WO2018139877A1 - 반도체 소자 - Google Patents

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이건화
박수익
이용경
김백준
김명섭
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엘지이노텍 주식회사
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    • H01S5/18386—Details of the emission surface for influencing the near- or far-field, e.g. a grating on the surface
    • H01S5/18388—Lenses

Definitions

  • Embodiments relate to an object detecting apparatus including a semiconductor device, a semiconductor device manufacturing method, a semiconductor device package, and a semiconductor device package.
  • a semiconductor device including a compound such as GaN, AlGaN, etc. has many advantages, such as having a wide and easy-to-adjust band gap energy, and can be used in various ways as a light emitting device, a light receiving device, and various diodes.
  • light emitting devices such as light emitting diodes or laser diodes using group 3-5 or 2-6 compound semiconductor materials have been developed using thin film growth technology and device materials.
  • a light emitting device such as a light emitting diode or a laser diode using a group 3 to 5 or 2 to 6 group compound semiconductor material may implement a white light source having high efficiency by using a fluorescent material or combining colors.
  • Such a light emitting device has advantages of low power consumption, semi-permanent life, fast response speed, safety and environmental friendliness compared to conventional light sources such as fluorescent lamps and incandescent lamps.
  • a light-receiving device such as a photodetector or a solar cell
  • a Group 3-5 Group 2 or Group 6 compound semiconductor material development of device materials absorbs light in various wavelength ranges to generate a photocurrent. As a result, light in various wavelengths can be used from gamma rays to radio wavelengths.
  • a light receiving device has the advantages of fast response speed, safety, environmental friendliness and easy control of the device material, so that it can be easily used in power control or microwave circuits or communication modules.
  • the semiconductor device may replace a light emitting diode backlight, a fluorescent lamp, or an incandescent bulb, which replaces a cold cathode tube (CCFL) constituting a backlight module of an optical communication means, a backlight of a liquid crystal display (LCD) display device.
  • CCFL cold cathode tube
  • LCD liquid crystal display
  • the light emitting device may be provided as a pn junction diode having a characteristic in which electrical energy is converted into light energy using, for example, a group 3-5 element or a group 2-6 element on the periodic table.
  • Various wavelengths can be realized by adjusting the composition ratio.
  • the embodiment can provide a semiconductor device having excellent heat dissipation characteristics, a method of manufacturing the same, a semiconductor device package, and an object detecting apparatus.
  • the embodiment can provide a semiconductor device, a method of manufacturing the same, a semiconductor device package, and an object detecting apparatus capable of providing high output light by increasing light extraction efficiency.
  • the embodiment can provide a semiconductor device, a method of manufacturing the same, a semiconductor device package, and an object detecting apparatus capable of increasing power conversion efficiency.
  • a semiconductor device may include a first DBR layer of a first conductivity type, a first active layer disposed on the first DBR layer, and a second DBR layer of a second conductivity type disposed on the first active layer.
  • a second light emitting structure comprising; A first electrode electrically connected to the first DBR layer and the third DBR layer and disposed between the first light emitting structure and the second light emitting structure; A first bonding pad spaced apart from the first light emitting structure and the second light emitting structure and electrically connected to the first electrode;
  • a second substrate disposed spaced apart from the first bonding pad and electrically connected to the second DBR layer and the fourth DBR layer and disposed on an upper surface of the second DBR layer and an upper surface of the fourth DBR layer; Bonding pads; It may include.
  • the semiconductor device may further include a first conductivity type DBR layer that physically connects the first DBR layer and the third DBR layer, wherein the first electrode is an upper surface of the first conductivity type DBR layer. It can be placed in contact with.
  • the first electrode may be disposed around the first light emitting structure and around the second light emitting structure, and may include an opening exposing the first light emitting structure and the second light emitting structure.
  • a semiconductor device may include: a dummy light emitting structure spaced apart from the first light emitting structure and the second light emitting structure, the dummy light emitting structure including a first conductivity type DBR layer and a second conductivity type DBR layer; A pad electrode electrically connected to the first electrode and disposed on the dummy light emitting structure; The first bonding pad may be disposed on the pad electrode.
  • the pad electrode may be electrically connected to the first conductivity type DBR layer and the second conductivity type DBR layer of the dummy light emitting structure.
  • the dummy light emitting structure may be disposed on at least one side of the second bonding pad and spaced apart along the side of the second bonding pad.
  • the lower surface of the second bonding pad and the upper surface of the second DBR layer are disposed in direct contact with each other, and the lower surface of the second bonding pad and the upper surface of the fourth DBR layer are in direct contact with each other. Can be.
  • the semiconductor device may surround a side surface of the first light emitting structure and a side surface of the second light emitting structure, and may expose an upper surface of the first light emitting structure and an upper surface of the second light emitting structure.
  • the insulating layer may be disposed on the first electrode in a region between the light emitting structure and the second light emitting structure.
  • the insulating layer may be disposed between an upper surface of the first electrode and a lower surface of the second bonding pad around the first light emitting structure and around the second light emitting structure.
  • the insulating layer may be a DBR layer.
  • the semiconductor device may include a first conductivity type DBR layer extending from the first DBR layer of the first light emitting structure and extending from the third DBR layer of the second light emitting structure; A pad electrode disposed on the first conductivity type DBR layer and electrically connected to the first electrode; The first bonding pad may be disposed on the pad electrode.
  • the semiconductor device may include a second electrode disposed between an upper surface of the second DBR layer and the second bonding pad and disposed between an upper surface of the fourth DBR layer and the second bonding pad. can do.
  • the semiconductor device may further include a substrate disposed under the first light emitting structure and the second light emitting structure, and the substrate may be an intrinsic semiconductor substrate.
  • a reflectance of the first DBR layer may be smaller than a reflectance of the second DBR layer, and a reflectance of the third DBR layer may be smaller than that of the fourth DBR layer.
  • the semiconductor device package includes a submount: a semiconductor device disposed on the submount, and the semiconductor device includes a first DBR layer of a first conductivity type and a first disposed on the first DBR layer.
  • a first light emitting structure comprising an active layer and a second DBR layer of a second conductivity type disposed on the first active layer;
  • a second light emitting structure comprising; A first electrode electrically connected to the first DBR layer and the third DBR layer and disposed between the first light emitting structure and the second light emitting structure;
  • a first bonding pad spaced apart from the first light emitting structure and the second light emitting structure and electrically connected to the first electrode;
  • a second substrate disposed spaced apart from the first bonding pad and electrically connected to the second DBR layer and the fourth DBR layer and disposed on an
  • An object detecting apparatus includes a semiconductor device package and a light receiving unit receiving incident light reflected from light emitted from the semiconductor device package, wherein the semiconductor device package includes: a submount: a semiconductor device disposed on the submount The semiconductor device includes: a first DBR layer of a first conductivity type, a first active layer disposed on the first DBR layer, and a second DBR layer of a second conductivity type disposed on the first active layer.
  • a second light emitting structure comprising; A first electrode electrically connected to the first DBR layer and the third DBR layer and disposed between the first light emitting structure and the second light emitting structure; A first bonding pad spaced apart from the first light emitting structure and the second light emitting structure and electrically connected to the first electrode; A second substrate disposed spaced apart from the first bonding pad and electrically connected to the second DBR layer and the fourth DBR layer and disposed on an upper surface of the second DBR layer and an upper surface of the fourth DBR layer; Bonding pads; It may include.
  • a semiconductor device manufacturing method includes forming a first conductive DBR layer, an active layer, and a second conductive DBR layer on a substrate; Performing a mesa etching on the second conductive DBR layer and the active layer, forming a plurality of light emitting structures spaced apart from each other, and forming a dummy light emitting structure on a side surface of the region where the plurality of light emitting structures are formed; Forming a first electrode on the first conductive DBR layer exposed between the plurality of light emitting structures, and forming a pad electrode disposed on the dummy light emitting structure; Forming an insulating layer disposed on the first electrode and exposing upper surfaces of the plurality of light emitting structures; A first bonding pad disposed on the pad electrode and electrically connected to the first electrode, and a second bonding pad disposed on the insulating layer and electrically connected to the second conductive DBR layer of the plurality of light emitting structures.
  • a semiconductor device may include: a substrate including a concave-convex structure provided on a lower surface thereof; A first DBR layer of a first conductivity type, a first active layer disposed on the first DBR layer, and a second DBR layer of a second conductivity type disposed on the first active layer; A first light emitting structure including a first light emitting aperture that emits light generated in an active layer in a direction perpendicular to a bottom surface of the first DBR layer; A second DBR layer disposed on the substrate, spaced apart from the first light emitting structure, a third DBR layer of a first conductivity type, a second active layer disposed on the third DBR layer, and a second conductivity type disposed on the second active layer A second light emitting structure comprising a fourth DBR layer of the second light emitting structure, the second light emitting structure including a second light emitting aperture emitting light generated in the second active layer in a direction perpendicular to a lower surface of the third DBR layer; A
  • the uneven structure may include a first recessed portion and a second recessed portion recessed in an upward direction from a lower surface of the substrate, and the first recessed portion and the first light emitting structure may be formed on an upper portion of the substrate.
  • the second concave portion and the second light emitting structure may be overlapped with each other in a direction perpendicular to the surface, and the second concave portion and the second light emitting structure may overlap each other in a direction perpendicular to the upper surface of the substrate.
  • a width of the first recessed portion corresponds to a width of the first light emitting aperture provided in the first light emitting structure, and a width of the second recessed portion is provided in the second light emitting structure. It may correspond to the width of the perch.
  • the upper surface of the first concave portion and the upper surface of the second concave portion may be provided in any one selected from a planar shape, a convex lens shape, and a concave lens shape.
  • the depth of the first concave portion and the second concave portion may be provided from several micrometers to several tens of micrometers, and the width of the first concave portion and the second recessed portion may be from several micrometers to several tens of micrometers. Can be provided.
  • the second electrode may include an upper electrode disposed in contact with an upper surface of the second DBR layer and an upper surface of the fourth DBR layer, and between the first light emitting structure and the second light emitting structure. It may include a connection electrode disposed on the first electrode.
  • the semiconductor device may further include a first conductivity type DBR layer that physically connects the first DBR layer and the third DBR layer, wherein the first electrode is an upper surface of the first conductivity type DBR layer. It can be placed in contact with.
  • the semiconductor device may include a first enclosing side surface of the first light emitting structure and the side surface of the second light emitting structure, and exposing the first electrode disposed between the first light emitting structure and the second light emitting structure. It may include an insulating layer.
  • a semiconductor device may include: a substrate including a concave-convex structure provided on a lower surface thereof; A first DBR layer of a first conductivity type, a first active layer disposed on the first DBR layer, and a second DBR layer of a second conductivity type disposed on the first active layer; A first light emitting structure including a first light emitting aperture that emits light generated in an active layer in a direction perpendicular to a bottom surface of the first DBR layer; A second DBR layer disposed on the substrate, spaced apart from the first light emitting structure, a third DBR layer of a first conductivity type, a second active layer disposed on the third DBR layer, and a second conductivity type disposed on the second active layer A second light emitting structure comprising a fourth DBR layer of the second light emitting structure, the second light emitting structure including a second light emitting aperture emitting light generated in the second active layer in a direction perpendicular to a lower surface of the third DBR layer; A
  • the uneven structure may include a first recessed portion and a second recessed portion recessed in an upward direction from a lower surface of the substrate, and the first recessed portion and the first light emitting structure may be formed on an upper portion of the substrate.
  • the second concave portion and the second light emitting structure may be overlapped with each other in a direction perpendicular to the surface, and the second concave portion and the second light emitting structure may overlap each other in a direction perpendicular to the upper surface of the substrate.
  • a width of the first recessed portion corresponds to a width of the first light emitting aperture provided in the first light emitting structure, and a width of the second recessed portion is provided in the second light emitting structure. It may correspond to the width of the perch.
  • the upper surface of the first concave portion and the upper surface of the second concave portion may be provided in any one selected from a planar shape, a convex lens shape, and a concave lens shape.
  • the depth of the first recess and the second recess may be provided from several micrometers to several tens of micrometers, and the width of the first recess and the second recess may be provided from several tens of micrometers. .
  • the semiconductor device may further include a first conductivity type DBR layer that physically connects the first DBR layer and the third DBR layer, wherein the first electrode is an upper surface of the first conductivity type DBR layer. It can be placed in contact with.
  • the first electrode may be disposed around the first light emitting structure and around the second light emitting structure, and may include an opening exposing the first light emitting structure and the second light emitting structure.
  • a semiconductor device may include: a dummy light emitting structure spaced apart from the first light emitting structure and the second light emitting structure, the dummy light emitting structure including a first conductivity type DBR layer and a second conductivity type DBR layer; A pad electrode electrically connected to the first electrode and disposed on the dummy light emitting structure; The first bonding pad may be disposed on the pad electrode.
  • a semiconductor device package may include a submount: a semiconductor device disposed on the submount, the semiconductor device comprising: a substrate including an uneven structure provided on a bottom surface thereof; A first DBR layer of a first conductivity type, a first active layer disposed on the first DBR layer, and a second DBR layer of a second conductivity type disposed on the first active layer; A first light emitting structure including a first light emitting aperture that emits light generated in an active layer in a direction perpendicular to a bottom surface of the first DBR layer; A second DBR layer disposed on the substrate, spaced apart from the first light emitting structure, a third DBR layer of a first conductivity type, a second active layer disposed on the third DBR layer, and a second conductivity type disposed on the second active layer A second light emitting structure comprising a fourth DBR layer of the second light emitting structure, the second light emitting structure including a second light emitting aperture emitting light generated in the second active layer in a direction perpendic
  • a semiconductor device package may include a submount: a semiconductor device disposed on the submount, the semiconductor device comprising: a substrate including an uneven structure provided on a bottom surface thereof; A first DBR layer of a first conductivity type, a first active layer disposed on the first DBR layer, and a second DBR layer of a second conductivity type disposed on the first active layer; A first light emitting structure including a first light emitting aperture that emits light generated in an active layer in a direction perpendicular to a bottom surface of the first DBR layer; A second DBR layer disposed on the substrate, spaced apart from the first light emitting structure, a third DBR layer of a first conductivity type, a second active layer disposed on the third DBR layer, and a second conductivity type disposed on the second active layer A second light emitting structure comprising a fourth DBR layer of the second light emitting structure, the second light emitting structure including a second light emitting aperture emitting light generated in the second active layer in a direction perpendic
  • An object detecting apparatus includes a semiconductor device package and a light receiving unit receiving incident light reflected from light emitted from the semiconductor device package, wherein the semiconductor device package includes: a submount: a semiconductor device disposed on the submount A semiconductor device comprising: a substrate including an uneven structure provided on a bottom surface thereof; A first DBR layer of a first conductivity type, a first active layer disposed on the first DBR layer, and a second DBR layer of a second conductivity type disposed on the first active layer; A first light emitting structure including a first light emitting aperture that emits light generated in an active layer in a direction perpendicular to a bottom surface of the first DBR layer; A second DBR layer disposed on the substrate, spaced apart from the first light emitting structure, a third DBR layer of a first conductivity type, a second active layer disposed on the third DBR layer, and a second conductivity type disposed on the second active layer A second light emitting structure comprising a fourth DBR layer of the second light
  • An object detecting apparatus may include a light receiving unit receiving a reflected light of a semiconductor device package and light emitted from the semiconductor device package;
  • the semiconductor device package includes: a submount: a semiconductor device disposed on the submount, the semiconductor device comprising: a substrate including an uneven structure provided on a bottom surface thereof; A first DBR layer of a first conductivity type, a first active layer disposed on the first DBR layer, and a second DBR layer of a second conductivity type disposed on the first active layer;
  • a first light emitting structure including a first light emitting aperture that emits light generated in an active layer in a direction perpendicular to a bottom surface of the first DBR layer;
  • a second DBR layer disposed on the substrate, spaced apart from the first light emitting structure, a third DBR layer of a first conductivity type, a second active layer disposed on the third DBR layer, and a second conductivity type disposed on the second active layer
  • a second light emitting structure comprising a fourth D
  • a semiconductor device may include a first DBR layer of a first conductivity type, a first active layer disposed on the first DBR layer, and a second DBR layer of a second conductivity type disposed on the first active layer.
  • 1 light emitting structure A third DBR layer of a first conductivity type, a second active layer disposed on the third DBR layer, and a fourth DBR layer of a second conductivity type disposed on the second active layer;
  • a second light emitting structure comprising; A first electrode electrically connected to the first DBR layer and the third DBR layer and disposed between the first light emitting structure and the second light emitting structure; A second electrode electrically connected to the second DBR layer and the fourth DBR layer and disposed on an upper surface of the second DBR layer and an upper surface of the fourth DBR layer; A first bonding pad disposed on the second light emitting structure and electrically connected to the first electrode; A second bonding pad disposed on the first light emitting structure and electrically connected to the second electrode; It may include.
  • the second electrode may include an upper electrode disposed in contact with an upper surface of the second DBR layer and an upper surface of the fourth DBR layer, and between the first light emitting structure and the second light emitting structure. It may include a connection electrode disposed on the first electrode.
  • the semiconductor device may further include a first conductivity type DBR layer that physically connects the first DBR layer and the third DBR layer, wherein the first electrode is an upper surface of the first conductivity type DBR layer. It can be placed in contact with.
  • the first bonding pad may be in contact with an upper surface of the first electrode.
  • the semiconductor device may further include a substrate disposed under the first light emitting structure and the second light emitting structure, and the substrate may be an intrinsic semiconductor substrate.
  • a reflectance of the first DBR layer may be smaller than a reflectance of the second DBR layer, and a reflectance of the third DBR layer may be smaller than that of the fourth DBR layer.
  • the semiconductor device may include a first enclosing side surface of the first light emitting structure and the side surface of the second light emitting structure, and exposing the first electrode disposed between the first light emitting structure and the second light emitting structure. It may include an insulating layer.
  • the first insulating layer may expose an upper surface of the first electrode disposed around the second light emitting structure.
  • the first insulating layer may be disposed between an upper surface of the first electrode and a lower surface of the second electrode around the first light emitting structure.
  • the first insulating layer may be provided as a DBR layer.
  • the semiconductor device may be disposed on a side surface of the first light emitting structure, disposed on a side surface and an upper surface of the second light emitting structure, and disposed on an upper surface of the first light emitting structure. It may include a second insulating layer to expose the surface.
  • the second insulating layer may be disposed between an upper surface of the second electrode disposed on an upper surface of the fourth DBR layer and the second bonding pad.
  • the second insulating layer may be provided as a DBR layer.
  • a semiconductor device may include a first DBR layer of a first conductivity type, a first active layer disposed on the first DBR layer, and a second DBR layer of a second conductivity type disposed on the first active layer.
  • 1 light emitting structure A third DBR layer of a first conductivity type, a second active layer disposed on the third DBR layer, and a fourth DBR layer of a second conductivity type disposed on the second active layer;
  • a second light emitting structure comprising; A side surface of the first light emitting structure, a side surface of the second light emitting structure, disposed between the first light emitting structure and the second light emitting structure, and an upper surface of the second DBR layer and an upper surface of the fourth DBR layer; A first insulating layer exposed; A first electrode electrically connected to the first DBR layer and the third DBR layer and disposed under the first insulating layer between the first light emitting structure and the second light emitting structure; A second electrode disposed in direct contact with an upper surface of the second DBR layer and
  • a semiconductor device may include a first DBR layer of a first conductivity type, a first active layer disposed on the first DBR layer, and a second DBR layer of a second conductivity type disposed on the first active layer.
  • 1 light emitting structure A first conductivity type DBR layer extending from the first DBR layer in a circumferential direction of the first light emitting structure;
  • a second electrode disposed in direct contact with an upper surface of the second DBR layer; A second insulating layer disposed on the second electrode and the first insulating layer and disposed around the first light emitting structure and exposing an upper surface of the first electrode disposed on the first conductive DBR layer;
  • the semiconductor device package includes a submount: a semiconductor device disposed on the submount, and the semiconductor device includes a first DBR layer of a first conductivity type and a first disposed on the first DBR layer.
  • a first light emitting structure comprising an active layer and a second DBR layer of a second conductivity type disposed on the first active layer;
  • a second light emitting structure comprising; A first electrode electrically connected to the first DBR layer and the third DBR layer and disposed between the first light emitting structure and the second light emitting structure;
  • a second electrode electrically connected to the second DBR layer and the fourth DBR layer and disposed on an upper surface of the second DBR layer and an upper surface of the fourth DBR layer;
  • a first bonding pad disposed on the second light emitting structure and electrically connected to the first electrode;
  • the semiconductor device package includes a submount: a semiconductor device disposed on the submount, and the semiconductor device includes a first DBR layer of a first conductivity type and a first disposed on the first DBR layer.
  • a first light emitting structure comprising an active layer and a second DBR layer of a second conductivity type disposed on the first active layer;
  • a second light emitting structure comprising; A side surface of the first light emitting structure, a side surface of the second light emitting structure, disposed between the first light emitting structure and the second light emitting structure, and an upper surface of the second DBR layer and an upper surface of the fourth DBR layer;
  • a first electrode electrically connected to the first DBR layer and the third DBR layer and disposed under the first insulating layer between the first light emitting
  • the semiconductor device may include a first surface on which the first bonding pad and the second bonding pad are disposed, and a second surface disposed in a direction opposite to the first surface. And the second bonding pad are electrically connected to the submount, and the light generated by the semiconductor device may be emitted to the outside through the second surface.
  • the semiconductor device package includes a submount: a semiconductor device disposed on the submount, and the semiconductor device includes a first DBR layer of a first conductivity type and a first disposed on the first DBR layer.
  • a first light emitting structure comprising an active layer and a second DBR layer of a second conductivity type disposed on the first active layer;
  • a first conductivity type DBR layer extending from the first DBR layer in a circumferential direction of the first light emitting structure;
  • a second insulating layer disposed on the second electrode and the first insulating layer and disposed around the first light
  • An object detecting apparatus includes a semiconductor device package and a light receiving unit receiving incident light reflected from light emitted from the semiconductor device package, wherein the semiconductor device package includes: a submount: a semiconductor device disposed on the submount The semiconductor device includes: a first DBR layer of a first conductivity type, a first active layer disposed on the first DBR layer, and a second DBR layer of a second conductivity type disposed on the first active layer.
  • a first light emitting structure A third DBR layer of a first conductivity type, a second active layer disposed on the third DBR layer, and a fourth DBR layer of a second conductivity type disposed on the second active layer;
  • a second light emitting structure comprising; A first electrode electrically connected to the first DBR layer and the third DBR layer and disposed between the first light emitting structure and the second light emitting structure; A second electrode electrically connected to the second DBR layer and the fourth DBR layer and disposed on an upper surface of the second DBR layer and an upper surface of the fourth DBR layer; A first bonding pad disposed on the second light emitting structure and electrically connected to the first electrode; A second bonding pad disposed on the first light emitting structure and electrically connected to the second electrode;
  • the semiconductor device may include a first surface on which the first bonding pad and the second bonding pad are disposed, and a second surface disposed in a direction opposite to the first surface. And the second bonding pad are electrically connected to the submount, and the light generated
  • An object detecting apparatus may include a light receiving unit receiving a reflected light of a semiconductor device package and light emitted from the semiconductor device package;
  • the semiconductor device package includes: a submount: a semiconductor device disposed on the submount: wherein the semiconductor device comprises: a first DBR layer of a first conductivity type and a first disposed on the first DBR layer;
  • a first light emitting structure comprising a first active layer and a second DBR layer of a second conductivity type disposed on the first active layer;
  • a second light emitting structure comprising; A side surface of the first light emitting structure, a side surface of the second light emitting structure, disposed between the first light emitting structure and the second light emitting structure, and an upper surface of the second DBR layer and an upper surface of the fourth DBR layer;
  • the semiconductor device may include a first surface on which the first bonding pad and the second bonding pad are disposed, and a second surface disposed in a direction opposite to the first surface. And the second bonding pad are electrically connected to the submount, and the light generated by the semiconductor device may be emitted to the outside through the second surface.
  • An object detecting apparatus may include a light receiving unit receiving a reflected light of a semiconductor device package and light emitted from the semiconductor device package; And a submount: a semiconductor element disposed on the submount, wherein the semiconductor element comprises: a first DBR layer of a first conductivity type, a first active layer disposed on the first DBR layer, and the first A first light emitting structure comprising a second DBR layer of a second conductivity type disposed on the active layer; A first conductivity type DBR layer extending from the first DBR layer in a circumferential direction of the first light emitting structure; A first electrode disposed on the first conductivity type DBR layer and electrically connected to the first DBR layer; A first electrode disposed on a side surface of the first light emitting structure and the first electrode and exposing an upper surface of the second DBR layer and exposing an upper surface of the first electrode disposed on the first conductive DBR layer; Insulating layer; A second electrode disposed in direct contact with an upper surface of the second DBR layer;
  • a semiconductor device manufacturing method includes forming a first conductive DBR layer, an active layer, and a second conductive DBR layer on a substrate; Performing mesa etching on the second conductive DBR layer and the active layer and forming a plurality of light emitting structures spaced apart from each other; Forming a first electrode on the first conductivity type DBR layer and exposing the plurality of light emitting structures; Forming a first insulating layer on the first electrode and exposing top surfaces of the plurality of light emitting structures; Forming a second electrode including an upper electrode disposed on an upper surface of the plurality of light emitting structures exposed by the first insulating layer and a connection electrode disposed on the first insulating layer and connecting the upper electrode; ; Forming a second insulating layer including a first opening exposing the first electrode disposed under an area between the plurality of light emitting structures, and a second opening exposing the upper electrode of the second electrode; Forming a first bonding pad disposed on the first opening and electrically connected
  • the semiconductor device the method of manufacturing the same, the semiconductor device package, and the object detecting apparatus according to the embodiment, there is an advantage of providing excellent heat dissipation characteristics.
  • the semiconductor device the method of manufacturing the same, the semiconductor device package, and the object detecting apparatus according to the embodiment, there is an advantage that the light extraction efficiency can be improved and high light can be provided.
  • the semiconductor device the method of manufacturing the same, the semiconductor device package, and the object detecting apparatus according to the embodiment, there is an advantage of improving power conversion efficiency.
  • the semiconductor device the method of manufacturing the same, the semiconductor device package, and the object detecting apparatus according to the embodiment, there is an advantage of reducing manufacturing cost and improving reliability.
  • FIG. 1 illustrates a semiconductor device according to an embodiment of the present invention.
  • FIG. 2 is a cross-sectional view taken along line A-A of the semiconductor device of FIG. 1.
  • 3A and 3B illustrate an example in which a plurality of light emitting structures and dummy light emitting structures are formed in a method of manufacturing a semiconductor device according to an embodiment of the present invention.
  • FIGS. 4A and 4B are views illustrating an example in which a first electrode is formed in a method of manufacturing a semiconductor device according to an embodiment of the present invention.
  • 5A and 5B illustrate an example in which an insulating layer is formed in a method of manufacturing a semiconductor device according to an embodiment of the present invention.
  • 6A and 6B illustrate an example in which a first bonding pad and a second bonding pad are formed in a method of manufacturing a semiconductor device according to an embodiment of the present invention.
  • FIG. 7 is a diagram illustrating another example of a semiconductor device according to an embodiment of the present invention.
  • FIG. 8 is a diagram illustrating still another example of a semiconductor device according to an embodiment of the inventive concept.
  • FIG. 9 is a view illustrating still another example of a semiconductor device according to an embodiment of the present invention.
  • FIG. 10 is a view illustrating still another example of a semiconductor device according to an embodiment of the present invention.
  • FIG. 11 is a cross-sectional view taken along line A-A of the semiconductor device of FIG. 10.
  • FIG. 12 is a cross-sectional view taken along line B-B of the semiconductor device according to the exemplary embodiment illustrated in FIG. 10.
  • FIG. 13 is a cross-sectional view taken along line C-C of the semiconductor device of FIG. 10.
  • FIGS. 14A to 14D are views illustrating an example in which a light emitting structure is formed in a method of manufacturing a semiconductor device according to an embodiment of the present invention.
  • 15A to 15D are views illustrating an example in which a first electrode is formed in a method of manufacturing a semiconductor device according to an embodiment of the present invention.
  • 16A to 16D illustrate an example in which a first insulating layer is formed in a method of manufacturing a semiconductor device according to an embodiment of the present invention.
  • 17A to 17D are views illustrating an example in which a second electrode is formed in a method of manufacturing a semiconductor device according to an embodiment of the present invention.
  • 18A to 18D illustrate an example in which a second insulating layer is formed in a method of manufacturing a semiconductor device according to an embodiment of the present invention.
  • 19A to 19D are diagrams illustrating an example in which a first bonding pad and a second bonding pad are formed in a method of manufacturing a semiconductor device according to an embodiment of the present invention.
  • 20 and 21 are diagrams illustrating still another example of a semiconductor device according to example embodiments.
  • 22 and 23 are diagrams illustrating still another example of the semiconductor device, according to an embodiment of the inventive concept.
  • FIG. 24 is a diagram illustrating still another example of a semiconductor device according to an embodiment of the present invention.
  • FIG. 25 is a cross-sectional view taken along line D-D of the semiconductor device according to the exemplary embodiment shown in FIG. 24.
  • 26A and 26B illustrate an example in which a plurality of light emitting structures and dummy light emitting structures are formed in a method of manufacturing a semiconductor device according to an embodiment of the present invention.
  • 27A and 27B illustrate an example in which a first electrode is formed in a method of manufacturing a semiconductor device according to an embodiment of the present invention.
  • 28A and 28B illustrate an example in which an insulating layer is formed in a method of manufacturing a semiconductor device according to an embodiment of the present invention.
  • 29A and 29B illustrate an example in which a first bonding pad and a second bonding pad are formed in a method of manufacturing a semiconductor device according to an embodiment of the present invention.
  • FIG. 30 is a view showing still another example of a semiconductor device according to an embodiment of the present invention.
  • FIG. 31 is a diagram illustrating still another example of a semiconductor device according to an embodiment of the present invention.
  • FIG. 32 is a diagram illustrating a semiconductor device according to an embodiment of the present invention.
  • FIG. 33 is a cross-sectional view taken along line A-A of the semiconductor device of FIG. 32.
  • 34 is a cross-sectional view taken along line B-B of the semiconductor device of FIG. 32.
  • 35 is a cross-sectional view taken along line C-C of the semiconductor device of FIG. 32.
  • 36A to 36D illustrate an example in which a light emitting structure is formed in a method of manufacturing a semiconductor device according to an embodiment of the present invention.
  • FIG. 37A to 37D are views illustrating an example in which a first electrode is formed in a method of manufacturing a semiconductor device according to an embodiment of the present invention.
  • 38A to 38D illustrate an example in which a first insulating layer is formed in a method of manufacturing a semiconductor device according to an embodiment of the present invention.
  • 39A to 39D are views illustrating an example in which a second electrode is formed in a method of manufacturing a semiconductor device according to an embodiment of the present invention.
  • 40A to 40D are views illustrating an example in which a second insulating layer is formed in a method of manufacturing a semiconductor device according to an embodiment of the present invention.
  • 41A to 41D illustrate an example in which a first bonding pad and a second bonding pad are formed in a method of manufacturing a semiconductor device according to an embodiment of the present invention.
  • FIG. 42 is a diagram illustrating a semiconductor device package according to an embodiment of the present invention.
  • FIG. 43 is a diagram illustrating another example of a semiconductor device package according to an embodiment of the present invention.
  • FIG 44 is a perspective view of a mobile terminal to which an autofocusing apparatus including a semiconductor device package according to an embodiment of the present invention is applied.
  • each layer, region, pattern, or structure is “on / over” or “under” the substrate, each layer, layer, pad, or pattern.
  • “on / over” and “under” include both “directly” or “indirectly” formed. do.
  • the criteria for the top / top or bottom of each layer will be described based on the drawings, but the embodiment is not limited thereto.
  • an object detecting apparatus including a semiconductor device, a semiconductor device manufacturing method, a semiconductor device package, and a semiconductor device package according to an embodiment of the present invention will be described in detail with reference to the accompanying drawings.
  • the semiconductor device according to the embodiment of the present invention may be any one of a light emitting device including a light emitting diode device and a laser diode device.
  • the semiconductor device according to the embodiment may be a vertical cavity surface emitting laser (VCSEL) semiconductor device.
  • VCSEL vertical cavity surface emitting laser
  • VCSEL Vertical cavity surface emitting laser
  • VCSEL Vertical cavity surface emitting laser
  • VCSEL Vertical cavity surface emitting laser
  • VCSEL Vertical cavity surface emitting laser
  • the vertical cavity surface emitting laser (VCSEL) semiconductor device may more specifically emit a beam in a direction perpendicular to the upper surface at a beam angle of view of 15 degrees to 25 degrees.
  • the vertical cavity surface emitting laser (VCSEL) semiconductor device may comprise a single light emitting aperture or a plurality of light emitting apertures emitting a circular beam.
  • the light emitting aperture may be provided, for example, in a diameter of several micrometers to several tens of micrometers.
  • the light emitting aperture may be defined as a region in which light is emitted in a direction perpendicular to the upper surface of the semiconductor device.
  • FIGS. 1 and 2 are diagram illustrating a semiconductor device according to an embodiment of the present invention
  • FIG. 2 is a cross-sectional view taken along line A-A of the semiconductor device according to the embodiment shown in FIG. 1.
  • the first bonding pad 155 and the second bonding pad 165 disposed above are transparent so that the arrangement relationship of the components located below is easily understood. Was processed.
  • a semiconductor device 200 may include a plurality of light emitting structures P1, P2, P3, P4,..., A first electrode 150, and a first electrode.
  • a bonding pad 155 and a second bonding pad 165 may be included.
  • the semiconductor device 200 may be a vertical cavity surface emitting laser (VCSEL), and the light generated by the light emitting structures P1, P2, P3, P4,... It can emit at the beam angle of view.
  • Each of the plurality of light emitting structures P1, P2, P3, P4,... May include a first conductive type Bragg Reflector (DBR) layer, an active layer, and a second conductive type DBR layer.
  • DBR conductive type Bragg Reflector
  • Each of the plurality of light emitting structures P1, P2, P3, P4,... May have a similar structure, and the semiconductor device 200 according to the exemplary embodiment will be described using a cross section taken along the line AA of FIG. 1. .
  • the semiconductor device 200 may include a plurality of light emitting structures P1, P2, P3, P4,... As shown in FIGS. 1 and 2.
  • the second bonding pads 165 may be disposed on an area where the plurality of light emitting structures P1, P2, P3, P4,...
  • the first electrode 150 may be disposed between the plurality of light emitting structures P1, P2, P3, P4,...
  • the first electrode 150 may include a plurality of first openings exposing the plurality of light emitting structures P1, P2, P3, P4,...
  • the plurality of first openings provided in the first electrode 150 may expose upper surfaces of the plurality of light emitting structures P1, P2, P3, P4,...
  • the plurality of first openings provided in the first electrode 150 may expose an upper surface of the second conductivity type DBR layer of the plurality of light emitting structures P1, P2, P3, P4,...
  • the first electrode 150 may be electrically connected to first conductive DBR layers of the plurality of light emitting structures P1, P2, P3, P4,...
  • the plurality of first openings exposing the plurality of light emitting structures P1, P2, P3, P4,... Will be further described later with reference to a method of manufacturing a semiconductor device according to an embodiment.
  • the first bonding pads 155 may be spaced apart from the plurality of light emitting structures P1, P2, P3, P4,...
  • the first bonding pad 155 may be electrically connected to the first electrode 150.
  • the first bonding pad 155 may be disposed along the side of the second bonding pad 165.
  • the first bonding pad 155 may be disposed along an outer side surface of an area where the plurality of light emitting structures P1, P2, P3, P4,...
  • the first bonding pads 155 may be disposed on both side surfaces of the second bonding pads 165.
  • the second bonding pad 165 may be spaced apart from the first bonding pad 155.
  • the second bonding pads 165 may be electrically connected to second conductive DBR layers of the plurality of light emitting structures P1, P2, P3, P4,...
  • the second bonding pad 165 may be disposed on an upper surface of the second conductive DBR layer of the plurality of light emitting structures P1, P2, P3, P4,...
  • the semiconductor device 200 may include a plurality of dummy light emitting structures D1, D2, D3, and D4, as shown in FIG. 1.
  • the plurality of dummy light emitting structures D1, D2, D3, and D4 may include a first conductivity type DBR layer, an active layer, and a second conductivity type DBR layer.
  • the first bonding pad 155 may be disposed on an upper portion of the first dummy light emitting structure D1 and an upper portion of the second dummy light emitting structure D2 among the plurality of dummy light emitting structures D1, D2, D3, and D4. Can be arranged.
  • the semiconductor device 200 according to the embodiment will be further described with reference to the P1 light emitting structure and the P2 light emitting structure disposed under the second bonding pad 165.
  • the semiconductor device 200 may include a plurality of light emitting structures P1, P2,..., Disposed under the second bonding pad 165.
  • the plurality of light emitting structures P1, P2,... May include light emitting apertures 130a, 130b,... That emit light.
  • the plurality of light emitting structures P1, P2,... May be spaced apart from each other.
  • the light emitting apertures 130a, 130b,... May be provided in a diameter of several micrometers to several tens of micrometers.
  • the P1 light emitting structure may include a first DBR layer 110a of a first conductivity type, a second DBR layer 120a of a second conductivity type, and a first active layer 115a.
  • the first active layer 115a may be disposed between the first DBR layer 110a and the second DBR layer 120a.
  • the first active layer 115a may be disposed on the first DBR layer 110a
  • the second DBR layer 120a may be disposed on the first active layer 115a.
  • the P1 light emitting structure may further include a first aperture layer 117a disposed between the first active layer 115a and the second DBR layer 120a.
  • the P2 light emitting structure may include a third DBR layer 110b of a first conductivity type, a fourth DBR layer 120b of a second conductivity type, and a second active layer 115b.
  • the second active layer 115b may be disposed between the third DBR layer 110b and the fourth DBR layer 120b.
  • the second active layer 115b may be disposed on the third DBR layer 110b
  • the fourth DBR layer 120b may be disposed on the second active layer 115b.
  • the P2 light emitting structure may further include a second aperture layer 117b disposed between the second active layer 115b and the fourth DBR layer 120b.
  • a first conductivity type DBR layer 113 may be disposed between the first DBR layer 110a of the P1 light emitting structure and the third DBR layer 110b of the P2 light emitting structure.
  • the first DBR layer 110a and the third DBR layer 110b may be physically connected by the first conductivity type DBR layer 113.
  • an upper surface of the first conductivity type DBR layer 113 and an upper surface of the first DBR layer 110a may be disposed on the same horizontal surface.
  • An upper surface of the first conductivity type DBR layer 113 and an upper surface of the third DBR layer 110c may be disposed on the same horizontal surface.
  • first active layer 115a of the P1 light emitting structure and the second active layer 115b of the P2 light emitting structure may be spaced apart from each other.
  • second DBR layer 120a of the P1 light emitting structure and the fourth DBR layer 120b of the P2 light emitting structure may be spaced apart from each other.
  • the semiconductor device 200 may include an insulating layer 140 as illustrated in FIGS. 1 and 2.
  • the insulating layer 140 may be disposed on the side of the P1 light emitting structure.
  • the insulating layer 140 may be disposed to surround the side circumference of the P1 light emitting structure.
  • the insulating layer 140 may be disposed on side surfaces of the P2 light emitting structure.
  • the insulating layer 140 may be disposed to surround the side circumference of the P2 light emitting structure.
  • the insulating layer 140 may be disposed between the P1 light emitting structure and the P2 light emitting structure.
  • the insulating layer 140 may be disposed on the first conductivity type DBR layer 113.
  • the insulating layer 140 may expose an upper surface of the P1 light emitting structure.
  • the insulating layer 140 may expose an upper surface of the second DBR layer 120a of the P1 light emitting structure.
  • the insulating layer 140 may expose an upper surface of the P2 light emitting structure.
  • the insulating layer 140 may expose an upper surface of the fourth DBR layer 120b of the P2 light emitting structure.
  • the insulating layer 140 may include a second opening that exposes an upper surface of the P1 light emitting structure and an upper surface of the P2 light emitting structure. A second opening exposing the upper surface of the P1 light emitting structure and the upper surface of the P2 light emitting structure will be further described below with reference to a method of manufacturing a semiconductor device according to an embodiment.
  • the semiconductor device 200 may include the first electrode 150 as illustrated in FIGS. 1 and 2.
  • the first electrode 150 may be disposed between the plurality of light emitting structures P1, P2, P3, P4,...
  • the first electrode 150 may include a plurality of first openings exposing the plurality of light emitting structures P1, P2, P3, P4,...
  • the first electrode 150 may be disposed on the first conductivity type DBR layer 113.
  • the first electrode 150 may be electrically connected to the first DBR layer 110a.
  • the first electrode 150 may be electrically connected to the third DBR layer 110b.
  • the first electrode 150 may be disposed under the insulating layer 140.
  • the first electrode 150 may be disposed under the insulating layer 140 in a region between the P1 light emitting structure and the P2 light emitting structure.
  • the first electrode 150 may be disposed between the insulating layer 140 and the first conductivity type DBR layer 113 in a region between the P1 light emitting structure and the P2 light emitting structure.
  • the lower surface of the first electrode 150 may be disposed in direct contact with the upper surface of the first conductivity type DBR layer 113.
  • the upper surface of the first electrode 150 may be disposed in direct contact with the lower surface of the insulating layer 140.
  • the first electrode 150 may be electrically connected to the first DBR layer 110a and the third DBR layer 110b in common.
  • the semiconductor device 200 may include the first bonding pad 155 and the second bonding pad 165.
  • the first bonding pad 155 may be electrically connected to the first conductivity type DBR layers of the plurality of light emitting structures P1, P2, P3, P4,... In example embodiments, the first bonding pads 155 may be electrically connected to the first conductivity type DBR layers of the plurality of light emitting structures P1, P2, P3, P4,...
  • the second bonding pads 165 may be electrically connected to second conductive DBR layers of the light emitting structures P1, P2, P3, P4,... In example embodiments, the second bonding pads 165 may be electrically connected to the second conductive DBR layers of the plurality of light emitting structures P1, P2, P3, P4,...
  • the semiconductor device 200 may include a plurality of dummy light emitting structures D1, D2, D3, and D4.
  • the plurality of dummy light emitting structures D1, D2, D3, and D4 may be spaced apart from the plurality of light emitting structures P1, P2, P3, P4,...
  • the plurality of dummy light emitting structures D1, D2, D3, and D4 may be spaced apart from the second bonding pad 165.
  • the first bonding pad 155 may be disposed in an upper region of the first dummy light emitting structure D1.
  • the first bonding pad 155 may be disposed in an upper region of the second dummy light emitting structure D2.
  • the plurality of dummy light emitting structures D1, D2, D3, and D4 may be provided in a similar structure.
  • the first dummy light emitting structure D1 may include a first conductivity type DBR layer 113 and a second conductivity type DBR layer 119.
  • the first dummy light emitting structure D1 may include an active layer 116 and an aperture layer 118.
  • the semiconductor device 200 may include a pad electrode 153, as shown in FIGS. 1 and 2.
  • the pad electrode 153 may be electrically connected to the first electrode 150.
  • the pad electrode 153 may extend from the first electrode 150 disposed between the first light emitting structure P1 and the second light emitting structure P2. The connection relationship between the pad electrode 153 and the first electrode 150 will be described later with reference to a method of manufacturing a semiconductor device according to an embodiment.
  • the pad electrode 153 may be electrically connected to the first conductivity type DBR layer 113.
  • the pad electrode 153 may be electrically connected to the active layer 116.
  • the pad electrode 153 may be electrically connected to the second conductivity type DBR layer 119.
  • the pad electrode 153 may be electrically connected to the first conductivity type DBR layer 113 and the second conductivity type DBR layer 119. Accordingly, the first dummy light emitting structure D1 may not generate light.
  • the pad electrode 153 may be disposed on the first dummy light emitting structure D1 and the second dummy light emitting structure D2.
  • the pad electrode 153 may be disposed on an upper surface of the first dummy light emitting structure D1.
  • the pad electrode 153 may be disposed on an upper surface of the second dummy light emitting structure D2.
  • the pad electrode 153 may be disposed on the second conductivity type DBR layer 119 provided in the first dummy light emitting structure D1 and the second dummy light emitting structure D2.
  • the first bonding pads 155 may be disposed on the pad electrodes 153.
  • the insulating layer 140 may be disposed on the side of the pad electrode 153.
  • the first bonding pad 155 may be disposed on an upper surface of the pad electrode 153 exposed by the insulating layer 140.
  • the semiconductor device 200 may further include a substrate 105 as shown in FIGS. 1 and 2.
  • a plurality of light emitting structures P1, P2, P3, P4,... And a plurality of dummy light emitting structures D1, D2, D3, and D4 may be disposed on the substrate 105.
  • the substrate 105 may be a growth substrate on which the plurality of light emitting structures P1, P2, P3, P4,... And the plurality of dummy light emitting structures D1, D2, D3, and D4 may be grown.
  • the substrate 105 may be an intrinsic semiconductor substrate.
  • the semiconductor device 200 power is supplied to the plurality of light emitting structures P1, P2, P3, P4,... Through the first bonding pad 155 and the second bonding pad 165.
  • the first bonding pad 155 may be electrically connected to the first electrode 150 through the pad electrode 153.
  • the first electrode 150 may be electrically connected to the first conductivity type DBR layers of the plurality of light emitting structures P1, P2, P3, P4,...
  • the second bonding pad 165 may be disposed on an upper surface of the second conductive DBR layer of the plurality of light emitting structures P1, P2, P3, P4,...
  • a bottom surface of the second bonding pad 165 may be disposed in direct contact with top surfaces of second conductive DBR layers of the light emitting structures P1, P2, P3, P4,...
  • the substrate 105 when power is to be applied through the lower surface of the substrate, the substrate 105 must be provided as a conductive substrate.
  • the substrate 105 may be a conductive substrate or an insulating substrate.
  • the substrate 105 according to the embodiment may be provided as an intrinsic semiconductor substrate.
  • the substrate 105 is a plurality of light emitting structures (P1, P2, P3, P4, ...) is grown on a growth substrate, the growth substrate is removed and the plurality of light emitting structures (P1, P2, P3, P4) ,...) May be a support substrate attached thereto.
  • the support substrate may be a transparent substrate through which light generated by the plurality of light emitting structures P1, P2, P3, P4,.
  • the semiconductor device 200 according to the embodiment may be implemented to emit light in a downward direction of the semiconductor device 200. That is, according to the semiconductor device 200 according to the embodiment, light may be emitted in the direction in which the first conductivity type DBR layer is disposed from the active layers forming the plurality of light emitting structures P1, P2, P3, P4,... have. Light may be emitted from the active layer forming the plurality of light emitting structures P1, P2, P3, P4,... In the direction in which the substrate 105 is disposed.
  • the second bonding pads 165 may be in contact with upper surfaces of the second conductive DBR layers of the plurality of light emitting structures P1, P2, P3, P4,...
  • the first electrode 150 is connected to the first conductivity type DBR layers of the plurality of light emitting structures P1, P2, P3, P4,... And extends from the first electrode 150.
  • the first bonding pads 155 are disposed in contact with the pad electrodes 153. Accordingly, heat generated in the plurality of light emitting structures P1, P2, P3, P4,... Through the first bonding pad 155 and the second bonding pad 165 may be effectively discharged to the outside. .
  • the light emitting structures P1, P2, P3, P4,... May be connected to an external heat dissipation substrate through the first bonding pad 155 and the second bonding pad 165. It is possible to effectively release the heat generated by the outside to the outside. Therefore, according to the embodiment, since the heat generated by the semiconductor device 200 can be effectively discharged to the outside, the power change efficiency PCE can be improved.
  • the semiconductor device 200 as described above, light may be emitted in a downward direction of the semiconductor device 200.
  • the second conductivity type in which the reflectivity of the first conductivity type DBR layer provided in the lower region of the plurality of light emitting structures P1, P2, P3, P4,... It may be chosen smaller than the reflectance of the DBR layer. Accordingly, light generated in the plurality of light emitting structures P1, P2, P3, P4,..., May be emitted toward the substrate 105 of the semiconductor device 200.
  • the insulating layer 140 may be provided as a DBR layer. Accordingly, the light generated by the plurality of light emitting structures P1, P2, P3, P4,... Is reflected by the insulating layer 140 disposed thereon, and can be effectively extracted in the downward direction.
  • the insulating layer 140 may be provided as a DBR layer formed by stacking SiO 2 and TiO 2 into a plurality of layers.
  • the insulating layer 140 may be provided as a DBR layer formed by stacking Ta 2 O 3 and SiO 2 in a plurality of layers.
  • the insulating layer 140 may be provided at a DBR layer formed of the SiO 2 and Si 3 N 4 are laminated in plural layers.
  • the substrate should be conductive. Accordingly, when a conductive semiconductor substrate is applied, dopants are added to the substrate to improve conductivity. However, the dopant added to the substrate may cause absorption and scattering of emitted light, which may cause a decrease in power conversion efficiency (PCE).
  • PCE power conversion efficiency
  • the substrate 105 may not be a conductive substrate, a separate dopant may not be added to the substrate 105. Accordingly, the dopant does not need to be added to the substrate 105 according to the embodiment, so that the phenomenon of absorption and scattering caused by the dopant in the substrate 105 may be reduced. Therefore, according to the embodiment, it is possible to effectively provide the light generated in the plurality of light emitting structures (P1, P2, P3, P4, ...) in the downward direction, the power conversion efficiency (PCE) can be improved.
  • PCE power conversion efficiency
  • the semiconductor device 200 may further include an antireflection layer provided on the lower surface of the substrate 105.
  • the antireflective layer may improve light loss due to reflection by preventing and transmitting the light emitted from the semiconductor device 200 from the surface of the substrate 105.
  • the plurality of light emitting structures P1 which are formed by the first electrode 150 and the second bonding pad 165 connected to the first bonding pad 155.
  • Current spreading between P2, P3, P4, ... can be performed efficiently. Accordingly, according to the semiconductor device 200 according to the embodiment, the current is efficiently diffused in the plurality of light emitting structures P1, P2, P3, P4,... Without current density, thereby improving light extraction efficiency.
  • the first bonding pad 155 is provided on the first dummy light emitting structure D1 and the second dummy light emitting structure D2.
  • the case was explained based on the case.
  • the first bonding pad 155 may be provided only on one dummy light emitting structure.
  • the first bonding pad 155 may be provided on three dummy light emitting structures or all four dummy light emitting structures.
  • the region in which the first bonding pad 155 is provided may be elastically selected in consideration of the size of the semiconductor device, the degree of current spreading required, and the like.
  • the first bonding pad 155 may be disposed on four sides of the semiconductor device even in the case of a semiconductor device having a large size or a large need for current spreading.
  • FIGS. 3A and 3B are views illustrating an example in which a plurality of light emitting structures and dummy light emitting structures are formed in a method of manufacturing a semiconductor device according to an embodiment of the present invention.
  • 3A is a plan view illustrating a step of forming a plurality of light emitting structures and dummy light emitting structures according to a method of manufacturing a semiconductor device according to an embodiment
  • FIG. 3B is a cross-sectional view taken along line AA of the semiconductor device according to the embodiment shown in FIG. 3A. .
  • a plurality of light emitting structures (P1, P2, P3, P4, ...) may be formed on the substrate 105.
  • a plurality of dummy light emitting structures D1, D2, D3, and D4 may be formed on the substrate 105.
  • the plurality of dummy light emitting structures D1, D2, D3, and D4 may be formed around the plurality of light emitting structures P1, P2, P3, P4,...
  • the substrate 105 may be any one selected from an intrinsic semiconductor substrate, a conductive substrate, and an insulating substrate.
  • the substrate 105 may be a GaAs intrinsic semiconductor substrate.
  • the substrate 105 may include copper (Cu), gold (Au), nickel (Ni), molybdenum (Mo), copper-tungsten (Cu-W), carrier wafers (eg, Si, Ge, AlN, GaAs, ZnO, SiC, etc.) may be provided at least one selected from conductive materials.
  • a first conductive DBR layer, an active layer, and a second conductive DBR layer may be sequentially formed on the substrate 105.
  • the plurality of light emitting structures P1, P2, P3, P4,... May be formed through mesa etching of the second conductivity type DBR layer and the active layer.
  • the plurality of dummy light emitting structures D1, D2, D3, and D4 may be formed through mesa etching of the second conductivity type DBR layer and the active layer.
  • the plurality of dummy light emitting structures D1, D2, D3, and D4 may be formed on a side surface of the region where the plurality of light emitting structures P1, P2, P3, P4,.
  • a first conductivity type DBR layer 113 may be provided around the plurality of light emitting structures P1, P2, P3, and P4.
  • the first conductivity type DBR layer 113 may be disposed in a region between the plurality of light emitting structures P1, P2, P3, P4,...
  • the plurality of dummy light emitting structures D1, D2, D3, and D4 may include a first conductivity type DBR layer 113, an active layer 116, an aperture layer 118, and a second conductivity type DBR layer ( 119).
  • the plurality of dummy light emitting structures D1, D2, D3, and D4 may be provided in a line shape having a width along a side surface of an area where the plurality of light emitting structures P1, P2, P3, P4,... have.
  • the plurality of light emitting structures P1, P2, P3, P4,... And the plurality of dummy light emitting structures D1, D2, D3, and D4 may be grown into a plurality of compound semiconductor layers.
  • the plurality of light emitting structures P1, P2, P3, P4,... And the plurality of dummy light emitting structures D1, D2, D3, and D4 may include an electron beam evaporator, a physical vapor deposition (PVD), a chemical vapor deposition (CVD), It may be formed by plasma laser deposition (PLD), dual-type thermal evaporator sputtering, metal organic chemical vapor deposition (MOCVD), or the like.
  • the first conductivity type DBR layers 110a, 110b,... which constitute the plurality of light emitting structures P1, P2,..., Group 3-5 or 2-6 of the first conductive type dopant It may be provided in at least one of the compound semiconductor.
  • the first conductivity type DBR layer 113 constituting the plurality of dummy light emitting structures D1, D2, D3, and D4 may be a Group 3 to 5 or 2 to 6 group compound doped with a dopant of a first conductivity type. It may be provided in at least one of the semiconductors.
  • the first conductivity type DBR layers 113, 110a, 110b,... May be one of a group including GaAs, GaAl, InP, InAs, and GaP.
  • the first conductivity type DBR layers 113, 110a, 110b,... Are semiconductors having a composition formula of Al x Ga 1-x As (0 ⁇ x ⁇ 1) / AlyGa 1-y As (0 ⁇ y ⁇ 1) It may be provided as a material.
  • the first conductivity type DBR layers 1133, 110a, 110b,... May be n-type semiconductor layers doped with n-type dopants such as Si, Ge, Sn, Se, Te, or the like. .
  • the first conductivity type DBR layers 113, 110a, 110b,... May be DBR layers having a thickness of ⁇ / 4n by alternately disposing different semiconductor layers.
  • the active layers 115a, 115b,..., Constituting the plurality of light emitting structures P1, P2,... May be provided as at least one of a compound semiconductor of Group 3-5 or Group 2-6.
  • the active layer 116 constituting the plurality of dummy light emitting structures D1, D2, D3, and D4 may be provided as at least one of a compound semiconductor of Group 3-Group 5 or Group 2-Group 6.
  • the active layers 116, 115a, 115b,... May be one of a group including GaAs, GaAl, InP, InAs, GaP.
  • the active layers 116, 115a, 115b,... are implemented in a multi-well structure
  • the active layers 116, 115a, 115b,... May include a plurality of well layers and a plurality of barrier layers that are alternately arranged.
  • the plurality of well layers may be provided as, for example, a semiconductor material having a composition formula of InpGa1-pAs (0 ⁇ p ⁇ 1).
  • the barrier layer may be disposed of a semiconductor material having a compositional formula of, for example, InqGa1-qAs (0 ⁇ q q ⁇ 1).
  • the aperture layers 117a, 117b,... which constitute the plurality of light emitting structures P1, P2,..., May be disposed on the active layers 115a, 115b,.
  • the aperture layers 117a, 117b,... May include a circular opening at a central portion thereof.
  • the aperture layers 117a, 117b,... May include a function of limiting current movement so that current is concentrated in the center of the active layers 115a, 115b,. That is, the aperture layers 117a, 117b,..., May adjust resonance wavelengths, and may adjust beam angles emitted from the active layers 115a, 115b,... In the vertical direction.
  • the aperture layers 117a, 117b,... May include an insulating material such as SiO 2 or Al 2 O 3 .
  • An aperture layer 118 constituting the plurality of dummy light emitting structures D1, D2, D3, and D4 may be disposed on the active layer 116.
  • the aperture layer 118 disposed in the plurality of dummy light emitting structures D1, D2, D3, and D4 may include the plurality of light emitting structures P1 and P2.
  • the current movement is not limited to concentrate the current to the center of the active layer 116.
  • a common voltage may be applied between the first conductivity type DBR layer 113 and the second conductivity type DBR layer 119 disposed in the plurality of dummy light emitting structures D1, D2, D3, and D4. Because.
  • the second conductivity type DBR layer 119 constituting the plurality of dummy light emitting structures D1, D2, D3, and D4 may be a Group 3 to 5 or 2 to 6 group compound doped with a dopant of a second conductivity type. It may be provided in at least one of the semiconductors.
  • the second conductivity type DBR layers 119, 120a, 120b,... May be one of a group including GaAs, GaAl, InP, InAs, and GaP.
  • the second conductivity type DBR layers 119, 120a, 120b, ... are, for example, semiconductors having a composition formula of Al x Ga 1-x As (0 ⁇ x ⁇ 1) / AlyGa 1-y As (0 ⁇ y ⁇ 1) (y ⁇ x). It can be formed of a material.
  • the second conductivity type DBR layers 119, 120a, 120b,... May be p-type semiconductor layers having p-type dopants such as Mg, Zn, Ca, Sr, and Ba.
  • the second conductivity type DBR layers 119, 120a, 120b,... May be a DBR layer having a thickness of ⁇ / 4n by alternately arranging different semiconductor layers.
  • the second conductivity type DBR layers 120a, 120b,... May have greater reflectance than the first conductivity type DBR layers 110a, 110b,...
  • the first conductivity type DBR layers 110a, 110b,... May form a resonance cavity in a vertical direction by 90% or more of reflectance.
  • the generated light may be emitted to the outside through the first conductivity type DBR layers 110a, 110b,..., Lower than the reflectivity of the second conductivity type DBR layers 120a, 120b,...
  • the first electrode 150 and the electrode pad 153 according to the embodiment may be formed.
  • FIG. 4A and 4B illustrate an example in which a first electrode and an electrode pad are formed in a method of manufacturing a semiconductor device according to an embodiment of the present invention.
  • 4A is a plan view illustrating a step of forming a first electrode and an electrode pad according to a method of manufacturing a semiconductor device according to an embodiment
  • FIG. 4B is a cross-sectional view taken along line A-A of the semiconductor device according to the embodiment shown in FIG. 4A.
  • the first electrode 150 may be formed around the plurality of light emitting structures P1, P2, P3, P4,.
  • the first electrode 150 is formed on the first conductivity type DBR layer 113 and may include a first opening H1 exposing the plurality of light emitting structures P1, P2, P3, P4,... Can be.
  • the first electrode 150 may be formed in an area between the plurality of light emitting structures P1, P2, P3, P4,...
  • an area Ae of the first electrode 150 may be larger than an area Am of the plurality of light emitting structures P1, P2, P3, P4,...
  • the area Am of the plurality of light emitting structures P1, P2, P3, P4,... May represent the areas of the active layers 115a, 115b,... That remain without being etched by mesa etching.
  • the ratio Am / Ae of the plurality of light emitting structures P1, P2, P3, P4, ... to the area Ae of the first electrode 150 is, for example, larger than 25%. Can be provided.
  • the number and diameter of the light emitting structures P1, P2, P3, P4,... May be variously modified according to an application example.
  • the area Am ratio Am / Ae of the plurality of light emitting structures P1, P2, P3, P4,... To the area Ae of the first electrode 150 may be, for example, 25. May be provided from% to 70%.
  • an area Am ratio Am / Ae of the plurality of light emitting structures P1, P2, P3, P4,... To the area Ae of the first electrode 150 may be, for example. May be provided from 30% to 60%.
  • the number and diameter of the light emitting structures P1, P2, P3, P4,..., Disposed in the semiconductor device 200 may be variously changed.
  • [Table 1] shows data for a semiconductor device provided with 621 light emitting structures as an example.
  • the pad electrode 153 disposed on the dummy light emitting structure (D1, D2, D3, D4) can be formed. .
  • the pad electrode 153 may extend from the first electrode 150.
  • the pad electrode 153 may be formed on the second conductivity type DBR layer 119 of the dummy light emitting structures D1, D2, D3, and D4.
  • a voltage may be commonly supplied to the first electrode 150 and the pad electrode 153.
  • the first electrode 150 and the pad electrode 153 may provide an equipotential surface.
  • the first electrode 150 and the electrode pad 153 may include Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf, Ti, W, Cr, and the like. It may be formed of a material selected from the group comprising a material composed of two or more alloys.
  • the first electrode 150 and the electrode pad 153 may be formed of one layer or a plurality of layers. For example, a plurality of metal layers may be applied as the reflective metal to the first electrode 150 and the electrode pad 153, and Cr or Ti may be applied as the adhesive layer.
  • the first electrode 150 and the electrode pad 153 may be formed of a Cr / Al / Ni / Au / Ti layer.
  • an insulating layer 140 may be formed on the first electrode 150 according to the embodiment.
  • 5A and 5B illustrate an example in which an insulating layer is formed in a method of manufacturing a semiconductor device according to an embodiment of the present invention.
  • 5A is a plan view illustrating a step in which an insulating layer is formed according to a method of manufacturing a semiconductor device according to an embodiment
  • FIG. 5B is a cross-sectional view taken along line A-A of a semiconductor device according to the embodiment shown in FIG. 5A.
  • the insulating layer exposing upper surfaces of the plurality of light emitting structures P1, P2, P3, P4,... On the first electrode 150 ( 140 may be formed.
  • the insulating layer 140 may be formed on side surfaces of the plurality of light emitting structures P1, P2, P3, P4...
  • the insulating layer 140 may be formed on the first conductivity type DBR layer 113.
  • the insulating layer 140 may be formed in an area between the plurality of light emitting structures P1, P2, P3, P4,...
  • the insulating layer 140 may include a plurality of second openings H2 exposing upper surfaces of the plurality of light emitting structures P1, P2, P3, P4,...
  • the size of the second opening H2 may be smaller than the size of the first opening H1.
  • the plurality of second openings H2 may be arranged in an area provided with the plurality of first openings H1.
  • the insulating layer 140 may expose the upper surface of the electrode pad 153.
  • the insulating layer 140 may be formed on the third dummy light emitting structure D3.
  • the insulating layer 140 may be formed on the fourth dummy light emitting structure D4.
  • the insulating layer 140 may be provided as an insulating material.
  • the insulating layer 140 is SiO 2 , TiO 2 , Ta 2 O 5 , SiO x , SiO x N y , Si 3 N 4 , Al 2 O 3 It may be formed of at least one material selected from the group containing.
  • the insulating layer 140 may be formed of a DBR layer. According to the embodiment, as the insulating layer 140 is provided as the DBR layer, the light generated from the plurality of light emitting structures P1, P2, P3, P4, ... is efficiently reflected and can be extracted downward. .
  • the insulating layer 140 may be provided as a DBR layer formed by stacking SiO 2 and TiO 2 into a plurality of layers.
  • the insulating layer 140 may be provided as a DBR layer formed by stacking Ta 2 O 3 and SiO 2 in a plurality of layers.
  • the insulating layer 140 may be provided as a DBR layer formed by stacking SiO 2 and Si 3 N 4 in a plurality of layers.
  • a first bonding pad 155 is formed on the pad electrode 153 according to the embodiment, and the second conductivity type of the plurality of light emitting structures P1, P2,...
  • the second bonding pad 165 may be formed on the DBR layer.
  • 6A and 6B illustrate an example in which a first bonding pad and a second bonding pad are formed in a method of manufacturing a semiconductor device according to an embodiment of the present invention.
  • 6A is a plan view illustrating a step of forming a first bonding pad and a second bonding pad according to a method of manufacturing a semiconductor device according to an embodiment
  • FIG. 6B is a cross-sectional view taken along line AA of the semiconductor device of FIG. 6A. to be.
  • the first bonding pad 155 and the second bonding pad 165 may be spaced apart from each other.
  • the first bonding pad 155 may be formed on the first dummy light emitting structure D1 and the second dummy light emitting structure D2.
  • the first bonding pad 155 may be disposed on the first dummy light emitting structure D1 and electrically connected to the pad electrode 153.
  • the first bonding pad 155 may be disposed in direct contact with an upper surface of the pad electrode 153.
  • the first bonding pad 155 may be disposed on the second dummy light emitting structure D2.
  • the first bonding pad 155 may be disposed in direct contact with a pad electrode provided in the second dummy light emitting structure D2.
  • the first bonding pad 155 may be electrically connected to the first conductivity type DBR layers of the plurality of light emitting structures P1, P2, P3, P4,... In example embodiments, the first bonding pads 155 may be electrically connected to the first conductivity type DBR layers of the plurality of light emitting structures P1, P2, P3, P4,...
  • the second bonding pads 165 may be formed on the plurality of light emitting structures P1, P2, P3, P4,...
  • the second bonding pads 165 may be formed on the second conductivity type DBR layers 120a, 120b,... Of the light emitting structures P1, P2,...
  • the second bonding pads 165 may be formed on the insulating layer 140.
  • the second bonding pads 165 may be electrically connected to second conductive DBR layers of the light emitting structures P1, P2, P3, P4,... In example embodiments, the second bonding pads 165 may be electrically connected to the second conductive DBR layers of the plurality of light emitting structures P1, P2, P3, P4,...
  • the second bonding pads 165 may be disposed on the second openings H2 provided in the insulating layer 140.
  • a lower surface of the second bonding pad 165 may include second conductive DBR layers 120a, 120b,... Of the light emitting structures P1, P2,... Through the second opening H2. It may be placed in direct contact with the upper surface of the.
  • the first bonding pad 155 and the second bonding pad 165 may include Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf, Ti, W, Cr. It may be formed of a material selected from the group comprising Cu, and a material composed of two or more alloys thereof.
  • the first bonding pad 155 and the second bonding pad 165 may be formed of one layer or a plurality of layers.
  • the first bonding pad 155 and the second bonding pad 165 may include, for example, diffusion barrier metals such as Cr and Cu in order to prevent Sn diffusion from solder bonding.
  • the first bonding pad 155 and the second bonding pad 172 may be formed of a plurality of layers including Ti, Ni, Cu, Cr, and Au.
  • power is supplied to the plurality of light emitting structures P1, P2, P3, P4,... Through the first bonding pad 155 and the second bonding pad 165. Can be provided.
  • the substrate 105 when power is to be applied through the lower surface of the substrate, the substrate 105 must be provided as a conductive substrate.
  • the substrate 105 may be a conductive substrate or an insulating substrate.
  • the substrate 105 according to the embodiment may be provided as an intrinsic semiconductor substrate.
  • the substrate 105 is a plurality of light emitting structures (P1, P2, P3, P4, ...) is grown on a growth substrate, the growth substrate is removed and the plurality of light emitting structures (P1, P2, P3, P4) ,...) May be a support substrate attached thereto.
  • the support substrate may be a transparent substrate through which light generated by the plurality of light emitting structures P1, P2, P3, P4,.
  • the semiconductor device 200 according to the embodiment may be implemented to emit light in a downward direction of the semiconductor device 200. That is, according to the semiconductor device 200 according to the embodiment, light may be emitted in the direction in which the first conductivity type DBR layer is disposed from the active layers forming the plurality of light emitting structures P1, P2, P3, P4,... have. Light may be emitted from the active layer forming the plurality of light emitting structures P1, P2, P3, P4,... In the direction in which the substrate 105 is disposed.
  • the second bonding pads 165 may be in contact with upper surfaces of the second conductive DBR layers of the plurality of light emitting structures P1, P2, P3, P4,...
  • the first electrode 150 is connected to the first conductivity type DBR layers of the plurality of light emitting structures P1, P2, P3, P4,... And extends from the first electrode 150.
  • the first bonding pads 155 are disposed in contact with the pad electrodes 153. Accordingly, heat generated in the plurality of light emitting structures P1, P2, P3, P4,... Through the first bonding pad 155 and the second bonding pad 165 may be effectively discharged to the outside. .
  • the light emitting structures P1, P2, P3, P4,... May be connected to an external heat dissipation substrate through the first bonding pad 155 and the second bonding pad 165. It is possible to effectively release the heat generated by the outside to the outside. Therefore, according to the embodiment, since the heat generated by the semiconductor device 200 can be effectively discharged to the outside, the power change efficiency PCE can be improved.
  • the semiconductor device 200 as described above, light may be emitted in a downward direction of the semiconductor device 200.
  • the second conductivity type in which the reflectivity of the first conductivity type DBR layer provided in the lower region of the plurality of light emitting structures P1, P2, P3, P4,... It may be chosen smaller than the reflectance of the DBR layer. Accordingly, light generated in the plurality of light emitting structures P1, P2, P3, P4,..., May be emitted toward the substrate 105 of the semiconductor device 200.
  • the insulating layer 140 may be provided as a DBR layer. Accordingly, the light generated by the plurality of light emitting structures P1, P2, P3, P4,... Is reflected by the insulating layer 140 disposed thereon, and can be effectively extracted in the downward direction.
  • the substrate should be conductive. Accordingly, when a conductive semiconductor substrate is applied, dopants are added to the substrate to improve conductivity. However, the dopant added to the substrate may cause absorption and scattering of emitted light, which may cause a decrease in power conversion efficiency (PCE).
  • PCE power conversion efficiency
  • the substrate 105 may not be a conductive substrate, a separate dopant may not be added to the substrate 105. Accordingly, the dopant does not need to be added to the substrate 105 according to the embodiment, so that the phenomenon of absorption and scattering caused by the dopant in the substrate 105 may be reduced. Therefore, according to the embodiment, it is possible to effectively provide the light generated in the plurality of light emitting structures (P1, P2, P3, P4, ...) in the downward direction, the power conversion efficiency (PCE) can be improved.
  • PCE power conversion efficiency
  • the plurality of light emitting structures P1 which are formed by the first electrode 150 and the second bonding pad 165 connected to the first bonding pad 155.
  • Current spreading between P2, P3, P4, ... can be performed efficiently. Accordingly, according to the semiconductor device 200 according to the embodiment, the current is efficiently diffused in the plurality of light emitting structures P1, P2, P3, P4,... Without current density, thereby improving light extraction efficiency.
  • Figure 7 is a view showing another example of a semiconductor device according to an embodiment of the present invention.
  • another example of the semiconductor device according to the exemplary embodiment will be described with reference to FIG. 7, and descriptions of the same elements as those of the semiconductor device described with reference to FIGS. 1 to 6A and 6B will be omitted.
  • the semiconductor device 200 may further include a second electrode 160 as compared to the semiconductor device described with reference to FIGS. 1 and 2.
  • the semiconductor device 200 may include a plurality of light emitting structures P1, P2,..., A first electrode 150, a second electrode 160, and a first electrode.
  • a bonding pad 155 and a second bonding pad 165 may be included.
  • the first electrode 150 may be disposed between the plurality of light emitting structures P1, P2,...
  • the first electrode 150 may include a plurality of first openings that expose the plurality of light emitting structures P1, P2,...
  • the plurality of first openings provided in the first electrode 150 may expose upper surfaces of the plurality of light emitting structures P1, P2,...
  • the plurality of first openings provided in the first electrode 150 may expose the top surface of the second conductive DBR layer of the plurality of light emitting structures P1, P2,...
  • the first electrode 150 may be electrically connected to the first conductivity type DBR layers of the light emitting structures P1, P2,...
  • the second electrode 150 may be electrically connected to second conductive DBR layers of the plurality of light emitting structures P1, P2,...
  • the second electrode 150 may be electrically connected to a second conductivity type DBR layer of the plurality of light emitting structures P1, P2,...
  • the second electrode 150 may be disposed on an upper surface of the second conductive DBR layer of the light emitting structures P1, P2,...
  • the lower surface of the second electrode 150 may be disposed in direct contact with the upper surfaces of the second conductive DBR layers of the light emitting structures P1, P2,...
  • the first bonding pads 155 may be spaced apart from the plurality of light emitting structures P1, P2,...
  • the first bonding pad 155 may be electrically connected to the first electrode 150.
  • the first bonding pad 155 may be electrically connected to the first conductivity type DBR layers of the light emitting structures P1, P2,... According to an embodiment, the first bonding pads 155 may be electrically connected to the first conductivity type DBR layers of the light emitting structures P1, P2,...
  • the second bonding pad 165 may be spaced apart from the first bonding pad 155.
  • the second bonding pads 165 may be electrically connected to second conductive DBR layers of the plurality of light emitting structures P1, P2,...
  • the second bonding pads 165 may be electrically connected to the second conductive DBR layers of the plurality of light emitting structures P1, P2,...
  • the second bonding pad 165 may be disposed on an upper surface of the second conductive DBR layer of the light emitting structures P1, P2,...
  • the second electrode 160 may be disposed between an upper surface of the second conductive DBR layer of the light emitting structures P1, P2,..., And the second bonding pad 165. .
  • the second electrode 160 may improve ohmic characteristics between the second bonding pad 165 and the second conductive DBR layers of the light emitting structures P1, P2,...
  • the second electrode 160 may be formed of a material composed of Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf, Ti, W, Cr, or an alloy of two or more thereof. It may be formed of a material selected from the group containing.
  • the second electrode 160 may be formed of one layer or a plurality of layers.
  • the semiconductor device 200 may include a plurality of dummy light emitting structures D1, D2, D3, and D4, as shown in FIG. 1.
  • the plurality of dummy light emitting structures D1, D2, D3, and D4 may include a first conductivity type DBR layer, an active layer, and a second conductivity type DBR layer.
  • the first bonding pad 155 may be disposed on an upper portion of the first dummy light emitting structure D1 and an upper portion of the second dummy light emitting structure D2 among the plurality of dummy light emitting structures D1, D2, D3, and D4. Can be arranged.
  • the plurality of dummy light emitting structures D1, D2, D3, and D4 may be spaced apart from the second bonding pad 165.
  • the first bonding pad 155 may be disposed in an upper region of the first dummy light emitting structure D1.
  • the first dummy light emitting structure D1 may include a first conductivity type DBR layer 113 and a second conductivity type DBR layer 119.
  • the first dummy light emitting structure D1 may include an active layer 116 and an aperture layer 118.
  • the semiconductor device 200 may include a pad electrode 153, as shown in FIG. 7.
  • the pad electrode 153 may be electrically connected to the first electrode 150.
  • the pad electrode 153 may extend from the first electrode 150 disposed between the first light emitting structure P1 and the second light emitting structure P2.
  • the pad electrode 153 may be electrically connected to the first conductivity type DBR layer 113.
  • the pad electrode 153 may be electrically connected to the active layer 116.
  • the pad electrode 153 may be electrically connected to the second conductivity type DBR layer 119.
  • the pad electrode 153 may be electrically connected to the first conductivity type DBR layer 113 and the second conductivity type DBR layer 119. Accordingly, the first dummy light emitting structure D1 may not generate light.
  • the first bonding pads 155 may be disposed on the pad electrodes 153.
  • the insulating layer 140 may be disposed on the side of the pad electrode 153.
  • the first bonding pad 155 may be disposed on an upper surface of the pad electrode 153 exposed by the insulating layer 140.
  • the insulating layer 140 may have a top surface of the first electrode 150 and a second bonding pad 165 around the first light emitting structure P1 and around the second light emitting structure P2. It may be disposed between the bottom face.
  • the second bonding pads 165 may be in contact with upper surfaces of the second conductive DBR layers of the plurality of light emitting structures P1, P2,...
  • the first electrode 150 is connected to the first conductivity type DBR layers of the light emitting structures P1, P2,..., And the pad electrode 153 extending from the first electrode 150.
  • the first bonding pad 155 may be disposed in contact with each other. Accordingly, heat generated in the light emitting structures P1, P2,... Through the first bonding pads 155 and the second bonding pads 165 may be effectively discharged to the outside.
  • heat may be generated in the plurality of light emitting structures P1, P2,... It can be effectively released to the outside. Therefore, according to the embodiment, since the heat generated by the semiconductor device 200 can be effectively discharged to the outside, the power change efficiency PCE can be improved.
  • the semiconductor device 200 as described above, light may be emitted in a downward direction of the semiconductor device 200.
  • the reflectance of the first conductivity type DBR layer provided in the lower region of the plurality of light emitting structures P1, P2,... It can be chosen smaller than. Accordingly, light generated in the plurality of light emitting structures P1, P2,..., May be emitted toward the substrate 105 of the semiconductor device 200.
  • the insulating layer 140 may be provided as a DBR layer. Accordingly, light generated by the plurality of light emitting structures P1, P2,... Is reflected from the insulating layer 140 disposed thereon, and thus can be effectively extracted in the downward direction.
  • the insulating layer 140 may be provided as a DBR layer formed by stacking SiO 2 and TiO 2 into a plurality of layers.
  • the insulating layer 140 may be provided as a DBR layer formed by stacking Ta 2 O 3 and SiO 2 in a plurality of layers.
  • the insulating layer 140 may be provided as a DBR layer formed by stacking SiO 2 and Si 3 N 4 in a plurality of layers.
  • the substrate should be conductive. Accordingly, when a conductive semiconductor substrate is applied, dopants are added to the substrate to improve conductivity. However, the dopant added to the substrate may cause absorption and scattering of emitted light, which may cause a decrease in power conversion efficiency (PCE).
  • PCE power conversion efficiency
  • the substrate 105 may not be a conductive substrate, a separate dopant may not be added to the substrate 105. Accordingly, the dopant does not need to be added to the substrate 105 according to the embodiment, so that the phenomenon of absorption and scattering caused by the dopant in the substrate 105 may be reduced. Therefore, according to the embodiment, it is possible to effectively provide the light generated in the plurality of light emitting structures (P1, P2, ...) in the downward direction, the power conversion efficiency (PCE) can be improved.
  • PCE power conversion efficiency
  • the first electrode 150 connected to the first bonding pad 155 and the second electrode 160 connected to the second bonding pad 165 are provided.
  • current diffusion between the plurality of light emitting structures P1, P2, ... may be efficiently performed.
  • the current is efficiently diffused in the plurality of light emitting structures P1, P2,... Without current density, thereby improving light extraction efficiency.
  • FIG. 8 is a diagram illustrating still another example of a semiconductor device according to example embodiments.
  • another example of the semiconductor device according to the exemplary embodiment will be described with reference to FIG. 8, and descriptions of the overlapping contents of the semiconductor device described with reference to FIGS. 1 to 7 may be omitted. .
  • the semiconductor device 200 according to the embodiment may be a component in an area in which a first bonding pad 155 is provided as compared to the semiconductor device according to the embodiment described with reference to FIGS. 1 and 2. There is a difference in placement.
  • a semiconductor device 200 may include a plurality of light emitting structures P1, P2,..., A first electrode 150, a first bonding pad 155, and a second light emitting structure. 2 may include a bonding pad 165.
  • the first electrode 150 may be disposed between the plurality of light emitting structures P1, P2,...
  • the first electrode 150 may include a plurality of first openings that expose the plurality of light emitting structures P1, P2,...
  • the plurality of first openings provided in the first electrode 150 may expose upper surfaces of the plurality of light emitting structures P1, P2,...
  • the plurality of first openings provided in the first electrode 150 may expose the top surface of the second conductive DBR layer of the plurality of light emitting structures P1, P2,...
  • the first electrode 150 may be electrically connected to the first conductivity type DBR layers of the light emitting structures P1, P2,...
  • the second electrode 150 may be electrically connected to second conductive DBR layers of the plurality of light emitting structures P1, P2,...
  • the second electrode 150 may be electrically connected to a second conductivity type DBR layer of the plurality of light emitting structures P1, P2,...
  • the second electrode 150 may be disposed on an upper surface of the second conductive DBR layer of the light emitting structures P1, P2,...
  • the lower surface of the second electrode 150 may be disposed in direct contact with the upper surfaces of the second conductive DBR layers of the light emitting structures P1, P2,...
  • the first bonding pads 155 may be spaced apart from the plurality of light emitting structures P1, P2,...
  • the first bonding pad 155 may be electrically connected to the first electrode 150.
  • the first bonding pad 155 may be electrically connected to the first conductivity type DBR layers of the light emitting structures P1, P2,... According to an embodiment, the first bonding pads 155 may be electrically connected to the first conductivity type DBR layers of the light emitting structures P1, P2,...
  • the second bonding pad 165 may be spaced apart from the first bonding pad 155.
  • the second bonding pads 165 may be electrically connected to second conductive DBR layers of the plurality of light emitting structures P1, P2,...
  • the second bonding pads 165 may be electrically connected to the second conductive DBR layers of the plurality of light emitting structures P1, P2,...
  • the second bonding pad 165 may be disposed on an upper surface of the second conductive DBR layer of the light emitting structures P1, P2,...
  • the semiconductor device 200 may include a pad electrode 153, as shown in FIG. 8.
  • the pad electrode 153 may be electrically connected to the first electrode 150.
  • the pad electrode 153 may extend from the first electrode 150 disposed between the first light emitting structure P1 and the second light emitting structure P2.
  • the pad electrode 153 may be electrically connected to the first conductivity type DBR layer 113.
  • the pad electrode 153 may be disposed on the first conductivity type DBR layer 113.
  • the bottom surface of the pad electrode 153 may be disposed in direct contact with the top surface of the first conductivity type DBR layer 113.
  • the upper surface of the pad electrode 153 may be disposed on the same plane as the upper surface of the first electrode 150. That is, the pad electrode 153 and the first electrode 150 may be disposed without a step. Therefore, according to the embodiment, it is possible to prevent the pad electrode 153 or the first electrode 150 from being damaged in the stepped region.
  • the first bonding pads 155 may be disposed on the pad electrodes 153.
  • the insulating layer 140 may be disposed on a portion of the pad electrode 153.
  • the first bonding pad 155 may be disposed on an upper surface of the pad electrode 153 exposed by the insulating layer 140.
  • the insulating layer 140 may have a top surface of the first electrode 150 and a second bonding pad 165 around the first light emitting structure P1 and around the second light emitting structure P2. It may be disposed between the bottom face.
  • the second bonding pads 165 may be in contact with upper surfaces of the second conductive DBR layers of the plurality of light emitting structures P1, P2,...
  • the first electrode 150 is connected to the first conductivity type DBR layers of the light emitting structures P1, P2,..., And the pad electrode 153 extending from the first electrode 150.
  • the first bonding pad 155 may be disposed in contact with each other. Accordingly, heat generated in the light emitting structures P1, P2,... Through the first bonding pads 155 and the second bonding pads 165 may be effectively discharged to the outside.
  • heat may be generated in the plurality of light emitting structures P1, P2,... It can be effectively released to the outside. Therefore, according to the embodiment, since the heat generated by the semiconductor device 200 can be effectively discharged to the outside, the power change efficiency PCE can be improved.
  • the semiconductor device 200 as described above, light may be emitted in a downward direction of the semiconductor device 200.
  • the reflectance of the first conductivity type DBR layer provided in the lower region of the plurality of light emitting structures P1, P2,... It can be chosen smaller than. Accordingly, light generated in the plurality of light emitting structures P1, P2,..., May be emitted toward the substrate 105 of the semiconductor device 200.
  • the insulating layer 140 may be provided as a DBR layer. Accordingly, light generated by the plurality of light emitting structures P1, P2,... Is reflected from the insulating layer 140 disposed thereon, and thus can be effectively extracted in the downward direction.
  • the insulating layer 140 may be provided as a DBR layer formed by stacking SiO 2 and TiO 2 into a plurality of layers.
  • the insulating layer 140 may be provided as a DBR layer formed by stacking Ta 2 O 3 and SiO 2 in a plurality of layers.
  • the insulating layer 140 may be provided as a DBR layer formed by stacking SiO 2 and Si 3 N 4 in a plurality of layers.
  • the substrate should be conductive. Accordingly, when a conductive semiconductor substrate is applied, dopants are added to the substrate to improve conductivity. However, the dopant added to the substrate may cause absorption and scattering of emitted light, which may cause a decrease in power conversion efficiency (PCE).
  • PCE power conversion efficiency
  • the substrate 105 may not be a conductive substrate, a separate dopant may not be added to the substrate 105. Accordingly, the dopant does not need to be added to the substrate 105 according to the embodiment, so that the phenomenon of absorption and scattering caused by the dopant in the substrate 105 may be reduced. Therefore, according to the embodiment, it is possible to effectively provide the light generated in the plurality of light emitting structures (P1, P2, ...) in the downward direction, the power conversion efficiency (PCE) can be improved.
  • PCE power conversion efficiency
  • the plurality of light emitting structures P1 which are formed by the first electrode 150 and the second bonding pad 165 connected to the first bonding pad 155.
  • the current spreading between P2, ...) can be performed efficiently. Accordingly, according to the semiconductor device 200 according to the embodiment, the current is efficiently diffused in the plurality of light emitting structures P1, P2,... Without current density, thereby improving light extraction efficiency.
  • FIG. 9 is a diagram illustrating still another example of a semiconductor device according to example embodiments.
  • another example of the semiconductor device according to the exemplary embodiment will be described with reference to FIG. 9, and descriptions of the same elements as those of the semiconductor device described with reference to FIGS. 1 to 8 may be omitted.
  • the semiconductor device 200 according to the embodiment has a difference in the position at which the first bonding pad 155 is provided compared to the semiconductor device according to the embodiment described with reference to FIGS. 1 and 2. have.
  • the first bonding pad 155 may be disposed only on one side of the second bonding pad 165.
  • first bonding pads 155 are provided on both sides of the second bonding pads 165. Accordingly, a loss in which the light emitting structure cannot be formed as much as a region where the first bonding pad 155 is to be disposed may occur.
  • the semiconductor device 200 according to the embodiment since the first bonding pad 155 is provided only on one side of the second bonding pad 165, an outer portion of the upper portion of the substrate is provided.
  • the space for forming the first bonding pad 155 in the region may be reduced. Accordingly, according to the semiconductor device 200 according to the embodiment, since the area of the substrate on which the semiconductor device is formed can be reduced, the number of semiconductor devices that can be manufactured with respect to the same area of the wafer can be increased.
  • FIG. 10 is a diagram illustrating a semiconductor device according to an embodiment of the present invention
  • FIG. 11 is a cross-sectional view taken along line AA of the semiconductor device according to the embodiment shown in FIG. 10
  • FIG. FIG. 13 is a cross-sectional view taken along line BB of the semiconductor device of FIG.
  • first bonding pads 1155 and the second bonding pads 1165 disposed on the upper portion of the components may be transparent so that the arrangement relationship of the components positioned on the lower portion may be easily understood. Was processed.
  • a semiconductor device 1200 may include a substrate 1105, a plurality of light emitting structures P1, P2, P3, P4, P5,...
  • An electrode 1150, a second electrode 1160, a first bonding pad 1155, and a second bonding pad 1165 may be included.
  • the semiconductor device 1200 may be a vertical cavity surface emitting laser VCSEL, and emits light generated by the light emitting structures P1, P2, P3, P4, P5,... It can emit at a beam angle of about 25 degrees.
  • Each of the plurality of light emitting structures P1, P2, P3, P4, P5,... May include a first conductive type Bragg Reflector (DBR) layer, an active layer, and a second conductive type DBR layer.
  • DBR conductive type Bragg Reflector
  • Each of the plurality of light emitting structures P1, P2, P3, P4, P5, ... may be formed in a similar structure, and according to an embodiment using cross-sections along AA, BB, and CC lines shown in FIG. The semiconductor device 1200 will be described.
  • the semiconductor device 1200 may include the substrate 1105 as illustrated in FIGS. 10 to 13.
  • the substrate 1105 may include an uneven structure provided on the bottom surface.
  • a plurality of light emitting structures P1, P2, P3, P4, P5,... May be disposed on the substrate 1105.
  • the substrate 1105 may be a growth substrate on which the plurality of light emitting structures P1, P2, P3, P4, P5,...
  • the substrate 1105 may be an intrinsic semiconductor substrate.
  • the concave-convex structure provided in the substrate 1105 may include a plurality of recesses R1, R2, R3, R4,... have.
  • the concave-convex structure provided on the substrate 1105 will be described later.
  • the semiconductor device 1200 may include a plurality of light emitting structures P1, P2, P3, P4, P5,..., As shown in FIGS. 10 and 11.
  • the first bonding pad 1155 may be disposed on an area in which the light emitting structures P3, P4,..., Among the light emitting structures P1, P2, P3, P4, P5,...
  • the second bonding pad 1165 may be disposed on an upper portion of the plurality of light emitting structures P1, P2, P3, P4, P5,..., Where the light emitting structures P1, P2, P5,. Can be.
  • the first bonding pad 1155 and the second bonding pad 1165 may be spaced apart from each other.
  • the first bonding pad 1155 may be electrically connected to the first electrode 1150.
  • the first electrode 1150 may be disposed under the first bonding pad 1155.
  • the bottom surface of the first bonding pad 1155 may be disposed in direct contact with the top surface of the first electrode 1150.
  • the first electrode 1150 may be electrically connected to a first conductivity type DBR layer of the plurality of light emitting structures P1, P2, P3, P4, P5,...
  • the second bonding pad 1165 may be electrically connected to the second electrode 1160.
  • the second electrode 1160 may be disposed under the second bonding pad 1165.
  • the lower surface of the second bonding pad 1165 may be disposed in direct contact with the upper surface of the second electrode 1160.
  • the second electrode 1160 may be electrically connected to a second conductive DBR layer of the light emitting structures P1, P2, P3, P4, P5,...
  • the first electrode 1150 may be disposed under both the first bonding pad 1155 and below the second bonding pad 1165.
  • the second electrode 1160 may be disposed under both the first bonding pad 1155 and below the second bonding pad 1165. The electrical connection between the first electrode 1150 and the first bonding pad 1155 and the electrical connection between the second electrode 1160 and the second bonding pad 1165 will be described later.
  • FIG. 11 is a cross-sectional view taken along line A-A of the semiconductor device of FIG. 10.
  • the semiconductor device 1200 may include a plurality of light emitting structures P1, P2,..., Disposed under the second bonding pad 1165.
  • the plurality of light emitting structures P1, P2,... May include light emitting apertures 1130a, 1130b,... That emit light.
  • the plurality of light emitting structures P1, P2,... May be spaced apart from each other.
  • the light emitting apertures 1130a, 1130b,... May be provided in diameters of several micrometers to several tens of micrometers.
  • the first light emitting structure P1 may include a first DBR layer 1110a of a first conductivity type, a second DBR layer 1120a of a second conductivity type, and a first active layer 1115a.
  • the first active layer 1115a may be disposed between the first DBR layer 1110a and the second DBR layer 1120a.
  • the first active layer 1115a may be disposed on the first DBR layer 1110a
  • the second DBR layer 1120a may be disposed on the first active layer 1115a.
  • the first light emitting structure P1 may further include a first aperture layer 1117a disposed between the first active layer 1115a and the second DBR layer 1120a.
  • the second light emitting structure P2 may include a third DBR layer 1110b of the first conductivity type, a fourth DBR layer 1120b of the second conductivity type, and a second active layer 1115b.
  • the second active layer 1115b may be disposed between the third DBR layer 1110b and the fourth DBR layer 1120b.
  • the second active layer 1115b may be disposed on the third DBR layer 1110b
  • the fourth DBR layer 1120b may be disposed on the second active layer 1115b.
  • the second light emitting structure P2 may further include a second aperture layer 1117b disposed between the second active layer 1115b and the fourth DBR layer 1120b.
  • a first conductivity type DBR layer 1113 is disposed between the first DBR layer 1110a of the first light emitting structure P1 and the third DBR layer 1110b of the second light emitting structure P2. Can be.
  • the first DBR layer 1110a and the third DBR layer 1110b may be physically connected by the first conductivity type DBR layer 1113.
  • an upper surface of the first conductivity type DBR layer 1113 and an upper surface of the first DBR layer 1110a may be disposed on the same horizontal surface.
  • An upper surface of the first conductivity type DBR layer 1113 and an upper surface of the third DBR layer 1110c may be disposed on the same horizontal surface.
  • first active layer 1115a of the first light emitting structure P1 and the second active layer 1115b of the second light emitting structure P2 may be spaced apart from each other.
  • second DBR layer 1120a of the first light emitting structure P1 and the fourth DBR layer 1120b of the second light emitting structure P2 may be spaced apart from each other.
  • the semiconductor device 1200 may include a substrate 1105 having a concave-convex structure on a lower surface thereof.
  • the substrate 1105 may include, for example, a first recess R1 and a second recess R2.
  • the first recess R1 may be recessed and provided in an upper direction on a lower surface of the substrate 1105.
  • the first concave portion R1 may overlap the first light emitting structure P1.
  • the first concave portion R1 and the first light emitting structure P1 may be overlapped with each other in a direction perpendicular to the upper surface of the substrate 1105.
  • the second concave portion R2 may be recessed and provided in an upper direction on a lower surface of the substrate 1105.
  • the second concave portion R2 may overlap the second light emitting structure P2.
  • the second concave portion R2 and the second light emitting structure P2 may be disposed to overlap each other in a direction perpendicular to the upper surface of the substrate 1105.
  • the width of the first concave portion R1 may be provided corresponding to the width of the first light emitting aperture 1130a provided in the first light emitting structure P1.
  • the width of the first concave portion R1 may be provided corresponding to the diameter of the first light emitting aperture 1130a provided in the first light emitting structure P1.
  • the first light emitting aperture 1130a may be defined as a region in which light is emitted in a direction perpendicular to a lower surface of the first light emitting structure P1.
  • the width of the second concave portion R2 may be provided corresponding to the width of the second light emitting aperture 1130b provided in the second light emitting structure P2.
  • the width of the second concave portion R2 may be provided corresponding to the width of the second light emitting aperture 1130b provided in the second light emitting structure P2.
  • the second light emitting aperture 1130b may be defined as a region in which light is emitted in a direction perpendicular to a lower surface of the second light emitting structure P2.
  • the thickness t1 of the substrate 1105 may be provided in several tens of micrometers to several hundred micrometers.
  • the thickness t1 of the substrate 1105 may be provided, for example, between 100 micrometers and 110 micrometers.
  • the thickness t1 of the substrate 1105 When the thickness t1 of the substrate 1105 is smaller than 100 micrometers, the components of the substrate 1105 may not be stably supported, thereby reducing the reliability of the semiconductor device. In addition, when the thickness t1 of the substrate 1105 is larger than 110 micrometers, there is a disadvantage in that the size of the semiconductor device may be thickened.
  • the depth t2 of the first recess R1 and the second recess R2 may be provided in several micrometers to several tens of micrometers.
  • the depth t2 of the first concave portion R1 and the second concave portion R2 may be provided as 5 micrometers to 20 micrometers.
  • the first recess R1 and the second recess R2 are provided.
  • the increase in the light extraction effect that can be provided may appear small.
  • the depth t2 of the first concave portion R1 and the second concave portion R2 is larger than 20 micrometers, the first concave portion R1 and the second concave portion R2 are provided.
  • the light extraction effect that can be provided may be large, there is a disadvantage that the process time may be increased.
  • the semiconductor device may not be stably supported by the components disposed on the substrate 1105. The reliability of may be lowered.
  • the width w1 of the first concave portion R1 and the second concave portion R2 may be provided in several tens of micrometers.
  • the width w1 of the first concave portion R1 and the second concave portion R2 may be provided as, for example, 6 micrometers to 15 micrometers.
  • the width w1 of the first concave portion R1 and the second concave portion R2 may be equal to the width of the first light emitting aperture 1130a and the width of the second light emitting aperture 1130b. It can be provided correspondingly.
  • the light emitted from the first light emitting structure P1 and the second light emitting structure P2 is emitted in a downward direction.
  • the width w1 of the first concave portion R1 and the second concave portion R2 may be formed to be provided in an area where light propagates.
  • the width w1 of the first concave portion R1 and the second concave portion R2 is a diameter of the first light emitting aperture 1130a and the second light emitting aperture 1130b. A few micrometers larger than that may be provided. Alignment between the plurality of recesses R1, R2,... And the plurality of light emitting structures P1 and P2 in consideration of a process error in the formation of the first recess R1 and the second recess R2. This is to ensure that it can be performed stably.
  • the width w1 of the first concave portion R1 and the second concave portion R2 may be provided as 8 to 25 micrometers.
  • first concave portion R1 may be provided in a hole shape having a circular horizontal cross section under the first light emitting structure P1.
  • second concave portion R2 may be provided in a hole shape having a circular horizontal cross section under the second light emitting structure P2.
  • Upper surfaces of the first concave portion R1 and the second concave portion R2 may be provided in a planar shape, for example.
  • Top surfaces of the first recess R1 and the second recess R2 may be provided parallel to the top surface of the substrate 1105, for example.
  • the semiconductor device 1200 may include a first insulating layer 1141 as illustrated in FIGS. 10 and 11.
  • the first insulating layer 1141 may be disposed on a side surface of the first light emitting structure P1.
  • the first insulating layer 1141 may be disposed to surround a side circumference of the first light emitting structure P1.
  • the first insulating layer 1141 may be disposed on a side surface of the second light emitting structure P2.
  • the first insulating layer 1141 may be disposed to surround the side circumference of the second light emitting structure P2.
  • first insulating layer 1141 may be disposed between the first light emitting structure P1 and the second light emitting structure P2.
  • the first insulating layer 1141 may be disposed on the first conductivity type DBR layer 1113.
  • the first insulating layer 1141 may expose an upper surface of the first light emitting structure P1.
  • the first insulating layer 1141 may expose an upper surface of the second DBR layer 1120a of the first light emitting structure P1.
  • the first insulating layer 1141 may expose an upper surface of the second light emitting structure P2.
  • the first insulating layer 1141 may expose an upper surface of the fourth DBR layer 1120b of the second light emitting structure P2.
  • the semiconductor device 1200 may include the first electrode 1150, as illustrated in FIGS. 10 and 11.
  • the first electrode 1150 may be disposed around the plurality of light emitting structures P1, P2, P3, P4, P5,...
  • the first electrode 1150 may include a plurality of openings exposing the plurality of light emitting structures P1, P2, P3, P4, P5,...
  • the first electrode 1150 may be commonly connected to a plurality of first conductivity type DBR layers forming the plurality of light emitting structures P1, P2, P3, P4, and P5.
  • the first electrode 1150 may be disposed on the first conductivity type DBR layer 1113.
  • the first electrode 1150 may be electrically connected to the first DBR layer 1110a.
  • the first electrode 1150 may be electrically connected to the third DBR layer 1110b.
  • the first electrode 1150 may be disposed under the first insulating layer 1141.
  • the first electrode 1150 may be disposed under the first insulating layer 1141 in a region between the first light emitting structure P1 and the second light emitting structure P2.
  • the first electrode 1150 is disposed between the first insulating layer 1141 and the first conductivity type DBR layer 1113 in a region between the first light emitting structure P1 and the second light emitting structure P2. Can be.
  • the semiconductor device 1200 may include the second electrode 1160 as illustrated in FIGS. 10 and 11.
  • the second electrode 1160 may be disposed on the first insulating layer 1141.
  • the second electrode 1160 is an upper electrode 1160a disposed on the upper surfaces of the plurality of light emitting structures P1, P2, P3, P4, P5,..., And a connection electrode connecting the upper electrode 1160a. 1160b.
  • the second electrode 1160 may be commonly connected to a plurality of second conductivity type DBR layers forming the plurality of light emitting structures P1, P2, P3, P4, P5,...
  • the second electrode 1160 may be disposed on the side surface of the first light emitting structure P1.
  • the second electrode 1160 may be disposed on an upper surface of the first light emitting structure P1.
  • the upper electrode 1160a of the second electrode 1160 may be disposed on the second DBR layer 1120a of the first light emitting structure P1.
  • the upper electrode 1160a of the second electrode 1160 may be disposed in direct contact with an upper surface of the second DBR layer 1120a.
  • the second electrode 1160 may be disposed on a side surface of the second light emitting structure P2.
  • the second electrode 1160 may be disposed on an upper surface of the second light emitting structure P2.
  • the upper electrode 1160a of the second electrode 1160 may be disposed on the fourth DBR layer 1120b of the second light emitting structure P2.
  • the upper electrode 1160a of the second electrode 1160 may be disposed in direct contact with an upper surface of the fourth DBR layer 1120b.
  • the second electrode 1160 may be disposed between the first light emitting structure P1 and the second light emitting structure P2.
  • the connection electrode 1160b of the second electrode 1160 may be disposed on the first insulating layer 1141 in a region between the first light emitting structure P1 and the second light emitting structure P2.
  • the second electrode 1160 may connect upper surfaces of the plurality of light emitting structures P1, P2, P3, P4,.
  • the second electrode 1160 may be physically connected to each of the second conductivity type DBR layers of the plurality of light emitting structures P1, P2, P3, P4,... That is, the second electrode 1160 is disposed under the first bonding pad 1155 as well as the top surfaces of the plurality of light emitting structures P1, P2,..., Disposed under the second bonding pad 1165. It may also be physically connected to the upper surface of the plurality of light emitting structures (P3, P4, ).
  • connection electrode 1160b of the second electrode 1160 may be provided in a line shape having a constant line width, as shown in FIG. 10.
  • shape of the connection electrode 1160b of the second electrode 1160 may be modified in various ways.
  • the semiconductor device 1200 may include a second insulating layer 1142 as illustrated in FIGS. 10 and 11.
  • the second insulating layer 1142 may be disposed on the second electrode 1160.
  • the second insulating layer 1142 may be disposed around the first light emitting structure P1.
  • the second insulating layer 1142 may be disposed on the second electrode 1160 around the first light emitting structure P1.
  • the second insulating layer 1142 may be disposed around the second light emitting structure P2.
  • the second insulating layer 1142 may be disposed on the second electrode 1160 around the second light emitting structure P2.
  • the second insulating layer 1142 may be disposed between the first light emitting structure P1 and the second light emitting structure P2.
  • the second insulating layer 1142 may be disposed on the first conductivity type DBR layer 1113.
  • the second insulating layer 1142 may be disposed on the connection electrode 1160b of the second electrode 1160 between the first light emitting structure P1 and the second light emitting structure P2.
  • the second insulating layer 1142 may expose the top surface of the second electrode 1160 disposed on the top surface of the first light emitting structure P1.
  • the second insulating layer 1142 may expose the upper surface of the upper electrode 1160a disposed on the upper surface of the second DBR layer 1120a.
  • the second insulating layer 1142 may expose the top surface of the second electrode 1160 disposed on the top surface of the second light emitting structure P2.
  • the second insulating layer 1142 may expose the upper surface of the upper electrode 1160a disposed on the upper surface of the fourth DBR layer 1120b.
  • the second insulating layer 1142 is disposed between the plurality of light emitting structures P3, P4,... In the region where the first bonding pad 1155 is disposed.
  • An upper surface of the first electrode 1150 may be provided to be exposed.
  • an upper surface of the second electrode 1160 disposed on the plurality of light emitting structures P1, P2,... Is exposed in the region where the second bonding pad 1165 is disposed. Can be provided.
  • the second insulating layer 1142 may have an upper surface of the second electrode 1160 that physically connects a plurality of light emitting structures in a region where the second bonding pad 1165 is disposed. It can be arranged to be exposed. In this case, the second insulating layer 1142 may be disposed to selectively expose the connection electrode 1160b of the linear second electrode 1160 disposed on the first conductivity type DBR layer 1113. Can be. For example, the second insulating layer 1142 may not be exposed on the upper surface of the connection electrode 1160b connecting the first light emitting structure P1 and the second light emitting structure P2. This can be arranged.
  • the second insulating layer 1142 may be disposed such that an upper surface of the connection electrode 1160b connecting the first light emitting structure P1 and the fifth light emitting structure P5 is exposed. Formation of the second insulating layer 1142 will be further described with reference to a method of manufacturing a semiconductor device according to an embodiment.
  • the semiconductor device 1200 may include a first bonding pad 1155 and a second bonding pad 1165.
  • the first bonding pad 1155 may be electrically connected to a first conductivity type DBR layer of a plurality of light emitting structures P1, P2, P3, P4, P5,...
  • the second bonding pad 1165 may be electrically connected to a second conductive DBR layer of the light emitting structures P1, P2, P3, P4, P5,...
  • the first bonding pad 1155 may be disposed on the second insulating layer 1142.
  • the first bonding pad 1155 may be electrically connected to the first electrode 1150. As illustrated in FIG. 10, the first bonding pad 1155 may be connected to the first electrode 1150 exposed through the first insulating layer 1141 and the second insulating layer 1142. .
  • the first bonding pad 1155 is formed around the third light emitting structure P3 and the fourth light emitting structure P4 through the first insulating layer 1141 and the second insulating layer 1142. It may directly contact the upper surface of the exposed first electrode 1150.
  • the second bonding pad 1165 may be disposed on the second insulating layer 1142.
  • the second bonding pad 1165 may be electrically connected to the second electrode 1160 disposed on the upper surface of the first light emitting structure P1.
  • the second bonding pad 1165 may be in direct contact with an upper surface of the upper electrode 1160a disposed on the second DBR layer 1120a.
  • the second bonding pad 1165 may be electrically connected to the second electrode 1160 disposed on the upper surface of the second light emitting structure P2.
  • the second bonding pad 1165 may be disposed in direct contact with an upper surface of the upper electrode 1160a disposed on the fourth DBR layer 1120b.
  • FIG. 12 is a cross-sectional view taken along line B-B of the semiconductor device according to the exemplary embodiment illustrated in FIG. 10.
  • the semiconductor device according to the exemplary embodiment of the present invention with reference to FIGS. 10 and 12, a description of the same elements as those described above may be omitted.
  • the semiconductor device 1200 according to the exemplary embodiment the first element may be omitted.
  • the light emitting structures P3, P4,..., Disposed under the bonding pad 1155 may be included.
  • the plurality of light emitting structures P3, P4,... May be spaced apart from each other.
  • the light emitting apertures 1130c, 1130d,... May be provided in diameters of several micrometers to several tens of micrometers.
  • the third light emitting structure P3 may include a fifth DBR layer 1110c of the first conductivity type, a sixth DBR layer 1120c of the second conductivity type, and a third active layer 1115c.
  • the third active layer 1115c may be disposed between the fifth DBR layer 1110c and the sixth DBR layer 1120c.
  • the third active layer 1115c may be disposed on the fifth DBR layer 1110c
  • the sixth DBR layer 1120c may be disposed on the third active layer 1115c.
  • the third light emitting structure P3 may further include a third aperture layer 1117c disposed between the third active layer 1115c and the sixth DBR layer 1120c.
  • the fourth light emitting structure P4 may include a seventh DBR layer 1110d of the first conductivity type, an eighth DBR layer 1120d of the second conductivity type, and a fourth active layer 1115d.
  • the fourth active layer 1115d may be disposed between the seventh DBR layer 1110d and the eighth DBR layer 1120d.
  • the fourth active layer 1115d may be disposed on the seventh DBR layer 1110d
  • the eighth DBR layer 1120d may be disposed on the fourth active layer 1115d.
  • the fourth light emitting structure P4 may further include a fourth aperture layer 1117d disposed between the fourth active layer 1115d and the eighth DBR layer 1120d.
  • the first conductivity type DBR layer 1113 is disposed between the fifth DBR layer 1110c of the third light emitting structure P3 and the seventh DBR layer 1110d of the fourth light emitting structure P4. Can be arranged.
  • the fifth DBR layer 1110c and the seventh DBR layer 1110d may be physically connected by the first conductivity type DBR layer 1113.
  • an upper surface of the first conductivity type DBR layer 1113 and an upper surface of the fifth DBR layer 1110c may be disposed on the same horizontal surface.
  • An upper surface of the first conductivity type DBR layer 1113 and an upper surface of the seventh DBR layer 1110d may be disposed on the same horizontal surface.
  • the third active layer 1115c of the third light emitting structure P3 and the fourth active layer 1115d of the fourth light emitting structure P4 may be spaced apart from each other.
  • the sixth DBR layer 1120c of the third light emitting structure P3 and the eighth DBR layer 1120d of the fourth light emitting structure P4 may be spaced apart from each other.
  • the semiconductor device 1200 may include a substrate 1105 having a concave-convex structure on a lower surface thereof.
  • the substrate 1105 may include, for example, a third recess R3 and a fourth recess R4.
  • the third concave portion R3 may be recessed and provided in an upper direction on a lower surface of the substrate 1105.
  • the third concave portion R3 may overlap the third light emitting structure P3.
  • the third concave portion R3 and the third light emitting structure P3 may be disposed to overlap each other in a direction perpendicular to the upper surface of the substrate 1105.
  • the fourth concave portion R4 may be provided by being recessed in an upward direction from a lower surface of the substrate 1105.
  • the fourth concave portion R4 may be disposed to overlap the fourth light emitting structure P4.
  • the fourth concave portion R4 and the fourth light emitting structure P4 may be disposed to overlap each other in a direction perpendicular to the upper surface of the substrate 1105.
  • the width of the third concave portion R3 may be provided corresponding to the width of the third light emitting aperture 1130c provided in the third light emitting structure P3.
  • the width of the third concave portion R3 may be provided corresponding to the diameter of the third light emitting aperture 1130c provided in the third light emitting structure P3.
  • the third light emitting aperture 1130c may be defined as a region in which light is emitted in a direction perpendicular to a lower surface of the third light emitting structure P3.
  • the width of the fourth concave portion R4 may be provided corresponding to the width of the fourth light emitting aperture 1130d provided in the fourth light emitting structure P4.
  • the width of the fourth concave portion R4 may be provided corresponding to the diameter of the fourth light emitting aperture 1130d provided in the fourth light emitting structure P4.
  • the fourth light emitting aperture 1130d may be defined as a region in which light is emitted in a direction perpendicular to the lower surface of the fourth light emitting structure P4.
  • the thickness t1 of the substrate 1105 may be provided in several tens of micrometers to several hundred micrometers.
  • the thickness t1 of the substrate 1105 may be provided, for example, between 100 micrometers and 110 micrometers.
  • the depth t2 of the third recess R3 and the fourth recess R4 may be provided in several micrometers to several tens of micrometers.
  • the depth t2 of the third concave portion R3 and the fourth concave portion R4 may be provided as 5 micrometers to 20 micrometers.
  • the width w1 of the third concave portion R3 and the fourth concave portion R4 may be provided in several tens of micrometers.
  • the width w1 of the third concave portion R3 and the fourth concave portion R4 may be provided as, for example, 6 micrometers to 15 micrometers.
  • the width w1 of the third concave portion R3 and the fourth concave portion R4 is a diameter of the third light emitting aperture 1130c and the fourth light emitting aperture 1130d. A few micrometers larger than that may be provided.
  • the width w1 of the third concave portion R3 and the fourth concave portion R4 may be provided as 8 micrometers to 25 micrometers.
  • the third concave portion R3 may be provided in a hole shape having a circular horizontal cross section under the third light emitting structure P3.
  • the fourth concave portion R4 may be provided in a hole shape having a circular horizontal cross section under the fourth light emitting structure P4.
  • the upper surfaces of the third concave portion R3 and the fourth concave portion R4 may be provided in a planar shape, for example. Upper surfaces of the third recessed portion R3 and the fourth recessed portion R4 may be provided parallel to the upper surface of the substrate 1105, for example.
  • the semiconductor device 1200 may include a first insulating layer 1141 as illustrated in FIGS. 10 and 12.
  • the first insulating layer 1141 may be disposed on the side surface of the third light emitting structure P3.
  • the first insulating layer 1141 may be disposed to surround the side circumference of the third light emitting structure P3.
  • the first insulating layer 1141 may be disposed on the side surface of the fourth light emitting structure P4.
  • the first insulating layer 1141 may be disposed to surround the side circumference of the fourth light emitting structure P4.
  • first insulating layer 1141 may be disposed between the third light emitting structure P3 and the fourth light emitting structure P4.
  • the first insulating layer 1141 may be disposed on the first conductivity type DBR layer 1113.
  • the first insulating layer 1141 may expose an upper surface of the third light emitting structure P3.
  • the first insulating layer 1141 may expose an upper surface of the sixth DBR layer 1120c of the third light emitting structure P3.
  • the first insulating layer 1141 may expose an upper surface of the fourth light emitting structure P4.
  • the first insulating layer 1141 may expose an upper surface of the eighth DBR layer 1120d of the fourth light emitting structure P4.
  • the semiconductor device 1200 may include the first electrode 1150 as illustrated in FIGS. 10 and 12.
  • the first electrode 1150 may be disposed around the plurality of light emitting structures P3, P4,...
  • the first electrode 1150 may include a plurality of openings exposing the plurality of light emitting structures P3, P4,...
  • the first electrode 1150 may be disposed on the first conductivity type DBR layer 1113.
  • the first electrode 1150 may be electrically connected to the fifth DBR layer 1110c.
  • the first electrode 1150 may be electrically connected to the seventh DBR layer 1110d.
  • the first electrode 1150 may be disposed under the first insulating layer 1141.
  • the first electrode 1150 may be disposed under the first insulating layer 1141 in a region between the third light emitting structure P3 and the fourth light emitting structure P4.
  • the first electrode 1150 is disposed between the first insulating layer 1141 and the first conductivity type DBR layer 1113 in a region between the third light emitting structure P3 and the fourth light emitting structure P4. Can be.
  • the semiconductor device 1200 may include the second electrode 1160 as illustrated in FIGS. 10 and 12.
  • the second electrode 1160 may be disposed on the first insulating layer 1141.
  • the second electrode 1160 is an upper electrode 1160a disposed on the upper surfaces of the plurality of light emitting structures P1, P2, P3, P4, P5,..., And a connection electrode connecting the upper electrode 1160a. 1160b.
  • the second electrode 1160 may be disposed on the side surface of the third light emitting structure P3.
  • the second electrode 1160 may be disposed on an upper surface of the third light emitting structure P3.
  • the upper electrode 1160a of the second electrode 1160 may be disposed on the sixth DBR layer 1120c of the third light emitting structure P3.
  • the upper electrode 1160a of the second electrode 1160 may be disposed in direct contact with an upper surface of the sixth DBR layer 1120c.
  • the second electrode 1160 may be disposed on a side surface of the fourth light emitting structure P4.
  • the second electrode 1160 may be disposed on an upper surface of the fourth light emitting structure P4.
  • the upper electrode 1160a of the second electrode 1160 may be disposed on the sixth DBR layer 1120d of the fourth light emitting structure P4.
  • the upper electrode 1160a of the second electrode 1160 may be disposed in direct contact with an upper surface of the sixth DBR layer 1120d.
  • the second electrode 1160 may be disposed between the third light emitting structure P3 and the fourth light emitting structure P4.
  • the connection electrode 1160b of the second electrode 1160 may be disposed on the first insulating layer 1141 in a region between the third light emitting structure P3 and the fourth light emitting structure P4.
  • the second electrode 1160 may connect upper surfaces of the plurality of light emitting structures P1, P2, P3, P4, P5,.
  • the second electrode 1160 may be physically connected to each of the second conductivity type DBR layers of the plurality of light emitting structures P1, P2, P3, P4, P5,... That is, the second electrode 1160 is disposed under the first bonding pad 1155 as well as the top surfaces of the plurality of light emitting structures P1, P2,..., Disposed under the second bonding pad 1165. It may also be physically connected to the upper surface of the plurality of light emitting structures (P3, P4, ).
  • connection electrode 1160b of the second electrode 1160 may be provided in a line shape having a constant line width, as shown in FIG. 10.
  • shape of the connection electrode 1160b of the second electrode 1160 may be modified in various ways.
  • the semiconductor device 1200 may include a second insulating layer 1142 as illustrated in FIGS. 10 and 12.
  • the second insulating layer 1142 may be disposed on the second electrode 1160.
  • the second insulating layer 1142 may be disposed on the first insulating layer 1141.
  • the second insulating layer 1142 may be disposed around the third light emitting structure P3.
  • the second insulating layer 1142 may be disposed on the second electrode 1160 around the third light emitting structure P3.
  • the second insulating layer 1142 may be disposed around the fourth light emitting structure P4.
  • the second insulating layer 1142 may be disposed on the second electrode 1160 around the fourth light emitting structure P4.
  • the second insulating layer 1142 may be disposed between the third light emitting structure P3 and the fourth light emitting structure P4.
  • the second insulating layer 1142 may be disposed on the first conductivity type DBR layer 1113.
  • the second insulating layer 1142 may be disposed on the connection electrode 1160b of the second electrode 1160 between the third light emitting structure P3 and the fourth light emitting structure P4.
  • the second insulating layer 1142 may also be disposed on the top surface of the second electrode 1160 disposed on the top surface of the third light emitting structure P3.
  • the second insulating layer 1142 may also be disposed on the upper surface of the upper electrode 1160a disposed on the upper surface of the sixth DBR layer 1120c.
  • the second insulating layer 1142 may also be disposed on the top surface of the second electrode 1160 disposed on the top surface of the fourth light emitting structure P4.
  • the second insulating layer 1142 may also be disposed on the upper surface of the upper electrode 1160a disposed on the upper surface of the eighth DBR layer 1120d.
  • the second insulating layer 1142 is disposed between the plurality of light emitting structures P3, P4,... In the region where the first bonding pad 1155 is disposed.
  • An upper surface of the first electrode 1150 may be provided to be exposed.
  • an upper surface of the second electrode 1160 disposed on the plurality of light emitting structures P1, P2,... Is exposed in the region where the second bonding pad 1165 is disposed. Can be provided.
  • the second insulating layer 1142 may have an upper surface of the second electrode 1160 that physically connects a plurality of light emitting structures in a region where the second bonding pad 1165 is disposed. It can be arranged to be exposed. In this case, the second insulating layer 1142 may be disposed to selectively expose the connection electrode 1160b of the linear second electrode 1160 disposed on the first conductivity type DBR layer 1113. have. For example, the second insulating layer 1142 may not be exposed on the upper surface of the connection electrode 1160b connecting the first light emitting structure P1 and the second light emitting structure P2. This can be arranged.
  • the second insulating layer 1142 may be disposed such that an upper surface of the connection electrode 1160b connecting the first light emitting structure P1 and the fifth light emitting structure P5 is exposed. Formation of the second insulating layer 1142 will be further described with reference to a method of manufacturing a semiconductor device according to an embodiment.
  • the semiconductor device 1200 may include a first bonding pad 1155 and a second bonding pad 1165.
  • the first bonding pad 1155 may be electrically connected to a first conductivity type DBR layer of a plurality of light emitting structures P1, P2, P3, P4, P5,...
  • the second bonding pad 1165 may be electrically connected to a second conductive DBR layer of the light emitting structures P1, P2, P3, P4, P5,...
  • the first bonding pad 1155 may be disposed on the second insulating layer 1142.
  • the first bonding pad 1155 may be electrically connected to the first electrode 1150.
  • the first bonding pad 1155 may be connected to the first electrode 1150 exposed through the first insulating layer 1141 and the second insulating layer 1142. .
  • An electrical connection between the first bonding pad 1155 and the first electrode 1150 according to an embodiment will be described later with reference to FIG. 4.
  • the second bonding pad 1165 may be disposed on the second insulating layer 1142.
  • the second bonding pad 1165 may be electrically connected to an upper surface of the third light emitting structure P3 and the second electrode 1160 disposed on an upper surface of the fourth light emitting structure P4.
  • FIG. 13 is a cross-sectional view taken along line C-C of the semiconductor device of FIG. 10.
  • FIG. 10 and 13 descriptions that overlap with the contents described with reference to FIGS. 10 through 12 may be omitted.
  • the semiconductor device 1200 may include a plurality of light emitting structures P3, P4,..., Disposed under the first bonding pad 1155.
  • the third light emitting structure P3 may include a fifth DBR layer 1110c of the first conductivity type, a sixth DBR layer 1120c of the second conductivity type, and a third active layer 1115c.
  • the semiconductor device 1200 may extend from the fifth DBR layer 1110c in the circumferential direction of the third light emitting structure P3. 1113.
  • the first conductivity type DBR layer 1113 may be physically connected to the fifth DBR layer 1110c.
  • an upper surface of the first conductivity type DBR layer 1113 and an upper surface of the fifth DBR layer 1110c may be disposed on the same horizontal surface.
  • the semiconductor device 1200 may include the first electrode 1150 as illustrated in FIGS. 10 and 13.
  • the first electrode 1150 may be disposed around the third light emitting structure P3 and around the fourth light emitting structure P4.
  • the first electrode 1150 may include a plurality of openings exposing the plurality of light emitting structures P1, P2, P3, P4, P5,...
  • the first electrode 1150 may be disposed on the first conductivity type DBR layer 1113.
  • the first electrode 1150 may be electrically connected to the fifth DBR layer 1110c.
  • the first electrode 1150 may be disposed on the first conductivity type DBR layer 1113 around the third light emitting structure P3.
  • the semiconductor device 1200 may include a first insulating layer 1141 as illustrated in FIGS. 10 and 13.
  • the first insulating layer 1141 may be disposed on the side surface of the third light emitting structure P3.
  • the first insulating layer 1141 may be disposed to surround the side circumference of the third light emitting structure P3.
  • the first insulating layer 1141 may expose an upper surface of the third light emitting structure P3.
  • the first insulating layer 1141 may expose an upper surface of the sixth DBR layer 1120c of the third light emitting structure P3.
  • the first insulating layer 1141 may be disposed on the first electrode 1150.
  • the first insulating layer 1141 may expose a portion of the first electrode 1150.
  • the first insulating layer 1141 may include an opening that exposes an upper surface of the first electrode 1150 around the third light emitting structure P3.
  • the first insulating layer 1141 may expose an upper surface of the first electrode 1150 disposed on the first conductivity type DBR layer 1113 around the third light emitting structure P3.
  • the semiconductor device 1200 may include a second electrode 1160 as shown in FIGS. 10 and 13.
  • the second electrode 1160 may be electrically connected to a second conductive DBR layer of the light emitting structures P1, P2, P3, P4, P5,...
  • the second electrode 1160 is an upper electrode 1160a disposed on the upper surfaces of the plurality of light emitting structures P1, P2, P3, P4, P5,..., And a connection electrode connecting the upper electrode 1160a. 1160b.
  • the second electrode 1160 may be disposed on an upper surface of the third light emitting structure P3.
  • the upper electrode 1160a of the second electrode 1160 may be disposed on the sixth DBR layer 1120c of the third light emitting structure P3.
  • the upper electrode 1160a of the second electrode 1160 may be disposed in direct contact with an upper surface of the sixth DBR layer 1120c.
  • connection electrode 1160b of the second electrode 1160 connects upper surfaces of the plurality of light emitting structures P1, P2, P3, P4, P5,... You can.
  • the second electrode 1160 may be physically connected to each of the second conductivity type DBR layers of the plurality of light emitting structures P1, P2, P3, P4, P5,... That is, the second electrode 1160 is disposed under the first bonding pad 1155 as well as the top surfaces of the plurality of light emitting structures P1, P2,..., Disposed under the second bonding pad 1165. It may also be physically connected to the upper surface of the plurality of light emitting structures (P3, P4, ).
  • connection electrode 1160b of the second electrode 1160 may be provided in a line shape having a constant line width, as shown in FIG. 10.
  • shape of the connection electrode 1160b of the second electrode 1160 may be modified in various ways.
  • the semiconductor device 1200 may include a second insulating layer 1142 as illustrated in FIGS. 10 and 13.
  • the second insulating layer 1142 may be disposed on the second electrode 1160.
  • the second insulating layer 1142 may be disposed on the first insulating layer 1141.
  • the second insulating layer 1142 may be disposed around the third light emitting structure P3.
  • the second insulating layer 1142 may be disposed on the first insulating layer 1141 around the third light emitting structure P3.
  • the second insulating layer 1142 may be disposed on the third light emitting structure P3.
  • the second insulating layer 1142 may be disposed on the second electrode 1160 disposed on the sixth DBR layer 1120c.
  • the second insulating layer 1142 may include an opening that exposes a partial region of the first electrode 1150. .
  • the second insulating layer 1142 may expose an upper surface of the first electrode 1150 around the third light emitting structure P3.
  • the second insulating layer 1142 may expose an upper surface of the first electrode 1150 disposed on the first conductivity type DBR layer 1113 around the third light emitting structure P3.
  • the opening provided by the second insulating layer 1142 may be disposed on a region between the connection electrodes 1160b.
  • the second insulating layer 1142 is disposed between the plurality of light emitting structures P3, P4,...
  • An upper surface of the first electrode 1150 disposed at the upper surface of the first electrode 1150 is provided to be exposed.
  • an upper surface of the second electrode 1160 disposed on the plurality of light emitting structures P1, P2,... Is exposed in the region where the second bonding pad 1165 is disposed. It is provided to be.
  • the second insulating layer 1142 may have an upper surface of the second electrode 1160 that physically connects a plurality of light emitting structures in a region where the second bonding pad 1165 is disposed. It can be arranged to be exposed. In this case, the second insulating layer 1142 may be disposed to selectively expose the connection electrode 1160b of the linear second electrode 1160 disposed on the first conductivity type DBR layer 1113. Can be. For example, the second insulating layer 1142 may not be exposed on the upper surface of the connection electrode 1160b connecting the first light emitting structure P1 and the second light emitting structure P2. This can be arranged.
  • the second insulating layer 1142 may be disposed such that an upper surface of the connection electrode 1160b connecting the first light emitting structure P1 and the fifth light emitting structure P5 is exposed. Formation of the second insulating layer 1142 will be further described with reference to a method of manufacturing a semiconductor device according to an embodiment.
  • the semiconductor device 1200 may include a first bonding pad 1155 and a second bonding pad 1165.
  • the first bonding pad 1155 may be electrically connected to a first conductivity type DBR layer of a plurality of light emitting structures P1, P2, P3, P4, P5,...
  • the second bonding pad 1165 may be electrically connected to a second conductive DBR layer of the light emitting structures P1, P2, P3, P4, P5,...
  • the first bonding pad 1155 may be disposed on the second insulating layer 1142.
  • the first bonding pad 1155 may be electrically connected to the first electrode 1150.
  • the first bonding pad 1155 may be disposed on the third light emitting structure P3 as illustrated in FIGS. 10 and 13.
  • the first bonding pad 1155 may be connected to the first electrode 1150 through an opening provided by the first insulating layer 1141 and the second insulating layer 1142.
  • an opening provided by the first insulating layer 1141 and the second insulating layer 1142 may be disposed in an area between the connection electrode 1160b.
  • the first bonding pad 1155 may be connected to the first electrode 1150 disposed on the first conductivity type DBR layer 1113 around the third light emitting structure P3.
  • the first bonding pad 1155 may be disposed in direct contact with an upper surface of the first electrode 1150 disposed on the first conductivity type DBR layer 1113.
  • a lower surface of the first bonding pad 1155 may be disposed in direct contact with an upper surface of the first electrode 1150 disposed on the first conductivity type DBR layer 1113.
  • the second bonding pad 1165 may be disposed on the second insulating layer 1142.
  • the second bonding pad 1165 may be electrically connected to the second electrode 1160 disposed on the upper surface of the third light emitting structure P3.
  • a lower surface of the second bonding pad 1165 may be in direct contact with an upper surface of the upper electrode 1160a disposed on the third light emitting structure P3.
  • the semiconductor device 1200 according to the embodiment will be further described with reference to P1. The description of the duplicated descriptions may be omitted.
  • the semiconductor device 1200 may include a plurality of light emitting structures P3, P4,..., Disposed under the first bonding pad 1155.
  • the third light emitting structure P3 may include a fifth DBR layer 1110c of the first conductivity type, a sixth DBR layer 1120c of the second conductivity type, and a third active layer 1115c. .
  • the semiconductor device 1200 may include a plurality of light emitting structures P1, P2,..., Disposed under the second bonding pad 1165.
  • the first light emitting structure P1 may include a first DBR layer 1110a of a first conductivity type, a second DBR layer 1120a of a second conductivity type, and a first active layer 1115a. .
  • the semiconductor device 1200 may include a first electrode 1150 and a second electrode 1160.
  • the first electrode 1150 may include a plurality of openings exposing the plurality of light emitting structures P1, P2, P3, P4, P5,...
  • the second electrode 1160 is an upper electrode 1160a disposed on the upper surfaces of the plurality of light emitting structures P1, P2, P3, P4, P5,..., And a connection electrode connecting the upper electrode 1160a. 1160b.
  • the first electrode 1150 may be electrically connected to the first DBR layer 1110a and the fifth DBR layer 1110c.
  • the first electrode 1150 may be disposed around the first light emitting structure P1.
  • the first electrode 1150 may be disposed around the third light emitting structure P3.
  • the first electrode 1150 may be disposed between the first light emitting structure P1 and the third light emitting structure P3.
  • the second electrode 1160 may be electrically connected to the second DBR layer 1120a and the sixth DBR layer 1120c.
  • the second electrode 1160 may be disposed on the side surface of the first light emitting structure P1.
  • the second electrode 1160 may be disposed on an upper surface of the second DBR layer 1120a.
  • the lower surface of the upper electrode 1160a may be disposed in direct contact with the upper surface of the second DBR layer 1120a.
  • the second electrode 1160 may be disposed on an upper surface of the sixth DBR layer 1120c.
  • the lower surface of the upper electrode 1160a may be disposed in direct contact with the upper surface of the sixth DBR layer 1120c.
  • the first bonding pad 1155 may be disposed on the third light emitting structure P3 as shown in FIGS. 10 and 13.
  • the first bonding pad 1155 may be electrically connected to the first electrode 1150.
  • the bottom surface of the first bonding pad 1155 may be disposed in direct contact with the top surface of the first electrode 1150.
  • the second bonding pad 1165 may be disposed on the first light emitting structure P1 as shown in FIGS. 10 and 11.
  • the second bonding pad 1165 may be electrically connected to the second electrode 1160.
  • the lower surface of the second bonding pad 1165 may be disposed in direct contact with the upper surface of the second electrode 1160.
  • the second electrode 1160 according to the embodiment may be disposed in contact with an upper surface of the second DBR layer 1120a.
  • the lower surface of the upper electrode 1160a of the second electrode 1160 may be disposed in direct contact with the upper surface of the second DBR layer 1120a.
  • the second electrode 1160 according to the embodiment may be disposed in contact with the upper surface of the sixth DBR layer 1120c as shown in FIG. 13.
  • the lower surface of the upper electrode 1160a of the second electrode 1160 may be disposed in direct contact with the upper surface of the sixth DBR layer 1120c.
  • the second electrode 1160 is disposed on the first electrode 1150 between the first light emitting structure P1 and the third light emitting structure P3 as shown in FIGS. 10 and 11. Can be.
  • the second electrode 1160 may be disposed on the first electrode 1150 around the first light emitting structure P1.
  • the connection electrode 1160b may be disposed on the first electrode 1150 around the first light emitting structure P1.
  • the second electrode 1160 may be disposed on the first conductivity type DBR layer 1113 around the first light emitting structure P1.
  • the connection electrode 1160b may be disposed on the first conductivity type DBR layer 1113 around the first light emitting structure P1.
  • the first conductivity type DBR layer 1113 may physically connect the first DBR layer 1110a and the fifth DBR layer 1110c.
  • the first electrode 1150 may be in contact with an upper surface of the first conductivity type DBR layer 1113.
  • the bottom surface of the first electrode 1150 may be disposed in direct contact with the top surface of the first conductivity type DBR layer 1113.
  • the first bonding pad 1155 may be in contact with an upper surface of the first electrode 1150 in a region where the first conductivity type DBR layer 1113 is provided.
  • a lower surface of the first bonding pad 1155 may be in direct contact with an upper surface of the first electrode 1150.
  • the first bonding pad 1155 may directly contact the upper surface of the first electrode 1150 through an opening provided by the first insulating layer 1141 and the second insulating layer 1142.
  • an opening provided by the first insulating layer 1141 and the second insulating layer 1142 may be disposed in an area between the connection electrode 1160b.
  • the plurality of light emitting structures P1, P2, P3, P4, P5,... Through the first bonding pad 1155 and the second bonding pad 1165 are provided.
  • Power can be provided.
  • the first electrode 1150 may be disposed on an upper surface of the first conductivity type DBR layer of the plurality of light emitting structures P1, P2, P3, P4, P5,.
  • the second electrode 1160 may be disposed on an upper surface of the second conductivity type DBR layer of the plurality of light emitting structures P1, P2, P3, P4, P5,...
  • the substrate 1105 since power is supplied to the plurality of light emitting structures P1, P2, P3, P4, P5,..., Power does not need to be applied through the lower surface of the substrate 1105.
  • the substrate 1105 when power is to be applied through the lower surface of the substrate, the substrate 1105 must be provided as a conductive substrate.
  • the substrate 1105 may be a conductive substrate or an insulating substrate.
  • the substrate 1105 according to the embodiment may be provided as an intrinsic semiconductor substrate.
  • the substrate 1105 is a plurality of light emitting structures (P1, P2, P3, P4, P5, ...) is grown on a growth substrate, the growth substrate is removed and the plurality of light emitting structures (P1, P2, P3) , P4, P5, ).
  • the semiconductor device 1200 according to the embodiment may be implemented to emit light in a downward direction of the semiconductor device 1200. That is, according to the semiconductor device 1200 according to the embodiment, light is emitted from the active layer forming the plurality of light emitting structures P1, P2, P3, P4, P5,... Can be. Light may be emitted from the active layer forming the plurality of light emitting structures P1, P2, P3, P4, P5,... In the direction in which the substrate 1105 is disposed.
  • the second electrode 1160 is disposed on an upper surface of the second conductive DBR layer of the plurality of light emitting structures P1, P2, P3, P4, P5,...
  • the second bonding pads 1165 are disposed on and in contact with each other 1160.
  • the first electrode 1150 is disposed on an upper surface of the first conductivity type DBR layer of the plurality of light emitting structures P1, P2, P3, P4, P5,..., And is disposed on the first electrode 1150.
  • the first bonding pads 1155 are disposed in contact with each other. Accordingly, heat generated from the light emitting structures P1, P2, P3, P4, P5,... Through the first bonding pad 1155 and the second bonding pad 1165 may be effectively discharged to the outside. Can be.
  • the light emitting structures P1, P2, P3, P4, P5, and the like may be connected to an external heat dissipation substrate through the first bonding pad 1155 and the second bonding pad 1165. It is possible to effectively release the heat generated in%) to the outside. Therefore, according to the embodiment, since the heat generated by the semiconductor device 1200 may be effectively discharged to the outside, the power change efficiency PCE may be improved.
  • a second conductivity type DBR layer provided in the lower region of the plurality of light emitting structures P1, P2, P3, P4, P5,... It was chosen smaller than the reflectance of the conductive DBR layer. Accordingly, light generated in the plurality of light emitting structures P1, P2, P3, P4, P5,..., May be emitted toward the substrate 1105 of the semiconductor device 1200.
  • the first insulating layer 1141 may be provided as a DBR layer.
  • the second insulating layer 1142 may be provided as a DBR layer.
  • at least one of the first insulating layer 1141 and the second insulating layer 1142 may be provided as a DBR layer. Accordingly, light generated by the plurality of light emitting structures P1, P2, P3, P4, P5,... Is reflected from the first insulating layer 1141 and the second insulating layer 1142 disposed thereon. It can be effectively extracted in the downward direction.
  • At least one of the first insulating layer 1141 and the second insulating layer 1142 may be provided as a DBR layer formed by stacking SiO 2 and TiO 2 into a plurality of layers.
  • at least one of the first insulating layer 1141 and the second insulating layer 1142 may be provided as a DBR layer formed by stacking Ta 2 O 3 and SiO 2 in a plurality of layers.
  • at least one of the first insulating layer 1141 and the second insulating layer 1142 may be provided as a DBR layer formed by stacking SiO 2 and Si 3 N 4 in a plurality of layers.
  • the substrate should be conductive. Accordingly, when a conductive semiconductor substrate is applied, dopants are added to the substrate to improve conductivity. However, the dopant added to the substrate may cause absorption and scattering of emitted light, which may cause a decrease in power conversion efficiency (PCE).
  • PCE power conversion efficiency
  • the substrate 1105 does not have to be a conductive substrate, a separate dopant may not be added to the substrate 1105. Accordingly, the dopant does not need to be added to the substrate 1105 according to the embodiment, so that the absorption and scattering caused by the dopant in the substrate 1105 may be reduced. Therefore, according to the embodiment, it is possible to effectively provide the light generated in the plurality of light emitting structures (P1, P2, P3, P4, P5, ...) in the downward direction, and to improve the power conversion efficiency (PCE) do.
  • light may be emitted through the uneven structure provided on the lower surface of the substrate 1105. That is, according to the embodiment, since the light is emitted toward the lower side of the substrate 1105, the optical path length of the light passing through the substrate 1105 may be shortened. As a result, light generated from the light emitting structures P1, P2, P3, P4, P5,... May reduce absorption and scattering while passing through the substrate 1105. Therefore, according to the embodiment, it is possible to effectively provide the light generated in the plurality of light emitting structures (P1, P2, P3, P4, P5, ...) in the downward direction, and to improve the power conversion efficiency (PCE) do.
  • PCE power conversion efficiency
  • the semiconductor device 1200 may further include an antireflection layer 1170 provided on the lower surface of the substrate 1105.
  • the antireflective layer 1170 may improve light loss due to reflection by preventing and transmitting the light emitted from the semiconductor device 1200 from being reflected from the surface of the substrate 1105.
  • the antireflective layer 1170 may be formed of, for example, an antireflective coating film and attached to a surface of the substrate 1105.
  • the antireflection layer 1170 may be formed on the surface of the substrate 1105 through spin coating or spray coating.
  • the antireflective layer 1170 may be formed as a single layer or multiple layers including at least one of a group including TiO 2 , SiO 2 , Al 2 O 3 , Ta 2 O 3 , ZrO 2 , and MgF 2 . .
  • a bonding pad is disposed in an outer region of an upper portion of a substrate as a method for providing power to a plurality of light emitting structures. Accordingly, there is a loss in which the light emitting structure is not formed as much as the area where the bonding pad is to be disposed.
  • the bonding pad is provided on the region where the light emitting structure is formed, a separate space for forming the bonding pad may not be provided in the outer region of the upper portion of the substrate. Accordingly, according to the semiconductor device according to the embodiment, since the area of the substrate on which the semiconductor device is formed can be reduced, the number of semiconductor devices that can be manufactured with respect to the same area of the wafer can be increased.
  • FIGS. 14A to 14D are views illustrating an example in which a light emitting structure is formed in a method of manufacturing a semiconductor device according to an embodiment of the present invention.
  • 14A is a plan view illustrating a step in which a light emitting structure is formed according to a method of manufacturing a semiconductor device according to an embodiment.
  • FIG. 14B is a cross-sectional view taken along line AA of the semiconductor device according to the embodiment shown in FIG. 14A.
  • a cross-sectional view taken along a line BB of a semiconductor device according to the embodiment shown in FIG. 14D is a cross-sectional view taken along line CC of the semiconductor device according to the embodiment shown in FIG. 14A.
  • a plurality of light emitting structures (P1, P2, P3, P4, P5, ...) may be formed on the substrate 1105.
  • the substrate 1105 may be any one selected from an intrinsic semiconductor substrate, a conductive substrate, and an insulating substrate.
  • the substrate 1105 may be a GaAs intrinsic semiconductor substrate.
  • the substrate 1105 may include copper (Cu), gold (Au), nickel (Ni), molybdenum (Mo), copper-tungsten (Cu-W), carrier wafers (eg, Si, Ge, AlN, GaAs, ZnO, SiC, etc.) may be provided at least one selected from conductive materials.
  • a first conductive DBR layer, an active layer, and a second conductive DBR layer may be sequentially formed on the substrate 1105.
  • the plurality of light emitting structures P1, P2, P3, P4, P5,... May be formed through mesa etching of the second conductive DBR layer and the active layer.
  • the light emitting structures P1, P2, P3, P4,... The first conductive DBR layers 1110a, 1110b, 1110c, 1110d,..., Active layers 1115a, 1115b, 1115c, 1115d,..., Aperture layer (1117a, 1117b, 1117c, 1117d,...), And the second conductivity type DBR layers 1120a, 1120b, 1120c, 1120d,...
  • a first conductivity type DBR layer 1113 may be provided around the plurality of light emitting structures P1, P2, P3, P4, P5,...
  • the first conductivity type DBR layer 1113 may be disposed in a region between the plurality of light emitting structures P1, P2, P3, P4, P5,...
  • the plurality of light emitting structures P1, P2, P3, P4,... May be grown into a plurality of compound semiconductor layers.
  • the plurality of light emitting structures P1, P2, P3, P4, ... are electron beam evaporators, physical vapor deposition (PVD), chemical vapor deposition (CVD), plasma laser deposition (PLD), and dual-type thermal evaporators. It may be formed by evaporator (sputtering), metal organic chemical vapor deposition (MOCVD).
  • the first conductivity type DBR layers 1110a, 1110b, 1110c, 1110d,... which constitute the plurality of light emitting structures P1, P2, P3, P4,..., Group 3 -5 doped with a dopant of a first conductivity type It may be provided as at least one of the compound semiconductor of the group or group 2-6.
  • the first conductivity type DBR layer 1110a, 1110b, 1110c, 1110d, ... may be one of a group including GaAs, GaAl, InP, InAs, GaP.
  • the first conductivity type DBR layers 1110a, 1110b, 1110c, 1110d,... For example, have a composition formula of Al x Ga 1-x As (0 ⁇ x ⁇ 1) / AlyGa 1-y As (0 ⁇ y ⁇ 1) (y ⁇ x). It can be provided with a semiconductor material having.
  • the first conductivity type DBR layers 1110a, 1110b, 1110c, 1110d,... May be n-type semiconductor layers doped with n-type dopants such as Si, Ge, Sn, Se, Te, or the like. Can be.
  • the first conductivity type DBR layers 1110a, 1110b, 1110c, 1110d,... May be DBR layers having a ⁇ / 4n thickness by alternately arranging different semiconductor layers.
  • the active layers 1115a, 1115b, 1115c, 1115d,... which constitute the plurality of light emitting structures P1, P2, P3, P4,... Are provided as at least one of a group 3-5 or 2-6 group compound semiconductor. Can be.
  • the active layers 1115a, 1115b, 1115c, 1115d,... May be one of groups including GaAs, GaAl, InP, InAs, and GaP.
  • the active layers 1115a, 1115b, 1115c, 1115d,... are implemented in a multi-well structure
  • the active layers 1115a, 1115b, 1115c, 1115d,... Alternately have a plurality of well layers and a plurality of barrier layers arranged alternately. It may include.
  • the plurality of well layers may be provided as, for example, a semiconductor material having a composition formula of InpGa1-pAs (0 ⁇ p ⁇ 1).
  • the barrier layer may be disposed of a semiconductor material having a compositional formula of, for example, InqGa1-qAs (0 ⁇ q q ⁇ 1).
  • the aperture layers 1117a, 1117b, 1117c, 1117d,... which constitute the plurality of light emitting structures P1, P2, P3, P4,... Are disposed on the active layers 1115a, 1115b, 1115c, 1115d,... Can be.
  • the aperture layers 1117a, 1117b, 1117c, 1117d,... May have circular openings in a central portion thereof.
  • the aperture layers 1117a, 1117b, 1117c, 1117d,... May include a function of limiting current movement so that current is concentrated in the center of the active layers 1115a, 1115b, 1115c, 1115d,.
  • the aperture layers 1117a, 1117b, 1117c, 1117d,... May adjust resonance wavelengths, and may adjust beam angles emitted from the active layers 115a, 115b, 115c, 1175,... In the vertical direction.
  • the aperture layers 1117a, 1117b, 1117c, 1117d,... May include an insulating material such as SiO 2 or Al 2 O 3.
  • the aperture layers 1117a, 1117b, 1117c, 1117d,... The active layers 1115a, 1115b, 1115c, 1115d,...,
  • the second conductive DBR layers 1120a, 1120b, 1120c, 1120d,... which constitute the plurality of light emitting structures P1, P2, P3, P4,... Are group III-5 doped with a dopant of a second conductivity type. It may be provided as at least one of the compound semiconductor of the group or group 2-6.
  • the second conductivity type DBR layers 1120a, 1120b, 1120c, 1120d,... May be one of groups including GaAs, GaAl, InP, InAs, and GaP.
  • the second conductivity type DBR layers 1120a, 1120b, 1120c, 1120d,... For example, have a composition formula of Al x Ga 1-x As (0 ⁇ x ⁇ 1) / AlyGa 1-y As (0 ⁇ y ⁇ 1) (y ⁇ x). It can be formed of a semiconductor material having.
  • the second conductivity type DBR layers 1120a, 1120b, 1120c, 1120d,... May be p-type semiconductor layers having p-type dopants such as Mg, Zn, Ca, Sr, and Ba.
  • the second conductivity type DBR layers 1120a, 1120b, 1120c, 1120d,... May be DBR layers having a ⁇ / 4n thickness by alternately arranging different semiconductor layers.
  • the second conductivity type DBR layers 1120a, 1120b, 1120c, 1120d,... May have a larger reflectance than the first conductivity type DBR layers 1110a, 1110b, 1110c, 1110d,...
  • the second conductivity type DBR layers 1120a, 1120b, 1120c, 1120d, ... and the first conductivity type DBR layers 1110a, 1110b, 1110c, 1110d, ... resonate in a vertical direction by 90% or more of reflectance.
  • the cavity can be formed.
  • the generated light passes through the first conductivity type DBR layer 1110a, 1110b, 1110c, 1110d, ..., which is lower than the reflectivity of the second conductivity type DBR layers 1120a, 1120b, 1120c, 1120d,... Can be released.
  • the first electrode 1150 may be formed.
  • 15A to 15D are views illustrating an example in which a first electrode is formed in a method of manufacturing a semiconductor device according to an embodiment of the present invention.
  • 15A is a plan view illustrating a step of forming a first electrode according to a method of fabricating a semiconductor device according to an embodiment.
  • FIG. 15B is a cross-sectional view taken along line AA of the semiconductor device according to the embodiment shown in FIG. 15A.
  • 15B is a cross-sectional view taken along line BB of the semiconductor device according to the embodiment illustrated in FIG. 15A
  • FIG. 15D is a cross-sectional view taken along line CC of the semiconductor device according to the embodiment illustrated in FIG. 15A.
  • the first electrode 1150 may be formed around the plurality of light emitting structures P1, P2, P3, P4, P5,...
  • the first electrode 1150 is formed on the first conductivity type DBR layer 1113 and may include an opening that exposes the plurality of light emitting structures P1, P2, P3, P4, P5,...
  • the first electrode 1150 may be formed in a region between the plurality of light emitting structures P1, P2, P3, P4, P5,...
  • an area Ae of the first electrode 1150 may be larger than an area Am of the light emitting structures P1, P2, P3, P4, P5,...
  • the area Am of the plurality of light emitting structures P1, P2, P3, P4, P5, ... is an area of the active layers 1115a, 1115b, 1115c, 1115d,... That remain without being etched by mesa etching.
  • the area Am ratio Am / Ae of the plurality of light emitting structures P1, P2, P3, P4, P5,... To the area Ae of the first electrode 1150 is, for example, 25%. Can be provided larger.
  • the number and diameter of the plurality of light emitting structures P1, P2, P3, P4, P5,... May be variously modified according to an application example.
  • the area Am ratio Am / Ae of the plurality of light emitting structures P1, P2, P3, P4, P5,... To the area Ae of the first electrode 1150 is an example. As 25% to 70%. According to another embodiment, the area Am of the plurality of light emitting structures P1, P2, P3, P4, P5,... With respect to the area Ae of the first electrode 1150 is Am / Ae. For example, 30% to 60%.
  • the number and diameter of the light emitting structures P1, P2, P3, P4, P5,... can be.
  • [Table 1] described above shows data for a semiconductor device provided with 621 light emitting structures as an example.
  • the first electrode 1150 may be formed of a material consisting of Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf, Ti, W, Cr, and alloys of two or more thereof. It may be formed of a material selected from the group containing.
  • the first electrode 1150 may be formed of one layer or a plurality of layers. For example, a plurality of metal layers may be applied to the first electrode 1150 as a reflective metal, and Cr or Ti may be applied as the adhesive layer.
  • the first electrode 1150 may be formed of a Cr / Al / Ni / Au / Ti layer.
  • a first insulating layer 1141 may be formed on the first electrode 1150.
  • 16A to 16D illustrate an example in which a first insulating layer is formed in a method of manufacturing a semiconductor device according to an embodiment of the present invention.
  • 16A is a plan view illustrating a step of forming a first insulating layer according to a method of manufacturing a semiconductor device according to an embodiment.
  • FIG. 16B is a cross-sectional view taken along line AA of the semiconductor device according to the embodiment shown in FIG. 16A.
  • 16A is a cross-sectional view taken along line BB of the semiconductor device according to the exemplary embodiment illustrated in FIG. 16A
  • FIG. 16D is a cross-sectional view taken along line CC of the semiconductor device illustrated in FIG. 16A.
  • An insulating layer 1141 may be formed.
  • the first insulating layer 1141 may be formed on side surfaces of the plurality of light emitting structures P1, P2, P3, P4, P5,...
  • the first insulating layer 1141 may be formed on the first conductivity type DBR layer 1113.
  • the first insulating layer 1141 may be formed in an area between the plurality of light emitting structures P1, P2, P3, P4, P5,...
  • the first insulating layer 1141 may be provided as an insulating material.
  • the first insulating layer 1141 may be SiO 2 , TiO 2 , Ta 2 O 5 , SiO x , SiO x N y , Si 3 N 4 , Al 2 O 3 It may be formed of at least one material selected from the group containing.
  • the first insulating layer 1141 may be formed of a DBR layer. According to an embodiment, as the first insulating layer 1141 is provided as a DBR layer, light generated from the plurality of light emitting structures P1, P2, P3, P4, P5,... Is efficiently reflected and extracted downward. It becomes possible.
  • the first insulating layer 1141 may be provided as a DBR layer formed by stacking SiO 2 and TiO 2 into a plurality of layers.
  • the first insulating layer 1141 may be provided as a DBR layer formed by stacking Ta 2 O 3 and SiO 2 in a plurality of layers.
  • the first insulating layer 1141 may be provided as a DBR layer formed by stacking SiO 2 and Si 3 N 4 in a plurality of layers.
  • a second electrode 1160 may be formed on the first insulating layer 1141.
  • 17A to 17D are views illustrating an example in which a second electrode is formed in a method of manufacturing a semiconductor device according to an embodiment of the present invention.
  • 17A is a plan view illustrating a step of forming a second electrode according to a method of fabricating a semiconductor device according to an embodiment.
  • FIG. 17B is a cross-sectional view taken along line AA of the semiconductor device according to the embodiment shown in FIG. 17A.
  • 17A is a cross-sectional view taken along line BB of the semiconductor device according to the exemplary embodiment shown in FIG. 17A
  • FIG. 17D is a cross-sectional view taken along line CC of the semiconductor device according to the embodiment illustrated in FIG. 17A.
  • the second electrode 1160 including the upper electrode 1160a and the connecting electrode 1160b may be formed on the first insulating layer 1141.
  • the upper electrode 1160a may be formed on an upper surface of the plurality of light emitting structures P1, P2, P3, P4, P5,... Exposed by the first insulating layer 1141.
  • the connection electrode 1160b may connect the upper electrode 1160a.
  • the upper electrode 1160a may be formed on an upper surface of the second conductivity type DBR layer forming the plurality of light emitting structures P1, P2, P3, P4, P5,.
  • the connection electrode 1160b may connect the upper electrodes 1160a disposed on the plurality of light emitting structures P1, P2, P3, P4, P5,...
  • the connection electrode 1160b may be formed in an area between the plurality of light emitting structures P1, P2, P3, P4, P5,...
  • connection electrode 1160b of the second electrode 1160 may be provided in a line shape having a constant line width.
  • shape of the connection electrode 1160b of the second electrode 1160 may be modified in various ways.
  • the second electrode 1160 may be formed of Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf, Ti, W, Cr, and a material composed of two or more alloys thereof. It may be formed of a material selected from the group containing.
  • the second electrode 1160 may be formed of one layer or a plurality of layers. For example, a plurality of metal layers may be applied to the second electrode 1160 as a reflective metal, and Cr or Ti may be applied as the adhesive layer.
  • the second electrode 1160 may be formed of a Cr / Al / Ni / Au / Ti layer.
  • a second insulating layer 1142 may be formed on the second electrode 1160.
  • 18A to 18D illustrate an example in which a second insulating layer is formed in a method of manufacturing a semiconductor device according to an embodiment of the present invention.
  • 18A is a plan view illustrating a step of forming a second insulating layer according to the method of fabricating a semiconductor device according to the embodiment.
  • FIG. 18B is a cross-sectional view taken along line AA of the semiconductor device according to the embodiment shown in FIG. 18A.
  • 18A is a cross-sectional view taken along line BB of the semiconductor device according to the exemplary embodiment illustrated in FIG. 18A
  • FIG. 18D is a cross-sectional view taken along line CC of the semiconductor device according to the exemplary embodiment illustrated in FIG. 18A.
  • the first electrode 1150 is disposed below a region between the plurality of light emitting structures P1, P2, P3, P4, P5,...
  • the second insulating layer 1142 may be formed.
  • the second insulating layer 1142 may include a first opening that exposes the first electrode 1150.
  • the second insulating layer 1142 may include a second opening that exposes the upper electrode 1160a of the second electrode 1160.
  • the second insulating layer 1142 is formed to selectively expose the connection electrode 1160b of the linear second electrode 1160 disposed on the first conductivity type DBR layer 1113. Can be.
  • the second insulating layer 1142 may not be exposed on the upper surface of the connection electrode 1160b connecting the first light emitting structure P1 and the second light emitting structure P2. This can be formed.
  • the second insulating layer 1142 may be formed to expose an upper surface of the connection electrode 1160b connecting the first light emitting structure P1 to the fifth light emitting structure P5.
  • the second insulating layer 1142 may be provided as an insulating material.
  • the second insulating layer 1142 may be SiO 2 , TiO 2 , Ta 2 O 5 , SiO x , SiO x N y , Si 3 N 4 , Al 2 O 3 It may be formed of at least one material selected from the group containing.
  • the second insulating layer 1142 may be formed of a DBR layer. According to an embodiment, as the second insulating layer 1142 is provided as a DBR layer, light generated from the plurality of light emitting structures P1, P2, P3, P4, P5,... Is efficiently reflected and extracted downward. It becomes possible.
  • the second insulating layer 1142 may be provided as a DBR layer formed by stacking SiO 2 and TiO 2 into a plurality of layers.
  • the second insulating layer 1142 may be provided as a DBR layer formed by stacking Ta 2 O 3 and SiO 2 in a plurality of layers.
  • the second insulating layer 1142 may be provided at a DBR layer formed of the SiO 2 and Si 3 N 4 are laminated in plural layers.
  • a first bonding pad 1155 and a second bonding pad 1165 may be formed on the second insulating layer 1142.
  • 19A to 19D are diagrams illustrating an example in which a first bonding pad and a second bonding pad are formed in a method of manufacturing a semiconductor device according to an embodiment of the present invention.
  • 19A is a plan view illustrating a step of forming a first bonding pad and a second bonding pad according to a method of manufacturing a semiconductor device according to an embodiment.
  • FIG. 19B is a cross-sectional view taken along line AA of the semiconductor device of FIG. 19A.
  • 19C is a cross-sectional view taken along line BB of the semiconductor device according to the exemplary embodiment illustrated in FIG. 19A
  • FIG. 19D is a cross-sectional view taken along line CC of the semiconductor device illustrated in FIG. 19A.
  • the first bonding pad 1155 and the second bonding pad 1165 may be spaced apart from the second insulating layer 1142.
  • the first bonding pad 1155 may be disposed on the first opening to be electrically connected to the first electrode 1150.
  • the lower surface of the first bonding pad 1155 may be disposed in direct contact with the upper surface of the first electrode 1150 through the first opening.
  • the second bonding pad 1165 may be disposed on the second opening and electrically connected to the second electrode 1160.
  • the bottom surface of the second bonding pad 1165 may be disposed in direct contact with the top surface of the second electrode 1160 through the second opening.
  • the first bonding pad 1155 and the second bonding pad 1165 may include Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf, Ti, W, Cr. It may be formed of a material selected from the group comprising Cu, and a material composed of two or more alloys thereof.
  • the first bonding pad 1155 and the second bonding pad 1165 may be formed of one layer or a plurality of layers.
  • the first bonding pad 1155 and the second bonding pad 1165 may include, for example, diffusion barrier metals such as Cr and Cu to prevent Sn diffusion from solder bonding.
  • the first bonding pad 1155 and the second bonding pad 172 may be formed of a plurality of layers including Ti, Ni, Cu, Cr, and Au.
  • an uneven structure may be formed on the lower surface of the substrate 1105.
  • the concave-convex structure provided in the substrate 1105 may include a plurality of recesses R1, R2, R3, R4,... have.
  • the substrate 1105 may include a first recess R1, a second recess R2, a third recess R3, and a fourth recess R4.
  • the plurality of recesses R1, R2, R3, R4,... May be formed through, for example, an etching process.
  • the plurality of recesses R1, R2, R3, R4,... May be formed through a dry etching process or a wet etching process.
  • the plurality of recesses R1, R2, R3, R4,... May be formed through a laser ablation process or a sawing process.
  • the plurality of recesses R1, R2, R3, R4,... are formed through a laser ablation process or sawing process, the plurality of recesses R1, R2, R3, R4. , ...) is formed quickly, there is an advantage that can shorten the process time.
  • the plurality of recesses (R1, R2) , R3, R4, ...) can be deeply formed up to several tens of micrometers (t2) and can be easily adjusted.
  • the plurality of recesses R1, R2, R3, R4,... are formed through a laser ablation process or sawing process
  • the plurality of recesses R1, R2, R3, R4. Roughness may be formed on the side surface.
  • 20 and 21 are diagrams illustrating another example of the semiconductor device according to the embodiment of the present invention.
  • 20 is a cross-sectional view taken along line A-A of the semiconductor device according to the exemplary embodiment illustrated in FIG. 10
  • FIG. 21 is a cross-sectional view taken along line B-B of the semiconductor device illustrated in FIG. 10.
  • FIGS. 20 and 21 Next, another example of the semiconductor device according to the embodiment will be described with reference to FIGS. 20 and 21.
  • the descriptions that are the same as those described above may be omitted.
  • the semiconductor device may include a substrate 1105 having a concave-convex structure on a lower surface thereof, as illustrated in FIGS. 20 and 21.
  • the substrate 1105 may include a plurality of recesses R1, R2, R3, R4,... Provided on the bottom surface.
  • the substrate 1105 may include a first recess R1, a second recess R2, a third recess R3, and a fourth recess R4.
  • the first recess R1 may be recessed and provided in an upper direction on a lower surface of the substrate 1105.
  • the first concave portion R1 may overlap the first light emitting structure P1.
  • the first concave portion R1 and the first light emitting structure P1 may be overlapped with each other in a direction perpendicular to the upper surface of the substrate 1105.
  • the second concave portion R2 may be recessed and provided in an upper direction on a lower surface of the substrate 1105.
  • the second concave portion R2 may overlap the second light emitting structure P2.
  • the second concave portion R2 and the second light emitting structure P2 may be disposed to overlap each other in a direction perpendicular to the upper surface of the substrate 1105.
  • the third concave portion R3 may be recessed and provided in an upper direction on a lower surface of the substrate 1105.
  • the third concave portion R3 may overlap the third light emitting structure P3.
  • the third concave portion R3 and the third light emitting structure P3 may be disposed to overlap each other in a direction perpendicular to the upper surface of the substrate 1105.
  • the fourth concave portion R4 may be provided by being recessed in an upward direction from a lower surface of the substrate 1105.
  • the fourth concave portion R4 may be disposed to overlap the fourth light emitting structure P4.
  • the fourth concave portion R4 and the fourth light emitting structure P4 may be disposed to overlap each other in a direction perpendicular to the upper surface of the substrate 1105.
  • the width of the first concave portion R1 may be provided corresponding to the width of the first light emitting aperture 1130a provided in the first light emitting structure P1.
  • the width of the first concave portion R1 may be provided corresponding to the diameter of the first light emitting aperture 1130a provided in the first light emitting structure P1.
  • the first light emitting aperture 1130a may be defined as a region in which light is emitted in a direction perpendicular to a lower surface of the first light emitting structure P1.
  • the width of the second concave portion R2 may be provided corresponding to the width of the second light emitting aperture 1130b provided in the second light emitting structure P2.
  • the width of the second concave portion R2 may be provided corresponding to the width of the second light emitting aperture 1130b provided in the second light emitting structure P2.
  • the second light emitting aperture 1130b may be defined as a region in which light is emitted in a direction perpendicular to a lower surface of the second light emitting structure P2.
  • the width of the third concave portion R3 may be provided corresponding to the width of the third light emitting aperture 1130c provided in the third light emitting structure P3.
  • the width of the third concave portion R3 may be provided corresponding to the width of the third light emitting aperture 1130c provided in the third light emitting structure P3.
  • the third light emitting aperture 1130c may be defined as a region in which light is emitted in a direction perpendicular to a lower surface of the third light emitting structure P3.
  • the width of the fourth concave portion R4 may be provided corresponding to the width of the fourth light emitting aperture 1130d provided in the fourth light emitting structure P4.
  • the width of the fourth concave portion R4 may be provided corresponding to the width of the fourth light emitting aperture 1130d provided in the fourth light emitting structure P4.
  • the fourth light emitting aperture 1130d may be defined as a region in which light is emitted in a direction perpendicular to the lower surface of the fourth light emitting structure P4.
  • the thickness t1 of the substrate 1105 may be provided in several tens of micrometers to several hundred micrometers.
  • the thickness t1 of the substrate 1105 may be provided, for example, between 100 micrometers and 110 micrometers.
  • the depth t3 of the first recess R1, the second recess R2, the third recess R3, and the fourth recess R4 may be provided in several micrometers to several tens of micrometers. Can be.
  • the depth t3 of the first recess R1, the second recess R2, the third recess R3, and the fourth recess R4 may be 5 micrometers to 20 micrometers. Can be provided in meters.
  • the width w2 of the first recess R1, the second recess R2, the third recess R3, and the fourth recess R4 may be provided in several tens of micrometers. have.
  • the width w2 of the first recess R1, the second recess R2, the third recess R3, and the fourth recess R4 is, for example, 6 micrometers to 15 micrometers. It may be provided as.
  • the width w2 of the plurality of recesses R1, R2, R3, R4,... Is greater than the diameter of the plurality of light emitting apertures 1130a, 1130b, 1130c, 1130d,... Micrometers may be provided larger.
  • the width w2 of the plurality of recesses R1, R2, R3, R4,... May be provided from 8 micrometers to 25 micrometers.
  • the first concave portion R1 may be provided in a hole shape having a circular horizontal cross section under the first light emitting structure P1.
  • the second concave portion R2 may be provided in a hole shape having a circular horizontal cross section under the second light emitting structure P2.
  • the third concave portion R3 may be provided in a hole shape having a circular horizontal cross section under the third light emitting structure P3.
  • the fourth concave portion R4 may be provided in a hole shape having a circular horizontal cross section under the fourth light emitting structure P4.
  • the upper surfaces of the plurality of recesses R1, R2, R3, R4,... May be provided in a convex lens shape, for example.
  • Top surfaces of the plurality of recesses R1, R2, R3, R4,... May be provided in a convex lens shape with respect to the top surface of the substrate 1105, for example.
  • the plurality of recesses R1, R2, R3, R4,... Can diffuse light emitted from the plurality of light emitting apertures 1130a, 1130b, 1130c, 1130d,...
  • the semiconductor device according to the embodiment may be usefully applied to an IR heater or the like.
  • the semiconductor device according to the embodiment may be usefully applied to IR illumination (illumination) for CCTV.
  • the semiconductor device according to the embodiment may be usefully applied to a product requiring irradiation in a wide area.
  • FIG. 22 and 23 are diagrams showing still another example of the semiconductor device according to the embodiment of the present invention.
  • FIG. 22 is a cross-sectional view taken along the line A-A of the semiconductor device according to the exemplary embodiment illustrated in FIG. 10, and
  • FIG. 23 is a cross-sectional view taken along the line B-B of the semiconductor device illustrated in FIG. 10.
  • FIGS. 22 and 23 Next, another example of the semiconductor device according to the embodiment will be described with reference to FIGS. 22 and 23.
  • the descriptions that are the same as those described above may be omitted.
  • the semiconductor device may include a substrate 1105 having a concave-convex structure on a lower surface thereof, as illustrated in FIGS. 22 and 23.
  • the substrate 1105 may include a plurality of recesses R1, R2, R3, R4,... Provided on the bottom surface.
  • the substrate 1105 may include a first recess R1, a second recess R2, a third recess R3, and a fourth recess R4.
  • the plurality of recesses R1, R2, R3, R4,... May be recessed in an upper direction on a lower surface of the substrate 1105.
  • the plurality of recesses R1, R2, R3, R4,... May overlap with the corresponding light emitting structures P1, P2, P3, P4,...
  • the plurality of recesses R1, R2, R3, R4,... Respectively, correspond to the plurality of light emitting structures P1, P2, P3, P4,... And the upper surface of the substrate 1105. It may be arranged to overlap each other.
  • the width of the first concave portion R1 may be provided corresponding to the width of the first light emitting aperture 1130a provided in the first light emitting structure P1.
  • the width of the first concave portion R1 may be provided corresponding to the diameter of the first light emitting aperture 1130a provided in the first light emitting structure P1.
  • the first light emitting aperture 1130a may be defined as a region in which light is emitted in a direction perpendicular to a lower surface of the first light emitting structure P1.
  • the width of the second concave portion R2 may be provided corresponding to the width of the second light emitting aperture 1130b provided in the second light emitting structure P2.
  • the width of the second concave portion R2 may be provided corresponding to the width of the second light emitting aperture 1130b provided in the second light emitting structure P2.
  • the second light emitting aperture 1130b may be defined as a region in which light is emitted in a direction perpendicular to a lower surface of the second light emitting structure P2.
  • the width of the third concave portion R3 may be provided corresponding to the width of the third light emitting aperture 1130c provided in the third light emitting structure P3.
  • the width of the third concave portion R3 may be provided corresponding to the width of the third light emitting aperture 1130c provided in the third light emitting structure P3.
  • the third light emitting aperture 1130c may be defined as a region in which light is emitted in a direction perpendicular to a lower surface of the third light emitting structure P3.
  • the width of the fourth concave portion R4 may be provided corresponding to the width of the fourth light emitting aperture 1130d provided in the fourth light emitting structure P4.
  • the width of the fourth concave portion R4 may be provided corresponding to the width of the fourth light emitting aperture 1130d provided in the fourth light emitting structure P4.
  • the fourth light emitting aperture 1130d may be defined as a region in which light is emitted in a direction perpendicular to the lower surface of the fourth light emitting structure P4.
  • the thickness t1 of the substrate 1105 may be provided in several tens of micrometers to several hundred micrometers.
  • the thickness t1 of the substrate 1105 may be provided, for example, between 100 micrometers and 110 micrometers.
  • the depth t4 of the first recess R1, the second recess R2, the third recess R3, and the fourth recess R4 may be provided in several micrometers to several tens of micrometers. Can be.
  • the depth t4 of the first recess R1, the second recess R2, the third recess R3, and the fourth recess R4 may be 5 micrometers to 20 micrometers. Can be provided in meters.
  • the width w3 of the first recess R1, the second recess R2, the third recess R3, and the fourth recess R4 may be provided in several tens of micrometers. have.
  • the width w3 of the first recess R1, the second recess R2, the third recess R3, and the fourth recess R4 is, for example, 6 micrometers to 15 micrometers. It may be provided as.
  • the width w3 of the plurality of concave portions R1, R2, R3, R4,... Is smaller than the diameter of the plurality of light emitting apertures 1130a, 1130b, 1130c, 1130d,... Micrometers may be provided larger.
  • the width w3 of the plurality of recesses R1, R2, R3, R4,... May be provided from 8 micrometers to 25 micrometers.
  • the first concave portion R1 may be provided in a hole shape having a circular horizontal cross section under the first light emitting structure P1.
  • the second concave portion R2 may be provided in a hole shape having a circular horizontal cross section under the second light emitting structure P2.
  • the third concave portion R3 may be provided in a hole shape having a circular horizontal cross section under the third light emitting structure P3.
  • the fourth concave portion R4 may be provided in a hole shape having a circular horizontal cross section under the fourth light emitting structure P4.
  • upper surfaces of the plurality of recesses R1, R2, R3, R4,... May be provided in a concave lens shape, for example.
  • Upper surfaces of the plurality of recesses R1, R2, R3, R4,... May be provided in a concave lens shape with respect to the upper surface of the substrate 1105, for example.
  • the plurality of recesses R1, R2, R3, R4,... Can condense light emitted from the plurality of light emitting apertures 1130a, 1130b, 1130c, 1130d...
  • the semiconductor device according to the embodiment may be usefully applied to a product in which an optical system is disposed below.
  • an optical system such as a diffractive optical element (DOE) or a micro lens
  • DOE diffractive optical element
  • micro lens a micro lens
  • the angle of the beam emitted from the semiconductor element can be provided small, so that matching with the optical system Matching efficiency can be improved.
  • the semiconductor device according to the embodiment may be usefully applied to a 3D motion recognition product requiring a constant angle of view.
  • 24 and 25 are diagrams illustrating still another example of the semiconductor device according to the embodiment of the present invention.
  • the semiconductor device 2200 according to the exemplary embodiment illustrated in FIGS. 24 and 25 has a difference in arrangement of the bonding pads in comparison with the semiconductor device according to the exemplary embodiment described with reference to FIGS. 10 to 23.
  • FIGS. 24 and 25 are diagram illustrating a semiconductor device according to an embodiment of the present invention
  • FIG. 25 is a cross-sectional view taken along line D-D of the semiconductor device according to the embodiment shown in FIG. 24.
  • first bonding pads 2155 and the second bonding pads 2165 disposed on the upper portion of the components may be transparent so that the arrangement relationship of the components positioned on the lower portion may be easily understood. Was processed.
  • a semiconductor device 2200 may include a substrate 2105, a plurality of light emitting structures P1, P2, P3, P4,... 2150, a first bonding pad 2155, and a second bonding pad 2165.
  • the semiconductor device 2200 may be a vertical cavity surface emitting laser VCSEL, and emits light generated by the light emitting structures P1, P2, P3, P4,... It can emit at the beam angle of view.
  • Each of the plurality of light emitting structures P1, P2, P3, P4, ... may include a first conductive type DBR layer, an active layer, and a second conductive type DBR layer.
  • Each of the plurality of light emitting structures P1, P2, P3, P4,... May have a similar structure, and a semiconductor device 2200 according to an embodiment will be described using a cross section taken along the line DD of FIG. 24. .
  • the semiconductor device 2200 may include a plurality of light emitting structures P1, P2, P3, P4,..., As shown in FIGS. 24 and 25.
  • the second bonding pad 2165 may be disposed on an area where the plurality of light emitting structures P1, P2, P3, P4,...
  • the first electrode 2150 may be disposed between the plurality of light emitting structures P1, P2, P3, P4,...
  • the first electrode 2150 may include a plurality of first openings exposing the plurality of light emitting structures P1, P2, P3, P4,...
  • the plurality of first openings provided in the first electrode 2150 may expose upper surfaces of the plurality of light emitting structures P1, P2, P3, P4,...
  • the plurality of first openings provided in the first electrode 2150 may expose an upper surface of the second conductive DBR layer of the plurality of light emitting structures P1, P2, P3, P4,...
  • the first electrode 2150 may be electrically connected to first conductive DBR layers of the plurality of light emitting structures P1, P2, P3, P4,...
  • the plurality of first openings exposing the plurality of light emitting structures P1, P2, P3, P4,... Will be further described later with reference to a method of manufacturing a semiconductor device according to an embodiment.
  • the first bonding pads 2155 may be spaced apart from the plurality of light emitting structures P1, P2, P3, P4,...
  • the first bonding pad 2155 may be electrically connected to the first electrode 2150.
  • the first bonding pad 2155 may be disposed along a side surface of the second bonding pad 2165.
  • the first bonding pad 2155 may be disposed along an outer side surface of an area where the plurality of light emitting structures P1, P2, P3, P4,...
  • the first bonding pads 2155 may be disposed on both side surfaces of the second bonding pads 2165.
  • the second bonding pad 2165 may be spaced apart from the first bonding pad 2155.
  • the second bonding pad 2165 may be electrically connected to a second conductive DBR layer of the plurality of light emitting structures P1, P2, P3, P4,...
  • the second bonding pad 2165 may be disposed on an upper surface of the second conductive DBR layer of the plurality of light emitting structures P1, P2, P3, P4,...
  • the semiconductor device 2200 may include a plurality of dummy light emitting structures D1, D2, D3, and D4, as illustrated in FIG. 24.
  • the plurality of dummy light emitting structures D1, D2, D3, and D4 may include a first conductivity type DBR layer, an active layer, and a second conductivity type DBR layer.
  • the first bonding pad 2155 may be disposed on an upper portion of the first dummy light emitting structure D1 and an upper portion of the second dummy light emitting structure D2 among the plurality of dummy light emitting structures D1, D2, D3, and D4. Can be arranged.
  • the semiconductor device 2200 centers around the first light emitting structure P1 and the second light emitting structure P2 disposed under the second bonding pad 2165. Let's look at more.
  • the semiconductor device 2200 may include the substrate 2105 as illustrated in FIGS. 24 and 25.
  • the substrate 2105 may include an uneven structure provided on the bottom surface.
  • a plurality of light emitting structures P1, P2,... May be disposed on the substrate 2105.
  • the substrate 2105 may be a growth substrate on which the plurality of light emitting structures P1, P2,..., May be grown.
  • the substrate 2105 may be an intrinsic semiconductor substrate.
  • the concave-convex structure provided in the substrate 2105 may include a plurality of recesses R1, R2,... Recessed in an upward direction from a lower surface of the substrate 2105.
  • the concave-convex structure provided on the substrate 2105 will be described later.
  • the semiconductor device 2200 may include a plurality of light emitting structures P1, P2,..., Disposed under the second bonding pad 2165.
  • the plurality of light emitting structures P1, P2,... May include light emitting apertures 2130a, 2130b,... That emit light.
  • the plurality of light emitting structures P1, P2,... May be spaced apart from each other.
  • the light emitting apertures 2130a, 2130b,... May be provided in diameters of several micrometers to several tens of micrometers.
  • the light emitting apertures 2130a, 2130b,... May be defined as regions in which light is emitted in a direction perpendicular to the lower surfaces of the light emitting structures P1, P2,...
  • the first light emitting structure P1 may include a first DBR layer 2110a of a first conductivity type, a second DBR layer 2120a of a second conductivity type, and a first active layer 2115a.
  • the first active layer 2115a may be disposed between the first DBR layer 2110a and the second DBR layer 2120a.
  • the first active layer 2115a may be disposed on the first DBR layer 2110a
  • the second DBR layer 2120a may be disposed on the first active layer 2115a.
  • the first light emitting structure P1 may further include a first aperture layer 2117a disposed between the first active layer 2115a and the second DBR layer 2120a.
  • the second light emitting structure P2 may include a third DBR layer 2110b of a first conductivity type, a fourth DBR layer 2120b of a second conductivity type, and a second active layer 2115b.
  • the second active layer 2115b may be disposed between the third DBR layer 2110b and the fourth DBR layer 2120b.
  • the second active layer 2115b may be disposed on the third DBR layer 2110b
  • the fourth DBR layer 2120b may be disposed on the second active layer 2115b.
  • the second light emitting structure P2 may further include a second aperture layer 2117b disposed between the second active layer 2115b and the fourth DBR layer 2120b.
  • a first conductivity type DBR layer 2113 is disposed between the first DBR layer 2110a of the first light emitting structure P1 and the third DBR layer 2110b of the second light emitting structure P2. Can be.
  • the first DBR layer 2110a and the third DBR layer 2110b may be physically connected by the first conductivity type DBR layer 2113.
  • an upper surface of the first conductivity type DBR layer 2113 and an upper surface of the first DBR layer 2110a may be disposed on the same horizontal surface.
  • An upper surface of the first conductivity type DBR layer 2113 and an upper surface of the third DBR layer 1110c may be disposed on the same horizontal surface.
  • first active layer 2115a of the first light emitting structure P1 and the second active layer 2115b of the second light emitting structure P2 may be spaced apart from each other.
  • second DBR layer 2120a of the first light emitting structure P1 and the fourth DBR layer 2120b of the second light emitting structure P2 may be spaced apart from each other.
  • the semiconductor device 2200 may include a substrate 2105 having a concave-convex structure on a lower surface thereof.
  • the substrate 2105 may include, for example, a first recess R1 and a second recess R2.
  • the first recess R1 may be recessed and provided in an upper direction on a lower surface of the substrate 2105.
  • the first concave portion R1 may overlap the first light emitting structure P1.
  • the first concave portion R1 and the first light emitting structure P1 may be disposed to overlap each other in a direction perpendicular to the upper surface of the substrate 2105.
  • the second concave portion R2 may be recessed and provided in an upper direction on a lower surface of the substrate 2105.
  • the second concave portion R2 may overlap the second light emitting structure P2.
  • the second concave portion R2 and the second light emitting structure P2 may overlap each other in a direction perpendicular to the upper surface of the substrate 2105.
  • the width of the first concave portion R1 may be provided corresponding to the width of the first light emitting aperture 2130a provided in the first light emitting structure P1.
  • the width of the first concave portion R1 may be provided corresponding to the diameter of the first light emitting aperture 2130a provided in the first light emitting structure P1.
  • the first light emitting aperture 2130a may be defined as a region in which light is emitted in a direction perpendicular to a lower surface of the first light emitting structure P1.
  • the width of the second concave portion R2 may be provided corresponding to the width of the second light emitting aperture 2130b provided in the second light emitting structure P2.
  • the width of the second concave portion R2 may be provided corresponding to the width of the second light emitting aperture 2130b provided in the second light emitting structure P2.
  • the second light emitting aperture 2130b may be defined as a region in which light is emitted in a direction perpendicular to a lower surface of the second light emitting structure P2.
  • the thickness t5 of the substrate 2105 may be provided in several tens of micrometers to several hundred micrometers.
  • the thickness t5 of the substrate 2105 may be provided, for example, between 100 micrometers and 110 micrometers.
  • the thickness t5 of the substrate 2105 is smaller than 100 micrometers, components of the substrate 2105 may not be stably supported, thereby reducing reliability of the semiconductor device.
  • the thickness t5 of the substrate 2105 is larger than 110 micrometers, there is a disadvantage in that the size of the semiconductor device may be increased.
  • the depth t6 of the first recess R1 and the second recess R2 may be provided in several micrometers to several tens of micrometers.
  • the depth t6 of the first concave portion R1 and the second concave portion R2 may be provided as 5 micrometers to 20 micrometers.
  • the first recess R1 and the second recess R2 are provided.
  • the increase in the light extraction effect that can be provided may appear small.
  • the depth t6 of the first concave portion R1 and the second concave portion R2 is larger than 20 micrometers, the first concave portion R1 and the second concave portion R2 are provided.
  • the light extraction effect that can be provided may be large, there is a disadvantage that the process time may be increased.
  • the semiconductor device may not be stably supported by components disposed on the substrate 2105. The reliability of may be lowered.
  • the width w4 of the first concave portion R1 and the second concave portion R2 may be provided in several tens of micrometers.
  • the width w4 of the first concave portion R1 and the second concave portion R2 may be provided as, for example, 6 micrometers to 15 micrometers.
  • the width w4 of the first concave portion R1 and the second concave portion R2 is equal to the width of the first light emitting aperture 2130a and the width of the second light emitting aperture 2130b. It can be provided correspondingly.
  • the light emitted from the first light emitting structure P1 and the second light emitting structure P2 is emitted in a downward direction. Therefore, the width w4 of the first concave portion R1 and the second concave portion R2 may be formed to be provided in a region where light propagates.
  • the width w4 of the first concave portion R1 and the second concave portion R2 is a diameter of the first light emitting aperture 2130a and the second light emitting aperture 2130b. A few micrometers larger than that may be provided. Alignment between the plurality of recesses R1, R2,... And the plurality of light emitting structures P1 and P2 in consideration of a process error in the formation of the first recess R1 and the second recess R2. This is to ensure that it can be performed stably.
  • the width w4 of the first concave portion R1 and the second concave portion R2 may be provided from 8 micrometers to 25 micrometers.
  • the first concave portion R1 may be provided in a hole shape having a circular horizontal cross section under the first light emitting structure P1.
  • the second concave portion R2 may be provided in a hole shape having a circular horizontal cross section under the second light emitting structure P2.
  • Upper surfaces of the first concave portion R1 and the second concave portion R2 may be provided in a planar shape, for example.
  • An upper surface of the first recess R1 and the second recess R2 may be provided to be parallel to the upper surface of the substrate 2105, for example.
  • the semiconductor device 2200 may include an insulating layer 2140, as illustrated in FIGS. 24 and 25.
  • the insulating layer 2140 may be disposed on a side surface of the first light emitting structure P1.
  • the insulating layer 2140 may be disposed to surround a side circumference of the first light emitting structure P1.
  • the insulating layer 2140 may be disposed on a side surface of the second light emitting structure P2.
  • the insulating layer 2140 may be disposed to surround a side circumference of the second light emitting structure P2.
  • the insulating layer 2140 may be disposed between the first light emitting structure P1 and the second light emitting structure P2.
  • the insulating layer 2140 may be disposed on the first conductivity type DBR layer 2113.
  • the insulating layer 2140 may expose an upper surface of the first light emitting structure P1.
  • the insulating layer 2140 may expose an upper surface of the second DBR layer 2120a of the first light emitting structure P1.
  • the insulating layer 2140 may expose an upper surface of the second light emitting structure P2.
  • the insulating layer 2140 may expose an upper surface of the fourth DBR layer 2120b of the second light emitting structure P2.
  • the insulating layer 2140 may include a second opening that exposes an upper surface of the first light emitting structure P1 and an upper surface of the second light emitting structure P2. The second opening exposing the top surface of the first light emitting structure P1 and the top surface of the second light emitting structure P2 will be described later with reference to a method of manufacturing a semiconductor device.
  • the semiconductor device 2200 may include the first electrode 2150, as illustrated in FIGS. 24 and 25.
  • the first electrode 2150 may be disposed between the plurality of light emitting structures P1, P2, P3, P4,...
  • the first electrode 2150 may include a plurality of first openings exposing the plurality of light emitting structures P1, P2, P3, P4,...
  • the first electrode 2150 may be disposed on the first conductivity type DBR layer 2113.
  • the first electrode 2150 may be electrically connected to the first DBR layer 2110a.
  • the first electrode 2150 may be electrically connected to the third DBR layer 2110b.
  • the first electrode 2150 may be disposed under the insulating layer 2140.
  • the first electrode 2150 may be disposed under the insulating layer 2140 in a region between the first light emitting structure P1 and the second light emitting structure P2.
  • the first electrode 2150 may be disposed between the insulating layer 2140 and the first conductivity type DBR layer 2113 in a region between the first light emitting structure P1 and the second light emitting structure P2. have.
  • the lower surface of the first electrode 2150 may be disposed in direct contact with the upper surface of the first conductivity type DBR layer 2113.
  • An upper surface of the first electrode 2150 may be in direct contact with a lower surface of the insulating layer 2140.
  • the first electrode 2150 may be electrically connected to the first DBR layer 2110a and the third DBR layer 2110b in common.
  • the semiconductor device 2200 may include the first bonding pad 2155 and the second bonding pad 2165 as illustrated in FIGS. 24 and 25.
  • the first bonding pad 2155 may be electrically connected to the first conductivity type DBR layers of the plurality of light emitting structures P1, P2, P3, P4,... According to an embodiment, the first bonding pads 2155 may be electrically connected to the first conductivity type DBR layers of the light emitting structures P1, P2, P3, P4,...
  • the second bonding pad 2165 may be electrically connected to the second conductive DBR layer of the light emitting structures P1, P2, P3, P4,... In example embodiments, the second bonding pads 2165 may be electrically connected to the second conductive DBR layers of the plurality of light emitting structures P1, P2, P3, P4,...
  • the semiconductor device 2200 may include a plurality of dummy light emitting structures D1, D2, D3, and D4, as illustrated in FIGS. 24 and 25.
  • the plurality of dummy light emitting structures D1, D2, D3, and D4 may be spaced apart from the plurality of light emitting structures P1, P2, P3, P4,...
  • the plurality of dummy light emitting structures D1, D2, D3, and D4 may be spaced apart from the second bonding pad 2165.
  • the first bonding pad 2155 may be disposed in an upper region of the first dummy light emitting structure D1.
  • the first bonding pad 2155 may be disposed in an upper region of the second dummy light emitting structure D2.
  • the plurality of dummy light emitting structures D1, D2, D3, and D4 may be provided in a similar structure.
  • the first dummy light emitting structure D1 may include a first conductivity type DBR layer 2113 and a second conductivity type DBR layer 2119.
  • the first dummy light emitting structure D1 may include an active layer 2116 and an aperture layer 2118.
  • the semiconductor device 2200 may include a pad electrode 2153, as illustrated in FIGS. 24 and 25.
  • the pad electrode 2153 may be electrically connected to the first electrode 2150.
  • the pad electrode 2153 may extend from the first electrode 2150 disposed between the first light emitting structure P1 and the second light emitting structure P2. A connection relationship between the pad electrode 2153 and the first electrode 2150 will be described later with reference to a method of manufacturing a semiconductor device according to an embodiment.
  • the pad electrode 2153 may be electrically connected to the first conductivity type DBR layer 2113.
  • the pad electrode 2153 may be electrically connected to the active layer 2116.
  • the pad electrode 2153 may be electrically connected to the second conductivity type DBR layer 2119.
  • the pad electrode 2153 may be electrically connected to the first conductivity type DBR layer 2113 and the second conductivity type DBR layer 2119. Accordingly, the first dummy light emitting structure D1 may not generate light.
  • the pad electrode 2153 may be disposed on the first dummy light emitting structure D1 and the second dummy light emitting structure D2.
  • the pad electrode 2153 may be disposed on an upper surface of the first dummy light emitting structure D1.
  • the pad electrode 2153 may be disposed on an upper surface of the second dummy light emitting structure D2.
  • the pad electrode 2153 may be disposed on the second conductivity type DBR layer 2119 provided in the first dummy light emitting structure D1 and the second dummy light emitting structure D2.
  • the first bonding pads 2155 may be disposed on the pad electrodes 2153.
  • the insulating layer 2140 may be disposed on the side surface of the pad electrode 2153.
  • the first bonding pad 2155 may be disposed on an upper surface of the pad electrode 2153 exposed by the insulating layer 2140.
  • the semiconductor device 2200 power is supplied to the plurality of light emitting structures P1, P2, P3, P4,... Through the first bonding pad 2155 and the second bonding pad 2165.
  • the first bonding pad 2155 may be electrically connected to the first electrode 2150 through the pad electrode 2153.
  • the first electrode 2150 may be electrically connected to first conductive DBR layers of the light emitting structures P1, P2, P3, P4,...
  • the second bonding pad 2165 may be disposed on an upper surface of the second conductive DBR layer of the plurality of light emitting structures P1, P2, P3, P4,...
  • a bottom surface of the second bonding pad 2165 may be disposed in direct contact with top surfaces of second conductive DBR layers of the light emitting structures P1, P2, P3, P4,...
  • the substrate 2105 since power is provided to the plurality of light emitting structures P1, P2, P3, P4,..., Power does not need to be applied through the lower surface of the substrate 2105.
  • the substrate 2105 when power is to be applied through the lower surface of the substrate, the substrate 2105 must be provided as a conductive substrate.
  • the substrate 2105 may be a conductive substrate or an insulating substrate.
  • the substrate 2105 may be provided as an intrinsic semiconductor substrate.
  • the substrate 2105 is removed, and the plurality of light emitting structures P1, P2, P3, P4 are removed.
  • the support substrate may be a transparent substrate through which light generated by the plurality of light emitting structures P1, P2, P3, P4,.
  • the semiconductor device 2200 according to the embodiment may be implemented to emit light in a downward direction of the semiconductor device 2200. That is, according to the semiconductor device 2200 according to the embodiment, light may be emitted in the direction in which the first conductivity type DBR layer is disposed from the active layers forming the plurality of light emitting structures P1, P2, P3, P4,... have. Light may be emitted from the active layer forming the plurality of light emitting structures P1, P2, P3, P4,... In the direction in which the substrate 2105 is disposed.
  • the second bonding pads 2165 may be in contact with upper surfaces of the second conductive DBR layers of the plurality of light emitting structures P1, P2, P3, P4,...
  • the first electrode 2150 is connected to the first conductivity type DBR layer of the plurality of light emitting structures P1, P2, P3, P4,... And extends from the first electrode 2150.
  • the first bonding pads 2155 are disposed on the pad electrodes 2153 in contact with each other. Accordingly, heat generated in the plurality of light emitting structures P1, P2, P3, P4,... Through the first bonding pad 2155 and the second bonding pad 2165 may be effectively discharged to the outside. .
  • the light emitting structures P1, P2, P3, P4,... May be connected to an external heat dissipation substrate through the first bonding pad 2155 and the second bonding pad 2165. It is possible to effectively release the heat generated by the outside to the outside. Therefore, according to the embodiment, since the heat generated by the semiconductor device 2200 can be effectively discharged to the outside, the power change efficiency PCE can be improved.
  • the semiconductor device 2200 as described above, light may be emitted in a downward direction of the semiconductor device 2200.
  • the second conductivity type in which the reflectivity of the first conductivity type DBR layer provided in the lower region of the plurality of light emitting structures P1, P2, P3, P4,... It may be chosen smaller than the reflectance of the DBR layer. Accordingly, light generated in the plurality of light emitting structures P1, P2, P3, P4,... May be emitted toward the substrate 2105 of the semiconductor device 2200.
  • the insulating layer 2140 may be provided as a DBR layer. Accordingly, the light generated by the plurality of light emitting structures P1, P2, P3, P4,... Is reflected from the insulating layer 2140 disposed thereon to be effectively extracted in the downward direction.
  • the insulating layer 2140 may be provided as a DBR layer formed by stacking SiO 2 and TiO 2 into a plurality of layers.
  • the insulating layer 2140 may be provided at a DBR layer formed of a Ta 2 O 3 and SiO 2 are stacked in plural layers.
  • the insulating layer 2140 may be provided as a DBR layer formed by stacking SiO 2 and Si 3 N 4 in a plurality of layers.
  • the substrate should be conductive. Accordingly, when a conductive semiconductor substrate is applied, dopants are added to the substrate to improve conductivity. However, the dopant added to the substrate may cause absorption and scattering of emitted light, which may cause a decrease in power conversion efficiency (PCE).
  • PCE power conversion efficiency
  • the substrate 2105 may not be a conductive substrate, a separate dopant may not be added to the substrate 2105. Accordingly, the dopant does not need to be added to the substrate 2105 according to the embodiment, so that the phenomenon of absorption and scattering caused by the dopant in the substrate 2105 may be reduced. Therefore, according to the embodiment, it is possible to effectively provide the light generated in the plurality of light emitting structures (P1, P2, P3, P4, ...) in the downward direction, the power conversion efficiency (PCE) can be improved.
  • PCE power conversion efficiency
  • light may be emitted through the uneven structure provided on the lower surface of the substrate 2105. That is, according to the embodiment, since the light is emitted toward the bottom of the substrate 2105, the optical path length of the light passing through the substrate 2105 may be shortened. As a result, light generated from the light emitting structures P1, P2, P3, P4,..., As the light passes through the substrate 2105 may be absorbed and scattered. Therefore, according to the embodiment, it is possible to effectively provide the light generated in the plurality of light emitting structures (P1, P2, P3, P4, ...) in the downward direction, the power conversion efficiency (PCE) can be improved.
  • PCE power conversion efficiency
  • the semiconductor device 2200 may further include an antireflective layer 2170 provided on a lower surface of the substrate 2105.
  • the antireflective layer 2170 may improve light loss due to reflection by preventing and transmitting the light emitted from the semiconductor device 2200 from being reflected from the surface of the substrate 2105.
  • the antireflective layer 2170 may be formed of, for example, an antireflective coating film and attached to a surface of the substrate 2105.
  • the antireflective layer 2170 may be formed on the surface of the substrate 2105 through spin coating or spray coating.
  • the antireflective layer 2170 may be formed as a single layer or multiple layers including at least one of a group including TiO 2 , SiO 2 , Al 2 O 3 , Ta 2 O 3 , ZrO 2 , and MgF 2 . .
  • the plurality of light emitting structures P1, the first electrode 2150 and the second bonding pad 2165 connected to the first bonding pad 2155 may be formed.
  • Current spreading between P2, P3, P4, ... can be performed efficiently. Accordingly, according to the semiconductor device 2200 according to the embodiment, the current is efficiently diffused in the plurality of light emitting structures P1, P2, P3, P4,... Without current density, thereby improving light extraction efficiency.
  • the first bonding pad 2155 is provided on the first dummy light emitting structure D1 and the second dummy light emitting structure D2. The case was explained based on the case.
  • the first bonding pad 2155 may be provided only on one dummy light emitting structure.
  • the first bonding pad 2155 may be provided on three dummy light emitting structures or all four dummy light emitting structures.
  • the region in which the first bonding pad 2155 is provided may be elastically selected in consideration of the size of the semiconductor device, the degree of current spreading required, and the like.
  • the first bonding pad 2155 may be disposed on four sides of the semiconductor device even in the case of a semiconductor device having a large size or a large need for current spreading.
  • FIGS. 26A and 26B are views illustrating an example in which a plurality of light emitting structures and dummy light emitting structures are formed in a method of manufacturing a semiconductor device according to an embodiment of the present invention.
  • FIG. 26A is a plan view illustrating a plurality of light emitting structures and dummy light emitting structures formed in accordance with a method of fabricating a semiconductor device according to an embodiment.
  • FIG. 26B is a cross-sectional view taken along a line DD of the semiconductor device according to the embodiment shown in FIG. 26A. .
  • a plurality of light emitting structures P1, P2, P3, P4,... May be formed on the substrate 2105.
  • a plurality of dummy light emitting structures D1, D2, D3, and D4 may be formed on the substrate 2105.
  • the plurality of dummy light emitting structures D1, D2, D3, and D4 may be formed around the plurality of light emitting structures P1, P2, P3, P4,...
  • the substrate 2105 may be any one selected from an intrinsic semiconductor substrate, a conductive substrate, and an insulating substrate.
  • the substrate 2105 may be a GaAs intrinsic semiconductor substrate.
  • the substrate 2105 may include copper (Cu), gold (Au), nickel (Ni), molybdenum (Mo), copper-tungsten (Cu-W), and carrier wafers (eg, Si, Ge, AlN, GaAs, ZnO, SiC, etc.) may be provided at least one selected from conductive materials.
  • a first conductivity type DBR layer, an active layer, and a second conductivity type DBR layer may be sequentially formed on the substrate 2105.
  • the plurality of light emitting structures P1, P2, P3, P4,... May be formed through mesa etching of the second conductivity type DBR layer and the active layer.
  • the plurality of dummy light emitting structures D1, D2, D3, and D4 may be formed through mesa etching of the second conductivity type DBR layer and the active layer.
  • the plurality of dummy light emitting structures D1, D2, D3, and D4 may be formed on a side surface of the region where the plurality of light emitting structures P1, P2, P3, P4,.
  • the plurality of light emitting structures P1, P2, ... are formed of the first conductivity type DBR layers 2110a, 2110b, ..., active layers 2115a, 2115b, ..., aperture layers 2117a, 2117b, ..., 2117a, 2117b, ...), and the second conductivity type DBR layers 2120a, 2120b,...
  • a first conductivity type DBR layer 2113 may be provided around the plurality of light emitting structures P1, P2, P3, and P4.
  • the first conductivity type DBR layer 2113 may be disposed in a region between the plurality of light emitting structures P1, P2, P3, P4,...
  • the plurality of dummy light emitting structures D1, D2, D3, and D4 may include a first conductivity type DBR layer 2113, an active layer 2116, an aperture layer 2118, and a second conductivity type DBR layer ( 2119).
  • the plurality of dummy light emitting structures D1, D2, D3, and D4 may be provided in a line shape having a width along a side surface of an area where the plurality of light emitting structures P1, P2, P3, P4,... have.
  • the plurality of light emitting structures P1, P2, P3, P4,... And the plurality of dummy light emitting structures D1, D2, D3, and D4 may be grown into a plurality of compound semiconductor layers.
  • the plurality of light emitting structures P1, P2, P3, P4,... And the plurality of dummy light emitting structures D1, D2, D3, and D4 may include an electron beam evaporator, a physical vapor deposition (PVD), a chemical vapor deposition (CVD), It may be formed by plasma laser deposition (PLD), dual-type thermal evaporator sputtering, metal organic chemical vapor deposition (MOCVD), or the like.
  • An aperture layer 2118 constituting the plurality of dummy light emitting structures D1, D2, D3, and D4 may be disposed on the active layer 2116.
  • the aperture layer 2118 disposed in the plurality of dummy light emitting structures D1, D2, D3, and D4 may include the plurality of light emitting structures P1 and P2.
  • the function of limiting the current movement to concentrate the current in the center of the active layer 2116 is not performed.
  • a common voltage may be applied between the first conductive DBR layer 2113 and the second conductive DBR layer 2119 disposed in the plurality of dummy light emitting structures D1, D2, D3, and D4. Because.
  • the second conductivity type DBR layers 2120a, 2120b,... May have greater reflectance than the first conductivity type DBR layers 2110a, 2110b,...
  • the first conductivity type DBR layers 2110a, 2110b,... May form resonance cavities in a vertical direction by 90% or more of reflectance.
  • the generated light may be emitted to the outside through the first conductivity type DBR layers 2110a, 2110b,..., Lower than the reflectivity of the second conductivity type DBR layers 2120a, 2120b,...
  • the first electrode 2150 and the electrode pad 2153 according to the embodiment may be formed.
  • FIG. 27A and 27B illustrate an example in which a first electrode and an electrode pad are formed in a method of manufacturing a semiconductor device according to an embodiment of the present invention.
  • FIG. 27A is a plan view illustrating a step in which a first electrode and an electrode pad are formed according to a method of manufacturing a semiconductor device according to an embodiment
  • FIG. 27B is a cross-sectional view taken along a line D-D of the semiconductor device according to the embodiment shown in FIG. 27A.
  • the first electrode 2150 may be formed around the plurality of light emitting structures P1, P2, P3, P4,...
  • the first electrode 2150 is formed on the first conductivity type DBR layer 2113 and includes a first opening H1 exposing the light emitting structures P1, P2, P3, P4,... Can be.
  • the first electrode 2150 may be formed in a region between the plurality of light emitting structures P1, P2, P3, P4,...
  • the area Ae of the first electrode 2150 is in the area Am of the plurality of light emitting structures P1, P2, P3, P4,... Larger than that.
  • the area Am of the plurality of light emitting structures P1, P2, P3, P4,... May represent the areas of the active layers 2115a, 2115b,... That remain without being etched by mesa etching.
  • the ratio Am / Ae of the plurality of light emitting structures P1, P2, P3, P4, ... to the area Ae of the first electrode 2150 is, for example, larger than 25%. Can be provided.
  • the number and diameter of the light emitting structures P1, P2, P3, P4,... May be variously modified according to an application example.
  • the area (of the plurality of light emitting structures (P1, P2, P3, P4, ...) with respect to the area (Ae) of the first electrode (2150) ( Am) ratio (Am / Ae) may be provided by way of example from 25% to 70%.
  • the area Am ratio Am / Ae of the plurality of light emitting structures P1, P2, P3, P4,... To the area Ae of the first electrode 2150 is an example. May be provided from 30% to 60%.
  • the number and diameter of the light emitting structures P1, P2, P3, P4,..., Disposed on the semiconductor device 2200 may be variously changed. have.
  • a pad electrode 2153 disposed on the dummy light emitting structures D1, D2, D3, and D4 may be formed.
  • the pad electrode 2153 may be formed to extend from the first electrode 2150.
  • the pad electrode 2153 may be formed on the second conductivity type DBR layer 2119 of the dummy light emitting structures D1, D2, D3, and D4.
  • a voltage may be commonly supplied to the first electrode 2150 and the pad electrode 2153.
  • the first electrode 2150 and the pad electrode 2153 may provide an equipotential surface.
  • the first electrode 2150 and the electrode pad 2153 may include Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf, Ti, W, Cr, and the like. It may be formed of a material selected from the group comprising a material composed of two or more alloys.
  • the first electrode 2150 and the electrode pad 2153 may be formed of one layer or a plurality of layers. For example, a plurality of metal layers may be applied as the reflective metal to the first electrode 2150 and the electrode pad 2153, and Cr or Ti may be applied as the adhesive layer.
  • the first electrode 2150 and the electrode pad 2153 may be formed of a Cr / Al / Ni / Au / Ti layer.
  • an insulating layer 2140 may be formed on the first electrode 2150 according to the embodiment.
  • 28A and 28B illustrate an example in which an insulating layer is formed in a method of manufacturing a semiconductor device according to an embodiment of the present invention.
  • 28A is a plan view illustrating a step in which an insulating layer is formed according to a method of manufacturing a semiconductor device according to an embodiment
  • FIG. 28B is a cross-sectional view taken along a line D-D of the semiconductor device according to the embodiment shown in FIG. 28A.
  • the insulating layer exposing upper surfaces of the plurality of light emitting structures P1, P2, P3, P4,... On the first electrode 2150 ( 2140 may be formed.
  • the insulating layer 2140 may be formed on side surfaces of the plurality of light emitting structures P1, P2, P3, P4,...
  • the insulating layer 2140 may be formed on the first conductivity type DBR layer 2113.
  • the insulating layer 2140 may be formed in an area between the plurality of light emitting structures P1, P2, P3, P4,...
  • the insulating layer 2140 may include a plurality of second openings H2 exposing upper surfaces of the plurality of light emitting structures P1, P2, P3, P4,...
  • the size of the second opening H2 may be smaller than the size of the first opening H1.
  • the plurality of second openings H2 may be arranged in an area provided with the plurality of first openings H1.
  • the insulating layer 2140 may expose the upper surface of the electrode pad 2153.
  • the insulating layer 2140 may be formed on the third dummy light emitting structure D3.
  • the insulating layer 2140 may be formed on the fourth dummy light emitting structure D4.
  • the insulating layer 2140 may be provided as an insulating material.
  • the insulating layer 2140 may be formed of SiO 2 , TiO 2 , Ta 2 O 5 , SiO x , SiO x N y , Si 3 N 4 , Al 2 O 3 It may be formed of at least one material selected from the group containing.
  • the insulating layer 2140 may be formed of a DBR layer. According to an embodiment, as the insulating layer 2140 is provided as a DBR layer, light generated from the plurality of light emitting structures P1, P2, P3, P4,... May be efficiently reflected and extracted downward. .
  • the insulating layer 2140 may be provided at a DBR layer formed of the SiO 2 and TiO 2 are stacked in plural layers.
  • the insulating layer 2140 may be provided as a DBR layer formed by stacking Ta 2 O 3 and SiO 2 in a plurality of layers.
  • the insulating layer 2140 may be provided as a DBR layer formed by stacking SiO 2 and Si 3 N 4 in a plurality of layers.
  • a first bonding pad 2155 is formed on the pad electrode 2153 according to the embodiment, and the second conductivity type of the plurality of light emitting structures P1, P2,...
  • the second bonding pad 2165 may be formed on the DBR layer.
  • 29A and 29B illustrate an example in which a first bonding pad and a second bonding pad are formed in a method of manufacturing a semiconductor device according to an embodiment of the present invention.
  • 29A is a plan view illustrating a step of forming a first bonding pad and a second bonding pad according to a method of fabricating a semiconductor device
  • FIG. 29B is a cross-sectional view taken along a line DD of the semiconductor device of FIG. 29A. to be.
  • the first bonding pad 2155 and the second bonding pad 2165 may be spaced apart from each other.
  • the first bonding pad 2155 may be formed on the first dummy light emitting structure D1 and the second dummy light emitting structure D2.
  • the first bonding pad 2155 may be disposed on the first dummy light emitting structure D1 and electrically connected to the pad electrode 2153.
  • the first bonding pad 2155 may be disposed in direct contact with an upper surface of the pad electrode 2153.
  • the first bonding pad 2155 may be disposed on the second dummy light emitting structure D2.
  • the first bonding pad 2155 may be disposed in direct contact with a pad electrode provided on the second dummy light emitting structure D2.
  • the first bonding pad 2155 may be electrically connected to the first conductivity type DBR layers of the plurality of light emitting structures P1, P2, P3, P4,... According to an embodiment, the first bonding pads 2155 may be electrically connected to the first conductivity type DBR layers of the light emitting structures P1, P2, P3, P4,...
  • the second bonding pads 2165 may be formed on the plurality of light emitting structures P1, P2, P3, P4,...
  • the second bonding pad 2165 may be formed on the second conductive DBR layers 2120a, 2120b,... Of the light emitting structures P1, P2,...
  • the second bonding pad 2165 may be formed on the insulating layer 2140.
  • the second bonding pad 2165 may be electrically connected to the second conductive DBR layer of the light emitting structures P1, P2, P3, P4,... In example embodiments, the second bonding pads 2165 may be electrically connected to the second conductive DBR layers of the plurality of light emitting structures P1, P2, P3, P4,...
  • the second bonding pad 2165 may be disposed on the second opening H2 provided in the insulating layer 2140.
  • a lower surface of the second bonding pad 2165 may include second conductive DBR layers 2120a, 2120b,... Of the light emitting structures P1, P2,... Through the second opening H2. It may be placed in direct contact with the upper surface of the.
  • the first bonding pad 2155 and the second bonding pad 2165 may include Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf, Ti, W, Cr. It may be formed of a material selected from the group comprising Cu, and a material composed of two or more alloys thereof.
  • the first bonding pad 2155 and the second bonding pad 2165 may be formed of one layer or a plurality of layers.
  • the first bonding pad 2155 and the second bonding pad 2165 may include, for example, diffusion barrier metals such as Cr and Cu to prevent Sn diffusion from solder bonding.
  • the first bonding pad 2155 and the second bonding pad 2165 may be formed of a plurality of layers including Ti, Ni, Cu, Cr, and Au.
  • an uneven structure may be formed on the lower surface of the substrate 2105.
  • the concave-convex structure provided in the substrate 2105 may include a plurality of recesses R1, R2,... Recessed in an upward direction from a lower surface of the substrate 2105.
  • the substrate 2105 may include a first recess R1 and a second recess R2.
  • the plurality of recesses R1, R2,... May be formed through, for example, an etching process.
  • the plurality of recesses R1, R2,... May be formed through a dry etching process or a wet etching process.
  • the plurality of recesses R1, R2,... May be formed through a laser ablation process or a sawing process.
  • the plurality of recesses R1, R2,... are formed through a laser ablation process or sawing process, the plurality of recesses R1, R2,... This has the advantage of reducing time.
  • the plurality of recesses (R1, R2) can be formed to a depth of several tens of micrometers and can be easily adjusted.
  • FIG. 30 is a diagram illustrating still another example of a semiconductor device according to example embodiments.
  • FIG. 30 is a cross-sectional view taken along line D-D of the semiconductor device according to the exemplary embodiment shown in FIG. 24.
  • the semiconductor device may include a substrate 2105 having a concave-convex structure on a lower surface thereof, as shown in FIG. 30.
  • the substrate 2105 may include a plurality of recesses R1, R2,... Provided on the bottom surface.
  • the substrate 2105 may include a first recess R1 and a second recess R2.
  • the first recess R1 may be recessed and provided in an upper direction on a lower surface of the substrate 2105.
  • the first concave portion R1 may overlap the first light emitting structure P1.
  • the first concave portion R1 and the first light emitting structure P1 may be disposed to overlap each other in a direction perpendicular to the upper surface of the substrate 2105.
  • the second concave portion R2 may be recessed and provided in an upper direction on a lower surface of the substrate 2105.
  • the second concave portion R2 may overlap the second light emitting structure P2.
  • the second concave portion R2 and the second light emitting structure P2 may overlap each other in a direction perpendicular to the upper surface of the substrate 2105.
  • the width of the first concave portion R1 may be provided corresponding to the width of the first light emitting aperture 2130a provided in the first light emitting structure P1.
  • the width of the first concave portion R1 may be provided corresponding to the diameter of the first light emitting aperture 2130a provided in the first light emitting structure P1.
  • the first light emitting aperture 2130a may be defined as a region in which light is emitted in a direction perpendicular to a lower surface of the first light emitting structure P1.
  • the width of the second concave portion R2 may be provided corresponding to the width of the second light emitting aperture 2130b provided in the second light emitting structure P2.
  • the width of the second concave portion R2 may be provided corresponding to the width of the second light emitting aperture 2130b provided in the second light emitting structure P2.
  • the second light emitting aperture 2130b may be defined as a region in which light is emitted in a direction perpendicular to a lower surface of the second light emitting structure P2.
  • the thickness t5 of the substrate 2105 may be provided in several tens of micrometers to several hundred micrometers.
  • the thickness t5 of the substrate 2105 may be provided, for example, between 100 micrometers and 110 micrometers.
  • the depth t7 of the first recess R1 and the second recess R2 may be provided in several micrometers to several tens of micrometers.
  • the depth t7 of the first concave portion R1 and the second concave portion R2 may be provided as 5 micrometers to 20 micrometers.
  • the width w5 of the first concave portion R1 and the second concave portion R2 may be provided in several tens of micrometers.
  • the width w5 of the first concave portion R1 and the second concave portion R2 may be provided as, for example, 6 micrometers to 15 micrometers.
  • the width w5 of the plurality of recesses R1, R2,... May be provided several micrometers larger than the diameter of the plurality of light emitting apertures 2130a, 2130b,... .
  • the width w5 of the plurality of recesses R1, R2,... May be provided from 8 micrometers to 25 micrometers.
  • first concave portion R1 may be provided in a hole shape having a circular horizontal cross section under the first light emitting structure P1.
  • second concave portion R2 may be provided in a hole shape having a circular horizontal cross section under the second light emitting structure P2.
  • the upper surfaces of the plurality of recesses R1, R2,... May be provided in a convex lens shape, for example.
  • Top surfaces of the plurality of recesses R1, R2,... May be provided in a convex lens shape with respect to the top surface of the substrate 2105, for example.
  • the plurality of recesses R1, R2,... Can diffuse light emitted from the plurality of light emitting apertures 2130a, 2130b,...
  • the semiconductor device according to the embodiment may be usefully applied to an IR heater or the like.
  • the semiconductor device according to the embodiment may be usefully applied to IR illumination (illumination) for CCTV.
  • the semiconductor device according to the embodiment may be usefully applied to a product requiring irradiation in a wide area.
  • FIG. 31 is a diagram illustrating still another example of a semiconductor device according to example embodiments.
  • FIG. 31 is a cross-sectional view taken along line D-D of the semiconductor device of FIG. 24.
  • FIG. 31 is a diagram illustrating still another example of a semiconductor device according to example embodiments.
  • FIG. 31 is a cross-sectional view taken along line D-D of the semiconductor device of FIG. 24.
  • FIG. 31 is a diagram illustrating still another example of a semiconductor device according to example embodiments.
  • FIG. 31 is a cross-sectional view taken along line D-D of the semiconductor device of FIG. 24.
  • the semiconductor device may include a substrate 2105 having a concave-convex structure on a lower surface thereof.
  • the substrate 2105 may include a plurality of recesses R1, R2,... Provided on the bottom surface.
  • the substrate 2105 may include a first recess R1 and a second recess R2.
  • the plurality of recesses R1, R2,... May be recessed and provided in an upper direction on a lower surface of the substrate 2105.
  • the plurality of recesses R1, R2,... May overlap each of the corresponding light emitting structures P1, P2,...
  • the plurality of recesses R1, R2,... May overlap each other in a direction perpendicular to the upper surfaces of the plurality of light emitting structures P1, P2,..., And the substrate 2105, respectively.
  • the width of the first concave portion R1 may be provided corresponding to the width of the first light emitting aperture 2130a provided in the first light emitting structure P1.
  • the width of the first concave portion R1 may be provided corresponding to the diameter of the first light emitting aperture 2130a provided in the first light emitting structure P1.
  • the first light emitting aperture 2130a may be defined as a region in which light is emitted in a direction perpendicular to a lower surface of the first light emitting structure P1.
  • the width of the second concave portion R2 may be provided corresponding to the width of the second light emitting aperture 2130b provided in the second light emitting structure P2.
  • the width of the second concave portion R2 may be provided corresponding to the width of the second light emitting aperture 2130b provided in the second light emitting structure P2.
  • the second light emitting aperture 2130b may be defined as a region in which light is emitted in a direction perpendicular to a lower surface of the second light emitting structure P2.
  • the thickness t5 of the substrate 2105 may be provided in several tens of micrometers to several hundred micrometers.
  • the thickness t5 of the substrate 2105 may be provided, for example, between 100 micrometers and 110 micrometers.
  • the depth t8 of the first recess R1 and the second recess R2 may be provided in several micrometers to several tens of micrometers.
  • the depth t8 of the first concave portion R1 and the second concave portion R2 may be provided as 5 micrometers to 20 micrometers.
  • the width w6 of the first concave portion R1 and the second concave portion R2 may be provided in several tens of micrometers.
  • the width w6 of the first recess R1 and the second recess R2 may be provided as, for example, 6 micrometers to 15 micrometers.
  • the width w6 of the plurality of recesses R1, R2,... May be provided to be several micrometers larger than the diameter of the plurality of light emitting apertures 2130a, 2130b,... .
  • the widths w6 of the plurality of recesses R1, R2,... May be provided from 8 micrometers to 25 micrometers.
  • the first concave portion R1 may be provided in a shape of a through hole in a lower portion of the first light emitting structure P1.
  • the second concave portion R2 may be provided in a shape of a through hole in a lower portion of the second light emitting structure P2.
  • the upper surfaces of the plurality of recesses R1, R2,... May be provided in a concave lens shape, for example.
  • Upper surfaces of the plurality of recesses R1, R2,... May be provided in a concave lens shape with respect to the upper surface of the substrate 2105, for example.
  • the plurality of recesses R1, R2,... Can condense light emitted from the plurality of light emitting apertures 2130a, 2130b,...
  • the semiconductor device according to the embodiment may be usefully applied to a product in which an optical system is disposed below.
  • an optical system such as a diffractive optical element (DOE) or a micro lens
  • DOE diffractive optical element
  • micro lens a micro lens
  • the angle of the beam emitted from the semiconductor element can be provided small, so that matching with the optical system Matching efficiency can be improved.
  • the semiconductor device according to the embodiment may be usefully applied to a 3D motion recognition product requiring a constant angle of view.
  • FIG. 32 is a diagram illustrating a semiconductor device according to an embodiment of the present invention
  • FIG. 33 is a cross-sectional view taken along line AA of the semiconductor device according to the embodiment shown in FIG. 32
  • FIG. 34 is a view of the embodiment shown in FIG. 32
  • FIG. 35 is a cross-sectional view taken along line BB of the semiconductor device
  • FIG. 35 is a cross-sectional view taken along line CC of the semiconductor device of FIG. 32.
  • the first bonding pads 3155 and the second bonding pads 3165 disposed on the upper portion are transparent so that the arrangement relationship of the components positioned on the lower portion can be easily understood. Was processed.
  • a semiconductor device 3200 may include a plurality of light emitting structures P1, P2, P3, P4, P5,..., A first electrode 3150, The second electrode 3160 may include a first bonding pad 3155 and a second bonding pad 3165.
  • the semiconductor device 3200 may be a vertical cavity surface emitting laser VCSEL, and may emit light generated by the light emitting structures P1, P2, P3, P4, P5,... It can emit at a beam angle of about 25 degrees.
  • Each of the plurality of light emitting structures P1, P2, P3, P4, P5,... May include a first conductive type Bragg Reflector (DBR) layer, an active layer, and a second conductive type DBR layer.
  • DBR conductive type Bragg Reflector
  • Each of the plurality of light emitting structures P1, P2, P3, P4, P5, ... may be formed in a similar structure, and according to an embodiment using cross-sections along AA, BB, and CC lines shown in FIG. The semiconductor device 3200 will be described.
  • the semiconductor device 3200 may include a plurality of light emitting structures P1, P2, P3, P4, P5,..., As shown in FIGS. 32 and 33.
  • the first bonding pad 3155 may be disposed on an area in which the light emitting structures P3, P4,..., Among the light emitting structures P1, P2, P3, P4, P5,...
  • the second bonding pad 3165 may be disposed on an upper portion of the plurality of light emitting structures P1, P2, P3, P4, P5,..., Where the light emitting structures P1, P2, P5,... Can be.
  • the first bonding pad 3155 and the second bonding pad 3165 may be spaced apart from each other.
  • the first bonding pad 3155 may be electrically connected to the first electrode 3150.
  • the first electrode 3150 may be disposed under the first bonding pad 3155.
  • the bottom surface of the first bonding pad 3155 may be disposed in direct contact with the top surface of the first electrode 3150.
  • the first electrode 3150 may be electrically connected to a first conductivity type DBR layer of the plurality of light emitting structures P1, P2, P3, P4, P5,...
  • the second bonding pad 3165 may be electrically connected to the second electrode 3160.
  • the second electrode 3160 may be disposed under the second bonding pad 3165.
  • a lower surface of the second bonding pad 3165 may be in direct contact with an upper surface of the second electrode 3160.
  • the second electrode 3160 may be electrically connected to a second conductive DBR layer of the plurality of light emitting structures P1, P2, P3, P4, P5,...
  • the first electrode 3150 may be disposed under both the first bonding pad 3155 and below the second bonding pad 3165.
  • the second electrode 3160 may be disposed both under the first bonding pad 3155 and below the second bonding pad 3165. The electrical connection between the first electrode 3150 and the first bonding pad 3155 and the electrical connection between the second electrode 3160 and the second bonding pad 3165 will be described later.
  • FIGS. 32 and 33 a semiconductor device 3200 according to an exemplary embodiment will be described based on the P1 light emitting structure and the P2 light emitting structure disposed under the second bonding pad 3165.
  • 33 is a cross-sectional view taken along line A-A of the semiconductor device of FIG. 32.
  • the semiconductor device 3200 may include a plurality of light emitting structures P1, P2,..., Disposed under the second bonding pad 3165.
  • the plurality of light emitting structures P1, P2,... May include light emitting apertures 3130a, 3130b,... That emit light.
  • the plurality of light emitting structures P1, P2,... May be spaced apart from each other.
  • the light emitting apertures 3130a, 3130b,... May be provided in diameters of several micrometers to several tens of micrometers.
  • the P1 light emitting structure may include a first DBR layer 3110a of a first conductivity type, a second DBR layer 3120a of a second conductivity type, and a first active layer 3115a.
  • the first active layer 3115a may be disposed between the first DBR layer 3110a and the second DBR layer 3120a.
  • the first active layer 3115a may be disposed on the first DBR layer 3110a
  • the second DBR layer 3120a may be disposed on the first active layer 3115a.
  • the P1 light emitting structure may further include a first aperture layer 3117a disposed between the first active layer 3115a and the second DBR layer 3120a.
  • the P2 light emitting structure may include a third DBR layer 3110b of a first conductivity type, a fourth DBR layer 3120b of a second conductivity type, and a second active layer 3115b.
  • the second active layer 3115b may be disposed between the third DBR layer 3110b and the fourth DBR layer 3120b.
  • the second active layer 3115b may be disposed on the third DBR layer 3110b
  • the fourth DBR layer 3120b may be disposed on the second active layer 3115b.
  • the P2 light emitting structure may further include a second aperture layer 3117b disposed between the second active layer 3115b and the fourth DBR layer 3120b.
  • a first conductivity type DBR layer 3113 may be disposed between the first DBR layer 3110a of the P1 light emitting structure and the third DBR layer 3110b of the P2 light emitting structure.
  • the first DBR layer 3110a and the third DBR layer 3110b may be physically connected by the first conductivity type DBR layer 3113.
  • an upper surface of the first conductivity type DBR layer 3113 and an upper surface of the first DBR layer 3110a may be disposed on the same horizontal surface.
  • An upper surface of the first conductivity type DBR layer 3113 and an upper surface of the third DBR layer 3110c may be disposed on the same horizontal surface.
  • first active layer 3115a of the P1 light emitting structure and the second active layer 3115b of the P2 light emitting structure may be spaced apart from each other.
  • second DBR layer 3120a of the P1 light emitting structure and the fourth DBR layer 3120b of the P2 light emitting structure may be spaced apart from each other.
  • the semiconductor device 3200 may include the first insulating layer 3141 as illustrated in FIGS. 32 and 33.
  • the first insulating layer 3141 may be disposed on side surfaces of the P1 light emitting structure.
  • the first insulating layer 3141 may be disposed to surround a side circumference of the P1 light emitting structure.
  • the first insulating layer 3141 may be disposed on a side surface of the P2 light emitting structure.
  • the first insulating layer 3141 may be disposed to surround a side circumference of the P2 light emitting structure.
  • first insulating layer 3141 may be disposed between the P1 light emitting structure and the P2 light emitting structure.
  • the first insulating layer 3141 may be disposed on the first conductivity type DBR layer 3113.
  • the first insulating layer 3141 may expose an upper surface of the P1 light emitting structure.
  • the first insulating layer 3141 may expose an upper surface of the second DBR layer 3120a of the P1 light emitting structure.
  • the first insulating layer 3141 may expose an upper surface of the P2 light emitting structure.
  • the first insulating layer 3141 may expose an upper surface of the fourth DBR layer 3120b of the P2 light emitting structure.
  • the semiconductor device 3200 may include the first electrode 3150, as illustrated in FIGS. 32 and 33.
  • the first electrode 3150 may be disposed around the plurality of light emitting structures P1, P2, P3, P4, P5,...
  • the first electrode 3150 may include a plurality of openings that expose the plurality of light emitting structures P1, P2, P3, P4, P5,...
  • the first electrode 3150 may be commonly connected to a plurality of first conductivity type DBR layers forming the plurality of light emitting structures P1, P2, P3, P4, and P5.
  • the first electrode 3150 may be disposed on the first conductivity type DBR layer 3113.
  • the first electrode 3150 may be electrically connected to the first DBR layer 3110a.
  • the first electrode 3150 may be electrically connected to the third DBR layer 3110b.
  • the first electrode 3150 may be disposed under the first insulating layer 3141.
  • the first electrode 3150 may be disposed under the first insulating layer 3141 in a region between the P1 light emitting structure and the P2 light emitting structure.
  • the first electrode 3150 may be disposed between the first insulating layer 3141 and the first conductivity type DBR layer 3113 in a region between the P1 light emitting structure and the P2 light emitting structure.
  • the semiconductor device 3200 may include the second electrode 3160 as illustrated in FIGS. 32 and 33.
  • the second electrode 3160 may be disposed on the first insulating layer 3141.
  • the second electrode 3160 is an upper electrode 3160a disposed on the upper surfaces of the plurality of light emitting structures P1, P2, P3, P4, P5,..., And a connection electrode connecting the upper electrode 3160a. 3160b.
  • the second electrode 3160 may be commonly connected to a plurality of second conductivity type DBR layers forming the plurality of light emitting structures P1, P2, P3, P4, P5,...
  • the second electrode 3160 may be disposed on the side surface of the P1 light emitting structure.
  • the second electrode 3160 may be disposed on an upper surface of the P1 light emitting structure.
  • the upper electrode 3160a of the second electrode 3160 may be disposed on the second DBR layer 3120a of the P1 light emitting structure.
  • the upper electrode 3160a of the second electrode 3160 may be disposed in direct contact with an upper surface of the second DBR layer 3120a.
  • the second electrode 3160 may be disposed on a side surface of the P2 light emitting structure.
  • the second electrode 3160 may be disposed on an upper surface of the P2 light emitting structure.
  • the upper electrode 3160a of the second electrode 3160 may be disposed on the fourth DBR layer 3120b of the P2 light emitting structure.
  • the upper electrode 3160a of the second electrode 3160 may be in direct contact with the upper surface of the fourth DBR layer 3120b.
  • the second electrode 3160 may be disposed between the P1 light emitting structure and the P2 light emitting structure.
  • the connection electrode 3160b of the second electrode 3160 may be disposed on the first insulating layer 3141 in the region between the P1 light emitting structure and the P2 light emitting structure.
  • the second electrode 3160 may connect upper surfaces of the plurality of light emitting structures P1, P2, P3, P4,.
  • the second electrode 3160 may be physically connected to each of the second conductive DBR layers of the plurality of light emitting structures P1, P2, P3, P4,... That is, the second electrode 3160 is disposed under the first bonding pad 3155 as well as the top surfaces of the plurality of light emitting structures P1, P2,..., Disposed under the second bonding pad 3165. It may also be physically connected to the upper surface of the plurality of light emitting structures (P3, P4, ).
  • connection electrode 3160b of the second electrode 3160 may be provided in a line shape having a constant line width, as shown in FIG. 32.
  • shape of the connection electrode 3160b of the second electrode 3160 may be modified in various ways.
  • the semiconductor device 3200 may include a second insulating layer 3142.
  • the second insulating layer 3142 may be disposed on the second electrode 3160.
  • the second insulating layer 3142 may be disposed around the P1 light emitting structure.
  • the second insulating layer 3142 may be disposed on the second electrode 3160 around the P1 light emitting structure.
  • the second insulating layer 3142 may be disposed around the P2 light emitting structure.
  • the second insulating layer 3142 may be disposed on the second electrode 3160 around the P2 light emitting structure.
  • the second insulating layer 3314 may be disposed between the P1 light emitting structure and the P2 light emitting structure.
  • the second insulating layer 3314 may be disposed on the first conductivity type DBR layer 3113.
  • the second insulating layer 3314 may be disposed on the connection electrode 3160b of the second electrode 3160 between the P1 light emitting structure and the P2 light emitting structure.
  • the second insulating layer 3142 may expose an upper surface of the second electrode 3160 disposed on the upper surface of the P1 light emitting structure.
  • the second insulating layer 3142 may expose an upper surface of the upper electrode 3160a disposed on the upper surface of the second DBR layer 3120a.
  • the second insulating layer 3314 may expose an upper surface of the second electrode 3160 disposed on the upper surface of the P2 light emitting structure.
  • the second insulating layer 3142 may expose the upper surface of the upper electrode 3160a disposed on the upper surface of the fourth DBR layer 3120b.
  • the second insulating layer 3142 is disposed between the plurality of light emitting structures P3, P4,... In the region where the first bonding pad 3155 is disposed.
  • An upper surface of the first electrode 3150 may be exposed.
  • an upper surface of the second electrode 3160 disposed on the plurality of light emitting structures P1, P2,... Is exposed in the region where the second bonding pad 3165 is disposed. Can be provided.
  • the second insulating layer 3314 may have an upper surface of the second electrode 3160 that physically connects a plurality of light emitting structures in a region where the second bonding pad 3165 is disposed. It can be arranged to be exposed.
  • the second insulating layer 3314 may be disposed to selectively expose the connection electrode 3160b of the linear second electrode 3160 disposed on the first conductivity type DBR layer 3113. Can be.
  • the second insulating layer 3314 may be disposed on the upper surface of the connection electrode 3160b connecting the P1 light emitting structure and the P2 light emitting structure so that the second electrode 3160 is not exposed.
  • the second insulating layer 3314 may be disposed to expose an upper surface of the connection electrode 3160b connecting the P1 light emitting structure to the P5 light emitting structure. Formation of the second insulating layer 3314 will be described further with reference to a method of manufacturing a semiconductor device according to an embodiment.
  • the semiconductor device 3200 may include a first bonding pad 3155 and a second bonding pad 3165 as illustrated in FIGS. 32 and 33.
  • the first bonding pad 3155 may be electrically connected to the first conductivity type DBR layers of the plurality of light emitting structures P1, P2, P3, P4, P5,...
  • the second bonding pad 3165 may be electrically connected to a second conductive DBR layer of the light emitting structures P1, P2, P3, P4, P5,...
  • the first bonding pad 3155 may be disposed on the second insulating layer 3314.
  • the first bonding pad 3155 may be electrically connected to the first electrode 3150.
  • the first bonding pad 3155 may be connected to the first electrode 3150 exposed through the first insulating layer 3141 and the second insulating layer 3314.
  • the first bonding pad 3155 may expose the first electrode 3150 exposed through the first insulating layer 3141 and the second insulating layer 3314 around the P3 light emitting structure and the P4 light emitting structure. May be in direct contact with the top surface of the backplane.
  • the second bonding pad 3165 may be disposed on the second insulating layer 3314.
  • the second bonding pad 3165 may be electrically connected to the second electrode 3160 disposed on the upper surface of the P1 light emitting structure.
  • the second bonding pad 3165 may be in direct contact with an upper surface of the upper electrode 3160a disposed on the second DBR layer 3120a.
  • the second bonding pad 3165 may be electrically connected to the second electrode 3160 disposed on the upper surface of the P2 light emitting structure.
  • the second bonding pad 3165 may be in direct contact with an upper surface of the upper electrode 3160a disposed on the fourth DBR layer 3120b.
  • FIGS. 32 and 35 a semiconductor device 3200 according to an embodiment will be further described with reference to a P3 light emitting structure and a P4 light emitting structure disposed under the first bonding pad 3155.
  • 34 is a cross-sectional view taken along line B-B of the semiconductor device of FIG. 32.
  • the description of the semiconductor device according to the exemplary embodiment with reference to FIGS. 32 and 34 the description of the matters overlapping with those described above may be omitted.
  • the semiconductor device 3200 may include a plurality of light emitting structures P3, P4,..., Disposed under the first bonding pad 3155.
  • the plurality of light emitting structures P3, P4,... May include light emitting apertures 3130c, 3130d,... That emit light.
  • the plurality of light emitting structures P3, P4,... May be spaced apart from each other.
  • the light emitting apertures 3130c, 3130d,... May be provided in diameters of several micrometers to several tens of micrometers.
  • the P3 light emitting structure may include a fifth DBR layer 3110c of the first conductivity type, a sixth DBR layer 3120c of the second conductivity type, and a third active layer 3115c.
  • the third active layer 3115c may be disposed between the fifth DBR layer 3110c and the sixth DBR layer 3120c.
  • the third active layer 3115c may be disposed on the fifth DBR layer 3110c
  • the sixth DBR layer 3120c may be disposed on the third active layer 3115c.
  • the P3 light emitting structure may further include a third aperture layer 3117c disposed between the third active layer 3115c and the sixth DBR layer 3120c.
  • the P4 light emitting structure may include a seventh DBR layer 3110d of the first conductivity type, an eighth DBR layer 3120d of the second conductivity type, and a fourth active layer 3115d.
  • the fourth active layer 3115d may be disposed between the seventh DBR layer 3110d and the eighth DBR layer 3120d.
  • the fourth active layer 3115d may be disposed on the seventh DBR layer 3110d
  • the eighth DBR layer 3120d may be disposed on the fourth active layer 3115d.
  • the P4 light emitting structure may further include a fourth aperture layer 3117d disposed between the fourth active layer 3115d and the eighth DBR layer 3120d.
  • the first conductivity type DBR layer 3113 may be disposed between the fifth DBR layer 3110c of the P3 light emitting structure and the seventh DBR layer 3110d of the P4 light emitting structure.
  • the fifth DBR layer 3110c and the seventh DBR layer 3110d may be physically connected by the first conductivity type DBR layer 3113.
  • an upper surface of the first conductivity type DBR layer 3113 and an upper surface of the fifth DBR layer 3110c may be disposed on the same horizontal surface.
  • An upper surface of the first conductivity type DBR layer 3113 and an upper surface of the seventh DBR layer 3110d may be disposed on the same horizontal surface.
  • the third active layer 3115c of the P3 light emitting structure and the fourth active layer 3115d of the P4 light emitting structure may be spaced apart from each other.
  • the sixth DBR layer 3120c of the P3 light emitting structure and the eighth DBR layer 3120d of the P4 light emitting structure may be spaced apart from each other.
  • the semiconductor device 3200 may include the first insulating layer 3141 as illustrated in FIGS. 32 and 34.
  • the first insulating layer 3141 may be disposed on side surfaces of the P3 light emitting structure.
  • the first insulating layer 3141 may be disposed to surround a side circumference of the P3 light emitting structure.
  • the first insulating layer 3141 may be disposed on side surfaces of the P4 light emitting structure.
  • the first insulating layer 3141 may be disposed to surround a side circumference of the P4 light emitting structure.
  • first insulating layer 3141 may be disposed between the P3 light emitting structure and the P4 light emitting structure.
  • the first insulating layer 3141 may be disposed on the first conductivity type DBR layer 3113.
  • the first insulating layer 3141 may expose an upper surface of the P3 light emitting structure.
  • the first insulating layer 3141 may expose an upper surface of the sixth DBR layer 3120c of the P3 light emitting structure.
  • the first insulating layer 3141 may expose an upper surface of the P4 light emitting structure.
  • the first insulating layer 3141 may expose an upper surface of the eighth DBR layer 3120d of the P4 light emitting structure.
  • the semiconductor device 3200 may include the first electrode 3150, as illustrated in FIGS. 32 and 34.
  • the first electrode 3150 may be disposed around the plurality of light emitting structures P3, P4,...
  • the first electrode 3150 may include a plurality of openings exposing the plurality of light emitting structures P3, P4,...
  • the first electrode 3150 may be disposed on the first conductivity type DBR layer 3113.
  • the first electrode 3150 may be electrically connected to the fifth DBR layer 3110c.
  • the first electrode 3150 may be electrically connected to the seventh DBR layer 3110d.
  • the first electrode 3150 may be disposed under the first insulating layer 3141.
  • the first electrode 3150 may be disposed under the first insulating layer 3141 in a region between the P3 light emitting structure and the P4 light emitting structure.
  • the first electrode 3150 may be disposed between the first insulating layer 3141 and the first conductivity type DBR layer 3113 in a region between the P3 light emitting structure and the P4 light emitting structure.
  • the semiconductor device 3200 may include the second electrode 3160 as illustrated in FIGS. 32 and 34.
  • the second electrode 3160 may be disposed on the first insulating layer 3141.
  • the second electrode 3160 is an upper electrode 3160a disposed on the upper surfaces of the plurality of light emitting structures P1, P2, P3, P4, P5,..., And a connection electrode connecting the upper electrode 3160a. 3160b.
  • the second electrode 3160 may be disposed on the side surface of the P3 light emitting structure.
  • the second electrode 3160 may be disposed on an upper surface of the P3 light emitting structure.
  • the upper electrode 3160a of the second electrode 3160 may be disposed on the sixth DBR layer 3120c of the P3 light emitting structure.
  • the upper electrode 3160a of the second electrode 3160 may be in direct contact with the upper surface of the sixth DBR layer 3120c.
  • the second electrode 3160 may be disposed on a side surface of the P4 light emitting structure.
  • the second electrode 3160 may be disposed on an upper surface of the P4 light emitting structure.
  • the upper electrode 3160a of the second electrode 3160 may be disposed on the sixth DBR layer 3120d of the P4 light emitting structure.
  • the upper electrode 3160a of the second electrode 3160 may be disposed in direct contact with an upper surface of the sixth DBR layer 3120d.
  • the second electrode 3160 may be disposed between the P3 light emitting structure and the P4 light emitting structure.
  • the connection electrode 3160b of the second electrode 3160 may be disposed on the first insulating layer 3141 in a region between the P3 light emitting structure and the P4 light emitting structure.
  • the second electrode 3160 may connect upper surfaces of the plurality of light emitting structures P1, P2, P3, P4, P5,...
  • the second electrode 3160 may be physically connected to each of the second conductivity type DBR layers of the plurality of light emitting structures P1, P2, P3, P4, P5,... That is, the second electrode 3160 is disposed under the first bonding pad 3155 as well as the top surfaces of the plurality of light emitting structures P1, P2,..., Disposed under the second bonding pad 3165.
  • the upper surfaces of the light emitting structures P3, P4,... May also be physically connected.
  • connection electrode 3160b of the second electrode 3160 may be provided in a line shape having a constant line width, as shown in FIG. 32.
  • shape of the connection electrode 3160b of the second electrode 3160 may be modified in various ways.
  • the semiconductor device 3200 may include a second insulating layer 3314 as illustrated in FIGS. 32 and 34.
  • the second insulating layer 3142 may be disposed on the second electrode 3160.
  • the second insulating layer 3142 may be disposed on the first insulating layer 3141.
  • the second insulating layer 3142 may be disposed around the P3 light emitting structure.
  • the second insulating layer 3142 may be disposed on the second electrode 3160 around the P3 light emitting structure.
  • the second insulating layer 3142 may be disposed around the P4 light emitting structure.
  • the second insulating layer 3142 may be disposed on the second electrode 3160 around the P4 light emitting structure.
  • the second insulating layer 3314 may be disposed between the P3 light emitting structure and the P4 light emitting structure.
  • the second insulating layer 3314 may be disposed on the first conductivity type DBR layer 3113.
  • the second insulating layer 3314 may be disposed on the connection electrode 3160b of the second electrode 3160 between the P3 light emitting structure and the P4 light emitting structure.
  • the second insulating layer 3314 may also be disposed on the top surface of the second electrode 3160 disposed on the top surface of the P3 light emitting structure.
  • the second insulating layer 3142 may also be disposed on the upper surface of the upper electrode 3160a disposed on the upper surface of the sixth DBR layer 3120c.
  • the second insulating layer 3142 may also be disposed on the top surface of the second electrode 3160 disposed on the top surface of the P4 light emitting structure.
  • the second insulating layer 3142 may also be disposed on the upper surface of the upper electrode 3160a disposed on the upper surface of the eighth DBR layer 3120d.
  • the second insulating layer 3142 is disposed between the plurality of light emitting structures P3, P4,... In the region where the first bonding pad 3155 is disposed.
  • An upper surface of the first electrode 3150 may be exposed.
  • an upper surface of the second electrode 3160 disposed on the plurality of light emitting structures P1, P2,... Is exposed in a region where the second bonding pad 3165 is disposed. Can be provided.
  • the second insulating layer 3314 may have an upper surface of the second electrode 3160 that physically connects a plurality of light emitting structures in a region where the second bonding pad 3165 is disposed. It can be arranged to be exposed.
  • the second insulating layer 3314 may be disposed to selectively expose the connection electrode 3160b of the linear second electrode 3160 disposed on the first conductive DBR layer 3113. have.
  • the second insulating layer 3314 may be disposed on the upper surface of the connection electrode 3160b connecting the P1 light emitting structure and the P2 light emitting structure so that the second electrode 3160 is not exposed.
  • the second insulating layer 3314 may be disposed to expose an upper surface of the connection electrode 3160b connecting the P1 light emitting structure to the P5 light emitting structure. Formation of the second insulating layer 3314 will be described further with reference to a method of manufacturing a semiconductor device according to an embodiment.
  • the semiconductor device 3200 may include a first bonding pad 3155 and a second bonding pad 3165 as illustrated in FIGS. 32 and 34.
  • the first bonding pad 3155 may be electrically connected to the first conductivity type DBR layers of the plurality of light emitting structures P1, P2, P3, P4, P5,...
  • the second bonding pad 3165 may be electrically connected to a second conductive DBR layer of the light emitting structures P1, P2, P3, P4, P5,...
  • the first bonding pad 3155 may be disposed on the second insulating layer 3314.
  • the first bonding pad 3155 may be electrically connected to the first electrode 3150.
  • the first bonding pad 3155 may be connected to the first electrode 3150 exposed through the first insulating layer 3141 and the second insulating layer 3314. .
  • An electrical connection between the first bonding pad 3155 and the first electrode 3150 according to an embodiment will be described later with reference to FIG. 35.
  • the second bonding pad 3165 may be disposed on the second insulating layer 3314.
  • the second bonding pad 3165 may be electrically connected to an upper surface of the P3 light emitting structure and the second electrode 3160 disposed on an upper surface of the P4 light emitting structure.
  • 35 is a cross-sectional view taken along line C-C of the semiconductor device of FIG. 32.
  • the description of the semiconductor device according to the exemplary embodiment with reference to FIGS. 32 and 35 the description of the matters overlapping with those described above may be omitted.
  • the semiconductor device 3200 may include a plurality of light emitting structures P3, P4,..., Disposed under the first bonding pad 3155.
  • the P3 light emitting structure according to the embodiment may include a fifth DBR layer 3110c of the first conductivity type, a sixth DBR layer 3120c of the second conductivity type, and a third active layer 3115c.
  • the semiconductor device 3200 may include a first conductivity type DBR layer 3113 extending from the fifth DBR layer 3110c in the circumferential direction of the P3 light emitting structure. It may include.
  • the first conductivity type DBR layer 3113 may be physically connected to the fifth DBR layer 3110c.
  • an upper surface of the first conductivity type DBR layer 3113 and an upper surface of the fifth DBR layer 3110c may be disposed on the same horizontal surface.
  • the semiconductor device 3200 may include the first electrode 3150, as illustrated in FIGS. 32 and 35.
  • the first electrode 3150 may be disposed around the P3 light emitting structure and around the P4 light emitting structure.
  • the first electrode 3150 may include a plurality of openings that expose the plurality of light emitting structures P1, P2, P3, P4, P5,...
  • the first electrode 3150 may be disposed on the first conductivity type DBR layer 3113.
  • the first electrode 3150 may be electrically connected to the fifth DBR layer 3110c.
  • the first electrode 3150 may be disposed on the first conductivity type DBR layer 3113 around the P3 light emitting structure.
  • the semiconductor device 3200 may include the first insulating layer 3141 as illustrated in FIGS. 32 and 35.
  • the first insulating layer 3141 may be disposed on side surfaces of the P3 light emitting structure.
  • the first insulating layer 3141 may be disposed to surround a side circumference of the P3 light emitting structure.
  • the first insulating layer 3141 may expose an upper surface of the P3 light emitting structure.
  • the first insulating layer 3141 may expose an upper surface of the sixth DBR layer 3120c of the P3 light emitting structure.
  • the first insulating layer 3141 may be disposed on the first electrode 3150.
  • the first insulating layer 3141 may expose a partial region of the first electrode 3150.
  • the first insulating layer 3141 may include an opening that exposes an upper surface of the first electrode 3150 around the P3 light emitting structure.
  • the first insulating layer 3141 may expose an upper surface of the first electrode 3150 disposed on the first conductive DBR layer 3113 around the P3 light emitting structure.
  • the semiconductor device 3200 may include the second electrode 3160 as illustrated in FIGS. 32 and 35.
  • the second electrode 3160 may be electrically connected to a second conductive DBR layer of the plurality of light emitting structures P1, P2, P3, P4, P5,...
  • the second electrode 3160 is an upper electrode 3160a disposed on the upper surfaces of the plurality of light emitting structures P1, P2, P3, P4, P5,..., And a connection electrode connecting the upper electrode 3160a. 3160b.
  • the second electrode 3160 may be disposed on an upper surface of the P3 light emitting structure.
  • the upper electrode 3160a of the second electrode 3160 may be disposed on the sixth DBR layer 3120c of the P3 light emitting structure.
  • the upper electrode 3160a of the second electrode 3160 may be in direct contact with the upper surface of the sixth DBR layer 3120c.
  • connection electrode 3160b of the second electrode 3160 connects upper surfaces of the plurality of light emitting structures P1, P2, P3, P4, P5,... You can.
  • the second electrode 3160 may be physically connected to each of the second conductivity type DBR layers of the plurality of light emitting structures P1, P2, P3, P4, P5,... That is, the second electrode 3160 is disposed under the first bonding pad 3155 as well as the top surfaces of the plurality of light emitting structures P1, P2,..., Disposed under the second bonding pad 3165. It may also be physically connected to the upper surface of the plurality of light emitting structures (P3, P4, ).
  • connection electrode 3160b of the second electrode 3160 may be provided in a line shape having a constant line width, as shown in FIG. 32.
  • shape of the connection electrode 3160b of the second electrode 3160 may be modified in various ways.
  • the semiconductor device 3200 may include a second insulating layer 3142 as illustrated in FIGS. 32 and 35.
  • the second insulating layer 3142 may be disposed on the second electrode 3160.
  • the second insulating layer 3142 may be disposed on the first insulating layer 3141.
  • the second insulating layer 3142 may be disposed around the P3 light emitting structure.
  • the second insulating layer 3142 may be disposed on the first insulating layer 3141 around the P3 light emitting structure.
  • the second insulating layer 3314 may be disposed on the P3 light emitting structure.
  • the second insulating layer 3142 may be disposed on the second electrode 3160 disposed on the sixth DBR layer 3120c.
  • the second insulating layer 3314 may include an opening that exposes a partial region of the first electrode 3150. .
  • the second insulating layer 3142 may expose an upper surface of the first electrode 3150 around the P3 light emitting structure.
  • the second insulating layer 3142 may expose an upper surface of the first electrode 3150 disposed on the first conductivity type DBR layer 3113 around the P3 light emitting structure.
  • the opening provided by the second insulating layer 3314 may be disposed on a region between the connection electrodes 3160b.
  • An upper surface of the first electrode 3150 disposed at the upper surface of the first electrode 3150 may be exposed.
  • the second insulating layer 3314 may have an upper surface of the second electrode 3160 that physically connects a plurality of light emitting structures in a region where the second bonding pad 3165 is disposed. It can be arranged to be exposed.
  • the second insulating layer 3314 may be disposed to selectively expose the connection electrode 3160b of the linear second electrode 3160 disposed on the first conductivity type DBR layer 3113. Can be.
  • the second insulating layer 3314 may be disposed on the upper surface of the connection electrode 3160b connecting the P1 light emitting structure and the P2 light emitting structure so that the second electrode 3160 is not exposed.
  • the second insulating layer 3314 may be disposed to expose an upper surface of the connection electrode 3160b connecting the P1 light emitting structure to the P5 light emitting structure. Formation of the second insulating layer 3314 will be described further with reference to a method of manufacturing a semiconductor device according to an embodiment.
  • the semiconductor device 3200 may include a first bonding pad 3155 and a second bonding pad 3165 as illustrated in FIGS. 32 and 35.
  • the first bonding pad 3155 may be electrically connected to the first conductivity type DBR layers of the plurality of light emitting structures P1, P2, P3, P4, P5,...
  • the second bonding pad 3165 may be electrically connected to a second conductive DBR layer of the light emitting structures P1, P2, P3, P4, P5,...
  • the first bonding pad 3155 may be disposed on the second insulating layer 3314.
  • the first bonding pad 3155 may be electrically connected to the first electrode 3150.
  • the first bonding pad 3155 may be disposed on the P3 light emitting structure as illustrated in FIGS. 32 and 35.
  • the first bonding pad 3155 may be connected to the first electrode 3150 through an opening provided by the first insulating layer 3141 and the second insulating layer 3314.
  • an opening provided by the first insulating layer 3141 and the second insulating layer 3314 may be disposed in an area between the connection electrode 3160b.
  • the first bonding pad 3155 may be connected to the first electrode 3150 disposed on the first conductivity type DBR layer 3113 around the P3 light emitting structure.
  • the first bonding pad 3155 may be in direct contact with an upper surface of the first electrode 3150 disposed on the first conductivity type DBR layer 3113.
  • a lower surface of the first bonding pad 3155 may be in direct contact with an upper surface of the first electrode 3150 disposed on the first conductive DBR layer 3113.
  • the second bonding pad 3165 may be disposed on the second insulating layer 3314.
  • the second bonding pad 3165 may be electrically connected to the second electrode 3160 disposed on the upper surface of the P3 light emitting structure.
  • a lower surface of the second bonding pad 3165 may be in direct contact with an upper surface of the upper electrode 3160a disposed on the P3 light emitting structure.
  • the semiconductor device 3200 may include a plurality of light emitting structures P3, P4,..., Disposed under the first bonding pad 3155.
  • the P3 light emitting structure according to the embodiment may include a fifth DBR layer 3110c of the first conductivity type, a sixth DBR layer 3120c of the second conductivity type, and a third active layer 3115c.
  • the semiconductor device 3200 may include a plurality of light emitting structures P1, P2,..., Disposed under the second bonding pad 3165.
  • the P1 light emitting structure according to the embodiment may include a first DBR layer 3110a of a first conductivity type, a second DBR layer 3120a of a second conductivity type, and a first active layer 3115a.
  • the semiconductor device 3200 may include a first electrode 3150 and a second electrode 3160.
  • the first electrode 3150 may include a plurality of openings that expose the plurality of light emitting structures P1, P2, P3, P4, P5,...
  • the second electrode 3160 is an upper electrode 3160a disposed on the upper surfaces of the plurality of light emitting structures P1, P2, P3, P4, P5,..., And a connection electrode connecting the upper electrode 3160a. 3160b.
  • the first electrode 3150 may be electrically connected to the first DBR layer 3110a and the fifth DBR layer 3110c.
  • the first electrode 3150 may be disposed around the P1 light emitting structure.
  • the first electrode 3150 may be disposed around the P3 light emitting structure.
  • the first electrode 3150 may be disposed between the P1 light emitting structure and the P3 light emitting structure.
  • the second electrode 3160 may be electrically connected to the second DBR layer 3120a and the sixth DBR layer 3120c.
  • the second electrode 3160 may be disposed on the side surface of the P1 light emitting structure.
  • the second electrode 3160 may be disposed on an upper surface of the second DBR layer 3120a.
  • the lower surface of the upper electrode 3160a may be disposed in direct contact with the upper surface of the second DBR layer 3120a.
  • the second electrode 3160 may be disposed on an upper surface of the sixth DBR layer 3120c.
  • the lower surface of the upper electrode 3160a may be disposed in direct contact with the upper surface of the sixth DBR layer 3120c.
  • the first bonding pad 3155 may be disposed on the P3 light emitting structure as shown in FIGS. 32 and 35.
  • the first bonding pad 3155 may be electrically connected to the first electrode 3150.
  • the bottom surface of the first bonding pad 3155 may be disposed in direct contact with the top surface of the first electrode 3150.
  • the second bonding pad 3165 may be disposed on the P1 light emitting structure as illustrated in FIGS. 32 and 34.
  • the second bonding pad 3165 may be electrically connected to the second electrode 3160.
  • a lower surface of the second bonding pad 3165 may be in direct contact with an upper surface of the second electrode 3160.
  • the second electrode 3160 according to the embodiment may be disposed in contact with an upper surface of the second DBR layer 3120a.
  • the lower surface of the upper electrode 3160a of the second electrode 3160 may be disposed in direct contact with the upper surface of the second DBR layer 3120a.
  • the second electrode 3160 according to the embodiment may be disposed in contact with an upper surface of the sixth DBR layer 3120c.
  • the lower surface of the upper electrode 3160a of the second electrode 3160 may be disposed in direct contact with the upper surface of the sixth DBR layer 3120c.
  • the second electrode 3160 may be disposed on the first electrode 3150 between the P1 light emitting structure and the P3 light emitting structure.
  • the second electrode 3160 may be disposed on the first electrode 3150 around the P1 light emitting structure.
  • the connection electrode 3160b may be disposed on the first electrode 3150 around the P1 light emitting structure.
  • the second electrode 3160 may be disposed on the first conductivity type DBR layer 3113 around the P1 light emitting structure.
  • the connection electrode 3160b may be disposed on the first conductivity type DBR layer 3113 around the P1 light emitting structure.
  • the first conductivity type DBR layer 3113 may physically connect the first DBR layer 3110a and the fifth DBR layer 3110c.
  • the first electrode 3150 may be in contact with an upper surface of the first conductivity type DBR layer 3113.
  • the bottom surface of the first electrode 3150 may be disposed in direct contact with the top surface of the first conductivity type DBR layer 3113.
  • the first bonding pad 3155 may be in contact with an upper surface of the first electrode 3150 in a region where the first conductivity type DBR layer 3113 is provided.
  • a lower surface of the first bonding pad 3155 may be in direct contact with an upper surface of the first electrode 3150.
  • the first bonding pad 3155 may directly contact the upper surface of the first electrode 3150 through an opening provided by the first insulating layer 3141 and the second insulating layer 3314.
  • an opening provided by the first insulating layer 3141 and the second insulating layer 3314 may be disposed in an area between the connection electrode 3160b.
  • the semiconductor device 3200 may further include a substrate 3105 as illustrated in FIGS. 32 to 35.
  • a plurality of light emitting structures P1, P2, P3, P4, P5,... May be disposed on the substrate 3105.
  • the substrate 3105 may be a growth substrate on which the plurality of light emitting structures P1, P2, P3, P4, P5,...
  • the substrate 3105 may be an intrinsic semiconductor substrate.
  • the light emitting structures P1, P2, P3, P4, P5,... May be formed through the first bonding pads 3155 and the second bonding pads 3165.
  • Power can be provided.
  • the first electrode 3150 may be disposed on an upper surface of the first conductivity type DBR layer of the plurality of light emitting structures P1, P2, P3, P4, P5,...
  • the second electrode 3160 may be disposed on an upper surface of the second conductivity type DBR layer of the plurality of light emitting structures P1, P2, P3, P4, P5...
  • the substrate 3105 since power is supplied to the plurality of light emitting structures P1, P2, P3, P4, P5,..., Power does not need to be applied through the lower surface of the substrate 3105.
  • the substrate 3105 when power is to be applied through the lower surface of the substrate, the substrate 3105 must be provided as a conductive substrate.
  • the substrate 3105 may be a conductive substrate or an insulating substrate.
  • the substrate 3105 may be provided as an intrinsic semiconductor substrate.
  • the substrate 3105 is a plurality of light emitting structures (P1, P2, P3, P4, P5, ...) is grown on a growth substrate, the growth substrate is removed and the plurality of light emitting structures (P1, P2, P3) , P4, P5, ).
  • the semiconductor device 3200 according to the embodiment may be implemented to emit light in a downward direction of the semiconductor device 3200. That is, according to the semiconductor device 3200 according to the embodiment, light is emitted from the active layer forming the plurality of light emitting structures P1, P2, P3, P4, P5,... Can be. Light may be emitted from an active layer forming the plurality of light emitting structures P1, P2, P3, P4, P5,... In the direction in which the substrate 3105 is disposed.
  • the second electrode 3160 is disposed on an upper surface of the second conductive DBR layer of the plurality of light emitting structures P1, P2, P3, P4, P5,...
  • the second bonding pads 3165 are disposed on and in contact with the 3160.
  • the first electrode 3150 is disposed on an upper surface of the first conductive DBR layer of the plurality of light emitting structures P1, P2, P3, P4, P5,..., And is disposed on the first electrode 3150.
  • the first bonding pads 3155 are in contact with each other. Accordingly, heat generated from the plurality of light emitting structures P1, P2, P3, P4, P5,... Through the first bonding pad 3155 and the second bonding pad 3165 may be effectively discharged to the outside. Can be.
  • the light emitting structures P1, P2, P3, P4, P5, and the like may be connected to an external heat dissipation substrate through the first bonding pad 3155 and the second bonding pad 3165. It is possible to effectively release the heat generated in%) to the outside. Therefore, according to the embodiment, since the heat generated by the semiconductor device 3200 can be effectively discharged to the outside, the power change efficiency PCE can be improved.
  • a second conductivity type DBR layer provided in the lower region of the plurality of light emitting structures P1, P2, P3, P4, P5,... It was chosen smaller than the reflectance of the conductive DBR layer. Accordingly, light generated by the plurality of light emitting structures P1, P2, P3, P4, P5,... May be emitted toward the substrate 3105 of the semiconductor device 3200.
  • the first insulating layer 3141 may be provided as a DBR layer.
  • the second insulating layer 3142 may be provided as a DBR layer.
  • at least one of the first insulating layer 3141 and the second insulating layer 3142 may be provided as a DBR layer. Accordingly, light generated by the plurality of light emitting structures P1, P2, P3, P4, P5,... Is reflected from the first insulating layer 3141 and the second insulating layer 3314 disposed thereon. It can be effectively extracted in the downward direction.
  • At least one of the first insulating layer (3141) and the second insulating layer 3142 can be provided to the DBR layer is SiO 2 and TiO 2 are formed are stacked in a plurality of layers.
  • at least one of the first insulating layer 3141 and the second insulating layer 3314 may be provided as a DBR layer formed by stacking Ta 2 O 3 and SiO 2 in a plurality of layers.
  • at least one of the first insulating layer 3141 and the second insulating layer 3142 may be provided as a DBR layer formed by stacking SiO 2 and Si 3 N 4 in a plurality of layers.
  • the substrate should be conductive. Accordingly, when a conductive semiconductor substrate is applied, dopants are added to the substrate to improve conductivity. However, the dopant added to the substrate may cause absorption and scattering of emitted light, which may cause a decrease in power conversion efficiency (PCE).
  • PCE power conversion efficiency
  • the substrate 3105 does not have to be a conductive substrate, a separate dopant may not be added to the substrate 3105. Accordingly, the dopant does not need to be added to the substrate 3105 according to the embodiment, so that the absorption and scattering caused by the dopant in the substrate 3105 may be reduced. Therefore, according to the embodiment, it is possible to effectively provide the light generated in the plurality of light emitting structures (P1, P2, P3, P4, P5, ...) in the downward direction, and to improve the power conversion efficiency (PCE) do.
  • P1, P2, P3, P4, P5, the power conversion efficiency
  • the semiconductor device 3200 may further include an antireflection layer provided on the lower surface of the substrate 3105.
  • the antireflective layer may improve light loss due to reflection by preventing and transmitting the light emitted from the semiconductor device 3200 from being reflected from the surface of the substrate 3105.
  • a bonding pad is disposed in an outer region of an upper portion of a substrate as a method for providing power to a plurality of light emitting structures. Accordingly, there is a loss in which the light emitting structure is not formed as much as the area where the bonding pad is to be disposed.
  • the bonding pad is provided on the region where the light emitting structure is formed, a separate space for forming the bonding pad may not be provided in the outer region of the upper portion of the substrate. Accordingly, according to the semiconductor device according to the embodiment, since the area of the substrate on which the semiconductor device is formed can be reduced, the number of semiconductor devices that can be manufactured with respect to the same area of the wafer can be increased.
  • FIGS. 36A to 36D illustrate an example in which a light emitting structure is formed in a method of manufacturing a semiconductor device according to an embodiment of the present invention.
  • 36A is a plan view illustrating a step of forming a light emitting structure according to a method of fabricating a semiconductor device according to an embodiment.
  • FIG. 36B is a cross-sectional view taken along line AA of the semiconductor device according to the embodiment shown in FIG. 36A.
  • FIG. 36D is a cross-sectional view taken along line CC of the semiconductor device according to the exemplary embodiment illustrated in FIG. 36A.
  • a plurality of light emitting structures P1, P2, P3, P4, P5,... May be formed on the substrate 3105.
  • the substrate 3105 may be any one selected from an intrinsic semiconductor substrate, a conductive substrate, and an insulating substrate.
  • the substrate 3105 may be a GaAs intrinsic semiconductor substrate.
  • the substrate 3105 may include copper (Cu), gold (Au), nickel (Ni), molybdenum (Mo), copper-tungsten (Cu-W), and carrier wafers (eg, Si, Ge, AlN, GaAs, ZnO, SiC, etc.) may be provided at least one selected from conductive materials.
  • a first conductivity type DBR layer, an active layer, and a second conductivity type DBR layer may be sequentially formed on the substrate 3105.
  • the plurality of light emitting structures P1, P2, P3, P4, P5,... May be formed through mesa etching of the second conductive DBR layer and the active layer.
  • the plurality of light emitting structures P1, P2, P3, P4,... The first conductive DBR layers 3110a, 3110b, 3110c, 3110d, ..., active layers 3115a, 3115b, 3115c, 3115d, ..., aperture layer (3117a, 3117b, 3117c, 3117d, ...), and the second conductivity type DBR layers 3120a, 3120b, 3120c, 3120d,...
  • a first conductivity type DBR layer 3113 may be provided around the plurality of light emitting structures P1, P2, P3, P4, P5,...
  • the first conductivity type DBR layer 3113 may be disposed in an area between the plurality of light emitting structures P1, P2, P3, P4, P5,...
  • the plurality of light emitting structures P1, P2, P3, P4,... May be grown into a plurality of compound semiconductor layers.
  • the plurality of light emitting structures P1, P2, P3, P4, ... are electron beam evaporators, physical vapor deposition (PVD), chemical vapor deposition (CVD), plasma laser deposition (PLD), and dual-type thermal evaporators. It may be formed by evaporator (sputtering), metal organic chemical vapor deposition (MOCVD).
  • the first conductivity type DBR layers 3110a, 3110b, 3110c, 3110d,... which constitute the plurality of light emitting structures P1, P2, P3, P4,..., Group 3-5 doped with a dopant of a first conductivity type It may be provided as at least one of the compound semiconductor of the group or group 2-6.
  • the first conductivity type DBR layer 3110a, 3110b, 3110c, 3110d, ... may be one of a group including GaAs, GaAl, InP, InAs, GaP.
  • the first conductivity type DBR layers 3110a, 3110b, 3110c, 3110d, ... may be n-type semiconductor layers doped with n-type dopants, such as Si, Ge, Sn, Se, Te, etc., of a first conductivity type. Can be.
  • the first conductivity type DBR layers 3110a, 3110b, 3110c, 3110d,... May be DBR layers having a ⁇ / 4n thickness by alternately arranging different semiconductor layers.
  • the active layers 3115a, 3115b, 3115c, 3115d,... which constitute the plurality of light emitting structures P1, P2, P3, P4,... Are provided as at least one of a group 3-5 or 2-6 group compound semiconductor. Can be.
  • the active layers 3115a, 3115b, 3115c, 3115d, ... may be one of a group including GaAs, GaAl, InP, InAs, GaP.
  • the active layers 3115a, 3115b, 3115c, 3115d,... are implemented in a multi-well structure
  • the active layers 3115a, 3115b, 3115c, 3115d,... Alternately have a plurality of well layers and a plurality of barrier layers arranged alternately. It may include.
  • the plurality of well layers may be provided as, for example, a semiconductor material having a composition formula of InpGa1-pAs (0 ⁇ p ⁇ 1).
  • the barrier layer may be disposed of a semiconductor material having a compositional formula of, for example, InqGa1-qAs (0 ⁇ q q ⁇ 1).
  • the aperture layers 3117a, 3117b, 3117c, 3117d,... which constitute the plurality of light emitting structures P1, P2, P3, P4,... Are disposed on the active layers 3115a, 3115b, 3115c, 3115d,... Can be.
  • the aperture layers 3117a, 3117b, 3117c, 3117d,... May have circular openings in a central portion thereof.
  • the aperture layers 3117a, 3117b, 3117c, 3117d,... May include a function of limiting current movement so that current is concentrated in the center of the active layers 3115a, 3115b, 3115c, 3115d,... That is, the aperture layers 3117a, 3117b, 3117c, 3117d, ...
  • the aperture layers 3117a, 3117b, 3117c, 3117d,... May include an insulating material such as SiO 2 or Al 2 O 3.
  • the second conductive DBR layers 3120a, 3120b, 3120c, 3120d,... which constitute the plurality of light emitting structures P1, P2, P3, P4,... Are group III-5 doped with a dopant of a second conductivity type. It may be provided as at least one of the compound semiconductor of the group or group 2-6.
  • the second conductivity type DBR layers 3120a, 3120b, 3120c, 3120d, ... may be one of a group including GaAs, GaAl, InP, InAs, GaP.
  • the second conductivity type DBR layers 3120a, 3120b, 3120c, 3120d,... For example, have a composition formula of Al x Ga 1-x As (0 ⁇ x ⁇ 1) / AlyGa 1-y As (0 ⁇ y ⁇ 1) It can be formed of a semiconductor material having.
  • the second conductivity type DBR layers 3120a, 3120b, 3120c, 3120d,... May be p-type semiconductor layers having p-type dopants such as Mg, Zn, Ca, Sr, and Ba.
  • the second conductivity type DBR layers 3120a, 3120b, 3120c, 3120d,... May be DBR layers having a ⁇ / 4n thickness by alternately disposing different semiconductor layers.
  • the second conductivity type DBR layers 3120a, 3120b, 3120c, 3120d,... May have greater reflectance than the first conductivity type DBR layers 3110a, 3110b, 3110c, 3110d,...
  • the second conductivity type DBR layers 3120a, 3120b, 3120c, 3120d, ... and the first conductivity type DBR layers 3110a, 3110b, 3110c, 3110d, ... resonate in a vertical direction by 90% or more of reflectance.
  • the cavity can be formed.
  • the generated light passes through the first conductivity type DBR layers 3110a, 3110b, 3110c, 3110d,..., Lower than the reflectivity of the second conductivity type DBR layers 3120a, 3120b, 3120c, 3120d,... Can be released.
  • the first electrode 3150 may be formed.
  • FIG. 37A to 37D are views illustrating an example in which a first electrode is formed in a method of manufacturing a semiconductor device according to an embodiment of the present invention.
  • 37A is a plan view illustrating a step of forming a first electrode according to a method of fabricating a semiconductor device according to an embodiment.
  • FIG. 37B is a cross-sectional view taken along line AA of the semiconductor device according to the embodiment shown in FIG. 37A.
  • 37A is a cross-sectional view taken along line BB of the semiconductor device according to the embodiment shown in FIG. 37A
  • FIG. 37D is a cross-sectional view taken along line CC of the semiconductor device according to the embodiment shown in FIG. 37A.
  • the first electrode 3150 may be formed around the plurality of light emitting structures P1, P2, P3, P4, P5,...
  • the first electrode 3150 is formed on the first conductivity type DBR layer 3113 and may include an opening that exposes the plurality of light emitting structures P1, P2, P3, P4, P5,...
  • the first electrode 3150 may be formed in a region between the plurality of light emitting structures P1, P2, P3, P4, P5,...
  • an area Ae of the first electrode 3150 may be larger than an area Am of the plurality of light emitting structures P1, P2, P3, P4, P5,...
  • the area Am of the plurality of light emitting structures P1, P2, P3, P4, P5, ... is the area of the active layers 3115a, 3115b, 3115c, 3115d, ... that remain unetched by mesa etching.
  • An area Am ratio (Am / Ae) of the light emitting structures P1, P2, P3, P4, P5, ... to the area Ae of the first electrode 3150 is, for example, 25%. Can be provided larger.
  • the number and diameter of the plurality of light emitting structures P1, P2, P3, P4, P5,... May be variously modified according to an application example.
  • the area Am of the plurality of light emitting structures P1, P2, P3, P4, P5,... With respect to the area Ae of the first electrode 3150 is Am / Ae. As 25% to 70%. According to another embodiment, the area Am of the plurality of light emitting structures P1, P2, P3, P4, P5,... With respect to the area Ae of the first electrode 3150 is Am / Ae. For example, 30% to 60%.
  • the number and diameter of the light emitting structures P1, P2, P3, P4, P5,... can be.
  • [Table 1] described above shows data for a semiconductor device provided with 621 light emitting structures as an example.
  • the first electrode 3150 may be formed of Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf, Ti, W, Cr, and a material composed of two or more alloys thereof. It may be formed of a material selected from the group containing.
  • the first electrode 3150 may be formed of one layer or a plurality of layers. For example, a plurality of metal layers may be applied as the reflective metal, and Cr or Ti may be applied as the first electrode 3150.
  • the first electrode 3150 may be formed of a Cr / Al / Ni / Au / Ti layer.
  • a first insulating layer 3141 may be formed on the first electrode 3150.
  • FIG. 38A to 38D illustrate an example in which a first insulating layer is formed in a method of manufacturing a semiconductor device according to an embodiment of the present invention.
  • FIG. 38A is a plan view illustrating a step in which a first insulating layer is formed according to a method of manufacturing a semiconductor device according to an embodiment.
  • 38A is a cross-sectional view taken along line BB of the semiconductor device according to the exemplary embodiment illustrated in FIG. 38A
  • FIG. 38D is a cross-sectional view taken along line CC of the semiconductor device according to the exemplary embodiment illustrated in FIG. 38A.
  • An insulating layer 3141 may be formed.
  • the first insulating layer 3141 may be formed on side surfaces of the plurality of light emitting structures P1, P2, P3, P4, P5,...
  • the first insulating layer 3141 may be formed on the first conductivity type DBR layer 3113.
  • the first insulating layer 3141 may be formed in an area between the plurality of light emitting structures P1, P2, P3, P4, P5,...
  • the first insulating layer 3141 may be provided as an insulating material.
  • the first insulating layer (3141) is SiO 2, TiO 2, Ta 2 O 5, SiO x, SiO x N y, Si 3 N 4 , Al 2 O 3 It may be formed of at least one material selected from the group containing.
  • the first insulating layer 3141 may be formed of a DBR layer. According to an embodiment, as the first insulating layer 3141 is provided as a DBR layer, light generated from a plurality of light emitting structures P1, P2, P3, P4, P5,... Is efficiently reflected and extracted downward. It becomes possible.
  • the first insulating layer 3141 may be provided as a DBR layer formed by stacking SiO 2 and TiO 2 into a plurality of layers.
  • the first insulating layer 3141 may be provided as a DBR layer formed by stacking Ta 2 O 3 and SiO 2 in a plurality of layers.
  • the first insulating layer 3141 may be provided as a DBR layer formed by stacking SiO 2 and Si 3 N 4 in a plurality of layers.
  • a second electrode 3160 may be formed on the first insulating layer 3141.
  • 39A to 39D are views illustrating an example in which a second electrode is formed in a method of manufacturing a semiconductor device according to an embodiment of the present invention.
  • 39A is a plan view illustrating a step of forming a second electrode according to a method of fabricating a semiconductor device according to an embodiment.
  • FIG. 39B is a cross-sectional view taken along line AA of the semiconductor device according to the embodiment shown in FIG. 39A.
  • 39A is a cross-sectional view taken along line BB of the semiconductor device according to the exemplary embodiment illustrated in FIG. 39A
  • FIG. 39D is a cross-sectional view taken along line CC of the semiconductor device according to the exemplary embodiment illustrated in FIG. 39A.
  • the second electrode 3160 including an upper electrode 3160a and a connection electrode 3160b may be formed on the first insulating layer 3141.
  • the upper electrode 3160a may be formed on an upper surface of the plurality of light emitting structures P1, P2, P3, P4, P5,... Exposed by the first insulating layer 3141.
  • the connection electrode 3160b may connect the upper electrode 3160a.
  • the upper electrode 3160a may be formed on an upper surface of the second conductivity type DBR layer forming the plurality of light emitting structures P1, P2, P3, P4, P5,.
  • the connection electrode 3160b may connect the upper electrodes 3160a disposed on the plurality of light emitting structures P1, P2, P3, P4, P5,...
  • the connection electrode 3160b may be formed in an area between the plurality of light emitting structures P1, P2, P3, P4, P5,...
  • connection electrode 3160b of the second electrode 3160 may be provided in a line shape having a constant line width.
  • shape of the connection electrode 3160b of the second electrode 3160 may be modified in various ways.
  • the second electrode 3160 may be formed of a material consisting of Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf, Ti, W, Cr, and alloys of two or more thereof. It may be formed of a material selected from the group containing.
  • the second electrode 3160 may be formed of one layer or a plurality of layers. For example, a plurality of metal layers may be applied to the second electrode 3160 as a reflective metal, and Cr or Ti may be applied as the adhesive layer.
  • the second electrode 3160 may be formed of a Cr / Al / Ni / Au / Ti layer.
  • a second insulating layer 3142 may be formed on the second electrode 3160.
  • 40A to 40D are views illustrating an example in which a second insulating layer is formed in a method of manufacturing a semiconductor device according to an embodiment of the present invention.
  • 40A is a plan view illustrating a step of forming a second insulating layer according to the method of fabricating a semiconductor device according to the embodiment.
  • FIG. 40B is a cross-sectional view taken along line AA of the semiconductor device according to the embodiment shown in FIG. 40A.
  • 40A is a cross-sectional view taken along line BB of the semiconductor device according to the exemplary embodiment illustrated in FIG. 40A
  • FIG. 40D is a cross-sectional view taken along line CC of the semiconductor device according to the exemplary embodiment illustrated in FIG. 40A.
  • the second insulating layer 3142 may be formed.
  • the second insulating layer 3142 may include a first opening exposing the first electrode 3150.
  • the second insulating layer 3142 may include a second opening that exposes the upper electrode 3160a of the second electrode 3160.
  • the second insulating layer 3314 is formed to selectively expose the connection electrode 3160b of the linear second electrode 3160 disposed on the first conductive DBR layer 3113.
  • the second insulating layer 3322 may be formed on the upper surface of the connection electrode 3160b connecting the P1 light emitting structure and the P2 light emitting structure so that the second electrode 3160 is not exposed.
  • the second insulating layer 3314 may be formed to expose an upper surface of the connection electrode 3160b connecting the P1 light emitting structure to the P5 light emitting structure.
  • the second insulating layer 3142 may be provided as an insulating material.
  • the second insulating layer 3142 may be SiO 2 , TiO 2 , Ta 2 O 5 , SiO x , SiO x N y , Si 3 N 4 , Al 2 O 3 It may be formed of at least one material selected from the group containing.
  • the second insulating layer 3314 may be formed of a DBR layer. According to an embodiment, as the second insulating layer 3142 is provided as a DBR layer, light generated from the plurality of light emitting structures P1, P2, P3, P4, P5,... Is efficiently reflected and extracted downward. It becomes possible.
  • the second insulating layer 3314 may be provided as a DBR layer formed by stacking SiO 2 and TiO 2 into a plurality of layers.
  • the second insulating layer 3142 may be provided at a DBR layer formed of a Ta 2 O 3 and SiO 2 are stacked in plural layers.
  • the second insulating layer 3142 may be provided as a DBR layer formed by stacking SiO 2 and Si 3 N 4 in a plurality of layers.
  • a first bonding pad 3155 and a second bonding pad 3165 may be formed on the second insulating layer 3314.
  • 41A to 41D illustrate an example in which a first bonding pad and a second bonding pad are formed in a method of manufacturing a semiconductor device according to an embodiment of the present invention.
  • 41A is a plan view illustrating a step of forming a first bonding pad and a second bonding pad according to a method of fabricating a semiconductor device
  • FIG. 41B is a cross-sectional view taken along line AA of the semiconductor device of FIG. 41A
  • 41C is a cross-sectional view taken along line BB of the semiconductor device according to the exemplary embodiment illustrated in FIG. 41A
  • FIG. 41D is a cross-sectional view taken along line CC of the semiconductor device illustrated in FIG. 41A.
  • the first bonding pad 3155 and the second bonding pad 3165 may be spaced apart from the second insulating layer 3314.
  • the first bonding pad 3155 may be disposed on the first opening to be electrically connected to the first electrode 3150.
  • the bottom surface of the first bonding pad 3155 may be disposed in direct contact with the top surface of the first electrode 3150 through the first opening.
  • the second bonding pad 3165 may be disposed on the second opening and electrically connected to the second electrode 3160.
  • a bottom surface of the second bonding pad 3165 may be disposed in direct contact with the top surface of the second electrode 3160 through the second opening.
  • the first bonding pad 3155 and the second bonding pad 3165 may include Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf, Ti, W, Cr. It may be formed of a material selected from the group comprising Cu, and a material composed of two or more alloys thereof.
  • the first bonding pad 3155 and the second bonding pad 3165 may be formed of one layer or a plurality of layers.
  • the first bonding pad 3155 and the second bonding pad 3165 may include, for example, diffusion barrier metals such as Cr and Cu to prevent Sn diffusion from solder bonding.
  • the first bonding pad 3155 and the second bonding pad 172 may be formed of a plurality of layers including Ti, Ni, Cu, Cr, and Au.
  • the semiconductor device according to the exemplary embodiment described above may be attached to the submount and supplied as a semiconductor device package.
  • FIG. 42 is a diagram illustrating a semiconductor device package according to an embodiment of the present invention.
  • the description of the semiconductor device described above may be omitted.
  • the semiconductor device package 6000 may include a submount 6300 and a semiconductor device 6200 disposed on the submount 6300.
  • the semiconductor device 6200 may include a first bonding pad 6155 and a second bonding pad 6165.
  • the first bonding pad 6155 and the second bonding pad 6165 may be disposed on the first surface S1 of the semiconductor device 6200.
  • the semiconductor device 6200 may include a second surface S2 disposed in a direction opposite to the first surface S1.
  • the semiconductor device 6200 may be disposed on the submount 6300 through the first bonding pad 6155 and the second bonding pad 6165.
  • the first bonding pad 6155 and the second bonding pad 6165 may be electrically connected to the submount 6300.
  • the submount 6300 may include a circuit board for supplying power to the semiconductor device 6200.
  • the semiconductor device 6200 may emit light generated through the second surface S2.
  • the semiconductor device 6200 provides a beam to the outside through the second surface S2, which is the opposite surface of the first surface S1 on which the first bonding pad 6155 and the second bonding pad 6165 are formed. can do.
  • power may be supplied to the semiconductor device 6200 through the submount 6300.
  • the semiconductor device package 6000 may effectively dissipate heat generated in the semiconductor device 6200 through the submount 6300.
  • the submount 6300 may include a circuit electrically connected to the semiconductor device 6200.
  • the submount 6300 may be formed based on a material such as silicon (Si) or aluminum nitride (AlN).
  • FIG. 43 is a diagram illustrating another example of a semiconductor device package according to an embodiment of the present invention.
  • the descriptions overlapping the contents of the semiconductor device and the semiconductor device package described above may be omitted.
  • the semiconductor device package 7000 may include a submount 7300 and a semiconductor device 7200 disposed on the submount 7300, as illustrated in FIG. 43.
  • the semiconductor device 7200 may include a first bonding pad 7155 and a second bonding pad 7165.
  • the first bonding pad 7155 and the second bonding pad 7165 may be disposed on the first surface S1 of the semiconductor device 7200.
  • the semiconductor device 7200 may include a second surface S2 disposed in a direction opposite to the first surface S1.
  • the semiconductor device 7200 may be disposed on the submount 7300 through the first bonding pad 7155 and the second bonding pad 7165.
  • the first bonding pad 7155 and the second bonding pad 7165 may be electrically connected to the submount 7300.
  • the submount 7300 may include a circuit board for supplying power to the semiconductor device 7200.
  • the semiconductor device 7200 may emit light generated through the second surface S2.
  • the semiconductor device 7200 provides a beam to the outside through the second surface S2, which is the opposite surface of the first surface S1 on which the first bonding pad 7155 and the second bonding pad 7165 are formed. can do.
  • the semiconductor device package 7000 power may be supplied to the semiconductor device 7200 through the submount 7300.
  • the semiconductor device package 7000 may effectively dissipate heat generated in the semiconductor device 7200 through the submount 7300.
  • the submount 7300 may include a circuit electrically connected to the semiconductor device 7200.
  • the submount 7300 may be formed based on a material such as silicon (Si) or aluminum nitride (AlN).
  • the semiconductor device and the semiconductor device package described above may be applied to object detection, 3D motion recognition, and IR illumination.
  • the semiconductor device and the semiconductor device package described above may be applied to the fields of light detection and ranging (LIDAR), blind spot detection (BSD), and advanced driver assistance system (ADAS) for autonomous driving.
  • the semiconductor device and the semiconductor device package described above may be applied to the field of human machine interface (HMI).
  • LIDAR light detection and ranging
  • BSD blind spot detection
  • ADAS advanced driver assistance system
  • HMI human machine interface
  • the semiconductor device and the semiconductor device package according to the embodiment may be applied to a proximity sensor, an auto focus device, and the like as an example of an object detection device.
  • the object detecting apparatus according to the embodiment may include a light emitting unit for emitting light and a light receiving unit for receiving light.
  • the light emitting unit any one of the semiconductor device packages described with reference to FIGS. 15 and 24 may be applied.
  • a photodiode may be applied.
  • the light receiving unit may receive light reflected from an object from the light emitted from the light emitting unit.
  • the auto focus device may be variously applied to a mobile terminal, a camera, a vehicle sensor, and an optical communication device.
  • the auto focus apparatus may be applied to various fields for multi-position detection for detecting the position of a subject.
  • FIG 44 is a perspective view of a mobile terminal to which an autofocusing apparatus including a semiconductor device package according to an embodiment of the present invention is applied.
  • the mobile terminal 8500 of the embodiment may include a camera module 8520, a flash module 8530, and an auto focusing device 8510 provided on a rear surface thereof.
  • the auto focus device 8510 may include any one of the semiconductor device packages according to the above-described embodiments as a light emitting unit.
  • the flash module 8530 may include a light emitting device that emits light therein.
  • the flash module 8530 may be operated by camera operation of a mobile terminal or control of a user.
  • the camera module 8520 may include an image capturing function and an auto focus function.
  • the camera module 8520 may include an auto focus function using an image.
  • the auto focus device 8510 may include an auto focus function using a laser.
  • the auto focus device 8510 may be mainly used in a condition in which the auto focus function using the image of the camera module 8520 is degraded, for example, in a proximity or dark environment of 10 m or less.
  • the auto focus device 8510 may include a light emitting unit including a vertical cavity surface emitting laser (VCSEL) semiconductor device, and a light receiving unit converting light energy such as a photodiode into electrical energy.
  • VCSEL vertical cavity surface emitting laser
  • the semiconductor device the method of manufacturing the same, the semiconductor device package, and the object detecting apparatus according to the embodiment, there is an advantage of providing excellent heat dissipation characteristics.
  • the semiconductor device the method of manufacturing the same, the semiconductor device package, and the object detecting apparatus according to the embodiment, there is an advantage that the light extraction efficiency can be improved and high light can be provided.
  • the semiconductor device the method of manufacturing the same, the semiconductor device package, and the object detecting apparatus according to the embodiment, there is an advantage of improving power conversion efficiency.
  • the semiconductor device the method of manufacturing the same, the semiconductor device package, and the object detecting apparatus according to the embodiment, there is an advantage of reducing manufacturing cost and improving reliability.

Landscapes

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Abstract

실시 예에 따른 반도체 소자는, 복수의 발광구조물, 복수의 발광구조물 둘레에 배치된 제1 전극, 복수의 발광구조물의 상부 면에 배치된 제2 전극, 제1 전극에 전기적으로 연결된 제1 본딩패드, 제2 전극에 전기적으로 연결된 제2 본딩패드를 포함할 수 있다. 복수의 발광구조물은, 제1 도전형의 제1 DBR층, 제1 DBR층 위에 배치된 제1 활성층, 제1 활성층 위에 배치된 제2 도전형의 제2 DBR층을 포함하는 제1 발광구조물과, 제1 도전형의 제3 DBR층, 제3 DBR층 위에 배치된 제2 활성층, 제2 활성층 위에 배치된 제2 도전형의 제4 DBR층을 포함하는 제2 발광구조물을 포함할 수 있다. 제1 전극은 제1 DBR층과 3 DBR층에 전기적으로 연결되고 제1 발광구조물과 제2 발광구조물 사이에 배치될 수 있다. 제2 전극은 제2 DBR층과 제4 DBR층에 전기적으로 연결되고 제2 DBR층의 상부 면과 제4 DBR층의 상부 면에 배치될 수 있다.

Description

반도체 소자
실시 예는 반도체 소자, 반도체 소자 제조방법, 반도체 소자 패키지, 반도체 소자 패키지를 포함하는 객체 검출 장치에 관한 것이다.
GaN, AlGaN 등의 화합물을 포함하는 반도체 소자는 넓고 조정이 용이한 밴드 갭 에너지를 가지는 등의 많은 장점을 가져서 발광 소자, 수광 소자 및 각종 다이오드 등으로 다양하게 사용될 수 있다.
특히, 3족-5족 또는 2족-6족 화합물 반도체 물질을 이용한 발광 다이오드(Light Emitting Diode)나 레이저 다이오드(Laser Diode)와 같은 발광소자는 박막 성장 기술 및 소자 재료의 개발로 적색, 녹색, 청색 및 자외선 등 다양한 파장 대역의 빛을 구현할 수 있는 장점이 있다. 또한, 3족-5족 또는 2족-6족 화합물 반도체 물질을 이용한 발광 다이오드나 레이저 다이오드와 같은 발광소자는, 형광 물질을 이용하거나 색을 조합함으로써 효율이 좋은 백색 광원도 구현이 가능하다. 이러한 발광소자는, 형광등, 백열등 등 기존의 광원에 비해 저 소비전력, 반영구적인 수명, 빠른 응답속도, 안전성, 환경 친화성의 장점을 가진다.
뿐만 아니라, 광검출기나 태양 전지와 같은 수광 소자도 3족-5족 또는 2족-6족 화합물 반도체 물질을 이용하여 제작하는 경우 소자 재료의 개발로 다양한 파장 영역의 빛을 흡수하여 광 전류를 생성함으로써 감마선부터 라디오 파장 영역까지 다양한 파장 영역의 빛을 이용할 수 있다. 또한, 이와 같은 수광 소자는 빠른 응답속도, 안전성, 환경 친화성 및 소자 재료의 용이한 조절의 장점을 가져 전력 제어 또는 초고주파 회로나 통신용 모듈에도 용이하게 이용될 수 있다.
따라서, 반도체 소자는 광 통신 수단의 송신 모듈, LCD(Liquid Crystal Display) 표시 장치의 백라이트를 구성하는 냉음극관(CCFL: Cold Cathode Fluorescence Lamp)을 대체하는 발광 다이오드 백라이트, 형광등이나 백열 전구를 대체할 수 있는 백색 발광 다이오드 조명 장치, 자동차 헤드 라이트 및 신호등 및 가스(Gas)나 화재를 감지하는 센서 등에까지 응용이 확대되고 있다. 또한, 반도체 소자는 고주파 응용 회로나 기타 전력 제어 장치, 통신용 모듈에까지 응용이 확대될 수 있다.
발광소자(Light Emitting Device)는 예로서 주기율표상에서 3족-5족 원소 또는 2족-6족 원소를 이용하여 전기에너지가 빛 에너지로 변환되는 특성의 p-n 접합 다이오드로 제공될 수 있고, 화합물 반도체의 조성비를 조절함으로써 다양한 파장 구현이 가능하다.
한편, 반도체 소자는 응용분야가 다양해 지면서 고출력, 고전압 구동이 요구되고 있다. 반도체 소자의 고출력, 고전압 구동에 따라 반도체 소자에서 발생되는 열에 의하여 온도가 많이 올라가고 있다. 그런데, 반도체 소자에서의 열 방출이 원활하지 못한 경우에, 온도 상승에 따라 광 출력이 저하되고 전력 변환 효율(PCE: Power Conversion Efficiency)이 저하될 수 있다. 이에 따라, 반도체 소자에서 발생되는 열을 효율적으로 방출하고 전력 변환 효율을 향상시키기 위한 방안이 요청되고 있다.
실시 예는 방열 특성이 우수한 반도체 소자 및 그 제조방법, 반도체 소자 패키지, 객체 검출 장치를 제공할 수 있다.
실시 예는 광 추출 효율을 높여 고출력의 빛을 제공할 수 있는 반도체 소자 및 그 제조방법, 반도체 소자 패키지, 객체 검출 장치를 제공할 수 있다.
실시 예는 전력 변환 효율을 높일 수 있는 반도체 소자 및 그 제조방법, 반도체 소자 패키지, 객체 검출 장치를 제공할 수 있다.
실시 예에 따른 반도체 소자는, 제1 도전형의 제1 DBR층, 상기 제1 DBR층 위에 배치된 제1 활성층, 상기 제1 활성층 위에 배치된 제2 도전형의 제2 DBR층을 포함하는 제1 발광구조물; 상기 제1 발광구조물과 이격되어 배치되고, 제1 도전형의 제3 DBR층, 상기 제3 DBR층 위에 배치된 제2 활성층, 상기 제2 활성층 위에 배치된 제2 도전형의 제4 DBR층을 포함하는 제2 발광구조물; 상기 제1 DBR층 및 상기 제3 DBR층과 전기적으로 연결되고, 상기 제1 발광구조물과 상기 제2 발광구조물 사이에 배치된 제1 전극; 상기 제1 발광구조물 및 상기 제2 발광구조물과 이격되어 배치되고, 상기 제1 전극과 전기적으로 연결된 제1 본딩패드; 상기 제1 본딩패드와 이격되어 배치되고, 상기 제2 DBR층과 상기 제4 DBR층에 전기적으로 연결되며, 상기 제2 DBR층의 상부 면과 상기 제4 DBR층의 상부 면에 배치된 제2 본딩패드; 를 포함할 수 있다.
실시 예에 따른 반도체 소자는, 상기 제1 DBR층과 상기 제3 DBR층을 물리적으로 연결하는 제1 도전형 DBR층을 더 포함하고, 상기 제1 전극은 상기 제1 도전형 DBR층의 상부 면에 접촉되어 배치될 수 있다.
실시 예에 의하면, 상기 제1 전극은, 상기 제1 발광구조물 둘레와 상기 제2 발광구조물 둘레에 배치되며, 상기 제1 발광구조물과 상기 제2 발광구조물을 노출시키는 개구부를 포함할 수 있다.
실시 예에 따른 반도체 소자는, 상기 제1 발광구조물 및 상기 제2 발광구조물과 이격되어 배치되며, 제1 도전형 DBR층과 제2 도전형 DBR층을 포함하는 더미 발광구조물; 상기 제1 전극과 전기적으로 연결되고, 상기 더미 발광구조물 위에 배치된 패드전극; 을 포함하고, 상기 제1 본딩패드는 상기 패드전극 위에 배치될 수 있다.
실시 예에 의하면, 상기 패드전극은, 상기 더미 발광구조물의 상기 제1 도전형 DBR층 및 상기 제2 도전형 DBR층과 전기적으로 연결될 수 있다.
실시 예에 의하면, 상기 더미 발광구조물은, 상기 제2 본딩패드의 적어도 일 측면에 배치되고, 상기 제2 본딩패드의 측면을 따라 이격되어 배치될 수 있다.
실시 예에 의하면, 상기 제2 본딩패드의 하부 면과 상기 제2 DBR층의 상부 면이 직접 접촉되어 배치되고, 상기 제2 본딩패드의 하부 면과 제4 DBR층의 상부 면이 직접 접촉되어 배치될 수 있다.
실시 예에 따른 반도체 소자는, 상기 제1 발광구조물의 측면과 상기 제2 발광구조물의 측면을 감싸고, 상기 제1 발광구조물의 상부 면과 상기 제2 발광구조물의 상부 면을 노출시키며, 상기 제1 발광구조물과 상기 제2 발광구조물 사이 영역에서 상기 제1 전극 위에 배치된 절연층을 포함할 수 있다.
실시 예에 의하면, 상기 절연층은, 상기 제1 발광구조물 둘레와 제2 발광구조물 둘레에서, 상기 제1 전극의 상부 면과 상기 제2 본딩패드의 하부 면 사이에 배치될 수 있다.
실시 예에 의하면, 상기 절연층은 DBR층일 수 있다.
실시 예에 따른 반도체 소자는, 상기 제1 발광구조물의 상기 제1 DBR층으로부터 연장되고, 상기 제2 발광구조물의 상기 제3 DBR층으로부터 연장된 제1 도전형 DBR층; 상기 제1 도전형 DBR층 위에 배치되며, 상기 제1 전극과 전기적으로 연결된 패드전극; 을 포함하고, 상기 제1 본딩패드는 상기 패드전극 위에 배치될 수 있다.
실시 예에 따른 반도체 소자는, 상기 제2 DBR층의 상부 면과 상기 제2 본딩패드 사이에 배치되며, 상기 제4 DBR층의 상부 면과 상기 제2 본딩패드 사이에 배치된 제2 전극을 포함할 수 있다.
실시 예에 따른 반도체 소자에 의하면, 상기 제1 발광구조물과 상기 제2 발광구조물 아래에 배치된 기판을 더 포함하고, 상기 기판은 진성 반도체 기판일 수 있다.
실시 예에 의하면, 상기 제1 DBR층의 반사율이 상기 제2 DBR층의 반사율에 비해 더 작고, 상기 제3 DBR층의 반사율이 상기 제4 DBR층의 반사율에 비해 더 작을 수 있다.
실시 예에 따른 반도체 소자 패키지는, 서브마운트: 상기 서브마운트 위에 배치된 반도체 소자: 를 포함하고, 상기 반도체 소자는, 제1 도전형의 제1 DBR층, 상기 제1 DBR층 위에 배치된 제1 활성층, 상기 제1 활성층 위에 배치된 제2 도전형의 제2 DBR층을 포함하는 제1 발광구조물; 상기 제1 발광구조물과 이격되어 배치되고, 제1 도전형의 제3 DBR층, 상기 제3 DBR층 위에 배치된 제2 활성층, 상기 제2 활성층 위에 배치된 제2 도전형의 제4 DBR층을 포함하는 제2 발광구조물; 상기 제1 DBR층 및 상기 제3 DBR층과 전기적으로 연결되고, 상기 제1 발광구조물과 상기 제2 발광구조물 사이에 배치된 제1 전극; 상기 제1 발광구조물 및 상기 제2 발광구조물과 이격되어 배치되고, 상기 제1 전극과 전기적으로 연결된 제1 본딩패드; 상기 제1 본딩패드와 이격되어 배치되고, 상기 제2 DBR층과 상기 제4 DBR층에 전기적으로 연결되며, 상기 제2 DBR층의 상부 면과 상기 제4 DBR층의 상부 면에 배치된 제2 본딩패드; 를 포함하고, 상기 반도체 소자는, 상기 제1 본딩패드와 상기 제2 본딩패드가 배치된 제1 면과, 상기 제1 면과 반대 방향에 배치된 제2 면을 포함하고, 상기 제1 본딩패드와 상기 제2 본딩패드는 상기 서브마운트에 전기적으로 연결되고, 상기 반도체 소자에서 생성된 빛은 상기 제2 면을 통해 외부로 방출될 수 있다.
실시 예에 따른 객체 검출 장치는, 반도체 소자 패키지와 상기 반도체 소자 패키지에서 방출된 빛의 반사된 빛을 입사 받는 수광부를 포함하고, 상기 반도체 소자 패키지는, 서브마운트: 상기 서브마운트 위에 배치된 반도체 소자: 를 포함하고, 상기 반도체 소자는, 제1 도전형의 제1 DBR층, 상기 제1 DBR층 위에 배치된 제1 활성층, 상기 제1 활성층 위에 배치된 제2 도전형의 제2 DBR층을 포함하는 제1 발광구조물; 상기 제1 발광구조물과 이격되어 배치되고, 제1 도전형의 제3 DBR층, 상기 제3 DBR층 위에 배치된 제2 활성층, 상기 제2 활성층 위에 배치된 제2 도전형의 제4 DBR층을 포함하는 제2 발광구조물; 상기 제1 DBR층 및 상기 제3 DBR층과 전기적으로 연결되고, 상기 제1 발광구조물과 상기 제2 발광구조물 사이에 배치된 제1 전극; 상기 제1 발광구조물 및 상기 제2 발광구조물과 이격되어 배치되고, 상기 제1 전극과 전기적으로 연결된 제1 본딩패드; 상기 제1 본딩패드와 이격되어 배치되고, 상기 제2 DBR층과 상기 제4 DBR층에 전기적으로 연결되며, 상기 제2 DBR층의 상부 면과 상기 제4 DBR층의 상부 면에 배치된 제2 본딩패드; 를 포함할 수 있다.
실시 예에 따른 반도체 소자 제조방법은, 기판 위에 제1 도전형 DBR층, 활성층, 제2 도전형 DBR층을 형성하는 단계; 상기 제2 도전형 DBR층, 상기 활성층에 대한 메사 식각을 수행하고 서로 이격되어 배치된 복수의 발광구조물을 형성하고, 상기 복수의 발광구조물이 형성된 영역 측면에 더미 발광구조물을 형성하는 단계; 상기 복수의 발광구조물 사이에 노출된 상기 제1 도전형 DBR층 위에 제1 전극을 형성하고, 상기 더미 발광구조물 위에 배치된 패드전극을 형성하는 단계; 상기 제1 전극 위에 배치되며, 상기 복수의 발광구조물의 상부 면을 노출시키는 절연층을 형성하는 단계; 상기 패드전극 위에 배치되어 상기 제1 전극과 전기적으로 연결되는 제1 본딩패드와, 상기 절연층 위에 배치되어 상기 복수 발광구조물의 상기 제2 도전형 DBR층과 전기적으로 연결되는 제2 본딩패드를 형성하는 단계; 를 포함할 수 있다.
실시 예에 따른 반도체 소자는, 하부 면에 제공된 요철 구조를 포함하는 기판; 상기 기판 위에 배치되며, 제1 도전형의 제1 DBR층, 상기 제1 DBR층 위에 배치된 제1 활성층, 상기 제1 활성층 위에 배치된 제2 도전형의 제2 DBR층을 포함하며, 상기 제1 활성층에서 생성된 빛을 상기 제1 DBR층의 하부 면에 수직한 방향으로 방출하는 제1 발광 애퍼쳐를 포함하는 제1 발광구조물; 상기 기판 위에 배치되며, 상기 제1 발광구조물과 이격되어 배치되고, 제1 도전형의 제3 DBR층, 상기 제3 DBR층 위에 배치된 제2 활성층, 상기 제2 활성층 위에 배치된 제2 도전형의 제4 DBR층을 포함하며, 상기 제2 활성층에서 생성된 빛을 상기 제3 DBR층의 하부 면에 수직한 방향으로 방출하는 제2 발광 애퍼쳐를 포함하는 제2 발광구조물; 상기 제1 DBR층과 상기 제3 DBR층에 전기적으로 연결되고, 상기 제1 발광구조물과 상기 제2 발광구조물 사이에 배치된 제1 전극; 상기 제2 DBR층과 상기 제4 DBR층에 전기적으로 연결되고, 상기 제2 DBR층의 상부 면과 상기 제4 DBR층의 상부 면에 배치된 제2 전극; 상기 제2 발광구조물 위에 배치되며 상기 제1 전극에 전기적으로 연결된 제1 본딩패드; 상기 제1 발광구조물 위에 배치되며 상기 제2 전극에 전기적으로 연결된 제2 본딩패드; 를 포함할 수 있다.
실시 예에 의하면, 상기 요철 구조는, 상기 기판의 하부 면에서 상부 방향으로 리세스된 제1 오목부와 제2 오목부를 포함하고, 상기 제1 오목부와 상기 제1 발광구조물은 상기 기판의 상부 면에 수직한 방향에서 서로 중첩되어 배치되고, 상기 제2 오목부와 상기 제2 발광구조물은 상기 기판의 상부 면에 수직한 방향에서 서로 중첩되어 배치될 수 있다.
실시 예에 의하면, 상기 제1 오목부의 폭은 상기 제1 발광구조물에 제공된 상기 제1 발광 애퍼쳐의 폭에 대응되고, 상기 제2 오목부의 폭은 상기 제2 발광구조물에 제공된 상기 제2 발광 애퍼쳐의 폭에 대응될 수 있다.
실시 예에 의하면, 상기 제1 오목부의 상부 면과 상기 제2 오목부의 상부 면은 평면 형상, 볼록 렌즈 형상, 오목 렌즈 형상 중에서 선택된 어느 하나로 제공될 수 있다.
실시 예에 의하면, 상기 제1 오목부와 상기 제2 오목부의 깊이는 수 마이크로 미터 내지 수십 마이크로 미터로 제공되고, 상기 제1 오목부와 상기 제2 오목부의 폭은 수 마이크로 미터 내지 수십 마이크로 미터로 제공될 수 있다.
실시 예에 의하면, 상기 제2 전극은, 상기 제2 DBR층의 상부 면과 상기 제4 DBR층의 상부 면에 접촉되어 배치된 상부전극과, 상기 제1 발광구조물과 상기 제2 발광구조물 사이에서 상기 제1 전극 위에 배치된 연결전극을 포함할 수 있다.
실시 예에 따른 반도체 소자는, 상기 제1 DBR층과 상기 제3 DBR층을 물리적으로 연결하는 제1 도전형 DBR층을 더 포함하고, 상기 제1 전극은 상기 제1 도전형 DBR층의 상부 면에 접촉되어 배치될 수 있다.
실시 예에 따른 반도체 소자는, 상기 제1 발광구조물의 측면과 상기 제2 발광구조물의 측면을 감싸고, 상기 제1 발광구조물과 상기 제2 발광구조물 사이에 배치된 상기 제1 전극을 노출시키는 제1 절연층을 포함할 수 있다.
실시 예에 따른 반도체 소자는, 하부 면에 제공된 요철 구조를 포함하는 기판; 상기 기판 위에 배치되며, 제1 도전형의 제1 DBR층, 상기 제1 DBR층 위에 배치된 제1 활성층, 상기 제1 활성층 위에 배치된 제2 도전형의 제2 DBR층을 포함하며, 상기 제1 활성층에서 생성된 빛을 상기 제1 DBR층의 하부 면에 수직한 방향으로 방출하는 제1 발광 애퍼쳐를 포함하는 제1 발광구조물; 상기 기판 위에 배치되며, 상기 제1 발광구조물과 이격되어 배치되고, 제1 도전형의 제3 DBR층, 상기 제3 DBR층 위에 배치된 제2 활성층, 상기 제2 활성층 위에 배치된 제2 도전형의 제4 DBR층을 포함하며, 상기 제2 활성층에서 생성된 빛을 상기 제3 DBR층의 하부 면에 수직한 방향으로 방출하는 제2 발광 애퍼쳐를 포함하는 제2 발광구조물; 상기 제1 DBR층 및 상기 제3 DBR층과 전기적으로 연결되고, 상기 제1 발광구조물과 상기 제2 발광구조물 사이에 배치된 제1 전극; 상기 제1 발광구조물 및 상기 제2 발광구조물과 이격되어 배치되고, 상기 제1 전극과 전기적으로 연결된 제1 본딩패드; 상기 제1 본딩패드와 이격되어 배치되고, 상기 제2 DBR층과 상기 제4 DBR층에 전기적으로 연결되며, 상기 제2 DBR층의 상부 면과 상기 제4 DBR층의 상부 면에 배치된 제2 본딩패드; 를 포함할 수 있다.
실시 예에 의하면, 상기 요철 구조는, 상기 기판의 하부 면에서 상부 방향으로 리세스된 제1 오목부와 제2 오목부를 포함하고, 상기 제1 오목부와 상기 제1 발광구조물은 상기 기판의 상부 면에 수직한 방향에서 서로 중첩되어 배치되고, 상기 제2 오목부와 상기 제2 발광구조물은 상기 기판의 상부 면에 수직한 방향에서 서로 중첩되어 배치될 수 있다.
실시 예에 의하면, 상기 제1 오목부의 폭은 상기 제1 발광구조물에 제공된 상기 제1 발광 애퍼쳐의 폭에 대응되고, 상기 제2 오목부의 폭은 상기 제2 발광구조물에 제공된 상기 제2 발광 애퍼쳐의 폭에 대응될 수 있다.
실시 예에 의하면, 상기 제1 오목부의 상부 면과 상기 제2 오목부의 상부 면은 평면 형상, 볼록 렌즈 형상, 오목 렌즈 형상 중에서 선택된 어느 하나로 제공될 수 있다.
실시 예에 의하면, 상기 제1 오목부와 상기 제2 오목부의 깊이는 수 마이크로 미터 내지 수십 마이크로 미터로 제공되고, 상기 제1 오목부와 상기 제2 오목부의 폭은 수십 마이크로 미터로 제공될 수 있다.
실시 예에 따른 반도체 소자는, 상기 제1 DBR층과 상기 제3 DBR층을 물리적으로 연결하는 제1 도전형 DBR층을 더 포함하고, 상기 제1 전극은 상기 제1 도전형 DBR층의 상부 면에 접촉되어 배치될 수 있다.
실시 예에 의하면, 상기 제1 전극은, 상기 제1 발광구조물 둘레와 상기 제2 발광구조물 둘레에 배치되며, 상기 제1 발광구조물과 상기 제2 발광구조물을 노출시키는 개구부를 포함할 수 있다.
실시 예에 따른 반도체 소자는, 상기 제1 발광구조물 및 상기 제2 발광구조물과 이격되어 배치되며, 제1 도전형 DBR층과 제2 도전형 DBR층을 포함하는 더미 발광구조물; 상기 제1 전극과 전기적으로 연결되고, 상기 더미 발광구조물 위에 배치된 패드전극; 을 포함하고, 상기 제1 본딩패드는 상기 패드전극 위에 배치될 수 있다.
실시 예에 따른 반도체 소자 패키지는, 서브마운트: 상기 서브마운트 위에 배치된 반도체 소자: 를 포함하고, 상기 반도체 소자는, 하부 면에 제공된 요철 구조를 포함하는 기판; 상기 기판 위에 배치되며, 제1 도전형의 제1 DBR층, 상기 제1 DBR층 위에 배치된 제1 활성층, 상기 제1 활성층 위에 배치된 제2 도전형의 제2 DBR층을 포함하며, 상기 제1 활성층에서 생성된 빛을 상기 제1 DBR층의 하부 면에 수직한 방향으로 방출하는 제1 발광 애퍼쳐를 포함하는 제1 발광구조물; 상기 기판 위에 배치되며, 상기 제1 발광구조물과 이격되어 배치되고, 제1 도전형의 제3 DBR층, 상기 제3 DBR층 위에 배치된 제2 활성층, 상기 제2 활성층 위에 배치된 제2 도전형의 제4 DBR층을 포함하며, 상기 제2 활성층에서 생성된 빛을 상기 제3 DBR층의 하부 면에 수직한 방향으로 방출하는 제2 발광 애퍼쳐를 포함하는 제2 발광구조물; 상기 제1 DBR층과 상기 제3 DBR층에 전기적으로 연결되고, 상기 제1 발광구조물과 상기 제2 발광구조물 사이에 배치된 제1 전극; 상기 제2 DBR층과 상기 제4 DBR층에 전기적으로 연결되고, 상기 제2 DBR층의 상부 면과 상기 제4 DBR층의 상부 면에 배치된 제2 전극; 상기 제2 발광구조물 위에 배치되며 상기 제1 전극에 전기적으로 연결된 제1 본딩패드; 상기 제1 발광구조물 위에 배치되며 상기 제2 전극에 전기적으로 연결된 제2 본딩패드; 를 포함할 수 있다.
실시 예에 따른 반도체 소자 패키지는, 서브마운트: 상기 서브마운트 위에 배치된 반도체 소자: 를 포함하고, 상기 반도체 소자는, 하부 면에 제공된 요철 구조를 포함하는 기판; 상기 기판 위에 배치되며, 제1 도전형의 제1 DBR층, 상기 제1 DBR층 위에 배치된 제1 활성층, 상기 제1 활성층 위에 배치된 제2 도전형의 제2 DBR층을 포함하며, 상기 제1 활성층에서 생성된 빛을 상기 제1 DBR층의 하부 면에 수직한 방향으로 방출하는 제1 발광 애퍼쳐를 포함하는 제1 발광구조물; 상기 기판 위에 배치되며, 상기 제1 발광구조물과 이격되어 배치되고, 제1 도전형의 제3 DBR층, 상기 제3 DBR층 위에 배치된 제2 활성층, 상기 제2 활성층 위에 배치된 제2 도전형의 제4 DBR층을 포함하며, 상기 제2 활성층에서 생성된 빛을 상기 제3 DBR층의 하부 면에 수직한 방향으로 방출하는 제2 발광 애퍼쳐를 포함하는 제2 발광구조물; 상기 제1 DBR층 및 상기 제3 DBR층과 전기적으로 연결되고, 상기 제1 발광구조물과 상기 제2 발광구조물 사이에 배치된 제1 전극; 상기 제1 발광구조물 및 상기 제2 발광구조물과 이격되어 배치되고, 상기 제1 전극과 전기적으로 연결된 제1 본딩패드; 상기 제1 본딩패드와 이격되어 배치되고, 상기 제2 DBR층과 상기 제4 DBR층에 전기적으로 연결되며, 상기 제2 DBR층의 상부 면과 상기 제4 DBR층의 상부 면에 배치된 제2 본딩패드; 를 포함할 수 있다.
실시 예에 따른 객체 검출 장치는, 반도체 소자 패키지와 상기 반도체 소자 패키지에서 방출된 빛의 반사된 빛을 입사 받는 수광부를 포함하고, 상기 반도체 소자 패키지는, 서브마운트: 상기 서브마운트 위에 배치된 반도체 소자: 를 포함하고, 상기 반도체 소자는, 하부 면에 제공된 요철 구조를 포함하는 기판; 상기 기판 위에 배치되며, 제1 도전형의 제1 DBR층, 상기 제1 DBR층 위에 배치된 제1 활성층, 상기 제1 활성층 위에 배치된 제2 도전형의 제2 DBR층을 포함하며, 상기 제1 활성층에서 생성된 빛을 상기 제1 DBR층의 하부 면에 수직한 방향으로 방출하는 제1 발광 애퍼쳐를 포함하는 제1 발광구조물; 상기 기판 위에 배치되며, 상기 제1 발광구조물과 이격되어 배치되고, 제1 도전형의 제3 DBR층, 상기 제3 DBR층 위에 배치된 제2 활성층, 상기 제2 활성층 위에 배치된 제2 도전형의 제4 DBR층을 포함하며, 상기 제2 활성층에서 생성된 빛을 상기 제3 DBR층의 하부 면에 수직한 방향으로 방출하는 제2 발광 애퍼쳐를 포함하는 제2 발광구조물; 상기 제1 DBR층과 상기 제3 DBR층에 전기적으로 연결되고, 상기 제1 발광구조물과 상기 제2 발광구조물 사이에 배치된 제1 전극; 상기 제2 DBR층과 상기 제4 DBR층에 전기적으로 연결되고, 상기 제2 DBR층의 상부 면과 상기 제4 DBR층의 상부 면에 배치된 제2 전극; 상기 제2 발광구조물 위에 배치되며 상기 제1 전극에 전기적으로 연결된 제1 본딩패드; 상기 제1 발광구조물 위에 배치되며 상기 제2 전극에 전기적으로 연결된 제2 본딩패드; 를 포함할 수 있다.
실시 예에 따른 객체 검출 장치는, 반도체 소자 패키지와 상기 반도체 소자 패키지에서 방출된 빛의 반사된 빛을 입사 받는 수광부; 를 포함하고, 상기 반도체 소자 패키지는, 서브마운트: 상기 서브마운트 위에 배치된 반도체 소자: 를 포함하고, 상기 반도체 소자는, 하부 면에 제공된 요철 구조를 포함하는 기판; 상기 기판 위에 배치되며, 제1 도전형의 제1 DBR층, 상기 제1 DBR층 위에 배치된 제1 활성층, 상기 제1 활성층 위에 배치된 제2 도전형의 제2 DBR층을 포함하며, 상기 제1 활성층에서 생성된 빛을 상기 제1 DBR층의 하부 면에 수직한 방향으로 방출하는 제1 발광 애퍼쳐를 포함하는 제1 발광구조물; 상기 기판 위에 배치되며, 상기 제1 발광구조물과 이격되어 배치되고, 제1 도전형의 제3 DBR층, 상기 제3 DBR층 위에 배치된 제2 활성층, 상기 제2 활성층 위에 배치된 제2 도전형의 제4 DBR층을 포함하며, 상기 제2 활성층에서 생성된 빛을 상기 제3 DBR층의 하부 면에 수직한 방향으로 방출하는 제2 발광 애퍼쳐를 포함하는 제2 발광구조물; 상기 제1 DBR층 및 상기 제3 DBR층과 전기적으로 연결되고, 상기 제1 발광구조물과 상기 제2 발광구조물 사이에 배치된 제1 전극; 상기 제1 발광구조물 및 상기 제2 발광구조물과 이격되어 배치되고, 상기 제1 전극과 전기적으로 연결된 제1 본딩패드; 상기 제1 본딩패드와 이격되어 배치되고, 상기 제2 DBR층과 상기 제4 DBR층에 전기적으로 연결되며, 상기 제2 DBR층의 상부 면과 상기 제4 DBR층의 상부 면에 배치된 제2 본딩패드; 를 포함할 수 있다.
실시 예에 따른 반도체 소자는, 제1 도전형의 제1 DBR층, 상기 제1 DBR층 위에 배치된 제1 활성층, 상기 제1 활성층 위에 배치된 제2 도전형의 제2 DBR층을 포함하는 제1 발광구조물; 상기 제1 발광구조물과 이격되어 배치되고, 제1 도전형의 제3 DBR층, 상기 제3 DBR층 위에 배치된 제2 활성층, 상기 제2 활성층 위에 배치된 제2 도전형의 제4 DBR층을 포함하는 제2 발광구조물; 상기 제1 DBR층과 상기 제3 DBR층에 전기적으로 연결되고, 상기 제1 발광구조물과 상기 제2 발광구조물 사이에 배치된 제1 전극; 상기 제2 DBR층과 상기 제4 DBR층에 전기적으로 연결되고, 상기 제2 DBR층의 상부 면과 상기 제4 DBR층의 상부 면에 배치된 제2 전극; 상기 제2 발광구조물 위에 배치되며 상기 제1 전극에 전기적으로 연결된 제1 본딩패드; 상기 제1 발광구조물 위에 배치되며 상기 제2 전극에 전기적으로 연결된 제2 본딩패드; 를 포함할 수 있다.
실시 예에 의하면, 상기 제2 전극은, 상기 제2 DBR층의 상부 면과 상기 제4 DBR층의 상부 면에 접촉되어 배치된 상부전극과, 상기 제1 발광구조물과 상기 제2 발광구조물 사이에서 상기 제1 전극 위에 배치된 연결전극을 포함할 수 있다.
실시 예에 따른 반도체 소자는, 상기 제1 DBR층과 상기 제3 DBR층을 물리적으로 연결하는 제1 도전형 DBR층을 더 포함하고, 상기 제1 전극은 상기 제1 도전형 DBR층의 상부 면에 접촉되어 배치될 수 있다.
실시 예에 의하면, 상기 제1 본딩패드는 상기 제1 전극의 상부 면에 접촉되어 배치될 수 있다.
실시 예에 따른 반도체 소자는, 상기 제1 발광구조물과 상기 제2 발광구조물 아래에 배치된 기판을 더 포함하고, 상기 기판은 진성 반도체 기판일 수 있다.
실시 예에 의하면, 상기 제1 DBR층의 반사율이 상기 제2 DBR층의 반사율에 비해 더 작고, 상기 제3 DBR층의 반사율이 상기 제4 DBR층의 반사율에 비해 더 작을 수 있다.
실시 예에 따른 반도체 소자는, 상기 제1 발광구조물의 측면과 상기 제2 발광구조물의 측면을 감싸고, 상기 제1 발광구조물과 상기 제2 발광구조물 사이에 배치된 상기 제1 전극을 노출시키는 제1 절연층을 포함할 수 있다.
실시 예에 의하면, 상기 제1 절연층은 상기 제2 발광구조물 주변에 배치된 상기 제1 전극의 상부 면을 노출시킬 수 있다.
실시 예에 의하면, 상기 제1 절연층은 상기 제1 발광구조물 주변에서 상기 제1 전극의 상부 면과 상기 제2 전극의 하부 면 사이에 배치될 수 있다.
실시 예에 의하면, 상기 제1 절연층은 DBR층으로 제공될 수 있다.
실시 예에 따른 반도체 소자는, 상기 제1 발광구조물의 측면에 배치되고, 상기 제2 발광구조물의 측면과 상부 면 위에 배치되며, 상기 제1 발광구조물의 상부 면 위에 배치된 상기 제2 전극의 상부 면을 노출시키는 제2 절연층을 포함할 수 있다.
실시 예에 의하면, 상기 제2 절연층은 상기 제4 DBR층의 상부 면에 배치된 상기 제2 전극의 상부 면과 상기 제2 본딩패드 사이에 배치될 수 있다.
실시 예에 의하면, 상기 제2 절연층은 DBR층으로 제공될 수 있다.
실시 예에 따른 반도체 소자는, 제1 도전형의 제1 DBR층, 상기 제1 DBR층 위에 배치된 제1 활성층, 상기 제1 활성층 위에 배치된 제2 도전형의 제2 DBR층을 포함하는 제1 발광구조물; 상기 제1 발광구조물과 이격되어 배치되며, 제1 도전형의 제3 DBR층, 상기 제3 DBR층 위에 배치된 제2 활성층, 상기 제2 활성층 위에 배치된 제2 도전형의 제4 DBR층을 포함하는 제2 발광구조물; 상기 제1 발광구조물의 측면, 상기 제2 발광구조물의 측면, 상기 제1 발광구조물과 상기 제2 발광구조물 사이에 배치되고, 상기 제2 DBR층의 상부 면과 상기 제4 DBR층의 상부 면을 노출시키는 제1 절연층; 상기 제1 DBR층과 상기 제3 DBR층에 전기적으로 연결되고, 상기 제1 발광구조물과 상기 제2 발광구조물 사이에서 상기 제1 절연층 아래에 배치된 제1 전극; 상기 제2 DBR층의 상부 면과 상기 제4 DBR층의 상부 면에 직접 접촉되어 배치되고, 상기 제1 발광구조물과 상기 제2 발광구조물 사이에서 상기 제1 절연층 위에 배치된 제2 전극; 상기 제2 전극 위에 배치되며, 상기 제1 발광구조물의 둘레와 상기 제2 발광구조물의 둘레에 배치되고, 상기 제1 발광구조물의 상부 면에 배치된 상기 제2 전극의 상부 면을 노출시키며, 상기 제2 발광구조물의 상부 면에 배치된 상기 제2 전극의 상부 면을 노출시키는 제2 절연층; 상기 제2 절연층 위에 배치되고 상기 제1 전극에 전기적으로 연결된 제1 본딩패드; 상기 제2 절연층 위에 배치되고, 상기 제1 발광구조물의 상부 면에 배치된 상기 제2 전극과 직접 접촉되어 배치되며, 상기 제2 발광구조물의 상부 면에 배치된 상기 제2 전극과 직접 접촉되어 배치된 제2 본딩패드; 를 포함할 수 있다.
실시 예에 따른 반도체 소자는, 제1 도전형의 제1 DBR층, 상기 제1 DBR층 위에 배치된 제1 활성층, 상기 제1 활성층 위에 배치된 제2 도전형의 제2 DBR층을 포함하는 제1 발광구조물; 상기 제1 DBR층으로부터 상기 제1 발광구조물의 둘레 방향으로 연장되어 배치된 제1 도전형 DBR층; 상기 제1 도전형 DBR층 위에 배치되며 상기 제1 DBR층에 전기적으로 연결된 제1 전극; 상기 제1 발광구조물의 측면과 상기 제1 전극 위에 배치되며, 상기 제2 DBR층의 상부 면을 노출시키고, 상기 제1 도전형 DBR층 위에 배치된 상기 제1 전극의 상부 면을 노출시키는 제1 절연층; 상기 제2 DBR층의 상부 면에 직접 접촉되어 배치된 제2 전극; 상기 제2 전극과 상기 제1 절연층 위에 배치되며, 상기 제1 발광구조물의 둘레에 배치되고, 상기 제1 도전형 DBR층 위에 배치된 상기 제1 전극의 상부 면을 노출시키는 제2 절연층; 상기 제2 절연층과 상기 제1 발광구조물 위에 배치되고, 상기 제1 도전형 DBR층 위에 배치된 상기 제1 전극의 상부 면에 직접 접촉되어 배치된 제1 본딩패드; 상기 제2 절연층 위에 배치되고, 상기 제2 전극과 전기적으로 연결된 제2 본딩패드; 를 포함할 수 있다.
실시 예에 따른 반도체 소자 패키지는, 서브마운트: 상기 서브마운트 위에 배치된 반도체 소자: 를 포함하고, 상기 반도체 소자는, 제1 도전형의 제1 DBR층, 상기 제1 DBR층 위에 배치된 제1 활성층, 상기 제1 활성층 위에 배치된 제2 도전형의 제2 DBR층을 포함하는 제1 발광구조물; 상기 제1 발광구조물과 이격되어 배치되고, 제1 도전형의 제3 DBR층, 상기 제3 DBR층 위에 배치된 제2 활성층, 상기 제2 활성층 위에 배치된 제2 도전형의 제4 DBR층을 포함하는 제2 발광구조물; 상기 제1 DBR층과 상기 제3 DBR층에 전기적으로 연결되고, 상기 제1 발광구조물과 상기 제2 발광구조물 사이에 배치된 제1 전극; 상기 제2 DBR층과 상기 제4 DBR층에 전기적으로 연결되고, 상기 제2 DBR층의 상부 면과 상기 제4 DBR층의 상부 면에 배치된 제2 전극; 상기 제2 발광구조물 위에 배치되며 상기 제1 전극에 전기적으로 연결된 제1 본딩패드; 상기 제1 발광구조물 위에 배치되며 상기 제2 전극에 전기적으로 연결된 제2 본딩패드; 를 포함하고, 상기 반도체 소자는, 상기 제1 본딩패드와 상기 제2 본딩패드가 배치된 제1 면과, 상기 제1 면과 반대 방향에 배치된 제2 면을 포함하고, 상기 제1 본딩패드와 상기 제2 본딩패드는 상기 서브마운트에 전기적으로 연결되고, 상기 반도체 소자에서 생성된 빛은 상기 제2 면을 통해 외부로 방출될 수 있다.
실시 예에 따른 반도체 소자 패키지는, 서브마운트: 상기 서브마운트 위에 배치된 반도체 소자: 를 포함하고, 상기 반도체 소자는, 제1 도전형의 제1 DBR층, 상기 제1 DBR층 위에 배치된 제1 활성층, 상기 제1 활성층 위에 배치된 제2 도전형의 제2 DBR층을 포함하는 제1 발광구조물; 상기 제1 발광구조물과 이격되어 배치되며, 제1 도전형의 제3 DBR층, 상기 제3 DBR층 위에 배치된 제2 활성층, 상기 제2 활성층 위에 배치된 제2 도전형의 제4 DBR층을 포함하는 제2 발광구조물; 상기 제1 발광구조물의 측면, 상기 제2 발광구조물의 측면, 상기 제1 발광구조물과 상기 제2 발광구조물 사이에 배치되고, 상기 제2 DBR층의 상부 면과 상기 제4 DBR층의 상부 면을 노출시키는 제1 절연층; 상기 제1 DBR층과 상기 제3 DBR층에 전기적으로 연결되고, 상기 제1 발광구조물과 상기 제2 발광구조물 사이에서 상기 제1 절연층 아래에 배치된 제1 전극; 상기 제2 DBR층의 상부 면과 상기 제4 DBR층의 상부 면에 직접 접촉되어 배치되고, 상기 제1 발광구조물과 상기 제2 발광구조물 사이에서 상기 제1 절연층 위에 배치된 제2 전극; 상기 제2 전극 위에 배치되며, 상기 제1 발광구조물의 둘레와 상기 제2 발광구조물의 둘레에 배치되고, 상기 제1 발광구조물의 상부 면에 배치된 상기 제2 전극의 상부 면을 노출시키며, 상기 제2 발광구조물의 상부 면에 배치된 상기 제2 전극의 상부 면을 노출시키는 제2 절연층; 상기 제2 절연층 위에 배치되고 상기 제1 전극에 전기적으로 연결된 제1 본딩패드; 상기 제2 절연층 위에 배치되고, 상기 제1 발광구조물의 상부 면에 배치된 상기 제2 전극과 직접 접촉되어 배치되며, 상기 제2 발광구조물의 상부 면에 배치된 상기 제2 전극과 직접 접촉되어 배치된 제2 본딩패드; 를 포함하고, 상기 반도체 소자는, 상기 제1 본딩패드와 상기 제2 본딩패드가 배치된 제1 면과, 상기 제1 면과 반대 방향에 배치된 제2 면을 포함하고, 상기 제1 본딩패드와 상기 제2 본딩패드는 상기 서브마운트에 전기적으로 연결되고, 상기 반도체 소자에서 생성된 빛은 상기 제2 면을 통해 외부로 방출될 수 있다.
실시 예에 따른 반도체 소자 패키지는, 서브마운트: 상기 서브마운트 위에 배치된 반도체 소자: 를 포함하고, 상기 반도체 소자는, 제1 도전형의 제1 DBR층, 상기 제1 DBR층 위에 배치된 제1 활성층, 상기 제1 활성층 위에 배치된 제2 도전형의 제2 DBR층을 포함하는 제1 발광구조물; 상기 제1 DBR층으로부터 상기 제1 발광구조물의 둘레 방향으로 연장되어 배치된 제1 도전형 DBR층; 상기 제1 도전형 DBR층 위에 배치되며 상기 제1 DBR층에 전기적으로 연결된 제1 전극; 상기 제1 발광구조물의 측면과 상기 제1 전극 위에 배치되며, 상기 제2 DBR층의 상부 면을 노출시키고, 상기 제1 도전형 DBR층 위에 배치된 상기 제1 전극의 상부 면을 노출시키는 제1 절연층; 상기 제2 DBR층의 상부 면에 직접 접촉되어 배치된 제2 전극; 상기 제2 전극과 상기 제1 절연층 위에 배치되며, 상기 제1 발광구조물의 둘레에 배치되고, 상기 제1 도전형 DBR층 위에 배치된 상기 제1 전극의 상부 면을 노출시키는 제2 절연층; 상기 제2 절연층과 상기 제1 발광구조물 위에 배치되고, 상기 제1 도전형 DBR층 위에 배치된 상기 제1 전극의 상부 면에 직접 접촉되어 배치된 제1 본딩패드; 상기 제2 절연층 위에 배치되고, 상기 제2 전극과 전기적으로 연결된 제2 본딩패드; 를 포함하고, 상기 반도체 소자는, 상기 제1 본딩패드와 상기 제2 본딩패드가 배치된 제1 면과, 상기 제1 면과 반대 방향에 배치된 제2 면을 포함하고, 상기 제1 본딩패드와 상기 제2 본딩패드는 상기 서브마운트에 전기적으로 연결되고, 상기 반도체 소자에서 생성된 빛은 상기 제2 면을 통해 외부로 방출될 수 있다.
실시 예에 따른 객체 검출 장치는, 반도체 소자 패키지와 상기 반도체 소자 패키지에서 방출된 빛의 반사된 빛을 입사 받는 수광부를 포함하고, 상기 반도체 소자 패키지는, 서브마운트: 상기 서브마운트 위에 배치된 반도체 소자: 를 포함하고, 상기 반도체 소자는, 제1 도전형의 제1 DBR층, 상기 제1 DBR층 위에 배치된 제1 활성층, 상기 제1 활성층 위에 배치된 제2 도전형의 제2 DBR층을 포함하는 제1 발광구조물; 상기 제1 발광구조물과 이격되어 배치되고, 제1 도전형의 제3 DBR층, 상기 제3 DBR층 위에 배치된 제2 활성층, 상기 제2 활성층 위에 배치된 제2 도전형의 제4 DBR층을 포함하는 제2 발광구조물; 상기 제1 DBR층과 상기 제3 DBR층에 전기적으로 연결되고, 상기 제1 발광구조물과 상기 제2 발광구조물 사이에 배치된 제1 전극; 상기 제2 DBR층과 상기 제4 DBR층에 전기적으로 연결되고, 상기 제2 DBR층의 상부 면과 상기 제4 DBR층의 상부 면에 배치된 제2 전극; 상기 제2 발광구조물 위에 배치되며 상기 제1 전극에 전기적으로 연결된 제1 본딩패드; 상기 제1 발광구조물 위에 배치되며 상기 제2 전극에 전기적으로 연결된 제2 본딩패드; 를 포함하고, 상기 반도체 소자는, 상기 제1 본딩패드와 상기 제2 본딩패드가 배치된 제1 면과, 상기 제1 면과 반대 방향에 배치된 제2 면을 포함하고, 상기 제1 본딩패드와 상기 제2 본딩패드는 상기 서브마운트에 전기적으로 연결되고, 상기 반도체 소자에서 생성된 빛은 상기 제2 면을 통해 외부로 방출될 수 있다.
실시 예에 따른 객체 검출 장치는, 반도체 소자 패키지와 상기 반도체 소자 패키지에서 방출된 빛의 반사된 빛을 입사 받는 수광부; 를 포함하고, 상기 반도체 소자 패키지는, 서브마운트: 상기 서브마운트 위에 배치된 반도체 소자: 를 포함하고, 상기 반도체 소자는, 제1 도전형의 제1 DBR층, 상기 제1 DBR층 위에 배치된 제1 활성층, 상기 제1 활성층 위에 배치된 제2 도전형의 제2 DBR층을 포함하는 제1 발광구조물; 상기 제1 발광구조물과 이격되어 배치되며, 제1 도전형의 제3 DBR층, 상기 제3 DBR층 위에 배치된 제2 활성층, 상기 제2 활성층 위에 배치된 제2 도전형의 제4 DBR층을 포함하는 제2 발광구조물; 상기 제1 발광구조물의 측면, 상기 제2 발광구조물의 측면, 상기 제1 발광구조물과 상기 제2 발광구조물 사이에 배치되고, 상기 제2 DBR층의 상부 면과 상기 제4 DBR층의 상부 면을 노출시키는 제1 절연층; 상기 제1 DBR층과 상기 제3 DBR층에 전기적으로 연결되고, 상기 제1 발광구조물과 상기 제2 발광구조물 사이에서 상기 제1 절연층 아래에 배치된 제1 전극; 상기 제2 DBR층의 상부 면과 상기 제4 DBR층의 상부 면에 직접 접촉되어 배치되고, 상기 제1 발광구조물과 상기 제2 발광구조물 사이에서 상기 제1 절연층 위에 배치된 제2 전극; 상기 제2 전극 위에 배치되며, 상기 제1 발광구조물의 둘레와 상기 제2 발광구조물의 둘레에 배치되고, 상기 제1 발광구조물의 상부 면에 배치된 상기 제2 전극의 상부 면을 노출시키며, 상기 제2 발광구조물의 상부 면에 배치된 상기 제2 전극의 상부 면을 노출시키는 제2 절연층; 상기 제2 절연층 위에 배치되고 상기 제1 전극에 전기적으로 연결된 제1 본딩패드; 상기 제2 절연층 위에 배치되고, 상기 제1 발광구조물의 상부 면에 배치된 상기 제2 전극과 직접 접촉되어 배치되며, 상기 제2 발광구조물의 상부 면에 배치된 상기 제2 전극과 직접 접촉되어 배치된 제2 본딩패드; 를 포함하고, 상기 반도체 소자는, 상기 제1 본딩패드와 상기 제2 본딩패드가 배치된 제1 면과, 상기 제1 면과 반대 방향에 배치된 제2 면을 포함하고, 상기 제1 본딩패드와 상기 제2 본딩패드는 상기 서브마운트에 전기적으로 연결되고, 상기 반도체 소자에서 생성된 빛은 상기 제2 면을 통해 외부로 방출될 수 있다.
실시 예에 따른 객체 검출 장치는, 반도체 소자 패키지와 상기 반도체 소자 패키지에서 방출된 빛의 반사된 빛을 입사 받는 수광부; 를 포함하고, 서브마운트: 상기 서브마운트 위에 배치된 반도체 소자: 를 포함하고, 상기 반도체 소자는, 제1 도전형의 제1 DBR층, 상기 제1 DBR층 위에 배치된 제1 활성층, 상기 제1 활성층 위에 배치된 제2 도전형의 제2 DBR층을 포함하는 제1 발광구조물; 상기 제1 DBR층으로부터 상기 제1 발광구조물의 둘레 방향으로 연장되어 배치된 제1 도전형 DBR층; 상기 제1 도전형 DBR층 위에 배치되며 상기 제1 DBR층에 전기적으로 연결된 제1 전극; 상기 제1 발광구조물의 측면과 상기 제1 전극 위에 배치되며, 상기 제2 DBR층의 상부 면을 노출시키고, 상기 제1 도전형 DBR층 위에 배치된 상기 제1 전극의 상부 면을 노출시키는 제1 절연층; 상기 제2 DBR층의 상부 면에 직접 접촉되어 배치된 제2 전극; 상기 제2 전극과 상기 제1 절연층 위에 배치되며, 상기 제1 발광구조물의 둘레에 배치되고, 상기 제1 도전형 DBR층 위에 배치된 상기 제1 전극의 상부 면을 노출시키는 제2 절연층; 상기 제2 절연층과 상기 제1 발광구조물 위에 배치되고, 상기 제1 도전형 DBR층 위에 배치된 상기 제1 전극의 상부 면에 직접 접촉되어 배치된 제1 본딩패드; 상기 제2 절연층 위에 배치되고, 상기 제2 전극과 전기적으로 연결된 제2 본딩패드; 를 포함하고, 상기 반도체 소자는, 상기 제1 본딩패드와 상기 제2 본딩패드가 배치된 제1 면과, 상기 제1 면과 반대 방향에 배치된 제2 면을 포함하고, 상기 제1 본딩패드와 상기 제2 본딩패드는 상기 서브마운트에 전기적으로 연결되고, 상기 반도체 소자에서 생성된 빛은 상기 제2 면을 통해 외부로 방출될 수 있다.
실시 예에 따른 반도체 소자 제조방법은, 기판 위에 제1 도전형 DBR층, 활성층, 제2 도전형 DBR층을 형성하는 단계; 상기 제2 도전형 DBR층, 상기 활성층에 대한 메사 식각을 수행하고 서로 이격되어 배치된 복수의 발광구조물을 형성하는 단계; 상기 제1 도전형 DBR층 위에 배치되며, 상기 복수의 발광구조물을 노출시키는 제1 전극을 형성하는 단계; 상기 제1 전극 위에 배치되며, 상기 복수의 발광구조물의 상부 면을 노출시키는 제1 절연층을 형성하는 단계; 상기 제1 절연층에 의하여 노출된 상기 복수의 발광구조물의 상부 면에 배치된 상부전극과, 상기 제1 절연층 위에 배치되며 상기 상부전극을 연결하는 연결전극을 포함하는 제2 전극을 형성하는 단계; 상기 복수의 발광구조물 사이 영역의 하부에 배치된 상기 제1 전극을 노출시키는 제1 개구부와, 상기 제2 전극의 상기 상부전극을 노출시키는 제2 개구부를 포함하는 제2 절연층을 형성하는 단계; 상기 제1 개구부 위에 배치되어 상기 제1 전극과 전기적으로 연결되는 제1 본딩패드와, 상기 제2 개구부 위에 배치되어 상기 제2 전극과 전기적으로 연결되는 제2 본딩패드를 형성하는 단계; 를 포함할 수 있다.
실시 예에 따른 반도체 소자 및 그 제조방법, 반도체 소자 패키지, 객체 검출 장치에 의하면, 우수한 방열 특성을 제공할 수 있는 장점이 있다.
실시 예에 따른 반도체 소자 및 그 제조방법, 반도체 소자 패키지, 객체 검출 장치에 의하면, 광 추출 효율을 높이고 고출력의 빛을 제공할 수 있는 장점이 있다.
실시 예에 따른 반도체 소자 및 그 제조방법, 반도체 소자 패키지, 객체 검출 장치에 의하면, 전력 변환 효율을 향상시킬 수 있는 장점이 있다
실시 예에 따른 반도체 소자 및 그 제조방법, 반도체 소자 패키지, 객체 검출 장치에 의하면, 제조 단가를 줄이고 신뢰성을 향상시킬 수 있는 장점이 있다.
도 1은 본 발명의 실시 예에 따른 반도체 소자를 나타낸 도면이다.
도 2는 도 1에 도시된 실시 예에 따른 반도체 소자의 A-A 선에 따른 단면도이다.
도 3a 및 도 3b는 본 발명의 실시 예에 따른 반도체 소자 제조방법에 있어 복수의 발광구조물과 더미 발광구조물이 형성된 예를 나타낸 도면이다.
도 4a 및 도 4b는 본 발명의 실시 예에 따른 반도체 소자 제조방법에 있어 제1 전극이 형성된 예를 나타낸 도면이다.
도 5a 및 도 5b는 본 발명의 실시 예에 따른 반도체 소자 제조방법에 있어 절연층이 형성된 예를 나타낸 도면이다.
도 6a 및 도 6b는 본 발명의 실시 예에 따른 반도체 소자 제조방법에 있어 제1 본딩패드와 제2 본딩패드가 형성된 예를 나타낸 도면이다.
도 7은 본 발명의 실시 예에 따른 반도체 소자의 다른 예를 나타낸 도면이다.
도 8은 본 발명의 실시 예에 따른 반도체 소자의 또 다른 예를 나타낸 도면이다.
도 9는 본 발명의 실시 예에 따른 반도체 소자의 또 다른 예를 나타낸 도면이다.
도 10은 본 발명의 실시 예에 따른 반도체 소자의 또 다른 예를 나타낸 도면이다.
도 11은 도 10에 도시된 실시 예에 따른 반도체 소자의 A-A 선에 따른 단면도이다.
도 12는 도 10에 도시된 실시 예에 따른 반도체 소자의 B-B 선에 따른 단면도이다.
도 13은 도 10에 도시된 실시 예에 따른 반도체 소자의 C-C 선에 따른 단면도이다.
도 14a 내지 도 14d는 본 발명의 실시 예에 따른 반도체 소자 제조방법에 있어 발광구조물이 형성된 예를 나타낸 도면이다.
도 15a 내지 도 15d는 본 발명의 실시 예에 따른 반도체 소자 제조방법에 있어 제1 전극이 형성된 예를 나타낸 도면이다.
도 16a 내지 도 16d는 본 발명의 실시 예에 따른 반도체 소자 제조방법에 있어 제1 절연층이 형성된 예를 나타낸 도면이다.
도 17a 내지 도 17d는 본 발명의 실시 예에 따른 반도체 소자 제조방법에 있어 제2 전극이 형성된 예를 나타낸 도면이다.
도 18a 내지 도 18d는 본 발명의 실시 예에 따른 반도체 소자 제조방법에 있어 제2 절연층이 형성된 예를 나타낸 도면이다.
도 19a 내지 도 19d는 본 발명의 실시 예에 따른 반도체 소자 제조방법에 있어 제1 본딩패드와 제2 본딩패드가 형성된 예를 나타낸 도면이다.
도 20 및 도 21은 본 발명의 실시 예에 따른 반도체 소자의 또 다른 예를 나타낸 도면이다.
도 22 및 도 23은 본 발명의 실시 예에 따른 반도체 소자의 또 다른 예를 나타낸 도면이다.
도 24는 본 발명의 실시 예에 따른 반도체 소자의 또 다른 예를 나타낸 도면이다.
도 25는 도 24에 도시된 실시 예에 따른 반도체 소자의 D-D 선에 따른 단면도이다.
도 26a 및 도 26b는 본 발명의 실시 예에 따른 반도체 소자 제조방법에 있어 복수의 발광구조물과 더미 발광구조물이 형성된 예를 나타낸 도면이다.
도 27a 및 도 27b는 본 발명의 실시 예에 따른 반도체 소자 제조방법에 있어 제1 전극이 형성된 예를 나타낸 도면이다.
도 28a 및 도 28b는 본 발명의 실시 예에 따른 반도체 소자 제조방법에 있어 절연층이 형성된 예를 나타낸 도면이다.
도 29a 및 도 29b는 본 발명의 실시 예에 따른 반도체 소자 제조방법에 있어 제1 본딩패드와 제2 본딩패드가 형성된 예를 나타낸 도면이다.
도 30은 본 발명의 실시 예에 따른 반도체 소자의 또 다른 예를 나타낸 도면이다.
도 31은 본 발명의 실시 예에 따른 반도체 소자의 또 다른 예를 나타낸 도면이다.
도 32는 본 발명의 실시 예에 따른 반도체 소자를 나타낸 도면이다.
도 33은 도 32에 도시된 실시 예에 따른 반도체 소자의 A-A 선에 따른 단면도이다.
도 34는 도 32에 도시된 실시 예에 따른 반도체 소자의 B-B 선에 따른 단면도이다.
도 35는 도 32에 도시된 실시 예에 따른 반도체 소자의 C-C 선에 따른 단면도이다.
도 36a 내지 도 36d는 본 발명의 실시 예에 따른 반도체 소자 제조방법에 있어 발광구조물이 형성된 예를 나타낸 도면이다.
도 37a 내지 도 37d는 본 발명의 실시 예에 따른 반도체 소자 제조방법에 있어 제1 전극이 형성된 예를 나타낸 도면이다.
도 38a 내지 도 38d는 본 발명의 실시 예에 따른 반도체 소자 제조방법에 있어 제1 절연층이 형성된 예를 나타낸 도면이다.
도 39a 내지 도 39d는 본 발명의 실시 예에 따른 반도체 소자 제조방법에 있어 제2 전극이 형성된 예를 나타낸 도면이다.
도 40a 내지 도 40d는 본 발명의 실시 예에 따른 반도체 소자 제조방법에 있어 제2 절연층이 형성된 예를 나타낸 도면이다.
도 41a 내지 도 41d는 본 발명의 실시 예에 따른 반도체 소자 제조방법에 있어 제1 본딩패드와 제2 본딩패드가 형성된 예를 나타낸 도면이다.
도 42는 본 발명의 실시 예에 따른 반도체 소자 패키지를 나타낸 도면이다.
도 43은 본 발명의 실시 예에 따른 반도체 소자 패키지의 다른 예를 나타낸 도면이다.
도 44는 본 발명의 실시 예에 따른 반도체 소자 패키지를 포함하는 자동 초점 장치가 적용된 이동 단말기의 사시도이다.
이하 실시 예를 첨부된 도면을 참조하여 설명한다. 실시 예의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "상/위(on/over)"에 또는 "아래(under)"에 형성되는 것으로 기재되는 경우에 있어, "상/위(on/over)"와 "아래(under)"는 "직접(directly)" 또는 "다른 층을 개재하여 (indirectly)" 형성되는 것을 모두 포함한다. 또한 각 층의 상/위 또는 아래에 대한 기준은 도면을 기준으로 설명하나 실시 예가 이에 한정되는 것은 아니다.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예에 따른 반도체 소자, 반도체 소자 제조방법, 반도체 소자 패키지, 반도체 소자 패키지를 포함하는 객체 검출 장치에 대해 상세히 설명하도록 한다.
본 발명의 실시 예에 따른 반도체 소자는 발광 다이오드 소자, 레이저 다이오드 소자를 포함하는 발광소자 중의 어느 하나일 수 있다. 예로서, 실시 예에 따른 반도체 소자는 수직 캐비티 표면 방출 레이저(VCSEL; Vertical Cavity Surface Emitting Laser) 반도체 소자일 수 있다. 수직 캐비티 표면 방출 레이저(VCSEL) 반도체 소자는 상부 면에 수직한 방향으로 빔을 방출할 수 있다. 수직 캐비티 표면 방출 레이저(VCSEL) 반도체 소자는 예를 들어 5도 내지 30도의 빔 화각으로 상부 면에 수직한 방향으로 빔을 방출할 수 있다. 수직 캐비티 표면 방출 레이저(VCSEL) 반도체 소자는 좀 더 구체적으로 15도 내지 25도의 빔 화각으로 상부 면에 수직한 방향으로 빔을 방출할 수 있다. 수직 캐비티 표면 방출 레이저(VCSEL) 반도체 소자는 원형의 빔을 방출하는 단일 발광 애퍼쳐(aperture) 또는 복수의 발광 애퍼쳐를 포함할 수 있다. 상기 발광 애퍼쳐는 예로서 수 마이크로 미터 내지 수십 마이크로 미터의 직경으로 제공될 수 있다. 예로서, 상기 발광 애퍼쳐는 반도체 소자의 상부 면에 수직한 방향으로 빛이 방출되는 영역으로 정의될 수 있다.
그러면, 도 1 및 도 2를 참조하여 본 발명의 실시 예에 따른 반도체 소자를 설명하기로 한다. 도 1은 본 발명의 실시 예에 따른 반도체 소자를 나타낸 도면이고, 도 2는 도 1에 도시된 실시 예에 따른 반도체 소자의 A-A 선에 따른 단면도이다.
한편, 이해를 돕기 위해, 도 1을 도시함에 있어, 하부에 위치된 구성요소들의 배치관계가 쉽게 파악될 수 있도록 상부에 배치된 제1 본딩패드(155)와 제2 본딩패드(165)는 투명으로 처리되었다.
본 발명의 실시 예에 따른 반도체 소자(200)는, 도 1 및 도 2에 도시된 바와 같이, 복수의 발광구조물(P1, P2, P3, P4, …), 제1 전극(150), 제1 본딩패드(155), 제2 본딩패드(165)를 포함할 수 있다.
실시 예에 따른 반도체 소자(200)는 수직 캐비티 표면 방출 레이저(VCSEL)일 수 있으며, 복수의 발광구조물(P1, P2, P3, P4, …)에서 생성된 빛을 예를 들어 5도 내지 30도의 빔 화각으로 방출할 수 있다. 상기 복수의 발광구조물(P1, P2, P3, P4, …) 각각은 제1 도전형 DBR(Distributed Bragg Reflector)층, 활성층, 제2 도전형 DBR층을 포함할 수 있다. 상기 복수의 발광구조물(P1, P2, P3, P4, …) 각각은 유사한 구조로 형성될 수 있으며, 도 1에 표시된 A-A 선에 따른 단면을 이용하여 실시 예에 따른 반도체 소자(200)를 설명한다.
실시 예에 따른 반도체 소자(200)는, 도 1 및 도 2에 도시된 바와 같이, 복수의 발광구조물(P1, P2, P3, P4, …)을 포함할 수 있다. 상기 복수의 발광구조물(P1, P2, P3, P4, …)이 배치된 영역 상부에는 상기 제2 본딩패드(165)가 배치될 수 있다.
상기 제1 전극(150)은 상기 복수의 발광구조물(P1, P2, P3, P4, …) 사이에 배치될 수 있다. 상기 제1 전극(150)은 상기 복수의 발광구조물(P1, P2, P3, P4, …)을 노출시키는 복수의 제1 개구부를 포함할 수 있다.
상기 제1 전극(150)에 제공된 상기 복수의 제1 개구부는 상기 복수의 발광구조물(P1, P2, P3, P4, …)의 상부 면을 노출시킬 수 있다. 상기 제1 전극(150)에 제공된 상기 복수의 제1 개구부는 상기 복수의 발광구조물(P1, P2, P3, P4, …)의 제2 도전형 DBR층의 상부 면을 노출시킬 수 있다. 상기 제1 전극(150)은 상기 복수의 발광구조물(P1, P2, P3, P4, …)의 제1 도전형 DBR층과 전기적으로 연결될 수 있다. 상기 복수의 발광구조물(P1, P2, P3, P4, …)을 노출시키는 복수의 제1 개구부는 실시 예에 따른 반도체 소자 제조방법을 설명하면서 뒤에서 더 살펴 보기로 한다.
상기 제1 본딩패드(155)는 상기 복수의 발광구조물(P1, P2, P3, P4, …)과 이격되어 배치될 수 있다. 상기 제1 본딩패드(155)는 상기 제1 전극(150)과 전기적으로 연결될 수 있다. 상기 제1 본딩패드(155)는 상기 제2 본딩패드(165)의 측면을 따라 배치될 수 있다. 상기 제1 본딩패드(155)는 상기 복수의 발광구조물(P1, P2, P3, P4, …)이 제공된 영역의 외곽 측면을 따라 배치될 수 있다. 예로서, 상기 제1 본딩패드(155)는, 도 1에 도시된 바와 같이, 상기 제2 본딩패드(165)의 양 측면에 배치될 수 있다.
상기 제2 본딩패드(165)는 상기 제1 본딩패드(155)와 이격되어 배치될 수 있다. 상기 제2 본딩패드(165)는 상기 복수의 발광구조물(P1, P2, P3, P4, …)의 제2 도전형 DBR층에 전기적으로 연결될 수 있다. 예로서, 상기 제2 본딩패드(165)는 상기 복수의 발광구조물(P1, P2, P3, P4, …)의 제2 도전형 DBR층의 상부 면에 배치될 수 있다.
또한, 실시 예에 따른 반도체 소자(200)는, 도 1에 도시된 바와 같이, 복수의 더미 발광구조물(D1, D2, D3, D4)을 포함할 수 있다. 상기 복수의 더미 발광구조물(D1, D2, D3, D4)은 제1 도전형 DBR층, 활성층, 제2 도전형 DBR층을 포함할 수 있다. 또한, 상기 복수의 더미 발광구조물(D1, D2, D3, D4) 중에서 상기 제1 더미 발광구조물(D1)의 상부와 상기 제2 더미 발광구조물(D2)의 상부에는 상기 제1 본딩패드(155)가 배치될 수 있다.
그러면, 도 1 및 도 2를 참조하여, 상기 제2 본딩패드(165) 아래에 배치된 P1 발광구조물과 P2 발광구조물을 중심으로 실시 예에 따른 반도체 소자(200)를 더 살펴 보기로 한다.
실시 예에 따른 반도체 소자(200)는 상기 제2 본딩패드(165) 아래에 배치된 복수의 발광구조물(P1, P2, …)을 포함할 수 있다. 상기 복수의 발광구조물(P1, P2, …)은 빛을 방출하는 발광 애퍼쳐(130a, 130b, …)를 각각 포함할 수 있다. 상기 복수의 발광구조물(P1, P2, …)은 서로 이격되어 배치될 수 있다. 예로서, 상기 발광 애퍼쳐(130a, 130b, …)는 수 마이크로 미터 내지 수십 마이크로 미터의 직경으로 제공될 수 있다.
상기 P1 발광구조물은 제1 도전형의 제1 DBR층(110a), 제2 도전형의 제2 DBR층(120a), 제1 활성층(115a)을 포함할 수 있다. 상기 제1 활성층(115a)은 상기 제1 DBR층(110a)과 상기 제2 DBR층(120a) 사이에 배치될 수 있다. 예로서, 상기 제1 활성층(115a)이 상기 제1 DBR층(110a) 위에 배치되고, 상기 제2 DBR층(120a)이 상기 제1 활성층(115a) 위에 배치될 수 있다. 상기 P1 발광구조물은 상기 제1 활성층(115a)과 상기 제2 DBR층(120a) 사이에 배치된 제1 애퍼쳐층(117a)을 더 포함할 수 있다.
상기 P2 발광구조물은 제1 도전형의 제3 DBR층(110b), 제2 도전형의 제4 DBR층(120b), 제2 활성층(115b)을 포함할 수 있다. 상기 제2 활성층(115b)은 상기 제3 DBR층(110b)과 상기 제4 DBR층(120b) 사이에 배치될 수 있다. 예로서, 상기 제2 활성층(115b)이 상기 제3 DBR층(110b) 위에 배치되고, 상기 제4 DBR층(120b)이 상기 제2 활성층(115b) 위에 배치될 수 있다. 상기 P2 발광구조물은 상기 제2 활성층(115b)과 상기 제4 DBR층(120b) 사이에 배치된 제2 애퍼쳐층(117b)을 더 포함할 수 있다.
또한, 상기 P1 발광구조물의 상기 제1 DBR층(110a)과 상기 P2 발광구조물의 상기 제3 DBR층(110b) 사이에 제1 도전형 DBR층(113)이 배치될 수 있다. 상기 제1 DBR층(110a)과 상기 제3 DBR층(110b)은 상기 제1 도전형 DBR층(113)에 의하여 물리적으로 연결될 수 있다. 예로서, 상기 제1 도전형 DBR층(113)의 상부 면과 상기 제1 DBR층(110a)의 상부 면이 동일 수평면에 배치될 수 있다. 상기 제1 도전형 DBR층(113)의 상부 면과 상기 제3 DBR층(110c)의 상부 면이 동일 수평면에 배치될 수 있다.
또한, 상기 P1 발광구조물의 상기 제1 활성층(115a)과 상기 P2 발광구조물의 상기 제2 활성층(115b)은 서로 이격되어 배치될 수 있다. 또한, 상기 P1 발광구조물의 상기 제2 DBR층(120a)과 상기 P2 발광구조물의 상기 제4 DBR층(120b)은 서로 이격되어 배치될 수 있다.
실시 예에 따른 반도체 소자(200)는, 도 1 및 도 2에 도시된 바와 같이, 절연층(140)을 포함할 수 있다. 상기 절연층(140)은 상기 P1 발광구조물의 측면에 배치될 수 있다. 상기 절연층(140)은 상기 P1 발광구조물의 측면 둘레를 감싸도록 배치될 수 있다. 상기 절연층(140)은 상기 P2 발광구조물의 측면에 배치될 수 있다. 상기 절연층(140)은 상기 P2 발광구조물의 측면 둘레를 감싸도록 배치될 수 있다.
또한, 상기 절연층(140)은 상기 P1 발광구조물과 상기 P2 발광구조물 사이에 배치될 수 있다. 상기 절연층(140)은 상기 제1 도전형 DBR층(113) 위에 배치될 수 있다.
상기 절연층(140)은 상기 P1 발광구조물의 상부 면을 노출시킬 수 있다. 상기 절연층(140)은 상기 P1 발광구조물의 상기 제2 DBR층(120a)의 상부 면을 노출시킬 수 있다. 상기 절연층(140)은 상기 P2 발광구조물의 상부 면을 노출시킬 수 있다. 상기 절연층(140)은 상기 P2 발광구조물의 상기 제4 DBR층(120b)의 상부 면을 노출시킬 수 있다. 상기 절연층(140)은 상기 P1 발광구조물의 상부 면과 상기 P2 발광구조물의 상부 면을 노출시키는 제2 개구부를 포함할 수 있다. 상기 P1 발광구조물의 상부 면과 상기 P2 발광구조물의 상부 면을 노출시키는 제2 개구부에 대해서는 실시 예에 따른 반도체 소자 제조방법을 설명하면서 뒤에서 더 살펴 보기로 한다.
실시 예에 따른 반도체 소자(200)는, 도 1 및 도 2에 도시된 바와 같이, 제1 전극(150)을 포함할 수 있다. 상기 제1 전극(150)은 상기 복수의 발광구조물(P1, P2, P3, P4, …) 사이에 배치될 수 있다. 상기 제1 전극(150)은 상기 복수의 발광구조물(P1, P2, P3, P4, …)을 노출시키는 복수의 제1 개구부를 포함할 수 있다.
상기 제1 전극(150)은 상기 제1 도전형 DBR층(113) 위에 배치될 수 있다. 상기 제1 전극(150)은 상기 제1 DBR층(110a)과 전기적으로 연결될 수 있다. 상기 제1 전극(150)은 상기 제3 DBR층(110b)과 전기적으로 연결될 수 있다. 상기 제1 전극(150)은 상기 절연층(140) 아래에 배치될 수 있다. 상기 제1 전극(150)은 상기 P1 발광구조물과 상기 P2 발광구조물 사이 영역에서 상기 절연층(140) 아래에 배치될 수 있다. 상기 제1 전극(150)은 상기 P1 발광구조물과 상기 P2 발광구조물 사이 영역에서 상기 절연층(140)과 상기 제1 도전형 DBR층(113) 사이에 배치될 수 있다.
예로서, 상기 제1 전극(150)의 하부 면이 상기 제1 도전형 DBR층(113)의 상부 면에 직접 접촉되어 배치될 수 있다. 상기 제1 전극(150)의 상부 면이 상기 절연층(140)의 하부 면에 직접 접촉되어 배치될 수 있다. 상기 제1 전극(150)은 상기 제1 DBR층(110a)과 상기 제3 DBR층(110b)과 전기적으로 공통 연결될 수 있다.
실시 예에 따른 반도체 소자(200)는, 도 1 및 도 2에 도시된 바와 같이, 상기 제1 본딩패드(155)와 상기 제2 본딩패드(165)를 포함할 수 있다.
실시 예에 의하면, 상기 제1 본딩패드(155)는 복수의 발광구조물(P1, P2, P3, P4, …)의 제1 도전형 DBR층에 전기적으로 연결될 수 있다. 실시 예에 의하면, 상기 제1 본딩패드(155)는 복수의 발광구조물(P1, P2, P3, P4, …)의 제1 도전형 DBR층에 전기적으로 공통 연결될 수 있다.
상기 제2 본딩패드(165)는 복수의 발광구조물(P1, P2, P3, P4, …)의 제2 도전형 DBR층에 전기적으로 연결될 수 있다. 실시 예에 의하면, 상기 제2 본딩패드(165)는 복수의 발광구조물(P1, P2, P3, P4, …)의 제2 도전형 DBR층에 전기적으로 공통 연결될 수 있다.
실시 예에 따른 반도체 소자(200)는, 도 1 및 도 2에 도시된 바와 같이, 복수의 더미 발광구조물(D1, D2, D3, D4)을 포함할 수 있다. 상기 복수의 더미 발광구조물(D1, D2, D3, D4)은 상기 복수의 발광구조물(P1, P2, P3, P4, …)과 이격되어 배치될 수 있다.
상기 복수의 더미 발광구조물(D1, D2, D3, D4)은 상기 제2 본딩패드(165)로부터 이격되어 배치될 수 있다. 예로서, 제1 더미 발광구조물(D1)의 상부 영역에 상기 제1 본딩패드(155)가 배치될 수 있다. 또한, 상기 제2 더미 발광구조물(D2)의 상부 영역에 상기 제1 본딩패드(155)가 배치될 수 있다. 상기 복수의 더미 발광구조물(D1, D2, D3, D4)은 유사한 구조로 제공될 수 있다.
상기 제1 더미 발광구조물(D1)은 제1 도전형 DBR층(113), 제2 도전형 DBR층(119)을 포함할 수 있다. 또한, 상기 제1 더미 발광구조물(D1)은 활성층(116)과 애퍼쳐층(118)을 포함할 수 있다.
실시 예에 따른 반도체 소자(200)는, 도 1 및 도 2에 도시된 바와 같이, 패드전극(153)을 포함할 수 있다. 상기 패드전극(153)은 상기 제1 전극(150)과 전기적으로 연결될 수 있다. 상기 패드전극(153)은 상기 제1 발광구조물(P1)과 상기 제2 발광구조물(P2) 사이에 배치된 상기 제1 전극(150)으로부터 연장되어 배치될 수 있다. 상기 패드전극(153)과 상기 제1 전극(150)의 연결 관계에 대해서는 실시 예에 따른 반도체 소자 제조방법을 설명하면서 뒤에서 더 살펴 보기로 한다.
상기 패드전극(153)은 상기 제1 도전형 DBR층(113)에 전기적으로 연결될 수 있다. 상기 패드전극(153)은 상기 활성층(116)에 전기적으로 연결될 수 있다. 상기 패드전극(153)은 상기 제2 도전형 DBR층(119)에 전기적으로 연결될 수 있다. 상기 패드전극(153)은 상기 제1 도전형 DBR층(113)과 상기 제2 도전형 DBR층(119)에 전기적으로 공통 연결될 수 있다. 이에 따라, 상기 제1 더미 발광구조물(D1)은 빛을 생성하지 않을 수 있다.
상기 패드전극(153)은 상기 제1 더미 발광구조물(D1)과 상기 제2 더미 발광구조물(D2) 위에 배치될 수 있다. 상기 패드전극(153)은 상기 제1 더미 발광구조물(D1)의 상부 면 위에 배치될 수 있다. 상기 패드전극(153)은 상기 제2 더미 발광구조물(D2)의 상부 면 위에 배치될 수 있다. 상기 패드전극(153)은 상기 제1 더미 발광구조물(D1)과 상기 제2 더미 발광구조물(D2)에 제공된 상기 제2 도전형 DBR층(119) 위에 배치될 수 있다.
실시 예에 의하면, 상기 패드전극(153) 위에 상기 제1 본딩패드(155)가 배치될 수 있다. 상기 패드전극(153)의 측면에 상기 절연층(140)이 배치될 수 있다. 상기 절연층(140)에 의하여 노출된 상기 패드전극(153)의 상부 면에 상기 제1 본딩패드(155)가 배치될 수 있다.
한편, 실시 예에 따른 반도체 소자(200)는, 도 1 및 도 2에 도시된 바와 같이, 기판(105)을 더 포함할 수 있다. 상기 기판(105) 위에 복수의 발광구조물(P1, P2, P3, P4, …)과 복수의 더미 발광구조물(D1, D2, D3, D4)이 배치될 수 있다. 예로서, 상기 기판(105)은 상기 복수의 발광구조물(P1, P2, P3, P4, …)과 상기 복수의 더미 발광구조물(D1, D2, D3, D4)이 성장될 수 있는 성장기판일 수 있다. 예로서, 상기 기판(105)은 진성 반도체 기판일 수 있다.
실시 예에 따른 반도체 소자(200)에 의하면, 상기 제1 본딩패드(155)와 상기 제2 본딩패드(165)를 통하여 상기 복수의 발광구조물(P1, P2, P3, P4, …)에 전원이 제공될 수 있다. 상기 제1 본딩패드(155)가 상기 패드전극(153)을 통하여 상기 제1 전극(150)에 전기적으로 연결될 수 있다. 그리고, 상기 제1 전극(150)이 상기 복수의 발광구조물(P1, P2, P3, P4, …)의 제1 도전형 DBR층에 전기적으로 연결될 수 있다. 또한, 상기 제2 본딩패드(165)가 상기 복수의 발광구조물(P1, P2, P3, P4, …)의 제2 도전형 DBR층의 상부 면 위에 배치될 수 있다. 예로서, 상기 제2 본딩패드(165)의 하부 면이 상기 복수의 발광구조물(P1, P2, P3, P4, …)의 제2 도전형 DBR층의 상부 면에 직접 접촉되어 배치될 수 있다.
따라서, 실시 예에 의하면, 상기 복수의 발광구조물(P1, P2, P3, P4, …)에 전원이 제공됨에 있어, 상기 기판(105)의 하부 면을 통해 전원이 인가될 필요가 없다. 종래 반도체 소자에서, 상기 기판의 하부 면을 통해 전원이 인가되어야 하는 경우, 상기 기판(105)이 반드시 도전성 기판으로 제공되어야 한다. 하지만, 실시 예에 따른 반도체 소자(200)에 의하면, 상기 기판(105)은 도전성 기판일 수도 있으며 절연성 기판일 수도 있다. 예로서, 실시 예에 따른 상기 기판(105)은 진성 반도체 기판으로 제공될 수도 있다.
또한, 상기 기판(105)은 상기 복수의 발광구조물(P1, P2, P3, P4, …)이 성장기판에서 성장된 후, 성장기판이 제거되고 상기 복수의 발광구조물(P1, P2, P3, P4, …)에 부착된 지지기판일 수 있다. 예로서, 상기 지지기판은 상기 복수의 발광구조물(P1, P2, P3, P4, …)에서 생성된 빛이 투과될 수 있는 투명기판일 수 있다.
한편, 실시 예에 따른 반도체 소자(200)는, 도 1 및 도 2에 도시된 바와 같이, 상기 반도체 소자(200)의 하부 방향으로 빛이 방출되도록 구현될 수 있다. 즉, 실시 예에 따른 반도체 소자(200)에 의하면, 상기 복수의 발광구조물(P1, P2, P3, P4, …)을 이루는 활성층으로부터 제1 도전형 DBR층이 배치된 방향으로 빛이 방출될 수 있다. 상기 복수의 발광구조물(P1, P2, P3, P4, …)을 이루는 활성층으로부터 상기 기판(105)이 배치된 방향으로 빛이 방출될 수 있다.
실시 예에 의하면, 상기 복수의 발광구조물(P1, P2, P3, P4, …)의 제2 도전형 DBR층의 상부 면에 상기 제2 본딩패드(165)가 접촉되어 배치된다. 또한, 상기 복수의 발광구조물(P1, P2, P3, P4, …)의 제1 도전형 DBR층에 상기 제1 전극(150)이 연결되어 배치되고, 상기 제1 전극(150)으로부터 연장된 상기 패드전극(153) 위에 상기 제1 본딩패드(155)가 접촉되어 배치된다. 이에 따라, 상기 제1 본딩패드(155) 및 상기 제2 본딩패드(165)를 통하여 상기 복수의 발광구조물(P1, P2, P3, P4, …)에서 발생된 열이 외부로 효과적으로 방출될 수 있다.
한편, 일반적인 반도체 소자의 경우, 발광구조물에서 발생된 열에 의하여 전력 변환 효율(PCE: Power Conversion Efficiency)이 많이 저하되는 것으로 알려져 있다. 그리고, 하부에 배치된 기판을 통해 발광구조물에 전원이 제공되는 경우, 일반적으로 기판을 통해 열 방출이 수행된다. 그런데, 기판의 열 전도율이 낮은 편이므로 발광구조물에서 발생된 열을 외부로 방출하는데 어려움이 있다. 예로서, GaAs 기판의 경우 열전도율이 52W/(m*K)로서 낮은 것으로 알려져 있다.
그러나, 실시 예에 의하면, 상기 제1 본딩패드(155)와 상기 제2 본딩패드(165)를 통하여 외부 방열 기판 등에 연결될 수 있으므로, 상기 복수의 발광구조물(P1, P2, P3, P4, …)에서 발생된 열을 외부로 효과적으로 방출할 수 있게 된다. 따라서, 실시 예에 의하면, 반도체 소자(200)에서 발생된 열을 외부로 효과적으로 배출할 수 있으므로 전력 변화 효율(PCE)이 향상될 수 있게 된다.
한편, 실시 예에 따른 반도체 소자(200)에 의하면, 이상에서 설명된 바와 같이, 상기 반도체 소자(200)의 하부 방향으로 빛이 방출되도록 구현될 수 있다. 실시 예에 따른 반도체 소자(200)에 의하면, 상기 복수의 발광구조물(P1, P2, P3, P4, …)의 하부 영역에 제공된 제1 도전형 DBR층의 반사율이 상부 영역에 제공된 제2 도전형 DBR층의 반사율에 비해 더 작게 선택될 수 있다. 이에 따라, 상기 복수의 발광구조물(P1, P2, P3, P4, …)에서 생성된 빛이 상기 반도체 소자(200)의 기판(105) 방향으로 방출될 수 있게 된다.
또한, 실시 예에 따른 반도체 소자(200)에 의하면, 상기 절연층(140)이 DBR층으로 제공될 수 있다. 이에 따라, 상기 복수의 발광구조물(P1, P2, P3, P4, …)에서 생성된 빛이 상부에 배치된 상기 절연층(140)에서 반사되어 하부 방향으로 효과적으로 추출될 수 있게 된다.
예로서, 상기 절연층(140)은 SiO2와 TiO2가 복수의 층으로 적층되어 형성된 DBR층으로 제공될 수 있다. 또한, 상기 절연층(140)은 Ta2O3와 SiO2가 복수의 층으로 적층되어 형성된 DBR층으로 제공될 수 있다. 또한, 상기 절연층(140)은 SiO2와 Si3N4가 복수의 층으로 적층되어 형성된 DBR층으로 제공될 수 있다.
한편, 종래 반도체 소자에서 기판을 통해 발광구조물에 전원을 제공하는 경우, 기판이 전도성이 있어야 한다. 이에 따라, 전도성 반도체 기판이 적용되는 경우, 전도성을 향상시키기 위하여 기판에 도펀트가 첨가된다. 그런데, 기판에 첨가된 도펀트는 방출되는 빛에 대한 흡수 및 산란(Absorption and Scattering) 현상을 발생시키므로 전력 변환 효율(PCE)을 떨어뜨리는 원인이 될 수 있다.
하지만, 실시 예에 따른 반도체 소자(200)에 의하면, 이상에서 설명된 바와 같이, 상기 기판(105)이 전도성 기판이 아니어도 되므로, 상기 기판(105)에 별도의 도펀트가 첨가되지 않아도 된다. 이에 따라, 실시 예에 따른 상기 기판(105)에 도펀트가 첨가되지 않아도 되므로, 상기 기판(105)에서 도펀트에 의한 흡수 및 산란이 발생되는 현상을 줄일 수 있게 된다. 따라서, 실시 예에 의하면, 복수의 발광구조물(P1, P2, P3, P4, …)에서 발생된 빛을 하부 방향으로 효과적으로 제공할 수 있게 되며, 전력 변환 효율(PCE)이 향상될 수 있게 된다.
또한, 실시 예에 따른 반도체 소자(200)는 상기 기판(105)의 하부 면에 제공된 무반사층을 더 포함할 수 있다. 상기 무반사층은 상기 반도체 소자(200)에서 방출되는 빛이 상기 기판(105)의 표면에서 반사되는 것을 방지하고 투과시킴으로써 반사에 의한 광 손실을 개선할 수 있다.
또한, 실시 예에 따른 반도체 소자(200)에 의하면, 상기 제1 본딩패드(155)에 연결된 상기 제1 전극(150)과 상기 제2 본딩패드(165)에 의하여 상기 복수의 발광구조물(P1, P2, P3, P4, …) 사이에 전류 확산이 효율적으로 수행될 수 있게 된다. 이에 따라, 실시 예에 따른 반도체 소자(200)에 의하면 상기 복수의 발광구조물(P1, P2, P3, P4, …)에서 전류 밀집 없이 전류가 효율적으로 확산되어 광 추출 효율이 향상될 수 있게 된다.
한편, 도 1 및 도 2를 참조하여 설명된 실시 예에 따른 반도체 소자(200)는 제1 더미 발광구조물(D1)과 제2 더미 발광구조물(D2) 위에 상기 제1 본딩패드(155)가 제공된 경우를 기반으로 설명되었다.
그러나, 다른 실시 예에 따른 반도체 소자에 의하면, 상기 제1 본딩패드(155)는 하나의 더미 발광구조물 위에만 제공될 수도 있다. 또한, 상기 제1 본딩패드(155)는 세 개의 더미 발광구조물 위에 제공되거나 네 개의 더미 발광구조물 위에 모두 제공될 수도 있다.
상기 제1 본딩패드(155)가 제공되는 영역은, 반도체 소자의 크기, 요청되는 전류 확산(current spreading)의 정도 등을 고려하여 탄력적으로 선택될 수 있다. 예로서, 반도체 소자의 크기가 크거나 전류 확산의 필요성이 큰 반도체 소자의 경우에도 반도체 소자의 네 측면에 상기 제1 본딩패드(155)가 배치될 수도 있다.
그러면, 본 발명의 실시 예에 따른 반도체 소자 제조방법을 도면을 참조하여 살펴 보기로 한다. 실시 예에 따른 반도체 소자 제조방법을 설명함에 있어, 도 1 및 도 2를 참조하여 설명된 내용과 중복되는 사항에 대해서는 설명이 생략될 수 있다.
먼저, 도 3a 및 도 3b는 본 발명의 실시 예에 따른 반도체 소자 제조방법에 있어 복수의 발광구조물과 더미 발광구조물이 형성된 예를 나타낸 도면이다. 도 3a는 실시 예에 따른 반도체 소자 제조방법에 따라 복수의 발광구조물과 더미 발광구조물이 형성된 단계를 나타낸 평면도이고, 도 3b는 도 3a에 도시된 실시 예에 따른 반도체 소자의 A-A 선에 따른 단면도이다.
실시 예에 따른 반도체 소자 제조방법에 의하면, 도 3a 및 도 3b에 도시된 바와 같이, 기판(105)에 복수의 발광구조물(P1, P2, P3, P4, …)이 형성될 수 있다. 또한, 상기 기판(105)에 복수의 더미 발광구조물(D1, D2, D3, D4)이 형성될 수 있다. 예로서, 상기 복수의 더미 발광구조물(D1, D2, D3, D4)은 상기 복수의 발광구조물(P1, P2, P3, P4, …) 주변에 형성될 수 있다.
상기 기판(105)은 진성 반도체 기판, 전도성 기판, 절연성 기판 중에서 선택된 어느 하나일 수 있다. 예로서, 상기 기판(105)은 GaAs 진성 반도체 기판일 수 있다. 또한, 상기 기판(105)은 구리(Cu), 금(Au), 니켈(Ni), 몰리브덴(Mo), 구리-텅스텐(Cu-W), 캐리어 웨이퍼(예: Si, Ge, AlN, GaAs, ZnO, SiC 등)를 포함하는 전도성 물질 중에서 선택된 적어도 하나로 제공될 수 있다.
예로서, 상기 기판(105)에 제1 도전형 DBR층, 활성층, 제2 도전형 DBR층이 순차적으로 형성될 수 있다. 그리고, 제2 도전형 DBR층과 활성층에 대한 메사 식각을 통하여 상기 복수의 발광구조물(P1, P2, P3, P4, …)이 형성될 수 있다. 또한, 제2 도전형 DBR층과 활성층에 대한 메사 식각을 통하여 상기 복수의 더미 발광구조물(D1, D2, D3, D4)이 형성될 수 있다. 상기 복수의 더미 발광구조물(D1, D2, D3, D4)은 상기 복수의 발광구조물(P1, P2, P3, P4, …)이 형성된 영역 측면에 형성될 수 있다.
상기 복수의 발광구조물(P1, P2, …)은 제1 도전형 DBR층(110a, 110b, …), 활성층(115a, 115b, …), 애퍼쳐층(117a, 117b, …), 제2 도전형 DBR층(120a, 120b, …)을 포함할 수 있다. 상기 복수의 발광구조물(P1, P2, P3, P4 …) 둘레에 제1 도전형 DBR층(113)이 제공될 수 있다. 상기 제1 도전형 DBR층(113)은 상기 복수의 발광구조물(P1, P2, P3, P4, …) 사이 영역에 배치될 수 있다.
또한, 실시 예에 따른 상기 복수의 더미 발광구조물(D1, D2, D3, D4)은 제1 도전형 DBR층(113), 활성층(116), 애퍼쳐층(118), 제2 도전형 DBR층(119)을 포함할 수 있다. 예로서, 상기 복수의 더미 발광구조물(D1, D2, D3, D4)은 상기 복수의 발광구조물(P1, P2, P3, P4, …)이 형성된 영역 측면을 따라 폭을 갖는 라인 형상으로 제공될 수 있다.
예로서, 상기 복수의 발광구조물(P1, P2, P3, P4, …)과 상기 복수의 더미 발광구조물(D1, D2, D3, D4)은 복수의 화합물 반도체층으로 성장될 수 있다. 상기 복수의 발광구조물(P1, P2, P3, P4, …)과 상기 복수의 더미 발광구조물(D1, D2, D3, D4)은 전자빔 증착기, PVD(physical vapor deposition), CVD(chemical vapor deposition), PLD(plasma laser deposition), 이중형의 열증착기(dual-type thermal evaporator) 스퍼터링(sputtering), MOCVD(metal organic chemical vapor deposition) 등에 의해 형성될 수 있다.
상기 복수의 발광구조물(P1, P2, …)을 이루는 상기 제1 도전형 DBR층(110a, 110b, …)은 제1 도전형의 도펀트가 도핑된 3족-5족 또는 2족-6족의 화합물 반도체 중 적어도 하나로 제공될 수 있다. 상기 복수의 더미 발광구조물(D1, D2, D3, D4)을 이루는 상기 제1 도전형 DBR층(113)은 제1 도전형의 도펀트가 도핑된 3족-5족 또는 2족-6족의 화합물 반도체 중 적어도 하나로 제공될 수 있다.
예컨대, 상기 제1 도전형 DBR층(113, 110a, 110b, …) 은 GaAs, GaAl, InP, InAs, GaP를 포함하는 그룹 중 하나일 수 있다. 상기 제1 도전형 DBR층(113, 110a, 110b, …)은 예컨대, AlxGa1-xAs(0<x<1)/AlyGa1-yAs(0<y<1)(y<x)의 조성식을 갖는 반도체 물질로 제공될 수 있다. 상기 제1 도전형 DBR층(1133, 110a, 110b, …)은 제1 도전형의 도펀트 예컨대, Si, Ge, Sn, Se, Te 등의 n형 도펀트가 도핑된 n형 반도체층이 될 수 있다. 상기 제1 도전형 DBR층(113, 110a, 110b, …)은 서로 다른 반도체층을 교대로 배치하여 λ/4n 두께를 갖는 DBR층일 수 있다.
상기 복수의 발광구조물(P1, P2, …)을 이루는 상기 활성층(115a, 115b, …)은 3족-5족 또는 2족-6족의 화합물 반도체 중 적어도 하나로 제공될 수 있다. 상기 복수의 더미 발광구조물(D1, D2, D3, D4)을 이루는 상기 활성층(116)은 3족-5족 또는 2족-6족의 화합물 반도체 중 적어도 하나로 제공될 수 있다.
예컨대, 상기 활성층(116, 115a, 115b, …)은 GaAs, GaAl, InP, InAs, GaP를 포함하는 그룹 중 하나일 수 있다. 상기 활성층(116, 115a, 115b, …)은 다중 우물 구조로 구현된 경우, 상기 활성층(116, 115a, 115b, …)은 교대로 배치된 복수의 우물층과 복수의 장벽층을 포함할 수 있다. 상기 복수의 우물층은 예컨대, InpGa1-pAs (0≤≤p≤≤1)의 조성식을 갖는 반도체 재료로 제공될 수 있다. 상기 장벽층은 예컨대, InqGa1-qAs (0≤≤q≤≤1)의 조성식을 갖는 반도체 재료로 배치될 수 있다.
상기 복수의 발광구조물(P1, P2, …)을 이루는 상기 애퍼쳐층(117a, 117b, …)은 상기 활성층(115a, 115b, …) 상에 배치될 수 있다. 상기 애퍼쳐층(117a, 117b, …)은 중심부에 원형의 개구부가 포함될 수 있다. 상기 애퍼쳐층(117a, 117b, …)은 상기 활성층(115a, 115b, …)의 중심부로 전류가 집중되도록 전류이동을 제한하는 기능을 포함할 수 있다. 즉, 상기 애퍼쳐층(117a, 117b, …)은 공진 파장을 조정하고, 상기 활성층(115a, 115b, …)으로부터 수직 방향으로 발광하는 빔 각을 조절 할 수 있다. 상기 애퍼쳐층(117a, 117b, …)은 SiO2 또는 Al2O3와 같은 절연 물질을 포함할 수 있다. 또한, 상기 애퍼쳐층(117a, 117b, …)은 상기 활성층(115a, 115b, …), 제1 도전형 DBR층(110a, 110b, …) 및 제2 도전형 DBR층(120a, 120b, …)보다 높은 밴드 갭 에너지를 가질 수 있다.
상기 복수의 더미 발광구조물(D1, D2, D3, D4)을 이루는 애퍼쳐층(118)은 상기 활성층(116) 상에 배치될 수 있다. 다만, 도 1 및 도 2를 참조하여 설명된 바와 같이, 상기 복수의 더미 발광구조물(D1, D2, D3, D4)에 배치된 상기 애퍼쳐층(118)은 상기 복수의 발광구조불(P1, P2, …)에 제공된 상기 애퍼쳐층(117a, 117b)의 기능과는 다르게 상기 활성층(116)의 중심부로 전류가 집중되도록 전류이동을 제한하는 기능은 수행하지 않는다. 실시 예에 의하면, 상기 복수의 더미 발광구조물(D1, D2, D3, D4)에 배치된 상기 제1 도전형 DBR층(113)과 상기 제2 도전형 DBR층(119) 간에 공통 전압이 인가되기 때문이다.
상기 복수의 발광구조물(P1, P2, …)을 이루는 상기 제2 도전형 DBR층(120a, 120b, …)은 제2 도전형의 도펀트가 도핑된 3족-5족 또는 2족-6족의 화합물 반도체 중 적어도 하나로 제공될 수 있다. 상기 복수의 더미 발광구조물(D1, D2, D3, D4)을 이루는 상기 제2 도전형 DBR층(119)은 제2 도전형의 도펀트가 도핑된 3족-5족 또는 2족-6족의 화합물 반도체 중 적어도 하나로 제공될 수 있다.
예컨대, 상기 제2 도전형 DBR층(119, 120a, 120b, …)은 GaAs, GaAl, InP, InAs, GaP를 포함하는 그룹 중 하나일 수 있다. 상기 제2 도전형 DBR층(119, 120a, 120b, …)은 예컨대, AlxGa1-xAs(0<x<1)/AlyGa1-yAs(0<y<1)(y<x)의 조성식을 갖는 반도체 재료로 형성될 수 있다. 상기 제2 도전형 DBR층(119, 120a, 120b, …)은 제2 도전형의 도펀트 예컨대, Mg, Zn, Ca, Sr, Ba와 같은 p형 도펀트를 갖는 p형 반도체층일 수 있다. 상기 제2 도전형 DBR층(119, 120a, 120b, …)은 서로 다른 반도체층을 교대로 배치하여 λ/4n 두께를 갖는 DBR층일 수 있다.
예로서, 상기 제2 도전형 DBR층(120a, 120b, …)은 상기 제1 도전형 DBR층(110a, 110b, …) 보다 큰 반사율을 가질 수 있다. 예컨대, 상기 제2 도전형 DBR층(120a, 120b, …)과 상기 제1 도전형 DBR층(110a, 110b, …)은 90% 이상의 반사율에 의해 수직 방향으로 공진 캐비티를 형성할 수 있다. 이때, 생성된 빛은 상기 제2 도전형 DBR층(120a, 120b, …)의 반사율보다 낮은 상기 제1 도전형 DBR층(110a, 110b, …)을 통해서 외부로 방출될 수 있다.
다음으로, 도 4a 및 4b에 도시된 바와 같이, 실시 예에 따른 제1 전극(150)과 전극패드(153)가 형성될 수 있다.
도 4a 및 도 4b는 본 발명의 실시 예에 따른 반도체 소자 제조방법에 있어 제1 전극과 전극패드가 형성된 예를 나타낸 도면이다. 도 4a는 실시 예에 따른 반도체 소자 제조방법에 따라 제1 전극과 전극패드가 형성된 단계를 나타낸 평면도이고, 도 4b는 도 4a에 도시된 실시 예에 따른 반도체 소자의 A-A 선에 따른 단면도이다.
실시 예에 의하면, 도 4a 및 도 4b에 도시된 바와 같이, 상기 복수의 발광구조물(P1, P2, P3, P4, …) 둘레에 상기 제1 전극(150)이 형성될 수 있다. 상기 제1 전극(150)은 상기 제1 도전형 DBR층(113) 위에 형성되며, 상기 복수의 발광구조물(P1, P2, P3, P4, …)을 노출시키는 제1 개구부(H1)를 포함할 수 있다. 상기 제1 전극(150)은 상기 상기 복수의 발광구조물(P1, P2, P3, P4, …)의 사이 영역에 형성될 수 있다.
예로서, 상기 제1 전극(150)의 면적(Ae)이 상기 복수의 발광구조물(P1, P2, P3, P4, …)의 면적(Am)에 비해 더 크게 제공될 수 있다. 여기서, 상기 복수의 발광구조물(P1, P2, P3, P4, …)의 면적(Am)이란 메사 식각에 의하여 식각 되지 않고 남아 있는 상기 활성층(115a, 115b, …)의 면적을 나타낼 수 있다. 상기 제1 전극(150)의 면적(Ae)에 대한 상기 복수의 발광구조물(P1, P2, P3, P4, …)의 면적(Am) 비율(Am/Ae)은 예로서 25%에 비해 더 크게 제공될 수 있다. 실시 예에 따른 반도체 소자(200)에 의하면, 상기 복수의 발광구조물(P1, P2, P3, P4, …)의 개수 및 직경은 응용 예에 따라 다양하게 변형될 수 있다.
실시 예에 의하면, 상기 제1 전극(150)의 면적(Ae)에 대한 상기 복수의 발광구조물(P1, P2, P3, P4, …)의 면적(Am) 비율(Am/Ae)은 예로서 25% 내지 70%로 제공될 수 있다. 다른 실시 예에 의하면, 상기 제1 전극(150)의 면적(Ae)에 대한 상기 복수의 발광구조물(P1, P2, P3, P4, …)의 면적(Am) 비율(Am/Ae)은 예로서 30% 내지 60%로 제공될 수 있다.
실시 예에 따른 반도체 소자(200)의 적용 예에 따라서, 상기 반도체 소자(200)에 배치된 상기 복수의 발광구조물(P1, P2, P3, P4, …)의 개수 및 직경은 다양하게 변경될 수 있다. 다음 [표 1]은 하나의 예로서 621개의 발광구조물이 제공된 반도체 소자에 대한 데이터를 나타낸 것이다.
발광구조물 직경(㎛) 24 26 28 30
Am (㎛2) 280,934 329,707 382,382 438,959
Ae (㎛2) 969,334 900,062 826,832 749,643
Am/Ae (%) 29 37 46 59
또한, 실시 예에 따른 반도체 소자 제조방법에 의하면, 도 4a 및 도 4b에 도시된 바와 같이, 상기 더미 발광구조물(D1, D2, D3, D4) 위에 배치된 패드전극(153)이 형성될 수 있다. 상기 패드전극(153)은 상기 제1 전극(150)으로부터 연장되어 형성될 수 있다. 상기 패드전극(153)은 상기 더미 발광구조물(D1, D2, D3, D4)의 상기 제2 도전형 DBR층(119) 위에 형성될 수 있다.
실시 예에 의하면, 상기 제1 전극(150)과 상기 패드전극(153)에 공통으로 전압이 공급될 수 있다. 상기 제1 전극(150)과 상기 패드전극(153)은 등전위 면을 제공할 수 있다.
예로서, 상기 제1 전극(150)과 상기 전극패드(153)는 Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf, Ti, W, Cr 및 이들 중 둘 이상의 합금으로 구성된 물질을 포함하는 그룹 중에서 선택된 물질로 형성될 수 있다. 상기 제1 전극(150)과 상기 전극패드(153)는 하나의 층 또는 복수의 층으로 형성될 수 있다. 상기 제1 전극(150)과 상기 전극패드(153)는 예로서 반사 금속으로서 복수의 금속층이 적용될 수 있으며, 접착층으로서 Cr 또는 Ti 등이 적용될 수 있다. 예를 들어, 상기 제1 전극(150)과 상기 전극패드(153)는 Cr/Al/Ni/Au/Ti 층으로 형성될 수 있다.
이어서, 도 5a 및 도 5b에 도시된 바와 같이, 실시 예에 따른 상기 제1 전극(150) 위에 절연층(140)이 형성될 수 있다.
도 5a 및 도 5b는 본 발명의 실시 예에 따른 반도체 소자 제조방법에 있어 절연층이 형성된 예를 나타낸 도면이다. 도 5a는 실시 예에 따른 반도체 소자 제조방법에 따라 절연층이 형성된 단계를 나타낸 평면도이고, 도 5b는 도 5a에 도시된 실시 예에 따른 반도체 소자의 A-A 선에 따른 단면도이다.
실시 예에 의하면, 도 5a 및 도 5b에 도시된 바와 같이, 상기 제1 전극(150) 위에 상기 복수의 발광구조물(P1, P2, P3, P4, …)의 상부 면을 노출시키는 상기 절연층(140)이 형성될 수 있다. 상기 절연층(140)은 상기 복수의 발광구조물(P1, P2, P3, P4, …)의 측면에 형성될 수 있다. 상기 절연층(140)은 상기 제1 도전형 DBR층(113) 위에 형성될 수 있다. 상기 절연층(140)은 상기 복수의 발광구조물(P1, P2, P3, P4, …) 사이의 영역에 형성될 수 있다.
상기 절연층(140)은 상기 복수의 발광구조물(P1, P2, P3, P4, …)의 상부 면을 노출시키는 복수의 제2 개구부(H2)를 포함할 수 있다. 상기 제2 개구부(H2)의 크기는 상기 제1 개구부(H1)의 크기에 비해 더 작게 제공될 수 있다. 예로서, 상기 복수의 제2 개구부(H2)는 상기 복수의 제1 개구부(H1)가 제공된 영역에 정렬되어 배치될 수 있다.
실시 예에 의하면, 상기 절연층(140)은 상기 전극패드(153)의 상부 면을 노출시킬 수 있다. 상기 절연층(140)은 상기 제3 더미 발광구조물(D3) 위에 형성될 수 있다. 또한, 상기 절연층(140)은 상기 제4 더미 발광구조물(D4) 위에 형성될 수 있다.
상기 절연층(140)은 절연물질로 제공될 수 있다. 예를 들어, 상기 절연층(140)은 SiO2, TiO2, Ta2O5, SiOx, SiOxNy, Si3N4, Al2O3 를 포함하는 그룹 중에서 선택된 적어도 하나의 물질로 형성될 수 있다. 또한, 상기 절연층(140)은 DBR층으로 형성될 수도 있다. 실시 예에 의하면, 상기 절연층(140)이 DBR층으로 제공됨에 따라 복수의 발광구조물(P1, P2, P3, P4, …)에서 발생된 빛이 효율적으로 반사되어 하부 방향으로 추출될 수 있게 된다. 예로서, 상기 절연층(140)은 SiO2와 TiO2가 복수의 층으로 적층되어 형성된 DBR층으로 제공될 수 있다. 또한, 상기 절연층(140)은 Ta2O3와 SiO2가 복수의 층으로 적층되어 형성된 DBR층으로 제공될 수 있다. 또한, 상기 절연층(140)은 SiO2와 Si3N4가 복수의 층으로 적층되어 형성된 DBR층으로 제공될 수 있다.
그리고, 도 6a 및 도 6b에 도시된 바와 같이, 실시 예에 따른 상기 패드전극(153) 위에 제1 본딩패드(155)가 형성되고 상기 복수 발광구조물(P1, P2, …)의 제2 도전형 DBR층 위에 제2 본딩패드(165)가 형성될 수 있다.
도 6a 및 도 6b는 본 발명의 실시 예에 따른 반도체 소자 제조방법에 있어 제1 본딩패드와 제2 본딩패드가 형성된 예를 나타낸 도면이다. 도 6a는 실시 예에 따른 반도체 소자 제조방법에 따라 제1 본딩패드와 제2 본딩패드가 형성된 단계를 나타낸 평면도이고, 도 6b는 도 6a에 도시된 실시 예에 따른 반도체 소자의 A-A 선에 따른 단면도이다.
실시 예에 의하면, 도 6a 및 도 6b에 도시된 바와 같이, 상기 제1 본딩패드(155)와 상기 제2 본딩패드(165)가 이격되어 형성될 수 있다.
상기 제1 본딩패드(155)는 상기 제1 더미 발광구조물(D1)과 상기 제2 더미 발광구조물(D2) 위에 형성될 수 있다. 상기 제1 본딩패드(155)는 상기 제1 더미 발광구조물(D1) 위에 배치되어 상기 패드전극(153)과 전기적으로 연결될 수 있다. 예로서, 상기 제1 본딩패드(155)는 상기 패드전극(153)의 상부 면에 직접 접촉되어 배치될 수 있다. 상기 제1 본딩패드(155)는 상기 제2 더미 발광구조물(D2) 위에 배치될 수 있다. 또한, 상기 제1 본딩패드(155)는 상기 제2 더미 발광구조물(D2)에 제공된 패드전극에 직접 접촉되어 배치될 수 있다.
실시 예에 의하면, 상기 제1 본딩패드(155)는 복수의 발광구조물(P1, P2, P3, P4, …)의 제1 도전형 DBR층에 전기적으로 연결될 수 있다. 실시 예에 의하면, 상기 제1 본딩패드(155)는 복수의 발광구조물(P1, P2, P3, P4, …)의 제1 도전형 DBR층에 전기적으로 공통 연결될 수 있다.
상기 제2 본딩패드(165)는 상기 복수의 발광구조물(P1, P2, P3, P4, …) 위에 형성될 수 있다. 상기 제2 본딩패드(165)는 상기 복수의 발광구조물(P1, P2, …)의 제2 도전형 DBR층(120a, 120b, …) 위에 형성될 수 있다. 또한, 상기 제2 본딩패드(165)는 상기 절연층(140) 위에 형성될 수 있다.
상기 제2 본딩패드(165)는 복수의 발광구조물(P1, P2, P3, P4, …)의 제2 도전형 DBR층에 전기적으로 연결될 수 있다. 실시 예에 의하면, 상기 제2 본딩패드(165)는 복수의 발광구조물(P1, P2, P3, P4, …)의 제2 도전형 DBR층에 전기적으로 공통 연결될 수 있다.
상기 제2 본딩패드(165)는 상기 절연층(140)에 제공된 상기 제2 개구부(H2) 위에 배치될 수 있다. 예로서, 상기 제2 본딩패드(165)의 하부 면이 상기 제2 개구부(H2)를 통해 상기 복수의 발광구조물(P1, P2, …)의 제2 도전형 DBR층(120a, 120b, …)의 상부 면에 직접 접촉되어 배치될 수 있다.
예로서, 상기 제1 본딩패드(155)와 상기 제2 본딩패드(165)는 Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf, Ti, W, Cr, Cu 및 이들 중 둘 이상의 합금으로 구성된 물질을 포함하는 그룹 중에서 선택된 물질로 형성될 수 있다. 상기 제1 본딩패드(155)와 상기 제2 본딩패드(165)는 하나의 층 또는 복수의 층으로 형성될 수 있다. 상기 제1 본딩패드(155)와 상기 제2 본딩패드(165)는 예로서 솔더 본딩(solder bonding)으로부터 Sn 확산을 방지하기 위하여 Cr, Cu 등의 확산 배리어 금속을 포함할 수 있다. 예로서, 상기 제1 본딩패드(155)와 상기 제2 본딩패드(172)는 Ti, Ni, Cu, Cr, Au을 포함하는 복수의 층으로 형성될 수 있다.
실시 예에 따른 반도체 소자(200)에 의하면, 상기 제1 본딩패드(155)와 상기 제2 본딩패드(165)를 통하여 상기 복수의 발광구조물(P1, P2, P3, P4, …)에 전원이 제공될 수 있다.
따라서, 실시 예에 의하면, 상기 복수의 발광구조물(P1, P2, P3, P4, …)에 전원이 제공됨에 있어, 상기 기판(105)의 하부 면을 통해 전원이 인가될 필요가 없다. 종래 반도체 소자에서, 상기 기판의 하부 면을 통해 전원이 인가되어야 하는 경우, 상기 기판(105)이 반드시 도전성 기판으로 제공되어야 한다. 하지만, 실시 예에 따른 반도체 소자(200)에 의하면, 상기 기판(105)은 도전성 기판일 수도 있으며 절연성 기판일 수도 있다. 예로서, 실시 예에 따른 상기 기판(105)은 진성 반도체 기판으로 제공될 수도 있다.
또한, 상기 기판(105)은 상기 복수의 발광구조물(P1, P2, P3, P4, …)이 성장기판에서 성장된 후, 성장기판이 제거되고 상기 복수의 발광구조물(P1, P2, P3, P4, …)에 부착된 지지기판일 수 있다. 예로서, 상기 지지기판은 상기 복수의 발광구조물(P1, P2, P3, P4, …)에서 생성된 빛이 투과될 수 있는 투명기판일 수 있다.
한편, 실시 예에 따른 반도체 소자(200)는, 상기 반도체 소자(200)의 하부 방향으로 빛이 방출되도록 구현될 수 있다. 즉, 실시 예에 따른 반도체 소자(200)에 의하면, 상기 복수의 발광구조물(P1, P2, P3, P4, …)을 이루는 활성층으로부터 제1 도전형 DBR층이 배치된 방향으로 빛이 방출될 수 있다. 상기 복수의 발광구조물(P1, P2, P3, P4, …)을 이루는 활성층으로부터 상기 기판(105)이 배치된 방향으로 빛이 방출될 수 있다.
실시 예에 의하면, 상기 복수의 발광구조물(P1, P2, P3, P4, …)의 제2 도전형 DBR층의 상부 면에 상기 제2 본딩패드(165)가 접촉되어 배치된다. 또한, 상기 복수의 발광구조물(P1, P2, P3, P4, …)의 제1 도전형 DBR층에 상기 제1 전극(150)이 연결되어 배치되고, 상기 제1 전극(150)으로부터 연장된 상기 패드전극(153) 위에 상기 제1 본딩패드(155)가 접촉되어 배치된다. 이에 따라, 상기 제1 본딩패드(155) 및 상기 제2 본딩패드(165)를 통하여 상기 복수의 발광구조물(P1, P2, P3, P4, …)에서 발생된 열이 외부로 효과적으로 방출될 수 있다.
한편, 일반적인 반도체 소자의 경우, 발광구조물에서 발생된 열에 의하여 전력 변환 효율(PCE: Power Conversion Efficiency)이 많이 저하되는 것으로 알려져 있다. 그리고, 하부에 배치된 기판을 통해 발광구조물에 전원이 제공되는 경우, 일반적으로 기판을 통해 열 방출이 수행된다. 그런데, 기판의 열 전도율이 낮은 편이므로 발광구조물에서 발생된 열을 외부로 방출하는데 어려움이 있다. 예로서, GaAs 기판의 경우 열전도율이 52W/(m*K)로서 낮은 것으로 알려져 있다.
그러나, 실시 예에 의하면, 상기 제1 본딩패드(155)와 상기 제2 본딩패드(165)를 통하여 외부 방열 기판 등에 연결될 수 있으므로, 상기 복수의 발광구조물(P1, P2, P3, P4, …)에서 발생된 열을 외부로 효과적으로 방출할 수 있게 된다. 따라서, 실시 예에 의하면, 반도체 소자(200)에서 발생된 열을 외부로 효과적으로 배출할 수 있으므로 전력 변화 효율(PCE)이 향상될 수 있게 된다.
한편, 실시 예에 따른 반도체 소자(200)에 의하면, 이상에서 설명된 바와 같이, 상기 반도체 소자(200)의 하부 방향으로 빛이 방출되도록 구현될 수 있다. 실시 예에 따른 반도체 소자(200)에 의하면, 상기 복수의 발광구조물(P1, P2, P3, P4, …)의 하부 영역에 제공된 제1 도전형 DBR층의 반사율이 상부 영역에 제공된 제2 도전형 DBR층의 반사율에 비해 더 작게 선택될 수 있다. 이에 따라, 상기 복수의 발광구조물(P1, P2, P3, P4, …)에서 생성된 빛이 상기 반도체 소자(200)의 기판(105) 방향으로 방출될 수 있게 된다.
또한, 실시 예에 따른 반도체 소자(200)에 의하면, 상기 절연층(140)이 DBR층으로 제공될 수 있다. 이에 따라, 상기 복수의 발광구조물(P1, P2, P3, P4, …)에서 생성된 빛이 상부에 배치된 상기 절연층(140)에서 반사되어 하부 방향으로 효과적으로 추출될 수 있게 된다.
한편, 종래 반도체 소자에서 기판을 통해 발광구조물에 전원을 제공하는 경우, 기판이 전도성이 있어야 한다. 이에 따라, 전도성 반도체 기판이 적용되는 경우, 전도성을 향상시키기 위하여 기판에 도펀트가 첨가된다. 그런데, 기판에 첨가된 도펀트는 방출되는 빛에 대한 흡수 및 산란(Absorption and Scattering) 현상을 발생시키므로 전력 변환 효율(PCE)을 떨어뜨리는 원인이 될 수 있다.
하지만, 실시 예에 따른 반도체 소자(200)에 의하면, 이상에서 설명된 바와 같이, 상기 기판(105)이 전도성 기판이 아니어도 되므로, 상기 기판(105)에 별도의 도펀트가 첨가되지 않아도 된다. 이에 따라, 실시 예에 따른 상기 기판(105)에 도펀트가 첨가되지 않아도 되므로, 상기 기판(105)에서 도펀트에 의한 흡수 및 산란이 발생되는 현상을 줄일 수 있게 된다. 따라서, 실시 예에 의하면, 복수의 발광구조물(P1, P2, P3, P4, …)에서 발생된 빛을 하부 방향으로 효과적으로 제공할 수 있게 되며, 전력 변환 효율(PCE)이 향상될 수 있게 된다.
또한, 실시 예에 따른 반도체 소자(200)에 의하면, 상기 제1 본딩패드(155)에 연결된 상기 제1 전극(150)과 상기 제2 본딩패드(165)에 의하여 상기 복수의 발광구조물(P1, P2, P3, P4, …) 사이에 전류 확산이 효율적으로 수행될 수 있게 된다. 이에 따라, 실시 예에 따른 반도체 소자(200)에 의하면 상기 복수의 발광구조물(P1, P2, P3, P4, …)에서 전류 밀집 없이 전류가 효율적으로 확산되어 광 추출 효율이 향상될 수 있게 된다.
한편, 도 7은 본 발명의 실시 예에 따른 반도체 소자의 다른 예를 나타낸 도면이다. 이하에서 도 7을 참조하여 실시 예에 따른 반도체 소자의 다른 예를 설명함에 있어, 이상에서 도 1 내지 도 6a 및 도 6b를 참조하여 설명된 반도체 소자의 내용과 중복되는 사항에 대해서는 설명이 생략될 수 있다.
실시 예에 따른 반도체 소자(200)는, 도 7에 도시된 바와 같이, 도 1 및 도 2를 참조하여 설명된 실시 예에 따른 반도체 소자에 비하여 제2 전극(160)을 더 포함할 수 있다.
본 발명의 실시 예에 따른 반도체 소자(200)는, 도 7에 도시된 바와 같이, 복수의 발광구조물(P1, P2, …), 제1 전극(150), 제2 전극(160), 제1 본딩패드(155), 제2 본딩패드(165)를 포함할 수 있다.
상기 제1 전극(150)은 상기 복수의 발광구조물(P1, P2, …) 사이에 배치될 수 있다. 상기 제1 전극(150)은 상기 복수의 발광구조물(P1, P2, …)을 노출시키는 복수의 제1 개구부를 포함할 수 있다.
상기 제1 전극(150)에 제공된 상기 복수의 제1 개구부는 상기 복수의 발광구조물(P1, P2, …)의 상부 면을 노출시킬 수 있다. 상기 제1 전극(150)에 제공된 상기 복수의 제1 개구부는 상기 복수의 발광구조물(P1, P2, …)의 제2 도전형 DBR층의 상부 면을 노출시킬 수 있다. 상기 제1 전극(150)은 상기 복수의 발광구조물(P1, P2, …)의 제1 도전형 DBR층과 전기적으로 연결될 수 있다.
상기 제2 전극(150)은 상기 복수의 발광구조물(P1, P2, …)의 제2 도전형 DBR층에 전기적으로 연결될 수 있다. 상기 제2 전극(150)은 상기 복수의 발광구조물(P1, P2, …)의 제2 도전형 DBR층에 전기적으로 공통 연결될 수 있다. 상기 제2 전극(150)은 상기 복수의 발광구조물(P1, P2, …)의 제2 도전형 DBR층의 상부 면에 배치될 수 있다. 예로서, 상기 제2 전극(150)의 하부 면이 상기 복수의 발광구조물(P1, P2, …)의 제2 도전형 DBR층의 상부 면에 직접 접촉되어 배치될 수 있다.
상기 제1 본딩패드(155)는 상기 복수의 발광구조물(P1, P2, …)과 이격되어 배치될 수 있다. 상기 제1 본딩패드(155)는 상기 제1 전극(150)과 전기적으로 연결될 수 있다.
실시 예에 의하면, 상기 제1 본딩패드(155)는 복수의 발광구조물(P1, P2, …)의 제1 도전형 DBR층에 전기적으로 연결될 수 있다. 실시 예에 의하면, 상기 제1 본딩패드(155)는 복수의 발광구조물(P1, P2, …)의 제1 도전형 DBR층에 전기적으로 공통 연결될 수 있다.
상기 제2 본딩패드(165)는 상기 제1 본딩패드(155)와 이격되어 배치될 수 있다. 상기 제2 본딩패드(165)는 상기 복수의 발광구조물(P1, P2, …)의 제2 도전형 DBR층에 전기적으로 연결될 수 있다. 상기 제2 본딩패드(165)는 복수의 발광구조물(P1, P2, …)의 제2 도전형 DBR층에 전기적으로 공통 연결될 수 있다. 예로서, 상기 제2 본딩패드(165)는 상기 복수의 발광구조물(P1, P2, …)의 제2 도전형 DBR층의 상부 면에 배치될 수 있다.
실시 예에 의하면, 상기 제2 전극(160)은 상기 복수의 발광구조물(P1, P2, …)의 제2 도전형 DBR층의 상부 면과 상기 제2 본딩패드(165) 사이에 배치될 수 있다. 상기 제2 전극(160)은 상기 제2 본딩패드(165)와 상기 복수의 발광구조물(P1, P2, …)의 제2 도전형 DBR층 간의 오믹 특성을 향상시킬 수 있다.
예로서, 상기 제2 전극(160)은 Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf, Ti, W, Cr 및 이들 중 둘 이상의 합금으로 구성된 물질을 포함하는 그룹 중에서 선택된 물질로 형성될 수 있다. 상기 제2 전극(160)은 하나의 층 또는 복수의 층으로 형성될 수 있다.
또한, 실시 예에 따른 반도체 소자(200)는, 도 1에 도시된 바와 같이, 복수의 더미 발광구조물(D1, D2, D3, D4)을 포함할 수 있다. 상기 복수의 더미 발광구조물(D1, D2, D3, D4)은 제1 도전형 DBR층, 활성층, 제2 도전형 DBR층을 포함할 수 있다. 또한, 상기 복수의 더미 발광구조물(D1, D2, D3, D4) 중에서 상기 제1 더미 발광구조물(D1)의 상부와 상기 제2 더미 발광구조물(D2)의 상부에는 상기 제1 본딩패드(155)가 배치될 수 있다.
상기 복수의 더미 발광구조물(D1, D2, D3, D4)은 상기 제2 본딩패드(165)로부터 이격되어 배치될 수 있다. 예로서, 제1 더미 발광구조물(D1)의 상부 영역에 상기 제1 본딩패드(155)가 배치될 수 있다.
상기 제1 더미 발광구조물(D1)은 제1 도전형 DBR층(113), 제2 도전형 DBR층(119)을 포함할 수 있다. 또한, 상기 제1 더미 발광구조물(D1)은 활성층(116)과 애퍼쳐층(118)을 포함할 수 있다.
실시 예에 따른 반도체 소자(200)는, 도 7에 도시된 바와 같이, 패드전극(153)을 포함할 수 있다. 상기 패드전극(153)은 상기 제1 전극(150)과 전기적으로 연결될 수 있다. 상기 패드전극(153)은 상기 제1 발광구조물(P1)과 상기 제2 발광구조물(P2) 사이에 배치된 상기 제1 전극(150)으로부터 연장되어 배치될 수 있다.
상기 패드전극(153)은 상기 제1 도전형 DBR층(113)에 전기적으로 연결될 수 있다. 상기 패드전극(153)은 상기 활성층(116)에 전기적으로 연결될 수 있다. 상기 패드전극(153)은 상기 제2 도전형 DBR층(119)에 전기적으로 연결될 수 있다. 상기 패드전극(153)은 상기 제1 도전형 DBR층(113)과 상기 제2 도전형 DBR층(119)에 전기적으로 공통 연결될 수 있다. 이에 따라, 상기 제1 더미 발광구조물(D1)은 빛을 생성하지 않을 수 있다.
실시 예에 의하면, 상기 패드전극(153) 위에 상기 제1 본딩패드(155)가 배치될 수 있다. 상기 패드전극(153)의 측면에 상기 절연층(140)이 배치될 수 있다. 상기 절연층(140)에 의하여 노출된 상기 패드전극(153)의 상부 면에 상기 제1 본딩패드(155)가 배치될 수 있다.
또한, 상기 절연층(140)은, 상기 제1 발광구조물(P1) 둘레와 제2 발광구조물(P2) 둘레에서, 상기 제1 전극(150)의 상부 면과 상기 제2 본딩패드(165)의 하부 면 사이에 배치될 수 있다.
실시 예에 의하면, 상기 복수의 발광구조물(P1, P2, …)의 제2 도전형 DBR층의 상부 면에 상기 제2 본딩패드(165)가 접촉되어 배치될 수 있다. 또한, 상기 복수의 발광구조물(P1, P2, …)의 제1 도전형 DBR층에 상기 제1 전극(150)이 연결되어 배치되고, 상기 제1 전극(150)으로부터 연장된 상기 패드전극(153) 위에 상기 제1 본딩패드(155)가 접촉되어 배치될 수 있다. 이에 따라, 상기 제1 본딩패드(155) 및 상기 제2 본딩패드(165)를 통하여 상기 복수의 발광구조물(P1, P2, …)에서 발생된 열이 외부로 효과적으로 방출될 수 있다.
한편, 일반적인 반도체 소자의 경우, 발광구조물에서 발생된 열에 의하여 전력 변환 효율(PCE: Power Conversion Efficiency)이 많이 저하되는 것으로 알려져 있다. 그리고, 하부에 배치된 기판을 통해 발광구조물에 전원이 제공되는 경우, 일반적으로 기판을 통해 열 방출이 수행된다. 그런데, 기판의 열 전도율이 낮은 편이므로 발광구조물에서 발생된 열을 외부로 방출하는데 어려움이 있다. 예로서, GaAs 기판의 경우 열전도율이 52W/(m*K)로서 낮은 것으로 알려져 있다.
그러나, 실시 예에 의하면, 상기 제1 본딩패드(155)와 상기 제2 본딩패드(165)를 통하여 외부 방열 기판 등에 연결될 수 있으므로, 상기 복수의 발광구조물(P1, P2, …)에서 발생된 열을 외부로 효과적으로 방출할 수 있게 된다. 따라서, 실시 예에 의하면, 반도체 소자(200)에서 발생된 열을 외부로 효과적으로 배출할 수 있으므로 전력 변화 효율(PCE)이 향상될 수 있게 된다.
한편, 실시 예에 따른 반도체 소자(200)에 의하면, 이상에서 설명된 바와 같이, 상기 반도체 소자(200)의 하부 방향으로 빛이 방출되도록 구현될 수 있다. 실시 예에 따른 반도체 소자(200)에 의하면, 상기 복수의 발광구조물(P1, P2, …)의 하부 영역에 제공된 제1 도전형 DBR층의 반사율이 상부 영역에 제공된 제2 도전형 DBR층의 반사율에 비해 더 작게 선택될 수 있다. 이에 따라, 상기 복수의 발광구조물(P1, P2, …)에서 생성된 빛이 상기 반도체 소자(200)의 기판(105) 방향으로 방출될 수 있게 된다.
또한, 실시 예에 따른 반도체 소자(200)에 의하면, 상기 절연층(140)이 DBR층으로 제공될 수 있다. 이에 따라, 상기 복수의 발광구조물(P1, P2, …)에서 생성된 빛이 상부에 배치된 상기 절연층(140)에서 반사되어 하부 방향으로 효과적으로 추출될 수 있게 된다.
예로서, 상기 절연층(140)은 SiO2와 TiO2가 복수의 층으로 적층되어 형성된 DBR층으로 제공될 수 있다. 또한, 상기 절연층(140)은 Ta2O3와 SiO2가 복수의 층으로 적층되어 형성된 DBR층으로 제공될 수 있다. 또한, 상기 절연층(140)은 SiO2와 Si3N4가 복수의 층으로 적층되어 형성된 DBR층으로 제공될 수 있다.
한편, 종래 반도체 소자에서 기판을 통해 발광구조물에 전원을 제공하는 경우, 기판이 전도성이 있어야 한다. 이에 따라, 전도성 반도체 기판이 적용되는 경우, 전도성을 향상시키기 위하여 기판에 도펀트가 첨가된다. 그런데, 기판에 첨가된 도펀트는 방출되는 빛에 대한 흡수 및 산란(Absorption and Scattering) 현상을 발생시키므로 전력 변환 효율(PCE)을 떨어뜨리는 원인이 될 수 있다.
하지만, 실시 예에 따른 반도체 소자(200)에 의하면, 이상에서 설명된 바와 같이, 상기 기판(105)이 전도성 기판이 아니어도 되므로, 상기 기판(105)에 별도의 도펀트가 첨가되지 않아도 된다. 이에 따라, 실시 예에 따른 상기 기판(105)에 도펀트가 첨가되지 않아도 되므로, 상기 기판(105)에서 도펀트에 의한 흡수 및 산란이 발생되는 현상을 줄일 수 있게 된다. 따라서, 실시 예에 의하면, 복수의 발광구조물(P1, P2, …)에서 발생된 빛을 하부 방향으로 효과적으로 제공할 수 있게 되며, 전력 변환 효율(PCE)이 향상될 수 있게 된다.
또한, 실시 예에 따른 반도체 소자(200)에 의하면, 상기 제1 본딩패드(155)에 연결된 상기 제1 전극(150)과 상기 제2 본딩패드(165)에 연결된 상기 제2 전극(160)에 의하여 상기 복수의 발광구조물(P1, P2, …) 사이에 전류 확산이 효율적으로 수행될 수 있게 된다. 이에 따라, 실시 예에 따른 반도체 소자(200)에 의하면 상기 복수의 발광구조물(P1, P2, …)에서 전류 밀집 없이 전류가 효율적으로 확산되어 광 추출 효율이 향상될 수 있게 된다.
한편, 도 8은 본 발명의 실시 예에 따른 반도체 소자의 또 다른 예를 나타낸 도면이다. 이하에서 도 8을 참조하여 실시 예에 따른 반도체 소자의 또 다른 예를 설명함에 있어, 이상에서 도 1 내지 도 7을 참조하여 설명된 반도체 소자의 내용과 중복되는 사항에 대해서는 설명이 생략될 수 있다.
실시 예에 따른 반도체 소자(200)는, 도 8에 도시된 바와 같이, 도 1 및 도 2를 참조하여 설명된 실시 예에 따른 반도체 소자에 비하여 제1 본딩패드(155)가 제공된 영역에서 구성요소 간의 배치에 차이점이 있다.
본 발명의 실시 예에 따른 반도체 소자(200)는, 도 8에 도시된 바와 같이, 복수의 발광구조물(P1, P2, …), 제1 전극(150), 제1 본딩패드(155), 제2 본딩패드(165)를 포함할 수 있다.
상기 제1 전극(150)은 상기 복수의 발광구조물(P1, P2, …) 사이에 배치될 수 있다. 상기 제1 전극(150)은 상기 복수의 발광구조물(P1, P2, …)을 노출시키는 복수의 제1 개구부를 포함할 수 있다.
상기 제1 전극(150)에 제공된 상기 복수의 제1 개구부는 상기 복수의 발광구조물(P1, P2, …)의 상부 면을 노출시킬 수 있다. 상기 제1 전극(150)에 제공된 상기 복수의 제1 개구부는 상기 복수의 발광구조물(P1, P2, …)의 제2 도전형 DBR층의 상부 면을 노출시킬 수 있다. 상기 제1 전극(150)은 상기 복수의 발광구조물(P1, P2, …)의 제1 도전형 DBR층과 전기적으로 연결될 수 있다.
상기 제2 전극(150)은 상기 복수의 발광구조물(P1, P2, …)의 제2 도전형 DBR층에 전기적으로 연결될 수 있다. 상기 제2 전극(150)은 상기 복수의 발광구조물(P1, P2, …)의 제2 도전형 DBR층에 전기적으로 공통 연결될 수 있다. 상기 제2 전극(150)은 상기 복수의 발광구조물(P1, P2, …)의 제2 도전형 DBR층의 상부 면에 배치될 수 있다. 예로서, 상기 제2 전극(150)의 하부 면이 상기 복수의 발광구조물(P1, P2, …)의 제2 도전형 DBR층의 상부 면에 직접 접촉되어 배치될 수 있다.
상기 제1 본딩패드(155)는 상기 복수의 발광구조물(P1, P2, …)과 이격되어 배치될 수 있다. 상기 제1 본딩패드(155)는 상기 제1 전극(150)과 전기적으로 연결될 수 있다.
실시 예에 의하면, 상기 제1 본딩패드(155)는 복수의 발광구조물(P1, P2, …)의 제1 도전형 DBR층에 전기적으로 연결될 수 있다. 실시 예에 의하면, 상기 제1 본딩패드(155)는 복수의 발광구조물(P1, P2, …)의 제1 도전형 DBR층에 전기적으로 공통 연결될 수 있다.
상기 제2 본딩패드(165)는 상기 제1 본딩패드(155)와 이격되어 배치될 수 있다. 상기 제2 본딩패드(165)는 상기 복수의 발광구조물(P1, P2, …)의 제2 도전형 DBR층에 전기적으로 연결될 수 있다. 상기 제2 본딩패드(165)는 복수의 발광구조물(P1, P2, …)의 제2 도전형 DBR층에 전기적으로 공통 연결될 수 있다. 예로서, 상기 제2 본딩패드(165)는 상기 복수의 발광구조물(P1, P2, …)의 제2 도전형 DBR층의 상부 면에 배치될 수 있다.
실시 예에 따른 반도체 소자(200)는, 도 8에 도시된 바와 같이, 패드전극(153)을 포함할 수 있다. 상기 패드전극(153)은 상기 제1 전극(150)과 전기적으로 연결될 수 있다. 상기 패드전극(153)은 상기 제1 발광구조물(P1)과 상기 제2 발광구조물(P2) 사이에 배치된 상기 제1 전극(150)으로부터 연장되어 배치될 수 있다.
상기 패드전극(153)은 상기 제1 도전형 DBR층(113)에 전기적으로 연결될 수 있다. 상기 패드전극(153)은 상기 제1 도전형 DBR층(113) 위에 배치될 수 있다. 예로서, 상기 패드전극(153)의 하부 면이 상기 제1 도전형 DBR층(113)의 상부 면 위에 직접 접촉되어 배치될 수 있다.
실시 예에 따른 반도체 소자(200)에 의하면, 도 8에 도시된 바와 같이, 상기 패드전극(153)의 상부 면이 상기 제1 전극(150)의 상부 면과 동일 평면에 배치될 수 있다. 즉, 상기 패드전극(153)과 상기 제1 전극(150)이 단차 없게 배치될 수 있다. 따라서, 실시 예에 의하면 단차 영역에서 발생될 수 있는 상기 패드전극(153) 또는 상기 제1 전극(150)의 손상을 방지할 수 있게 된다.
실시 예에 의하면, 상기 패드전극(153) 위에 상기 제1 본딩패드(155)가 배치될 수 있다. 예로서, 상기 패드전극(153)의 일부 영역 위에 상기 절연층(140)이 배치될 수 있다. 상기 절연층(140)에 의하여 노출된 상기 패드전극(153)의 상부 면에 상기 제1 본딩패드(155)가 배치될 수 있다.
또한, 상기 절연층(140)은, 상기 제1 발광구조물(P1) 둘레와 제2 발광구조물(P2) 둘레에서, 상기 제1 전극(150)의 상부 면과 상기 제2 본딩패드(165)의 하부 면 사이에 배치될 수 있다.
실시 예에 의하면, 상기 복수의 발광구조물(P1, P2, …)의 제2 도전형 DBR층의 상부 면에 상기 제2 본딩패드(165)가 접촉되어 배치될 수 있다. 또한, 상기 복수의 발광구조물(P1, P2, …)의 제1 도전형 DBR층에 상기 제1 전극(150)이 연결되어 배치되고, 상기 제1 전극(150)으로부터 연장된 상기 패드전극(153) 위에 상기 제1 본딩패드(155)가 접촉되어 배치될 수 있다. 이에 따라, 상기 제1 본딩패드(155) 및 상기 제2 본딩패드(165)를 통하여 상기 복수의 발광구조물(P1, P2, …)에서 발생된 열이 외부로 효과적으로 방출될 수 있다.
한편, 일반적인 반도체 소자의 경우, 발광구조물에서 발생된 열에 의하여 전력 변환 효율(PCE: Power Conversion Efficiency)이 많이 저하되는 것으로 알려져 있다. 그리고, 하부에 배치된 기판을 통해 발광구조물에 전원이 제공되는 경우, 일반적으로 기판을 통해 열 방출이 수행된다. 그런데, 기판의 열 전도율이 낮은 편이므로 발광구조물에서 발생된 열을 외부로 방출하는데 어려움이 있다. 예로서, GaAs 기판의 경우 열전도율이 52W/(m*K)로서 낮은 것으로 알려져 있다.
그러나, 실시 예에 의하면, 상기 제1 본딩패드(155)와 상기 제2 본딩패드(165)를 통하여 외부 방열 기판 등에 연결될 수 있으므로, 상기 복수의 발광구조물(P1, P2, …)에서 발생된 열을 외부로 효과적으로 방출할 수 있게 된다. 따라서, 실시 예에 의하면, 반도체 소자(200)에서 발생된 열을 외부로 효과적으로 배출할 수 있으므로 전력 변화 효율(PCE)이 향상될 수 있게 된다.
한편, 실시 예에 따른 반도체 소자(200)에 의하면, 이상에서 설명된 바와 같이, 상기 반도체 소자(200)의 하부 방향으로 빛이 방출되도록 구현될 수 있다. 실시 예에 따른 반도체 소자(200)에 의하면, 상기 복수의 발광구조물(P1, P2, …)의 하부 영역에 제공된 제1 도전형 DBR층의 반사율이 상부 영역에 제공된 제2 도전형 DBR층의 반사율에 비해 더 작게 선택될 수 있다. 이에 따라, 상기 복수의 발광구조물(P1, P2, …)에서 생성된 빛이 상기 반도체 소자(200)의 기판(105) 방향으로 방출될 수 있게 된다.
또한, 실시 예에 따른 반도체 소자(200)에 의하면, 상기 절연층(140)이 DBR층으로 제공될 수 있다. 이에 따라, 상기 복수의 발광구조물(P1, P2, …)에서 생성된 빛이 상부에 배치된 상기 절연층(140)에서 반사되어 하부 방향으로 효과적으로 추출될 수 있게 된다.
예로서, 상기 절연층(140)은 SiO2와 TiO2가 복수의 층으로 적층되어 형성된 DBR층으로 제공될 수 있다. 또한, 상기 절연층(140)은 Ta2O3와 SiO2가 복수의 층으로 적층되어 형성된 DBR층으로 제공될 수 있다. 또한, 상기 절연층(140)은 SiO2와 Si3N4가 복수의 층으로 적층되어 형성된 DBR층으로 제공될 수 있다.
한편, 종래 반도체 소자에서 기판을 통해 발광구조물에 전원을 제공하는 경우, 기판이 전도성이 있어야 한다. 이에 따라, 전도성 반도체 기판이 적용되는 경우, 전도성을 향상시키기 위하여 기판에 도펀트가 첨가된다. 그런데, 기판에 첨가된 도펀트는 방출되는 빛에 대한 흡수 및 산란(Absorption and Scattering) 현상을 발생시키므로 전력 변환 효율(PCE)을 떨어뜨리는 원인이 될 수 있다.
하지만, 실시 예에 따른 반도체 소자(200)에 의하면, 이상에서 설명된 바와 같이, 상기 기판(105)이 전도성 기판이 아니어도 되므로, 상기 기판(105)에 별도의 도펀트가 첨가되지 않아도 된다. 이에 따라, 실시 예에 따른 상기 기판(105)에 도펀트가 첨가되지 않아도 되므로, 상기 기판(105)에서 도펀트에 의한 흡수 및 산란이 발생되는 현상을 줄일 수 있게 된다. 따라서, 실시 예에 의하면, 복수의 발광구조물(P1, P2, …)에서 발생된 빛을 하부 방향으로 효과적으로 제공할 수 있게 되며, 전력 변환 효율(PCE)이 향상될 수 있게 된다.
또한, 실시 예에 따른 반도체 소자(200)에 의하면, 상기 제1 본딩패드(155)에 연결된 상기 제1 전극(150)과 상기 제2 본딩패드(165)에 의하여 상기 복수의 발광구조물(P1, P2, …) 사이에 전류 확산이 효율적으로 수행될 수 있게 된다. 이에 따라, 실시 예에 따른 반도체 소자(200)에 의하면 상기 복수의 발광구조물(P1, P2, …)에서 전류 밀집 없이 전류가 효율적으로 확산되어 광 추출 효율이 향상될 수 있게 된다.
한편, 도 9는 본 발명의 실시 예에 따른 반도체 소자의 또 다른 예를 나타낸 도면이다. 이하에서 도 9를 참조하여 실시 예에 따른 반도체 소자의 다른 예를 설명함에 있어, 이상에서 도 1 내지 도 8을 참조하여 설명된 반도체 소자의 내용과 중복되는 사항에 대해서는 설명이 생략될 수 있다.
실시 예에 따른 반도체 소자(200)는, 도 9에 도시된 바와 같이, 도 1 및 도 2를 참조하여 설명된 실시 예에 따른 반도체 소자에 비하여 제1 본딩패드(155)의 제공 위치에 차이가 있다. 실시 예에 의하면, 도 9에 도시된 바와 같이, 상기 제1 본딩패드(155)가 제2 본딩패드(165)의 일 측면에만 배치될 수 있다.
도 1 및 도 2를 참조하여 설명된 반도체 소자의 경우, 상기 제2 본딩패드(165)의 양 측면에 제1 본딩패드(155)가 제공되었다. 이에 따라, 제1 본딩패드(155)가 배치될 영역만큼 발광구조물이 형성되지 못하는 손실이 발생될 수 있다.
그러나, 실시 예에 따른 반도체 소자(200)에 의하면, 도 9에 도시된 바와 같이, 상기 제1 본딩패드(155)가 상기 제2 본딩패드(165)의 일 측면에만 제공되므로, 기판 상부의 외곽 영역에 제1 본딩패드(155) 형성을 위한 공간이 축소될 수 있다. 이에 따라, 실시 예에 따른 반도체 소자(200)에 의하면, 반도체 소자가 형성되는 기판의 면적을 줄일 수 있으므로, 웨이퍼의 동일 면적 대비 제조될 수 있는 반도체 소자의 개수를 증가시킬 수 있다.
다음으로, 도 10 내지 도 13을 참조하여 본 발명의 실시 예에 따른 반도체 소자의 또 다른 예를 설명하기로 한다. 도 10은 본 발명의 실시 예에 따른 반도체 소자를 나타낸 도면이고, 도 11은 도 10에 도시된 실시 예에 따른 반도체 소자의 A-A 선에 따른 단면도이고, 도 12는 도 10에 도시된 실시 예에 따른 반도체 소자의 B-B 선에 따른 단면도이고, 도 13은 도 10에 도시된 실시 예에 따른 반도체 소자의 C-C 선에 따른 단면도이다.
도 10 내지 도 13을 참조하여 실시 예에 따른 반도체 소자를 설명함에 있어, 이상에서 설명된 내용과 중복되는 사항에 대해서는 설명이 생략될 수 있다.
한편, 이해를 돕기 위해, 도 10을 도시함에 있어, 하부에 위치된 구성요소들의 배치관계가 쉽게 파악될 수 있도록 상부에 배치된 제1 본딩패드(1155)와 제2 본딩패드(1165)는 투명으로 처리되었다.
본 발명의 실시 예에 따른 반도체 소자(1200)는, 도 10 내지 도 13에 도시된 바와 같이, 기판(1105), 복수의 발광구조물(P1, P2, P3, P4, P5, …), 제1 전극(1150), 제2 전극(1160), 제1 본딩패드(1155), 제2 본딩패드(1165)를 포함할 수 있다.
실시 예에 따른 반도체 소자(1200)는 수직 캐비티 표면 방출 레이저(VCSEL)일 수 있으며, 복수의 발광구조물(P1, P2, P3, P4, P5, …)에서 생성된 빛을 예를 들어 15도 내지 25도 정도의 빔 화각으로 방출할 수 있다. 상기 복수의 발광구조물(P1, P2, P3, P4, P5, …) 각각은 제1 도전형 DBR(Distributed Bragg Reflector)층, 활성층, 제2 도전형 DBR층을 포함할 수 있다. 상기 복수의 발광구조물(P1, P2, P3, P4, P5, …) 각각은 유사한 구조로 형성될 수 있으며, 도 10에 표시된 A-A 선, B-B 선, C-C 선에 따른 단면을 이용하여 실시 예에 따른 반도체 소자(1200)를 설명한다.
실시 예에 따른 반도체 소자(1200)는, 도 10 내지 도 13에 도시된 바와 같이, 상기 기판(1105)을 포함할 수 있다. 상기 기판(1105)은 하부 면에 제공된 요철 구조를 포함할 수 있다. 상기 기판(1105) 위에 복수의 발광구조물(P1, P2, P3, P4, P5, …)이 배치될 수 있다.
예로서, 상기 기판(1105)은 상기 복수의 발광구조물(P1, P2, P3, P4, P5, …)이 성장될 수 있는 성장기판일 수 있다. 예로서, 상기 기판(1105)은 진성 반도체 기판일 수 있다.
실시 예에 의하면, 상기 기판(1105)에 제공된 요철 구조는, 상기 기판(1105)의 하부 면에서 상부 방향으로 리세스된 복수의 오목부(R1, R2, R3, R4, …)를 포함할 수 있다. 상기 기판(1105)에 제공된 요철 구조에 대해서는 뒤에서 더 살펴 보기로 한다.
실시 예에 따른 반도체 소자(1200)는, 도 10 및 도 11에 도시된 바와 같이, 복수의 발광구조물(P1, P2, P3, P4, P5, …)을 포함할 수 있다. 상기 복수의 발광구조물(P1, P2, P3, P4, P5, …) 중에서 일부 발광구조물(P3, P4, …)이 배치된 영역 상부에는 상기 제1 본딩패드(1155)가 배치될 수 있다. 또한, 상기 복수의 발광구조물(P1, P2, P3, P4, P5, …) 중에서 일부 발광구조물(P1, P2, P5, …)이 배치된 영역 상부에는 상기 제2 본딩패드(1165)가 배치될 수 있다.
상기 제1 본딩패드(1155)와 상기 제2 본딩패드(1165)는 서로 이격되어 배치될 수 있다. 상기 제1 본딩패드(1155)는 상기 제1 전극(1150)에 전기적으로 연결될 수 있다. 상기 제1 본딩패드(1155) 아래에 상기 제1 전극(1150)이 배치될 수 있다. 예로서, 상기 제1 본딩패드(1155)의 하부 면이 상기 제1 전극(1150)의 상부 면에 직접 접촉되어 배치될 수 있다. 상기 제1 전극(1150)은 상기 복수의 발광구조물(P1, P2, P3, P4, P5, …)의 제1 도전형 DBR층에 전기적으로 연결될 수 있다.
상기 제2 본딩패드(1165)는 상기 제2 전극(1160)에 전기적으로 연결될 수 있다. 상기 제2 본딩패드(1165) 아래에 상기 제2 전극(1160)이 배치될 수 있다. 예로서, 상기 제2 본딩패드(1165)의 하부 면이 상기 제2 전극(1160)의 상부 면에 직접 접촉되어 배치될 수 있다. 상기 제2 전극(1160)은 상기 복수의 발광구조물(P1, P2, P3, P4, P5, …)의 제2 도전형 DBR층에 전기적으로 연결될 수 있다.
실시 예에 의하면, 상기 제1 전극(1150)은 상기 제1 본딩패드(1155) 아래와 상기 제2 본딩패드(1165) 아래에 모두 배치될 수 있다. 또한, 상기 제2 전극(1160)은 상기 제1 본딩패드(1155) 아래와 상기 제2 본딩패드(1165) 아래에 모두 배치될 수 있다. 상기 제1 전극(1150)과 상기 제1 본딩패드(1155) 간의 전기적 연결관계 및 상기 제2 전극(1160)과 상기 제2 본딩패드(1165) 간의 전기적 연결관계는 뒤에서 더 설명하기로 한다.
먼저, 도 10 및 도 11을 참조하여, 상기 제2 본딩패드(1165) 아래에 배치된 제1 발광구조물(P1)과 제2 발광구조물(P2)을 중심으로 실시 예에 따른 반도체 소자(1200)를 설명하기로 한다. 도 11은 도 10에 도시된 실시 예에 따른 반도체 소자의 A-A 선에 따른 단면도이다.
실시 예에 따른 반도체 소자(1200)는 상기 제2 본딩패드(1165) 아래에 배치된 복수의 발광구조물(P1, P2, …)을 포함할 수 있다. 상기 복수의 발광구조물(P1, P2, …)은 빛을 방출하는 발광 애퍼쳐(1130a, 1130b, …)를 각각 포함할 수 있다. 상기 복수의 발광구조물(P1, P2, …)은 서로 이격되어 배치될 수 있다. 예로서, 상기 발광 애퍼쳐(1130a, 1130b, …)는 수 마이크로 미터 내지 수십 마이크로 미터의 직경으로 제공될 수 있다.
상기 제1 발광구조물(P1)은 제1 도전형의 제1 DBR층(1110a), 제2 도전형의 제2 DBR층(1120a), 제1 활성층(1115a)을 포함할 수 있다. 상기 제1 활성층(1115a)은 상기 제1 DBR층(1110a)과 상기 제2 DBR층(1120a) 사이에 배치될 수 있다. 예로서, 상기 제1 활성층(1115a)이 상기 제1 DBR층(1110a) 위에 배치되고, 상기 제2 DBR층(1120a)이 상기 제1 활성층(1115a) 위에 배치될 수 있다. 상기 제1 발광구조물(P1)은 상기 제1 활성층(1115a)과 상기 제2 DBR층(1120a) 사이에 배치된 제1 애퍼쳐층(1117a)을 더 포함할 수 있다.
상기 제2 발광구조물(P2)은 제1 도전형의 제3 DBR층(1110b), 제2 도전형의 제4 DBR층(1120b), 제2 활성층(1115b)을 포함할 수 있다. 상기 제2 활성층(1115b)은 상기 제3 DBR층(1110b)과 상기 제4 DBR층(1120b) 사이에 배치될 수 있다. 예로서, 상기 제2 활성층(1115b)이 상기 제3 DBR층(1110b) 위에 배치되고, 상기 제4 DBR층(1120b)이 상기 제2 활성층(1115b) 위에 배치될 수 있다. 상기 제2 발광구조물(P2)은 상기 제2 활성층(1115b)과 상기 제4 DBR층(1120b) 사이에 배치된 제2 애퍼쳐층(1117b)을 더 포함할 수 있다.
또한, 상기 제1 발광구조물(P1)의 상기 제1 DBR층(1110a)과 상기 제2 발광구조물(P2)의 상기 제3 DBR층(1110b) 사이에 제1 도전형 DBR층(1113)이 배치될 수 있다. 상기 제1 DBR층(1110a)과 상기 제3 DBR층(1110b)은 상기 제1 도전형 DBR층(1113)에 의하여 물리적으로 연결될 수 있다. 예로서, 상기 제1 도전형 DBR층(1113)의 상부 면과 상기 제1 DBR층(1110a)의 상부 면이 동일 수평면에 배치될 수 있다. 상기 제1 도전형 DBR층(1113)의 상부 면과 상기 제3 DBR층(1110c)의 상부 면이 동일 수평면에 배치될 수 있다.
또한, 상기 제1 발광구조물(P1)의 상기 제1 활성층(1115a)과 상기 제2 발광구조물(P2)의 상기 제2 활성층(1115b)은 서로 이격되어 배치될 수 있다. 또한, 상기 제1 발광구조물(P1)의 상기 제2 DBR층(1120a)과 상기 제2 발광구조물(P2)의 상기 제4 DBR층(1120b)은 서로 이격되어 배치될 수 있다.
실시 예에 따른 반도체 소자(1200)는, 도 10 및 도 11에 도시된 바와 같이, 하부 면에 요철 구조가 제공된 기판(1105)을 포함할 수 있다. 상기 기판(1105)은 예로서 제1 오목부(R1)와 제2 오목부(R2)를 포함할 수 있다.
상기 제1 오목부(R1)는 상기 기판(1105)의 하부 면에서 상부 방향으로 리세스되어 제공될 수 있다. 상기 제1 오목부(R1)는 상기 제1 발광구조물(P1)과 중첩되어 배치될 수 있다. 상기 제1 오목부(R1)와 상기 제1 발광구조물(P1)은 상기 기판(1105)의 상부 면에 수직한 방향에서 서로 중첩되어 배치될 수 있다.
상기 제2 오목부(R2)는 상기 기판(1105)의 하부 면에서 상부 방향으로 리세스되어 제공될 수 있다. 상기 제2 오목부(R2)는 상기 제2 발광구조물(P2)과 중첩되어 배치될 수 있다. 상기 제2 오목부(R2)와 상기 제2 발광구조물(P2)은 상기 기판(1105)의 상부 면에 수직한 방향에서 서로 중첩되어 배치될 수 있다.
실시 예에 의하면, 상기 제1 오목부(R1)의 폭은 상기 제1 발광구조물(P1)에 제공된 상기 제1 발광 애퍼쳐(1130a)의 폭에 대응되어 제공될 수 있다. 또한, 상기 제1 오목부(R1)의 폭은 상기 제1 발광구조물(P1)에 제공된 상기 제1 발광 애퍼쳐(1130a)의 직경에 대응되어 제공될 수 있다. 예로서, 상기 제1 발광 애퍼쳐(1130a)는 상기 제1 발광구조물(P1)의 하부 면에 수직한 방향으로 빛이 방출되는 영역으로 정의될 수 있다.
또한, 상기 제2 오목부(R2)의 폭은 상기 제2 발광구조물(P2)에 제공된 상기 제2 발광 애퍼쳐(1130b)의 폭에 대응되어 제공될 수 있다. 상기 제2 오목부(R2)의 폭은 상기 제2 발광구조물(P2)에 제공된 상기 제2 발광 애퍼쳐(1130b)의 폭에 대응되어 제공될 수 있다. 예로서, 상기 제2 발광 애퍼쳐(1130b)는 상기 제2 발광구조물(P2)의 하부 면에 수직한 방향으로 빛이 방출되는 영역으로 정의될 수 있다.
상기 기판(1105)의 두께(t1)는 수십 마이크로 미터 내지 수백 마이크로 미터로 제공될 수 있다. 상기 기판(1105)의 두께(t1)는 예로서 100 마이크로 미터 내지 110 마이크로 미터로 제공될 수 있다.
상기 기판(1105)의 두께(t1)가 100 마이크로 미터에 비해 작은 경우에는, 상기 기판(1105) 위에 배치된 구성요소들을 안정적으로 지지하지 못하여 반도체 소자의 신뢰성이 저하될 수 있다. 또한, 상기 기판(1105)의 두께(t1)가 110 마이크로 미터에 비해 큰 경우에는, 반도체 소자의 크기가 두꺼워질 수 있는 단점이 있다.
상기 제1 오목부(R1)와 상기 제2 오목부(R2)의 깊이(t2)는 수 마이크로 미터 내지 수십 마이크로 미터로 제공될 수 있다. 예로서, 상기 제1 오목부(R1)와 상기 제2 오목부(R2)의 깊이(t2)는 5 마이크로 미터 내지 20 마이크로 미터로 제공될 수 있다.
상기 제1 오목부(R1)와 상기 제2 오목부(R2)의 깊이(t2)가 5 마이크로 미터에 비해 작은 경우에는, 상기 제1 오목부(R1) 및 상기 제2 오목부(R2)에 의하여 제공될 수 있는 광 추출 효과의 증가가 작게 나타날 수 있다. 상기 제1 오목부(R1)와 상기 제2 오목부(R2)의 깊이(t2)가 20 마이크로 미터에 비해 큰 경우에는, 상기 제1 오목부(R1) 및 상기 제2 오목부(R2)에 의하여 제공될 수 있는 광 추출 효과는 크게 나타날 수 있지만, 공정 시간이 늘어날 수 있는 단점이 있다. 상기 제1 오목부(R1)와 상기 제2 오목부(R2)의 깊이(t2)가 20 마이크로 미터에 비해 큰 경우에는, 상기 기판(1105) 위에 배치된 구성요소들을 안정적으로 지지하지 못하여 반도체 소자의 신뢰성이 저하될 수 있다.
또한, 상기 제1 오목부(R1)와 상기 제2 오목부(R2)의 폭(w1)은 수십 마이크로 미터로 제공될 수 있다. 상기 제1 오목부(R1)와 상기 제2 오목부(R2)의 폭(w1)은 예로서 6 마이크로 미터 내지 15 마이크로 미터로 제공될 수 있다.
예로서, 상기 제1 오목부(R1)와 상기 제2 오목부(R2)의 폭(w1)은 상기 제1 발광 애퍼쳐(1130a)의 폭과 상기 제2 발광 애퍼쳐(1130b)의 폭에 대응되어 제공될 수 있다. 상기 제1 발광구조물(P1)과 상기 제2 발광구조물(P2)에서 방출되는 빛은 하부 방향으로 방향성을 가지고 방출된다. 따라서, 상기 제1 오목부(R1)와 상기 제2 오목부(R2)의 폭(w1)은 빛이 전파되는 영역에 제공되도록 형성될 수 있다.
다른 실시 예에 의하면, 상기 제1 오목부(R1)와 상기 제2 오목부(R2)의 폭(w1)은 상기 제1 발광 애퍼쳐(1130a) 및 상기 제2 발광 애퍼쳐(1130b)의 직경에 비하여 수 마이크로 미터 더 크게 제공될 수도 있다. 상기 제1 오목부(R1)와 상기 제2 오목부(R2)의 형성에 대한 공정 오차를 고려하여, 복수의 오목부(R1, R2, …)와 복수의 발광구조물(P1, P2) 간의 정렬이 안정적으로 수행될 수 있도록 하기 위한 것이다. 예로서, 상기 제1 오목부(R1)와 상기 제2 오목부(R2)의 폭(w1)은 8 마이크로 미터 내지 25 마이크로 미터로 제공될 수도 있다.
예로서, 상기 제1 오목부(R1)는 상기 제1 발광구조물(P1)의 하부에 원형의 수평 단면을 갖는 홀 형상으로 제공될 수 있다. 또한, 상기 제2 오목부(R2)는 상기 제2 발광구조물(P2)의 하부에 원형의 수평 단면을 갖는 홀 형상으로 제공될 수 있다. 상기 제1 오목부(R1)와 상기 제2 오목부(R2)의 상부 면은 예로서 평면 형상으로 제공될 수 있다. 상기 제1 오목부(R1)와 상기 제2 오목부(R2)의 상부 면은 예로서 상기 기판(1105)의 상부 면에 평행하게 제공될 수 있다.
실시 예에 따른 반도체 소자(1200)는, 도 10 및 도 11에 도시된 바와 같이, 제1 절연층(1141)을 포함할 수 있다. 상기 제1 절연층(1141)은 상기 제1 발광구조물(P1)의 측면에 배치될 수 있다. 상기 제1 절연층(1141)은 상기 제1 발광구조물(P1)의 측면 둘레를 감싸도록 배치될 수 있다. 상기 제1 절연층(1141)은 상기 제2 발광구조물(P2)의 측면에 배치될 수 있다. 상기 제1 절연층(1141)은 상기 제2 발광구조물(P2)의 측면 둘레를 감싸도록 배치될 수 있다.
또한, 상기 제1 절연층(1141)은 상기 제1 발광구조물(P1)과 상기 제2 발광구조물(P2) 사이에 배치될 수 있다. 상기 제1 절연층(1141)은 상기 제1 도전형 DBR층(1113) 위에 배치될 수 있다.
상기 제1 절연층(1141)은 상기 제1 발광구조물(P1)의 상부 면을 노출시킬 수 있다. 상기 제1 절연층(1141)은 상기 제1 발광구조물(P1)의 상기 제2 DBR층(1120a)의 상부 면을 노출시킬 수 있다. 상기 제1 절연층(1141)은 상기 제2 발광구조물(P2)의 상부 면을 노출시킬 수 있다. 상기 제1 절연층(1141)은 상기 제2 발광구조물(P2)의 상기 제4 DBR층(1120b)의 상부 면을 노출시킬 수 있다.
실시 예에 따른 반도체 소자(1200)는, 도 10 및 도 11에 도시된 바와 같이, 제1 전극(1150)을 포함할 수 있다. 상기 제1 전극(1150)은 상기 복수의 발광구조물(P1, P2, P3, P4, P5, …) 둘레에 배치될 수 있다. 상기 제1 전극(1150)은 상기 복수의 발광구조물(P1, P2, P3, P4, P5, …)을 노출시키는 복수의 개구부를 포함할 수 있다. 상기 제1 전극(1150)은 상기 복수의 발광구조물(P1, P2, P3, P4, P5 …)을 이루는 복수의 제1 도전형 DBR층에 공통으로 연결될 수 있다.
상기 제1 전극(1150)은 상기 제1 도전형 DBR층(1113) 위에 배치될 수 있다. 상기 제1 전극(1150)은 상기 제1 DBR층(1110a)과 전기적으로 연결될 수 있다. 상기 제1 전극(1150)은 상기 제3 DBR층(1110b)과 전기적으로 연결될 수 있다. 상기 제1 전극(1150)은 상기 제1 절연층(1141) 아래에 배치될 수 있다. 상기 제1 전극(1150)은 상기 제1 발광구조물(P1)과 상기 제2 발광구조물(P2) 사이 영역에서 상기 제1 절연층(1141) 아래에 배치될 수 있다. 상기 제1 전극(1150)은 상기 제1 발광구조물(P1)과 상기 제2 발광구조물(P2) 사이 영역에서 상기 제1 절연층(1141)과 상기 제1 도전형 DBR층(1113) 사이에 배치될 수 있다.
실시 예에 따른 반도체 소자(1200)는, 도 10 및 도 11에 도시된 바와 같이, 제2 전극(1160)을 포함할 수 있다. 상기 제2 전극(1160)은 상기 제1 절연층(1141) 위에 배치될 수 있다. 상기 제2 전극(1160)은 상기 복수의 발광구조물(P1, P2, P3, P4, P5, …)의 상부 면에 배치된 상부전극(1160a)과, 상기 상부전극(1160a)을 연결하는 연결전극(1160b)을 포함할 수 있다. 상기 제2 전극(1160)은 상기 복수의 발광구조물(P1, P2, P3, P4, P5, …)을 이루는 복수의 제2 도전형 DBR층에 공통으로 연결될 수 있다.
상기 제2 전극(1160)은 상기 제1 발광구조물(P1)의 측면에 배치될 수 있다. 상기 제2 전극(1160)은 상기 제1 발광구조물(P1)의 상부 면 위에 배치될 수 있다. 상기 제2 전극(1160)의 상기 상부전극(1160a)은 상기 제1 발광구조물(P1)의 상기 제2 DBR층(1120a) 위에 배치될 수 있다. 상기 제2 전극(1160)의 상기 상부전극(1160a)은 상기 제2 DBR층(1120a)의 상부 면에 직접 접촉되어 배치될 수 있다.
또한, 상기 제2 전극(1160)은 상기 제2 발광구조물(P2)의 측면에 배치될 수 있다. 상기 제2 전극(1160)은 상기 제2 발광구조물(P2)의 상부 면 위에 배치될 수 있다. 상기 제2 전극(1160)의 상기 상부전극(1160a)은 상기 제2 발광구조물(P2)의 상기 제4 DBR층(1120b) 위에 배치될 수 있다. 상기 제2 전극(1160)의 상기 상부전극(1160a)은 상기 제4 DBR층(1120b)의 상부 면에 직접 접촉되어 배치될 수 있다.
상기 제2 전극(1160)은 상기 제1 발광구조물(P1)과 상기 제2 발광구조물(P2) 사이에 배치될 수 있다. 상기 제2 전극(1160)의 상기 연결전극(1160b)은 상기 제1 발광구조물(P1)과 상기 제2 발광구조물(P2) 사이 영역에서 상기 제1 절연층(1141) 위에 배치될 수 있다.
실시 예에 따른 상기 제2 전극(1160)은, 도 10에 도시된 바와 같이, 복수의 발광구조물(P1, P2, P3, P4, …)의 상부 면을 연결시킬 수 있다. 상기 제2 전극(1160)은 상기 복수의 발광구조물(P1, P2, P3, P4, …)의 각각의 제2 도전형 DBR층에 물리적으로 연결될 수 있다. 즉, 상기 제2 전극(1160)은 상기 제2 본딩패드(1165) 아래에 배치된 복수의 발광구조물(P1, P2, …)의 상부 면 뿐만 아니라 상기 제1 본딩패드(1155) 아래에 배치된 복수의 발광구조물(P3, P4, …)의 상부 면에도 물리적으로 연결될 수 있다.
예로서, 상기 제2 전극(1160)의 상기 연결전극(1160b)은, 도 10에 도시된 바와 같이, 일정한 선폭을 갖는 선 형상으로 제공될 수 있다. 물론, 적용되는 실시 예에 따라서 상기 제2 전극(1160)의 상기 연결전극(1160b)의 형상은 다양하게 변형될 수 있다.
실시 예에 따른 반도체 소자(1200)는, 도 10 및 도 11에 도시된 바와 같이, 제2 절연층(1142)을 포함할 수 있다. 상기 제2 절연층(1142)은 상기 제2 전극(1160) 위에 배치될 수 있다.
상기 제2 절연층(1142)은 상기 제1 발광구조물(P1)의 둘레에 배치될 수 있다. 상기 제2 절연층(1142)은 상기 제1 발광구조물(P1)의 둘레에서 상기 제2 전극(1160) 위에 배치될 수 있다. 상기 제2 절연층(1142)은 상기 제2 발광구조물(P2)의 둘레에 배치될 수 있다. 상기 제2 절연층(1142)은 상기 제2 발광구조물(P2)의 둘레에서 상기 제2 전극(1160) 위에 배치될 수 있다.
또한, 상기 제2 절연층(1142)은 상기 제1 발광구조물(P1)과 상기 제2 발광구조물(P2) 사이에 배치될 수 있다. 상기 제2 절연층(1142)은 상기 제1 도전형 DBR층(1113) 위에 배치될 수 있다. 상기 제2 절연층(1142)은 상기 제1 발광구조물(P1)과 상기 제2 발광구조물(P2) 사이에서 상기 제2 전극(1160)의 상기 연결전극(1160b) 위에 배치될 수 있다.
상기 제2 절연층(1142)은 상기 제1 발광구조물(P1)의 상부 면에 배치된 상기 제2 전극(1160)의 상부 면을 노출시킬 수 있다. 상기 제2 절연층(1142)은 상기 제2 DBR층(1120a)의 상부 면에 배치된 상기 상부전극(1160a)의 상부 면을 노출시킬 수 있다. 상기 제2 절연층(1142)은 상기 제2 발광구조물(P2)의 상부 면에 배치된 상기 제2 전극(1160)의 상부 면을 노출시킬 수 있다. 상기 제2 절연층(1142)은 상기 제4 DBR층(1120b)의 상부 면에 배치된 상기 상부전극(1160a)의 상부 면을 노출시킬 수 있다.
실시 예에 따른 상기 제2 절연층(1142)은, 도 10에 도시된 바와 같이, 상기 제1 본딩패드(1155)가 배치된 영역에서는 복수의 발광구조물(P3, P4, …) 사이에 배치된 상기 제1 전극(1150)의 상부 면이 노출되게 제공될 수 있다. 또한, 상기 제2 절연층(1142)은 상기 제2 본딩패드(1165)가 배치된 영역에서는 복수의 발광구조물(P1, P2, …) 위에 배치된 상기 제2 전극(1160)의 상부 면이 노출되게 제공될 수 있다.
또한, 실시 예에 의하면, 상기 제2 절연층(1142)은, 상기 제2 본딩패드(1165)가 배치된 영역에서, 복수의 발광구조물을 물리적으로 연결하는 상기 제2 전극(1160)의 상부 면이 노출되도록 배치될 수 있다. 이때, 상기 제1 도전형 DBR층(1113)의 상부에 배치된 선 형상의 상기 제2 전극(1160)의 상기 연결전극(1160b)이 선택적으로 노출되도록 상기 제2 절연층(1142)이 배치될 수 있다. 예로서, 제1 발광구조물(P1)과 제2 발광구조물(P2)을 연결하는 상기 연결전극(1160b)의 상부 면 위에는 상기 제2 전극(1160)이 노출되지 않도록 상기 제2 절연층(1142)이 배치될 수 있다. 또한, 제1 발광구조물(P1)과 제5 발광구조물(P5)을 연결하는 상기 연결전극(1160b)의 상부 면이 노출되도록 상기 제2 절연층(1142)이 배치될 수 있다. 상기 제2 절연층(1142)의 형성에 대해서는 실시 예에 따른 반도체 소자 제조방법을 설명하면서 더 살펴 보기로 한다.
실시 예에 따른 반도체 소자(1200)는, 도 10 및 도 11에 도시된 바와 같이, 제1 본딩패드(1155)와 제2 본딩패드(1165)를 포함할 수 있다. 실시 예에 의하면, 상기 제1 본딩패드(1155)는 복수의 발광구조물(P1, P2, P3, P4, P5, …)의 제1 도전형 DBR층에 전기적으로 연결될 수 있다. 상기 제2 본딩패드(1165)는 복수의 발광구조물(P1, P2, P3, P4, P5, …)의 제2 도전형 DBR층에 전기적으로 연결될 수 있다.
상기 제1 본딩패드(1155)는 상기 제2 절연층(1142) 위에 배치될 수 있다. 상기 제1 본딩패드(1155)는 상기 제1 전극(1150)에 전기적으로 연결될 수 있다. 상기 제1 본딩패드(1155)는, 도 10에 도시된 바와 같이, 상기 제1 절연층(1141)과 상기 제2 절연층(1142)을 통하여 노출된 상기 제1 전극(1150)에 연결될 수 있다. 상기 제1 본딩패드(1155)는, 제3 발광구조물(P3)의 주변과 제4 발광구조물(P4)의 주변에서, 상기 제1 절연층(1141)과 상기 제2 절연층(1142)을 통하여 노출된 상기 제1 전극(1150)의 상부 면에 직접 접촉될 수 있다.
상기 제2 본딩패드(1165)는 상기 제2 절연층(1142) 위에 배치될 수 있다. 상기 제2 본딩패드(1165)는 상기 제1 발광구조물(P1)의 상부 면에 배치된 상기 제2 전극(1160)에 전기적으로 연결될 수 있다. 상기 제2 본딩패드(1165)는 상기 제2 DBR층(1120a) 위에 배치된 상기 상부전극(1160a)의 상부 면에 직접 접촉되어 배치될 수 있다. 또한, 상기 제2 본딩패드(1165)는 상기 제2 발광구조물(P2)의 상부 면에 배치된 상기 제2 전극(1160)에 전기적으로 연결될 수 있다. 상기 제2 본딩패드(1165)는 상기 제4 DBR층(1120b) 위에 배치된 상기 상부전극(1160a)의 상부 면에 직접 접촉되어 배치될 수 있다.
다음으로, 도 10 및 도 12를 참조하여, 상기 제1 본딩패드(1155) 아래에 배치된 제3 발광구조물(P3)과 제4 발광구조물(P4)을 중심으로 실시 예에 따른 반도체 소자(1200)를 더 살펴 보기로 한다. 도 12는 도 10에 도시된 실시 예에 따른 반도체 소자의 B-B 선에 따른 단면도이다. 도 10 및 도 12를 참조하여 실시 예에 따른 반도체 소자를 설명함에 있어, 이상에서 설명된 내용과 중복되는 사항에 대해서는 설명이 생략될 수 있다.실시 예에 따른 반도체 소자(1200)는 상기 제1 본딩패드(1155) 아래에 배치된 복수의 발광구조물(P3, P4, …)을 포함할 수 있다. 상기 복수의 발광구조물(P3, P4, …)은 빛을 방출하는 발광 애퍼쳐(1130c, 1130d, …)를 각각 포함할 수 있다. 상기 복수의 발광구조물(P3, P4, …)은 서로 이격되어 배치될 수 있다. 예로서, 상기 발광 애퍼쳐(1130c, 1130d, …)는 수 마이크로 미터 내지 수십 마이크로 미터의 직경으로 제공될 수 있다.
상기 제3 발광구조물(P3)은 제1 도전형의 제5 DBR층(1110c), 제2 도전형의 제6 DBR층(1120c), 제3 활성층(1115c)을 포함할 수 있다. 상기 제3 활성층(1115c)은 상기 제5 DBR층(1110c)과 상기 제6 DBR층(1120c) 사이에 배치될 수 있다. 예로서, 상기 제3 활성층(1115c)이 상기 제5 DBR층(1110c) 위에 배치되고, 상기 제6 DBR층(1120c)이 상기 제3 활성층(1115c) 위에 배치될 수 있다. 상기 제3 발광구조물(P3)은 상기 제3 활성층(1115c)과 상기 제6 DBR층(1120c) 사이에 배치된 제3 애퍼쳐층(1117c)을 더 포함할 수 있다.
상기 제4 발광구조물(P4)은 제1 도전형의 제7 DBR층(1110d), 제2 도전형의 제8 DBR층(1120d), 제4 활성층(1115d)을 포함할 수 있다. 상기 제4 활성층(1115d)은 상기 제7 DBR층(1110d)과 상기 제8 DBR층(1120d) 사이에 배치될 수 있다. 예로서, 상기 제4 활성층(1115d)이 상기 제7 DBR층(1110d) 위에 배치되고, 상기 제8 DBR층(1120d)이 상기 제4 활성층(1115d) 위에 배치될 수 있다. 상기 제4 발광구조물(P4)은 상기 제4 활성층(1115d)과 상기 제8 DBR층(1120d) 사이에 배치된 제4 애퍼쳐층(1117d)을 더 포함할 수 있다.
또한, 상기 제3 발광구조물(P3)의 상기 제5 DBR층(1110c)과 상기 제4 발광구조물(P4)의 상기 제7 DBR층(1110d) 사이에 상기 제1 도전형 DBR층(1113)이 배치될 수 있다. 상기 제5 DBR층(1110c)과 상기 제7 DBR층(1110d)은 상기 제1 도전형 DBR층(1113)에 의하여 물리적으로 연결될 수 있다. 예로서, 상기 제1 도전형 DBR층(1113)의 상부 면과 상기 제5 DBR층(1110c)의 상부 면이 동일 수평면에 배치될 수 있다. 상기 제1 도전형 DBR층(1113)의 상부 면과 상기 제7 DBR층(1110d)의 상부 면이 동일 수평면에 배치될 수 있다.
또한, 상기 제3 발광구조물(P3)의 상기 제3 활성층(1115c)과 상기 제4 발광구조물(P4)의 상기 제4 활성층(1115d)은 서로 이격되어 배치될 수 있다. 또한, 상기 제3 발광구조물(P3)의 상기 제6 DBR층(1120c)과 상기 제4 발광구조물(P4)의 상기 제8 DBR층(1120d)은 서로 이격되어 배치될 수 있다.
실시 예에 따른 반도체 소자(1200)는, 도 10 및 도 12에 도시된 바와 같이, 하부 면에 요철 구조가 제공된 기판(1105)을 포함할 수 있다. 상기 기판(1105)은 예로서 제3 오목부(R3)와 제4 오목부(R4)를 포함할 수 있다.
상기 제3 오목부(R3)는 상기 기판(1105)의 하부 면에서 상부 방향으로 리세스되어 제공될 수 있다. 상기 제3 오목부(R3)는 상기 제3 발광구조물(P3)과 중첩되어 배치될 수 있다. 상기 제3 오목부(R3)와 상기 제3 발광구조물(P3)은 상기 기판(1105)의 상부 면에 수직한 방향에서 서로 중첩되어 배치될 수 있다.
상기 제4 오목부(R4)는 상기 기판(1105)의 하부 면에서 상부 방향으로 리세스되어 제공될 수 있다. 상기 제4 오목부(R4)는 상기 제4 발광구조물(P4)과 중첩되어 배치될 수 있다. 상기 제4 오목부(R4)와 상기 제4 발광구조물(P4)은 상기 기판(1105)의 상부 면에 수직한 방향에서 서로 중첩되어 배치될 수 있다.
실시 예에 의하면, 상기 제3 오목부(R3)의 폭은 상기 제3 발광구조물(P3)에 제공된 상기 제3 발광 애퍼쳐(1130c)의 폭에 대응되어 제공될 수 있다. 또한, 상기 제3 오목부(R3)의 폭은 상기 제3 발광구조물(P3)에 제공된 상기 제3 발광 애퍼쳐(1130c)의 직경에 대응되어 제공될 수 있다. 예로서, 상기 제3 발광 애퍼쳐(1130c)는 상기 제3 발광구조물(P3)의 하부 면에 수직한 방향으로 빛이 방출되는 영역으로 정의될 수 있다.
또한, 상기 제4 오목부(R4)의 폭은 상기 제4 발광구조물(P4)에 제공된 상기 제4 발광 애퍼쳐(1130d)의 폭에 대응되어 제공될 수 있다. 또한, 상기 제4 오목부(R4)의 폭은 상기 제4 발광구조물(P4)에 제공된 상기 제4 발광 애퍼쳐(1130d)의 직경에 대응되어 제공될 수 있다. 예로서, 상기 제4 발광 애퍼쳐(1130d)는 상기 제4 발광구조물(P4)의 하부 면에 수직한 방향으로 빛이 방출되는 영역으로 정의될 수 있다.
상기 기판(1105)의 두께(t1)는 수십 마이크로 미터 내지 수백 마이크로 미터로 제공될 수 있다. 상기 기판(1105)의 두께(t1)는 예로서 100 마이크로 미터 내지 110 마이크로 미터로 제공될 수 있다.
상기 제3 오목부(R3)와 상기 제4 오목부(R4)의 깊이(t2)는 수 마이크로 미터 내지 수십 마이크로 미터로 제공될 수 있다. 예로서, 상기 제3 오목부(R3)와 상기 제4 오목부(R4)의 깊이(t2)는 5 마이크로 미터 내지 20 마이크로 미터로 제공될 수 있다.
또한, 상기 제3 오목부(R3)와 상기 제4 오목부(R4)의 폭(w1)은 수십 마이크로 미터로 제공될 수 있다. 상기 제3 오목부(R3)와 상기 제4 오목부(R4)의 폭(w1)은 예로서 6 마이크로 미터 내지 15 마이크로 미터로 제공될 수 있다.
다른 실시 예에 의하면, 상기 제3 오목부(R3)와 상기 제4 오목부(R4)의 폭(w1)은 상기 제3 발광 애퍼쳐(1130c) 및 상기 제4 발광 애퍼쳐(1130d)의 직경에 비하여 수 마이크로 미터 더 크게 제공될 수도 있다. 예로서, 상기 제3 오목부(R3)와 상기 제4 오목부(R4)의 폭(w1)은 8 마이크로 미터 내지 25 마이크로 미터로 제공될 수도 있다.
예로서, 상기 제3 오목부(R3)는 상기 제3 발광구조물(P3)의 하부에 원형의 수평 단면을 갖는 홀 형상으로 제공될 수 있다. 또한, 상기 제4 오목부(R4)는 상기 제4 발광구조물(P4)의 하부에 원형의 수평 단면을 갖는 홀 형상으로 제공될 수 있다. 상기 제3 오목부(R3)와 상기 제4 오목부(R4)의 상부 면은 예로서 평면 형상으로 제공될 수 있다. 상기 제3 오목부(R3)와 상기 제4 오목부(R4)의 상부 면은 예로서 상기 기판(1105)의 상부 면에 평행하게 제공될 수 있다.
실시 예에 따른 반도체 소자(1200)는, 도 10 및 도 12에 도시된 바와 같이, 제1 절연층(1141)을 포함할 수 있다. 상기 제1 절연층(1141)은 상기 제3 발광구조물(P3)의 측면에 배치될 수 있다. 상기 제1 절연층(1141)은 상기 제3 발광구조물(P3)의 측면 둘레를 감싸도록 배치될 수 있다. 상기 제1 절연층(1141)은 상기 제4 발광구조물(P4)의 측면에 배치될 수 있다. 상기 제1 절연층(1141)은 상기 제4 발광구조물(P4)의 측면 둘레를 감싸도록 배치될 수 있다.
또한, 상기 제1 절연층(1141)은 상기 제3 발광구조물(P3)과 상기 제4 발광구조물(P4) 사이에 배치될 수 있다. 상기 제1 절연층(1141)은 상기 제1 도전형 DBR층(1113) 위에 배치될 수 있다.
상기 제1 절연층(1141)은 상기 제3 발광구조물(P3)의 상부 면을 노출시킬 수 있다. 상기 제1 절연층(1141)은 상기 제3 발광구조물(P3)의 상기 제6 DBR층(1120c)의 상부 면을 노출시킬 수 있다. 상기 제1 절연층(1141)은 상기 제4 발광구조물(P4)의 상부 면을 노출시킬 수 있다. 상기 제1 절연층(1141)은 상기 제4 발광구조물(P4)의 상기 제8 DBR층(1120d)의 상부 면을 노출시킬 수 있다.
실시 예에 따른 반도체 소자(1200)는, 도 10 및 도 12에 도시된 바와 같이, 제1 전극(1150)을 포함할 수 있다. 상기 제1 전극(1150)은 상기 복수의 발광구조물(P3, P4, …) 둘레에 배치될 수 있다. 상기 제1 전극(1150)은 상기 복수의 발광구조물(P3, P4, …)을 노출시키는 복수의 개구부를 포함할 수 있다.
상기 제1 전극(1150)은 상기 제1 도전형 DBR층(1113) 위에 배치될 수 있다. 상기 제1 전극(1150)은 상기 제5 DBR층(1110c)과 전기적으로 연결될 수 있다. 상기 제1 전극(1150)은 상기 제7 DBR층(1110d)과 전기적으로 연결될 수 있다. 상기 제1 전극(1150)은 상기 제1 절연층(1141) 아래에 배치될 수 있다. 상기 제1 전극(1150)은 상기 제3 발광구조물(P3)과 상기 제4 발광구조물(P4) 사이 영역에서 상기 제1 절연층(1141) 아래에 배치될 수 있다. 상기 제1 전극(1150)은 상기 제3 발광구조물(P3)과 상기 제4 발광구조물(P4) 사이 영역에서 상기 제1 절연층(1141)과 상기 제1 도전형 DBR층(1113) 사이에 배치될 수 있다.
실시 예에 따른 반도체 소자(1200)는, 도 10 및 도 12에 도시된 바와 같이, 제2 전극(1160)을 포함할 수 있다. 상기 제2 전극(1160)은 상기 제1 절연층(1141) 위에 배치될 수 있다. 상기 제2 전극(1160)은 상기 복수의 발광구조물(P1, P2, P3, P4, P5, …)의 상부 면에 배치된 상부전극(1160a)과, 상기 상부전극(1160a)을 연결하는 연결전극(1160b)을 포함할 수 있다.
상기 제2 전극(1160)은 상기 제3 발광구조물(P3)의 측면에 배치될 수 있다. 상기 제2 전극(1160)은 상기 제3 발광구조물(P3)의 상부 면 위에 배치될 수 있다. 상기 제2 전극(1160)의 상기 상부전극(1160a)은 상기 제3 발광구조물(P3)의 상기 제6 DBR층(1120c) 위에 배치될 수 있다. 상기 제2 전극(1160)의 상기 상부전극(1160a)은 상기 제6 DBR층(1120c)의 상부 면에 직접 접촉되어 배치될 수 있다.
또한, 상기 제2 전극(1160)은 상기 제4 발광구조물(P4)의 측면에 배치될 수 있다. 상기 제2 전극(1160)은 상기 제4 발광구조물(P4)의 상부 면 위에 배치될 수 있다. 상기 제2 전극(1160)의 상기 상부전극(1160a)은 상기 제4 발광구조물(P4)의 상기 제6 DBR층(1120d) 위에 배치될 수 있다. 상기 제2 전극(1160)의 상기 상부전극(1160a)은 상기 제6 DBR층(1120d)의 상부 면에 직접 접촉되어 배치될 수 있다.
상기 제2 전극(1160)은 상기 제3 발광구조물(P3)과 상기 제4 발광구조물(P4) 사이에 배치될 수 있다. 상기 제2 전극(1160)의 상기 연결전극(1160b)은 상기 제3 발광구조물(P3)과 상기 제4 발광구조물(P4) 사이 영역에서 상기 제1 절연층(1141) 위에 배치될 수 있다.
실시 예에 따른 상기 제2 전극(1160)은, 도 10에 도시된 바와 같이, 복수의 발광구조물(P1, P2, P3, P4, P5, …)의 상부 면을 연결시킬 수 있다. 상기 제2 전극(1160)은 상기 복수의 발광구조물(P1, P2, P3, P4, P5, …)의 각각의 제2 도전형 DBR층에 물리적으로 연결될 수 있다. 즉, 상기 제2 전극(1160)은 상기 제2 본딩패드(1165) 아래에 배치된 복수의 발광구조물(P1, P2,…)의 상부 면 뿐만 아니라 상기 제1 본딩패드(1155) 아래에 배치된 복수의 발광구조물(P3, P4, …)의 상부 면에도 물리적으로 연결될 수 있다.
예로서, 상기 제2 전극(1160)의 상기 연결전극(1160b)은, 도 10에 도시된 바와 같이, 일정한 선폭을 갖는 선 형상으로 제공될 수 있다. 물론, 적용되는 실시 예에 따라서 상기 제2 전극(1160)의 상기 연결전극(1160b)의 형상은 다양하게 변형될 수 있다.
실시 예에 따른 반도체 소자(1200)는, 도 10 및 도 12에 도시된 바와 같이, 제2 절연층(1142)을 포함할 수 있다. 상기 제2 절연층(1142)은 상기 제2 전극(1160) 위에 배치될 수 있다. 상기 제2 절연층(1142)은 상기 제1 절연층(1141) 위에 배치될 수 있다.
상기 제2 절연층(1142)은 상기 제3 발광구조물(P3)의 둘레에 배치될 수 있다. 상기 제2 절연층(1142)은 상기 제3 발광구조물(P3)의 둘레에서 상기 제2 전극(1160) 위에 배치될 수 있다. 상기 제2 절연층(1142)은 상기 제4 발광구조물(P4)의 둘레에 배치될 수 있다. 상기 제2 절연층(1142)은 상기 제4 발광구조물(P4)의 둘레에서 상기 제2 전극(1160) 위에 배치될 수 있다.
또한, 상기 제2 절연층(1142)은 상기 제3 발광구조물(P3)과 상기 제4 발광구조물(P4) 사이에 배치될 수 있다. 상기 제2 절연층(1142)은 상기 제1 도전형 DBR층(1113) 위에 배치될 수 있다. 상기 제2 절연층(1142)은 상기 제3 발광구조물(P3)과 상기 제4 발광구조물(P4) 사이에서 상기 제2 전극(1160)의 상기 연결전극(1160b) 위에 배치될 수 있다.
상기 제2 절연층(1142)은 상기 제3 발광구조물(P3)의 상부 면에 배치된 상기 제2 전극(1160)의 상부 면 위에도 배치될 수 있다. 상기 제2 절연층(1142)은 상기 제6 DBR층(1120c)의 상부 면에 배치된 상기 상부전극(1160a)의 상부 면 위에도 배치될 수 있다. 상기 제2 절연층(1142)은 상기 제4 발광구조물(P4)의 상부 면에 배치된 상기 제2 전극(1160)의 상부 면 위에도 배치될 수 있다. 상기 제2 절연층(1142)은 상기 제8 DBR층(1120d)의 상부 면에 배치된 상기 상부전극(1160a)의 상부 면 위에도 배치될 수 있다.
실시 예에 따른 상기 제2 절연층(1142)은, 도 10에 도시된 바와 같이, 상기 제1 본딩패드(1155)가 배치된 영역에서는 복수의 발광구조물(P3, P4,…) 사이에 배치된 상기 제1 전극(1150)의 상부 면이 노출되게 제공될 수 있다. 또한, 상기 제2 절연층(1142)은 상기 제2 본딩패드(1165)가 배치된 영역에서는 복수의 발광구조물(P1, P2,…) 위에 배치된 상기 제2 전극(1160)의 상부 면이 노출되게 제공될 수 있다.
또한, 실시 예에 의하면, 상기 제2 절연층(1142)은, 상기 제2 본딩패드(1165)가 배치된 영역에서, 복수의 발광구조물을 물리적으로 연결하는 상기 제2 전극(1160)의 상부 면이 노출되도록 배치될 수 있다. 이때, 상기 제1 도전형 DBR층(1113)의 상부에 배치된 선 형상의 상기 제2 전극(1160)의 연결전극(1160b)이 선택적으로 노출되도록 상기 제2 절연층(1142)이 배치될 수 있다. 예로서, 제1 발광구조물(P1)과 제2 발광구조물(P2)을 연결하는 상기 연결전극(1160b)의 상부 면 위에는 상기 제2 전극(1160)이 노출되지 않도록 상기 제2 절연층(1142)이 배치될 수 있다. 또한, 제1 발광구조물(P1)과 제5 발광구조물(P5)을 연결하는 상기 연결전극(1160b)의 상부 면이 노출되도록 상기 제2 절연층(1142)이 배치될 수 있다. 상기 제2 절연층(1142)의 형성에 대해서는 실시 예에 따른 반도체 소자 제조방법을 설명하면서 더 살펴 보기로 한다.
실시 예에 따른 반도체 소자(1200)는, 도 10 및 도 12에 도시된 바와 같이, 제1 본딩패드(1155)와 제2 본딩패드(1165)를 포함할 수 있다. 실시 예에 의하면, 상기 제1 본딩패드(1155)는 복수의 발광구조물(P1, P2, P3, P4, P5, …)의 제1 도전형 DBR층에 전기적으로 연결될 수 있다. 상기 제2 본딩패드(1165)는 복수의 발광구조물(P1, P2, P3, P4, P5, …)의 제2 도전형 DBR층에 전기적으로 연결될 수 있다.
상기 제1 본딩패드(1155)는 상기 제2 절연층(1142) 위에 배치될 수 있다. 상기 제1 본딩패드(1155)는 상기 제1 전극(1150)에 전기적으로 연결될 수 있다. 상기 제1 본딩패드(1155)는, 도 10에 도시된 바와 같이, 상기 제1 절연층(1141)과 상기 제2 절연층(1142)을 통하여 노출된 상기 제1 전극(1150)에 연결될 수 있다. 실시 예에 따른 상기 제1 본딩패드(1155)와 상기 제1 전극(1150) 간의 전기적인 연결에 대해서는 뒤에서 도 4를 참조하여 더 살펴 보기로 한다.
상기 제2 본딩패드(1165)는 상기 제2 절연층(1142) 위에 배치될 수 있다. 상기 제2 본딩패드(1165)는 상기 제3 발광구조물(P3)의 상부 면과 상기 제4 발광구조물(P4)의 상부 면에 배치된 상기 제2 전극(1160)에 전기적으로 연결될 수 있다.
다음으로, 도 10 및 도 13을 참조하여, 상기 제1 본딩패드(1155) 아래에 배치된 제3 발광구조물(P3)을 중심으로 실시 예에 따른 반도체 소자(1200)를 더 살펴 보기로 한다. 도 13은 도 10에 도시된 실시 예에 따른 반도체 소자의 C-C 선에 따른 단면도이다. 도 10 및 도 13을 참조하여 실시 예에 따른 반도체 소자를 설명함에 있어, 도 10 내지 도 12를 참조하여 설명된 내용과 중복되는 사항에 대해서는 설명이 생략될 수 있다.
실시 예에 따른 반도체 소자(1200)는 상기 제1 본딩패드(1155) 아래에 배치된 복수의 발광구조물(P3, P4, …)을 포함할 수 있다. 실시 예에 따른 제3 발광구조물(P3)은 제1 도전형의 제5 DBR층(1110c), 제2 도전형의 제6 DBR층(1120c), 제3 활성층(1115c)을 포함할 수 있다.
실시 예에 따른 반도체 소자(1200)는, 도 13에 도시된 바와 같이, 상기 제5 DBR층(1110c)로부터 상기 제3 발광구조물(P3)의 둘레 방향으로 연장되어 배치된 제1 도전형 DBR층(1113)을 포함할 수 있다. 상기 제1 도전형 DBR층(1113)은 상기 제5 DBR층(1110c)과 물리적으로 연결될 수 있다. 예로서, 상기 제1 도전형 DBR층(1113)의 상부 면과 상기 제5 DBR층(1110c)의 상부 면이 동일 수평면에 배치될 수 있다.
또한, 실시 예에 따른 반도체 소자(1200)는, 도 10 및 도 13에 도시된 바와 같이, 제1 전극(1150)을 포함할 수 있다. 상기 제1 전극(1150)은 제3 발광구조물(P3)의 둘레와 제4 발광구조물(P4)의 둘레에 배치될 수 있다. 상기 제1 전극(1150)은 상기 복수의 발광구조물(P1, P2, P3, P4, P5, …)을 노출시키는 복수의 개구부를 포함할 수 있다.
상기 제1 전극(1150)은 상기 제1 도전형 DBR층(1113) 위에 배치될 수 있다. 상기 제1 전극(1150)은 상기 제5 DBR층(1110c)과 전기적으로 연결될 수 있다. 상기 제1 전극(1150)은 상기 제3 발광구조물(P3) 둘레에서 상기 제1 도전형 DBR층(1113) 위에 배치될 수 있다.
실시 예에 따른 반도체 소자(1200)는, 도 10 및 도 13에 도시된 바와 같이, 제1 절연층(1141)을 포함할 수 있다. 상기 제1 절연층(1141)은 상기 제3 발광구조물(P3)의 측면에 배치될 수 있다. 상기 제1 절연층(1141)은 상기 제3 발광구조물(P3)의 측면 둘레를 감싸도록 배치될 수 있다. 상기 제1 절연층(1141)은 상기 제3 발광구조물(P3)의 상부 면을 노출시킬 수 있다. 상기 제1 절연층(1141)은 상기 제3 발광구조물(P3)의 상기 제6 DBR층(1120c)의 상부 면을 노출시킬 수 있다. 상기 제1 절연층(1141)은 상기 제1 전극(1150) 위에 배치될 수 있다.
한편, 실시 예에 따른 반도체 소자(1200)에 의하면, 도 13에 도시된 바와 같이, 상기 제1 절연층(1141)은 상기 제1 전극(1150)의 일부 영역을 노출시킬 수 있다. 상기 제1 절연층(1141)은 상기 제3 발광구조물(P3)의 주변에서 상기 제1 전극(1150)의 상부 면을 노출시키는 개구부를 포함할 수 있다. 상기 제1 절연층(1141)은 상기 제3 발광구조물(P3)의 주변에서 상기 제1 도전형 DBR층(1113) 위에 배치된 상기 제1 전극(1150)의 상부 면을 노출시킬 수 있다.
실시 예에 따른 반도체 소자(1200)는, 도 10 및 도 13에 도시된 바와 같이, 제2 전극(1160)을 포함할 수 있다. 상기 제2 전극(1160)은 상기 복수의 발광구조물(P1, P2, P3, P4, P5, …)의 제2 도전형 DBR층에 전기적으로 연결될 수 있다. 상기 제2 전극(1160)은 상기 복수의 발광구조물(P1, P2, P3, P4, P5, …)의 상부 면에 배치된 상부전극(1160a)과, 상기 상부전극(1160a)을 연결하는 연결전극(1160b)을 포함할 수 있다.
상기 제2 전극(1160)은 상기 제3 발광구조물(P3)의 상부 면 위에 배치될 수 있다. 상기 제2 전극(1160)의 상기 상부전극(1160a)은 상기 제3 발광구조물(P3)의 상기 제6 DBR층(1120c) 위에 배치될 수 있다. 상기 제2 전극(1160)의 상기 상부전극(1160a)은 상기 제6 DBR층(1120c)의 상부 면에 직접 접촉되어 배치될 수 있다.
실시 예에 따른 상기 제2 전극(1160)의 상기 연결전극(1160b)은, 도 10에 도시된 바와 같이, 복수의 발광구조물(P1, P2, P3, P4, P5, …)의 상부 면을 연결시킬 수 있다. 상기 제2 전극(1160)은 상기 복수의 발광구조물(P1, P2, P3, P4, P5, …)의 각각의 제2 도전형 DBR층에 물리적으로 연결될 수 있다. 즉, 상기 제2 전극(1160)은 상기 제2 본딩패드(1165) 아래에 배치된 복수의 발광구조물(P1, P2, …)의 상부 면 뿐만 아니라 상기 제1 본딩패드(1155) 아래에 배치된 복수의 발광구조물(P3, P4, …)의 상부 면에도 물리적으로 연결될 수 있다.
예로서, 상기 제2 전극(1160)의 상기 연결전극(1160b)은, 도 10에 도시된 바와 같이, 일정한 선폭을 갖는 선 형상으로 제공될 수 있다. 물론, 적용되는 실시 예에 따라서 상기 제2 전극(1160)의 상기 연결전극(1160b)의 형상은 다양하게 변형될 수 있다.
실시 예에 따른 반도체 소자(1200)는, 도 10 및 도 13에 도시된 바와 같이, 제2 절연층(1142)을 포함할 수 있다. 상기 제2 절연층(1142)은 상기 제2 전극(1160) 위에 배치될 수 있다. 상기 제2 절연층(1142)은 상기 제1 절연층(1141) 위에 배치될 수 있다.
상기 제2 절연층(1142)은 상기 제3 발광구조물(P3)의 둘레에 배치될 수 있다. 상기 제2 절연층(1142)은 상기 제3 발광구조물(P3)의 둘레에서 상기 제1 절연층(1141) 위에 배치될 수 있다. 상기 제2 절연층(1142)은 상기 제3 발광구조물(P3) 위에 배치될 수 있다. 상기 제2 절연층(1142)은 상기 제6 DBR층(1120c) 위에 배치된 상기 제2 전극(1160) 위에 배치될 수 있다.
한편, 실시 예에 따른 반도체 소자(1200)에 의하면, 도 13에 도시된 바와 같이, 상기 제2 절연층(1142)은 상기 제1 전극(1150)의 일부 영역을 노출시키는 개구부를 포함할 수 있다. 상기 제2 절연층(1142)은 상기 제3 발광구조물(P3)의 주변에서 상기 제1 전극(1150)의 상부 면을 노출시킬 수 있다. 상기 제2 절연층(1142)은 상기 제3 발광구조물(P3)의 주변에서 상기 제1 도전형 DBR층(1113) 위에 배치된 상기 제1 전극(1150)의 상부 면을 노출시킬 수 있다. 예로서, 상기 제2 절연층(1142)에 의하여 제공되는 상기 개구부는 상기 연결전극(1160b) 간의 사이 영역 위에 배치될 수 있다.
실시 예에 따른 상기 제2 절연층(1142)은, 도 10 및 도 13에 도시된 바와 같이, 상기 제1 본딩패드(1155)가 배치된 영역에서는 복수의 발광구조물(P3, P4, …) 사이에 배치된 상기 제1 전극(1150)의 상부 면이 노출될 수 있도록 제공된다. 또한, 상기 제2 절연층(1142)은 상기 제2 본딩패드(1165)가 배치된 영역에서는 복수의 발광구조물(P1, P2, …) 위에 배치된 상기 제2 전극(1160)의 상부 면이 노출될 수 있도록 제공된다.
또한, 실시 예에 의하면, 상기 제2 절연층(1142)은, 상기 제2 본딩패드(1165)가 배치된 영역에서, 복수의 발광구조물을 물리적으로 연결하는 상기 제2 전극(1160)의 상부 면이 노출되도록 배치될 수 있다. 이때, 상기 제1 도전형 DBR층(1113)의 상부에 배치된 선 형상의 상기 제2 전극(1160)의 상기 연결전극(1160b)이 선택적으로 노출되도록 상기 제2 절연층(1142)이 배치될 수 있다. 예로서, 제1 발광구조물(P1)과 제2 발광구조물(P2)을 연결하는 상기 연결전극(1160b)의 상부 면 위에는 상기 제2 전극(1160)이 노출되지 않도록 상기 제2 절연층(1142)이 배치될 수 있다. 또한, 제1 발광구조물(P1)과 제5 발광구조물(P5)을 연결하는 상기 연결전극(1160b)의 상부 면이 노출되도록 상기 제2 절연층(1142)이 배치될 수 있다. 상기 제2 절연층(1142)의 형성에 대해서는 실시 예에 따른 반도체 소자 제조방법을 설명하면서 더 살펴 보기로 한다.
실시 예에 따른 반도체 소자(1200)는, 도 10 및 도 13에 도시된 바와 같이, 제1 본딩패드(1155)와 제2 본딩패드(1165)를 포함할 수 있다. 실시 예에 의하면, 상기 제1 본딩패드(1155)는 복수의 발광구조물(P1, P2, P3, P4, P5, …)의 제1 도전형 DBR층에 전기적으로 연결될 수 있다. 상기 제2 본딩패드(1165)는 복수의 발광구조물(P1, P2, P3, P4, P5, …)의 제2 도전형 DBR층에 전기적으로 연결될 수 있다.
상기 제1 본딩패드(1155)는 상기 제2 절연층(1142) 위에 배치될 수 있다. 상기 제1 본딩패드(1155)는 상기 제1 전극(1150)에 전기적으로 연결될 수 있다. 상기 제1 본딩패드(1155)는, 도 10 및 도 13에 도시된 바와 같이, 상기 제3 발광구조물(P3) 위에 배치될 수 있다. 상기 제1 본딩패드(1155)는 상기 제1 절연층(1141)과 상기 제2 절연층(1142)에 의하여 제공된 개구부를 통하여 상기 제1 전극(1150)에 연결될 수 있다. 예로서, 상기 제1 절연층(1141)과 상기 제2 절연층(1142)에 의하여 제공되는 개구부는 상기 연결전극(1160b) 간의 사이 영역에 배치될 수 있다.
상기 제1 본딩패드(1155)는 상기 제3 발광구조물(P3)의 주변에서 상기 제1 도전형 DBR층(1113) 위에 배치된 상기 제1 전극(1150)에 연결될 수 있다. 상기 제1 본딩패드(1155)는 상기 제1 도전형 DBR층(1113) 위에 배치된 상기 제1 전극(1150)의 상부 면에 직접 접촉되어 배치될 수 있다. 예로서, 상기 제1 본딩패드(1155)의 하부 면이 상기 제1 도전형 DBR층(1113) 위에 배치된 상기 제1 전극(1150)의 상부 면에 직접 접촉되어 배치될 수 있다.
상기 제2 본딩패드(1165)는 상기 제2 절연층(1142) 위에 배치될 수 있다. 상기 제2 본딩패드(1165)는 상기 제3 발광구조물(P3)의 상부 면에 배치된 상기 제2 전극(1160)에 전기적으로 연결될 수 있다. 예로서, 상기 제2 본딩패드(1165)의 하부 면이 상기 제3 발광구조물(P3) 위에 배치된 상기 상부전극(1160a)의 상부 면에 직접 접촉되어 배치될 수 있다.
그러면, 도 10, 도 11 및 도 13을 참조하여, 상기 제1 본딩패드(1155) 아래에 배치된 제3 발광구조물(P3)과 상기 제2 본딩패드(1165) 아래에 배치된 제1 발광구조물(P1)을 중심으로 실시 예에 따른 반도체 소자(1200)를 더 살펴 보기로 한다. 이상에서 설명된 내용과 중복되는 사항에 대해서는 설명이 생략될 수 있다.
실시 예에 따른 반도체 소자(1200)는, 도 10 및 도 13에 도시된 바와 같이, 상기 제1 본딩패드(1155) 아래에 배치된 복수의 발광구조물(P3, P4, …)을 포함할 수 있다. 실시 예에 따른 상기 제3 발광구조물(P3)은 제1 도전형의 제5 DBR층(1110c), 제2 도전형의 제6 DBR층(1120c), 제3 활성층(1115c)을 포함할 수 있다.
실시 예에 따른 반도체 소자(1200)는, 도 10 및 도 11에 도시된 바와 같이, 상기 제2 본딩패드(1165) 아래에 배치된 복수의 발광구조물(P1, P2, …)을 포함할 수 있다. 실시 예에 따른 상기 제1 발광구조물(P1)은 제1 도전형의 제1 DBR층(1110a), 제2 도전형의 제2 DBR층(1120a), 제1 활성층(1115a)을 포함할 수 있다.
또한, 실시 예에 따른 반도체 소자(1200)는 제1 전극(1150)과 제2 전극(1160)을 포함할 수 있다. 상기 제1 전극(1150)은 상기 복수의 발광구조물(P1, P2, P3, P4, P5, …)을 노출시키는 복수의 개구부를 포함할 수 있다. 상기 제2 전극(1160)은 상기 복수의 발광구조물(P1, P2, P3, P4, P5, …)의 상부 면에 배치된 상부전극(1160a)과, 상기 상부전극(1160a)을 연결하는 연결전극(1160b)을 포함할 수 있다.
상기 제1 전극(1150)은 상기 제1 DBR층(1110a)과 상기 제5 DBR층(1110c)에 전기적으로 연결될 수 있다. 상기 제1 전극(1150)은 상기 제1 발광구조물(P1) 둘레에 배치될 수 있다. 상기 제1 전극(1150)은 상기 제3 발광구조물(P3) 둘레에 배치될 수 있다. 상기 제1 전극(1150)은 상기 제1 발광구조물(P1)과 상기 제3 발광구조물(P3) 사이에 배치될 수 있다.
상기 제2 전극(1160)은 상기 제2 DBR층(1120a)과 상기 제6 DBR층(1120c)에 전기적으로 연결될 수 있다. 상기 제2 전극(1160)은 상기 제1 발광구조물(P1)의 측면에 배치될 수 있다. 상기 제2 전극(1160)은 상기 제2 DBR층(1120a)의 상부 면에 배치될 수 있다. 예로서, 상기 상부전극(1160a)의 하부 면이 상기 제2 DBR층(1120a)의 상부 면에 직접 접촉되어 배치될 수 있다. 상기 제2 전극(1160)은 상기 제6 DBR층(1120c)의 상부 면에 배치될 수 있다. 예로서, 상기상부전극(1160a)의 하부 면이 상기 제6 DBR층(1120c)의 상부 면에 직접 접촉되어 배치될 수 있다.
실시 예에 따른 상기 제1 본딩패드(1155)는, 도 10 및 도 13에 도시된 바와 같이, 상기 제3 발광구조물(P3) 위에 배치될 수 있다. 상기 제1 본딩패드(1155)는 상기 제1 전극(1150)에 전기적으로 연결될 수 있다. 예로서, 상기 제1 본딩패드(1155)의 하부 면이 상기 제1 전극(1150)의 상부 면에 직접 접촉되어 배치될 수 있다.
실시 예에 따른 상기 제2 본딩패드(1165)는, 도 10 및 도 11에 도시된 바와 같이, 상기 제1 발광구조물(P1) 위에 배치될 수 있다. 상기 제2 본딩패드(1165)는 상기 제2 전극(1160)에 전기적으로 연결될 수 있다. 예로서, 상기 제2 본딩패드(1165)의 하부 면이 상기 제2 전극(1160)의 상부 면에 직접 접촉되어 배치될 수 있다.
한편, 실시 예에 따른 상기 제2 전극(1160)은, 도 11에 도시된 바와 같이, 상기 제2 DBR층(1120a)의 상부 면에 접촉되어 배치될 수 있다. 예로서, 상기 제2 전극(1160)의 상기 상부전극(1160a)의 하부 면이 상기 제2 DBR층(1120a)의 상부 면에 직접 접촉되어 배치될 수 있다. 또한, 실시 예에 따른 상기 제2 전극(1160)은, 도 13에 도시된 바와 같이, 상기 제6 DBR층(1120c)의 상부 면에 접촉되어 배치될 수 있다. 예로서, 상기 제2 전극(1160)의 상기 상부전극(1160a)의 하부 면이 상기 제6 DBR층(1120c)의 상부 면에 직접 접촉되어 배치될 수 있다.
또한, 상기 제2 전극(1160)은, 도 10 및 도 11에 도시된 바와 같이, 상기 제1 발광구조물(P1)과 상기 제3 발광구조물(P3) 사이에서 상기 제1 전극(1150) 위에 배치될 수 있다. 상기 제2 전극(1160)은 상기 제1 발광구조물(P1) 주변에서 상기 제1 전극(1150) 위에 배치될 수 있다. 상기 연결전극(1160b)은 상기 제1 발광구조물(P1) 주변에서 상기 제1 전극(1150) 위에 배치될 수 있다. 상기 제2 전극(1160)은 상기 제1 발광구조물(P1) 주변에서 상기 제1 도전형 DBR층(1113) 위에 배치될 수 있다. 상기 연결전극(1160b)은 상기 제1 발광구조물(P1) 주변에서 상기 제1 도전형 DBR층(1113) 위에 배치될 수 있다.
상기 제1 도전형 DBR층(1113)은 상기 제1 DBR층(1110a)과 상기 제5 DBR층(1110c)을 물리적으로 연결할 수 있다. 상기 제1 전극(1150)은 상기 제1 도전형 DBR층(1113)의 상부 면에 접촉되어 배치될 수 있다. 예로서, 상기 제1 전극(1150)의 하부 면이 상기 제1 도전형 DBR층(1113)의 상부 면에 직접 접촉되어 배치될 수 있다.
실시 예에 의하면, 상기 제1 도전형 DBR층(1113)이 제공된 영역에서, 상기 제1 본딩패드(1155)는 상기 제1 전극(1150)의 상부 면에 접촉되어 배치될 수 있다. 예로서, 상기 제1 도전형 DBR층(1113)이 제공된 영역에서, 상기 제1 본딩패드(1155)의 하부 면이 상기 제1 전극(1150)의 상부 면에 직접 접촉되어 배치될 수 있다.
상기 제1 본딩패드(1155)는 상기 제1 절연층(1141)과 상기 제2 절연층(1142)에 의하여 제공된 개구부를 통하여 상기 제1 전극(1150)의 상부 면에 직접 접촉될 수 있다. 예로서, 상기 제1 절연층(1141)과 상기 제2 절연층(1142)에 의하여 제공되는 개구부는 상기 연결전극(1160b) 간의 사이 영역에 배치될 수 있다.
실시 예에 따른 반도체 소자(1200)에 의하면, 상기 제1 본딩패드(1155)와 상기 제2 본딩패드(1165)를 통하여 상기 복수의 발광구조물(P1, P2, P3, P4, P5, …)에 전원이 제공될 수 있다. 그리고, 상기 제1 전극(1150)이 상기 복수의 발광구조물(P1, P2, P3, P4, P5, …)의 제1 도전형 DBR층의 상부 면 위에 배치될 수 있다. 또한, 상기 제2 전극(1160)이 상기 복수의 발광구조물(P1, P2, P3, P4, P5, …)의 제2 도전형 DBR층의 상부 면 위에 배치될 수 있다.
따라서, 실시 예에 의하면, 상기 복수의 발광구조물(P1, P2, P3, P4, P5, …)에 전원이 제공됨에 있어, 상기 기판(1105)의 하부 면을 통해 전원이 인가될 필요가 없다. 종래 반도체 소자에서, 상기 기판의 하부 면을 통해 전원이 인가되어야 하는 경우, 상기 기판(1105)이 반드시 도전성 기판으로 제공되어야 한다. 하지만, 실시 예에 따른 반도체 소자(1200)에 의하면, 상기 기판(1105)은 도전성 기판일 수도 있으며 절연성 기판일 수도 있다. 예로서, 실시 예에 따른 상기 기판(1105)은 진성 반도체 기판으로 제공될 수도 있다.
또한, 상기 기판(1105)은 상기 복수의 발광구조물(P1, P2, P3, P4, P5, …)이 성장기판에서 성장된 후, 성장기판이 제거되고 상기 복수의 발광구조물(P1, P2, P3, P4, P5, …)에 부착된 지지기판일 수 있다.
한편, 실시 예에 따른 반도체 소자(1200)는, 도 10 내지 도 13에 도시된 바와 같이, 상기 반도체 소자(1200)의 하부 방향으로 빛이 방출되도록 구현될 수 있다. 즉, 실시 예에 따른 반도체 소자(1200)에 의하면, 상기 복수의 발광구조물(P1, P2, P3, P4, P5, …)을 이루는 활성층으로부터 제1 도전형 DBR층이 배치된 방향으로 빛이 방출될 수 있다. 상기 복수의 발광구조물(P1, P2, P3, P4, P5, …)을 이루는 활성층으로부터 상기 기판(1105)이 배치된 방향으로 빛이 방출될 수 있다.
실시 예에 의하면, 상기 복수의 발광구조물(P1, P2, P3, P4, P5, …)의 제2 도전형 DBR층의 상부 면에 상기 제2 전극(1160)이 배치되고, 상기 제2 전극(1160) 위에 상기 제2 본딩패드(1165)가 접촉되어 배치된다. 또한, 상기 복수의 발광구조물(P1, P2, P3, P4, P5, …)의 제1 도전형 DBR층의 상부 면에 상기 제1 전극(1150)이 배치되고, 상기 제1 전극(1150) 위에 상기 제1 본딩패드(1155)가 접촉되어 배치된다. 이에 따라, 상기 제1 본딩패드(1155) 및 상기 제2 본딩패드(1165)를 통하여 상기 복수의 발광구조물(P1, P2, P3, P4, P5, …)에서 발생된 열이 외부로 효과적으로 방출될 수 있다.
한편, 일반적인 반도체 소자의 경우, 발광구조물에서 발생된 열에 의하여 전력 변환 효율(PCE: Power Conversion Efficiency)이 많이 저하되는 것으로 알려져 있다. 그리고, 하부에 배치된 기판을 통해 발광구조물에 전원이 제공되는 경우, 일반적으로 기판을 통해 열 방출이 수행된다. 그런데, 기판의 열 전도율이 낮은 편이므로 발광구조물에서 발생된 열을 외부로 방출하는데 어려움이 있다. 예로서, GaAs 기판의 경우 열전도율이 52W/(m*K)로서 낮은 것으로 알려져 있다.
그러나, 실시 예에 의하면, 상기 제1 본딩패드(1155)와 상기 제2 본딩패드(1165)를 통하여 외부 방열 기판 등에 연결될 수 있으므로, 상기 복수의 발광구조물(P1, P2, P3, P4, P5, …)에서 발생된 열을 외부로 효과적으로 방출할 수 있게 된다. 따라서, 실시 예에 의하면, 반도체 소자(1200)에서 발생된 열을 외부로 효과적으로 배출할 수 있으므로 전력 변화 효율(PCE)이 향상될 수 있게 된다.
한편, 실시 예에 따른 반도체 소자(1200)에 의하면, 이상에서 설명된 바와 같이, 상기 반도체 소자(1200)의 하부 방향으로 빛이 방출되도록 구현될 수 있다. 실시 예에 따른 반도체 소자(1200)에 의하면, 상기 복수의 발광구조물(P1, P2, P3, P4, P5, …)의 하부 영역에 제공된 제1 도전형 DBR층의 반사율이 상부 영역에 제공된 제2 도전형 DBR층의 반사율에 비해 더 작게 선택하였다. 이에 따라, 상기 복수의 발광구조물(P1, P2, P3, P4, P5, …)에서 생성된 빛이 상기 반도체 소자(1200)의 기판(1105) 방향으로 방출될 수 있게 된다.
또한, 실시 예에 따른 반도체 소자(1200)에 의하면, 상기 제1 절연층(1141)이 DBR층으로 제공될 수 있다. 실시 예에 따른 반도체 소자(1200)에 의하면, 상기 제2 절연층(1142)이 DBR층으로 제공될 수 있다. 실시 예에 의하면, 상기 제1 절연층(1141)과 상기 제2 절연층(1142) 중에서 적어도 하나가 DBR층으로 제공될 수 있다. 이에 따라, 상기 복수의 발광구조물(P1, P2, P3, P4, P5, …)에서 생성된 빛이 상부에 배치된 상기 제1 절연층(1141)과 상기 제2 절연층(1142)에서 반사되어 하부 방향으로 효과적으로 추출될 수 있게 된다.
예로서, 상기 제1 절연층(1141)과 상기 제2 절연층(1142) 중에서 적어도 하나는, SiO2와 TiO2가 복수의 층으로 적층되어 형성된 DBR층으로 제공될 수 있다. 또한, 상기 제1 절연층(1141)과 상기 제2 절연층(1142) 중에서 적어도 하나는, Ta2O3와 SiO2가 복수의 층으로 적층되어 형성된 DBR층으로 제공될 수 있다. 또한, 상기 제1 절연층(1141)과 상기 제2 절연층(1142) 중에서 적어도 하나는, SiO2와 Si3N4가 복수의 층으로 적층되어 형성된 DBR층으로 제공될 수 있다.
한편, 종래 반도체 소자에서 기판을 통해 발광구조물에 전원을 제공하는 경우, 기판이 전도성이 있어야 한다. 이에 따라, 전도성 반도체 기판이 적용되는 경우, 전도성을 향상시키기 위하여 기판에 도펀트가 첨가된다. 그런데, 기판에 첨가된 도펀트는 방출되는 빛에 대한 흡수 및 산란(Absorption and Scattering) 현상을 발생시키므로 전력 변환 효율(PCE)을 떨어뜨리는 원인이 될 수 있다.
하지만, 실시 예에 따른 반도체 소자(1200)에 의하면, 이상에서 설명된 바와 같이, 상기 기판(1105)이 전도성 기판이 아니어도 되므로, 상기 기판(1105)에 별도의 도펀트가 첨가되지 않아도 된다. 이에 따라, 실시 예에 따른 상기 기판(1105)에 도펀트가 첨가되지 않아도 되므로, 상기 기판(1105)에서 도펀트에 의한 흡수 및 산란이 발생되는 현상을 줄일 수 있게 된다. 따라서, 실시 예에 의하면, 복수의 발광구조물(P1, P2, P3, P4, P5, …)에서 발생된 빛을 하부 방향으로 효과적으로 제공할 수 있게 되며, 전력 변환 효율(PCE)이 향상될 수 있게 된다.
또한, 실시 예에 따른 반도체 소자(1200)에 의하면, 상기 기판(1105)의 하부 면에 제공된 요철 구조를 통하여 빛이 방출될 수 있게 된다. 즉, 실시 예에 의하면 상기 기판(1105)의 하부 방향으로 빛이 방출됨에 있어, 상기 기판(1105)을 투과하는 빛의 광 경로 길이가 단축될 수 있게 된다. 이에 따라, 상기 복수의 발광구조물(P1, P2, P3, P4, P5, …)에서 발생된 빛이 상기 기판(1105)을 투과하면서 흡수 및 산란이 발생되는 현상을 줄일 수 있게 된다. 따라서, 실시 예에 의하면, 복수의 발광구조물(P1, P2, P3, P4, P5, …)에서 발생된 빛을 하부 방향으로 효과적으로 제공할 수 있게 되며, 전력 변환 효율(PCE)이 향상될 수 있게 된다.
또한, 실시 예에 따른 반도체 소자(1200)는 상기 기판(1105)의 하부 면에 제공된 무반사층(1170)을 더 포함할 수 있다. 상기 무반사층(1170)은 상기 반도체 소자(1200)에서 방출되는 빛이 상기 기판(1105)의 표면에서 반사되는 것을 방지하고 투과시킴으로써 반사에 의한 광 손실을 개선할 수 있다.
상기 무반사층(1170)은 예로서 무반사 코팅 필름으로 형성되어 상기 기판(1105)의 표면에 부착될 수 있다. 또한, 상기 무반사층(1170)은 상기 기판(1105)의 표면에 스핀 코팅 또는 스프레이 코팅 등을 통하여 형성될 수도 있다. 예로서, 상기 무반사층(1170)은 TiO2, SiO2, Al2O3, Ta2O3, ZrO2, MgF2를 포함하는 그룹 중에서 적어도 하나를 포함하는 단일층 또는 다층으로 형성될 수 있다.
한편, 종래 반도체 소자의 경우, 복수의 발광구조물에 전원을 제공하기 위한 방안으로서, 기판 상부의 외곽 영역에 본딩패드가 배치된다. 이에 따라, 본딩패드가 배치될 영역만큼 발광구조물이 형성되지 못하는 손실이 발생된다.
그러나, 실시 예에 따른 반도체 소자에 의하면, 발광구조물이 형성된 영역 위에 본딩패드가 제공되므로, 기판 상부의 외곽 영역에 본딩패드 형성을 위한 별도 공간이 제공되지 않아도 된다. 이에 따라, 실시 예에 따른 반도체 소자에 의하면, 반도체 소자가 형성되는 기판의 면적을 줄일 수 있으므로, 웨이퍼의 동일 면적 대비 제조될 수 있는 반도체 소자의 개수를 증가시킬 수 있다.
그러면, 본 발명의 실시 예에 따른 반도체 소자 제조방법을 도면을 참조하여 살펴 보기로 한다. 실시 예에 따른 반도체 소자 제조방법을 설명함에 있어, 도 10 내지 도 13을 참조하여 설명된 내용과 중복되는 사항에 대해서는 설명이 생략될 수 있다.
먼저, 도 14a 내지 도 14d는 본 발명의 실시 예에 따른 반도체 소자 제조방법에 있어 발광구조물이 형성된 예를 나타낸 도면이다. 도 14a는 실시 예에 따른 반도체 소자 제조방법에 따라 발광구조물이 형성된 단계를 나타낸 평면도이고, 도 14b는 도 14a에 도시된 실시 예에 따른 반도체 소자의 A-A 선에 따른 단면도이고, 도 14c는 도 14a에 도시된 실시 예에 따른 반도체 소자의 B-B 선에 따른 단면도이고, 도 14d는 도 14a에 도시된 실시 예에 따른 반도체 소자의 C-C 선에 따른 단면도이다.
실시 예에 따른 반도체 소자 제조방법에 의하면, 도 14a 내지 도 14d에 도시된 바와 같이, 기판(1105)에 복수의 발광구조물(P1, P2, P3, P4, P5, …)이 형성될 수 있다.
상기 기판(1105)은 진성 반도체 기판, 전도성 기판, 절연성 기판 중에서 선택된 어느 하나일 수 있다. 예로서, 상기 기판(1105)은 GaAs 진성 반도체 기판일 수 있다. 또한, 상기 기판(1105)은 구리(Cu), 금(Au), 니켈(Ni), 몰리브덴(Mo), 구리-텅스텐(Cu-W), 캐리어 웨이퍼(예: Si, Ge, AlN, GaAs, ZnO, SiC 등)를 포함하는 전도성 물질 중에서 선택된 적어도 하나로 제공될 수 있다.
예로서, 상기 기판(1105)에 제1 도전형 DBR층, 활성층, 제2 도전형 DBR층이 순차적으로 형성될 수 있다. 그리고, 제2 도전형 DBR층과 활성층에 대한 메사 식각을 통하여 상기 복수의 발광구조물(P1, P2, P3, P4, P5, …)이 형성될 수 있다.
상기 복수의 발광구조물(P1, P2, P3, P4, …)은 제1 도전형 DBR층(1110a, 1110b, 1110c, 1110d, …), 활성층(1115a, 1115b, 1115c, 1115d, …), 애퍼쳐층(1117a, 1117b, 1117c, 1117d, …), 제2 도전형 DBR층(1120a, 1120b, 1120c, 1120d, …)을 포함할 수 있다. 상기 복수의 발광구조물(P1, P2, P3, P4, P5, …) 둘레에 제1 도전형 DBR층(1113)이 제공될 수 있다. 상기 제1 도전형 DBR층(1113)은 상기 복수의 발광구조물(P1, P2, P3, P4, P5, …) 사이 영역에 배치될 수 있다.
예로서, 상기 복수의 발광구조물(P1, P2, P3, P4, …)은 복수의 화합물 반도체층으로 성장될 수 있다. 상기 복수의 발광구조물(P1, P2, P3, P4, …)은 전자빔 증착기, PVD(physical vapor deposition), CVD(chemical vapor deposition), PLD(plasma laser deposition), 이중형의 열증착기(dual-type thermal evaporator) 스퍼터링(sputtering), MOCVD(metal organic chemical vapor deposition) 등에 의해 형성될 수 있다.
상기 복수의 발광구조물(P1, P2, P3, P4, …)을 이루는 상기 제1 도전형 DBR층(1110a, 1110b, 1110c, 1110d, …)은 제1 도전형의 도펀트가 도핑된 3족-5족 또는 2족-6족의 화합물 반도체 중 적어도 하나로 제공될 수 있다. 예컨대 상기 제1 도전형 DBR층(1110a, 1110b, 1110c, 1110d, …)은 GaAs, GaAl, InP, InAs, GaP를 포함하는 그룹 중 하나일 수 있다. 상기 제1 도전형 DBR층(1110a, 1110b, 1110c, 1110d, …)은 예컨대, AlxGa1-xAs(0<x<1)/AlyGa1-yAs(0<y<1)(y<x)의 조성식을 갖는 반도체 물질로 제공될 수 있다. 상기 제1 도전형 DBR층(1110a, 1110b, 1110c, 1110d, …)은 제1 도전형의 도펀트 예컨대, Si, Ge, Sn, Se, Te 등의 n형 도펀트가 도핑된 n형 반도체층이 될 수 있다. 상기 제1 도전형 DBR층(1110a, 1110b, 1110c, 1110d, …)은 서로 다른 반도체층을 교대로 배치하여 λ/4n 두께를 갖는 DBR층일 수 있다.
상기 복수의 발광구조물(P1, P2, P3, P4, …)을 이루는 상기 활성층(1115a, 1115b, 1115c, 1115d, …)은 3족-5족 또는 2족-6족의 화합물 반도체 중 적어도 하나로 제공될 수 있다. 예컨대 상기 활성층(1115a, 1115b, 1115c, 1115d, …)은 GaAs, GaAl, InP, InAs, GaP를 포함하는 그룹 중 하나일 수 있다. 상기 활성층(1115a, 1115b, 1115c, 1115d, …)은 다중 우물 구조로 구현된 경우, 상기 활성층(1115a, 1115b, 1115c, 1115d, …)은 교대로 배치된 복수의 우물층과 복수의 장벽층을 포함할 수 있다. 상기 복수의 우물층은 예컨대, InpGa1-pAs (0≤≤p≤≤1)의 조성식을 갖는 반도체 재료로 제공될 수 있다. 상기 장벽층은 예컨대, InqGa1-qAs (0≤≤q≤≤1)의 조성식을 갖는 반도체 재료로 배치될 수 있다.
상기 복수의 발광구조물(P1, P2, P3, P4, …)을 이루는 상기 애퍼쳐층(1117a, 1117b, 1117c, 1117d, …)은 상기 활성층(1115a, 1115b, 1115c, 1115d, …) 상에 배치될 수 있다. 상기 애퍼쳐층(1117a, 1117b, 1117c, 1117d, …)은 중심부에 원형의 개구부가 포함될 수 있다. 상기 애퍼쳐층(1117a, 1117b, 1117c, 1117d, …)은 상기 활성층(1115a, 1115b, 1115c, 1115d, …)의 중심부로 전류가 집중되도록 전류이동을 제한하는 기능을 포함할 수 있다. 즉, 상기 애퍼쳐층(1117a, 1117b, 1117c, 1117d, …)은 공진 파장을 조정하고, 상기 활성층(115a, 115b, 115c, 1175, …)으로부터 수직 방향으로 발광하는 빔 각을 조절 할 수 있다. 상기 애퍼쳐층(1117a, 1117b, 1117c, 1117d, …)은 SiO2 또는 Al2O3와 같은 절연 물질을 포함할 수 있다. 또한, 상기 애퍼쳐층(1117a, 1117b, 1117c, 1117d, …)은 상기 활성층(1115a, 1115b, 1115c, 1115d, …), 제1 도전형 DBR층(1110a, 1110b, 1110c, 1110d, …) 및 제2 도전형 DBR층(1120a, 1120b, 1120c, 1120d, …)보다 높은 밴드 갭을 가질 수 있다.
상기 복수의 발광구조물(P1, P2, P3, P4, …)을 이루는 상기 제2 도전형 DBR층(1120a, 1120b, 1120c, 1120d, …)은 제2 도전형의 도펀트가 도핑된 3족-5족 또는 2족-6족의 화합물 반도체 중 적어도 하나로 제공될 수 있다. 예컨대 상기 제2 도전형 DBR층(1120a, 1120b, 1120c, 1120d, …)은 GaAs, GaAl, InP, InAs, GaP를 포함하는 그룹 중 하나일 수 있다. 상기 제2 도전형 DBR층(1120a, 1120b, 1120c, 1120d, …)은 예컨대, AlxGa1-xAs(0<x<1)/AlyGa1-yAs(0<y<1)(y<x)의 조성식을 갖는 반도체 재료로 형성될 수 있다. 상기 제2 도전형 DBR층(1120a, 1120b, 1120c, 1120d, …)은 제2 도전형의 도펀트 예컨대, Mg, Zn, Ca, Sr, Ba와 같은 p형 도펀트를 갖는 p형 반도체층일 수 있다. 상기 제2 도전형 DBR층(1120a, 1120b, 1120c, 1120d, …)은 서로 다른 반도체층을 교대로 배치하여 λ/4n 두께를 갖는 DBR층일 수 있다.
예로서, 상기 제2 도전형 DBR층(1120a, 1120b, 1120c, 1120d, …)은 상기 제1 도전형 DBR층(1110a, 1110b, 1110c, 1110d, …) 보다 큰 반사율을 가질 수 있다. 예컨대, 상기 제2 도전형 DBR층(1120a, 1120b, 1120c, 1120d, …)과 상기 제1 도전형 DBR층(1110a, 1110b, 1110c, 1110d, …)은 90% 이상의 반사율에 의해 수직 방향으로 공진 캐비티를 형성할 수 있다. 이때, 생성된 빛은 상기 제2 도전형 DBR층(1120a, 1120b, 1120c, 1120d, …)의 반사율보다 낮은 상기 제1 도전형 DBR층(1110a, 1110b, 1110c, 1110d, …)을 통해서 외부로 방출될 수 있다.
다음으로, 도 15a 내지 도 15d에 도시된 바와 같이, 제1 전극(1150)이 형성될 수 있다.
도 15a 내지 도 15d는 본 발명의 실시 예에 따른 반도체 소자 제조방법에 있어 제1 전극이 형성된 예를 나타낸 도면이다. 도 15a는 실시 예에 따른 반도체 소자 제조방법에 따라 제1 전극이 형성된 단계를 나타낸 평면도이고, 도 15b는 도 15a에 도시된 실시 예에 따른 반도체 소자의 A-A 선에 따른 단면도이고, 도 15c는 도 15a에 도시된 실시 예에 따른 반도체 소자의 B-B 선에 따른 단면도이고, 도 15d는 도 15a에 도시된 실시 예에 따른 반도체 소자의 C-C 선에 따른 단면도이다.
실시 예에 의하면, 도 15a 내지 도 15d에 도시된 바와 같이, 상기 복수의 발광구조물(P1, P2, P3, P4, P5, …) 둘레에 상기 제1 전극(1150)이 형성될 수 있다. 상기 제1 전극(1150)은 상기 제1 도전형 DBR층(1113) 위에 형성되며, 상기 복수의 발광구조물(P1, P2, P3, P4, P5, …)을 노출시키는 개구부를 포함할 수 있다. 상기 제1 전극(1150)은 상기 상기 복수의 발광구조물(P1, P2, P3, P4, P5, …)의 사이 영역에 형성될 수 있다.
예로서, 상기 제1 전극(1150)의 면적(Ae)이 상기 복수의 발광구조물(P1, P2, P3, P4, P5, …)의 면적(Am)에 비해 더 크게 제공될 수 있다. 여기서, 상기 복수의 발광구조물(P1, P2, P3, P4, P5, …)의 면적(Am)이란 메사 식각에 의하여 식각 되지 않고 남아 있는 상기 활성층(1115a, 1115b, 1115c, 1115d, …)의 면적을 나타낼 수 있다. 상기 제1 전극(1150)의 면적(Ae)에 대한 상기 복수의 발광구조물(P1, P2, P3, P4, P5, …)의 면적(Am) 비율(Am/Ae)은 예로서 25%에 비해 더 크게 제공될 수 있다. 실시 예에 따른 반도체 소자(1200)에 의하면, 상기 복수의 발광구조물(P1, P2, P3, P4, P5, …)의 개수 및 직경은 응용 예에 따라 다양하게 변형될 수 있다.
실시 예에 의하면, 상기 제1 전극(1150)의 면적(Ae)에 대한 상기 복수의 발광구조물(P1, P2, P3, P4, P5, …)의 면적(Am) 비율(Am/Ae)은 예로서 25% 내지 70%로 제공될 수 있다. 다른 실시 예에 의하면, 상기 제1 전극(1150)의 면적(Ae)에 대한 상기 복수의 발광구조물(P1, P2, P3, P4, P5, …)의 면적(Am) 비율(Am/Ae)은 예로서 30% 내지 60%로 제공될 수 있다.
실시 예에 따른 반도체 소자(1200)의 적용 예에 따라서, 상기 반도체 소자(1200)에 배치된 상기 복수의 발광구조물(P1, P2, P3, P4, P5, …)의 개수 및 직경은 다양하게 변경될 수 있다. 앞에서 설명된 [표 1]은 하나의 예로서 621개의 발광구조물이 제공된 반도체 소자에 대한 데이터를 나타낸 것이다.
예로서, 상기 제1 전극(1150)은 Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf, Ti, W, Cr 및 이들 중 둘 이상의 합금으로 구성된 물질을 포함하는 그룹 중에서 선택된 물질로 형성될 수 있다. 상기 제1 전극(1150)은 하나의 층 또는 복수의 층으로 형성될 수 있다. 상기 제1 전극(1150)은 예로서 반사 금속으로서 복수의 금속층이 적용될 수 있으며, 접착층으로서 Cr 또는 Ti 등이 적용될 수 있다. 예를 들어, 상기 제1 전극(1150)은 Cr/Al/Ni/Au/Ti 층으로 형성될 수 있다.
이어서, 도 16a 내지 도 16d에 도시된 바와 같이, 상기 제1 전극(1150) 위에 제1 절연층(1141)이 형성될 수 있다.
도 16a 내지 도 16d는 본 발명의 실시 예에 따른 반도체 소자 제조방법에 있어 제1 절연층이 형성된 예를 나타낸 도면이다. 도 16a는 실시 예에 따른 반도체 소자 제조방법에 따라 제1 절연층이 형성된 단계를 나타낸 평면도이고, 도 16b는 도 16a에 도시된 실시 예에 따른 반도체 소자의 A-A 선에 따른 단면도이고, 도 16c는 도 16a에 도시된 실시 예에 따른 반도체 소자의 B-B 선에 따른 단면도이고, 도 16d는 도 16a에 도시된 실시 예에 따른 반도체 소자의 C-C 선에 따른 단면도이다.
실시 예에 의하면, 도 16a 내지 도 16d에 도시된 바와 같이, 상기 제1 전극(1150) 위에 상기 복수의 발광구조물(P1, P2, P3, P4, P5, …)의 상부 면을 노출시키는 상기 제1 절연층(1141)이 형성될 수 있다. 상기 제1 절연층(1141)은 상기 복수의 발광구조물(P1, P2, P3, P4, P5, …)의 측면에 형성될 수 있다. 상기 제1 절연층(1141)은 상기 제1 도전형 DBR층(1113) 위에 형성될 수 있다. 상기 제1 절연층(1141)은 상기 복수의 발광구조물(P1, P2, P3, P4, P5, …) 사이의 영역에 형성될 수 있다.
상기 제1 절연층(1141)은 절연물질로 제공될 수 있다. 예를 들어, 상기 제1 절연층(1141)은 SiO2, TiO2, Ta2O5, SiOx, SiOxNy, Si3N4, Al2O3 를 포함하는 그룹 중에서 선택된 적어도 하나의 물질로 형성될 수 있다. 또한, 상기 제1 절연층(1141)은 DBR층으로 형성될 수도 있다. 실시 예에 의하면, 상기 제1 절연층(1141)이 DBR층으로 제공됨에 따라 복수의 발광구조물(P1, P2, P3, P4, P5, …)에서 발생된 빛이 효율적으로 반사되어 하부 방향으로 추출될 수 있게 된다. 예로서, 상기 제1 절연층(1141)은 SiO2와 TiO2가 복수의 층으로 적층되어 형성된 DBR층으로 제공될 수 있다. 또한, 상기 제1 절연층(1141)은 Ta2O3와 SiO2가 복수의 층으로 적층되어 형성된 DBR층으로 제공될 수 있다. 또한, 상기 제1 절연층(1141)은 SiO2와 Si3N4가 복수의 층으로 적층되어 형성된 DBR층으로 제공될 수 있다.
그리고, 도 17a 내지 도 17d에 도시된 바와 같이, 상기 제1 절연층(1141) 위에 제2 전극(1160)이 형성될 수 있다.
도 17a 내지 도 17d는 본 발명의 실시 예에 따른 반도체 소자 제조방법에 있어 제2 전극이 형성된 예를 나타낸 도면이다. 도 17a는 실시 예에 따른 반도체 소자 제조방법에 따라 제2 전극이 형성된 단계를 나타낸 평면도이고, 도 17b는 도 17a에 도시된 실시 예에 따른 반도체 소자의 A-A 선에 따른 단면도이고, 도 17c는 도 17a에 도시된 실시 예에 따른 반도체 소자의 B-B 선에 따른 단면도이고, 도 17d는 도 17a에 도시된 실시 예에 따른 반도체 소자의 C-C 선에 따른 단면도이다.
실시 예에 의하면, 도 17a 내지 도 17d에 도시된 바와 같이, 상기 제1 절연층(1141) 위에, 상부전극(1160a)과 연결전극(1160b)을 포함하는 상기 제2 전극(1160)이 형성될 수 있다. 상기 상부전극(1160a)은 상기 제1 절연층(1141)에 의하여 노출된 상기 복수의 발광구조물(P1, P2, P3, P4, P5, …)의 상부 면에 형성될 수 있다. 상기 연결전극(1160b)은 상기 상부전극(1160a)을 연결시킬 수 있다.
상기 상부전극(1160a)은 상기 복수의 발광구조물(P1, P2, P3, P4, P5, …)을 이루는 제2 도전형 DBR층의 상부 면 위에 형성될 수 있다. 상기 연결전극(1160b)은 상기 복수의 발광구조물(P1, P2, P3, P4, P5, …) 위에 배치된 상기 상부전극(1160a)을 서로 연결시킬 수 있다. 상기 연결전극(1160b)은 상기 복수의 발광구조물(P1, P2, P3, P4, P5, …) 사이의 영역에 형성될 수 있다.
예로서, 상기 제2 전극(1160)의 상기 연결전극(1160b)은, 일정한 선폭을 갖는 선 형상으로 제공될 수 있다. 물론, 적용되는 실시 예에 따라서 상기 제2 전극(1160)의 상기 연결전극(1160b)의 형상은 다양하게 변형될 수 있다.
예로서, 상기 제2 전극(1160)은 Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf, Ti, W, Cr 및 이들 중 둘 이상의 합금으로 구성된 물질을 포함하는 그룹 중에서 선택된 물질로 형성될 수 있다. 상기 제2 전극(1160)은 하나의 층 또는 복수의 층으로 형성될 수 있다. 상기 제2 전극(1160)은 예로서 반사 금속으로서 복수의 금속층이 적용될 수 있으며, 접착층으로서 Cr 또는 Ti 등이 적용될 수 있다. 예를 들어, 상기 제2 전극(1160)은 Cr/Al/Ni/Au/Ti 층으로 형성될 수 있다.
다음으로, 도 18a 내지 도 18d에 도시된 바와 같이, 상기 제2 전극(1160) 위에 제2 절연층(1142)이 형성될 수 있다.
도 18a 내지 도 18d는 본 발명의 실시 예에 따른 반도체 소자 제조방법에 있어 제2 절연층이 형성된 예를 나타낸 도면이다. 도 18a는 실시 예에 따른 반도체 소자 제조방법에 따라 제2 절연층이 형성된 단계를 나타낸 평면도이고, 도 18b는 도 18a에 도시된 실시 예에 따른 반도체 소자의 A-A 선에 따른 단면도이고, 도 18c는 도 18a에 도시된 실시 예에 따른 반도체 소자의 B-B 선에 따른 단면도이고, 도 18d는 도 18a에 도시된 실시 예에 따른 반도체 소자의 C-C 선에 따른 단면도이다.
실시 예에 의하면, 도 18a 내지 도 18d에 도시된 바와 같이, 상기 복수의 발광구조물(P1, P2, P3, P4, P5, …) 사이 영역의 하부에 배치된 상기 제1 전극(1150)을 노출시키는 제2 절연층(1142)이 형성될 수 있다. 상기 제2 절연층(1142)은 상기 제1 전극(1150)을 노출시키는 제1 개구부를 포함할 수 있다. 또한, 상기 제2 절연층(1142)은 상기 제2 전극(1160)의 상기 상부전극(1160a)을 노출시키는 제2 개구부를 포함할 수 있다.
또한, 상기 제2 절연층(1142)은, 상기 제1 도전형 DBR층(1113)의 상부에 배치된 선 형상의 상기 제2 전극(1160)의 상기 연결전극(1160b)이 선택적으로 노출되도록 형성될 수 있다. 예로서, 제1 발광구조물(P1)과 제2 발광구조물(P2)을 연결하는 상기 연결전극(1160b)의 상부 면 위에는 상기 제2 전극(1160)이 노출되지 않도록 상기 제2 절연층(1142)이 형성될 수 있다. 또한, 제1 발광구조물(P1)과 제5 발광구조물(P5)을 연결하는 상기 연결전극(1160b)의 상부 면이 노출되도록 상기 제2 절연층(1142)이 형성될 수 있다.
상기 제2 절연층(1142)은 절연물질로 제공될 수 있다. 예를 들어, 상기 제2 절연층(1142)은 SiO2, TiO2, Ta2O5, SiOx, SiOxNy, Si3N4, Al2O3 를 포함하는 그룹 중에서 선택된 적어도 하나의 물질로 형성될 수 있다. 또한, 상기 제2 절연층(1142)은 DBR층으로 형성될 수도 있다. 실시 예에 의하면, 상기 제2 절연층(1142)이 DBR층으로 제공됨에 따라 복수의 발광구조물(P1, P2, P3, P4, P5, …)에서 발생된 빛이 효율적으로 반사되어 하부 방향으로 추출될 수 있게 된다. 예로서, 상기 제2 절연층(1142)은 SiO2와 TiO2가 복수의 층으로 적층되어 형성된 DBR층으로 제공될 수 있다. 또한, 상기 제2 절연층(1142)은 Ta2O3와 SiO2가 복수의 층으로 적층되어 형성된 DBR층으로 제공될 수 있다. 또한, 상기 제2 절연층(1142)은 SiO2와 Si3N4가 복수의 층으로 적층되어 형성된 DBR층으로 제공될 수 있다.
이어서, 도 19a 내지 도 19d에 도시된 바와 같이, 상기 제2 절연층(1142) 위에 제1 본딩패드(1155)와 제2 본딩패드(1165)가 형성될 수 있다.
도 19a 내지 도 19d는 본 발명의 실시 예에 따른 반도체 소자 제조방법에 있어 제1 본딩패드와 제2 본딩패드가 형성된 예를 나타낸 도면이다. 도 19a는 실시 예에 따른 반도체 소자 제조방법에 따라 제1 본딩패드와 제2 본딩패드가 형성된 단계를 나타낸 평면도이고, 도 19b는 도 19a에 도시된 실시 예에 따른 반도체 소자의 A-A 선에 따른 단면도이고, 도 19c는 도 19a에 도시된 실시 예에 따른 반도체 소자의 B-B 선에 따른 단면도이고, 도 19d는 도 19a에 도시된 실시 예에 따른 반도체 소자의 C-C 선에 따른 단면도이다.
실시 예에 의하면, 도 19a 내지 도 19d에 도시된 바와 같이, 상기 제1 본딩패드(1155)와 상기 제2 본딩패드(1165)가 상기 제2 절연층(1142) 위에 이격되어 형성될 수 있다.
상기 제1 본딩패드(1155)는 상기 제1 개구부 위에 배치되어 상기 제1 전극(1150)과 전기적으로 연결될 수 있다. 예로서, 상기 제1 본딩패드(1155)의 하부 면이 상기 제1 개구부를 통해 상기 제1 전극(1150)의 상부 면에 직접 접촉되어 배치될 수 있다.
상기 제2 본딩패드(1165)는 상기 제2 개구부 위에 배치되어 상기 제2 전극(1160)과 전기적으로 연결될 수 있다. 예로서, 상기 제2 본딩패드(1165)의 하부 면이 상기 제2 개구부를 통해 상기 제2 전극(1160)의 상부 면에 직접 접촉되어 배치될 수 있다.
예로서, 상기 제1 본딩패드(1155)와 상기 제2 본딩패드(1165)는 Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf, Ti, W, Cr, Cu 및 이들 중 둘 이상의 합금으로 구성된 물질을 포함하는 그룹 중에서 선택된 물질로 형성될 수 있다. 상기 제1 본딩패드(1155)와 상기 제2 본딩패드(1165)는 하나의 층 또는 복수의 층으로 형성될 수 있다. 상기 제1 본딩패드(1155)와 상기 제2 본딩패드(1165)는 예로서 솔더 본딩(solder bonding)으로부터 Sn 확산을 방지하기 위하여 Cr, Cu 등의 확산 배리어 금속을 포함할 수 있다. 예로서, 상기 제1 본딩패드(1155)와 상기 제2 본딩패드(172)는 Ti, Ni, Cu, Cr, Au을 포함하는 복수의 층으로 형성될 수 있다.
그리고, 도 19a 내지 도 19d에 도시된 바와 같이, 상기 기판(1105)의 하부 면에 요철 구조가 형성될 수 있다.
실시 예에 의하면, 상기 기판(1105)에 제공된 요철 구조는, 상기 기판(1105)의 하부 면에서 상부 방향으로 리세스된 복수의 오목부(R1, R2, R3, R4, …)를 포함할 수 있다. 상기 기판(1105)은 예로서 제1 오목부(R1), 제2 오목부(R2), 제3 오목부(R3), 제4 오목부(R4)를 포함할 수 있다.
상기 복수의 오목부(R1, R2, R3, R4, …)는 예로서 식각 공정을 통하여 형성될 수 있다. 상기 복수의 오목부(R1, R2, R3, R4, …)는 건식 식각 공정 또는 습식 식각 공정을 통하여 형성될 수 있다.
또한, 상기 복수의 오목부(R1, R2, R3, R4, …)는 레이저 애블레이션(laser ablation) 공정 또는 소잉(sawing) 공정을 통하여 형성될 수도 있다. 상기 복수의 오목부(R1, R2, R3, R4, …)가 레이저 애블레이션(laser ablation) 공정 또는 소잉(sawing) 공정을 통하여 형성되는 경우, 상기 복수의 오목부(R1, R2, R3, R4, …)가 빠르게 형성되어 공정 시간을 단축할 수 있는 장점이 있다.
실시 예에 따른 반도체 소자 제조방법에 의하면, 레이저 애블레이션(laser ablation) 공정 또는 소잉(sawing) 공정을 통하여 상기 기판(1105)에 요철 구조를 형성하는 경우에, 상기 복수의 오목부(R1, R2, R3, R4, …)의 깊이(t2)를 수십 마이크로 미터까지 깊게 형성할 수 있으며 용이하게 조절할 수 있다.
상기 복수의 오목부(R1, R2, R3, R4, …)가 레이저 애블레이션(laser ablation) 공정 또는 소잉(sawing) 공정을 통하여 형성되는 경우, 상기 복수의 오목부(R1, R2, R3, R4, …) 측면에 러프니스(roughness)가 형성될 수도 있다. 이때, 상기 복수의 오목부(R1, R2, R3, R4, …) 측면에 러프니스(roughness)가 형성되는 경우에는, 추가 식각 공정을 통하여 상기 복수의 오목부(R1, R2, R3, R4, …)에 형성된 러프니스(roughness)를 제거할 수도 있다.
한편, 도 20 및 도 21은 본 발명의 실시 예에 따른 반도체 소자의 다른 예를 나타낸 도면이다. 도 20은 도 10에 도시된 실시 예에 따른 반도체 소자의 A-A 선에 따른 단면도이고, 도 21은 도 10에 도시된 실시 예에 따른 반도체 소자의 B-B 선에 따른 단면도이다.
그러면, 도 20 및 도 21을 참조하여 실시 예에 따른 반도체 소자의 다른 예를 설명하도록 한다. 도 20 및 도 21을 참조하여 실시 예에 따른 반도체 소자를 설명함에 있어, 이상에서 설명된 내용과 중복되는 사항에 대해서는 설명이 생략될 수 있다.
실시 예에 따른 반도체 소자는, 도 20 및 도 21에 도시된 바와 같이, 하부 면에 요철 구조가 제공된 기판(1105)을 포함할 수 있다. 상기 기판(1105)은 하부 면에 제공된 복수의 오목부(R1, R2, R3, R4, …)를 포함할 수 있다. 상기 기판(1105)은 예로서 제1 오목부(R1), 제2 오목부(R2), 제3 오목부(R3), 제4 오목부(R4)를 포함할 수 있다.
상기 제1 오목부(R1)는 상기 기판(1105)의 하부 면에서 상부 방향으로 리세스되어 제공될 수 있다. 상기 제1 오목부(R1)는 상기 제1 발광구조물(P1)과 중첩되어 배치될 수 있다. 상기 제1 오목부(R1)와 상기 제1 발광구조물(P1)은 상기 기판(1105)의 상부 면에 수직한 방향에서 서로 중첩되어 배치될 수 있다.
상기 제2 오목부(R2)는 상기 기판(1105)의 하부 면에서 상부 방향으로 리세스되어 제공될 수 있다. 상기 제2 오목부(R2)는 상기 제2 발광구조물(P2)과 중첩되어 배치될 수 있다. 상기 제2 오목부(R2)와 상기 제2 발광구조물(P2)은 상기 기판(1105)의 상부 면에 수직한 방향에서 서로 중첩되어 배치될 수 있다.
상기 제3 오목부(R3)는 상기 기판(1105)의 하부 면에서 상부 방향으로 리세스되어 제공될 수 있다. 상기 제3 오목부(R3)는 상기 제3 발광구조물(P3)과 중첩되어 배치될 수 있다. 상기 제3 오목부(R3)와 상기 제3 발광구조물(P3)은 상기 기판(1105)의 상부 면에 수직한 방향에서 서로 중첩되어 배치될 수 있다.
상기 제4 오목부(R4)는 상기 기판(1105)의 하부 면에서 상부 방향으로 리세스되어 제공될 수 있다. 상기 제4 오목부(R4)는 상기 제4 발광구조물(P4)과 중첩되어 배치될 수 있다. 상기 제4 오목부(R4)와 상기 제4 발광구조물(P4)은 상기 기판(1105)의 상부 면에 수직한 방향에서 서로 중첩되어 배치될 수 있다.
실시 예에 의하면, 상기 제1 오목부(R1)의 폭은 상기 제1 발광구조물(P1)에 제공된 상기 제1 발광 애퍼쳐(1130a)의 폭에 대응되어 제공될 수 있다. 또한, 상기 제1 오목부(R1)의 폭은 상기 제1 발광구조물(P1)에 제공된 상기 제1 발광 애퍼쳐(1130a)의 직경에 대응되어 제공될 수 있다. 예로서, 상기 제1 발광 애퍼쳐(1130a)는 상기 제1 발광구조물(P1)의 하부 면에 수직한 방향으로 빛이 방출되는 영역으로 정의될 수 있다.
또한, 상기 제2 오목부(R2)의 폭은 상기 제2 발광구조물(P2)에 제공된 상기 제2 발광 애퍼쳐(1130b)의 폭에 대응되어 제공될 수 있다. 상기 제2 오목부(R2)의 폭은 상기 제2 발광구조물(P2)에 제공된 상기 제2 발광 애퍼쳐(1130b)의 폭에 대응되어 제공될 수 있다. 예로서, 상기 제2 발광 애퍼쳐(1130b)는 상기 제2 발광구조물(P2)의 하부 면에 수직한 방향으로 빛이 방출되는 영역으로 정의될 수 있다.
또한, 상기 제3 오목부(R3)의 폭은 상기 제3 발광구조물(P3)에 제공된 상기 제3 발광 애퍼쳐(1130c)의 폭에 대응되어 제공될 수 있다. 상기 제3 오목부(R3)의 폭은 상기 제3 발광구조물(P3)에 제공된 상기 제3 발광 애퍼쳐(1130c)의 폭에 대응되어 제공될 수 있다. 예로서, 상기 제3 발광 애퍼쳐(1130c)는 상기 제3 발광구조물(P3)의 하부 면에 수직한 방향으로 빛이 방출되는 영역으로 정의될 수 있다.
또한, 상기 제4 오목부(R4)의 폭은 상기 제4 발광구조물(P4)에 제공된 상기 제4 발광 애퍼쳐(1130d)의 폭에 대응되어 제공될 수 있다. 상기 제4 오목부(R4)의 폭은 상기 제4 발광구조물(P4)에 제공된 상기 제4 발광 애퍼쳐(1130d)의 폭에 대응되어 제공될 수 있다. 예로서, 상기 제4 발광 애퍼쳐(1130d)는 상기 제4 발광구조물(P4)의 하부 면에 수직한 방향으로 빛이 방출되는 영역으로 정의될 수 있다.
상기 기판(1105)의 두께(t1)는 수십 마이크로 미터 내지 수백 마이크로 미터로 제공될 수 있다. 상기 기판(1105)의 두께(t1)는 예로서 100 마이크로 미터 내지 110 마이크로 미터로 제공될 수 있다.
상기 제1 오목부(R1), 상기 제2 오목부(R2), 상기 제3 오목부(R3), 상기 제4 오목부(R4)의 깊이(t3)는 수 마이크로 미터 내지 수십 마이크로 미터로 제공될 수 있다. 예로서, 상기 제1 오목부(R1), 상기 제2 오목부(R2), 상기 제3 오목부(R3), 상기 제4 오목부(R4)의 깊이(t3)는 5 마이크로 미터 내지 20 마이크로 미터로 제공될 수 있다.
또한, 상기 제1 오목부(R1), 상기 제2 오목부(R2), 상기 제3 오목부(R3), 상기 제4 오목부(R4)의 폭(w2)은 수십 마이크로 미터로 제공될 수 있다. 상기 제1 오목부(R1), 상기 제2 오목부(R2), 상기 제3 오목부(R3), 상기 제4 오목부(R4)의 폭(w2)은 예로서 6 마이크로 미터 내지 15 마이크로 미터로 제공될 수 있다.
다른 실시 예에 의하면, 상기 복수의 오목부(R1, R2, R3, R4, …)의 폭(w2)은 상기 복수의 발광 애퍼쳐(1130a, 1130b, 1130c, 1130d, …)의 직경에 비하여 수 마이크로 미터 더 크게 제공될 수도 있다. 예로서, 상기 복수의 오목부(R1, R2, R3, R4, …)의 폭(w2)은 8 마이크로 미터 내지 25 마이크로 미터로 제공될 수도 있다.
예로서, 상기 제1 오목부(R1)는 상기 제1 발광구조물(P1)의 하부에 원형의 수평 단면을 갖는 홀 형상으로 제공될 수 있다. 또한, 상기 제2 오목부(R2)는 상기 제2 발광구조물(P2)의 하부에 원형의 수평 단면을 갖는 홀 형상으로 제공될 수 있다. 상기 제3 오목부(R3)는 상기 제3 발광구조물(P3)의 하부에 원형의 수평 단면을 갖는 홀 형상으로 제공될 수 있다. 상기 제4 오목부(R4)는 상기 제4 발광구조물(P4)의 하부에 원형의 수평 단면을 갖는 홀 형상으로 제공될 수 있다.
실시 예에 의하면, 도 20 및 도 21에 도시된 바와 같이, 상기 복수의 오목부(R1, R2, R3, R4, …)의 상부 면은 예로서 볼록 렌즈 형상으로 제공될 수 있다. 상기 복수의 오목부(R1, R2, R3, R4, …)의 상부 면은 예로서 상기 기판(1105)의 상부 면에 대해 볼록 렌즈 형상으로 제공될 수 있다. 이에 따라, 상기 복수의 오목부(R1, R2, R3, R4, …)는 상기 복수의 발광 애퍼쳐(1130a, 1130b, 1130c, 1130d, …)로부터 방출되는 빛을 확산시킬 수 있게 된다.
실시 예에 따른 반도체 소자는 IR 가열기(heater) 등에 유용하게 적용될 수 있다. 또한, 실시 예에 따른 반도체 소자는 CCTV용 IR 조명(illumination) 등에 유용하게 적용될 수 있다. 실시 예에 따른 반도체 소자는 넓은 영역에 조사가 필요한 제품에 유용하게 적용될 수 있다.
한편, 도 22 및 도 23은 본 발명의 실시 예에 따른 반도체 소자의 또 다른 예를 나타낸 도면이다. 도 22는 도 10에 도시된 실시 예에 따른 반도체 소자의 A-A 선에 따른 단면도이고, 도 23은 도 10에 도시된 실시 예에 따른 반도체 소자의 B-B 선에 따른 단면도이다.
그러면, 도 22 및 도 23을 참조하여 실시 예에 따른 반도체 소자의 다른 예를 설명하도록 한다. 도 22 및 도 23을 참조하여 실시 예에 따른 반도체 소자를 설명함에 있어, 이상에서 설명된 내용과 중복되는 사항에 대해서는 설명이 생략될 수 있다.
실시 예에 따른 반도체 소자는, 도 22 및 도 23에 도시된 바와 같이, 하부 면에 요철 구조가 제공된 기판(1105)을 포함할 수 있다. 상기 기판(1105)은 하부 면에 제공된 복수의 오목부(R1, R2, R3, R4, …)를 포함할 수 있다. 상기 기판(1105)은 예로서 제1 오목부(R1), 제2 오목부(R2), 제3 오목부(R3), 제4 오목부(R4)를 포함할 수 있다.
상기 복수의 오목부(R1, R2, R3, R4, …)는 상기 기판(1105)의 하부 면에서 상부 방향으로 리세스되어 제공될 수 있다. 상기 복수의 오목부(R1, R2, R3, R4, …)는 각각 대응되는 상기 복수의 발광구조물(P1, P2, P3, P4, …)과 중첩되어 배치될 수 있다. 상기 복수의 오목부(R1, R2, R3, R4, …)는 각각 대응되는 상기 복수의 발광구조물(P1, P2, P3, P4, …)과 상기 기판(1105)의 상부 면에 수직한 방향에서 서로 중첩되어 배치될 수 있다.
실시 예에 의하면, 상기 제1 오목부(R1)의 폭은 상기 제1 발광구조물(P1)에 제공된 상기 제1 발광 애퍼쳐(1130a)의 폭에 대응되어 제공될 수 있다. 또한, 상기 제1 오목부(R1)의 폭은 상기 제1 발광구조물(P1)에 제공된 상기 제1 발광 애퍼쳐(1130a)의 직경에 대응되어 제공될 수 있다. 예로서, 상기 제1 발광 애퍼쳐(1130a)는 상기 제1 발광구조물(P1)의 하부 면에 수직한 방향으로 빛이 방출되는 영역으로 정의될 수 있다.
또한, 상기 제2 오목부(R2)의 폭은 상기 제2 발광구조물(P2)에 제공된 상기 제2 발광 애퍼쳐(1130b)의 폭에 대응되어 제공될 수 있다. 상기 제2 오목부(R2)의 폭은 상기 제2 발광구조물(P2)에 제공된 상기 제2 발광 애퍼쳐(1130b)의 폭에 대응되어 제공될 수 있다. 예로서, 상기 제2 발광 애퍼쳐(1130b)는 상기 제2 발광구조물(P2)의 하부 면에 수직한 방향으로 빛이 방출되는 영역으로 정의될 수 있다.
또한, 상기 제3 오목부(R3)의 폭은 상기 제3 발광구조물(P3)에 제공된 상기 제3 발광 애퍼쳐(1130c)의 폭에 대응되어 제공될 수 있다. 상기 제3 오목부(R3)의 폭은 상기 제3 발광구조물(P3)에 제공된 상기 제3 발광 애퍼쳐(1130c)의 폭에 대응되어 제공될 수 있다. 예로서, 상기 제3 발광 애퍼쳐(1130c)는 상기 제3 발광구조물(P3)의 하부 면에 수직한 방향으로 빛이 방출되는 영역으로 정의될 수 있다.
또한, 상기 제4 오목부(R4)의 폭은 상기 제4 발광구조물(P4)에 제공된 상기 제4 발광 애퍼쳐(1130d)의 폭에 대응되어 제공될 수 있다. 상기 제4 오목부(R4)의 폭은 상기 제4 발광구조물(P4)에 제공된 상기 제4 발광 애퍼쳐(1130d)의 폭에 대응되어 제공될 수 있다. 예로서, 상기 제4 발광 애퍼쳐(1130d)는 상기 제4 발광구조물(P4)의 하부 면에 수직한 방향으로 빛이 방출되는 영역으로 정의될 수 있다.
상기 기판(1105)의 두께(t1)는 수십 마이크로 미터 내지 수백 마이크로 미터로 제공될 수 있다. 상기 기판(1105)의 두께(t1)는 예로서 100 마이크로 미터 내지 110 마이크로 미터로 제공될 수 있다.
상기 제1 오목부(R1), 상기 제2 오목부(R2), 상기 제3 오목부(R3), 상기 제4 오목부(R4)의 깊이(t4)는 수 마이크로 미터 내지 수십 마이크로 미터로 제공될 수 있다. 예로서, 상기 제1 오목부(R1), 상기 제2 오목부(R2), 상기 제3 오목부(R3), 상기 제4 오목부(R4)의 깊이(t4)는 5 마이크로 미터 내지 20 마이크로 미터로 제공될 수 있다.
또한, 상기 제1 오목부(R1), 상기 제2 오목부(R2), 상기 제3 오목부(R3), 상기 제4 오목부(R4)의 폭(w3)은 수십 마이크로 미터로 제공될 수 있다. 상기 제1 오목부(R1), 상기 제2 오목부(R2), 상기 제3 오목부(R3), 상기 제4 오목부(R4)의 폭(w3)은 예로서 6 마이크로 미터 내지 15 마이크로 미터로 제공될 수 있다.
다른 실시 예에 의하면, 상기 복수의 오목부(R1, R2, R3, R4, …)의 폭(w3)은 상기 복수의 발광 애퍼쳐(1130a, 1130b, 1130c, 1130d, …)의 직경에 비하여 수 마이크로 미터 더 크게 제공될 수도 있다. 예로서, 상기 복수의 오목부(R1, R2, R3, R4, …)의 폭(w3)은 8 마이크로 미터 내지 25 마이크로 미터로 제공될 수도 있다.
예로서, 상기 제1 오목부(R1)는 상기 제1 발광구조물(P1)의 하부에 원형의 수평 단면을 갖는 홀 형상으로 제공될 수 있다. 또한, 상기 제2 오목부(R2)는 상기 제2 발광구조물(P2)의 하부에 원형의 수평 단면을 갖는 홀 형상으로 제공될 수 있다. 상기 제3 오목부(R3)는 상기 제3 발광구조물(P3)의 하부에 원형의 수평 단면을 갖는 홀 형상으로 제공될 수 있다. 상기 제4 오목부(R4)는 상기 제4 발광구조물(P4)의 하부에 원형의 수평 단면을 갖는 홀 형상으로 제공될 수 있다.
실시 예에 의하면, 도 22 및 도 23에 도시된 바와 같이, 상기 복수의 오목부(R1, R2, R3, R4, …)의 상부 면은 예로서 오목 렌즈 형상으로 제공될 수 있다. 상기 복수의 오목부(R1, R2, R3, R4, …)의 상부 면은 예로서 상기 기판(1105)의 상부 면에 대해 오목 렌즈 형상으로 제공될 수 있다. 이에 따라, 상기 복수의 오목부(R1, R2, R3, R4, …)는 상기 복수의 발광 애퍼쳐(1130a, 1130b, 1130c, 1130d, …)로부터 방출되는 빛을 집광시킬 수 있게 된다.
실시 예에 따른 반도체 소자는 하부에 광학계가 배치되는 제품에 유용하게 적용될 수 있다. 예로서, 반도체 소자의 하부에 회절광학소자(DOE) 또는 마이크로 렌즈(micro lens) 등의 광학계가 배치되는 경우, 반도체 소자로부터 방출되는 빔의 각도(angle)를 작게 제공할 수 있으므로 광학계와의 매칭(matching) 효율이 향상될 수 있게 된다. 실시 예에 따른 반도체 소자는 일정한 화각 구현이 필요한 3차원 움직임 인식 제품 등에 유용하게 적용될 수 있다.
한편, 도 24 및 도 25는 본 발명의 실시 예에 따른 반도체 소자의 또 다른 예를 나타낸 도면이다.
도 24 및 도 25에 도시된 실시 예에 따른 반도체 소자(2200)는 도 10 내지 도 23을 참조하여 설명된 실시 예에 따른 반도체 소자에 대비하여 본딩패드의 배치 등에 차이가 있다.
그러면, 도 24 및 도 25를 참조하여 본 발명의 실시 예에 따른 반도체 소자를 설명하기로 한다. 도 24는 본 발명의 실시 예에 따른 반도체 소자를 나타낸 도면이고, 도 25는 도 24에 도시된 실시 예에 따른 반도체 소자의 D-D 선에 따른 단면도이다.
도 24 및 도 25를 참조하여 실시 예에 따른 반도체 소자를 설명함에 있어, 도 10 내지 도 23을 참조하여 설명된 내용과 중복되는 사항에 대해서는 설명이 생략될 수 있다.
한편, 이해를 돕기 위해, 도 24를 도시함에 있어, 하부에 위치된 구성요소들의 배치관계가 쉽게 파악될 수 있도록 상부에 배치된 제1 본딩패드(2155)와 제2 본딩패드(2165)는 투명으로 처리되었다.
본 발명의 실시 예에 따른 반도체 소자(2200)는, 도 24 및 도 25에 도시된 바와 같이, 기판(2105), 복수의 발광구조물(P1, P2, P3, P4, …), 제1 전극(2150), 제1 본딩패드(2155), 제2 본딩패드(2165)를 포함할 수 있다.
실시 예에 따른 반도체 소자(2200)는 수직 캐비티 표면 방출 레이저(VCSEL)일 수 있으며, 복수의 발광구조물(P1, P2, P3, P4, …)에서 생성된 빛을 예를 들어 5도 내지 30도의 빔 화각으로 방출할 수 있다. 상기 복수의 발광구조물(P1, P2, P3, P4, …) 각각은 제1 도전형 DBR층, 활성층, 제2 도전형 DBR층을 포함할 수 있다. 상기 복수의 발광구조물(P1, P2, P3, P4, …) 각각은 유사한 구조로 형성될 수 있으며, 도 24에 표시된 D-D 선에 따른 단면을 이용하여 실시 예에 따른 반도체 소자(2200)를 설명한다.
실시 예에 따른 반도체 소자(2200)는, 도 24 및 도 25에 도시된 바와 같이, 복수의 발광구조물(P1, P2, P3, P4, …)을 포함할 수 있다. 상기 복수의 발광구조물(P1, P2, P3, P4, …)이 배치된 영역 상부에는 상기 제2 본딩패드(2165)가 배치될 수 있다.
상기 제1 전극(2150)은 상기 복수의 발광구조물(P1, P2, P3, P4, …) 사이에 배치될 수 있다. 상기 제1 전극(2150)은 상기 복수의 발광구조물(P1, P2, P3, P4, …)을 노출시키는 복수의 제1 개구부를 포함할 수 있다.
상기 제1 전극(2150)에 제공된 상기 복수의 제1 개구부는 상기 복수의 발광구조물(P1, P2, P3, P4, …)의 상부 면을 노출시킬 수 있다. 상기 제1 전극(2150)에 제공된 상기 복수의 제1 개구부는 상기 복수의 발광구조물(P1, P2, P3, P4, …)의 제2 도전형 DBR층의 상부 면을 노출시킬 수 있다. 상기 제1 전극(2150)은 상기 복수의 발광구조물(P1, P2, P3, P4, …)의 제1 도전형 DBR층과 전기적으로 연결될 수 있다. 상기 복수의 발광구조물(P1, P2, P3, P4, …)을 노출시키는 복수의 제1 개구부는 실시 예에 따른 반도체 소자 제조방법을 설명하면서 뒤에서 더 살펴 보기로 한다.
상기 제1 본딩패드(2155)는 상기 복수의 발광구조물(P1, P2, P3, P4, …)과 이격되어 배치될 수 있다. 상기 제1 본딩패드(2155)는 상기 제1 전극(2150)과 전기적으로 연결될 수 있다. 상기 제1 본딩패드(2155)는 상기 제2 본딩패드(2165)의 측면을 따라 배치될 수 있다. 상기 제1 본딩패드(2155)는 상기 복수의 발광구조물(P1, P2, P3, P4, …)이 제공된 영역의 외곽 측면을 따라 배치될 수 있다. 예로서, 상기 제1 본딩패드(2155)는 상기 제2 본딩패드(2165)의 양 측면에 배치될 수 있다.
상기 제2 본딩패드(2165)는 상기 제1 본딩패드(2155)와 이격되어 배치될 수 있다. 상기 제2 본딩패드(2165)는 상기 복수의 발광구조물(P1, P2, P3, P4, …)의 제2 도전형 DBR층에 전기적으로 연결될 수 있다. 예로서, 상기 제2 본딩패드(2165)는 상기 복수의 발광구조물(P1, P2, P3, P4, …)의 제2 도전형 DBR층의 상부 면에 배치될 수 있다.
또한, 실시 예에 따른 반도체 소자(2200)는, 도 24에 도시된 바와 같이, 복수의 더미 발광구조물(D1, D2, D3, D4)을 포함할 수 있다. 상기 복수의 더미 발광구조물(D1, D2, D3, D4)은 제1 도전형 DBR층, 활성층, 제2 도전형 DBR층을 포함할 수 있다. 또한, 상기 복수의 더미 발광구조물(D1, D2, D3, D4) 중에서 상기 제1 더미 발광구조물(D1)의 상부와 상기 제2 더미 발광구조물(D2)의 상부에는 상기 제1 본딩패드(2155)가 배치될 수 있다.
그러면, 도 24 및 도 25를 참조하여, 상기 제2 본딩패드(2165) 아래에 배치된 제1 발광구조물(P1)과 제2 발광구조물(P2)을 중심으로 실시 예에 따른 반도체 소자(2200)를 더 살펴 보기로 한다.
실시 예에 따른 반도체 소자(2200)는, 도 24 및 도 25에 도시된 바와 같이, 상기 기판(2105)을 포함할 수 있다. 상기 기판(2105)은 하부 면에 제공된 요철 구조를 포함할 수 있다. 상기 기판(2105) 위에 복수의 발광구조물(P1, P2, …)이 배치될 수 있다.
예로서, 상기 기판(2105)은 상기 복수의 발광구조물(P1, P2, …)이 성장될 수 있는 성장기판일 수 있다. 예로서, 상기 기판(2105)은 진성 반도체 기판일 수 있다.
실시 예에 의하면, 상기 기판(2105)에 제공된 요철 구조는, 상기 기판(2105)의 하부 면에서 상부 방향으로 리세스된 복수의 오목부(R1, R2, …)를 포함할 수 있다. 상기 기판(2105)에 제공된 요철 구조에 대해서는 뒤에서 더 살펴 보기로 한다.
실시 예에 따른 반도체 소자(2200)는 상기 제2 본딩패드(2165) 아래에 배치된 복수의 발광구조물(P1, P2, …)을 포함할 수 있다. 상기 복수의 발광구조물(P1, P2, …)은 빛을 방출하는 발광 애퍼쳐(2130a, 2130b, …)를 각각 포함할 수 있다. 상기 복수의 발광구조물(P1, P2, …)은 서로 이격되어 배치될 수 있다. 예로서, 상기 발광 애퍼쳐(2130a, 2130b, …)는 수 마이크로 미터 내지 수십 마이크로 미터의 직경으로 제공될 수 있다. 예로서, 상기 발광 애퍼쳐(2130a, 2130b, …)는 상기 발광구조물(P1, P2, …)의 하부 면에 수직한 방향으로 빛이 방출되는 영역으로 정의될 수 있다.
상기 제1 발광구조물(P1)은 제1 도전형의 제1 DBR층(2110a), 제2 도전형의 제2 DBR층(2120a), 제1 활성층(2115a)을 포함할 수 있다. 상기 제1 활성층(2115a)은 상기 제1 DBR층(2110a)과 상기 제2 DBR층(2120a) 사이에 배치될 수 있다. 예로서, 상기 제1 활성층(2115a)이 상기 제1 DBR층(2110a) 위에 배치되고, 상기 제2 DBR층(2120a)이 상기 제1 활성층(2115a) 위에 배치될 수 있다. 상기 제1 발광구조물(P1)은 상기 제1 활성층(2115a)과 상기 제2 DBR층(2120a) 사이에 배치된 제1 애퍼쳐층(2117a)을 더 포함할 수 있다.
상기 제2 발광구조물(P2)은 제1 도전형의 제3 DBR층(2110b), 제2 도전형의 제4 DBR층(2120b), 제2 활성층(2115b)을 포함할 수 있다. 상기 제2 활성층(2115b)은 상기 제3 DBR층(2110b)과 상기 제4 DBR층(2120b) 사이에 배치될 수 있다. 예로서, 상기 제2 활성층(2115b)이 상기 제3 DBR층(2110b) 위에 배치되고, 상기 제4 DBR층(2120b)이 상기 제2 활성층(2115b) 위에 배치될 수 있다. 상기 제2 발광구조물(P2)은 상기 제2 활성층(2115b)과 상기 제4 DBR층(2120b) 사이에 배치된 제2 애퍼쳐층(2117b)을 더 포함할 수 있다.
또한, 상기 제1 발광구조물(P1)의 상기 제1 DBR층(2110a)과 상기 제2 발광구조물(P2)의 상기 제3 DBR층(2110b) 사이에 제1 도전형 DBR층(2113)이 배치될 수 있다. 상기 제1 DBR층(2110a)과 상기 제3 DBR층(2110b)은 상기 제1 도전형 DBR층(2113)에 의하여 물리적으로 연결될 수 있다. 예로서, 상기 제1 도전형 DBR층(2113)의 상부 면과 상기 제1 DBR층(2110a)의 상부 면이 동일 수평면에 배치될 수 있다. 상기 제1 도전형 DBR층(2113)의 상부 면과 상기 제3 DBR층(1110c)의 상부 면이 동일 수평면에 배치될 수 있다.
또한, 상기 제1 발광구조물(P1)의 상기 제1 활성층(2115a)과 상기 제2 발광구조물(P2)의 상기 제2 활성층(2115b)은 서로 이격되어 배치될 수 있다. 또한, 상기 제1 발광구조물(P1)의 상기 제2 DBR층(2120a)과 상기 제2 발광구조물(P2)의 상기 제4 DBR층(2120b)은 서로 이격되어 배치될 수 있다.
실시 예에 따른 반도체 소자(2200)는, 도 24 및 도 25에 도시된 바와 같이, 하부 면에 요철 구조가 제공된 기판(2105)을 포함할 수 있다. 상기 기판(2105)은 예로서 제1 오목부(R1)와 제2 오목부(R2)를 포함할 수 있다.
상기 제1 오목부(R1)는 상기 기판(2105)의 하부 면에서 상부 방향으로 리세스되어 제공될 수 있다. 상기 제1 오목부(R1)는 상기 제1 발광구조물(P1)과 중첩되어 배치될 수 있다. 상기 제1 오목부(R1)와 상기 제1 발광구조물(P1)은 상기 기판(2105)의 상부 면에 수직한 방향에서 서로 중첩되어 배치될 수 있다.
상기 제2 오목부(R2)는 상기 기판(2105)의 하부 면에서 상부 방향으로 리세스되어 제공될 수 있다. 상기 제2 오목부(R2)는 상기 제2 발광구조물(P2)과 중첩되어 배치될 수 있다. 상기 제2 오목부(R2)와 상기 제2 발광구조물(P2)은 상기 기판(2105)의 상부 면에 수직한 방향에서 서로 중첩되어 배치될 수 있다.
실시 예에 의하면, 상기 제1 오목부(R1)의 폭은 상기 제1 발광구조물(P1)에 제공된 상기 제1 발광 애퍼쳐(2130a)의 폭에 대응되어 제공될 수 있다. 또한, 상기 제1 오목부(R1)의 폭은 상기 제1 발광구조물(P1)에 제공된 상기 제1 발광 애퍼쳐(2130a)의 직경에 대응되어 제공될 수 있다. 예로서, 상기 제1 발광 애퍼쳐(2130a)는 상기 제1 발광구조물(P1)의 하부 면에 수직한 방향으로 빛이 방출되는 영역으로 정의될 수 있다.
또한, 상기 제2 오목부(R2)의 폭은 상기 제2 발광구조물(P2)에 제공된 상기 제2 발광 애퍼쳐(2130b)의 폭에 대응되어 제공될 수 있다. 상기 제2 오목부(R2)의 폭은 상기 제2 발광구조물(P2)에 제공된 상기 제2 발광 애퍼쳐(2130b)의 폭에 대응되어 제공될 수 있다. 예로서, 상기 제2 발광 애퍼쳐(2130b)는 상기 제2 발광구조물(P2)의 하부 면에 수직한 방향으로 빛이 방출되는 영역으로 정의될 수 있다.
상기 기판(2105)의 두께(t5)는 수십 마이크로 미터 내지 수백 마이크로 미터로 제공될 수 있다. 상기 기판(2105)의 두께(t5)는 예로서 100 마이크로 미터 내지 110 마이크로 미터로 제공될 수 있다.
상기 기판(2105)의 두께(t5)가 100 마이크로 미터에 비해 작은 경우에는, 상기 기판(2105) 위에 배치된 구성요소들을 안정적으로 지지하지 못하여 반도체 소자의 신뢰성이 저하될 수 있다. 또한, 상기 기판(2105)의 두께(t5)가 110 마이크로 미터에 비해 큰 경우에는, 반도체 소자의 크기가 두꺼워질 수 있는 단점이 있다.
상기 제1 오목부(R1)와 상기 제2 오목부(R2)의 깊이(t6)는 수 마이크로 미터 내지 수십 마이크로 미터로 제공될 수 있다. 예로서, 상기 제1 오목부(R1)와 상기 제2 오목부(R2)의 깊이(t6)는 5 마이크로 미터 내지 20 마이크로 미터로 제공될 수 있다.
상기 제1 오목부(R1)와 상기 제2 오목부(R2)의 깊이(t6)가 5 마이크로 미터에 비해 작은 경우에는, 상기 제1 오목부(R1) 및 상기 제2 오목부(R2)에 의하여 제공될 수 있는 광 추출 효과의 증가가 작게 나타날 수 있다. 상기 제1 오목부(R1)와 상기 제2 오목부(R2)의 깊이(t6)가 20 마이크로 미터에 비해 큰 경우에는, 상기 제1 오목부(R1) 및 상기 제2 오목부(R2)에 의하여 제공될 수 있는 광 추출 효과는 크게 나타날 수 있지만, 공정 시간이 늘어날 수 있는 단점이 있다. 상기 제1 오목부(R1)와 상기 제2 오목부(R2)의 깊이(t6)가 20 마이크로 미터에 비해 큰 경우에는, 상기 기판(2105) 위에 배치된 구성요소들을 안정적으로 지지하지 못하여 반도체 소자의 신뢰성이 저하될 수 있다.
또한, 상기 제1 오목부(R1)와 상기 제2 오목부(R2)의 폭(w4)은 수십 마이크로 미터로 제공될 수 있다. 상기 제1 오목부(R1)와 상기 제2 오목부(R2)의 폭(w4)은 예로서 6 마이크로 미터 내지 15 마이크로 미터로 제공될 수 있다.
예로서, 상기 제1 오목부(R1)와 상기 제2 오목부(R2)의 폭(w4)은 상기 제1 발광 애퍼쳐(2130a)의 폭과 상기 제2 발광 애퍼쳐(2130b)의 폭에 대응되어 제공될 수 있다. 상기 제1 발광구조물(P1)과 상기 제2 발광구조물(P2)에서 방출되는 빛은 하부 방향으로 방향성을 가지고 방출된다. 따라서, 상기 제1 오목부(R1)와 상기 제2 오목부(R2)의 폭(w4)은 빛이 전파되는 영역에 제공되도록 형성될 수 있다.
다른 실시 예에 의하면, 상기 제1 오목부(R1)와 상기 제2 오목부(R2)의 폭(w4)은 상기 제1 발광 애퍼쳐(2130a) 및 상기 제2 발광 애퍼쳐(2130b)의 직경에 비하여 수 마이크로 미터 더 크게 제공될 수도 있다. 상기 제1 오목부(R1)와 상기 제2 오목부(R2)의 형성에 대한 공정 오차를 고려하여, 복수의 오목부(R1, R2, …)와 복수의 발광구조물(P1, P2) 간의 정렬이 안정적으로 수행될 수 있도록 하기 위한 것이다. 예로서, 상기 제1 오목부(R1)와 상기 제2 오목부(R2)의 폭(w4)은 8 마이크로 미터 내지 25 마이크로 미터로 제공될 수도 있다.
예로서, 상기 제1 오목부(R1)는 상기 제1 발광구조물(P1)의 하부에 원형의 수평 단면을 갖는 홀 형상으로 제공될 수 있다. 또한, 상기 제2 오목부(R2)는 상기 제2 발광구조물(P2)의 하부에 원형의 수평 단면을 갖는 홀 형상으로 제공될 수 있다. 상기 제1 오목부(R1)와 상기 제2 오목부(R2)의 상부 면은 예로서 평면 형상으로 제공될 수 있다. 상기 제1 오목부(R1)와 상기 제2 오목부(R2)의 상부 면은 예로서 상기 기판(2105)의 상부 면에 평행하게 제공될 수 있다.
실시 예에 따른 반도체 소자(2200)는, 도 24 및 도 25에 도시된 바와 같이, 절연층(2140)을 포함할 수 있다. 상기 절연층(2140)은 상기 제1 발광구조물(P1)의 측면에 배치될 수 있다. 상기 절연층(2140)은 상기 제1 발광구조물(P1)의 측면 둘레를 감싸도록 배치될 수 있다. 상기 절연층(2140)은 상기 제2 발광구조물(P2)의 측면에 배치될 수 있다. 상기 절연층(2140)은 상기 제2 발광구조물(P2)의 측면 둘레를 감싸도록 배치될 수 있다.
또한, 상기 절연층(2140)은 상기 제1 발광구조물(P1)과 상기 제2 발광구조물(P2) 사이에 배치될 수 있다. 상기 절연층(2140)은 상기 제1 도전형 DBR층(2113) 위에 배치될 수 있다.
상기 절연층(2140)은 상기 제1 발광구조물(P1)의 상부 면을 노출시킬 수 있다. 상기 절연층(2140)은 상기 제1 발광구조물(P1)의 상기 제2 DBR층(2120a)의 상부 면을 노출시킬 수 있다. 상기 절연층(2140)은 상기 제2 발광구조물(P2)의 상부 면을 노출시킬 수 있다. 상기 절연층(2140)은 상기 제2 발광구조물(P2)의 상기 제4 DBR층(2120b)의 상부 면을 노출시킬 수 있다. 상기 절연층(2140)은 상기 제1 발광구조물(P1)의 상부 면과 상기 제2 발광구조물(P2)의 상부 면을 노출시키는 제2 개구부를 포함할 수 있다. 상기 제1 발광구조물(P1)의 상부 면과 상기 제2 발광구조물(P2)의 상부 면을 노출시키는 제2 개구부에 대해서는 실시 예에 따른 반도체 소자 제조방법을 설명하면서 뒤에서 더 살펴 보기로 한다.
실시 예에 따른 반도체 소자(2200)는, 도 24 및 도 25에 도시된 바와 같이, 제1 전극(2150)을 포함할 수 있다. 상기 제1 전극(2150)은 상기 복수의 발광구조물(P1, P2, P3, P4, …) 사이에 배치될 수 있다. 상기 제1 전극(2150)은 상기 복수의 발광구조물(P1, P2, P3, P4, …)을 노출시키는 복수의 제1 개구부를 포함할 수 있다.
상기 제1 전극(2150)은 상기 제1 도전형 DBR층(2113) 위에 배치될 수 있다. 상기 제1 전극(2150)은 상기 제1 DBR층(2110a)과 전기적으로 연결될 수 있다. 상기 제1 전극(2150)은 상기 제3 DBR층(2110b)과 전기적으로 연결될 수 있다. 상기 제1 전극(2150)은 상기 절연층(2140) 아래에 배치될 수 있다. 상기 제1 전극(2150)은 상기 제1 발광구조물(P1)과 상기 제2 발광구조물(P2) 사이 영역에서 상기 절연층(2140) 아래에 배치될 수 있다. 상기 제1 전극(2150)은 상기 제1 발광구조물(P1)과 상기 제2 발광구조물(P2) 사이 영역에서 상기 절연층(2140)과 상기 제1 도전형 DBR층(2113) 사이에 배치될 수 있다.
예로서, 상기 제1 전극(2150)의 하부 면이 상기 제1 도전형 DBR층(2113)의 상부 면에 직접 접촉되어 배치될 수 있다. 상기 제1 전극(2150)의 상부 면이 상기 절연층(2140)의 하부 면에 직접 접촉되어 배치될 수 있다. 상기 제1 전극(2150)은 상기 제1 DBR층(2110a)과 상기 제3 DBR층(2110b)과 전기적으로 공통 연결될 수 있다.
실시 예에 따른 반도체 소자(2200)는, 도 24 및 도 25에 도시된 바와 같이, 상기 제1 본딩패드(2155)와 상기 제2 본딩패드(2165)를 포함할 수 있다.
실시 예에 의하면, 상기 제1 본딩패드(2155)는 복수의 발광구조물(P1, P2, P3, P4, …)의 제1 도전형 DBR층에 전기적으로 연결될 수 있다. 실시 예에 의하면, 상기 제1 본딩패드(2155)는 복수의 발광구조물(P1, P2, P3, P4, …)의 제1 도전형 DBR층에 전기적으로 공통 연결될 수 있다.
상기 제2 본딩패드(2165)는 복수의 발광구조물(P1, P2, P3, P4, …)의 제2 도전형 DBR층에 전기적으로 연결될 수 있다. 실시 예에 의하면, 상기 제2 본딩패드(2165)는 복수의 발광구조물(P1, P2, P3, P4, …)의 제2 도전형 DBR층에 전기적으로 공통 연결될 수 있다.
실시 예에 따른 반도체 소자(2200)는, 도 24 및 도 25에 도시된 바와 같이, 복수의 더미 발광구조물(D1, D2, D3, D4)을 포함할 수 있다. 상기 복수의 더미 발광구조물(D1, D2, D3, D4)은 상기 복수의 발광구조물(P1, P2, P3, P4, …)과 이격되어 배치될 수 있다.
상기 복수의 더미 발광구조물(D1, D2, D3, D4)은 상기 제2 본딩패드(2165)로부터 이격되어 배치될 수 있다. 예로서, 제1 더미 발광구조물(D1)의 상부 영역에 상기 제1 본딩패드(2155)가 배치될 수 있다. 또한, 상기 제2 더미 발광구조물(D2)의 상부 영역에 상기 제1 본딩패드(2155)가 배치될 수 있다. 상기 복수의 더미 발광구조물(D1, D2, D3, D4)은 유사한 구조로 제공될 수 있다.
상기 제1 더미 발광구조물(D1)은 제1 도전형 DBR층(2113), 제2 도전형 DBR층(2119)을 포함할 수 있다. 또한, 상기 제1 더미 발광구조물(D1)은 활성층(2116)과 애퍼쳐층(2118)을 포함할 수 있다.
실시 예에 따른 반도체 소자(2200)는, 도 24 및 도 25에 도시된 바와 같이, 패드전극(2153)을 포함할 수 있다. 상기 패드전극(2153)은 상기 제1 전극(2150)과 전기적으로 연결될 수 있다. 상기 패드전극(2153)은 상기 제1 발광구조물(P1)과 상기 제2 발광구조물(P2) 사이에 배치된 상기 제1 전극(2150)으로부터 연장되어 배치될 수 있다. 상기 패드전극(2153)과 상기 제1 전극(2150)의 연결 관계에 대해서는 실시 예에 따른 반도체 소자 제조방법을 설명하면서 뒤에서 더 살펴 보기로 한다.
상기 패드전극(2153)은 상기 제1 도전형 DBR층(2113)에 전기적으로 연결될 수 있다. 상기 패드전극(2153)은 상기 활성층(2116)에 전기적으로 연결될 수 있다. 상기 패드전극(2153)은 상기 제2 도전형 DBR층(2119)에 전기적으로 연결될 수 있다. 상기 패드전극(2153)은 상기 제1 도전형 DBR층(2113)과 상기 제2 도전형 DBR층(2119)에 전기적으로 공통 연결될 수 있다. 이에 따라, 상기 제1 더미 발광구조물(D1)은 빛을 생성하지 않을 수 있다.
상기 패드전극(2153)은 상기 제1 더미 발광구조물(D1)과 상기 제2 더미 발광구조물(D2) 위에 배치될 수 있다. 상기 패드전극(2153)은 상기 제1 더미 발광구조물(D1)의 상부 면 위에 배치될 수 있다. 상기 패드전극(2153)은 상기 제2 더미 발광구조물(D2)의 상부 면 위에 배치될 수 있다. 상기 패드전극(2153)은 상기 제1 더미 발광구조물(D1)과 상기 제2 더미 발광구조물(D2)에 제공된 상기 제2 도전형 DBR층(2119) 위에 배치될 수 있다.
실시 예에 의하면, 상기 패드전극(2153) 위에 상기 제1 본딩패드(2155)가 배치될 수 있다. 상기 패드전극(2153)의 측면에 상기 절연층(2140)이 배치될 수 있다. 상기 절연층(2140)에 의하여 노출된 상기 패드전극(2153)의 상부 면에 상기 제1 본딩패드(2155)가 배치될 수 있다.
실시 예에 따른 반도체 소자(2200)에 의하면, 상기 제1 본딩패드(2155)와 상기 제2 본딩패드(2165)를 통하여 상기 복수의 발광구조물(P1, P2, P3, P4, …)에 전원이 제공될 수 있다. 상기 제1 본딩패드(2155)가 상기 패드전극(2153)을 통하여 상기 제1 전극(2150)에 전기적으로 연결될 수 있다. 그리고, 상기 제1 전극(2150)이 상기 복수의 발광구조물(P1, P2, P3, P4, …)의 제1 도전형 DBR층에 전기적으로 연결될 수 있다. 또한, 상기 제2 본딩패드(2165)가 상기 복수의 발광구조물(P1, P2, P3, P4, …)의 제2 도전형 DBR층의 상부 면 위에 배치될 수 있다. 예로서, 상기 제2 본딩패드(2165)의 하부 면이 상기 복수의 발광구조물(P1, P2, P3, P4, …)의 제2 도전형 DBR층의 상부 면에 직접 접촉되어 배치될 수 있다.
따라서, 실시 예에 의하면, 상기 복수의 발광구조물(P1, P2, P3, P4, …)에 전원이 제공됨에 있어, 상기 기판(2105)의 하부 면을 통해 전원이 인가될 필요가 없다. 종래 반도체 소자에서, 상기 기판의 하부 면을 통해 전원이 인가되어야 하는 경우, 상기 기판(2105)이 반드시 도전성 기판으로 제공되어야 한다. 하지만, 실시 예에 따른 반도체 소자(2200)에 의하면, 상기 기판(2105)은 도전성 기판일 수도 있으며 절연성 기판일 수도 있다. 예로서, 실시 예에 따른 상기 기판(2105)은 진성 반도체 기판으로 제공될 수도 있다.
또한, 상기 기판(2105)은 상기 복수의 발광구조물(P1, P2, P3, P4, …)이 성장기판에서 성장된 후, 성장기판이 제거되고 상기 복수의 발광구조물(P1, P2, P3, P4, …)에 부착된 지지기판일 수 있다. 예로서, 상기 지지기판은 상기 복수의 발광구조물(P1, P2, P3, P4, …)에서 생성된 빛이 투과될 수 있는 투명기판일 수 있다.
한편, 실시 예에 따른 반도체 소자(2200)는, 도 24 및 도 25에 도시된 바와 같이, 상기 반도체 소자(2200)의 하부 방향으로 빛이 방출되도록 구현될 수 있다. 즉, 실시 예에 따른 반도체 소자(2200)에 의하면, 상기 복수의 발광구조물(P1, P2, P3, P4, …)을 이루는 활성층으로부터 제1 도전형 DBR층이 배치된 방향으로 빛이 방출될 수 있다. 상기 복수의 발광구조물(P1, P2, P3, P4, …)을 이루는 활성층으로부터 상기 기판(2105)이 배치된 방향으로 빛이 방출될 수 있다.
실시 예에 의하면, 상기 복수의 발광구조물(P1, P2, P3, P4, …)의 제2 도전형 DBR층의 상부 면에 상기 제2 본딩패드(2165)가 접촉되어 배치된다. 또한, 상기 복수의 발광구조물(P1, P2, P3, P4, …)의 제1 도전형 DBR층에 상기 제1 전극(2150)이 연결되어 배치되고, 상기 제1 전극(2150)으로부터 연장된 상기 패드전극(2153) 위에 상기 제1 본딩패드(2155)가 접촉되어 배치된다. 이에 따라, 상기 제1 본딩패드(2155) 및 상기 제2 본딩패드(2165)를 통하여 상기 복수의 발광구조물(P1, P2, P3, P4, …)에서 발생된 열이 외부로 효과적으로 방출될 수 있다.
한편, 일반적인 반도체 소자의 경우, 발광구조물에서 발생된 열에 의하여 전력 변환 효율(PCE: Power Conversion Efficiency)이 많이 저하되는 것으로 알려져 있다. 그리고, 하부에 배치된 기판을 통해 발광구조물에 전원이 제공되는 경우, 일반적으로 기판을 통해 열 방출이 수행된다. 그런데, 기판의 열 전도율이 낮은 편이므로 발광구조물에서 발생된 열을 외부로 방출하는데 어려움이 있다. 예로서, GaAs 기판의 경우 열전도율이 52W/(m*K)로서 낮은 것으로 알려져 있다.
그러나, 실시 예에 의하면, 상기 제1 본딩패드(2155)와 상기 제2 본딩패드(2165)를 통하여 외부 방열 기판 등에 연결될 수 있으므로, 상기 복수의 발광구조물(P1, P2, P3, P4, …)에서 발생된 열을 외부로 효과적으로 방출할 수 있게 된다. 따라서, 실시 예에 의하면, 반도체 소자(2200)에서 발생된 열을 외부로 효과적으로 배출할 수 있으므로 전력 변화 효율(PCE)이 향상될 수 있게 된다.
한편, 실시 예에 따른 반도체 소자(2200)에 의하면, 이상에서 설명된 바와 같이, 상기 반도체 소자(2200)의 하부 방향으로 빛이 방출되도록 구현될 수 있다. 실시 예에 따른 반도체 소자(2200)에 의하면, 상기 복수의 발광구조물(P1, P2, P3, P4, …)의 하부 영역에 제공된 제1 도전형 DBR층의 반사율이 상부 영역에 제공된 제2 도전형 DBR층의 반사율에 비해 더 작게 선택될 수 있다. 이에 따라, 상기 복수의 발광구조물(P1, P2, P3, P4, …)에서 생성된 빛이 상기 반도체 소자(2200)의 기판(2105) 방향으로 방출될 수 있게 된다.
또한, 실시 예에 따른 반도체 소자(2200)에 의하면, 상기 절연층(2140)이 DBR층으로 제공될 수 있다. 이에 따라, 상기 복수의 발광구조물(P1, P2, P3, P4, …)에서 생성된 빛이 상부에 배치된 상기 절연층(2140)에서 반사되어 하부 방향으로 효과적으로 추출될 수 있게 된다.
예로서, 상기 절연층(2140)은 SiO2와 TiO2가 복수의 층으로 적층되어 형성된 DBR층으로 제공될 수 있다. 또한, 상기 절연층(2140)은 Ta2O3와 SiO2가 복수의 층으로 적층되어 형성된 DBR층으로 제공될 수 있다. 또한, 상기 절연층(2140)은 SiO2와 Si3N4가 복수의 층으로 적층되어 형성된 DBR층으로 제공될 수 있다.
한편, 종래 반도체 소자에서 기판을 통해 발광구조물에 전원을 제공하는 경우, 기판이 전도성이 있어야 한다. 이에 따라, 전도성 반도체 기판이 적용되는 경우, 전도성을 향상시키기 위하여 기판에 도펀트가 첨가된다. 그런데, 기판에 첨가된 도펀트는 방출되는 빛에 대한 흡수 및 산란(Absorption and Scattering) 현상을 발생시키므로 전력 변환 효율(PCE)을 떨어뜨리는 원인이 될 수 있다.
하지만, 실시 예에 따른 반도체 소자(2200)에 의하면, 이상에서 설명된 바와 같이, 상기 기판(2105)이 전도성 기판이 아니어도 되므로, 상기 기판(2105)에 별도의 도펀트가 첨가되지 않아도 된다. 이에 따라, 실시 예에 따른 상기 기판(2105)에 도펀트가 첨가되지 않아도 되므로, 상기 기판(2105)에서 도펀트에 의한 흡수 및 산란이 발생되는 현상을 줄일 수 있게 된다. 따라서, 실시 예에 의하면, 복수의 발광구조물(P1, P2, P3, P4, …)에서 발생된 빛을 하부 방향으로 효과적으로 제공할 수 있게 되며, 전력 변환 효율(PCE)이 향상될 수 있게 된다.
또한, 실시 예에 따른 반도체 소자(2200)에 의하면, 상기 기판(2105)의 하부 면에 제공된 요철 구조를 통하여 빛이 방출될 수 있게 된다. 즉, 실시 예에 의하면 상기 기판(2105)의 하부 방향으로 빛이 방출됨에 있어, 상기 기판(2105)을 투과하는 빛의 광 경로 길이가 단축될 수 있게 된다. 이에 따라, 상기 복수의 발광구조물(P1, P2, P3, P4, …)에서 발생된 빛이 상기 기판(2105)을 투과하면서 흡수 및 산란이 발생되는 현상을 줄일 수 있게 된다. 따라서, 실시 예에 의하면, 복수의 발광구조물(P1, P2, P3, P4, …)에서 발생된 빛을 하부 방향으로 효과적으로 제공할 수 있게 되며, 전력 변환 효율(PCE)이 향상될 수 있게 된다.
또한, 실시 예에 따른 반도체 소자(2200)는 상기 기판(2105)의 하부 면에 제공된 무반사층(2170)을 더 포함할 수 있다. 상기 무반사층(2170)은 상기 반도체 소자(2200)에서 방출되는 빛이 상기 기판(2105)의 표면에서 반사되는 것을 방지하고 투과시킴으로써 반사에 의한 광 손실을 개선할 수 있다.
상기 무반사층(2170)은 예로서 무반사 코팅 필름으로 형성되어 상기 기판(2105)의 표면에 부착될 수 있다. 또한, 상기 무반사층(2170)은 상기 기판(2105)의 표면에 스핀 코팅 또는 스프레이 코팅 등을 통하여 형성될 수도 있다. 예로서, 상기 무반사층(2170)은 TiO2, SiO2, Al2O3, Ta2O3, ZrO2, MgF2를 포함하는 그룹 중에서 적어도 하나를 포함하는 단일층 또는 다층으로 형성될 수 있다.
또한, 실시 예에 따른 반도체 소자(2200)에 의하면, 상기 제1 본딩패드(2155)에 연결된 상기 제1 전극(2150)과 상기 제2 본딩패드(2165)에 의하여 상기 복수의 발광구조물(P1, P2, P3, P4, …) 사이에 전류 확산이 효율적으로 수행될 수 있게 된다. 이에 따라, 실시 예에 따른 반도체 소자(2200)에 의하면 상기 복수의 발광구조물(P1, P2, P3, P4, …)에서 전류 밀집 없이 전류가 효율적으로 확산되어 광 추출 효율이 향상될 수 있게 된다.
한편, 도 24 및 도 25를 참조하여 설명된 실시 예에 따른 반도체 소자(2200)는 제1 더미 발광구조물(D1)과 제2 더미 발광구조물(D2) 위에 상기 제1 본딩패드(2155)가 제공된 경우를 기반으로 설명되었다.
그러나, 다른 실시 예에 따른 반도체 소자에 의하면, 상기 제1 본딩패드(2155)는 하나의 더미 발광구조물 위에만 제공될 수도 있다. 또한, 상기 제1 본딩패드(2155)는 세 개의 더미 발광구조물 위에 제공되거나 네 개의 더미 발광구조물 위에 모두 제공될 수도 있다.
상기 제1 본딩패드(2155)가 제공되는 영역은, 반도체 소자의 크기, 요청되는 전류 확산(current spreading)의 정도 등을 고려하여 탄력적으로 선택될 수 있다. 예로서, 반도체 소자의 크기가 크거나 전류 확산의 필요성이 큰 반도체 소자의 경우에도 반도체 소자의 네 측면에 상기 제1 본딩패드(2155)가 배치될 수도 있다.
그러면, 첨부된 도면을 참조하여, 본 발명의 실시 예에 따른 반도체 소자 제조방법을 살펴 보기로 한다. 실시 예에 따른 반도체 소자 제조방법을 설명함에 있어, 이상에서 설명된 내용과 중복되는 사항에 대해서는 설명이 생략될 수 있다.
먼저, 도 26a 및 도 26b는 본 발명의 실시 예에 따른 반도체 소자 제조방법에 있어 복수의 발광구조물과 더미 발광구조물이 형성된 예를 나타낸 도면이다. 도 26a는 실시 예에 따른 반도체 소자 제조방법에 따라 복수의 발광구조물과 더미 발광구조물이 형성된 단계를 나타낸 평면도이고, 도 26b는 도 26a에 도시된 실시 예에 따른 반도체 소자의 D-D 선에 따른 단면도이다.
실시 예에 따른 반도체 소자 제조방법에 의하면, 도 26a 및 도 26b에 도시된 바와 같이, 기판(2105)에 복수의 발광구조물(P1, P2, P3, P4, …)이 형성될 수 있다. 또한, 상기 기판(2105)에 복수의 더미 발광구조물(D1, D2, D3, D4)이 형성될 수 있다. 예로서, 상기 복수의 더미 발광구조물(D1, D2, D3, D4)은 상기 복수의 발광구조물(P1, P2, P3, P4, …) 주변에 형성될 수 있다.
상기 기판(2105)은 진성 반도체 기판, 전도성 기판, 절연성 기판 중에서 선택된 어느 하나일 수 있다. 예로서, 상기 기판(2105)은 GaAs 진성 반도체 기판일 수 있다. 또한, 상기 기판(2105)은 구리(Cu), 금(Au), 니켈(Ni), 몰리브덴(Mo), 구리-텅스텐(Cu-W), 캐리어 웨이퍼(예: Si, Ge, AlN, GaAs, ZnO, SiC 등)를 포함하는 전도성 물질 중에서 선택된 적어도 하나로 제공될 수 있다.
예로서, 상기 기판(2105)에 제1 도전형 DBR층, 활성층, 제2 도전형 DBR층이 순차적으로 형성될 수 있다. 그리고, 제2 도전형 DBR층과 활성층에 대한 메사 식각을 통하여 상기 복수의 발광구조물(P1, P2, P3, P4, …)이 형성될 수 있다. 또한, 제2 도전형 DBR층과 활성층에 대한 메사 식각을 통하여 상기 복수의 더미 발광구조물(D1, D2, D3, D4)이 형성될 수 있다. 상기 복수의 더미 발광구조물(D1, D2, D3, D4)은 상기 복수의 발광구조물(P1, P2, P3, P4, …)이 형성된 영역 측면에 형성될 수 있다.
상기 복수의 발광구조물(P1, P2, …)은 제1 도전형 DBR층(2110a, 2110b, …), 활성층(2115a, 2115b, …), 애퍼쳐층(2117a, 2117b, …)(2117a, 2117b, …), 제2 도전형 DBR층(2120a, 2120b, …)을 포함할 수 있다. 상기 복수의 발광구조물(P1, P2, P3, P4 …) 둘레에 제1 도전형 DBR층(2113)이 제공될 수 있다. 상기 제1 도전형 DBR층(2113)은 상기 복수의 발광구조물(P1, P2, P3, P4, …) 사이 영역에 배치될 수 있다.
또한, 실시 예에 따른 상기 복수의 더미 발광구조물(D1, D2, D3, D4)은 제1 도전형 DBR층(2113), 활성층(2116), 애퍼쳐층(2118), 제2 도전형 DBR층(2119)을 포함할 수 있다. 예로서, 상기 복수의 더미 발광구조물(D1, D2, D3, D4)은 상기 복수의 발광구조물(P1, P2, P3, P4, …)이 형성된 영역 측면을 따라 폭을 갖는 라인 형상으로 제공될 수 있다.
예로서, 상기 복수의 발광구조물(P1, P2, P3, P4, …)과 상기 복수의 더미 발광구조물(D1, D2, D3, D4)은 복수의 화합물 반도체층으로 성장될 수 있다. 상기 복수의 발광구조물(P1, P2, P3, P4, …)과 상기 복수의 더미 발광구조물(D1, D2, D3, D4)은 전자빔 증착기, PVD(physical vapor deposition), CVD(chemical vapor deposition), PLD(plasma laser deposition), 이중형의 열증착기(dual-type thermal evaporator) 스퍼터링(sputtering), MOCVD(metal organic chemical vapor deposition) 등에 의해 형성될 수 있다.
상기 복수의 더미 발광구조물(D1, D2, D3, D4)을 이루는 애퍼쳐층(2118)은 상기 활성층(2116) 상에 배치될 수 있다. 다만, 도 24 및 도 25를 참조하여 설명된 바와 같이, 상기 복수의 더미 발광구조물(D1, D2, D3, D4)에 배치된 상기 애퍼쳐층(2118)은 상기 복수의 발광구조불(P1, P2, …)에 제공된 상기 애퍼쳐층(2117a, 2117b)의 기능과는 다르게 상기 활성층(2116)의 중심부로 전류가 집중되도록 전류이동을 제한하는 기능은 수행하지 않는다. 실시 예에 의하면, 상기 복수의 더미 발광구조물(D1, D2, D3, D4)에 배치된 상기 제1 도전형 DBR층(2113)과 상기 제2 도전형 DBR층(2119) 간에 공통 전압이 인가되기 때문이다.
예로서, 상기 제2 도전형 DBR층(2120a, 2120b, …)은 상기 제1 도전형 DBR층(2110a, 2110b, …) 보다 큰 반사율을 가질 수 있다. 예컨대, 상기 제2 도전형 DBR층(2120a, 2120b, …)과 상기 제1 도전형 DBR층(2110a, 2110b, …)은 90% 이상의 반사율에 의해 수직 방향으로 공진 캐비티를 형성할 수 있다. 이때, 생성된 빛은 상기 제2 도전형 DBR층(2120a, 2120b, …)의 반사율보다 낮은 상기 제1 도전형 DBR층(2110a, 2110b, …)을 통해서 외부로 방출될 수 있다.
다음으로, 도 27a 및 27b에 도시된 바와 같이, 실시 예에 따른 제1 전극(2150)과 전극패드(2153)가 형성될 수 있다.
도 27a 및 도 27b는 본 발명의 실시 예에 따른 반도체 소자 제조방법에 있어 제1 전극과 전극패드가 형성된 예를 나타낸 도면이다. 도 27a는 실시 예에 따른 반도체 소자 제조방법에 따라 제1 전극과 전극패드가 형성된 단계를 나타낸 평면도이고, 도 27b는 도 27a에 도시된 실시 예에 따른 반도체 소자의 D-D 선에 따른 단면도이다.
실시 예에 의하면, 도 27a 및 도 27b에 도시된 바와 같이, 상기 복수의 발광구조물(P1, P2, P3, P4, …) 둘레에 상기 제1 전극(2150)이 형성될 수 있다. 상기 제1 전극(2150)은 상기 제1 도전형 DBR층(2113) 위에 형성되며, 상기 복수의 발광구조물(P1, P2, P3, P4, …)을 노출시키는 제1 개구부(H1)를 포함할 수 있다. 상기 제1 전극(2150)은 상기 상기 복수의 발광구조물(P1, P2, P3, P4, …)의 사이 영역에 형성될 수 있다.
예로서, [표 1]을 참조하여 살펴 본 바와 같이, 상기 제1 전극(2150)의 면적(Ae)이 상기 복수의 발광구조물(P1, P2, P3, P4, …)의 면적(Am)에 비해 더 크게 제공될 수 있다. 여기서, 상기 복수의 발광구조물(P1, P2, P3, P4, …)의 면적(Am)이란 메사 식각에 의하여 식각 되지 않고 남아 있는 상기 활성층(2115a, 2115b, …)의 면적을 나타낼 수 있다. 상기 제1 전극(2150)의 면적(Ae)에 대한 상기 복수의 발광구조물(P1, P2, P3, P4, …)의 면적(Am) 비율(Am/Ae)은 예로서 25%에 비해 더 크게 제공될 수 있다. 실시 예에 따른 반도체 소자(2200)에 의하면, 상기 복수의 발광구조물(P1, P2, P3, P4, …)의 개수 및 직경은 응용 예에 따라 다양하게 변형될 수 있다.
실시 예에 의하면, [표 1]을 참조하여 살펴 본 바와 같이, 상기 제1 전극(2150)의 면적(Ae)에 대한 상기 복수의 발광구조물(P1, P2, P3, P4, …)의 면적(Am) 비율(Am/Ae)은 예로서 25% 내지 70%로 제공될 수 있다. 다른 실시 예에 의하면, 상기 제1 전극(2150)의 면적(Ae)에 대한 상기 복수의 발광구조물(P1, P2, P3, P4, …)의 면적(Am) 비율(Am/Ae)은 예로서 30% 내지 60%로 제공될 수 있다.
실시 예에 따른 반도체 소자(2200)의 적용 예에 따라서, 상기 반도체 소자(2200)에 배치된 상기 복수의 발광구조물(P1, P2, P3, P4, …)의 개수 및 직경은 다양하게 변경될 수 있다.
또한, 실시 예에 따른 반도체 소자 제조방법에 의하면, 도 27a 및 도 27b에 도시된 바와 같이, 상기 더미 발광구조물(D1, D2, D3, D4) 위에 배치된 패드전극(2153)이 형성될 수 있다. 상기 패드전극(2153)은 상기 제1 전극(2150)으로부터 연장되어 형성될 수 있다. 상기 패드전극(2153)은 상기 더미 발광구조물(D1, D2, D3, D4)의 상기 제2 도전형 DBR층(2119) 위에 형성될 수 있다.
실시 예에 의하면, 상기 제1 전극(2150)과 상기 패드전극(2153)에 공통으로 전압이 공급될 수 있다. 상기 제1 전극(2150)과 상기 패드전극(2153)은 등전위 면을 제공할 수 있다.
예로서, 상기 제1 전극(2150)과 상기 전극패드(2153)는 Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf, Ti, W, Cr 및 이들 중 둘 이상의 합금으로 구성된 물질을 포함하는 그룹 중에서 선택된 물질로 형성될 수 있다. 상기 제1 전극(2150)과 상기 전극패드(2153)는 하나의 층 또는 복수의 층으로 형성될 수 있다. 상기 제1 전극(2150)과 상기 전극패드(2153)는 예로서 반사 금속으로서 복수의 금속층이 적용될 수 있으며, 접착층으로서 Cr 또는 Ti 등이 적용될 수 있다. 예를 들어, 상기 제1 전극(2150)과 상기 전극패드(2153)는 Cr/Al/Ni/Au/Ti 층으로 형성될 수 있다.
이어서, 도 28a 및 도 28b에 도시된 바와 같이, 실시 예에 따른 상기 제1 전극(2150) 위에 절연층(2140)이 형성될 수 있다.
도 28a 및 도 28b는 본 발명의 실시 예에 따른 반도체 소자 제조방법에 있어 절연층이 형성된 예를 나타낸 도면이다. 도 28a는 실시 예에 따른 반도체 소자 제조방법에 따라 절연층이 형성된 단계를 나타낸 평면도이고, 도 28b는 도 28a에 도시된 실시 예에 따른 반도체 소자의 D-D 선에 따른 단면도이다.
실시 예에 의하면, 도 28a 및 도 28b에 도시된 바와 같이, 상기 제1 전극(2150) 위에 상기 복수의 발광구조물(P1, P2, P3, P4, …)의 상부 면을 노출시키는 상기 절연층(2140)이 형성될 수 있다. 상기 절연층(2140)은 상기 복수의 발광구조물(P1, P2, P3, P4, …)의 측면에 형성될 수 있다. 상기 절연층(2140)은 상기 제1 도전형 DBR층(2113) 위에 형성될 수 있다. 상기 절연층(2140)은 상기 복수의 발광구조물(P1, P2, P3, P4, …) 사이의 영역에 형성될 수 있다.
상기 절연층(2140)은 상기 복수의 발광구조물(P1, P2, P3, P4, …)의 상부 면을 노출시키는 복수의 제2 개구부(H2)를 포함할 수 있다. 상기 제2 개구부(H2)의 크기는 상기 제1 개구부(H1)의 크기에 비해 더 작게 제공될 수 있다. 예로서, 상기 복수의 제2 개구부(H2)는 상기 복수의 제1 개구부(H1)가 제공된 영역에 정렬되어 배치될 수 있다.
실시 예에 의하면, 상기 절연층(2140)은 상기 전극패드(2153)의 상부 면을 노출시킬 수 있다. 상기 절연층(2140)은 상기 제3 더미 발광구조물(D3) 위에 형성될 수 있다. 또한, 상기 절연층(2140)은 상기 제4 더미 발광구조물(D4) 위에 형성될 수 있다.
상기 절연층(2140)은 절연물질로 제공될 수 있다. 예를 들어, 상기 절연층(2140)은 SiO2, TiO2, Ta2O5, SiOx, SiOxNy, Si3N4, Al2O3 를 포함하는 그룹 중에서 선택된 적어도 하나의 물질로 형성될 수 있다. 또한, 상기 절연층(2140)은 DBR층으로 형성될 수도 있다. 실시 예에 의하면, 상기 절연층(2140)이 DBR층으로 제공됨에 따라 복수의 발광구조물(P1, P2, P3, P4, …)에서 발생된 빛이 효율적으로 반사되어 하부 방향으로 추출될 수 있게 된다. 예로서, 상기 절연층(2140)은 SiO2와 TiO2가 복수의 층으로 적층되어 형성된 DBR층으로 제공될 수 있다. 또한, 상기 절연층(2140)은 Ta2O3와 SiO2가 복수의 층으로 적층되어 형성된 DBR층으로 제공될 수 있다. 또한, 상기 절연층(2140)은 SiO2와 Si3N4가 복수의 층으로 적층되어 형성된 DBR층으로 제공될 수 있다.
그리고, 도 29a 및 도 29b에 도시된 바와 같이, 실시 예에 따른 상기 패드전극(2153) 위에 제1 본딩패드(2155)가 형성되고 상기 복수 발광구조물(P1, P2, …)의 제2 도전형 DBR층 위에 제2 본딩패드(2165)가 형성될 수 있다.
도 29a 및 도 29b는 본 발명의 실시 예에 따른 반도체 소자 제조방법에 있어 제1 본딩패드와 제2 본딩패드가 형성된 예를 나타낸 도면이다. 도 29a는 실시 예에 따른 반도체 소자 제조방법에 따라 제1 본딩패드와 제2 본딩패드가 형성된 단계를 나타낸 평면도이고, 도 29b는 도 29a에 도시된 실시 예에 따른 반도체 소자의 D-D 선에 따른 단면도이다.
실시 예에 의하면, 도 29a 및 도 29b에 도시된 바와 같이, 상기 제1 본딩패드(2155)와 상기 제2 본딩패드(2165)가 이격되어 형성될 수 있다.
상기 제1 본딩패드(2155)는 상기 제1 더미 발광구조물(D1)과 상기 제2 더미 발광구조물(D2) 위에 형성될 수 있다. 상기 제1 본딩패드(2155)는 상기 제1 더미 발광구조물(D1) 위에 배치되어 상기 패드전극(2153)과 전기적으로 연결될 수 있다. 예로서, 상기 제1 본딩패드(2155)는 상기 패드전극(2153)의 상부 면에 직접 접촉되어 배치될 수 있다. 상기 제1 본딩패드(2155)는 상기 제2 더미 발광구조물(D2) 위에 배치될 수 있다. 또한, 상기 제1 본딩패드(2155)는 상기 제2 더미 발광구조물(D2)에 제공된 패드전극에 직접 접촉되어 배치될 수 있다.
실시 예에 의하면, 상기 제1 본딩패드(2155)는 복수의 발광구조물(P1, P2, P3, P4, …)의 제1 도전형 DBR층에 전기적으로 연결될 수 있다. 실시 예에 의하면, 상기 제1 본딩패드(2155)는 복수의 발광구조물(P1, P2, P3, P4, …)의 제1 도전형 DBR층에 전기적으로 공통 연결될 수 있다.
상기 제2 본딩패드(2165)는 상기 복수의 발광구조물(P1, P2, P3, P4, …) 위에 형성될 수 있다. 상기 제2 본딩패드(2165)는 상기 복수의 발광구조물(P1, P2, …)의 제2 도전형 DBR층(2120a, 2120b, …) 위에 형성될 수 있다. 또한, 상기 제2 본딩패드(2165)는 상기 절연층(2140) 위에 형성될 수 있다.
상기 제2 본딩패드(2165)는 복수의 발광구조물(P1, P2, P3, P4, …)의 제2 도전형 DBR층에 전기적으로 연결될 수 있다. 실시 예에 의하면, 상기 제2 본딩패드(2165)는 복수의 발광구조물(P1, P2, P3, P4, …)의 제2 도전형 DBR층에 전기적으로 공통 연결될 수 있다.
상기 제2 본딩패드(2165)는 상기 절연층(2140)에 제공된 상기 제2 개구부(H2) 위에 배치될 수 있다. 예로서, 상기 제2 본딩패드(2165)의 하부 면이 상기 제2 개구부(H2)를 통해 상기 복수의 발광구조물(P1, P2, …)의 제2 도전형 DBR층(2120a, 2120b, …)의 상부 면에 직접 접촉되어 배치될 수 있다.
예로서, 상기 제1 본딩패드(2155)와 상기 제2 본딩패드(2165)는 Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf, Ti, W, Cr, Cu 및 이들 중 둘 이상의 합금으로 구성된 물질을 포함하는 그룹 중에서 선택된 물질로 형성될 수 있다. 상기 제1 본딩패드(2155)와 상기 제2 본딩패드(2165)는 하나의 층 또는 복수의 층으로 형성될 수 있다. 상기 제1 본딩패드(2155)와 상기 제2 본딩패드(2165)는 예로서 솔더 본딩(solder bonding)으로부터 Sn 확산을 방지하기 위하여 Cr, Cu 등의 확산 배리어 금속을 포함할 수 있다. 예로서, 상기 제1 본딩패드(2155)와 상기 제2 본딩패드(2165)는 Ti, Ni, Cu, Cr, Au을 포함하는 복수의 층으로 형성될 수 있다.
다음으로, 도 29a 및 도 29b에 도시된 바와 같이, 상기 기판(2105)의 하부 면에 요철 구조가 형성될 수 있다.
실시 예에 의하면, 상기 기판(2105)에 제공된 요철 구조는, 상기 기판(2105)의 하부 면에서 상부 방향으로 리세스된 복수의 오목부(R1, R2, …)를 포함할 수 있다. 상기 기판(2105)은 예로서 제1 오목부(R1), 제2 오목부(R2)를 포함할 수 있다.
상기 복수의 오목부(R1, R2, …)는 예로서 식각 공정을 통하여 형성될 수 있다. 상기 복수의 오목부(R1, R2, …)는 건식 식각 공정 또는 습식 식각 공정을 통하여 형성될 수 있다.
또한, 상기 복수의 오목부(R1, R2, …)는 레이저 애블레이션(laser ablation) 공정 또는 소잉(sawing) 공정을 통하여 형성될 수도 있다. 상기 복수의 오목부(R1, R2, …)가 레이저 애블레이션(laser ablation) 공정 또는 소잉(sawing) 공정을 통하여 형성되는 경우, 상기 복수의 오목부(R1, R2, …)가 빠르게 형성되어 공정 시간을 단축할 수 있는 장점이 있다.
실시 예에 따른 반도체 소자 제조방법에 의하면, 레이저 애블레이션(laser ablation) 공정 또는 소잉(sawing) 공정을 통하여 상기 기판(2105)에 요철 구조를 형성하는 경우에, 상기 복수의 오목부(R1, R2, …)의 깊이(t6)를 수십 마이크로 미터까지 깊게 형성할 수 있으며 용이하게 조절할 수 있다.
상기 복수의 오목부(R1, R2, …)가 레이저 애블레이션(laser ablation) 공정 또는 소잉(sawing) 공정을 통하여 형성되는 경우, 상기 복수의 오목부(R1, R2, …) 측면에 러프니스(roughness)가 형성될 수도 있다. 이때, 상기 복수의 오목부(R1, R2, …) 측면에 러프니스(roughness)가 형성되는 경우에는, 추가 식각 공정을 통하여 상기 복수의 오목부(R1, R2, …)에 형성된 러프니스(roughness)를 제거할 수도 있다.
한편, 도 30은 본 발명의 실시 예에 따른 반도체 소자의 또 다른 예를 나타낸 도면이다. 도 30은 도 24에 도시된 실시 예에 따른 반도체 소자의 D-D 선에 따른 단면도이다.
그러면, 도 30을 참조하여 실시 예에 따른 반도체 소자의 또 다른 예를 설명하도록 한다. 도 30을 참조하여 실시 예에 따른 반도체 소자를 설명함에 있어, 이상에서 설명된 내용과 중복되는 사항에 대해서는 설명이 생략될 수 있다.
실시 예에 따른 반도체 소자는, 도 30에 도시된 바와 같이, 하부 면에 요철 구조가 제공된 기판(2105)을 포함할 수 있다. 상기 기판(2105)은 하부 면에 제공된 복수의 오목부(R1, R2, …)를 포함할 수 있다. 상기 기판(2105)은 예로서 제1 오목부(R1), 제2 오목부(R2)를 포함할 수 있다.
상기 제1 오목부(R1)는 상기 기판(2105)의 하부 면에서 상부 방향으로 리세스되어 제공될 수 있다. 상기 제1 오목부(R1)는 상기 제1 발광구조물(P1)과 중첩되어 배치될 수 있다. 상기 제1 오목부(R1)와 상기 제1 발광구조물(P1)은 상기 기판(2105)의 상부 면에 수직한 방향에서 서로 중첩되어 배치될 수 있다.
상기 제2 오목부(R2)는 상기 기판(2105)의 하부 면에서 상부 방향으로 리세스되어 제공될 수 있다. 상기 제2 오목부(R2)는 상기 제2 발광구조물(P2)과 중첩되어 배치될 수 있다. 상기 제2 오목부(R2)와 상기 제2 발광구조물(P2)은 상기 기판(2105)의 상부 면에 수직한 방향에서 서로 중첩되어 배치될 수 있다.
실시 예에 의하면, 상기 제1 오목부(R1)의 폭은 상기 제1 발광구조물(P1)에 제공된 상기 제1 발광 애퍼쳐(2130a)의 폭에 대응되어 제공될 수 있다. 또한, 상기 제1 오목부(R1)의 폭은 상기 제1 발광구조물(P1)에 제공된 상기 제1 발광 애퍼쳐(2130a)의 직경에 대응되어 제공될 수 있다. 예로서, 상기 제1 발광 애퍼쳐(2130a)는 상기 제1 발광구조물(P1)의 하부 면에 수직한 방향으로 빛이 방출되는 영역으로 정의될 수 있다.
또한, 상기 제2 오목부(R2)의 폭은 상기 제2 발광구조물(P2)에 제공된 상기 제2 발광 애퍼쳐(2130b)의 폭에 대응되어 제공될 수 있다. 상기 제2 오목부(R2)의 폭은 상기 제2 발광구조물(P2)에 제공된 상기 제2 발광 애퍼쳐(2130b)의 폭에 대응되어 제공될 수 있다. 예로서, 상기 제2 발광 애퍼쳐(2130b)는 상기 제2 발광구조물(P2)의 하부 면에 수직한 방향으로 빛이 방출되는 영역으로 정의될 수 있다.
상기 기판(2105)의 두께(t5)는 수십 마이크로 미터 내지 수백 마이크로 미터로 제공될 수 있다. 상기 기판(2105)의 두께(t5)는 예로서 100 마이크로 미터 내지 110 마이크로 미터로 제공될 수 있다.
상기 제1 오목부(R1)와 상기 제2 오목부(R2)의 깊이(t7)는 수 마이크로 미터 내지 수십 마이크로 미터로 제공될 수 있다. 예로서, 상기 제1 오목부(R1)와 상기 제2 오목부(R2)의 깊이(t7)는 5 마이크로 미터 내지 20 마이크로 미터로 제공될 수 있다.
또한, 상기 제1 오목부(R1)와 상기 제2 오목부(R2)의 폭(w5)은 수십 마이크로 미터로 제공될 수 있다. 상기 제1 오목부(R1)와 상기 제2 오목부(R2)의 폭(w5)은 예로서 6 마이크로 미터 내지 15 마이크로 미터로 제공될 수 있다.
다른 실시 예에 의하면, 상기 복수의 오목부(R1, R2, …)의 폭(w5)은 상기 복수의 발광 애퍼쳐(2130a, 2130b, …)의 직경에 비하여 수 마이크로 미터 더 크게 제공될 수도 있다. 예로서, 상기 복수의 오목부(R1, R2, …)의 폭(w5)은 8 마이크로 미터 내지 25 마이크로 미터로 제공될 수도 있다.
예로서, 상기 제1 오목부(R1)는 상기 제1 발광구조물(P1)의 하부에 원형의 수평 단면을 갖는 홀 형상으로 제공될 수 있다. 또한, 상기 제2 오목부(R2)는 상기 제2 발광구조물(P2)의 하부에 원형의 수평 단면을 갖는 홀 형상으로 제공될 수 있다.
실시 예에 의하면, 도 30에 도시된 바와 같이, 상기 복수의 오목부(R1, R2, …)의 상부 면은 예로서 볼록 렌즈 형상으로 제공될 수 있다. 상기 복수의 오목부(R1, R2, …)의 상부 면은 예로서 상기 기판(2105)의 상부 면에 대해 볼록 렌즈 형상으로 제공될 수 있다. 이에 따라, 상기 복수의 오목부(R1, R2, …)는 상기 복수의 발광 애퍼쳐(2130a, 2130b, …)로부터 방출되는 빛을 확산시킬 수 있게 된다.
실시 예에 따른 반도체 소자는 IR 가열기(heater) 등에 유용하게 적용될 수 있다. 또한, 실시 예에 따른 반도체 소자는 CCTV용 IR 조명(illumination) 등에 유용하게 적용될 수 있다. 실시 예에 따른 반도체 소자는 넓은 영역에 조사가 필요한 제품에 유용하게 적용될 수 있다.
한편, 도 31은 본 발명의 실시 예에 따른 반도체 소자의 또 다른 예를 나타낸 도면이다. 도 31은 도 24에 도시된 실시 예에 따른 반도체 소자의 D-D 선에 따른 단면도이다.
그러면, 도 31을 참조하여 실시 예에 따른 반도체 소자의 또 다른 예를 설명하도록 한다. 도 31을 참조하여 실시 예에 따른 반도체 소자를 설명함에 있어, 이상에서 설명된 내용과 중복되는 사항에 대해서는 설명이 생략될 수 있다.
실시 예에 따른 반도체 소자는, 도 31에 도시된 바와 같이, 하부 면에 요철 구조가 제공된 기판(2105)을 포함할 수 있다. 상기 기판(2105)은 하부 면에 제공된 복수의 오목부(R1, R2, …)를 포함할 수 있다. 상기 기판(2105)은 예로서 제1 오목부(R1), 제2 오목부(R2)를 포함할 수 있다.
상기 복수의 오목부(R1, R2, …)는 상기 기판(2105)의 하부 면에서 상부 방향으로 리세스되어 제공될 수 있다. 상기 복수의 오목부(R1, R2, …)는 각각 대응되는 상기 복수의 발광구조물(P1, P2, …)과 중첩되어 배치될 수 있다. 상기 복수의 오목부(R1, R2, …)는 각각 대응되는 상기 복수의 발광구조물(P1, P2, …)과 상기 기판(2105)의 상부 면에 수직한 방향에서 서로 중첩되어 배치될 수 있다.
실시 예에 의하면, 상기 제1 오목부(R1)의 폭은 상기 제1 발광구조물(P1)에 제공된 상기 제1 발광 애퍼쳐(2130a)의 폭에 대응되어 제공될 수 있다. 또한, 상기 제1 오목부(R1)의 폭은 상기 제1 발광구조물(P1)에 제공된 상기 제1 발광 애퍼쳐(2130a)의 직경에 대응되어 제공될 수 있다. 예로서, 상기 제1 발광 애퍼쳐(2130a)는 상기 제1 발광구조물(P1)의 하부 면에 수직한 방향으로 빛이 방출되는 영역으로 정의될 수 있다.
또한, 상기 제2 오목부(R2)의 폭은 상기 제2 발광구조물(P2)에 제공된 상기 제2 발광 애퍼쳐(2130b)의 폭에 대응되어 제공될 수 있다. 상기 제2 오목부(R2)의 폭은 상기 제2 발광구조물(P2)에 제공된 상기 제2 발광 애퍼쳐(2130b)의 폭에 대응되어 제공될 수 있다. 예로서, 상기 제2 발광 애퍼쳐(2130b)는 상기 제2 발광구조물(P2)의 하부 면에 수직한 방향으로 빛이 방출되는 영역으로 정의될 수 있다.
상기 기판(2105)의 두께(t5)는 수십 마이크로 미터 내지 수백 마이크로 미터로 제공될 수 있다. 상기 기판(2105)의 두께(t5)는 예로서 100 마이크로 미터 내지 110 마이크로 미터로 제공될 수 있다.
상기 제1 오목부(R1)와 상기 제2 오목부(R2)의 깊이(t8)는 수 마이크로 미터 내지 수십 마이크로 미터로 제공될 수 있다. 예로서, 상기 제1 오목부(R1)와 상기 제2 오목부(R2)의 깊이(t8)는 5 마이크로 미터 내지 20 마이크로 미터로 제공될 수 있다.
또한, 상기 제1 오목부(R1)와 상기 제2 오목부(R2)의 폭(w6)은 수십 마이크로 미터로 제공될 수 있다. 상기 제1 오목부(R1)와 상기 제2 오목부(R2)의 폭(w6)은 예로서 6 마이크로 미터 내지 15 마이크로 미터로 제공될 수 있다.
다른 실시 예에 의하면, 상기 복수의 오목부(R1, R2, …)의 폭(w6)은 상기 복수의 발광 애퍼쳐(2130a, 2130b, …)의 직경에 비하여 수 마이크로 미터 더 크게 제공될 수도 있다. 예로서, 상기 복수의 오목부(R1, R2, …)의 폭(w6)은 8 마이크로 미터 내지 25 마이크로 미터로 제공될 수도 있다.
예로서, 상기 제1 오목부(R1)는 상기 제1 발광구조물(P1)의 하부에 관통홀의 형상으로 제공될 수 있다. 또한, 상기 제2 오목부(R2)는 상기 제2 발광구조물(P2)의 하부에 관통홀의 형상으로 제공될 수 있다.
실시 예에 의하면, 도 31에 도시된 바와 같이, 상기 복수의 오목부(R1, R2, …)의 상부 면은 예로서 오목 렌즈 형상으로 제공될 수 있다. 상기 복수의 오목부(R1, R2, …)의 상부 면은 예로서 상기 기판(2105)의 상부 면에 대해 오목 렌즈 형상으로 제공될 수 있다. 이에 따라, 상기 복수의 오목부(R1, R2, …)는 상기 복수의 발광 애퍼쳐(2130a, 2130b, …)로부터 방출되는 빛을 집광시킬 수 있게 된다.
실시 예에 따른 반도체 소자는 하부에 광학계가 배치되는 제품에 유용하게 적용될 수 있다. 예로서, 반도체 소자의 하부에 회절광학소자(DOE) 또는 마이크로 렌즈(micro lens) 등의 광학계가 배치되는 경우, 반도체 소자로부터 방출되는 빔의 각도(angle)를 작게 제공할 수 있으므로 광학계와의 매칭(matching) 효율이 향상될 수 있게 된다. 실시 예에 따른 반도체 소자는 일정한 화각 구현이 필요한 3차원 움직임 인식 제품 등에 유용하게 적용될 수 있다.
다음으로, 도 32 내지 도 35를 참조하여 본 발명의 실시 예에 따른 반도체 소자를 설명하기로 한다. 도 32는 본 발명의 실시 예에 따른 반도체 소자를 나타낸 도면이고, 도 33은 도 32에 도시된 실시 예에 따른 반도체 소자의 A-A 선에 따른 단면도이고, 도 34는 도 32에 도시된 실시 예에 따른 반도체 소자의 B-B 선에 따른 단면도이고, 도 35는 도 32에 도시된 실시 예에 따른 반도체 소자의 C-C 선에 따른 단면도이다.
한편, 이해를 돕기 위해, 도 32를 도시함에 있어, 하부에 위치된 구성요소들의 배치관계가 쉽게 파악될 수 있도록 상부에 배치된 제1 본딩패드(3155)와 제2 본딩패드(3165)는 투명으로 처리되었다.
본 발명의 실시 예에 따른 반도체 소자(3200)는, 도 32 내지 도 35에 도시된 바와 같이, 복수의 발광구조물(P1, P2, P3, P4, P5, …), 제1 전극(3150), 제2 전극(3160), 제1 본딩패드(3155), 제2 본딩패드(3165)를 포함할 수 있다.
실시 예에 따른 반도체 소자(3200)는 수직 캐비티 표면 방출 레이저(VCSEL)일 수 있으며, 복수의 발광구조물(P1, P2, P3, P4, P5, …)에서 생성된 빛을 예를 들어 15도 내지 25도 정도의 빔 화각으로 방출할 수 있다. 상기 복수의 발광구조물(P1, P2, P3, P4, P5, …) 각각은 제1 도전형 DBR(Distributed Bragg Reflector)층, 활성층, 제2 도전형 DBR층을 포함할 수 있다. 상기 복수의 발광구조물(P1, P2, P3, P4, P5, …) 각각은 유사한 구조로 형성될 수 있으며, 도 32에 표시된 A-A 선, B-B 선, C-C 선에 따른 단면을 이용하여 실시 예에 따른 반도체 소자(3200)를 설명한다.
실시 예에 따른 반도체 소자(3200)는, 도 32 및 도 33에 도시된 바와 같이, 복수의 발광구조물(P1, P2, P3, P4, P5, …)을 포함할 수 있다. 상기 복수의 발광구조물(P1, P2, P3, P4, P5, …) 중에서 일부 발광구조물(P3, P4, …)이 배치된 영역 상부에는 상기 제1 본딩패드(3155)가 배치될 수 있다. 또한, 상기 복수의 발광구조물(P1, P2, P3, P4, P5, …) 중에서 일부 발광구조물(P1, P2, P5, …)이 배치된 영역 상부에는 상기 제2 본딩패드(3165)가 배치될 수 있다.
상기 제1 본딩패드(3155)와 상기 제2 본딩패드(3165)는 서로 이격되어 배치될 수 있다. 상기 제1 본딩패드(3155)는 상기 제1 전극(3150)에 전기적으로 연결될 수 있다. 상기 제1 본딩패드(3155) 아래에 상기 제1 전극(3150)이 배치될 수 있다. 예로서, 상기 제1 본딩패드(3155)의 하부 면이 상기 제1 전극(3150)의 상부 면에 직접 접촉되어 배치될 수 있다. 상기 제1 전극(3150)은 상기 복수의 발광구조물(P1, P2, P3, P4, P5, …)의 제1 도전형 DBR층에 전기적으로 연결될 수 있다.
상기 제2 본딩패드(3165)는 상기 제2 전극(3160)에 전기적으로 연결될 수 있다. 상기 제2 본딩패드(3165) 아래에 상기 제2 전극(3160)이 배치될 수 있다. 예로서, 상기 제2 본딩패드(3165)의 하부 면이 상기 제2 전극(3160)의 상부 면에 직접 접촉되어 배치될 수 있다. 상기 제2 전극(3160)은 상기 복수의 발광구조물(P1, P2, P3, P4, P5, …)의 제2 도전형 DBR층에 전기적으로 연결될 수 있다.
실시 예에 의하면, 상기 제1 전극(3150)은 상기 제1 본딩패드(3155) 아래와 상기 제2 본딩패드(3165) 아래에 모두 배치될 수 있다. 또한, 상기 제2 전극(3160)은 상기 제1 본딩패드(3155) 아래와 상기 제2 본딩패드(3165) 아래에 모두 배치될 수 있다. 상기 제1 전극(3150)과 상기 제1 본딩패드(3155) 간의 전기적 연결관계 및 상기 제2 전극(3160)과 상기 제2 본딩패드(3165) 간의 전기적 연결관계는 뒤에서 더 설명하기로 한다.
먼저, 도 32 및 도 33을 참조하여, 상기 제2 본딩패드(3165) 아래에 배치된 P1 발광구조물과 P2 발광구조물을 중심으로 실시 예에 따른 반도체 소자(3200)를 설명하기로 한다. 도 33은 도 32에 도시된 실시 예에 따른 반도체 소자의 A-A 선에 따른 단면도이다.
실시 예에 따른 반도체 소자(3200)는 상기 제2 본딩패드(3165) 아래에 배치된 복수의 발광구조물(P1, P2, …)을 포함할 수 있다. 상기 복수의 발광구조물(P1, P2, …)은 빛을 방출하는 발광 애퍼쳐(3130a, 3130b, …)를 각각 포함할 수 있다. 상기 복수의 발광구조물(P1, P2, …)은 서로 이격되어 배치될 수 있다. 예로서, 상기 발광 애퍼쳐(3130a, 3130b, …)는 수 마이크로 미터 내지 수십 마이크로 미터의 직경으로 제공될 수 있다.
상기 P1 발광구조물은 제1 도전형의 제1 DBR층(3110a), 제2 도전형의 제2 DBR층(3120a), 제1 활성층(3115a)을 포함할 수 있다. 상기 제1 활성층(3115a)은 상기 제1 DBR층(3110a)과 상기 제2 DBR층(3120a) 사이에 배치될 수 있다. 예로서, 상기 제1 활성층(3115a)이 상기 제1 DBR층(3110a) 위에 배치되고, 상기 제2 DBR층(3120a)이 상기 제1 활성층(3115a) 위에 배치될 수 있다. 상기 P1 발광구조물은 상기 제1 활성층(3115a)과 상기 제2 DBR층(3120a) 사이에 배치된 제1 애퍼쳐층(3117a)을 더 포함할 수 있다.
상기 P2 발광구조물은 제1 도전형의 제3 DBR층(3110b), 제2 도전형의 제4 DBR층(3120b), 제2 활성층(3115b)을 포함할 수 있다. 상기 제2 활성층(3115b)은 상기 제3 DBR층(3110b)과 상기 제4 DBR층(3120b) 사이에 배치될 수 있다. 예로서, 상기 제2 활성층(3115b)이 상기 제3 DBR층(3110b) 위에 배치되고, 상기 제4 DBR층(3120b)이 상기 제2 활성층(3115b) 위에 배치될 수 있다. 상기 P2 발광구조물은 상기 제2 활성층(3115b)과 상기 제4 DBR층(3120b) 사이에 배치된 제2 애퍼쳐층(3117b)을 더 포함할 수 있다.
또한, 상기 P1 발광구조물의 상기 제1 DBR층(3110a)과 상기 P2 발광구조물의 상기 제3 DBR층(3110b) 사이에 제1 도전형 DBR층(3113)이 배치될 수 있다. 상기 제1 DBR층(3110a)과 상기 제3 DBR층(3110b)은 상기 제1 도전형 DBR층(3113)에 의하여 물리적으로 연결될 수 있다. 예로서, 상기 제1 도전형 DBR층(3113)의 상부 면과 상기 제1 DBR층(3110a)의 상부 면이 동일 수평면에 배치될 수 있다. 상기 제1 도전형 DBR층(3113)의 상부 면과 상기 제3 DBR층(3110c)의 상부 면이 동일 수평면에 배치될 수 있다.
또한, 상기 P1 발광구조물의 상기 제1 활성층(3115a)과 상기 P2 발광구조물의 상기 제2 활성층(3115b)은 서로 이격되어 배치될 수 있다. 또한, 상기 P1 발광구조물의 상기 제2 DBR층(3120a)과 상기 P2 발광구조물의 상기 제4 DBR층(3120b)은 서로 이격되어 배치될 수 있다.
실시 예에 따른 반도체 소자(3200)는, 도 32 및 도 33에 도시된 바와 같이, 제1 절연층(3141)을 포함할 수 있다. 상기 제1 절연층(3141)은 상기 P1 발광구조물의 측면에 배치될 수 있다. 상기 제1 절연층(3141)은 상기 P1 발광구조물의 측면 둘레를 감싸도록 배치될 수 있다. 상기 제1 절연층(3141)은 상기 P2 발광구조물의 측면에 배치될 수 있다. 상기 제1 절연층(3141)은 상기 P2 발광구조물의 측면 둘레를 감싸도록 배치될 수 있다.
또한, 상기 제1 절연층(3141)은 상기 P1 발광구조물과 상기 P2 발광구조물 사이에 배치될 수 있다. 상기 제1 절연층(3141)은 상기 제1 도전형 DBR층(3113) 위에 배치될 수 있다.
상기 제1 절연층(3141)은 상기 P1 발광구조물의 상부 면을 노출시킬 수 있다. 상기 제1 절연층(3141)은 상기 P1 발광구조물의 상기 제2 DBR층(3120a)의 상부 면을 노출시킬 수 있다. 상기 제1 절연층(3141)은 상기 P2 발광구조물의 상부 면을 노출시킬 수 있다. 상기 제1 절연층(3141)은 상기 P2 발광구조물의 상기 제4 DBR층(3120b)의 상부 면을 노출시킬 수 있다.
실시 예에 따른 반도체 소자(3200)는, 도 32 및 도 33에 도시된 바와 같이, 제1 전극(3150)을 포함할 수 있다. 상기 제1 전극(3150)은 상기 복수의 발광구조물(P1, P2, P3, P4, P5, …) 둘레에 배치될 수 있다. 상기 제1 전극(3150)은 상기 복수의 발광구조물(P1, P2, P3, P4, P5, …)을 노출시키는 복수의 개구부를 포함할 수 있다. 상기 제1 전극(3150)은 상기 복수의 발광구조물(P1, P2, P3, P4, P5 …)을 이루는 복수의 제1 도전형 DBR층에 공통으로 연결될 수 있다.
상기 제1 전극(3150)은 상기 제1 도전형 DBR층(3113) 위에 배치될 수 있다. 상기 제1 전극(3150)은 상기 제1 DBR층(3110a)과 전기적으로 연결될 수 있다. 상기 제1 전극(3150)은 상기 제3 DBR층(3110b)과 전기적으로 연결될 수 있다. 상기 제1 전극(3150)은 상기 제1 절연층(3141) 아래에 배치될 수 있다. 상기 제1 전극(3150)은 상기 P1 발광구조물과 상기 P2 발광구조물 사이 영역에서 상기 제1 절연층(3141) 아래에 배치될 수 있다. 상기 제1 전극(3150)은 상기 P1 발광구조물과 상기 P2 발광구조물 사이 영역에서 상기 제1 절연층(3141)과 상기 제1 도전형 DBR층(3113) 사이에 배치될 수 있다.
실시 예에 따른 반도체 소자(3200)는, 도 32 및 도 33에 도시된 바와 같이, 제2 전극(3160)을 포함할 수 있다. 상기 제2 전극(3160)은 상기 제1 절연층(3141) 위에 배치될 수 있다. 상기 제2 전극(3160)은 상기 복수의 발광구조물(P1, P2, P3, P4, P5, …)의 상부 면에 배치된 상부전극(3160a)과, 상기 상부전극(3160a)을 연결하는 연결전극(3160b)을 포함할 수 있다. 상기 제2 전극(3160)은 상기 복수의 발광구조물(P1, P2, P3, P4, P5, …)을 이루는 복수의 제2 도전형 DBR층에 공통으로 연결될 수 있다.
상기 제2 전극(3160)은 상기 P1 발광구조물의 측면에 배치될 수 있다. 상기 제2 전극(3160)은 상기 P1 발광구조물의 상부 면 위에 배치될 수 있다. 상기 제2 전극(3160)의 상기 상부전극(3160a)은 상기 P1 발광구조물의 상기 제2 DBR층(3120a) 위에 배치될 수 있다. 상기 제2 전극(3160)의 상기 상부전극(3160a)은 상기 제2 DBR층(3120a)의 상부 면에 직접 접촉되어 배치될 수 있다.
또한, 상기 제2 전극(3160)은 상기 P2 발광구조물의 측면에 배치될 수 있다. 상기 제2 전극(3160)은 상기 P2 발광구조물의 상부 면 위에 배치될 수 있다. 상기 제2 전극(3160)의 상기 상부전극(3160a)은 상기 P2 발광구조물의 상기 제4 DBR층(3120b) 위에 배치될 수 있다. 상기 제2 전극(3160)의 상기 상부전극(3160a)은 상기 제4 DBR층(3120b)의 상부 면에 직접 접촉되어 배치될 수 있다.
상기 제2 전극(3160)은 상기 P1 발광구조물과 상기 P2 발광구조물 사이에 배치될 수 있다. 상기 제2 전극(3160)의 상기 연결전극(3160b)은 상기 P1 발광구조물과 상기 P2 발광구조물 사이 영역에서 상기 제1 절연층(3141) 위에 배치될 수 있다.
실시 예에 따른 상기 제2 전극(3160)은, 도 32에 도시된 바와 같이, 복수의 발광구조물(P1, P2, P3, P4, …)의 상부 면을 연결시킬 수 있다. 상기 제2 전극(3160)은 상기 복수의 발광구조물(P1, P2, P3, P4, …)의 각각의 제2 도전형 DBR층에 물리적으로 연결될 수 있다. 즉, 상기 제2 전극(3160)은 상기 제2 본딩패드(3165) 아래에 배치된 복수의 발광구조물(P1, P2, …)의 상부 면 뿐만 아니라 상기 제1 본딩패드(3155) 아래에 배치된 복수의 발광구조물(P3, P4, …)의 상부 면에도 물리적으로 연결될 수 있다.
예로서, 상기 제2 전극(3160)의 상기 연결전극(3160b)은, 도 32에 도시된 바와 같이, 일정한 선폭을 갖는 선 형상으로 제공될 수 있다. 물론, 적용되는 실시 예에 따라서 상기 제2 전극(3160)의 상기 연결전극(3160b)의 형상은 다양하게 변형될 수 있다.
실시 예에 따른 반도체 소자(3200)는, 도 32 및 도 33에 도시된 바와 같이, 제2 절연층(3142)을 포함할 수 있다. 상기 제2 절연층(3142)은 상기 제2 전극(3160) 위에 배치될 수 있다.
상기 제2 절연층(3142)은 상기 P1 발광구조물의 둘레에 배치될 수 있다. 상기 제2 절연층(3142)은 상기 P1 발광구조물의 둘레에서 상기 제2 전극(3160) 위에 배치될 수 있다. 상기 제2 절연층(3142)은 상기 P2 발광구조물의 둘레에 배치될 수 있다. 상기 제2 절연층(3142)은 상기 P2 발광구조물의 둘레에서 상기 제2 전극(3160) 위에 배치될 수 있다.
또한, 상기 제2 절연층(3142)은 상기 P1 발광구조물과 상기 P2 발광구조물 사이에 배치될 수 있다. 상기 제2 절연층(3142)은 상기 제1 도전형 DBR층(3113) 위에 배치될 수 있다. 상기 제2 절연층(3142)은 상기 P1 발광구조물과 상기 P2 발광구조물 사이에서 상기 제2 전극(3160)의 상기 연결전극(3160b) 위에 배치될 수 있다.
상기 제2 절연층(3142)은 상기 P1 발광구조물의 상부 면에 배치된 상기 제2 전극(3160)의 상부 면을 노출시킬 수 있다. 상기 제2 절연층(3142)은 상기 제2 DBR층(3120a)의 상부 면에 배치된 상기 상부전극(3160a)의 상부 면을 노출시킬 수 있다. 상기 제2 절연층(3142)은 상기 P2 발광구조물의 상부 면에 배치된 상기 제2 전극(3160)의 상부 면을 노출시킬 수 있다. 상기 제2 절연층(3142)은 상기 제4 DBR층(3120b)의 상부 면에 배치된 상기 상부전극(3160a)의 상부 면을 노출시킬 수 있다.
실시 예에 따른 상기 제2 절연층(3142)은, 도 32에 도시된 바와 같이, 상기 제1 본딩패드(3155)가 배치된 영역에서는 복수의 발광구조물(P3, P4, …) 사이에 배치된 상기 제1 전극(3150)의 상부 면이 노출되게 제공될 수 있다. 또한, 상기 제2 절연층(3142)은 상기 제2 본딩패드(3165)가 배치된 영역에서는 복수의 발광구조물(P1, P2, …) 위에 배치된 상기 제2 전극(3160)의 상부 면이 노출되게 제공될 수 있다.
또한, 실시 예에 의하면, 상기 제2 절연층(3142)은, 상기 제2 본딩패드(3165)가 배치된 영역에서, 복수의 발광구조물을 물리적으로 연결하는 상기 제2 전극(3160)의 상부 면이 노출되도록 배치될 수 있다. 이때, 상기 제1 도전형 DBR층(3113)의 상부에 배치된 선 형상의 상기 제2 전극(3160)의 상기 연결전극(3160b)이 선택적으로 노출되도록 상기 제2 절연층(3142)이 배치될 수 있다. 예로서, P1 발광구조물과 P2 발광구조물을 연결하는 상기 연결전극(3160b)의 상부 면 위에는 상기 제2 전극(3160)이 노출되지 않도록 상기 제2 절연층(3142)이 배치될 수 있다. 또한, P1 발광구조물과 P5 발광구조물을 연결하는 상기 연결전극(3160b)의 상부 면이 노출되도록 상기 제2 절연층(3142)이 배치될 수 있다. 상기 제2 절연층(3142)의 형성에 대해서는 실시 예에 따른 반도체 소자 제조방법을 설명하면서 더 살펴 보기로 한다.
실시 예에 따른 반도체 소자(3200)는, 도 32 및 도 33에 도시된 바와 같이, 제1 본딩패드(3155)와 제2 본딩패드(3165)를 포함할 수 있다. 실시 예에 의하면, 상기 제1 본딩패드(3155)는 복수의 발광구조물(P1, P2, P3, P4, P5, …)의 제1 도전형 DBR층에 전기적으로 연결될 수 있다. 상기 제2 본딩패드(3165)는 복수의 발광구조물(P1, P2, P3, P4, P5, …)의 제2 도전형 DBR층에 전기적으로 연결될 수 있다.
상기 제1 본딩패드(3155)는 상기 제2 절연층(3142) 위에 배치될 수 있다. 상기 제1 본딩패드(3155)는 상기 제1 전극(3150)에 전기적으로 연결될 수 있다. 상기 제1 본딩패드(3155)는, 도 32에 도시된 바와 같이, 상기 제1 절연층(3141)과 상기 제2 절연층(3142)을 통하여 노출된 상기 제1 전극(3150)에 연결될 수 있다. 상기 제1 본딩패드(3155)는, P3 발광구조물의 주변과 P4 발광구조물의 주변에서, 상기 제1 절연층(3141)과 상기 제2 절연층(3142)을 통하여 노출된 상기 제1 전극(3150)의 상부 면에 직접 접촉될 수 있다.
상기 제2 본딩패드(3165)는 상기 제2 절연층(3142) 위에 배치될 수 있다. 상기 제2 본딩패드(3165)는 상기 P1 발광구조물의 상부 면에 배치된 상기 제2 전극(3160)에 전기적으로 연결될 수 있다. 상기 제2 본딩패드(3165)는 상기 제2 DBR층(3120a) 위에 배치된 상기 상부전극(3160a)의 상부 면에 직접 접촉되어 배치될 수 있다. 또한, 상기 제2 본딩패드(3165)는 상기 P2 발광구조물의 상부 면에 배치된 상기 제2 전극(3160)에 전기적으로 연결될 수 있다. 상기 제2 본딩패드(3165)는 상기 제4 DBR층(3120b) 위에 배치된 상기 상부전극(3160a)의 상부 면에 직접 접촉되어 배치될 수 있다.
다음으로, 도 32 및 도 35를 참조하여, 상기 제1 본딩패드(3155) 아래에 배치된 P3 발광구조물과 P4 발광구조물을 중심으로 실시 예에 따른 반도체 소자(3200)를 더 살펴 보기로 한다. 도 34는 도 32에 도시된 실시 예에 따른 반도체 소자의 B-B 선에 따른 단면도이다. 도 32 및 도 34를 참조하여 실시 예에 따른 반도체 소자를 설명함에 있어, 이상에서 설명된 내용과 중복되는 사항에 대해서는 설명이 생략될 수 있다.
실시 예에 따른 반도체 소자(3200)는 상기 제1 본딩패드(3155) 아래에 배치된 복수의 발광구조물(P3, P4, …)을 포함할 수 있다. 상기 복수의 발광구조물(P3, P4, …)은 빛을 방출하는 발광 애퍼쳐(3130c, 3130d, …)를 각각 포함할 수 있다. 상기 복수의 발광구조물(P3, P4, …)은 서로 이격되어 배치될 수 있다. 예로서, 상기 발광 애퍼쳐(3130c, 3130d, …)는 수 마이크로 미터 내지 수십 마이크로 미터의 직경으로 제공될 수 있다.
상기 P3 발광구조물은 제1 도전형의 제5 DBR층(3110c), 제2 도전형의 제6 DBR층(3120c), 제3 활성층(3115c)을 포함할 수 있다. 상기 제3 활성층(3115c)은 상기 제5 DBR층(3110c)과 상기 제6 DBR층(3120c) 사이에 배치될 수 있다. 예로서, 상기 제3 활성층(3115c)이 상기 제5 DBR층(3110c) 위에 배치되고, 상기 제6 DBR층(3120c)이 상기 제3 활성층(3115c) 위에 배치될 수 있다. 상기 P3 발광구조물은 상기 제3 활성층(3115c)과 상기 제6 DBR층(3120c) 사이에 배치된 제3 애퍼쳐층(3117c)을 더 포함할 수 있다.
상기 P4 발광구조물은 제1 도전형의 제7 DBR층(3110d), 제2 도전형의 제8 DBR층(3120d), 제4 활성층(3115d)을 포함할 수 있다. 상기 제4 활성층(3115d)은 상기 제7 DBR층(3110d)과 상기 제8 DBR층(3120d) 사이에 배치될 수 있다. 예로서, 상기 제4 활성층(3115d)이 상기 제7 DBR층(3110d) 위에 배치되고, 상기 제8 DBR층(3120d)이 상기 제4 활성층(3115d) 위에 배치될 수 있다. 상기 P4 발광구조물은 상기 제4 활성층(3115d)과 상기 제8 DBR층(3120d) 사이에 배치된 제4 애퍼쳐층(3117d)을 더 포함할 수 있다.
또한, 상기 P3 발광구조물의 상기 제5 DBR층(3110c)과 상기 P4 발광구조물의 상기 제7 DBR층(3110d) 사이에 상기 제1 도전형 DBR층(3113)이 배치될 수 있다. 상기 제5 DBR층(3110c)과 상기 제7 DBR층(3110d)은 상기 제1 도전형 DBR층(3113)에 의하여 물리적으로 연결될 수 있다. 예로서, 상기 제1 도전형 DBR층(3113)의 상부 면과 상기 제5 DBR층(3110c)의 상부 면이 동일 수평면에 배치될 수 있다. 상기 제1 도전형 DBR층(3113)의 상부 면과 상기 제7 DBR층(3110d)의 상부 면이 동일 수평면에 배치될 수 있다.
또한, 상기 P3 발광구조물의 상기 제3 활성층(3115c)과 상기 P4 발광구조물의 상기 제4 활성층(3115d)은 서로 이격되어 배치될 수 있다. 또한, 상기 P3 발광구조물의 상기 제6 DBR층(3120c)과 상기 P4 발광구조물의 상기 제8 DBR층(3120d)은 서로 이격되어 배치될 수 있다.
실시 예에 따른 반도체 소자(3200)는, 도 32 및 도 34에 도시된 바와 같이, 제1 절연층(3141)을 포함할 수 있다. 상기 제1 절연층(3141)은 상기 P3 발광구조물의 측면에 배치될 수 있다. 상기 제1 절연층(3141)은 상기 P3 발광구조물의 측면 둘레를 감싸도록 배치될 수 있다. 상기 제1 절연층(3141)은 상기 P4 발광구조물의 측면에 배치될 수 있다. 상기 제1 절연층(3141)은 상기 P4 발광구조물의 측면 둘레를 감싸도록 배치될 수 있다.
또한, 상기 제1 절연층(3141)은 상기 P3 발광구조물과 상기 P4 발광구조물 사이에 배치될 수 있다. 상기 제1 절연층(3141)은 상기 제1 도전형 DBR층(3113) 위에 배치될 수 있다.
상기 제1 절연층(3141)은 상기 P3 발광구조물의 상부 면을 노출시킬 수 있다. 상기 제1 절연층(3141)은 상기 P3 발광구조물의 상기 제6 DBR층(3120c)의 상부 면을 노출시킬 수 있다. 상기 제1 절연층(3141)은 상기 P4 발광구조물의 상부 면을 노출시킬 수 있다. 상기 제1 절연층(3141)은 상기 P4 발광구조물의 상기 제8 DBR층(3120d)의 상부 면을 노출시킬 수 있다.
실시 예에 따른 반도체 소자(3200)는, 도 32 및 도 34에 도시된 바와 같이, 제1 전극(3150)을 포함할 수 있다. 상기 제1 전극(3150)은 상기 복수의 발광구조물(P3, P4, …) 둘레에 배치될 수 있다. 상기 제1 전극(3150)은 상기 복수의 발광구조물(P3, P4, …)을 노출시키는 복수의 개구부를 포함할 수 있다.
상기 제1 전극(3150)은 상기 제1 도전형 DBR층(3113) 위에 배치될 수 있다. 상기 제1 전극(3150)은 상기 제5 DBR층(3110c)과 전기적으로 연결될 수 있다. 상기 제1 전극(3150)은 상기 제7 DBR층(3110d)과 전기적으로 연결될 수 있다. 상기 제1 전극(3150)은 상기 제1 절연층(3141) 아래에 배치될 수 있다. 상기 제1 전극(3150)은 상기 P3 발광구조물과 상기 P4 발광구조물 사이 영역에서 상기 제1 절연층(3141) 아래에 배치될 수 있다. 상기 제1 전극(3150)은 상기 P3 발광구조물과 상기 P4 발광구조물 사이 영역에서 상기 제1 절연층(3141)과 상기 제1 도전형 DBR층(3113) 사이에 배치될 수 있다.
실시 예에 따른 반도체 소자(3200)는, 도 32 및 도 34에 도시된 바와 같이, 제2 전극(3160)을 포함할 수 있다. 상기 제2 전극(3160)은 상기 제1 절연층(3141) 위에 배치될 수 있다. 상기 제2 전극(3160)은 상기 복수의 발광구조물(P1, P2, P3, P4, P5, …)의 상부 면에 배치된 상부전극(3160a)과, 상기 상부전극(3160a)을 연결하는 연결전극(3160b)을 포함할 수 있다.
상기 제2 전극(3160)은 상기 P3 발광구조물의 측면에 배치될 수 있다. 상기 제2 전극(3160)은 상기 P3 발광구조물의 상부 면 위에 배치될 수 있다. 상기 제2 전극(3160)의 상기 상부전극(3160a)은 상기 P3 발광구조물의 상기 제6 DBR층(3120c) 위에 배치될 수 있다. 상기 제2 전극(3160)의 상기 상부전극(3160a)은 상기 제6 DBR층(3120c)의 상부 면에 직접 접촉되어 배치될 수 있다.
또한, 상기 제2 전극(3160)은 상기 P4 발광구조물의 측면에 배치될 수 있다. 상기 제2 전극(3160)은 상기 P4 발광구조물의 상부 면 위에 배치될 수 있다. 상기 제2 전극(3160)의 상기 상부전극(3160a)은 상기 P4 발광구조물의 상기 제6 DBR층(3120d) 위에 배치될 수 있다. 상기 제2 전극(3160)의 상기 상부전극(3160a)은 상기 제6 DBR층(3120d)의 상부 면에 직접 접촉되어 배치될 수 있다.
상기 제2 전극(3160)은 상기 P3 발광구조물과 상기 P4 발광구조물 사이에 배치될 수 있다. 상기 제2 전극(3160)의 상기 연결전극(3160b)은 상기 P3 발광구조물과 상기 P4 발광구조물 사이 영역에서 상기 제1 절연층(3141) 위에 배치될 수 있다.
실시 예에 따른 상기 제2 전극(3160)은, 도 32에 도시된 바와 같이, 복수의 발광구조물(P1, P2, P3, P4, P5, …)의 상부 면을 연결시킬 수 있다. 상기 제2 전극(3160)은 상기 복수의 발광구조물(P1, P2, P3, P4, P5, …)의 각각의 제2 도전형 DBR층에 물리적으로 연결될 수 있다. 즉, 상기 제2 전극(3160)은 상기 제2 본딩패드(3165) 아래에 배치된 복수의 발광구조물(P1, P2,…)의 상부 면 뿐만 아니라 상기 제1 본딩패드(3155) 아래에 배치된 복수의 발광구조물(P3, P4, …)의 상부 면에도 물리적으로 연결될 수 있다.
예로서, 상기 제2 전극(3160)의 상기 연결전극(3160b)은, 도 32에 도시된 바와 같이, 일정한 선폭을 갖는 선 형상으로 제공될 수 있다. 물론, 적용되는 실시 예에 따라서 상기 제2 전극(3160)의 상기 연결전극(3160b)의 형상은 다양하게 변형될 수 있다.
실시 예에 따른 반도체 소자(3200)는, 도 32 및 도 34에 도시된 바와 같이, 제2 절연층(3142)을 포함할 수 있다. 상기 제2 절연층(3142)은 상기 제2 전극(3160) 위에 배치될 수 있다. 상기 제2 절연층(3142)은 상기 제1 절연층(3141) 위에 배치될 수 있다.
상기 제2 절연층(3142)은 상기 P3 발광구조물의 둘레에 배치될 수 있다. 상기 제2 절연층(3142)은 상기 P3 발광구조물의 둘레에서 상기 제2 전극(3160) 위에 배치될 수 있다. 상기 제2 절연층(3142)은 상기 P4 발광구조물의 둘레에 배치될 수 있다. 상기 제2 절연층(3142)은 상기 P4 발광구조물의 둘레에서 상기 제2 전극(3160) 위에 배치될 수 있다.
또한, 상기 제2 절연층(3142)은 상기 P3 발광구조물과 상기 P4 발광구조물 사이에 배치될 수 있다. 상기 제2 절연층(3142)은 상기 제1 도전형 DBR층(3113) 위에 배치될 수 있다. 상기 제2 절연층(3142)은 상기 P3 발광구조물과 상기 P4 발광구조물 사이에서 상기 제2 전극(3160)의 상기 연결전극(3160b) 위에 배치될 수 있다.
상기 제2 절연층(3142)은 상기 P3 발광구조물의 상부 면에 배치된 상기 제2 전극(3160)의 상부 면 위에도 배치될 수 있다. 상기 제2 절연층(3142)은 상기 제6 DBR층(3120c)의 상부 면에 배치된 상기 상부전극(3160a)의 상부 면 위에도 배치될 수 있다. 상기 제2 절연층(3142)은 상기 P4 발광구조물의 상부 면에 배치된 상기 제2 전극(3160)의 상부 면 위에도 배치될 수 있다. 상기 제2 절연층(3142)은 상기 제8 DBR층(3120d)의 상부 면에 배치된 상기 상부전극(3160a)의 상부 면 위에도 배치될 수 있다.
실시 예에 따른 상기 제2 절연층(3142)은, 도 32에 도시된 바와 같이, 상기 제1 본딩패드(3155)가 배치된 영역에서는 복수의 발광구조물(P3, P4,…) 사이에 배치된 상기 제1 전극(3150)의 상부 면이 노출되게 제공될 수 있다. 또한, 상기 제2 절연층(3142)은 상기 제2 본딩패드(3165)가 배치된 영역에서는 복수의 발광구조물(P1, P2,…) 위에 배치된 상기 제2 전극(3160)의 상부 면이 노출되게 제공될 수 있다.
또한, 실시 예에 의하면, 상기 제2 절연층(3142)은, 상기 제2 본딩패드(3165)가 배치된 영역에서, 복수의 발광구조물을 물리적으로 연결하는 상기 제2 전극(3160)의 상부 면이 노출되도록 배치될 수 있다. 이때, 상기 제1 도전형 DBR층(3113)의 상부에 배치된 선 형상의 상기 제2 전극(3160)의 연결전극(3160b)이 선택적으로 노출되도록 상기 제2 절연층(3142)이 배치될 수 있다. 예로서, P1 발광구조물과 P2 발광구조물을 연결하는 상기 연결전극(3160b)의 상부 면 위에는 상기 제2 전극(3160)이 노출되지 않도록 상기 제2 절연층(3142)이 배치될 수 있다. 또한, P1 발광구조물과 P5 발광구조물을 연결하는 상기 연결전극(3160b)의 상부 면이 노출되도록 상기 제2 절연층(3142)이 배치될 수 있다. 상기 제2 절연층(3142)의 형성에 대해서는 실시 예에 따른 반도체 소자 제조방법을 설명하면서 더 살펴 보기로 한다.
실시 예에 따른 반도체 소자(3200)는, 도 32 및 도 34에 도시된 바와 같이, 제1 본딩패드(3155)와 제2 본딩패드(3165)를 포함할 수 있다. 실시 예에 의하면, 상기 제1 본딩패드(3155)는 복수의 발광구조물(P1, P2, P3, P4, P5, …)의 제1 도전형 DBR층에 전기적으로 연결될 수 있다. 상기 제2 본딩패드(3165)는 복수의 발광구조물(P1, P2, P3, P4, P5, …)의 제2 도전형 DBR층에 전기적으로 연결될 수 있다.
상기 제1 본딩패드(3155)는 상기 제2 절연층(3142) 위에 배치될 수 있다. 상기 제1 본딩패드(3155)는 상기 제1 전극(3150)에 전기적으로 연결될 수 있다. 상기 제1 본딩패드(3155)는, 도 32에 도시된 바와 같이, 상기 제1 절연층(3141)과 상기 제2 절연층(3142)을 통하여 노출된 상기 제1 전극(3150)에 연결될 수 있다. 실시 예에 따른 상기 제1 본딩패드(3155)와 상기 제1 전극(3150) 간의 전기적인 연결에 대해서는 뒤에서 도 35를 참조하여 더 살펴 보기로 한다.
상기 제2 본딩패드(3165)는 상기 제2 절연층(3142) 위에 배치될 수 있다. 상기 제2 본딩패드(3165)는 상기 P3 발광구조물의 상부 면과 상기 P4 발광구조물의 상부 면에 배치된 상기 제2 전극(3160)에 전기적으로 연결될 수 있다.
다음으로, 도 32 및 도 35를 참조하여, 상기 제1 본딩패드(3155) 아래에 배치된 P3 발광구조물을 중심으로 실시 예에 따른 반도체 소자(3200)를 더 살펴 보기로 한다. 도 35는 도 32에 도시된 실시 예에 따른 반도체 소자의 C-C 선에 따른 단면도이다. 도 32 및 도 35를 참조하여 실시 예에 따른 반도체 소자를 설명함에 있어, 이상에서 설명된 내용과 중복되는 사항에 대해서는 설명이 생략될 수 있다.
실시 예에 따른 반도체 소자(3200)는 상기 제1 본딩패드(3155) 아래에 배치된 복수의 발광구조물(P3, P4, …)을 포함할 수 있다. 실시 예에 따른 P3 발광구조물은 제1 도전형의 제5 DBR층(3110c), 제2 도전형의 제6 DBR층(3120c), 제3 활성층(3115c)을 포함할 수 있다.
실시 예에 따른 반도체 소자(3200)는, 도 35에 도시된 바와 같이, 상기 제5 DBR층(3110c)로부터 상기 P3 발광구조물의 둘레 방향으로 연장되어 배치된 제1 도전형 DBR층(3113)을 포함할 수 있다. 상기 제1 도전형 DBR층(3113)은 상기 제5 DBR층(3110c)과 물리적으로 연결될 수 있다. 예로서, 상기 제1 도전형 DBR층(3113)의 상부 면과 상기 제5 DBR층(3110c)의 상부 면이 동일 수평면에 배치될 수 있다.
또한, 실시 예에 따른 반도체 소자(3200)는, 도 32 및 도 35에 도시된 바와 같이, 제1 전극(3150)을 포함할 수 있다. 상기 제1 전극(3150)은 P3 발광구조물의 둘레와 P4 발광구조물의 둘레에 배치될 수 있다. 상기 제1 전극(3150)은 상기 복수의 발광구조물(P1, P2, P3, P4, P5, …)을 노출시키는 복수의 개구부를 포함할 수 있다.
상기 제1 전극(3150)은 상기 제1 도전형 DBR층(3113) 위에 배치될 수 있다. 상기 제1 전극(3150)은 상기 제5 DBR층(3110c)과 전기적으로 연결될 수 있다. 상기 제1 전극(3150)은 상기 P3 발광구조물 둘레에서 상기 제1 도전형 DBR층(3113) 위에 배치될 수 있다.
실시 예에 따른 반도체 소자(3200)는, 도 32 및 도 35에 도시된 바와 같이, 제1 절연층(3141)을 포함할 수 있다. 상기 제1 절연층(3141)은 상기 P3 발광구조물의 측면에 배치될 수 있다. 상기 제1 절연층(3141)은 상기 P3 발광구조물의 측면 둘레를 감싸도록 배치될 수 있다. 상기 제1 절연층(3141)은 상기 P3 발광구조물의 상부 면을 노출시킬 수 있다. 상기 제1 절연층(3141)은 상기 P3 발광구조물의 상기 제6 DBR층(3120c)의 상부 면을 노출시킬 수 있다. 상기 제1 절연층(3141)은 상기 제1 전극(3150) 위에 배치될 수 있다.
한편, 실시 예에 따른 반도체 소자(3200)에 의하면, 도 35에 도시된 바와 같이, 상기 제1 절연층(3141)은 상기 제1 전극(3150)의 일부 영역을 노출시킬 수 있다. 상기 제1 절연층(3141)은 상기 P3 발광구조물의 주변에서 상기 제1 전극(3150)의 상부 면을 노출시키는 개구부를 포함할 수 있다. 상기 제1 절연층(3141)은 상기 P3 발광구조물의 주변에서 상기 제1 도전형 DBR층(3113) 위에 배치된 상기 제1 전극(3150)의 상부 면을 노출시킬 수 있다.
실시 예에 따른 반도체 소자(3200)는, 도 32 및 도 35에 도시된 바와 같이, 제2 전극(3160)을 포함할 수 있다. 상기 제2 전극(3160)은 상기 복수의 발광구조물(P1, P2, P3, P4, P5, …)의 제2 도전형 DBR층에 전기적으로 연결될 수 있다. 상기 제2 전극(3160)은 상기 복수의 발광구조물(P1, P2, P3, P4, P5, …)의 상부 면에 배치된 상부전극(3160a)과, 상기 상부전극(3160a)을 연결하는 연결전극(3160b)을 포함할 수 있다.
상기 제2 전극(3160)은 상기 P3 발광구조물의 상부 면 위에 배치될 수 있다. 상기 제2 전극(3160)의 상기 상부전극(3160a)은 상기 P3 발광구조물의 상기 제6 DBR층(3120c) 위에 배치될 수 있다. 상기 제2 전극(3160)의 상기 상부전극(3160a)은 상기 제6 DBR층(3120c)의 상부 면에 직접 접촉되어 배치될 수 있다.
실시 예에 따른 상기 제2 전극(3160)의 상기 연결전극(3160b)은, 도 32에 도시된 바와 같이, 복수의 발광구조물(P1, P2, P3, P4, P5, …)의 상부 면을 연결시킬 수 있다. 상기 제2 전극(3160)은 상기 복수의 발광구조물(P1, P2, P3, P4, P5, …)의 각각의 제2 도전형 DBR층에 물리적으로 연결될 수 있다. 즉, 상기 제2 전극(3160)은 상기 제2 본딩패드(3165) 아래에 배치된 복수의 발광구조물(P1, P2, …)의 상부 면 뿐만 아니라 상기 제1 본딩패드(3155) 아래에 배치된 복수의 발광구조물(P3, P4, …)의 상부 면에도 물리적으로 연결될 수 있다.
예로서, 상기 제2 전극(3160)의 상기 연결전극(3160b)은, 도 32에 도시된 바와 같이, 일정한 선폭을 갖는 선 형상으로 제공될 수 있다. 물론, 적용되는 실시 예에 따라서 상기 제2 전극(3160)의 상기 연결전극(3160b)의 형상은 다양하게 변형될 수 있다.
실시 예에 따른 반도체 소자(3200)는, 도 32 및 도 35에 도시된 바와 같이, 제2 절연층(3142)을 포함할 수 있다. 상기 제2 절연층(3142)은 상기 제2 전극(3160) 위에 배치될 수 있다. 상기 제2 절연층(3142)은 상기 제1 절연층(3141) 위에 배치될 수 있다.
상기 제2 절연층(3142)은 상기 P3 발광구조물의 둘레에 배치될 수 있다. 상기 제2 절연층(3142)은 상기 P3 발광구조물의 둘레에서 상기 제1 절연층(3141) 위에 배치될 수 있다. 상기 제2 절연층(3142)은 상기 P3 발광구조물 위에 배치될 수 있다. 상기 제2 절연층(3142)은 상기 제6 DBR층(3120c) 위에 배치된 상기 제2 전극(3160) 위에 배치될 수 있다.
한편, 실시 예에 따른 반도체 소자(3200)에 의하면, 도 35에 도시된 바와 같이, 상기 제2 절연층(3142)은 상기 제1 전극(3150)의 일부 영역을 노출시키는 개구부를 포함할 수 있다. 상기 제2 절연층(3142)은 상기 P3 발광구조물의 주변에서 상기 제1 전극(3150)의 상부 면을 노출시킬 수 있다. 상기 제2 절연층(3142)은 상기 P3 발광구조물의 주변에서 상기 제1 도전형 DBR층(3113) 위에 배치된 상기 제1 전극(3150)의 상부 면을 노출시킬 수 있다. 예로서, 상기 제2 절연층(3142)에 의하여 제공되는 상기 개구부는 상기 연결전극(3160b) 간의 사이 영역 위에 배치될 수 있다.
실시 예에 따른 상기 제2 절연층(3142)은, 도 32 및 도 35에 도시된 바와 같이, 상기 제1 본딩패드(3155)가 배치된 영역에서는 복수의 발광구조물(P3, P4, …) 사이에 배치된 상기 제1 전극(3150)의 상부 면이 노출될 수 있도록 제공된다. 또한, 상기 제2 절연층(3142)은 상기 제2 본딩패드(3165)가 배치된 영역에서는 복수의 발광구조물(P1, P2, …) 위에 배치된 상기 제2 전극(3160)의 상부 면이 노출될 수 있도록 제공된다.
또한, 실시 예에 의하면, 상기 제2 절연층(3142)은, 상기 제2 본딩패드(3165)가 배치된 영역에서, 복수의 발광구조물을 물리적으로 연결하는 상기 제2 전극(3160)의 상부 면이 노출되도록 배치될 수 있다. 이때, 상기 제1 도전형 DBR층(3113)의 상부에 배치된 선 형상의 상기 제2 전극(3160)의 상기 연결전극(3160b)이 선택적으로 노출되도록 상기 제2 절연층(3142)이 배치될 수 있다. 예로서, P1 발광구조물과 P2 발광구조물을 연결하는 상기 연결전극(3160b)의 상부 면 위에는 상기 제2 전극(3160)이 노출되지 않도록 상기 제2 절연층(3142)이 배치될 수 있다. 또한, P1 발광구조물과 P5 발광구조물을 연결하는 상기 연결전극(3160b)의 상부 면이 노출되도록 상기 제2 절연층(3142)이 배치될 수 있다. 상기 제2 절연층(3142)의 형성에 대해서는 실시 예에 따른 반도체 소자 제조방법을 설명하면서 더 살펴 보기로 한다.
실시 예에 따른 반도체 소자(3200)는, 도 32 및 도 35에 도시된 바와 같이, 제1 본딩패드(3155)와 제2 본딩패드(3165)를 포함할 수 있다. 실시 예에 의하면, 상기 제1 본딩패드(3155)는 복수의 발광구조물(P1, P2, P3, P4, P5, …)의 제1 도전형 DBR층에 전기적으로 연결될 수 있다. 상기 제2 본딩패드(3165)는 복수의 발광구조물(P1, P2, P3, P4, P5, …)의 제2 도전형 DBR층에 전기적으로 연결될 수 있다.
상기 제1 본딩패드(3155)는 상기 제2 절연층(3142) 위에 배치될 수 있다. 상기 제1 본딩패드(3155)는 상기 제1 전극(3150)에 전기적으로 연결될 수 있다. 상기 제1 본딩패드(3155)는, 도 32 및 도 35에 도시된 바와 같이, 상기 P3 발광구조물 위에 배치될 수 있다. 상기 제1 본딩패드(3155)는 상기 제1 절연층(3141)과 상기 제2 절연층(3142)에 의하여 제공된 개구부를 통하여 상기 제1 전극(3150)에 연결될 수 있다. 예로서, 상기 제1 절연층(3141)과 상기 제2 절연층(3142)에 의하여 제공되는 개구부는 상기 연결전극(3160b) 간의 사이 영역에 배치될 수 있다.
상기 제1 본딩패드(3155)는 상기 P3 발광구조물의 주변에서 상기 제1 도전형 DBR층(3113) 위에 배치된 상기 제1 전극(3150)에 연결될 수 있다. 상기 제1 본딩패드(3155)는 상기 제1 도전형 DBR층(3113) 위에 배치된 상기 제1 전극(3150)의 상부 면에 직접 접촉되어 배치될 수 있다. 예로서, 상기 제1 본딩패드(3155)의 하부 면이 상기 제1 도전형 DBR층(3113) 위에 배치된 상기 제1 전극(3150)의 상부 면에 직접 접촉되어 배치될 수 있다.
상기 제2 본딩패드(3165)는 상기 제2 절연층(3142) 위에 배치될 수 있다. 상기 제2 본딩패드(3165)는 상기 P3 발광구조물의 상부 면에 배치된 상기 제2 전극(3160)에 전기적으로 연결될 수 있다. 예로서, 상기 제2 본딩패드(3165)의 하부 면이 상기 P3 발광구조물 위에 배치된 상기 상부전극(3160a)의 상부 면에 직접 접촉되어 배치될 수 있다.
그러면, 도 32, 도 33 및 도 35를 참조하여, 상기 제1 본딩패드(3155) 아래에 배치된 P3 발광구조물과 상기 제2 본딩패드(3165) 아래에 배치된 P1 발광구조물을 중심으로 실시 예에 따른 반도체 소자(3200)를 더 살펴 보기로 한다. 이하 설명에서, 이상에서 설명된 내용과 중복되는 사항에 대해서는 설명이 생략될 수 있다.
실시 예에 따른 반도체 소자(3200)는, 도 32 및 도 35에 도시된 바와 같이, 상기 제1 본딩패드(3155) 아래에 배치된 복수의 발광구조물(P3, P4, …)을 포함할 수 있다. 실시 예에 따른 상기 P3 발광구조물은 제1 도전형의 제5 DBR층(3110c), 제2 도전형의 제6 DBR층(3120c), 제3 활성층(3115c)을 포함할 수 있다.
실시 예에 따른 반도체 소자(3200)는, 도 32 및 도 33에 도시된 바와 같이, 상기 제2 본딩패드(3165) 아래에 배치된 복수의 발광구조물(P1, P2, …)을 포함할 수 있다. 실시 예에 따른 상기 P1 발광구조물은 제1 도전형의 제1 DBR층(3110a), 제2 도전형의 제2 DBR층(3120a), 제1 활성층(3115a)을 포함할 수 있다.
또한, 실시 예에 따른 반도체 소자(3200)는 제1 전극(3150)과 제2 전극(3160)을 포함할 수 있다. 상기 제1 전극(3150)은 상기 복수의 발광구조물(P1, P2, P3, P4, P5, …)을 노출시키는 복수의 개구부를 포함할 수 있다. 상기 제2 전극(3160)은 상기 복수의 발광구조물(P1, P2, P3, P4, P5, …)의 상부 면에 배치된 상부전극(3160a)과, 상기 상부전극(3160a)을 연결하는 연결전극(3160b)을 포함할 수 있다.
상기 제1 전극(3150)은 상기 제1 DBR층(3110a)과 상기 제5 DBR층(3110c)에 전기적으로 연결될 수 있다. 상기 제1 전극(3150)은 상기 P1 발광구조물 둘레에 배치될 수 있다. 상기 제1 전극(3150)은 상기 P3 발광구조물 둘레에 배치될 수 있다. 상기 제1 전극(3150)은 상기 P1 발광구조물과 상기 P3 발광구조물 사이에 배치될 수 있다.
상기 제2 전극(3160)은 상기 제2 DBR층(3120a)과 상기 제6 DBR층(3120c)에 전기적으로 연결될 수 있다. 상기 제2 전극(3160)은 상기 P1 발광구조물의 측면에 배치될 수 있다. 상기 제2 전극(3160)은 상기 제2 DBR층(3120a)의 상부 면에 배치될 수 있다. 예로서, 상기 상부전극(3160a)의 하부 면이 상기 제2 DBR층(3120a)의 상부 면에 직접 접촉되어 배치될 수 있다. 상기 제2 전극(3160)은 상기 제6 DBR층(3120c)의 상부 면에 배치될 수 있다. 예로서, 상기상부전극(3160a)의 하부 면이 상기 제6 DBR층(3120c)의 상부 면에 직접 접촉되어 배치될 수 있다.
실시 예에 따른 상기 제1 본딩패드(3155)는, 도 32 및 도 35에 도시된 바와 같이, 상기 P3 발광구조물 위에 배치될 수 있다. 상기 제1 본딩패드(3155)는 상기 제1 전극(3150)에 전기적으로 연결될 수 있다. 예로서, 상기 제1 본딩패드(3155)의 하부 면이 상기 제1 전극(3150)의 상부 면에 직접 접촉되어 배치될 수 있다.
실시 예에 따른 상기 제2 본딩패드(3165)는, 도 32 및 도 34에 도시된 바와 같이, 상기 P1 발광구조물 위에 배치될 수 있다. 상기 제2 본딩패드(3165)는 상기 제2 전극(3160)에 전기적으로 연결될 수 있다. 예로서, 상기 제2 본딩패드(3165)의 하부 면이 상기 제2 전극(3160)의 상부 면에 직접 접촉되어 배치될 수 있다.
한편, 실시 예에 따른 상기 제2 전극(3160)은, 도 33에 도시된 바와 같이, 상기 제2 DBR층(3120a)의 상부 면에 접촉되어 배치될 수 있다. 예로서, 상기 제2 전극(3160)의 상기 상부전극(3160a)의 하부 면이 상기 제2 DBR층(3120a)의 상부 면에 직접 접촉되어 배치될 수 있다. 또한, 실시 예에 따른 상기 제2 전극(3160)은, 도 35에 도시된 바와 같이, 상기 제6 DBR층(3120c)의 상부 면에 접촉되어 배치될 수 있다. 예로서, 상기 제2 전극(3160)의 상기 상부전극(3160a)의 하부 면이 상기 제6 DBR층(3120c)의 상부 면에 직접 접촉되어 배치될 수 있다.
또한, 상기 제2 전극(3160)은, 도 32 및 도 33에 도시된 바와 같이, 상기 P1 발광구조물과 상기 P3 발광구조물 사이에서 상기 제1 전극(3150) 위에 배치될 수 있다. 상기 제2 전극(3160)은 상기 P1 발광구조물 주변에서 상기 제1 전극(3150) 위에 배치될 수 있다. 상기 연결전극(3160b)은 상기 P1 발광구조물 주변에서 상기 제1 전극(3150) 위에 배치될 수 있다. 상기 제2 전극(3160)은 상기 P1 발광구조물 주변에서 상기 제1 도전형 DBR층(3113) 위에 배치될 수 있다. 상기 연결전극(3160b)은 상기 P1 발광구조물 주변에서 상기 제1 도전형 DBR층(3113) 위에 배치될 수 있다.
상기 제1 도전형 DBR층(3113)은 상기 제1 DBR층(3110a)과 상기 제5 DBR층(3110c)을 물리적으로 연결할 수 있다. 상기 제1 전극(3150)은 상기 제1 도전형 DBR층(3113)의 상부 면에 접촉되어 배치될 수 있다. 예로서, 상기 제1 전극(3150)의 하부 면이 상기 제1 도전형 DBR층(3113)의 상부 면에 직접 접촉되어 배치될 수 있다.
실시 예에 의하면, 상기 제1 도전형 DBR층(3113)이 제공된 영역에서, 상기 제1 본딩패드(3155)는 상기 제1 전극(3150)의 상부 면에 접촉되어 배치될 수 있다. 예로서, 상기 제1 도전형 DBR층(3113)이 제공된 영역에서, 상기 제1 본딩패드(3155)의 하부 면이 상기 제1 전극(3150)의 상부 면에 직접 접촉되어 배치될 수 있다.
상기 제1 본딩패드(3155)는 상기 제1 절연층(3141)과 상기 제2 절연층(3142)에 의하여 제공된 개구부를 통하여 상기 제1 전극(3150)의 상부 면에 직접 접촉될 수 있다. 예로서, 상기 제1 절연층(3141)과 상기 제2 절연층(3142)에 의하여 제공되는 개구부는 상기 연결전극(3160b) 간의 사이 영역에 배치될 수 있다.
한편, 실시 예에 따른 반도체 소자(3200)는, 도 32 내지 도 35에 도시된 바와 같이, 기판(3105)을 더 포함할 수 있다. 상기 기판(3105) 위에 복수의 발광구조물(P1, P2, P3, P4, P5, …)이 배치될 수 있다. 예로서, 상기 기판(3105)은 상기 복수의 발광구조물(P1, P2, P3, P4, P5, …)이 성장될 수 있는 성장기판일 수 있다. 예로서, 상기 기판(3105)은 진성 반도체 기판일 수 있다.
실시 예에 따른 반도체 소자(3200)에 의하면, 상기 제1 본딩패드(3155)와 상기 제2 본딩패드(3165)를 통하여 상기 복수의 발광구조물(P1, P2, P3, P4, P5, …)에 전원이 제공될 수 있다. 그리고, 상기 제1 전극(3150)이 상기 복수의 발광구조물(P1, P2, P3, P4, P5, …)의 제1 도전형 DBR층의 상부 면 위에 배치될 수 있다. 또한, 상기 제2 전극(3160)이 상기 복수의 발광구조물(P1, P2, P3, P4, P5, …)의 제2 도전형 DBR층의 상부 면 위에 배치될 수 있다.
따라서, 실시 예에 의하면, 상기 복수의 발광구조물(P1, P2, P3, P4, P5, …)에 전원이 제공됨에 있어, 상기 기판(3105)의 하부 면을 통해 전원이 인가될 필요가 없다. 종래 반도체 소자에서, 상기 기판의 하부 면을 통해 전원이 인가되어야 하는 경우, 상기 기판(3105)이 반드시 도전성 기판으로 제공되어야 한다. 하지만, 실시 예에 따른 반도체 소자(3200)에 의하면, 상기 기판(3105)은 도전성 기판일 수도 있으며 절연성 기판일 수도 있다. 예로서, 실시 예에 따른 상기 기판(3105)은 진성 반도체 기판으로 제공될 수도 있다.
또한, 상기 기판(3105)은 상기 복수의 발광구조물(P1, P2, P3, P4, P5, …)이 성장기판에서 성장된 후, 성장기판이 제거되고 상기 복수의 발광구조물(P1, P2, P3, P4, P5, …)에 부착된 지지기판일 수 있다.
한편, 실시 예에 따른 반도체 소자(3200)는, 도 32 내지 도 35에 도시된 바와 같이, 상기 반도체 소자(3200)의 하부 방향으로 빛이 방출되도록 구현될 수 있다. 즉, 실시 예에 따른 반도체 소자(3200)에 의하면, 상기 복수의 발광구조물(P1, P2, P3, P4, P5, …)을 이루는 활성층으로부터 제1 도전형 DBR층이 배치된 방향으로 빛이 방출될 수 있다. 상기 복수의 발광구조물(P1, P2, P3, P4, P5, …)을 이루는 활성층으로부터 상기 기판(3105)이 배치된 방향으로 빛이 방출될 수 있다.
실시 예에 의하면, 상기 복수의 발광구조물(P1, P2, P3, P4, P5, …)의 제2 도전형 DBR층의 상부 면에 상기 제2 전극(3160)이 배치되고, 상기 제2 전극(3160) 위에 상기 제2 본딩패드(3165)가 접촉되어 배치된다. 또한, 상기 복수의 발광구조물(P1, P2, P3, P4, P5, …)의 제1 도전형 DBR층의 상부 면에 상기 제1 전극(3150)이 배치되고, 상기 제1 전극(3150) 위에 상기 제1 본딩패드(3155)가 접촉되어 배치된다. 이에 따라, 상기 제1 본딩패드(3155) 및 상기 제2 본딩패드(3165)를 통하여 상기 복수의 발광구조물(P1, P2, P3, P4, P5, …)에서 발생된 열이 외부로 효과적으로 방출될 수 있다.
한편, 일반적인 반도체 소자의 경우, 발광구조물에서 발생된 열에 의하여 전력 변환 효율(PCE: Power Conversion Efficiency)이 많이 저하되는 것으로 알려져 있다. 그리고, 하부에 배치된 기판을 통해 발광구조물에 전원이 제공되는 경우, 일반적으로 기판을 통해 열 방출이 수행된다. 그런데, 기판의 열 전도율이 낮은 편이므로 발광구조물에서 발생된 열을 외부로 방출하는데 어려움이 있다. 예로서, GaAs 기판의 경우 열전도율이 52W/(m*K)로서 낮은 것으로 알려져 있다.
그러나, 실시 예에 의하면, 상기 제1 본딩패드(3155)와 상기 제2 본딩패드(3165)를 통하여 외부 방열 기판 등에 연결될 수 있으므로, 상기 복수의 발광구조물(P1, P2, P3, P4, P5, …)에서 발생된 열을 외부로 효과적으로 방출할 수 있게 된다. 따라서, 실시 예에 의하면, 반도체 소자(3200)에서 발생된 열을 외부로 효과적으로 배출할 수 있으므로 전력 변화 효율(PCE)이 향상될 수 있게 된다.
한편, 실시 예에 따른 반도체 소자(3200)에 의하면, 이상에서 설명된 바와 같이, 상기 반도체 소자(3200)의 하부 방향으로 빛이 방출되도록 구현될 수 있다. 실시 예에 따른 반도체 소자(3200)에 의하면, 상기 복수의 발광구조물(P1, P2, P3, P4, P5, …)의 하부 영역에 제공된 제1 도전형 DBR층의 반사율이 상부 영역에 제공된 제2 도전형 DBR층의 반사율에 비해 더 작게 선택하였다. 이에 따라, 상기 복수의 발광구조물(P1, P2, P3, P4, P5, …)에서 생성된 빛이 상기 반도체 소자(3200)의 기판(3105) 방향으로 방출될 수 있게 된다.
또한, 실시 예에 따른 반도체 소자(3200)에 의하면, 상기 제1 절연층(3141)이 DBR층으로 제공될 수 있다. 실시 예에 따른 반도체 소자(3200)에 의하면, 상기 제2 절연층(3142)이 DBR층으로 제공될 수 있다. 실시 예에 의하면, 상기 제1 절연층(3141)과 상기 제2 절연층(3142) 중에서 적어도 하나가 DBR층으로 제공될 수 있다. 이에 따라, 상기 복수의 발광구조물(P1, P2, P3, P4, P5, …)에서 생성된 빛이 상부에 배치된 상기 제1 절연층(3141)과 상기 제2 절연층(3142)에서 반사되어 하부 방향으로 효과적으로 추출될 수 있게 된다.
예로서, 상기 제1 절연층(3141)과 상기 제2 절연층(3142) 중에서 적어도 하나는, SiO2와 TiO2가 복수의 층으로 적층되어 형성된 DBR층으로 제공될 수 있다. 또한, 상기 제1 절연층(3141)과 상기 제2 절연층(3142) 중에서 적어도 하나는, Ta2O3와 SiO2가 복수의 층으로 적층되어 형성된 DBR층으로 제공될 수 있다. 또한, 상기 제1 절연층(3141)과 상기 제2 절연층(3142) 중에서 적어도 하나는, SiO2와 Si3N4가 복수의 층으로 적층되어 형성된 DBR층으로 제공될 수 있다.
한편, 종래 반도체 소자에서 기판을 통해 발광구조물에 전원을 제공하는 경우, 기판이 전도성이 있어야 한다. 이에 따라, 전도성 반도체 기판이 적용되는 경우, 전도성을 향상시키기 위하여 기판에 도펀트가 첨가된다. 그런데, 기판에 첨가된 도펀트는 방출되는 빛에 대한 흡수 및 산란(Absorption and Scattering) 현상을 발생시키므로 전력 변환 효율(PCE)을 떨어뜨리는 원인이 될 수 있다.
하지만, 실시 예에 따른 반도체 소자(3200)에 의하면, 이상에서 설명된 바와 같이, 상기 기판(3105)이 전도성 기판이 아니어도 되므로, 상기 기판(3105)에 별도의 도펀트가 첨가되지 않아도 된다. 이에 따라, 실시 예에 따른 상기 기판(3105)에 도펀트가 첨가되지 않아도 되므로, 상기 기판(3105)에서 도펀트에 의한 흡수 및 산란이 발생되는 현상을 줄일 수 있게 된다. 따라서, 실시 예에 의하면, 복수의 발광구조물(P1, P2, P3, P4, P5, …)에서 발생된 빛을 하부 방향으로 효과적으로 제공할 수 있게 되며, 전력 변환 효율(PCE)이 향상될 수 있게 된다.
또한, 실시 예에 따른 반도체 소자(3200)는 상기 기판(3105)의 하부 면에 제공된 무반사층을 더 포함할 수 있다. 상기 무반사층은 상기 반도체 소자(3200)에서 방출되는 빛이 상기 기판(3105)의 표면에서 반사되는 것을 방지하고 투과시킴으로써 반사에 의한 광 손실을 개선할 수 있다.
한편, 종래 반도체 소자의 경우, 복수의 발광구조물에 전원을 제공하기 위한 방안으로서, 기판 상부의 외곽 영역에 본딩패드가 배치된다. 이에 따라, 본딩패드가 배치될 영역만큼 발광구조물이 형성되지 못하는 손실이 발생된다.
그러나, 실시 예에 따른 반도체 소자에 의하면, 발광구조물이 형성된 영역 위에 본딩패드가 제공되므로, 기판 상부의 외곽 영역에 본딩패드 형성을 위한 별도 공간이 제공되지 않아도 된다. 이에 따라, 실시 예에 따른 반도체 소자에 의하면, 반도체 소자가 형성되는 기판의 면적을 줄일 수 있으므로, 웨이퍼의 동일 면적 대비 제조될 수 있는 반도체 소자의 개수를 증가시킬 수 있다.
그러면, 본 발명의 실시 예에 따른 반도체 소자 제조방법을 도면을 참조하여 살펴 보기로 한다. 실시 예에 따른 반도체 소자 제조방법을 설명함에 있어, 도 32 내지 도 35를 참조하여 설명된 내용과 중복되는 사항에 대해서는 설명이 생략될 수 있다.
먼저, 도 36a 내지 도 36d는 본 발명의 실시 예에 따른 반도체 소자 제조방법에 있어 발광구조물이 형성된 예를 나타낸 도면이다. 도 36a는 실시 예에 따른 반도체 소자 제조방법에 따라 발광구조물이 형성된 단계를 나타낸 평면도이고, 도 36b는 도 36a에 도시된 실시 예에 따른 반도체 소자의 A-A 선에 따른 단면도이고, 도 36c는 도 36a에 도시된 실시 예에 따른 반도체 소자의 B-B 선에 따른 단면도이고, 도 36d는 도 36a에 도시된 실시 예에 따른 반도체 소자의 C-C 선에 따른 단면도이다.
실시 예에 따른 반도체 소자 제조방법에 의하면, 도 36a 내지 도 36d에 도시된 바와 같이, 기판(3105)에 복수의 발광구조물(P1, P2, P3, P4, P5, …)이 형성될 수 있다.
상기 기판(3105)은 진성 반도체 기판, 전도성 기판, 절연성 기판 중에서 선택된 어느 하나일 수 있다. 예로서, 상기 기판(3105)은 GaAs 진성 반도체 기판일 수 있다. 또한, 상기 기판(3105)은 구리(Cu), 금(Au), 니켈(Ni), 몰리브덴(Mo), 구리-텅스텐(Cu-W), 캐리어 웨이퍼(예: Si, Ge, AlN, GaAs, ZnO, SiC 등)를 포함하는 전도성 물질 중에서 선택된 적어도 하나로 제공될 수 있다.
예로서, 상기 기판(3105)에 제1 도전형 DBR층, 활성층, 제2 도전형 DBR층이 순차적으로 형성될 수 있다. 그리고, 제2 도전형 DBR층과 활성층에 대한 메사 식각을 통하여 상기 복수의 발광구조물(P1, P2, P3, P4, P5, …)이 형성될 수 있다.
상기 복수의 발광구조물(P1, P2, P3, P4, …)은 제1 도전형 DBR층(3110a, 3110b, 3110c, 3110d, …), 활성층(3115a, 3115b, 3115c, 3115d, …), 애퍼쳐층(3117a, 3117b, 3117c, 3117d, …), 제2 도전형 DBR층(3120a, 3120b, 3120c, 3120d, …)을 포함할 수 있다. 상기 복수의 발광구조물(P1, P2, P3, P4, P5, …) 둘레에 제1 도전형 DBR층(3113)이 제공될 수 있다. 상기 제1 도전형 DBR층(3113)은 상기 복수의 발광구조물(P1, P2, P3, P4, P5, …) 사이 영역에 배치될 수 있다.
예로서, 상기 복수의 발광구조물(P1, P2, P3, P4, …)은 복수의 화합물 반도체층으로 성장될 수 있다. 상기 복수의 발광구조물(P1, P2, P3, P4, …)은 전자빔 증착기, PVD(physical vapor deposition), CVD(chemical vapor deposition), PLD(plasma laser deposition), 이중형의 열증착기(dual-type thermal evaporator) 스퍼터링(sputtering), MOCVD(metal organic chemical vapor deposition) 등에 의해 형성될 수 있다.
상기 복수의 발광구조물(P1, P2, P3, P4, …)을 이루는 상기 제1 도전형 DBR층(3110a, 3110b, 3110c, 3110d, …)은 제1 도전형의 도펀트가 도핑된 3족-5족 또는 2족-6족의 화합물 반도체 중 적어도 하나로 제공될 수 있다. 예컨대 상기 제1 도전형 DBR층(3110a, 3110b, 3110c, 3110d, …)은 GaAs, GaAl, InP, InAs, GaP를 포함하는 그룹 중 하나일 수 있다. 상기 제1 도전형 DBR층(3110a, 3110b, 3110c, 3110d, …)은 예컨대, AlxGa1-xAs(0<x<1)/AlyGa1-yAs(0<y<1)(y<x)의 조성식을 갖는 반도체 물질로 제공될 수 있다. 상기 제1 도전형 DBR층(3110a, 3110b, 3110c, 3110d, …)은 제1 도전형의 도펀트 예컨대, Si, Ge, Sn, Se, Te 등의 n형 도펀트가 도핑된 n형 반도체층이 될 수 있다. 상기 제1 도전형 DBR층(3110a, 3110b, 3110c, 3110d, …)은 서로 다른 반도체층을 교대로 배치하여 λ/4n 두께를 갖는 DBR층일 수 있다.
상기 복수의 발광구조물(P1, P2, P3, P4, …)을 이루는 상기 활성층(3115a, 3115b, 3115c, 3115d, …)은 3족-5족 또는 2족-6족의 화합물 반도체 중 적어도 하나로 제공될 수 있다. 예컨대 상기 활성층(3115a, 3115b, 3115c, 3115d, …)은 GaAs, GaAl, InP, InAs, GaP를 포함하는 그룹 중 하나일 수 있다. 상기 활성층(3115a, 3115b, 3115c, 3115d, …)은 다중 우물 구조로 구현된 경우, 상기 활성층(3115a, 3115b, 3115c, 3115d, …)은 교대로 배치된 복수의 우물층과 복수의 장벽층을 포함할 수 있다. 상기 복수의 우물층은 예컨대, InpGa1-pAs (0≤≤p≤≤1)의 조성식을 갖는 반도체 재료로 제공될 수 있다. 상기 장벽층은 예컨대, InqGa1-qAs (0≤≤q≤≤1)의 조성식을 갖는 반도체 재료로 배치될 수 있다.
상기 복수의 발광구조물(P1, P2, P3, P4, …)을 이루는 상기 애퍼쳐층(3117a, 3117b, 3117c, 3117d, …)은 상기 활성층(3115a, 3115b, 3115c, 3115d, …) 상에 배치될 수 있다. 상기 애퍼쳐층(3117a, 3117b, 3117c, 3117d, …)은 중심부에 원형의 개구부가 포함될 수 있다. 상기 애퍼쳐층(3117a, 3117b, 3117c, 3117d, …)은 상기 활성층(3115a, 3115b, 3115c, 3115d, …)의 중심부로 전류가 집중되도록 전류이동을 제한하는 기능을 포함할 수 있다. 즉, 상기 애퍼쳐층(3117a, 3117b, 3117c, 3117d, …)은 공진 파장을 조정하고, 상기 활성층(3115a, 3115b, 3115c, 3115d, …)으로부터 수직 방향으로 발광하는 빔 각을 조절 할 수 있다. 상기 애퍼쳐층(3117a, 3117b, 3117c, 3117d, …)은 SiO2 또는 Al2O3와 같은 절연 물질을 포함할 수 있다. 또한, 상기 애퍼쳐층(3117a, 3117b, 3117c, 3117d, …)은 상기 활성층(3115a, 3115b, 3115c, 3115d, …), 제1 도전형 DBR층(3110a, 3110b, 3110c, 3110d, …) 및 제2 도전형 DBR층(3120a, 3120b, 3120c, 3120d, …)보다 높은 밴드 갭을 가질 수 있다.
상기 복수의 발광구조물(P1, P2, P3, P4, …)을 이루는 상기 제2 도전형 DBR층(3120a, 3120b, 3120c, 3120d, …)은 제2 도전형의 도펀트가 도핑된 3족-5족 또는 2족-6족의 화합물 반도체 중 적어도 하나로 제공될 수 있다. 예컨대 상기 제2 도전형 DBR층(3120a, 3120b, 3120c, 3120d, …)은 GaAs, GaAl, InP, InAs, GaP를 포함하는 그룹 중 하나일 수 있다. 상기 제2 도전형 DBR층(3120a, 3120b, 3120c, 3120d, …)은 예컨대, AlxGa1-xAs(0<x<1)/AlyGa1-yAs(0<y<1)(y<x)의 조성식을 갖는 반도체 재료로 형성될 수 있다. 상기 제2 도전형 DBR층(3120a, 3120b, 3120c, 3120d, …)은 제2 도전형의 도펀트 예컨대, Mg, Zn, Ca, Sr, Ba와 같은 p형 도펀트를 갖는 p형 반도체층일 수 있다. 상기 제2 도전형 DBR층(3120a, 3120b, 3120c, 3120d, …)은 서로 다른 반도체층을 교대로 배치하여 λ/4n 두께를 갖는 DBR층일 수 있다.
예로서, 상기 제2 도전형 DBR층(3120a, 3120b, 3120c, 3120d, …)은 상기 제1 도전형 DBR층(3110a, 3110b, 3110c, 3110d, …) 보다 큰 반사율을 가질 수 있다. 예컨대, 상기 제2 도전형 DBR층(3120a, 3120b, 3120c, 3120d, …)과 상기 제1 도전형 DBR층(3110a, 3110b, 3110c, 3110d, …)은 90% 이상의 반사율에 의해 수직 방향으로 공진 캐비티를 형성할 수 있다. 이때, 생성된 빛은 상기 제2 도전형 DBR층(3120a, 3120b, 3120c, 3120d, …)의 반사율보다 낮은 상기 제1 도전형 DBR층(3110a, 3110b, 3110c, 3110d, …)을 통해서 외부로 방출될 수 있다.
다음으로, 도 37a 내지 도 37d에 도시된 바와 같이, 제1 전극(3150)이 형성될 수 있다.
도 37a 내지 도 37d는 본 발명의 실시 예에 따른 반도체 소자 제조방법에 있어 제1 전극이 형성된 예를 나타낸 도면이다. 도 37a는 실시 예에 따른 반도체 소자 제조방법에 따라 제1 전극이 형성된 단계를 나타낸 평면도이고, 도 37b는 도 37a에 도시된 실시 예에 따른 반도체 소자의 A-A 선에 따른 단면도이고, 도 37c는 도 37a에 도시된 실시 예에 따른 반도체 소자의 B-B 선에 따른 단면도이고, 도 37d는 도 37a에 도시된 실시 예에 따른 반도체 소자의 C-C 선에 따른 단면도이다.
실시 예에 의하면, 도 37a 내지 도 37d에 도시된 바와 같이, 상기 복수의 발광구조물(P1, P2, P3, P4, P5, …) 둘레에 상기 제1 전극(3150)이 형성될 수 있다. 상기 제1 전극(3150)은 상기 제1 도전형 DBR층(3113) 위에 형성되며, 상기 복수의 발광구조물(P1, P2, P3, P4, P5, …)을 노출시키는 개구부를 포함할 수 있다. 상기 제1 전극(3150)은 상기 상기 복수의 발광구조물(P1, P2, P3, P4, P5, …)의 사이 영역에 형성될 수 있다.
예로서, 상기 제1 전극(3150)의 면적(Ae)이 상기 복수의 발광구조물(P1, P2, P3, P4, P5, …)의 면적(Am)에 비해 더 크게 제공될 수 있다. 여기서, 상기 복수의 발광구조물(P1, P2, P3, P4, P5, …)의 면적(Am)이란 메사 식각에 의하여 식각 되지 않고 남아 있는 상기 활성층(3115a, 3115b, 3115c, 3115d, …)의 면적을 나타낼 수 있다. 상기 제1 전극(3150)의 면적(Ae)에 대한 상기 복수의 발광구조물(P1, P2, P3, P4, P5, …)의 면적(Am) 비율(Am/Ae)은 예로서 25%에 비해 더 크게 제공될 수 있다. 실시 예에 따른 반도체 소자(3200)에 의하면, 상기 복수의 발광구조물(P1, P2, P3, P4, P5, …)의 개수 및 직경은 응용 예에 따라 다양하게 변형될 수 있다.
실시 예에 의하면, 상기 제1 전극(3150)의 면적(Ae)에 대한 상기 복수의 발광구조물(P1, P2, P3, P4, P5, …)의 면적(Am) 비율(Am/Ae)은 예로서 25% 내지 70%로 제공될 수 있다. 다른 실시 예에 의하면, 상기 제1 전극(3150)의 면적(Ae)에 대한 상기 복수의 발광구조물(P1, P2, P3, P4, P5, …)의 면적(Am) 비율(Am/Ae)은 예로서 30% 내지 60%로 제공될 수 있다.
실시 예에 따른 반도체 소자(3200)의 적용 예에 따라서, 상기 반도체 소자(3200)에 배치된 상기 복수의 발광구조물(P1, P2, P3, P4, P5, …)의 개수 및 직경은 다양하게 변경될 수 있다. 이상에서 설명된 [표 1]은 하나의 예로서 621개의 발광구조물이 제공된 반도체 소자에 대한 데이터를 나타낸 것이다.
예로서, 상기 제1 전극(3150)은 Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf, Ti, W, Cr 및 이들 중 둘 이상의 합금으로 구성된 물질을 포함하는 그룹 중에서 선택된 물질로 형성될 수 있다. 상기 제1 전극(3150)은 하나의 층 또는 복수의 층으로 형성될 수 있다. 상기 제1 전극(3150)은 예로서 반사 금속으로서 복수의 금속층이 적용될 수 있으며, 접착층으로서 Cr 또는 Ti 등이 적용될 수 있다. 예를 들어, 상기 제1 전극(3150)은 Cr/Al/Ni/Au/Ti 층으로 형성될 수 있다.
이어서, 도 38a 내지 도 38d에 도시된 바와 같이, 상기 제1 전극(3150) 위에 제1 절연층(3141)이 형성될 수 있다.
도 38a 내지 도 38d는 본 발명의 실시 예에 따른 반도체 소자 제조방법에 있어 제1 절연층이 형성된 예를 나타낸 도면이다. 도 38a는 실시 예에 따른 반도체 소자 제조방법에 따라 제1 절연층이 형성된 단계를 나타낸 평면도이고, 도 38b는 도 38a에 도시된 실시 예에 따른 반도체 소자의 A-A 선에 따른 단면도이고, 도 38c는 도 38a에 도시된 실시 예에 따른 반도체 소자의 B-B 선에 따른 단면도이고, 도 38d는 도 38a에 도시된 실시 예에 따른 반도체 소자의 C-C 선에 따른 단면도이다.
실시 예에 의하면, 도 38a 내지 도 38d에 도시된 바와 같이, 상기 제1 전극(3150) 위에 상기 복수의 발광구조물(P1, P2, P3, P4, P5, …)의 상부 면을 노출시키는 상기 제1 절연층(3141)이 형성될 수 있다. 상기 제1 절연층(3141)은 상기 복수의 발광구조물(P1, P2, P3, P4, P5, …)의 측면에 형성될 수 있다. 상기 제1 절연층(3141)은 상기 제1 도전형 DBR층(3113) 위에 형성될 수 있다. 상기 제1 절연층(3141)은 상기 복수의 발광구조물(P1, P2, P3, P4, P5, …) 사이의 영역에 형성될 수 있다.
상기 제1 절연층(3141)은 절연물질로 제공될 수 있다. 예를 들어, 상기 제1 절연층(3141)은 SiO2, TiO2, Ta2O5, SiOx, SiOxNy, Si3N4, Al2O3 를 포함하는 그룹 중에서 선택된 적어도 하나의 물질로 형성될 수 있다. 또한, 상기 제1 절연층(3141)은 DBR층으로 형성될 수도 있다. 실시 예에 의하면, 상기 제1 절연층(3141)이 DBR층으로 제공됨에 따라 복수의 발광구조물(P1, P2, P3, P4, P5, …)에서 발생된 빛이 효율적으로 반사되어 하부 방향으로 추출될 수 있게 된다. 예로서, 상기 제1 절연층(3141)은 SiO2와 TiO2가 복수의 층으로 적층되어 형성된 DBR층으로 제공될 수 있다. 또한, 상기 제1 절연층(3141)은 Ta2O3와 SiO2가 복수의 층으로 적층되어 형성된 DBR층으로 제공될 수 있다. 또한, 상기 제1 절연층(3141)은 SiO2와 Si3N4가 복수의 층으로 적층되어 형성된 DBR층으로 제공될 수 있다.
그리고, 도 39a 내지 도 39d에 도시된 바와 같이, 상기 제1 절연층(3141) 위에 제2 전극(3160)이 형성될 수 있다.
도 39a 내지 도 39d는 본 발명의 실시 예에 따른 반도체 소자 제조방법에 있어 제2 전극이 형성된 예를 나타낸 도면이다. 도 39a는 실시 예에 따른 반도체 소자 제조방법에 따라 제2 전극이 형성된 단계를 나타낸 평면도이고, 도 39b는 도 39a에 도시된 실시 예에 따른 반도체 소자의 A-A 선에 따른 단면도이고, 도 39c는 도 39a에 도시된 실시 예에 따른 반도체 소자의 B-B 선에 따른 단면도이고, 도 39d는 도 39a에 도시된 실시 예에 따른 반도체 소자의 C-C 선에 따른 단면도이다.
실시 예에 의하면, 도 39a 내지 도 39d에 도시된 바와 같이, 상기 제1 절연층(3141) 위에, 상부전극(3160a)과 연결전극(3160b)을 포함하는 상기 제2 전극(3160)이 형성될 수 있다. 상기 상부전극(3160a)은 상기 제1 절연층(3141)에 의하여 노출된 상기 복수의 발광구조물(P1, P2, P3, P4, P5, …)의 상부 면에 형성될 수 있다. 상기 연결전극(3160b)은 상기 상부전극(3160a)을 연결시킬 수 있다.
상기 상부전극(3160a)은 상기 복수의 발광구조물(P1, P2, P3, P4, P5, …)을 이루는 제2 도전형 DBR층의 상부 면 위에 형성될 수 있다. 상기 연결전극(3160b)은 상기 복수의 발광구조물(P1, P2, P3, P4, P5, …) 위에 배치된 상기 상부전극(3160a)을 서로 연결시킬 수 있다. 상기 연결전극(3160b)은 상기 복수의 발광구조물(P1, P2, P3, P4, P5, …) 사이의 영역에 형성될 수 있다.
예로서, 상기 제2 전극(3160)의 상기 연결전극(3160b)은, 일정한 선폭을 갖는 선 형상으로 제공될 수 있다. 물론, 적용되는 실시 예에 따라서 상기 제2 전극(3160)의 상기 연결전극(3160b)의 형상은 다양하게 변형될 수 있다.
예로서, 상기 제2 전극(3160)은 Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf, Ti, W, Cr 및 이들 중 둘 이상의 합금으로 구성된 물질을 포함하는 그룹 중에서 선택된 물질로 형성될 수 있다. 상기 제2 전극(3160)은 하나의 층 또는 복수의 층으로 형성될 수 있다. 상기 제2 전극(3160)은 예로서 반사 금속으로서 복수의 금속층이 적용될 수 있으며, 접착층으로서 Cr 또는 Ti 등이 적용될 수 있다. 예를 들어, 상기 제2 전극(3160)은 Cr/Al/Ni/Au/Ti 층으로 형성될 수 있다.
다음으로, 도 40a 내지 도 40d에 도시된 바와 같이, 상기 제2 전극(3160) 위에 제2 절연층(3142)이 형성될 수 있다.
도 40a 내지 도 40d는 본 발명의 실시 예에 따른 반도체 소자 제조방법에 있어 제2 절연층이 형성된 예를 나타낸 도면이다. 도 40a는 실시 예에 따른 반도체 소자 제조방법에 따라 제2 절연층이 형성된 단계를 나타낸 평면도이고, 도 40b는 도 40a에 도시된 실시 예에 따른 반도체 소자의 A-A 선에 따른 단면도이고, 도 40c는 도 40a에 도시된 실시 예에 따른 반도체 소자의 B-B 선에 따른 단면도이고, 도 40d는 도 40a에 도시된 실시 예에 따른 반도체 소자의 C-C 선에 따른 단면도이다.
실시 예에 의하면, 도 40a 내지 도 40d에 도시된 바와 같이, 상기 복수의 발광구조물(P1, P2, P3, P4, P5, …) 사이 영역의 하부에 배치된 상기 제1 전극(3150)을 노출시키는 제2 절연층(3142)이 형성될 수 있다. 상기 제2 절연층(3142)은 상기 제1 전극(3150)을 노출시키는 제1 개구부를 포함할 수 있다. 또한, 상기 제2 절연층(3142)은 상기 제2 전극(3160)의 상기 상부전극(3160a)을 노출시키는 제2 개구부를 포함할 수 있다.
또한, 상기 제2 절연층(3142)은, 상기 제1 도전형 DBR층(3113)의 상부에 배치된 선 형상의 상기 제2 전극(3160)의 상기 연결전극(3160b)이 선택적으로 노출되도록 형성될 수 있다. 예로서, P1 발광구조물과 P2 발광구조물을 연결하는 상기 연결전극(3160b)의 상부 면 위에는 상기 제2 전극(3160)이 노출되지 않도록 상기 제2 절연층(3142)이 형성될 수 있다. 또한, P1 발광구조물과 P5 발광구조물을 연결하는 상기 연결전극(3160b)의 상부 면이 노출되도록 상기 제2 절연층(3142)이 형성될 수 있다.
상기 제2 절연층(3142)은 절연물질로 제공될 수 있다. 예를 들어, 상기 제2 절연층(3142)은 SiO2, TiO2, Ta2O5, SiOx, SiOxNy, Si3N4, Al2O3 를 포함하는 그룹 중에서 선택된 적어도 하나의 물질로 형성될 수 있다. 또한, 상기 제2 절연층(3142)은 DBR층으로 형성될 수도 있다. 실시 예에 의하면, 상기 제2 절연층(3142)이 DBR층으로 제공됨에 따라 복수의 발광구조물(P1, P2, P3, P4, P5, …)에서 발생된 빛이 효율적으로 반사되어 하부 방향으로 추출될 수 있게 된다. 예로서, 상기 제2 절연층(3142)은 SiO2와 TiO2가 복수의 층으로 적층되어 형성된 DBR층으로 제공될 수 있다. 또한, 상기 제2 절연층(3142)은 Ta2O3와 SiO2가 복수의 층으로 적층되어 형성된 DBR층으로 제공될 수 있다. 또한, 상기 제2 절연층(3142)은 SiO2와 Si3N4가 복수의 층으로 적층되어 형성된 DBR층으로 제공될 수 있다.
이어서, 도 41a 내지 도 41d에 도시된 바와 같이, 상기 제2 절연층(3142) 위에 제1 본딩패드(3155)와 제2 본딩패드(3165)가 형성될 수 있다.
도 41a 내지 도 41d는 본 발명의 실시 예에 따른 반도체 소자 제조방법에 있어 제1 본딩패드와 제2 본딩패드가 형성된 예를 나타낸 도면이다. 도 41a는 실시 예에 따른 반도체 소자 제조방법에 따라 제1 본딩패드와 제2 본딩패드가 형성된 단계를 나타낸 평면도이고, 도 41b는 도 41a에 도시된 실시 예에 따른 반도체 소자의 A-A 선에 따른 단면도이고, 도 41c는 도 41a에 도시된 실시 예에 따른 반도체 소자의 B-B 선에 따른 단면도이고, 도 41d는 도 41a에 도시된 실시 예에 따른 반도체 소자의 C-C 선에 따른 단면도이다.
실시 예에 의하면, 도 41a 내지 도 41d에 도시된 바와 같이, 상기 제1 본딩패드(3155)와 상기 제2 본딩패드(3165)가 상기 제2 절연층(3142) 위에 이격되어 형성될 수 있다.
상기 제1 본딩패드(3155)는 상기 제1 개구부 위에 배치되어 상기 제1 전극(3150)과 전기적으로 연결될 수 있다. 예로서, 상기 제1 본딩패드(3155)의 하부 면이 상기 제1 개구부를 통해 상기 제1 전극(3150)의 상부 면에 직접 접촉되어 배치될 수 있다.
상기 제2 본딩패드(3165)는 상기 제2 개구부 위에 배치되어 상기 제2 전극(3160)과 전기적으로 연결될 수 있다. 예로서, 상기 제2 본딩패드(3165)의 하부 면이 상기 제2 개구부를 통해 상기 제2 전극(3160)의 상부 면에 직접 접촉되어 배치될 수 있다.
예로서, 상기 제1 본딩패드(3155)와 상기 제2 본딩패드(3165)는 Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf, Ti, W, Cr, Cu 및 이들 중 둘 이상의 합금으로 구성된 물질을 포함하는 그룹 중에서 선택된 물질로 형성될 수 있다. 상기 제1 본딩패드(3155)와 상기 제2 본딩패드(3165)는 하나의 층 또는 복수의 층으로 형성될 수 있다. 상기 제1 본딩패드(3155)와 상기 제2 본딩패드(3165)는 예로서 솔더 본딩(solder bonding)으로부터 Sn 확산을 방지하기 위하여 Cr, Cu 등의 확산 배리어 금속을 포함할 수 있다. 예로서, 상기 제1 본딩패드(3155)와 상기 제2 본딩패드(172)는 Ti, Ni, Cu, Cr, Au을 포함하는 복수의 층으로 형성될 수 있다.
한편, 이상에서 설명된 실시 예에 따른 반도체 소자는 서브마운트에 부착되어 반도체 소자 패키지 형태로 공급될 수 있다.
도 42는 본 발명의 실시 예에 따른 반도체 소자 패키지를 나타낸 도면이다. 도 42를 참조하여 실시 예에 따른 반도체 소자 패키지를 설명함에 있어, 이상에서 설명된 반도체 소자에 관련된 내용은 설명이 생략될 수 있다.
실시 예에 따른 반도체 소자 패키지(6000)는, 도 42에 도시된 바와 같이, 서브마운트(6300)와, 상기 서브마운트(6300) 위에 배치된 반도체 소자(6200)를 포함할 수 있다.
상기 반도체 소자(6200)는 제1 본딩패드(6155)와 제2 본딩패드(6165)를 포함할 수 있다. 상기 제1 본딩패드(6155)와 상기 제2 본딩패드(6165)는 상기 반도체 소자(6200)의 제1 면(S1)에 배치될 수 있다. 또한, 상기 반도체 소자(6200)는 상기 제1 면(S1)과 반대 방향에 배치된 제2 면(S2)을 포함할 수 있다.
실시 예에 의하면, 상기 반도체 소자(6200)는 상기 제1 본딩패드(6155)와 상기 제2 본딩패드(6165)를 통해 상기 서브마운트(6300) 위에 배치될 수 있다. 상기 제1 본딩패드(6155)와 상기 제2 본딩패드(6165)는 상기 서브마운트(6300)에 전기적으로 연결될 수 있다. 상기 서브마운트(6300)는 상기 반도체 소자(6200)에 전원을 제공하는 회로기판을 포함할 수 있다.
실시 예에 따른 반도체 소자(6200)는 이상에서 설명된 바와 같이 상기 제2 면(S2)을 통하여 생성된 빛을 방출할 수 있다. 상기 반도체 소자(6200)는 상기 제1 본딩패드(6155)와 상기 제2 본딩패드(6165)가 형성된 상기 제1 면(S1)의 반대 면인 상기 제2 면(S2)를 통해 외부로 빔을 제공할 수 있다.
실시 예에 따른 반도체 소자 패키지(6000)에 의하면, 상기 서브마운트(6300)를 통해 상기 반도체 소자(6200)에 전원을 공급할 수 있다. 또한, 상기 반도체 소자 패키지(6000)는 상기 서브마운트(6300)를 통해 상기 반도체 소자(6200)에서 발생된 열을 효과적으로 방열시킬 수 있다.
실시 예에 의하면, 상기 서브마운트(6300)는 상기 반도체 소자(6200)와 전기적으로 연결되는 회로를 포함할 수 있다. 예로서, 상기 서브마운트(6300)는 실리콘(Si) 또는 질화 알루미늄(AlN)과 같은 물질을 기반으로 형성될 수 있다.
한편, 도 43은 본 발명의 실시 예에 따른 반도체 소자 패키지의 다른 예를 나타낸 도면이다. 도 43을 참조하여 실시 예에 따른 반도체 소자 패키지를 설명함에 있어, 이상에서 설명된 반도체 소자 및 반도체 소자 패키지의 내용과 중복되는 사항에 대해서는 설명이 생략될 수 있다.
실시 예에 따른 반도체 소자 패키지(7000)는, 도 43에 도시된 바와 같이, 서브마운트(7300)와, 상기 서브마운트(7300) 위에 배치된 반도체 소자(7200)를 포함할 수 있다.
상기 반도체 소자(7200)는 제1 본딩패드(7155)와 제2 본딩패드(7165)를 포함할 수 있다. 상기 제1 본딩패드(7155)와 상기 제2 본딩패드(7165)는 상기 반도체 소자(7200)의 제1 면(S1)에 배치될 수 있다. 또한, 상기 반도체 소자(7200)는 상기 제1 면(S1)과 반대 방향에 배치된 제2 면(S2)를 포함할 수 있다.
실시 예에 의하면, 상기 반도체 소자(7200)는 상기 제1 본딩패드(7155)와 상기 제2 본딩패드(7165)를 통해 상기 서브마운트(7300) 위에 배치될 수 있다. 상기 제1 본딩패드(7155)와 상기 제2 본딩패드(7165)는 상기 서브마운트(7300)에 전기적으로 연결될 수 있다. 상기 서브마운트(7300)는 상기 반도체 소자(7200)에 전원을 제공하는 회로기판을 포함할 수 있다.
실시 예에 따른 반도체 소자(7200)는 이상에서 설명된 바와 같이 상기 제2 면(S2)을 통하여 생성된 빛을 방출할 수 있다. 상기 반도체 소자(7200)는 상기 제1 본딩패드(7155)와 상기 제2 본딩패드(7165)가 형성된 상기 제1 면(S1)의 반대 면인 상기 제2 면(S2)를 통해 외부로 빔을 제공할 수 있다.
실시 예에 따른 반도체 소자 패키지(7000)에 의하면, 상기 서브마운트(7300)를 통해 상기 반도체 소자(7200)에 전원을 공급할 수 있다. 또한, 상기 반도체 소자 패키지(7000)는 상기 서브마운트(7300)를 통해 상기 반도체 소자(7200)에서 발생된 열을 효과적으로 방열시킬 수 있다.
실시 예에 의하면, 상기 서브마운트(7300)는 상기 반도체 소자(7200)와 전기적으로 연결되는 회로를 포함할 수 있다. 예로서, 상기 서브마운트(7300)는 실리콘(Si) 또는 질화 알루미늄(AlN)과 같은 물질을 기반으로 형성될 수 있다.
한편, 이상에서 설명된 반도체 소자 및 반도체 소자 패키지는 객체 검출, 3차원 움직임 인식, IR 조명 분야에 적용될 수 있다. 또한, 이상에서 설명된 반도체 소자 및 반도체 소자 패키지는 자율 주행을 위한 LiDAR(Light Detection and Ranging), BSD(Blind Spot Detection), ADAS(Advanced Driver Assistance System) 분야에도 적용될 수 있다. 또한, 이상에서 설명된 반도체 소자 및 반도체 소자 패키지는 HMI(Human Machine Interface) 분야에도 적용될 수 있다.
실시 예에 따른 반도체 소자 및 반도체 소자 패키지는, 객체 검출(Object Detection) 장치에 대한 예로서 근접 센서, 자동 초점 장치 등에 적용될 수 있다. 예컨대, 실시 예에 따른 객체 검출 장치는 빛을 발광하는 발광부와 빛을 수광하는 수광부를 포함할 수 있다. 상기 발광부의 예로서 도 15 및 도 24를 참조하여 설명된 반도체 소자 패키지 중에서 어느 하나가 적용될 수 있다. 상기 수광부의 예로서 포토 다이오드가 적용될 수 있다. 상기 수광부는 상기 발광부에서 방출된 빛이 객체(Object)에서 반사되는 빛을 입사 받을 수 있다.
또한, 자동 초점 장치는 이동 단말기, 카메라, 차량용 센서, 광 통신용 장치 등에 다양하게 적용될 수 있다. 상기 자동 초점 장치는 피사체의 위치를 검출하는 멀티 위치 검출을 위한 다양한 분야에 적용될 수 있다.
도 44는 본 발명의 실시 예에 따른 반도체 소자 패키지를 포함하는 자동 초점 장치가 적용된 이동 단말기의 사시도이다.
도 44에 도시된 바와 같이, 실시 예의 이동 단말기(8500)는 후면에 제공된 카메라 모듈(8520), 플래쉬 모듈(8530), 자동 초점 장치(8510)를 포함할 수 있다. 여기서, 상기 자동 초점 장치(8510)는 발광부로서 이상에서 설명된 실시 예에 따른 반도체 소자 패키지 중에서 어느 하나를 포함할 수 있다.
상기 플래쉬 모듈(8530)은 내부에 광을 발광하는 발광소자를 포함할 수 있다. 상기 플래쉬 모듈(8530)은 이동 단말기의 카메라 작동 또는 사용자의 제어에 의해 작동될 수 있다. 상기 카메라 모듈(8520)은 이미지 촬영 기능 및 자동 초점 기능을 포함할 수 있다. 예컨대 상기 카메라 모듈(8520)은 이미지를 이용한 자동 초점 기능을 포함할 수 있다.
상기 자동 초점 장치(8510)는 레이저를 이용한 자동 초점 기능을 포함할 수 있다. 상기 자동 초점 장치(8510)는 상기 카메라 모듈(8520)의 이미지를 이용한 자동 초점 기능이 저하되는 조건, 예컨대 10m 이하의 근접 또는 어두운 환경에서 주로 사용될 수 있다. 상기 자동 초점 장치(8510)는 수직 캐비티 표면 방출 레이저(VCSEL) 반도체 소자를 포함하는 발광부와, 포토 다이오드와 같은 빛 에너지를 전기 에너지로 변환하는 수광부를 포함할 수 있다.
이상에서 실시 예들에 설명된 특징, 구조, 효과 등은 적어도 하나의 실시 예에 포함되며, 반드시 하나의 실시 예에만 한정되는 것은 아니다. 나아가, 각 실시 예에서 예시된 특징, 구조, 효과 등은 실시 예들이 속하는 분야의 통상의 지식을 가지는 자에 의해 다른 실시 예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 실시 예의 범위에 포함되는 것으로 해석되어야 할 것이다.
이상에서 실시 예를 중심으로 설명하였으나 이는 단지 예시일 뿐 실시 예를 한정하는 것이 아니며, 실시예가 속하는 분야의 통상의 지식을 가진 자라면 본 실시 예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시 예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 특허청구범위에서 설정하는 실시 예의 범위에 포함되는 것으로 해석되어야 할 것이다.
실시 예에 따른 반도체 소자 및 그 제조방법, 반도체 소자 패키지, 객체 검출 장치에 의하면, 우수한 방열 특성을 제공할 수 있는 장점이 있다.
실시 예에 따른 반도체 소자 및 그 제조방법, 반도체 소자 패키지, 객체 검출 장치에 의하면, 광 추출 효율을 높이고 고출력의 빛을 제공할 수 있는 장점이 있다.
실시 예에 따른 반도체 소자 및 그 제조방법, 반도체 소자 패키지, 객체 검출 장치에 의하면, 전력 변환 효율을 향상시킬 수 있는 장점이 있다
실시 예에 따른 반도체 소자 및 그 제조방법, 반도체 소자 패키지, 객체 검출 장치에 의하면, 제조 단가를 줄이고 신뢰성을 향상시킬 수 있는 장점이 있다.

Claims (10)

  1. 제1 도전형의 제1 DBR층, 상기 제1 DBR층 위에 배치된 제1 활성층, 상기 제1 활성층 위에 배치된 제2 도전형의 제2 DBR층을 포함하는 제1 발광구조물;
    상기 제1 발광구조물과 이격되어 배치되고, 제1 도전형의 제3 DBR층, 상기 제3 DBR층 위에 배치된 제2 활성층, 상기 제2 활성층 위에 배치된 제2 도전형의 제4 DBR층을 포함하는 제2 발광구조물;
    상기 제1 DBR층과 상기 제3 DBR층에 전기적으로 연결되고, 상기 제1 발광구조물과 상기 제2 발광구조물 사이에 배치된 제1 전극;
    상기 제2 DBR층과 상기 제4 DBR층에 전기적으로 연결되고, 상기 제2 DBR층의 상부 면과 상기 제4 DBR층의 상부 면에 배치된 제2 전극;
    상기 제2 발광구조물 위에 배치되며 상기 제1 전극에 전기적으로 연결된 제1 본딩패드;
    상기 제1 발광구조물 위에 배치되며 상기 제2 전극에 전기적으로 연결된 제2 본딩패드;
    를 포함하는 반도체 소자.
  2. 제1항에 있어서,
    상기 제2 전극은, 상기 제2 DBR층의 상부 면과 상기 제4 DBR층의 상부 면에 접촉되어 배치된 상부전극과, 상기 제1 발광구조물과 상기 제2 발광구조물 사이에서 상기 제1 전극 위에 배치된 연결전극을 포함하는 반도체 소자.
  3. 제1항에 있어서,
    상기 제1 DBR층과 상기 제3 DBR층을 물리적으로 연결하는 제1 도전형 DBR층을 더 포함하고,
    상기 제1 전극은 상기 제1 도전형 DBR층의 상부 면에 접촉되어 배치된 반도체 소자.
  4. 제3항에 있어서,
    상기 제1 본딩패드는 상기 제1 전극의 상부 면에 접촉되어 배치된 반도체 소자.
  5. 제1항에 있어서,
    상기 제1 발광구조물과 상기 제2 발광구조물 아래에 배치된 기판을 더 포함하고, 상기 기판은 진성 반도체 기판인 반도체 소자.
  6. 제1항에 있어서,
    상기 제1 DBR층의 반사율이 상기 제2 DBR층의 반사율에 비해 더 작고, 상기 제3 DBR층의 반사율이 상기 제4 DBR층의 반사율에 비해 더 작은 반도체 소자.
  7. 제1항에 있어서,
    상기 제1 발광구조물의 측면과 상기 제2 발광구조물의 측면을 감싸고, 상기 제1 발광구조물과 상기 제2 발광구조물 사이에 배치된 상기 제1 전극을 노출시키는 제1 절연층을 포함하는 반도체 소자.
  8. 제7항에 있어서,
    상기 제1 절연층은 상기 제2 발광구조물 주변에 배치된 상기 제1 전극의 상부 면을 노출시키는 반도체 소자.
  9. 제7항에 있어서,
    상기 제1 절연층은 상기 제1 발광구조물 주변에서 상기 제1 전극의 상부 면과 상기 제2 전극의 하부 면 사이에 배치된 반도체 소자.
  10. 제1항에 있어서,
    상기 제1 발광구조물의 측면에 배치되고, 상기 제2 발광구조물의 측면과 상부 면 위에 배치되며, 상기 제1 발광구조물의 상부 면 위에 배치된 상기 제2 전극의 상부 면을 노출시키는 제2 절연층을 포함하는 반도체 소자.
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