KR20160115301A - 발광 소자 패키지 - Google Patents

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Abstract

실시 예의 발광 소자 패키지는 기판과, 기판 아래에 배치되며, 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층을 포함하는 발광 구조물과, 활성층과 제2 도전형 반도체층을 관통하여 제1 도전형 반도체층을 노출시키는 관통홀에 매립되어 제1 도전형 반도체층과 연결된 제1 본딩 패드와, 제1 본딩 패드와 이격되어 제2 도전형 반도체층 아래에 배치되며 제2 도전형 반도체층과 연결된 제2 본딩 패드와, 관통 홀에서 발광 구조물의 측부 및 발광 구조물의 내측 하부 가장 자리에 배치된 제1 절연층 및 관통홀에서 제1 절연층과 제1 본딩 패드의 사이에 배치된 제2 절연층을 포함한다.

Description

발광 소자 패키지{Light emitting device package}
실시 예는 발광 소자 패키지에 관한 것이다.
발광 다이오드(LED:Light Emitting Diode)는 화합물 반도체의 특성을 이용하여 전기를 적외선 또는 빛으로 변환시켜서 신호를 주고 받거나, 광원으로 사용되는 반도체 소자의 일종이다.
Ⅲ-Ⅴ족 질화물 반도체(group Ⅲ-Ⅴ nitride semiconductor)는 물리적 및 화학적 특성으로 인해 발광 다이오드(LED) 또는 레이저 다이오드(LD:Laser Diode) 등 발광소자의 핵심 소재로 각광을 받고 있다.
이러한 발광 다이오드는 백열등과 형광등 등의 기존 조명기구에 사용되는 수은(Hg)과 같은 환경 유해물질이 포함되어 있지 않아 우수한 친환경성을 가지며, 긴 수명과 저전력 소비특성 등과 같은 장점이 있기 때문에 기존의 광원들을 대체하고 있다.
기존의 발광 소자 패키지의 경우 활성층으로 공급되는 캐리어가 골고루 주입되지 않아, 전류 스프레딩이 악화될 수 있어 이의 개선이 요구된다.
실시 예는 전류 스프레딩이 개선되고 간단하고 신속히 제조될 수 있는 발광 소자 패키지를 제공한다.
실시 예에 의한 발광 소자 패키지는, 기판; 상기 기판 아래에 배치되며, 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층을 포함하는 발광 구조물; 상기 활성층과 상기 제2 도전형 반도체층을 관통하여 상기 제1 도전형 반도체층을 노출시키는 관통홀에 매립되어 상기 제1 도전형 반도체층과 연결된 제1 본딩 패드; 상기 제1 본딩 패드와 이격되어 상기 제2 도전형 반도체층 아래에 배치되며, 상기 제2 도전형 반도체층과 연결된 제2 본딩 패드; 상기 관통 홀에서 상기 발광 구조물의 측부 및 상기 발광 구조물의 내측 하부 가장 자리에 배치된 제1 절연층; 및 상기 관통홀에서 상기 제1 절연층과 상기 제1 본딩 패드의 사이에 배치된 제2 절연층을 포함할 수 있다.
예를 들어, 상기 제1 절연층은 상기 관통홀에서 상기 발광 구조물의 측부에 배치된 제1 세그먼트; 및 상기 제1 세그먼트로부터 상기 발광 구조물의 두께 방향과 수직한 제1 방향으로 연장되어 상기 발광 구조물의 상기 내측 하부 가장 자리에 배치된 제2 세그먼트를 포함할 수 있다. 상기 제1 절연층은 상기 제1 세그먼트로부터 상기 제1 방향으로 상기 활성층의 아래로 연장되어 배치된 제3 세그먼트를 더 포함할 수 있다. 상기 제1 절연층은 상기 발광 구조물의 외측부와 외측 하부 가장 자리에 배치된 제4 세그먼트를 더 포함할 수 있다.
예를 들어, 상기 발광 소자 패키지는 상기 관통홀에서 노출된 상기 제1 도전형 반도체층과 상기 제1 본딩 패드 사이에 배치된 제1 전극을 더 포함할 수 있다. 상기 제2 절연층은 상기 제1 전극과 상기 제1 절연층 사이에 배치될 수 있다.
예를 들어, 상기 발광 소자 패키지는, 상기 제2 도전형 반도체층과 상기 제2 본딩 패드 사이에 배치된 제2 전극을 더 포함할 수 있다.
예를 들어, 상기 제2 전극은 상기 제2 도전형 반도체층 아래에 배치된 반사층; 및 상기 반사층과 상기 제2 도전형 반도체층 사이에 배치된 투광 전극층을 포함할 수 있다. 상기 제1 절연층의 상기 제2 세그먼트는 상기 투광 전극층과 상기 제2 도전형 반도체층의 상기 내측 하부 가장 자리 사이에 배치되고, 상기 제4 세그먼트는 상기 투광 전극층과 상기 외측 하부 가장 자리 사이에 배치될 수 있다.
예를 들어, 상기 제2 전극은 상기 제2 도전형 반도체층 아래에 배치된 반사층을 포함할 수 있다. 상기 제1 절연층의 상기 제2 세그먼트는 상기 반사층과 상기 제2 도전형 반도체층의 상기 내측 하부 가장 자리에 배치되고, 상기 제4 세그먼트는 상기 반사층과 상기 외측 하부 가장 자리 사이에 배치될 수 있다.
예를 들어, 상기 제2 전극은 상기 제2 도전형 반도체층의 아래에 배치된 투광 전극층을 포함할 수 있다. 상기 제1 절연층의 상기 제2 세그먼트는 상기 투광 전극층과 상기 제2 도전형 반도체층의 상기 내측 하부 가장 자리 사이에 배치되고, 상기 제4 세그먼트는 상기 투광 전극층과 상기 외측 하부 가장 자리 사이에 배치될 수 있다.
예를 들어, 상기 제3 세그먼트는 상기 제2 도전형 반도체층의 상부, 하부 또는 중간부 중 적어도 한 곳에 배치될 수 있다. 상기 제2 또는 제4 세그먼트의 상기 제1 방향으로의 길이는 20 ㎛ 내지 30 ㎛일 수 있다. 상기 제1 본딩 패드와 상기 제2 본딩 패드의 상기 제1 방향으로의 폭의 비율은 9:1 또는 8:2일 수 있다. 상기 제1 또는 제2 절연층 중 적어도 하나는 감광성 폴리이미드를 포함할 수 있다.
예를 들어, 상기 발광 소자 패키지는 상기 제1 및 제2 본딩 패드와 각각 연결된 제1 및 제2 리드 프레임을 더 포함할 수 있다.
실시 예에 따른 발광 소자 패키지는 전류 스프레딩이 취약한 부분에 캐리어의 주입이 원할해질 수 있어, 높은 전류 밀도와 개선된 전류 스프레딩을 가지며, 감광성 폴리이미드를 이용하여 제1 절연층을 형성함으로써 제1 절연층으로서 SiO2를 사용할 때의 불량률이 해소될 수 있고, 제조 공정이 간단해져 공정 시간이 단축될 수 있으며, 전류 차단층의 역할이 더 충실히 수행될 수 있고, 제1 절연층을 둠으로써 제2 전극이 은(Ag)으로 이루어진 반사층을 포함할 경우 은의 마이그레이션이나 불순물로부터 발광 구조물을 보호할 수 있다.
도 1은 일 실시 예에 의한 발광 소자 패키지의 평면도를 나타낸다.
도 2는 도 1에 도시된 발광 소자 패키지를 I-I'선을 따라 절개한 단면도를 나타낸다.
도 3은 도 1에 도시된 'A' 부분에 대한 일 실시 예의 확대 단면도를 나타낸다.
도 4는 도 1에 도시된 'A' 부분에 대한 다른 실시 예의 확대 단면도를 나타낸다.
도 5a 내지 도 5g는 도 2에 도시된 발광 소자 패키지의 'A' 부분의 공정 단면도를 나타낸다.
도 6a는 실시 예에 의한 발광 소자 패키지의 광 출력을 나타내고, 도 6b는 비교 례와 실시 예의 광 출력을 비교하여 나타내는 그래프이다.
도 7은 또 다른 실시 예에 의한 발광 소자 패키지의 단면도를 나타낸다.
이하, 본 발명을 구체적으로 설명하기 위해 실시 예를 들어 설명하고, 발명에 대한 이해를 돕기 위해 첨부도면을 참조하여 상세하게 설명하기로 한다. 그러나, 본 발명에 따른 실시 예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시 예들에 한정되는 것으로 해석되지 않아야 한다. 본 발명의 실시 예들은 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되는 것이다.
본 발명에 따른 실시 예의 설명에 있어서, 각 element의 " 상(위)" 또는 "하(아래)(on or under)"에 형성되는 것으로 기재되는 경우에 있어, 상(위) 또는 하(아래)(on or under)는 두개의 element가 서로 직접(directly)접촉되거나 하나 이상의 다른 element가 상기 두 element사이에 배치되어(indirectly) 형성되는 것을 모두 포함한다. 또한 “상(위)" 또는 "하(아래)(on or under)”로 표현되는 경우 하나의 element를 기준으로 위쪽 방향뿐만 아니라 아래쪽 방향의 의미도 포함할 수 있다.
또한, 이하에서 이용되는 "제1" 및 "제2," "상/상부/위" 및 "하/하부/아래" 등과 같은 관계적 용어들은, 그런 실체 또는 요소들 간의 어떠한 물리적 또는 논리적 관계 또는 순서를 반드시 요구하거나 내포하지는 않으면서, 어느 한 실체 또는 요소를 다른 실체 또는 요소와 구별하기 위해서만 이용될 수도 있다.
도면에서 각층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되거나 생략되거나 또는 개략적으로 도시되었다. 또한 각 구성요소의 크기는 실제크기를 전적으로 반영하는 것은 아니다.
이하, 실시 예에 의한 발광 소자 패키지(100, 200)를 첨부된 도면을 참조하여 다음과 같이 설명한다. 편의상, 데카르트 좌표계(x축, y축, z축)를 이용하여 발광 소자 패키지(100, 200)를 설명하지만, 다른 좌표계에 의해서도 이를 설명할 수 있음은 물론이다.
도 1은 일 실시 예에 의한 발광 소자 패키지(100)의 평면도를 나타내고, 도 2는 도 1에 도시된 발광 소자 패키지(100)를 I-I'선을 따라 절개한 단면도를 나타낸다.
이해를 돕기 위해, 도 1에서 제1 본딩 패드(132)에 의해 덮여지는 제1 관통홀(TH1)을 점선으로 표기하였으며, 제1 관통홀(TH1)을 확대한 도면에서는 제1 관통홀(TH1)을 실선으로 표기하였다. 또한, 도 1의 경우, 제1 관통 홀(TH1)의 개수는 16개인 것으로 도시되어 있지만, 실시 예는 이에 국한되지 않는다. 즉, 제1 관통 홀(TH1)의 개수는 16개보다 더 많거나 더 적을 수 있다.
또한, 도 1에서 제1 관통홀(TH1)은 원형 평면 형상을 갖는 것으로 도시되어 있지만, 실시 예는 이에 국한되지 않는다. 즉, 다른 실시 예에 의하면 제1 관통홀(TH1)은 다양한 평면 형상을 가질 수 있다.
도 1 및 도 2를 참조하면, 실시 예에 의한 발광 소자(100)는 기판(110), 발광 구조물(120), 제1 및 제2 본딩 패드(bonding pad)(132, 134), 제1 절연층(142A), 제2 절연층(150), 제1 및 제2 전극(162, 164A)을 포함할 수 있다.
기판(110) 아래에 발광 구조물(120)이 배치될 수 있다.
기판(110)은 도전형 물질 또는 비도전형 물질을 포함할 수 있다. 예를 들어, 기판(110)은 사파이어(Al203), GaN, SiC, ZnO, GaP, InP, Ga203, GaAs 및 Si 중 적어도 하나를 포함할 수 있다. 또한, 활성층(124)에서 방출된 광이 발광 소자 패키지(100)로부터 탈출함을 도울 수 있도록 예를 들어, 기판(110)은 패턴(112)을 갖는 PSS(Patterned Sapphire Substrate)일 수 있다.
기판(110)과 발광 구조물(120) 간의 열 팽창 계수의 차이 및 격자 부정합을 개선하기 위해, 이들(110, 120) 사이에 버퍼층(또는, 전이층)(미도시)이 배치될 수 있다. 버퍼층은 예를 들어 Al, In, N 및 Ga로 구성되는 군으로부터 선택되는 적어도 하나의 물질을 포함할 수 있으나, 이에 국한되지 않는다. 또한, 버퍼층은 단층 또는 다층 구조를 가질 수도 있다.
발광 구조물(120)은 기판(110) 아래에 배치되며, 기판(110) 아래에 순차적으로 적층된 제1 도전형 반도체층(122), 활성층(124) 및 제2 도전형 반도체층(126)을 포함할 수 있다.
제1 도전형 반도체층(122)은 기판(110) 아래에 배치되며, 제1 도전형 도펀트가 도핑된 Ⅲ-Ⅴ 족 또는 Ⅱ-Ⅵ 족 등의 화합물 반도체로 구현될 수 있다. 제1 도전형 반도체층(122)이 n형 반도체층인 경우, 제1 도전형 도펀트는 n형 도펀트로서, Si, Ge, Sn, Se, Te를 포함할 수 있으나 이에 한정되지 않는다.
예를 들어, 제1 도전형 반도체층(122)은 AlxInyGa(1-x-y)N (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질을 포함할 수 있다. 제1 도전형 반도체층(122)은 GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN, AlGaAs, InGaAs, AlInGaAs, GaP, AlGaP, InGaP, AlInGaP, InP 중 어느 하나 이상을 포함할 수 있다.
활성층(124)은 제1 도전형 반도체층(122)과 제2 도전형 반도체층(126) 사이에 배치되며, 제1 도전형 반도체층(122)을 통해서 주입되는 전자(또는, 정공)와 제2 도전형 반도체층(126)을 통해서 주입되는 정공(또는, 전자)이 서로 만나서, 활성층(124)을 이루는 물질 고유의 에너지 밴드에 의해서 결정되는 에너지를 갖는 빛을 방출하는 층이다. 활성층(124)은 단일 우물 구조, 다중 우물 구조, 단일 양자 우물 구조, 다중 양자 우물 구조(MQW: Multi Quantum Well), 양자 선(Quantum-Wire) 구조, 또는 양자 점(Quantum Dot) 구조 중 적어도 어느 하나로 형성될 수 있다.
활성층(124)의 우물층/장벽층은 InGaN/GaN, InGaN/InGaN, GaN/AlGaN, InAlGaN/GaN, GaAs(InGaAs)/AlGaAs, GaP(InGaP)/AlGaP 중 어느 하나 이상의 페어 구조로 형성될 수 있으나 이에 한정되지 않는다. 우물층은 장벽층의 밴드갭 에너지보다 낮은 밴드갭 에너지를 갖는 물질로 형성될 수 있다.
활성층(124)의 위 또는/및 아래에는 도전형 클래드층(미도시)이 형성될 수 있다. 도전형 클래드층은 활성층(124)의 장벽층의 밴드갭 에너지보다 더 높은 밴드갭 에너지를 갖는 반도체로 형성될 수 있다. 예를 들어, 도전형 클래드층은 GaN, AlGaN, InAlGaN 또는 초격자 구조 등을 포함할 수 있다. 또한, 도전형 클래드층은 n형 또는 p형으로 도핑될 수 있다.
제2 도전형 반도체층(126)은 활성층(124) 아래에 배치되며, 반도체 화합물로 형성될 수 있다. Ⅲ-Ⅴ 족 또는 Ⅱ-Ⅵ 족 등의 화합물 반도체로 구현될 수 있다. 예컨대, 제2 도전형 반도체층(126)은 InxAlyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질을 포함할 수 있다. 제2 도전형 반도체층(126)에는 제2 도전형 도펀트가 도핑될 수 있다. 제2 도전형 반도체층(126)이 p형 반도체층인 경우, 제2 도전형 도펀트는 p형 도펀트로서, Mg, Zn, Ca, Sr, Ba 등을 포함할 수 있다.
제1 도전형 반도체층(122)은 n형 반도체층으로, 제2 도전형 반도체층(126)은 p형 반도체층으로 구현할 수 있다. 또는, 제1 도전형 반도체층(122)은 p형 반도체층으로, 제2 도전형 반도체층(126)은 n형 반도체층으로 구현할 수도 있다.
발광 구조물(120)은 n-p 접합 구조, p-n 접합 구조, n-p-n 접합 구조, p-n-p 접합 구조 중 어느 한 구조로 구현할 수 있다.
이하, 설명의 편의상 y축 방향을 '제1 방향'이라 하고, 발광 구조물(120)의 두께 방향인 x축 방향을 '제2 방향'이라 하고, z축 방향을 '제3 방향'이라 한다. 제1, 제2 및 제3 방향은 서로 직교할 수 있다.
제1 본딩 패드(132)는 제2 도전형 반도체층(126)과 활성층(124)을 관통하여 제1 도전형 반도체층(122)을 노출시키는 제1 관통홀(TH1)에 매립되어, 제1 도전형 반도체층(122)과 전기적으로 연결될 수 있다. 제1 본딩 패드(132)는 제2 방향과 직교하는 제1 또는 제3 방향 중 적어도 어느 하나의 방향으로 제1 폭(W1)을 가질 있다. 도 2의 경우 제1 방향으로의 제1 폭(W1)을 도시하고 있다.
제2 본딩 패드(134)는 제1 본딩 패드(132)와 제1 방향으로 이격되어 제2 도전형 반도체층(126) 아래에 배치되며, 제2 도전형 반도체층(126)과 전기적으로 연결될 수 있다. 제2 본딩 패드(134)는 제2 방향과 직교하는 제1 또는 제3 방향 중 적어도 어느 하나의 방향으로 제2 폭(W2)을 가질 수 있다. 도 2의 경우 제1 방향으로의 제2 폭(W2)을 도시하고 있다.
제1 및 제2 본딩 패드(132, 134) 각각은 전기적 전도성을 갖는 금속 물질을 포함할 수 있으며, 제1 및 제2 전극(162, 164A) 각각의 물질과 동일하거나 다른 물질을 포함할 수 있다. 제1 및 제2 본딩 패드(132, 134) 각각은 Ti, Ni, Au 또는 Sn 중 적어도 하나를 포함할 수 있으나, 실시 예는 이에 국한되지 않는다. 예를 들어, 제1 및 제2 본딩 패드(132, 134) 각각은 Ti/Ni/Au/Sn/Au일 수 있다.
또한, 실시 예에 의하면, 제1 본딩 패드(132)의 제1 폭(W1)과 제2 본딩 패드(134)의 제2 폭(W2)의 비율은 다음 수학식 1 또는 수학식 2와 같이 표현될 수 있지만, 실시 예는 이에 국한되지 않는다.
Figure pat00001
Figure pat00002
도 3은 도 1에 도시된 'A' 부분에 대한 일 실시 예(A1)의 확대 단면도를 나타낸다. 도 3에 도시된 제2 전극(164B)은 도 2에 도시된 제2 전극(164A)과 다른 구조를 갖는다. 이를 제외하면, 도 3에 도시된 발광 소자 패키지는 도 2에 도시된 발광 소자 패키지와 동일하다. 따라서, 도 2에 도시된 발광 소자 패키지(100)를 설명함에 있어서, 도 3에 도시된 확대 단면도(A1)를 인용하기로 한다.
도 3을 참조하면, 제1 절연층(142A)은 제1 관통 홀(TH1)에서 발광 구조물(120)의 측부(120-1) 및 발광 구조물(120)의 내측 하부 가장 자리(120-2)에 배치될 수 있다. 즉, 제1 절연층(142A)은 제1 및 제2 세그먼트(S1, S2)를 포함할 수 있다.
제1 세그먼트(S1)는 제1 관통홀(TH1)에서 발광 구조물(120)의 측부(120-1)에 배치될 수 있다. 제2 세그먼트(S2)는 제1 세그먼트(S1)로부터 발광 구조물(120)의 두께 방향인 제2 방향과 수직한 제1 또는 제3 방향 중 적어도 어느 하나의 연장되어, 발광 구조물(120)의 내측 하부 가장 자리(120-2)에 배치될 수 있다. 도 3의 경우, 제2 세그먼트(S2)는 제1 세그먼트(S1)로부터 제1 방향으로 연장됨을 보이고 있다. 비록 도시되지는 않았지만, 제2 세그먼트(S2)는 제1 세그먼트(S1)로부터 제3 방향으로도 연장될 수 있음은 물론이다.
도 4는 도 1에 도시된 'A' 부분에 대한 다른 실시 예(A2)의 확대 단면도를 나타낸다. 도 4에 도시된 제2 전극(164B)은 도 2에 도시된 제2 전극(164A)과 다른 구조를 갖고, 도 4에 도시된 제1 절연층(142B)은 도 2에 도시된 제1 절연층(142A)과 다른 구조를 갖는다. 이를 제외하면, 도 4에 도시된 발광 소자 패키지는 도 2에 도시된 발광 소자 패키지와 동일하다. 따라서, 도 4에서 도 2에 도시된 발광 소자 패키지(100)와 동일한 부분에 대해서는 중복되는 설명을 생략하기로 한다.
도 4를 참조하면, 제1 절연층(142A)은 제1 및 제2 세그먼트(S1, S2)뿐만 아니라 제3 세그먼트(S3)를 더 포함할 수 있다. 제3 세그먼트(S3)는 활성층(124)의 아래에서 제1 세그먼트(S1)로부터 제1 방향 또는 제3 방향 중 적어도 어느 하나의 방향으로 연장되어 배치될 수 있다. 도 4의 경우 제3 세그먼트(S3)가 세1 세그먼트(S1)로부터 제2 방향으로 연장된 모습을 보인다. 비록 도시되지는 않았지만, 제3 세그먼트(S3)는 제1 세그먼트(S1)로부터 제2 방향으로 연장될 수 있음은 물론이다.
또한, 제1 절연층(142B)의 제3 세그먼트(S3)는 제2 방향에서 제2 도전형 반도체층(126)의 중간 부분(또는, 중간부)에 배치될 수 있지만, 실시 예는 이에 국한되지 않는다.
다른 실시 예에 의하면, 제1 절연층(142B)의 제3 세그먼트(S3)는 제2 도전형 반도체층(126)의 하부에 배치될 수도 있다. 이 경우, 도 4에 도시된 제1 절연층(142B)의 제3 세그먼트(S3)의 저면(S3-1)과 제2 도전형 반도체층(126)의 저면(126A) 사이의 간격(d)은 '0'일 수도 있다.
또 다른 실시 예에 의하면, 제1 절연층(142B)의 제3 세그먼트(S3)는 제2 도전형 반도체층(126)의 상부에도 배치될 수 있다. 이 경우, 제3 세그먼트(S3)는 활성층(124)와 접하여 배치될 수 있다.
또한, 제1 절연층(142B)의 제3 세그먼트(S3)는 제2 도전형 반도체층(126)의 상부, 중간 부분 또는 하부 중 적어도 복수 곳에 배치된 복수의 제3 세그먼트를 포함할 수도 있다. 예를 들어, 도 4에 예시된 바와 같이, 제3 세그먼트(S3)는 복수의 제3-1 및 제3-2 세그먼트(S3-1, S3-2)를 포함할 수도 있다. 제3-1 세그먼트(S3-1)는 제2 도전형 반도체층(126)의 상부에서 활성층(124)과 제3-2 세그먼트(S3-2) 사이에 배치될 수 있다. 제3-2 세그먼트(S3-2)는 제2 도전형 반도체층(126)의 중간 부분에서 제3-1 세그먼트(S3-1)와 제2 세그먼트(S2) 사이에 배치될 수 있다.
또한, 제1 절연층(142A)은 제4 세그먼트(S4)를 더 포함할 수 있다. 제4 세그먼트(S4)는 발광 구조물(120)의 외측부(120-3)에 배치된 제4-1 세그먼트(S4-1)와 발광 구조물(120)의 외측 하부 가장 자리(120-4)에 배치된 제4-2 세그먼트(S4-2)를 포함할 수도 있다.
전술한 제1 절연층(142A, 142B)은 일종의 전류 차단층(CBL:Current Blocking Layer)의 역할을 수행할 수 있다. 이에 대해서는 첨부된 도 6을 참조하여 상세히 후술된다.
한편, 제2 절연층(150)은 제1 관통홀(TH1)에서 제1 절연층(142A, 142B)과 제1 본딩 패드(132)의 사이에 배치될 수 있다. 또한, 제2 절연층(150)은 제2 전극(164A, 164B)과 제1 본딩 패드(132) 사이에 배치되어, 제2 전극(164A, 164B)과 제1 본딩 패드(132)르 전기적으로 절연시킬 수 있다.
제1 절연층(142A, 142B) 또는 제2 절연층(150) 중 적어도 하나는 감광성 폴리이미드(PSPI:Photo Sensitive Polyimid)로 구현될 수 있으나, 실시 예는 이에 국한되지 않는다. 또는, 제1 절연층(142A, 142B) 또는 제2 절연층(150) 중 적어도 하나는 SiO2, TiO2, ZrO2, Si3N4, Al2O3, 또는 MgF2 중 적어도 하나를 포함할 수 있다. 제1 절연층(142A, 142B)과 제2 절연층(150)은 서로 동일한 재질을 갖거나 서로 다른 재질을 가질 수 있다.
제1 전극(162)은 제1 관통홀(TH1)에서 노출된 제1 도전형 반도체층(122)과 제1 본딩 패드(132) 사이에 배치될 수 있다. 이 경우, 제2 절연층(150)은 제1 전극(162)과 제1 절연층(142A, 142B) 사이에 배치될 수 있지만, 실시 예는 이에 국한되지 않는다.
제1 전극(162)은 오믹 접촉하는 물질을 포함하여 오믹 역할을 수행하여 별도의 오믹층(미도시)이 배치될 필요가 없을 수도 있고, 별도의 오믹층이 제1 전극(162)과 제1 도전형 반도체층(122) 사이에 배치될 수도 있다.
제2 전극(164A, 164B)은 제2 도전형 반도체층(126)과 제2 본딩 패드(134) 사이에 배치될 수 있다.
제1 전극(162) 및 제2 전극(164A, 164B) 각각은 활성층(124)에서 방출된 광을 흡수하지 않고 반사시키거나 투과시킬 수 있고, 제1 및 제2 도전형 반도체층(122, 126) 상에 양질로 성장될 수 있는 어느 물질로 형성될 수 있다. 예를 들어, 제1 전극(162) 및 제2 전극(164A, 164B) 각각은 금속으로 형성될 수 있으며, Ag, Ni, Ti, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf, Cr 및 이들의 선택적인 조합으로 이루어질 수 있다. 예를 들어, 제1 전극(162)은 Cr/Ni/Au일 수 있으나, 실시 예는 이에 국한되지 않는다.
일 실시 예에 의하면, 도 2에 도시된 제2 전극(164A)은 반사층에 해당할 수 있다. 즉, 제2 전극(164A)은 제2 도전형 반도체층(126) 아래에 배치되어 제2 도전형 반도체층(126)과 전기적으로 연결되는 반사층만을 포함할 수 있다. 이 경우, 제1 절연층(142A)의 제2 세그먼트(S2)는 제2 전극(164A)인 반사층과 제2 도전형 반도체층(126)의 내측 하부 가장 자리(120-2) 사이에 배치될 수 있다. 또한, 제1 절연층(142A)의 제4-1 세그먼트(S4-1)는 제2 전극(164A)인 반사층과 제2 도전형 반도체층(126)의 외측 하부 가장 자리(120-4) 사이에 배치될 수 있다.
제2 전극(164A)인 반사층은 알루미늄(Al), 금(Au), 은(Ag), 니켈(Ni), 백금(Pt), 로듐(Rh), 티타늄(Ti), 크롬(Cr) 혹은 Al이나 Ag이나 Pt나 Rh를 포함하는 합금을 포함하는 금속층으로 이루어질 수 있다. 예를 들어, 반사층은 Ag/Ni/Ti일 수 있으나, 실시 예는 이에 국한되지 않는다.
다른 실시 예에 의하면, 도 2에 도시된 제2 전극(164A)은 투광 전극층에 해당할 수 있다. 즉, 제2 전극(164A)은 제2 도전형 반도체층(126)의 아래에 배치된 투광 전극층만을 포함할 수 있다. 이 경우, 제1 절연층(164A)의 제2 세그먼트(S2)는 제2 전극(164A)인 투광 전극층과 제2 도전형 반도체층(126)의 내측 하부 가장 자리(120-2) 사이에 배치되고, 제1 절연층(146)의 제4-1 세그먼트(S4-1)는 제2 전극(164A)인 투광 전극층과 제2 도전형 반도체층(126)의 외측 하부 가장 자리(120-4) 사이에 배치될 수 있다.
도 2에 도시된 제2 전극(164A)인 투광 전극층은 투명 전도성 산화막(TCO:Tranparent Conductive Oxide)일 수도 있다. 예를 들어, 투광 전극층은 ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IrOx, RuOx, RuOx/ITO, Ni/IrOx/Au, 및 Ni/IrOx/Au/ITO 중 적어도 하나를 포함할 수 있으며, 이러한 재료로 한정하지는 않는다.
또 다른 실시 예에 의하면, 도 3 및 도 4에 도시된 바와 같이 제2 전극(164B)은 투광 전극층(164-1) 및 반사층(164-2)을 모두 포함할 수도 있다.
반사층(164-2)은 제2 도전형 반도체층(126) 아래에 배치되고, 투광 전극층(164-1)은 반사층(164-2)과 제2 도전형 반도체층(126) 사이에 배치될 수 있다. 이 경우, 제1 절연층(142A)의 제2 세그먼트(S2)는 투광 전극층(164-1)과 제2 도전형 반도체층(126)의 내측 하부 가장 자리(120-2) 사이에 배치될 수 있다. 또한, 제4-1 세그먼트(S4-1)는 투광 전극층(164-1)과 제2 도전형 반도체층(126)의 외측 하부 가장 자리(120-4) 사이에 배치될 수 있다.
또한, 도 3에 도시된 제2 전극(164B)의 경우 투광 전극층(164-1)의 제3 폭(W3)보다 반사층(164-2)의 제4 폭(W4)이 더 작다. 이 경우, 투광 전극층(164-1)은 제2 방향으로 제1 절연층(142A)과 수직으로 중첩되는 반면, 반사층(164-2)은 제2 방향으로 제1 절연층(142A)과 수직으로 중첩되지 않을 수 있다.
도 4에 도시된 제2 전극(164B)의 경우, 투광 전극층(164-1)의 제3 폭(W3)과 반사층(164-2)의 제4 폭(W4)은 동일하다. 이 경우, 투광 전극층(164-1)과 반사층(164-2) 각각은 제2 방향으로 제1 절연층(142B)과 중첩될 수 있다.
도 2 내지 도 4에 도시된 발광 소자 패키지(100)는 플립 칩 본딩 구조이기 때문에, 활성층(124)에서 방출된 광은 기판(110) 및 제1 도전형 반도체층(122)을 통해 출사된다. 이를 위해, 기판(110) 및 제1 도전형 반도체층(122)은 투광성을 갖는 물질로 이루어지고, 제2 도전형 반도체층(126)과 제2 전극(164A, 164B)은 투광성이나 비투광성을 갖는 물질로 이루어질 수 있다.
이하, 도 2에 도시된 발광 소자 패키지(100)의 제조 방법을 첨부된 도 5a 내지 도 5g를 참조하여 다음과 같이 설명하지만, 실시 예는 이에 국한되지 않는다. 즉, 도 2에 도시된 발광 소자 패키지(100)는 다른 방법에 의해서도 제조될 수 있음은 물론이다. 또한, 도 3 및 도 4에 도시된 발광 소자 패키지(A1, A2)의 경우에도 도 5a 내지 도 5g에 도시된 제조 방법을 변경하여 제조될 수 있음은 당업자에게 자명하다. 또한, 설명의 편의상, 도 2에 도시된 발광 소자 패키지(100)에서 'A' 부분에 대한 제조 방법을 도 5a 내지 도 5g를 참조하여 설명하지만, 'A' 부분 이외의 부분에 대한 제조 과정은 도 5a 내지 도 5g에 도시된 바와 같다.
도 5a 내지 도 5g는 도 2에 도시된 발광 소자 패키지(100)의 'A' 부분의 공정 단면도를 나타낸다.
도 5a를 참조하면, 기판(110) 위에 발광 구조물(120)을 형성한다. 기판(110)은 도전형 물질 또는 비도전형 물질을 포함할 수 있다. 예를 들어, 기판(110)은 사파이어(Al203), GaN, SiC, ZnO, GaP, InP, Ga203, GaAs 및 Si 중 적어도 하나를 포함할 수 있다.
기판(110) 위에 제1 도전형 반도체층(122), 활성층(124) 및 제2 도전형 반도체층(126)을 순차적으로 적층하여 발광 구조물(120)을 형성할 수 있다.
먼저, 기판(110) 위에 제1 도전형 반도체층(122)을 형성한다. 제1 도전형 반도체층(122)은 제1 도전형 도펀트가 도핑된 Ⅲ-Ⅴ 족 또는 Ⅱ-Ⅵ 족 등의 화합물 반도체를 이용하여 형성할 수 있다. 제1 도전형 반도체층(122)이 n형 반도체층인 경우, 제1 도전형 도펀트는 n형 도펀트로서, Si, Ge, Sn, Se, Te를 포함할 수 있으나 이에 한정되지 않는다.
예를 들어, 제1 도전형 반도체층(122)은 AlxInyGa(1-x-y)N (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질을 포함할 수 있다. 제1 도전형 반도체층(122)은 GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN, AlGaAs, InGaAs, AlInGaAs, GaP, AlGaP, InGaP, AlInGaP, InP 중 어느 하나 이상을 포함할 수 있다.
이후, 활성층(124)을 제1 도전형 반도체층(122) 위에 형성한다. 활성층(124)은 단일 우물 구조, 다중 우물 구조, 단일 양자 우물 구조, 다중 양자 우물 구조(MQW: Multi Quantum Well), 양자 선(Quantum-Wire) 구조, 또는 양자 점(Quantum Dot) 구조 중 적어도 어느 하나로 형성될 수 있다.
활성층(124)의 우물층/장벽층은 InGaN/GaN, InGaN/InGaN, GaN/AlGaN, InAlGaN/GaN, GaAs(InGaAs)/AlGaAs, GaP(InGaP)/AlGaP 중 어느 하나 이상의 페어 구조로 형성될 수 있으나 이에 한정되지 않는다. 우물층은 장벽층의 밴드갭 에너지보다 낮은 밴드갭 에너지를 갖는 물질로 형성될 수 있다.
활성층(124)의 위 또는/및 아래에는 도전형 클래드층(미도시)이 형성될 수 있다. 도전형 클래드층은 활성층(124)의 장벽층의 밴드갭 에너지보다 더 높은 밴드갭 에너지를 갖는 반도체로 형성될 수 있다. 예를 들어, 도전형 클래드층은 GaN, AlGaN, InAlGaN 또는 초격자 구조 등을 포함할 수 있다. 또한, 도전형 클래드층은 n형 또는 p형으로 도핑될 수 있다.
이후, 활성층(124) 위에 제2 도전형 반도체층(126)을 형성한다. 제2 도전형 반도체층(126)은 반도체 화합물로 형성될 수 있으며, Ⅲ-Ⅴ 족 또는 Ⅱ-Ⅵ 족 등의 화합물 반도체로 구현될 수 있다. 예컨대, 제2 도전형 반도체층(126)은 InxAlyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질을 포함할 수 있다. 제2 도전형 반도체층(126)에는 제2 도전형 도펀트가 도핑될 수 있다. 제2 도전형 반도체층(126)이 p형 반도체층인 경우, 제2 도전형 도펀트는 p형 도펀트로서, Mg, Zn, Ca, Sr, Ba 등을 포함할 수 있다.
이후, 도 5b를 참조하면, 발광 구조물(120)의 제2 도전형 반도체층(126)과 활성층(124)을 메사(Mesa) 식각(etching)하여 제1 도전형 반도체층(122)을 노출시키는 제1 관통홀(TH1)을 형성한다.
이후, 도 5c를 참조하면, 메사 식각에 의해 노출된 제1 도전형 반도체층(122) 위와, 제1 관통홀(TH1) 내에서 노출된 발광 구조물(120)의 측부와, 제2 도전형 반도체층(126) 위에 제1 절연 물질인 SiO2(142)를 증착한다. 이후, 제1 절연층(142A)이 형성될 영역을 덮고 그 이외의 영역을 오픈하도록 SiO2층(142) 위에 포토 레지스터(PR) 마스크(M)를 코팅한다.
이후, 도 5d를 참조하면, PR 마스크(M)를 이용하여 사진 식각 공정에 의해 노광하고 현상한 후 SiO2층(142)을 예를 들어 습식 식각에 의해 제거한다. 이후 PR 마스크(M)를 제거하여, 제1 절연층(142A)을 형성하고, 제2 도전형 반도체층(126)을 노출시키는 제2 관통홀(TH2)을 형성할 수 있다.
또는, SiO2 대신에 감광성 폴리이미드에 의해 제1 절연층(142A)을 형성하고 할 경우, 메사 식각되어 노출된 제1 도전형 반도체층(122)과, 제1 관통홀(TH1)에서 노출된 발광 구조물(120)의 측부와, 제2 도전형 반도체층(126) 위에 제1 절연 물질로서 감광성 폴리이미드(142)를 도포한다. 이후, 감광성 폴리이미드(142)를 노광하고 현상한 후 베이킹(baking)하여 제1 절연층(142A)을 형성하고, 제2 도전형 반도체층(126)을 노출시키는 제2 관통홀(TH2)을 형성할 수 있다.
전술한 바와 같이, 제1 절연층(142A)을 형성하기 위해 SiO2를 증착할 때 발생된 파티클 덩어리가 식각되지 않아 외관 및 특성에 악영향을 미칠 수도 있다. 또한, 플라즈마를 이용하여 SiO2층을 증착할 때 제2 도전형 반도체층(126)가 손상(damage)될 수도 있다. 그러나, SiO2 대신에 감광성 폴리이미드를 이용하여 제1 절연층(142A)을 형성할 경우, SiO2층을 사용할 때 처럼 제2 도전형 반도체층(126)이 손상될 염려가 없고 외관 및 특성에 미치는 악영향이 해소되어 불량률이 최소화되거나 없을 수 있고, 제조 공정이 간단해져 공정 시간이 단축될 수 있다. 또한, SiO2를 사용할 때보다 폴리이미드를 사용하면, 제1 절연층(142A)의 CBL 역할이 더 충실히 수행될 수 있다.
또한, 제1 관통홀(TH1)을 형성한 후 제1 절연층(142A)을 형성할 경우, 특히, 제1 절연층(142A)의 제1 세그먼트(S1) 및 제4-1 세그먼트(S4-1)를 형성할 경우, 도 5e 내지 도 5g에 도시된 후속하는 공정을 수행할 때, 발광 구조물(120) 특히 활성층(124)을 보호할 수 있다. 예를 들어, 제2 전극(164A)이 은(Ag)으로 이루어진 반사층을 포함할 경우, 은의 마이그레이션(migration)이나 이물질(또는, 불순물)로부터 발광 구조물(120)이 보호될 수 있다.
이후, 도 5e를 참조하면, 제2 관통홀(TH2)을 매립하면서 제1 절연층(142A)의 제2 세그먼트(S2) 위에 제2 전극(164A)을 형성한다. 제2 전극(164A)은 활성층(124)에서 방출된 광을 흡수하지 않고 반사시키거나 투과시킬 수 있고, 제1 및 제2 도전형 반도체층(122, 126) 상에 양질로 성장될 수 있는 어느 물질로 형성될 수 있다. 예를 들어, 제2 전극(164A)은 금속으로 형성될 수 있으며, Ag, Ni, Ti, Al, Rh, Cr, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf 및 이들의 선택적인 조합으로 이루어질 수 있다.
이후, 도 5f를 참조하면, 제1 관통홀(TH1)에서 제1 도전형 반도체층(122)을 노출시키면서 제1 절연층(142A) 위에 제2 절연층(150)을 형성하고, 제2 전극(164A)의 상부 가장 자리와 측부를 덮도록 제2 절연층(150)을 형성한다.
제2 절연층(150)은 감광성 폴리이미드(PSPI)로 구현될 수 있으나, 실시 예는 이에 국한되지 않는다. 또는, 제1 절연층(142A) 또는 제2 절연층(150) 중 적어도 하나는 SiO2, TiO2, ZrO2, Si3N4, Al2O3, 또는 MgF2 중 적어도 하나를 이용하여 형성될 수 있다. 또한, 제1 절연층(142A)과 제2 절연층(150)을 동일한 재질로 형성하거나 서로 다른 재질로 형성할 수 있다.
이후, 도 5g를 참조하면, 제1 관통홀(TH1)에서 노출된 제1 도전형 반도체층(122)과 연결되도록 제1 전극(162)을 형성한다. 제1 전극(162)은 예를 들어, 금속으로 형성될 수 있으며, Ag, Ni, Ti, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf, Cr 및 이들을 선택적으로 조합하여 형성될 수 있다.
또는, 도시된 바와 달리, 제1 전극(162)을 형성한 후, 제2 절연층(150)을 형성할 수도 있다.
이후, 계속해서 도 5g를 참조하면, 제1 전극(162)과 전기적으로 연결되도록 제1 관통홀(TH1)을 매립하면서 제2 절연층(150) 위에 제1 본딩 패드(132)를 형성하고, 제2 절연층(150)에 의해 노출된 제2 전극(164A) 위에 제2 본딩 패드(134)를 형성한다. 제1 및 제2 본딩 패드(132, 134)는 전기적 전도성을 갖는 금속 물질을 이용하여 형성될 수 있으며, 제1 및 제2 전극(162, 164A) 각각의 물질과 동일하거나 다른 물질로 형성될 수 있다.
도 6a는 실시 예에 의한 발광 소자 패키지의 광 출력(Po)을 나타내고, 도 6b는 비교 례와 실시 예의 광 출력(Po)을 비교하여 나타내는 그래프이다. 도 6a 및 도 6b 각각에서 횡축은 제2 또는 제4 세그먼트(S2, S4)의 제2 방향으로의 길이(L)를 나타내고 종축은 광 출력(Po)을 나타낸다.
전술한 수학식 1에 표시한 바와 같이, 제1 폭(W1)과 제2 폭(W2)이 비율이 클 경우 캐리어의 분배가 균일하게 이루어지지 않아 전류 몰림(current crowding) 현상이 발생할 수 있다. 이를 개선하기 위해, 전술한 실시 예에 의한 발광 소자 패키지(100)는 전류 차단층(CBL)의 역할을 수행하도록 제1 절연층(142A, 142B)을 배치한다. 따라서, 전류 스프레딩이 취약한 부분에 캐리어의 주입이 원할해질 수 있다.
도 6a를 참조하면, 전술한 실시 예에 의한 발광 소자 패키지(100)에서 제1 절연층(142A, 142B)이 제2 세그먼트(S2) 또는 제4-2 세그먼트(S4-2)를 포함하지 않을 경우, 즉, 길이(L)가 '0'일 경우와 비교할 때, 길이(L)가 0보다 크고 40 ㎛이하일 때 광 출력(Po)이 개선됨을 알 수 있다.
또한, 비교 례에 의한 발광 소자 패키지는 도 2 내지 도 4에 도시된 발광 소자 패키지에서 제1 절연층(142A, 142B)이 생략된 경우에 해당한다. 도 6b에서, 비교 례에 의한 발광 소자 패키지의 광 출력(Po)을 "Ref"로 표기하였다. 예를 들어, 도 6b를 참조하면, 350 ㎃ 또는 500 ㎃의 동작 전류에서, 제1 절연층(142A, 142B)의 제1 방향으로의 길이(L)가 20 ㎛ 내지 30 ㎛일 경우 비교 례에 의한 발광 소자 패키지보다 우수한 광 출력을 가짐을 알 수 있다.
결국 전술한 바와 같이, 실시 예에 의한 발광 소자 패키지(100)는 제1 절연층(142A, 142B)을 이용하여 특히, 제2 세그먼트(S2)와 제4-2 세그먼트(S4-2)를 이용하여 발광 소자 패키지의 광학적 특성이 개선될 수 있다. 특히, 비교 례에 의한 발광 소자 패키지와 비교할 때, 실시 예에 의한 발광 소자 패키지(100)는 높은 전류 밀도를 갖고, 전류 스프레딩을 개선시킬 수 있다.
도 7은 또 다른 실시 예에 의한 발광 소자 패키지(200)의 단면도를 나타낸다.
도 7에 도시된 발광 소자 패키지(200)는 도 2에 도시된 발광 소자 패키지(100), 제1 및 제2 리드 프레임(212, 214), 절연부(220), 패키지 몸체(230), 몰딩 부재(240), 제1 및 제2 솔더부(252, 254)를 포함할 수 있다.
제1 및 제2 리드 프레임(212, 214)은 제1 및 제2 본딩 패드(132, 134)와 각각 전기적으로 연결될 수 있다. 제1 및 제2 리드 프레임(212, 214)은 절연부(220)에 의해 서로 전기적으로 이격될 수 있다. 제1 및 제2 리드 프레임(212, 214) 각각은 도전형 물질 예를 들면 금속으로 이루어질 수 있으며, 실시 예는 제1 및 제2 리드 프레임(212, 214) 각각의 물질의 종류에 국한되지 않는다.
절연부(220)는 제1 및 제2 리드 프레임(212, 214) 사이에 배치되어, 제1 및 제2 리드 프레임(212, 214)을 전기적으로 절연시킨다. 이를 위해, 절연부(220)는 SiO2, TiO2, ZrO2, Si3N4, Al2O3, 또는 MgF2 중 적어도 하나를 포함할 수 있지만, 실시 예는 이에 국한되지 않는다.
패키지 몸체(230)는 제1 및 제2 리드 프레임(212, 214)와 함께 캐비티(C)를 형성할 수 있으나, 실시 예는 이에 국한되지 않는다. 다른 실시 예에 의하면, 도 7에 예시된 바와 달리, 패키지 몸체(230)만으로 캐비티(C)를 형성할 수도 있다. 또는, 상부면이 평평한 패키지 몸체(230) 위에 격벽(barrier wall)(미도시)이 배치되고, 격벽과 패키지 몸체(230)의 상부면에 의해 캐비티가 정의될 수도 있다.
캐비티(C) 내에 도 2에 도시된 발광 소자 패키지(100)가 배치될 수 있다.
패키지 몸체(230)는 실리콘, 합성수지, 또는 금속을 포함하여 형성될 수 있다. 만일, 패키지 몸체(230)가 도전형 물질 예를 들면 금속 물질로 이루어질 경우, 제1 및 제2 리드 프레임(212, 214)은 패키지 몸체(230)의 일부일 수도 있다. 이 경우에도, 제1 및 제2 리드 프레임(212, 214)을 형성하는 패키지 몸체(230)는 절연부(220)에 의해 서로 전기적으로 분리될 수 있다.
몰딩 부재(240)는 캐비티(C) 내에 배치된 발광 소자 패키지(100)를 포위하여 보호하도록 배치될 수 있다. 몰딩 부재(240)는 예를 들어 실리콘(Si)으로 구현될 수 있으며, 형광체를 포함하므로 발광 소자 패키지(100)에서 방출된 광의 파장을 변화시킬 수 있다. 형광체로는 발광 소자에서 발생된 빛을 백색광으로 변환시킬 수 있는 YAG계, TAG계, Silicate계, Sulfide계 또는 Nitride계 중 어느 하나의 파장변환수단인 형광물질이 포함될 수 있으나, 실시 예는 형광체의 종류에 국한되지 않는다.
YAG 및 TAG계 형광물질에는 (Y, Tb, Lu, Sc ,La, Gd, Sm)3(Al, Ga, In, Si, Fe)5(O, S)12:Ce 중에서 선택하여 사용가능하며, Silicate계 형광물질에는 (Sr, Ba, Ca, Mg)2SiO4: (Eu, F, Cl) 중에서 선택 사용 가능하다.
또한, Sulfide계 형광물질에는 (Ca,Sr)S:Eu, (Sr,Ca,Ba)(Al,Ga)2S4:Eu 중에서 선택하여 사용가능하며, Nitride계 형광체는 (Sr, Ca, Si, Al, O)N:Eu (예, CaAlSiN4:Eu β-SiAlON:Eu) 또는 Ca-α SiAlON:Eu계인 (Cax,My)(Si,Al)12(O,N)16, 여기서 M 은 Eu, Tb, Yb 또는 Er 중 적어도 하나의 물질이며 0.05<(x+y)<0.3, 0.02<x<0.27 and 0.03<y<0.3, 형광체 성분 중에서 선택하여 사용 할 수 있다.
적색 형광체로는, N(예,CaAlSiN3:Eu)을 포함하는 질화물(Nitride)계 형광체를 사용할 수 있다. 이러한 질화물계 적색 형광체는 황화물(Sulfide)계 형광체보다 열, 수분 등의 외부 환경에 대한 신뢰성이 우수할 뿐만 아니라 변색 위험이 작다.
제1 솔더부(252)는 제1 본딩 패드(132)와 제1 리드 프레임(212) 사이에 배치되어, 이들(132, 212)을 전기적으로 연결하는 역할을 한다. 제2 솔더부(254)는 제2 본딩 패드(134)와 제2 리드 프레임(214) 사이에 배치되어, 이들(134, 214)을 전기적으로 연결하는 역할을 한다. 제1 및 제2 솔더부(252, 254) 각각은 솔더 페이스트(solder paste) 또는 솔더 볼(solder ball)일 수 있으나, 실시 예는 이에 국한되지 않는다.
전술한 제1 및 제2 솔더부(252, 254)는 제1 및 제2 본딩 패드(132, 134)를 통해 제1 및 제2 도전형 반도체층(122, 126)을 제1 및 제2 리드 프레임(212, 214)에 각각 전기적으로 연결시켜, 와이어의 필요성을 없앨 수 있다. 그러나, 다른 실시 예에 의하면, 와이어를 이용하여 제1 및 제2 도전형 반도체층(122, 126)을 제1 및 제2 리드 프레임(212, 214)에 각각 연결시킬 수도 있다.
또한, 제1 솔더부(252) 및 제2 솔더부(254)는 생략될 수도 있다. 이 경우, 제1 본딩 패드(132)가 제1 솔더부(252)의 역할을 수행하고, 제2 본딩 패드(134)가 제2 솔더부(254)의 역할을 수행할 수 있다. 즉, 제1 솔더부(252)와 제2 솔더부(254)가 생략될 경우, 제1 본딩 패드(132)는 제1 리드 프레임(212)과 직접 연결되고, 제2 본딩 패드(134)는 제2 리드 프레임(214)과 직접 연결될 수 있다.
실시 예에 따른 발광 소자 패키지는 복수 개가 기판 상에 어레이될 수 있고, 발광 소자 패키지의 광 경로 상에 광학 부재인 도광판, 프리즘 시트, 확산 시트 등이 배치될 수 있다. 이러한 발광 소자 패키지, 기판, 광학 부재는 백라이트 유닛으로 기능할 수 있다.
또한, 실시 예에 따른 발광 소자 패키지를 포함하는 표시 장치, 지시 장치, 조명 장치로 구현될 수 있다.
여기서, 표시 장치는 바텀 커버와, 바텀 커버 상에 배치되는 반사판과, 광을 방출하는 발광 모듈과, 반사판의 전방에 배치되며 발광 모듈에서 발산되는 빛을 전방으로 안내하는 도광판과, 도광판의 전방에 배치되는 프리즘 시트들을 포함하는 광학 시트와, 광학 시트 전방에 배치되는 디스플레이 패널과, 디스플레이 패널과 연결되고 디스플레이 패널에 화상 신호를 공급하는 화상 신호 출력 회로와, 디스플레이 패널의 전방에 배치되는 컬러 필터를 포함할 수 있다. 여기서 바텀 커버, 반사판, 발광 모듈, 도광판, 및 광학 시트는 백라이트 유닛(Backlight Unit)을 이룰 수 있다.
또한, 조명 장치는 기판과 실시 예에 따른 발광 소자 패키지를 포함하는 광원 모듈, 광원 모듈의 열을 발산시키는 방열체, 및 외부로부터 제공받은 전기적 신호를 처리 또는 변환하여 광원 모듈로 제공하는 전원 제공부를 포함할 수 있다. 예를 들어, 조명 장치는, 램프, 해드 램프, 또는 가로등을 포함할 수 있다.
해드 램프는 기판 상에 배치되는 발광 소자 패키지들을 포함하는 발광 모듈, 발광 모듈로부터 조사되는 빛을 일정 방향, 예컨대, 전방으로 반사시키는 리플렉터(reflector), 리플렉터에 의하여 반사되는 빛을 전방으로 굴절시키는 렌즈, 및 리플렉터에 의하여 반사되어 렌즈로 향하는 빛의 일부분을 차단 또는 반사하여 설계자가 원하는 배광 패턴을 이루도록 하는 쉐이드(shade)를 포함할 수 있다.
이상에서 실시 예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시 예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시 예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
100, 200: 발광 소자 패키지 110: 기판
112: 패턴 120: 발광 구조물
122: 제1 도전형 반도체층 124: 활성층
126: 제2 도전형 반도체층 132: 제1 본딩 패드
134: 제2 본딩 패드 142A, 142B: 제1 절연층
150: 제2 절연층 162: 제1 전극
164A, 164B: 제2 전극 164-1: 투광 전극층
164-2: 반사층 212: 제1 리드 프레임
214: 제2 리드 프레임 220: 절연부
230: 패키지 몸체 240: 몰딩 부재
252: 제1 솔더부 254: 제2 솔더부

Claims (18)

  1. 기판;
    상기 기판 아래에 배치되며, 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층을 포함하는 발광 구조물;
    상기 활성층과 상기 제2 도전형 반도체층을 관통하여 상기 제1 도전형 반도체층을 노출시키는 관통홀에 매립되어 상기 제1 도전형 반도체층과 연결된 제1 본딩 패드;
    상기 제1 본딩 패드와 이격되어 상기 제2 도전형 반도체층 아래에 배치되며, 상기 제2 도전형 반도체층과 연결된 제2 본딩 패드;
    상기 관통 홀에서 상기 발광 구조물의 측부 및 상기 발광 구조물의 내측 하부 가장 자리에 배치된 제1 절연층; 및
    상기 관통홀에서 상기 제1 절연층과 상기 제1 본딩 패드의 사이에 배치된 제2 절연층을 포함하는 발광 소자 패키지.
  2. 제1 항에 있어서, 상기 제1 절연층은
    상기 관통홀에서 상기 발광 구조물의 측부에 배치된 제1 세그먼트; 및
    상기 제1 세그먼트로부터 상기 발광 구조물의 두께 방향과 수직한 제1 방향으로 연장되어 상기 발광 구조물의 상기 내측 하부 가장 자리에 배치된 제2 세그먼트를 포함하는 발광 소자 패키지.
  3. 제2 항에 있어서, 상기 제1 절연층은
    상기 제1 세그먼트로부터 상기 제1 방향으로 상기 활성층의 아래로 연장되어 배치된 제3 세그먼트를 더 포함하는 발광 소자 패키지.
  4. 제3 항에 있어서, 상기 제1 절연층은
    상기 발광 구조물의 외측부와 외측 하부 가장 자리에 배치된 제4 세그먼트를 더 포함하는 발광 소자 패키지.
  5. 제1 항에 있어서, 상기 관통홀에서 노출된 상기 제1 도전형 반도체층과 상기 제1 본딩 패드 사이에 배치된 제1 전극을 더 포함하는 발광 소자 패키지.
  6. 제5 항에 있어서, 상기 제2 절연층은 상기 제1 전극과 상기 제1 절연층 사이에 배치된 발광 소자 패키지.
  7. 제4 항에 있어서, 상기 제2 도전형 반도체층과 상기 제2 본딩 패드 사이에 배치된 제2 전극을 더 포함하는 발광 소자 패키지.
  8. 제7 항에 있어서, 상기 제2 전극은
    상기 제2 도전형 반도체층 아래에 배치된 반사층; 및
    상기 반사층과 상기 제2 도전형 반도체층 사이에 배치된 투광 전극층을 포함하는 발광 소자 패키지.
  9. 제8 항에 있어서, 상기 제1 절연층의 상기 제2 세그먼트는 상기 투광 전극층과 상기 제2 도전형 반도체층의 상기 내측 하부 가장 자리 사이에 배치되고, 상기 제4 세그먼트는 상기 투광 전극층과 상기 외측 하부 가장 자리 사이에 배치된 발광 소자 패키지.
  10. 제7 항에 있어서, 상기 제2 전극은
    상기 제2 도전형 반도체층 아래에 배치된 반사층을 포함하는 발광 소자 패키지.
  11. 제10 항에 있어서, 상기 제1 절연층의 상기 제2 세그먼트는 상기 반사층과 상기 제2 도전형 반도체층의 상기 내측 하부 가장 자리에 배치되고, 상기 제4 세그먼트는 상기 반사층과 상기 외측 하부 가장 자리 사이에 배치된 발광 소자 패키지.
  12. 제7 항에 있어서, 상기 제2 전극은
    상기 제2 도전형 반도체층의 아래에 배치된 투광 전극층을 포함하는 발광 소자 패키지.
  13. 제12 항에 있어서, 상기 제1 절연층의 상기 제2 세그먼트는 상기 투광 전극층과 상기 제2 도전형 반도체층의 상기 내측 하부 가장 자리 사이에 배치되고, 상기 제4 세그먼트는 상기 투광 전극층과 상기 외측 하부 가장 자리 사이에 배치된 발광 소자 패키지.
  14. 제3 항에 있어서, 상기 제3 세그먼트는 상기 제2 도전형 반도체층의 상부, 하부 또는 중간부 중 적어도 한 곳에 배치된 발광 소자 패키지.
  15. 제1 항 또는 제4 항에 있어서, 상기 제2 또는 제4 세그먼트의 상기 제1 방향으로의 길이는 20 ㎛ 내지 30 ㎛인 발광 소자 패키지.
  16. 제1 항에 있어서, 상기 제1 본딩 패드와 상기 제2 본딩 패드의 상기 제1 방향으로의 폭의 비율은 9:1 또는 8:2인 발광 소자 패키지.
  17. 제1 항에 있어서, 상기 제1 또는 제2 절연층 중 적어도 하나는 감광성 폴리이미드를 포함하는 발광 소자 패키지.
  18. 제1 항에 있어서, 상기 발광 소자 패키지는
    상기 제1 및 제2 본딩 패드와 각각 연결된 제1 및 제2 리드 프레임을 더 포함하는 발광 소자 패키지.
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