KR20140125521A - 반도체 발광소자 - Google Patents

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Abstract

본 발명의 실시 형태에 따른 반도체 발광소자는, 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층을 구비하는 발광구조물; 제1 도전형 반도체층과 접속된 제1 전극; 제2 도전형 반도체층과 접속된 콘택층, 콘택층 상의 캡핑층 및 캡핑층 상에서 캡핑층의 상면 및 측면을 덮는 금속 버퍼층을 포함하는 제2 전극; 발광구조물 상에서 제1 전극 및 제2 전극을 노출시키는 제1 절연층; 및 제1 절연층 상에서 제1 전극 및 금속 버퍼층의 적어도 일부를 노출시키는 제2 절연층을 포함한다.

Description

반도체 발광소자{SEMICONDUCTOR LIGHT EMITTING DEVICE}
본 발명은 반도체 발광소자에 관한 것이다.
반도체 발광소자의 일 종인 발광 다이오드(LED)는 전류가 가해지면 p, n형 반도체의 접합 부분에서 전자와 정공의 재결합에 기하여, 다양한 색상의 빛을 발생시킬 수 있는 반도체 장치이다. 이러한 반도체 발광소자는 필라멘트에 기초한 발광소자에 비해 긴 수명, 낮은 전원, 우수한 초기 구동 특성 등의 여러 장점을 갖기 때문에 그 수요가 지속적으로 증가하고 있다. 특히, 최근에는, 청색 계열의 단파장 영역의 빛을 발광할 수 있는 3족 질화물 반도체가 각광을 받고 있다.
이러한 질화물 반도체를 이용한 발광 다이오드가 개발된 후에, 많은 기술적 발전을 이루어져 그 활용 범위가 확대되어 일반 조명 및 전장용 광원으로 많은 연구가 되고 있다. 특히, 종래에는 질화물 발광소자는 주로 저전류/저출력의 모바일 제품에 적용되는 부품으로 사용되었으며, 최근에는 점차 그 활용범위가 고전류/고출력 분야로 확대되고 있다. 이에 따라, 반도체 발광소자의 발광 효율과 품질을 개선하기 위한 연구가 활발하게 이루어지고 있으며, 특히, 발광소자의 광 출력과 신뢰성을 개선하기 위해 다양한 전극 구조를 갖는 발광소자가 개발되고 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제 중 하나는, 전극 및 전극 주위 절연층의 크랙 발생을 방지함으로써 신뢰성이 향상된 반도체 발광소자를 제공하는 것이다.
본 발명의 일 실시 형태에 따른 반도체 발광소자는, 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층을 구비하는 발광구조물; 상기 제1 도전형 반도체층과 접속된 제1 전극; 상기 제2 도전형 반도체층과 접속된 콘택층, 상기 콘택층 상의 캡핑층 및 상기 캡핑층 상에서 상기 캡핑층의 상면 및 측면을 덮는 금속 버퍼층을 포함하는 제2 전극; 상기 발광구조물 상에서 상기 제1 전극 및 상기 제2 전극을 노출시키는 제1 절연층; 및 상기 제1 절연층 상에서 상기 제1 전극 및 상기 금속 버퍼층의 적어도 일부를 노출시키는 제2 절연층을 포함한다.
본 발명의 일부 실시 형태에서, 상기 제1 전극과 상기 금속 버퍼층은 동일한 물질로 이루어질 수 있다.
본 발명의 일부 실시 형태에서, 상기 금속 버퍼층은 상기 콘택층 또는 상기 캡핑층보다 두꺼울 수 있다.
본 발명의 일부 실시 형태에서, 상기 캡핑층과 상기 제1 절연층의 사이에 간극이 존재하고, 상기 금속 버퍼층은 상기 간극을 매립할 수 있다.
본 발명의 일부 실시 형태에서, 상기 금속 버퍼층은 상기 제1 절연층의 일 단부를 덮을 수 있다.
본 발명의 일부 실시 형태에서, 상기 금속 버퍼층은 상기 캡핑층보다 파괴인성(fracture toughness)이 큰 물질로 이루어질 수 있다.
본 발명의 일부 실시 형태에서, 상기 캡핑층은 상기 금속 버퍼층과 접하는 면에 Cr, Pt, Au 중 적어도 하나로 이루어진 캡핑 표면층을 포함할 수 있다.
본 발명의 일부 실시 형태에서, 상기 캡핑층은 Ti, Ni 중 적어도 하나를 포함하며, 상기 금속 버퍼층은 Au, Ag, Al, Pt, Fe, Cu, Sn, Pb, Ni, Pd 및 이들의 합금 중 적어도 하나를 포함할 수 있다.
본 발명의 일부 실시 형태에서, 상기 제1 전극은 상기 발광구조물의 일부가 식각된 영역에서 노출된 상기 제1 도전형 반도체층 상에 위치할 수 있다.
본 발명의 일부 실시 형태에서, 상기 제1 절연층은 노출된 상기 제1 도전형 반도체층으로부터 상기 발광구조물의 측면을 덮고 상기 제2 도전형 반도체층 상으로 연장될 수 있다.
본 발명의 일부 실시 형태에서, 상기 제1 전극 및 상기 제2 전극은 동일한 방향을 향하여 배치될 수 있다.
본 발명의 일부 실시 형태에서, 상기 제2 절연층에 의해 노출된 상기 제1 전극 및 상기 금속 버퍼층 상에 위치하는 패드 전극을 더 포함할 수 있다.
본 발명의 일부 실시 형태에서, 상기 제1 전극은, 상기 제2 도전형 반도체층 및 상기 활성층을 관통하여 상기 제1 도전형 반도체층과 접속되는 적어도 하나의 도전성 비아를 포함할 수 있다.
본 발명의 일 실시 형태에 따른 반도체 발광소자는, 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층을 구비하는 발광구조물; 상기 제1 도전형 반도체층 및 상기 제2 도전형 반도체층 각각과 접속된 제1 전극 및 제2 전극; 상기 제1 전극 및 상기 제2 전극 상에 위치하는 절연층; 및 상기 제1 전극과 상기 절연층 사이에 개재되며, 상기 제1 전극의 단부를 덮는 금속 버퍼층을 포함한다.
본 발명의 일부 실시 형태에서, 상기 금속 버퍼층은 상기 제2 전극과 동일한 물질로 이루어질 수 있다.
전극 및 전극 주위 절연층의 크랙 발생을 방지함으로써 신뢰성이 향상된 반도체 발광소자를 제공될 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시 형태에 따른 반도체 발광소자의 개략적인 단면도다.
도 2a 및 도 2b는 본 발명의 일 실시 형태에 따른 반도체 발광소자의 개략적인 평면도이다.
도 3은 본 발명의 일 실시 형태에 따른 반도체 발광소자의 개략적인 단면도이며, 도 2a의 절단선 Ⅲ- Ⅲ'에 따라 절단된 부분이 도시된다.
도 4a 내지 도 4g는 본 발명의 일 실시형태에 따른 반도체 발광소자의 제조방법을 설명하기 위한 개략적인 단면도이다.
도 5a 내지 도 5c는 본 발명의 일 실시형태에 따른 반도체 발광소자의 제조방법을 설명하기 위한 개략적인 단면도이다.
도 6은 본 발명의 일 실시 형태에 따른 반도체 발광소자를 패키지에 적용한 예를 나타낸다.
도 7은 본 발명의 일 실시 형태에 따른 반도체 발광소자를 패키지에 적용한 예를 나타낸다.
도 8 및 도 9는 본 발명의 일 실시 형태에 따른 반도체 발광소자를 백라이트 유닛에 적용한 예를 나타낸다.
도 10은 본 발명의 실시예에 의한 반도체 발광소자를 조명 장치에 적용한 예를 나타낸다.
도 11은 본 발명의 실시예에 의한 반도체 발광소자를 헤드 램프에 적용한 예를 나타낸다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 다음과 같이 설명한다.
본 발명의 실시 형태는 여러 가지 다른 형태로 변형되거나 여러 가지 실시 형태가 조합될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다. 또한, 본 발명의 실시 형태는 당해 기술분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면 상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
도 1은 본 발명의 일 실시 형태에 따른 반도체 발광소자를 개략적으로 도시하는 단면도다.
도 1을 참조하면, 반도체 발광소자(100)는 기판(101) 상에 배치된 발광구조물(110)을 포함하며, 발광구조물(110)은 제1 도전형 반도체층(112), 활성층(114) 및 제2 도전형 반도체층(116)을 포함한다. 또한, 반도체 발광소자(100)는, 전극 구조로서 제1 및 제2 전극(130, 140)과 제1 및 제2 전극(130, 140) 상의 제1 및 제2 패드 전극(170, 180)을 포함하며, 발광구조물(110) 상의 제1 및 제2 절연층(120, 150)을 포함한다.
본 명세서에서, '상', '상부', '상면', '하', '하부', '하면', '측면' 등의 용어는 도면을 기준으로 한 것이며, 실제로는 소자나 패키지가 배치되는 방향에 따라 달라질 수 있을 것이다.
기판(101)은 반도체 성장용 기판으로 제공될 수 있으며, 사파이어, SiC, MgAl2O4, MgO, LiAlO2, LiGaO2, GaN 등과 같이 절연성, 도전성, 반도체 물질을 이용할 수 있다. 특히, 기판(101)은 활성층(114)에서 방출된 빛이 투과될 수 있는 특성을 가질 수 있다. 이에 따라, 반도체 발광소자(100)를 패키지나 광원 모듈 등에 이용하기 위하여 기판에 실장할 경우, 기판(101)이 상부를 향하는 소위, 플립 칩(flip-chip) 형태가 이용될 수 있다. 질화물 반도체 성장용 기판으로 널리 이용되는 사파이어는, 전기 절연성을 가지며 육각-롬보형(Hexa-Rhombo R3c) 대칭성을 갖는 결정체로서 c축 및 a측 방향의 격자상수가 각각 13.001Å과 4.758Å이며, C(0001)면, A(1120)면, R(1102)면 등을 갖는다. 이 경우, 상기 C면은 비교적 질화물 박막의 성장이 용이하며, 고온에서 안정하기 때문에 질화물 성장용 기판으로 주로 사용된다. 한편, 도 1에 도시된 것과 같이, 기판(101)의 상면, 즉, 반도체층들의 성장면에는 다수의 요철 구조가 형성될 수 있으며, 이러한 요철 구조에 의하여 반도체층들의 결정성과 광 방출 효율 등이 향상될 수 있다. 다만, 이러한 요철 구조는 본 실시 형태에서 필수적인 요소는 아니며 실시 형태에 따라 제외될 수도 있다.
발광구조물(110)은 기판(101) 상에 순차적으로 배치되는 제1 도전형 반도체층(112), 활성층(114) 및 제2 도전형 반도체층(116)을 포함할 수 있다. 제1 및 제2 도전형 반도체층(112, 116)은 각각 n형 및 p형 불순물이 도핑된 반도체로 이루어질 수 있으나, 이에 제한되는 것은 아니며, 반대로 각각 p형 및 n형 반도체층이 될 수도 있을 것이다. 또한, 제1 및 제2 도전형 반도체층(112, 116)은 질화물 반도체, 예컨대, AlxInyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성을 갖는 물질로 이루어질 수 있다. 제1 및 제2 도전형 반도체층(112, 116)은 이외에도 AlGaInP계열 반도체나 AlGaAs계열 반도체와 같은 물질도 이용될 수 있을 것이다.
활성층(114)은 제1 도전형 반도체층(112)과 제2 도전형 반도체층(116)의 사이에 배치되며, 전자와 정공의 재결합에 의해 소정의 에너지를 갖는 광을 방출한다. 활성층(114)은 제1 및 제2 도전형 반도체층(112, 116)의 에너지 밴드 갭보다 작은 에너지 밴드 갭을 갖는 물질을 포함할 수 있다. 예를 들어, 제1 및 제2 도전형 반도체층(112, 116)이 GaN계 화합물 반도체인 경우, 활성층(114)은 GaN의 에너지 밴드 갭보다 적은 에너지 밴드 갭을 갖는 InAlGaN계 화합물 반도체를 포함할 수 있다. 또한, 활성층(114)은 양자우물층과 양자장벽층이 서로 교대로 적층된 다중 양자우물(Multiple Quantum Wells, MQW) 구조, 예컨대, InGaN/GaN 구조가 사용될 수도 있다.
제1 및 제2 절연층(120, 150)은 전기적으로 절연 특성을 갖는 물질이면 어느 것이나 사용할 수 있지만, 빛을 최소한으로 흡수하는 것이 바람직하므로, 예컨대, SiO2, SiOxNy, SixNy 등의 실리콘 산화물 또는 실리콘 질화물로 이루어질 수 있다.
제1 절연층(120)은 발광구조물(110)이 메사(mesa) 식각된 영역에서 노출된 제1 도전형 반도체층(112)으로부터 발광구조물(110)의 식각된 측면을 덮으며 제2 도전형 반도체층(116) 상으로 연장된다. 제1 절연층(120)은 제1 전극(130)과 제2 전극(140) 사이에 배치될 수 있다.
제2 절연층(150)은 제1 절연층(120) 상에서 제1 전극(130) 및 금속 버퍼층(146)의 적어도 일부를 노출시키도록 배치될 수 있다.
제1 및 제2 전극(130, 140)은 제1 및 제2 도전형 반도체층(112, 116)의 외부와의 전기 접속을 위한 층으로, 제1 및 제2 도전형 반도체층(112, 116)과 각각 접속하도록 구비될 수 있다. 제1 및 제2 전극(130, 140)은 기판(101)을 기준으로 동일한 방향을 향하여 배치될 수 있다.
제1 전극(130)은 발광구조물(110)이 메사 식각된 영역에서, 노출된 제1 도전형 반도체층(112) 상에 배치될 수 있다. 제1 전극(130)은 제1 도전형 반도체층(112)과 오믹 특성을 갖는 도전성 물질의 단일층 또는 다층 구조로 이루어질 수 있다. 예컨대, 제1 전극(130)은 Au, Ag, Cu, Zn, Al, In, Ti, Si, Ge, Sn, Mg, Ta, Cr, W, Ru, Rh, Ir, Ni, Pd, Pt 등의 물질 및 그 합금 중 하나 이상을 포함할 수 있다.
제2 전극(140)은 제2 도전형 반도체층(116) 상에서 제2 도전형 반도체층(116)과 접속된 콘택층(142), 콘택층(142)을 덮는 캡핑(capping)층(144) 및 캡핑층(144)을 덮는 금속 버퍼층(146)을 포함한다.
콘택층(142)은 제2 도전형 반도체층(116)과 오믹 특성을 갖는 도전성 물질의 단일층 또는 다층 구조로 이루어질 수 있다. 예컨대, 콘택층(142)은 Ag, Ti, Ni 및 그 합금 중 하나 이상을 포함할 수 있다.
캡핑층(144)은 Ti 또는 Ni을 포함할 수 있으며, 예를 들어, Ti와 Ni이 교대로 적층된 다층막 구조를 가질 수 있다. 캡핑층(144)은 내화학성이 강한 캡핑 표면층(144S)을 포함할 수 있으며, 캡핑 표면층(144S)은 예를 들어, Cr, Pt, Au 중 적어도 하나로 이루어질 수 있다.
금속 버퍼층(146)은 캡핑층(144) 상에 캡핑층(144)의 상면 및 측면을 둘러싸도록 형성될 수 있다. 금속 버퍼층(146)은 Au, Ag, Al, Pt, Fe, Cu, Sn, Pb, Ni, Pd 및 그 합금 중 하나 이상을 포함할 수 있으며, 제1 전극(130)과 동일한 물질로 이루어질 수 있다. 실시 형태에 따라, 금속 버퍼층(146)은 캡핑층(144)보다 연성(ductility) 및 전성(malleability)이 우수한 물질로 이루어질 수 있다. 또한, 금속 버퍼층(146)은 캡핑층(144)보다 파괴인성(fracture toughness)이 큰 물질로 이루어질 수 있다. 다만, 실시 형태에 따라, 금속 버퍼층(146)이 캡핑층(144)보다 파괴인성이 작은 물질로 이루어지는 경우라도, 금속 버퍼층(146)의 두께 및 형상에 의해 캡핑층(144)보다 균열의 진행을 저지하는 능력이 실질적으로 우수할 수 있다.
따라서, 금속 버퍼층(146)을 형성함으로써, 반도체 발광소자(100)가 패키지 기판과 같은 외부 장치와 접합되는 경우, 반도체 발광소자(100)와 상기 외부 장치의 열팽창 계수의 차이에 의해 응력이 집중되어 콘택층(142) 또는 캡핑층(144)의 가장자리 영역에서 크랙(crack)이 발생하거나 상부의 제1 절연층(120)으로 진행하는 현상이 방지될 수 있다.
콘택층(142)은 제1 두께(T1)를 가지며, 캡핑층(144)은 제2 두께(T2)를 가지고, 금속 버퍼층(146)은 제3 두께(T3)를 가질 수 있다. 제3 두께(T3)는 제1 두께(T1)보다 클 수 있다. 또한, 제3 두께(T3)는 제2 두께(T2)와 동일하거나 제2 두께(T2)보다 클 수 있다. 금속 버퍼층(146)이 상대적으로 얇은 경우 크랙 진행을 방지하지 못할 수 있기 때문이다.
캡핑층(144)과 제1 절연층(120)의 사이에는 제1 간극(G1)이 형성될 수 있다. 제1 간극(G1)은 금속 버퍼층(146)으로 매립될 수 있으며, 제1 간극(G1)의 크기(D1)는 도시된 것에 한정되지 않으며, 실시 형태에 따라 변화될 수 있다. 예를 들어, 제1 간극(G1)의 크기(D1)는 금속 버퍼층(146)의 제3 두께(T3)보다 클 수도 있으며, 이는 상술한 반도체 발광소자(100)의 접합 시에 응력이 집중되는 캡핑층(144)의 가장자리 영역을 금속 버퍼층(146)으로 충분히 커버하기 위함이다. 제1 전극(130)과 제1 절연층(120)의 사이에는 제2 간극(G2)이 형성될 수 있다. 제2 간극(G2)은 제2 절연층(150)으로 매립될 수 있으며, 제2 간극(G2)의 크기(D2)는 도시된 것에 한정되지 않으며, 실시 형태에 따라 변화될 수 있다. 실시 형태에 따라서는 제2 간극(G2)이 존재하지 않을 수도 있다.
금속 버퍼층(146)은 캡핑층(144)과 인접한 제1 절연층(120)의 단부를 덮도록 형성될 수 있다. 금속 버퍼층(146)과 제1 절연층(120)이 중첩되어 형성되는 길이(D3)는 도시된 것에 한정되지 않으며, 실시 형태에 따라 변화될 수 있다. 다만, 금속 버퍼층(146)이 반사성 물질을 포함하는 경우, 중첩 길이(D3)가 상대적으로 큰 경우 광 추출 효율을 증가시킬 수 있다. 다만, 실시 형태에 따라서는, 금속 버퍼층(146)이 제1 절연층(120)과 중첩되어 형성되지 않을 수도 있다.
제1 및 제2 패드 전극(170, 180)은 반도체 발광소자(100)의 외부 단자로 기능할 수 있다. 제1 및 제2 패드 전극(170, 180)은 동일한 물질로 이루어질 수 있으며, 예컨대, Ag, Al, Ni, Cr, Pd, Cu, Pt, Sn, W, Au, Rh, Ir, Ru, Mg, Zn 등의 물질 및 그 합금 중 하나 이상을 포함할 수 있다. 제1 및 제2 패드 전극(170, 180)은 공융 금속, 예컨대, AuSn 및 CuSn 등으로 이루어질 수 있으며, 패키지 등에 실장 시 공융 접합에 의하여 본딩될 수 있다. 실시 형태에 따라, 제1 및 제2 패드 전극(170, 180)은 서로 동일하거나 유사한 높이로 형성될 수 있으며, 제1 및 제2 패드 전극(170, 180)의 너비는 도면에 도시된 것에 한정되지 않는다.
도 2a 및 도 2b는 본 발명의 일 실시 형태에 따른 반도체 발광소자의 개략적인 평면도이다.
도 3은 본 발명의 일 실시 형태에 따른 반도체 발광소자의 개략적인 단면도이며, 도 2a의 절단선 Ⅲ- Ⅲ'에 따라 절단된 부분이 도시된다.
도 2a 내지 3을 함께 참조하면, 반도체 발광소자(200)는 기판(201) 상에 배치된 발광구조물(210)을 포함하며, 발광구조물(210)은 제1 도전형 반도체층(212), 활성층(214) 및 제2 도전형 반도체층(216)을 포함한다. 또한, 반도체 발광소자(200)는, 전극 구조로서 제1 및 제2 전극(230, 240)과 제1 및 제2 전극(230, 240) 상의 제1 및 제2 패드 전극(270, 280)을 포함하며, 발광구조물(210) 상의 제1 및 제2 절연층(220, 250)을 포함한다.
본 실시 형태에서, 제1 전극(230)은 제2 도전형 반도체층(216) 및 활성층(214)을 관통하여 제1 도전형 반도체층(212)과 접속된 도전성 비아의 형태일 수 있다. 제1 전극(230)은 제1 및 제2 절연층(220, 250)에 의하여 둘러싸여 활성층(214) 및 제2 도전형 반도체층(216)과 전기적으로 분리될 수 있다. 제1 전극(230)은 발광구조물(210)이 식각된 영역에 배치되며, 발광구조물(210) 측면의 경사도는 실시 형태에 따라 변화될 수 있다. 제1 전극(230)은 접촉 저항이 낮아지도록 개수, 형상, 피치, 제1 도전형 반도체층(212)과의 접촉 면적 등이 적절히 조절될 수 있다. 또한, 도 2a 및 도 2b에 도시된 것과 같이, 제1 전극(230, 230a)은 행과 열을 이루어 배열됨으로써 전류 흐름을 개선시킬 수 있다.
실시 형태에 따라, 도 2b에 도시된 것과 같이, 제1 전극(230a)은 일 방향에서 인접한 비아 형태의 제1 전극들(230a)이 서로 연결된 형상으로 배치될 수 있다. 이에 따라 제1 전극(230a) 주변에서 제2 전극(240)은 분리될 수 있으며, 이는 제1 전극(230a) 주변의 응력을 저감하여 제2 전극(240)의 박리 현상을 방지할 수 있다. 또한, 본 실시 형태에서, 제1 전극(230a)은 제1 전극(230a)의 복수의 비아 영역 중 서로 다른 행을 이루는 것들을 연결하는 라인 형상의 영역을 더 포함할 수 있으며, 이러한 라인 형상의 영역의 위치는 실시 형태에 따라 변경될 수 있다.
제1 전극(230)의 높이(T4)는 도면에 도시된 것에 한정되지 않으며 실시 형태에 따라 변화될 수 있다. 변형된 실시 형태에서, 제1 전극(230)의 상부면은 제2 전극(240)의 하부면과 동일하거나 유사한 높이로 형성될 수도 있다.
제2 전극(240)은 제2 도전형 반도체층(216) 상에서 제2 도전형 반도체층(216)과 접속된 콘택층(242), 콘택층(242)을 덮는 캡핑층(244) 및 캡핑층(244)을 덮는 금속 버퍼층(246)을 포함한다.
금속 버퍼층(246)은 캡핑층(244) 상에 캡핑층(244)의 상면 및 측면을 둘러싸도록 형성될 수 있다. 금속 버퍼층(246)은 제1 전극(230)과 동일한 공정으로 형성되어 동일한 물질로 이루어질 수 있다. 특히, 금속 버퍼층(246)은 캡핑층(244)보다 두꺼울 수 있으며, 파괴인성이 큰 물질로 이루어질 수 있다.
따라서, 금속 버퍼층(246)을 형성함으로써, 반도체 발광소자(200)가 패키지 기판과 같은 외부 장치와 접합되는 경우, 반도체 발광소자(200)와 상기 외부 장치의 열팽창 계수의 차이에 의해 콘택층(242) 또는 캡핑층(244)에서 크랙이 발생하는 현상을 감소시킬 수 있으며, 발생한 크랙이 상부의 제1 절연층(220)으로 진행하는 현상을 방지할 수 있다.
제1 및 제2 패드 전극(270, 280)은 반도체 발광소자(200)의 외부 단자로 기능할 수 있다. 제1 패드 전극(270)이 제1 전극(230)과 접하는 높이는 상술한 바와 같이 실시 형태에 따라 변화될 수 있다. 제2 패드 전극(280)은 제2 전극(240)과 연결되기 위한 접촉 영역(C)을 포함할 수 있으며, 접촉 영역(C)은 도 2a에 도시된 것과 같이 홀 형태의 영역일 수 있다. 다만, 본 발명은 이에 한정되지 않으며, 도 2b에 도시된 것과 같이 별도의 접촉 영역(C)을 포함하지 않고, 제2 패드 전극(280)의 전체에 걸쳐 적어도 일부분에서 제2 전극(240)과 접촉될 수 있다.
도 4a 내지 도 4g는 본 발명의 일 실시형태에 따른 반도체 발광소자의 제조방법을 설명하기 위한 개략적인 단면도이다. 구체적으로, 도 4a 내지 도 4g는 도 1의 반도체 발광소자를 기준으로 설명하지만, 도 2a 내지 도 3의 반도체 발광소자 역시 유사한 방식으로 제조될 수 있을 것이다.
도 4a를 참조하면, 기판(101)의 상면에 요철을 형성한 후, 제1 도전형 반도체층(112), 활성층(114) 및 제2 도전형 반도체층(116)을 포함하는 발광구조물(110)을 형성하는 공정이 수행된다.
기판(101)은, 앞서 설명한 바와 같이, 사파이어, SiC, MgAl2O4, MgO, LiAlO2, LiGaO2, GaN 등의 물질로 이루어진 기판을 사용할 수 있다. 기판(101) 상면에 형성되는 요철은, 기판(101) 상에 포토 레지스트층(미도시) 형성한 후, 상기 포토 레지스트층에 광을 조사하여 패턴을 형성하고, 건식 또는 습식 식각 공정을 수행함으로써 형성될 수 있다. 실시 형태에 따라, 기판(101)과 다른 이종 물질, 예를 들어, 투명 절연체 또는 투명 전도체 등을 이용하여 별도의 요철 구조층을 형성할 수도 있다. 건식 식각 공정의 경우, CF4, SF6 등의 불소(Fluorine) 계열, Cl2, BCl3 등의 염소(Chlorine) 계열, 아르곤(Ar) 등의 식각 가스를 이용할 수 있으나, 이에 제한되지는 않는다.
다음으로, 유기 금속 화학 증착(Metal Organic Chemical Vapor Deposition, MOCVD), 수소화 기상 에피택시(Hydride Vapor Phase Epitaxy, HVPE), 분자선 에피택시(Molecular Beam Epitaxy, MBE) 등과 같이 당 기술 분야에서 공지된 공정을 이용하여 기판(101) 상에 제1 도전형 반도체층(112), 활성층(114) 및 제2 도전형 반도체층(116)이 순차적으로 성장될 수 있다.
요철 구조가 형성된 기판(101) 상에 제1 도전형 반도체층(112)을 성장시키는 경우, 제1 도전형 반도체층(112)은 상기 요철 구조의 볼록부 측면으로 성장하게 되므로, 투광성의 기판(101)과 제1 도전형 반도체층(112) 사이의 격자 상수 차이로 인한 전위 결함이 상부로 전파되지 않고, 전위 결함은 제1 도전형 반도체층(112)의 측면 성장에 수반하여 측면으로 굴곡된다. 따라서, 성장된 제1 도전형 반도체층(112) 내에서, 기판(101)의 상면과 평행한 방향에서의 전위 밀도가 매우 낮아지며, 고품질의 질화물 반도체 발광소자를 제조할 수 있다.
도 4b를 참조하면, 제1 도전형 반도체층(112)의 적어도 일부가 노출되도록 제2 도전형 반도체층(116), 활성층(114) 및 제1 도전형 반도체층(112)의 일부를 식각할 수 있다.
식각 공정을 통해 노출되는 제1 도전형 반도체층(112)의 표면은 제1 전극(130)(도 1 참조)을 형성하기 위한 영역이며, 기판(101)에 요철을 형성하는 공정과 유사하게, 제1 전극(130)을 형성하고자 하는 영역을 제외한 영역에 마스크층을 형성한 후, 습식 또는 건식 식각을 통해 메사 식각 영역을 형성할 수 있다. 실시 형태에 따라, 제1 도전형 반도체층(112)은 식각되지 않고 상면만 일부 노출되도록 식각 공정이 수행될 수도 있다.
도 4c를 참조하면, 식각된 발광구조물(110) 상에 제1 절연층(120) 및 제1 마스크층(196)을 순차적으로 형성한다.
제1 절연층(120)은 예를 들어, SiO2, SiOxNy, SixNy 등의 실리콘 산화물, 실리콘 질화물로 이루어질 수 있으며, PECVD(Plasma Enhanced Chemical Vapor Deposition) 등의 증착 공정을 이용하여 약 5000Å 내지 약 7000Å의 두께를 갖도록 형성할 수 있다.
다음으로, 제2 전극(140)(도 1 참조)이 형성될 영역에서 제1 절연층(120)을 노출시키는 제1 마스크층(192)을 형성한다. 제1 마스크층(192)은 포토 레지스트층일 수 있다.
도 4d를 참조하면, 제1 마스크층(192)을 이용하여 제1 절연층(120)의 일부를 제거한 후, 제1 전극(140) 중 콘택층(142) 및 캡핑층(144)을 형성한다. 콘택층(142) 및 캡핑층(144)은 스퍼터링(sputtering) 또는 전자빔 증발기(electron beam evaporator)와 같은 물리기상증착법(phisical vapor deposition, PVD) 또는 CVD를 이용하여 증착할 수 있다. 도면에서, 캡핑층(144)의 상부면의 높이는 제1 절연층(120)의 상부면의 높이와 동일하게 도시되었으나, 이에 한정되지 않으며, 캡핑층(144)의 상부면의 높이가 상대적으로 낮게 형성될 수 있다.
콘택층(142)은 예를 들어, Ag/Ti/Ni의 적층 구조로 이루어질 수 있으며, 100 nm 내지 200 nm 범위의 두께로 형성될 수 있다. 캡핑층(144)은 예를 들어, Ti/Ni/Ti/Ni/Ti의 적층 구조로 이루어질 수 있으며, 400 nm 내지 600 nm 범위의 두께로 형성될 수 있다. 또한, 캡핑층(144)은 Cr, Pt, Au 중 적어도 하나로 이루어진 캡핑 표면층(144S)을 포함할 수 있다.
콘택층(142) 및 캡핑층(144)의 형성 후, 제1 마스크층(192)을 제거한다.
도 4e를 참조하면, 먼저 도 1의 제1 전극(130) 및 금속 버퍼층(136)이 형성될 영역에서 제1 절연층(120)을 노출시키는 제2 마스크층(194)을 형성한다.
제2 마스크층(194)은 예를 들어, 네거티브 포토 레지스트층일 수 있으며, 코팅 두께 및 노광 조건을 조절하여, 경사진 측면(194L, 194R)을 가지도록 형성될 수 있다.
다음으로, 제2 마스크층(194)에 의해 노출된 제1 절연층(120)을 제거하는 공정이 수행된다. 제1 절연층(120)은, 예를 들어, 불산(HF)을 불화암모늄(NH4F)과 혼합한 BOE(Buffered Oxide Etchant) 용액을 이용하여 습식 식각으로 제거할 수 있다. 식각 공정 시간을 조절함으로써, 도면에 도시된 것과 같이 제2 마스크층(194)의 경사진 측면(194L, 194R) 하부에서도 제1 절연층(120)이 잔존할 수 있다. 또한, 본 공정에서 제2 전극(140)의 캡핑 표면층(144S)(도 4d 참조)이 내화학성을 가지므로, 캡핑층(144) 및 콘택층(142)이 보호될 수 있다.
도 4f를 참조하면, 제1 전극(130) 및 제2 전극(140)의 금속 버퍼층(146)이 형성된다.
제1 전극(130) 및 금속 버퍼층(146)은 동일한 물질로 형성될 수 있으며, 증착 물질이 상부로부터 직진성을 가지고 발광구조물(110) 상으로 도달되도록 증착 방법을 선택할 수 있다. 본 실시 형태에 따르면, 제1 전극(130) 및 금속 버퍼층(146)이 동일한 공정으로 형성될 수 있어, 공정이 단순화될 수 있고, 제조 비용이 절감될 수 있다.
제1 전극(130) 및 금속 버퍼층(146)은 예를 들어, 스퍼터링 방법으로 증착할 수 있다. 상대적으로 낮은 높이에 형성되며 크기가 작은 제1 전극(130)은 상부의 제2 마스크층(194)에 의해 가려지는 영역이 넓어서 제1 절연층(120)으로부터 소정 거리(D2) 이격되어 형성될 수 있다. 다만, 실시 형태에 따라 제1 전극(130)은 제1 절연층(120)과 접하여 형성될 수도 있다. 금속 버퍼층(146)은 제1 절연층(120)과 소정의 중첩 길이(D3)를 가지도록 형성될 수 있다. 다만, 실시 형태에 따라 중첩 길이(D3)는 변화될 수 있다.
제1 전극(130) 및 금속 버퍼층(146)의 형성 후, 제2 마스크층(196)은 제거된다.
도 4g를 참조하면, 제2 절연층(150)이 형성된다. 제2 절연층(150)은 제1 절연층(120)과 마찬가지로 예를 들어, SiO2, SiOxNy, SixNy 등의 실리콘 산화물, 실리콘 질화물로 이루어질 수 있으며, PECVD 등의 증착 공정을 이용하여 약 7000Å 내지 약 9000Å의 두께를 갖도록 형성할 수 있다.
제2 절연층(150)은 패터닝 공정에 의하여, 도 1의 제1 및 제2 패드 전극(170, 180)이 형성될 영역에서, 각각 제1 및 제2 전극(130, 140)이 노출되도록 형성될 수 있다.
다음으로, 도 1을 함께 참조하면, 제1 및 제2 전극(130, 140) 각각과 연결되는 제1 및 제2 패드 전극(170, 180)을 형성하여 최종적으로 도 1의 반도체 발광소자(100)를 제조한다.
도 5a 내지 도 5c는 본 발명의 일 실시형태에 따른 반도체 발광소자의 제조방법을 설명하기 위한 개략적인 단면도이다.
도 5a를 참조하면, 먼저 도 4a 내지 도 4c를 참조하여 상술한 것과 같이, 기판(101) 상에 발광구조물(110)을 형성한 후, 발광구조물(110)을 일부 식각하고 제1 절연층(120)을 형성하는 공정이 수행된다.
다음으로, 제2 전극(140)(도 1 참조)이 형성될 영역에서 제1 절연층(120)을 제거하는 공정이 수행된다. 이를 위해, 제2 전극(140)이 형성될 영역을 노출시키는 마스크층(196)을 형성한다. 마스크층(196)은 예를 들어, 네거티브 포토 레지스트층일 수 있으며, 코팅 두께 및 노광 조건을 조절하여, 경사진 측면을 가지도록 형성될 수 있다.
마스크층(196)에 의해 노출된 제1 절연층(120)은 습식 식각으로 제거할 수 있다. 식각 공정 시간을 조절함으로써, 도면에 도시된 것과 같이 마스크층(196)의 경사진 측면 하부에서 제1 절연층(120)이 잔존할 수 있다.
다음으로, 제1 전극(140) 중, 콘택층(142) 및 캡핑층(144)을 형성한다. 콘택층(142) 및 캡핑층(144)은 증착 물질이 상부로부터 직진성을 가지고 발광구조물(110) 상으로 도달되도록 증착 방법을 선택할 수 있다. 이에 의해, 캡핑층(144)은 제1 절연층(120)으로부터 소정 거리 이격되어 형성될 수 있다.
도 5b를 참조하면, 캡핑층(144) 상에 금속 버퍼층(146')이 형성된다. 금속 버퍼층(146')은 콘택층(142) 및 캡핑층(144)의 증착 방법보다 직진성이 상대적으로 약한 증착 방법을 이용하여 형성될 수 있다. 따라서, 금속 버퍼층(146')은 캡핑층(144)과 제1 절연층(120) 사이의 간극을 매립하며 캡핑층(144) 상에 형성될 수 있다. 실시 형태에 따라, 금속 버퍼층(146')도 제1 절연층(120)으로부터 이격되어 형성될 수 있다. 다만, 이 경우에도 금속 버퍼층(146')은 캡핑층(144)의 측면 및 상면을 모두 덮도록 형성된다.
본 실시 형태에 따르면, 하나의 마스크층(196)을 이용하여 제2 전극(140)을 모두 형성할 수 있어, 공정이 단순화될 수 있고, 제조 비용이 절감될 수 있다.
도 5c를 참조하면, 제1 전극(130)을 형성한다. 제1 전극(130)은 도면에 도시되지 않은 별도의 마스크층을 형성한 후, 상기 마스크층을 이용하여 제1 도전형 반도체층(112)의 일부를 노출시키고, 노출된 제1 도전형 반도체층(112) 상에 형성되도록 할 수 있다.
다음으로, 도 4g를 참조하여 상술한 것과 같이, 제2 절연층(150)과 제1 및 제2 패드 전극(170, 180)을 형성하는 공정이 순차적으로 수행된다.
도 6은 본 발명의 일 실시 형태에 따른 반도체 발광소자를 패키지에 적용한 예를 나타낸다.
도 6을 참조하면, 반도체 발광소자 패키지(1000)는 반도체 발광소자(100), 패키지 본체(1001) 및 리드 프레임(1002, 1003)을 포함하며, 반도체 발광소자(100)를 보호하도록 밀봉부(1004)가 형성될 수 있다.
반도체 발광소자(200)는 도 1에서 설명한 구조 및 그와 유사한 구조를 가질 수 있다. 반도체 발광소자(100)는 플립 칩 형태, 즉, 제1 및 제2 패드 전극(170, 180) 리드 프레임(1002, 1003)을 향하는 방향으로 배치되며, 이 경우, 제1 및 제2 패드 전극(170, 180)은 리드 프레임(1002, 1003)과 공융 접합될 수 있으므로 솔더 범프를 이용할 시보다 높은 방열 성능을 보일 수 있다. 또한, 금속 버퍼층(146)(도 1 참조)이 형성되어, 접합 시 크랙이 발생하거나 진행하는 현상이 방지될 수 있다. 또한, 본 실시 형태의 반도체 발광소자 패키지(1000)에서는 와이어를 본딩할 필요가 없어 와이어 공정 불량에 따른 신뢰성 저하가 없다.
한편, 본 실시 형태의 반도체 발광소자 패키지(1000)에서 예로든 패키지 구조의 경우, 다른 형태로 변형될 수 있으며, 예를 들어, 패키지 본체(1001)를 따로 구비하지 아니하고 리드 프레임(1002, 1003)의 하면이 외부로 노출된 패키지도 이용될 수 있다. 이 경우, 밀봉부(1004)는 반도체 발광소자(100)를 보호함과 더불어 리드 프레임(1002, 1003)의 형태를 유지하도록 제공될 수 있다. 또한, 실시 형태에 따라, 반도체 발광소자(100)는 리드 프레임(1003) 아닌 다른 영역, 예컨대, 패키지 본체(1001)에 실장될 수도 있을 것이다.
도 7은 본 발명의 일 실시 형태에 따른 반도체 발광소자를 패키지에 적용한 예를 나타낸다.
도 7을 참조하면, 본 실시 형태에 따른 발광소자 패키지(2000)는 실장 기판(2010) 및 실장 기판(2010)에 실장된 반도체 발광소자(200)를 포함하며, 반도체 발광소자(200)는 앞서 도 2a 내지 도 3을 참조하여 설명한 구조 및 그와 유사한 구조를 가질 수 있다. 반도체 발광소자(200)는 플립 칩 형태, 즉, 제1 및 제2 패드 전극(270, 280)(도 3 참조)이 실장 기판(2010)을 향하는 방향으로 배치되며, 이 경우, 패드 전극(270, 280)은 실장 기판(2010)과 공융 접합될 수 있으므로 솔더 범프를 이용할 경우보다 높은 방열 성능을 보일 수 있으며, 와이어 본딩을 이용할 경우보다 본딩에 따른 신뢰성이 향상될 수 있다. 또한, 금속 버퍼층(246)(도 3 참조)이 형성되어, 접합 시 크랙이 발생하거나 진행하는 현상이 방지될 수 있다.
실장 기판(2010)은 적어도 일면 상에 형성되는 상부 전극(2013)을 포함할 수 있으며, 반도체 발광소자(200)는 상부 전극(2013)이 형성된 면에 배치되어 서로 다른 상부 전극(2013)을 통해 반도체 발광소자(200)에 전기 신호를 인가할 수 있다.
실장 기판(2010)은 기판 본체(2011), 기판 본체(2011)의 일면에 형성된 상부 전극(2013), 기판 본체(2011)를 두께 방향으로 관통하는 복수의 비아(2012), 및 기판 본체(2011)의 타면에 형성되는 하부 전극(2014)을 포함할 수 있다. 복수의 비아(2012)는 상부 전극(2013)과 하부 전극(2014) 사이를 전기적으로 연결하며, 반도체 발광소자(200)에서 발생된 열을 외부로 방출하는 방열 기능을 할 수 있다.
기판 본체(2011)는 에폭시, 트리아진, 실리콘, 폴리이미드 등을 함유하는 유기 수지 소재 및 기타 유기 수지 소재로 형성되거나, AlN, Al2O3 등의 세라믹 소재, 또는 금속 및 금속화합물을 소재로 하여 형성될 수 있다. 또한, 기판(2010)은 그 일면에 전극패턴이 형성된 PCB, MCPCB, MPCB, FPCB 등의 기판으로 제공되거나 패키지의 리드 프레임 형태로 제공될 수도 있다.
기판(2010)에서, 상부 전극(2013)이 형성된 면에는 반도체 발광소자(200)가 배치되고, 반도체 발광소자(200)가 배치된 반대면, 즉, 기판(2010)의 하면에는 반도체 발광소자(200)로 전원을 공급하기 위한 배선 구조와 별도의 전원 공급 장치(미도시)가 형성될 수 있다.
파장변환층(2020)이 반도체 발광소자(200)를 둘러싸도록 형성될 수 있으며, 반도체 발광소자(200)로부터 방출된 빛의 파장을 다른 파장으로 변환할 수 있다. 파장변환층(2020)은 형광체 또는 양자점 등을 포함할 수 있다.
실시 형태에 따라, 반도체 발광소자(200)의 기판(201)(도 3 참조)은 제거되어 생략될 수 있다. 기판(201)의 제거를 위해, 습식, 건식 식각 또는 레이저 리프트 오프(laser lift-off, LLO) 공정이 적용될 수 있다. 기판(201)이 제거되는 경우, 기판(201)의 전부가 제거되거나, 그 일부만이 제거될 수 있다.
도 8 및 도 9는 본 발명의 일 실시 형태에 따른 반도체 발광소자를 백라이트 유닛에 적용한 예를 나타낸다.
도 8을 참조하면, 백라이트 유닛(3000)은 기판(3002) 상에 광원(3001)이 실장되며, 그 상부에 배치된 하나 이상의 광학 시트(3003)를 구비한다. 광원(3001)은 도 6 및 도 7을 참조하여 상술한 구조 또는 그와 유사한 구조를 갖는 반도체 발광소자 패키지를 이용할 수 있으며, 또한, 반도체 발광소자를 직접 기판(3002)에 실장(소위 COB 타입)하여 이용할 수도 있다.
도 8의 백라이트 유닛(3000)에서 광원(3001)은 액정표시장치가 배치된 상부를 향하여 빛을 방사하는 것과 달리, 도 9에 도시된 다른 예의 백라이트 유닛(4000)은 기판(4002) 위에 실장된 광원(4001)이 측 방향으로 빛을 방사하며, 이렇게 방시된 빛은 도광판(4003)에 입사되어 면광원의 형태로 전환될 수 있다. 도광판(4003)을 거친 빛은 상부로 방출되며, 광 추출 효율을 향상시키기 위하여 도광판(4003)의 하면에는 반사층(4004)이 배치될 수 있다.
도 10은 본 발명의 실시예에 의한 반도체 발광소자를 조명 장치에 적용한 예를 나타낸다.
도 10의 분해사시도를 참조하면, 분해사시도를 참조하면, 조명장치(5000)는 일 예로서 벌브형 램프로 도시되어 있으며, 발광모듈(5003)과 구동부(5008)와 외부접속부(5010)를 포함한다. 또한, 외부 및 내부 하우징(5006, 5009)과 커버부(5007)와 같은 외형구조물을 추가적으로 포함할 수 있다. 발광모듈(5003)은 도 6 및 도 7을 참조하여 상술한 반도체 발광소자 패키지 구조 또는 이와 유사한 구조를 갖는 광원(5001)과 그 광원(5001)이 탑재된 회로기판(5002)을 포함할 수 있다. 본 실시형태에서는, 하나의 광원(5001)이 회로기판(5002) 상에 실장된 형태로 예시되어 있으나, 필요에 따라 복수 개로 장착될 수 있다.
외부 하우징(5006)은 열방출부로 작용할 수 있으며, 발광모듈(5003)과 직접 접촉되어 방열효과를 향상시키는 열방출판(5004) 및 조명장치(5000)의 측면을 둘러싸는 방열핀(5005)을 포함할 수 있다. 커버부(5007)는 발광모듈(5003) 상에 장착되며 볼록한 렌즈형상을 가질 수 있다. 구동부(5008)는 내부 하우징(5009)에 장착되어 소켓구조와 같은 외부접속부(5010)에 연결되어 외부 전원으로부터 전원을 제공받을 수 있다. 또한, 구동부(5008)는 발광모듈(5003)의 광원(5001)을 구동시킬 수 있는 적정한 전류원으로 변환시켜 제공하는 역할을 한다. 예를 들어, 이러한 구동부(5008)는 AC-DC 컨버터 또는 정류회로부품 등으로 구성될 수 있다.
또한, 도면에는 도시되지 않았으나, 조명장치(5000)는 통신 모듈을 더 포함 할 수도 있다.
도 11은 본 발명의 실시예에 의한 반도체 발광소자를 헤드 램프에 적용한 예를 나타낸다.
도 11을 참조하면, 차량용 라이트 등으로 이용되는 헤드 램프(6000)는 광원(6001), 반사부(6005), 렌즈 커버부(6004)를 포함하며, 렌즈 커버부(6004)는 중공형의 가이드(6003) 및 렌즈(6002)를 포함할 수 있다. 광원(2001)은 도 6 및 도 7의 반도체 발광소자 패키지를 적어도 하나 포함할 수 있다.
헤드 램드(6000)는 광원(6001)에서 발생된 열을 외부로 방출하는 방열부(6012)를 더 포함할 수 있으며, 방열부(6012)는 효과적인 방열이 수행되도록 히트싱크(6010)와 냉각팬(6011)을 포함할 수 있다. 또한, 헤드 램프(6000)는 방열부(6012) 및 반사부(6005)를 고정시켜 지지하는 하우징(6009)을 더 포함할 수 있으며, 하우징(6009)은 일면에 방열부(6012)가 결합하여 장착되기 위한 중앙홀(6008)을 구비할 수 있다.
하우징(6009)은 상기 일면과 일체로 연결되어 직각방향으로 절곡되는 타면에 반사부(6005)가 광원(6001)의 상부측에 위치하도록 고정시키는 전방홀(6007)을 구비할 수 있다. 이에 따라, 반사부(6005)에 의하여 전방측은 개방되며, 개방된 전방이 전방홀(6007)과 대응되도록 반사부(6005)가 하우징(6009)에 고정되어 반사부(6005)를 통해 반사된 빛이 전방홀(6007)을 통과하여 외부로 출사될 수 있다.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100, 200: 반도체 발광소자
101, 201: 기판
110, 210: 발광구조물
112, 212: 제1 도전형 반도체층
114, 214: 활성층
116, 216: 제2 도전형 반도체층
120, 220: 제1 절연층
130, 230: 제1 전극
140, 240: 제2 전극
142, 242: 콘택층
144, 244: 캡핑층
146, 246: 금속 버퍼층
150, 250: 제2 절연층
170, 270: 제1 패드 전극
180, 280: 제2 패드 전극

Claims (10)

  1. 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층을 구비하는 발광구조물;
    상기 제1 도전형 반도체층과 접속된 제1 전극;
    상기 제2 도전형 반도체층과 접속된 콘택층, 상기 콘택층 상의 캡핑층 및 상기 캡핑층 상에서 상기 캡핑층의 상면 및 측면을 덮는 금속 버퍼층을 포함하는 제2 전극;
    상기 발광구조물 상에서 상기 제1 전극 및 상기 제2 전극을 노출시키는 제1 절연층; 및
    상기 제1 절연층 상에서 상기 제1 전극 및 상기 금속 버퍼층의 적어도 일부를 노출시키는 제2 절연층을 포함하는 반도체 발광소자.
  2. 제1항에 있어서,
    상기 제1 전극과 상기 금속 버퍼층은 동일한 물질로 이루어진 것을 특징으로 하는 반도체 발광소자.
  3. 제1항에 있어서,
    상기 금속 버퍼층은 상기 콘택층 또는 상기 캡핑층보다 두꺼운 것을 특징으로 하는 반도체 발광소자.
  4. 제1항에 있어서,
    상기 캡핑층과 상기 제1 절연층의 사이에 간극이 존재하고,
    상기 금속 버퍼층은 상기 간극을 매립하는 것을 특징으로 하는 반도체 발광소자.
  5. 제1항에 있어서,
    상기 금속 버퍼층은 상기 제1 절연층의 일 단부를 덮는 것을 특징으로 하는 반도체 발광소자.
  6. 제1항에 있어서,
    상기 금속 버퍼층은 상기 캡핑층보다 파괴인성(fracture toughness)이 큰 물질로 이루어진 것을 특징으로 하는 반도체 발광소자.
  7. 제1항에 있어서,
    상기 캡핑층은 상기 금속 버퍼층과 접하는 면에 Cr, Pt, Au 중 적어도 하나로 이루어진 캡핑 표면층을 포함하는 것을 특징으로 하는 반도체 발광소자.
  8. 제1항에 있어서,
    상기 캡핑층은 Ti, Ni 중 적어도 하나를 포함하며,
    상기 금속 버퍼층은 Au, Ag, Al, Pt, Fe, Cu, Sn, Pb, Ni, Pd 및 이들의 합금 중 적어도 하나를 포함하는 것을 특징으로 하는 반도체 발광소자.
  9. 제1항에 있어서,
    상기 제1 전극은, 상기 제2 도전형 반도체층 및 상기 활성층을 관통하여 상기 제1 도전형 반도체층과 접속되는 적어도 하나의 도전성 비아를 포함하는 것을 특징으로 하는 반도체 발광소자.
  10. 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층을 구비하는 발광구조물;
    상기 제1 도전형 반도체층 및 상기 제2 도전형 반도체층 각각과 접속된 제1 전극 및 제2 전극;
    상기 제1 전극 및 상기 제2 전극 상에 위치하는 절연층; 및
    상기 제1 전극과 상기 절연층 사이에 개재되며, 상기 제1 전극의 단부를 덮는 금속 버퍼층을 포함하는 반도체 발광소자.
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