KR20170091300A - 발광 소자 및 이를 포함하는 발광 소자 패키지 - Google Patents
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Abstract
실시 예의 발광 소자는 기판과, 기판 아래에 배치되고, 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층을 포함하는 발광 구조물과, 제2 도전형 반도체층과 활성층을 관통하여 노출된 제1 도전형 반도체층 아래에 배치되며, 제1 도전형 반도체층과 접하는 Ti와 Ti와 접하는 Al을 포함하는 제1 전극 및 제2 도전형 반도체층 아래에 배치된 제2 전극을 포함한다.
Description
실시 예는 발광 소자 및 이를 포함하는 발광 소자 패키지에 관한 것이다.
발광 다이오드(LED:Light Emitting Diode)는 화합물 반도체의 특성을 이용하여 전기를 적외선 또는 빛으로 변환시켜서 신호를 주고 받거나, 광원으로 사용되는 반도체 소자의 일종이다.
Ⅲ-Ⅴ족 질화물 반도체(group Ⅲ-Ⅴ nitride semiconductor)는 물리적 및 화학적 특성으로 인해 발광 다이오드(LED) 또는 레이저 다이오드(LD:Laser Diode) 등 발광 소자의 핵심 소재로 각광을 받고 있다.
이러한 발광 다이오드는 백열등과 형광등 등의 기존 조명기구에 사용되는 수은(Hg)과 같은 환경 유해물질이 포함되어 있지 않아 우수한 친환경성을 가지며, 긴 수명과 저전력 소비특성 등과 같은 장점이 있기 때문에 기존의 광원들을 대체하고 있다.
플립칩 본딩 구조를 갖는 기존의 발광 소자 패키지의 경우, 제조 공정 동안 또는 구동하는 동안 발생되는 열에 의해 발광 소자의 전기적인 특성이 심각하게 변하는 문제점이 있다.
실시 예는 열에 의해 영향을 덜 받거나 영향을 받지 않은 전기적 특성을 갖는 발광 소자 및 이를 포함하는 발광 소자 패키지를 제공한다.
실시 예에 의한 발광 소자는, 기판; 상기 기판 아래에 배치되고, 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층을 포함하는 발광 구조물; 상기 제2 도전형 반도체층과 상기 활성층을 관통하여 노출된 상기 제1 도전형 반도체층 아래에 배치되며, 상기 제1 도전형 반도체층과 접하는 Ti와 상기 Ti와 접하는 Al을 포함하는 제1 전극; 및 상기 제2 도전형 반도체층 아래에 배치된 제2 전극을 포함할 수 있다.
예를 들어, 상기 제2 전극은 상기 제2 도전형 반도체층 아래에 배치된 투광 전극층; 및 상기 투광 전극층 아래에 배치된 제1 반사층을 포함할 수 있다.
예를 들어, 상기 제1 전극은 Ti를 포함하며, 상기 노출된 제1 도전형 반도체층 아래에 배치된 제1 층; 및 Al을 포함하며, 상기 제1 층 아래에 배치된 제2 층을 포함할 수 있다. 상기 제1 전극은 Ni를 포함하며, 상기 제2 층 아래에 배치된 제3 층; Au를 포함하며, 상기 제3 층 아래에 배치된 제4 층; Ni를 포함하며, 상기 제4 층 아래에 배치된 제5 층; 또는 Ti를 포함하며, 상기 제5 층 아래에 배치된 제6 층 중 적어도 하나를 더 포함할 수 있다.
예를 들어, 상기 제1 층, 상기 제2 층 및 상기 제3 층은 2 ㎚, 300 ㎚ 및 250 ㎚의 두께를 각각 가질 수 있다.
예를 들어, 상기 제1 내지 상기 제3 층의 콘택 저항은 2.47E-06 ohm-㎠ 내지 3.81E-05 ohm-㎠ 사이의 값을 가질 수 있다.
예를 들어, 상기 제1 도전형 반도체층은 GaN을 포함하고, 상기 제1 층은 TiN을 포함하고, 상기 제1 전극은 상기 제1 층과 상기 제2 층 각각의 측부에 위치한 Al3Ti층을 더 포함할 수 있다.
예를 들어, 상기 발광 소자는 상기 노출된 제1 도전형 반도체층에서 상기 제1 전극이 형성될 제1 영역과, 상기 제2 도전형 반도체층에서 상기 투광 전극층이 형성될 제2 영역을 노출시키면서 상기 발광 구조물을 감싸도록 배치된 제1 절연층을 더 포함할 수 있다.
예를 들어, 상기 제1 반사층과 상기 제1 전극은 동일한 물질을 포함할 수 있다.
예를 들어, 상기 제1 층의 두께의 최소값은 1 ㎚ 내지 10 ㎚일 수 있다.
예를 들어, 상기 투광 전극층은 ITO를 포함하고, 상기 제1 층은 상기 투광 전극층과 직접 콘택할 수 있다.
예를 들어, 상기 발광 소자는 상기 제1 반사층을 감싸도록 배치된 제2 반사층을 더 포함할 수 있다.
예를 들어, 상기 발광 소자는, 상기 제2 도전형 반도체층 아래에서 상기 제2 반사층을 감싸도록 배치된 배리어층을 더 포함할 수 있다. 상기 배리어층과 상기 제1 전극은 동일한 물질을 포함할 수 있다.
다른 실시 예에 의한 발광 소자 패키지는, 상기 발광 소자; 상기 제1 전극과 연결되는 제1 본딩 패드; 상기 제1 본딩 패드와 이격되며, 상기 제2 전극과 연결되는 제2 본딩 패드; 및 상기 제1 본딩 패드와 상기 제2 전극 사이 및 상기 제2 본딩 패드와 상기 제1 전극 사이에 배치되는 제2 절연층을 포함할 수 있다.
실시 예에 따른 발광 소자 및 이를 포함하는 발광 소자 패키지는 높은 전류로 구동할 때, 리플로우 공정 동안 또는 패키지 본딩 동안의 넓은 온도 범위에서 오믹 저항의 변화가 적어 비교적 안정적인 전기적인 특성을 유지할 수 있어, 고전류 구동에 적합하고, 제1 전극과 제1 반사층을 동시에 증착하여 형성할 수 있으므로 식각 마스크의 사용 횟수를 1회 감소시키고 금속 리프트 오프 공정과 세정 공정을 감소시켜, 공정 시간을 단축시키고 공정 비용을 절감시킬 수 있고, 투광 전극층과 제1 반사층 간의 접착성을 개선시킬 수 있다.
도 1은 일 실시 예에 의한 발광 소자의 평면도를 나타낸다.
도 2는 일 실시 예에 의한 발광 소자 패키지의 단면도를 나타낸다.
도 3은 다른 실시 예에 의한 발광 소자 패키지의 단면도를 나타낸다.
도 4는 도 2 및 도 3에 도시된 제1 전극, 제1 반사층 또는 배리어층의 일 실시 예에 의한 단면도를 나타낸다.
도 5a는 열 처리하기 이전에 실시 예에 의한 제1 전극을 TEM으로 촬영한 실제 영상 단면도를 나타내고, 도 5b는 열 처리한 이후에 실시 예에 의한 제1 전극을 TEM으로 촬영한 실제 영상 단면도를 나타낸다.
도 6은 비교 례에 의한 발광 소자의 전압-전류 특성을 나타낸다.
도 7은 실시 예에 의한 발광 소자의 전압-전류 특성을 나타낸다.
도 8a 내지 도 8g는 도 2에 도시된 발광 소자 패키지의 제조 방법을 설명하기 위한 실시 예에 의한 공정 단면도를 나타낸다.
도 9a 및 도 9b는 비교 례에 의한 발광 소자의 제조 방법을 설명하기 위한 공정 단면도이다.
도 2는 일 실시 예에 의한 발광 소자 패키지의 단면도를 나타낸다.
도 3은 다른 실시 예에 의한 발광 소자 패키지의 단면도를 나타낸다.
도 4는 도 2 및 도 3에 도시된 제1 전극, 제1 반사층 또는 배리어층의 일 실시 예에 의한 단면도를 나타낸다.
도 5a는 열 처리하기 이전에 실시 예에 의한 제1 전극을 TEM으로 촬영한 실제 영상 단면도를 나타내고, 도 5b는 열 처리한 이후에 실시 예에 의한 제1 전극을 TEM으로 촬영한 실제 영상 단면도를 나타낸다.
도 6은 비교 례에 의한 발광 소자의 전압-전류 특성을 나타낸다.
도 7은 실시 예에 의한 발광 소자의 전압-전류 특성을 나타낸다.
도 8a 내지 도 8g는 도 2에 도시된 발광 소자 패키지의 제조 방법을 설명하기 위한 실시 예에 의한 공정 단면도를 나타낸다.
도 9a 및 도 9b는 비교 례에 의한 발광 소자의 제조 방법을 설명하기 위한 공정 단면도이다.
이하, 본 발명을 구체적으로 설명하기 위해 실시 예를 들어 설명하고, 발명에 대한 이해를 돕기 위해 첨부도면을 참조하여 상세하게 설명하기로 한다. 그러나, 본 발명에 따른 실시 예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시 예들에 한정되는 것으로 해석되지 않아야 한다. 본 발명의 실시 예들은 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되는 것이다.
본 발명에 따른 실시 예의 설명에 있어서, 각 element의 " 상(위)" 또는 "하(아래)(on or under)"에 형성되는 것으로 기재되는 경우에 있어, 상(위) 또는 하(아래)(on or under)는 두개의 element가 서로 직접(directly)접촉되거나 하나 이상의 다른 element가 상기 두 element사이에 배치되어(indirectly) 형성되는 것을 모두 포함한다. 또한 “상(위)" 또는 "하(아래)(on or under)”로 표현되는 경우 하나의 element를 기준으로 위쪽 방향뿐만 아니라 아래쪽 방향의 의미도 포함할 수 있다.
또한, 이하에서 이용되는 "제1" 및 "제2," "상/상부/위" 및 "하/하부/아래" 등과 같은 관계적 용어들은, 그런 실체 또는 요소들 간의 어떠한 물리적 또는 논리적 관계 또는 순서를 반드시 요구하거나 내포하지는 않으면서, 어느 한 실체 또는 요소를 다른 실체 또는 요소와 구별하기 위해서만 이용될 수도 있다.
이하, 실시 예에 의한 생체 데이터 특정 장치를 데카르트 좌표계를 이용하여 설명하지만, 실시 예는 이에 국한되지 않는다. 즉, 데카르트 좌표계에 의하면, x축, y축 및 z축은 서로 직교하지만, 실시 예는 이에 국한되지 않는다. 즉, x축, y축, z축은 직교하는 대신에 서로 교차할 수 있다.
도 1은 일 실시 예에 의한 발광 소자(100)의 평면도를 나타내고, 도 2는 일 실시 예에 의한 발광 소자 패키지(200A)의 단면도를 나타내고, 도 3은 다른 실시 예에 의한 발광 소자 패키지(200B)의 단면도를 나타낸다.
도 2 및 도 3에 도시된 발광 소자 패키지(200A, 200B)에 포함된 발광 소자(100A, 100B)는 도 1에 도시된 발광 소자(100)를 I-I'선을 따라 절취한 단면도에 해당한다.
이해를 돕기 위해, 도 1에서 제1 본딩 패드(162)에 의해 덮여진 제1 전극(150)은 점선으로 도시하였고, 제2 본딩 패드(164)에 의해 덮여진 제1 전극(150) 및 제2 전극(140)도 점선으로 도시하였다.
도 1 내지 도 3을 참조하면, 실시 예에 의한 발광 소자(100: 100A, 100B)는 기판(110), 발광 구조물(120), 제1 절연층(132), 제1 전극(150) 및 제2 전극(140: 140A, 140B)을 포함할 수 있다.
기판(110) 아래에 발광 구조물(120)이 배치된다. 기판(110)은 도전형 물질 또는 비도전형 물질을 포함할 수 있다. 예를 들어, 기판(110)은 사파이어(Al203), GaN, SiC, ZnO, GaP, InP, Ga203, GaAs, 또는 Si 중 적어도 하나를 포함할 수 있다. 또한, 활성층(124)에서 방출된 광이 발광 소자(100:100A, 100B)로부터 탈출함을 도울 수 있도록 예를 들어, 기판(110)은 패턴(112)을 갖는 PSS(Patterned Sapphire Substrate)일 수 있으나, 실시 예는 이에 국한되지 않는다.
기판(110)과 발광 구조물(120) 간의 열 팽창 계수의 차이 및 격자 부정합을 개선하기 위해, 이들(110, 120) 사이에 버퍼층(또는, 전이층)(미도시)이 배치될 수 있다. 버퍼층은 예를 들어 Al, In, N 및 Ga로 구성되는 군으로부터 선택되는 적어도 하나의 물질을 포함할 수 있으나, 이에 국한되지 않는다. 또한, 버퍼층은 단층 또는 다층 구조를 가질 수도 있다.
발광 구조물(120)은 기판(110) 아래에 순차적으로 배치된 제1 도전형 반도체층(122), 활성층(124) 및 제2 도전형 반도체층(126)을 포함할 수 있다.
제1 도전형 반도체층(122)은 제1 도전형 도펀트가 도핑된 Ⅲ-Ⅴ 족 또는 Ⅱ-Ⅵ 족 등의 화합물 반도체로 구현될 수 있다. 제1 도전형 반도체층(122)이 n형 반도체층인 경우, 제1 도전형 도펀트는 n형 도펀트로서, Si, Ge, Sn, Se, Te를 포함할 수 있으나 이에 한정되지 않는다.
예를 들어, 제1 도전형 반도체층(122)은 AlxInyGa(1-x-y)N (0=x=1, 0=y=1, 0=x+y=1)의 조성식을 갖는 반도체 물질을 포함할 수 있다. 제1 도전형 반도체층(122)은 GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN, AlGaAs, InGaAs, AlInGaAs, GaP, AlGaP, InGaP, AlInGaP, InP 중 어느 하나 이상을 포함할 수 있다.
활성층(124)은 제1 도전형 반도체층(122)과 제2 도전형 반도체층(126) 사이에 배치되며, 제1 도전형 반도체층(122)을 통해서 주입되는 전자(또는, 정공)와 제2 도전형 반도체층(126)을 통해서 주입되는 정공(또는, 전자)이 서로 만나서, 활성층(124)을 이루는 물질 고유의 에너지 밴드에 의해서 결정되는 에너지를 갖는 빛을 방출하는 층이다. 활성층(124)은 단일 우물 구조, 다중 우물 구조, 단일 양자 우물 구조, 다중 양자 우물 구조(MQW: Multi Quantum Well), 양자 선(Quantum-Wire) 구조, 또는 양자 점(Quantum Dot) 구조 중 적어도 어느 하나로 형성될 수 있다.
활성층(124)의 우물층/장벽층은 InGaN/GaN, InGaN/InGaN, GaN/AlGaN, InAlGaN/GaN, GaAs(InGaAs)/AlGaAs, GaP(InGaP)/AlGaP 중 어느 하나 이상의 페어 구조로 형성될 수 있으나 이에 한정되지 않는다. 우물층은 장벽층의 밴드갭 에너지보다 낮은 밴드갭 에너지를 갖는 물질로 형성될 수 있다.
활성층(124)의 위 또는/및 아래에는 도전형 클래드층(미도시)이 형성될 수 있다. 도전형 클래드층은 활성층(124)의 장벽층의 밴드갭 에너지보다 더 높은 밴드갭 에너지를 갖는 반도체로 형성될 수 있다. 예를 들어, 도전형 클래드층은 GaN, AlGaN, InAlGaN 또는 초격자 구조 등을 포함할 수 있다. 또한, 도전형 클래드층은 n형 또는 p형으로 도핑될 수 있다.
제2 도전형 반도체층(126)은 활성층(124) 아래에 배치되며, 반도체 화합물로 형성될 수 있다. Ⅲ-Ⅴ 족 또는 Ⅱ-Ⅵ 족 등의 화합물 반도체로 구현될 수 있다. 예컨대, 제2 도전형 반도체층(126)은 InxAlyGa1 -x- yN (0=x=1, 0=y=1, 0=x+y=1)의 조성식을 갖는 반도체 물질을 포함할 수 있다. 제2 도전형 반도체층(126)에는 제2 도전형 도펀트가 도핑될 수 있다. 제2 도전형 반도체층(126)이 p형 반도체층인 경우, 제2 도전형 도펀트는 p형 도펀트로서, Mg, Zn, Ca, Sr, Ba 등을 포함할 수 있다.
제1 도전형 반도체층(122)은 n형 반도체층으로, 제2 도전형 반도체층(126)은 p형 반도체층으로 구현할 수 있다. 또는, 제1 도전형 반도체층(122)은 p형 반도체층으로, 제2 도전형 반도체층(126)은 n형 반도체층으로 구현할 수도 있다.
발광 구조물(120)은 n-p 접합 구조, p-n 접합 구조, n-p-n 접합 구조, p-n-p 접합 구조 중 어느 한 구조로 구현할 수 있다.
도 2 및 도 3에 도시된 발광 소자 패키지(200A, 200B)는 플립 칩 본딩 구조이기 때문에, 활성층(124)에서 방출된 광은 기판(110) 및 제1 도전형 반도체층(122)을 통해 출사된다. 이를 위해, 기판(110) 및 제1 도전형 반도체층(122)은 투광성을 갖는 물질로 이루어지고, 제2 도전형 반도체층(126)과 제2 전극(140)은 투광성이나 비투광성을 갖는 물질로 이루어질 수 있다.
제1 전극(150)은 제2 도전형 반도체층(126)과 활성층(124)을 관통하여 제1 도전형 반도체층(122)을 노출하는 관통홀(TH)에서, 노출된 제1 도전형 반도체층(122) 아래에 배치되어, 제1 도전형 반도체층(122)과 전기적으로 연결될 수 있다. 여기서, 관통홀(TH)에 대해서는 도 8b에서 보다 상세히 살펴본다.
제1 전극(150)은 오믹 접촉하는 물질을 포함하여 오믹 역할을 수행하여 별도의 오믹층(미도시)이 배치될 필요가 없을 수도 있고, 별도의 오믹층이 제1 전극(150)과 제1 도전형 반도체층(122) 사이에 배치될 수도 있다. 이하에서는 제1 전극(150)이 오믹층의 역할을 수행하는 것으로 설명한다.
또한, 제1 전극(150)은 활성층(124)에서 방출된 광을 흡수하지 않고 반사시키거나 투과시킬 수 있고, 제1 도전형 반도체층(122)에 양질로 성장될 수 있는 어느 물질로 형성될 수 있다. 예를 들어, 제1 전극(150)은 금속으로 형성될 수 있으며, Ag, Ni, Ti, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf, Cr 및 이들의 선택적인 조합으로 이루어질 수 있다.
도 4는 도 2 및 도 3에 도시된 제1 전극(150), 제1 반사층(144) 또는 배리어층(148)의 일 실시 예에 의한 단면도를 나타낸다.
실시 예에 의하면, 제1 전극(150)은 제1 및 제2 층(140-1, 140-2)을 포함할 수 있다. 제1 층(140-1)은 노출된 제1 도전형 반도체층(122) 아래에 배치되어 제1 도전형 반도체층(122)과 접촉할 수 있으며, Ti를 포함할 수 있다.
제2 층(140-2)은 제1 층(140-1) 아래에 배치되어 제1 층(140-1)과 접촉할 수 있으며 Al을 포함할 수 있다.
도 5a는 제1 층(140-1)을 열 처리하기 이전에 실시 예에 의한 제1 전극(150)을 TEM으로 촬영한 실제 영상 단면도를 나타내고, 도 5b는 제1 층(140-1)을 열 처리한 이후에 실시 예에 의한 제1 전극(150)을 TEM으로 촬영한 실제 영상 단면도를 나타낸다.
도 5a에 도시된 바와 같이, GaN으로 이루어진 제1 도전형 반도체층(122) 위에 Ti로 이루어진 제1 층(140-1)을 형성하고, Al로 이루어진 제2 층(140-2)을 제1 층(140-1) 위에 형성한다. 이후, 도 5a에 도시된 적층 구조를 열처리하면 Ti의 열처리에 의해 도 5b에 도시된 바와 같이 제1 전극(150)의 제1 층(140-1)은 TiN을 포함하게 되고, 제1 전극(150)은 제1 층(140-1)과 제2 층(140-2) 각각의 측부에 위치한 Al3Ti층(140-12)을 더 포함할 수 있다.
다른 실시 예에 의하면, 제1 전극(150)은 제3, 제4, 제5 또는 제6 층(140-3, 140-4, 140-5, 140-6) 중 적어도 하나를 더 포함할 수 있다.
제3 층(140-3)은 제2 층(140-2) 아래에 배치되어 제2 층(140-2)과 접촉할 수 있으며, Ni를 포함할 수 있다.
예를 들어, 제1 층(140-1)의 제1 두께(t1)는 2 ㎚이고, 제2 층(140-2)의 제2 두께(t2)는 300 ㎚이고, 제3 층(140-3)의 제3 두께(t3)는 250 ㎚일 수 있으나, 실시 예는 이에 국한되지 않는다.
제4 층(140-4)은 제3 층(140-3) 아래에 배치되어 제3 층(140-3)과 접촉할 수 있으며 Au를 포함할 수 있다.
제5 층(140-5)은 제4 층(140-4) 아래에 배치되어 제4 층(140-4)과 접촉할 수 있으며, Ni를 포함할 수 있다.
제6 층(140-6)은 제5 층(140-5) 아래에 배치되어 제5 층(140-5)과 접촉할 수 있으며, Ti를 포함할 수 있다.
한편, 제2 전극(140:140A, 140B)은 제2 도전형 반도체층(126) 아래에 배치되어, 제2 도전형 반도체층(126)과 전기적으로 연결될 수 있다. 도 2 및 도 3에 도시된 제2 전극(140A, 140B)은 도 1에 도시된 제2 전극(140)의 실시 예에 해당한다.
일 실시 예에 의하면, 도 2에 도시된 바와 같이 제2 전극(140A)은 투광 전극층(142) 및 제1 반사층(144)을 포함할 수 있다. 투광 전극층(142)은 제2 도전형 반도체층(126) 아래에 배치되어, 제2 도전형 반도체층(126)과 접촉하며, 오믹층의 역할을 수행할 수 있다.
도 2의 경우, 투광 전극층(142)은 단일층인 것으로 도시되어 있으나, 실시 예는 이에 국한되지 않는다. 즉, 다른 실시 예에 의하면, 투광 전극층(142)은 다층 구조를 가질 수도 있다.
투광 전극층(142)은 투명 전도성 산화막(TCO:Tranparent Conductive Oxide)일 수도 있다. 예를 들어, 투광 전극층(142)은 ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IrOx, RuOx, RuOx/ITO, Ni/IrOx/Au, 및 Ni/IrOx/Au/ITO 중 적어도 하나를 포함할 수 있으며, 이러한 재료로 한정하지는 않는다.
만일, 투광 전극층(142)이 ITO를 포함할 때, Ti로 구현되는 제1 층(140-1)은 투광 전극층(142)과 직접 콘택할 수 있다.
제1 반사층(144)은 투광 전극층(142) 아래에 배치될 수 있다. 제1 반사층(144)은 투광 전극층(142)에 의해 제1 절연층(132)과 이격되어 배치될 수 있다. 이와 같이, 투광 전극층(142)은 제1 절연층(132)을 제1 반사층(144)으로부터 이격시키는 역할을 수행할 수 있다.
제1 반사층(144)은 알루미늄(Al), 금(Au), 은(Ag), 니켈(Ni), 백금(Pt), 로듐(Rh), 티타늄(Ti), 크롬(Cr) 혹은 Al이나 Ag이나 Pt나 Rh를 포함하는 합금을 포함하는 금속층으로 이루어질 수 있다.
특히, 실시 예에 의하면, 제1 반사층(144)과 제1 전극(150)은 서로 동일한 물질을 포함할 수 있다. 따라서, 후술되는 바와 같이 제1 반사층(144)은 제1 전극(150)과 동시에 형성될 수 있으며, 도 4에 도시된 바와 같은 적층 구조를 가질 수 있다.
비교 례의 경우, 투광 전극층(142)인 ITO 위에 제1 반사층(144)으로서 Ag가 형성된다. 반면에, 실시 예의 경우 투광 전극층(142)인 ITO 위에 제1 반사층(144)으로서 제1 층(140-1)인 Ti가 형성된다. ITO와 Ag 간의 계면의 접착성보다 ITO와 Ti간의 계면의 접착성이 더 우수하믈 고려할 때, 실시 예에서와 같이 제1 반사층(144)이 제1 전극(150)과 동일한 물질로 구현될 때, 투광 전극층(142)과 제1 반사층(144) 간의 접착성이 개선될 수 있다.
제1 반사층(144)을 구현하는 제1 층(140-1)의 제1 두께(t1)가 두꺼울 경우 반사도가 하락될 수 있다. 따라서, 제1 반사층(144)을 구현하는 제1 층(140-1)의 제1 두께(t1)의 최소값은 1 ㎚ 내지 10 ㎚일 수 있으나, 실시 예는 이에 국한되지 않는다.
다른 실시 예에 의하면, 도 3에 도시된 바와 같이 제2 전극(140B)은 투광 전극층(142) 및 제1 반사층(144) 이외에 제2 반사층(146) 및 배리어층(148)을 더 포함할 수 있다. 도 3에 도시된 제2 전극(140B)의 투광 전극층(142) 및 제1 반사층(144)은 도 2에 도시된 투광 전극층(142) 및 제1 반사층(144)과 각각 동일하므로 동일한 참조부호를 사용하였으며, 중복되는 설명을 생략한다.
제2 반사층(146)은 제1 반사층(144)의 아래와 측부를 감싸도록 배치될 수 있다. 예를 들어, 제2 반사층(146)은 제1 반사층(144)과 마찬가지로 알루미늄(Al), 금(Au), 은(Ag), 니켈(Ni), 백금(Pt), 로듐(Rh), 티타늄(Ti), 크롬(Cr) 혹은 Al이나 Ag이나 Pt나 Rh를 포함하는 합금을 포함하는 금속층으로 이루어질 수 있다. 특히, 제2 반사층(144)은 은(Ag)으로 구현될 수 있다.
배리어층(148)은 제2 도전형 반도체층(126) 아래에서 제2 반사층(146)을 감싸도록 배치될 수 있다. 예를 들어, 제2 반사층(146)이 은(Ag)으로 구현된 경우, 은의 마이그레이션(migration)으로 인해, 소자(100B)가 파괴될 수 있다. 따라서, 실시 예에 의한 제2 전극(140B)의 경우 배리어층(148)이 제2 반사층(146)을 감싸도록 배치되므로, 은의 마이그레이션이 방지될 수 있다.
또한, 배리어층(148)은 제1 전극(150)과 동일한 물질로 구현될 수 있다. 그러므로, 배리어층(148)은 제1 전극(150)과 마찬가지로 도 4에 도시된 바와 같이 구현될 수 있다.
이와 같이, 제2 전극(140B)의 구조가 도 2에 도시된 제2 전극(140A)의 구조와 다름을 제외하면, 도 3에 도시된 발광 소자(100B)는 도 2에 도시된 발광 소자(100A)와 동일하다.
한편, 제1 절연층(132)은 제1 및 제2 영역을 노출시키면서 발광 구조물(120)을 감싸도록 배치될 수 있다. 제1 절연층(132)에 의해 노출되는 제1 영역이란, 관통홀(TH) 내에서 노출된 제1 도전형 반도체층(122)에서 제1 전극(150)이 형성될 영역을 의미한다. 또한, 제1 절연층(132)에 의해 노출되는 제2 영역이란, 제2 도전형 반도체층(126)에서 투광 전극층(142)이 형성될 영역을 의미한다.
즉, 제1 절연층(132)은 발광 구조물(120)의 하부 가장 자리로부터 관통홀(TH)에서 노출된 발광 구조물(120)의 내측벽(또는, 측부)(120-1)까지 연장되어 배치될 수 있다. 또한, 제1 절연층(132)은 외측벽(120-2)에서 제2 도전형 반도체층(126)의 측부와, 활성층(124)의 측부와, 제1 도전형 반도체층(122)의 측부에 배치될 수 있다.
제1 절연층(132)은 일종의 전류 차단층(CBL:Current Blocking Layer)의 역할을 수행할 수 있으며, 발광 구조물(120)을 보호하는 역할을 수행할 수 있다.
제1 절연층(132)은 SiO2, TiO2, ZrO2, Si3N4, Al2O3, 또는 MgF2 중 적어도 하나를 포함할 수 있으나, 실시 예는 제1 절연층(132)의 특정한 물질에 국한되지 않는다.
한편, 도 2 및 도 3에 도시된 발광 소자 패키지(200A, 200B) 각각은 발광 소자(100A, 100B), 제2 절연층(134), 제1 및 제2 본딩 패드(162, 164), 제1 및 제2 솔더부(172, 174), 제1 및 제2 리드 프레임(182, 184), 절연부(186), 패키지 몸체(188) 및 몰딩 부재(190)를 포함할 수 있다.
도 2 및 도 3에 도시된 발광 소자 패키지(200A, 200B)에서 발광 소자(100A, 100B)를 제외한 부분은 도 2 및 도 3에 도시된 구성 이외에도 다양하게 구현될 수 있으며, 실시 예는 이에 국한되지 않는다. 즉, 도 2 및 도 3에 도시된 발광 소자 패키지(200A, 200B)에서 발광 소자(100A, 100B)를 제외한 부분은 발광 소자(100A, 100B)의 적용례에 불과하며, 발광 소자(100A, 100B)는 그의 패키징되는 특정한 형태에 국한되지 않는다.
제1 본딩 패드(162)는 제1 전극(150)을 통해 제1 도전형 반도체층(122)과 전기적으로 연결될 수 있다. 제2 본딩 패드(164)는 제2 전극(140:140A, 140B)을 통해 제2 도전형 반도체층(126)과 전기적으로 연결될 수 있다.
제2 본딩 패드(164)와 제1 본딩 패드(162)는 발광 구조물(120)의 두께 방향과 교차하는 방향(예를 들어, 직교하는 방향)으로 서로 이격되어 배치될 수 있다. 도 2 및 도 3의 경우 제2 본딩 패드(164)가 2개로 분리된 것으로 도시되어 있지만, 도 1을 참조하면, 제2 본딩 패드(164)는 하나의 몸체인 것을 알 수 있다.
제1 및 제2 본딩 패드(162, 164) 각각은 전기적 전도성을 갖는 금속 물질을 포함할 수 있으며, 제1 및 제2 전극(150, 140) 각각의 물질과 동일하거나 다른 물질을 포함할 수 있다. 제1 및 제2 본딩 패드(162, 164) 각각은 Ti, Ni, Au 또는 Sn 중 적어도 하나를 포함할 수 있으나, 실시 예는 이에 국한되지 않는다. 예를 들어, 제1 및 제2 본딩 패드(162, 164) 각각은 Ti/Ni/Au/Sn/Au일 수 있으나, 실시 예는 이에 국한되지 않는다.
제2 절연층(134)은 제1 본딩 패드(162)와 제2 전극(140:140A, 140B) 사이에 배치되어 이들(140, 162)을 서로 전기적으로 분리하는 역할을 수행할 수 있다. 또한, 제2 절연층(134)은 제2 본딩 패드(164)와 제1 전극(150) 사이에 배치되어 이들(150, 164)을 서로 전기적으로 분리하는 역할을 수행할 수 있다.
제2 절연층(134)은 SiO2, TiO2, ZrO2, Si3N4, Al2O3, 또는 MgF2 중 적어도 하나를 포함할 수 있다. 제2 절연층(134)과 제1 절연층(132)은 서로 동일한 재질을 갖거나 서로 다른 재질을 가질 수 있다. 또는, 제2 절연층(134)은 절연 기능과 반사 기능을 모두 갖는 분산 브래그 반사층(DBR:Distributed Bragg Reflector)로 구현될 수도 있다.
제1 솔더부(172)는 제1 본딩 패드(162)와 제1 리드 프레임(182) 사이에 배치되어, 이들(162, 182)을 전기적으로 연결하는 역할을 한다. 제2 솔더부(174)는 제2 본딩 패드(164)와 제2 리드 프레임(184) 사이에 배치되어, 이들(164, 184)을 서로 전기적으로 연결하는 역할을 한다.
제1 및 제2 솔더부(172, 174) 각각은 솔더 페이스트(solder paste) 또는 솔더 볼(solder ball)일 수 있으나, 실시 예는 이에 국한되지 않는다.
전술한 제1 솔더부(172)는 제1 본딩 패드(162)를 통해 제1 도전형 반도체층(122)을 제1 리드 프레임(182)에 전기적으로 연결시키고, 제2 솔더부(174)는 제2 본딩 패드(164)를 통해 제2 도전형 반도체층(126)을 제2 리드 프레임(184)에 전기적으로 연결시켜, 와이어의 필요성을 없앨 수 있다. 그러나, 다른 실시 예에 의하면, 와이어를 이용하여 제1 및 제2 도전형 반도체층(122, 126)을 제1 및 제2 리드 프레임(182, 184)에 각각 연결시킬 수도 있다.
또한, 제1 솔더부(172) 및 제2 솔더부(174)는 생략될 수도 있다. 이 경우, 제1 본딩 패드(162)가 제1 솔더부(172)의 역할을 수행하고, 제2 본딩 패드(164)가 제2 솔더부(174)의 역할을 수행할 수 있다. 즉, 제1 솔더부(172)와 제2 솔더부(174)가 생략될 경우, 제1 본딩 패드(162)는 제1 리드 프레임(182)과 직접 연결되고, 제2 본딩 패드(164)는 제2 리드 프레임(184)과 직접 연결될 수 있다.
제1 리드 프레임(182)은 제1 솔더부(172)를 통해 제1 본딩 패드(162)와 전기적으로 연결되고, 제2 리드 프레임(184)은 제2 솔더부(174)를 통해 제2 본딩 패드(164)와 전기적으로 연결될 수 있다. 제1 및 제2 리드 프레임(182, 184)은 절연부(186)에 의해 서로 전기적으로 이격될 수 있다. 제1 및 제2 리드 프레임(182, 184) 각각은 도전형 물질 예를 들면 금속으로 이루어질 수 있으며, 실시 예는 제1 및 제2 리드 프레임(182, 184) 각각의 물질의 종류에 국한되지 않는다.
절연부(186)는 제1 및 제2 리드 프레임(182, 184) 사이에 배치되어, 제1 및 제2 리드 프레임(182, 184)을 전기적으로 절연시킨다. 이를 위해, 절연부(186)는 SiO2, TiO2, ZrO2, Si3N4, Al2O3, 또는 MgF2 중 적어도 하나를 포함할 수 있지만, 실시 예는 이에 국한되지 않는다.
또한, 패키지 몸체(188)는 제1 및 제2 리드 프레임(182, 184)과 함께 캐비티(C)를 형성할 수 있으나, 실시 예는 이에 국한되지 않는다. 다른 실시 예에 의하면, 패키지 몸체(188)만으로 캐비티(C)를 형성할 수도 있다. 또는, 상부면이 평평한 패키지 몸체(188) 위에 격벽(barrier wall)(미도시)이 배치되고, 격벽과 패키지 몸체(188)의 상부면에 의해 캐비티가 정의될 수도 있다.
캐비티(C) 내에 도 2 또는 도 3에 도시된 바와 같이 발광 소자(100A, 100B)가 배치될 수 있다.
패키지 몸체(188)는 실리콘, 합성수지, 또는 금속을 포함하여 형성될 수 있다. 만일, 패키지 몸체(188)가 도전형 물질 예를 들면 금속 물질로 이루어질 경우, 제1 및 제2 리드 프레임(182, 184)은 패키지 몸체(188)의 일부일 수도 있다. 이 경우에도, 제1 및 제2 리드 프레임(182, 184)을 형성하는 패키지 몸체(188)는 절연부(186)에 의해 서로 전기적으로 분리될 수 있다.
또한, 몰딩 부재(190)는 캐비티(C) 내에 배치된 발광 소자(100A, 100B)를 포위하여 보호하도록 배치될 수 있다. 몰딩 부재(190)는 예를 들어 실리콘(Si)으로 구현될 수 있으며, 형광체를 포함하므로 발광 소자(100A, 100B)에서 방출된 광의 파장을 변화시킬 수 있다. 형광체로는 발광 소자(100A, 100B)에서 발생된 빛을 백색광으로 변환시킬 수 있는 YAG계, TAG계, Silicate계, Sulfide계 또는 Nitride계 중 어느 하나의 파장변환수단인 형광물질이 포함될 수 있으나, 실시 예는 형광체의 종류에 국한되지 않는다.
YAG 및 TAG계 형광물질에는 (Y, Tb, Lu, Sc ,La, Gd, Sm)3(Al, Ga, In, Si, Fe)5(O, S)12:Ce 중에서 선택하여 사용가능하며, Silicate계 형광물질에는 (Sr, Ba, Ca, Mg)2SiO4: (Eu, F, Cl) 중에서 선택 사용 가능하다.
또한, Sulfide계 형광물질에는 (Ca,Sr)S:Eu, (Sr,Ca,Ba)(Al,Ga)2S4:Eu 중에서 선택하여 사용가능하며, Nitride계 형광체는 (Sr, Ca, Si, Al, O)N:Eu (예, CaAlSiN4:Eu β-SiAlON:Eu) 또는 Ca-αSiAlON:Eu계인 (Cax,My)(Si,Al)12(O,N)16, 여기서 M 은 Eu, Tb, Yb 또는 Er 중 적어도 하나의 물질이며 0.05<(x+y)<0.3, 0.02<x<0.27 and 0.03<y<0.3, 형광체 성분 중에서 선택하여 사용 할 수 있다.
적색 형광체로는, N(예,CaAlSiN3:Eu)을 포함하는 질화물(Nitride)계 형광체를 사용할 수 있다. 이러한 질화물계 적색 형광체는 황화물(Sulfide)계 형광체보다 열, 수분 등의 외부 환경에 대한 신뢰성이 우수할 뿐만 아니라 변색 위험이 작다.
이하, 비교 례에 의한 발광 소자와 실시 예에 의한 발광 소자의 전기적 특성을 첨부된 도면을 참조하여 다음과 같이 살펴본다.
도 6은 비교 례에 의한 발광 소자의 전압(V)-전류(I) 특성을 나타내고, 도 7은 실시 예에 의한 발광 소자(100A, 100B)의 전압-전류 특성을 나타낸다.
실시 예에 의한 제1 전극(150)의 제1, 제2 및 제3 층(140-1, 140-2, 140-3)은 도 4에서 상술한 바와 같이 같이 Ti, Al 및 Ni로 각각 구현된다. 반면에, 제1, 제2 및 제3 층(140-1, 140-2, 140-3)과 각각 비교되는 비교 례에 의한 발광 소자의 제1, 제2 및 제3 층은 Cr, Al 및 Ni로 각각 구현된다. 이때, 비교 례 및 실시 예 각각에서, 제1, 제2 및 제3 층(140-1, 140-2, 140-3) 각각을 2 ㎚, 300 ㎚ 및 250 ㎚로 설정하여 전압-전류 특성을 도 6 및 도 7에 도시된 바와 같이 획득하였다.
이때, 비교 례에 의한 발광 소자의 경우 동작 온도가 계속해서 증가함에 따라, 도 6에 도시된 바와 같이 비교 례에 의한 발광 소자의 전압-전류 특성은 화살표 방향(300)으로 계속해서 변한다. 즉, 온도가 증가함에 따라 오믹 저항(또는, 콘택 저항)이 계속 증가하여 전기적인 특성이 열악해짐을 알 수 있다.
반면에, 실시 예에 의한 발광 소자(100A, 100B)의 경우, 동작 온도가 계속해서 증가함에도 불구하고, 도 7에 도시된 바와 같이 전압-전류 특성의 변화폭은 도 6에 대비하여 상대적으로 작다. 예를 들어, 도 7에 도시된 바와 같이, 온도가 증가함에 따라 오믹 저항이 계속해서 증가하지 않고 오히려 감소할 수 있다. 이와 같이, 실시 예에 의한 발광 소자(100A, 100B)는 제1 전극(150)의 도 4에 도시된 바와 같은 구성 덕택에 온도가 증가하여도 전기적인 특성이 열악해지지 않음을 알 수 있다.
비교 례 및 실시 예의 발광 소자 각각에서 제1, 제2 및 제3 층(140-1, 140-2, 140-3)의 오믹 저항을 비교하면 다음 표 1과 같다.
| 구 분 | As dep (ohm-㎠) | 350 ℃(ohm-㎠) | 650 ℃(ohm-㎠) |
| 비교 례 (Cr/Al/Ni) | 3.34E-06 | 1.71E-05 | 9.25E-05 |
| 실시 예(Ti/Al/Ni) | 2.47E-06 | 3.81E-05 | 6.60E-06 |
여기서, As dep란 실온을 의미한다. 표 1로부터 알 수 있듯이, 실시 예에 의한 제1 내지 제3 층(140-1 내지 140-3)의 콘택 저항은 2.47E-06 ohm-㎠ 내지 3.81E-05 ohm-㎠의 사이의 값을 가짐을 알 수 있다. 반면에, 비교 례에 의한 제1 내지 제3 층의 오믹 저항은 3.34E-06 ohm-㎠ 내지 9.25E-05 ohm-㎠의 사이의 값을 가짐을 알 수 있다. 이와 같이 실시 예가 비교 례보다 오믹 저항이 더 낮음을 알 수 있다.
즉, 비교 례에서와 같이, 제1 전극의 제1 및 제2 층이 Cr 및 Al로 각각 구현될 경우 제1 도전형 반도체층(122)과의 오믹 저항이 낮더라도, 350℃를 초과하는 온도에서 오믹 저항이 증가하므로, 고 전류 구동시 발생되는 열에 의해 전기적 특성이 열악해진다. 반면에, 실시 예에서와 같이 제1 전극(150)의 제1 및 제2 층(140-1, 140-2) 각각이 Ti 및 Al로 각각 구현될 경우, 고 전류 구동시 발생되는 열에도 불구하고 오믹 저항이 크게 변화지 않음으로써, 전기적 특성이 안정되어 고전류 구동에 적용되기에 적합하다. 또한, 고 전류로 구동할 때뿐만 아니라 그 밖의 온도 변화가 수반될 때 예를 들어 리플로우 공정이나 패키지 본딩할 때의 넓은 온도 범위에서도, 실시 예에 의한 발광 소자(100A, 100B)는 비교적 안정적인 전기적인 특성을 유지할 수 있다.
이하, 도 2에 도시된 발광 소자 패키지(200A)의 제조 방법을 첨부된 도면을 참조하여 다음과 같이 살펴본다. 그러나, 도 2에 도시된 발광 소자 패키지(200A)는 다른 제조 방법에 의해서도 제조될 수 있음은 물론이다. 또한, 도 3에 도시된 발광 소자 패키지(200B)의 경우에도 제2 전극(140B)를 제외한 다른 구성 요소의 제조 방법에 하기의 설명은 그대로 적용될 수 있다.
도 8a 내지 도 8g는 도 2에 도시된 발광 소자 패키지(200A)의 제조 방법을 설명하기 위한 실시 예에 의한 공정 단면도를 나타낸다.
도 8a를 참조하면, 기판(110) 위에 발광 구조물(120)을 형성한다. 기판(110)은 도전형 물질 또는 비도전형 물질을 포함할 수 있다. 예를 들어, 기판(110)은 사파이어(Al203), GaN, SiC, ZnO, GaP, InP, Ga203, GaAs 및 Si 중 적어도 하나를 포함할 수 있다.
기판(110) 위에 제1 도전형 반도체층(122), 활성층(124) 및 제2 도전형 반도체층(126)을 순차적으로 적층하여 발광 구조물(120)을 형성할 수 있다.
제1 도전형 반도체층(122)은 제1 도전형 도펀트가 도핑된 Ⅲ-Ⅴ 족 또는 Ⅱ-Ⅵ 족 등의 화합물 반도체를 이용하여 형성될 수 있다. 제1 도전형 반도체층(122)이 n형 반도체층인 경우, 제1 도전형 도펀트는 n형 도펀트로서, Si, Ge, Sn, Se, Te를 포함할 수 있으나 이에 한정되지 않는다.
예를 들어, 제1 도전형 반도체층(122)은 AlxInyGa(1-x-y)N (0=x=1, 0=y=1, 0=x+y=1)의 조성식을 갖는 반도체 물질을 이용하여 형성될 수 있다. 제1 도전형 반도체층(122)은 GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN, AlGaAs, InGaAs, AlInGaAs, GaP, AlGaP, InGaP, AlInGaP, InP 중 어느 하나 이상을 이용하여 형성될 수 있다.
활성층(124)은 단일 우물 구조, 다중 우물 구조, 단일 양자 우물 구조, 다중 양자 우물 구조(MQW: Multi Quantum Well), 양자 선(Quantum-Wire) 구조, 또는 양자 점(Quantum Dot) 구조 중 적어도 어느 하나로 형성될 수 있다.
활성층(124)의 우물층/장벽층은 InGaN/GaN, InGaN/InGaN, GaN/AlGaN, InAlGaN/GaN, GaAs(InGaAs)/AlGaAs, GaP(InGaP)/AlGaP 중 어느 하나 이상의 페어 구조로 형성될 수 있으나 이에 한정되지 않는다. 우물층은 장벽층의 밴드갭 에너지보다 낮은 밴드갭 에너지를 갖는 물질로 형성될 수 있다.
활성층(124)의 위 또는/및 아래에는 도전형 클래드층(미도시)이 형성될 수 있다. 도전형 클래드층은 활성층(124)의 장벽층의 밴드갭 에너지보다 더 높은 밴드갭 에너지를 갖는 반도체로 형성될 수 있다. 예를 들어, 도전형 클래드층은 GaN, AlGaN, InAlGaN 또는 초격자 구조 등을 포함할 수 있다. 또한, 도전형 클래드층은 n형 또는 p형으로 도핑될 수 있다.
제2 도전형 반도체층(126)은 반도체 화합물로 형성될 수 있으며, Ⅲ-Ⅴ 족 또는 Ⅱ-Ⅵ 족 등의 화합물 반도체를 이용하여 형성될 수 있다. 예컨대, 제2 도전형 반도체층(126)은 InxAlyGa1 -x- yN (0=x=1, 0=y=1, 0=x+y=1)의 조성식을 갖는 반도체 물질을 포함할 수 있다. 제2 도전형 반도체층(126)에는 제2 도전형 도펀트가 도핑될 수 있다. 제2 도전형 반도체층(126)이 p형 반도체층인 경우, 제2 도전형 도펀트는 p형 도펀트로서, Mg, Zn, Ca, Sr, Ba 등을 포함할 수 있다.
이후, 도 8b를 참조하면, 발광 구조물(120)에서 제2 도전형 반도체층(126)과 활성층(124) 및 제1 도전형 반도체층(122)의 일부를 메사 식각(Mesa etching)하여 제1 도전형 반도체층(122)을 노출시키는 관통홀(TH)을 형성할 수 있다. 관통홀(TH)이 형성됨에 따라 발광 구조물(120)의 제2 도전형 반도체층(126) 및 활성층(124)의 측부가 관통홀(TH)에서 노출될 수 있다.
이후, 도 8c를 참조하면, 관통홀(TH)에서 노출된 발광 구조물(120)의 내측벽(120-1)의 제1 도전형 반도체층(122)의 측부 중 일부분, 제2 도전형 반도체층(126)과 활성층(124) 각각의 측부 및 발광 구조물(120)의 외측벽(120-2)에 제1 절연층(132)을 형성한다. 제1 절연층(132)을 형성하는 이유는 도 8d 내지 도 8g에 도시된 후속하는 공정을 수행할 때, 발광 구조물(120) 특히 활성층(124)을 보호하기 위함이다.
이후, 도 8d를 참조하면, 제1 절연층(132)에 의해 노출된 제2 영역에서 제2 도전형 반도체층(126) 위에 투광 전극층(142)을 형성할 수 있다.
이후, 도 8e를 참조하면, 제1 절연층(132)에 의해 노출된 제1 영역에서 제1 도전형 반도체층(122) 위에 제1 전극(150)을 형성함과 동시에 투광 전극층(142) 위에 제1 반사층(144)을 형성한다. 이와 같이, 제1 전극(150)과 제1 반사층(144)은 동일한 물질로 형성될 수 있다. 예를 들어, 도 4에서 상술한 바와 같이, 제1 전극(150) 및 제1 반사층(144) 각각은 제1 및 제2 층(140-1, 14-2)을 포함하고, 제3 내지 제6 층(140-3 내지 140-6) 중 적어도 하나를 더 포함할 수 있다.
특히, 제1 전극(150)과 제1 반사층(144) 각각을 형성할 때, 제1 층(140-1)인 Ti가 열처리됨으로써, 도 5b에 도시된 바와 같이, 제1 층(140-1)인 Ti가 TiN을 포함하게 되고, 제1 층(140-1)과 제2 층(140-2)의 측부에 Al3Ti층(140-12)이 더 형성될 수 있다.
이후, 도 8f를 참조하면, 제1 전극(150)과 제1 반사층(144) 각각의 상부에서 제1 및 제2 본딩 패드(162, 164)가 접촉될 영역을 제외하고 나머지 영역을 덮는 제2 절연층(134)을 형성한다.
이때, 제1 및 제2 절연층(132, 134) 각각을 형성하는 절연 물질은 SiO2, TiO2, ZrO2, Si3N4, Al2O3, 또는 MgF2 중 적어도 하나를 포함할 수 있다. 제1 절연층(132)과 제2 절연층(134)은 서로 동일한 재질 또는 서로 다른 재질을 갖도록 형성될 수 있다. 특히, 제2 절연층(134)은 DBR에 의해 형성될 수 있다.
이후, 도 8g를 참조하면 제2 절연층(134)에 의해 노출된 제1 전극(150)의 위에 제1 본딩 패드(162)를 형성함과 동시에 제2 절연층(134)에 의해 노출된 제1 반사층(144) 위에 제2 본딩 패드(164)를 형성한다.
제1 및 제2 본딩 패드(162, 164) 각각은 전기적 전도성을 갖는 금속 물질을 이용하여 형성될 수 있다. 예를 들어, 제1 및 제2 본딩 패드(162, 164) 각각은 Ti, Ni, Au 또는 Sn 중 적어도 하나를 이용하여 형성될 수 있다.
이하, 비교 례에 의한 발광 소자의 제조 방법을 첨부된 도면을 참조하여 다음과 같이 살펴본다.
도 9a 및 도 9b는 비교 례에 의한 발광 소자의 제조 방법을 설명하기 위한 공정 단면도이다.
비교 례에 의한 발광 소자의 제조 방법에서, 도 8a 내지 도 8d에 도시된 공정을 동일하게 수행하여 도 9a에 도시된 바와 같이 제1 절연층(132)과 투광 전극층(142)을 형성한다.
이후, 도 9a에 도시된 바와 같이, 투광 전극층(142) 위에 반사층(344)을 형성한다. 예를 들어, 반사층(344)은 Ag, Ni, Ti로 각각 구현된 복수의 적층 구조를 가질 수 있다.
이후, 도 9b에 도시된 바와 같이, 관통홀(TH)에서 노출된 제1 도전형 반도체층(122) 위에 제1 전극(350)을 형성한다. 이후의 과정은 도 8f 및 도 8g와 동일하므로, 중복되는 설명을 생략한다.
도 9a 및 도 9b에 도시된 비교 례에 의한 발광 소자의 제조 방법과 달리, 도 8e에 도시된 실시 예에 의한 발광 소자(100A)의 제조 방법은 제1 전극(150)과 제1 반사층(144)을 동시에 형성한다. 따라서, 비교 례 대비, 식각 마스크의 사용 횟수를 1회 감소시키고 금속 리프트 오프 공정 및 세정 공정을 감소시켜, 공정 시간을 단축시키고 공정 비용을 절감시킬 수 있다.
실시 예에 따른 발광 소자 패키지는 복수 개가 기판 상에 어레이될 수 있고, 발광 소자 패키지의 광 경로 상에 광학 부재인 도광판, 프리즘 시트, 확산 시트 등이 배치될 수 있다. 이러한 발광 소자 패키지, 기판, 광학 부재는 백라이트 유닛으로 기능할 수 있다.
또한, 실시 예에 따른 발광 소자 패키지는 표시 장치, 지시 장치, 조명 장치에 적용될 수 있다.
여기서, 표시 장치는 바텀 커버와, 바텀 커버 상에 배치되는 반사판과, 광을 방출하는 발광 모듈과, 반사판의 전방에 배치되며 발광 모듈에서 발산되는 빛을 전방으로 안내하는 도광판과, 도광판의 전방에 배치되는 프리즘 시트들을 포함하는 광학 시트와, 광학 시트 전방에 배치되는 디스플레이 패널과, 디스플레이 패널과 연결되고 디스플레이 패널에 화상 신호를 공급하는 화상 신호 출력 회로와, 디스플레이 패널의 전방에 배치되는 컬러 필터를 포함할 수 있다. 여기서 바텀 커버, 반사판, 발광 모듈, 도광판, 및 광학 시트는 백라이트 유닛(Backlight Unit)을 이룰 수 있다.
또한, 조명 장치는 기판과 실시 예에 따른 발광 소자 패키지를 포함하는 광원 모듈, 광원 모듈의 열을 발산시키는 방열체, 및 외부로부터 제공받은 전기적 신호를 처리 또는 변환하여 광원 모듈로 제공하는 전원 제공부를 포함할 수 있다. 예를 들어, 조명 장치는, 램프, 해드 램프, 또는 가로등을 포함할 수 있다.
해드 램프는 기판 상에 배치되는 발광 소자 패키지들을 포함하는 발광 모듈, 발광 모듈로부터 조사되는 빛을 일정 방향, 예컨대, 전방으로 반사시키는 리플렉터(reflector), 리플렉터에 의하여 반사되는 빛을 전방으로 굴절시키는 렌즈, 및 리플렉터에 의하여 반사되어 렌즈로 향하는 빛의 일부분을 차단 또는 반사하여 설계자가 원하는 배광 패턴을 이루도록 하는 쉐이드(shade)를 포함할 수 있다.
이상에서 실시 예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시 예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시 예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
100, 100A, 100B: 발광 소자
110: 기판
120: 발광 구조물 132, 134: 절연층
140, 140A, 140B: 제2 전극 150: 제1 전극
162, 164: 본딩 패드 172, 174: 솔더부
182, 184: 리드 프레임 186: 절연부
188: 패키지 몸체 190: 몰딩 부재
200A, 200B: 발광 소자 패키지
120: 발광 구조물 132, 134: 절연층
140, 140A, 140B: 제2 전극 150: 제1 전극
162, 164: 본딩 패드 172, 174: 솔더부
182, 184: 리드 프레임 186: 절연부
188: 패키지 몸체 190: 몰딩 부재
200A, 200B: 발광 소자 패키지
Claims (15)
- 기판;
상기 기판 아래에 배치되고, 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층을 포함하는 발광 구조물;
상기 제2 도전형 반도체층과 상기 활성층을 관통하여 노출된 상기 제1 도전형 반도체층 아래에 배치되며, 상기 제1 도전형 반도체층과 접하는 Ti과 상기 Ti와 접하는 Al을 포함하는 제1 전극; 및
상기 제2 도전형 반도체층 아래에 배치된 제2 전극을 포함하는 발광 소자. - 제1 항에 있어서, 상기 제2 전극은
상기 제2 도전형 반도체층 아래에 배치된 투광 전극층; 및
상기 투광 전극층 아래에 배치된 제1 반사층을 포함하는 발광 소자. - 제2 항에 있어서, 상기 제1 전극은
Ti를 포함하며, 상기 노출된 제1 도전형 반도체층 아래에 배치된 제1 층; 및
Al을 포함하며, 상기 제1 층 아래에 배치된 제2 층을 포함하는 발광 소자. - 제3 항에 있어서, 상기 제1 전극은
Ni를 포함하며, 상기 제2 층 아래에 배치된 제3 층;
Au를 포함하며, 상기 제3 층 아래에 배치된 제4 층;
Ni를 포함하며, 상기 제4 층 아래에 배치된 제5 층; 또는
Ti를 포함하며, 상기 제5 층 아래에 배치된 제6 층 중 적어도 하나를 더 포함하는 발광 소자. - 제4 항에 있어서, 상기 제1 층, 상기 제2 층 및 상기 제3 층은 2 ㎚, 300 ㎚ 및 250 ㎚의 두께를 각각 갖는 발광 소자.
- 제4 항에 있어서, 상기 제1 내지 상기 제3 층의 콘택 저항은 2.47E-06 ohm-㎠ 내지 3.81E-05 ohm-㎠ 사이의 값을 갖는 발광 소자.
- 제3 항에 있어서, 상기 제1 도전형 반도체층은 GaN을 포함하고,
상기 제1 층은 TiN을 포함하고,
상기 제1 전극은 상기 제1 층과 상기 제2 층 각각의 측부에 위치한 Al3Ti층을 더 포함하는 발광 소자. - 제2 항에 있어서, 상기 발광 소자는
상기 노출된 제1 도전형 반도체층에서 상기 제1 전극이 형성될 제1 영역과, 상기 제2 도전형 반도체층에서 상기 투광 전극층이 형성될 제2 영역을 노출시키면서 상기 발광 구조물을 감싸도록 배치된 제1 절연층을 더 포함하는 발광 소자. - 제3 항에 있어서, 상기 제1 반사층과 상기 제1 전극은 동일한 물질을 포함하는 발광 소자.
- 제9 항에 있어서, 상기 제1 층의 두께의 최소값은 1 ㎚ 내지 10 ㎚인 발광 소자.
- 제3 항에 있어서, 상기 투광 전극층은 ITO를 포함하고, 상기 제1 층은 상기 투광 전극층과 직접 콘택하는 발광 소자.
- 제1 항에 있어서, 상기 제1 반사층을 감싸도록 배치된 제2 반사층을 더 포함하는 발광 소자.
- 제12 항에 있어서, 상기 제2 도전형 반도체층 아래에서 상기 제2 반사층을 감싸도록 배치된 배리어층을 더 포함하는 발광 소자.
- 제13 항에 있어서, 상기 배리어층과 상기 제1 전극은 동일한 물질을 포함하는 발광 소자.
- 제1 항 내지 제14 항 중 어느 한 항에 기재된 발광 소자;
상기 제1 전극과 연결되는 제1 본딩 패드;
상기 제1 본딩 패드와 이격되며, 상기 제2 전극과 연결되는 제2 본딩 패드; 및
상기 제1 본딩 패드와 상기 제2 전극 사이 및 상기 제2 본딩 패드와 상기 제1 전극 사이에 배치되는 제2 절연층을 포함하는 발광 소자 패키지.
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