KR20180087679A - 반도체 소자 및 그 제조방법, 반도체 소자 패키지, 객체 검출 장치 - Google Patents

반도체 소자 및 그 제조방법, 반도체 소자 패키지, 객체 검출 장치 Download PDF

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KR20180087679A
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박수익
이용경
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Abstract

실시 예는 반도체 소자, 반도체 소자 제조방법, 반도체 소자 패키지, 반도체 소자 패키지를 포함하는 객체 검출 장치에 관한 것이다.
실시 예에 따른 반도체 소자는, 복수의 발광구조물, 복수의 발광구조물 둘레에 배치된 제1 전극, 복수의 발광구조물의 상부 면에 배치된 제2 전극, 제1 전극에 전기적으로 연결된 제1 본딩패드, 제2 전극에 전기적으로 연결된 제2 본딩패드를 포함할 수 있다.
복수의 발광구조물은, 제1 도전형의 제1 DBR층, 제1 DBR층 위에 배치된 제1 활성층, 제1 활성층 위에 배치된 제2 도전형의 제2 DBR층을 포함하는 제1 발광구조물과, 제1 도전형의 제3 DBR층, 제3 DBR층 위에 배치된 제2 활성층, 제2 활성층 위에 배치된 제2 도전형의 제4 DBR층을 포함하는 제2 발광구조물을 포함할 수 있다. 제1 전극은 제1 DBR층과 3 DBR층에 전기적으로 연결되고 제1 발광구조물과 제2 발광구조물 사이에 배치될 수 있다. 제2 전극은 제2 DBR층과 제4 DBR층에 전기적으로 연결되고 제2 DBR층의 상부 면과 제4 DBR층의 상부 면에 배치될 수 있다. 제1 본딩패드는 제2 발광구조물 위에 배치되어 제1 전극에 전기적으로 연결되고, 제2 본딩패드는 제1 발광구조물 위에 배치되어 제2 전극에 전기적으로 연결될 수 있다.

Description

반도체 소자 및 그 제조방법, 반도체 소자 패키지, 객체 검출 장치 {SEMICONDUCTOR DEVICE, METHOD FOR FABRICATING SEMICONDUCTOR DEVICE, SEMICONDUCTOR DEVICE PACKAGE, AND OBJECT DETECTING APPARATUS}
실시 예는 반도체 소자, 반도체 소자 제조방법, 반도체 소자 패키지, 반도체 소자 패키지를 포함하는 객체 검출 장치에 관한 것이다.
GaN, AlGaN 등의 화합물을 포함하는 반도체 소자는 넓고 조정이 용이한 밴드 갭 에너지를 가지는 등의 많은 장점을 가져서 발광 소자, 수광 소자 및 각종 다이오드 등으로 다양하게 사용될 수 있다.
특히, 3족-5족 또는 2족-6족 화합물 반도체 물질을 이용한 발광 다이오드(Light Emitting Diode)나 레이저 다이오드(Laser Diode)와 같은 발광소자는 박막 성장 기술 및 소자 재료의 개발로 적색, 녹색, 청색 및 자외선 등 다양한 파장 대역의 빛을 구현할 수 있는 장점이 있다. 또한, 3족-5족 또는 2족-6족 화합물 반도체 물질을 이용한 발광 다이오드나 레이저 다이오드와 같은 발광소자는, 형광 물질을 이용하거나 색을 조합함으로써 효율이 좋은 백색 광원도 구현이 가능하다. 이러한 발광소자는, 형광등, 백열등 등 기존의 광원에 비해 저 소비전력, 반영구적인 수명, 빠른 응답속도, 안전성, 환경 친화성의 장점을 가진다.
뿐만 아니라, 광검출기나 태양 전지와 같은 수광 소자도 3족-5족 또는 2족-6족 화합물 반도체 물질을 이용하여 제작하는 경우 소자 재료의 개발로 다양한 파장 영역의 빛을 흡수하여 광 전류를 생성함으로써 감마선부터 라디오 파장 영역까지 다양한 파장 영역의 빛을 이용할 수 있다. 또한, 이와 같은 수광 소자는 빠른 응답속도, 안전성, 환경 친화성 및 소자 재료의 용이한 조절의 장점을 가져 전력 제어 또는 초고주파 회로나 통신용 모듈에도 용이하게 이용될 수 있다.
따라서, 반도체 소자는 광 통신 수단의 송신 모듈, LCD(Liquid Crystal Display) 표시 장치의 백라이트를 구성하는 냉음극관(CCFL: Cold Cathode Fluorescence Lamp)을 대체하는 발광 다이오드 백라이트, 형광등이나 백열 전구를 대체할 수 있는 백색 발광 다이오드 조명 장치, 자동차 헤드 라이트 및 신호등 및 가스(Gas)나 화재를 감지하는 센서 등에까지 응용이 확대되고 있다. 또한, 반도체 소자는 고주파 응용 회로나 기타 전력 제어 장치, 통신용 모듈에까지 응용이 확대될 수 있다.
발광소자(Light Emitting Device)는 예로서 주기율표상에서 3족-5족 원소 또는 2족-6족 원소를 이용하여 전기에너지가 빛 에너지로 변환되는 특성의 p-n 접합 다이오드로 제공될 수 있고, 화합물 반도체의 조성비를 조절함으로써 다양한 파장 구현이 가능하다.
한편, 반도체 소자는 응용분야가 다양해 지면서 고출력, 고전압 구동이 요구되고 있다. 반도체 소자의 고출력, 고전압 구동에 따라 반도체 소자에서 발생되는 열에 의하여 온도가 많이 올라가고 있다. 그런데, 반도체 소자에서의 열 방출이 원활하지 못한 경우에, 온도 상승에 따라 광 출력이 저하되고 전력 변환 효율(PCE: Power Conversion Efficiency)이 저하될 수 있다. 이에 따라, 반도체 소자에서 발생되는 열을 효율적으로 방출하고 전력 변환 효율을 향상시키기 위한 방안이 요청되고 있다.
실시 예는 방열 특성이 우수한 반도체 소자 및 그 제조방법, 반도체 소자 패키지, 객체 검출 장치를 제공할 수 있다.
실시 예는 광 추출 효율을 높여 고출력의 빛을 제공할 수 있는 반도체 소자 및 그 제조방법, 반도체 소자 패키지, 객체 검출 장치를 제공할 수 있다.
실시 예는 전력 변환 효율을 높일 수 있는 반도체 소자 및 그 제조방법, 반도체 소자 패키지, 객체 검출 장치를 제공할 수 있다.
실시 예에 따른 반도체 소자는, 제1 도전형의 제1 DBR층, 상기 제1 DBR층 위에 배치된 제1 활성층, 상기 제1 활성층 위에 배치된 제2 도전형의 제2 DBR층을 포함하는 제1 발광구조물; 상기 제1 발광구조물과 이격되어 배치되고, 제1 도전형의 제3 DBR층, 상기 제3 DBR층 위에 배치된 제2 활성층, 상기 제2 활성층 위에 배치된 제2 도전형의 제4 DBR층을 포함하는 제2 발광구조물; 상기 제1 DBR층과 상기 제3 DBR층에 전기적으로 연결되고, 상기 제1 발광구조물과 상기 제2 발광구조물 사이에 배치된 제1 전극; 상기 제2 DBR층과 상기 제4 DBR층에 전기적으로 연결되고, 상기 제2 DBR층의 상부 면과 상기 제4 DBR층의 상부 면에 배치된 제2 전극; 상기 제2 발광구조물 위에 배치되며 상기 제1 전극에 전기적으로 연결된 제1 본딩패드; 상기 제1 발광구조물 위에 배치되며 상기 제2 전극에 전기적으로 연결된 제2 본딩패드; 를 포함할 수 있다.
실시 예에 의하면, 상기 제2 전극은, 상기 제2 DBR층의 상부 면과 상기 제4 DBR층의 상부 면에 접촉되어 배치된 상부전극과, 상기 제1 발광구조물과 상기 제2 발광구조물 사이에서 상기 제1 전극 위에 배치된 연결전극을 포함할 수 있다.
실시 예에 따른 반도체 소자는, 상기 제1 DBR층과 상기 제3 DBR층을 물리적으로 연결하는 제1 도전형 DBR층을 더 포함하고, 상기 제1 전극은 상기 제1 도전형 DBR층의 상부 면에 접촉되어 배치될 수 있다.
실시 예에 의하면, 상기 제1 본딩패드는 상기 제1 전극의 상부 면에 접촉되어 배치될 수 있다.
실시 예에 따른 반도체 소자는, 상기 제1 발광구조물과 상기 제2 발광구조물 아래에 배치된 기판을 더 포함하고, 상기 기판은 진성 반도체 기판일 수 있다.
실시 예에 의하면, 상기 제1 DBR층의 반사율이 상기 제2 DBR층의 반사율에 비해 더 작고, 상기 제3 DBR층의 반사율이 상기 제4 DBR층의 반사율에 비해 더 작을 수 있다.
실시 예에 따른 반도체 소자는, 상기 제1 발광구조물의 측면과 상기 제2 발광구조물의 측면을 감싸고, 상기 제1 발광구조물과 상기 제2 발광구조물 사이에 배치된 상기 제1 전극을 노출시키는 제1 절연층을 포함할 수 있다.
실시 예에 의하면, 상기 제1 절연층은 상기 제2 발광구조물 주변에 배치된 상기 제1 전극의 상부 면을 노출시킬 수 있다.
실시 예에 의하면, 상기 제1 절연층은 상기 제1 발광구조물 주변에서 상기 제1 전극의 상부 면과 상기 제2 전극의 하부 면 사이에 배치될 수 있다.
실시 예에 의하면, 상기 제1 절연층은 DBR층으로 제공될 수 있다.
실시 예에 따른 반도체 소자는, 상기 제1 발광구조물의 측면에 배치되고, 상기 제2 발광구조물의 측면과 상부 면 위에 배치되며, 상기 제1 발광구조물의 상부 면 위에 배치된 상기 제2 전극의 상부 면을 노출시키는 제2 절연층을 포함할 수 있다.
실시 예에 의하면, 상기 제2 절연층은 상기 제4 DBR층의 상부 면에 배치된 상기 제2 전극의 상부 면과 상기 제2 본딩패드 사이에 배치될 수 있다.
실시 예에 의하면, 상기 제2 절연층은 DBR층으로 제공될 수 있다.
실시 예에 따른 반도체 소자는, 제1 도전형의 제1 DBR층, 상기 제1 DBR층 위에 배치된 제1 활성층, 상기 제1 활성층 위에 배치된 제2 도전형의 제2 DBR층을 포함하는 제1 발광구조물; 상기 제1 발광구조물과 이격되어 배치되며, 제1 도전형의 제3 DBR층, 상기 제3 DBR층 위에 배치된 제2 활성층, 상기 제2 활성층 위에 배치된 제2 도전형의 제4 DBR층을 포함하는 제2 발광구조물; 상기 제1 발광구조물의 측면, 상기 제2 발광구조물의 측면, 상기 제1 발광구조물과 상기 제2 발광구조물 사이에 배치되고, 상기 제2 DBR층의 상부 면과 상기 제4 DBR층의 상부 면을 노출시키는 제1 절연층; 상기 제1 DBR층과 상기 제3 DBR층에 전기적으로 연결되고, 상기 제1 발광구조물과 상기 제2 발광구조물 사이에서 상기 제1 절연층 아래에 배치된 제1 전극; 상기 제2 DBR층의 상부 면과 상기 제4 DBR층의 상부 면에 직접 접촉되어 배치되고, 상기 제1 발광구조물과 상기 제2 발광구조물 사이에서 상기 제1 절연층 위에 배치된 제2 전극; 상기 제2 전극 위에 배치되며, 상기 제1 발광구조물의 둘레와 상기 제2 발광구조물의 둘레에 배치되고, 상기 제1 발광구조물의 상부 면에 배치된 상기 제2 전극의 상부 면을 노출시키며, 상기 제2 발광구조물의 상부 면에 배치된 상기 제2 전극의 상부 면을 노출시키는 제2 절연층; 상기 제2 절연층 위에 배치되고 상기 제1 전극에 전기적으로 연결된 제1 본딩패드; 상기 제2 절연층 위에 배치되고, 상기 제1 발광구조물의 상부 면에 배치된 상기 제2 전극과 직접 접촉되어 배치되며, 상기 제2 발광구조물의 상부 면에 배치된 상기 제2 전극과 직접 접촉되어 배치된 제2 본딩패드; 를 포함할 수 있다.
실시 예에 따른 반도체 소자는, 제1 도전형의 제1 DBR층, 상기 제1 DBR층 위에 배치된 제1 활성층, 상기 제1 활성층 위에 배치된 제2 도전형의 제2 DBR층을 포함하는 제1 발광구조물; 상기 제1 DBR층으로부터 상기 제1 발광구조물의 둘레 방향으로 연장되어 배치된 제1 도전형 DBR층; 상기 제1 도전형 DBR층 위에 배치되며 상기 제1 DBR층에 전기적으로 연결된 제1 전극; 상기 제1 발광구조물의 측면과 상기 제1 전극 위에 배치되며, 상기 제2 DBR층의 상부 면을 노출시키고, 상기 제1 도전형 DBR층 위에 배치된 상기 제1 전극의 상부 면을 노출시키는 제1 절연층; 상기 제2 DBR층의 상부 면에 직접 접촉되어 배치된 제2 전극; 상기 제2 전극과 상기 제1 절연층 위에 배치되며, 상기 제1 발광구조물의 둘레에 배치되고, 상기 제1 도전형 DBR층 위에 배치된 상기 제1 전극의 상부 면을 노출시키는 제2 절연층; 상기 제2 절연층과 상기 제1 발광구조물 위에 배치되고, 상기 제1 도전형 DBR층 위에 배치된 상기 제1 전극의 상부 면에 직접 접촉되어 배치된 제1 본딩패드; 상기 제2 절연층 위에 배치되고, 상기 제2 전극과 전기적으로 연결된 제2 본딩패드; 를 포함할 수 있다.
실시 예에 따른 반도체 소자 패키지는, 서브마운트: 상기 서브마운트 위에 배치된 반도체 소자: 를 포함하고, 상기 반도체 소자는, 제1 도전형의 제1 DBR층, 상기 제1 DBR층 위에 배치된 제1 활성층, 상기 제1 활성층 위에 배치된 제2 도전형의 제2 DBR층을 포함하는 제1 발광구조물; 상기 제1 발광구조물과 이격되어 배치되고, 제1 도전형의 제3 DBR층, 상기 제3 DBR층 위에 배치된 제2 활성층, 상기 제2 활성층 위에 배치된 제2 도전형의 제4 DBR층을 포함하는 제2 발광구조물; 상기 제1 DBR층과 상기 제3 DBR층에 전기적으로 연결되고, 상기 제1 발광구조물과 상기 제2 발광구조물 사이에 배치된 제1 전극; 상기 제2 DBR층과 상기 제4 DBR층에 전기적으로 연결되고, 상기 제2 DBR층의 상부 면과 상기 제4 DBR층의 상부 면에 배치된 제2 전극; 상기 제2 발광구조물 위에 배치되며 상기 제1 전극에 전기적으로 연결된 제1 본딩패드; 상기 제1 발광구조물 위에 배치되며 상기 제2 전극에 전기적으로 연결된 제2 본딩패드; 를 포함하고, 상기 반도체 소자는, 상기 제1 본딩패드와 상기 제2 본딩패드가 배치된 제1 면과, 상기 제1 면과 반대 방향에 배치된 제2 면을 포함하고, 상기 제1 본딩패드와 상기 제2 본딩패드는 상기 서브마운트에 전기적으로 연결되고, 상기 반도체 소자에서 생성된 빛은 상기 제2 면을 통해 외부로 방출될 수 있다.
실시 예에 따른 반도체 소자 패키지는, 서브마운트: 상기 서브마운트 위에 배치된 반도체 소자: 를 포함하고, 상기 반도체 소자는, 제1 도전형의 제1 DBR층, 상기 제1 DBR층 위에 배치된 제1 활성층, 상기 제1 활성층 위에 배치된 제2 도전형의 제2 DBR층을 포함하는 제1 발광구조물; 상기 제1 발광구조물과 이격되어 배치되며, 제1 도전형의 제3 DBR층, 상기 제3 DBR층 위에 배치된 제2 활성층, 상기 제2 활성층 위에 배치된 제2 도전형의 제4 DBR층을 포함하는 제2 발광구조물; 상기 제1 발광구조물의 측면, 상기 제2 발광구조물의 측면, 상기 제1 발광구조물과 상기 제2 발광구조물 사이에 배치되고, 상기 제2 DBR층의 상부 면과 상기 제4 DBR층의 상부 면을 노출시키는 제1 절연층; 상기 제1 DBR층과 상기 제3 DBR층에 전기적으로 연결되고, 상기 제1 발광구조물과 상기 제2 발광구조물 사이에서 상기 제1 절연층 아래에 배치된 제1 전극; 상기 제2 DBR층의 상부 면과 상기 제4 DBR층의 상부 면에 직접 접촉되어 배치되고, 상기 제1 발광구조물과 상기 제2 발광구조물 사이에서 상기 제1 절연층 위에 배치된 제2 전극; 상기 제2 전극 위에 배치되며, 상기 제1 발광구조물의 둘레와 상기 제2 발광구조물의 둘레에 배치되고, 상기 제1 발광구조물의 상부 면에 배치된 상기 제2 전극의 상부 면을 노출시키며, 상기 제2 발광구조물의 상부 면에 배치된 상기 제2 전극의 상부 면을 노출시키는 제2 절연층; 상기 제2 절연층 위에 배치되고 상기 제1 전극에 전기적으로 연결된 제1 본딩패드; 상기 제2 절연층 위에 배치되고, 상기 제1 발광구조물의 상부 면에 배치된 상기 제2 전극과 직접 접촉되어 배치되며, 상기 제2 발광구조물의 상부 면에 배치된 상기 제2 전극과 직접 접촉되어 배치된 제2 본딩패드; 를 포함하고, 상기 반도체 소자는, 상기 제1 본딩패드와 상기 제2 본딩패드가 배치된 제1 면과, 상기 제1 면과 반대 방향에 배치된 제2 면을 포함하고, 상기 제1 본딩패드와 상기 제2 본딩패드는 상기 서브마운트에 전기적으로 연결되고, 상기 반도체 소자에서 생성된 빛은 상기 제2 면을 통해 외부로 방출될 수 있다.
실시 예에 따른 반도체 소자 패키지는, 서브마운트: 상기 서브마운트 위에 배치된 반도체 소자: 를 포함하고, 상기 반도체 소자는, 제1 도전형의 제1 DBR층, 상기 제1 DBR층 위에 배치된 제1 활성층, 상기 제1 활성층 위에 배치된 제2 도전형의 제2 DBR층을 포함하는 제1 발광구조물; 상기 제1 DBR층으로부터 상기 제1 발광구조물의 둘레 방향으로 연장되어 배치된 제1 도전형 DBR층; 상기 제1 도전형 DBR층 위에 배치되며 상기 제1 DBR층에 전기적으로 연결된 제1 전극; 상기 제1 발광구조물의 측면과 상기 제1 전극 위에 배치되며, 상기 제2 DBR층의 상부 면을 노출시키고, 상기 제1 도전형 DBR층 위에 배치된 상기 제1 전극의 상부 면을 노출시키는 제1 절연층; 상기 제2 DBR층의 상부 면에 직접 접촉되어 배치된 제2 전극; 상기 제2 전극과 상기 제1 절연층 위에 배치되며, 상기 제1 발광구조물의 둘레에 배치되고, 상기 제1 도전형 DBR층 위에 배치된 상기 제1 전극의 상부 면을 노출시키는 제2 절연층; 상기 제2 절연층과 상기 제1 발광구조물 위에 배치되고, 상기 제1 도전형 DBR층 위에 배치된 상기 제1 전극의 상부 면에 직접 접촉되어 배치된 제1 본딩패드; 상기 제2 절연층 위에 배치되고, 상기 제2 전극과 전기적으로 연결된 제2 본딩패드; 를 포함하고, 상기 반도체 소자는, 상기 제1 본딩패드와 상기 제2 본딩패드가 배치된 제1 면과, 상기 제1 면과 반대 방향에 배치된 제2 면을 포함하고, 상기 제1 본딩패드와 상기 제2 본딩패드는 상기 서브마운트에 전기적으로 연결되고, 상기 반도체 소자에서 생성된 빛은 상기 제2 면을 통해 외부로 방출될 수 있다.
실시 예에 따른 객체 검출 장치는, 반도체 소자 패키지와 상기 반도체 소자 패키지에서 방출된 빛의 반사된 빛을 입사 받는 수광부를 포함하고, 상기 반도체 소자 패키지는, 서브마운트: 상기 서브마운트 위에 배치된 반도체 소자: 를 포함하고, 상기 반도체 소자는, 제1 도전형의 제1 DBR층, 상기 제1 DBR층 위에 배치된 제1 활성층, 상기 제1 활성층 위에 배치된 제2 도전형의 제2 DBR층을 포함하는 제1 발광구조물; 상기 제1 발광구조물과 이격되어 배치되고, 제1 도전형의 제3 DBR층, 상기 제3 DBR층 위에 배치된 제2 활성층, 상기 제2 활성층 위에 배치된 제2 도전형의 제4 DBR층을 포함하는 제2 발광구조물; 상기 제1 DBR층과 상기 제3 DBR층에 전기적으로 연결되고, 상기 제1 발광구조물과 상기 제2 발광구조물 사이에 배치된 제1 전극; 상기 제2 DBR층과 상기 제4 DBR층에 전기적으로 연결되고, 상기 제2 DBR층의 상부 면과 상기 제4 DBR층의 상부 면에 배치된 제2 전극; 상기 제2 발광구조물 위에 배치되며 상기 제1 전극에 전기적으로 연결된 제1 본딩패드; 상기 제1 발광구조물 위에 배치되며 상기 제2 전극에 전기적으로 연결된 제2 본딩패드; 를 포함하고, 상기 반도체 소자는, 상기 제1 본딩패드와 상기 제2 본딩패드가 배치된 제1 면과, 상기 제1 면과 반대 방향에 배치된 제2 면을 포함하고, 상기 제1 본딩패드와 상기 제2 본딩패드는 상기 서브마운트에 전기적으로 연결되고, 상기 반도체 소자에서 생성된 빛은 상기 제2 면을 통해 외부로 방출될 수 있다.
실시 예에 따른 객체 검출 장치는, 반도체 소자 패키지와 상기 반도체 소자 패키지에서 방출된 빛의 반사된 빛을 입사 받는 수광부; 를 포함하고, 상기 반도체 소자 패키지는, 서브마운트: 상기 서브마운트 위에 배치된 반도체 소자: 를 포함하고, 상기 반도체 소자는, 제1 도전형의 제1 DBR층, 상기 제1 DBR층 위에 배치된 제1 활성층, 상기 제1 활성층 위에 배치된 제2 도전형의 제2 DBR층을 포함하는 제1 발광구조물; 상기 제1 발광구조물과 이격되어 배치되며, 제1 도전형의 제3 DBR층, 상기 제3 DBR층 위에 배치된 제2 활성층, 상기 제2 활성층 위에 배치된 제2 도전형의 제4 DBR층을 포함하는 제2 발광구조물; 상기 제1 발광구조물의 측면, 상기 제2 발광구조물의 측면, 상기 제1 발광구조물과 상기 제2 발광구조물 사이에 배치되고, 상기 제2 DBR층의 상부 면과 상기 제4 DBR층의 상부 면을 노출시키는 제1 절연층; 상기 제1 DBR층과 상기 제3 DBR층에 전기적으로 연결되고, 상기 제1 발광구조물과 상기 제2 발광구조물 사이에서 상기 제1 절연층 아래에 배치된 제1 전극; 상기 제2 DBR층의 상부 면과 상기 제4 DBR층의 상부 면에 직접 접촉되어 배치되고, 상기 제1 발광구조물과 상기 제2 발광구조물 사이에서 상기 제1 절연층 위에 배치된 제2 전극; 상기 제2 전극 위에 배치되며, 상기 제1 발광구조물의 둘레와 상기 제2 발광구조물의 둘레에 배치되고, 상기 제1 발광구조물의 상부 면에 배치된 상기 제2 전극의 상부 면을 노출시키며, 상기 제2 발광구조물의 상부 면에 배치된 상기 제2 전극의 상부 면을 노출시키는 제2 절연층; 상기 제2 절연층 위에 배치되고 상기 제1 전극에 전기적으로 연결된 제1 본딩패드; 상기 제2 절연층 위에 배치되고, 상기 제1 발광구조물의 상부 면에 배치된 상기 제2 전극과 직접 접촉되어 배치되며, 상기 제2 발광구조물의 상부 면에 배치된 상기 제2 전극과 직접 접촉되어 배치된 제2 본딩패드; 를 포함하고, 상기 반도체 소자는, 상기 제1 본딩패드와 상기 제2 본딩패드가 배치된 제1 면과, 상기 제1 면과 반대 방향에 배치된 제2 면을 포함하고, 상기 제1 본딩패드와 상기 제2 본딩패드는 상기 서브마운트에 전기적으로 연결되고, 상기 반도체 소자에서 생성된 빛은 상기 제2 면을 통해 외부로 방출될 수 있다.
실시 예에 따른 객체 검출 장치는, 반도체 소자 패키지와 상기 반도체 소자 패키지에서 방출된 빛의 반사된 빛을 입사 받는 수광부; 를 포함하고, 서브마운트: 상기 서브마운트 위에 배치된 반도체 소자: 를 포함하고, 상기 반도체 소자는, 제1 도전형의 제1 DBR층, 상기 제1 DBR층 위에 배치된 제1 활성층, 상기 제1 활성층 위에 배치된 제2 도전형의 제2 DBR층을 포함하는 제1 발광구조물; 상기 제1 DBR층으로부터 상기 제1 발광구조물의 둘레 방향으로 연장되어 배치된 제1 도전형 DBR층; 상기 제1 도전형 DBR층 위에 배치되며 상기 제1 DBR층에 전기적으로 연결된 제1 전극; 상기 제1 발광구조물의 측면과 상기 제1 전극 위에 배치되며, 상기 제2 DBR층의 상부 면을 노출시키고, 상기 제1 도전형 DBR층 위에 배치된 상기 제1 전극의 상부 면을 노출시키는 제1 절연층; 상기 제2 DBR층의 상부 면에 직접 접촉되어 배치된 제2 전극; 상기 제2 전극과 상기 제1 절연층 위에 배치되며, 상기 제1 발광구조물의 둘레에 배치되고, 상기 제1 도전형 DBR층 위에 배치된 상기 제1 전극의 상부 면을 노출시키는 제2 절연층; 상기 제2 절연층과 상기 제1 발광구조물 위에 배치되고, 상기 제1 도전형 DBR층 위에 배치된 상기 제1 전극의 상부 면에 직접 접촉되어 배치된 제1 본딩패드; 상기 제2 절연층 위에 배치되고, 상기 제2 전극과 전기적으로 연결된 제2 본딩패드; 를 포함하고, 상기 반도체 소자는, 상기 제1 본딩패드와 상기 제2 본딩패드가 배치된 제1 면과, 상기 제1 면과 반대 방향에 배치된 제2 면을 포함하고, 상기 제1 본딩패드와 상기 제2 본딩패드는 상기 서브마운트에 전기적으로 연결되고, 상기 반도체 소자에서 생성된 빛은 상기 제2 면을 통해 외부로 방출될 수 있다.
실시 예에 따른 반도체 소자 제조방법은, 기판 위에 제1 도전형 DBR층, 활성층, 제2 도전형 DBR층을 형성하는 단계; 상기 제2 도전형 DBR층, 상기 활성층에 대한 메사 식각을 수행하고 서로 이격되어 배치된 복수의 발광구조물을 형성하는 단계; 상기 제1 도전형 DBR층 위에 배치되며, 상기 복수의 발광구조물을 노출시키는 제1 전극을 형성하는 단계; 상기 제1 전극 위에 배치되며, 상기 복수의 발광구조물의 상부 면을 노출시키는 제1 절연층을 형성하는 단계; 상기 제1 절연층에 의하여 노출된 상기 복수의 발광구조물의 상부 면에 배치된 상부전극과, 상기 제1 절연층 위에 배치되며 상기 상부전극을 연결하는 연결전극을 포함하는 제2 전극을 형성하는 단계; 상기 복수의 발광구조물 사이 영역의 하부에 배치된 상기 제1 전극을 노출시키는 제1 개구부와, 상기 제2 전극의 상기 상부전극을 노출시키는 제2 개구부를 포함하는 제2 절연층을 형성하는 단계; 상기 제1 개구부 위에 배치되어 상기 제1 전극과 전기적으로 연결되는 제1 본딩패드와, 상기 제2 개구부 위에 배치되어 상기 제2 전극과 전기적으로 연결되는 제2 본딩패드를 형성하는 단계; 를 포함할 수 있다.
실시 예에 따른 반도체 소자 및 그 제조방법, 반도체 소자 패키지, 객체 검출 장치에 의하면, 우수한 방열 특성을 제공할 수 있는 장점이 있다.
실시 예에 따른 반도체 소자 및 그 제조방법, 반도체 소자 패키지, 객체 검출 장치에 의하면, 광 추출 효율을 높이고 고출력의 빛을 제공할 수 있는 장점이 있다.
실시 예에 따른 반도체 소자 및 그 제조방법, 반도체 소자 패키지, 객체 검출 장치에 의하면, 전력 변환 효율을 향상시킬 수 있는 장점이 있다
실시 예에 따른 반도체 소자 및 그 제조방법, 반도체 소자 패키지, 객체 검출 장치에 의하면, 제조 단가를 줄이고 신뢰성을 향상시킬 수 있는 장점이 있다.
도 1은 본 발명의 실시 예에 따른 반도체 소자를 나타낸 도면이다.
도 2는 도 1에 도시된 실시 예에 따른 반도체 소자의 A-A 선에 따른 단면도이다.
도 3은 도 1에 도시된 실시 예에 따른 반도체 소자의 B-B 선에 따른 단면도이다.
도 4는 도 1에 도시된 실시 예에 따른 반도체 소자의 C-C 선에 따른 단면도이다.
도 5a 내지 도 5d는 본 발명의 실시 예에 따른 반도체 소자 제조방법에 있어 발광구조물이 형성된 예를 나타낸 도면이다.
도 6a 내지 도 6d는 본 발명의 실시 예에 따른 반도체 소자 제조방법에 있어 제1 전극이 형성된 예를 나타낸 도면이다.
도 7a 내지 도 7d는 본 발명의 실시 예에 따른 반도체 소자 제조방법에 있어 제1 절연층이 형성된 예를 나타낸 도면이다.
도 8a 내지 도 8d는 본 발명의 실시 예에 따른 반도체 소자 제조방법에 있어 제2 전극이 형성된 예를 나타낸 도면이다.
도 9a 내지 도 9d는 본 발명의 실시 예에 따른 반도체 소자 제조방법에 있어 제2 절연층이 형성된 예를 나타낸 도면이다.
도 10a 내지 도 10d는 본 발명의 실시 예에 따른 반도체 소자 제조방법에 있어 제1 본딩패드와 제2 본딩패드가 형성된 예를 나타낸 도면이다.
도 11은 본 발명의 실시 예에 따른 반도체 소자 패키지를 나타낸 도면이다.
도 12는 본 발명의 실시 예에 따른 반도체 소자 패키지를 포함하는 자동 초점 장치가 적용된 이동 단말기의 사시도이다.
이하 실시 예를 첨부된 도면을 참조하여 설명한다. 실시 예의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "상/위(on/over)"에 또는 "아래(under)"에 형성되는 것으로 기재되는 경우에 있어, "상/위(on/over)"와 "아래(under)"는 "직접(directly)" 또는 "다른 층을 개재하여 (indirectly)" 형성되는 것을 모두 포함한다. 또한 각 층의 상/위 또는 아래에 대한 기준은 도면을 기준으로 설명하나 실시 예가 이에 한정되는 것은 아니다.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예에 따른 반도체 소자, 반도체 소자 제조방법, 반도체 소자 패키지, 반도체 소자 패키지를 포함하는 객체 검출 장치에 대해 상세히 설명하도록 한다.
본 발명의 실시 예에 따른 반도체 소자는 발광 다이오드 소자, 레이저 다이오드 소자를 포함하는 발광소자 중에서 선택될 수 있다. 예로서, 실시 예에 따른 반도체 소자는 수직 캐비티 표면 방출 레이저(VCSEL; Vertical Cavity Surface Emitting Laser) 반도체 소자일 수 있다. 수직 캐비티 표면 방출 레이저(VCSEL) 반도체 소자는 상부 면에 수직한 방향으로 빔을 방출할 수 있다. 수직 캐비티 표면 방출 레이저(VCSEL) 반도체 소자는 예를 들어 15도 내지 25도 정도의 빔 화각으로 빔을 방출할 수 있다. 수직 캐비티 표면 방출 레이저(VCSEL) 반도체 소자는 원형의 빔을 방출하는 단일 발광 애퍼쳐(aperture) 또는 복수의 발광 애퍼쳐를 포함할 수 있다. 상기 발광 애퍼쳐는 예로서 수 마이크로 미터 내지 수십 마이크로 미터의 직경으로 제공될 수 있다.
그러면, 도 1 내지 도 4를 참조하여 본 발명의 실시 예에 따른 반도체 소자를 설명하기로 한다. 도 1은 본 발명의 실시 예에 따른 반도체 소자를 나타낸 도면이고, 도 2는 도 1에 도시된 실시 예에 따른 반도체 소자의 A-A 선에 따른 단면도이고, 도 3은 도 1에 도시된 실시 예에 따른 반도체 소자의 B-B 선에 따른 단면도이고, 도 4는 도 1에 도시된 실시 예에 따른 반도체 소자의 C-C 선에 따른 단면도이다.
한편, 이해를 돕기 위해, 도 1을 도시함에 있어, 하부에 위치된 구성요소들의 배치관계가 쉽게 파악될 수 있도록 상부에 배치된 제1 본딩패드(155)와 제2 본딩패드(165)는 투명으로 처리되었다.
본 발명의 실시 예에 따른 반도체 소자(200)는, 도 1 내지 도 4에 도시된 바와 같이, 복수의 발광구조물(P1, P2, P3, P4, P5, …), 제1 전극(150), 제2 전극(160), 제1 본딩패드(155), 제2 본딩패드(165)를 포함할 수 있다.
실시 예에 따른 반도체 소자(200)는 수직 캐비티 표면 방출 레이저(VCSEL)일 수 있으며, 복수의 발광구조물(P1, P2, P3, P4, P5, …)에서 생성된 빛을 예를 들어 15도 내지 25도 정도의 빔 화각으로 방출할 수 있다. 상기 복수의 발광구조물(P1, P2, P3, P4, P5, …) 각각은 제1 도전형 DBR(Distributed Bragg Reflector)층, 활성층, 제2 도전형 DBR층을 포함할 수 있다. 상기 복수의 발광구조물(P1, P2, P3, P4, P5, …) 각각은 유사한 구조로 형성될 수 있으며, 도 1에 표시된 A-A 선, B-B 선, C-C 선에 따른 단면을 이용하여 실시 예에 따른 반도체 소자(200)를 설명한다.
실시 예에 따른 반도체 소자(200)는, 도 1 및 도 2에 도시된 바와 같이, 복수의 발광구조물(P1, P2, P3, P4, P5, …)을 포함할 수 있다. 상기 복수의 발광구조물(P1, P2, P3, P4, P5, …) 중에서 일부 발광구조물(P3, P4, …)이 배치된 영역 상부에는 상기 제1 본딩패드(155)가 배치될 수 있다. 또한, 상기 복수의 발광구조물(P1, P2, P3, P4, P5, …) 중에서 일부 발광구조물(P1, P2, P5, …)이 배치된 영역 상부에는 상기 제2 본딩패드(165)가 배치될 수 있다.
상기 제1 본딩패드(155)와 상기 제2 본딩패드(165)는 서로 이격되어 배치될 수 있다. 상기 제1 본딩패드(155)는 상기 제1 전극(150)에 전기적으로 연결될 수 있다. 상기 제1 본딩패드(155) 아래에 상기 제1 전극(150)이 배치될 수 있다. 예로서, 상기 제1 본딩패드(155)의 하부 면이 상기 제1 전극(150)의 상부 면에 직접 접촉되어 배치될 수 있다. 상기 제1 전극(150)은 상기 복수의 발광구조물(P1, P2, P3, P4, P5, …)의 제1 도전형 DBR층에 전기적으로 연결될 수 있다.
상기 제2 본딩패드(165)는 상기 제2 전극(160)에 전기적으로 연결될 수 있다. 상기 제2 본딩패드(165) 아래에 상기 제2 전극(160)이 배치될 수 있다. 예로서, 상기 제2 본딩패드(165)의 하부 면이 상기 제2 전극(160)의 상부 면에 직접 접촉되어 배치될 수 있다. 상기 제2 전극(160)은 상기 복수의 발광구조물(P1, P2, P3, P4, P5, …)의 제2 도전형 DBR층에 전기적으로 연결될 수 있다.
실시 예에 의하면, 상기 제1 전극(150)은 상기 제1 본딩패드(155) 아래와 상기 제2 본딩패드(165) 아래에 모두 배치될 수 있다. 또한, 상기 제2 전극(160)은 상기 제1 본딩패드(155) 아래와 상기 제2 본딩패드(165) 아래에 모두 배치될 수 있다. 상기 제1 전극(150)과 상기 제1 본딩패드(155) 간의 전기적 연결관계 및 상기 제2 전극(160)과 상기 제2 본딩패드(165) 간의 전기적 연결관계는 뒤에서 더 설명하기로 한다.
먼저, 도 1 및 도 2를 참조하여, 상기 제2 본딩패드(165) 아래에 배치된 P1 발광구조물과 P2 발광구조물을 중심으로 실시 예에 따른 반도체 소자(200)를 설명하기로 한다. 도 2는 도 1에 도시된 실시 예에 따른 반도체 소자의 A-A 선에 따른 단면도이다.
실시 예에 따른 반도체 소자(200)는 상기 제2 본딩패드(165) 아래에 배치된 복수의 발광구조물(P1, P2, …)을 포함할 수 있다. 상기 복수의 발광구조물(P1, P2, …)은 빛을 방출하는 발광 애퍼쳐(130a, 130b, …)를 각각 포함할 수 있다. 상기 복수의 발광구조물(P1, P2, …)은 서로 이격되어 배치될 수 있다. 예로서, 상기 발광 애퍼쳐(130a, 130b, …)는 수 마이크로 미터 내지 수십 마이크로 미터의 직경으로 제공될 수 있다.
상기 P1 발광구조물은 제1 도전형의 제1 DBR층(110a), 제2 도전형의 제2 DBR층(120a), 제1 활성층(115a)을 포함할 수 있다. 상기 제1 활성층(115a)은 상기 제1 DBR층(110a)과 상기 제2 DBR층(120a) 사이에 배치될 수 있다. 예로서, 상기 제1 활성층(115a)이 상기 제1 DBR층(110a) 위에 배치되고, 상기 제2 DBR층(120a)이 상기 제1 활성층(115a) 위에 배치될 수 있다. 상기 P1 발광구조물은 상기 제1 활성층(115a)과 상기 제2 DBR층(120a) 사이에 배치된 제1 애퍼쳐층(117a)을 더 포함할 수 있다.
상기 P2 발광구조물은 제1 도전형의 제3 DBR층(110b), 제2 도전형의 제4 DBR층(120b), 제2 활성층(115b)을 포함할 수 있다. 상기 제2 활성층(115b)은 상기 제3 DBR층(110b)과 상기 제4 DBR층(120b) 사이에 배치될 수 있다. 예로서, 상기 제2 활성층(115b)이 상기 제3 DBR층(110b) 위에 배치되고, 상기 제4 DBR층(120b)이 상기 제2 활성층(115b) 위에 배치될 수 있다. 상기 P2 발광구조물은 상기 제2 활성층(115b)과 상기 제4 DBR층(120b) 사이에 배치된 제2 애퍼쳐층(117b)을 더 포함할 수 있다.
또한, 상기 P1 발광구조물의 상기 제1 DBR층(110a)과 상기 P2 발광구조물의 상기 제3 DBR층(110b) 사이에 제1 도전형 DBR층(113)이 배치될 수 있다. 상기 제1 DBR층(110a)과 상기 제3 DBR층(110b)은 상기 제1 도전형 DBR층(113)에 의하여 물리적으로 연결될 수 있다. 예로서, 상기 제1 도전형 DBR층(113)의 상부 면과 상기 제1 DBR층(110a)의 상부 면이 동일 수평면에 배치될 수 있다. 상기 제1 도전형 DBR층(113)의 상부 면과 상기 제3 DBR층(110c)의 상부 면이 동일 수평면에 배치될 수 있다.
또한, 상기 P1 발광구조물의 상기 제1 활성층(115a)과 상기 P2 발광구조물의 상기 제2 활성층(115b)은 서로 이격되어 배치될 수 있다. 또한, 상기 P1 발광구조물의 상기 제2 DBR층(120a)과 상기 P2 발광구조물의 상기 제4 DBR층(120b)은 서로 이격되어 배치될 수 있다.
실시 예에 따른 반도체 소자(200)는, 도 1 및 도 2에 도시된 바와 같이, 제1 절연층(141)을 포함할 수 있다. 상기 제1 절연층(141)은 상기 P1 발광구조물의 측면에 배치될 수 있다. 상기 제1 절연층(141)은 상기 P1 발광구조물의 측면 둘레를 감싸도록 배치될 수 있다. 상기 제1 절연층(141)은 상기 P2 발광구조물의 측면에 배치될 수 있다. 상기 제1 절연층(141)은 상기 P2 발광구조물의 측면 둘레를 감싸도록 배치될 수 있다.
또한, 상기 제1 절연층(141)은 상기 P1 발광구조물과 상기 P2 발광구조물 사이에 배치될 수 있다. 상기 제1 절연층(141)은 상기 제1 도전형 DBR층(113) 위에 배치될 수 있다.
상기 제1 절연층(141)은 상기 P1 발광구조물의 상부 면을 노출시킬 수 있다. 상기 제1 절연층(141)은 상기 P1 발광구조물의 상기 제2 DBR층(120a)의 상부 면을 노출시킬 수 있다. 상기 제1 절연층(141)은 상기 P2 발광구조물의 상부 면을 노출시킬 수 있다. 상기 제1 절연층(141)은 상기 P2 발광구조물의 상기 제4 DBR층(120b)의 상부 면을 노출시킬 수 있다.
실시 예에 따른 반도체 소자(200)는, 도 1 및 도 2에 도시된 바와 같이, 제1 전극(150)을 포함할 수 있다. 상기 제1 전극(150)은 상기 복수의 발광구조물(P1, P2, P3, P4, P5, …) 둘레에 배치될 수 있다. 상기 제1 전극(150)은 상기 복수의 발광구조물(P1, P2, P3, P4, P5, …)을 노출시키는 복수의 개구부를 포함할 수 있다. 상기 제1 전극(150)은 상기 복수의 발광구조물(P1, P2, P3, P4, P5 …)을 이루는 복수의 제1 도전형 DBR층에 공통으로 연결될 수 있다.
상기 제1 전극(150)은 상기 제1 도전형 DBR층(113) 위에 배치될 수 있다. 상기 제1 전극(150)은 상기 제1 DBR층(110a)과 전기적으로 연결될 수 있다. 상기 제1 전극(150)은 상기 제3 DBR층(110b)과 전기적으로 연결될 수 있다. 상기 제1 전극(150)은 상기 제1 절연층(141) 아래에 배치될 수 있다. 상기 제1 전극(150)은 상기 P1 발광구조물과 상기 P2 발광구조물 사이 영역에서 상기 제1 절연층(141) 아래에 배치될 수 있다. 상기 제1 전극(150)은 상기 P1 발광구조물과 상기 P2 발광구조물 사이 영역에서 상기 제1 절연층(141)과 상기 제1 도전형 DBR층(113) 사이에 배치될 수 있다.
실시 예에 따른 반도체 소자(200)는, 도 1 및 도 2에 도시된 바와 같이, 제2 전극(160)을 포함할 수 있다. 상기 제2 전극(160)은 상기 제1 절연층(141) 위에 배치될 수 있다. 상기 제2 전극(160)은 상기 복수의 발광구조물(P1, P2, P3, P4, P5, …)의 상부 면에 배치된 상부전극(160a)과, 상기 상부전극(160a)을 연결하는 연결전극(160b)을 포함할 수 있다. 상기 제2 전극(160)은 상기 복수의 발광구조물(P1, P2, P3, P4, P5, …)을 이루는 복수의 제2 도전형 DBR층에 공통으로 연결될 수 있다.
상기 제2 전극(160)은 상기 P1 발광구조물의 측면에 배치될 수 있다. 상기 제2 전극(160)은 상기 P1 발광구조물의 상부 면 위에 배치될 수 있다. 상기 제2 전극(160)의 상기 상부전극(160a)은 상기 P1 발광구조물의 상기 제2 DBR층(120a) 위에 배치될 수 있다. 상기 제2 전극(160)의 상기 상부전극(160a)은 상기 제2 DBR층(120a)의 상부 면에 직접 접촉되어 배치될 수 있다.
또한, 상기 제2 전극(160)은 상기 P2 발광구조물의 측면에 배치될 수 있다. 상기 제2 전극(160)은 상기 P2 발광구조물의 상부 면 위에 배치될 수 있다. 상기 제2 전극(160)의 상기 상부전극(160a)은 상기 P2 발광구조물의 상기 제4 DBR층(120b) 위에 배치될 수 있다. 상기 제2 전극(160)의 상기 상부전극(160a)은 상기 제4 DBR층(120b)의 상부 면에 직접 접촉되어 배치될 수 있다.
상기 제2 전극(160)은 상기 P1 발광구조물과 상기 P2 발광구조물 사이에 배치될 수 있다. 상기 제2 전극(160)의 상기 연결전극(160b)은 상기 P1 발광구조물과 상기 P2 발광구조물 사이 영역에서 상기 제1 절연층(141) 위에 배치될 수 있다.
실시 예에 따른 상기 제2 전극(160)은, 도 1에 도시된 바와 같이, 복수의 발광구조물(P1, P2, P3, P4, …)의 상부 면을 연결시킬 수 있다. 상기 제2 전극(160)은 상기 복수의 발광구조물(P1, P2, P3, P4, …)의 각각의 제2 도전형 DBR층에 물리적으로 연결될 수 있다. 즉, 상기 제2 전극(160)은 상기 제2 본딩패드(165) 아래에 배치된 복수의 발광구조물(P1, P2, …)의 상부 면 뿐만 아니라 상기 제1 본딩패드(155) 아래에 배치된 복수의 발광구조물(P3, P4, …)의 상부 면에도 물리적으로 연결될 수 있다.
예로서, 상기 제2 전극(160)의 상기 연결전극(160b)은, 도 1에 도시된 바와 같이, 일정한 선폭을 갖는 선 형상으로 제공될 수 있다. 물론, 적용되는 실시 예에 따라서 상기 제2 전극(160)의 상기 연결전극(160b)의 형상은 다양하게 변형될 수 있다.
실시 예에 따른 반도체 소자(200)는, 도 1 및 도 2에 도시된 바와 같이, 제2 절연층(142)을 포함할 수 있다. 상기 제2 절연층(142)은 상기 제2 전극(160) 위에 배치될 수 있다.
상기 제2 절연층(142)은 상기 P1 발광구조물의 둘레에 배치될 수 있다. 상기 제2 절연층(142)은 상기 P1 발광구조물의 둘레에서 상기 제2 전극(160) 위에 배치될 수 있다. 상기 제2 절연층(142)은 상기 P2 발광구조물의 둘레에 배치될 수 있다. 상기 제2 절연층(142)은 상기 P2 발광구조물의 둘레에서 상기 제2 전극(160) 위에 배치될 수 있다.
또한, 상기 제2 절연층(142)은 상기 P1 발광구조물과 상기 P2 발광구조물 사이에 배치될 수 있다. 상기 제2 절연층(142)은 상기 제1 도전형 DBR층(113) 위에 배치될 수 있다. 상기 제2 절연층(142)은 상기 P1 발광구조물과 상기 P2 발광구조물 사이에서 상기 제2 전극(160)의 상기 연결전극(160b) 위에 배치될 수 있다.
상기 제2 절연층(142)은 상기 P1 발광구조물의 상부 면에 배치된 상기 제2 전극(160)의 상부 면을 노출시킬 수 있다. 상기 제2 절연층(142)은 상기 제2 DBR층(120a)의 상부 면에 배치된 상기 상부전극(160a)의 상부 면을 노출시킬 수 있다. 상기 제2 절연층(142)은 상기 P2 발광구조물의 상부 면에 배치된 상기 제2 전극(160)의 상부 면을 노출시킬 수 있다. 상기 제2 절연층(142)은 상기 제4 DBR층(120b)의 상부 면에 배치된 상기 상부전극(160a)의 상부 면을 노출시킬 수 있다.
실시 예에 따른 상기 제2 절연층(142)은, 도 1에 도시된 바와 같이, 상기 제1 본딩패드(155)가 배치된 영역에서는 복수의 발광구조물(P3, P4, …) 사이에 배치된 상기 제1 전극(150)의 상부 면이 노출되게 제공될 수 있다. 또한, 상기 제2 절연층(142)은 상기 제2 본딩패드(165)가 배치된 영역에서는 복수의 발광구조물(P1, P2, …) 위에 배치된 상기 제2 전극(160)의 상부 면이 노출되게 제공될 수 있다.
또한, 실시 예에 의하면, 상기 제2 절연층(142)은, 상기 제2 본딩패드(165)가 배치된 영역에서, 복수의 발광구조물을 물리적으로 연결하는 상기 제2 전극(160)의 상부 면이 노출되도록 배치될 수 있다. 이때, 상기 제1 도전형 DBR층(113)의 상부에 배치된 선 형상의 상기 제2 전극(160)의 상기 연결전극(160b)이 선택적으로 노출되도록 상기 제2 절연층(142)이 배치될 수 있다. 예로서, P1 발광구조물과 P2 발광구조물을 연결하는 상기 연결전극(160b)의 상부 면 위에는 상기 제2 전극(160)이 노출되지 않도록 상기 제2 절연층(142)이 배치될 수 있다. 또한, P1 발광구조물과 P5 발광구조물을 연결하는 상기 연결전극(160b)의 상부 면이 노출되도록 상기 제2 절연층(142)이 배치될 수 있다. 상기 제2 절연층(142)의 형성에 대해서는 실시 예에 따른 반도체 소자 제조방법을 설명하면서 더 살펴 보기로 한다.
실시 예에 따른 반도체 소자(200)는, 도 1 및 도 2에 도시된 바와 같이, 제1 본딩패드(155)와 제2 본딩패드(165)를 포함할 수 있다. 실시 예에 의하면, 상기 제1 본딩패드(155)는 복수의 발광구조물(P1, P2, P3, P4, P5, …)의 제1 도전형 DBR층에 전기적으로 연결될 수 있다. 상기 제2 본딩패드(165)는 복수의 발광구조물(P1, P2, P3, P4, P5, …)의 제2 도전형 DBR층에 전기적으로 연결될 수 있다.
상기 제1 본딩패드(155)는 상기 제2 절연층(142) 위에 배치될 수 있다. 상기 제1 본딩패드(155)는 상기 제1 전극(150)에 전기적으로 연결될 수 있다. 상기 제1 본딩패드(155)는, 도 1에 도시된 바와 같이, 상기 제1 절연층(141)과 상기 제2 절연층(142)을 통하여 노출된 상기 제1 전극(150)에 연결될 수 있다. 상기 제1 본딩패드(155)는, P3 발광구조물의 주변과 P4 발광구조물의 주변에서, 상기 제1 절연층(141)과 상기 제2 절연층(142)을 통하여 노출된 상기 제1 전극(150)의 상부 면에 직접 접촉될 수 있다.
상기 제2 본딩패드(165)는 상기 제2 절연층(142) 위에 배치될 수 있다. 상기 제2 본딩패드(165)는 상기 P1 발광구조물의 상부 면에 배치된 상기 제2 전극(160)에 전기적으로 연결될 수 있다. 상기 제2 본딩패드(165)는 상기 제2 DBR층(120a) 위에 배치된 상기 상부전극(160a)의 상부 면에 직접 접촉되어 배치될 수 있다. 또한, 상기 제2 본딩패드(165)는 상기 P2 발광구조물의 상부 면에 배치된 상기 제2 전극(160)에 전기적으로 연결될 수 있다. 상기 제2 본딩패드(165)는 상기 제4 DBR층(120b) 위에 배치된 상기 상부전극(160a)의 상부 면에 직접 접촉되어 배치될 수 있다.
다음으로, 도 1 및 도 3을 참조하여, 상기 제1 본딩패드(155) 아래에 배치된 P3 발광구조물과 P4 발광구조물을 중심으로 실시 예에 따른 반도체 소자(200)를 더 살펴 보기로 한다. 도 3은 도 1에 도시된 실시 예에 따른 반도체 소자의 B-B 선에 따른 단면도이다. 도 1 및 도 3을 참조하여 실시 예에 따른 반도체 소자를 설명함에 있어, 도 1 및 도 2를 참조하여 설명된 내용과 중복되는 사항에 대해서는 설명이 생략될 수 있다.
실시 예에 따른 반도체 소자(200)는 상기 제1 본딩패드(155) 아래에 배치된 복수의 발광구조물(P3, P4, …)을 포함할 수 있다. 상기 복수의 발광구조물(P3, P4, …)은 빛을 방출하는 발광 애퍼쳐(130c, 130d, …)를 각각 포함할 수 있다. 상기 복수의 발광구조물(P3, P4, …)은 서로 이격되어 배치될 수 있다. 예로서, 상기 발광 애퍼쳐(130c, 130d, …)는 수 마이크로 미터 내지 수십 마이크로 미터의 직경으로 제공될 수 있다.
상기 P3 발광구조물은 제1 도전형의 제5 DBR층(110c), 제2 도전형의 제6 DBR층(120c), 제3 활성층(115c)을 포함할 수 있다. 상기 제3 활성층(115c)은 상기 제5 DBR층(110c)과 상기 제6 DBR층(120c) 사이에 배치될 수 있다. 예로서, 상기 제3 활성층(115c)이 상기 제5 DBR층(110c) 위에 배치되고, 상기 제6 DBR층(120c)이 상기 제3 활성층(115c) 위에 배치될 수 있다. 상기 P3 발광구조물은 상기 제3 활성층(115c)과 상기 제6 DBR층(120c) 사이에 배치된 제3 애퍼쳐층(117c)을 더 포함할 수 있다.
상기 P4 발광구조물은 제1 도전형의 제7 DBR층(110d), 제2 도전형의 제8 DBR층(120d), 제4 활성층(115d)을 포함할 수 있다. 상기 제4 활성층(115d)은 상기 제7 DBR층(110d)과 상기 제8 DBR층(120d) 사이에 배치될 수 있다. 예로서, 상기 제4 활성층(115d)이 상기 제7 DBR층(110d) 위에 배치되고, 상기 제8 DBR층(120d)이 상기 제4 활성층(115d) 위에 배치될 수 있다. 상기 P4 발광구조물은 상기 제4 활성층(115d)과 상기 제8 DBR층(120d) 사이에 배치된 제4 애퍼쳐층(117d)을 더 포함할 수 있다.
또한, 상기 P3 발광구조물의 상기 제5 DBR층(110c)과 상기 P4 발광구조물의 상기 제7 DBR층(110d) 사이에 상기 제1 도전형 DBR층(113)이 배치될 수 있다. 상기 제5 DBR층(110c)과 상기 제7 DBR층(110d)은 상기 제1 도전형 DBR층(113)에 의하여 물리적으로 연결될 수 있다. 예로서, 상기 제1 도전형 DBR층(113)의 상부 면과 상기 제5 DBR층(110c)의 상부 면이 동일 수평면에 배치될 수 있다. 상기 제1 도전형 DBR층(113)의 상부 면과 상기 제7 DBR층(110d)의 상부 면이 동일 수평면에 배치될 수 있다.
또한, 상기 P3 발광구조물의 상기 제3 활성층(115c)과 상기 P4 발광구조물의 상기 제4 활성층(115d)은 서로 이격되어 배치될 수 있다. 또한, 상기 P3 발광구조물의 상기 제6 DBR층(120c)과 상기 P4 발광구조물의 상기 제8 DBR층(120d)은 서로 이격되어 배치될 수 있다.
실시 예에 따른 반도체 소자(200)는, 도 1 및 도 3에 도시된 바와 같이, 제1 절연층(141)을 포함할 수 있다. 상기 제1 절연층(141)은 상기 P3 발광구조물의 측면에 배치될 수 있다. 상기 제1 절연층(141)은 상기 P3 발광구조물의 측면 둘레를 감싸도록 배치될 수 있다. 상기 제1 절연층(141)은 상기 P4 발광구조물의 측면에 배치될 수 있다. 상기 제1 절연층(141)은 상기 P4 발광구조물의 측면 둘레를 감싸도록 배치될 수 있다.
또한, 상기 제1 절연층(141)은 상기 P3 발광구조물과 상기 P4 발광구조물 사이에 배치될 수 있다. 상기 제1 절연층(141)은 상기 제1 도전형 DBR층(113) 위에 배치될 수 있다.
상기 제1 절연층(141)은 상기 P3 발광구조물의 상부 면을 노출시킬 수 있다. 상기 제1 절연층(141)은 상기 P3 발광구조물의 상기 제6 DBR층(120c)의 상부 면을 노출시킬 수 있다. 상기 제1 절연층(141)은 상기 P4 발광구조물의 상부 면을 노출시킬 수 있다. 상기 제1 절연층(141)은 상기 P4 발광구조물의 상기 제8 DBR층(120d)의 상부 면을 노출시킬 수 있다.
실시 예에 따른 반도체 소자(200)는, 도 1 및 도 3에 도시된 바와 같이, 제1 전극(150)을 포함할 수 있다. 상기 제1 전극(150)은 상기 복수의 발광구조물(P3, P4, …) 둘레에 배치될 수 있다. 상기 제1 전극(150)은 상기 복수의 발광구조물(P3, P4, …)을 노출시키는 복수의 개구부를 포함할 수 있다.
상기 제1 전극(150)은 상기 제1 도전형 DBR층(113) 위에 배치될 수 있다. 상기 제1 전극(150)은 상기 제5 DBR층(110c)과 전기적으로 연결될 수 있다. 상기 제1 전극(150)은 상기 제7 DBR층(110d)과 전기적으로 연결될 수 있다. 상기 제1 전극(150)은 상기 제1 절연층(141) 아래에 배치될 수 있다. 상기 제1 전극(150)은 상기 P3 발광구조물과 상기 P4 발광구조물 사이 영역에서 상기 제1 절연층(141) 아래에 배치될 수 있다. 상기 제1 전극(150)은 상기 P3 발광구조물과 상기 P4 발광구조물 사이 영역에서 상기 제1 절연층(141)과 상기 제1 도전형 DBR층(113) 사이에 배치될 수 있다.
실시 예에 따른 반도체 소자(200)는, 도 1 및 도 3에 도시된 바와 같이, 제2 전극(160)을 포함할 수 있다. 상기 제2 전극(160)은 상기 제1 절연층(141) 위에 배치될 수 있다. 상기 제2 전극(160)은 상기 복수의 발광구조물(P1, P2, P3, P4, P5, …)의 상부 면에 배치된 상부전극(160a)과, 상기 상부전극(160a)을 연결하는 연결전극(160b)을 포함할 수 있다.
상기 제2 전극(160)은 상기 P3 발광구조물의 측면에 배치될 수 있다. 상기 제2 전극(160)은 상기 P3 발광구조물의 상부 면 위에 배치될 수 있다. 상기 제2 전극(160)의 상기 상부전극(160a)은 상기 P3 발광구조물의 상기 제6 DBR층(120c) 위에 배치될 수 있다. 상기 제2 전극(160)의 상기 상부전극(160a)은 상기 제6 DBR층(120c)의 상부 면에 직접 접촉되어 배치될 수 있다.
또한, 상기 제2 전극(160)은 상기 P4 발광구조물의 측면에 배치될 수 있다. 상기 제2 전극(160)은 상기 P4 발광구조물의 상부 면 위에 배치될 수 있다. 상기 제2 전극(160)의 상기 상부전극(160a)은 상기 P4 발광구조물의 상기 제6 DBR층(120d) 위에 배치될 수 있다. 상기 제2 전극(160)의 상기 상부전극(160a)은 상기 제6 DBR층(120d)의 상부 면에 직접 접촉되어 배치될 수 있다.
상기 제2 전극(160)은 상기 P3 발광구조물과 상기 P4 발광구조물 사이에 배치될 수 있다. 상기 제2 전극(160)의 상기 연결전극(160b)은 상기 P3 발광구조물과 상기 P4 발광구조물 사이 영역에서 상기 제1 절연층(141) 위에 배치될 수 있다.
실시 예에 따른 상기 제2 전극(160)은, 도 1에 도시된 바와 같이, 복수의 발광구조물(P1, P2, P3, P4, P5, …)의 상부 면을 연결시킬 수 있다. 상기 제2 전극(160)은 상기 복수의 발광구조물(P1, P2, P3, P4, P5, …)의 각각의 제2 도전형 DBR층에 물리적으로 연결될 수 있다. 즉, 상기 제2 전극(160)은 상기 제2 본딩패드(165) 아래에 배치된 복수의 발광구조물(P1, P2,…)의 상부 면 뿐만 아니라 상기 제1 본딩패드(155) 아래에 배치된 복수의 발광구조물(P3, P4, …)의 상부 면에도 물리적으로 연결될 수 있다.
예로서, 상기 제2 전극(160)의 상기 연결전극(160b)은, 도 1에 도시된 바와 같이, 일정한 선폭을 갖는 선 형상으로 제공될 수 있다. 물론, 적용되는 실시 예에 따라서 상기 제2 전극(160)의 상기 연결전극(160b)의 형상은 다양하게 변형될 수 있다.
실시 예에 따른 반도체 소자(200)는, 도 1 및 도 3에 도시된 바와 같이, 제2 절연층(142)을 포함할 수 있다. 상기 제2 절연층(142)은 상기 제2 전극(160) 위에 배치될 수 있다. 상기 제2 절연층(142)은 상기 제1 절연층(141) 위에 배치될 수 있다.
상기 제2 절연층(142)은 상기 P3 발광구조물의 둘레에 배치될 수 있다. 상기 제2 절연층(142)은 상기 P3 발광구조물의 둘레에서 상기 제2 전극(160) 위에 배치될 수 있다. 상기 제2 절연층(142)은 상기 P4 발광구조물의 둘레에 배치될 수 있다. 상기 제2 절연층(142)은 상기 P4 발광구조물의 둘레에서 상기 제2 전극(160) 위에 배치될 수 있다.
또한, 상기 제2 절연층(142)은 상기 P3 발광구조물과 상기 P4 발광구조물 사이에 배치될 수 있다. 상기 제2 절연층(142)은 상기 제1 도전형 DBR층(113) 위에 배치될 수 있다. 상기 제2 절연층(142)은 상기 P3 발광구조물과 상기 P4 발광구조물 사이에서 상기 제2 전극(160)의 상기 연결전극(160b) 위에 배치될 수 있다.
상기 제2 절연층(142)은 상기 P3 발광구조물의 상부 면에 배치된 상기 제2 전극(160)의 상부 면 위에도 배치될 수 있다. 상기 제2 절연층(142)은 상기 제6 DBR층(120c)의 상부 면에 배치된 상기 상부전극(160a)의 상부 면 위에도 배치될 수 있다. 상기 제2 절연층(142)은 상기 P4 발광구조물의 상부 면에 배치된 상기 제2 전극(160)의 상부 면 위에도 배치될 수 있다. 상기 제2 절연층(142)은 상기 제8 DBR층(120d)의 상부 면에 배치된 상기 상부전극(160a)의 상부 면 위에도 배치될 수 있다.
실시 예에 따른 상기 제2 절연층(142)은, 도 1에 도시된 바와 같이, 상기 제1 본딩패드(155)가 배치된 영역에서는 복수의 발광구조물(P3, P4,…) 사이에 배치된 상기 제1 전극(150)의 상부 면이 노출되게 제공될 수 있다. 또한, 상기 제2 절연층(142)은 상기 제2 본딩패드(165)가 배치된 영역에서는 복수의 발광구조물(P1, P2,…) 위에 배치된 상기 제2 전극(160)의 상부 면이 노출되게 제공될 수 있다.
또한, 실시 예에 의하면, 상기 제2 절연층(142)은, 상기 제2 본딩패드(165)가 배치된 영역에서, 복수의 발광구조물을 물리적으로 연결하는 상기 제2 전극(160)의 상부 면이 노출되도록 배치될 수 있다. 이때, 상기 제1 도전형 DBR층(113)의 상부에 배치된 선 형상의 상기 제2 전극(160)의 연결전극(160b)이 선택적으로 노출되도록 상기 제2 절연층(142)이 배치될 수 있다. 예로서, P1 발광구조물과 P2 발광구조물을 연결하는 상기 연결전극(160b)의 상부 면 위에는 상기 제2 전극(160)이 노출되지 않도록 상기 제2 절연층(142)이 배치될 수 있다. 또한, P1 발광구조물과 P5 발광구조물을 연결하는 상기 연결전극(160b)의 상부 면이 노출되도록 상기 제2 절연층(142)이 배치될 수 있다. 상기 제2 절연층(142)의 형성에 대해서는 실시 예에 따른 반도체 소자 제조방법을 설명하면서 더 살펴 보기로 한다.
실시 예에 따른 반도체 소자(200)는, 도 1 및 도 3에 도시된 바와 같이, 제1 본딩패드(155)와 제2 본딩패드(165)를 포함할 수 있다. 실시 예에 의하면, 상기 제1 본딩패드(155)는 복수의 발광구조물(P1, P2, P3, P4, P5, …)의 제1 도전형 DBR층에 전기적으로 연결될 수 있다. 상기 제2 본딩패드(165)는 복수의 발광구조물(P1, P2, P3, P4, P5, …)의 제2 도전형 DBR층에 전기적으로 연결될 수 있다.
상기 제1 본딩패드(155)는 상기 제2 절연층(142) 위에 배치될 수 있다. 상기 제1 본딩패드(155)는 상기 제1 전극(150)에 전기적으로 연결될 수 있다. 상기 제1 본딩패드(155)는, 도 1에 도시된 바와 같이, 상기 제1 절연층(141)과 상기 제2 절연층(142)을 통하여 노출된 상기 제1 전극(150)에 연결될 수 있다. 실시 예에 따른 상기 제1 본딩패드(155)와 상기 제1 전극(150) 간의 전기적인 연결에 대해서는 뒤에서 도 4를 참조하여 더 살펴 보기로 한다.
상기 제2 본딩패드(165)는 상기 제2 절연층(142) 위에 배치될 수 있다. 상기 제2 본딩패드(165)는 상기 P3 발광구조물의 상부 면과 상기 P4 발광구조물의 상부 면에 배치된 상기 제2 전극(160)에 전기적으로 연결될 수 있다.
다음으로, 도 1 및 도 4를 참조하여, 상기 제1 본딩패드(155) 아래에 배치된 P3 발광구조물을 중심으로 실시 예에 따른 반도체 소자(200)를 더 살펴 보기로 한다. 도 4는 도 1에 도시된 실시 예에 따른 반도체 소자의 C-C 선에 따른 단면도이다. 도 1 및 도 4를 참조하여 실시 예에 따른 반도체 소자를 설명함에 있어, 도 1 내지 도 3을 참조하여 설명된 내용과 중복되는 사항에 대해서는 설명이 생략될 수 있다.
실시 예에 따른 반도체 소자(200)는 상기 제1 본딩패드(155) 아래에 배치된 복수의 발광구조물(P3, P4, …)을 포함할 수 있다. 실시 예에 따른 P3 발광구조물은 제1 도전형의 제5 DBR층(110c), 제2 도전형의 제6 DBR층(120c), 제3 활성층(115c)을 포함할 수 있다.
실시 예에 따른 반도체 소자(200)는, 도 4에 도시된 바와 같이, 상기 제5 DBR층(110c)로부터 상기 P3 발광구조물의 둘레 방향으로 연장되어 배치된 제1 도전형 DBR층(113)을 포함할 수 있다. 상기 제1 도전형 DBR층(113)은 상기 제5 DBR층(110c)과 물리적으로 연결될 수 있다. 예로서, 상기 제1 도전형 DBR층(113)의 상부 면과 상기 제5 DBR층(110c)의 상부 면이 동일 수평면에 배치될 수 있다.
또한, 실시 예에 따른 반도체 소자(200)는, 도 1 및 도 4에 도시된 바와 같이, 제1 전극(150)을 포함할 수 있다. 상기 제1 전극(150)은 P3 발광구조물의 둘레와 P4 발광구조물의 둘레에 배치될 수 있다. 상기 제1 전극(150)은 상기 복수의 발광구조물(P1, P2, P3, P4, P5, …)을 노출시키는 복수의 개구부를 포함할 수 있다.
상기 제1 전극(150)은 상기 제1 도전형 DBR층(113) 위에 배치될 수 있다. 상기 제1 전극(150)은 상기 제5 DBR층(110c)과 전기적으로 연결될 수 있다. 상기 제1 전극(150)은 상기 P3 발광구조물 둘레에서 상기 제1 도전형 DBR층(113) 위에 배치될 수 있다.
실시 예에 따른 반도체 소자(200)는, 도 1 및 도 4에 도시된 바와 같이, 제1 절연층(141)을 포함할 수 있다. 상기 제1 절연층(141)은 상기 P3 발광구조물의 측면에 배치될 수 있다. 상기 제1 절연층(141)은 상기 P3 발광구조물의 측면 둘레를 감싸도록 배치될 수 있다. 상기 제1 절연층(141)은 상기 P3 발광구조물의 상부 면을 노출시킬 수 있다. 상기 제1 절연층(141)은 상기 P3 발광구조물의 상기 제6 DBR층(120c)의 상부 면을 노출시킬 수 있다. 상기 제1 절연층(141)은 상기 제1 전극(150) 위에 배치될 수 있다.
한편, 실시 예에 따른 반도체 소자(200)에 의하면, 도 4에 도시된 바와 같이, 상기 제1 절연층(141)은 상기 제1 전극(150)의 일부 영역을 노출시킬 수 있다. 상기 제1 절연층(141)은 상기 P3 발광구조물의 주변에서 상기 제1 전극(150)의 상부 면을 노출시키는 개구부를 포함할 수 있다. 상기 제1 절연층(141)은 상기 P3 발광구조물의 주변에서 상기 제1 도전형 DBR층(113) 위에 배치된 상기 제1 전극(150)의 상부 면을 노출시킬 수 있다.
실시 예에 따른 반도체 소자(200)는, 도 1 및 도 4에 도시된 바와 같이, 제2 전극(160)을 포함할 수 있다. 상기 제2 전극(160)은 상기 복수의 발광구조물(P1, P2, P3, P4, P5, …)의 제2 도전형 DBR층에 전기적으로 연결될 수 있다. 상기 제2 전극(160)은 상기 복수의 발광구조물(P1, P2, P3, P4, P5, …)의 상부 면에 배치된 상부전극(160a)과, 상기 상부전극(160a)을 연결하는 연결전극(160b)을 포함할 수 있다.
상기 제2 전극(160)은 상기 P3 발광구조물의 상부 면 위에 배치될 수 있다. 상기 제2 전극(160)의 상기 상부전극(160a)은 상기 P3 발광구조물의 상기 제6 DBR층(120c) 위에 배치될 수 있다. 상기 제2 전극(160)의 상기 상부전극(160a)은 상기 제6 DBR층(120c)의 상부 면에 직접 접촉되어 배치될 수 있다.
실시 예에 따른 상기 제2 전극(160)의 상기 연결전극(160b)은, 도 1에 도시된 바와 같이, 복수의 발광구조물(P1, P2, P3, P4, P5, …)의 상부 면을 연결시킬 수 있다. 상기 제2 전극(160)은 상기 복수의 발광구조물(P1, P2, P3, P4, P5, …)의 각각의 제2 도전형 DBR층에 물리적으로 연결될 수 있다. 즉, 상기 제2 전극(160)은 상기 제2 본딩패드(165) 아래에 배치된 복수의 발광구조물(P1, P2, …)의 상부 면 뿐만 아니라 상기 제1 본딩패드(155) 아래에 배치된 복수의 발광구조물(P3, P4, …)의 상부 면에도 물리적으로 연결될 수 있다.
예로서, 상기 제2 전극(160)의 상기 연결전극(160b)은, 도 1에 도시된 바와 같이, 일정한 선폭을 갖는 선 형상으로 제공될 수 있다. 물론, 적용되는 실시 예에 따라서 상기 제2 전극(160)의 상기 연결전극(160b)의 형상은 다양하게 변형될 수 있다.
실시 예에 따른 반도체 소자(200)는, 도 1 및 도 4에 도시된 바와 같이, 제2 절연층(142)을 포함할 수 있다. 상기 제2 절연층(142)은 상기 제2 전극(160) 위에 배치될 수 있다. 상기 제2 절연층(142)은 상기 제1 절연층(141) 위에 배치될 수 있다.
상기 제2 절연층(142)은 상기 P3 발광구조물의 둘레에 배치될 수 있다. 상기 제2 절연층(142)은 상기 P3 발광구조물의 둘레에서 상기 제1 절연층(141) 위에 배치될 수 있다. 상기 제2 절연층(142)은 상기 P3 발광구조물 위에 배치될 수 있다. 상기 제2 절연층(142)은 상기 제6 DBR층(120c) 위에 배치된 상기 제2 전극(160) 위에 배치될 수 있다.
한편, 실시 예에 따른 반도체 소자(200)에 의하면, 도 4에 도시된 바와 같이, 상기 제2 절연층(142)은 상기 제1 전극(150)의 일부 영역을 노출시키는 개구부를 포함할 수 있다. 상기 제2 절연층(142)은 상기 P3 발광구조물의 주변에서 상기 제1 전극(150)의 상부 면을 노출시킬 수 있다. 상기 제2 절연층(142)은 상기 P3 발광구조물의 주변에서 상기 제1 도전형 DBR층(113) 위에 배치된 상기 제1 전극(150)의 상부 면을 노출시킬 수 있다. 예로서, 상기 제2 절연층(142)에 의하여 제공되는 상기 개구부는 상기 연결전극(160b) 간의 사이 영역 위에 배치될 수 있다.
실시 예에 따른 상기 제2 절연층(142)은, 도 1 및 도 4에 도시된 바와 같이, 상기 제1 본딩패드(155)가 배치된 영역에서는 복수의 발광구조물(P3, P4, …) 사이에 배치된 상기 제1 전극(150)의 상부 면이 노출될 수 있도록 제공된다. 또한, 상기 제2 절연층(142)은 상기 제2 본딩패드(165)가 배치된 영역에서는 복수의 발광구조물(P1, P2, …) 위에 배치된 상기 제2 전극(160)의 상부 면이 노출될 수 있도록 제공된다.
또한, 실시 예에 의하면, 상기 제2 절연층(142)은, 상기 제2 본딩패드(165)가 배치된 영역에서, 복수의 발광구조물을 물리적으로 연결하는 상기 제2 전극(160)의 상부 면이 노출되도록 배치될 수 있다. 이때, 상기 제1 도전형 DBR층(113)의 상부에 배치된 선 형상의 상기 제2 전극(160)의 상기 연결전극(160b)이 선택적으로 노출되도록 상기 제2 절연층(142)이 배치될 수 있다. 예로서, P1 발광구조물과 P2 발광구조물을 연결하는 상기 연결전극(160b)의 상부 면 위에는 상기 제2 전극(160)이 노출되지 않도록 상기 제2 절연층(142)이 배치될 수 있다. 또한, P1 발광구조물과 P5 발광구조물을 연결하는 상기 연결전극(160b)의 상부 면이 노출되도록 상기 제2 절연층(142)이 배치될 수 있다. 상기 제2 절연층(142)의 형성에 대해서는 실시 예에 따른 반도체 소자 제조방법을 설명하면서 더 살펴 보기로 한다.
실시 예에 따른 반도체 소자(200)는, 도 1 및 도 4에 도시된 바와 같이, 제1 본딩패드(155)와 제2 본딩패드(165)를 포함할 수 있다. 실시 예에 의하면, 상기 제1 본딩패드(155)는 복수의 발광구조물(P1, P2, P3, P4, P5, …)의 제1 도전형 DBR층에 전기적으로 연결될 수 있다. 상기 제2 본딩패드(165)는 복수의 발광구조물(P1, P2, P3, P4, P5, …)의 제2 도전형 DBR층에 전기적으로 연결될 수 있다.
상기 제1 본딩패드(155)는 상기 제2 절연층(142) 위에 배치될 수 있다. 상기 제1 본딩패드(155)는 상기 제1 전극(150)에 전기적으로 연결될 수 있다. 상기 제1 본딩패드(155)는, 도 1 및 도 4에 도시된 바와 같이, 상기 P3 발광구조물 위에 배치될 수 있다. 상기 제1 본딩패드(155)는 상기 제1 절연층(141)과 상기 제2 절연층(142)에 의하여 제공된 개구부를 통하여 상기 제1 전극(150)에 연결될 수 있다. 예로서, 상기 제1 절연층(141)과 상기 제2 절연층(142)에 의하여 제공되는 개구부는 상기 연결전극(160b) 간의 사이 영역에 배치될 수 있다.
상기 제1 본딩패드(155)는 상기 P3 발광구조물의 주변에서 상기 제1 도전형 DBR층(113) 위에 배치된 상기 제1 전극(150)에 연결될 수 있다. 상기 제1 본딩패드(155)는 상기 제1 도전형 DBR층(113) 위에 배치된 상기 제1 전극(150)의 상부 면에 직접 접촉되어 배치될 수 있다. 예로서, 상기 제1 본딩패드(155)의 하부 면이 상기 제1 도전형 DBR층(113) 위에 배치된 상기 제1 전극(150)의 상부 면에 직접 접촉되어 배치될 수 있다.
상기 제2 본딩패드(165)는 상기 제2 절연층(142) 위에 배치될 수 있다. 상기 제2 본딩패드(165)는 상기 P3 발광구조물의 상부 면에 배치된 상기 제2 전극(160)에 전기적으로 연결될 수 있다. 예로서, 상기 제2 본딩패드(165)의 하부 면이 상기 P3 발광구조물 위에 배치된 상기 상부전극(160a)의 상부 면에 직접 접촉되어 배치될 수 있다.
그러면, 도 1, 도 2 및 도 4를 참조하여, 상기 제1 본딩패드(155) 아래에 배치된 P3 발광구조물과 상기 제2 본딩패드(165) 아래에 배치된 P1 발광구조물을 중심으로 실시 예에 따른 반도체 소자(200)를 더 살펴 보기로 한다. 이하 설명에서, 도 1 내지 도 4를 참조하여 이상에서 설명된 내용과 중복되는 사항에 대해서는 설명이 생략될 수 있다.
실시 예에 따른 반도체 소자(200)는, 도 1 및 도 4에 도시된 바와 같이, 상기 제1 본딩패드(155) 아래에 배치된 복수의 발광구조물(P3, P4, …)을 포함할 수 있다. 실시 예에 따른 상기 P3 발광구조물은 제1 도전형의 제5 DBR층(110c), 제2 도전형의 제6 DBR층(120c), 제3 활성층(115c)을 포함할 수 있다.
실시 예에 따른 반도체 소자(200)는, 도 1 및 도 2에 도시된 바와 같이, 상기 제2 본딩패드(165) 아래에 배치된 복수의 발광구조물(P1, P2, …)을 포함할 수 있다. 실시 예에 따른 상기 P1 발광구조물은 제1 도전형의 제1 DBR층(110a), 제2 도전형의 제2 DBR층(120a), 제1 활성층(115a)을 포함할 수 있다.
또한, 실시 예에 따른 반도체 소자(200)는 제1 전극(150)과 제2 전극(160)을 포함할 수 있다. 상기 제1 전극(150)은 상기 복수의 발광구조물(P1, P2, P3, P4, P5, …)을 노출시키는 복수의 개구부를 포함할 수 있다. 상기 제2 전극(160)은 상기 복수의 발광구조물(P1, P2, P3, P4, P5, …)의 상부 면에 배치된 상부전극(160a)과, 상기 상부전극(160a)을 연결하는 연결전극(160b)을 포함할 수 있다.
상기 제1 전극(150)은 상기 제1 DBR층(110a)과 상기 제5 DBR층(110c)에 전기적으로 연결될 수 있다. 상기 제1 전극(150)은 상기 P1 발광구조물 둘레에 배치될 수 있다. 상기 제1 전극(150)은 상기 P3 발광구조물 둘레에 배치될 수 있다. 상기 제1 전극(150)은 상기 P1 발광구조물과 상기 P3 발광구조물 사이에 배치될 수 있다.
상기 제2 전극(160)은 상기 제2 DBR층(120a)과 상기 제6 DBR층(120c)에 전기적으로 연결될 수 있다. 상기 제2 전극(160)은 상기 P1 발광구조물의 측면에 배치될 수 있다. 상기 제2 전극(160)은 상기 제2 DBR층(120a)의 상부 면에 배치될 수 있다. 예로서, 상기 상부전극(160a)의 하부 면이 상기 제2 DBR층(120a)의 상부 면에 직접 접촉되어 배치될 수 있다. 상기 제2 전극(160)은 상기 제6 DBR층(120c)의 상부 면에 배치될 수 있다. 예로서, 상기상부전극(160a)의 하부 면이 상기 제6 DBR층(120c)의 상부 면에 직접 접촉되어 배치될 수 있다.
실시 예에 따른 상기 제1 본딩패드(155)는, 도 1 및 도 4에 도시된 바와 같이, 상기 P3 발광구조물 위에 배치될 수 있다. 상기 제1 본딩패드(155)는 상기 제1 전극(150)에 전기적으로 연결될 수 있다. 예로서, 상기 제1 본딩패드(155)의 하부 면이 상기 제1 전극(150)의 상부 면에 직접 접촉되어 배치될 수 있다.
실시 예에 따른 상기 제2 본딩패드(165)는, 도 1 및 도 2에 도시된 바와 같이, 상기 P1 발광구조물 위에 배치될 수 있다. 상기 제2 본딩패드(165)는 상기 제2 전극(160)에 전기적으로 연결될 수 있다. 예로서, 상기 제2 본딩패드(165)의 하부 면이 상기 제2 전극(160)의 상부 면에 직접 접촉되어 배치될 수 있다.
한편, 실시 예에 따른 상기 제2 전극(160)은, 도 2에 도시된 바와 같이, 상기 제2 DBR층(120a)의 상부 면에 접촉되어 배치될 수 있다. 예로서, 상기 제2 전극(160)의 상기 상부전극(160a)의 하부 면이 상기 제2 DBR층(120a)의 상부 면에 직접 접촉되어 배치될 수 있다. 또한, 실시 예에 따른 상기 제2 전극(160)은, 도 4에 도시된 바와 같이, 상기 제6 DBR층(120c)의 상부 면에 접촉되어 배치될 수 있다. 예로서, 상기 제2 전극(160)의 상기 상부전극(160a)의 하부 면이 상기 제6 DBR층(120c)의 상부 면에 직접 접촉되어 배치될 수 있다.
또한, 상기 제2 전극(160)은, 도 1 및 도 2에 도시된 바와 같이, 상기 P1 발광구조물과 상기 P3 발광구조물 사이에서 상기 제1 전극(150) 위에 배치될 수 있다. 상기 제2 전극(160)은 상기 P1 발광구조물 주변에서 상기 제1 전극(150) 위에 배치될 수 있다. 상기 연결전극(160b)은 상기 P1 발광구조물 주변에서 상기 제1 전극(150) 위에 배치될 수 있다. 상기 제2 전극(160)은 상기 P1 발광구조물 주변에서 상기 제1 도전형 DBR층(113) 위에 배치될 수 있다. 상기 연결전극(160b)은 상기 P1 발광구조물 주변에서 상기 제1 도전형 DBR층(113) 위에 배치될 수 있다.
상기 제1 도전형 DBR층(113)은 상기 제1 DBR층(110a)과 상기 제5 DBR층(110c)을 물리적으로 연결할 수 있다. 상기 제1 전극(150)은 상기 제1 도전형 DBR층(113)의 상부 면에 접촉되어 배치될 수 있다. 예로서, 상기 제1 전극(150)의 하부 면이 상기 제1 도전형 DBR층(113)의 상부 면에 직접 접촉되어 배치될 수 있다.
실시 예에 의하면, 상기 제1 도전형 DBR층(113)이 제공된 영역에서, 상기 제1 본딩패드(155)는 상기 제1 전극(150)의 상부 면에 접촉되어 배치될 수 있다. 예로서, 상기 제1 도전형 DBR층(113)이 제공된 영역에서, 상기 제1 본딩패드(155)의 하부 면이 상기 제1 전극(150)의 상부 면에 직접 접촉되어 배치될 수 있다.
상기 제1 본딩패드(155)는 상기 제1 절연층(141)과 상기 제2 절연층(142)에 의하여 제공된 개구부를 통하여 상기 제1 전극(150)의 상부 면에 직접 접촉될 수 있다. 예로서, 상기 제1 절연층(141)과 상기 제2 절연층(142)에 의하여 제공되는 개구부는 상기 연결전극(160b) 간의 사이 영역에 배치될 수 있다.
한편, 실시 예에 따른 반도체 소자(200)는, 도 1 내지 도 4에 도시된 바와 같이, 기판(105)을 더 포함할 수 있다. 상기 기판(105) 위에 복수의 발광구조물(P1, P2, P3, P4, P5, …)이 배치될 수 있다. 예로서, 상기 기판(105)은 상기 복수의 발광구조물(P1, P2, P3, P4, P5, …)이 성장될 수 있는 성장기판일 수 있다. 예로서, 상기 기판(105)은 진성 반도체 기판일 수 있다.
실시 예에 따른 반도체 소자(200)에 의하면, 상기 제1 본딩패드(155)와 상기 제2 본딩패드(165)를 통하여 상기 복수의 발광구조물(P1, P2, P3, P4, P5, …)에 전원이 제공될 수 있다. 그리고, 상기 제1 전극(150)이 상기 복수의 발광구조물(P1, P2, P3, P4, P5, …)의 제1 도전형 DBR층의 상부 면 위에 배치될 수 있다. 또한, 상기 제2 전극(160)이 상기 복수의 발광구조물(P1, P2, P3, P4, P5, …)의 제2 도전형 DBR층의 상부 면 위에 배치될 수 있다.
따라서, 실시 예에 의하면, 상기 복수의 발광구조물(P1, P2, P3, P4, P5, …)에 전원이 제공됨에 있어, 상기 기판(105)의 하부 면을 통해 전원이 인가될 필요가 없다. 종래 반도체 소자에서, 상기 기판의 하부 면을 통해 전원이 인가되어야 하는 경우, 상기 기판(105)이 반드시 도전성 기판으로 제공되어야 한다. 하지만, 실시 예에 따른 반도체 소자(200)에 의하면, 상기 기판(105)은 도전성 기판일 수도 있으며 절연성 기판일 수도 있다. 예로서, 실시 예에 따른 상기 기판(105)은 진성 반도체 기판으로 제공될 수도 있다.
또한, 상기 기판(105)은 상기 복수의 발광구조물(P1, P2, P3, P4, P5, …)이 성장기판에서 성장된 후, 성장기판이 제거되고 상기 복수의 발광구조물(P1, P2, P3, P4, P5, …)에 부착된 지지기판일 수 있다.
한편, 실시 예에 따른 반도체 소자(200)는, 도 1 내지 도 4에 도시된 바와 같이, 상기 반도체 소자(200)의 하부 방향으로 빛이 방출되도록 구현될 수 있다. 즉, 실시 예에 따른 반도체 소자(200)에 의하면, 상기 복수의 발광구조물(P1, P2, P3, P4, P5, …)을 이루는 활성층으로부터 제1 도전형 DBR층이 배치된 방향으로 빛이 방출될 수 있다. 상기 복수의 발광구조물(P1, P2, P3, P4, P5, …)을 이루는 활성층으로부터 상기 기판(105)이 배치된 방향으로 빛이 방출될 수 있다.
실시 예에 의하면, 상기 복수의 발광구조물(P1, P2, P3, P4, P5, …)의 제2 도전형 DBR층의 상부 면에 상기 제2 전극(160)이 배치되고, 상기 제2 전극(160) 위에 상기 제2 본딩패드(165)가 접촉되어 배치된다. 또한, 상기 복수의 발광구조물(P1, P2, P3, P4, P5, …)의 제1 도전형 DBR층의 상부 면에 상기 제1 전극(150)이 배치되고, 상기 제1 전극(150) 위에 상기 제1 본딩패드(155)가 접촉되어 배치된다. 이에 따라, 상기 제1 본딩패드(155) 및 상기 제2 본딩패드(165)를 통하여 상기 복수의 발광구조물(P1, P2, P3, P4, P5, …)에서 발생된 열이 외부로 효과적으로 방출될 수 있다.
한편, 일반적인 반도체 소자의 경우, 발광구조물에서 발생된 열에 의하여 전력 변환 효율(PCE: Power Conversion Efficiency)이 많이 저하되는 것으로 알려져 있다. 그리고, 하부에 배치된 기판을 통해 발광구조물에 전원이 제공되는 경우, 일반적으로 기판을 통해 열 방출이 수행된다. 그런데, 기판의 열 전도율이 낮은 편이므로 발광구조물에서 발생된 열을 외부로 방출하는데 어려움이 있다. 예로서, GaAs 기판의 경우 열전도율이 52W/(m*K)로서 낮은 것으로 알려져 있다.
그러나, 실시 예에 의하면, 상기 제1 본딩패드(155)와 상기 제2 본딩패드(165)를 통하여 외부 방열 기판 등에 연결될 수 있으므로, 상기 복수의 발광구조물(P1, P2, P3, P4, P5, …)에서 발생된 열을 외부로 효과적으로 방출할 수 있게 된다. 따라서, 실시 예에 의하면, 반도체 소자(200)에서 발생된 열을 외부로 효과적으로 배출할 수 있으므로 전력 변화 효율(PCE)이 향상될 수 있게 된다.
한편, 실시 예에 따른 반도체 소자(200)에 의하면, 이상에서 설명된 바와 같이, 상기 반도체 소자(200)의 하부 방향으로 빛이 방출되도록 구현될 수 있다. 실시 예에 따른 반도체 소자(200)에 의하면, 상기 복수의 발광구조물(P1, P2, P3, P4, P5, …)의 하부 영역에 제공된 제1 도전형 DBR층의 반사율이 상부 영역에 제공된 제2 도전형 DBR층의 반사율에 비해 더 작게 선택하였다. 이에 따라, 상기 복수의 발광구조물(P1, P2, P3, P4, P5, …)에서 생성된 빛이 상기 반도체 소자(200)의 기판(105) 방향으로 방출될 수 있게 된다.
또한, 실시 예에 따른 반도체 소자(200)에 의하면, 상기 제1 절연층(141)이 DBR층으로 제공될 수 있다. 실시 예에 따른 반도체 소자(200)에 의하면, 상기 제2 절연층(142)이 DBR층으로 제공될 수 있다. 실시 예에 의하면, 상기 제1 절연층(141)과 상기 제2 절연층(142) 중에서 적어도 하나가 DBR층으로 제공될 수 있다. 이에 따라, 상기 복수의 발광구조물(P1, P2, P3, P4, P5, …)에서 생성된 빛이 상부에 배치된 상기 제1 절연층(141)과 상기 제2 절연층(142)에서 반사되어 하부 방향으로 효과적으로 추출될 수 있게 된다.
예로서, 상기 제1 절연층(141)과 상기 제2 절연층(142) 중에서 적어도 하나는, SiO2와 TiO2가 복수의 층으로 적층되어 형성된 DBR층으로 제공될 수 있다. 또한, 상기 제1 절연층(141)과 상기 제2 절연층(142) 중에서 적어도 하나는, Ta2O3와 SiO2가 복수의 층으로 적층되어 형성된 DBR층으로 제공될 수 있다. 또한, 상기 제1 절연층(141)과 상기 제2 절연층(142) 중에서 적어도 하나는, SiO2와 Si3N4가 복수의 층으로 적층되어 형성된 DBR층으로 제공될 수 있다.
한편, 종래 반도체 소자에서 기판을 통해 발광구조물에 전원을 제공하는 경우, 기판이 전도성이 있어야 한다. 이에 따라, 전도성 반도체 기판이 적용되는 경우, 전도성을 향상시키기 위하여 기판에 도펀트가 첨가된다. 그런데, 기판에 첨가된 도펀트는 방출되는 빛에 대한 흡수 및 산란(Absorption and Scattering) 현상을 발생시키므로 전력 변환 효율(PCE)을 떨어뜨리는 원인이 될 수 있다.
하지만, 실시 예에 따른 반도체 소자(200)에 의하면, 이상에서 설명된 바와 같이, 상기 기판(105)이 전도성 기판이 아니어도 되므로, 상기 기판(105)에 별도의 도펀트가 첨가되지 않아도 된다. 이에 따라, 실시 예에 따른 상기 기판(105)에 도펀트가 첨가되지 않아도 되므로, 상기 기판(105)에서 도펀트에 의한 흡수 및 산란이 발생되는 현상을 줄일 수 있게 된다. 따라서, 실시 예에 의하면, 복수의 발광구조물(P1, P2, P3, P4, P5, …)에서 발생된 빛을 하부 방향으로 효과적으로 제공할 수 있게 되며, 전력 변환 효율(PCE)이 향상될 수 있게 된다.
또한, 실시 예에 따른 반도체 소자(200)는 상기 기판(105)의 하부 면에 제공된 무반사층을 더 포함할 수 있다. 상기 무반사층은 상기 반도체 소자(200)에서 방출되는 빛이 상기 기판(105)의 표면에서 반사되는 것을 방지하고 투과시킴으로써 반사에 의한 광 손실을 개선할 수 있다.
한편, 종래 반도체 소자의 경우, 복수의 발광구조물에 전원을 제공하기 위한 방안으로서, 기판 상부의 외곽 영역에 본딩패드가 배치된다. 이에 따라, 본딩패드가 배치될 영역만큼 발광구조물이 형성되지 못하는 손실이 발생된다.
그러나, 실시 예에 따른 반도체 소자에 의하면, 발광구조물이 형성된 영역 위에 본딩패드가 제공되므로, 기판 상부의 외곽 영역에 본딩패드 형성을 위한 별도 공간이 제공되지 않아도 된다. 이에 따라, 실시 예에 따른 반도체 소자에 의하면, 반도체 소자가 형성되는 기판의 면적을 줄일 수 있으므로, 웨이퍼의 동일 면적 대비 제조될 수 있는 반도체 소자의 개수를 증가시킬 수 있다.
그러면, 본 발명의 실시 예에 따른 반도체 소자 제조방법을 도면을 참조하여 살펴 보기로 한다. 실시 예에 따른 반도체 소자 제조방법을 설명함에 있어, 도 1 내지 도 4를 참조하여 설명된 내용과 중복되는 사항에 대해서는 설명이 생략될 수 있다.
먼저, 도 5a 내지 도 5d는 본 발명의 실시 예에 따른 반도체 소자 제조방법에 있어 발광구조물이 형성된 예를 나타낸 도면이다. 도 5a는 실시 예에 따른 반도체 소자 제조방법에 따라 발광구조물이 형성된 단계를 나타낸 평면도이고, 도 5b는 도 5a에 도시된 실시 예에 따른 반도체 소자의 A-A 선에 따른 단면도이고, 도 5c는 도 5a에 도시된 실시 예에 따른 반도체 소자의 B-B 선에 따른 단면도이고, 도 5d는 도 5a에 도시된 실시 예에 따른 반도체 소자의 C-C 선에 따른 단면도이다.
실시 예에 따른 반도체 소자 제조방법에 의하면, 도 5a 내지 도 5d에 도시된 바와 같이, 기판(105)에 복수의 발광구조물(P1, P2, P3, P4, P5, …)이 형성될 수 있다.
상기 기판(105)은 진성 반도체 기판, 전도성 기판, 절연성 기판 중에서 선택된 어느 하나일 수 있다. 예로서, 상기 기판(105)은 GaAs 진성 반도체 기판일 수 있다. 또한, 상기 기판(105)은 구리(Cu), 금(Au), 니켈(Ni), 몰리브덴(Mo), 구리-텅스텐(Cu-W), 캐리어 웨이퍼(예: Si, Ge, AlN, GaAs, ZnO, SiC 등)를 포함하는 전도성 물질 중에서 선택된 적어도 하나로 제공될 수 있다.
예로서, 상기 기판(105)에 제1 도전형 DBR층, 활성층, 제2 도전형 DBR층이 순차적으로 형성될 수 있다. 그리고, 제2 도전형 DBR층과 활성층에 대한 메사 식각을 통하여 상기 복수의 발광구조물(P1, P2, P3, P4, P5, …)이 형성될 수 있다.
상기 복수의 발광구조물(P1, P2, P3, P4, …)은 제1 도전형 DBR층(110a, 110b, 110c, 110d, …), 활성층(115a, 115b, 115c, 115d, …), 애퍼쳐층(117a, 117b, 117c, 117d, …), 제2 도전형 DBR층(120a, 120b, 120c, 120d, …)을 포함할 수 있다. 상기 복수의 발광구조물(P1, P2, P3, P4, P5, …) 둘레에 제1 도전형 DBR층(113)이 제공될 수 있다. 상기 제1 도전형 DBR층(113)은 상기 복수의 발광구조물(P1, P2, P3, P4, P5, …) 사이 영역에 배치될 수 있다.
예로서, 상기 복수의 발광구조물(P1, P2, P3, P4, …)은 복수의 화합물 반도체층으로 성장될 수 있다. 상기 복수의 발광구조물(P1, P2, P3, P4, …)은 전자빔 증착기, PVD(physical vapor deposition), CVD(chemical vapor deposition), PLD(plasma laser deposition), 이중형의 열증착기(dual-type thermal evaporator) 스퍼터링(sputtering), MOCVD(metal organic chemical vapor deposition) 등에 의해 형성될 수 있다.
상기 복수의 발광구조물(P1, P2, P3, P4, …)을 이루는 상기 제1 도전형 DBR층(110a, 110b, 110c, 110d, …)은 제1 도전형의 도펀트가 도핑된 3족-5족 또는 2족-6족의 화합물 반도체 중 적어도 하나로 제공될 수 있다. 예컨대 상기 제1 도전형 DBR층(110a, 110b, 110c, 110d, …)은 GaAs, GaAl, InP, InAs, GaP를 포함하는 그룹 중 하나일 수 있다. 상기 제1 도전형 DBR층(110a, 110b, 110c, 110d, …)은 예컨대, AlxGa1-xAs(0<x<1)/AlyGa1-yAs(0<y<1)(y<x)의 조성식을 갖는 반도체 물질로 제공될 수 있다. 상기 제1 도전형 DBR층(110a, 110b, 110c, 110d, …)은 제1 도전형의 도펀트 예컨대, Si, Ge, Sn, Se, Te 등의 n형 도펀트가 도핑된 n형 반도체층이 될 수 있다. 상기 제1 도전형 DBR층(110a, 110b, 110c, 110d, …)은 서로 다른 반도체층을 교대로 배치하여 λ/4n 두께를 갖는 DBR층일 수 있다.
상기 복수의 발광구조물(P1, P2, P3, P4, …)을 이루는 상기 활성층(115a, 115b, 115c, 115d, …)은 3족-5족 또는 2족-6족의 화합물 반도체 중 적어도 하나로 제공될 수 있다. 예컨대 상기 활성층(115a, 115b, 115c, 115d, …)은 GaAs, GaAl, InP, InAs, GaP를 포함하는 그룹 중 하나일 수 있다. 상기 활성층(115a, 115b, 115c, 115d, …)은 다중 우물 구조로 구현된 경우, 상기 활성층(115a, 115b, 115c, 115d, …)은 교대로 배치된 복수의 우물층과 복수의 장벽층을 포함할 수 있다. 상기 복수의 우물층은 예컨대, InpGa1-pAs (0≤p≤1)의 조성식을 갖는 반도체 재료로 제공될 수 있다. 상기 장벽층은 예컨대, InqGa1-qAs (0≤q≤1)의 조성식을 갖는 반도체 재료로 배치될 수 있다.
상기 복수의 발광구조물(P1, P2, P3, P4, …)을 이루는 상기 애퍼쳐층(117a, 117b, 117c, 117d, …)은 상기 활성층(115a, 115b, 115c, 115d, …) 상에 배치될 수 있다. 상기 애퍼쳐층(117a, 117b, 117c, 117d, …)은 중심부에 원형의 개구부가 포함될 수 있다. 상기 애퍼쳐층(117a, 117b, 117c, 117d, …)은 상기 활성층(115a, 115b, 115c, 115d, …)의 중심부로 전류가 집중되도록 전류이동을 제한하는 기능을 포함할 수 있다. 즉, 상기 애퍼쳐층(117a, 117b, 117c, 117d, …)은 공진 파장을 조정하고, 상기 활성층(115a, 115b, 115c, 1175, …)으로부터 수직 방향으로 발광하는 빔 각을 조절 할 수 있다. 상기 애퍼쳐층(117a, 117b, 117c, 117d, …)은 SiO2 또는 Al2O3와 같은 절연 물질을 포함할 수 있다. 또한, 상기 애퍼쳐층(117a, 117b, 117c, 117d, …)은 상기 활성층(115a, 115b, 115c, 115d, …), 제1 도전형 DBR층(110a, 110b, 110c, 110d, …) 및 제2 도전형 DBR층(120a, 120b, 120c, 120d, …)보다 높은 밴드 갭을 가질 수 있다.
상기 복수의 발광구조물(P1, P2, P3, P4, …)을 이루는 상기 제2 도전형 DBR층(120a, 120b, 120c, 120d, …)은 제2 도전형의 도펀트가 도핑된 3족-5족 또는 2족-6족의 화합물 반도체 중 적어도 하나로 제공될 수 있다. 예컨대 상기 제2 도전형 DBR층(120a, 120b, 120c, 120d, …)은 GaAs, GaAl, InP, InAs, GaP를 포함하는 그룹 중 하나일 수 있다. 상기 제2 도전형 DBR층(120a, 120b, 120c, 120d, …)은 예컨대, AlxGa1-xAs(0<x<1)/AlyGa1-yAs(0<y<1)(y<x)의 조성식을 갖는 반도체 재료로 형성될 수 있다. 상기 제2 도전형 DBR층(120a, 120b, 120c, 120d, …)은 제2 도전형의 도펀트 예컨대, Mg, Zn, Ca, Sr, Ba와 같은 p형 도펀트를 갖는 p형 반도체층일 수 있다. 상기 제2 도전형 DBR층(120a, 120b, 120c, 120d, …)은 서로 다른 반도체층을 교대로 배치하여 λ/4n 두께를 갖는 DBR층일 수 있다.
예로서, 상기 제2 도전형 DBR층(120a, 120b, 120c, 120d, …)은 상기 제1 도전형 DBR층(110a, 110b, 110c, 110d, …) 보다 큰 반사율을 가질 수 있다. 예컨대, 상기 제2 도전형 DBR층(120a, 120b, 120c, 120d, …)과 상기 제1 도전형 DBR층(110a, 110b, 110c, 110d, …)은 90% 이상의 반사율에 의해 수직 방향으로 공진 캐비티를 형성할 수 있다. 이때, 생성된 빛은 상기 제2 도전형 DBR층(120a, 120b, 120c, 120d, …)의 반사율보다 낮은 상기 제1 도전형 DBR층(110a, 110b, 110c, 110d, …)을 통해서 외부로 방출될 수 있다.
다음으로, 도 6a 내지 도 6d에 도시된 바와 같이, 제1 전극(150)이 형성될 수 있다.
도 6a 내지 도 6d는 본 발명의 실시 예에 따른 반도체 소자 제조방법에 있어 제1 전극이 형성된 예를 나타낸 도면이다. 도 6a는 실시 예에 따른 반도체 소자 제조방법에 따라 제1 전극이 형성된 단계를 나타낸 평면도이고, 도 6b는 도 6a에 도시된 실시 예에 따른 반도체 소자의 A-A 선에 따른 단면도이고, 도 6c는 도 6a에 도시된 실시 예에 따른 반도체 소자의 B-B 선에 따른 단면도이고, 도 6d는 도 6a에 도시된 실시 예에 따른 반도체 소자의 C-C 선에 따른 단면도이다.
실시 예에 의하면, 도 6a 내지 도 6d에 도시된 바와 같이, 상기 복수의 발광구조물(P1, P2, P3, P4, P5, …) 둘레에 상기 제1 전극(150)이 형성될 수 있다. 상기 제1 전극(150)은 상기 제1 도전형 DBR층(113) 위에 형성되며, 상기 복수의 발광구조물(P1, P2, P3, P4, P5, …)을 노출시키는 개구부를 포함할 수 있다. 상기 제1 전극(150)은 상기 상기 복수의 발광구조물(P1, P2, P3, P4, P5, …)의 사이 영역에 형성될 수 있다.
예로서, 상기 제1 전극(150)의 면적(Ae)이 상기 복수의 발광구조물(P1, P2, P3, P4, P5, …)의 면적(Am)에 비해 더 크게 제공될 수 있다. 여기서, 상기 복수의 발광구조물(P1, P2, P3, P4, P5, …)의 면적(Am)이란 메사 식각에 의하여 식각 되지 않고 남아 있는 상기 활성층(115a, 115b, 115c, 115d, …)의 면적을 나타낼 수 있다. 상기 제1 전극(150)의 면적(Ae)에 대한 상기 복수의 발광구조물(P1, P2, P3, P4, P5, …)의 면적(Am) 비율(Am/Ae)은 예로서 25%에 비해 더 크게 제공될 수 있다. 실시 예에 따른 반도체 소자(200)에 의하면, 상기 복수의 발광구조물(P1, P2, P3, P4, P5, …)의 개수 및 직경은 응용 예에 따라 다양하게 변형될 수 있다.
실시 예에 의하면, 상기 제1 전극(150)의 면적(Ae)에 대한 상기 복수의 발광구조물(P1, P2, P3, P4, P5, …)의 면적(Am) 비율(Am/Ae)은 예로서 25% 내지 70%로 제공될 수 있다. 다른 실시 예에 의하면, 상기 제1 전극(150)의 면적(Ae)에 대한 상기 복수의 발광구조물(P1, P2, P3, P4, P5, …)의 면적(Am) 비율(Am/Ae)은 예로서 30% 내지 60%로 제공될 수 있다.
실시 예에 따른 반도체 소자(200)의 적용 예에 따라서, 상기 반도체 소자(200)에 배치된 상기 복수의 발광구조물(P1, P2, P3, P4, P5, …)의 개수 및 직경은 다양하게 변경될 수 있다. 다음 [표 1]은 하나의 예로서 621개의 발광구조물이 제공된 반도체 소자에 대한 데이터를 나타낸 것이다.
발광구조물 직경(㎛) 24 26 28 30
Am (㎛2) 280,934 329,707 382,382 438,959
Ae (㎛2) 969,334 900,062 826,832 749,643
Am/Ae (%) 29 37 46 59
예로서, 상기 제1 전극(150)은 Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf, Ti, W, Cr 및 이들 중 둘 이상의 합금으로 구성된 물질을 포함하는 그룹 중에서 선택된 물질로 형성될 수 있다. 상기 제1 전극(150)은 하나의 층 또는 복수의 층으로 형성될 수 있다. 상기 제1 전극(150)은 예로서 반사 금속으로서 복수의 금속층이 적용될 수 있으며, 접착층으로서 Cr 또는 Ti 등이 적용될 수 있다. 예를 들어, 상기 제1 전극(150)은 Cr/Al/Ni/Au/Ti 층으로 형성될 수 있다.
이어서, 도 7a 내지 도 7d에 도시된 바와 같이, 상기 제1 전극(150) 위에 제1 절연층(141)이 형성될 수 있다.
도 7a 내지 도 7d는 본 발명의 실시 예에 따른 반도체 소자 제조방법에 있어 제1 절연층이 형성된 예를 나타낸 도면이다. 도 7a는 실시 예에 따른 반도체 소자 제조방법에 따라 제1 절연층이 형성된 단계를 나타낸 평면도이고, 도 7b는 도 7a에 도시된 실시 예에 따른 반도체 소자의 A-A 선에 따른 단면도이고, 도 7c는 도 7a에 도시된 실시 예에 따른 반도체 소자의 B-B 선에 따른 단면도이고, 도 7d는 도 7a에 도시된 실시 예에 따른 반도체 소자의 C-C 선에 따른 단면도이다.
실시 예에 의하면, 도 7a 내지 도 7d에 도시된 바와 같이, 상기 제1 전극(150) 위에 상기 복수의 발광구조물(P1, P2, P3, P4, P5, …)의 상부 면을 노출시키는 상기 제1 절연층(141)이 형성될 수 있다. 상기 제1 절연층(141)은 상기 복수의 발광구조물(P1, P2, P3, P4, P5, …)의 측면에 형성될 수 있다. 상기 제1 절연층(141)은 상기 제1 도전형 DBR층(113) 위에 형성될 수 있다. 상기 제1 절연층(141)은 상기 복수의 발광구조물(P1, P2, P3, P4, P5, …) 사이의 영역에 형성될 수 있다.
상기 제1 절연층(141)은 절연물질로 제공될 수 있다. 예를 들어, 상기 제1 절연층(141)은 SiO2, TiO2, Ta2O5, SiOx, SiOxNy, Si3N4, Al2O3 를 포함하는 그룹 중에서 선택된 적어도 하나의 물질로 형성될 수 있다. 또한, 상기 제1 절연층(141)은 DBR층으로 형성될 수도 있다. 실시 예에 의하면, 상기 제1 절연층(141)이 DBR층으로 제공됨에 따라 복수의 발광구조물(P1, P2, P3, P4, P5, …)에서 발생된 빛이 효율적으로 반사되어 하부 방향으로 추출될 수 있게 된다. 예로서, 상기 제1 절연층(141)은 SiO2와 TiO2가 복수의 층으로 적층되어 형성된 DBR층으로 제공될 수 있다. 또한, 상기 제1 절연층(141)은 Ta2O3와 SiO2가 복수의 층으로 적층되어 형성된 DBR층으로 제공될 수 있다. 또한, 상기 제1 절연층(141)은 SiO2와 Si3N4가 복수의 층으로 적층되어 형성된 DBR층으로 제공될 수 있다.
그리고, 도 8a 내지 도 8d에 도시된 바와 같이, 상기 제1 절연층(141) 위에 제2 전극(160)이 형성될 수 있다.
도 8a 내지 도 8d는 본 발명의 실시 예에 따른 반도체 소자 제조방법에 있어 제2 전극이 형성된 예를 나타낸 도면이다. 도 8a는 실시 예에 따른 반도체 소자 제조방법에 따라 제2 전극이 형성된 단계를 나타낸 평면도이고, 도 8b는 도 8a에 도시된 실시 예에 따른 반도체 소자의 A-A 선에 따른 단면도이고, 도 8c는 도 8a에 도시된 실시 예에 따른 반도체 소자의 B-B 선에 따른 단면도이고, 도 8d는 도 8a에 도시된 실시 예에 따른 반도체 소자의 C-C 선에 따른 단면도이다.
실시 예에 의하면, 도 8a 내지 도 8d에 도시된 바와 같이, 상기 제1 절연층(141) 위에, 상부전극(160a)과 연결전극(160b)을 포함하는 상기 제2 전극(160)이 형성될 수 있다. 상기 상부전극(160a)은 상기 제1 절연층(141)에 의하여 노출된 상기 복수의 발광구조물(P1, P2, P3, P4, P5, …)의 상부 면에 형성될 수 있다. 상기 연결전극(160b)은 상기 상부전극(160a)을 연결시킬 수 있다.
상기 상부전극(160a)은 상기 복수의 발광구조물(P1, P2, P3, P4, P5, …)을 이루는 제2 도전형 DBR층의 상부 면 위에 형성될 수 있다. 상기 연결전극(160b)은 상기 복수의 발광구조물(P1, P2, P3, P4, P5, …) 위에 배치된 상기 상부전극(160a)을 서로 연결시킬 수 있다. 상기 연결전극(160b)은 상기 복수의 발광구조물(P1, P2, P3, P4, P5, …) 사이의 영역에 형성될 수 있다.
예로서, 상기 제2 전극(160)의 상기 연결전극(160b)은, 일정한 선폭을 갖는 선 형상으로 제공될 수 있다. 물론, 적용되는 실시 예에 따라서 상기 제2 전극(160)의 상기 연결전극(160b)의 형상은 다양하게 변형될 수 있다.
예로서, 상기 제2 전극(160)은 Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf, Ti, W, Cr 및 이들 중 둘 이상의 합금으로 구성된 물질을 포함하는 그룹 중에서 선택된 물질로 형성될 수 있다. 상기 제2 전극(160)은 하나의 층 또는 복수의 층으로 형성될 수 있다. 상기 제2 전극(160)은 예로서 반사 금속으로서 복수의 금속층이 적용될 수 있으며, 접착층으로서 Cr 또는 Ti 등이 적용될 수 있다. 예를 들어, 상기 제2 전극(160)은 Cr/Al/Ni/Au/Ti 층으로 형성될 수 있다.
다음으로, 도 9a 내지 도 9d에 도시된 바와 같이, 상기 제2 전극(160) 위에 제2 절연층(142)이 형성될 수 있다.
도 9a 내지 도 9d는 본 발명의 실시 예에 따른 반도체 소자 제조방법에 있어 제2 절연층이 형성된 예를 나타낸 도면이다. 도 9a는 실시 예에 따른 반도체 소자 제조방법에 따라 제2 절연층이 형성된 단계를 나타낸 평면도이고, 도 9b는 도 9a에 도시된 실시 예에 따른 반도체 소자의 A-A 선에 따른 단면도이고, 도 9c는 도 9a에 도시된 실시 예에 따른 반도체 소자의 B-B 선에 따른 단면도이고, 도 9d는 도 9a에 도시된 실시 예에 따른 반도체 소자의 C-C 선에 따른 단면도이다.
실시 예에 의하면, 도 9a 내지 도 9d에 도시된 바와 같이, 상기 복수의 발광구조물(P1, P2, P3, P4, P5, …) 사이 영역의 하부에 배치된 상기 제1 전극(150)을 노출시키는 제2 절연층(142)이 형성될 수 있다. 상기 제2 절연층(142)은 상기 제1 전극(150)을 노출시키는 제1 개구부를 포함할 수 있다. 또한, 상기 제2 절연층(142)은 상기 제2 전극(160)의 상기 상부전극(160a)을 노출시키는 제2 개구부를 포함할 수 있다.
또한, 상기 제2 절연층(142)은, 상기 제1 도전형 DBR층(113)의 상부에 배치된 선 형상의 상기 제2 전극(160)의 상기 연결전극(160b)이 선택적으로 노출되도록 형성될 수 있다. 예로서, P1 발광구조물과 P2 발광구조물을 연결하는 상기 연결전극(160b)의 상부 면 위에는 상기 제2 전극(160)이 노출되지 않도록 상기 제2 절연층(142)이 형성될 수 있다. 또한, P1 발광구조물과 P5 발광구조물을 연결하는 상기 연결전극(160b)의 상부 면이 노출되도록 상기 제2 절연층(142)이 형성될 수 있다.
상기 제2 절연층(142)은 절연물질로 제공될 수 있다. 예를 들어, 상기 제2 절연층(142)은 SiO2, TiO2, Ta2O5, SiOx, SiOxNy, Si3N4, Al2O3 를 포함하는 그룹 중에서 선택된 적어도 하나의 물질로 형성될 수 있다. 또한, 상기 제2 절연층(142)은 DBR층으로 형성될 수도 있다. 실시 예에 의하면, 상기 제2 절연층(142)이 DBR층으로 제공됨에 따라 복수의 발광구조물(P1, P2, P3, P4, P5, …)에서 발생된 빛이 효율적으로 반사되어 하부 방향으로 추출될 수 있게 된다. 예로서, 상기 제2 절연층(142)은 SiO2와 TiO2가 복수의 층으로 적층되어 형성된 DBR층으로 제공될 수 있다. 또한, 상기 제2 절연층(142)은 Ta2O3와 SiO2가 복수의 층으로 적층되어 형성된 DBR층으로 제공될 수 있다. 또한, 상기 제2 절연층(142)은 SiO2와 Si3N4가 복수의 층으로 적층되어 형성된 DBR층으로 제공될 수 있다.
이어서, 도 10a 내지 도 10d에 도시된 바와 같이, 상기 제2 절연층(142) 위에 제1 본딩패드(155)와 제2 본딩패드(165)가 형성될 수 있다.
도 10a 내지 도 10d는 본 발명의 실시 예에 따른 반도체 소자 제조방법에 있어 제1 본딩패드와 제2 본딩패드가 형성된 예를 나타낸 도면이다. 도 10a는 실시 예에 따른 반도체 소자 제조방법에 따라 제1 본딩패드와 제2 본딩패드가 형성된 단계를 나타낸 평면도이고, 도 10b는 도 10a에 도시된 실시 예에 따른 반도체 소자의 A-A 선에 따른 단면도이고, 도 10c는 도 10a에 도시된 실시 예에 따른 반도체 소자의 B-B 선에 따른 단면도이고, 도 10d는 도 10a에 도시된 실시 예에 따른 반도체 소자의 C-C 선에 따른 단면도이다.
실시 예에 의하면, 도 10a 내지 도 10d에 도시된 바와 같이, 상기 제1 본딩패드(155)와 상기 제2 본딩패드(165)가 상기 제2 절연층(142) 위에 이격되어 형성될 수 있다.
상기 제1 본딩패드(155)는 상기 제1 개구부 위에 배치되어 상기 제1 전극(150)과 전기적으로 연결될 수 있다. 예로서, 상기 제1 본딩패드(155)의 하부 면이 상기 제1 개구부를 통해 상기 제1 전극(150)의 상부 면에 직접 접촉되어 배치될 수 있다.
상기 제2 본딩패드(165)는 상기 제2 개구부 위에 배치되어 상기 제2 전극(160)과 전기적으로 연결될 수 있다. 예로서, 상기 제2 본딩패드(165)의 하부 면이 상기 제2 개구부를 통해 상기 제2 전극(160)의 상부 면에 직접 접촉되어 배치될 수 있다.
예로서, 상기 제1 본딩패드(155)와 상기 제2 본딩패드(165)는 Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf, Ti, W, Cr, Cu 및 이들 중 둘 이상의 합금으로 구성된 물질을 포함하는 그룹 중에서 선택된 물질로 형성될 수 있다. 상기 제1 본딩패드(155)와 상기 제2 본딩패드(165)는 하나의 층 또는 복수의 층으로 형성될 수 있다. 상기 제1 본딩패드(155)와 상기 제2 본딩패드(165)는 예로서 솔더 본딩(solder bonding)으로부터 Sn 확산을 방지하기 위하여 Cr, Cu 등의 확산 배리어 금속을 포함할 수 있다. 예로서, 상기 제1 본딩패드(155)와 상기 제2 본딩패드(172)는 Ti, Ni, Cu, Cr, Au을 포함하는 복수의 층으로 형성될 수 있다.
이상에서 설명된 실시 예에 따른 반도체 소자는 서브마운트에 부착되어 반도체 소자 패키지 형태로 공급될 수 있다. 도 11은 본 발명의 실시 예에 따른 반도체 소자 패키지를 나타낸 도면이다. 도 11을 참조하여 실시 예에 따른 반도체 소자 패키지를 설명함에 있어, 이상에서 설명된 반도체 소자에 관련된 내용은 설명이 생략될 수 있다.
실시 예에 따른 반도체 소자 패키지(400)는, 도 11에 도시된 바와 같이, 서브마운트(300)와, 상기 서브마운트(300) 위에 배치된 반도체 소자(200)를 포함할 수 있다.
상기 반도체 소자(200)는 제1 본딩패드(155)와 제2 본딩패드(165)를 포함할 수 있다. 상기 제1 본딩패드(155)와 상기 제2 본딩패드(165)는 상기 반도체 소자(200)의 제1 면(S1)에 배치될 수 있다. 또한, 상기 반도체 소자(200)는 상기 제1 면(S1)과 반대 방향에 배치된 제2 면(S2)를 포함할 수 있다.
실시 예에 의하면, 상기 반도체 소자(200)는 상기 제1 본딩패드(155)와 상기 제2 본딩패드(165)를 통해 상기 서브마운트(300) 위에 배치될 수 있다. 상기 제1 본딩패드(155)와 상기 제2 본딩패드(165)는 상기 서브마운트(300)에 전기적으로 연결될 수 있다. 상기 서브마운트(300)는 상기 반도체 소자(200)에 전원을 제공하는 회로기판을 포함할 수 있다.
실시 예에 따른 반도체 소자(200)는 이상에서 설명된 바와 같이 상기 제2 면(S2)을 통하여 생성된 빛을 방출할 수 있다. 상기 반도체 소자(200)는 상기 제1 본딩패드(155)와 상기 제2 본딩패드(165)가 형성된 상기 제1 면(S1)의 반대 면인 상기 제2 면(S2)를 통해 외부로 빔을 제공할 수 있다.
실시 예에 따른 반도체 소자 패키지(400)에 의하면, 상기 서브마운트(300)를 통해 상기 반도체 소자(200)에 전원을 공급할 수 있다. 또한, 상기 반도체 소자 패키지(400)는 상기 서브마운트(300)를 통해 상기 반도체 소자(200)에서 발생된 열을 효과적으로 방열시킬 수 있다.
실시 예에 의하면, 상기 서브마운트(300)는 상기 반도체 소자(200)와 전기적으로 연결되는 회로를 포함할 수 있다. 예로서, 상기 서브마운트(300)는 실리콘(Si) 또는 질화 알루미늄(AlN)과 같은 물질을 기반으로 형성될 수 있다.
한편, 이상에서 설명된 반도체 소자 및 반도체 소자 패키지는 객체 검출, 3차원 움직임 인식, IR 조명 분야에 적용될 수 있다. 또한, 이상에서 설명된 반도체 소자 및 반도체 소자 패키지는 자율 주행을 위한 LiDAR(Light Detection and Ranging), BSD(Blind Spot Detection), ADAS(Advanced Driver Assistance System) 분야에도 적용될 수 있다. 또한, 이상에서 설명된 반도체 소자 및 반도체 소자 패키지는 HMI(Human Machine Interface) 분야에도 적용될 수 있다.
실시 예에 따른 반도체 소자 및 반도체 소자 패키지는, 객체 검출(Object Detection) 장치에 대한 예로서 근접 센서, 자동 초점 장치 등에 적용될 수 있다. 예컨대, 실시 예에 따른 객체 검출 장치는 빛을 발광하는 발광부와 빛을 수광하는 수광부를 포함할 수 있다. 상기 발광부의 예로서 도 11을 참조하여 설명된 반도체 소자 패키지가 적용될 수 있다. 상기 수광부의 예로서 포토 다이오드가 적용될 수 있다. 상기 수광부는 상기 발광부에서 방출된 빛이 객체(Object)에서 반사되는 빛을 입사 받을 수 있다.
또한, 자동 초점 장치는 이동 단말기, 카메라, 차량용 센서, 광 통신용 장치 등에 다양하게 적용될 수 있다. 상기 자동 초점 장치는 피사체의 위치를 검출하는 멀티 위치 검출을 위한 다양한 분야에 적용될 수 있다.
도 12는 본 발명의 실시 예에 따른 반도체 소자 패키지를 포함하는 자동 초점 장치가 적용된 이동 단말기의 사시도이다.
도 12에 도시된 바와 같이, 실시 예의 이동 단말기(1500)는 후면에 제공된 카메라 모듈(1520), 플래쉬 모듈(1530), 자동 초점 장치(1510)를 포함할 수 있다. 여기서, 상기 자동 초점 장치(1510)는 발광부로서 도 11을 참조하여 설명된 실시 예에 따른 반도체 소자 패키지를 포함할 수 있다.
상기 플래쉬 모듈(1530)은 내부에 광을 발광하는 발광소자를 포함할 수 있다. 상기 플래쉬 모듈(1530)은 이동 단말기의 카메라 작동 또는 사용자의 제어에 의해 작동될 수 있다. 상기 카메라 모듈(1520)은 이미지 촬영 기능 및 자동 초점 기능을 포함할 수 있다. 예컨대 상기 카메라 모듈(1520)은 이미지를 이용한 자동 초점 기능을 포함할 수 있다.
상기 자동 초점 장치(1510)는 레이저를 이용한 자동 초점 기능을 포함할 수 있다. 상기 자동 초점 장치(1510)는 상기 카메라 모듈(1520)의 이미지를 이용한 자동 초점 기능이 저하되는 조건, 예컨대 10m 이하의 근접 또는 어두운 환경에서 주로 사용될 수 있다. 상기 자동 초점 장치(1510)는 수직 캐비티 표면 방출 레이저(VCSEL) 반도체 소자를 포함하는 발광부와, 포토 다이오드와 같은 빛 에너지를 전기 에너지로 변환하는 수광부를 포함할 수 있다.
이상에서 실시 예들에 설명된 특징, 구조, 효과 등은 적어도 하나의 실시 예에 포함되며, 반드시 하나의 실시 예에만 한정되는 것은 아니다. 나아가, 각 실시 예에서 예시된 특징, 구조, 효과 등은 실시 예들이 속하는 분야의 통상의 지식을 가지는 자에 의해 다른 실시 예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 실시 예의 범위에 포함되는 것으로 해석되어야 할 것이다.
이상에서 실시 예를 중심으로 설명하였으나 이는 단지 예시일 뿐 실시 예를 한정하는 것이 아니며, 실시예가 속하는 분야의 통상의 지식을 가진 자라면 본 실시 예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시 예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 특허청구범위에서 설정하는 실시 예의 범위에 포함되는 것으로 해석되어야 할 것이다.
P1, P2, P3, P4, P5 발광구조물
105 기판
110a 제1 DBR층
110b 제3 DBR층
110c 제5 DBR층
110d 제7 DBR층
113 제1 도전형 DBR층
115a 제1 활성층
115b 제2 활성층
115c 제3 활성층
115d 제4 활성층
117a 제1 애퍼쳐층
117b 제2 애퍼쳐층
117c 제3 애퍼쳐층
117d 제4 애퍼쳐층
120a 제2 DBR층
120b 제4 DBR층
120c 제6 DBR층
120d 제8 DBR층
130a, 130b, 130c, 130d 발광 애퍼쳐
141 제1 절연층
142 제2 절연층
150 제1 전극
155 제1 본딩패드
160 제2 전극
160a 상부전극
160b 연결전극
165 제2 본딩패드
200 반도체 소자
300 서브마운트
400 반도체 소자 패키지

Claims (22)

  1. 제1 도전형의 제1 DBR층, 상기 제1 DBR층 위에 배치된 제1 활성층, 상기 제1 활성층 위에 배치된 제2 도전형의 제2 DBR층을 포함하는 제1 발광구조물;
    상기 제1 발광구조물과 이격되어 배치되고, 제1 도전형의 제3 DBR층, 상기 제3 DBR층 위에 배치된 제2 활성층, 상기 제2 활성층 위에 배치된 제2 도전형의 제4 DBR층을 포함하는 제2 발광구조물;
    상기 제1 DBR층과 상기 제3 DBR층에 전기적으로 연결되고, 상기 제1 발광구조물과 상기 제2 발광구조물 사이에 배치된 제1 전극;
    상기 제2 DBR층과 상기 제4 DBR층에 전기적으로 연결되고, 상기 제2 DBR층의 상부 면과 상기 제4 DBR층의 상부 면에 배치된 제2 전극;
    상기 제2 발광구조물 위에 배치되며 상기 제1 전극에 전기적으로 연결된 제1 본딩패드;
    상기 제1 발광구조물 위에 배치되며 상기 제2 전극에 전기적으로 연결된 제2 본딩패드;
    를 포함하는 반도체 소자.
  2. 제1항에 있어서,
    상기 제2 전극은, 상기 제2 DBR층의 상부 면과 상기 제4 DBR층의 상부 면에 접촉되어 배치된 상부전극과, 상기 제1 발광구조물과 상기 제2 발광구조물 사이에서 상기 제1 전극 위에 배치된 연결전극을 포함하는 반도체 소자.
  3. 제1항에 있어서,
    상기 제1 DBR층과 상기 제3 DBR층을 물리적으로 연결하는 제1 도전형 DBR층을 더 포함하고,
    상기 제1 전극은 상기 제1 도전형 DBR층의 상부 면에 접촉되어 배치된 반도체 소자.
  4. 제3항에 있어서,
    상기 제1 본딩패드는 상기 제1 전극의 상부 면에 접촉되어 배치된 반도체 소자.
  5. 제1항에 있어서,
    상기 제1 발광구조물과 상기 제2 발광구조물 아래에 배치된 기판을 더 포함하고, 상기 기판은 진성 반도체 기판인 반도체 소자.
  6. 제1항에 있어서,
    상기 제1 DBR층의 반사율이 상기 제2 DBR층의 반사율에 비해 더 작고, 상기 제3 DBR층의 반사율이 상기 제4 DBR층의 반사율에 비해 더 작은 반도체 소자.
  7. 제1항에 있어서,
    상기 제1 발광구조물의 측면과 상기 제2 발광구조물의 측면을 감싸고, 상기 제1 발광구조물과 상기 제2 발광구조물 사이에 배치된 상기 제1 전극을 노출시키는 제1 절연층을 포함하는 반도체 소자.
  8. 제7항에 있어서,
    상기 제1 절연층은 상기 제2 발광구조물 주변에 배치된 상기 제1 전극의 상부 면을 노출시키는 반도체 소자.
  9. 제7항에 있어서,
    상기 제1 절연층은 상기 제1 발광구조물 주변에서 상기 제1 전극의 상부 면과 상기 제2 전극의 하부 면 사이에 배치된 반도체 소자.
  10. 제7항에 있어서,
    상기 제1 절연층은 DBR층인 반도체 소자.
  11. 제1항에 있어서,
    상기 제1 발광구조물의 측면에 배치되고, 상기 제2 발광구조물의 측면과 상부 면 위에 배치되며, 상기 제1 발광구조물의 상부 면 위에 배치된 상기 제2 전극의 상부 면을 노출시키는 제2 절연층을 포함하는 반도체 소자.
  12. 제11항에 있어서,
    상기 제2 절연층은 상기 제4 DBR층의 상부 면에 배치된 상기 제2 전극의 상부 면과 상기 제2 본딩패드 사이에 배치된 반도체 소자.
  13. 제11항에 있어서,
    상기 제2 절연층은 DBR층인 반도체 소자.
  14. 제1 도전형의 제1 DBR층, 상기 제1 DBR층 위에 배치된 제1 활성층, 상기 제1 활성층 위에 배치된 제2 도전형의 제2 DBR층을 포함하는 제1 발광구조물;
    상기 제1 발광구조물과 이격되어 배치되며, 제1 도전형의 제3 DBR층, 상기 제3 DBR층 위에 배치된 제2 활성층, 상기 제2 활성층 위에 배치된 제2 도전형의 제4 DBR층을 포함하는 제2 발광구조물;
    상기 제1 발광구조물의 측면, 상기 제2 발광구조물의 측면, 상기 제1 발광구조물과 상기 제2 발광구조물 사이에 배치되고, 상기 제2 DBR층의 상부 면과 상기 제4 DBR층의 상부 면을 노출시키는 제1 절연층;
    상기 제1 DBR층과 상기 제3 DBR층에 전기적으로 연결되고, 상기 제1 발광구조물과 상기 제2 발광구조물 사이에서 상기 제1 절연층 아래에 배치된 제1 전극;
    상기 제2 DBR층의 상부 면과 상기 제4 DBR층의 상부 면에 직접 접촉되어 배치되고, 상기 제1 발광구조물과 상기 제2 발광구조물 사이에서 상기 제1 절연층 위에 배치된 제2 전극;
    상기 제2 전극 위에 배치되며, 상기 제1 발광구조물의 둘레와 상기 제2 발광구조물의 둘레에 배치되고, 상기 제1 발광구조물의 상부 면에 배치된 상기 제2 전극의 상부 면을 노출시키며, 상기 제2 발광구조물의 상부 면에 배치된 상기 제2 전극의 상부 면을 노출시키는 제2 절연층;
    상기 제2 절연층 위에 배치되고 상기 제1 전극에 전기적으로 연결된 제1 본딩패드;
    상기 제2 절연층 위에 배치되고, 상기 제1 발광구조물의 상부 면에 배치된 상기 제2 전극과 직접 접촉되어 배치되며, 상기 제2 발광구조물의 상부 면에 배치된 상기 제2 전극과 직접 접촉되어 배치된 제2 본딩패드;
    를 포함하는 반도체 소자.
  15. 제14항에 있어서,
    상기 제1 DBR층의 반사율이 상기 제2 DBR층의 반사율에 비해 더 작고, 상기 제3 DBR층의 반사율이 상기 제4 DBR층의 반사율에 비해 더 작은 반도체 소자.
  16. 제14항에 있어서,
    상기 제1 절연층과 상기 제2 절연층 중에서 적어도 하나는 DBR층인 반도체 소자.
  17. 제1 도전형의 제1 DBR층, 상기 제1 DBR층 위에 배치된 제1 활성층, 상기 제1 활성층 위에 배치된 제2 도전형의 제2 DBR층을 포함하는 제1 발광구조물;
    상기 제1 DBR층으로부터 상기 제1 발광구조물의 둘레 방향으로 연장되어 배치된 제1 도전형 DBR층;
    상기 제1 도전형 DBR층 위에 배치되며 상기 제1 DBR층에 전기적으로 연결된 제1 전극;
    상기 제1 발광구조물의 측면과 상기 제1 전극 위에 배치되며, 상기 제2 DBR층의 상부 면을 노출시키고, 상기 제1 도전형 DBR층 위에 배치된 상기 제1 전극의 상부 면을 노출시키는 제1 절연층;
    상기 제2 DBR층의 상부 면에 직접 접촉되어 배치된 제2 전극;
    상기 제2 전극과 상기 제1 절연층 위에 배치되며, 상기 제1 발광구조물의 둘레에 배치되고, 상기 제1 도전형 DBR층 위에 배치된 상기 제1 전극의 상부 면을 노출시키는 제2 절연층;
    상기 제2 절연층과 상기 제1 발광구조물 위에 배치되고, 상기 제1 도전형 DBR층 위에 배치된 상기 제1 전극의 상부 면에 직접 접촉되어 배치된 제1 본딩패드;
    상기 제2 절연층 위에 배치되고, 상기 제2 전극과 전기적으로 연결된 제2 본딩패드;
    를 포함하는 반도체 소자.
  18. 제17항에 있어서,
    상기 제1 DBR층의 반사율이 상기 제2 DBR층의 반사율에 비해 더 작은 반도체 소자.
  19. 제17항에 있어서,
    상기 제1 절연층과 상기 제2 절연층 중에서 적어도 하나는 DBR층인 반도체 소자.
  20. 서브마운트;
    상기 서브마운트 위에 배치된 제1항 내지 제19항 중의 어느 한 항에 의한 반도체 소자;
    를 포함하고,
    상기 반도체 소자는 상기 제1 본딩패드와 상기 제2 본딩패드가 배치된 제1 면과, 상기 제1 면과 반대 방향에 배치된 제2 면을 포함하고,
    상기 제1 본딩패드와 상기 제2 본딩패드는 상기 서브마운트에 전기적으로 연결되고,
    상기 반도체 소자에서 생성된 빛은 상기 제2 면을 통해 외부로 방출되는 반도체 소자 패키지.
  21. 제20항에 기재된 반도체 소자 패키지;
    상기 반도체 소자 패키지에서 방출된 빛의 반사된 빛을 입사 받는 수광부;
    를 포함하는 객체 검출 장치.
  22. 기판 위에 제1 도전형 DBR층, 활성층, 제2 도전형 DBR층을 형성하는 단계;
    상기 제2 도전형 DBR층, 상기 활성층에 대한 메사 식각을 수행하고 서로 이격되어 배치된 복수의 발광구조물을 형성하는 단계;
    상기 제1 도전형 DBR층 위에 배치되며, 상기 복수의 발광구조물을 노출시키는 제1 전극을 형성하는 단계;
    상기 제1 전극 위에 배치되며, 상기 복수의 발광구조물의 상부 면을 노출시키는 제1 절연층을 형성하는 단계;
    상기 제1 절연층에 의하여 노출된 상기 복수의 발광구조물의 상부 면에 배치된 상부전극과, 상기 제1 절연층 위에 배치되며 상기 상부전극을 연결하는 연결전극을 포함하는 제2 전극을 형성하는 단계;
    상기 복수의 발광구조물 사이 영역의 하부에 배치된 상기 제1 전극을 노출시키는 제1 개구부와, 상기 제2 전극의 상기 상부전극을 노출시키는 제2 개구부를 포함하는 제2 절연층을 형성하는 단계;
    상기 제1 개구부 위에 배치되어 상기 제1 전극과 전기적으로 연결되는 제1 본딩패드와, 상기 제2 개구부 위에 배치되어 상기 제2 전극과 전기적으로 연결되는 제2 본딩패드를 형성하는 단계;
    를 포함하는 반도체 소자 제조방법.
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