KR20180125684A - 반도체 소자 및 반도체 소자 패키지 - Google Patents

반도체 소자 및 반도체 소자 패키지 Download PDF

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Abstract

실시 예는 반도체 소자, 반도체 소자 제조방법, 반도체 소자 패키지에 관한 것이다.
실시 예에 따른 반도체 소자는, 발광구조물, 발광구조물의 제1 도전형 반도체층에 전기적으로 연결된 제1 전극, 발광구조물의 제2 도전형 반도체층에 전기적으로 연결된 제2 전극, 제1 전극에 전기적으로 연결된 제1 본딩패드, 제2 전극에 전기적으로 연결된 제2 본딩패드, 발광구조물과 제1 본딩패드 사이에 배치된 제1 반사층, 발광구조물과 제2 본딩패드 사이에 배치된 제2 반사층, 발광구조물의 상부 면과 제1 반사층 사이에 배치되며 제1 컨택홀을 제공하는 오믹접촉층을 포함하고, 발광구조물의 상부 면과 제1 반사층의 하부 면이 제1 컨택홀을 통하여 접촉될 수 있다.

Description

반도체 소자 및 반도체 소자 패키지 {SEMICONDUCTOR DEVICE AND SEMICONDUCTOR DEVICE PACKAGE}
실시 예는 반도체 소자 및 반도체 소자 제조방법, 반도체 소자 패키지에 관한 것이다.
GaN, AlGaN 등의 화합물을 포함하는 반도체 소자는 넓고 조정이 용이한 밴드 갭 에너지를 가지는 등의 많은 장점을 가져서 발광 소자, 수광 소자 및 각종 다이오드 등으로 다양하게 사용될 수 있다.
특히, 3족-5족 또는 2족-6족 화합물 반도체 물질을 이용한 발광 다이오드(Light Emitting Diode)나 레이저 다이오드(Laser Diode)와 같은 발광소자는 박막 성장 기술 및 소자 재료의 개발로 적색, 녹색, 청색 및 자외선 등 다양한 파장 대역의 빛을 구현할 수 있는 장점이 있다. 또한, 3족-5족 또는 2족-6족 화합물 반도체 물질을 이용한 발광 다이오드나 레이저 다이오드와 같은 발광소자는, 형광 물질을 이용하거나 색을 조합함으로써 효율이 좋은 백색 광원도 구현이 가능하다. 이러한 발광소자는, 형광등, 백열등 등 기존의 광원에 비해 저 소비전력, 반영구적인 수명, 빠른 응답속도, 안전성, 환경 친화성의 장점을 가진다.
뿐만 아니라, 광검출기나 태양 전지와 같은 수광 소자도 3족-5족 또는 2족-6족 화합물 반도체 물질을 이용하여 제작하는 경우 소자 재료의 개발로 다양한 파장 영역의 빛을 흡수하여 광 전류를 생성함으로써 감마선부터 라디오 파장 영역까지 다양한 파장 영역의 빛을 이용할 수 있다. 또한, 이와 같은 수광 소자는 빠른 응답속도, 안전성, 환경 친화성 및 소자 재료의 용이한 조절의 장점을 가져 전력 제어 또는 초고주파 회로나 통신용 모듈에도 용이하게 이용될 수 있다.
따라서, 반도체 소자는 광 통신 수단의 송신 모듈, LCD(Liquid Crystal Display) 표시 장치의 백라이트를 구성하는 냉음극관(CCFL: Cold Cathode Fluorescence Lamp)을 대체하는 발광 다이오드 백라이트, 형광등이나 백열 전구를 대체할 수 있는 백색 발광 다이오드 조명 장치, 자동차 헤드 라이트 및 신호등 및 가스(Gas)나 화재를 감지하는 센서 등에까지 응용이 확대되고 있다. 또한, 반도체 소자는 고주파 응용 회로나 기타 전력 제어 장치, 통신용 모듈에까지 응용이 확대될 수 있다.
발광소자(Light Emitting Device)는 예로서 주기율표상에서 3족-5족 원소 또는 2족-6족 원소를 이용하여 전기에너지가 빛 에너지로 변환되는 특성의 p-n 접합 다이오드로 제공될 수 있고, 화합물 반도체의 조성비를 조절함으로써 다양한 파장 구현이 가능하다.
예를 들어, 질화물 반도체는 높은 열적 안정성과 폭 넓은 밴드갭 에너지에 의해 광소자 및 고출력 전자소자 개발 분야에서 큰 관심을 받고 있다. 특히, 질화물 반도체를 이용한 청색(Blue) 발광소자, 녹색(Green) 발광소자, 자외선(UV) 발광소자, 적색(RED) 발광소자 등은 상용화되어 널리 사용되고 있다.
예를 들어, 자외선 발광소자의 경우, 200nm~400nm의 파장대에 분포되어 있는 빛을 발생하는 발광 다이오드로서, 상기 파장대역에서, 단파장의 경우, 살균, 정화 등에 사용되며, 장파장의 경우 노광기 또는 경화기 등에 사용될 수 있다.
자외선은 파장이 긴 순서대로 UV-A(315nm~400nm), UV-B(280nm~315nm), UV-C (200nm~280nm) 세 가지로 나뉠 수 있다. UV-A(315nm~400nm) 영역은 산업용 UV 경화, 인쇄 잉크 경화, 노광기, 위폐 감별, 광촉매 살균, 특수조명(수족관/농업용 등) 등의 다양한 분야에 응용되고 있고, UV-B(280nm~315nm) 영역은 의료용으로 사용되며, UV-C(200nm~280nm) 영역은 공기 정화, 정수, 살균 제품 등에 적용되고 있다.
한편, 고 출력을 제공할 수 있는 반도체 소자가 요청됨에 따라 고 전원을 인가하여 출력을 높일 수 있는 반도체 소자에 대한 연구가 진행되고 있다.
또한, 반도체 소자 패키지에 있어, 반도체 소자의 광 추출 효율을 향상시키고, 패키지 단에서의 광도를 향상시킬 수 있는 방안에 대한 연구가 진행되고 있다. 또한, 반도체 소자 패키지에 있어, 패키지 전극과 반도체 소자 간의 본딩 결합력을 향상시킬 수 있는 방안에 대한 연구가 진행되고 있다.
실시 예는 광 추출 효율을 향상시키고, 각 계면의 접착력을 향상시킬 수 있는 반도체 소자, 반도체 소자 제조방법, 반도체 소자 패키지를 제공할 수 있다.
실시 예는 반도체 소자로부터 방출되는 빛에 의하여 패키지 몸체가 열화되는 것을 방지할 수 있는 반도체 소자, 반도체 소자 제조방법, 반도체 소자 패키지를 제공할 수 있다.
실시 예는 패키지 전극과 반도체 소자 간의 본딩 결합력을 향상시킬 수 있는 반도체 소자, 반도체 소자 제조방법, 반도체 소자 패키지를 제공할 수 있다.
실시 예는 전류 집중 현상이 발생되는 것을 방지하여 신뢰성을 향상시킬 수 있는 반도체 소자, 반도체 소자 제조방법, 반도체 소자 패키지를 제공할 수 있다.
실시 예에 따른 반도체 소자는, 제1 도전형 반도체층, 제2 도전형 반도체층, 상기 제1 도전형 반도체층과 상기 제2 도전형 반도체층 사이에 배치된 활성층을 포함하는 발광구조물; 상기 제1 도전형 반도체층 위에 배치되며, 상기 제1 도전형 반도체층과 전기적으로 연결된 제1 전극; 상기 제2 도전형 반도체층 위에 배치되며, 상기 제2 도전형 반도체층과 전기적으로 연결된 제2 전극; 상기 제1 전극과 상기 제2 전극 위에 배치되며, 상기 제1 전극과 전기적으로 연결된 제1 본딩패드; 상기 제1 전극과 상기 제2 전극 위에 배치되며, 상기 제1 본딩패드와 이격되어 배치되고, 상기 제2 전극과 전기적으로 연결된 제2 본딩패드; 상기 발광구조물과 상기 제1 본딩패드 사이에 배치된 제1 반사층; 상기 발광구조물과 상기 제2 본딩패드 사이에 배치된 제2 반사층; 상기 발광구조물과 상기 제1 반사층 사이에 배치되며, 제1 컨택홀을 제공하는 오믹접촉층; 을 포함하고, 상기 발광구조물의 상부 면과 상기 제1 반사층의 하부 면이 상기 제1 컨택홀을 통해 접촉될 수 있다.
실시 예에 의하면, 상기 오믹접촉층은 상기 발광구조물과 상기 제2 반사층 사이에 배치된 제2 컨택홀을 더 포함하고, 상기 발광구조물의 상부 면과 상기 제2 반사층의 하부 면이 상기 제2 컨택홀을 통하여 직접 접촉될 수 있다.
실시 예에 따른 반도체 소자는, 상기 제1 반사층과 상기 제2 반사층 사이에 배치된 제3 반사층을 더 포함하고, 상기 오믹접촉층은 상기 발광구조물과 상기 제3 반사층 사이에 배치되며, 상기 발광구조물의 상부 면과 상기 제3 반사층의 하부 면이 직접 접촉되는 제3 컨택홀을 제공할 수 있다.
실시 예에 의하면, 상기 제3 반사층은 상기 제1 본딩패드와 상기 제2 본딩패드 사이에 배치될 수 있다.
실시 예에 의하면, 반도체 소자의 상부 방향에서 보았을 때, 상기 제1 본딩패드의 면적과 상기 제2 본딩패드의 면적의 합은, 상기 제1 본딩패드와 상기 제2 본딩패드가 배치된 상기 반도체 소자의 상부 면 전체 면적의 60%에 비해 같거나 작고, 상기 제3 반사층의 면적은 상기 반도체 소자의 상부 면 전체 면적의 10% 이상이고 25% 이하로 제공되고, 상기 제1 본딩패드와 상기 제2 본딩패드 사이에 제공된 제1 영역을 통해서는 상기 발광구조물에서 생성된 빛이 투과되어 방출되지 않고, 상기 반도체 소자의 장축 방향에 배치된 측면과 이웃하는 상기 제1 본딩패드 또는 상기 제2 본딩패드 사이에 제공된 제2 영역, 상기 반도체 소자의 단축 방향에 배치된 측면과 이웃하는 상기 제1 본딩패드 또는 상기 제2 본딩패드 사이에 제공된 제3 영역에서, 상기 발광구조물에서 생성된 빛이 투과되어 방출될 수 있다.
실시 예에 의하면, 상기 반도체 소자의 상부 방향에서 보았을 때, 상기 제1 본딩패드의 면적과 상기 제2 본딩패드의 면적의 합은 상기 반도체 소자의 전체 면적의 30%에 비해 같거나 크게 제공될 수 있다.
실시 예에 의하면, 상기 제1 본딩패드, 상기 제2 본딩패드, 상기 제3 반사층이 배치된 상기 반도체 소자의 상부 면의 20% 이상 면적에서 상기 발광구조물에서 생성된 빛이 투과되어 방출될 수 있다.
실시 예에 의하면, 상기 발광구조물에서 생성된 빛이 상기 반도체 소자의 상부 면, 하부 면, 4 개의 측면 방향으로 투과되어 방출될 수 있다.
실시 예에 의하면, 상기 제1 반사층은 상기 제1 도전형 반도체층과 상기 제1 본딩패드를 전기적으로 연결시키는 제1 개구부가 제공된 절연성 반사층이고, 상기 제2 반사층은 상기 제2 도전형 반도체층과 상기 제2 본딩패드를 전기적으로 연결시키는 제2 개구부가 제공된 절연성 반사층으로 제공될 수 있다.
실시 예에 의하면, 상기 제1 반사층과 상기 제2 반사층 중에서 적어도 하나는 상기 발광구조물 위에 배치된 DBR층과 상기 DBR층 위에 배치된 ODR층을 포함할 수 있다.
실시 예에 의하면, 상기 DBR층은 복수의 절연층을 포함하고 상기 ODR층은 금속층을 포함할 수 있다.
실시 예에 의하면, 상기 제1 컨택홀은 수 마이크로 미터 내지 수십 마이크로 미터의 직경으로 제공될 수 있다.
실시 예에 따른 반도체 소자는, 상기 오믹접촉층과 상기 제1 반사층 사이에 배치된 제1 보호층을 더 포함하고, 상기 보호층은 상기 제1 컨택홀에 수직 방향으로 중첩되어 제공된 제4 컨택홀을 포함할 수 있다.
실시 예에 따른 반도체 소자는, 상기 제3 반사층 위에 배치되며, 상기 제3 반사층과 열적으로 연결되고 전기적으로 절연된 제3 본딩패드를 포함할 수 있다.
실시 예에 따른 반도체 소자 패키지는, 제1 패키지 전극과 제2 패키지 전극을 포함하는 패키지 몸체; 상기 패키지 몸체에 배치된 반도체 소자를 포함하고, 상기 반도체 소자는, 제1 도전형 반도체층, 제2 도전형 반도체층, 상기 제1 도전형 반도체층과 상기 제2 도전형 반도체층 사이에 배치된 활성층을 포함하는 발광구조물; 상기 제1 도전형 반도체층 위에 배치되며, 상기 제1 도전형 반도체층과 전기적으로 연결된 제1 전극; 상기 제2 도전형 반도체층 위에 배치되며, 상기 제2 도전형 반도체층과 전기적으로 연결된 제2 전극; 상기 제1 전극과 상기 제2 전극 위에 배치되며, 상기 제1 전극과 전기적으로 연결된 제1 본딩패드; 상기 제1 전극과 상기 제2 전극 위에 배치되며, 상기 제1 본딩패드와 이격되어 배치되고, 상기 제2 전극과 전기적으로 연결된 제2 본딩패드; 상기 발광구조물과 상기 제1 본딩패드 사이에 배치된 제1 반사층; 상기 발광구조물과 상기 제2 본딩패드 사이에 배치된 제2 반사층; 상기 발광구조물과 상기 제1 반사층 사이에 배치되며, 제1 컨택홀을 제공하는 오믹접촉층; 을 포함하고, 상기 발광구조물의 상부 면과 상기 제1 반사층의 하부 면이 상기 제1 컨택홀을 통해 접촉되며, 상기 반도체 소자의 상기 제1 본딩패드는 상기 제1 패키지 전극에 전기적으로 연결되고, 상기 반도체 소자의 상기 제2 본딩패드는 상기 제2 패키지 전극에 전기적으로 연결될 수 있다.
실시 예에 따른 반도체 소자, 반도체 소자 제조방법, 반도체 소자 패키지에 의하면, 광 추출 효율, 각 계면의 접착 특성 및 전기적 특성을 향상시킬 수 있는 장점이 있다.
실시 예는 따른 반도체 소자, 반도체 소자 제조방법, 반도체 소자 패키지에 의하면, 반도체 소자로부터 방출되는 빛에 의하여 패키지 몸체가 열화되는 것을 방지할 수 있는 장점이 있다.
실시 예에 따른 반도체 소자, 반도체 소자 제조방법, 반도체 소자 패키지에 의하면, 패키지 전극과 반도체 소자 간의 본딩 결합력을 향상시킬 수 있는 장점이 있다.
실시 예에 따른 반도체 소자, 반도체 소자 제조방법, 반도체 소자 패키지에 의하면, 전류 집중 현상이 발생되는 것을 방지하여 신뢰성을 향상시킬 수 있는 장점이 있다.
실시 예에 따른 반도체 소자, 반도체 소자 제조방법, 반도체 소자 패키지에 의하면, 플립칩 본딩 방식에 적합하도록 전극, 반사층 및 본딩패드를 배치하여 본딩 공정을 용이하게 수행하고 방출되는 빛의 투과율 및 반사율을 높여 광 추출 효율을 향상시킬 수 있는 장점이 있다.
도 1은 본 발명의 실시 예에 따른 반도체 소자를 나타낸 평면도이다.
도 2는 도 1에 도시된 반도체 소자의 A-A 선에 다른 단면도이다.
도 3a 및 도 3b는 본 발명의 실시 예에 따른 반도체 소자 제조방법에 의하여 반도체층이 형성된 단계를 설명하는 도면이다.
도 4a 및 도 4b는 본 발명의 실시 예에 따른 반도체 소자 제조방법에 의하여 오믹접촉층이 형성된 단계를 설명하는 도면이다.
도 5a 및 도 5b는 본 발명의 실시 예에 따른 반도체 소자 제조방법에 의하여 반사층이 형성된 단계를 설명하는 도면이다.
도 6a 및 도 6b는 본 발명의 실시 예에 따른 반도체 소자 제조방법에 의하여 제1 전극과 제2 전극이 형성된 단계를 설명하는 도면이다.
도 7a 및 도 7b는 본 발명의 실시 예에 따른 반도체 소자 제조방법에 의하여 보호층이 형성된 단계를 설명하는 도면이다.
도 8a 및 도 8b는 본 발명의 실시 예에 따른 반도체 소자 제조방법에 의하여 제1 본딩패드와 제2 본딩패드가 형성된 단계를 설명하는 도면이다.
도 9는 본 발명의 실시 예에 따른 반도체 소자의 다른 예를 나타낸 평면도이다.
도 10은 도 9에 도시된 반도체 소자의 B-B 라인에 따른 단면도이다.
도 11a 및 도 11b는 본 발명의 실시 예에 따른 반도체 소자 제조방법에 의하여 반도체층이 형성된 단계를 설명하는 도면이다.
도 12a 및 도 12b는 본 발명의 실시 예에 따른 반도체 소자 제조방법에 의하여 오믹접촉층이 형성된 단계를 설명하는 도면이다.
도 13a 및 도 13b는 본 발명의 실시 예에 따른 반도체 소자 제조방법에 의하여 제1 보호층이 형성된 단계를 설명하는 도면이다.
도 14a 및 도 14b는 본 발명의 실시 예에 따른 반도체 소자 제조방법에 의하여 제1 전극과 제2 전극이 형성된 단계를 설명하는 도면이다.
도 15a 및 도 15b는 본 발명의 실시 예에 따른 반도체 소자 제조방법에 의하여 제2 보호층이 형성된 단계를 설명하는 도면이다.
도 16a 및 도 16b는 본 발명의 실시 예에 따른 반도체 소자 제조방법에 의하여 반사층이 형성된 단계를 설명하는 도면이다.
도 17a 및 도 17b는 본 발명의 실시 예에 따른 반도체 소자 제조방법에 의하여 제1 본딩패드와 제2 본딩패드가 형성된 단계를 설명하는 도면이다.
도 18은 본 발명의 실시 예에 따른 반도체 소자의 또 다른 예를 나타낸 단면도이다.
도 19는 본 발명의 실시 예에 따른 반도체 소자 패키지를 나타낸 도면이다.
도 20은 본 발명의 실시 예에 따른 반도체 소자에 적용된 하이브리드 반사층의 예를 나타낸 도면이다.
도 21은 본 발명의 실시 예에 따른 반도체 소자에 적용된 하이브리드 반사층의 특성을 설명하는 그래프이다.
도 22는 본 발명의 실시 예에 따른 조명장치를 나타낸 도면이다.
이하 실시 예를 첨부된 도면을 참조하여 설명한다. 실시 예의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "상/위(on/over)"에 또는 "아래(under)"에 형성되는 것으로 기재되는 경우에 있어, "상/위(on/over)"와 "아래(under)"는 "직접(directly)" 또는 "다른 층을 개재하여 (indirectly)" 형성되는 것을 모두 포함한다. 또한 각 층의 상/위 또는 아래에 대한 기준은 도면을 기준으로 설명하나 실시 예가 이에 한정되는 것은 아니다.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예에 따른 반도체 소자 및 반도체 소자 제조방법, 반도체 소자 패키지에 대해 상세히 설명하도록 한다.
먼저, 도 1 및 도 2를 참조하여 본 발명의 실시 예에 따른 반도체 소자를 설명하기로 한다. 도 1은 본 발명의 실시 예에 따른 반도체 소자를 나타낸 평면도이고, 도 2는 도 1에 도시된 반도체 소자의 A-A 선에 따른 단면도이다.
한편, 이해를 돕기 위해, 도 1을 도시함에 있어, 제1 본딩패드(171)와 제2 본딩패드(172) 아래에 배치되지만, 상기 제1 본딩패드(171)에 전기적으로 연결된 제1 전극(141)과 상기 제2 본딩패드(172)에 전기적으로 연결된 제2 전극(142)이 보일 수 있도록 도시되었다.
실시 예에 따른 반도체 소자(100)는, 도 1 및 도 2에 도시된 바와 같이, 기판(105) 위에 배치된 발광구조물(110)을 포함할 수 있다.
상기 기판(105)은 사파이어 기판(Al2O3), SiC, GaAs, GaN, ZnO, Si, GaP, InP, Ge을 포함하는 그룹 중에서 선택될 수 있다. 예로서, 상기 기판(105)은 상부 면에 요철 패턴이 형성된 PSS(Patterned Sapphire Substrate)로 제공될 수 있다.
상기 발광구조물(110)은 제1 도전형 반도체층(111), 활성층(112), 제2 도전형 반도체층(113)을 포함할 수 있다. 상기 활성층(112)은 상기 제1 도전형 반도체층(111)과 상기 제2 도전형 반도체층(113) 사이에 배치될 수 있다. 예로서, 상기 제1 도전형 반도체층(111) 위에 상기 활성층(112)이 배치되고, 상기 활성층(112) 위에 상기 제2 도전형 반도체층(113)이 배치될 수 있다.
실시 예에 의하면, 상기 제1 도전형 반도체층(111)은 n형 반도체층으로 제공되고, 상기 제2 도전형 반도체층(113)은 p형 반도체층으로 제공될 수 있다. 물론, 다른 실시 예에 의하면, 상기 제1 도전형 반도체층(111)이 p형 반도체층으로 제공되고, 상기 제2 도전형 반도체층(113)이 n형 반도체층으로 제공될 수도 있다.
이하에서는 설명의 편의를 위해 상기 제1 도전형 반도체층(111)이 n형 반도체층으로 제공되고 상기 제2 도전형 반도체층(113)이 p형 반도체층으로 제공된 경우를 기준으로 설명하기로 한다.
또한, 이상의 설명에서는 상기 기판(105) 위에 상기 제1 도전형 반도체층(111)이 접촉되어 배치된 경우를 기준으로 설명되었다. 그러나, 상기 제1 도전형 반도체층(111)과 상기 기판(105) 사이에 버퍼층이 더 배치될 수도 있다. 예로서, 버퍼층은 상기 기판(105)과 상기 발광구조물(110) 간의 격자 상수 차이를 줄여 주고 결정성을 향상시키는 기능을 제공할 수 있다.
상기 발광구조물(110)은 화합물 반도체로 제공될 수 있다. 상기 발광구조물(110)은 예로서 2족-6족 또는 3족-5족 화합물 반도체로 제공될 수 있다. 예로서, 상기 발광구조물(110)은 알루미늄(Al), 갈륨(Ga), 인듐(In), 인(P), 비소(As), 질소(N)로부터 선택된 적어도 두 개 이상의 원소를 포함하여 제공될 수 있다.
상기 제1 도전형 반도체층(111)은, 예로서 2족-6족 화합물 반도체 또는 3족-5족 화합물 반도체로 제공될 수 있다. 예를 들어, 상기 제1 도전형 반도체층(111)은 InxAlyGa1-x-yN(0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료 또는 (AlxGa1 -x)yIn1-yP(0≤x≤1, 0≤y≤1)의 조성식을 갖는 반도체 재료로 제공될 수 있다. 예를 들어 상기 제1 도전형 반도체층(111)은 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP, AlInP, GaInP 등을 포함하는 그룹 중에서 선택될 수 있으며, Si, Ge, Sn, Se, Te 등을 포함하는 그룹 중에서 선택된 n형 도펀트가 도핑될 수 있다.
상기 활성층(112)은, 예로서 2족-6족 화합물 반도체 또는 3족-5족 화합물 반도체로 제공될 수 있다. 예를 들어, 상기 활성층(112)은 InxAlyGa1 -x- yN(0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료 또는 (AlxGa1 -x)yIn1 - yP(0≤x≤1, 0≤y≤1)의 조성식을 갖는 반도체 재료로 제공될 수 있다. 예로서, 상기 활성층(112)은 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP, AlInP, GaInP 등을 포함하는 그룹 중에서 선택될 수 있다. 예로서, 상기 활성층(112)은 다중 우물 구조로 제공될 수 있으며, 복수의 장벽층과 복수의 우물층을 포함할 수 있다.
상기 제2 도전형 반도체층(113)은, 예로서 2족-6족 화합물 반도체 또는 3족-5족 화합물 반도체로 제공될 수 있다. 예를 들어, 상기 제2 도전형 반도체층(113)은 InxAlyGa1-x-yN(0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료 또는 (AlxGa1 -x)yIn1-yP(0≤x≤1, 0≤y≤1)의 조성식을 갖는 반도체 재료로 제공될 수 있다. 예를 들어 상기 제2 도전형 반도체층(113)은 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP, AlInP, GaInP 등을 포함하는 그룹 중에서 선택될 수 있으며, Mg, Zn, Ca, Sr, Ba 등을 포함하는 그룹 중에서 선택된 p형 도펀트가 도핑될 수 있다.
실시 예에 따른 반도체 소자(100)는, 도 2에 도시된 바와 같이, 오믹접촉층(130)을 포함할 수 있다. 상기 오믹접촉층(130)은 전류 확산을 향상시켜 광출력을 증가시킬 수 있다. 상기 오믹접촉층(130)의 배치 위치 및 형상에 대해서는 실시 예에 따른 반도체 소자 제조방법을 설명하면서 더 살펴 보기로 한다.
예로서, 상기 오믹접촉층(130)은 금속, 금속 산화물, 금속 질화물을 포함하는 그룹 중에서 선택된 적어도 하나를 포함할 수 있다. 상기 오믹접촉층(130)은 투광성의 물질을 포함할 수 있다.
상기 오믹접촉층(130)은, 예를 들어 ITO(indium tin oxide), IZO(indium zinc oxide), IZON(IZO nitride), IZTO (indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IrOx, RuOx, RuOx/ITO, Ni/IrOx/Au, Ni/IrOx/Au/ITO, Pt, Ni, Au, Rh, Pd를 포함하는 그룹 중에서 선택된 적어도 하나를 포함할 수 있다.
실시 예에 따른 반도체 소자(100)는, 도 1 및 도 2에 도시된 바와 같이, 반사층(160)을 포함할 수 있다. 상기 반사층(160)은 제1 반사층(161), 제2 반사층(162), 제3 반사층(163)을 포함할 수 있다. 상기 반사층(160)은 상기 오믹접촉층(130) 위에 배치될 수 있다.
상기 제2 반사층(162)은 상기 오믹접촉층(130)을 노출시키는 제1 개구부(h1)를 포함할 수 있다. 상기 제2 반사층(162)은 상기 오믹접촉층(130) 위에 배치된 복수의 제1 개구부(h1)를 포함할 수 있다.
상기 제1 반사층(161)은 상기 제1 도전형 반도체층(111)의 상부 면을 노출시키는 복수의 제2 개구부(h2)를 포함할 수 있다.
상기 제3 반사층(163)은 상기 제1 반사층(161)과 상기 제2 반사층(162) 사이에 배치될 수 있다. 예로서, 상기 제3 반사층(163)은 상기 제1 반사층(161)과 연결될 수 있다. 또한, 상기 제3 반사층(163)은 상기 제2 반사층(162)과 연결될 수 있다. 상기 제3 반사층(163)은 상기 제1 반사층(161)과 상기 제2 반사층(162)에 물리적으로 직접 접촉되어 배치될 수 있다.
실시 예에 따른 상기 반사층(160)은 상기 오믹접촉층(130)에 제공된 복수의 컨택홀을 통하여 상기 제2 도전형 반도체층(113)에 접촉될 수 있다. 상기 반사층(160)은 상기 오믹접촉층(130)에 제공된 복수의 컨택홀을 통하여 상기 제2 도전형 반도체층(113)의 상부 면에 물리적으로 접촉될 수 있다.
실시 예에 따른 오믹접촉층(130)의 형상 및 상기 반사층(160)의 형상은 실시 예에 따른 반도체 소자 제조방법을 설명하면서 더 살펴 보기로 한다.
상기 반사층(160)은 절연성 반사층으로 제공될 수 있다. 예로서, 상기 반사층(160)은 DBR(Distributed Bragg Reflector)층으로 제공될 수 있다. 또한, 상기 반사층(160)은 ODR(Omni Directional Reflector)층으로 제공될 수 있다. 또한, 상기 반사층(160)은 DBR층과 ODR층이 적층되어 제공될 수도 있다.
실시 예에 따른 반도체 소자(100)는, 도 1 및 도 2에 도시된 바와 같이, 제1 전극(141)과 제2 전극(142)을 포함할 수 있다.
상기 제1 전극(141)은 상기 제2 개구부(h2) 내부에서 상기 제1 도전형 반도체층(111)과 전기적으로 연결될 수 있다. 상기 제1 전극(141)은 상기 제1 도전형 반도체층(111) 위에 배치될 수 있다. 예로서, 실시 예에 따른 반도체 소자(100)에 의하면, 상기 제1 전극(141)은 상기 제2 도전형 반도체층(113), 상기 활성층(112)을 관통하여 제1 도전형 반도체층(111)의 일부 영역까지 배치되는 리세스 내에서 상기 제1 도전형 반도체층(111)의 상면에 배치될 수 있다.
상기 제1 전극(141)은 상기 제1 반사층(161)에 제공된 제2 개구부(h2)를 통하여 상기 제1 도전형 반도체층(111)의 상면에 전기적으로 연결될 수 있다. 상기 제2 개구부(h2)와 상기 리세스는 수직으로 중첩할 수 있고 예로서, 상기 제1 전극(141)은, 도 1 및 도 2에 도시된 바와 같이, 복수의 리세스 영역에서 상기 제1 도전형 반도체층(111)의 상면에 직접 접촉될 수 있다.
상기 제2 개구부(h2)의 측면과 상기 리세스의 측면은 서로 다른 경사각을 가질 수 있다. 상기 제2 개구부(h2)의 측면과 상기 리세스의 바닥면이 이루는 경사각은 상기 리세스의 측면과 상기 리세스의 바닥면이 이루는 경사각과 상이할 수 있다. 상기 제1 반사층(161)이 상기 리세스 내에 배치되는 경우, 상기 제1 반사층(161)이 배치되기 위한 공정에서 Step-coverage 특성으로 인해, 상기 리세스의 측면과 상기 리세스의 바닥면이 이루는 경사각과 상기 제2 개구부(h2)의 측면과 상기 리세스의 바닥면이 이루는 경사각이 서로 상이할 수 있다. 따라서 상기 리세스의 하부에 배치되는 제1 반사층(161)의 수평 방향의 폭과 상기 리세스의 상부에 배치되는 제1 반사층(161)의 수평 방향의 폭이 서로 상이할 수 있다. 상기 리세스 하부에 배치되는 제1 반사층(161)의 수평 방향의 폭과 상기 리세스 상부에 배치되는 제1 반사층(161)의 수평 방향의 폭이 서로 상이함에 따라 상기 반도체 소자의 전기적 신뢰성이 개선되고, 제1 반사층(161)에 의한 광학적 특성이 개선될 수 있다.
상기 제2 전극(142)은 상기 제2 도전형 반도체층(113)에 전기적으로 연결될 수 있다. 상기 제2 전극(142)은 상기 제2 도전형 반도체층(113) 위에 배치될 수 있다. 실시 예에 의하면, 상기 제2 전극(142)과 상기 제2 도전형 반도체층(113) 사이에 상기 오믹접촉층(130)이 배치될 수 있다.
상기 제2 전극(142)은 상기 제2 반사층(162)에 제공된 제1 개구부(h1)를 통하여 상기 제2 도전형 반도체층(113)과 전기적으로 연결될 수 있다. 예로서, 상기 제2 전극(142)은, 도 1 및 도 2에 도시된 바와 같이, 복수의 P 영역에서 상기 오믹접촉층(130)을 통하여 상기 제2 도전형 반도체층(113)에 전기적으로 연결될 수 있다.
상기 제2 전극(142)은, 도 1 및 도 2에 도시된 바와 같이, 복수의 P 영역에서 상기 제2 반사층(162)에 제공된 복수의 제1 개구부(h1)를 통하여 상기 오믹접촉층(130)의 상면에 직접 접촉될 수 있다.
실시 예에 의하면, 도 1 및 도 2에 도시된 바와 같이, 상기 제1 전극(141)과 상기 제2 전극(142)은 서로 극성을 가질 수 있고, 서로 이격되어 배치될 수 있다.
상기 제1 전극(141)은 예로서 복수의 라인 형상으로 제공될 수 있다. 또한, 상기 제2 전극(142)은 예로서 복수의 라인 형상으로 제공될 수 있다. 상기 제1 전극(141)은 이웃된 복수의 제2 전극(142) 사이에 배치될 수 있다. 상기 제2 전극(142)은 이웃된 복수의 제1 전극(141) 사이에 배치될 수 있다.
상기 제1 전극(141)과 상기 제2 전극(142)이 서로 다른 극성으로 구성되는 경우, 서로 다른 개수의 전극으로 배치될 수 있다. 예를 들어 상기 제1 전극(141)이 n 전극으로, 상기 제2 전극(142)이 p 전극으로 구성되는 경우 상기 제1 전극(141)보다 상기 제2 전극(142)의 개수가 더 많을 수 있다. 상기 제2 도전형 반도체층(113)과 상기 제1 도전형 반도체층(111)의 전기 전도도 및/또는 저항이 서로 다른 경우, 상기 제1 전극(141)과 상기 제2 전극(142)에 의해 상기 발광구조물(110)로 주입되는 전자와 정공의 균형을 맞출 수 있고 따라서 상기 반도체 소자의 광학적 특성이 개선될 수 있다.
상기 제1 전극(141)과 상기 제2 전극(142)은 단층 또는 다층 구조로 형성될 수 있다. 예를 들어, 상기 제1 전극(141)과 상기 제2 전극(142)은 오믹 전극일 수 있다. 예를 들어, 상기 제1 전극(141)과 상기 제2 전극(142)은 ZnO, IrOx, RuOx, NiO, RuOx/ITO, Ni/IrOx/Au, 및 Ni/IrOx/Au/ITO, Ag, Ni, Cr, Ti, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf 중 적어도 하나 또는 이들 중 2개 이상의 물질의 합금일 수 있다.
실시 예에 따른 반도체 소자(100)는, 도 1 및 도 2에 도시된 바와 같이, 보호층(150)을 포함할 수 있다.
상기 보호층(150)은 상기 제2 전극(142)을 노출시키는 복수의 제3 개구부(h3)를 포함할 수 있다. 상기 복수의 제3 개구부(h3)는 상기 제2 전극(142)에 제공된 복수의 PB 영역에 대응되어 배치될 수 있다.
또한, 상기 보호층(150)은 상기 제1 전극(141)을 노출시키는 복수의 제4 개구부(h4)를 포함할 수 있다. 상기 복수의 제4 개구부(h4)는 상기 제1 전극(142)에 제공된 복수의 NB 영역에 대응되어 배치될 수 있다.
상기 보호층(150)은 상기 반사층(160) 위에 배치될 수 있다. 상기 보호층(150)은 상기 제1 반사층(161), 상기 제2 반사층(162), 상기 제3 반사층(163) 위에 배치될 수 있다.
예로서, 상기 보호층(150)은 절연물질로 제공될 수 있다. 예를 들어, 상기 보호층(150)은 SixOy, SiOxNy, SixNy, AlxOy 를 포함하는 그룹 중에서 선택된 적어도 하나의 물질로 형성될 수 있다.
실시 예에 따른 반도체 소자(100)는, 도 1 및 도 2에 도시된 바와 같이, 상기 보호층(150) 위에 배치된 제1 본딩패드(171)와 제2 본딩패드(172)를 포함할 수 있다.
상기 제1 본딩패드(171)는 상기 제1 반사층(161) 위에 배치될 수 있다. 또한, 상기 제2 본딩패드(172)는 상기 제2 반사층(162) 위에 배치될 수 있다. 상기 제2 본딩패드(172)는 상기 제1 본딩패드(171)와 이격되어 배치될 수 있다.
상기 제1 본딩패드(171)는 복수의 NB 영역에서 상기 보호층(150)에 제공된 복수의 상기 제4 개구부(h4)를 통하여 상기 제1 전극(141)의 상부 면에 접촉될 수 있다. 상기 복수의 NB 영역은 상기 제2 개구부(h2)와 수직으로 어긋나도록 배치될 수 있다. 상기 복수의 NB 영역과 상기 제2 개구부(h2)가 서로 수직으로 어긋나는 경우, 상기 제1 본딩패드(171)로 주입되는 전류가 상기 제1 전극(141)의 수평 방향으로 골고루 퍼질 수 있고, 따라서 상기 복수의 NB 영역에서 전류가 골고루 주입될 수 있다.
또한, 상기 제2 본딩패드(172)는 복수의 PB 영역에서 상기 보호층(150)에 제공된 복수의 상기 제3 개구부(h3)를 통하여 상기 제2 전극(142)의 상부 면에 접촉될 수 있다. 상기 복수의 PB 영역과 상기 복수의 제1 개구부(h1)가 수직으로 중첩되지 않도록 하는 경우 상기 제2 본딩패드(172)로 주입되는 전류가 상기 제2 전극(142)의 수평 방향으로 골고루 퍼질 수 있고, 따라서 상기 복수의 PB 영역에서 전류가 골고루 주입될 수 있다.
이와 같이 실시 예에 따른 반도체 소자(100)에 의하면, 상기 제1 본딩패드(171)와 상기 제1 전극(141)은 상기 복수의 제4 개구부(h4) 영역에서 접촉될 수 있다. 또한, 상기 제2 본딩패드(172)와 상기 제2 전극(142)이 복수의 영역에서 접촉될 수 있다. 이에 따라, 실시 예에 의하면, 복수의 영역을 통해 전원이 공급될 수 있으므로, 접촉 면적 증가 및 접촉 영역의 분산에 따라 전류 분산 효과가 발생되고 동작전압이 감소될 수 있는 장점이 있다.
또한, 실시 예에 따른 반도체 소자(100)에 의하면, 도 2에 도시된 바와 같이, 상기 제1 반사층(161)이 상기 제1 전극(141) 아래에 배치되며, 상기 제2 반사층(162)이 상기 제2 전극(142) 아래에 배치된다. 이에 따라, 상기 제1 반사층(161)과 상기 제2 반사층(162)은 상기 발광구조물(110)의 활성층(112)에서 발광되는 빛을 반사시켜 제1 전극(141)과 제2 전극(142)에서 광 흡수가 발생되는 것을 최소화하여 광도(Po)를 향상시킬 수 있다.
예를 들어, 상기 제1 반사층(161)과 상기 제2 반사층(162)은 절연성 재료로 이루어지되, 상기 활성층(114)에서 방출된 빛의 반사를 위하여 반사율이 높은 재료, 예를 들면 DBR 구조를 이룰 수 있다.
상기 제1 반사층(161)과 상기 제2 반사층(162)은 굴절률이 다른 물질이 서로 반복하여 배치된 DBR 구조를 이룰 수 있다. 예를 들어, 상기 제1 반사층(161)과 상기 제2 반사층(162)은 TiO2, SiO2, Ta2O5, HfO2 중 적어도 하나 이상을 포함하는 단층 또는 적층 구조로 배치될 수 있다.
또한, 다른 실시 예에 의하면, 이에 한정하지 않고, 상기 제1 반사층(161)과 상기 제2 반사층(162)은 상기 활성층(112)에서 발광하는 빛의 파장에 따라 상기 활성층(112)에서 발광하는 빛에 대한 반사도를 조절할 수 있도록 자유롭게 선택될 수 있다.
또한, 다른 실시 예에 의하면, 상기 제1 반사층(161)과 상기 제2 반사층(162)은 ODR층으로 제공될 수도 있다. 또 다른 실시 예에 의하면, 상기 제1 반사층(161)과 상기 제2 반사층(162)은 DBR층과 ODR층이 적층된 일종의 하이브리드(hybrid) 형태로 제공될 수도 있다.
상기 제1 반사층(161) 또는 상기 제2 반사층(162)이 DBR층과 ODR층을 포함하는 하이브리드 형태로 제공되는 경우의 특성에 대해서는 뒤에서 더 살펴 보기로 한다.
실시 예에 따른 반도체 소자는 플립칩 본딩 방식으로 외부 전원에 연결될 수 있다. 예로서, 반도체 소자 패키지를 제조함에 있어, 상기 제1 본딩패드(171)의 상부 면과 상기 제2 본딩패드(172)의 상부 면이 서브 마운트, 리드 프레임, 또는 회로기판 등에 부착되도록 배치될 수 있다.
예를 들어, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)는 Au, AuTi 등으로 형성됨으로써 실장공장이 안정적으로 진행될 수 있다. 또한 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)는 Ti, Al, In, Ir, Ta, Pd, Co, Cr, Mg, Zn, Ni, Si, Ge, Ag, Ag alloy, Au, Hf, Pt, Ru, Rh, ZnO, IrOx, RuOx, NiO, RuOx/ITO, Ni/IrOx/Au, 및 Ni/IrOx/Au/ITO 등 중에서 하나 이상의 물질 또는 합금을 이용하여 단층 또는 다층으로 형성될 수 있다.
실시 예에 따른 반도체 소자가 플립칩 본딩 방식으로 실장되어 반도체 소자 패키지로 구현되는 경우, 상기 발광구조물(110)에서 제공되는 빛은 상기 기판(105)을 통하여 방출될 수 있다. 상기 발광구조물(110)에서 방출되는 빛은 상기 제1 반사층(161)과 상기 제2 반사층(162)에서 반사되어 상기 기판(105) 방향으로 방출될 수 있다.
또한, 상기 발광구조물(110)에서 방출되는 빛은 상기 발광구조물(110)의 측면 방향으로도 방출될 수 있다. 또한, 상기 발광구조물(110)에서 방출되는 빛은, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)가 배치된 면 중에서, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)가 제공되지 않은 영역을 통하여 외부로 방출될 수 있다.
구체적으로, 상기 발광구조물(110)에서 방출되는 빛은, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)가 배치된 면 중에서, 상기 제1 반사층(161), 상기 제2 반사층(162), 상기 제3 반사층(163)이 제공되지 않은 영역을 통하여 외부로 방출될 수 있다.
이에 따라, 실시 예에 따른 반도체 소자(100)는 상기 발광구조물(110)을 둘러싼 6면 방향으로 빛을 방출할 수 있게 되며, 광도를 현저하게 향상시킬 수 있다.
또한, 실시 예에 따른 반도체 소자 및 반도체 소자 패키지에 의하면, 넓은 면적을 갖는 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)가 전원을 제공하는 회로기판에 직접 본딩될 수 있으므로 플립칩 본딩 공정이 쉽고 안정적으로 진행될 수 있다.
한편, 실시 예에 따른 반도체 소자에 의하면, 반도체 소자(100)의 상부 방향에서 보았을 때, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)의 면적의 합은, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)가 배치된 상기 반도체 소자(100)의 상부 면 전체 면적의 60%에 비해 같거나 작게 제공될 수 있다.
예로서, 상기 반도체 소자(100)의 상부 면 전체 면적은 상기 발광구조물(110)의 제1 도전형 반도체층(111)의 하부 면의 가로 길이 및 세로 길이에 의하여 정의되는 면적에 대응될 수 있다. 또한, 상기 반도체 소자(100)의 상부 면 전체 면적은 상기 기판(105)의 상부 면 또는 하부 면의 면적에 대응될 수 있다.
이와 같이, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)의 면적의 합이 상기 반도체 소자(100)의 전체 면적의 60%에 비해 같거나 작게 제공되도록 함으로써, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)가 배치된 면으로 방출되는 빛의 양이 증가될 수 있게 된다. 이에 따라, 실시 예에 의하면, 상기 반도체 소자(100)의 6면 방향으로 방출되는 빛의 양이 많아지게 되므로 광 추출 효율이 향상되고 광도(Po)가 증가될 수 있게 된다.
또한, 상기 반도체 소자의 상부 방향에서 보았을 때, 상기 제1 본딩패드(171)의 면적과 상기 제2 본딩패드(172)의 면적의 합은 상기 반도체 소자(100)의 전체 면적의 30%에 비해 같거나 크게 제공될 수 있다.
이와 같이, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)의 면적의 합이 상기 반도체 소자(100)의 전체 면적의 30%에 비해 같거나 크게 제공되도록 함으로써, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)를 통하여 안정적인 실장이 수행될 수 있고, 상기 반도체 소자(100)의 전기적인 특성을 확보할 수 있게 된다.
실시 예에 따른 반도체 소자(100)는, 광 추출 효율 및 본딩의 안정성 확보를 고려하여, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)의 면적의 합이 상기 반도체 소자(100)의 전체 면적의 30% 이상이고 60% 이하로 선택될 수 있다.
즉, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)의 면적의 합이 상기 반도체 소자(100)의 전체 면적의 30% 이상 내지 100% 이하인 경우, 상기 반도체 소자(100)의 전기적 특성을 확보하고, 반도체 소자 패키지에 실장되는 본딩력을 확보하여 안정적인 실장이 수행될 수 있다.
또한, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)의 면적의 합이 상기 반도체 소자(100)의 전체 면적의 0% 초과 내지 60% 이하인 경우, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)가 배치된 면으로 방출되는 광량이 증가하여 상기 반도체 소자(100)의 광추출 효율이 향상되고, 광도(Po)가 증가될 수 있다.
실시 예에서는 상기 반도체 소자(100)의 전기적 특성과 반도체 소자 패키지에 실장되는 본딩력을 확보하고, 광도를 증가시키기 위해, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)의 면적의 합이 상기 반도체 소자(100)의 전체 면적의 30% 이상 내지 60% 이하로 선택하였다.
또한, 실시 예에 따른 반도체 소자(100)에 의하면, 상기 제3 반사층(163)이 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172) 사이에 배치될 수 있다. 예로서, 상기 제3 반사층(163)의 상기 반도체 소자(100)의 장축 방향에 따른 길이는 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172) 사이의 간격에 대응되어 배치될 수 있다. 또한, 상기 제3 반사층(163)의 면적은 예로서 상기 반도체 소자(100)의 상부 면 전체의 10% 이상이고 25% 이하로 제공될 수 있다.
상기 제3 반사층(163)의 면적이 상기 반도체 소자(100)의 상부 면 전체의 10% 이상일 때, 상기 반도체 소자의 하부에 배치되는 패키지 몸체가 변색되거나 균열의 발생을 방지할 수 있고, 25% 이하일 경우 상기 반도체 소자의 6면으로 발광하도록 하는 광추출효율을 확보하기에 유리하다.
또한, 다른 실시 예에서는 이에 한정하지 않고 상기 광추출효율을 더 크게 확보하기 위해 상기 제3 반사층(163)의 면적을 상기 반도체 소자(100)의 상부 면 전체의 0% 초과 내지 10% 미만으로 배치할 수 있고, 상기 패키지 몸체에 변색 또는 균열의 발생을 방지하기 위해 상기 제3 반사층(163)의 면적을 상기 반도체 소자(100)의 상부 면 전체의 25% 초과 내지 100% 미만으로 배치할 수 있다.
이와 같이 실시 예에 따른 반도체 소자(100)에 의하면, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172) 사이에 제공된 제1 영역으로 상기 발광구조물(110)에서 생성된 빛이 투과되어 방출되지 않도록 제공될 수 있다. 이때, 상기 제1 영역은 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172) 사이의 간격에 대응되는 영역일 수 있다. 또한, 상기 제1 영역은 상기 제3 반사층(163)에 있어서 반도체 소자의 장축 방향으로 배치된 길이에 대응될 수 있다.
또한, 상기 반도체 소자(100)의 장축 방향에 배치된 측면과 이웃하는 상기 제1 본딩패드(171) 또는 상기 제2 본딩패드(172) 사이에 제공된 제2 영역으로 상기 발광구조물(110)에서 생성된 빛이 투과되어 방출될 수 있다.
또한, 상기 반도체 소자(100)의 단축 방향에 배치된 측면과 이웃하는 상기 제1 본딩패드(171) 또는 상기 제2 본딩패드(172) 사이에 제공된 제3 영역으로 상기 발광구조물에서 생성된 빛이 투과되어 방출될 수 있다.
실시 예에 의하면, 상기 제1 반사층(161)의 크기는 상기 제1 본딩패드(171)의 크기에 비하여 수 마이크로 미터 더 크게 제공될 수 있다. 예를 들어, 상기 제1 반사층(161)의 면적은 상기 제1 본딩패드(171)의 면적을 완전히 덮을 수 있을 정도의 크기로 제공될 수 있다. 공정 오차를 고려할 때, 상기 제1 반사층(161)의 한 변의 길이는 상기 제1 본딩패드(171)의 한 변의 길이에 비해 예로서 4 마이크로 미터 내지 10 마이크로 미터 정도 더 크게 제공될 수 있다.
또한, 상기 제2 반사층(162)의 크기는 상기 제2 본딩패드(172)의 크기에 비하여 수 마이크로 미터 더 크게 제공될 수 있다. 예를 들어, 상기 제2 반사층(162)의 면적은 상기 제2 본딩패드(172)의 면적을 완전히 덮을 수 있을 정도의 크기로 제공될 수 있다. 공정 오차를 고려할 때, 상기 제2 반사층(162)의 한 변의 길이는 상기 제2 본딩패드(172)의 한 변의 길이에 비해 예로서 4 마이크로 미터 내지 10 마이크로 미터 정도 더 크게 제공될 수 있다.
실시 예에 의하면, 상기 제1 반사층(161)과 상기 제2 반사층(162)에 의하여, 상기 발광구조물(110)로부터 방출되는 빛이 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)에 입사되지 않고 반사될 수 있게 된다. 이에 따라, 실시 예에 의하면, 상기 발광구조물(110)에서 생성되어 방출되는 빛이 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)에 입사되어 손실되는 것을 최소화할 수 있다.
또한, 실시 예에 따른 반도체 소자(100)에 의하면, 상기 제3 반사층(163)이 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172) 사이에 배치되므로, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172) 사이로 빛이 방출되는 것을 방지할 수 있다.
또한, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172) 사이의 최소 간격은 125 마이크로 미터에 비해 같거나 크게 제공될 수 있다. 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172) 사이의 최소 간격은 상기 반도체 소자(100)가 실장 되는 패키지 몸체의 제1 전극패드와 제2 전극패드 간의 간격을 고려하여 선택될 수 있다.
예로서, 패키지 몸체의 제1 전극패드와 제2 전극패드 간의 최소 간격이 최소 125 마이크로 미터로 제공될 수 있으며, 최대 200 마이크로 미터로 제공될 수 있다. 이때, 공정 오차를 고려하면, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172) 사이의 간격은 예로서 125 마이크로 미터 이상이고 300 마이크로 미터 이하로 제공될 수 있다.
또한, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172) 사이의 간격이 125 마이크로 미터보다 크게 배치되어야, 반도체 소자의 제1 본딩패드(171)와 제2 본딩패드(172) 사이에서 단락이 발생하지 않을 수 있도록 최소 공간이 확보될 수 있고, 광추출효율을 향상시키기 위한 발광 면적을 확보할 수 있어 상기 반도체 소자(100)의 광도(Po)가 증가될 수 있다.
또한, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172) 사이의 간격이 300 마이크로 미터 이하로 제공되어야 상기 반도체 소자 패키지의 제1 전극패드 및 제2 전극패드와 상기 반도체 소자의 제1 본딩패드(171) 및 제2 본딩패드(172)가 충분한 본딩력을 가지며 본딩될 수 있고, 상기 반도체 소자(100)의 전기적 특성이 확보될 수 있다.
상기 제1 본딩패드(171)와 상기 제2 본딩패드(172) 사이의 최소 간격은 광학적 특성을 확보하고, 공정 마진을 확보하기 위해 125 마이크로 미터보다 크게 배치되고, 전기적 특성과 본딩력에 의한 신뢰성을 확보하기 위해 300 마이크로 미터보다 작게 배치될 수 있다.
실시 예에서는 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172) 사이의 간격으로서, 125 마이크로 미터 이상 300 마이크로 이하를 예시하였다. 그러나, 이에 한정하지 않고, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172) 사이의 간격은, 반도체 소자 패키지의 전기적 특성 또는 신뢰성을 향상시키기 위해서 125 마이크로 미터보다 작게 배치될 수도 있고, 광학적 특성을 향상시키기 위해서 300 마이크로 미터보다 크게 배치될 수도 있다.
또한, 실시 예에 의하면, 상기 제1 반사층(161)과 상기 제2 반사층(162)에 의하여, 상기 발광구조물(110)로부터 방출되는 빛이 상기 제1 전극(141)과 상기 제2 전극(142)에 입사되지 않고 반사될 수 있게 된다. 이에 따라, 실시 예에 의하면, 상기 발광구조물(110)에서 생성되어 방출되는 빛이 상기 제1 전극(141)와 상기 제2 전극(142)에 입사되어 손실되는 것을 최소화할 수 있다.
앞에서 설명된 바와 같이, 실시 예에 따른 반도체 소자(100)는 예를 들어 플립칩 본딩 방식으로 실장되어 반도체 소자 패키지 형태로 제공될 수 있다. 이때, 반도체 소자(100)가 실장되는 패키지 몸체가 수지 등으로 제공되는 경우, 상기 반도체 소자(100)의 하부 영역에서, 상기 반도체 소자(100)로부터 방출되는 단파장의 강한 빛에 의하여 패키지 몸체가 변색되거나 균열이 발생될 수 있다.
그러나, 실시 예에 따른 반도체 소자(100)에 의하면 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)가 배치된 영역 사이로 빛이 방출되는 것을 방지할 수 있으므로, 상기 반도체 소자(100)의 하부 영역에 배치된 패키지 몸체가 변색되거나 균열되는 것을 방지할 수 있다.
실시 예에 의하면, 상기 제1 본딩패드(171), 상기 제2 본딩패드(172), 상기 제3 반사층(163)이 배치된 상기 반도체 소자(100)의 상부 면의 20% 이상 면적에서 상기 발광구조물(110)에서 생성된 빛이 투과되어 방출될 수 있다.
이에 따라, 실시 예에 의하면, 상기 반도체 소자(100)의 6면 방향으로 방출되는 빛의 양이 많아지게 되므로 광 추출 효율이 향상되고 광도(Po)가 증가될 수 있게 된다. 또한, 상기 반도체 소자(100)의 하부 면에 근접하게 배치된 패키지 몸체가 변색되거나 균열되는 것을 방지할 수 있게 된다.
또한, 실시 예예 따른 반도체 소자(100)에 의하면, 상기 오믹접촉층(130)에 복수의 컨택홀(C1, C2, C3)이 제공될 수 있다. 상기 오믹접촉층(130)에 제공된 복수의 컨택홀(C1, C2, C3)을 통하여 상기 제2 도전형 반도체층(113)과 상기 반사층(160)이 접착될 수 있다. 상기 반사층(160)이 상기 제2 도전형 반도체층(113)에 직접 접촉될 수 있게 됨으로써, 상기 반사층(160)이 상기 오믹접촉층(130)에 접촉되는 것에 비하여 접착력이 향상될 수 있게 된다.
상기 반사층(160)이 상기 오믹접촉층(130)에만 직접 접촉되는 경우, 상기 반사층(160)과 상기 오믹접촉층(130) 간의 결합력 또는 접착력이 약화될 수도 있다. 예를 들어, 절연층과 금속층이 결합되는 경우, 물질 상호 간의 결합력 또는 접착력이 약화될 수도 있다.
예로서, 상기 반사층(160)과 상기 오믹접촉층(130) 간의 결합력 또는 접착력이 약한 경우, 두 층 간에 박리가 발생될 수 있다. 이와 같이 상기 반사층(160)과 상기 오믹접촉층(130) 사이에 박리가 발생되면 반도체 소자(100)의 특성이 열화될 수 있으며, 또한 반도체 소자(100)의 신뢰성을 확보할 수 없게 된다.
그러나, 실시 예에 의하면, 상기 반사층(160)이 상기 제2 도전형 반도체층(113)에 직접 접촉될 수 있으므로, 상기 반사층(160), 상기 오믹접촉층(130), 상기 제2 도전형 반도체층(113) 간의 결합력 및 접착력이 안정적으로 제공될 수 있게 된다.
따라서, 실시 예에 의하면, 상기 반사층(160)과 상기 제2 도전형 반도체층(113) 간의 결합력이 안정적으로 제공될 수 있으므로, 상기 반사층(160)이 상기 오믹접촉층(130)으로부터 박리되는 것을 방지할 수 있게 된다. 또한, 상기 반사층(160)과 상기 제2 도전형 반도체층(113) 간의 결합력이 안정적으로 제공될 수 있으므로 반도체 소자(100)의 신뢰성을 향상시킬 수 있게 된다.
한편, 이상에서 설명된 바와 같이, 상기 오믹접촉층(130)에 복수의 컨택홀(C1, C2, C3)이 제공될 수 있다. 상기 활성층(112)으로부터 발광된 빛은 상기 오믹접촉층(130)에 제공된 복수의 컨택홀(C1, C2, C3)을 통해 상기 반사층(160)에 입사되어 반사될 수 있게 된다. 이에 따라, 상기 활성층(112)에서 생성된 빛이 상기 오믹접촉층(130)에 입사되어 손실되는 것을 감소시킬 수 있게되며 광 추출 효율이 향상될 수 있게 된다. 이에 따라, 실시 예에 따른 반도체 소자(100)에 의하면 광도가 향상될 수 있게 된다.
그러면, 첨부된 도면을 참조하여 실시 예에 따른 반도체 소자 제조방법을 설명하기로 한다. 실시 예에 따른 반도체 소자 제조방법을 설명함에 있어, 도 1 및 도 2를 참조하여 설명된 내용과 중복되는 사항에 대해서는 설명이 생략될 수 있다.
먼저, 실시 예에 따른 반도체 소자 제조방법에 의하면, 도 3a 및 도 3b에 도시된 바와 같이, 기판(105) 위에 발광구조물(110)이 형성될 수 있다. 도 3a는 실시 예에 따른 반도체 소자 제조방법에 따라 형성된 발광구조물(110)의 형상을 나타낸 평면도이고, 도 3b는 도 3a에 도시된 반도체 소자의 A-A 선에 따른 공정 단면도를 나타낸 것이다.
실시 예에 의하면, 상기 기판(105) 위에 발광구조물(110)이 형성될 수 있다. 예로서, 상기 기판(105) 위에 제1 도전형 반도체층(111), 활성층(112), 제2 도전형 반도체층(113)이 형성될 수 있다.
실시 예에 의하면, 메사 식각 공정을 통하여 상기 제1 도전형 반도체층(111)의 일부 영역이 노출되도록 형성될 수 있다. 상기 발광구조물(110)은 메사 식각에 의하여 상기 제1 도전형 반도체층(111)을 노출시키는 복수의 메사 개구부(M)를 포함할 수 있다. 예로서, 상기 메사 개구부(M)는 복수의 원 형상으로 제공될 수 있다. 또한, 상기 메사 개구부(M)는 리세스로 지칭될 수도 있다. 상기 메사 개구부(M)는 원 형상뿐만 아니라, 타원형 또는 다각형 등의 다양한 형상으로 제공될 수도 있다.
다음으로, 도 4a 및 도 4b에 도시된 바와 같이, 오믹접촉층(130)이 형성될 수 있다. 도 4a는 실시 예에 따른 반도체 소자 제조방법에 따라 형성된 오믹접촉층(130)의 형상을 나타낸 평면도이고, 도 4b는 도 4a에 도시된 반도체 소자의 A-A 선에 따른 공정 단면도를 나타낸 것이다.
실시 예에 의하면, 상기 제2 도전형 반도체층(113) 위에 상기 오믹접촉층(130)이 형성될 수 있다. 상기 오믹접촉층(130)은 상기 메사 개구부(M)에 대응되는 영역에 제공된 복수의 개구부(M1)를 포함할 수 있다.
예로서, 상기 개구부(M1)는 복수의 원 형상으로 제공될 수 있다. 상기 개구부(M1)는 원 형상뿐만 아니라, 타원형 또는 다각형 등의 다양한 형상으로 제공될 수도 있다.
상기 오믹접촉층(130)은 제1 영역(R1), 제2 영역(R2), 제3 영역(R3)을 포함할 수 있다. 상기 제1 영역(R1)과 상기 제2 영역(R2)은 서로 이격되어 배치될 수 있다. 또한, 상기 제3 영역(R3)은 상기 제1 영역(R1)과 상기 제2 영역(R2) 사이에 배치될 수 있다.
상기 제1 영역(R1)은 상기 발광구조물(110)의 메사 개구부(M)에 대응되는 영역에 제공된 복수의 개구부(M1)를 포함할 수 있다. 또한, 상기 제1 영역(R1)은 복수의 제1 컨택홀(C1)을 포함할 수 있다. 예로서, 상기 제1 컨택홀(C1)은 상기 개구부(M1) 주변에 복수로 제공될 수 있다.
상기 제2 영역(R2)은 상기 발광구조물(110)의 메사 개구부(M)에 대응되는 영역에 제공된 복수의 개구부(M1)를 포함할 수 있다. 또한, 상기 제2 영역(R2)은 복수의 제2 컨택홀(C2)을 포함할 수 있다. 예로서, 상기 제2 컨택홀(C2)은 상기 개구부(M1) 주변에 복수로 제공될 수 있다.
상기 제3 영역(R3)은 상기 발광구조물(110)의 메사 개구부(M)에 대응되는 영역에 제공된 복수의 개구부(M1)를 포함할 수 있다. 또한, 상기 제1 영역(R1)은 복수의 제1 컨택홀(C1)을 포함할 수 있다. 예로서, 상기 제1 컨택홀(C1)은 상기 개구부(M1) 주변에 복수로 제공될 수 있다.
실시 예에 의하면, 상기 제1 컨택홀(C1), 상기 제2 컨택홀(C2), 상기 제3 컨택홀(C3)은 수 마이크로 미터 내지 수십 마이크로 미터의 직경으로 제공될 수 있다. 상기 제1 컨택홀(C1), 상기 제2 컨택홀(C2), 상기 제3 컨택홀(C3)은 예로서 7 마이크로 미터 내지 20 마이크로 미터의 직경으로 제공될 수 있다.
상기 제1 컨택홀(C1), 상기 제2 컨택홀(C2), 상기 제3 컨택홀(C3)은 원 형상뿐만 아니라, 타원형 또는 다각형 등의 다양한 형상으로 제공될 수도 있다.
실시 예에 의하면, 상기 제1 컨택홀(C1), 상기 제2 컨택홀(C2), 상기 제3 컨택홀(C3)에 의하여 상기 오믹접촉층(130) 아래에 배치된 상기 제2 도전형 반도체층(113)이 노출될 수 있다.
상기 개구부(M1), 상기 제1 컨택홀(C1), 상기 제2 컨택홀(C2), 상기 제3 컨택홀(C3)의 기능에 대해서는 뒤에서 후속 공정을 설명하면서 더 살펴보기로 한다.
다음으로, 도 5a 및 도 5b에 도시된 바와 같이, 반사층(160)이 형성될 수 있다. 도 5a는 실시 예에 따른 반도체 소자 제조방법에 따라 형성된 반사층(160)의 형상을 나타낸 평면도이고, 도 5b는 도 5a에 도시된 반도체 소자의 A-A 선에 따른 공정 단면도를 나타낸 것이다.
상기 반사층(160)은 제1 반사층(161), 제2 반사층(162), 제3 반사층(163)을 포함할 수 있다. 상기 반사층(160)은 상기 오믹접촉층(130) 위에 배치될 수 있다. 상기 반사층(160)은 상기 제1 도전형 반도체층(111)과 상기 제2 도전형 반도체층(113) 위에 배치될 수 있다.
상기 제1 반사층(161)과 상기 제2 반사층(162)은 서로 이격되어 배치될 수 있다. 상기 제3 반사층(163)은 상기 제1 반사층(161)과 상기 제2 반사층(162) 사이에 배치될 수 있다.
상기 제1 반사층(161)은 상기 오믹접촉층(130)의 제1 영역(R1) 위에 배치될 수 있다. 상기 제1 반사층(161)은 상기 오믹접촉층(130)에 제공된 복수의 제1 컨택홀(C1) 위에 배치될 수 있다.
상기 제2 반사층(162)은 상기 오믹접촉층(130)의 제2 영역(R2) 위에 배치될 수 있다. 상기 제2 반사층(162)은 상기 오믹접촉층(130)에 제공된 복수의 제2 컨택홀(C2) 위에 배치될 수 있다.
상기 제3 반사층(163)은 상기 오믹접촉층(130)의 제3 영역(R3) 위에 배치될 수 있다. 상기 제3 반사층(163)은 상기 오믹접촉층(130)에 제공된 복수의 제3 컨택홀(C3) 위에 배치될 수 있다.
상기 제2 반사층(162)은 복수의 개구부를 포함할 수 있다. 예로서, 상기 제2 반사층(162)은 복수의 제1 개구부(h1)를 포함할 수 있다. 상기 복수의 제1 개구부(h1)를 통해 상기 오믹접촉층(130)이 노출될 수 있다.
또한, 상기 제1 반사층(161)은 복수의 제2 개구부(h2)를 포함할 수 있다. 상기 복수의 제2 개구부(h2)를 통해 상기 제1 도전형 반도체층(111)의 상부 면이 노출될 수 있다. 상기 복수의 제2 개구부(h2)는 상기 발광구조물(110)에 형성된 상기 복수의 메사 개구부(M) 영역에 대응되어 제공될 수 있다. 또한, 상기 복수의 제2 개구부(h2)는 상기 오믹접촉층(130)에 제공된 복수의 개구부(M1) 영역에 대응되어 제공될 수 있다.
한편, 실시 예에 의하면, 상기 제1 반사층(161)은 상기 오믹접촉층(130)의 제1 영역(R1) 위에 제공될 수 있다. 또한, 상기 제1 반사층(161)은 상기 오믹접촉층(130)에 제공된 상기 제1 컨택홀(C1)을 통하여 상기 제2 도전형 반도체층(113)에 접촉될 수 있다. 이에 따라, 상기 제1 반사층(161)과 상기 제2 도전형 반도체층(113) 간의 접착력이 향상될 수 있으며, 상기 제1 반사층(161)이 상기 오믹접촉층(130)으로부터 박리되는 것을 방지할 수 있게 된다.
또한, 실시 예에 의하면, 상기 제2 반사층(162)은 상기 오믹접촉층(130)의 제2 영역(R2) 위에 제공될 수 있다. 상기 제2 반사층(162)은 상기 오믹접촉층(130)에 제공된 상기 제2 컨택홀(C2)을 통하여 상기 제2 도전형 반도체층(113)에 접촉될 수 있다. 이에 따라, 상기 제2 반사층(162)과 상기 제2 도전형 반도체층(113) 간의 접착력이 향상될 수 있으며, 상기 제2 반사층(162)이 상기 오믹접촉층(130)으로부터 박리되는 것을 방지할 수 있게 된다.
또한, 실시 예에 의하면, 상기 제3 반사층(163)은 상기 오믹접촉층(130)의 제3 영역(R3) 위에 제공될 수 있다. 상기 제3 반사층(163)은 상기 오믹접촉층(130)에 제공된 상기 제3 컨택홀(C3)을 통하여 상기 제2 도전형 반도체층(113)에 접촉될 수 있다. 이에 따라, 상기 제3 반사층(163)과 상기 제2 도전형 반도체층(113) 간의 접착력이 향상될 수 있으며, 상기 제3 반사층(163)이 상기 오믹접촉층(130)으로부터 박리되는 것을 방지할 수 있게 된다.
이어서, 도 6a 및 도 6b에 도시된 바와 같이, 제1 전극(141)과 제2 전극(142)이 형성될 수 있다. 도 6a는 실시 예에 따른 반도체 소자 제조방법에 따라 형성된 제1 전극(141)과 제2 전극(142)의 형상을 나타낸 평면도이고, 도 6b는 도 6a에 도시된 반도체 소자의 A-A 선에 따른 공정 단면도를 나타낸 것이다.
실시 예에 의하면, 상기 제1 전극(141)과 상기 제2 전극(142)은 서로 이격되어 배치될 수 있다.
상기 제1 전극(141)은 상기 제1 도전형 반도체층(111)에 전기적으로 연결될 수 있다. 상기 제1 전극(141)은 상기 제1 도전형 반도체층(111) 위에 배치될 수 있다. 예로서, 실시 예에 따른 반도체 소자(100)에 의하면, 상기 제1 전극(141)은 상기 제2 도전형 반도체층(113)의 일부와 상기 활성층(112)의 일부가 제거되어 노출된 제1 도전형 반도체층(111)의 상면에 배치될 수 있다.
상기 제1 전극(141)은 예를 들어 선 형상으로 형성될 수 있다. 또한, 상기 제1 전극(141)은 선 형상의 다른 영역에 비해 상대적으로 면적이 넓은 N 영역을 포함할 수 있다. 상기 제1 전극(141)의 N 영역은 추후 형성될 제1 본딩패드(171)와 전기적으로 연결될 수 있다.
상기 제1 전극(141)은 상기 제1 반사층(161)에 제공된 제2 개구부(h2)를 통하여 상기 제1 도전형 반도체층(111)의 상면에 전기적으로 연결될 수 있다. 예로서, 상기 제1 전극(141)은, 복수의 N 영역에서 상기 제1 도전형 반도체층(111)의 상면에 직접 접촉될 수 있다.
상기 제2 전극(142)은 상기 제2 도전형 반도체층(113)에 전기적으로 연결될 수 있다. 상기 제2 전극(142)은 상기 제2 도전형 반도체층(113) 위에 배치될 수 있다. 실시 예에 의하면, 상기 제2 전극(142)과 상기 제2 도전형 반도체층(113) 사이에 상기 오믹접촉층(130)이 배치될 수 있다.
상기 제2 전극(142)은 예를 들어 선 형상으로 형성될 수 있다. 또한, 상기 제2 전극(142)은 선 형상의 다른 영역에 비해 상대적으로 면적이 넓은 P 영역을 포함할 수 있다. 상기 제2 전극(142)의 P 영역은 추후 형성될 제2 본딩패드(172)와 전기적으로 연결될 수 있다.
상기 제2 전극(142)은 상기 제2 반사층(162)에 제공된 제1 개구부(h1)를 통하여 상기 제2 도전형 반도체층(113)의 상면에 전기적으로 연결될 수 있다. 예로서, 상기 제2 전극(142)은, 복수의 P 영역에서 상기 오믹접촉층(130)을 통하여 상기 제2 도전형 반도체층(113)에 전기적으로 연결될 수 있다. 상기 제2 전극(142)은 복수의 P 영역에서 상기 오믹접촉층(130)의 상부 면에 직접 접촉될 수 있다.
다음으로, 도 7a 및 도 7b에 도시된 바와 같이, 보호층(150)이 형성될 수 있다. 도 7a는 실시 예에 따른 반도체 소자 제조방법에 따라 형성된 보호층(150)의 형상을 나타낸 평면도이고, 도 7b는 도 7a에 도시된 반도체 소자의 A-A 선에 따른 공정 단면도를 나타낸 것이다.
상기 보호층(150)은 상기 제1 전극(141)과 상기 제2 전극(142) 위에 배치될 수 있다. 상기 보호층(150)은 상기 반사층(160) 위에 배치될 수 있다.
상기 보호층(150)은 상기 제1 전극(141)의 상부 면을 노출시키는 제4 개구부(h4)를 포함할 수 있다. 상기 보호층(150)은 상기 제1 전극(141)의 복수의 NB 영역을 노출시키는 복수의 제4 개구부(h4)를 포함할 수 있다.
상기 제4 개구부(h4)는 상기 제1 반사층(161)이 배치된 영역 위에 제공될 수 있다. 또한, 상기 제4 개구부(h4)는 상기 오믹접촉층(130)의 제1 영역(R1) 위에 제공될 수 있다.
상기 보호층(150)은 상기 제2 전극(142)의 상부 면을 노출시키는 제3 개구부(h3)를 포함할 수 있다. 상기 보호층(150)은 상기 제2 전극(142)의 복수의 PB 영역을 노출시키는 복수의 제3 개구부(h3)를 포함할 수 있다.
상기 제3 개구부(h3)는 상기 제2 반사층(162)이 배치된 영역 위에 제공될 수 있다. 또한, 상기 제3 개구부(h3)는 상기 오믹접촉층(130)의 제2 영역(R2) 위에 제공될 수 있다.
이어서, 도 8a 및 도 8b에 도시된 바와 같이, 제1 본딩패드(171)와 제2 본딩패드(172)가 형성될 수 있다. 도 8a는 실시 예에 따른 반도체 소자 제조방법에 따라 형성된 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)의 형상을 나타낸 평면도이고, 도 8b는 도 8a에 도시된 반도체 소자의 A-A 선에 따른 공정 단면도를 나타낸 것이다.
실시 예에 의하면, 도 8a에 도시된 형상으로 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)가 형성될 수 있다. 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)는 상기 보호층(150) 위에 배치될 수 있다.
상기 제1 본딩패드(171)는 상기 제1 반사층(161) 위에 배치될 수 있다. 상기 제2 본딩패드(172)는 상기 제2 반사층(162) 위에 배치될 수 있다. 상기 제2 본딩패드(172)는 상기 제1 본딩패드(171)와 이격되어 배치될 수 있다.
상기 제1 본딩패드(171)는 복수의 NB 영역에서 상기 보호층(150)에 제공된 상기 제4 개구부(h4)를 통하여 상기 제1 전극(141)의 상부 면에 접촉될 수 있다. 상기 제2 본딩패드(172)는 복수의 PB 영역에서 상기 보호층(150)에 제공된 상기 제3 개구부(h3)를 통하여 상기 제2 전극(142)의 상부 면에 접촉될 수 있다.
실시 예에 의하면, 상기 제1 본딩패드(171)와 상기 제2 전극패드(172)에 전원이 인가됨에 따라, 상기 발광구조물(110)이 발광될 수 있게 된다.
이와 같이 실시 예에 따른 반도체 소자(100)에 의하면, 상기 제1 본딩패드(171)와 상기 제1 전극(141)이 복수의 영역에서 접촉될 수 있다. 또한, 상기 제2 본딩패드(172)와 상기 제2 전극(142)이 복수의 영역에서 접촉될 수 있다. 이에 따라, 실시 예에 의하면, 복수의 영역을 통해 전원이 공급될 수 있으므로, 접촉 면적 증가 및 접촉 영역의 분산에 따라 전류 분산 효과가 발생되고 동작전압이 감소될 수 있는 장점이 있다.
실시 예에 따른 반도체 소자는 플립칩 본딩 방식으로 외부 전원에 연결될 수 있다. 예로서, 반도체 소자 패키지를 제조함에 있어, 상기 제1 본딩패드(171)의 상부 면과 상기 제2 본딩패드(172)의 상부 면이 서브 마운트, 리드 프레임, 또는 회로기판 등에 부착되도록 배치될 수 있다.
실시 예에 따른 반도체 소자가 플립칩 본딩 방식으로 실장되어 반도체 소자 패키지로 구현되는 경우, 상기 발광구조물(110)에서 제공되는 빛은 상기 기판(105)을 통하여 방출될 수 있다. 상기 발광구조물(110)에서 방출되는 빛은 상기 제1 반사층(161)과 상기 제2 반사층(162)에서 반사되어 상기 기판(105) 방향으로 방출될 수 있다.
또한, 상기 발광구조물(110)에서 방출되는 빛은 상기 발광구조물(110)의 측면 방향으로도 방출될 수 있다. 또한, 상기 발광구조물(110)에서 방출되는 빛은, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)가 배치된 면 중에서, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)가 제공되지 않은 영역을 통하여 외부로 방출될 수 있다.
구체적으로, 상기 발광구조물(110)에서 방출되는 빛은, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)가 배치된 면 중에서, 상기 제1 반사층(161), 상기 제2 반사층(162), 상기 제3 반사층(163)이 제공되지 않은 영역을 통하여 외부로 방출될 수 있다.
이에 따라, 실시 예에 따른 반도체 소자(100)는 상기 발광구조물(110)을 둘러싼 6면 방향으로 빛을 방출할 수 있게 되며, 광도를 현저하게 향상시킬 수 있다.
또한, 실시 예에 따른 반도체 소자 및 반도체 소자 패키지에 의하면, 넓은 면적을 갖는 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)가 전원을 제공하는 회로기판에 직접 본딩될 수 있으므로 플립칩 본딩 공정이 쉽고 안정적으로 진행될 수 있다.
한편, 실시 예에 따른 반도체 소자에 의하면, 반도체 소자(100)의 상부 방향에서 보았을 때, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)의 면적의 합은, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)가 배치된 상기 반도체 소자(100)의 상부 면 전체 면적의 60%에 비해 같거나 작게 제공될 수 있다.
예로서, 상기 반도체 소자(100)의 상부 면 전체 면적은 상기 발광구조물(110)의 제1 도전형 반도체층(111)의 하부 면의 가로 길이 및 세로 길이에 의하여 정의되는 면적에 대응될 수 있다. 또한, 상기 반도체 소자(100)의 상부 면 전체 면적은 상기 기판(105)의 상부 면 또는 하부 면의 면적에 대응될 수 있다.
이와 같이, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)의 면적의 합이 상기 반도체 소자(100)의 전체 면적의 60%에 비해 같거나 작게 제공되도록 함으로써, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)가 배치된 면으로 방출되는 빛의 양이 증가될 수 있게 된다. 이에 따라, 실시 예에 의하면, 상기 반도체 소자(100)의 6면 방향으로 방출되는 빛의 양이 많아지게 되므로 광 추출 효율이 향상되고 광도(Po)가 증가될 수 있게 된다.
또한, 상기 반도체 소자의 상부 방향에서 보았을 때, 상기 제1 본딩패드(171)의 면적과 상기 제2 본딩패드(172)의 면적의 합은 상기 반도체 소자(100)의 전체 면적의 30%에 비해 같거나 크게 제공될 수 있다.
이와 같이, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)의 면적의 합이 상기 반도체 소자(100)의 전체 면적의 30%에 비해 같거나 크게 제공되도록 함으로써, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)를 통하여 안정적인 실장이 수행될 수 있게 된다.
실시 예에 따른 반도체 소자(100)는, 광 추출 효율 및 본딩의 안정성 확보를 고려하여, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)의 면적의 합이 상기 반도체 소자(100)의 전체 면적의 30% 이상이고 60% 이하로 선택될 수 있다.
즉, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)의 면적의 합이 상기 반도체 소자(100)의 전체 면적의 30% 이상 내지 100% 이하인 경우, 상기 반도체 소자(100)의 전기적 특성을 확보하고, 반도체 소자 패키지에 실장되는 본딩력을 확보하여 안정적인 실장이 수행될 수 있다.
또한, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)의 면적의 합이 상기 반도체 소자(100)의 전체 면적의 0% 초과 내지 60% 이하인 경우, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)가 배치된 면으로 방출되는 광량이 증가하여 상기 반도체 소자(100)의 광추출 효율이 향상되고, 광도(Po)가 증가될 수 있다.
실시 예에서는 상기 반도체 소자(100)의 전기적 특성과 반도체 소자 패키지에 실장되는 본딩력을 확보하고, 광도를 증가시키기 위해, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)의 면적의 합이 상기 반도체 소자(100)의 전체 면적의 30% 이상 내지 60% 이하로 선택하였다.
또한, 다른 실시 예에 의하면, 이에 한정하지 않고, 상기 반도체 소자(100)의 전기적 특성과 본딩력을 확보하기 위해서는 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)의 면적의 합이 60% 초과 내지 100% 이하로 구성될 수 있고, 광도를 증가시키기 위해서는 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)의 면적의 합이 0% 초과 30% 미만으로 선택하여 구성할 수 있다.
또한, 실시 예에 따른 반도체 소자(100)에 의하면, 상기 제3 반사층(163)이 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172) 사이에 배치될 수 있다. 예로서, 상기 제3 반사층(163)의 상기 반도체 소자(100)의 장축 방향에 따른 길이는 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172) 사이의 간격에 대응되어 배치될 수 있다. 또한, 상기 제3 반사층(163)의 면적은 예로서 상기 반도체 소자(100)의 상부 면 전체의 10% 이상이고 25% 이하로 제공될 수 있다.
상기 제3 반사층(163)의 면적이 상기 반도체 소자(100)의 상부 면 전체의 10% 이상일 때, 상기 반도체 소자의 하부에 배치되는 패키지 몸체가 변색되거나 균열의 발생을 방지할 수 있고, 25% 이하일 경우 상기 반도체 소자의 6면으로 발광하도록 하는 광추출효율을 확보하기에 유리하다.
또한, 다른 실시 예에서는 이에 한정하지 않고 상기 광추출효율을 더 크게 확보하기 위해 상기 제3 반사층(163)의 면적을 상기 반도체 소자(100)의 상부 면 전체의 0% 초과 내지 10% 미만으로 배치할 수 있고, 상기 패키지 몸체에 변색 또는 균열의 발생을 방지하기 위해 상기 제3 반사층(163)의 면적을 상기 반도체 소자(100)의 상부 면 전체의 25% 초과 내지 100% 미만으로 배치할 수 있다.
이와 같이 실시 예에 따른 반도체 소자(100)에 의하면, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172) 사이에 제공된 제1 영역으로 상기 발광구조물(110)에서 생성된 빛이 투과되어 방출되지 않도록 제공될 수 있다. 이때, 상기 제1 영역은 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172) 사이의 간격에 대응되는 영역일 수 있다. 또한, 상기 제1 영역은 상기 제3 반사층(163)에 있어서 반도체 소자의 장축 방향으로 배치된 길이에 대응될 수 있다.
또한, 상기 반도체 소자(100)의 장축 방향에 배치된 측면과 이웃하는 상기 제1 본딩패드(171) 또는 상기 제2 본딩패드(172) 사이에 제공된 제2 영역으로 상기 발광구조물(110)에서 생성된 빛이 투과되어 방출될 수 있다.
또한, 상기 반도체 소자(100)의 단축 방향에 배치된 측면과 이웃하는 상기 제1 본딩패드(171) 또는 상기 제2 본딩패드(172) 사이에 제공된 제3 영역으로 상기 발광구조물에서 생성된 빛이 투과되어 방출될 수 있다.
실시 예에 의하면, 상기 제1 반사층(161)의 크기는 상기 제1 본딩패드(171)의 크기에 비하여 수 마이크로 미터 더 크게 제공될 수 있다. 예를 들어, 상기 제1 반사층(161)의 면적은 상기 제1 본딩패드(171)의 면적을 완전히 덮을 수 있을 정도의 크기로 제공될 수 있다. 공정 오차를 고려할 때, 상기 제1 반사층(161)의 한 변의 길이는 상기 제1 본딩패드(171)의 한 변의 길이에 비해 예로서 4 마이크로 미터 내지 10 마이크로 미터 정도 더 크게 제공될 수 있다.
또한, 상기 제2 반사층(162)의 크기는 상기 제2 본딩패드(172)의 크기에 비하여 수 마이크로 미터 더 크게 제공될 수 있다. 예를 들어, 상기 제2 반사층(162)의 면적은 상기 제2 본딩패드(172)의 면적을 완전히 덮을 수 있을 정도의 크기로 제공될 수 있다. 공정 오차를 고려할 때, 상기 제2 반사층(162)의 한 변의 길이는 상기 제2 본딩패드(172)의 한 변의 길이에 비해 예로서 4 마이크로 미터 내지 10 마이크로 미터 정도 더 크게 제공될 수 있다.
실시 예에 의하면, 상기 제1 반사층(161)과 상기 제2 반사층(162)에 의하여, 상기 발광구조물(110)로부터 방출되는 빛이 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)에 입사되지 않고 반사될 수 있게 된다. 이에 따라, 실시 예에 의하면, 상기 발광구조물(110)에서 생성되어 방출되는 빛이 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)에 입사되어 손실되는 것을 최소화할 수 있다.
또한, 실시 예에 따른 반도체 소자(100)에 의하면, 상기 제3 반사층(163)이 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172) 사이에 배치되므로, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172) 사이로 빛이 방출되는 것을 방지할 수 있다.
또한, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172) 사이의 최소 간격은 125 마이크로 미터에 비해 같거나 크게 제공될 수 있다. 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172) 사이의 최소 간격은 상기 반도체 소자(100)가 실장 되는 패키지 몸체의 제1 전극패드와 제2 전극패드 간의 간격을 고려하여 선택될 수 있다.
예로서, 패키지 몸체의 제1 전극패드와 제2 전극패드 간의 최소 간격이 최소 125 마이크로 미터로 제공될 수 있으며, 최대 200 마이크로 미터로 제공될 수 있다. 이때, 공정 오차를 고려하면, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172) 사이의 간격은 예로서 125 마이크로 미터 이상이고 300 마이크로 미터 이하로 제공될 수 있다.
또한, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172) 사이의 간격이 125 마이크로 미터보다 크게 배치되어야, 반도체 소자의 제1 본딩패드(171)와 제2 본딩패드(172) 사이에서 단락이 발생하지 않을 수 있도록 최소 공간이 확보될 수 있고, 광추출효율을 향상시키기 위한 발광 면적을 확보할 수 있어 상기 반도체 소자(100)의 광도(Po)가 증가될 수 있다.
또한, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172) 사이의 간격(d)이 300 마이크로 미터 이하로 제공되어야 상기 반도체 소자 패키지의 제1 전극패드 및 제2 전극패드와 상기 반도체 소자의 제1 본딩패드(171) 및 제2 본딩패드(172)가 충분한 본딩력을 가지며 본딩될 수 있고, 상기 반도체 소자(100)의 전기적 특성이 확보될 수 있다.
상기 제1 본딩패드(171)와 상기 제2 본딩패드(172) 사이의 최소 간격은 광학적 특성을 확보하기 위해 125 마이크로 미터보다 크게 배치되고, 전기적 특성과 본딩력에 의한 신뢰성을 확보하기 위해 300 마이크로 미터보다 작게 배치될 수 있다.
실시 예에서는 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172) 사이의 간격으로서, 125 마이크로 미터 이상 300 마이크로 이하를 예시하였다. 그러나, 이에 한정하지 않고, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172) 사이의 간격은, 반도체 소자 패키지의 전기적 특성 또는 신뢰성을 향상시키기 위해서 125 마이크로 미터보다 작게 배치될 수도 있고, 광학적 특성을 향상시키기 위해서 300 마이크로 미터보다 크게 배치될 수도 있다.
실시 예에 의하면, 상기 제1 반사층(161)과 상기 제2 반사층(162)에 의하여, 상기 발광구조물(110)로부터 방출되는 빛이 상기 제1 전극(141)과 상기 제2 전극(142)에 입사되지 않고 반사될 수 있게 된다. 이에 따라, 실시 예에 의하면, 상기 발광구조물(110)에서 생성되어 방출되는 빛이 상기 제1 전극(141)과 상기 제2 전극(142)에 입사되어 손실되는 것을 최소화할 수 있다.
앞에서 설명된 바와 같이, 실시 예에 따른 반도체 소자(100)는 예를 들어 플립칩 본딩 방식으로 실장되어 반도체 소자 패키지 형태로 제공될 수 있다. 이때, 반도체 소자(100)가 실장되는 패키지 몸체가 수지 등으로 제공되는 경우, 상기 반도체 소자(100)의 하부 영역에서, 상기 반도체 소자(100)로부터 방출되는 단파장의 강한 빛에 의하여 패키지 몸체가 변색되거나 균열이 발생될 수 있다.
그러나, 실시 예에 따른 반도체 소자(100)에 의하면 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)가 배치된 영역 사이로 빛이 방출되는 것을 방지할 수 있으므로, 상기 반도체 소자(100)의 하부 영역에 배치된 패키지 몸체가 변색되거나 균열되는 것을 방지할 수 있다.
실시 예에 의하면, 상기 제1 본딩패드(171), 상기 제2 본딩패드(172), 상기 제3 반사층(163)이 배치된 상기 반도체 소자(100)의 상부 면의 20% 이상 면적에서 상기 발광구조물(110)에서 생성된 빛이 투과되어 방출될 수 있다.
이에 따라, 실시 예에 의하면, 상기 반도체 소자(100)의 6면 방향으로 방출되는 빛의 양이 많아지게 되므로 광 추출 효율이 향상되고 광도(Po)가 증가될 수 있게 된다. 또한, 상기 반도체 소자(100)의 하부 면에 근접하게 배치된 패키지 몸체가 변색되거나 균열되는 것을 방지할 수 있게 된다.
또한, 실시 예예 따른 반도체 소자(100)에 의하면, 상기 오믹접촉층(130)에 복수의 컨택홀(C1, C2, C3)가 제공될 수 있다. 상기 오믹접촉층(130)에 제공된 복수의 컨택홀(C1, C2, C3)를 통하여 상기 제2 도전형 반도체층(113)과 상기 반사층(160)이 접착될 수 있다. 상기 반사층(160)이 상기 제2 도전형 반도체층(113)에 직접 접촉될 수 있게 됨으로써, 상기 반사층(160)이 상기 오믹접촉층(130)에 접촉되는 것에 비하여 접착력이 향상될 수 있게 된다.
상기 반사층(160)이 상기 오믹접촉층(130)에만 직접 접촉되는 경우, 상기 반사층(160)과 상기 오믹접촉층(130) 간의 결합력 또는 접착력이 약화될 수도 있다. 예를 들어, 절연층과 금속층이 결합되는 경우, 물질 상호 간의 결합력 또는 접착력이 약화될 수도 있다.
예로서, 상기 반사층(160)과 상기 오믹접촉층(130) 간의 결합력 또는 접착력이 약한 경우, 두 층 간에 박리가 발생될 수 있다. 이와 같이 상기 반사층(160)과 상기 오믹접촉층(130) 사이에 박리가 발생되면 반도체 소자(100)의 특성이 열화될 수 있으며, 또한 반도체 소자(100)의 신뢰성을 확보할 수 없게 된다.
그러나, 실시 예에 의하면, 상기 반사층(160)이 상기 제2 도전형 반도체층(113)에 직접 접촉될 수 있으므로, 상기 반사층(160)과 상기 제2 도전형 반도체층(113) 간의 결합력 및 접착력이 안정적으로 제공될 수 있게 된다.
따라서, 실시 예에 의하면, 상기 반사층(160)과 상기 제2 도전형 반도체층(113) 간의 결합력이 안정적으로 제공될 수 있으므로, 반도체 소자(100)의 특성이 향상될 수 있게 된다. 또한, 상기 반사층(160)과 상기 제2 도전형 반도체층(113) 간의 결합력이 안정적으로 제공될 수 있으므로 반도체 소자(100)의 신뢰성을 향상시킬 수 있게 된다.
한편, 이상에서 설명된 바와 같이, 상기 오믹접촉층(130)에 복수의 컨택홀(C1, C2, C3)가 제공될 수 있다. 상기 활성층(112)으로부터 발광된 빛은 상기 오믹접촉층(130)에 제공된 복수의 컨택홀(C1, C2, C3)를 통해 상기 반사층(160)에 입사되어 반사될 수 있게 된다. 이에 따라, 상기 활성층(112)에서 생성된 빛이 상기 오믹접촉층(130)에 입사되어 손실되는 것을 감소시킬 수 있게되며 광 추출 효율이 향상될 수 있게 된다. 이에 따라, 실시 예에 따른 반도체 소자(100)에 의하면 광도가 향상될 수 있게 된다.
실시 예에 의하면, 상기 제1 컨택홀(C1), 상기 제2 컨택홀(C2), 상기 제3 컨택홀(C3)은 수 마이크로 미터 내지 수십 마이크로 미터의 직경으로 제공될 수 있다. 상기 제1 컨택홀(C1), 상기 제2 컨택홀(C2), 상기 제3 컨택홀(C3)은 예로서 7 마이크로 미터 내지 20 마이크로 미터의 직경으로 제공될 수 있다.
예로서, 실시 예에 의하면, 공정 마진을 고려하여 컨택홀(C1, C2, C3)의 직경이 7 마이크로 미터 이상으로 형성될 수 있다. 또한, 실시 예에 의하면, 낮은 동작 전압에서 안정적으로 구동될 수 있도록, 컨택홀(C1, C2, C3)의 직경은 20 마이크로 미터 이하로 형성될 수 있다.
한편, 이상의 설명에서는 상기 오믹접촉층(130) 위에 상기 반사층(160)이 직접 접촉되어 배치된 반도체 소자(100)를 기준으로 설명되었다. 그러나, 다른 실시 예에 따른 반도체 소자에 의하면, 상기 오믹접촉층(130)과 상기 반사층(160) 사이에 절연층 또는 전극이 더 배치될 수도 있다. 또한, 상기 오믹접촉층(130)과 상기 발광구조물(110) 사이에 전류확산층이 더 배치될 수도 있다.
그러면, 도 9 및 도 10을 참조하여 본 발명의 실시 예에 따른 반도체 소자의 다른 예를 설명하기로 한다. 도 9 및 도 10을 참조하여 실시 예에 따른 반도체 소자를 설명함에 있어, 이상에서 설명된 내용과 중복되는 사항에 대해서는 설명이 생략될 수 있다.
도 9는 본 발명의 실시 예에 따른 반도체 소자의 다른 예를 나타낸 평면도이고, 도 10은 도 9에 도시된 반도체 소자의 B-B 라인에 따른 단면도이다.
한편, 이해를 돕기 위해, 도 9를 도시함에 있어, 제1 본딩패드(171)와 제2 본딩패드(172) 아래에 배치되지만, 상기 제1 본딩패드(171)에 전기적으로 연결된 제1 전극(141)과 상기 제2 본딩패드(172)에 전기적으로 연결된 제2 전극(142)이 보일 수 있도록 도시되었다.
실시 예에 따른 반도체 소자(100)는, 도 9 및 도 10에 도시된 바와 같이, 기판(105) 위에 배치된 발광구조물(110)을 포함할 수 있다.
상기 발광구조물(110)은 제1 도전형 반도체층(111), 활성층(112), 제2 도전형 반도체층(113)을 포함할 수 있다. 상기 활성층(112)은 상기 제1 도전형 반도체층(111)과 상기 제2 도전형 반도체층(113) 사이에 배치될 수 있다. 예로서, 상기 제1 도전형 반도체층(111) 위에 상기 활성층(112)이 배치되고, 상기 활성층(112) 위에 상기 제2 도전형 반도체층(113)이 배치될 수 있다.
실시 예에 의하면, 상기 제1 도전형 반도체층(111)은 n형 반도체층으로 제공되고, 상기 제2 도전형 반도체층(113)은 p형 반도체층으로 제공될 수 있다. 물론, 다른 실시 예에 의하면, 상기 제1 도전형 반도체층(111)이 p형 반도체층으로 제공되고, 상기 제2 도전형 반도체층(113)이 n형 반도체층으로 제공될 수도 있다.
이하에서는 설명의 편의를 위해 상기 제1 도전형 반도체층(111)이 n형 반도체층으로 제공되고 상기 제2 도전형 반도체층(113)이 p형 반도체층으로 제공된 경우를 기준으로 설명하기로 한다.
실시 예에 따른 반도체 소자(100)는, 도 10에 도시된 바와 같이, 오믹접촉층(130)을 포함할 수 있다. 상기 오믹접촉층(130)은 전류 확산을 향상시켜 광출력을 증가시킬 수 있다. 상기 오믹접촉층(130)의 배치 위치 및 형상에 대해서는 실시 예에 따른 반도체 소자 제조방법을 설명하면서 더 살펴 보기로 한다.
예로서, 상기 오믹접촉층(130)은 금속, 금속 산화물, 금속 질화물을 포함하는 그룹 중에서 선택된 적어도 하나를 포함할 수 있다. 상기 오믹접촉층(130)은 투광성의 물질을 포함할 수 있다.
상기 오믹접촉층(130)은, 예를 들어 ITO(indium tin oxide), IZO(indium zinc oxide), IZON(IZO nitride), IZTO (indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IrOx, RuOx, RuOx/ITO, Ni/IrOx/Au, Ni/IrOx/Au/ITO, Pt, Ni, Au, Rh, Pd를 포함하는 그룹 중에서 선택된 적어도 하나를 포함할 수 있다.
실시 예에 따른 반도체 소자(100)는, 도 9 및 도 10에 도시된 바와 같이, 제1 보호층(150)을 포함할 수 있다.
상기 제1 보호층(150)은 상기 오믹접촉층(130)을 노출시키는 복수의 제1 개구부(h1)를 포함할 수 있다. 상기 복수의 제1 개구부(h1)가 제공된 영역 하부에 상기 오믹접촉층(130)이 배치될 수 있다.
또한, 상기 제1 보호층(150)은 상기 제1 도전형 반도체층(111)을 노출시키는 복수의 제2 개구부(h2)를 포함할 수 있다.
실시 예에 따른 반도체 소자(100)는, 도 9 및 도 10에 도시된 바와 같이, 제1 전극(141)과 제2 전극(142)을 포함할 수 있다.
상기 제1 전극(141)은 상기 제1 도전형 반도체층(111)에 전기적으로 연결될 수 있다. 상기 제1 전극(141)은 상기 제1 도전형 반도체층(111) 위에 배치될 수 있다. 예로서, 실시 예에 따른 반도체 소자(100)에 의하면, 상기 제1 전극(141)은 상기 제2 도전형 반도체층(113)의 일부와 상기 활성층(112)의 일부가 제거되어 노출된 제1 도전형 반도체층(111)의 상면에 배치될 수 있다.
상기 제1 전극(141)은 상기 제1 보호층(150)에 제공된 제2 개구부(h2)를 통하여 상기 제1 도전형 반도체층(111)의 상면에 전기적으로 연결될 수 있다. 예로서, 상기 제1 전극(141)은, 도 9 및 도 10에 도시된 바와 같이, 복수의 N 영역에서 상기 제1 도전형 반도체층(111)의 상면에 직접 접촉될 수 있다.
상기 제2 전극(142)은 상기 제2 도전형 반도체층(113)에 전기적으로 연결될 수 있다. 상기 제2 전극(142)은 상기 제2 도전형 반도체층(113) 위에 배치될 수 있다. 실시 예에 의하면, 상기 제2 전극(142)과 상기 제2 도전형 반도체층(113) 사이에 상기 오믹접촉층(130)이 배치될 수 있다.
상기 제2 전극(142)은 상기 제1 보호층(150)에 제공된 제1 개구부(h1)를 통하여 상기 제2 도전형 반도체층(113)의 상면에 전기적으로 연결될 수 있다. 예로서, 상기 제2 전극(142)은, 도 9 및 도 10에 도시된 바와 같이, 복수의 P 영역에서 상기 제2 도전형 반도체층(113)에 전기적으로 연결될 수 있다.
상기 제2 전극(142)은, 도 9 및 도 10에 도시된 바와 같이, 복수의 P 영역에서 상기 제1 보호층(150)에 제공된 복수의 제1 개구부(h1)를 통하여 상기 오믹접촉층(130)의 상면에 직접 접촉될 수 있다.
실시 예에 의하면, 도 9 및 도 10에 도시된 바와 같이, 상기 제1 전극(141)과 상기 제2 전극(142)은 서로 이격되어 배치될 수 있다.
상기 제1 전극(141)은 예로서 복수의 라인 형상으로 제공될 수 있다. 또한, 상기 제2 전극(142)은 예로서 복수의 라인 형상으로 제공될 수 있다. 상기 제1 전극(141)은 이웃된 복수의 제2 전극(142) 사이에 배치될 수 있다. 상기 제2 전극(142)은 이웃된 복수의 제1 전극(141) 사이에 배치될 수 있다.
또한, 실시 예에 따른 반도체 소자(100)는, 도 9 및 도 10에 도시된 바와 같이, 제2 보호층(155)을 포함할 수 있다. 상기 제2 보호층(155)은 상기 제1 전극(141)과 상기 제2 전극(142) 위에 배치될 수 있다. 상기 제2 보호층(155)은 상기 제1 보호층(150) 위에 배치될 수 있다.
상기 제2 보호층(155)은 상기 제1 전극(141)의 상부 면을 노출시키는 제4 개구부(h4)를 포함할 수 있다. 상기 제2 보호층(155)은 상기 제1 전극(141)의 복수의 NB 영역을 노출시키는 복수의 제4 개구부(h4)를 포함할 수 있다.
상기 제2 보호층(155)은 상기 제2 전극(142)의 상부 면을 노출시키는 제3 개구부(h3)를 포함할 수 있다. 상기 제2 보호층(155)은 상기 제2 전극(142)의 복수의 PB 영역을 노출시키는 복수의 제3 개구부(h3)를 포함할 수 있다.
또한, 실시 예에 따른 반도체 소자(100)는, 도 9 및 도 10에 도시된 바와 같이, 반사층(160)을 포함할 수 있다. 상기 반사층(160)은 제1 반사층(161), 제2 반사층(162), 제3 반사층(163)을 포함할 수 있다. 상기 반사층(160)은 상기 제2 보호층(155) 위에 배치될 수 있다. 상기 반사층(160)은 상기 제1 전극(141)과 상기 제2 전극(142) 위에 배치될 수 있다.
상기 제1 반사층(161)은 상기 제1 전극(141)과 상기 제2 전극(142) 위에 배치될 수 있다. 상기 제1 반사층(161)은 상기 제1 전극(141)의 상부 면을 노출시키는 제6 개구부(h6)를 포함할 수 있다. 상기 제1 반사층(161)은 상기 제1 전극(141)의 복수의 NB 영역을 노출시키는 복수의 제6 개구부(h6)를 포함할 수 있다. 상기 제1 반사층(161)은 상기 제2 보호층(155)의 상기 제4 개구부(h4)가 형성된 영역에 대응되어 제공된 제6 개구부(h6)를 포함할 수 있다.
상기 제2 반사층(162)은 상기 제1 전극(141)과 상기 제2 전극(142) 위에 배치될 수 있다. 상기 제2 반사층(162)은 상기 제1 반사층(161)과 이격되어 배치될 수 있다. 상기 제2 반사층(162)은 상기 제2 전극(142)의 상부 면을 노출시키는 제5 개구부(h5)를 포함할 수 있다. 상기 제2 반사층(162)은 상기 제2 전극(142)의 복수의 PB 영역을 노출시키는 복수의 제5 개구부(h5)를 포함할 수 있다. 상기 제2 반사층(162)은 상기 제2 보호층(155)의 상기 제3 개구부(h3)가 형성된 영역에 대응되어 제공된 제5 개구부(h5)를 포함할 수 있다.
또한, 상기 제3 반사층(163)은 상기 제1 전극(141)과 상기 제2 전극(142) 위에 배치될 수 있다. 상기 제3 반사층(163)은 상기 제1 반사층(161)과 상기 제2 반사층(162) 사이에 배치될 수 있다. 예로서, 상기 제3 반사층(163)은 상기 제1 반사층(161)과 연결될 수 있다. 또한, 상기 제3 반사층(163)은 상기 제2 반사층(162)과 연결될 수 있다. 상기 제3 반사층(163)은 상기 제1 반사층(161)과 상기 제2 반사층(162)에 물리적으로 직접 접촉되어 배치될 수 있다.
실시 예에 따른 상기 반사층(160)은 상기 오믹접촉층(130)에 제공된 복수의 컨택홀(C1, C2, C3)을 통하여 상기 제2 도전형 반도체층(113)에 접촉될 수 있다. 상기 반사층(160)은 상기 오믹접촉층(130)에 제공된 복수의 컨택홀(C1, C2, C3)을 통하여 상기 제2 도전형 반도체층(113)의 상부 면에 물리적으로 접촉될 수 있다.
실시 예에 따른 오믹접촉층(130)의 형상 및 상기 반사층(160)의 형상은 실시 예에 따른 반도체 소자 제조방법을 설명하면서 더 살펴 보기로 한다.
상기 반사층(160)은 절연성 반사층으로 제공될 수 있다. 예로서, 상기 반사층(160)은 DBR(Distributed Bragg Reflector)층으로 제공될 수 있다. 또한, 상기 반사층(160)은 ODR(Omni Directional Reflector)층으로 제공될 수 있다. 또한, 상기 반사층(160)은 DBR층과 ODR층이 적층되어 제공될 수도 있다.
실시 예에 의하면, 상기 제1 반사층(161)은 상기 제1 전극(141)의 측면 및 상면의 일부에 상기 제1 전극(141)의 상면을 노출하며 배치될 수 있다. 상기 제2 반사층(162)은 상기 제2 전극(142)의 측면 및 상면의 일부에 상기 제2 전극(142)의 상면을 노출하며 배치될 수 있다.
이에 따라, 상기 제1 반사층(161)과 상기 제2 반사층(162)은 상기 발광구조물(110)의 활성층(112)에서 발광되는 빛을 반사시켜 제1 본딩패드(161)와 제2 본딩패드(162)에서 광 흡수가 발생되는 것을 최소화하여 광도(Po)를 향상시킬 수 있다.
예를 들어, 상기 제1 반사층(161)과 상기 제2 반사층(162)은 절연성 재료로 이루어지되, 상기 활성층(114)에서 방출된 빛의 반사를 위하여 반사율이 높은 재료, 예를 들면 DBR 구조를 이룰 수 있다. 상기 제3 반사층(163)도 DBR 구조로 제공될 수 있다.
상기 제1 반사층(161)과 상기 제2 반사층(162)은 굴절률이 다른 물질이 서로 반복하여 배치된 DBR 구조를 이룰 수 있다. 예를 들어, 상기 제1 반사층(161)과 상기 제2 반사층(162)은 TiO2, SiO2, Ta2O5, HfO2 중 적어도 하나 이상을 포함하는 단층 또는 적층 구조로 배치될 수 있다.
또한, 다른 실시 예에 의하면, 이에 한정하지 않고 상기 제1 반사층(161)과 상기 제2 반사층(162)은 상기 활성층(112)에서 발광하는 빛의 파장에 따라 상기 활성층(112)에서 발광하는 빛에 대한 반사도를 조절할 수 있도록 자유롭게 선택될 수 있다.
또한, 다른 실시 예에 의하면, 상기 제1 반사층(161)과 상기 제2 반사층(162)은 ODR층으로 제공될 수도 있다. 또 다른 실시 예에 의하면, 상기 제1 반사층(161)과 상기 제2 반사층(162)은 DBR층과 ODR층이 적층된 일종의 하이브리드(hybrid) 형태로 제공될 수도 있다.
상기 제1 반사층(161) 또는 상기 제2 반사층(162)이 DBR층과 ODR층을 포함하는 하이브리드 형태로 제공되는 경우의 특성에 대해서는 뒤에서 더 살펴 보기로 한다.
실시 예에 따른 반도체 소자(100)는, 도 9 및 도 10에 도시된 바와 같이, 상기 제1 반사층(161) 위에 배치된 제1 본딩패드(171)를 포함할 수 있다. 또한, 실시 예에 따른 반도체 소자(100)는 상기 제2 반사층(162) 위에 배치된 제2 본딩패드(172)를 포함할 수 있다. 상기 제2 본딩패드(172)는 상기 제1 본딩패드(171)와 이격되어 배치될 수 있다.
상기 제1 본딩패드(171)는 복수의 NB 영역에서 상기 제1 반사층(161)에 제공된 상기 제6 개구부(h6)를 통하여 상기 제1 전극(141)의 상부 면에 접촉될 수 있다. 상기 제2 본딩패드(172)는 복수의 PB 영역에서 상기 제2 반사층(162)에 제공된 상기 제5 개구부(h5)를 통하여 상기 제2 전극(142)의 상부 면에 접촉될 수 있다.
이와 같이 실시 예에 따른 반도체 소자(100)에 의하면, 상기 제1 본딩패드(171)와 상기 제1 전극(141)이 복수의 영역에서 접촉될 수 있다. 또한, 상기 제2 본딩패드(172)와 상기 제2 전극(142)이 복수의 영역에서 접촉될 수 있다. 이에 따라, 실시 예에 의하면, 복수의 영역을 통해 전원이 공급될 수 있으므로, 접촉 면적 증가 및 접촉 영역의 분산에 따라 전류 분산 효과가 발생되고 동작전압이 감소될 수 있는 장점이 있다.
실시 예에 따른 반도체 소자는 플립칩 본딩 방식으로 외부 전원에 연결될 수 있다. 예로서, 반도체 소자 패키지를 제조함에 있어, 상기 제1 본딩패드(171)의 상부 면과 상기 제2 전극패드(172)의 상부 면이 서브 마운트, 리드 프레임, 또는 회로기판 등에 부착되도록 배치될 수 있다.
실시 예에 따른 반도체 소자가 플립칩 본딩 방식으로 실장되어 반도체 소자 패키지로 구현되는 경우, 상기 발광구조물(110)에서 제공되는 빛은 상기 기판(105)을 통하여 방출될 수 있다. 상기 발광구조물(110)에서 방출되는 빛은 상기 제1 반사층(161)과 상기 제2 반사층(162)에서 반사되어 상기 기판(105) 방향으로 방출될 수 있다.
또한, 상기 발광구조물(110)에서 방출되는 빛은 상기 발광구조물(110)의 측면 방향으로도 방출될 수 있다. 또한, 상기 발광구조물(110)에서 방출되는 빛은, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)가 배치된 면 중에서, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)가 제공되지 않은 영역을 통하여 외부로 방출될 수 있다.
구체적으로, 상기 발광구조물(110)에서 방출되는 빛은, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)가 배치된 면 중에서, 상기 제1 반사층(161), 상기 제2 반사층(162), 상기 제3 반사층(163)이 제공되지 않은 영역을 통하여 외부로 방출될 수 있다.
이에 따라, 실시 예에 따른 반도체 소자(100)는 상기 발광구조물(110)을 둘러싼 6면 방향으로 빛을 방출할 수 있게 되며, 광도를 현저하게 향상시킬 수 있다.
또한, 실시 예에 따른 반도체 소자 및 반도체 소자 패키지에 의하면, 넓은 면적을 갖는 상기 제1 본딩패드(171)와 상기 제2 전극패드(172)가 전원을 제공하는 회로기판에 직접 본딩될 수 있으므로 플립칩 본딩 공정이 쉽고 안정적으로 진행될 수 있다.
한편, 실시 예에 따른 반도체 소자에 의하면, 반도체 소자(100)의 상부 방향에서 보았을 때, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)의 면적의 합은, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)가 배치된 상기 반도체 소자(100)의 상부 면 전체 면적의 60%에 비해 같거나 작게 제공될 수 있다.
예로서, 상기 반도체 소자(100)의 상부 면 전체 면적은 상기 발광구조물(110)의 제1 도전형 반도체층(111)의 하부 면의 가로 길이 및 세로 길이에 의하여 정의되는 면적에 대응될 수 있다. 또한, 상기 반도체 소자(100)의 상부 면 전체 면적은 상기 기판(105)의 상부 면 또는 하부 면의 면적에 대응될 수 있다.
이와 같이, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)의 면적의 합이 상기 반도체 소자(100)의 전체 면적의 60%에 비해 같거나 작게 제공되도록 함으로써, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)가 배치된 면으로 방출되는 빛의 양이 증가될 수 있게 된다. 이에 따라, 실시 예에 의하면, 상기 반도체 소자(100)의 6면 방향으로 방출되는 빛의 양이 많아지게 되므로 광 추출 효율이 향상되고 광도(Po)가 증가될 수 있게 된다.
또한, 상기 반도체 소자의 상부 방향에서 보았을 때, 상기 제1 본딩패드(171)의 면적과 상기 제2 본딩패드(172)의 면적의 합은 상기 반도체 소자(100)의 전체 면적의 30%에 비해 같거나 크게 제공될 수 있다.
이와 같이, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)의 면적의 합이 상기 반도체 소자(100)의 전체 면적의 30%에 비해 같거나 크게 제공되도록 함으로써, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)를 통하여 안정적인 실장이 수행될 수 있게 된다.
실시 예에 따른 반도체 소자(100)는, 광 추출 효율 및 본딩의 안정성 확보를 고려하여, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)의 면적의 합이 상기 반도체 소자(100)의 전체 면적의 30% 이상이고 60% 이하로 선택될 수 있다.
즉, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)의 면적의 합이 상기 반도체 소자(100)의 전체 면적의 30% 이상 내지 100% 이하인 경우, 상기 반도체 소자(100)의 전기적 특성을 확보하고, 반도체 소자 패키지에 실장되는 본딩력을 확보하여 안정적인 실장이 수행될 수 있다.
또한, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)의 면적의 합이 상기 반도체 소자(100)의 전체 면적의 0% 초과 내지 60% 이하인 경우, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)가 배치된 면으로 방출되는 광량이 증가하여 상기 반도체 소자(100)의 광추출 효율이 향상되고, 광도(Po)가 증가될 수 있다.
실시 예에서는 상기 반도체 소자(100)의 전기적 특성과 반도체 소자 패키지에 실장되는 본딩력을 확보하고, 광도를 증가시키기 위해, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)의 면적의 합이 상기 반도체 소자(100)의 전체 면적의 30% 이상 내지 60% 이하로 선택하였다.
또한, 다른 실시 예에 의하면, 이에 한정하지 않고, 상기 반도체 소자(100)의 전기적 특성과 본딩력을 확보하기 위해서는 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)의 면적의 합이 60% 초과 내지 100% 이하로 구성될 수 있고, 광도를 증가시키기 위해서는 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)의 면적의 합이 0% 초과 30% 미만으로 선택하여 구성할 수 있다.
또한, 실시 예에 따른 반도체 소자(100)에 의하면, 상기 제3 반사층(163)이 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172) 사이에 배치될 수 있다. 예로서, 상기 제3 반사층(163)의 상기 반도체 소자(100)의 장축 방향에 따른 길이는 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172) 사이의 간격에 대응되어 배치될 수 있다. 또한, 상기 제3 반사층(163)의 면적은 예로서 상기 반도체 소자(100)의 상부 면 전체의 10% 이상이고 25% 이하로 제공될 수 있다.
상기 제3 반사층(163)의 면적이 상기 반도체 소자(100)의 상부 면 전체의 10% 이상일 때, 상기 반도체 소자의 하부에 배치되는 패키지 몸체가 변색되거나 균열의 발생을 방지할 수 있고, 25% 이하일 경우 상기 반도체 소자의 6면으로 발광하도록 하는 광추출효율을 확보하기에 유리하다.
또한, 다른 실시 예에서는 이에 한정하지 않고 상기 광추출효율을 더 크게 확보하기 위해 상기 제3 반사층(163)의 면적을 상기 반도체 소자(100)의 상부 면 전체의 0% 초과 내지 10% 미만으로 배치할 수 있고, 상기 패키지 몸체에 변색 또는 균열의 발생을 방지하기 위해 상기 제3 반사층(163)의 면적을 상기 반도체 소자(100)의 상부 면 전체의 25% 초과 내지 100% 미만으로 배치할 수 있다.
이와 같이 실시 예에 따른 반도체 소자(100)에 의하면, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172) 사이에 제공된 제1 영역으로 상기 발광구조물(110)에서 생성된 빛이 투과되어 방출되지 않도록 제공될 수 있다. 이때, 상기 제1 영역은 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172) 사이의 간격에 대응되는 영역일 수 있다. 또한, 상기 제1 영역은 상기 제3 반사층(163)에 있어서 반도체 소자의 장축 방향으로 배치된 길이에 대응될 수 있다.
또한, 상기 반도체 소자(100)의 장축 방향에 배치된 측면과 이웃하는 상기 제1 본딩패드(171) 또는 상기 제2 본딩패드(172) 사이에 제공된 제2 영역으로 상기 발광구조물(110)에서 생성된 빛이 투과되어 방출될 수 있다.
또한, 상기 반도체 소자(100)의 단축 방향에 배치된 측면과 이웃하는 상기 제1 본딩패드(171) 또는 상기 제2 본딩패드(172) 사이에 제공된 제3 영역으로 상기 발광구조물에서 생성된 빛이 투과되어 방출될 수 있다.
실시 예에 의하면, 상기 제1 반사층(161)의 크기는 상기 제1 본딩패드(171)의 크기에 비하여 수 마이크로 미터 더 크게 제공될 수 있다. 예를 들어, 상기 제1 반사층(161)의 면적은 상기 제1 본딩패드(171)의 면적을 완전히 덮을 수 있을 정도의 크기로 제공될 수 있다. 공정 오차를 고려할 때, 상기 제1 반사층(161)의 한 변의 길이는 상기 제1 본딩패드(171)의 한 변의 길이에 비해 예로서 4 마이크로 미터 내지 10 마이크로 미터 정도 더 크게 제공될 수 있다.
또한, 상기 제2 반사층(162)의 크기는 상기 제2 본딩패드(172)의 크기에 비하여 수 마이크로 미터 더 크게 제공될 수 있다. 예를 들어, 상기 제2 반사층(162)의 면적은 상기 제2 본딩패드(172)의 면적을 완전히 덮을 수 있을 정도의 크기로 제공될 수 있다. 공정 오차를 고려할 때, 상기 제2 반사층(162)의 한 변의 길이는 상기 제2 본딩패드(172)의 한 변의 길이에 비해 예로서 4 마이크로 미터 내지 10 마이크로 미터 정도 더 크게 제공될 수 있다.
실시 예에 의하면, 상기 제1 반사층(161)과 상기 제2 반사층(162)에 의하여, 상기 발광구조물(110)로부터 방출되는 빛이 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)에 입사되지 않고 반사될 수 있게 된다. 이에 따라, 실시 예에 의하면, 상기 발광구조물(110)에서 생성되어 방출되는 빛이 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)에 입사되어 손실되는 것을 최소화할 수 있다.
또한, 실시 예에 따른 반도체 소자(100)에 의하면, 상기 제3 반사층(163)이 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172) 사이에 배치되므로, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172) 사이로 빛이 방출되는 것을 방지할 수 있다.
또한, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172) 사이의 최소 간격은 125 마이크로 미터에 비해 같거나 크게 제공될 수 있다. 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172) 사이의 최소 간격은 상기 반도체 소자(100)가 실장 되는 패키지 몸체의 제1 전극패드와 제2 전극패드 간의 간격을 고려하여 선택될 수 있다.
예로서, 패키지 몸체의 제1 전극패드와 제2 전극패드 간의 최소 간격이 최소 125 마이크로 미터로 제공될 수 있으며, 최대 200 마이크로 미터로 제공될 수 있다. 이때, 공정 오차를 고려하면, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172) 사이의 간격은 예로서 125 마이크로 미터 이상이고 300 마이크로 미터 이하로 제공될 수 있다.
또한, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172) 사이의 간격이 125 마이크로 미터보다 크게 배치되어야, 반도체 소자의 제1 본딩패드(171)와 제2 본딩패드(172) 사이에서 단락이 발생하지 않을 수 있도록 최소 공간이 확보될 수 있고, 광추출효율을 향상시키기 위한 발광 면적을 확보할 수 있어 상기 반도체 소자(100)의 광도(Po)가 증가될 수 있다.
또한, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172) 사이의 간격이 300 마이크로 미터 이하로 제공되어야 상기 반도체 소자 패키지의 제1 전극패드 및 제2 전극패드와 상기 반도체 소자의 제1 본딩패드(171) 및 제2 본딩패드(172)가 충분한 본딩력을 가지며 본딩될 수 있고, 상기 반도체 소자(100)의 전기적 특성이 확보될 수 있다.
상기 제1 본딩패드(171)와 상기 제2 본딩패드(172) 사이의 최소 간격은 광학적 특성을 확보하기 위해 125 마이크로 미터보다 크게 배치되고, 전기적 특성과 본딩력에 의한 신뢰성을 확보하기 위해 300 마이크로 미터보다 작게 배치될 수 있다.
실시 예에서는 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172) 사이의 간격으로서, 125 마이크로 미터 이상 300 마이크로 이하를 예시하였다. 그러나, 이에 한정하지 않고, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172) 사이의 간격은, 반도체 소자 패키지의 전기적 특성 또는 신뢰성을 향상시키기 위해서 125 마이크로 미터보다 작게 배치될 수도 있고, 광학적 특성을 향상시키기 위해서 300 마이크로 미터보다 크게 배치될 수도 있다.
앞에서 설명된 바와 같이, 실시 예에 따른 반도체 소자(100)는 예를 들어 플립칩 본딩 방식으로 실장되어 반도체 소자 패키지 형태로 제공될 수 있다. 이때, 반도체 소자(100)가 실장되는 패키지 몸체가 수지 등으로 제공되는 경우, 상기 반도체 소자(100)의 하부 영역에서, 상기 반도체 소자(100)로부터 방출되는 단파장의 강한 빛에 의하여 패키지 몸체가 변색되거나 균열이 발생될 수 있다.
그러나, 실시 예에 따른 반도체 소자(100)에 의하면 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)가 배치된 영역 사이로 빛이 방출되는 것을 방지할 수 있으므로, 상기 반도체 소자(100)의 하부 영역에 배치된 패키지 몸체가 변색되거나 균열되는 것을 방지할 수 있다.
실시 예에 의하면, 상기 제1 본딩패드(171), 상기 제2 본딩패드(172), 상기 제3 반사층(163)이 배치된 상기 반도체 소자(100)의 상부 면의 20% 이상 면적에서 상기 발광구조물(110)에서 생성된 빛이 투과되어 방출될 수 있다.
이에 따라, 실시 예에 의하면, 상기 반도체 소자(100)의 6면 방향으로 방출되는 빛의 양이 많아지게 되므로 광 추출 효율이 향상되고 광도(Po)가 증가될 수 있게 된다. 또한, 상기 반도체 소자(100)의 하부 면에 근접하게 배치된 패키지 몸체가 변색되거나 균열되는 것을 방지할 수 있게 된다.
또한, 실시 예예 따른 반도체 소자(100)에 의하면, 상기 오믹접촉층(130)에 복수의 컨택홀이 제공될 수 있다. 상기 오믹접촉층(130)에 제공된 복수의 컨택홀을 통하여 상기 제2 도전형 반도체층(113)과 상기 반사층(160)이 접착될 수 있다.
실시 예에 의하면, 상기 반사층(160)이 상기 제2 도전형 반도체층(113)에 직접 접촉될 수 있으므로, 상기 반사층(160)과 상기 제2 도전형 반도체층(113) 간의 결합력 및 접착력이 안정적으로 제공될 수 있게 된다. 이에 따라, 상기 반사층(160)이 상기 오믹접촉층(130)으로부터 박리되는 것을 방지할 수 있게 된다.
실시 예에 의하면, 상기 반사층(160)과 상기 제2 도전형 반도체층(113) 간의 결합력이 안정적으로 제공될 수 있으므로, 반도체 소자(100)의 특성이 향상될 수 있게 된다. 또한, 상기 반사층(160)과 상기 제2 도전형 반도체층(113) 간의 결합력이 안정적으로 제공될 수 있으므로 반도체 소자(100)의 신뢰성을 향상시킬 수 있게 된다.
한편, 이상에서 설명된 바와 같이, 상기 오믹접촉층(130)에 복수의 컨택홀이 제공될 수 있다. 상기 활성층(112)으로부터 발광된 빛은 상기 오믹접촉층(130)에 제공된 복수의 컨택홀을 통해 상기 반사층(160)에 입사되어 반사될 수 있게 된다. 이에 따라, 상기 활성층(112)에서 생성된 빛이 상기 오믹접촉층(130)에 입사되어 손실되는 것을 감소시킬 수 있게되며 광 추출 효율이 향상될 수 있게 된다. 이에 따라, 실시 예에 따른 반도체 소자(100)에 의하면 광도가 향상될 수 있게 된다.
그러면, 첨부된 도면을 참조하여 실시 예에 따른 반도체 소자 제조방법을 설명하기로 한다. 실시 예에 따른 반도체 소자 제조방법을 설명함에 있어, 도 1 내지 도 10을 참조하여 설명된 내용과 중복되는 사항에 대해서는 설명이 생략될 수 있다.
먼저, 실시 예에 따른 반도체 소자 제조방법에 의하면, 도 11a 및 도 11b에 도시된 바와 같이, 기판(105) 위에 발광구조물(110)이 형성될 수 있다. 도 11a는 실시 예에 따른 반도체 소자 제조방법에 따라 형성된 발광구조물(110)의 형상을 나타낸 평면도이고, 도 11b는 도 11a에 도시된 반도체 소자의 B-B 선에 따른 공정 단면도를 나타낸 것이다.
실시 예에 의하면, 상기 기판(105) 위에 발광구조물(110)이 형성될 수 있다. 예로서, 상기 기판(105) 위에 제1 도전형 반도체층(111), 활성층(112), 제2 도전형 반도체층(113)이 형성될 수 있다.
실시 예에 의하면, 메사 식각 공정을 통하여 상기 제1 도전형 반도체층(111)의 일부 영역이 노출되도록 형성될 수 있다. 상기 발광구조물(110)은 메사 식각에 의하여 상기 제1 도전형 반도체층(111)을 노출시키는 복수의 메사 개구부(M)를 포함할 수 있다.
예로서, 상기 메사 개구부(M)는 복수의 원 형상으로 제공될 수 있다. 또한, 상기 메사 개구부(M)는 리세스로 지칭될 수도 있다. 상기 메사 개구부(M)는 복수의 원 형상뿐만 아니라, 타원 형상 또는 다각형 형상 등으로 다양하게 변형되어 제공될 수도 있다.
다음으로, 도 12a 및 도 12b에 도시된 바와 같이, 오믹접촉층(130)이 형성될 수 있다. 도 12a는 실시 예에 따른 반도체 소자 제조방법에 따라 형성된 오믹접촉층(130)의 형상을 나타낸 평면도이고, 도 12b는 도 12a에 도시된 반도체 소자의 B-B 선에 따른 공정 단면도를 나타낸 것이다.
실시 예에 의하면, 상기 제2 도전형 반도체층(113) 위에 상기 오믹접촉층(130)이 형성될 수 있다.
상기 오믹접촉층(130)은 상기 메사 개구부(M)에 대응되는 영역에 제공된 복수의 개구부(M1)를 포함할 수 있다. 예로서, 상기 개구부(M1)는 복수의 원 형상으로 제공될 수 있다. 상기 개구부(M1)는 복수의 원 형상뿐만 아니라, 타원 형상 또는 다각형 형상 등으로 다양하게 변형되어 제공될 수도 있다.
상기 오믹접촉층(130)은 제1 영역(R1), 제2 영역(R2), 제3 영역(R3)을 포함할 수 있다. 상기 제1 영역(R1)과 상기 제2 영역(R2)은 서로 이격되어 배치될 수 있다. 또한, 상기 제3 영역(R3)은 상기 제1 영역(R1)과 상기 제2 영역(R2) 사이에 배치될 수 있다.
상기 제1 영역(R1)은 상기 발광구조물(110)의 메사 개구부(M)에 대응되는 영역에 제공된 복수의 개구부(M1)를 포함할 수 있다. 또한, 상기 제1 영역(R1)은 복수의 제1 컨택홀(C1)을 포함할 수 있다. 예로서, 상기 제1 컨택홀(C1)은 상기 개구부(M1) 주변에 복수로 제공될 수 있다.
상기 제2 영역(R2)은 상기 발광구조물(110)의 메사 개구부(M)에 대응되는 영역에 제공된 복수의 개구부(M1)를 포함할 수 있다. 또한, 상기 제2 영역(R2)은 복수의 제2 컨택홀(C2)을 포함할 수 있다. 예로서, 상기 제2 컨택홀(C2)은 상기 개구부(M1) 주변에 복수로 제공될 수 있다.
상기 제3 영역(R3)은 상기 발광구조물(110)의 메사 개구부(M)에 대응되는 영역에 제공된 복수의 개구부(M1)를 포함할 수 있다. 또한, 상기 제1 영역(R1)은 복수의 제1 컨택홀(C1)을 포함할 수 있다. 예로서, 상기 제1 컨택홀(C1)은 상기 개구부(M1) 주변에 복수로 제공될 수 있다.
실시 예에 의하면, 상기 제1 컨택홀(C1), 상기 제2 컨택홀(C2), 상기 제3 컨택홀(C3)은 수 마이크로 미터 내지 수십 마이크로 미터의 직경으로 제공될 수 있다. 상기 제1 컨택홀(C1), 상기 제2 컨택홀(C2), 상기 제3 컨택홀(C3)은 예로서 7 마이크로 미터 내지 20 마이크로 미터의 직경으로 제공될 수 있다.
실시 예에 의하면, 상기 제1 컨택홀(C1), 상기 제2 컨택홀(C2), 상기 제3 컨택홀(C3)에 의하여 상기 오믹접촉층(130) 아래에 배치된 상기 제2 도전형 반도체층(113)이 노출될 수 있다.
상기 개구부(M1), 상기 제1 컨택홀(C1), 상기 제2 컨택홀(C2), 상기 제3 컨택홀(C3)의 기능에 대해서는 뒤에서 후속 공정을 설명하면서 더 살펴보기로 한다.
다음으로, 도 13a 및 도 13b에 도시된 바와 같이, 제1 보호층(150)이 형성될 수 있다. 도 13a는 실시 예에 따른 반도체 소자 제조방법에 따라 형성된 제1 보호층(150)의 형상을 나타낸 평면도이고, 도 13b는 도 13a에 도시된 반도체 소자의 B-B 선에 따른 공정 단면도를 나타낸 것이다.
상기 제1 보호층(150)은 복수의 개구부를 포함할 수 있다. 예로서, 상기 제1 보호층(150)은 복수의 제1 개구부(h1)를 포함할 수 있다. 상기 복수의 제1 개구부(h1)를 통해 상기 오믹접촉층(130)이 노출될 수 있다. 또한, 상기 제1 보호층(150)은 복수의 제2 개구부(h2)를 포함할 수 있다. 상기 복수의 제2 개구부(h2)를 통해 상기 제1 도전형 반도체층(111)의 상부 면이 노출될 수 있다. 상기 복수의 제2 개구부(h2)는 상기 복수의 메사 개구부(M)가 형성된 영역에 대응되어 제공될 수 있다.
상기 제1 보호층(150)은 제1 영역(S1), 제2 영역(S2), 제3 영역(S3)을 포함할 수 있다. 상기 제1 영역(S1)과 상기 제2 영역(S2)은 서로 이격되어 배치될 수 있다. 또한, 상기 제3 영역(S3)은 상기 제1 영역(S1)과 상기 제2 영역(S2) 사이에 배치될 수 있다.
상기 제1 영역(S1)은 상기 오믹접촉층(130)의 상부 면을 노출시키는 복수의 제1 개구부(h1)를 포함할 수 있다. 상기 제1 영역(S1)은 상기 발광구조물(110)의 메사 개구부(M)에 대응되는 영역에 제공된 복수의 제2 개구부(h2)를 포함할 수 있다. 또한, 상기 제1 영역(S1)은 복수의 제4 컨택홀(C4)을 포함할 수 있다.
예로서, 상기 제4 컨택홀(C4)은 상기 제2 개구부(h2) 주변에 복수로 제공될 수 있다. 또한, 상기 제4 컨택홀(C4)은 상기 제1 개구부(h1) 주변에 복수로 제공될 수 있다. 상기 복수의 제4 컨택홀(C4)은 상기 오믹접촉층(130)의 상기 복수의 제1 컨택홀(C1)이 형성된 영역에 제공될 수 있다. 상기 복수의 제4 컨택홀(C4)과 상기 복수의 제1 컨택홀(C1)은 수직 방향으로 중첩되어 제공될 수 있다.
상기 제2 영역(S2)은 상기 오믹접촉층(130)의 상부 면을 노출시키는 복수의 제1 개구부(h1)을 포함할 수 있다. 상기 제2 영역(S2)은 상기 발광구조물(110)의 메사 개구부(M)에 대응되는 영역에 제공된 복수의 제2 개구부(h2)를 포함할 수 있다. 또한, 상기 제2 영역(S2)은 복수의 제5 컨택홀(C5)을 포함할 수 있다.
예로서, 상기 제5 컨택홀(C5)은 상기 제2 개구부(h2) 주변에 복수로 제공될 수 있다. 또한, 상기 제5 컨택홀(C5)은 상기 제1 개구부(h1) 주변에 복수로 제공될 수 있다. 상기 복수의 제5 컨택홀(C5)은 상기 오믹접촉층(130)의 상기 복수의 제2 컨택홀(C2)이 형성된 영역에 제공될 수 있다. 상기 복수의 제5 컨택홀(C5)과 상기 복수의 제2 컨택홀(C2)은 수직 방향으로 중첩되어 제공될 수 있다.
상기 제3 영역(S3)은 상기 오믹접촉층(130)의 상부 면을 노출시키는 복수의 제1 개구부(h1)를 포함할 수 있다. 상기 제3 영역(S3)은 상기 발광구조물(110)의 메사 개구부(M)에 대응되는 영역에 제공된 복수의 제2 개구부(h2)를 포함할 수 있다. 또한, 상기 제3 영역(S3)은 복수의 제6 컨택홀(C6)을 포함할 수 있다.
예로서, 상기 제6 컨택홀(C6)은 상기 제2 개구부(h2) 주변에 복수로 제공될 수 있다. 또한, 상기 제6 컨택홀(C6)은 상기 제1 개구부(h1) 주변에 복수로 제공될 수 있다. 상기 복수의 제6 컨택홀(C6)은 상기 오믹접촉층(130)의 상기 복수의 제3 컨택홀(C3)이 형성된 영역에 제공될 수 있다. 상기 복수의 제6 컨택홀(C6)과 상기 복수의 제3 컨택홀(C3)은 수직 방향으로 중첩되어 제공될 수 있다.
이어서, 도 14a 및 도 14b에 도시된 바와 같이, 제1 전극(141)과 제2 전극(142)이 형성될 수 있다. 도 14a는 실시 예에 따른 반도체 소자 제조방법에 따라 형성된 제1 전극(141)과 제2 전극(142)의 형상을 나타낸 평면도이고, 도 14b는 도 14a에 도시된 반도체 소자의 B-B 선에 따른 공정 단면도를 나타낸 것이다.
실시 예에 의하면, 상기 제1 전극(141)과 상기 제2 전극(142)은 서로 이격되어 배치될 수 있다.
상기 제1 전극(141)은 상기 제1 도전형 반도체층(111)에 전기적으로 연결될 수 있다. 상기 제1 전극(141)은 상기 제1 도전형 반도체층(111) 위에 배치될 수 있다. 예로서, 실시 예에 따른 반도체 소자(100)에 의하면, 상기 제1 전극(141)은 상기 제2 도전형 반도체층(113)의 일부와 상기 활성층(112)의 일부가 제거되어 노출된 제1 도전형 반도체층(111)의 상면에 배치될 수 있다.
상기 제1 전극(141)은 예를 들어 선 형상으로 형성될 수 있다. 또한, 상기 제1 전극(141)은 선 형상의 다른 영역에 비해 상대적으로 면적이 넓은 N 영역을 포함할 수 있다. 상기 제1 전극(141)의 N 영역은 추후 형성될 제1 본딩패드(171)와 전기적으로 연결될 수 있다.
상기 제1 전극(141)은 상기 제1 보호층(150)에 제공된 제2 개구부(h2)를 통하여 상기 제1 도전형 반도체층(111)의 상면에 전기적으로 연결될 수 있다. 예로서, 상기 제1 전극(141)은, 복수의 N 영역에서 상기 제1 도전형 반도체층(111)의 상면에 직접 접촉될 수 있다.
상기 제2 전극(142)은 상기 제2 도전형 반도체층(113)에 전기적으로 연결될 수 있다. 상기 제2 전극(142)은 상기 제2 도전형 반도체층(113) 위에 배치될 수 있다. 실시 예에 의하면, 상기 제2 전극(142)과 상기 제2 도전형 반도체층(113) 사이에 상기 오믹접촉층(130)이 배치될 수 있다.
상기 제2 전극(142)은 예를 들어 선 형상으로 형성될 수 있다. 또한, 상기 제2 전극(142)은 선 형상의 다른 영역에 비해 상대적으로 면적이 넓은 P 영역을 포함할 수 있다. 상기 제2 전극(142)의 P 영역은 추후 형성될 제2 본딩패드(172)와 전기적으로 연결될 수 있다.
상기 제2 전극(142)은 상기 제1 보호층(150)에 제공된 제1 개구부(h1)를 통하여 상기 제2 도전형 반도체층(113)의 상면에 전기적으로 연결될 수 있다. 예로서, 상기 제2 전극(142)은, 복수의 P 영역에서 상기 제2 도전형 반도체층(113)에 전기적으로 연결될 수 있다. 상기 제2 전극(142)은 복수의 P 영역에서 상기 오믹접촉층(130)의 상부 면에 직접 접촉될 수 있다.
다음으로, 도 15a 및 도 15b에 도시된 바와 같이, 제2 보호층(155)이 형성될 수 있다. 도 15a는 실시 예에 따른 반도체 소자 제조방법에 따라 형성된 제2 보호층(155)의 형상을 나타낸 평면도이고, 도 15b는 도 15a에 도시된 반도체 소자의 B-B 선에 따른 공정 단면도를 나타낸 것이다.
상기 제2 보호층(155)은 상기 제1 전극(141)과 상기 제2 전극(142) 위에 배치될 수 있다. 상기 제2 보호층(155)은 상기 제1 보호층(150) 위에 배치될 수 있다.
상기 제2 보호층(155)은 상기 제1 전극(141)의 상부 면을 노출시키는 제4 개구부(h4)를 포함할 수 있다. 상기 제2 보호층(155)은 상기 제1 전극(141)의 복수의 NB 영역을 노출시키는 복수의 제4 개구부(h4)를 포함할 수 있다.
상기 제2 보호층(155)은 상기 제2 전극(142)의 상부 면을 노출시키는 제3 개구부(h3)를 포함할 수 있다. 상기 제2 보호층(155)은 상기 제2 전극(142)의 복수의 PB 영역을 노출시키는 복수의 제3 개구부(h3)를 포함할 수 있다.
상기 제2 보호층(155)은 제1 영역(T1), 제2 영역(T2), 제3 영역(T3)을 포함할 수 있다. 상기 제1 영역(T1)과 상기 제2 영역(T2)은 서로 이격되어 배치될 수 있다. 또한, 상기 제3 영역(T3)은 상기 제1 영역(T1)과 상기 제2 영역(T2) 사이에 배치될 수 있다.
상기 제1 영역(T1)은 상기 제1 전극(141)의 상부 면을 노출시키는 복수의 제4 개구부(h4)를 포함할 수 있다. 또한, 상기 제1 영역(T1)은 복수의 제7 컨택홀(C7)을 포함할 수 있다.
예로서, 상기 제7 컨택홀(C7)은 상기 제4 개구부(h4) 주변에 복수로 제공될 수 있다. 상기 복수의 제7 컨택홀(C7)은 상기 오믹접촉층(130)의 상기 복수의 제1 컨택홀(C1)이 형성된 영역에 제공될 수 있다. 또한, 상기 복수의 제7 컨택홀(C7)은 상기 제1 보호층(150)의 상기 복수의 제4 컨택홀(C4)이 형성된 영역에 제공될 수 있다.
상기 복수의 제7 컨택홀(C7)과 상기 복수의 제4 컨택홀(C4)은 수직 방향으로 중첩되어 제공될 수 있다. 또한, 상기 복수의 제7 컨택홀(C7)과 상기 복수의 제1 컨택홀(C1)은 수직 방향으로 중첩되어 제공될 수 있다.
상기 제2 영역(T2)은 상기 제2 전극(142)의 상부 면을 노출시키는 복수의 제3 개구부(h3)를 포함할 수 있다. 또한, 상기 제2 영역(T2)은 복수의 제8 컨택홀(C8)을 포함할 수 있다.
예로서, 상기 제8 컨택홀(C8)은 상기 제3 개구부(h3) 주변에 복수로 제공될 수 있다. 상기 복수의 제8 컨택홀(C8)은 상기 오믹접촉층(130)의 상기 복수의 제2 컨택홀(C2)이 형성된 영역에 제공될 수 있다. 또한, 상기 복수의 제8 컨택홀(C8)은 상기 제1 보호층(150)의 상기 복수의 제5 컨택홀(C5)이 형성된 영역에 제공될 수 있다.
상기 복수의 제8 컨택홀(C8)과 상기 복수의 제5 컨택홀(C5)은 수직 방향으로 중첩되어 제공될 수 있다. 또한, 상기 복수의 제8 컨택홀(C8)과 상기 복수의 제2 컨택홀(C2)은 수직 방향으로 중첩되어 제공될 수 있다.
상기 제3 영역(T3)은 복수의 제9 컨택홀(C9)을 포함할 수 있다. 예로서, 상기 제9 컨택홀(C9)은 상기 오믹접촉층(130)의 상기 복수의 제3 컨택홀(C3)이 형성된 영역에 제공될 수 있다. 또한, 상기 복수의 제9 컨택홀(C9)은 상기 제1 보호층(150)의 상기 복수의 제6 컨택홀(C6)이 형성된 영역에 제공될 수 있다.
상기 복수의 제9 컨택홀(C9)과 상기 복수의 제6 컨택홀(C6)은 수직 방향으로 중첩되어 제공될 수 있다. 또한, 상기 복수의 제9 컨택홀(C9)과 상기 복수의 제3 컨택홀(C3)은 수직 방향으로 중첩되어 제공될 수 있다.
그리고, 도 16a 및 도 16b에 도시된 바와 같이, 반사층(160)이 형성될 수 있다. 도 16a는 실시 예에 따른 반도체 소자 제조방법에 따라 형성된 반사층(160)의 형상을 나타낸 평면도이고, 도 16b는 도 16a에 도시된 반도체 소자의 B-B 선에 따른 공정 단면도를 나타낸 것이다.
상기 반사층(160)은 제1 반사층(161), 제2 반사층(162), 제3 반사층(163)을 포함할 수 있다. 상기 반사층(160)은 상기 제2 보호층(155) 위에 배치될 수 있다. 상기 반사층(160)은 상기 제1 전극(141)과 상기 제2 전극(142) 위에 배치될 수 있다.
상기 제1 반사층(161)과 상기 제2 반사층(162)은 서로 이격되어 배치될 수 있다. 상기 제3 반사층(163)은 상기 제1 반사층(161)과 상기 제2 반사층(162) 사이에 배치될 수 있다.
상기 제1 반사층(161)은 상기 오믹접촉층(130)의 제1 영역(R1) 위에 배치될 수 있다. 상기 제1 반사층(161)은 상기 오믹접촉층(130)에 제공된 복수의 제1 컨택홀(C1) 위에 배치될 수 있다. 상기 제1 반사층(161)은 상기 제1 보호층(150)에 제공된 복수의 제4 컨택홀(C4) 위에 배치될 수 있다. 상기 제1 반사층(161)은 상기 제2 보호층(155)에 제공된 복수의 제7 컨택홀(C7) 위에 배치될 수 있다.
또한, 상기 제1 반사층(161)은 상기 제1 컨택홀(C1), 상기 제4 컨택홀(C4), 상기 제7 컨택홀(C7)을 통하여 상기 제2 도전형 반도체층(113)에 접촉될 수 있다. 이에 따라, 상기 제1 반사층(161)과 상기 제2 도전형 반도체층(113) 간의 접착력이 향상될 수 있으며, 상기 제1 반사층(161)이 상기 오믹접촉층(130)으로부터 박리되는 것을 방지할 수 있게 된다.
상기 제2 반사층(162)은 상기 오믹접촉층(130)의 제2 영역(R2) 위에 배치될 수 있다. 상기 제2 반사층(162)은 상기 오믹접촉층(130)에 제공된 복수의 제2 컨택홀(C2) 위에 배치될 수 있다. 상기 제2 반사층(162)은 상기 제1 보호층(150)에 제공된 복수의 제5 컨택홀(C5) 위에 배치될 수 있다. 상기 제2 반사층(162)은 상기 제2 보호층(155)에 제공된 복수의 제8 컨택홀(C8) 위에 배치될 수 있다.
또한, 상기 제2 반사층(162)은 상기 제2 컨택홀(C2), 상기 제5 컨택홀(C5), 상기 제8 컨택홀(C8)을 통하여 상기 제2 도전형 반도체층(113)에 접촉될 수 있다. 이에 따라, 상기 제2 반사층(162)과 상기 제2 도전형 반도체층(113) 간의 접착력이 향상될 수 있으며, 상기 제2 반사층(162)이 상기 오믹접촉층(130)으로부터 박리되는 것을 방지할 수 있게 된다.
상기 제3 반사층(163)은 상기 오믹접촉층(130)의 제3 영역(R3) 위에 배치될 수 있다. 상기 제3 반사층(163)은 상기 오믹접촉층(130)에 제공된 복수의 제3 컨택홀(C3) 위에 배치될 수 있다. 상기 제3 반사층(163)은 상기 제1 보호층(150)에 제공된 복수의 제6 컨택홀(C6) 위에 배치될 수 있다. 상기 제3 반사층(163)은 상기 제2 보호층(155)에 제공된 복수의 제9 컨택홀(C9) 위에 배치될 수 있다.
또한, 상기 제3 반사층(163)은 상기 제3 컨택홀(C3), 상기 제6 컨택홀(C6), 상기 제9 컨택홀(C9)을 통하여 상기 제2 도전형 반도체층(113)에 접촉될 수 있다. 이에 따라, 상기 제3 반사층(163)과 상기 제2 도전형 반도체층(113) 간의 접착력이 향상될 수 있으며, 상기 제3 반사층(163)이 상기 오믹접촉층(130)으로부터 박리되는 것을 방지할 수 있게 된다.
상기 제1 반사층(161)은 상기 제1 전극(141)과 상기 제2 전극(142) 위에 배치될 수 있다. 상기 제1 반사층(161)은 상기 제1 전극(141)의 상부 면을 노출시키는 제6 개구부(h6)를 포함할 수 있다. 상기 제1 반사층(161)은 상기 제1 전극(141)의 복수의 NB 영역을 노출시키는 복수의 제6 개구부(h6)를 포함할 수 있다. 상기 제1 반사층(161)은 상기 제2 보호층(155)의 상기 제2 개구부(h2)가 형성된 영역에 대응되어 제공된 제6 개구부(h6)를 포함할 수 있다.
상기 제2 반사층(162)은 상기 제1 전극(141)과 상기 제2 전극(142) 위에 배치될 수 있다. 상기 제2 반사층(162)은 상기 제1 반사층(161)과 이격되어 배치될 수 있다. 상기 제2 반사층(162)은 상기 제2 전극(142)의 상부 면을 노출시키는 제5 개구부(h5)를 포함할 수 있다. 상기 제2 반사층(162)은 상기 제2 전극(142)의 복수의 PB 영역을 노출시키는 복수의 제5 개구부(h5)를 포함할 수 있다. 상기 제2 반사층(162)은 상기 제2 보호층(155)의 상기 제3 개구부(h3)가 형성된 영역에 대응되어 제공된 제5 개구부(h5)를 포함할 수 있다.
또한, 상기 제3 반사층(163)은 상기 제1 전극(141)과 상기 제2 전극(142) 위에 배치될 수 있다. 상기 제3 반사층(163)은 상기 제1 반사층(161)과 상기 제2 반사층(162) 사이에 배치될 수 있다. 예로서, 상기 제3 반사층(163)은 상기 제1 반사층(161)과 연결될 수 있다. 또한, 상기 제3 반사층(163)은 상기 제2 반사층(162)과 연결될 수 있다. 상기 제3 반사층(163)은 상기 제1 반사층(161)과 상기 제2 반사층(162)에 물리적으로 직접 접촉되어 배치될 수 있다.
실시 예에 의하면, 상기 제1 반사층(161)은 상기 제1 전극(141)의 측면 및 상면의 일부에 상기 제1 전극(141)의 상면을 노출하며 배치될 수 있다. 상기 제2 반사층(162)은 상기 제2 전극(142)의 측면 및 상면의 일부에 상기 제2 전극(142)의 상면을 노출하며 배치될 수 있다.
이에 따라, 상기 제1 반사층(161)과 상기 제2 반사층(162)은 상기 발광구조물(110)의 활성층(112)에서 발광되는 빛을 반사시켜 제1 본딩패드(161)와 제2 본딩패드(162)에서 광 흡수가 발생되는 것을 최소화하여 광도(Po)를 향상시킬 수 있다.
예를 들어, 상기 제1 반사층(161)과 상기 제2 반사층(162)은 절연성 재료로 이루어지되, 상기 활성층(114)에서 방출된 빛의 반사를 위하여 반사율이 높은 재료, 예를 들면 DBR 구조를 이룰 수 있다. 상기 제3 반사층(163)도 DBR 구조로 제공될 수 있다.
상기 제1 반사층(161)과 상기 제2 반사층(162)은 굴절률이 다른 물질이 서로 반복하여 배치된 DBR 구조를 이룰 수 있다. 예를 들어, 상기 제1 반사층(161)과 상기 제2 반사층(162)은 TiO2, SiO2, Ta2O5, HfO2 중 적어도 하나 이상을 포함하는 단층 또는 적층 구조로 배치될 수 있다.
또한, 다른 실시 예에 의하면, 이에 한정하지 않고 상기 제1 반사층(161)과 상기 제2 반사층(162)은 상기 활성층(112)에서 발광하는 빛의 파장에 따라 상기 활성층(112)에서 발광하는 빛에 대한 반사도를 조절할 수 있도록 자유롭게 제공될 수 있다.
또한, 다른 실시 예에 의하면, 상기 제1 반사층(161)과 상기 제2 반사층(162)은 ODR층으로 제공될 수도 있다. 또 다른 실시 예에 의하면, 상기 제1 반사층(161)과 상기 제2 반사층(162)은 DBR층과 ODR층이 적층된 일종의 하이브리드(hybrid) 형태로 제공될 수도 있다.
상기 제1 반사층(161) 또는 상기 제2 반사층(162)이 DBR층과 ODR층을 포함하는 하이브리드 형태로 제공되는 경우의 특성에 대해서는 뒤에서 더 살펴 보기로 한다.
이어서, 도 17a 및 도 17b에 도시된 바와 같이, 제1 본딩패드(171)와 제2 본딩패드(172)가 형성될 수 있다. 도 17a는 실시 예에 따른 반도체 소자 제조방법에 따라 형성된 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)의 형상을 나타낸 평면도이고, 도 17b는 도 17a에 도시된 반도체 소자의 B-B 선에 따른 공정 단면도를 나타낸 것이다.
실시 예에 의하면, 도 17a에 도시된 형상으로 상기 제1 본딩패드(171)와 제2 본딩패드(172)가 형성될 수 있다. 상기 제1 본딩패드(171)는 상기 제1 반사층(161) 위에 배치될 수 있다. 상기 제2 본딩패드(172)는 상기 제2 반사층(162) 위에 배치될 수 있다. 상기 제2 본딩패드(172)는 상기 제1 본딩패드(171)와 이격되어 배치될 수 있다.
상기 제1 본딩패드(171)는 복수의 NB 영역에서 상기 제1 반사층(161)에 제공된 상기 제6 개구부(h6)를 통하여 상기 제1 전극(141)의 상부 면에 접촉될 수 있다. 상기 제2 본딩패드(172)는 복수의 PB 영역에서 상기 제2 반사층(162)에 제공된 상기 제5 개구부(h5)를 통하여 상기 제2 전극(142)의 상부 면에 접촉될 수 있다.
실시 예에 의하면, 상기 제1 본딩패드(171)와 상기 제2 전극패드(172)에 전원이 인가됨에 따라, 상기 발광구조물(110)이 발광될 수 있게 된다.
이와 같이 실시 예에 따른 반도체 소자(100)에 의하면, 상기 제1 본딩패드(171)와 상기 제1 전극(141)이 복수의 영역에서 접촉될 수 있다. 또한, 상기 제2 본딩패드(172)와 상기 제2 전극(142)이 복수의 영역에서 접촉될 수 있다. 이에 따라, 실시 예에 의하면, 복수의 영역을 통해 전원이 공급될 수 있으므로, 접촉 면적 증가 및 접촉 영역의 분산에 따라 전류 분산 효과가 발생되고 동작전압이 감소될 수 있는 장점이 있다.
실시 예에 따른 반도체 소자는 플립칩 본딩 방식으로 외부 전원에 연결될 수 있다. 예로서, 반도체 소자 패키지를 제조함에 있어, 상기 제1 본딩패드(171)의 상부 면과 상기 제2 본딩패드(172)의 상부 면이 서브 마운트, 리드 프레임, 또는 회로기판 등에 부착되도록 배치될 수 있다.
실시 예에 따른 반도체 소자가 플립칩 본딩 방식으로 실장되어 반도체 소자 패키지로 구현되는 경우, 상기 발광구조물(110)에서 제공되는 빛은 상기 기판(105)을 통하여 방출될 수 있다. 상기 발광구조물(110)에서 방출되는 빛은 상기 제1 반사층(161)과 상기 제2 반사층(162)에서 반사되어 상기 기판(105) 방향으로 방출될 수 있다.
또한, 상기 발광구조물(110)에서 방출되는 빛은 상기 발광구조물(110)의 측면 방향으로도 방출될 수 있다. 또한, 상기 발광구조물(110)에서 방출되는 빛은, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)가 배치된 면 중에서, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)가 제공되지 않은 영역을 통하여 외부로 방출될 수 있다.
구체적으로, 상기 발광구조물(110)에서 방출되는 빛은, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)가 배치된 면 중에서, 상기 제1 반사층(161), 상기 제2 반사층(162), 상기 제3 반사층(163)이 제공되지 않은 영역을 통하여 외부로 방출될 수 있다.
이에 따라, 실시 예에 따른 반도체 소자(100)는 상기 발광구조물(110)을 둘러싼 6면 방향으로 빛을 방출할 수 있게 되며, 광도를 현저하게 향상시킬 수 있다.
또한, 실시 예에 따른 반도체 소자 및 반도체 소자 패키지에 의하면, 넓은 면적을 갖는 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)가 전원을 제공하는 회로기판에 직접 본딩될 수 있으므로 플립칩 본딩 공정이 쉽고 안정적으로 진행될 수 있다.
한편, 실시 예에 따른 반도체 소자에 의하면, 반도체 소자(100)의 상부 방향에서 보았을 때, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)의 면적의 합은, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)가 배치된 상기 반도체 소자(100)의 상부 면 전체 면적의 60%에 비해 같거나 작게 제공될 수 있다.
예로서, 상기 반도체 소자(100)의 상부 면 전체 면적은 상기 발광구조물(110)의 제1 도전형 반도체층(111)의 하부 면의 가로 길이 및 세로 길이에 의하여 정의되는 면적에 대응될 수 있다. 또한, 상기 반도체 소자(100)의 상부 면 전체 면적은 상기 기판(105)의 상부 면 또는 하부 면의 면적에 대응될 수 있다.
이와 같이, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)의 면적의 합이 상기 반도체 소자(100)의 전체 면적의 60%에 비해 같거나 작게 제공되도록 함으로써, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)가 배치된 면으로 방출되는 빛의 양이 증가될 수 있게 된다. 이에 따라, 실시 예에 의하면, 상기 반도체 소자(100)의 6면 방향으로 방출되는 빛의 양이 많아지게 되므로 광 추출 효율이 향상되고 광도(Po)가 증가될 수 있게 된다.
또한, 상기 반도체 소자의 상부 방향에서 보았을 때, 상기 제1 본딩패드(171)의 면적과 상기 제2 본딩패드(172)의 면적의 합은 상기 반도체 소자(100)의 전체 면적의 30%에 비해 같거나 크게 제공될 수 있다.
이와 같이, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)의 면적의 합이 상기 반도체 소자(100)의 전체 면적의 30%에 비해 같거나 크게 제공되도록 함으로써, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)를 통하여 안정적인 실장이 수행될 수 있게 된다.
실시 예에 따른 반도체 소자(100)는, 광 추출 효율 및 본딩의 안정성 확보를 고려하여, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)의 면적의 합이 상기 반도체 소자(100)의 전체 면적의 30% 이상이고 60% 이하로 선택될 수 있다.
즉, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)의 면적의 합이 상기 반도체 소자(100)의 전체 면적의 30% 이상 내지 100% 이하인 경우, 상기 반도체 소자(100)의 전기적 특성을 확보하고, 반도체 소자 패키지에 실장되는 본딩력을 확보하여 안정적인 실장이 수행될 수 있다.
또한, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)의 면적의 합이 상기 반도체 소자(100)의 전체 면적의 0% 초과 내지 60% 이하인 경우, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)가 배치된 면으로 방출되는 광량이 증가하여 상기 반도체 소자(100)의 광추출 효율이 향상되고, 광도(Po)가 증가될 수 있다.
실시 예에서는 상기 반도체 소자(100)의 전기적 특성과 반도체 소자 패키지에 실장되는 본딩력을 확보하고, 광도를 증가시키기 위해, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)의 면적의 합이 상기 반도체 소자(100)의 전체 면적의 30% 이상 내지 60% 이하로 선택하였다.
또한, 다른 실시 예에 의하면, 이에 한정하지 않고, 상기 반도체 소자(100)의 전기적 특성과 본딩력을 확보하기 위해서는 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)의 면적의 합이 60% 초과 내지 100% 이하로 구성될 수 있고, 광도를 증가시키기 위해서는 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)의 면적의 합이 0% 초과 30% 미만으로 선택하여 구성할 수 있다.
또한, 실시 예에 따른 반도체 소자(100)에 의하면, 상기 제3 반사층(163)이 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172) 사이에 배치될 수 있다. 예로서, 상기 제3 반사층(163)의 상기 반도체 소자(100)의 장축 방향에 따른 길이는 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172) 사이의 간격에 대응되어 배치될 수 있다. 또한, 상기 제3 반사층(163)의 면적은 예로서 상기 반도체 소자(100)의 상부 면 전체의 10% 이상이고 25% 이하로 제공될 수 있다.
상기 제3 반사층(163)의 면적이 상기 반도체 소자(100)의 상부 면 전체의 10% 이상일 때, 상기 반도체 소자의 하부에 배치되는 패키지 몸체가 변색되거나 균열의 발생을 방지할 수 있고, 25% 이하일 경우 상기 반도체 소자의 6면으로 발광하도록 하는 광추출효율을 확보하기에 유리하다.
또한, 다른 실시 예에서는 이에 한정하지 않고 상기 광추출효율을 더 크게 확보하기 위해 상기 제3 반사층(163)의 면적을 상기 반도체 소자(100)의 상부 면 전체의 0% 초과 내지 10% 미만으로 배치할 수 있고, 상기 패키지 몸체에 변색 또는 균열의 발생을 방지하기 위해 상기 제3 반사층(163)의 면적을 상기 반도체 소자(100)의 상부 면 전체의 25% 초과 내지 100% 미만으로 배치할 수 있다.
이와 같이 실시 예에 따른 반도체 소자(100)에 의하면, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172) 사이에 제공된 제1 영역으로 상기 발광구조물(110)에서 생성된 빛이 투과되어 방출되지 않도록 제공될 수 있다.
이때, 상기 제1 영역은 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172) 사이의 간격에 대응되는 영역일 수 있다. 또한, 상기 제1 영역은 상기 제3 반사층(163)에 있어서 반도체 소자의 장축 방향으로 배치된 길이에 대응될 수 있다.
또한, 상기 반도체 소자(100)의 장축 방향에 배치된 측면과 이웃하는 상기 제1 본딩패드(171) 또는 상기 제2 본딩패드(172) 사이에 제공된 제2 영역으로 상기 발광구조물(110)에서 생성된 빛이 투과되어 방출될 수 있다.
또한, 상기 반도체 소자(100)의 단축 방향에 배치된 측면과 이웃하는 상기 제1 본딩패드(171) 또는 상기 제2 본딩패드(172) 사이에 제공된 제3 영역으로 상기 발광구조물에서 생성된 빛이 투과되어 방출될 수 있다.
실시 예에 의하면, 상기 제1 반사층(161)의 크기는 상기 제1 본딩패드(171)의 크기에 비하여 수 마이크로 미터 더 크게 제공될 수 있다. 예를 들어, 상기 제1 반사층(161)의 면적은 상기 제1 본딩패드(171)의 면적을 완전히 덮을 수 있을 정도의 크기로 제공될 수 있다. 공정 오차를 고려할 때, 상기 제1 반사층(161)의 한 변의 길이는 상기 제1 본딩패드(171)의 한 변의 길이에 비해 예로서 4 마이크로 미터 내지 10 마이크로 미터 정도 더 크게 제공될 수 있다.
또한, 상기 제2 반사층(162)의 크기는 상기 제2 본딩패드(172)의 크기에 비하여 수 마이크로 미터 더 크게 제공될 수 있다. 예를 들어, 상기 제2 반사층(162)의 면적은 상기 제2 본딩패드(172)의 면적을 완전히 덮을 수 있을 정도의 크기로 제공될 수 있다. 공정 오차를 고려할 때, 상기 제2 반사층(162)의 한 변의 길이는 상기 제2 본딩패드(172)의 한 변의 길이에 비해 예로서 4 마이크로 미터 내지 10 마이크로 미터 정도 더 크게 제공될 수 있다.
실시 예에 의하면, 상기 제1 반사층(161)과 상기 제2 반사층(162)에 의하여, 상기 발광구조물(110)로부터 방출되는 빛이 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)에 입사되지 않고 반사될 수 있게 된다. 이에 따라, 상기 발광구조물(110)에서 생성되어 방출되는 빛이 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)에 입사되어 손실되는 것을 최소화할 수 있다.
또한, 실시 예에 따른 반도체 소자(100)에 의하면, 상기 제3 반사층(163)이 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172) 사이에 배치되므로, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172) 사이로 빛이 방출되는 것을 방지할 수 있다.
또한, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172) 사이의 최소 간격은 125 마이크로 미터에 비해 같거나 크게 제공될 수 있다. 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172) 사이의 최소 간격은 상기 반도체 소자(100)가 실장 되는 패키지 몸체의 제1 전극패드와 제2 전극패드 간의 간격을 고려하여 선택될 수 있다.
예로서, 패키지 몸체의 제1 전극패드와 제2 전극패드 간의 최소 간격이 최소 125 마이크로 미터로 제공될 수 있으며, 최대 200 마이크로 미터로 제공될 수 있다. 이때, 공정 오차를 고려하면, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172) 사이의 간격은 예로서 125 마이크로 미터 이상이고 300 마이크로 미터 이하로 제공될 수 있다.
또한, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172) 사이의 간격이 125 마이크로 미터보다 크게 배치되어야, 반도체 소자의 제1 본딩패드(171)와 제2 본딩패드(172) 사이에서 단락이 발생하지 않을 수 있도록 최소 공간이 확보될 수 있고, 광추출효율을 향상시키기 위한 발광 면적을 확보할 수 있어 상기 반도체 소자(100)의 광도(Po)가 증가될 수 있다.
또한, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172) 사이의 간격이 300 마이크로 미터 이하로 제공되어야 상기 반도체 소자 패키지의 제1 전극패드 및 제2 전극패드와 상기 반도체 소자의 제1 본딩패드(171) 및 제2 본딩패드(172)가 충분한 본딩력을 가지며 본딩될 수 있고, 상기 반도체 소자(100)의 전기적 특성이 확보될 수 있다.
상기 제1 본딩패드(171)와 상기 제2 본딩패드(172) 사이의 최소 간격은 광학적 특성을 확보하기 위해 125 마이크로 미터보다 크게 배치되고, 전기적 특성과 본딩력에 의한 신뢰성을 확보하기 위해 300 마이크로 미터보다 작게 배치될 수 있다.
실시 예에서는 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172) 사이의 간격으로서, 125 마이크로 미터 이상 300 마이크로 이하를 예시하였다. 그러나, 이에 한정하지 않고, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172) 사이의 간격은, 반도체 소자 패키지의 전기적 특성 또는 신뢰성을 향상시키기 위해서 125 마이크로 미터보다 작게 배치될 수도 있고, 광학적 특성을 향상시키기 위해서 300 마이크로 미터보다 크게 배치될 수도 있다.
앞에서 설명된 바와 같이, 실시 예에 따른 반도체 소자(100)는 예를 들어 플립칩 본딩 방식으로 실장되어 반도체 소자 패키지 형태로 제공될 수 있다. 이때, 반도체 소자(100)가 실장되는 패키지 몸체가 수지 등으로 제공되는 경우, 상기 반도체 소자(100)의 하부 영역에서, 상기 반도체 소자(100)로부터 방출되는 단파장의 강한 빛에 의하여 패키지 몸체가 변색되거나 균열이 발생될 수 있다.
그러나, 실시 예에 따른 반도체 소자(100)에 의하면 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)가 배치된 영역 사이로 빛이 방출되는 것을 방지할 수 있으므로, 상기 반도체 소자(100)의 하부 영역에 배치된 패키지 몸체가 변색되거나 균열되는 것을 방지할 수 있다.
실시 예에 의하면, 상기 제1 본딩패드(171), 상기 제2 본딩패드(172), 상기 제3 반사층(163)이 배치된 상기 반도체 소자(100)의 상부 면의 20% 이상 면적에서 상기 발광구조물(110)에서 생성된 빛이 투과되어 방출될 수 있다.
이에 따라, 실시 예에 의하면, 상기 반도체 소자(100)의 6면 방향으로 방출되는 빛의 양이 많아지게 되므로 광 추출 효율이 향상되고 광도(Po)가 증가될 수 있게 된다. 또한, 상기 반도체 소자(100)의 하부 면에 근접하게 배치된 패키지 몸체가 변색되거나 균열되는 것을 방지할 수 있게 된다.
또한, 실시 예예 따른 반도체 소자(100)에 의하면, 상기 오믹접촉층(130)에 복수의 컨택홀(C1, C2, C3)이 제공될 수 있다. 상기 오믹접촉층(130)에 제공된 복수의 컨택홀(C1, C2, C3)을 통하여 상기 제2 도전형 반도체층(113)과 상기 반사층(160)이 접착될 수 있다. 상기 반사층(160)이 상기 제2 도전형 반도체층(113)에 직접 접촉될 수 있게 됨으로써, 상기 반사층(160)이 상기 제2 도전형 반도체층(113)에 접촉되지 않는 것에 비하여, 상기 반사층(160), 상기 오믹접촉층(130), 상기 제2 도전형 반도체층(113) 간의 접착력이 향상될 수 있게 된다.
예를 들어, 상기 반사층(160)과 상기 오믹접촉층(130) 간의 결합력 또는 접착력이 약한 경우, 두 층 간에 박리가 발생될 수 있다. 이와 같이 상기 반사층(160)과 상기 오믹접촉층(130) 사이에 박리가 발생되면 반도체 소자(100)의 특성이 열화될 수 있으며, 또한 반도체 소자(100)의 신뢰성을 확보할 수 없게 된다.
그러나, 실시 예에 의하면, 상기 반사층(160)이 상기 제2 도전형 반도체층(113)에 직접 접촉될 수 있으므로, 상기 반사층(160)과 상기 제2 도전형 반도체층(113) 간의 결합력 및 접착력이 안정적으로 제공될 수 있게 된다.
따라서, 실시 예에 의하면, 상기 반사층(160)과 상기 제2 도전형 반도체층(113) 간의 결합력이 안정적으로 제공될 수 있으므로, 반도체 소자(100)의 특성이 향상될 수 있게 된다. 또한, 상기 반사층(160)과 상기 제2 도전형 반도체층(113) 간의 결합력이 안정적으로 제공될 수 있으므로 반도체 소자(100)의 신뢰성을 향상시킬 수 있게 된다.
한편, 이상에서 설명된 바와 같이, 상기 오믹접촉층(130)에 복수의 컨택홀(C1, C2, C3)이 제공될 수 있다. 상기 활성층(112)으로부터 발광된 빛은 상기 오믹접촉층(130)에 제공된 복수의 컨택홀(C1, C2, C3)을 통해 상기 반사층(160)에 입사되어 반사될 수 있게 된다. 이에 따라, 상기 활성층(112)에서 생성된 빛이 상기 오믹접촉층(130)에 입사되어 손실되는 것을 감소시킬 수 있게되며 광 추출 효율이 향상될 수 있게 된다. 이에 따라, 실시 예에 따른 반도체 소자(100)에 의하면 광도가 향상될 수 있게 된다.
실시 예에 의하면, 상기 제1 컨택홀(C1), 상기 제2 컨택홀(C2), 상기 제3 컨택홀(C3)은 수 마이크로 미터 내지 수십 마이크로 미터의 직경으로 제공될 수 있다. 상기 제1 컨택홀(C1), 상기 제2 컨택홀(C2), 상기 제3 컨택홀(C3)은 예로서 7 마이크로 미터 내지 20 마이크로 미터의 직경으로 제공될 수 있다.
예로서, 실시 예에 의하면, 공정 마진을 고려하여 컨택홀(C1, C2, C3)의 직경이 7 마이크로 미터 이상으로 형성될 수 있다. 또한, 실시 예에 의하면, 낮은 동작 전압에서 안정적으로 구동될 수 있도록, 컨택홀(C1, C2, C3)의 직경은 20 마이크로 미터 이하로 형성될 수 있다.
한편, 도 18은 본 발명의 실시 예에 따른 반도체 소자의 또 다른 예를 나타낸 단면도이다. 도 18을 참조하여 실시 예에 다른 반도체 소자를 설명함에 있어, 이상에서 설명된 내용과 중복되는 사항에 대해서는 설명이 생략될 수 있다.
실시 예에 따른 반도체 소자(100)는, 도 18에 도시된 바와 같이, 기판(105) 위에 배치된 발광구조물(110)을 포함할 수 있다.
또한, 실시 예에 따른 반도체 소자(100)는, 전류확산층(120)과 오믹접촉층(130)을 포함할 수 있다. 상기 전류확산층(120)과 상기 오믹접촉층(130)은 전류 확산을 향상시켜 광출력을 증가시킬 수 있다.
예로서, 상기 전류확산층(120)은 산화물 또는 질화물 등으로 제공될 수 있다. 상기 전류확산층(120)은 제2 전극(142) 아래에서 전류가 집중되는 것을 방지할 수 있다.
또한, 상기 오믹접촉층(130)은 금속, 금속 산화물, 금속 질화물을 포함하는 그룹 중에서 선택된 적어도 하나를 포함할 수 있다. 상기 오믹접촉층(130)은 투광성의 물질을 포함할 수 있다.
실시 예에 따른 반도체 소자(100)는, 도 18에 도시된 바와 같이, 반사층(160)을 포함할 수 있다. 상기 반사층(160)은 제1 반사층(161), 제2 반사층(162), 제3 반사층(163)을 포함할 수 있다. 상기 반사층(160)은 상기 오믹접촉층(130) 위에 배치될 수 있다.
상기 제1 반사층(161)은 상기 제1 도전형 반도체층(111)의 상부 면을 노출시키는 복수의 제2 개구부(h2)를 포함할 수 있다.
상기 제2 반사층(162)은 상기 오믹접촉층(130)을 노출시키는 제1 개구부(h1)를 포함할 수 있다. 상기 제2 반사층(162)은 상기 오믹접촉층(130) 위에 배치된 복수의 제1 개구부(h1)를 포함할 수 있다.
상기 제3 반사층(163)은 상기 제1 반사층(161)과 상기 제2 반사층(162) 사이에 배치될 수 있다. 예로서, 상기 제3 반사층(163)은 상기 제1 반사층(161)과 연결될 수 있다. 또한, 상기 제3 반사층(163)은 상기 제2 반사층(162)과 연결될 수 있다. 상기 제3 반사층(163)은 상기 제1 반사층(161)과 상기 제2 반사층(162)에 물리적으로 직접 접촉되어 배치될 수 있다.
예로서, 상기 반사층(160)은, 도 4a, 도 4b, 도 5a, 도 5b를 참조하여 설명된 바와 같이, 상기 오믹접촉층(130)에 제공된 복수의 컨택홀(C1, C2, C3)을 통하여 상기 제2 도전형 반도체층(113)에 직접 접촉될 수 있다. 상기 반사층(160)은 상기 오믹접촉층(130)에 제공된 복수의 컨택홀(C1, C2, C3)을 통하여 상기 제2 도전형 반도체층(113)의 상부 면에 물리적으로 접촉될 수 있다.
실시 예에 따른 반도체 소자(100)는, 도 18에 도시된 바와 같이, 제1 전극(141)과 제2 전극(142)을 포함할 수 있다.
상기 제1 전극(141)은 상기 제1 도전형 반도체층(111)에 전기적으로 연결될 수 있다. 상기 제1 전극(141)은 상기 제1 도전형 반도체층(111) 위에 배치될 수 있다. 예로서, 실시 예에 따른 반도체 소자(100)에 의하면, 상기 제1 전극(141)은 상기 제2 도전형 반도체층(113)의 일부와 상기 활성층(112)의 일부가 제거되어 노출된 제1 도전형 반도체층(111)의 상면에 배치될 수 있다.
상기 제2 전극(142)은 상기 제2 도전형 반도체층(113)에 전기적으로 연결될 수 있다. 상기 제2 전극(142)은 상기 제2 도전형 반도체층(113) 위에 배치될 수 있다. 실시 예에 의하면, 상기 제2 전극(142)과 상기 제2 도전형 반도체층(113) 사이에 상기 오믹접촉층(130)과 상기 전류확산층(120)이 배치될 수 있다.
실시 예에 따른 반도체 소자(100)는, 도 18에 도시된 바와 같이, 보호층(150)을 포함할 수 있다.
상기 보호층(150)은 상기 제2 전극(142)을 노출시키는 복수의 제3 개구부(h3)를 포함할 수 있다. 또한, 상기 보호층(150)은 상기 제1 전극(141)을 노출시키는 복수의 제4 개구부(h4)를 포함할 수 있다.
상기 보호층(150)은 상기 반사층(160) 위에 배치될 수 있다. 상기 보호층(150)은 상기 제1 반사층(161), 상기 제2 반사층(162), 상기 제3 반사층(163) 위에 배치될 수 있다.
실시 예에 따른 반도체 소자(100)는, 도 18에 도시된 바와 같이, 상기 보호층(150) 위에 배치된 제1 본딩패드(171), 제2 본딩패드(172), 제3 본딩패드(173)를 포함할 수 있다.
상기 제1 본딩패드(171)는 상기 제1 반사층(161) 위에 배치될 수 있다. 또한, 상기 제2 본딩패드(172)는 상기 제2 반사층(162) 위에 배치될 수 있다. 상기 제2 본딩패드(172)는 상기 제1 본딩패드(171)와 이격되어 배치될 수 있다. 상기 제1 본딩패드(171)는 상기 제2 본딩패드(172)와 전기적으로 절연되어 제공될 수 있다.
상기 제3 본딩패드(173)는 상기 제3 반사층(163) 위에 배치될 수 있다. 상기 제3 본딩패드(173)는 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172) 사이에 배치될 수 있다.
상기 제3 본딩패드(173)는 상기 제1 본딩패드(171)와 이격되어 배치될 수 있다. 상기 제3 본딩패드(173)는 상기 제1 본딩패드(171)와 전기적으로 절연되어 제공될 수 있다.
상기 제3 본딩패드(173)는 상기 제2 본딩패드(172)와 이격되어 배치될 수 있다. 상기 제3 본딩패드(173)는 상기 제2 본딩패드(172)와 전기적으로 절연되어 제공될 수 있다.
실시 예에 따른 반도체 소자는 플립칩 본딩 방식으로 외부 전원에 연결될 수 있다. 예로서, 반도체 소자 패키지를 제조함에 있어, 상기 제1 본딩패드(171)의 상부 면과 상기 제2 본딩패드(172)의 상부 면이 서브 마운트, 리드 프레임, 또는 회로기판 등에 부착되도록 배치될 수 있다.
또한, 실시 예에 따른 반도체 소자 및 반도체 소자 패키지에 의하면, 넓은 면적을 갖는 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)가 전원을 제공하는 회로기판에 직접 본딩될 수 있으므로 플립칩 본딩 공정이 쉽고 안정적으로 진행될 수 있다.
한편, 실시 예에 따른 반도체 소자(100)는 상기 제3 본딩패드(173)를 ?하여 반도체 소자(100)에서 발생된 열을 외부로 효과적으로 방출할 수 있다. 예로서, 반도체 소자 패키지를 제조함에 있어, 상기 제3 본딩패드(173)의 상부 면이 히트 싱크 또는 방열기판 등에 연결되도록 배치될 수 있다.
이에 따라, 실시 예에 따른 반도체 소자(100)는, 상기 제1 본딩패드(171) 및 상기 제2 본딩패드(172) 뿐만 아니라, 상기 제3 본딩패드(173)를 통하여 외부로 열을 효과적으로 방출할 수 있게 된다.
예로서, 상기 제3 본딩패드(173)는 상기 제1 본딩패드(171) 또는 상기 제2 본딩패드(172)와 동일한 물질로 제공될 수 있다. 또한, 상기 제3 본딩패드(173)는 상기 반도체 소자(100)에 구동 전원을 제공하는 기능을 수행하지 않아도 되므로 열 전도성이 우수한 절연성 물질로 제공될 수도 있다.
또한, 실시 예예 따른 반도체 소자(100)에 의하면, 상기 오믹접촉층(130)에 복수의 컨택홀(C1, C2, C3)이 제공될 수 있다. 상기 오믹접촉층(130)에 제공된 복수의 컨택홀(C1, C2, C3)을 통하여 상기 제2 도전형 반도체층(113)과 상기 반사층(160)이 접착될 수 있다. 상기 반사층(160)이 상기 제2 도전형 반도체층(113)에 직접 접촉될 수 있게 됨으로써, 상기 반사층(160)이 상기 제2 도전형 반도체층(113)에 접촉되지 않는 것에 비하여, 상기 반사층(160), 상기 오믹접촉층(130), 상기 제2 도전형 반사층(113) 간의 접착력이 향상될 수 있게 된다.
따라서, 실시 예에 의하면, 상기 반사층(160)과 상기 제2 도전형 반도체층(113) 간의 결합력이 안정적으로 제공될 수 있으므로, 상기 반사층(160)이 상기 오믹접촉층(130)으로부터 박리되는 것을 방지할 수 있게 된다. 또한, 상기 반사층(160)과 상기 제2 도전형 반도체층(113) 간의 결합력이 안정적으로 제공될 수 있으므로 반도체 소자(100)의 신뢰성을 향상시킬 수 있게 된다.
또한, 이상에서 설명된 바와 같이, 상기 오믹접촉층(130)에 복수의 컨택홀(C1, C2, C3)이 제공될 수 있다. 상기 활성층(112)으로부터 발광된 빛은 상기 오믹접촉층(130)에 제공된 복수의 컨택홀(C1, C2, C3)을 통해 상기 반사층(160)에 입사되어 반사될 수 있게 된다. 이에 따라, 상기 활성층(112)에서 생성된 빛이 상기 오믹접촉층(130)에 입사되어 손실되는 것을 감소시킬 수 있게되며 광 추출 효율이 향상될 수 있게 된다. 이에 따라, 실시 예에 따른 반도체 소자(100)에 의하면 광도가 향상될 수 있게 된다.
이상에서 설명된 실시 예에 따른 반도체 소자는 반도체 소자 패키지에 적용될 수 있다. 실시 예에 따른 반도체 소자는 플립칩 본딩 방식, 다이 본딩 방식, 와이어 본딩 방식 등을 통하여 기판 또는 리드 전극에 전기적으로 연결되어 반도체 소자 패키지로 제공될 수 있다.
한편, 도 19는 실시 예에 따른 반도체 소자 패키지를 나타낸 도면이다. 도 19를 참조하여 실시 예에 따른 반도체 소자 패키지를 설명함에 있어, 도 1 내지 도 18을 참조하여 설명된 내용과 중복되는 사항에 대해서는 설명이 생략될 수 있다.
실시 예에 따른 반도체소자 패키지는 패키지 몸체(205), 상기 패키지 몸체(205)에 배치된 제1 패키지 전극(211)과 제2 패키지 전극(212), 상기 패키지 몸체(205) 상에 배치된 반도체 소자(100), 상기 반도체 소자(100) 위에 배치된 형광체가 구비된 몰딩부(230)를 포함할 수 있다. 예로서, 상기 반도체 소자(100)는 도 1 내지 도 18을 참조하여 설명된 실시 예에 따른 반도체 소자일 수 있다.
예로서, 상기 패키지 몸체(205)는 폴리프탈아미드(PPA: Polyphthalamide), PCT(Polychloro Tri phenyl), LCP(Liquid Crystal Polymer), PA9T(Polyamide9T), 실리콘, 에폭시 몰딩 컴파운드(EMC: Epoxy molding compound), 금속을 포함하는 재질, 세라믹, PSG(photo sensitive glass), 사파이어(Al2O3), 인쇄회로기판(PCB) 중 적어도 하나로 형성될 수 있다. 또한, 상기 패키지 몸체(205)는 TiO2와 SiO2와 같은 고굴절 필러를 포함할 수 있다.
상기 제1 패키지 전극(211)과 상기 제2 패키지 전극(212)은 도전성 물질을 포함할 수 있다. 예컨대 상기 제1 패키지 전극(211)과 상기 제2 패키지 전극(212)은 Ti, Cu, Ni, Au, Cr, Ta, Pt, Sn, Ag, P, Fe, Sn, Zn, Al 중 적어도 하나를 포함할 수 있으며, 단층 또는 다층일 수 있다.
상기 반도체 소자(100)는 상기 제1 패키지 전극(211), 제2 패키지 전극(212)과 전기적으로 연결될 수 있다. 예를 들어, 소정의 제1 범프(221), 제2 범프(222)를 통해 반도체 소자(100)는 제1 패키지 전극(211), 제2 패키지 전극(212)과 전기적으로 연결될 수 있다. 상기 반도체 소자(100)의 제1 본딩패드 및 제2 본딩패드가 상기 제1 패키지 전극(211)과 상기 제2 패키지 전극(212)에 각각 전기적으로 연결될 수 있다.
또한, 상기 반도체 소자(100)의 제3 본딩패드는 제3 범프(223)를 통해 상기 패키지 몸체(205)에 열적으로 연결될 수 있다. 상기 반도체 소자(100)에서 발생된 열이 제3 본딩패드 및 상기 제2 범프(223)를 통해 효과적으로 방출될 수 있게 된다.
상기 제1 범프(221)와 상기 제2 범프(222)는 반사도가 80% 이상인 높은 금속 예컨대, Ag, Au 또는 Al 중 적어도 하나 또는 이들의 합금으로 형성되어 전극에 의한 광 흡수를 방지하여 광 추출 효율을 향상시킬 수 있다. 예를 들어, 제1 범프(221)와 상기 제2 범프(222)는 티타늄(Ti), 구리(Cu), 니켈(Ni), 금(Au), 크롬(Cr), 탄탈늄(Ta), 백금(Pt), 주석(Sn), 은(Ag), 인(P) 중 적어도 하나 또는 이들의 선택적 합금으로 형성될 수 있다.
또한, 상기 반도체 소자(100)는 범프 없이 유테틱 본딩에 의해 상기 제1 패키지 전극(211)과 상기 제2 패키지 전극(212)에 실장될 수도 있다.
이상에서 설명된 바와 같이, 실시 예에 따른 반도체 소자(100)는 6면 방향으로 빛을 방출할 수 있다.
실시 예에 따른 반도체 소자(100)는, 도 1 내지 도 18을 참조하여 설명된 바와 같이, 상기 제1 패키지 전극(211) 및 상기 제2 패키지 전극(212)과의 충분한 본딩력을 제공하기 위하여 제1 본딩패드의 면적 및 제2 본딩패드의 면적이 선택되었다. 또한, 실시 예에 따른 반도체 소자(100)는 본딩력 뿐만 아니라 하부 방향으로 빛이 방출되는 효율을 향상시키기 위하여 제1 본딩패드와 제2 본딩패드가 배치된 영역으로 빛이 투과될 수 있는 영역의 크기도 고려하여 제1 본딩패드의 면적 및 제2 본딩패드의 면적이 선택되었다.
또한, 발광구조물에서 방출되는 빛은, 제1 본딩패드와 제2 본딩패드가 배치된 면 중에서, 제1 본딩패드와 제2 본딩패드가 제공되지 않은 영역을 통하여 외부로 방출될 수 있다. 구체적으로, 발광구조물에서 방출되는 빛은, 제1 본딩패드와 제2 본딩패드가 배치된 면 중에서, 반사층이 제공되지 않은 영역을 통하여 외부로 방출될 수 있다.
이에 따라, 실시 예에 따른 반도체 소자(100)는 상기 발광구조물을 둘러싼 6면 방향으로 빛을 방출할 수 있게 되며, 광도를 현저하게 향상시킬 수 있다.
실시 예에 따른 반도체 소자 및 반도체 소자 패키지에 의하면, 넓은 면적을 갖는 상기 제1 본딩패드와 상기 제2 본딩패드가 전원을 제공하는 회로기판에 직접 본딩될 수 있으므로 플립칩 본딩 공정이 쉽고 안정적으로 진행될 수 있다.
한편, 실시 예에 따른 반도체 소자 및 반도체 소자 패키지에 의하면, 상기 제3 본딩패드를 ?하여 반도체 소자(100)에서 발생된 열을 외부로 효과적으로 방출할 수 있다. 예로서, 반도체 소자 패키지를 제조함에 있어, 상기 제3 본딩패드가 히트 싱크 또는 방열기판 등에 열적으로 연결되도록 배치될 수 있다.
이에 따라, 실시 예에 따른 반도체 소자(100) 및 반도체 소자 패키지는, 상기 제1 본딩패드 및 상기 제2 본딩패드뿐만 아니라, 상기 제3 본딩패드를 통하여 외부로 열을 효과적으로 방출할 수 있게 된다.
다음으로, 실시 예에 따른 반도체 소자에 적용된 반사층이 DBR층과 ODR층을 포함하는 하이브리드 형태로 제공되는 경우의 광 특성 개선에 대해 살펴 보기로 한다.
도 20은 본 발명의 실시 예에 따른 반도체 소자에 적용된 하이브리드 반사층의 예를 나타낸 도면이다.
실시 예에 따른 반도체 소자는, 도 20에 도시된 바와 같이, DBR층(620)과 ODR층(630)을 포함할 수 있다. 상기 DBR층(620)과 상기 ODR층(630)을 포함하는 반사층은 일종의 하이브리드 반사층으로 지칭될 수 있다. 실시 예에 따른 하이브리드 반사층(620/630)은 반도체층(610)으로부터 입사되는 빛을 상기 반도체층(610)이 배치된 방향으로 반사시킬 수 있다.
DBR층과 ODR층은 입사되는 빛의 입사각에 따라 반사도에 차이가 발생된다. 예로서, [표 1]에 나타낸 바와 같이, DBR층과 ODR층은 입사되는 빛의 입사각에 따라 반사도에 변화가 발생된다. 수직으로 입사되는 빛(입사각 0도)에 대하여, DBR층이 ODR층에 비하여 반사도가 더 좋은 것으로 측정된다. 또한, 입사각이 30도로 입사되는 빛에 대하여, DBR층이 ODR층에 비하여 반사도가 더 낮은 것으로 측정된다. [표 1]은 입사되는 빛의 파장이 450 나노미터인 경우에 대해 측정된 값을 나타낸 것이다.
입사각 0도 입사각 30도 입사닥 60도
DBR층 반사도 99.9 93.6 100
ODR층 반사도 96.2 95.7 100
하이브리드 반사층 반사도 99.4 97.4 100
실시 예에 따른 반도체 소자는 각 반사층의 입사각에 대한 반사도 특성을 반영하여, 상기 반도체층(610) 위에 상기 DBR층(620)이 배치되고, 상기 DBR층(620) 위에 상기 ODR층(630)이 배치된 하이브리드 반사층을 포함할 수 있다.
예로서, 상기 DBR층(620)은 복수의 SiO2층과 TiO2층이 적층된 구조로 제공될 수 있다. 또한, 상기 ODR층(630)은 예로서 ITO층과 Ag층이 적층된 구조로 제공될 수 있다.
상기 DBR층(620)을 이루는 SiO2층은 50 나노미터 내지 150 나노미터의 두께로 제공될 수 있다. 또한, 상기 DBR층(620)을 이루는 TiO2층은 30 나노미터 내지 70 나노미터의 두께로 제공될 수 있다. 예로서, 상기 SiO2/TiO2 쌍(pair)의 수는 10 쌍 내지 20 쌍으로 제공될 수 있다.
상기 SiO2/TiO2 쌍(pair)의 수가 많을수록 상기 DBR층(620)에 의한 반사도는 증가되지만, 실시 예에서는 상기 [표 1]에서 측정된 DBR층에 비하여 SiO2/TiO2 쌍 수를 더 작게 배치하였다. 예로서, 상기 [표 1]에서 측정된 DBR층은 39 쌍이 적층된 경우에 대하여 반사도가 측정된 것이며, 실시 예에 따른 하이브리드 반사층에 적용된 DBR층(620)은 14 쌍이 적층되도록 하였다.
또한, 상기 ODR층(630)을 이루는 ITO층은 1 나노미터 내지 5 나노미터의 두께로 제공될 수 있다. 또한, 상기 ODR층(630)을 이루는 Ag층은 50 나노미터 내지 500 나노미터의 두께로 제공될 수 있다.
실시 예에 따른 하이브리드 반사층(620/630)은, [표 1]에 나타낸 바와 같이, 수직 방향으로 입사된 빛에 대해서는 DBR층에 비해 유사한 반사도를 제공하고 ODR층에 비해 더 좋은 반사도를 제공함을 볼 수 있다. 또한, 30도로 입사된 빛에 대해서는 DBR층과 ODR층에 비해 모두 더 좋은 반사도를 제공함을 볼 수 있다.
한편, 도 21은 본 발명의 실시 예에 따른 반도체 소자에 적용된 하이브리드 반사층의 특성을 설명하는 그래프이다.
도 21에서 실시 예에 따른 하이브리드 반사층에 의한 반사도는 A선(▲)으로 도시되었고, DBR층에 의한 반사도는 B선(●)으로 도시되었다. 도 21에 도시된 바와 같이, 실시 예에 따른 하이브리드 반사층의 반사도가 입사되는 빛의 입사각도에 무관하게 전반적으로 높은 반사도를 제공함을 확인할 수 있다.
또한, 본 발명의 실시 예에 따른 하이브리드 반사층이 적용된 반도체 소자는, 다음 [표 2]에 기재된 바와 같이, DBR층이 적용된 반도체 소자에 비하여 광도(Po)가 2.2% 향상됨을 확인할 수 있었다.
DBR층 하이브리드 반사층
적분구
(Median)		 If (mA) 65
Wd (nm) 449.4 449.1
Vf (V) 3.04 3.04
Po (mW) 110.2 (100.0%) 112.6 (102.2%)
한편, 이상에서 설명된 실시 예에 따른 반도체 소자 패키지는 복수 개가 기판 상에 어레이될 수 있고, 반도체 소자 패키지의 광 경로 상에 광학 부재인 도광판, 프리즘 시트, 확산 시트 등이 배치될 수 있다. 이러한 반도체 소자 패키지, 기판, 광학 부재는 라이트 유닛으로 기능할 수 있다.
또한, 실시 예에 따른 반도체 소자 패키지를 포함하는 표시 장치, 지시 장치, 조명 장치로 구현될 수 있다.
여기서, 표시 장치는 바텀 커버와, 바텀 커버 위에 배치되는 반사판과, 광을 방출하며 반도체 소자를 포함하는 발광 모듈과, 반사판의 전방에 배치되며 발광 모듈에서 발산되는 빛을 전방으로 안내하는 도광판과, 도광판의 전방에 배치되는 프리즘 시트들을 포함하는 광학 시트와, 광학 시트 전방에 배치되는 디스플레이 패널과, 디스플레이 패널과 연결되고 디스플레이 패널에 화상 신호를 공급하는 화상 신호 출력 회로와, 디스플레이 패널의 전방에 배치되는 컬러 필터를 포함할 수 있다. 여기서 바텀 커버, 반사판, 발광 모듈, 도광판, 및 광학 시트는 백라이트 유닛(Backlight Unit)을 이룰 수 있다.
또한, 조명 장치는 기판과 실시 예에 따른 반도체 소자를 포함하는 광원 모듈, 광원 모듈의 열을 발산시키는 방열체, 및 외부로부터 제공받은 전기적 신호를 처리 또는 변환하여 광원 모듈로 제공하는 전원 제공부를 포함할 수 있다. 예를 들어, 조명 장치는, 램프, 헤드 램프, 또는 가로등을 포함할 수 있다.
헤드 램프는 기판 상에 배치되는 반도체 소자를 포함하는 발광 모듈, 발광 모듈로부터 조사되는 빛을 일정 방향, 예컨대, 전방으로 반사시키는 리플렉터(reflector), 리플렉터에 의하여 반사되는 빛을 전방으로 굴절시키는 렌즈, 및 리플렉터에 의하여 반사되어 렌즈로 향하는 빛의 일부분을 차단 또는 반사하여 설계자가 원하는 배광 패턴을 이루도록 하는 쉐이드(shade)를 포함할 수 있다.
한편, 도 22는 본 발명의 실시 예에 따른 조명장치의 분해 사시도이다.
실시 예에 따른 조명 장치는 커버(2100), 광원 모듈(2200), 방열체(2400), 전원 제공부(2600), 내부 케이스(2700), 소켓(2800)을 포함할 수 있다. 또한, 실시 예에 따른 조명 장치는 부재(2300)와 홀더(2500) 중 어느 하나 이상을 더 포함할 수 있다. 상기 광원 모듈(2200)은 실시 예에 따른 반도체 소자 또는 반도체 소자 패키지를 포함할 수 있다.
상기 광원 모듈(2200)은 광원부(2210), 연결 플레이트(2230), 커넥터(2250)를 포함할 수 있다. 상기 부재(2300)는 상기 방열체(2400)의 상면 위에 배치되고, 복수의 광원부(2210)들과 커넥터(2250)이 삽입되는 가이드홈(2310)들을 갖는다.
상기 홀더(2500)는 내부 케이스(2700)의 절연부(2710)의 수납홈(2719)을 막는다. 따라서, 상기 내부 케이스(2700)의 상기 절연부(2710)에 수납되는 상기 전원 제공부(2600)는 밀폐된다. 상기 홀더(2500)는 가이드 돌출부(2510)를 갖는다.
상기 전원 제공부(2600)는 돌출부(2610), 가이드부(2630), 베이스(2650), 연장부(2670)를 포함할 수 있다. 상기 내부 케이스(2700)는 내부에 상기 전원 제공부(2600)와 함께 몰딩부를 포함할 수 있다. 몰딩부는 몰딩 액체가 굳어진 부분으로서, 상기 전원 제공부(2600)가 상기 내부 케이스(2700) 내부에 고정될 수 있도록 한다.
이상에서 실시 예들에 설명된 특징, 구조, 효과 등은 적어도 하나의 실시 예에 포함되며, 반드시 하나의 실시 예에만 한정되는 것은 아니다. 나아가, 각 실시 예에서 예시된 특징, 구조, 효과 등은 실시 예들이 속하는 분야의 통상의 지식을 가지는 자에 의해 다른 실시 예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 실시 예의 범위에 포함되는 것으로 해석되어야 할 것이다.
이상에서 실시 예를 중심으로 설명하였으나 이는 단지 예시일 뿐 실시 예를 한정하는 것이 아니며, 실시예가 속하는 분야의 통상의 지식을 가진 자라면 본 실시 예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시 예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 특허청구범위에서 설정하는 실시 예의 범위에 포함되는 것으로 해석되어야 할 것이다.
100 반도체 소자
105 기판
110 발광구조물
111 제1 도전형 반도체층
112 활성층
113 제2 도전형 반도체층
120 전류확산층
130 오믹접촉층
141 제1 전극
142 제2 전극
150 보호층
160 반사층
161 제1 반사층
162 제2 반사층
163 제3 반사층
171 제1 본딩패드
172 제2 본딩패드
173 제3 본딩패드

Claims (15)

  1. 제1 도전형 반도체층, 제2 도전형 반도체층, 상기 제1 도전형 반도체층과 상기 제2 도전형 반도체층 사이에 배치된 활성층을 포함하는 발광구조물;
    상기 제1 도전형 반도체층 위에 배치되며, 상기 제1 도전형 반도체층과 전기적으로 연결된 제1 전극;
    상기 제2 도전형 반도체층 위에 배치되며, 상기 제2 도전형 반도체층과 전기적으로 연결된 제2 전극;
    상기 제1 전극과 상기 제2 전극 위에 배치되며, 상기 제1 전극과 전기적으로 연결된 제1 본딩패드;
    상기 제1 전극과 상기 제2 전극 위에 배치되며, 상기 제1 본딩패드와 이격되어 배치되고, 상기 제2 전극과 전기적으로 연결된 제2 본딩패드;
    상기 발광구조물과 상기 제1 본딩패드 사이에 배치된 제1 반사층;
    상기 발광구조물과 상기 제2 본딩패드 사이에 배치된 제2 반사층;
    상기 발광구조물과 상기 제1 반사층 사이에 배치되며, 제1 컨택홀을 제공하는 오믹접촉층;
    을 포함하고
    상기 발광구조물의 상부 면과 상기 제1 반사층의 하부 면이 상기 제1 컨택홀을 통하여 접촉되는 반도체 소자.
  2. 제1항에 있어서,
    상기 오믹접촉층은 상기 발광구조물과 상기 제2 반사층 사이에 배치된 제2 컨택홀을 더 포함하고,
    상기 발광구조물의 상부 면과 상기 제2 반사층의 하부 면이 상기 제2 컨택홀를 통하여 직접 접촉되는 반도체 소자.
  3. 제1항에 있어서,
    상기 제1 반사층과 상기 제2 반사층 사이에 배치된 제3 반사층을 더 포함하고,
    상기 오믹접촉층은 상기 발광구조물과 상기 제3 반사층 사이에 배치되며, 상기 발광구조물의 상부 면과 상기 제3 반사층의 하부 면이 직접 접촉되는 제3 컨택홀을 제공하는 반도체 소자.
  4. 제3항에 있어서,
    상기 제3 반사층은 상기 제1 본딩패드와 상기 제2 본딩패드 사이에 배치된 반도체 소자.
  5. 제3항에 있어서,
    반도체 소자의 상부 방향에서 보았을 때, 상기 제1 본딩패드의 면적과 상기 제2 본딩패드의 면적의 합은, 상기 제1 본딩패드와 상기 제2 본딩패드가 배치된 상기 반도체 소자의 상부 면 전체 면적의 60%에 비해 같거나 작고, 상기 제3 반사층의 면적은 상기 반도체 소자의 상부 면 전체 면적의 10% 이상이고 25% 이하로 제공되고,
    상기 제1 본딩패드와 상기 제2 본딩패드 사이에 제공된 제1 영역을 통해서는 상기 발광구조물에서 생성된 빛이 투과되어 방출되지 않고, 상기 반도체 소자의 장축 방향에 배치된 측면과 이웃하는 상기 제1 본딩패드 또는 상기 제2 본딩패드 사이에 제공된 제2 영역, 상기 반도체 소자의 단축 방향에 배치된 측면과 이웃하는 상기 제1 본딩패드 또는 상기 제2 본딩패드 사이에 제공된 제3 영역에서, 상기 발광구조물에서 생성된 빛이 투과되어 방출되는 반도체 소자.
  6. 제5항에 있어서,
    상기 반도체 소자의 상부 방향에서 보았을 때, 상기 제1 본딩패드의 면적과 상기 제2 본딩패드의 면적의 합은 상기 반도체 소자의 전체 면적의 30%에 비해 같거나 큰 반도체 소자.
  7. 제5항에 있어서,
    상기 제1 본딩패드, 상기 제2 본딩패드, 상기 제3 반사층이 배치된 상기 반도체 소자의 상부 면의 20% 이상 면적에서 상기 발광구조물에서 생성된 빛이 투과되어 방출되는 반도체 소자.
  8. 제7항에 있어서,
    상기 발광구조물에서 생성된 빛이 상기 반도체 소자의 상부 면, 하부 면, 4 개의 측면 방향으로 투과되어 방출되는 반도체 소자.
  9. 제1항에 있어서,
    상기 제1 반사층은 상기 제1 도전형 반도체층과 상기 제1 본딩패드를 전기적으로 연결시키는 제1 개구부가 제공된 절연성 반사층이고,
    상기 제2 반사층은 상기 제2 도전형 반도체층과 상기 제2 본딩패드를 전기적으로 연결시키는 제2 개구부가 제공된 절연성 반사층인 반도체 소자.
  10. 제1항에 있어서,
    상기 제1 반사층과 상기 제2 반사층 중에서 적어도 하나는 상기 발광구조물 위에 배치된 DBR층과 상기 DBR층 위에 배치된 ODR층을 포함하는 반도체 소자.
  11. 제10항에 있어서,
    상기 DBR층은 복수의 절연층을 포함하고 상기 ODR층은 금속층을 포함하는 반도체 소자.
  12. 제1항에 있어서,
    상기 제1 컨택홀은 수 마이크로 미터 내지 수십 마이크로 미터의 직경으로 제공된 반도체 소자.
  13. 제1항에 있어서,
    상기 오믹접촉층과 상기 제1 반사층 사이에 배치된 제1 보호층을 더 포함하고,
    상기 제1 보호층은 상기 제1 컨택홀에 수직 방향으로 중첩되어 제공된 제4 컨택홀을 포함하는 반도체 소자.
  14. 제3항에 있어서,
    상기 제3 반사층 위에 배치되며, 상기 제3 반사층과 열적으로 연결되고 전기적으로 절연된 제3 본딩패드를 포함하는 반도체 소자.
  15. 제1 패키지 전극과 제2 패키지 전극을 포함하는 패키지 몸체;
    상기 패키지 몸체에 배치된 제1항 내지 제14항 중의 어느 한 한에 의한 반도체 소자;
    를 포함하고,
    상기 반도체 소자의 상기 제1 본딩패드는 상기 제1 패키지 전극에 전기적으로 연결되고,
    상기 반도체 소자의 상기 제2 본딩패드는 상기 제2 패키지 전극에 전기적으로 연결된 반도체 소자 패키지.
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