WO2018212482A1 - 반도체 소자 및 반도체 소자 패키지 - Google Patents

반도체 소자 및 반도체 소자 패키지 Download PDF

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WO2018212482A1
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layer
semiconductor device
bonding pad
electrode
reflective layer
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PCT/KR2018/004913
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이창형
정세연
최병연
황성민
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엘지이노텍 주식회사
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    • H01L33/22—Roughened surfaces, e.g. at the interface between epitaxial layers
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    • H01L33/48—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/62—Arrangements for conducting electric current to or from the semiconductor body, e.g. lead-frames, wire-bonds or solder balls

Definitions

  • Embodiments relate to a semiconductor device, a semiconductor device manufacturing method, a semiconductor device package, and a semiconductor device package manufacturing method.
  • a semiconductor device including a compound such as GaN, AlGaN, etc. has many advantages, such as having a wide and easy-to-adjust band gap energy, and can be used in various ways as a light emitting device, a light receiving device, and various diodes.
  • light emitting devices such as light emitting diodes or laser diodes using group 3-5 or 2-6 compound semiconductor materials have been developed using thin film growth technology and device materials.
  • a light emitting device such as a light emitting diode or a laser diode using a group 3 to 5 or 2 to 6 group compound semiconductor material may implement a white light source having high efficiency by using a fluorescent material or combining colors.
  • Such a light emitting device has advantages of low power consumption, semi-permanent life, fast response speed, safety and environmental friendliness compared to conventional light sources such as fluorescent lamps and incandescent lamps.
  • a light-receiving device such as a photodetector or a solar cell
  • a Group 3-5 Group 2 or Group 6 compound semiconductor material development of device materials absorbs light in various wavelength ranges to generate a photocurrent. As a result, light in various wavelengths can be used from gamma rays to radio wavelengths.
  • a light receiving device has the advantages of fast response speed, safety, environmental friendliness and easy control of the device material, so that it can be easily used in power control or microwave circuits or communication modules.
  • the semiconductor device may replace a light emitting diode backlight, a fluorescent lamp, or an incandescent bulb, which replaces a cold cathode tube (CCFL) constituting a backlight module of an optical communication means, a backlight of a liquid crystal display (LCD) display device.
  • CCFL cold cathode tube
  • LCD liquid crystal display
  • the light emitting device may be provided as a pn junction diode having a characteristic in which electrical energy is converted into light energy using, for example, a group 3-5 element or a group 2-6 element on the periodic table.
  • Various wavelengths can be realized by adjusting the composition ratio.
  • nitride semiconductors are receiving great attention in the field of optical devices and high power electronic devices due to their high thermal stability and wide bandgap energy.
  • a blue light emitting device, a green light emitting device, an ultraviolet light emitting device, a red light emitting device using a nitride semiconductor, and the like are commercially used and widely used.
  • a light emitting diode which emits light distributed in a wavelength range of 200 nm to 400 nm, and is used in the wavelength band, for short wavelengths, for sterilization and purification, and for long wavelengths, an exposure machine or a curing machine. Can be used.
  • UV-A 315nm ⁇ 400nm
  • UV-B 280nm ⁇ 315nm
  • UV-C 200nm ⁇ 280nm
  • the UV-A (315nm ⁇ 400nm) area is applied to various fields such as industrial UV curing, printing ink curing, exposure machine, forgery discrimination, photocatalyst sterilization, special lighting (aquarium / agriculture, etc.), and UV-B (280nm ⁇ 315nm).
  • Area is used for medical purposes
  • UV-C 200nm ⁇ 280nm
  • area is applied to air purification, water purification, sterilization products.
  • the semiconductor device may include an electrode capable of receiving power for driving from the outside.
  • the semiconductor device may be electrically connected to a pad unit provided in an external sub-mount or lead frame as one of methods of receiving power from the outside.
  • the semiconductor device may be electrically connected to the pad part by die bonding, flip chip bonding, wire bonding, or the like.
  • a bonding pad may be used for electrical connection between the electrode and the pad of the semiconductor device.
  • the bonding pad may be provided on at least one of the semiconductor device and the pad unit. At this time, it is required to propose a method of electrically connecting the semiconductor element and the pad part by providing a small pressure at a low temperature and providing a stable bonding coupling force.
  • the embodiment can provide a semiconductor device, a semiconductor device manufacturing method, a semiconductor device package, and a semiconductor device package manufacturing method capable of improving light extraction efficiency and improving adhesion at each interface.
  • the embodiment can provide a semiconductor device, a semiconductor device manufacturing method, a semiconductor device package, and a semiconductor device package manufacturing method capable of preventing the package body from being degraded by light emitted from the semiconductor device.
  • the embodiment can provide a semiconductor device, a method of manufacturing a semiconductor device, a semiconductor device package, and a method of manufacturing a semiconductor device package capable of improving bonding bonding force between a package electrode and a semiconductor device.
  • the embodiment can provide a semiconductor device, a method of manufacturing a semiconductor device, a semiconductor device package, and a method of manufacturing a semiconductor device package, which can prevent current concentration from occurring and improve reliability.
  • the embodiment can provide a semiconductor device, a semiconductor device manufacturing method, a semiconductor device package, and a semiconductor device package manufacturing method in which stable bonding can be performed by providing a small pressure at a low temperature.
  • the embodiment is a semiconductor device, a semiconductor device manufacturing method, a semiconductor device package, a semiconductor that can prevent the re-melting phenomenon occurs in the bonding region of the semiconductor device package while the semiconductor device package is rebonded to the substrate, etc.
  • a device package manufacturing method can be provided.
  • a semiconductor device may include a light emitting structure including a first conductive semiconductor layer, a second conductive semiconductor layer, and an active layer disposed between the first conductive semiconductor layer and the second conductive semiconductor layer; A first electrode disposed on the first conductive semiconductor layer and electrically connected to the first conductive semiconductor layer; A second electrode disposed on the second conductive semiconductor layer and electrically connected to the second conductive semiconductor layer; A first bonding pad disposed on the first electrode and the second electrode and electrically connected to the first electrode; A second bonding pad disposed on the first electrode and the second electrode, spaced apart from the first bonding pad, and electrically connected to the second electrode; A first reflective layer disposed between the light emitting structure and the first bonding pad; A second reflective layer disposed between the light emitting structure and the second bonding pad; A transmissive electrode layer disposed between the light emitting structure and the first reflective layer and providing a first contact hole; And a top surface of the light emitting structure and a bottom surface of the first reflective layer may contact the first contact hole.
  • the light transmissive electrode layer may further include a second contact hole disposed between the light emitting structure and the second reflective layer, and an upper surface of the light emitting structure and a lower surface of the second reflective layer may be formed through the second contact hole. Can be contacted directly.
  • the semiconductor device may further include a third reflective layer disposed between the first reflective layer and the second reflective layer, wherein the light transmissive electrode layer may be disposed between the light emitting structure and the third reflective layer.
  • a third contact hole may be provided in which an upper surface and a lower surface of the third reflective layer directly contact each other.
  • the third reflective layer may be disposed between the first bonding pad and the second bonding pad.
  • the sum of an area of the first bonding pad and an area of the second bonding pad when viewed from an upper direction of the semiconductor device may include the semiconductor device in which the first bonding pad and the second bonding pad are disposed.
  • the area of the third reflective layer is equal to or smaller than 60% of the total area of the upper surface of the semiconductor device, and the area of the third reflective layer is greater than or equal to 10% and less than or equal to 25% of the total area of the upper surface of the semiconductor device.
  • Light generated in the light emitting structure is not transmitted through the first region provided therebetween, and is provided between the first bonding pad or the second bonding pad adjacent to the side surface disposed in the long axis direction of the semiconductor device.
  • the light emitting structure is generated in the light emitting structure. Light can be transmitted through and emitted.
  • the sum of the area of the first bonding pad and the area of the second bonding pad may be equal to or greater than 30% of the total area of the semiconductor device when viewed from the upper direction of the semiconductor device. have.
  • light generated from the light emitting structure may be transmitted through and emitted in an area of 20% or more of an upper surface of the semiconductor device on which the first bonding pad, the second bonding pad, and the third reflective layer are disposed.
  • the light generated by the light emitting structure may be transmitted through the upper and lower surfaces of the semiconductor device in four lateral directions and emitted.
  • the first reflective layer is an insulating reflective layer provided with a first opening for electrically connecting the first conductive semiconductor layer and the first bonding pad
  • the second reflective layer is formed of the second conductive semiconductor layer.
  • a second opening that electrically connects the second bonding pad may be provided as an insulating reflective layer.
  • At least one of the first reflective layer and the second reflective layer may include a DBR layer disposed on the light emitting structure and an ODR layer disposed on the DBR layer.
  • the DBR layer may include a plurality of insulating layers and the ODR layer may include a metal layer.
  • the first contact hole may be provided with a diameter of several micrometers to several tens of micrometers.
  • the semiconductor device may further include a first passivation layer disposed between the light transmissive electrode layer and the first reflecting layer, and the passivation layer may overlap a fourth contact hole provided to be perpendicular to the first contact hole. It may include.
  • the semiconductor device may include a third bonding pad disposed on the third reflective layer and thermally connected to and electrically insulated from the third reflective layer.
  • a semiconductor device package may include a package body including a first package electrode and a second package electrode; And a semiconductor device disposed in the package body, wherein the semiconductor device is disposed between a first conductive semiconductor layer, a second conductive semiconductor layer, the first conductive semiconductor layer, and the second conductive semiconductor layer.
  • Light emitting structure including an active layer; A first electrode disposed on the first conductive semiconductor layer and electrically connected to the first conductive semiconductor layer; A second electrode disposed on the second conductive semiconductor layer and electrically connected to the second conductive semiconductor layer; A first bonding pad disposed on the first electrode and the second electrode and electrically connected to the first electrode; A second bonding pad disposed on the first electrode and the second electrode, spaced apart from the first bonding pad, and electrically connected to the second electrode; A first reflective layer disposed between the light emitting structure and the first bonding pad; A second reflective layer disposed between the light emitting structure and the second bonding pad; A transmissive electrode layer disposed between the light emitting structure and the first reflective layer and providing a first contact hole; And a top surface of the light emitting structure and a bottom surface of the first reflective layer are contacted through the first contact hole, and the first bonding pad of the semiconductor device is electrically connected to the first package electrode.
  • the second bonding pad of the device may be electrically connected to the second package electrode.
  • a semiconductor device may include a light emitting structure including a first conductive semiconductor layer, a second conductive semiconductor layer, and an active layer disposed between the first conductive semiconductor layer and the second conductive semiconductor layer; A first bonding pad disposed on the light emitting structure and electrically connected to the first conductive semiconductor layer; A second bonding pad disposed on the light emitting structure, spaced apart from the first bonding pad, and electrically connected to the second conductive semiconductor layer; A reflection layer disposed on the light emitting structure and disposed between the first bonding pad and the second bonding pad; And each of the first bonding pad and the second bonding pad includes a porous metal layer disposed on the light emitting structure and including a plurality of pores, and a bonding alloy layer disposed on the porous metal layer.
  • the porous metal layer may be provided such that the pore density gradually increases from the first region to the second region.
  • the porous metal layer may have a pore density of 0 in a region closest to the light emitting structure.
  • the bonding alloy layer may include an alloy layer including Au and Sn, and the bonding alloy layer may be formed from the porous metal layer in comparison with the Au atomic composition ratio included in the alloy layer disposed in a first region close to the porous metal layer.
  • the Au atomic composition ratio of the alloy layer disposed in the second region relatively far from one region may be provided smaller.
  • the bonding alloy layer may include an AuSn alloy layer, and the Sn composition ratio of Au to the AuSn alloy layer may be provided in an amount of 9: 1 or more and 7: 3 or less based on at%.
  • the porous metal layer may include at least one selected from a metal including Au, Ag, Cu, or an alloy thereof.
  • the sum of an area of the first bonding pad and an area of the second bonding pad when viewed from an upper direction of the semiconductor device may include the semiconductor in which the first bonding pad and the second bonding pad are disposed.
  • the area of the reflective layer is equal to or smaller than 60% of the total area of the upper surface of the device, and the area of the reflective layer is provided to be greater than or equal to 10% and less than or equal to 25% of the total area of the upper surface of the semiconductor device.
  • the light generated in the light emitting structure is not transmitted through the first region provided in the first region, and is provided between the first bonding pad and the second bonding pad adjacent to the side surface disposed in the long axis direction of the semiconductor device. In the second region, a third region provided between the side surface disposed in the minor axis direction of the semiconductor element and the adjacent first bonding pad or the second bonding pad, wherein the light emitting structure Is the light is transmitted can be released.
  • the sum of the area of the first bonding pad and the area of the second bonding pad may be equal to or greater than 30% of the total area of the semiconductor device when viewed from the upper direction of the semiconductor device. have.
  • the distance between the first bonding pad and the second bonding pad may be provided equal to or greater than 125 micrometers and equal to or less than 300 micrometers.
  • a semiconductor device package may include: a package body providing a recess and including a pad part provided on a bottom surface of the recess; A bonding alloy layer disposed in the recess and disposed on the pad portion; A porous metal layer disposed on the bonding alloy layer and including a plurality of pores; A metal layer disposed on the porous metal layer; A semiconductor layer disposed on the metal layer; Wherein the porous metal layer is provided at a first pore density in a first region close to the metal layer and is larger than the first pore density in a second region relatively far from the first region from the metal layer.
  • the porous metal layer may be provided at a second pore density, and the porous metal layer may be provided to gradually increase in pore density from the first region to the second region.
  • the porous metal layer may be provided with a pore density of zero in a region closest to the metal layer.
  • the bonding alloy layer may include an alloy layer including Au and Sn, and may be further separated from the porous metal layer in comparison with the Au atomic ratio included in the alloy layer disposed in the first region close to the porous metal layer.
  • the Au atomic composition ratio of the alloy layer disposed in the two regions can be provided smaller.
  • the semiconductor device manufacturing method, the semiconductor device package, and the semiconductor device package manufacturing method according to the embodiment there is an advantage of improving the light extraction efficiency, the adhesion characteristics and the electrical properties of each interface.
  • the semiconductor device manufacturing method, the semiconductor device package, the semiconductor device package manufacturing method according to the embodiment there is an advantage that can prevent the package body deteriorated by the light emitted from the semiconductor device.
  • the semiconductor device manufacturing method, the semiconductor device package, and the semiconductor device package manufacturing method according to the embodiment there is an advantage of improving the bonding strength between the package electrode and the semiconductor device.
  • the semiconductor device manufacturing method, the semiconductor device package, and the semiconductor device package manufacturing method according to the embodiment there is an advantage that can improve the reliability by preventing the current concentration phenomenon occurs.
  • the bonding process is easily performed by disposing the electrode, the reflective layer and the bonding pad to be suitable for the flip chip bonding method and the light emitted By increasing the transmittance and reflectance of the light extraction efficiency can be improved.
  • the semiconductor device manufacturing method, the semiconductor device package, the semiconductor device package manufacturing method according to the embodiment there is an advantage that the stable bonding can be performed by providing a small pressure at a low temperature.
  • the semiconductor device manufacturing method, the semiconductor device package, and the semiconductor device package manufacturing method according to the embodiment the re-melting phenomenon in the bonding region of the semiconductor device package during the process of rebonding the semiconductor device package, etc. There is an advantage that can be prevented from occurring.
  • FIG. 1 is a plan view showing a semiconductor device according to an embodiment of the present invention.
  • FIG. 2 is a cross-sectional view taken along line A-A of the semiconductor device illustrated in FIG. 1.
  • 3A and 3B are diagrams illustrating a step in which a semiconductor layer is formed by a method of manufacturing a semiconductor device according to an embodiment of the present invention.
  • FIGS. 4A and 4B are diagrams illustrating a step in which a translucent electrode layer is formed by a method of manufacturing a semiconductor device according to an embodiment of the present invention.
  • 5A and 5B are diagrams illustrating a step in which a reflective layer is formed by a method of manufacturing a semiconductor device according to an embodiment of the present invention.
  • 6A and 6B are diagrams illustrating a step in which a first electrode and a second electrode are formed by a semiconductor device manufacturing method according to an embodiment of the present invention.
  • FIGS. 7A and 7B are diagrams illustrating a step in which a protective layer is formed by a method of manufacturing a semiconductor device according to an embodiment of the present disclosure.
  • FIGS. 8A and 8B are diagrams illustrating a step in which a first bonding pad and a second bonding pad are formed by a method of manufacturing a semiconductor device according to an embodiment of the present invention.
  • FIG. 9 is a plan view illustrating another example of a semiconductor device according to example embodiments.
  • FIG. 10 is a cross-sectional view taken along line B-B of the semiconductor device illustrated in FIG. 9.
  • FIGS. 11A and 11B are diagrams illustrating a step in which a semiconductor layer is formed by a method of manufacturing a semiconductor device according to an embodiment of the present invention.
  • 12A and 12B illustrate a step in which a translucent electrode layer is formed by a method of manufacturing a semiconductor device according to an embodiment of the present invention.
  • FIG. 13A and 13B illustrate a step in which a first protective layer is formed by a method of manufacturing a semiconductor device according to an embodiment of the present invention.
  • FIGS. 14A and 14B are diagrams illustrating a step in which a first electrode and a second electrode are formed by a semiconductor device manufacturing method according to an embodiment of the present invention.
  • 15A and 15B are diagrams illustrating a step in which a second protective layer is formed by a method of manufacturing a semiconductor device according to an embodiment of the present disclosure.
  • 16A and 16B illustrate a step in which a reflective layer is formed by a method of manufacturing a semiconductor device according to an embodiment of the present invention.
  • 17A and 17B are diagrams illustrating steps in which a first bonding pad and a second bonding pad are formed by a method of manufacturing a semiconductor device according to an embodiment of the present disclosure.
  • FIG. 18 is a cross-sectional view illustrating still another example of a semiconductor device according to example embodiments.
  • FIG. 19 is a diagram illustrating a semiconductor device package according to an embodiment of the present invention.
  • 20 is a diagram illustrating an example of a hybrid reflective layer applied to a semiconductor device according to an embodiment of the present disclosure.
  • 21 is a graph illustrating characteristics of a hybrid reflective layer applied to a semiconductor device according to an embodiment of the present invention.
  • FIG. 22 is a diagram illustrating still another example of a semiconductor device according to example embodiments.
  • FIG. 22 is a diagram illustrating still another example of a semiconductor device according to example embodiments.
  • 23 and 24 are views illustrating a process of forming a porous metal layer applied to another example of a semiconductor device according to an embodiment of the present invention.
  • FIG. 25 is a photograph illustrating a cross section of the porous metal layer illustrated in FIG. 24.
  • FIG. 26 is a photograph illustrating the surface of the porous metal layer illustrated in FIG. 24.
  • FIG. 27 is a view for explaining a density change of a porous metal layer applied to another example of a semiconductor device according to an embodiment of the present disclosure.
  • FIG. 28 is a view for explaining another example of the density change of the porous metal layer applied to another example of the semiconductor device according to the embodiment of the present invention.
  • 29 is a diagram illustrating another example of a semiconductor device package according to an embodiment of the present invention.
  • FIG. 30 is a diagram illustrating still another example of a semiconductor device package according to an embodiment of the present invention.
  • FIG. 31 is a diagram illustrating still another example of a semiconductor device package according to an embodiment of the present invention.
  • FIG. 32 is a view showing still another example of a semiconductor device according to an embodiment of the present invention.
  • FIG. 33 is a cross-sectional view taken along line D-D of the semiconductor device illustrated in FIG. 32.
  • FIG. 34 is a diagram illustrating an arrangement example of a first electrode and a second electrode applied to a semiconductor device according to an embodiment of the present invention.
  • 35 is a diagram illustrating an example of arranging a reflective layer applied to a semiconductor device according to an embodiment of the present disclosure.
  • 36 is a diagram illustrating an arrangement example of a first bonding pad and a second bonding pad applied to a semiconductor device according to an embodiment of the present disclosure.
  • each layer, region, pattern, or structure is “on / over” or “under” the substrate, each layer, layer, pad, or pattern.
  • “on / over” and “under” include both “directly” or “indirectly” formed. do.
  • the criteria for the above / above or below of each layer will be described with reference to the drawings.
  • FIGS. 1 and 2 are plan views illustrating a semiconductor device in accordance with an embodiment of the present invention
  • FIG. 2 is a cross-sectional view taken along line A-A of the semiconductor device shown in FIG. 1.
  • FIG. 1 a first electrode disposed under the first bonding pad 171 and the second bonding pad 172, but electrically connected to the first bonding pad 171. 141 and the second electrode 142 electrically connected to the second bonding pad 172 are shown.
  • the semiconductor device 100 may include the light emitting structure 110 disposed on the substrate 105 as shown in FIGS. 1 and 2.
  • the substrate 105 may be selected from the group including sapphire substrate (Al 2 O 3 ), SiC, GaAs, GaN, ZnO, Si, GaP, InP, Ge.
  • the substrate 105 may be provided as a patterned sapphire substrate (PSS) having an uneven pattern formed on an upper surface thereof.
  • PSS patterned sapphire substrate
  • the light emitting structure 110 may include a first conductive semiconductor layer 111, an active layer 112, and a second conductive semiconductor layer 113.
  • the active layer 112 may be disposed between the first conductivity type semiconductor layer 111 and the second conductivity type semiconductor layer 113.
  • the active layer 112 may be disposed on the first conductive semiconductor layer 111, and the second conductive semiconductor layer 113 may be disposed on the active layer 112.
  • the first conductivity-type semiconductor layer 111 may be provided as an n-type semiconductor layer, and the second conductivity-type semiconductor layer 113 may be provided as a p-type semiconductor layer.
  • the first conductive semiconductor layer 111 may be provided as a p-type semiconductor layer, and the second conductive semiconductor layer 113 may be provided as an n-type semiconductor layer.
  • the first conductive semiconductor layer 111 is provided as an n-type semiconductor layer and the second conductive semiconductor layer 113 is provided as a p-type semiconductor layer. .
  • the first conductive semiconductor layer 111 is disposed on and in contact with the substrate 105.
  • a buffer layer may be further disposed between the first conductivity type semiconductor layer 111 and the substrate 105.
  • the buffer layer may provide a function of reducing the difference in lattice constant between the substrate 105 and the light emitting structure 110 and improving crystallinity.
  • the light emitting structure 110 may be provided as a compound semiconductor.
  • the light emitting structure 110 may be provided as a group 2-6 or 3-5 compound semiconductor, for example.
  • the light emitting structure 110 may include at least two elements selected from aluminum (Al), gallium (Ga), indium (In), phosphorus (P), arsenic (As), and nitrogen (N). Can be.
  • the first conductivity type semiconductor layer 111 may be provided as, for example, a Group 2-6 compound semiconductor or a Group 3-5 compound semiconductor.
  • the first conductive semiconductor layer 111 is In x Al y Ga 1 -x- y N (0 ⁇ x ⁇ 1, 0 ⁇ y ⁇ 1, 0 ⁇ x + y ⁇ semiconductor material or an (Al x Ga 1 -x) y in 1 having a composition formula of ⁇ 1) - semiconductor material having a composition formula y P (0 ⁇ x ⁇ 1, 0 ⁇ y ⁇ 1) be provided in the Can be.
  • the first conductivity type semiconductor layer 111 may be selected from the group consisting of GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP, AlInP, GaInP, and the like.
  • the n-type dopant selected from the group including Si, Ge, Sn, Se, Te, and the like may be doped.
  • the active layer 112 may be provided as, for example, a Group 2-6 compound semiconductor or a Group 3-5 compound semiconductor.
  • the composition formula of the active layer 112 may be In x Al y Ga 1 -x- y N (0 ⁇ x ⁇ 1, 0 ⁇ y ⁇ 1, 0 ⁇ x + y ⁇ 1) having a semiconductor material, or (Al x Ga 1 -x) y in 1 - having a composition formula y P (0 ⁇ x ⁇ 1, 0 ⁇ y ⁇ 1) may be provided in the semiconductor material.
  • the active layer 112 may be selected from the group including GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP, AlInP, GaInP, and the like.
  • the active layer 112 may be provided in a multi-well structure, and may include a plurality of barrier layers and a plurality of well layers.
  • the second conductivity-type semiconductor layer 113 may be provided as, for example, a Group 2-6 compound semiconductor or a Group 3-5 compound semiconductor.
  • the second conductive type semiconductor layer 113 may be In x Al y Ga 1 -x- y N (0 ⁇ x ⁇ 1, 0 ⁇ y ⁇ 1, 0 ⁇ x + y ⁇ semiconductor material or an (Al x Ga 1 -x) y in 1 having a composition formula of ⁇ 1) - semiconductor material having a composition formula y P (0 ⁇ x ⁇ 1, 0 ⁇ y ⁇ 1) be provided in the Can be.
  • the second conductive semiconductor layer 113 may be selected from the group consisting of GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP, AlInP, GaInP, and the like.
  • the p-type dopant selected from the group containing Mg, Zn, Ca, Sr, Ba and the like may be doped.
  • the semiconductor device 100 may include the transmissive electrode layer 130, as shown in FIG. 2.
  • the transparent electrode layer 130 may increase light output by improving current diffusion.
  • An arrangement position and a shape of the light transmissive electrode layer 130 will be further described with reference to a method of manufacturing a semiconductor device according to an embodiment.
  • the transparent electrode layer 130 may be referred to as an ohmic contact layer.
  • the transparent electrode layer 130 may include at least one selected from the group consisting of metal, metal oxide, and metal nitride.
  • the light transmitting electrode layer 130 may include a light transmitting material.
  • the translucent electrode layer 130 may be formed of, for example, indium tin oxide (ITO), indium zinc oxide (IZO), indium zinc oxide (IZON), indium zinc tin oxide (IZTO), indium aluminum zinc oxide (IZO), or indium IGZO (IGZO).
  • ITO indium tin oxide
  • IZO indium zinc oxide
  • IZON indium zinc oxide
  • IZTO indium aluminum zinc oxide
  • IGZO indium IGZO
  • the semiconductor device 100 may include a reflective layer 160, as shown in FIGS. 1 and 2.
  • the reflective layer 160 may include a first reflective layer 161, a second reflective layer 162, and a third reflective layer 163.
  • the reflective layer 160 may be disposed on the light transmissive electrode layer 130.
  • the second reflective layer 162 may include a first opening h1 exposing the light transmissive electrode layer 130.
  • the second reflective layer 162 may include a plurality of first openings h1 disposed on the light transmissive electrode layer 130.
  • the first reflective layer 161 may include a plurality of second openings h2 exposing the top surface of the first conductive semiconductor layer 111.
  • the third reflective layer 163 may be disposed between the first reflective layer 161 and the second reflective layer 162.
  • the third reflective layer 163 may be connected to the first reflective layer 161.
  • the third reflective layer 163 may be connected to the second reflective layer 162.
  • the third reflective layer 163 may be disposed in direct physical contact with the first reflective layer 161 and the second reflective layer 162.
  • the reflective layer 160 may contact the second conductive semiconductor layer 113 through a plurality of contact holes provided in the translucent electrode layer 130.
  • the reflective layer 160 may be in physical contact with the top surface of the second conductivity-type semiconductor layer 113 through a plurality of contact holes provided in the transparent electrode layer 130.
  • the shape of the transmissive electrode layer 130 and the shape of the reflective layer 160 according to the embodiment will be further described with reference to the method of manufacturing the semiconductor device according to the embodiment.
  • the reflective layer 160 may be provided as an insulating reflective layer.
  • the reflective layer 160 may be provided as a distributed bragg reflector (DBR) layer.
  • the reflective layer 160 may be provided as an omni directional reflector (ODR) layer.
  • the reflective layer 160 may be provided by stacking a DBR layer and an ODR layer.
  • DBR distributed bragg reflector
  • ODR omni directional reflector
  • the semiconductor device 100 may include a first electrode 141 and a second electrode 142, as shown in FIGS. 1 and 2.
  • the first electrode 141 may be electrically connected to the first conductive semiconductor layer 111 in the second opening h2.
  • the first electrode 141 may be disposed on the first conductivity type semiconductor layer 111.
  • the first electrode 141 passes through the second conductive semiconductor layer 113 and the active layer 112 to form a first conductive semiconductor layer 111. It may be disposed on the top surface of the first conductivity-type semiconductor layer 111 in the recess disposed up to a portion of the region.
  • the first electrode 141 may be electrically connected to an upper surface of the first conductivity type semiconductor layer 111 through a second opening h2 provided in the first reflective layer 161.
  • the second opening h2 and the recess may vertically overlap with each other.
  • the first electrode 141 may include the first opening in a plurality of recess regions.
  • the upper surface of the conductive semiconductor layer 111 may be in direct contact.
  • Side surfaces of the second opening h2 and side surfaces of the recess may have different inclination angles.
  • the inclination angle between the side surface of the second opening h2 and the bottom surface of the recess may be different from the inclination angle between the side surface of the recess and the bottom surface of the recess.
  • the side surface of the recess and the recess may be different from each other.
  • the second electrode 142 may be electrically connected to the second conductive semiconductor layer 113.
  • the second electrode 142 may be disposed on the second conductivity type semiconductor layer 113.
  • the light transmissive electrode layer 130 may be disposed between the second electrode 142 and the second conductive semiconductor layer 113.
  • the second electrode 142 may be electrically connected to the second conductivity type semiconductor layer 113 through a first opening h1 provided in the second reflective layer 162.
  • the second electrode 142 may be electrically connected to the second conductive semiconductor layer 113 through the light transmissive electrode layer 130 in a plurality of P regions. Can be.
  • the second electrode 142 may pass through the transparent electrode layer 130 through a plurality of first openings h1 provided in the second reflective layer 162 in a plurality of P regions. It may be in direct contact with the top of the.
  • the first electrode 141 and the second electrode 142 may have different polarities and may be spaced apart from each other.
  • the first electrode 141 and the second electrode 142 may have different potentials.
  • the first electrode 141 may be provided in a plurality of line shapes.
  • the second electrode 142 may be provided in a plurality of line shapes, for example.
  • the first electrode 141 may be disposed between a plurality of neighboring second electrodes 142.
  • the second electrode 142 may be disposed between a plurality of neighboring first electrodes 141.
  • the first electrode 141 and the second electrode 142 are configured with different polarities, they may be arranged with different numbers of electrodes. For example, when the first electrode 141 is an n electrode and the second electrode 142 is a p electrode, the number of the second electrodes 142 may be larger than that of the first electrode 141. have. When the electrical conductivity and / or resistance of the second conductive semiconductor layer 113 and the first conductive semiconductor layer 111 are different from each other, the first electrode 141 and the second electrode 142 may be used. The electrons and holes injected into the light emitting structure 110 may be balanced, and thus the optical characteristics of the semiconductor device may be improved.
  • the first electrode 141 and the second electrode 142 may be formed in a single layer or a multilayer structure.
  • the first electrode 141 and the second electrode 142 may be ohmic electrodes.
  • the first electrode 141 and the second electrode 142 may include ZnO, IrOx, RuOx, NiO, RuOx / ITO, Ni / IrOx / Au, and Ni / IrOx / Au / ITO, Ag, Ni At least one of Cr, Ti, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf, or an alloy of two or more of these materials.
  • the semiconductor device 100 may include the protective layer 150, as shown in FIGS. 1 and 2.
  • the protective layer 150 may include a plurality of third openings h3 exposing the second electrode 142.
  • the plurality of third openings h3 may be disposed to correspond to the plurality of PB regions provided in the second electrode 142.
  • the protective layer 150 may include a plurality of fourth openings h4 exposing the first electrode 141.
  • the plurality of fourth openings h4 may be disposed to correspond to the plurality of NB regions provided in the first electrode 142.
  • the protective layer 150 may be disposed on the reflective layer 160.
  • the protective layer 150 may be disposed on the first reflective layer 161, the second reflective layer 162, and the third reflective layer 163.
  • the protective layer 150 may be provided as an insulating material.
  • the protective layer 150 is Si x O y , SiO x N y , Si x N y , Al x O y It may be formed of at least one material selected from the group containing.
  • the semiconductor device 100 may include a first bonding pad 171 and a second bonding pad 172 disposed on the protective layer 150. have.
  • the first bonding pad 171 may be disposed on the first reflective layer 161.
  • the second bonding pad 172 may be disposed on the second reflective layer 162.
  • the second bonding pad 172 may be spaced apart from the first bonding pad 171.
  • the first bonding pads 171 may be in contact with the top surface of the first electrode 141 through the plurality of fourth openings h4 provided in the protective layer 150 in a plurality of NB regions.
  • the plurality of NB regions may be disposed to deviate from each other in the vertical direction with the second opening h2.
  • the current injected into the first bonding pad 171 may spread evenly in the horizontal direction of the first electrode 141. Therefore, the current can be evenly injected in the plurality of NB regions.
  • the second bonding pad 172 may contact the top surface of the second electrode 142 through the plurality of third openings h3 provided in the protective layer 150 in a plurality of PB regions.
  • the current injected into the second bonding pad 172 may be evenly spread in the horizontal direction of the second electrode 142. Therefore, current can be evenly injected in the plurality of PB regions.
  • the first bonding pad 171 and the first electrode 141 may be in contact with the plurality of fourth openings h4.
  • the second bonding pad 172 and the second electrode 142 may be in contact with a plurality of regions. Accordingly, according to the embodiment, since the power can be supplied through the plurality of regions, there is an advantage that the current dispersion effect can be generated and the operating voltage can be reduced by increasing the contact area and the dispersion of the contact regions.
  • the first reflective layer 161 is disposed under the first electrode 141, and the second reflective layer 162 is It is disposed below the second electrode 142. Accordingly, the first reflecting layer 161 and the second reflecting layer 162 reflect the light emitted from the active layer 112 of the light emitting structure 110 to reflect the first electrode 141 and the second electrode. Light absorption may be minimized by minimizing light absorption at 142.
  • the first reflective layer 161 and the second reflective layer 162 may be made of an insulating material, and may be formed of a material having a high reflectance such as a DBR structure to reflect light emitted from the active layer 114. Can be achieved.
  • the first reflective layer 161 and the second reflective layer 162 may form a DBR structure in which materials having different refractive indices are repeatedly arranged.
  • the first reflective layer 161 and the second reflective layer 162 may include TiO 2 , SiO 2 , Ta 2 O 5 , and HfO 2. It may be arranged in a single layer or laminated structure comprising at least one of.
  • the present invention is not limited thereto, and the first reflective layer 161 and the second reflective layer 162 emit light from the active layer 112 according to the wavelength of light emitted from the active layer 112. It can be chosen freely to adjust the reflectivity to light.
  • the first reflective layer 161 and the second reflective layer 162 may be provided as an ODR layer. According to another embodiment, the first reflective layer 161 and the second reflective layer 162 may be provided in a form of hybrid in which a DBR layer and an ODR layer are stacked.
  • first reflective layer 161 or the second reflective layer 162 is provided in a hybrid form including a DBR layer and an ODR layer will be described later.
  • the semiconductor device according to the embodiment may be connected to an external power source by a flip chip bonding method.
  • an upper surface of the first bonding pad 171 and an upper surface of the second bonding pad 172 may be attached to a sub mount, a lead frame, a circuit board, or the like.
  • the first bonding pad 171 and the second bonding pad 172 may be formed of Au, AuTi, or the like, so that the mounting factory may be stably performed.
  • the first bonding pad 171 and the second bonding pad 172 are Ti, Al, In, Ir, Ta, Pd, Co, Cr, Mg, Zn, Ni, Si, Ge, Ag, Ag alloy, At least one material or group comprising Au, Hf, Pt, Ru, Rh, ZnO, IrOx, RuOx, NiO, RuOx / ITO, Ni / IrOx / Au, and Ni / IrOx / Au / ITO It can be formed in a single layer or multiple layers using an alloy.
  • light provided from the light emitting structure 110 may be emitted through the substrate 105.
  • Light emitted from the light emitting structure 110 may be reflected by the first reflective layer 161 and the second reflective layer 162 to be emitted toward the substrate 105.
  • the light emitted from the light emitting structure 110 may also be emitted in the side direction of the light emitting structure (110).
  • the light emitted from the light emitting structure 110 is the surface of the first bonding pad 171 and the second bonding pad 172 is disposed, the first bonding pad 171 and the second bonding.
  • the pad 172 may be discharged to the outside through an area where the pad 172 is not provided.
  • the semiconductor device 100 may emit light in six surface directions surrounding the light emitting structure 110, and may significantly improve brightness.
  • the semiconductor device and the semiconductor device package according to the embodiment since the first bonding pad 171 and the second bonding pad 172 having a large area can be directly bonded to the circuit board for supplying power to the flip The chip bonding process can be easily and stably performed.
  • the semiconductor device when viewed from the upper direction of the semiconductor device 100, the sum of the areas of the first bonding pad 171 and the second bonding pad 172 is the first bonding.
  • the pad 171 and the second bonding pad 172 may be provided with the same or smaller size than 60% of the total area of the upper surface of the semiconductor device 100.
  • an entire area of the upper surface of the semiconductor device 100 may correspond to an area defined by the horizontal length and the vertical length of the bottom surface of the first conductive semiconductor layer 111 of the light emitting structure 110.
  • an entire area of the upper surface of the semiconductor device 100 may correspond to an area of the upper surface or the lower surface of the substrate 105.
  • the sum of the areas of the first bonding pads 171 and the second bonding pads 172 is provided to be equal to or smaller than 60% of the total area of the semiconductor device 100, thereby providing the first bonding.
  • the amount of light emitted to the surface on which the pad 171 and the second bonding pad 172 are disposed may be increased. Accordingly, according to the embodiment, since the amount of light emitted in the six-plane direction of the semiconductor device 100 increases, light extraction efficiency may be improved and light intensity Po may be increased.
  • the sum of the area of the first bonding pad 171 and the area of the second bonding pad 172 is compared with 30% of the total area of the semiconductor device 100. Equal or greater may be provided.
  • the sum of the areas of the first bonding pads 171 and the second bonding pads 172 is equal to or greater than 30% of the total area of the semiconductor device 100, thereby providing the first bonding. Stable mounting may be performed through the pad 171 and the second bonding pad 172, and electrical characteristics of the semiconductor device 100 may be secured.
  • the semiconductor device 100 may be formed. Stable mounting may be performed by securing electrical characteristics and securing a bonding force mounted on the semiconductor device package.
  • the first bonding pads 171 and the second bonding pads 172 when the sum of the areas of the first bonding pads 171 and the second bonding pads 172 is greater than 0% and less than 60% of the total area of the semiconductor device 100, the first bonding pads 171. ) And the amount of light emitted to the surface on which the second bonding pad 172 is disposed may increase the light extraction efficiency of the semiconductor device 100 and increase the light intensity Po.
  • the area of the first bonding pad 171 and the second bonding pad 172 is secured in order to secure electrical characteristics of the semiconductor device 100 and bonding strength to be mounted on the semiconductor device package and increase brightness.
  • the sum was selected to be 30% or more and 60% or less of the total area of the semiconductor device 100.
  • the third reflective layer 163 may be disposed between the first bonding pad 171 and the second bonding pad 172.
  • a length of the third reflective layer 163 along the long axis direction of the semiconductor device 100 may be disposed to correspond to a gap between the first bonding pad 171 and the second bonding pad 172.
  • the area of the third reflective layer 163 may be, for example, 10% or more and 25% or less of the entire upper surface of the semiconductor device 100.
  • the package body disposed under the semiconductor device may prevent discoloration or cracking, and may be 25% or less. In this case, it is advantageous to secure the light extraction efficiency to emit light to six surfaces of the semiconductor device.
  • the area of the third reflective layer 163 may be disposed to be greater than 0% and less than 10% of the entire upper surface of the semiconductor device 100 to secure the light extraction efficiency.
  • the area of the third reflective layer 163 may be disposed to be greater than 25% to less than 100% of the entire upper surface of the semiconductor device 100 to prevent discoloration or cracking of the package body.
  • the semiconductor device 100 As described above, according to the semiconductor device 100, light generated in the light emitting structure 110 is transmitted to a first region provided between the first bonding pad 171 and the second bonding pad 172. And may not be released.
  • the first area may be an area corresponding to a gap between the first bonding pad 171 and the second bonding pad 172.
  • the first region may correspond to a length of the third reflective layer 163 disposed in the long axis direction of the semiconductor device.
  • the light emitting structure 110 may be formed as a second region provided between the side surface disposed in the long axis direction of the semiconductor device 100 and the adjacent first bonding pad 171 or the second bonding pad 172. Light can be transmitted through and emitted.
  • the light generated in the light emitting structure may be provided to a third region provided between the side surface disposed in the short axis direction of the semiconductor device 100 and the adjacent first bonding pad 171 or the second bonding pad 172. Can be transmitted through.
  • the size of the first reflective layer 161 may be provided several micrometers larger than the size of the first bonding pad 171.
  • an area of the first reflective layer 161 may be provided to a size sufficient to completely cover the area of the first bonding pad 171.
  • the length of one side of the first reflective layer 161 may be provided to be about 4 micrometers to 10 micrometers larger than the length of one side of the first bonding pad 171.
  • the size of the second reflective layer 162 may be provided to be several micrometers larger than the size of the second bonding pad 172.
  • an area of the second reflective layer 162 may be provided to a size sufficient to completely cover an area of the second bonding pad 172.
  • the length of one side of the second reflective layer 162 may be provided to be about 4 micrometers to 10 micrometers larger than the length of one side of the second bonding pad 172.
  • light emitted from the light emitting structure 110 may be emitted from the first bonding pad 171 and the second bonding pad 172 by the first reflective layer 161 and the second reflective layer 162. Can be reflected without incident. Accordingly, according to the embodiment, the light generated and emitted from the light emitting structure 110 may be incident to the first bonding pad 171 and the second bonding pad 172 to be minimized.
  • the third reflective layer 163 is disposed between the first bonding pad 171 and the second bonding pad 172, the first bonding pad ( It is possible to prevent the light from being emitted between the 171 and the second bonding pad 172.
  • the minimum distance between the first bonding pad 171 and the second bonding pad 172 may be equal to or greater than that of 125 micrometers.
  • the minimum distance between the first bonding pad 171 and the second bonding pad 172 may be selected in consideration of the distance between the first electrode pad and the second electrode pad of the package body in which the semiconductor device 100 is mounted. Can be.
  • a minimum distance between the first electrode pad and the second electrode pad of the package body may be provided as a minimum of 125 micrometers, and may be provided as a maximum of 200 micrometers.
  • the distance between the first bonding pad 171 and the second bonding pad 172 may be, for example, 125 micrometers or more and 300 micrometers or less.
  • the distance between the first bonding pad 171 and the second bonding pad 172 should be greater than 125 micrometers, so that the distance between the first bonding pad 171 and the second bonding pad 172 of the semiconductor device.
  • the minimum space may be secured so that a short circuit does not occur in the E-S, and a light emitting area for improving the light extraction efficiency may be secured, thereby increasing the light intensity Po of the semiconductor device 100.
  • the distance between the first bonding pad 171 and the second bonding pad 172 should be less than or equal to 300 micrometers so that the first electrode pad and the second electrode pad of the semiconductor device package, and The first bonding pad 171 and the second bonding pad 172 may be bonded with sufficient bonding force, and electrical characteristics of the semiconductor device 100 may be secured.
  • the minimum spacing between the first bonding pad 171 and the second bonding pad 172 is greater than 125 micrometers to secure optical characteristics and to secure process margins, and is reliable by electrical characteristics and bonding forces. It can be placed smaller than 300 micrometers to secure.
  • the present invention is not limited thereto, and the distance between the first bonding pad 171 and the second bonding pad 172 may be smaller than 125 micrometers to improve electrical characteristics or reliability of the semiconductor device package. It may be placed larger than 300 micrometers to improve optical properties.
  • the light emitted from the light emitting structure 110 by the first reflective layer 161 and the second reflective layer 162, the first electrode 141 and the second electrode 142. Can be reflected without incident. Accordingly, according to the embodiment, the light generated and emitted from the light emitting structure 110 may be minimized by being incident to the first electrode 141 and the second electrode 142.
  • the semiconductor device 100 may be mounted in, for example, a flip chip bonding method, and provided in the form of a semiconductor device package.
  • the package body on which the semiconductor device 100 is mounted is provided with a resin or the like, in the lower region of the semiconductor device 100, the package body is discolored by strong light of short wavelength emitted from the semiconductor device 100. Or cracking may occur.
  • the semiconductor device 100 since light may be prevented from being emitted between a region where the first bonding pad 171 and the second bonding pad 172 are disposed, the semiconductor device 100 may be prevented. It is possible to prevent discoloration or cracking of the package body disposed in the lower region.
  • the light emitting structure has an area of 20% or more of an upper surface of the semiconductor device 100 on which the first bonding pad 171, the second bonding pad 172, and the third reflective layer 163 are disposed.
  • Light generated at 110 may be transmitted and emitted.
  • the amount of light emitted in the six-plane direction of the semiconductor device 100 increases, light extraction efficiency may be improved and light intensity Po may be increased.
  • discoloration or cracking of the package body disposed near the bottom surface of the semiconductor device 100 may be prevented.
  • a plurality of contact holes C1, C2, and C3 may be provided in the transparent electrode layer 130.
  • the second conductivity-type semiconductor layer 113 and the reflective layer 160 may be adhered to each other through a plurality of contact holes C1, C2, and C3 provided in the transparent electrode layer 130. Since the reflective layer 160 may be in direct contact with the second conductivity-type semiconductor layer 113, the adhesive force may be improved as compared with the reflective layer 160 being in contact with the transparent electrode layer 130.
  • the bonding force or the adhesive force between the reflective layer 160 and the translucent electrode layer 130 may be weakened.
  • the bonding strength or adhesion between the materials may be weakened.
  • peeling may occur between the two layers.
  • the characteristics of the semiconductor device 100 may be deteriorated, and reliability of the semiconductor device 100 may not be secured.
  • the reflective layer 160 may be in direct contact with the second conductive semiconductor layer 113, the reflective layer 160, the transparent electrode layer 130, and the second conductive semiconductor layer Bonding force and adhesion between the 113 can be provided stably.
  • the bonding force between the reflective layer 160 and the second conductive semiconductor layer 113 can be stably provided, the reflective layer 160 is prevented from being peeled off from the transparent electrode layer 130. You can do it.
  • the bonding force between the reflective layer 160 and the second conductive semiconductor layer 113 can be stably provided, the reliability of the semiconductor device 100 can be improved.
  • a plurality of contact holes C1, C2, and C3 may be provided in the transparent electrode layer 130.
  • Light emitted from the active layer 112 may be incident to and reflected on the reflective layer 160 through the plurality of contact holes C1, C2, and C3 provided in the transparent electrode layer 130.
  • the light generated by the active layer 112 is incident on the light transmissive electrode layer 130 to be reduced and the light extraction efficiency can be improved. Accordingly, according to the semiconductor device 100 according to the embodiment, the brightness may be improved.
  • the light emitting structure 110 can be formed on the substrate 105.
  • 3A is a plan view illustrating a shape of a light emitting structure 110 formed according to a method of manufacturing a semiconductor device according to an embodiment
  • FIG. 3B is a process cross-sectional view taken along line A-A of the semiconductor device illustrated in FIG. 3A.
  • the light emitting structure 110 may be formed on the substrate 105.
  • a first conductivity type semiconductor layer 111, an active layer 112, and a second conductivity type semiconductor layer 113 may be formed on the substrate 105.
  • a portion of the first conductive semiconductor layer 111 may be exposed through a mesa etching process.
  • the light emitting structure 110 may include a plurality of mesa openings M exposing the first conductive semiconductor layer 111 by mesa etching.
  • the mesa opening M may be provided in a plurality of circular shapes.
  • the mesa opening M may also be referred to as a recess.
  • the mesa opening M may be provided in various shapes such as an oval or a polygon as well as a circular shape.
  • the transparent electrode layer 130 may be formed.
  • 4A is a plan view illustrating a shape of a light transmissive electrode layer 130 formed by a method of fabricating a semiconductor device
  • FIG. 4B is a cross-sectional view taken along line A-A of the semiconductor device illustrated in FIG. 4A.
  • the light transmissive electrode layer 130 may be formed on the second conductive semiconductor layer 113.
  • the light transmissive electrode layer 130 may include a plurality of openings M1 provided in regions corresponding to the mesa openings M.
  • the opening M1 may be provided in a plurality of circular shapes.
  • the opening M1 may be provided in various shapes such as an ellipse or a polygon as well as a circular shape.
  • the opening M1 may be referred to as a recess M1.
  • the transparent electrode layer 130 may include a first region R1, a second region R2, and a third region R3.
  • the first region R1 and the second region R2 may be spaced apart from each other.
  • the third region R3 may be disposed between the first region R1 and the second region R2.
  • the first region R1 may include a plurality of openings M1 provided in a region corresponding to the mesa opening M of the light emitting structure 110.
  • the first region R1 may include a plurality of first contact holes C1.
  • a plurality of first contact holes C1 may be provided around the opening M1.
  • the second region R2 may include a plurality of openings M1 provided in a region corresponding to the mesa opening M of the light emitting structure 110.
  • the second region R2 may include a plurality of second contact holes C2.
  • a plurality of second contact holes C2 may be provided around the opening M1.
  • the third region R3 may include a plurality of openings M1 provided in a region corresponding to the mesa opening M of the light emitting structure 110.
  • the first region R1 may include a plurality of first contact holes C1.
  • a plurality of first contact holes C1 may be provided around the opening M1.
  • the first contact hole C1, the second contact hole C2, and the third contact hole C3 may be provided in a diameter of several micrometers to several tens of micrometers.
  • the first contact hole C1, the second contact hole C2, and the third contact hole C3 may be provided, for example, with a diameter of 7 micrometers to 20 micrometers.
  • the first contact hole C1, the second contact hole C2, and the third contact hole C3 may be provided in various shapes such as an ellipse or a polygon as well as a circular shape.
  • the second conductivity type semiconductor layer is disposed under the transparent electrode layer 130 by the first contact hole C1, the second contact hole C2, and the third contact hole C3. 113 may be exposed.
  • the reflective layer 160 may be formed.
  • 5A is a plan view illustrating a shape of a reflective layer 160 formed according to a method of manufacturing a semiconductor device according to an embodiment
  • FIG. 5B is a cross-sectional view taken along line A-A of the semiconductor device shown in FIG. 5A.
  • the reflective layer 160 may include a first reflective layer 161, a second reflective layer 162, and a third reflective layer 163.
  • the reflective layer 160 may be disposed on the light transmissive electrode layer 130.
  • the reflective layer 160 may be disposed on the first conductive semiconductor layer 111 and the second conductive semiconductor layer 113.
  • the first reflective layer 161 and the second reflective layer 162 may be spaced apart from each other.
  • the third reflective layer 163 may be disposed between the first reflective layer 161 and the second reflective layer 162.
  • the first reflective layer 161 may be disposed on the first region R1 of the transparent electrode layer 130.
  • the first reflective layer 161 may be disposed on the plurality of first contact holes C1 provided in the transparent electrode layer 130.
  • the second reflective layer 162 may be disposed on the second region R2 of the transparent electrode layer 130.
  • the second reflective layer 162 may be disposed on the plurality of second contact holes C2 provided in the transparent electrode layer 130.
  • the third reflective layer 163 may be disposed on the third region R3 of the light transmissive electrode layer 130.
  • the third reflective layer 163 may be disposed on the plurality of third contact holes C3 provided in the transparent electrode layer 130.
  • the second reflective layer 162 may include a plurality of openings.
  • the second reflective layer 162 may include a plurality of first openings h1.
  • the transparent electrode layer 130 may be exposed through the plurality of first openings h1.
  • the first reflective layer 161 may include a plurality of second openings h2.
  • An upper surface of the first conductivity type semiconductor layer 111 may be exposed through the plurality of second openings h2.
  • the plurality of second openings h2 may be provided to correspond to the plurality of mesa openings M regions formed in the light emitting structure 110.
  • the plurality of second openings h2 may correspond to areas of the plurality of openings M1 provided in the translucent electrode layer 130.
  • the first reflective layer 161 may be provided on the first region R1 of the transparent electrode layer 130.
  • the first reflective layer 161 may be in contact with the second conductivity-type semiconductor layer 113 through the first contact hole C1 provided in the transparent electrode layer 130. Accordingly, the adhesive force between the first reflective layer 161 and the second conductive semiconductor layer 113 may be improved, and the first reflective layer 161 may be prevented from being peeled from the light transmissive electrode layer 130. Will be.
  • the second reflective layer 162 may be provided on the second region R2 of the light transmissive electrode layer 130.
  • the second reflective layer 162 may be in contact with the second conductivity-type semiconductor layer 113 through the second contact hole C2 provided in the transmissive electrode layer 130. Accordingly, the adhesive force between the second reflective layer 162 and the second conductive semiconductor layer 113 may be improved, and the second reflective layer 162 may be prevented from being peeled from the transparent electrode layer 130. Will be.
  • the third reflective layer 163 may be provided on the third region R3 of the transparent electrode layer 130.
  • the third reflective layer 163 may be in contact with the second conductivity type semiconductor layer 113 through the third contact hole C3 provided in the transparent electrode layer 130. Accordingly, the adhesion between the third reflective layer 163 and the second conductive semiconductor layer 113 may be improved, and the third reflective layer 163 may be prevented from being peeled from the transparent electrode layer 130. Will be.
  • FIGS. 6A and 6B the first electrode 141 and the second electrode 142 may be formed.
  • 6A is a plan view illustrating the shapes of the first electrode 141 and the second electrode 142 formed according to the method of manufacturing the semiconductor device according to the embodiment, and FIG. 6B illustrates a process along the line AA of the semiconductor device shown in FIG. 6A. The cross section is shown.
  • the first electrode 141 and the second electrode 142 may be spaced apart from each other.
  • the first electrode 141 may be electrically connected to the first conductivity type semiconductor layer 111.
  • the first electrode 141 may be disposed on the first conductivity type semiconductor layer 111.
  • the first electrode 141 may include a portion of the second conductivity-type semiconductor layer 113 and a portion of the active layer 112 removed and exposed to the first electrode 141.
  • the upper surface of the conductive semiconductor layer 111 may be disposed.
  • the first electrode 141 may be formed in a linear shape, for example.
  • the first electrode 141 may include an N region having a relatively larger area than other linear regions.
  • the N region of the first electrode 141 may be electrically connected to the first bonding pad 171 to be formed later.
  • the first electrode 141 may be electrically connected to an upper surface of the first conductivity type semiconductor layer 111 through a second opening h2 provided in the first reflective layer 161.
  • the first electrode 141 may directly contact the top surface of the first conductive semiconductor layer 111 in a plurality of N regions.
  • the second electrode 142 may be electrically connected to the second conductive semiconductor layer 113.
  • the second electrode 142 may be disposed on the second conductivity type semiconductor layer 113.
  • the light transmissive electrode layer 130 may be disposed between the second electrode 142 and the second conductive semiconductor layer 113.
  • the second electrode 142 may be formed, for example, in a linear shape.
  • the second electrode 142 may include a P region having a relatively larger area than other linear regions.
  • the P region of the second electrode 142 may be electrically connected to the second bonding pad 172 to be formed later.
  • the second electrode 142 may be electrically connected to an upper surface of the second conductive semiconductor layer 113 through a first opening h1 provided in the second reflective layer 162.
  • the second electrode 142 may be electrically connected to the second conductive semiconductor layer 113 through the light transmissive electrode layer 130 in a plurality of P regions.
  • the second electrode 142 may directly contact the top surface of the translucent electrode layer 130 in a plurality of P regions.
  • a protective layer 150 may be formed.
  • 7A is a plan view showing the shape of the protective layer 150 formed according to the semiconductor device manufacturing method according to the embodiment
  • FIG. 7B is a cross-sectional view taken along the line A-A of the semiconductor device shown in FIG. 7A.
  • the protective layer 150 may be disposed on the first electrode 141 and the second electrode 142.
  • the protective layer 150 may be disposed on the reflective layer 160.
  • the protective layer 150 may include a fourth opening h4 exposing the top surface of the first electrode 141.
  • the protective layer 150 may include a plurality of fourth openings h4 exposing a plurality of NB regions of the first electrode 141.
  • the fourth opening h4 may be provided on an area where the first reflective layer 161 is disposed. In addition, the fourth opening h4 may be provided on the first region R1 of the light transmissive electrode layer 130.
  • the protective layer 150 may include a third opening h3 exposing the top surface of the second electrode 142.
  • the protective layer 150 may include a plurality of third openings h3 exposing the plurality of PB regions of the second electrode 142.
  • the third opening h3 may be provided on an area where the second reflective layer 162 is disposed. In addition, the third opening h3 may be provided on the second region R2 of the light transmissive electrode layer 130.
  • FIGS. 8A and 8B a first bonding pad 171 and a second bonding pad 172 may be formed.
  • 8A is a plan view illustrating the shapes of the first bonding pads 171 and the second bonding pads 172 formed according to the method of manufacturing a semiconductor device
  • FIG. 8B is AA of the semiconductor device illustrated in FIG. 8A. The process cross section is shown along the line.
  • the first bonding pad 171 and the second bonding pad 172 may be formed in the shape shown in FIG. 8A.
  • the first bonding pad 171 and the second bonding pad 172 may be disposed on the protective layer 150.
  • the first bonding pad 171 may be disposed on the first reflective layer 161.
  • the second bonding pad 172 may be disposed on the second reflective layer 162.
  • the second bonding pad 172 may be spaced apart from the first bonding pad 171.
  • the first bonding pads 171 may contact the upper surface of the first electrode 141 through the fourth opening h4 provided in the protective layer 150 in a plurality of NB regions.
  • the second bonding pad 172 may contact the top surface of the second electrode 142 through the third opening h3 provided in the protective layer 150 in a plurality of PB regions.
  • the light emitting structure 110 may emit light.
  • the first bonding pad 171 and the first electrode 141 may be in contact with a plurality of regions.
  • the second bonding pad 172 and the second electrode 142 may be in contact with a plurality of regions. Accordingly, according to the embodiment, since the power can be supplied through the plurality of regions, there is an advantage that the current dispersion effect can be generated and the operating voltage can be reduced by increasing the contact area and the dispersion of the contact regions.
  • the semiconductor device according to the embodiment may be connected to an external power source by a flip chip bonding method.
  • an upper surface of the first bonding pad 171 and an upper surface of the second bonding pad 172 may be attached to a sub mount, a lead frame, a circuit board, or the like.
  • light provided from the light emitting structure 110 may be emitted through the substrate 105.
  • Light emitted from the light emitting structure 110 may be reflected by the first reflective layer 161 and the second reflective layer 162 to be emitted toward the substrate 105.
  • the light emitted from the light emitting structure 110 may also be emitted in the side direction of the light emitting structure (110).
  • the light emitted from the light emitting structure 110 is the surface of the first bonding pad 171 and the second bonding pad 172 is disposed, the first bonding pad 171 and the second bonding.
  • the pad 172 may be discharged to the outside through an area where the pad 172 is not provided.
  • the semiconductor device 100 may emit light in six surface directions surrounding the light emitting structure 110, and may significantly improve brightness.
  • the semiconductor device and the semiconductor device package according to the embodiment since the first bonding pad 171 and the second bonding pad 172 having a large area can be directly bonded to the circuit board for supplying power to the flip The chip bonding process can be easily and stably performed.
  • the semiconductor device when viewed from the upper direction of the semiconductor device 100, the sum of the areas of the first bonding pad 171 and the second bonding pad 172 is the first bonding.
  • the pad 171 and the second bonding pad 172 may be provided with the same or smaller size than 60% of the total area of the upper surface of the semiconductor device 100.
  • an entire area of the upper surface of the semiconductor device 100 may correspond to an area defined by the horizontal length and the vertical length of the bottom surface of the first conductive semiconductor layer 111 of the light emitting structure 110.
  • an entire area of the upper surface of the semiconductor device 100 may correspond to an area of the upper surface or the lower surface of the substrate 105.
  • the sum of the areas of the first bonding pads 171 and the second bonding pads 172 is provided to be equal to or smaller than 60% of the total area of the semiconductor device 100, thereby providing the first bonding.
  • the amount of light emitted to the surface on which the pad 171 and the second bonding pad 172 are disposed may be increased. Accordingly, according to the embodiment, since the amount of light emitted in the six-plane direction of the semiconductor device 100 increases, light extraction efficiency may be improved and light intensity Po may be increased.
  • the sum of the area of the first bonding pad 171 and the area of the second bonding pad 172 is compared with 30% of the total area of the semiconductor device 100. Equal or greater may be provided.
  • the sum of the areas of the first bonding pads 171 and the second bonding pads 172 is equal to or greater than 30% of the total area of the semiconductor device 100, thereby providing the first bonding. Stable mounting may be performed through the pad 171 and the second bonding pad 172.
  • the semiconductor device 100 may be formed. Stable mounting may be performed by securing electrical characteristics and securing a bonding force mounted on the semiconductor device package.
  • the first bonding pads 171 and the second bonding pads 172 when the sum of the areas of the first bonding pads 171 and the second bonding pads 172 is greater than 0% and less than 60% of the total area of the semiconductor device 100, the first bonding pads 171. ) And the amount of light emitted to the surface on which the second bonding pad 172 is disposed may increase the light extraction efficiency of the semiconductor device 100 and increase the light intensity Po.
  • the area of the first bonding pad 171 and the second bonding pad 172 is secured in order to secure electrical characteristics of the semiconductor device 100 and bonding strength to be mounted on the semiconductor device package and increase brightness.
  • the sum was selected to be 30% or more and 60% or less of the total area of the semiconductor device 100.
  • the present invention is not limited thereto, and in order to secure the electrical characteristics and the bonding force of the semiconductor device 100, the sum of the areas of the first bonding pad 171 and the second bonding pad 172 is increased.
  • the first bonding pad 171 and the second bonding pad 172 may be selected to be greater than 0% and less than 30% to increase brightness. Can be configured.
  • the third reflective layer 163 may be disposed between the first bonding pad 171 and the second bonding pad 172.
  • a length of the third reflective layer 163 along the long axis direction of the semiconductor device 100 may be disposed to correspond to a gap between the first bonding pad 171 and the second bonding pad 172.
  • the area of the third reflective layer 163 may be, for example, 10% or more and 25% or less of the entire upper surface of the semiconductor device 100.
  • the package body disposed under the semiconductor device may prevent discoloration or cracking, and may be 25% or less. In this case, it is advantageous to secure the light extraction efficiency to emit light to six surfaces of the semiconductor device.
  • the area of the third reflective layer 163 may be disposed to be greater than 0% and less than 10% of the entire upper surface of the semiconductor device 100 to secure the light extraction efficiency.
  • the area of the third reflective layer 163 may be disposed to be greater than 25% to less than 100% of the entire upper surface of the semiconductor device 100 to prevent discoloration or cracking of the package body.
  • the semiconductor device 100 As described above, according to the semiconductor device 100, light generated in the light emitting structure 110 is transmitted to a first region provided between the first bonding pad 171 and the second bonding pad 172. And may not be released.
  • the first area may be an area corresponding to a gap between the first bonding pad 171 and the second bonding pad 172.
  • the first region may correspond to a length of the third reflective layer 163 disposed in the long axis direction of the semiconductor device.
  • the light emitting structure 110 may be formed as a second region provided between the side surface disposed in the long axis direction of the semiconductor device 100 and the adjacent first bonding pad 171 or the second bonding pad 172. Light can be transmitted through and emitted.
  • the light generated in the light emitting structure may be provided to a third region provided between the side surface disposed in the short axis direction of the semiconductor device 100 and the adjacent first bonding pad 171 or the second bonding pad 172. Can be transmitted through.
  • the size of the first reflective layer 161 may be provided several micrometers larger than the size of the first bonding pad 171.
  • an area of the first reflective layer 161 may be provided to a size sufficient to completely cover the area of the first bonding pad 171.
  • the length of one side of the first reflective layer 161 may be provided to be about 4 micrometers to 10 micrometers larger than the length of one side of the first bonding pad 171.
  • the size of the second reflective layer 162 may be provided to be several micrometers larger than the size of the second bonding pad 172.
  • an area of the second reflective layer 162 may be provided to a size sufficient to completely cover an area of the second bonding pad 172.
  • the length of one side of the second reflective layer 162 may be provided to be about 4 micrometers to 10 micrometers larger than the length of one side of the second bonding pad 172.
  • light emitted from the light emitting structure 110 may be emitted from the first bonding pad 171 and the second bonding pad 172 by the first reflective layer 161 and the second reflective layer 162. Can be reflected without incident. Accordingly, according to the embodiment, the light generated and emitted from the light emitting structure 110 may be incident to the first bonding pad 171 and the second bonding pad 172 to be minimized.
  • the third reflective layer 163 is disposed between the first bonding pad 171 and the second bonding pad 172, the first bonding pad ( It is possible to prevent the light from being emitted between the 171 and the second bonding pad 172.
  • the minimum distance between the first bonding pad 171 and the second bonding pad 172 may be equal to or greater than that of 125 micrometers.
  • the minimum distance between the first bonding pad 171 and the second bonding pad 172 may be selected in consideration of the distance between the first electrode pad and the second electrode pad of the package body in which the semiconductor device 100 is mounted. Can be.
  • a minimum distance between the first electrode pad and the second electrode pad of the package body may be provided as a minimum of 125 micrometers, and may be provided as a maximum of 200 micrometers.
  • the distance between the first bonding pad 171 and the second bonding pad 172 may be, for example, 125 micrometers or more and 300 micrometers or less.
  • the distance between the first bonding pad 171 and the second bonding pad 172 should be greater than 125 micrometers, so that the distance between the first bonding pad 171 and the second bonding pad 172 of the semiconductor device.
  • the minimum space may be secured so that a short circuit does not occur in the E-S, and a light emitting area for improving the light extraction efficiency may be secured, thereby increasing the light intensity Po of the semiconductor device 100.
  • the distance d between the first bonding pad 171 and the second bonding pad 172 should be less than or equal to 300 micrometers so that the first electrode pad and the second electrode pad and the semiconductor of the semiconductor device package are provided.
  • the first bonding pads 171 and the second bonding pads 172 of the device may be bonded with sufficient bonding force, and electrical characteristics of the semiconductor device 100 may be secured.
  • the minimum spacing between the first bonding pad 171 and the second bonding pad 172 is larger than 125 micrometers to secure optical properties, and 300 micrometers to secure electrical properties and reliability by bonding force. It can be arranged smaller than the meter.
  • the present invention is not limited thereto, and the distance between the first bonding pad 171 and the second bonding pad 172 may be smaller than 125 micrometers to improve electrical characteristics or reliability of the semiconductor device package. It may be placed larger than 300 micrometers to improve optical properties.
  • the light emitted from the light emitting structure 110 is transmitted to the first electrode 141 and the second electrode 142 by the first reflective layer 161 and the second reflective layer 162. It can be reflected without being incident. Accordingly, according to the embodiment, the light generated and emitted from the light emitting structure 110 may be minimized by being incident to the first electrode 141 and the second electrode 142.
  • the semiconductor device 100 may be mounted in, for example, a flip chip bonding method, and provided in the form of a semiconductor device package.
  • the package body on which the semiconductor device 100 is mounted is provided with a resin or the like, in the lower region of the semiconductor device 100, the package body is discolored by strong light of short wavelength emitted from the semiconductor device 100. Or cracking may occur.
  • the semiconductor device 100 since light may be prevented from being emitted between a region where the first bonding pad 171 and the second bonding pad 172 are disposed, the semiconductor device 100 may be prevented. It is possible to prevent discoloration or cracking of the package body disposed in the lower region.
  • the light emitting structure has an area of 20% or more of an upper surface of the semiconductor device 100 on which the first bonding pad 171, the second bonding pad 172, and the third reflective layer 163 are disposed.
  • Light generated at 110 may be transmitted and emitted.
  • the amount of light emitted in the six-plane direction of the semiconductor device 100 increases, light extraction efficiency may be improved and light intensity Po may be increased.
  • discoloration or cracking of the package body disposed near the bottom surface of the semiconductor device 100 may be prevented.
  • a plurality of contact holes C1, C2, and C3 may be provided in the transparent electrode layer 130.
  • the second conductivity-type semiconductor layer 113 and the reflective layer 160 may be adhered to each other through a plurality of contact holes C1, C2, and C3 provided in the transparent electrode layer 130. Since the reflective layer 160 may be in direct contact with the second conductivity-type semiconductor layer 113, the adhesive force may be improved as compared with the reflective layer 160 being in contact with the transparent electrode layer 130.
  • the bonding force or the adhesive force between the reflective layer 160 and the translucent electrode layer 130 may be weakened.
  • the bonding strength or adhesion between the materials may be weakened.
  • peeling may occur between the two layers.
  • the characteristics of the semiconductor device 100 may be deteriorated, and reliability of the semiconductor device 100 may not be secured.
  • the reflective layer 160 may be in direct contact with the second conductivity-type semiconductor layer 113, the bonding force and the adhesion between the reflective layer 160 and the second conductivity-type semiconductor layer 113. This can be provided stably.
  • the bonding force between the reflective layer 160 and the second conductive semiconductor layer 113 can be stably provided, the characteristics of the semiconductor device 100 can be improved.
  • the bonding force between the reflective layer 160 and the second conductive semiconductor layer 113 can be stably provided, the reliability of the semiconductor device 100 can be improved.
  • a plurality of contact holes C1, C2, and C3 may be provided in the translucent electrode layer 130.
  • Light emitted from the active layer 112 may be incident and reflected on the reflective layer 160 through a plurality of contact holes C1, C2, and C3 provided in the translucent electrode layer 130.
  • the light generated by the active layer 112 is incident on the light transmissive electrode layer 130 to be reduced and the light extraction efficiency can be improved. Accordingly, according to the semiconductor device 100 according to the embodiment, the brightness may be improved.
  • the first contact hole C1, the second contact hole C2, and the third contact hole C3 may be provided in a diameter of several micrometers to several tens of micrometers.
  • the first contact hole C1, the second contact hole C2, and the third contact hole C3 may be provided, for example, with a diameter of 7 micrometers to 20 micrometers.
  • the diameter of the contact holes C1, C2, and C3 may be formed to be 7 micrometers or more in consideration of process margins.
  • the diameter of the contact holes (C1, C2, C3) may be formed to 20 micrometers or less so that it can be driven stably at a low operating voltage.
  • the reflective layer 160 is directly contacted on the light transmissive electrode layer 130.
  • an insulating layer or an electrode may be further disposed between the transparent electrode layer 130 and the reflective layer 160.
  • a current spreading layer may be further disposed between the transparent electrode layer 130 and the light emitting structure 110.
  • FIGS. 9 and 10 Next, another example of a semiconductor device according to an embodiment of the present invention will be described with reference to FIGS. 9 and 10.
  • the descriptions that are the same as those described above may be omitted.
  • FIG. 9 is a plan view illustrating another example of a semiconductor device
  • FIG. 10 is a cross-sectional view taken along line B-B of the semiconductor device shown in FIG. 9.
  • FIG. 9 a first electrode disposed under the first bonding pad 171 and the second bonding pad 172, but electrically connected to the first bonding pad 171. 141 and the second electrode 142 electrically connected to the second bonding pad 172 are shown.
  • the semiconductor device 100 may include the light emitting structure 110 disposed on the substrate 105, as shown in FIGS. 9 and 10.
  • the light emitting structure 110 may include a first conductive semiconductor layer 111, an active layer 112, and a second conductive semiconductor layer 113.
  • the first conductive semiconductor layer 111 is provided as an n-type semiconductor layer and the second conductive semiconductor layer 113 is provided as a p-type semiconductor layer. .
  • the semiconductor device 100 may include the transmissive electrode layer 130, as shown in FIG. 10.
  • the transparent electrode layer 130 may increase light output by improving current diffusion.
  • An arrangement position and a shape of the light transmissive electrode layer 130 will be further described with reference to a method of manufacturing a semiconductor device according to an embodiment.
  • the transparent electrode layer 130 may include at least one selected from the group consisting of metal, metal oxide, and metal nitride.
  • the light transmitting electrode layer 130 may include a light transmitting material.
  • the semiconductor device 100 may include the first passivation layer 150 as illustrated in FIGS. 9 and 10.
  • the first passivation layer 150 may include a plurality of first openings h1 exposing the light transmissive electrode layer 130.
  • the light transmissive electrode layer 130 may be disposed under an area where the plurality of first openings h1 is provided.
  • the first passivation layer 150 may include a plurality of second openings h2 exposing the first conductivity type semiconductor layer 111.
  • the semiconductor device 100 may include a first electrode 141 and a second electrode 142, as shown in FIGS. 9 and 10.
  • the first electrode 141 may be electrically connected to the first conductivity type semiconductor layer 111.
  • the first electrode 141 may be disposed on the first conductivity type semiconductor layer 111.
  • the first electrode 141 may include a portion of the second conductivity-type semiconductor layer 113 and a portion of the active layer 112 removed and exposed to the first electrode 141.
  • the upper surface of the conductive semiconductor layer 111 may be disposed.
  • the first electrode 141 may be electrically connected to an upper surface of the first conductive semiconductor layer 111 through the second opening h2 provided in the first passivation layer 150. For example, as illustrated in FIGS. 9 and 10, the first electrode 141 may directly contact the top surface of the first conductivity-type semiconductor layer 111 in a plurality of N regions.
  • the second electrode 142 may be electrically connected to the second conductive semiconductor layer 113.
  • the second electrode 142 may be disposed on the second conductivity type semiconductor layer 113.
  • the light transmissive electrode layer 130 may be disposed between the second electrode 142 and the second conductive semiconductor layer 113.
  • the second electrode 142 may be electrically connected to an upper surface of the second conductive semiconductor layer 113 through a first opening h1 provided in the first passivation layer 150.
  • the second electrode 142 may be electrically connected to the second conductivity type semiconductor layer 113 in a plurality of P regions.
  • the second electrode 142 may be formed through the plurality of first openings h1 provided in the first passivation layer 150 in a plurality of P regions. ) May be in direct contact with the top surface.
  • the first electrode 141 and the second electrode 142 may be spaced apart from each other.
  • the first electrode 141 may be provided in a plurality of line shapes.
  • the second electrode 142 may be provided in a plurality of line shapes, for example.
  • the first electrode 141 may be disposed between a plurality of neighboring second electrodes 142.
  • the second electrode 142 may be disposed between a plurality of neighboring first electrodes 141.
  • the semiconductor device 100 may include a second protective layer 155, as shown in FIGS. 9 and 10.
  • the second protective layer 155 may be disposed on the first electrode 141 and the second electrode 142.
  • the second protective layer 155 may be disposed on the first protective layer 150.
  • the second passivation layer 155 may include a fourth opening h4 exposing the top surface of the first electrode 141.
  • the second passivation layer 155 may include a plurality of fourth openings h4 exposing a plurality of NB regions of the first electrode 141.
  • the second passivation layer 155 may include a third opening h3 exposing the top surface of the second electrode 142.
  • the second passivation layer 155 may include a plurality of third openings h3 exposing the plurality of PB regions of the second electrode 142.
  • the semiconductor device 100 may include a reflective layer 160, as shown in FIGS. 9 and 10.
  • the reflective layer 160 may include a first reflective layer 161, a second reflective layer 162, and a third reflective layer 163.
  • the reflective layer 160 may be disposed on the second protective layer 155.
  • the reflective layer 160 may be disposed on the first electrode 141 and the second electrode 142.
  • the first reflective layer 161 may be disposed on the first electrode 141 and the second electrode 142.
  • the first reflective layer 161 may include a sixth opening h6 exposing the top surface of the first electrode 141.
  • the first reflective layer 161 may include a plurality of sixth openings h6 exposing a plurality of NB regions of the first electrode 141.
  • the first reflective layer 161 may include a sixth opening h6 provided corresponding to a region in which the fourth opening h4 is formed in the second passivation layer 155.
  • the second reflective layer 162 may be disposed on the first electrode 141 and the second electrode 142.
  • the second reflective layer 162 may be spaced apart from the first reflective layer 161.
  • the second reflective layer 162 may include a fifth opening h5 exposing the top surface of the second electrode 142.
  • the second reflective layer 162 may include a plurality of fifth openings h5 exposing the plurality of PB regions of the second electrode 142.
  • the second reflective layer 162 may include a fifth opening h5 provided corresponding to a region in which the third opening h3 is formed in the second protective layer 155.
  • the third reflective layer 163 may be disposed on the first electrode 141 and the second electrode 142.
  • the third reflective layer 163 may be disposed between the first reflective layer 161 and the second reflective layer 162.
  • the third reflective layer 163 may be connected to the first reflective layer 161.
  • the third reflective layer 163 may be connected to the second reflective layer 162.
  • the third reflective layer 163 may be disposed in direct physical contact with the first reflective layer 161 and the second reflective layer 162.
  • the reflective layer 160 may contact the second conductive semiconductor layer 113 through a plurality of contact holes C1, C2, and C3 provided in the light transmissive electrode layer 130.
  • the reflective layer 160 may be in physical contact with the top surface of the second conductivity-type semiconductor layer 113 through a plurality of contact holes C1, C2, and C3 provided in the transmissive electrode layer 130.
  • the shape of the transmissive electrode layer 130 and the shape of the reflective layer 160 according to the embodiment will be further described with reference to the method of manufacturing the semiconductor device according to the embodiment.
  • the first reflective layer 161 may be disposed while exposing the top surface of the first electrode 141 on a part of the side surface and the top surface of the first electrode 141.
  • the second reflective layer 162 may be disposed while exposing the top surface of the second electrode 142 on a portion of the side surface and the top surface of the second electrode 142.
  • the first reflective layer 161 and the second reflective layer 162 reflect the light emitted from the active layer 112 of the light emitting structure 110 so that the first bonding pad 161 and the second bonding pad ( Light absorption may be minimized by minimizing light absorption at 162.
  • the first reflective layer 161 and the second reflective layer 162 may be made of an insulating material, and may be formed of a material having a high reflectance such as a DBR structure to reflect light emitted from the active layer 114. Can be achieved.
  • the third reflective layer 163 may also be provided in a DBR structure.
  • the semiconductor device 100 according to the embodiment may include a first bonding pad 171 disposed on the first reflective layer 161.
  • the semiconductor device 100 according to the embodiment may include a second bonding pad 172 disposed on the second reflective layer 162.
  • the second bonding pad 172 may be spaced apart from the first bonding pad 171.
  • the first bonding pads 171 may be in contact with the top surface of the first electrode 141 through the sixth opening h6 provided in the first reflective layer 161 in a plurality of NB regions.
  • the second bonding pads 172 may be in contact with the top surface of the second electrode 142 through the fifth opening h5 provided in the second reflective layer 162 in a plurality of PB regions.
  • the first bonding pad 171 and the first electrode 141 may be in contact with a plurality of regions.
  • the second bonding pad 172 and the second electrode 142 may be in contact with a plurality of regions. Accordingly, according to the embodiment, since the power can be supplied through the plurality of regions, there is an advantage that the current dispersion effect can be generated and the operating voltage can be reduced by increasing the contact area and the dispersion of the contact regions.
  • the semiconductor device according to the embodiment may be connected to an external power source by a flip chip bonding method.
  • an upper surface of the first bonding pad 171 and an upper surface of the second electrode pad 172 may be disposed to be attached to a sub mount, a lead frame, a circuit board, or the like.
  • light provided from the light emitting structure 110 may be emitted through the substrate 105.
  • Light emitted from the light emitting structure 110 may be reflected by the first reflective layer 161 and the second reflective layer 162 to be emitted toward the substrate 105.
  • the light emitted from the light emitting structure 110 may also be emitted in the side direction of the light emitting structure (110).
  • the light emitted from the light emitting structure 110 is the surface of the first bonding pad 171 and the second bonding pad 172 is disposed, the first bonding pad 171 and the second bonding.
  • the pad 172 may be discharged to the outside through an area where the pad 172 is not provided.
  • the semiconductor device 100 may emit light in six surface directions surrounding the light emitting structure 110, and may significantly improve brightness.
  • the semiconductor device and the semiconductor device package according to the embodiment since the first bonding pad 171 and the second electrode pad 172 having a large area can be directly bonded to the circuit board for providing power, the flip The chip bonding process can be easily and stably performed.
  • the semiconductor device when viewed from the upper direction of the semiconductor device 100, the sum of the areas of the first bonding pad 171 and the second bonding pad 172 is the first bonding.
  • the pad 171 and the second bonding pad 172 may be provided with the same or smaller size than 60% of the total area of the upper surface of the semiconductor device 100.
  • an entire area of the upper surface of the semiconductor device 100 may correspond to an area defined by the horizontal length and the vertical length of the bottom surface of the first conductive semiconductor layer 111 of the light emitting structure 110.
  • an entire area of the upper surface of the semiconductor device 100 may correspond to an area of the upper surface or the lower surface of the substrate 105.
  • the sum of the areas of the first bonding pads 171 and the second bonding pads 172 is provided to be equal to or smaller than 60% of the total area of the semiconductor device 100, thereby providing the first bonding.
  • the amount of light emitted to the surface on which the pad 171 and the second bonding pad 172 are disposed may be increased. Accordingly, according to the embodiment, since the amount of light emitted in the six-plane direction of the semiconductor device 100 increases, light extraction efficiency may be improved and light intensity Po may be increased.
  • the sum of the area of the first bonding pad 171 and the area of the second bonding pad 172 is compared with 30% of the total area of the semiconductor device 100. Equal or greater may be provided.
  • the sum of the areas of the first bonding pads 171 and the second bonding pads 172 is equal to or greater than 30% of the total area of the semiconductor device 100, thereby providing the first bonding. Stable mounting may be performed through the pad 171 and the second bonding pad 172.
  • the semiconductor device 100 may be formed. Stable mounting may be performed by securing electrical characteristics and securing a bonding force mounted on the semiconductor device package.
  • the first bonding pads 171 and the second bonding pads 172 when the sum of the areas of the first bonding pads 171 and the second bonding pads 172 is greater than 0% and less than 60% of the total area of the semiconductor device 100, the first bonding pads 171. ) And the amount of light emitted to the surface on which the second bonding pad 172 is disposed may increase the light extraction efficiency of the semiconductor device 100 and increase the light intensity Po.
  • the area of the first bonding pad 171 and the second bonding pad 172 is secured in order to secure electrical characteristics of the semiconductor device 100 and bonding strength to be mounted on the semiconductor device package and increase brightness.
  • the sum was selected to be 30% or more and 60% or less of the total area of the semiconductor device 100.
  • the present invention is not limited thereto, and in order to secure the electrical characteristics and the bonding force of the semiconductor device 100, the sum of the areas of the first bonding pad 171 and the second bonding pad 172 is increased.
  • the first bonding pad 171 and the second bonding pad 172 may be selected to be greater than 0% and less than 30% to increase brightness. Can be configured.
  • the third reflective layer 163 may be disposed between the first bonding pad 171 and the second bonding pad 172.
  • a length of the third reflective layer 163 along the long axis direction of the semiconductor device 100 may be disposed to correspond to a gap between the first bonding pad 171 and the second bonding pad 172.
  • the area of the third reflective layer 163 may be, for example, 10% or more and 25% or less of the entire upper surface of the semiconductor device 100.
  • the package body disposed under the semiconductor device may prevent discoloration or cracking, and may be 25% or less. In this case, it is advantageous to secure the light extraction efficiency to emit light to six surfaces of the semiconductor device.
  • the area of the third reflective layer 163 may be disposed to be greater than 0% and less than 10% of the entire upper surface of the semiconductor device 100 to secure the light extraction efficiency.
  • the area of the third reflective layer 163 may be disposed to be greater than 25% to less than 100% of the entire upper surface of the semiconductor device 100 to prevent discoloration or cracking of the package body.
  • the semiconductor device 100 As described above, according to the semiconductor device 100, light generated in the light emitting structure 110 is transmitted to a first region provided between the first bonding pad 171 and the second bonding pad 172. And may not be released.
  • the first area may be an area corresponding to a gap between the first bonding pad 171 and the second bonding pad 172.
  • the first region may correspond to a length of the third reflective layer 163 disposed in the long axis direction of the semiconductor device.
  • the light emitting structure 110 may be formed as a second region provided between the side surface disposed in the long axis direction of the semiconductor device 100 and the adjacent first bonding pad 171 or the second bonding pad 172. Light can be transmitted through and emitted.
  • the light generated in the light emitting structure may be provided to a third region provided between the side surface disposed in the short axis direction of the semiconductor device 100 and the adjacent first bonding pad 171 or the second bonding pad 172. Can be transmitted through.
  • the size of the first reflective layer 161 may be provided several micrometers larger than the size of the first bonding pad 171.
  • an area of the first reflective layer 161 may be provided to a size sufficient to completely cover the area of the first bonding pad 171.
  • the length of one side of the first reflective layer 161 may be provided to be about 4 micrometers to 10 micrometers larger than the length of one side of the first bonding pad 171.
  • the size of the second reflective layer 162 may be provided to be several micrometers larger than the size of the second bonding pad 172.
  • an area of the second reflective layer 162 may be provided to a size sufficient to completely cover an area of the second bonding pad 172.
  • the length of one side of the second reflective layer 162 may be provided to be about 4 micrometers to 10 micrometers larger than the length of one side of the second bonding pad 172.
  • light emitted from the light emitting structure 110 may be emitted from the first bonding pad 171 and the second bonding pad 172 by the first reflective layer 161 and the second reflective layer 162. Can be reflected without incident. Accordingly, according to the embodiment, the light generated and emitted from the light emitting structure 110 may be incident to the first bonding pad 171 and the second bonding pad 172 to be minimized.
  • the third reflective layer 163 is disposed between the first bonding pad 171 and the second bonding pad 172, the first bonding pad ( It is possible to prevent the light from being emitted between the 171 and the second bonding pad 172.
  • the minimum distance between the first bonding pad 171 and the second bonding pad 172 may be equal to or greater than that of 125 micrometers.
  • the minimum distance between the first bonding pad 171 and the second bonding pad 172 may be selected in consideration of the distance between the first electrode pad and the second electrode pad of the package body in which the semiconductor device 100 is mounted. Can be.
  • a minimum distance between the first electrode pad and the second electrode pad of the package body may be provided as a minimum of 125 micrometers, and may be provided as a maximum of 200 micrometers.
  • the distance between the first bonding pad 171 and the second bonding pad 172 may be, for example, 125 micrometers or more and 300 micrometers or less.
  • the distance between the first bonding pad 171 and the second bonding pad 172 should be greater than 125 micrometers, so that the distance between the first bonding pad 171 and the second bonding pad 172 of the semiconductor device.
  • the minimum space may be secured so that a short circuit does not occur in the E-S, and a light emitting area for improving the light extraction efficiency may be secured, thereby increasing the light intensity Po of the semiconductor device 100.
  • the distance between the first bonding pad 171 and the second bonding pad 172 should be less than or equal to 300 micrometers so that the first electrode pad and the second electrode pad of the semiconductor device package, and The first bonding pad 171 and the second bonding pad 172 may be bonded with sufficient bonding force, and electrical characteristics of the semiconductor device 100 may be secured.
  • the minimum spacing between the first bonding pad 171 and the second bonding pad 172 is larger than 125 micrometers to secure optical properties, and 300 micrometers to secure electrical properties and reliability by bonding force. It can be arranged smaller than the meter.
  • the present invention is not limited thereto, and the distance between the first bonding pad 171 and the second bonding pad 172 may be smaller than 125 micrometers to improve electrical characteristics or reliability of the semiconductor device package. It may be placed larger than 300 micrometers to improve optical properties.
  • the semiconductor device 100 may be mounted in, for example, a flip chip bonding method, and provided in the form of a semiconductor device package.
  • the package body on which the semiconductor device 100 is mounted is provided with a resin or the like, in the lower region of the semiconductor device 100, the package body is discolored by strong light of short wavelength emitted from the semiconductor device 100. Or cracking may occur.
  • the semiconductor device 100 since light may be prevented from being emitted between a region where the first bonding pad 171 and the second bonding pad 172 are disposed, the semiconductor device 100 may be prevented. It is possible to prevent discoloration or cracking of the package body disposed in the lower region.
  • the light emitting structure has an area of 20% or more of an upper surface of the semiconductor device 100 on which the first bonding pad 171, the second bonding pad 172, and the third reflective layer 163 are disposed.
  • Light generated at 110 may be transmitted and emitted.
  • the amount of light emitted in the six-plane direction of the semiconductor device 100 increases, light extraction efficiency may be improved and light intensity Po may be increased.
  • discoloration or cracking of the package body disposed near the bottom surface of the semiconductor device 100 may be prevented.
  • a plurality of contact holes may be provided in the transparent electrode layer 130.
  • the second conductive semiconductor layer 113 and the reflective layer 160 may be adhered to each other through a plurality of contact holes provided in the light transmissive electrode layer 130.
  • the reflective layer 160 may directly contact the second conductive semiconductor layer 113, the bonding force and the adhesive force between the reflective layer 160 and the second conductive semiconductor layer 113 are stable. Can be provided. Accordingly, it is possible to prevent the reflective layer 160 from being peeled from the light transmissive electrode layer 130.
  • the bonding force between the reflective layer 160 and the second conductive semiconductor layer 113 can be stably provided, the characteristics of the semiconductor device 100 can be improved. In addition, since the bonding force between the reflective layer 160 and the second conductive semiconductor layer 113 can be stably provided, the reliability of the semiconductor device 100 can be improved.
  • a plurality of contact holes may be provided in the transparent electrode layer 130.
  • Light emitted from the active layer 112 may be incident and reflected on the reflective layer 160 through a plurality of contact holes provided in the transparent electrode layer 130.
  • the light generated by the active layer 112 is incident on the light transmissive electrode layer 130 to be reduced and the light extraction efficiency can be improved. Accordingly, according to the semiconductor device 100 according to the embodiment, the brightness may be improved.
  • the light emitting structure 110 may be formed on the substrate 105.
  • FIG. 11A is a plan view illustrating a shape of a light emitting structure 110 formed by a method of manufacturing a semiconductor device according to an embodiment
  • FIG. 11B is a cross-sectional view taken along line B-B of the semiconductor device illustrated in FIG. 11A.
  • the light emitting structure 110 may be formed on the substrate 105.
  • a first conductivity type semiconductor layer 111, an active layer 112, and a second conductivity type semiconductor layer 113 may be formed on the substrate 105.
  • a portion of the first conductive semiconductor layer 111 may be exposed through a mesa etching process.
  • the light emitting structure 110 may include a plurality of mesa openings M exposing the first conductive semiconductor layer 111 by mesa etching.
  • the mesa opening M may be provided in a plurality of circular shapes.
  • the mesa opening M may also be referred to as a recess.
  • the mesa opening M may be provided in various shapes such as not only a plurality of circular shapes but also an elliptic shape or a polygonal shape.
  • the transparent electrode layer 130 may be formed.
  • 12A is a plan view illustrating a shape of a light transmissive electrode layer 130 formed by a method of manufacturing a semiconductor device according to an embodiment
  • FIG. 12B is a cross-sectional view taken along line B-B of the semiconductor device illustrated in FIG. 12A.
  • the light transmissive electrode layer 130 may be formed on the second conductive semiconductor layer 113.
  • the light transmissive electrode layer 130 may include a plurality of openings M1 provided in regions corresponding to the mesa openings M.
  • the opening M1 may be provided in a plurality of circular shapes.
  • the opening M1 may be provided in various shapes in addition to a plurality of circular shapes, or an elliptic shape or a polygonal shape.
  • the transparent electrode layer 130 may include a first region R1, a second region R2, and a third region R3.
  • the first region R1 and the second region R2 may be spaced apart from each other.
  • the third region R3 may be disposed between the first region R1 and the second region R2.
  • the first region R1 may include a plurality of openings M1 provided in a region corresponding to the mesa opening M of the light emitting structure 110.
  • the first region R1 may include a plurality of first contact holes C1.
  • a plurality of first contact holes C1 may be provided around the opening M1.
  • the second region R2 may include a plurality of openings M1 provided in a region corresponding to the mesa opening M of the light emitting structure 110.
  • the second region R2 may include a plurality of second contact holes C2.
  • a plurality of second contact holes C2 may be provided around the opening M1.
  • the third region R3 may include a plurality of openings M1 provided in a region corresponding to the mesa opening M of the light emitting structure 110.
  • the first region R1 may include a plurality of first contact holes C1.
  • a plurality of first contact holes C1 may be provided around the opening M1.
  • the first contact hole C1, the second contact hole C2, and the third contact hole C3 may be provided in a diameter of several micrometers to several tens of micrometers.
  • the first contact hole C1, the second contact hole C2, and the third contact hole C3 may be provided, for example, with a diameter of 7 micrometers to 20 micrometers.
  • the second conductivity type semiconductor layer is disposed under the transparent electrode layer 130 by the first contact hole C1, the second contact hole C2, and the third contact hole C3. 113 may be exposed.
  • FIG. 13A is a plan view illustrating a shape of a first passivation layer 150 formed by a method of manufacturing a semiconductor device according to an embodiment
  • FIG. 13B is a cross-sectional view taken along line B-B of the semiconductor device illustrated in FIG. 13A.
  • the first passivation layer 150 may include a plurality of openings.
  • the first protective layer 150 may include a plurality of first openings h1.
  • the transparent electrode layer 130 may be exposed through the plurality of first openings h1.
  • the first protective layer 150 may include a plurality of second openings h2.
  • An upper surface of the first conductivity type semiconductor layer 111 may be exposed through the plurality of second openings h2.
  • the plurality of second openings h2 may be provided corresponding to an area where the plurality of mesa openings M are formed.
  • the first passivation layer 150 may include a first region S1, a second region S2, and a third region S3.
  • the first region S1 and the second region S2 may be spaced apart from each other.
  • the third region S3 may be disposed between the first region S1 and the second region S2.
  • the first region S1 may include a plurality of first openings h1 exposing the top surface of the light transmissive electrode layer 130.
  • the first region S1 may include a plurality of second openings h2 provided in a region corresponding to the mesa opening M of the light emitting structure 110.
  • the first region S1 may include a plurality of fourth contact holes C4.
  • the fourth contact hole C4 may be provided in plurality around the second opening h2.
  • a plurality of fourth contact holes C4 may be provided around the first opening h1.
  • the plurality of fourth contact holes C4 may be provided in an area in which the plurality of first contact holes C1 are formed in the translucent electrode layer 130.
  • the plurality of fourth contact holes C4 and the plurality of first contact holes C1 may be provided to overlap each other in the vertical direction.
  • the second region S2 may include a plurality of first openings h1 exposing the top surface of the light transmissive electrode layer 130.
  • the second region S2 may include a plurality of second openings h2 provided in a region corresponding to the mesa opening M of the light emitting structure 110.
  • the second region S2 may include a plurality of fifth contact holes C5.
  • a plurality of fifth contact holes C5 may be provided around the second opening h2.
  • a plurality of fifth contact holes C5 may be provided around the first opening h1.
  • the plurality of fifth contact holes C5 may be provided in an area in which the plurality of second contact holes C2 are formed in the translucent electrode layer 130.
  • the plurality of fifth contact holes C5 and the plurality of second contact holes C2 may overlap each other in a vertical direction.
  • the third region S3 may include a plurality of first openings h1 exposing the top surface of the light transmissive electrode layer 130.
  • the third region S3 may include a plurality of second openings h2 provided in an area corresponding to the mesa opening M of the light emitting structure 110.
  • the third region S3 may include a plurality of sixth contact holes C6.
  • the sixth contact hole C6 may be provided in plurality around the second opening h2.
  • a plurality of sixth contact holes C6 may be provided around the first opening h1.
  • the plurality of sixth contact holes C6 may be provided in an area where the plurality of third contact holes C3 are formed in the translucent electrode layer 130.
  • the plurality of sixth contact holes C6 and the plurality of third contact holes C3 may be provided to overlap each other in the vertical direction.
  • the first electrode 141 and the second electrode 142 may be formed.
  • 14A is a plan view illustrating the shapes of the first electrode 141 and the second electrode 142 formed according to the method of manufacturing a semiconductor device according to the embodiment
  • FIG. 14B is a process along the BB line of the semiconductor device shown in FIG. The cross section is shown.
  • the first electrode 141 and the second electrode 142 may be spaced apart from each other.
  • the first electrode 141 may be electrically connected to the first conductivity type semiconductor layer 111.
  • the first electrode 141 may be disposed on the first conductivity type semiconductor layer 111.
  • the first electrode 141 may include a portion of the second conductivity-type semiconductor layer 113 and a portion of the active layer 112 removed and exposed to the first electrode 141.
  • the upper surface of the conductive semiconductor layer 111 may be disposed.
  • the first electrode 141 may be formed in a linear shape, for example.
  • the first electrode 141 may include an N region having a relatively larger area than other linear regions.
  • the N region of the first electrode 141 may be electrically connected to the first bonding pad 171 to be formed later.
  • the first electrode 141 may be electrically connected to an upper surface of the first conductive semiconductor layer 111 through the second opening h2 provided in the first passivation layer 150.
  • the first electrode 141 may directly contact the top surface of the first conductive semiconductor layer 111 in a plurality of N regions.
  • the second electrode 142 may be electrically connected to the second conductive semiconductor layer 113.
  • the second electrode 142 may be disposed on the second conductivity type semiconductor layer 113.
  • the light transmissive electrode layer 130 may be disposed between the second electrode 142 and the second conductive semiconductor layer 113.
  • the second electrode 142 may be formed, for example, in a linear shape.
  • the second electrode 142 may include a P region having a relatively larger area than other linear regions.
  • the P region of the second electrode 142 may be electrically connected to the second bonding pad 172 to be formed later.
  • the second electrode 142 may be electrically connected to an upper surface of the second conductive semiconductor layer 113 through a first opening h1 provided in the first passivation layer 150.
  • the second electrode 142 may be electrically connected to the second conductive semiconductor layer 113 in a plurality of P regions.
  • the second electrode 142 may directly contact the top surface of the translucent electrode layer 130 in a plurality of P regions.
  • a second protective layer 155 may be formed.
  • 15A is a plan view illustrating a shape of a second passivation layer 155 formed according to a method of manufacturing a semiconductor device according to an embodiment
  • FIG. 15B is a cross-sectional view taken along line B-B of the semiconductor device illustrated in FIG. 15A.
  • the second protective layer 155 may be disposed on the first electrode 141 and the second electrode 142.
  • the second protective layer 155 may be disposed on the first protective layer 150.
  • the second passivation layer 155 may include a fourth opening h4 exposing the top surface of the first electrode 141.
  • the second passivation layer 155 may include a plurality of fourth openings h4 exposing a plurality of NB regions of the first electrode 141.
  • the second passivation layer 155 may include a third opening h3 exposing the top surface of the second electrode 142.
  • the second passivation layer 155 may include a plurality of third openings h3 exposing the plurality of PB regions of the second electrode 142.
  • the second passivation layer 155 may include a first region T1, a second region T2, and a third region T3.
  • the first region T1 and the second region T2 may be spaced apart from each other.
  • the third region T3 may be disposed between the first region T1 and the second region T2.
  • the first region T1 may include a plurality of fourth openings h4 exposing the top surface of the first electrode 141.
  • the first region T1 may include a plurality of seventh contact holes C7.
  • the seventh contact hole C7 may be provided in plural around the fourth opening h4.
  • the plurality of seventh contact holes C7 may be provided in an area where the plurality of first contact holes C1 are formed in the translucent electrode layer 130.
  • the plurality of seventh contact holes C7 may be provided in an area in which the plurality of fourth contact holes C4 are formed in the first passivation layer 150.
  • the plurality of seventh contact holes C7 and the plurality of fourth contact holes C4 may be provided to overlap each other in the vertical direction.
  • the plurality of seventh contact holes C7 and the plurality of first contact holes C1 may be provided to overlap each other in the vertical direction.
  • the second region T2 may include a plurality of third openings h3 exposing the top surface of the second electrode 142.
  • the second region T2 may include a plurality of eighth contact holes C8.
  • the eighth contact hole C8 may be provided in plurality around the third opening h3.
  • the plurality of eighth contact holes C8 may be provided in an area in which the plurality of second contact holes C2 are formed in the translucent electrode layer 130.
  • the plurality of eighth contact holes C8 may be provided in an area in which the plurality of fifth contact holes C5 are formed in the first passivation layer 150.
  • the plurality of eighth contact holes C8 and the plurality of fifth contact holes C5 may be provided to overlap each other in the vertical direction.
  • the plurality of eighth contact holes C8 and the plurality of second contact holes C2 may be provided to overlap each other in the vertical direction.
  • the third region T3 may include a plurality of ninth contact holes C9.
  • the ninth contact hole C9 may be provided in an area where the plurality of third contact holes C3 are formed in the translucent electrode layer 130.
  • the plurality of ninth contact holes C9 may be provided in an area in which the plurality of sixth contact holes C6 are formed in the first passivation layer 150.
  • the plurality of ninth contact holes C9 and the plurality of sixth contact holes C6 may be provided to overlap each other in the vertical direction.
  • the plurality of ninth contact holes C9 and the plurality of third contact holes C3 may overlap each other in a vertical direction.
  • the reflective layer 160 may be formed.
  • 16A is a plan view illustrating a shape of a reflective layer 160 formed according to a method of fabricating a semiconductor device
  • FIG. 16B is a cross-sectional view taken along line B-B of the semiconductor device illustrated in FIG. 16A.
  • the reflective layer 160 may include a first reflective layer 161, a second reflective layer 162, and a third reflective layer 163.
  • the reflective layer 160 may be disposed on the second protective layer 155.
  • the reflective layer 160 may be disposed on the first electrode 141 and the second electrode 142.
  • the first reflective layer 161 and the second reflective layer 162 may be spaced apart from each other.
  • the third reflective layer 163 may be disposed between the first reflective layer 161 and the second reflective layer 162.
  • the first reflective layer 161 may be disposed on the first region R1 of the transparent electrode layer 130.
  • the first reflective layer 161 may be disposed on the plurality of first contact holes C1 provided in the transparent electrode layer 130.
  • the first reflective layer 161 may be disposed on the plurality of fourth contact holes C4 provided in the first protective layer 150.
  • the first reflective layer 161 may be disposed on the plurality of seventh contact holes C7 provided in the second protective layer 155.
  • the first reflective layer 161 contacts the second conductive semiconductor layer 113 through the first contact hole C1, the fourth contact hole C4, and the seventh contact hole C7. Can be. Accordingly, the adhesive force between the first reflective layer 161 and the second conductive semiconductor layer 113 may be improved, and the first reflective layer 161 may be prevented from being peeled from the light transmissive electrode layer 130. Will be.
  • the second reflective layer 162 may be disposed on the second region R2 of the transparent electrode layer 130.
  • the second reflective layer 162 may be disposed on the plurality of second contact holes C2 provided in the transparent electrode layer 130.
  • the second reflective layer 162 may be disposed on the plurality of fifth contact holes C5 provided in the first protective layer 150.
  • the second reflective layer 162 may be disposed on the plurality of eighth contact holes C8 provided in the second protective layer 155.
  • the second reflective layer 162 contacts the second conductive semiconductor layer 113 through the second contact hole C2, the fifth contact hole C5, and the eighth contact hole C8. Can be. Accordingly, the adhesive force between the second reflective layer 162 and the second conductive semiconductor layer 113 may be improved, and the second reflective layer 162 may be prevented from being peeled from the transparent electrode layer 130. Will be.
  • the third reflective layer 163 may be disposed on the third region R3 of the light transmissive electrode layer 130.
  • the third reflective layer 163 may be disposed on the plurality of third contact holes C3 provided in the transparent electrode layer 130.
  • the third reflective layer 163 may be disposed on the plurality of sixth contact holes C6 provided in the first protective layer 150.
  • the third reflective layer 163 may be disposed on the plurality of ninth contact holes C9 provided in the second protective layer 155.
  • the third reflective layer 163 contacts the second conductive semiconductor layer 113 through the third contact hole C3, the sixth contact hole C6, and the ninth contact hole C9. Can be. Accordingly, the adhesion between the third reflective layer 163 and the second conductive semiconductor layer 113 may be improved, and the third reflective layer 163 may be prevented from being peeled from the transparent electrode layer 130. Will be.
  • the first reflective layer 161 may be disposed on the first electrode 141 and the second electrode 142.
  • the first reflective layer 161 may include a sixth opening h6 exposing the top surface of the first electrode 141.
  • the first reflective layer 161 may include a plurality of sixth openings h6 exposing a plurality of NB regions of the first electrode 141.
  • the first reflective layer 161 may include a sixth opening h6 provided corresponding to an area in which the second opening h2 is formed in the second protective layer 155.
  • the second reflective layer 162 may be disposed on the first electrode 141 and the second electrode 142.
  • the second reflective layer 162 may be spaced apart from the first reflective layer 161.
  • the second reflective layer 162 may include a fifth opening h5 exposing the top surface of the second electrode 142.
  • the second reflective layer 162 may include a plurality of fifth openings h5 exposing the plurality of PB regions of the second electrode 142.
  • the second reflective layer 162 may include a fifth opening h5 provided corresponding to a region in which the third opening h3 is formed in the second protective layer 155.
  • the third reflective layer 163 may be disposed on the first electrode 141 and the second electrode 142.
  • the third reflective layer 163 may be disposed between the first reflective layer 161 and the second reflective layer 162.
  • the third reflective layer 163 may be connected to the first reflective layer 161.
  • the third reflective layer 163 may be connected to the second reflective layer 162.
  • the third reflective layer 163 may be disposed in direct physical contact with the first reflective layer 161 and the second reflective layer 162.
  • the first reflective layer 161 may be disposed while exposing the top surface of the first electrode 141 on a part of the side surface and the top surface of the first electrode 141.
  • the second reflective layer 162 may be disposed while exposing the top surface of the second electrode 142 on a portion of the side surface and the top surface of the second electrode 142.
  • the first reflective layer 161 and the second reflective layer 162 reflect the light emitted from the active layer 112 of the light emitting structure 110 so that the first bonding pad 161 and the second bonding pad ( Light absorption may be minimized by minimizing light absorption at 162.
  • the first reflective layer 161 and the second reflective layer 162 may be made of an insulating material, and may be formed of a material having a high reflectance such as a DBR structure to reflect light emitted from the active layer 114. Can be achieved.
  • the third reflective layer 163 may also be provided in a DBR structure.
  • FIGS. 17A and 17B a first bonding pad 171 and a second bonding pad 172 may be formed.
  • 17A is a plan view illustrating the shapes of the first bonding pads 171 and the second bonding pads 172 formed according to the method of manufacturing a semiconductor device
  • FIG. 17B is a BB diagram of the semiconductor device shown in FIG. 17A. The process cross section is shown along the line.
  • the first bonding pad 171 and the second bonding pad 172 may be formed in the shape shown in FIG. 17A.
  • the first bonding pad 171 may be disposed on the first reflective layer 161.
  • the second bonding pad 172 may be disposed on the second reflective layer 162.
  • the second bonding pad 172 may be spaced apart from the first bonding pad 171.
  • the first bonding pads 171 may be in contact with the top surface of the first electrode 141 through the sixth opening h6 provided in the first reflective layer 161 in a plurality of NB regions.
  • the second bonding pads 172 may be in contact with the top surface of the second electrode 142 through the fifth opening h5 provided in the second reflective layer 162 in a plurality of PB regions.
  • the light emitting structure 110 may emit light.
  • the first bonding pad 171 and the first electrode 141 may be in contact with a plurality of regions.
  • the second bonding pad 172 and the second electrode 142 may be in contact with a plurality of regions. Accordingly, according to the embodiment, since the power can be supplied through the plurality of regions, there is an advantage that the current dispersion effect can be generated and the operating voltage can be reduced by increasing the contact area and the dispersion of the contact regions.
  • the semiconductor device according to the embodiment may be connected to an external power source by a flip chip bonding method.
  • an upper surface of the first bonding pad 171 and an upper surface of the second bonding pad 172 may be attached to a sub mount, a lead frame, a circuit board, or the like.
  • light provided from the light emitting structure 110 may be emitted through the substrate 105.
  • Light emitted from the light emitting structure 110 may be reflected by the first reflective layer 161 and the second reflective layer 162 to be emitted toward the substrate 105.
  • the light emitted from the light emitting structure 110 may also be emitted in the side direction of the light emitting structure (110).
  • the light emitted from the light emitting structure 110 is the surface of the first bonding pad 171 and the second bonding pad 172 is disposed, the first bonding pad 171 and the second bonding.
  • the pad 172 may be discharged to the outside through an area where the pad 172 is not provided.
  • the semiconductor device 100 may emit light in six surface directions surrounding the light emitting structure 110, and may significantly improve brightness.
  • the semiconductor device and the semiconductor device package according to the embodiment since the first bonding pad 171 and the second bonding pad 172 having a large area can be directly bonded to the circuit board for supplying power to the flip The chip bonding process can be easily and stably performed.
  • the semiconductor device when viewed from the upper direction of the semiconductor device 100, the sum of the areas of the first bonding pad 171 and the second bonding pad 172 is the first bonding.
  • the pad 171 and the second bonding pad 172 may be provided with the same or smaller size than 60% of the total area of the upper surface of the semiconductor device 100.
  • an entire area of the upper surface of the semiconductor device 100 may correspond to an area defined by the horizontal length and the vertical length of the bottom surface of the first conductive semiconductor layer 111 of the light emitting structure 110.
  • an entire area of the upper surface of the semiconductor device 100 may correspond to an area of the upper surface or the lower surface of the substrate 105.
  • the sum of the areas of the first bonding pads 171 and the second bonding pads 172 is provided to be equal to or smaller than 60% of the total area of the semiconductor device 100, thereby providing the first bonding.
  • the amount of light emitted to the surface on which the pad 171 and the second bonding pad 172 are disposed may be increased. Accordingly, according to the embodiment, since the amount of light emitted in the six-plane direction of the semiconductor device 100 increases, light extraction efficiency may be improved and light intensity Po may be increased.
  • the sum of the area of the first bonding pad 171 and the area of the second bonding pad 172 is compared with 30% of the total area of the semiconductor device 100. Equal or greater may be provided.
  • the sum of the areas of the first bonding pads 171 and the second bonding pads 172 is equal to or greater than 30% of the total area of the semiconductor device 100, thereby providing the first bonding. Stable mounting may be performed through the pad 171 and the second bonding pad 172.
  • the semiconductor device 100 may be formed. Stable mounting may be performed by securing electrical characteristics and securing a bonding force mounted on the semiconductor device package.
  • the first bonding pads 171 and the second bonding pads 172 when the sum of the areas of the first bonding pads 171 and the second bonding pads 172 is greater than 0% and less than 60% of the total area of the semiconductor device 100, the first bonding pads 171. ) And the amount of light emitted to the surface on which the second bonding pad 172 is disposed may increase the light extraction efficiency of the semiconductor device 100 and increase the light intensity Po.
  • the area of the first bonding pad 171 and the second bonding pad 172 is secured in order to secure electrical characteristics of the semiconductor device 100 and bonding strength to be mounted on the semiconductor device package and increase brightness.
  • the sum was selected to be 30% or more and 60% or less of the total area of the semiconductor device 100.
  • the present invention is not limited thereto, and in order to secure the electrical characteristics and the bonding force of the semiconductor device 100, the sum of the areas of the first bonding pad 171 and the second bonding pad 172 is increased.
  • the first bonding pad 171 and the second bonding pad 172 may be selected to be greater than 0% and less than 30% to increase brightness. Can be configured.
  • the third reflective layer 163 may be disposed between the first bonding pad 171 and the second bonding pad 172.
  • a length of the third reflective layer 163 along the long axis direction of the semiconductor device 100 may be disposed to correspond to a gap between the first bonding pad 171 and the second bonding pad 172.
  • the area of the third reflective layer 163 may be, for example, 10% or more and 25% or less of the entire upper surface of the semiconductor device 100.
  • the package body disposed under the semiconductor device may prevent discoloration or cracking, and may be 25% or less. In this case, it is advantageous to secure the light extraction efficiency to emit light to six surfaces of the semiconductor device.
  • the area of the third reflective layer 163 may be disposed to be greater than 0% and less than 10% of the entire upper surface of the semiconductor device 100 to secure the light extraction efficiency.
  • the area of the third reflective layer 163 may be disposed to be greater than 25% to less than 100% of the entire upper surface of the semiconductor device 100 to prevent discoloration or cracking of the package body.
  • light generated in the light emitting structure 110 is transmitted to a first region provided between the first bonding pad 171 and the second bonding pad 172. And may not be released.
  • the first area may be an area corresponding to a gap between the first bonding pad 171 and the second bonding pad 172.
  • the first region may correspond to a length of the third reflective layer 163 disposed in the long axis direction of the semiconductor device.
  • the light emitting structure 110 may be formed as a second region provided between the side surface disposed in the long axis direction of the semiconductor device 100 and the adjacent first bonding pad 171 or the second bonding pad 172. Light can be transmitted through and emitted.
  • the light generated in the light emitting structure may be provided to a third region provided between the side surface disposed in the short axis direction of the semiconductor device 100 and the adjacent first bonding pad 171 or the second bonding pad 172. Can be transmitted through.
  • the size of the first reflective layer 161 may be provided several micrometers larger than the size of the first bonding pad 171.
  • an area of the first reflective layer 161 may be provided to a size sufficient to completely cover the area of the first bonding pad 171.
  • the length of one side of the first reflective layer 161 may be provided to be about 4 micrometers to 10 micrometers larger than the length of one side of the first bonding pad 171.
  • the size of the second reflective layer 162 may be provided to be several micrometers larger than the size of the second bonding pad 172.
  • an area of the second reflective layer 162 may be provided to a size sufficient to completely cover an area of the second bonding pad 172.
  • the length of one side of the second reflective layer 162 may be provided to be about 4 micrometers to 10 micrometers larger than the length of one side of the second bonding pad 172.
  • light emitted from the light emitting structure 110 may be emitted from the first bonding pad 171 and the second bonding pad 172 by the first reflective layer 161 and the second reflective layer 162. Can be reflected without incident. Accordingly, the light generated and emitted from the light emitting structure 110 may be minimized by being incident on the first bonding pad 171 and the second bonding pad 172.
  • the third reflective layer 163 is disposed between the first bonding pad 171 and the second bonding pad 172, the first bonding pad ( It is possible to prevent the light from being emitted between the 171 and the second bonding pad 172.
  • the minimum distance between the first bonding pad 171 and the second bonding pad 172 may be equal to or greater than that of 125 micrometers.
  • the minimum distance between the first bonding pad 171 and the second bonding pad 172 may be selected in consideration of the distance between the first electrode pad and the second electrode pad of the package body in which the semiconductor device 100 is mounted. Can be.
  • a minimum distance between the first electrode pad and the second electrode pad of the package body may be provided as a minimum of 125 micrometers, and may be provided as a maximum of 200 micrometers.
  • the distance between the first bonding pad 171 and the second bonding pad 172 may be, for example, 125 micrometers or more and 300 micrometers or less.
  • the distance between the first bonding pad 171 and the second bonding pad 172 should be greater than 125 micrometers, so that the distance between the first bonding pad 171 and the second bonding pad 172 of the semiconductor device.
  • the minimum space may be secured so that a short circuit does not occur in the E-S, and a light emitting area for improving the light extraction efficiency may be secured, thereby increasing the light intensity Po of the semiconductor device 100.
  • the distance between the first bonding pad 171 and the second bonding pad 172 should be less than or equal to 300 micrometers so that the first electrode pad and the second electrode pad of the semiconductor device package, and The first bonding pad 171 and the second bonding pad 172 may be bonded with sufficient bonding force, and electrical characteristics of the semiconductor device 100 may be secured.
  • the minimum spacing between the first bonding pad 171 and the second bonding pad 172 is larger than 125 micrometers to secure optical properties, and 300 micrometers to secure electrical properties and reliability by bonding force. It can be arranged smaller than the meter.
  • the present invention is not limited thereto, and the distance between the first bonding pad 171 and the second bonding pad 172 may be smaller than 125 micrometers to improve electrical characteristics or reliability of the semiconductor device package. It may be placed larger than 300 micrometers to improve optical properties.
  • the semiconductor device 100 may be mounted in, for example, a flip chip bonding method, and provided in the form of a semiconductor device package.
  • the package body on which the semiconductor device 100 is mounted is provided with a resin or the like, in the lower region of the semiconductor device 100, the package body is discolored by strong light of short wavelength emitted from the semiconductor device 100. Or cracking may occur.
  • the semiconductor device 100 since light may be prevented from being emitted between a region where the first bonding pad 171 and the second bonding pad 172 are disposed, the semiconductor device 100 may be prevented. It is possible to prevent discoloration or cracking of the package body disposed in the lower region.
  • the light emitting structure has an area of 20% or more of an upper surface of the semiconductor device 100 on which the first bonding pad 171, the second bonding pad 172, and the third reflective layer 163 are disposed.
  • Light generated at 110 may be transmitted and emitted.
  • the amount of light emitted in the six-plane direction of the semiconductor device 100 increases, light extraction efficiency may be improved and light intensity Po may be increased.
  • discoloration or cracking of the package body disposed near the bottom surface of the semiconductor device 100 may be prevented.
  • a plurality of contact holes C1, C2, and C3 may be provided in the transparent electrode layer 130.
  • the second conductivity-type semiconductor layer 113 and the reflective layer 160 may be adhered to each other through a plurality of contact holes C1, C2, and C3 provided in the transparent electrode layer 130.
  • the reflective layer 160 may be in direct contact with the second conductivity-type semiconductor layer 113, so that the reflective layer 160 is not in contact with the second conductivity-type semiconductor layer 113. 160, the adhesion between the transparent electrode layer 130 and the second conductive semiconductor layer 113 may be improved.
  • peeling may occur between the two layers.
  • the characteristics of the semiconductor device 100 may be deteriorated, and reliability of the semiconductor device 100 may not be secured.
  • the reflective layer 160 may be in direct contact with the second conductivity-type semiconductor layer 113, the bonding force and the adhesion between the reflective layer 160 and the second conductivity-type semiconductor layer 113. This can be provided stably.
  • the bonding force between the reflective layer 160 and the second conductive semiconductor layer 113 can be stably provided, the characteristics of the semiconductor device 100 can be improved.
  • the bonding force between the reflective layer 160 and the second conductive semiconductor layer 113 can be stably provided, the reliability of the semiconductor device 100 can be improved.
  • a plurality of contact holes C1, C2, and C3 may be provided in the transparent electrode layer 130.
  • Light emitted from the active layer 112 may be incident to and reflected on the reflective layer 160 through the plurality of contact holes C1, C2, and C3 provided in the transparent electrode layer 130.
  • the light generated by the active layer 112 is incident on the light transmissive electrode layer 130 to be reduced and the light extraction efficiency can be improved. Accordingly, according to the semiconductor device 100 according to the embodiment, the brightness may be improved.
  • the first contact hole C1, the second contact hole C2, and the third contact hole C3 may be provided in a diameter of several micrometers to several tens of micrometers.
  • the first contact hole C1, the second contact hole C2, and the third contact hole C3 may be provided, for example, with a diameter of 7 micrometers to 20 micrometers.
  • the diameter of the contact holes C1, C2, and C3 may be formed to be 7 micrometers or more in consideration of process margins.
  • the diameter of the contact holes (C1, C2, C3) may be formed to 20 micrometers or less so that it can be driven stably at a low operating voltage.
  • FIG. 18 is a cross-sectional view illustrating still another example of a semiconductor device according to example embodiments.
  • the descriptions that are the same as those described above may be omitted.
  • the semiconductor device 100 may include the light emitting structure 110 disposed on the substrate 105, as shown in FIG. 18.
  • the semiconductor device 100 may include a current spreading layer 120 and a transparent electrode layer 130.
  • the current spreading layer 120 and the light transmissive electrode layer 130 may increase light output by improving current spreading.
  • the current spreading layer 120 may be provided as an oxide or nitride.
  • the current spreading layer 120 may prevent the current from being concentrated under the second electrode 142.
  • the transparent electrode layer 130 may include at least one selected from the group consisting of metals, metal oxides, and metal nitrides.
  • the light transmitting electrode layer 130 may include a light transmitting material.
  • the semiconductor device 100 may include a reflective layer 160, as shown in FIG. 18.
  • the reflective layer 160 may include a first reflective layer 161, a second reflective layer 162, and a third reflective layer 163.
  • the reflective layer 160 may be disposed on the light transmissive electrode layer 130.
  • the first reflective layer 161 may include a plurality of second openings h2 exposing the top surface of the first conductive semiconductor layer 111.
  • the second reflective layer 162 may include a first opening h1 exposing the light transmissive electrode layer 130.
  • the second reflective layer 162 may include a plurality of first openings h1 disposed on the light transmissive electrode layer 130.
  • the third reflective layer 163 may be disposed between the first reflective layer 161 and the second reflective layer 162.
  • the third reflective layer 163 may be connected to the first reflective layer 161.
  • the third reflective layer 163 may be connected to the second reflective layer 162.
  • the third reflective layer 163 may be disposed in direct physical contact with the first reflective layer 161 and the second reflective layer 162.
  • the reflective layer 160 may be formed through the plurality of contact holes C1, C2, and C3 provided in the transparent electrode layer 130, as described with reference to FIGS. 4A, 4B, 5A, and 5B.
  • the second conductive semiconductor layer 113 may be directly in contact with the second conductive semiconductor layer 113.
  • the reflective layer 160 may be in physical contact with the top surface of the second conductivity-type semiconductor layer 113 through a plurality of contact holes C1, C2, and C3 provided in the transmissive electrode layer 130.
  • the semiconductor device 100 may include a first electrode 141 and a second electrode 142, as shown in FIG. 18.
  • the first electrode 141 may be electrically connected to the first conductivity type semiconductor layer 111.
  • the first electrode 141 may be disposed on the first conductivity type semiconductor layer 111.
  • the first electrode 141 may include a portion of the second conductivity-type semiconductor layer 113 and a portion of the active layer 112 removed and exposed to the first electrode 141.
  • the upper surface of the conductive semiconductor layer 111 may be disposed.
  • the second electrode 142 may be electrically connected to the second conductive semiconductor layer 113.
  • the second electrode 142 may be disposed on the second conductivity type semiconductor layer 113.
  • the light transmissive electrode layer 130 and the current spreading layer 120 may be disposed between the second electrode 142 and the second conductive semiconductor layer 113.
  • the semiconductor device 100 may include a protective layer 150, as shown in FIG. 18.
  • the protective layer 150 may include a plurality of third openings h3 exposing the second electrode 142. In addition, the protective layer 150 may include a plurality of fourth openings h4 exposing the first electrode 141.
  • the protective layer 150 may be disposed on the reflective layer 160.
  • the protective layer 150 may be disposed on the first reflective layer 161, the second reflective layer 162, and the third reflective layer 163.
  • the semiconductor device 100 may include a first bonding pad 171, a second bonding pad 172, and a third bonding pad 173 disposed on the protective layer 150. ) May be included.
  • the first bonding pad 171 may be disposed on the first reflective layer 161.
  • the second bonding pad 172 may be disposed on the second reflective layer 162.
  • the second bonding pad 172 may be spaced apart from the first bonding pad 171.
  • the first bonding pad 171 may be provided to be electrically insulated from the second bonding pad 172.
  • the third bonding pad 173 may be disposed on the third reflective layer 163.
  • the third bonding pad 173 may be disposed between the first bonding pad 171 and the second bonding pad 172.
  • the third bonding pad 173 may be spaced apart from the first bonding pad 171.
  • the third bonding pad 173 may be provided to be electrically insulated from the first bonding pad 171.
  • the third bonding pad 173 may be spaced apart from the second bonding pad 172.
  • the third bonding pad 173 may be provided to be electrically insulated from the second bonding pad 172.
  • the semiconductor device according to the embodiment may be connected to an external power source by a flip chip bonding method.
  • an upper surface of the first bonding pad 171 and an upper surface of the second bonding pad 172 may be attached to a sub mount, a lead frame, a circuit board, or the like.
  • the semiconductor device and the semiconductor device package according to the embodiment since the first bonding pad 171 and the second bonding pad 172 having a large area can be directly bonded to the circuit board for supplying power to the flip The chip bonding process can be easily and stably performed.
  • the semiconductor device 100 may effectively discharge heat generated in the semiconductor device 100 to the outside through the third bonding pad 173.
  • an upper surface of the third bonding pad 173 may be connected to a heat sink or a heat sink.
  • the semiconductor device 100 effectively dissipates heat to the outside through the third bonding pad 173 as well as the first bonding pad 171 and the second bonding pad 172. You can do it.
  • the third bonding pad 173 may be made of the same material as the first bonding pad 171 or the second bonding pad 172.
  • the third bonding pad 173 may be provided as an insulating material having excellent thermal conductivity since the third bonding pad 173 does not have to perform a function of providing a driving power to the semiconductor device 100.
  • a plurality of contact holes C1, C2, and C3 may be provided in the transparent electrode layer 130.
  • the second conductivity-type semiconductor layer 113 and the reflective layer 160 may be adhered to each other through a plurality of contact holes C1, C2, and C3 provided in the transparent electrode layer 130.
  • the reflective layer 160 may be in direct contact with the second conductivity-type semiconductor layer 113, so that the reflective layer 160 is not in contact with the second conductivity-type semiconductor layer 113. 160, the adhesive force between the transparent electrode layer 130 and the second conductive reflective layer 113 may be improved.
  • the bonding force between the reflective layer 160 and the second conductive semiconductor layer 113 can be stably provided, the reflective layer 160 is prevented from being peeled off from the transparent electrode layer 130. You can do it.
  • the bonding force between the reflective layer 160 and the second conductive semiconductor layer 113 can be stably provided, the reliability of the semiconductor device 100 can be improved.
  • a plurality of contact holes C1, C2, and C3 may be provided in the transparent electrode layer 130.
  • Light emitted from the active layer 112 may be incident to and reflected on the reflective layer 160 through the plurality of contact holes C1, C2, and C3 provided in the transparent electrode layer 130.
  • the light generated by the active layer 112 is incident on the light transmissive electrode layer 130 to be reduced and the light extraction efficiency can be improved. Accordingly, according to the semiconductor device 100 according to the embodiment, the brightness may be improved.
  • the semiconductor device according to the embodiment described above may be applied to a semiconductor device package.
  • the semiconductor device according to the embodiment may be provided as a semiconductor device package by being electrically connected to a substrate or a lead electrode through a flip chip bonding method, a die bonding method, a wire bonding method, or the like.
  • FIG. 19 is a diagram illustrating a semiconductor device package according to an embodiment.
  • the descriptions overlapping the contents described with reference to FIGS. 1 to 18 may be omitted.
  • the semiconductor device package may include a package body 205, a first package electrode 211 and a second package electrode 212 disposed on the package body 205, and a semiconductor disposed on the package body 205.
  • the device 100 may include a molding part 230 having a phosphor disposed on the semiconductor device 100.
  • the semiconductor device 100 may be a semiconductor device according to the embodiment described with reference to FIGS. 1 to 18.
  • the package body 205 may be made of polyphthalamide (PPA), polychloro triphenyl (PCT), liquid crystal polymer (LCP), polyamide 9T (PA9T), silicone, and epoxy molding compound (EMC).
  • the metal may be formed of at least one of a material including a metal, ceramic, photo sensitive glass (PSG), sapphire (Al 2 O 3), and a printed circuit board (PCB).
  • the package body 205 may include a high refractive filler such as TiO 2 and SiO 2 .
  • the first package electrode 211 and the second package electrode 212 may include a conductive material.
  • the first package electrode 211 and the second package electrode 212 may include at least one of Ti, Cu, Ni, Au, Cr, Ta, Pt, Sn, Ag, P, Fe, Sn, Zn, and Al. It may include, and may be a single layer or multiple layers.
  • the semiconductor device 100 may be electrically connected to the first package electrode 211 and the second package electrode 212.
  • the semiconductor device 100 may be electrically connected to the first package electrode 211 and the second package electrode 212 through the first bump 221 and the second bump 222.
  • the first bonding pad and the second bonding pad of the semiconductor device 100 may be electrically connected to the first package electrode 211 and the second package electrode 212, respectively.
  • the third bonding pad of the semiconductor device 100 may be thermally connected to the package body 205 through the third bump 223. Heat generated in the semiconductor device 100 may be effectively discharged through the third bonding pad and the second bump 223.
  • the first bump 221 and the second bump 222 are formed of a high metal having a reflectivity of 80% or more, for example, at least one of Ag, Au, or Al or an alloy thereof to prevent light absorption by the electrode to extract light.
  • the efficiency can be improved.
  • the first bump 221 and the second bump 222 may include titanium (Ti), copper (Cu), nickel (Ni), gold (Au), chromium (Cr), tantalum (Ta), It may be formed of at least one of platinum (Pt), tin (Sn), silver (Ag), phosphorus (P) or an optional alloy thereof.
  • the semiconductor device 100 may be mounted on the first package electrode 211 and the second package electrode 212 by eutectic bonding without bumps.
  • the semiconductor device 100 may emit light in six plane directions.
  • the semiconductor device 100 may provide sufficient bonding force with the first package electrode 211 and the second package electrode 212.
  • the area of the first bonding pad and the area of the second bonding pad were selected.
  • the semiconductor device 100 according to the embodiment may include a region in which light may be transmitted to an area where the first bonding pad and the second bonding pad are disposed in order to improve not only the bonding force but also the efficiency in which light is emitted downward. In consideration of the size, the area of the first bonding pad and the area of the second bonding pad were selected.
  • the light emitted from the light emitting structure may be emitted to the outside through a region where the first bonding pad and the second bonding pad are not provided, from the surface where the first bonding pad and the second bonding pad are disposed.
  • the light emitted from the light emitting structure may be emitted to the outside through a region where the reflective layer is not provided among the surfaces on which the first bonding pad and the second bonding pad are disposed.
  • the semiconductor device 100 may emit light in six surface directions surrounding the light emitting structure, and may significantly improve the brightness.
  • the flip chip bonding process can be easily and stably performed. Can be.
  • heat generated in the semiconductor device 100 may be effectively discharged to the outside through the third bonding pads.
  • the third bonding pad may be arranged to be thermally connected to a heat sink or a heat sink.
  • the semiconductor device 100 and the semiconductor device package according to the embodiment may effectively discharge heat to the outside through the third bonding pad as well as the first bonding pad and the second bonding pad.
  • 20 is a diagram illustrating an example of a hybrid reflective layer applied to a semiconductor device according to an embodiment of the present disclosure.
  • the semiconductor device may include a DBR layer 620 and an ODR layer 630 as shown in FIG. 20.
  • the reflective layer including the DBR layer 620 and the ODR layer 630 may be referred to as a kind of hybrid reflective layer.
  • the hybrid reflective layers 620 and 630 may reflect light incident from the semiconductor layer 610 in the direction in which the semiconductor layer 610 is disposed.
  • the DBR layer and the ODR layer have a difference in reflectance depending on the incident angle of the incident light.
  • the DBR layer and the ODR layer have a change in reflectance according to the incident angle of the incident light.
  • the DBR layer is measured to have better reflectivity than the ODR layer.
  • the DBR layer is measured to have a lower reflectance than the ODR layer.
  • Table 1 shows measured values for the case where the wavelength of incident light is 450 nanometers.
  • the DBR layer 620 is disposed on the semiconductor layer 610, and the ODR layer 630 is disposed on the DBR layer 620 by reflecting reflectance characteristics with respect to an incident angle of each reflective layer. It may include a hybrid reflection layer disposed.
  • the DBR layer 620 may be provided in a structure in which a plurality of SiO 2 layers and TiO 2 layers are stacked.
  • the ODR layer 630 may be provided, for example, in a structure in which an ITO layer and an Ag layer are stacked.
  • the SiO 2 layer constituting the DBR layer 620 may be provided in a thickness of 50 nanometers to 150 nanometers.
  • the TiO 2 layer constituting the DBR layer 620 may be provided in a thickness of 30 nanometers to 70 nanometers.
  • the number of SiO 2 / TiO 2 pairs may be provided in 10 pairs to 20 pairs.
  • the reflectivity by the DBR layer 620 increases, but in the embodiment, SiO 2 / TiO 2 compared to the DBR layer measured in [Table 1]. Pair numbers were placed smaller. For example, in the DBR layer measured in Table 1, reflectivity was measured when 39 pairs were stacked, and the DBR layer 620 applied to the hybrid reflective layer according to the embodiment was configured to stack 14 pairs.
  • the ITO layer constituting the ODR layer 630 may be provided in a thickness of 1 nanometer to 5 nanometers.
  • the Ag layer constituting the ODR layer 630 may be provided in a thickness of 50 nanometers to 500 nanometers.
  • the hybrid reflective layers 620/630 provide similar reflectivity to the light incident in the vertical direction than the DBR layer and provide better reflectivity than the ODR layer. Can be. In addition, it can be seen that the light incident at 30 degrees provides better reflectivity than both the DBR layer and the ODR layer.
  • 21 is a graph illustrating characteristics of the hybrid reflective layer applied to the semiconductor device according to the embodiment of the present invention.
  • the reflectivity by the hybrid reflection layer according to the embodiment is shown by an A line ( ⁇ ), and the reflectance by the DBR layer is shown by a B line ( ⁇ ).
  • a line ⁇
  • B line ⁇
  • the reflectivity of the hybrid reflective layer according to the embodiment provides a high overall reflectance regardless of the incident angle of the incident light.
  • FIG. 22 is a diagram illustrating another example of a semiconductor device according to an embodiment of the present invention.
  • the semiconductor device 1500 may include a semiconductor layer 1510, as shown in FIG. 22.
  • the semiconductor device 1500 illustrated in FIG. 22 illustrates only a part of regions in which power is supplied to the semiconductor layer 1510 from the outside.
  • the semiconductor layer 1510 may be provided as a compound semiconductor.
  • the semiconductor layer 1510 may be provided as a Group 2-6 compound semiconductor or a Group 3-5 compound semiconductor.
  • the semiconductor layer 1510 may include at least two elements selected from aluminum (Al), gallium (Ga), indium (In), phosphorus (P), arsenic (As), and nitrogen (N). have.
  • the semiconductor device 1500 may include a metal layer 1520, as shown in FIG. 22.
  • the metal layer 1520 may be disposed on the semiconductor layer 1510.
  • the metal layer 1520 may be provided as a single layer.
  • the metal layer 1520 may be provided in a plurality of layers.
  • the metal layer 1520 may include at least one of an adhesive metal layer, a reflective metal layer, and a barrier metal layer.
  • the adhesive metal layer may include a material having excellent adhesion to the semiconductor layer 1510.
  • the adhesive metal layer may include, for example, at least one selected from the group containing a material such as Cr, Ti, or an alloy thereof.
  • the adhesive metal layer may be provided in a single layer or a plurality of layers.
  • the reflective metal layer may include a material having high reflectivity with respect to a wavelength band of light emitted from the semiconductor device 1500.
  • the reflective metal layer may include, for example, at least one selected from the group containing materials such as Al, Ag, Rh, or an alloy thereof.
  • the reflective metal layer may be provided in a single layer or a plurality of layers.
  • the barrier metal layer may include a material capable of preventing the bonding material from being diffused into the semiconductor layer 1510 while the semiconductor device 1500 is bonded to a pad portion of the package body.
  • the barrier metal layer may include a material capable of preventing the metal layer disposed between the barrier metal layer and the semiconductor layer 1510 from being oxidized or deteriorated in properties.
  • the barrier metal layer may include, for example, at least one selected from the group consisting of materials such as Ni, Cr, Ti, Cu, Pt, Au, or an alloy thereof.
  • the barrier metal layer may be provided in a single layer or a plurality of layers.
  • the semiconductor device 1500 may include a porous metal layer 1530, as shown in FIG. 22.
  • the porous metal layer 1530 may be disposed on the metal layer 1520.
  • the porous metal layer 1530 may include a plurality of pores (porous or void).
  • the porous metal layer 1530 is a metal layer including a plurality of pores, and may be referred to as a kind of metal sponge layer.
  • the porous metal layer 1530 may include, for example, at least one selected from the group including a material such as Au, Ag, Cu, or an alloy thereof.
  • the porous metal layer 1530 may be provided to a thickness of several micrometers. A method of forming the porous metal layer 1530 will be further described later.
  • the semiconductor device 1500 may include a bonding metal layer 1540, as shown in FIG. 22.
  • the bonding metal layer 1540 may be disposed on the porous metal layer 1530.
  • the metal layer 1520, the porous metal layer 1530, and the bonding metal layer 1540 may be collectively referred to as a bonding pad layer or a bonding pad.
  • the semiconductor device 1500 may be attached to a submount or attached to a lead frame or the like and supplied in a semiconductor device package form.
  • the bonding metal layer 1540 may be electrically connected to the pad portion provided in the sub-mount or the pad portion provided in the lead frame.
  • the bonding metal layer 1540 may be disposed in direct contact with a pad portion provided in a submount or a pad portion provided in a lead frame.
  • the bonding metal layer 1540 may include a bonding material for connecting to the pad part.
  • the bonding metal layer 1540 may be selected from a group including tin (Sn) or indium (In) for electrical connection with the pad portion.
  • FIGS. 23 and 24 are views illustrating a process of forming a porous metal layer applied to a semiconductor device according to an embodiment of the present invention.
  • a metal layer including a first metal 1131 and a second metal 1133 may be formed on the substrate 1105.
  • the first metal 1131 and the second metal 1133 may be formed on the substrate 1105 by an electron beam evaporator or the like.
  • the first metal 1131 and the second metal 1133 may be selected from materials satisfying physical properties that can be bonded to each other to form an alloy layer.
  • the first metal 1131 may be selected from a group including Au, Ag, and Cu.
  • the two metals 1133 may be selected from bonding materials including Sn and In.
  • the metal layer including the first metal 1131 and the second metal 1133 may be chemically treated to remove the second metal 1133 from the metal layer.
  • a porous metal layer 1130 including a plurality of pores p may be formed.
  • the porous metal layer 1130 may be provided as a metal layer based on the first metal 1131 including a plurality of pores p.
  • a plurality of pores p may be formed in an area where the second metal 1133 is removed from the metal layer provided with the first metal 1131 and the second metal 1133.
  • the plurality of pores p provided in the porous metal layer 1130 may be provided, for example, in the size of nanometers.
  • the porous metal layer 1130 may be formed of a metal layer having a plurality of pores, as shown in FIGS. 25 and 26.
  • FIG. 25 is a photograph showing a cross section of the porous metal layer shown in FIG. 24, and
  • FIG. 26 is a photograph showing a surface of the porous metal layer shown in FIG. 24.
  • the porous metal layer 1130 As illustrated in FIGS. 25 and 26, the porous metal layer 1130 according to the embodiment can be seen that a plurality of pores are formed on a surface thereof, and a plurality of pores are also formed in the depth direction. .
  • the porous metal layer 1130 may be referred to as a kind of metal sponge layer including a plurality of pores.
  • the porous metal layer 1130 may be referred to as a metal sponge layer having a plurality of nano-scale pores.
  • the metal layer including the first metal 1131 and the second metal 1133 for example, a chemical etching method using an etching solution may be applied.
  • the porous metal layer 1130 may be formed by removing the second metal 1133 from the metal layer and providing a plurality of pores p by selecting an appropriate etchant.
  • the etchant may include a solution of strong acid or a solution of strong alkali.
  • the etchant may be selected from at least one strong acid solution containing nitric acid (HNO 3 ).
  • the etchant may be selected from at least one of a strong alkali solution containing sodium hydroxide (NaOH).
  • the porous metal layer 1530 that can be applied to the semiconductor device 1500 may be formed by a method similar to that described with reference to FIGS. 23 and 24.
  • the metal layer 1520 may be formed on the semiconductor layer 1510.
  • a temporary metal layer including a first metal and a second metal may be formed on the metal layer 1520.
  • Au may be selected as the first metal
  • Sn may be selected as the second metal.
  • the second metal may be removed by chemical treatment of the temporary metal layer, and a temporary porous metal layer of the first metal including a plurality of pores may be formed.
  • the bonding metal layer 1540 may be formed on the temporary porous metal layer.
  • the bonding metal layer 1540 may be provided on the temporary porous metal layer through a deposition method.
  • the bonding metal layer 1540 may include Sn.
  • the porous metal layer 1530 may be formed in a process in which the bonding metal layer 1540 is deposited on the temporary porous metal layer.
  • a material included in the bonding metal layer 1540 may be diffused into the temporary porous metal layer.
  • the porous metal layer 1530 may be formed while the material included in the bonding metal layer 1540 diffuses into the pore region provided in the temporary porous metal layer.
  • the porous metal layer 1530 may include a first metal material constituting the temporary porous metal layer and a material included in the bonding metal layer 1540.
  • the porous metal layer 1530 may include a plurality of metal materials.
  • the porous metal layer 1530 may include a plurality of metal layers having different material composition ratios.
  • the porous metal layer 1530 may include a first region close to the metal layer 1520 and a second region that is a region relatively far from the metal layer 1520.
  • the atomic composition ratio of the material included in the porous metal layer provided in the first region may be different from the atomic composition ratio of the material included in the porous metal layer provided in the second region.
  • the porous metal layer 1530 may be formed of a metal layer having a plurality of pores, as described with reference to FIGS. 23 to 26.
  • a plurality of pores may be formed on a surface thereof, and a plurality of pores may also be formed in a depth direction.
  • the porous metal layer 1530 may be referred to as a metal sponge layer having a plurality of nano-scale pores.
  • the porous metal layer 1530 may be provided to a thickness of several hundred nanometers to several tens of micrometers.
  • the porous metal layer 1530 may be provided at a thickness of 500 nanometers to 10 micrometers.
  • the porous metal layer 1530 When the porous metal layer 1530 is bonded to a bonding material such as Sn, the porous metal layer 1530 is 500 nanometers in order to prevent the bonding material such as Sn from diffusing in the direction of the semiconductor layer and lowering the luminous flux of the semiconductor device. It may be appropriate to provide a thickness of at least meters. In addition, in order to prevent peeling between the semiconductor device and the package or peeling of the porous metal layer 1530 itself, and to reduce cost, it may be appropriate to provide the porous metal layer 1530 smaller than a thickness of 10 micrometers.
  • a separate conductive material electrically connected to the semiconductor layer 1510 may be further provided between the metal layer 1520 and the semiconductor layer 1510.
  • the metal layer 1520 is not provided, and the porous metal layer 1530 may be disposed in direct contact with the semiconductor layer 1510.
  • the porous metal layer 1530 may include a plurality of porous metal layers.
  • the porous metal layer 1530 may be provided in a plurality of layers.
  • the porous metal worm 1530 may include a plurality of metal materials.
  • Each metal layer constituting the porous metal layer 1530 may include a plurality of metal materials that are identical to each other, and may have different material composition ratios.
  • each metal layer constituting the porous metal layer 1530 may be provided with different pore densities.
  • the porous metal layer 1530 may include a first porous metal layer 1530a, a second porous metal layer 1530b, and a third porous metal layer 1530c.
  • the first porous metal layer 1530a may be provided on the metal layer 1520.
  • the second porous metal layer 1530b may be provided on the first porous metal layer 1530a.
  • the third porous metal layer 1530c may be provided on the second porous metal layer 1530b.
  • the porous metal layer 1530 may be formed based on Au material.
  • the porous metal layer 1530 may be provided as an Au layer including a plurality of pores.
  • the first porous metal layer 1530a may be formed based on Au material.
  • the first porous metal layer 1530a may be provided as an Au layer including a plurality of pores.
  • the first porous metal layer 1530a may be provided as a metal layer including a first pore density.
  • the second porous metal layer 1530b may be formed based on Au material.
  • the second porous metal layer 1530b may be provided as an Au layer including a plurality of pores.
  • the second porous metal layer 1530b may be provided as a metal layer including a second pore density.
  • the second porous metal layer 1530b may be provided as a second pore density having a larger pore density than the first pore density of the first porous metal layer 1530a.
  • larger pore density indicates higher pore ratio. That is, the amount of pores provided in the first porous metal layer 1530a is greater than the amount of pores provided in the second porous metal layer 1530b.
  • the third porous metal layer 1530c may be formed based on Au material.
  • the third porous metal layer 1530c may be provided as an Au layer including a plurality of pores.
  • the third porous metal layer 1530c may be provided as a metal layer including a third pore density.
  • the third porous metal layer 1530c may be provided as a third pore density having a larger pore density than the first pore density of the first porous metal layer 1530a.
  • the third porous metal layer 1530c may be provided at a third pore density having a larger pore ratio than the second pore density of the second porous metal layer 1530b.
  • the porous metal layer 1530 may be provided with a lower pore density of the lower region than that of the upper region. The function of the pores provided in the porous metal layer 1530 will be described later.
  • the physical strength may be weakened as the pore density is large.
  • the pore density is largely provided in the lower region of the porous metal layer 1530, there is a risk that the adhesive force may be weakened at the interface between the metal layer 1520 and the porous metal layer 1530.
  • the pore density provided in the porous metal layer 1530 may be adjusted to be changed according to the region.
  • the first porous metal layer 1530a may be formed such that no pores are provided in the lower region adjacent to the metal layer 1520 or the pore density is small.
  • the first porous metal layer 1530a may be formed to provide more pores in the upper region than in the intermediate region.
  • the porous metal layer 1530 according to the embodiment may include Au and Sn as an example.
  • the Au atom composition ratio included in the second porous metal layer 1530b may be the same or smaller than the Au atom composition ratio included in the first porous metal layer 1530a.
  • the Sn atomic composition ratio included in the second porous metal layer 1530b may be equal to or greater than the Sn atomic composition ratio included in the first porous metal layer 1530a.
  • the Au atom composition ratio included in the third porous metal layer 1530c may be equal to or smaller than the Au atom composition ratio included in the second porous metal layer 1530b.
  • the Sn atomic composition ratio included in the third porous metal layer 1530c may be equal to or greater than the Sn atomic composition ratio included in the second porous metal layer 1530b.
  • the Au atomic composition ratio included in the first porous metal layer 1530a may be provided at 90 at% to 100 at%.
  • the Sn atom composition ratio included in the first porous metal layer 1530a may be provided at 0 at% to 10 at%.
  • the Au atomic composition ratio included in the second porous metal layer 1530b may be provided at 90 at%.
  • the Sn atomic composition ratio included in the second porous metal layer 1530b may be provided at 10 at%.
  • the Au atom composition ratio included in the third porous metal layer 1530c may be provided at 20 at% to 30 at%.
  • the Sn atomic composition ratio included in the third porous metal layer 1530c may be provided at 70 at% to 80 at%.
  • the porous metal layer 1530 and the bonding metal layer 1540 may be formed in the process of depositing a Sn bonding material on the porous metal layer based on Au described with reference to FIGS. 23 to 26.
  • the porous metal layer 1530 may be formed while the Sn material is diffused into the Au-based porous metal layer.
  • Sn composition ratio contained in the same or larger may be provided.
  • the Sn composition ratio included in the third porous metal layer 1530c may be equal to or greater than the Sn composition ratio included in the second porous metal layer 1530b.
  • the porous metal layer 1530 may include a first porous metal layer 1530a and a second porous metal layer 1530b.
  • the first porous metal layer 1530a may have an Au composition ratio of 100 at% up to a thickness of t1. That is, the lower region of the first porous metal layer 1530a may be formed so that pores are not provided.
  • the t1 may be defined as a minimum required thickness for forming a structurally stable layer in order to stably provide an adhesive force with a metal layer disposed below.
  • the t1 may be provided at 200 nanometers to 500 nanometers.
  • the pores are not provided in the lower region of the first porous metal layer 1530a, thereby improving adhesion to the metal layer 1520 disposed below and improving physical bonding strength.
  • the first porous metal layer 1530a may be provided to reduce the Au composition ratio from the thickness t1 to the thickness t2.
  • the first porous metal layer 1530a may be provided to gradually reduce the Au composition ratio from the thickness t1 to the thickness t2.
  • the first porous metal layer 1530a may be provided with a Au composition ratio of 100 at% up to a thickness t1, and may be provided such that the Au composition ratio decreases with a predetermined slope from a thickness of t1 to a thickness of t2.
  • the first porous metal layer 1530a may be provided with a porosity ratio of 0% up to t1 thickness, and may be provided so that the porosity ratio increases from the thickness of t1 to the thickness of t2 in proportion to the thickness.
  • the first porous metal layer 1530a may have an Au composition ratio of 70 at% at a thickness of t2. Accordingly, the first porous metal layer 1530a may have a porosity (porous or void) ratio of 30% at a thickness t2. As an example, the thickness of (t2-t1) may be provided from 500 nanometers to 1000 nanometers.
  • the pore density provided in the first porous metal layer 1530a may be adjusted by changing a composition ratio of Au deposited as described with reference to FIGS. 23 to 26. That is, no pores may be formed in the region where the deposited Au composition ratio is 100 at%, and 30% of the pores may be formed in the region where the deposited Au composition ratio is 70 at%.
  • the porous metal layer 1530 may be provided at a predetermined Au composition ratio in a region of t2 thickness or more.
  • a region having a thickness greater than or equal to t2 may be referred to as the second porous metal layer 1530b, and the Au composition ratio may be provided at 70 at%.
  • the porous metal layer 1530 prevents pores from being formed in the lower region, thereby improving adhesion and securing mechanical stability at the interface with the lower metal layer.
  • porous metal layer 1530 according to the embodiment may be provided with a plurality of pores in the thickness t1 or more.
  • the function of the porous metal layer 1530 presented herein will be described later with reference to the semiconductor device package to which the semiconductor device according to the embodiment is applied.
  • FIG. 28 is a view for explaining another example of the density change of the porous metal layer applied to the semiconductor device according to the embodiment of the present invention.
  • the description of the duplicated description with reference to FIGS. 22 to 27 may be omitted.
  • the porous metal layer 1530 may include a first porous metal layer 1530a and a second porous metal layer 1530b.
  • the first porous metal layer 1530a may have an Au composition ratio of 100 at% up to a thickness of t1. That is, the lower region of the first porous metal layer 1530a may be formed so that pores are not provided.
  • the t1 may be defined as a minimum required thickness for forming a structurally stable layer in order to stably provide an adhesive force with a metal layer disposed below.
  • the t1 may be provided at 200 nanometers to 500 nanometers.
  • the pores are not provided in the lower region of the first porous metal layer 1530a, thereby improving adhesion to the metal layer 1520 disposed below and improving physical bonding strength.
  • the first porous metal layer 1530a may be provided to reduce the Au composition ratio from the thickness t1 to the thickness t2.
  • the first porous metal layer 1530a may be provided to gradually reduce the Au composition ratio from the thickness t1 to the thickness t2.
  • the first porous metal layer 1530a may be provided to have an Au composition ratio of 100 at% up to a t1 thickness, and may be provided such that the Au composition ratio decreases exponentially from a t1 thickness to a t2 thickness.
  • the first porous metal layer 1530a may be provided with a porosity ratio of 0% up to t1 thickness, and may be provided so that the porosity ratio increases exponentially from t1 thickness to t2 thickness.
  • the first porous metal layer 1530a may have an Au composition ratio of 90 at% at a thickness of t2. Accordingly, the first porous metal layer 1530a may have a porosity (porous or void) ratio of 10% at a thickness t2. As an example, the thickness of (t2-t1) may be provided from 500 nanometers to 1000 nanometers.
  • the pore density provided in the first porous metal layer 1530a may be adjusted by changing a composition ratio of Au deposited as described with reference to FIGS. 23 to 26. That is, no pores may be formed in the region where the deposited Au composition ratio is 100 at%, and 10% of the pores may be formed in the region where the deposited Au composition ratio is 90 at%.
  • the porous metal layer 1530 may be provided at a predetermined Au composition ratio in a region of t2 thickness or more.
  • a region having a thickness greater than or equal to t2 may be referred to as the second porous metal layer 1530b, and the Au composition ratio may be provided at 90 at%.
  • the porous metal layer 1530 prevents pores from being formed in the lower region, thereby improving adhesion and securing mechanical stability at the interface with the lower metal layer.
  • porous metal layer 1530 according to the embodiment may be provided with a plurality of pores in the thickness t1 or more.
  • the function of the porous metal layer 1530 presented herein will be described later with reference to the semiconductor device package to which the semiconductor device according to the embodiment is applied.
  • FIG. 29 is a diagram illustrating a semiconductor device package according to an embodiment of the present invention.
  • the descriptions overlapping the contents described with reference to FIGS. 22 to 28 may be omitted.
  • the semiconductor device package 1600 may include a pad portion 1210 as shown in FIG. 29.
  • the semiconductor device package 1600 illustrated in FIG. 29 illustrates only a partial region around the pad part 1210 that supplies power to the semiconductor device 1500.
  • the pad part 1210 may be provided in a submount.
  • the pad part 1210 may be provided in a lead frame.
  • the pad part 1210 may be provided on a circuit board.
  • the semiconductor device 1500 described with reference to FIGS. 22 to 28 may be provided on the pad part 1210.
  • the bonding metal layer 1540 described with reference to FIG. 22 may be provided to directly contact the pad part 1210.
  • an additional bonding material such as a bump for bonding between the semiconductor device 1500 and the pad part 1210 may not be provided. Accordingly, according to the semiconductor device manufacturing method according to the embodiment, the manufacturing process can be simplified and the manufacturing cost can be reduced.
  • At least one of heat or pressure may be provided in a state in which the bonding metal layer 1540 described with reference to FIG. 22 is disposed on the pad part 1210.
  • At least one of heat or pressure is provided between the bonding metal layer 1540 and the pad unit 1210 described with reference to FIG. 22 through a reflow process, and the like.
  • a bonding material included in the metal layer 1540 may be diffused into the porous metal layer 1530.
  • a bonding alloy layer 1630 may be formed by bonding between a bonding material diffused from the bonding metal layer 1540 and a material included in the porous metal layer 1530. Can be.
  • the bonding metal layer 1540 illustrated in FIG. 22 may not exist as shown in FIG. 29 through a reflow process. That is, the bonding material included in the bonding metal layer 1540 may not be present by being diffused into the porous metal layer 1630.
  • a bonding material included in the bonding metal layer 1540 may be diffused into the pad part 1210.
  • the bonding alloy layer 1630 may be stably adhered to the surface of the pad portion 1210.
  • changes in physical properties of each layer may occur before and after a reflow process.
  • the semiconductor device before the reflow revolution may include a semiconductor layer 1510, a metal layer 1520, a porous metal layer 1530, and a bonding metal layer 1540, as shown in FIG. 22.
  • the porous metal layer 1530 may include a first porous metal layer 1530a, a second porous metal layer 1530b, and a third porous metal layer 1530c.
  • the semiconductor device after the reflow process may include a semiconductor layer 1510, a metal layer 1520, a first porous metal layer 1530a, and a bonding alloy layer 1630 as shown in FIG. 29. have.
  • the bonding alloy layer 1630 may include a plurality of metal materials.
  • the bonding alloy layer 1630 may include a plurality of alloy layers having different material composition ratios.
  • the bonding alloy layer 1630 is an atomic composition ratio of a material included in the first alloy layer disposed in a first region close to the first porous metal layer 1530a and a second disposed far from the first porous metal layer 1530a.
  • the atomic composition ratios of the materials included in the second alloy layer disposed in the region may be provided differently.
  • the bonding alloy described with reference to FIG. 29 by the reflow process may include the second porous metal layer 1530b, the third porous metal layer 1530c, and the bonding metal layer 1540 described with reference to FIG. 22. May be changed to layer 1630.
  • the bonding alloy layer 1630 may be formed by diffusing a material provided on the bonding metal layer 1540 into the third porous metal layer 1530c and the second porous metal layer 1530b.
  • the second porous metal layer 1530b and the third porous metal layer 1530c may include an Au material and a Sn material.
  • the bonding metal layer 1540 may include a Sn material.
  • the Sn material included in the bonding metal layer 1540 is diffused into the second porous metal layer 1530b and the third porous metal layer 1530c through a reflow process and includes an AuSn alloy layer.
  • the bonding alloy layer 1630 may be formed.
  • a material diffused from the porous metal layer 1530 and the bonding metal layer 1540 in a plurality of pores provided in the porous metal layer 1530 may be combined into an alloy layer.
  • the bonding alloy layer 1630 may include a first AuSn alloy layer formed on the basis of the second porous metal layer 1530b and a second AuSn alloy layer formed on the basis of the third porous metal layer 1530c. .
  • the composition ratio of the first AuSn alloy layer and the composition ratio of the second AuSn alloy layer may be provided differently.
  • the Au composition ratio included in the first AuSn alloy layer may be provided larger than the Au composition ratio included in the second AuSn alloy layer.
  • a kind of eutectic bonding may be performed between the semiconductor device 1500 and the pad unit 1210.
  • the bonding process may be performed at a lower temperature and a lower pressure than in general known eutectic bonding.
  • the bonding alloy layer 1630 may be formed of an AuSn alloy layer and may have a relatively higher melting point than that of the Sn material-based bonding metal.
  • the melting point of the Sn material-based bonding metal may be 220 degrees to 250 degrees.
  • the bonding alloy layer 1630 may have a higher melting point than 250 degrees. Melting point of the bonding alloy layer 1630 may be elastically selected by adjusting the composition ratio of the material constituting the bonding alloy layer 1630.
  • the bonding metal layer 1540 illustrated in FIG. 22 may be formed between the bonding alloy layer 1630 and the pad part 1210 as illustrated in FIG. 30 through a reflow process. It may be present as the bonding metal layer 1640.
  • FIG. 30 is a diagram illustrating another example of a semiconductor device package according to an embodiment of the present invention.
  • the descriptions overlapping the contents described with reference to FIGS. 22 to 29 may be omitted.
  • the thickness of the bonding metal layer 1640 existing between the bonding alloy layer 1630 and the pad part 1210 may be limited to several tens of nanometers to several hundred nanometers.
  • the thickness of the bonding metal layer 1640 is provided thicker than 1 micrometer, there is a problem that the bonding metal layer 1640 is re-melted in the process of rebonding the semiconductor device package to a circuit board. Can be generated.
  • the bonding metal layer 1540 does not exist and the bonding alloy layer 1630 is directly connected to the pad part 1210.
  • the remelting problem can be prevented from occurring during the process of bonding the semiconductor device package to the substrate.
  • the bonding metal layer 1640 is disposed between the bonding alloy layer 1630 and the pad part 1210 by 1 micrometer.
  • the re-melting problem described above may occur in the following circumstances.
  • the semiconductor device package 1600 according to the embodiment may also be generated when the surface mount (SMT) is additionally attached to the main substrate for supplying power according to the application.
  • the semiconductor device package 1600 may be surface-mounted (SMT) by soldering to the main substrate.
  • a semiconductor device is bonded to a pad part through a bonding process.
  • a first bonding process in a reflow process for a second bonding process in which surface mounting is additionally performed on a main substrate The bonding material used in can be melted again. Accordingly, the stability of the electrical connection and the physical coupling between the semiconductor device package and the pad part may be weakened in the reflow process for the second bonding process.
  • the melting point of the bonding alloy layer 1630 which provides a bonding force between the semiconductor device 1500 and the pad portion 1210 according to the embodiment melting point of the general bonding material can be provided higher than. Therefore, even when the semiconductor device package 1600 is bonded through a reflow process to a main substrate, re-melting does not occur, so that electrical connection and physical bonding force are not degraded. There is an advantage.
  • the pad part 1210 may be disposed on the resin, and the pad part 1210 may be disposed around the resin. Accordingly, when the process of bonding the pad unit 1210 and the semiconductor device 1500 is performed at a high temperature, deformation of the resin may occur or discoloration may occur in the resin.
  • the semiconductor device 1500 may be bonded to the pad part 1210 in a low temperature environment. Accordingly, according to the embodiment, it is possible to prevent the resin disposed around the pad portion from being exposed to high temperature, thereby preventing the resin from being damaged or discolored.
  • the bonding material included in the bonding metal layer 1540 may provide a bonding force with the pad portion 1210.
  • an intermetallic compound may be formed while the bonding material included in the bonding metal layer 1540 is diffused into a plurality of pores provided in the porous metal layer 1530. Accordingly, according to the embodiment, a stable bonding force may be provided between the pad part 1210 and the bonding alloy layer 1630.
  • bonding may be performed by diffusion of a bonding material, and an alloy layer having a high melting point may be formed after bonding.
  • bonding may be performed by diffusion of Sn material, and an alloy layer of AuSn having a relatively high melting point may be formed.
  • FIG. 31 is a diagram illustrating still another example of a semiconductor device package according to an embodiment of the inventive concept.
  • FIG. 31 Next, another example of the semiconductor device package according to the embodiment will be described with reference to FIG. 31.
  • the descriptions overlapping the contents described with reference to FIGS. 22 to 30 may be omitted.
  • the semiconductor device package 1700 may include the semiconductor device 1500, the pad part 1210, the lead frame 1220, the package body 1230, and the main substrate 1300. It may include.
  • the semiconductor device 1500 may be electrically connected to the pad part 1210 provided in the package body 1230 including a recess.
  • the pad portion 1210 may be provided on a bottom surface of the recess provided in the package body 1230.
  • the pad part 1210 may be electrically connected to the main substrate 1300 disposed below.
  • the pad part 1210 may be electrically connected to the main substrate 1300 through the lead frame 1220 disposed below.
  • the semiconductor device 1500 may be disposed on the pad part 1210 provided on the lead frame 1220.
  • the semiconductor device 1500 may be disposed in a recess provided by the package body 1230.
  • the molding part 1240 may be disposed on the semiconductor device 1500.
  • the molding part 1240 may include wavelength converting particles that receive light provided from the semiconductor device 1500 and emit wavelength converted light.
  • the package body 1230 may include at least one material selected from the group consisting of PolyPhtalAmide (PPA) resins, PolyCyclohexylenedimethylene Terephthalate (PCT) resins, epoxy molding compound (EMC) resins, and silicone molding compound (SMC) resins. It may include.
  • PPA PolyPhtalAmide
  • PCT PolyCyclohexylenedimethylene Terephthalate
  • EMC epoxy molding compound
  • SMC silicone molding compound
  • the semiconductor device package 1700 may include a first bonding layer 1715 disposed on the pad part 1210 and a second bonding disposed under the lead frame 1220. Layer 1310.
  • the first bonding layer 1715 may include the bonding alloy layer 1630 and the porous metal layer 1530 described with reference to FIGS. 22 to 30.
  • the second bonding layer 1310 may include a bonding material used in a bonding process.
  • the second bonding layer 1310 may include at least one selected from a low melting point bonding material including Sn and In, or an alloy thereof.
  • the first bonding layer 1715 may have a higher melting point than the second bonding layer 1310.
  • the first bonding layer 1715 may be formed below the melting point of the second bonding layer 1310.
  • the bonding process between the semiconductor device 1500 and the pad part 1210 may be performed at a relatively low temperature.
  • the bonding process between the semiconductor device 1500 and the pad part 1210 may be performed while applying a relatively low first pressure.
  • the bonding process between the lead frame 1220 and the main substrate 1300 may be performed at a relatively high second temperature. In addition, the bonding process between the lead frame 1220 and the main substrate 1300 may be performed while applying a relatively high second pressure.
  • the melting point of the first bonding layer 1715 is higher than the second temperature, reflow for bonding between the lead frame 1220 and the main substrate 1300 ( In the reflow process, the bonding force between the semiconductor device 1500 and the pad part 1210 is not deteriorated.
  • the bonding process between the semiconductor device 1500 and the pad part 1210 may be performed at a relatively low first temperature. Accordingly, according to the embodiment, it is possible to prevent the package body 1230 from being damaged or discolored in the bonding process between the semiconductor device 1500 and the pad part 1210.
  • the bonding process between the semiconductor device 1500 and the pad part 1210 may be performed at a relatively low first temperature, a wide selection range for materials constituting the package body 1230 is wide. You can lose.
  • the package body 1230 may be provided using a relatively inexpensive resin material as well as an expensive material such as a ceramic.
  • the semiconductor device 1500 according to the embodiment may be connected to the pad part 1210 by a flip chip bonding method.
  • the semiconductor device 1500 may be top emission and side emission.
  • the semiconductor device 1500 may emit light in a downward direction.
  • the semiconductor device 1500 according to the embodiment may be a flip chip light emitting device that emits light in six surface directions.
  • FIGS. 32 to 36 Another example of the semiconductor device according to some example embodiments of the inventive concepts will be described with reference to FIGS. 32 to 36.
  • the semiconductor device according to the exemplary embodiment is described with reference to FIGS. 32 to 36, the description of the matters overlapping with those described with reference to FIGS. 22 to 31 may be omitted.
  • FIG. 32 is a plan view illustrating still another example of a semiconductor device according to some embodiments of the inventive concept
  • FIG. 33 is a cross-sectional view taken along the line D-D of the semiconductor device shown in FIG. 32.
  • FIG. 32 a first electrode disposed under the first bonding pad 2171 and the second bonding pad 2172, but electrically connected to the first bonding pad 2171. 2141 and the second electrode 2142 electrically connected to the second bonding pad 2172 are shown.
  • the first bonding pads 2171 and the second bonding pads 2172 may include, for example, the porous metal layer and the bonding alloy layer described above.
  • the first bonding pad 2171 and the second bonding pad 2172 according to the embodiment may include all of the metal layer, porous metal layer, and bonding alloy layer described above.
  • the semiconductor device 2100 may include a light emitting structure 2110 disposed on the substrate 2105, as illustrated in FIGS. 32 and 33.
  • the substrate 2105 may be selected from the group consisting of sapphire substrate (Al 2 O 3 ), SiC, GaAs, GaN, ZnO, Si, GaP, InP, Ge.
  • the substrate 2105 may be provided as a patterned sapphire substrate (PSS) having an uneven pattern formed on an upper surface thereof.
  • PSS patterned sapphire substrate
  • the light emitting structure 2110 may include a first conductive semiconductor layer 2111, an active layer 2112, and a second conductive semiconductor layer 2113.
  • the first conductive semiconductor layer 2111 is provided as an n-type semiconductor layer and the second conductive semiconductor layer 2113 will be described based on the case where the p-type semiconductor layer is provided. .
  • the semiconductor device 2100 may include a current spreading layer 2120 and a transparent electrode layer 2130.
  • the current spreading layer 2120 and the transparent electrode layer 2130 may increase light output by improving current spreading.
  • the current spreading layer 2120 may be provided as an oxide or a nitride.
  • the width of the current spreading layer 2120 may be provided more than the width of the second electrode 2142 disposed thereon. Accordingly, the current spreading layer 2120 may improve the luminous flux by preventing current concentration under the second electrode 2142 to improve electrical reliability.
  • the semiconductor device 2100 according to the embodiment may include the first electrode 2141 and the second electrode 2142, as illustrated in FIGS. 32 to 34.
  • the first electrode 2141 may be electrically connected to the first conductivity type semiconductor layer 2111.
  • the first electrode 2141 may be disposed on the first conductive semiconductor layer 2111.
  • the first electrode 2141 may include a portion of the second conductive semiconductor layer 2113 and a portion of the active layer 2112 removed to expose the first electrode 2141.
  • the upper surface of the conductive semiconductor layer 2111 may be disposed.
  • the first electrode 2141 penetrates through the second conductive semiconductor layer 2113 and the active layer 2112 to expose a portion of the first conductive semiconductor layer 2111. May be disposed in the recess.
  • the second electrode 2142 may be electrically connected to the second conductive semiconductor layer 2113.
  • the second electrode 2142 may be disposed on the second conductive semiconductor layer 2113.
  • the current spreading layer 2120 may be disposed between the second electrode 2142 and the second conductive semiconductor layer 2113.
  • the second electrode 2142 may be disposed on the light transmissive electrode layer 2130.
  • first electrode 2141 and the second electrode 2142 may further include branch electrodes that are branched from each other.
  • the first electrode 2141 and the second electrode 2142 may prevent concentration of current through the branch electrode and diffuse current flow.
  • the semiconductor device 2100 may include a protective layer 2150, as illustrated in FIGS. 32 and 33.
  • the protective layer 2150 may be disposed on the second electrode 2142.
  • the passivation layer 2150 may include a first opening h1 exposing a portion of the second electrode 2142 on the P region.
  • the protective layer 2150 may be disposed on the first electrode 2141.
  • the protective layer 2150 may include a second opening h2 exposing a portion of the first electrode 2141 on an N region of the first electrode 2141.
  • the semiconductor device 2100 may include the reflective layer 2160 as illustrated in FIGS. 32, 33, and 35.
  • the reflective layer 2160 may include a first reflective layer 2161, a second reflective layer 2162, and a third reflective layer 2163.
  • the reflective layer 2160 may be disposed on the protective layer 2150.
  • the first reflective layer 2161 may be disposed on the first electrode 2141 and the second electrode 2142.
  • the first reflective layer 2161 may be disposed on a portion of the first electrode 2141.
  • the first reflective layer 2161 may be disposed on a portion of the second electrode 2142.
  • the first reflecting layer 2161 may include a fourth opening h4 exposing an upper surface of the first electrode 2141.
  • the first reflective layer 2161 may include a fourth opening h4 provided corresponding to a region in which the second opening h2 is formed in the protective layer 2150.
  • the second reflective layer 2162 may be disposed on the first electrode 2141 and the second electrode 2142.
  • the second reflective layer 2162 may be disposed on a portion of the first electrode 2141.
  • the second reflective layer 2162 may be disposed on a portion of the second electrode 2142.
  • the second reflective layer 2162 may be spaced apart from the first reflective layer 2161.
  • the second reflective layer 2162 may include a third opening h3 exposing an upper surface of the second electrode 2142.
  • the second reflective layer 2162 may include a third opening h3 provided corresponding to a region in which the first opening h1 is formed in the protective layer 2150.
  • the third reflective layer 2163 may be disposed on the first electrode 2141 and the second electrode 2142.
  • the third reflective layer 2163 may be disposed on a portion of the first electrode 2141.
  • the third reflective layer 2163 may be disposed on a portion of the second electrode 2142.
  • the third reflecting layer 2163 may be disposed between the first reflecting layer 2161 and the second reflecting layer 2162.
  • the third reflective layer 2163 may be connected to the first reflective layer 2161.
  • the third reflective layer 2163 may be connected to the second reflective layer 2162.
  • the third reflective layer 2163 may be disposed in direct physical contact with the first reflective layer 2161 and the second reflective layer 2162.
  • the reflective layer 2160 may be provided as an insulating reflective layer.
  • the reflective layer 2160 may be provided as a distributed bragg reflector (DBR) layer or an omni directional reflector (ODR) layer.
  • the reflective layer 2160 may include a metal material.
  • the first reflective layer 2161 may be disposed while exposing the top surface of the first electrode 2141 to a part of the side surface and the top surface of the first electrode 2141.
  • the second reflective layer 2162 may be disposed while exposing the top surface of the second electrode 2142 on a portion of the side surface and the top surface of the second electrode 2142.
  • the first reflecting layer 2161 and the second reflecting layer 2162 reflect light emitted from the active layer 2112 of the light emitting structure 2110 so that the first bonding pad 2171 and the second bonding pad ( In 2172, light generation may be minimized to improve light intensity Po.
  • the first reflecting layer 2161 and the second reflecting layer 2162 may be made of an insulating material, and have a high reflectance material, for example, a DBR structure, to reflect light emitted from the active layer 2112. Can be achieved.
  • the third reflective layer 2163 may have a DBR structure as an example.
  • the first reflective layer 2161 and the second reflective layer 2162 may form a DBR structure in which materials having different refractive indices are repeatedly arranged with each other.
  • the first reflective layer 2161 and the second reflective layer (2162) is TiO 2, SiO 2, Ta 2 O 5, HfO 2 It may be arranged in a single layer or laminated structure comprising at least one of.
  • the first reflecting layer 2161 and the second reflecting layer 2162 emits light from the active layer 2112 according to the wavelength of the light emitted from the active layer 2112 It may be provided freely to adjust the reflectivity to the.
  • the semiconductor device 2100 may include a first bonding pad 2171 disposed on the first reflective layer 2161.
  • the semiconductor device 2100 according to the embodiment may include a second bonding pad 2172 disposed on the second reflective layer 2162.
  • the second bonding pads 2172 may be spaced apart from the first bonding pads 2171.
  • the first bonding pad 2171 may contact a partial region on the N region of the first electrode 2141 through the fourth opening h4 and the second opening h2.
  • the second bonding pads 2172 may be in contact with a partial region on the P region of the second electrode 2142 through the third opening h3 and the first opening h1.
  • the semiconductor device according to the embodiment may be connected to an external power source by a flip chip bonding method.
  • an upper surface of the first bonding pad 2171 and an upper surface of the second electrode pad 2172 may be disposed to be attached to a sub mount, a lead frame, a circuit board, or the like. have.
  • the first bonding pads 2171 and the second bonding pads 2172 may include the porous metal layer and the bonding alloy layer described with reference to FIGS. 22 to 31.
  • the description of the porous metal layer and the bonding alloy layer described with reference to FIGS. 22 to 31 may be applied to the first bonding pad 2171 and the second bonding pad 2172.
  • the first bonding pad 2171 and the second bonding pad 2172 may be formed of Au, AuTi, etc., so that the mounting factory may be stably performed.
  • the first bonding pads 2171 and the second bonding pads 2172 may be formed of Ti, Al, In, Ir, Ta, Pd, Co, Cr, Mg, Zn, Ni, Si, Ge, Ag, Ag alloy, Single or multiple layers using one or more materials or alloys of Au, Hf, Pt, Ru, Rh, ZnO, IrOx, RuOx, NiO, RuOx / ITO, Ni / IrOx / Au, and Ni / IrOx / Au / ITO Can be formed.
  • light provided from the light emitting structure 2110 may be emitted through the substrate 2105.
  • Light emitted from the light emitting structure 2110 may be reflected by the first reflective layer 2161 and the second reflective layer 2162 to be emitted toward the substrate 2105.
  • light emitted from the light emitting structure 2110 may also be emitted in a lateral direction of the light emitting structure 2110.
  • the light emitted from the light emitting structure 2110 may include the first bonding pad 2171 and the second bonding among surfaces on which the first bonding pad 2171 and the second bonding pad 2172 are disposed.
  • the pad 2172 may be discharged to the outside through the area where the pad 2172 is not provided.
  • the light emitted from the light emitting structure 2110 includes the first reflective layer 2161 and the second reflective layer among the surfaces on which the first bonding pad 2171 and the second bonding pad 2172 are disposed.
  • the third reflective layer 2163 may be emitted to the outside through an area where the third reflective layer 2163 is not provided.
  • the semiconductor device 2100 may emit light in six surface directions surrounding the light emitting structure 2110, and may significantly improve brightness.
  • the semiconductor device and the semiconductor device package according to the embodiment since the first bonding pad 2171 and the second bonding pad 2172 having a large area can be bonded directly to the circuit board for providing power, the flip The chip bonding process can be easily and stably performed.
  • the light transmissive electrode layer 2130 is provided on the second conductivity-type semiconductor layer 2113.
  • the light transmissive electrode layer 2130 may be omitted and the second electrode 2142 may be disposed to directly contact the second conductive semiconductor layer 2113.
  • FIG. 36 is a diagram illustrating an arrangement example of a first bonding pad 2171 and a second bonding pad 2172 applied to a semiconductor device according to an embodiment of the present invention.
  • the semiconductor device when viewed from the upper direction of the semiconductor device 2100, the sum of the areas of the first bonding pad 2171 and the second bonding pad 2172 is the first bonding pad ( 2171 and the second bonding pad 2172 may be provided equal to or smaller than 60% of the total area of the upper surface of the semiconductor device 2100 on which the second bonding pad 2172 is disposed.
  • an entire area of the upper surface of the semiconductor device 2100 may correspond to an area defined by the horizontal length and the vertical length of the lower surface of the first conductive semiconductor layer 2111 of the light emitting structure 2110. .
  • the entire upper surface area of the semiconductor device 2100 may correspond to the area of the upper surface or the lower surface of the substrate 2105.
  • the sum of the areas of the first bonding pads 2171 and the second bonding pads 2172 may be provided equal to or less than 60% of the total area of the semiconductor device 2100, thereby providing the first bonding.
  • the amount of light emitted to the surface on which the pad 2171 and the second bonding pad 2172 are disposed may be increased. Accordingly, according to the embodiment, since the amount of light emitted in the six surface directions of the semiconductor device 2100 increases, light extraction efficiency may be improved and light intensity Po may be increased.
  • the sum of the area of the first bonding pad 2171 and the area of the second bonding pad 2172 is 30% of the total area of the semiconductor device 2100. Equal or greater may be provided.
  • the sum of the areas of the first bonding pads 2171 and the second bonding pads 2172 may be provided equal to or larger than 30% of the total area of the semiconductor device 2100, thereby providing the first bonding.
  • Stable mounting may be performed through the pad 2171 and the second bonding pad 2172, and may be ensured so that electrical characteristics of the semiconductor device 2100 are not degraded.
  • the sum of the areas of the first bonding pad 2171 and the second bonding pad 2172 may be increased in consideration of light extraction efficiency, bonding stability, and electrical characteristics. 30% or more of the total area of the semiconductor device 2100 and 60% or less may be selected.
  • the semiconductor device 2100 may be formed. Stable mounting may be performed by securing electrical characteristics and securing a bonding force mounted on the semiconductor device package.
  • the first bonding pads 2171 may be used.
  • the amount of light emitted to the surface on which the second bonding pads 2172 are disposed may increase light extraction efficiency of the semiconductor device 2100 and may increase light intensity Po.
  • the area of the first bonding pad 2171 and the second bonding pad 2172 may be secured in order to secure electrical characteristics of the semiconductor device 2100 and bonding strength of the semiconductor device package and increase brightness.
  • the sum was selected to be 30% or more and 60% or less of the total area of the semiconductor device 2100.
  • the present invention is not limited thereto, and in order to secure the electrical characteristics and the bonding force of the semiconductor device 2100, the sum of the areas of the first bonding pads 2171 and the second bonding pads 2172 may be obtained. It may consist of more than 60% to 100%. In addition, in order to increase the brightness, the sum of the areas of the first bonding pads 2171 and the second bonding pads 2172 may be selected to be greater than 0% and less than 30%.
  • the first bonding pad 2171 may be provided to have a length of x1 along a major axis direction of the semiconductor device 2100, and may be provided to have a length of y1 along a short axis direction of the semiconductor device 2100.
  • the ratio of x1 and y1 may be provided as 1: 1.5 to 1: 2, for example.
  • the second bonding pads 2172 may be provided to have a length of x2 along the major axis direction of the semiconductor device 2100, and may be provided to have a length of y2 along the short axis direction of the semiconductor device 2100.
  • the ratio of x2 and y2 may be provided as 1: 1.5 to 1: 2, for example.
  • the minimum distance d between the first bonding pad 2171 and the second bonding pad 2172 may be equal to or greater than that of 125 micrometers.
  • the minimum distance d between the first bonding pads 2171 and the second bonding pads 2172 considers a gap between the first electrode pads and the second electrode pads of the package body in which the semiconductor device 2100 is mounted. Can be selected.
  • a minimum distance between the first electrode pad and the second electrode pad of the package body may be provided as a minimum of 125 micrometers, and may be provided as a maximum of 200 micrometers.
  • the distance d between the first bonding pad 2171 and the second bonding pad 2172 may be, for example, 125 micrometers or more and 300 micrometers or less.
  • the distance d between the first bonding pad 2171 and the second bonding pad 2172 should be greater than 125 micrometers so that the first bonding pad 2171 and the second bonding pad ( A minimum space may be secured so that an electrical short may not occur between the 2172s, and a light emitting area for improving light extraction efficiency may be secured, thereby increasing the brightness Po of the semiconductor device 2100. have.
  • the distance d between the first bonding pad 2171 and the second bonding pad 2172 should be provided to be less than 300 micrometers so that the first electrode pad and the second electrode pad of the semiconductor device package and the semiconductor
  • the first bonding pads 2171 and the second bonding pads 2172 of the device may be bonded with sufficient bonding force, and electrical characteristics of the semiconductor device 2100 may be secured.
  • the minimum distance d between the first bonding pad 2171 and the second bonding pad 2172 is greater than 125 micrometers to secure optical characteristics, and to ensure reliability by electrical characteristics and bonding forces. Can be placed smaller than 300 micrometers.
  • a minimum distance d of 125 micrometers or more and 300 micrometers or less is provided between the first bonding pad 2171 and the second bonding pad 2172, but is not limited thereto. It may be arranged smaller than 125 micrometers to improve the characteristics or reliability, and larger than 300 micrometers to improve the optical properties.
  • the first bonding pad 2171 may be spaced apart from a neighboring side surface disposed in the long axis direction of the semiconductor device 2100 by a length of b1, and disposed in a short axis direction of the semiconductor device 2100. It may be arranged by a length of a1 or a3 from the neighboring side. At this time, the a1 or a3 may be provided equal to or greater than 40 micrometers, for example, and the b1 may be provided equal to or greater than 100 micrometers.
  • the second bonding pads 2172 may be spaced apart by a length of b2 from neighboring side surfaces disposed in the long axis direction of the semiconductor device 2100, and adjacent side surfaces disposed in the short axis direction of the semiconductor device 2100. Can be arranged by a length of a2 or a4 away from.
  • the a2 or a4 may be provided equal to or greater than 40 micrometers, for example, and the b2 may be provided equal to or larger than 100 micrometers.
  • the a1, a2, a3, a4 may be provided with the same value.
  • b1 and b2 may be provided with the same value.
  • at least two of a1, a2, a3, and a4 may have different values, and b1 and b2 may have different values.
  • the third reflective layer 2163 is disposed between the first bonding pad 2171 and the second bonding pad 2172.
  • the length d of the third reflective layer 2163 along the major axis direction of the semiconductor device 2100 corresponds to a gap between the first bonding pad 2171 and the second bonding pad 2172.
  • a length of f may be provided along a short axis direction of the semiconductor device 2100 of the third reflective layer 2163.
  • the length f along the short axis direction of the semiconductor device 2100 of the third reflective layer 2163 may correspond to the short axis direction length of the semiconductor device 2100, for example.
  • an area of the third reflective layer 2163 may be, for example, 10% or more and 25% or less of the entire upper surface of the semiconductor device 2100.
  • the package body disposed under the semiconductor device may prevent discoloration or cracks, and 25% In the following case it is advantageous to ensure the light extraction efficiency to emit light to the six sides of the semiconductor device.
  • the area of the third reflective layer 2163 is greater than 0% and less than 10% of the entire upper surface of the semiconductor device 2100 in order to secure the light extraction efficiency.
  • the area of the third reflective layer 2163 may be disposed to be greater than 25% to less than 100% of the entire upper surface of the semiconductor device 2100 to prevent discoloration or cracking in the package body. .
  • the semiconductor device 2100 light generated in the light emitting structure 2110 is transmitted to a first region provided between the first bonding pad 2171 and the second bonding pad 2172. And may not be released.
  • the first area may be an area corresponding to a minimum distance between the first bonding pad 2171 and the second bonding pad 2172.
  • the first region may correspond to the length d of the third reflective layer 2163 disposed in the long axis direction of the semiconductor device.
  • the light emitting structure 2110 may be formed as a second region provided between the side surface disposed in the long axis direction of the semiconductor device 2100 and the adjacent first bonding pad 2171 or the second bonding pad 2172. Light can be transmitted through and emitted.
  • the second area may be an area corresponding to b1 and b2.
  • light generated in the light emitting structure may be provided to a third region provided between the side surface disposed in the short axis direction of the semiconductor device 2100 and the adjacent first bonding pad 2171 or the second bonding pad 2172. Can be transmitted through.
  • the third region may be an area corresponding to a1, a2, a3, and a4.
  • the above-mentioned parameters may have the following values.
  • x1: y1 1: 2 and the value of d is 125 micrometers. If provided, the value of x1 may be provided at 265 micrometers and the value of y1 may be provided at 530 micrometers. Thus, the value of a1 may, for example, be less than or equal to 110 micrometers, and the value of b1 may be provided less than or equal to, for example, 300 micrometers.
  • the sum of the area of the first bonding pad 2171 and the area of the second bonding pad 2172 is determined, and the width / width of the first bonding pad 2171 is determined.
  • the remaining variables can be calculated by calculation. Accordingly, the upper limit values of a1, a2, a3, a4, b1, b2 and the like are not shown.
  • the size of the first reflective layer 2161 may be provided to be several micrometers larger than the size of the first bonding pad 2171.
  • an area of the first reflective layer 2161 may be provided to a size sufficient to completely cover an area of the first bonding pad 2171.
  • the length of one side of the first reflective layer 2161 may be, for example, about 4 to 10 micrometers greater than the length of one side of the first bonding pad 2171.
  • the size of the second reflective layer 2162 may be provided to be several micrometers larger than that of the second bonding pad 2172.
  • an area of the second reflective layer 2162 may be provided to a size sufficient to completely cover an area of the second bonding pad 2172.
  • the length of one side of the second reflective layer 2162 may be provided to be about 4 micrometers to 10 micrometers larger than the length of one side of the second bonding pad 2172.
  • the light emitted from the light emitting structure 2110 is emitted by the first reflective layer 2161 and the second reflective layer 2162 to the first bonding pad 2171 and the second bonding pad 2172. Can be reflected without incident. Accordingly, the light generated and emitted by the light emitting structure 2110 may be minimized by being incident on the first bonding pad 2171 and the second bonding pad 2172.
  • the third reflective layer 2163 is disposed between the first bonding pad 2171 and the second bonding pad 2172, the first bonding pad ( It is possible to prevent light from being emitted between the 2171 and the second bonding pad 2172.
  • the semiconductor device 2100 may be mounted in, for example, a flip chip bonding method, and provided in the form of a semiconductor device package.
  • the package body on which the semiconductor device 2100 is mounted is provided with a resin, the package body is discolored by the short wavelength strong light emitted from the semiconductor device 2100 in the lower region of the semiconductor device 2100. Or cracking may occur.
  • the semiconductor device 2100 since light may be prevented from being emitted between a region in which the first bonding pad 2171 and the second bonding pad 2172 are disposed, the semiconductor device 2100 may be prevented. It is possible to prevent discoloration or cracking of the package body disposed in the lower region.
  • the minimum distance between the first electrode pad and the second electrode pad provided in the package body is taken into consideration so that the width d of the third reflective layer 2163 is minimized. Can be.
  • the maximum distances b1 and b2 provided between the side surfaces disposed in the long axis direction of the semiconductor device 2100 and the neighboring first bonding pads 2171 or the second bonding pads 2172 are maximized. The amount of light emitted to the side surfaces of the first bonding pads 2171 and the second bonding pads 2172 may be improved.
  • the light emission may be performed in an area of 20% or more of an upper surface of the semiconductor device 2100 on which the first bonding pad 2171, the second bonding pad 2172, and the third reflective layer 2163 are disposed.
  • Light generated in the structure 2110 may be transmitted and emitted.
  • the amount of light emitted in the six surface directions of the semiconductor device 2100 increases, light extraction efficiency may be improved and light intensity Po may be increased.
  • the light emitting device package according to the embodiment may be applied to the light source device.
  • the light source device may include a display device, a lighting device, a head lamp, or the like according to an industrial field.
  • the display device includes a bottom cover, a reflector disposed on the bottom cover, a light emitting module that emits light and includes a light emitting element, and a light disposed in front of the reflector and guiding light emitted from the light emitting module to the front.
  • An optical sheet including a light guide plate, prism sheets disposed in front of the light guide plate, a display panel disposed in front of the optical sheet, an image signal output circuit connected to the display panel and supplying an image signal to the display panel; It may include a color filter disposed in front.
  • the bottom cover, the reflector, the light emitting module, the light guide plate, and the optical sheet may form a backlight unit.
  • the display device does not include a color filter, and may have a structure in which light emitting devices emitting red, green, and blue light are disposed.
  • the head lamp may include a light emitting module including a light emitting device package disposed on a substrate, a reflector reflecting light emitted from the light emitting module in a predetermined direction, for example, a front, and reflected by the reflector. It may include a lens for refracting the light forward, and a shade for blocking or reflecting a portion of the light reflected by the reflector toward the lens to achieve a light distribution pattern desired by the designer.
  • a light source device may include a lighting device, a cover, a light source module, a heat sink, a power supply, an inner case, and a socket.
  • the light source device according to the embodiment may further include any one or more of the member and the holder.
  • the light source module may include a light emitting device package according to the embodiment.
  • the semiconductor device manufacturing method, the semiconductor device package, and the semiconductor device package manufacturing method according to the embodiment there is an advantage of improving the light extraction efficiency, the adhesion characteristics and the electrical properties of each interface.
  • the semiconductor device manufacturing method, the semiconductor device package, the semiconductor device package manufacturing method according to the embodiment there is an advantage that can prevent the package body deteriorated by the light emitted from the semiconductor device.
  • the semiconductor device manufacturing method, the semiconductor device package, and the semiconductor device package manufacturing method according to the embodiment there is an advantage of improving the bonding strength between the package electrode and the semiconductor device.
  • the semiconductor device manufacturing method, the semiconductor device package, and the semiconductor device package manufacturing method according to the embodiment there is an advantage that can improve the reliability by preventing the current concentration phenomenon occurs.
  • the bonding process is easily performed by disposing the electrode, the reflective layer and the bonding pad to be suitable for the flip chip bonding method and the light emitted By increasing the transmittance and reflectance of the light extraction efficiency can be improved.
  • the semiconductor device manufacturing method, the semiconductor device package, the semiconductor device package manufacturing method according to the embodiment there is an advantage that the stable bonding can be performed by providing a small pressure at a low temperature.
  • the semiconductor device manufacturing method, the semiconductor device package, and the semiconductor device package manufacturing method according to the embodiment the re-melting phenomenon in the bonding region of the semiconductor device package during the process of rebonding the semiconductor device package, etc. There is an advantage that can be prevented from occurring.

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Abstract

실시 예에 따른 반도체 소자는, 발광구조물, 발광구조물의 제1 도전형 반도체층에 전기적으로 연결된 제1 전극, 발광구조물의 제2 도전형 반도체층에 전기적으로 연결된 제2 전극, 제1 전극에 전기적으로 연결된 제1 본딩패드, 제2 전극에 전기적으로 연결된 제2 본딩패드, 발광구조물과 제1 본딩패드 사이에 배치된 제1 반사층, 발광구조물과 제2 본딩패드 사이에 배치된 제2 반사층, 발광구조물의 상면과 제1 반사층 사이에 배치되며 제1 컨택홀을 제공하는 투광성 전극층을 포함하고, 발광구조물의 상면과 제1 반사층의 하면이 제1 컨택홀을 통하여 접촉될 수 있다.

Description

반도체 소자 및 반도체 소자 패키지
실시 예는 반도체 소자, 반도체 소자 제조방법, 반도체 소자 패키지, 반도체 소자 패키지 제조방법에 관한 것이다.
GaN, AlGaN 등의 화합물을 포함하는 반도체 소자는 넓고 조정이 용이한 밴드 갭 에너지를 가지는 등의 많은 장점을 가져서 발광 소자, 수광 소자 및 각종 다이오드 등으로 다양하게 사용될 수 있다.
특히, 3족-5족 또는 2족-6족 화합물 반도체 물질을 이용한 발광 다이오드(Light Emitting Diode)나 레이저 다이오드(Laser Diode)와 같은 발광소자는 박막 성장 기술 및 소자 재료의 개발로 적색, 녹색, 청색 및 자외선 등 다양한 파장 대역의 빛을 구현할 수 있는 장점이 있다. 또한, 3족-5족 또는 2족-6족 화합물 반도체 물질을 이용한 발광 다이오드나 레이저 다이오드와 같은 발광소자는, 형광 물질을 이용하거나 색을 조합함으로써 효율이 좋은 백색 광원도 구현이 가능하다. 이러한 발광소자는, 형광등, 백열등 등 기존의 광원에 비해 저 소비전력, 반영구적인 수명, 빠른 응답속도, 안전성, 환경 친화성의 장점을 가진다.
뿐만 아니라, 광검출기나 태양 전지와 같은 수광 소자도 3족-5족 또는 2족-6족 화합물 반도체 물질을 이용하여 제작하는 경우 소자 재료의 개발로 다양한 파장 영역의 빛을 흡수하여 광 전류를 생성함으로써 감마선부터 라디오 파장 영역까지 다양한 파장 영역의 빛을 이용할 수 있다. 또한, 이와 같은 수광 소자는 빠른 응답속도, 안전성, 환경 친화성 및 소자 재료의 용이한 조절의 장점을 가져 전력 제어 또는 초고주파 회로나 통신용 모듈에도 용이하게 이용될 수 있다.
따라서, 반도체 소자는 광 통신 수단의 송신 모듈, LCD(Liquid Crystal Display) 표시 장치의 백라이트를 구성하는 냉음극관(CCFL: Cold Cathode Fluorescence Lamp)을 대체하는 발광 다이오드 백라이트, 형광등이나 백열 전구를 대체할 수 있는 백색 발광 다이오드 조명 장치, 자동차 헤드 라이트 및 신호등 및 가스(Gas)나 화재를 감지하는 센서 등에까지 응용이 확대되고 있다. 또한, 반도체 소자는 고주파 응용 회로나 기타 전력 제어 장치, 통신용 모듈에까지 응용이 확대될 수 있다.
발광소자(Light Emitting Device)는 예로서 주기율표상에서 3족-5족 원소 또는 2족-6족 원소를 이용하여 전기에너지가 빛 에너지로 변환되는 특성의 p-n 접합 다이오드로 제공될 수 있고, 화합물 반도체의 조성비를 조절함으로써 다양한 파장 구현이 가능하다.
예를 들어, 질화물 반도체는 높은 열적 안정성과 폭 넓은 밴드갭 에너지에 의해 광소자 및 고출력 전자소자 개발 분야에서 큰 관심을 받고 있다. 특히, 질화물 반도체를 이용한 청색(Blue) 발광소자, 녹색(Green) 발광소자, 자외선(UV) 발광소자, 적색(RED) 발광소자 등은 상용화되어 널리 사용되고 있다.
예를 들어, 자외선 발광소자의 경우, 200nm~400nm의 파장대에 분포되어 있는 빛을 발생하는 발광 다이오드로서, 상기 파장대역에서, 단파장의 경우, 살균, 정화 등에 사용되며, 장파장의 경우 노광기 또는 경화기 등에 사용될 수 있다.
자외선은 파장이 긴 순서대로 UV-A(315nm~400nm), UV-B(280nm~315nm), UV-C (200nm~280nm) 세 가지로 나뉠 수 있다. UV-A(315nm~400nm) 영역은 산업용 UV 경화, 인쇄 잉크 경화, 노광기, 위폐 감별, 광촉매 살균, 특수조명(수족관/농업용 등) 등의 다양한 분야에 응용되고 있고, UV-B(280nm~315nm) 영역은 의료용으로 사용되며, UV-C(200nm~280nm) 영역은 공기 정화, 정수, 살균 제품 등에 적용되고 있다.
한편, 반도체 소자는 응용분야가 다양해 지면서 고출력, 고전압 구동이 요구되고 있다. 반도체 소자의 고출력, 고전압 구동에 따라 반도체 소자에서 발생되는 열에 의하여 온도가 많이 올라가고 있다. 그런데, 반도체 소자에서의 열 방출이 원활하지 못한 경우에, 온도 상승에 따라 광 출력이 저하되고 전력 변환 효율(PCE: Power Conversion Efficiency)이 저하될 수 있다. 이에 따라, 반도체 소자에서 발생되는 열을 효율적으로 방출하고 전력 변환 효율을 향상시키기 위한 방안이 요청되고 있다.
또한, 반도체 소자 패키지에 있어, 반도체 소자의 광 추출 효율을 향상시키고, 패키지 단에서의 광도를 향상시킬 수 있는 방안에 대한 연구가 진행되고 있다. 또한, 반도체 소자 패키지에 있어, 패키지 전극과 반도체 소자 간의 본딩 결합력을 향상시킬 수 있는 방안에 대한 연구가 진행되고 있다.
또한, 반도체 소자는 외부로부터 구동을 위한 전원을 공급받을 수 있는 전극을 포함할 수 있다. 또한, 반도체 소자는 외부로부터 전원을 공급받는 방안의 하나로서 외부의 서브 마운트 또는 리드 프레임 등에 제공된 패드부에 전기적으로 연결될 수 있다. 이때, 반도체 소자는 다이 본딩, 플립칩 본딩, 와이어 본딩 등의 방식으로 패드부에 전기적으로 연결될 수 있다.
한편, 반도체 소자의 전극과 패드부 간의 전기적 연결을 위해 본딩패드가 이용될 수 있다. 본딩패드는 반도체 소자와 패드부 중에서 적어도 하나에 제공될 수 있다. 이때, 낮은 온도에서 작은 압력의 제공으로 반도체 소자와 패드부를 전기적으로 연결하고, 안정적인 본딩 결합력을 제공할 수 있는 방안의 제시가 요청되고 있다.
실시 예는 광 추출 효율을 향상시키고, 각 계면의 접착력을 향상시킬 수 있는 반도체 소자, 반도체 소자 제조방법, 반도체 소자 패키지, 반도체 소자 패키지 제조방법을 제공할 수 있다.
실시 예는 반도체 소자로부터 방출되는 빛에 의하여 패키지 몸체가 열화되는 것을 방지할 수 있는 반도체 소자, 반도체 소자 제조방법, 반도체 소자 패키지, 반도체 소자 패키지 제조방법을 제공할 수 있다.
실시 예는 패키지 전극과 반도체 소자 간의 본딩 결합력을 향상시킬 수 있는 반도체 소자, 반도체 소자 제조방법, 반도체 소자 패키지, 반도체 소자 패키지 제조방법을 제공할 수 있다.
실시 예는 전류 집중 현상이 발생되는 것을 방지하여 신뢰성을 향상시킬 수 있는 반도체 소자, 반도체 소자 제조방법, 반도체 소자 패키지, 반도체 소자 패키지 제조방법을 제공할 수 있다.
실시 예는 낮은 온도에서 작은 압력의 제공으로 안정적인 본딩이 수행될 수 있는 반도체 소자, 반도체 소자 제조방법, 반도체 소자 패키지, 반도체 소자 패키지 제조방법을 제공할 수 있다.
실시 예는 반도체 소자 패키지가 기판 등에 재 본딩되는 과정에서 반도체 소자 패키지의 본딩 영역에서 리멜팅(re-melting) 현상이 발생되는 것을 방지할 수 있는 반도체 소자, 반도체 소자 제조방법, 반도체 소자 패키지, 반도체 소자 패키지 제조방법을 제공할 수 있다.
실시 예에 따른 반도체 소자는, 제1 도전형 반도체층, 제2 도전형 반도체층, 상기 제1 도전형 반도체층과 상기 제2 도전형 반도체층 사이에 배치된 활성층을 포함하는 발광구조물; 상기 제1 도전형 반도체층 위에 배치되며, 상기 제1 도전형 반도체층과 전기적으로 연결된 제1 전극; 상기 제2 도전형 반도체층 위에 배치되며, 상기 제2 도전형 반도체층과 전기적으로 연결된 제2 전극; 상기 제1 전극과 상기 제2 전극 위에 배치되며, 상기 제1 전극과 전기적으로 연결된 제1 본딩패드; 상기 제1 전극과 상기 제2 전극 위에 배치되며, 상기 제1 본딩패드와 이격되어 배치되고, 상기 제2 전극과 전기적으로 연결된 제2 본딩패드; 상기 발광구조물과 상기 제1 본딩패드 사이에 배치된 제1 반사층; 상기 발광구조물과 상기 제2 본딩패드 사이에 배치된 제2 반사층; 상기 발광구조물과 상기 제1 반사층 사이에 배치되며, 제1 컨택홀을 제공하는 투광성 전극층; 을 포함하고, 상기 발광구조물의 상면과 상기 제1 반사층의 하면이 상기 제1 컨택홀을 통해 접촉될 수 있다.
실시 예에 의하면, 상기 투광성 전극층은 상기 발광구조물과 상기 제2 반사층 사이에 배치된 제2 컨택홀을 더 포함하고, 상기 발광구조물의 상면과 상기 제2 반사층의 하면이 상기 제2 컨택홀을 통하여 직접 접촉될 수 있다.
실시 예에 따른 반도체 소자는, 상기 제1 반사층과 상기 제2 반사층 사이에 배치된 제3 반사층을 더 포함하고, 상기 투광성 전극층은 상기 발광구조물과 상기 제3 반사층 사이에 배치되며, 상기 발광구조물의 상면과 상기 제3 반사층의 하면이 직접 접촉되는 제3 컨택홀을 제공할 수 있다.
실시 예에 의하면, 상기 제3 반사층은 상기 제1 본딩패드와 상기 제2 본딩패드 사이에 배치될 수 있다.
실시 예에 의하면, 반도체 소자의 상부 방향에서 보았을 때, 상기 제1 본딩패드의 면적과 상기 제2 본딩패드의 면적의 합은, 상기 제1 본딩패드와 상기 제2 본딩패드가 배치된 상기 반도체 소자의 상면 전체 면적의 60%에 비해 같거나 작고, 상기 제3 반사층의 면적은 상기 반도체 소자의 상면 전체 면적의 10% 이상이고 25% 이하로 제공되고, 상기 제1 본딩패드와 상기 제2 본딩패드 사이에 제공된 제1 영역을 통해서는 상기 발광구조물에서 생성된 빛이 투과되어 방출되지 않고, 상기 반도체 소자의 장축 방향에 배치된 측면과 이웃하는 상기 제1 본딩패드 또는 상기 제2 본딩패드 사이에 제공된 제2 영역, 상기 반도체 소자의 단축 방향에 배치된 측면과 이웃하는 상기 제1 본딩패드 또는 상기 제2 본딩패드 사이에 제공된 제3 영역에서, 상기 발광구조물에서 생성된 빛이 투과되어 방출될 수 있다.
실시 예에 의하면, 상기 반도체 소자의 상부 방향에서 보았을 때, 상기 제1 본딩패드의 면적과 상기 제2 본딩패드의 면적의 합은 상기 반도체 소자의 전체 면적의 30%에 비해 같거나 크게 제공될 수 있다.
실시 예에 의하면, 상기 제1 본딩패드, 상기 제2 본딩패드, 상기 제3 반사층이 배치된 상기 반도체 소자의 상면의 20% 이상 면적에서 상기 발광구조물에서 생성된 빛이 투과되어 방출될 수 있다.
실시 예에 의하면, 상기 발광구조물에서 생성된 빛이 상기 반도체 소자의 상면, 하면, 4 개의 측면 방향으로 투과되어 방출될 수 있다.
실시 예에 의하면, 상기 제1 반사층은 상기 제1 도전형 반도체층과 상기 제1 본딩패드를 전기적으로 연결시키는 제1 개구부가 제공된 절연성 반사층이고, 상기 제2 반사층은 상기 제2 도전형 반도체층과 상기 제2 본딩패드를 전기적으로 연결시키는 제2 개구부가 제공된 절연성 반사층으로 제공될 수 있다.
실시 예에 의하면, 상기 제1 반사층과 상기 제2 반사층 중에서 적어도 하나는 상기 발광구조물 위에 배치된 DBR층과 상기 DBR층 위에 배치된 ODR층을 포함할 수 있다.
실시 예에 의하면, 상기 DBR층은 복수의 절연층을 포함하고 상기 ODR층은 금속층을 포함할 수 있다.
실시 예에 의하면, 상기 제1 컨택홀은 수 마이크로 미터 내지 수십 마이크로 미터의 직경으로 제공될 수 있다.
실시 예에 따른 반도체 소자는, 상기 투광성 전극층과 상기 제1 반사층 사이에 배치된 제1 보호층을 더 포함하고, 상기 보호층은 상기 제1 컨택홀에 수직 방향으로 중첩되어 제공된 제4 컨택홀을 포함할 수 있다.
실시 예에 따른 반도체 소자는, 상기 제3 반사층 위에 배치되며, 상기 제3 반사층과 열적으로 연결되고 전기적으로 절연된 제3 본딩패드를 포함할 수 있다.
실시 예에 따른 반도체 소자 패키지는, 제1 패키지 전극과 제2 패키지 전극을 포함하는 패키지 몸체; 상기 패키지 몸체에 배치된 반도체 소자를 포함하고, 상기 반도체 소자는, 제1 도전형 반도체층, 제2 도전형 반도체층, 상기 제1 도전형 반도체층과 상기 제2 도전형 반도체층 사이에 배치된 활성층을 포함하는 발광구조물; 상기 제1 도전형 반도체층 위에 배치되며, 상기 제1 도전형 반도체층과 전기적으로 연결된 제1 전극; 상기 제2 도전형 반도체층 위에 배치되며, 상기 제2 도전형 반도체층과 전기적으로 연결된 제2 전극; 상기 제1 전극과 상기 제2 전극 위에 배치되며, 상기 제1 전극과 전기적으로 연결된 제1 본딩패드; 상기 제1 전극과 상기 제2 전극 위에 배치되며, 상기 제1 본딩패드와 이격되어 배치되고, 상기 제2 전극과 전기적으로 연결된 제2 본딩패드; 상기 발광구조물과 상기 제1 본딩패드 사이에 배치된 제1 반사층; 상기 발광구조물과 상기 제2 본딩패드 사이에 배치된 제2 반사층; 상기 발광구조물과 상기 제1 반사층 사이에 배치되며, 제1 컨택홀을 제공하는 투광성 전극층; 을 포함하고, 상기 발광구조물의 상면과 상기 제1 반사층의 하면이 상기 제1 컨택홀을 통해 접촉되며, 상기 반도체 소자의 상기 제1 본딩패드는 상기 제1 패키지 전극에 전기적으로 연결되고, 상기 반도체 소자의 상기 제2 본딩패드는 상기 제2 패키지 전극에 전기적으로 연결될 수 있다.
실시 예에 따른 반도체 소자는, 제1 도전형 반도체층, 제2 도전형 반도체층, 상기 제1 도전형 반도체층과 상기 제2 도전형 반도체층 사이에 배치된 활성층을 포함하는 발광구조물; 상기 발광구조물 위에 배치되며, 상기 제1 도전형 반도체층과 전기적으로 연결된 제1 본딩패드; 상기 발광구조물 위에 배치되며, 상기 제1 본딩패드와 이격되어 배치되고, 상기 제2 도전형 반도체층과 전기적으로 연결된 제2 본딩패드; 상기 발광구조물 위에 배치되며, 상기 제1 본딩패드와 상기 제2 본딩패드 사이에 배치된 반사층; 을 포함하고, 상기 제1 본딩패드와 상기 제2 본딩패드 각각은, 상기 발광구조물 위에 배치되며 복수의 기공을 포함하는 다공성 금속층과, 상기 다공성 금속층 위에 배치된 본딩 합금층을 포함하고, 상기 다공성 금속층은 상기 발광구조물에 가까운 제1 영역에서 제1 기공 밀도로 제공되고, 상기 발광구조물로부터 상기 제1 영역에 비해 상대적으로 먼 제2 영역에서 상기 제1 기공 밀도에 비해 더 큰 제2 기공 밀도로 제공되고, 상기 다공성 금속층은 상기 제1 영역에서 상기 제2 영역으로 가면서 기공 밀도가 점차적으로 커지게 제공될 수 있다.
실시 예에 의하면, 상기 다공성 금속층은 상기 발광구조물에 제일 인접한 영역에서 기공 밀도가 0으로 제공될 수 있다.
실시 예에 의하면, 상기 본딩 합금층은 Au와 Sn을 포함하는 합금층을 포함하고, 상기 다공성 금속층에 가까운 제1 영역에 배치된 상기 합금층에 포함된 Au 원자 조성비에 비하여 상기 다공성 금속층으로부터 상기 제1 영역에 비해 상대적으로 먼 제2 영역에 배치된 상기 합금층의 Au 원자 조성비가 더 작게 제공될 수 있다.
실시 예에 의하면, 상기 본딩 합금층은 AuSn 합금층을 포함하고, 상기 AuSn 합금층의 Au 대비 Sn 조성비는 at% 기준으로 9:1 이상이고 7:3 이하로 제공될 수 있다.
실시 예에 의하면, 상기 다공성 금속층은 Au, Ag, Cu를 포함하는 금속 중에서 선택된 적어도 하나 또는 그 합금을 포함할 수 있다.
실시 예에 의하면, 상기 반도체 소자의 상부 방향에서 보았을 때, 상기 제1 본딩패드의 면적과 상기 제2 본딩패드의 면적의 합은, 상기 제1 본딩패드와 상기 제2 본딩패드가 배치된 상기 반도체 소자의 상면 전체 면적의 60%에 비해 같거나 작고, 상기 반사층의 면적은 상기 반도체 소자의 상면 전체 면적의 10% 이상이고 25% 이하로 제공되고, 상기 제1 본딩패드와 상기 제2 본딩패드 사이에 제공된 제1 영역을 통해서는 상기 발광구조물에서 생성된 빛이 투과되어 방출되지 않고, 상기 반도체 소자의 장축 방향에 배치된 측면과 이웃하는 상기 제1 본딩패드 또는 상기 제2 본딩패드 사이에 제공된 제2 영역, 상기 반도체 소자의 단축 방향에 배치된 측면과 이웃하는 상기 제1 본딩패드 또는 상기 제2 본딩패드 사이에 제공된 제3 영역에서, 상기 발광구조물에서 생성된 빛이 투과되어 방출될 수 있다.
실시 예에 의하면, 상기 반도체 소자의 상부 방향에서 보았을 때, 상기 제1 본딩패드의 면적과 상기 제2 본딩패드의 면적의 합은 상기 반도체 소자의 전체 면적의 30%에 비해 같거나 크게 제공될 수 있다.
실시 예에 의하면, 상기 제1 본딩패드와 상기 제2 본딩패드 사이의 간격은 125 마이크로 미터에 비해 같거나 크고 300 마이크로 미터에 비해 같거나 작게 제공될 수 있다.
실시 예에 따른 반도체 소자 패키지는, 리세스를 제공하며, 상기 리세스의 바닥 면에 제공된 패드부를 포함하는 패키지 몸체; 상기 리세스 내에 배치되며, 상기 패드부 위에 배치된 본딩 합금층; 상기 본딩 합금층 위에 배치되며, 복수의 기공을 포함하는 다공성 금속층; 상기 다공성 금속층 위에 배치된 금속층; 상기 금속층 위에 배치된 반도체층; 을 포함하고, 상기 다공성 금속층은 상기 금속층에 가까운 제1 영역에서 제1 기공 밀도로 제공되고, 상기 금속층으로부터 상기 제1 영역에 비해 상대적으로 먼 제2 영역에서 상기 제1 기공 밀도에 비해 더 큰 제2 기공 밀도로 제공되고, 상기 다공성 금속층은 상기 제1 영역에서 상기 제2 영역으로 가면서 기공 밀도가 점차적으로 커지게 제공될 수 있다.
실시 예에 의하면, 상기 다공성 금속층은 상기 금속층에 제일 인접한 영역에서 기공 밀도가 0으로 제공될 수 있다.
실시 예에 의하면, 상기 본딩 합금층은 Au와 Sn을 포함하는 합금층을 포함하고, 상기 다공성 금속층에 가까운 제1 영역에 배치된 상기 합금층에 포함된 Au 원자 조성비에 비하여 상기 다공성 금속층으로부터 먼 제2 영역에 배치된 상기 합금층의 Au 원자 조성비가 더 작게 제공될 수 있다.
실시 예에 따른 반도체 소자, 반도체 소자 제조방법, 반도체 소자 패키지, 반도체 소자 패키지 제조방법에 의하면, 광 추출 효율, 각 계면의 접착 특성 및 전기적 특성을 향상시킬 수 있는 장점이 있다.
실시 예는 따른 반도체 소자, 반도체 소자 제조방법, 반도체 소자 패키지, 반도체 소자 패키지 제조방법에 의하면, 반도체 소자로부터 방출되는 빛에 의하여 패키지 몸체가 열화되는 것을 방지할 수 있는 장점이 있다.
실시 예에 따른 반도체 소자, 반도체 소자 제조방법, 반도체 소자 패키지, 반도체 소자 패키지 제조방법에 의하면, 패키지 전극과 반도체 소자 간의 본딩 결합력을 향상시킬 수 있는 장점이 있다.
실시 예에 따른 반도체 소자, 반도체 소자 제조방법, 반도체 소자 패키지, 반도체 소자 패키지 제조방법에 의하면, 전류 집중 현상이 발생되는 것을 방지하여 신뢰성을 향상시킬 수 있는 장점이 있다.
실시 예에 따른 반도체 소자, 반도체 소자 제조방법, 반도체 소자 패키지, 반도체 소자 패키지 제조방법에 의하면, 플립칩 본딩 방식에 적합하도록 전극, 반사층 및 본딩패드를 배치하여 본딩 공정을 용이하게 수행하고 방출되는 빛의 투과율 및 반사율을 높여 광 추출 효율을 향상시킬 수 있는 장점이 있다.
실시 예에 따른 반도체 소자, 반도체 소자 제조방법, 반도체 소자 패키지, 반도체 소자 패키지 제조방법에 의하면, 낮은 온도에서 작은 압력의 제공으로 안정적인 본딩이 수행될 수 있는 장점이 있다.
실시 예에 따른 반도체 소자, 반도체 소자 제조방법, 반도체 소자 패키지, 반도체 소자 패키지 제조방법에 의하면, 반도체 소자 패키지가 기판 등에 재 본딩되는 과정에서 반도체 소자 패키지의 본딩 영역에서 리멜팅(re-melting) 현상이 발생되는 것을 방지할 수 있는 장점이 있다.
도 1은 본 발명의 실시 예에 따른 반도체 소자를 나타낸 평면도이다.
도 2는 도 1에 도시된 반도체 소자의 A-A 선에 다른 단면도이다.
도 3a 및 도 3b는 본 발명의 실시 예에 따른 반도체 소자 제조방법에 의하여 반도체층이 형성된 단계를 설명하는 도면이다.
도 4a 및 도 4b는 본 발명의 실시 예에 따른 반도체 소자 제조방법에 의하여 투광성 전극층이 형성된 단계를 설명하는 도면이다.
도 5a 및 도 5b는 본 발명의 실시 예에 따른 반도체 소자 제조방법에 의하여 반사층이 형성된 단계를 설명하는 도면이다.
도 6a 및 도 6b는 본 발명의 실시 예에 따른 반도체 소자 제조방법에 의하여 제1 전극과 제2 전극이 형성된 단계를 설명하는 도면이다.
도 7a 및 도 7b는 본 발명의 실시 예에 따른 반도체 소자 제조방법에 의하여 보호층이 형성된 단계를 설명하는 도면이다.
도 8a 및 도 8b는 본 발명의 실시 예에 따른 반도체 소자 제조방법에 의하여 제1 본딩패드와 제2 본딩패드가 형성된 단계를 설명하는 도면이다.
도 9는 본 발명의 실시 예에 따른 반도체 소자의 다른 예를 나타낸 평면도이다.
도 10은 도 9에 도시된 반도체 소자의 B-B 라인에 따른 단면도이다.
도 11a 및 도 11b는 본 발명의 실시 예에 따른 반도체 소자 제조방법에 의하여 반도체층이 형성된 단계를 설명하는 도면이다.
도 12a 및 도 12b는 본 발명의 실시 예에 따른 반도체 소자 제조방법에 의하여 투광성 전극층이 형성된 단계를 설명하는 도면이다.
도 13a 및 도 13b는 본 발명의 실시 예에 따른 반도체 소자 제조방법에 의하여 제1 보호층이 형성된 단계를 설명하는 도면이다.
도 14a 및 도 14b는 본 발명의 실시 예에 따른 반도체 소자 제조방법에 의하여 제1 전극과 제2 전극이 형성된 단계를 설명하는 도면이다.
도 15a 및 도 15b는 본 발명의 실시 예에 따른 반도체 소자 제조방법에 의하여 제2 보호층이 형성된 단계를 설명하는 도면이다.
도 16a 및 도 16b는 본 발명의 실시 예에 따른 반도체 소자 제조방법에 의하여 반사층이 형성된 단계를 설명하는 도면이다.
도 17a 및 도 17b는 본 발명의 실시 예에 따른 반도체 소자 제조방법에 의하여 제1 본딩패드와 제2 본딩패드가 형성된 단계를 설명하는 도면이다.
도 18은 본 발명의 실시 예에 따른 반도체 소자의 또 다른 예를 나타낸 단면도이다.
도 19는 본 발명의 실시 예에 따른 반도체 소자 패키지를 나타낸 도면이다.
도 20은 본 발명의 실시 예에 따른 반도체 소자에 적용된 하이브리드 반사층의 예를 나타낸 도면이다.
도 21은 본 발명의 실시 예에 따른 반도체 소자에 적용된 하이브리드 반사층의 특성을 설명하는 그래프이다.
도 22는 본 발명의 실시 예에 따른 반도체 소자의 또 다른 예를 나타낸 도면이다.
도 23 및 도 24는 본 발명의 실시 예에 따른 반도체 소자의 또 다른 예에 적용된 다공성 금속층의 형성 과정을 설명하는 도면이다.
도 25는 도 24에 도시된 다공성 금속층의 단면을 나타내는 사진이다.
도 26은 도 24에 도시된 다공성 금속층의 표면을 나타내는 사진이다.
도 27은 본 발명의 실시 예에 따른 반도체 소자의 또 다른 예에 적용된 다공성 금속층의 밀도 변화를 설명하는 도면이다.
도 28은 본 발명의 실시 예에 따른 반도체 소자의 또 다른 예에 적용된 다공성 금속층의 밀도 변화의 다른 예를 설명하는 도면이다.
도 29는 본 발명의 실시 예에 따른 반도체 소자 패키지의 다른 예를 나타낸 도면이다.
도 30은 본 발명의 실시 예에 따른 반도체 소자 패키지의 또 다른 예를 나타낸 도면이다.
도 31은 본 발명의 실시 예에 따른 반도체 소자 패키지의 또 다른 예를 나타낸 도면이다.
도 32는 본 발명의 실시 예에 따른 반도체 소자의 또 다른 예를 나타낸 도면이다.
도 33은 도 32에 도시된 반도체 소자의 D-D 선에 다른 단면도이다.
도 34는 본 발명의 실시 예에 따른 반도체 소자에 적용된 제1 전극과 제2 전극의 배치 예를 나타낸 도면이다.
도 35는 본 발명의 실시 예에 따른 반도체 소자에 적용된 반사층의 배치 예를 나타낸 도면이다.
도 36은 본 발명의 실시 예에 따른 반도체 소자에 적용된 제1 본딩패드와 제2 본딩패드의 배치 예를 나타낸 도면이다.
이하 실시 예를 첨부된 도면을 참조하여 설명한다. 실시 예의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "상/위(on/over)"에 또는 "아래(under)"에 형성되는 것으로 기재되는 경우에 있어, "상/위(on/over)"와 "아래(under)"는 "직접(directly)" 또는 "다른 층을 개재하여 (indirectly)" 형성되는 것을 모두 포함한다. 또한 각 층의 상/위 또는 아래에 대한 기준은 도면을 기준으로 설명한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예에 따른 반도체 소자, 반도체 소자 제조방법, 반도체 소자 패키지, 반도체 소자 패키지 제조방법에 대해 상세히 설명하도록 한다.
먼저, 도 1 및 도 2를 참조하여 본 발명의 실시 예에 따른 반도체 소자를 설명하기로 한다. 도 1은 본 발명의 실시 예에 따른 반도체 소자를 나타낸 평면도이고, 도 2는 도 1에 도시된 반도체 소자의 A-A 선에 따른 단면도이다.
한편, 이해를 돕기 위해, 도 1을 도시함에 있어, 제1 본딩패드(171)와 제2 본딩패드(172) 아래에 배치되지만, 상기 제1 본딩패드(171)에 전기적으로 연결된 제1 전극(141)과 상기 제2 본딩패드(172)에 전기적으로 연결된 제2 전극(142)이 보일 수 있도록 도시되었다.
실시 예에 따른 반도체 소자(100)는, 도 1 및 도 2에 도시된 바와 같이, 기판(105) 위에 배치된 발광구조물(110)을 포함할 수 있다.
상기 기판(105)은 사파이어 기판(Al2O3), SiC, GaAs, GaN, ZnO, Si, GaP, InP, Ge을 포함하는 그룹 중에서 선택될 수 있다. 예로서, 상기 기판(105)은 상면에 요철 패턴이 형성된 PSS(Patterned Sapphire Substrate)로 제공될 수 있다.
상기 발광구조물(110)은 제1 도전형 반도체층(111), 활성층(112), 제2 도전형 반도체층(113)을 포함할 수 있다. 상기 활성층(112)은 상기 제1 도전형 반도체층(111)과 상기 제2 도전형 반도체층(113) 사이에 배치될 수 있다. 예로서, 상기 제1 도전형 반도체층(111) 위에 상기 활성층(112)이 배치되고, 상기 활성층(112) 위에 상기 제2 도전형 반도체층(113)이 배치될 수 있다.
실시 예에 의하면, 상기 제1 도전형 반도체층(111)은 n형 반도체층으로 제공되고, 상기 제2 도전형 반도체층(113)은 p형 반도체층으로 제공될 수 있다. 물론, 다른 실시 예에 의하면, 상기 제1 도전형 반도체층(111)이 p형 반도체층으로 제공되고, 상기 제2 도전형 반도체층(113)이 n형 반도체층으로 제공될 수도 있다.
이하에서는 설명의 편의를 위해 상기 제1 도전형 반도체층(111)이 n형 반도체층으로 제공되고 상기 제2 도전형 반도체층(113)이 p형 반도체층으로 제공된 경우를 기준으로 설명하기로 한다.
또한, 이상의 설명에서는 상기 기판(105) 위에 상기 제1 도전형 반도체층(111)이 접촉되어 배치된 경우를 기준으로 설명되었다. 그러나, 상기 제1 도전형 반도체층(111)과 상기 기판(105) 사이에 버퍼층이 더 배치될 수도 있다. 예로서, 버퍼층은 상기 기판(105)과 상기 발광구조물(110) 간의 격자 상수 차이를 줄여 주고 결정성을 향상시키는 기능을 제공할 수 있다.
상기 발광구조물(110)은 화합물 반도체로 제공될 수 있다. 상기 발광구조물(110)은 예로서 2족-6족 또는 3족-5족 화합물 반도체로 제공될 수 있다. 예로서, 상기 발광구조물(110)은 알루미늄(Al), 갈륨(Ga), 인듐(In), 인(P), 비소(As), 질소(N)로부터 선택된 적어도 두 개 이상의 원소를 포함하여 제공될 수 있다.
상기 제1 도전형 반도체층(111)은, 예로서 2족-6족 화합물 반도체 또는 3족-5족 화합물 반도체로 제공될 수 있다. 예를 들어, 상기 제1 도전형 반도체층(111)은 InxAlyGa1 -x- yN(0≤≤x≤≤1, 0≤≤y≤≤1, 0≤≤x+y≤≤1)의 조성식을 갖는 반도체 재료 또는 (AlxGa1 -x)yIn1 - yP(0≤≤x≤≤1, 0≤≤y≤≤1)의 조성식을 갖는 반도체 재료로 제공될 수 있다. 예를 들어 상기 제1 도전형 반도체층(111)은 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP, AlInP, GaInP 등을 포함하는 그룹 중에서 선택될 수 있으며, Si, Ge, Sn, Se, Te 등을 포함하는 그룹 중에서 선택된 n형 도펀트가 도핑될 수 있다.
상기 활성층(112)은, 예로서 2족-6족 화합물 반도체 또는 3족-5족 화합물 반도체로 제공될 수 있다. 예를 들어, 상기 활성층(112)은 InxAlyGa1 -x- yN(0≤≤x≤≤1, 0≤≤y≤≤1, 0≤≤x+y≤≤1)의 조성식을 갖는 반도체 재료 또는 (AlxGa1 -x)yIn1 - yP(0≤≤x≤≤1, 0≤≤y≤≤1)의 조성식을 갖는 반도체 재료로 제공될 수 있다. 예로서, 상기 활성층(112)은 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP, AlInP, GaInP 등을 포함하는 그룹 중에서 선택될 수 있다. 예로서, 상기 활성층(112)은 다중 우물 구조로 제공될 수 있으며, 복수의 장벽층과 복수의 우물층을 포함할 수 있다.
상기 제2 도전형 반도체층(113)은, 예로서 2족-6족 화합물 반도체 또는 3족-5족 화합물 반도체로 제공될 수 있다. 예를 들어, 상기 제2 도전형 반도체층(113)은 InxAlyGa1 -x- yN(0≤≤x≤≤1, 0≤≤y≤≤1, 0≤≤x+y≤≤1)의 조성식을 갖는 반도체 재료 또는 (AlxGa1 -x)yIn1 - yP(0≤≤x≤≤1, 0≤≤y≤≤1)의 조성식을 갖는 반도체 재료로 제공될 수 있다. 예를 들어 상기 제2 도전형 반도체층(113)은 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP, AlInP, GaInP 등을 포함하는 그룹 중에서 선택될 수 있으며, Mg, Zn, Ca, Sr, Ba 등을 포함하는 그룹 중에서 선택된 p형 도펀트가 도핑될 수 있다.
실시 예에 따른 반도체 소자(100)는, 도 2에 도시된 바와 같이, 투광성 전극층(130)을 포함할 수 있다. 상기 투광성 전극층(130)은 전류 확산을 향상시켜 광출력을 증가시킬 수 있다. 상기 투광성 전극층(130)의 배치 위치 및 형상에 대해서는 실시 예에 따른 반도체 소자 제조방법을 설명하면서 더 살펴 보기로 한다. 상기 투광성 전극층(130)은 오믹접촉층으로 지칭될 수도 있다.
예로서, 상기 투광성 전극층(130)은 금속, 금속 산화물, 금속 질화물을 포함하는 그룹 중에서 선택된 적어도 하나를 포함할 수 있다. 상기 투광성 전극층(130)은 투광성의 물질을 포함할 수 있다.
상기 투광성 전극층(130)은, 예를 들어 ITO(indium tin oxide), IZO(indium zinc oxide), IZON(IZO nitride), IZTO (indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IrOx, RuOx, RuOx/ITO, Ni/IrOx/Au, Ni/IrOx/Au/ITO, Pt, Ni, Au, Rh, Pd를 포함하는 그룹 중에서 선택된 적어도 하나를 포함할 수 있다.
실시 예에 따른 반도체 소자(100)는, 도 1 및 도 2에 도시된 바와 같이, 반사층(160)을 포함할 수 있다. 상기 반사층(160)은 제1 반사층(161), 제2 반사층(162), 제3 반사층(163)을 포함할 수 있다. 상기 반사층(160)은 상기 투광성 전극층(130) 위에 배치될 수 있다.
상기 제2 반사층(162)은 상기 투광성 전극층(130)을 노출시키는 제1 개구부(h1)를 포함할 수 있다. 상기 제2 반사층(162)은 상기 투광성 전극층(130) 위에 배치된 복수의 제1 개구부(h1)를 포함할 수 있다.
상기 제1 반사층(161)은 상기 제1 도전형 반도체층(111)의 상면을 노출시키는 복수의 제2 개구부(h2)를 포함할 수 있다.
상기 제3 반사층(163)은 상기 제1 반사층(161)과 상기 제2 반사층(162) 사이에 배치될 수 있다. 예로서, 상기 제3 반사층(163)은 상기 제1 반사층(161)과 연결될 수 있다. 또한, 상기 제3 반사층(163)은 상기 제2 반사층(162)과 연결될 수 있다. 상기 제3 반사층(163)은 상기 제1 반사층(161)과 상기 제2 반사층(162)에 물리적으로 직접 접촉되어 배치될 수 있다.
실시 예에 따른 상기 반사층(160)은 상기 투광성 전극층(130)에 제공된 복수의 컨택홀을 통하여 상기 제2 도전형 반도체층(113)에 접촉될 수 있다. 상기 반사층(160)은 상기 투광성 전극층(130)에 제공된 복수의 컨택홀을 통하여 상기 제2 도전형 반도체층(113)의 상면에 물리적으로 접촉될 수 있다.
실시 예에 따른 투광성 전극층(130)의 형상 및 상기 반사층(160)의 형상은 실시 예에 따른 반도체 소자 제조방법을 설명하면서 더 살펴 보기로 한다.
상기 반사층(160)은 절연성 반사층으로 제공될 수 있다. 예로서, 상기 반사층(160)은 DBR(Distributed Bragg Reflector)층으로 제공될 수 있다. 또한, 상기 반사층(160)은 ODR(Omni Directional Reflector)층으로 제공될 수 있다. 또한, 상기 반사층(160)은 DBR층과 ODR층이 적층되어 제공될 수도 있다.
실시 예에 따른 반도체 소자(100)는, 도 1 및 도 2에 도시된 바와 같이, 제1 전극(141)과 제2 전극(142)을 포함할 수 있다.
상기 제1 전극(141)은 상기 제2 개구부(h2) 내부에서 상기 제1 도전형 반도체층(111)과 전기적으로 연결될 수 있다. 상기 제1 전극(141)은 상기 제1 도전형 반도체층(111) 위에 배치될 수 있다. 예로서, 실시 예에 따른 반도체 소자(100)에 의하면, 상기 제1 전극(141)은 상기 제2 도전형 반도체층(113), 상기 활성층(112)을 관통하여 제1 도전형 반도체층(111)의 일부 영역까지 배치되는 리세스 내에서 상기 제1 도전형 반도체층(111)의 상면에 배치될 수 있다.
상기 제1 전극(141)은 상기 제1 반사층(161)에 제공된 제2 개구부(h2)를 통하여 상기 제1 도전형 반도체층(111)의 상면에 전기적으로 연결될 수 있다. 상기 제2 개구부(h2)와 상기 리세스는 수직으로 중첩할 수 있고 예로서, 상기 제1 전극(141)은, 도 1 및 도 2에 도시된 바와 같이, 복수의 리세스 영역에서 상기 제1 도전형 반도체층(111)의 상면에 직접 접촉될 수 있다.
상기 제2 개구부(h2)의 측면과 상기 리세스의 측면은 서로 다른 경사각을 가질 수 있다. 상기 제2 개구부(h2)의 측면과 상기 리세스의 바닥면이 이루는 경사각은 상기 리세스의 측면과 상기 리세스의 바닥면이 이루는 경사각과 상이할 수 있다. 상기 제1 반사층(161)이 상기 리세스 내에 배치되는 경우, 상기 제1 반사층(161)이 배치되기 위한 공정에서 스텝 커버리지(Step-coverage) 특성으로 인해, 상기 리세스의 측면과 상기 리세스의 바닥면이 이루는 경사각과 상기 제2 개구부(h2)의 측면과 상기 리세스의 바닥면이 이루는 경사각이 서로 상이할 수 있다. 따라서 상기 리세스의 하부에 배치되는 상기 제1 반사층(161)의 수평 방향의 폭과 상기 리세스의 상부에 배치되는 상기 제1 반사층(161)의 수평 방향의 폭이 서로 상이할 수 있다. 상기 리세스 하부에 배치되는 상기 제1 반사층(161)의 수평 방향의 폭과 상기 리세스 상부에 배치되는 상기 제1 반사층(161)의 수평 방향의 폭이 서로 상이함에 따라 상기 반도체 소자의 전기적 신뢰성이 개선되고, 상기 제1 반사층(161)에 의한 광학적 특성이 개선될 수 있다.
상기 제2 전극(142)은 상기 제2 도전형 반도체층(113)에 전기적으로 연결될 수 있다. 상기 제2 전극(142)은 상기 제2 도전형 반도체층(113) 위에 배치될 수 있다. 실시 예에 의하면, 상기 제2 전극(142)과 상기 제2 도전형 반도체층(113) 사이에 상기 투광성 전극층(130)이 배치될 수 있다.
상기 제2 전극(142)은 상기 제2 반사층(162)에 제공된 제1 개구부(h1)를 통하여 상기 제2 도전형 반도체층(113)과 전기적으로 연결될 수 있다. 예로서, 상기 제2 전극(142)은, 도 1 및 도 2에 도시된 바와 같이, 복수의 P 영역에서 상기 투광성 전극층(130)을 통하여 상기 제2 도전형 반도체층(113)에 전기적으로 연결될 수 있다.
상기 제2 전극(142)은, 도 1 및 도 2에 도시된 바와 같이, 복수의 P 영역에서 상기 제2 반사층(162)에 제공된 복수의 제1 개구부(h1)를 통하여 상기 투광성 전극층(130)의 상면에 직접 접촉될 수 있다.
실시 예에 의하면, 도 1 및 도 2에 도시된 바와 같이, 상기 제1 전극(141)과 상기 제2 전극(142)은 서로 다른 극성을 가질 수 있고, 서로 이격되어 배치될 수 있다. 상기 제1 전극(141)과 상기 제2 전극(142)은 서로 다른 전위를 가질 수 있다.
상기 제1 전극(141)은 예로서 복수의 라인 형상으로 제공될 수 있다. 또한, 상기 제2 전극(142)은 예로서 복수의 라인 형상으로 제공될 수 있다. 상기 제1 전극(141)은 이웃된 복수의 제2 전극(142) 사이에 배치될 수 있다. 상기 제2 전극(142)은 이웃된 복수의 제1 전극(141) 사이에 배치될 수 있다.
상기 제1 전극(141)과 상기 제2 전극(142)이 서로 다른 극성으로 구성되는 경우, 서로 다른 개수의 전극으로 배치될 수 있다. 예를 들어 상기 제1 전극(141)이 n 전극으로, 상기 제2 전극(142)이 p 전극으로 구성되는 경우 상기 제1 전극(141)보다 상기 제2 전극(142)의 개수가 더 많을 수 있다. 상기 제2 도전형 반도체층(113)과 상기 제1 도전형 반도체층(111)의 전기 전도도 및/또는 저항이 서로 다른 경우, 상기 제1 전극(141)과 상기 제2 전극(142)에 의해 상기 발광구조물(110)로 주입되는 전자와 정공의 균형을 맞출 수 있고 따라서 상기 반도체 소자의 광학적 특성이 개선될 수 있다.
상기 제1 전극(141)과 상기 제2 전극(142)은 단층 또는 다층 구조로 형성될 수 있다. 예를 들어, 상기 제1 전극(141)과 상기 제2 전극(142)은 오믹 전극일 수 있다. 예를 들어, 상기 제1 전극(141)과 상기 제2 전극(142)은 ZnO, IrOx, RuOx, NiO, RuOx/ITO, Ni/IrOx/Au, 및 Ni/IrOx/Au/ITO, Ag, Ni, Cr, Ti, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf 중 적어도 하나 또는 이들 중 2개 이상의 물질의 합금일 수 있다.
실시 예에 따른 반도체 소자(100)는, 도 1 및 도 2에 도시된 바와 같이, 보호층(150)을 포함할 수 있다.
상기 보호층(150)은 상기 제2 전극(142)을 노출시키는 복수의 제3 개구부(h3)를 포함할 수 있다. 상기 복수의 제3 개구부(h3)는 상기 제2 전극(142)에 제공된 복수의 PB 영역에 대응되어 배치될 수 있다.
또한, 상기 보호층(150)은 상기 제1 전극(141)을 노출시키는 복수의 제4 개구부(h4)를 포함할 수 있다. 상기 복수의 제4 개구부(h4)는 상기 제1 전극(142)에 제공된 복수의 NB 영역에 대응되어 배치될 수 있다.
상기 보호층(150)은 상기 반사층(160) 위에 배치될 수 있다. 상기 보호층(150)은 상기 제1 반사층(161), 상기 제2 반사층(162), 상기 제3 반사층(163) 위에 배치될 수 있다.
예로서, 상기 보호층(150)은 절연물질로 제공될 수 있다. 예를 들어, 상기 보호층(150)은 SixOy, SiOxNy, SixNy, AlxOy 를 포함하는 그룹 중에서 선택된 적어도 하나의 물질로 형성될 수 있다.
실시 예에 따른 반도체 소자(100)는, 도 1 및 도 2에 도시된 바와 같이, 상기 보호층(150) 위에 배치된 제1 본딩패드(171)와 제2 본딩패드(172)를 포함할 수 있다.
상기 제1 본딩패드(171)는 상기 제1 반사층(161) 위에 배치될 수 있다. 또한, 상기 제2 본딩패드(172)는 상기 제2 반사층(162) 위에 배치될 수 있다. 상기 제2 본딩패드(172)는 상기 제1 본딩패드(171)와 이격되어 배치될 수 있다.
상기 제1 본딩패드(171)는 복수의 NB 영역에서 상기 보호층(150)에 제공된 복수의 상기 제4 개구부(h4)를 통하여 상기 제1 전극(141)의 상면에 접촉될 수 있다. 상기 복수의 NB 영역은 상기 제2 개구부(h2)와 수직 방향에서 서로 어긋나도록 배치될 수 있다. 상기 복수의 NB 영역과 상기 제2 개구부(h2)가 서로 수직 방향에서 어긋나는 경우, 상기 제1 본딩패드(171)로 주입되는 전류가 상기 제1 전극(141)의 수평 방향으로 골고루 퍼질 수 있고, 따라서 상기 복수의 NB 영역에서 전류가 골고루 주입될 수 있다.
또한, 상기 제2 본딩패드(172)는 복수의 PB 영역에서 상기 보호층(150)에 제공된 복수의 상기 제3 개구부(h3)를 통하여 상기 제2 전극(142)의 상면에 접촉될 수 있다. 상기 복수의 PB 영역과 상기 복수의 제1 개구부(h1)가 수직으로 중첩되지 않도록 하는 경우 상기 제2 본딩패드(172)로 주입되는 전류가 상기 제2 전극(142)의 수평 방향으로 골고루 퍼질 수 있고, 따라서 상기 복수의 PB 영역에서 전류가 골고루 주입될 수 있다.
이와 같이 실시 예에 따른 반도체 소자(100)에 의하면, 상기 제1 본딩패드(171)와 상기 제1 전극(141)은 상기 복수의 제4 개구부(h4) 영역에서 접촉될 수 있다. 또한, 상기 제2 본딩패드(172)와 상기 제2 전극(142)이 복수의 영역에서 접촉될 수 있다. 이에 따라, 실시 예에 의하면, 복수의 영역을 통해 전원이 공급될 수 있으므로, 접촉 면적 증가 및 접촉 영역의 분산에 따라 전류 분산 효과가 발생되고 동작전압이 감소될 수 있는 장점이 있다.
또한, 실시 예에 따른 반도체 소자(100)에 의하면, 도 2에 도시된 바와 같이, 상기 제1 반사층(161)이 상기 제1 전극(141) 아래에 배치되며, 상기 제2 반사층(162)이 상기 제2 전극(142) 아래에 배치된다. 이에 따라, 상기 제1 반사층(161)과 상기 제2 반사층(162)은 상기 발광구조물(110)의 상기 활성층(112)에서 발광되는 빛을 반사시켜 상기 제1 전극(141)과 상기 제2 전극(142)에서 광 흡수가 발생되는 것을 최소화하여 광도(Po)를 향상시킬 수 있다.
예를 들어, 상기 제1 반사층(161)과 상기 제2 반사층(162)은 절연성 재료로 이루어지되, 상기 활성층(114)에서 방출된 빛의 반사를 위하여 반사율이 높은 재료, 예를 들면 DBR 구조를 이룰 수 있다.
상기 제1 반사층(161)과 상기 제2 반사층(162)은 굴절률이 다른 물질이 서로 반복하여 배치된 DBR 구조를 이룰 수 있다. 예를 들어, 상기 제1 반사층(161)과 상기 제2 반사층(162)은 TiO2, SiO2, Ta2O5, HfO2 중 적어도 하나 이상을 포함하는 단층 또는 적층 구조로 배치될 수 있다.
또한, 다른 실시 예에 의하면, 이에 한정하지 않고, 상기 제1 반사층(161)과 상기 제2 반사층(162)은 상기 활성층(112)에서 발광하는 빛의 파장에 따라 상기 활성층(112)에서 발광하는 빛에 대한 반사도를 조절할 수 있도록 자유롭게 선택될 수 있다.
또한, 다른 실시 예에 의하면, 상기 제1 반사층(161)과 상기 제2 반사층(162)은 ODR층으로 제공될 수도 있다. 또 다른 실시 예에 의하면, 상기 제1 반사층(161)과 상기 제2 반사층(162)은 DBR층과 ODR층이 적층된 일종의 하이브리드(hybrid) 형태로 제공될 수도 있다.
상기 제1 반사층(161) 또는 상기 제2 반사층(162)이 DBR층과 ODR층을 포함하는 하이브리드 형태로 제공되는 경우의 특성에 대해서는 뒤에서 더 살펴 보기로 한다.
실시 예에 따른 반도체 소자는 플립칩 본딩 방식으로 외부 전원에 연결될 수 있다. 예로서, 반도체 소자 패키지를 제조함에 있어, 상기 제1 본딩패드(171)의 상면과 상기 제2 본딩패드(172)의 상면이 서브 마운트, 리드 프레임, 또는 회로기판 등에 부착되도록 배치될 수 있다.
예를 들어, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)는 Au, AuTi 등으로 형성됨으로써 실장공장이 안정적으로 진행될 수 있다. 또한 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)는 Ti, Al, In, Ir, Ta, Pd, Co, Cr, Mg, Zn, Ni, Si, Ge, Ag, Ag alloy, Au, Hf, Pt, Ru, Rh, ZnO, IrOx, RuOx, NiO, RuOx/ITO, Ni/IrOx/Au, 및 Ni/IrOx/Au/ITO를 포함하는 그룹 중에서 하나 이상의 물질 또는 그 물질을 포함하는 합금을 이용하여 단층 또는 다층으로 형성될 수 있다.
실시 예에 따른 반도체 소자가 플립칩 본딩 방식으로 실장되어 반도체 소자 패키지로 구현되는 경우, 상기 발광구조물(110)에서 제공되는 빛은 상기 기판(105)을 통하여 방출될 수 있다. 상기 발광구조물(110)에서 방출되는 빛은 상기 제1 반사층(161)과 상기 제2 반사층(162)에서 반사되어 상기 기판(105) 방향으로 방출될 수 있다.
또한, 상기 발광구조물(110)에서 방출되는 빛은 상기 발광구조물(110)의 측면 방향으로도 방출될 수 있다. 또한, 상기 발광구조물(110)에서 방출되는 빛은, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)가 배치된 면 중에서, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)가 제공되지 않은 영역을 통하여 외부로 방출될 수 있다.
구체적으로, 상기 발광구조물(110)에서 방출되는 빛은, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)가 배치된 면 중에서, 상기 제1 반사층(161), 상기 제2 반사층(162), 상기 제3 반사층(163)이 제공되지 않은 영역을 통하여 외부로 방출될 수 있다.
이에 따라, 실시 예에 따른 반도체 소자(100)는 상기 발광구조물(110)을 둘러싼 6면 방향으로 빛을 방출할 수 있게 되며, 광도를 현저하게 향상시킬 수 있다.
또한, 실시 예에 따른 반도체 소자 및 반도체 소자 패키지에 의하면, 넓은 면적을 갖는 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)가 전원을 제공하는 회로기판에 직접 본딩될 수 있으므로 플립칩 본딩 공정이 쉽고 안정적으로 진행될 수 있다.
한편, 실시 예에 따른 반도체 소자에 의하면, 반도체 소자(100)의 상부 방향에서 보았을 때, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)의 면적의 합은, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)가 배치된 상기 반도체 소자(100)의 상면 전체 면적의 60%에 비해 같거나 작게 제공될 수 있다.
예로서, 상기 반도체 소자(100)의 상면 전체 면적은 상기 발광구조물(110)의 제1 도전형 반도체층(111)의 하면의 가로 길이 및 세로 길이에 의하여 정의되는 면적에 대응될 수 있다. 또한, 상기 반도체 소자(100)의 상면 전체 면적은 상기 기판(105)의 상면 또는 하면의 면적에 대응될 수 있다.
이와 같이, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)의 면적의 합이 상기 반도체 소자(100)의 전체 면적의 60%에 비해 같거나 작게 제공되도록 함으로써, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)가 배치된 면으로 방출되는 빛의 양이 증가될 수 있게 된다. 이에 따라, 실시 예에 의하면, 상기 반도체 소자(100)의 6면 방향으로 방출되는 빛의 양이 많아지게 되므로 광 추출 효율이 향상되고 광도(Po)가 증가될 수 있게 된다.
또한, 상기 반도체 소자의 상부 방향에서 보았을 때, 상기 제1 본딩패드(171)의 면적과 상기 제2 본딩패드(172)의 면적의 합은 상기 반도체 소자(100)의 전체 면적의 30%에 비해 같거나 크게 제공될 수 있다.
이와 같이, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)의 면적의 합이 상기 반도체 소자(100)의 전체 면적의 30%에 비해 같거나 크게 제공되도록 함으로써, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)를 통하여 안정적인 실장이 수행될 수 있고, 상기 반도체 소자(100)의 전기적인 특성을 확보할 수 있게 된다.
실시 예에 따른 반도체 소자(100)는, 광 추출 효율 및 본딩의 안정성 확보를 고려하여, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)의 면적의 합이 상기 반도체 소자(100)의 전체 면적의 30% 이상이고 60% 이하로 선택될 수 있다.
즉, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)의 면적의 합이 상기 반도체 소자(100)의 전체 면적의 30% 이상 내지 100% 이하인 경우, 상기 반도체 소자(100)의 전기적 특성을 확보하고, 반도체 소자 패키지에 실장되는 본딩력을 확보하여 안정적인 실장이 수행될 수 있다.
또한, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)의 면적의 합이 상기 반도체 소자(100)의 전체 면적의 0% 초과 내지 60% 이하인 경우, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)가 배치된 면으로 방출되는 광량이 증가하여 상기 반도체 소자(100)의 광추출 효율이 향상되고, 광도(Po)가 증가될 수 있다.
실시 예에서는 상기 반도체 소자(100)의 전기적 특성과 반도체 소자 패키지에 실장되는 본딩력을 확보하고, 광도를 증가시키기 위해, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)의 면적의 합이 상기 반도체 소자(100)의 전체 면적의 30% 이상 내지 60% 이하로 선택하였다.
또한, 실시 예에 따른 반도체 소자(100)에 의하면, 상기 제3 반사층(163)이 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172) 사이에 배치될 수 있다. 예로서, 상기 제3 반사층(163)의 상기 반도체 소자(100)의 장축 방향에 따른 길이는 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172) 사이의 간격에 대응되어 배치될 수 있다. 또한, 상기 제3 반사층(163)의 면적은 예로서 상기 반도체 소자(100)의 상면 전체의 10% 이상이고 25% 이하로 제공될 수 있다.
상기 제3 반사층(163)의 면적이 상기 반도체 소자(100)의 상면 전체의 10% 이상일 때, 상기 반도체 소자의 하부에 배치되는 패키지 몸체가 변색되거나 균열의 발생을 방지할 수 있고, 25% 이하일 경우 상기 반도체 소자의 6면으로 발광하도록 하는 광추출효율을 확보하기에 유리하다.
또한, 다른 실시 예에서는 이에 한정하지 않고 상기 광추출효율을 더 크게 확보하기 위해 상기 제3 반사층(163)의 면적을 상기 반도체 소자(100)의 상면 전체의 0% 초과 내지 10% 미만으로 배치할 수 있고, 상기 패키지 몸체에 변색 또는 균열의 발생을 방지하기 위해 상기 제3 반사층(163)의 면적을 상기 반도체 소자(100)의 상면 전체의 25% 초과 내지 100% 미만으로 배치할 수 있다.
이와 같이 실시 예에 따른 반도체 소자(100)에 의하면, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172) 사이에 제공된 제1 영역으로 상기 발광구조물(110)에서 생성된 빛이 투과되어 방출되지 않도록 제공될 수 있다. 이때, 상기 제1 영역은 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172) 사이의 간격에 대응되는 영역일 수 있다. 또한, 상기 제1 영역은 상기 제3 반사층(163)에 있어서 반도체 소자의 장축 방향으로 배치된 길이에 대응될 수 있다.
또한, 상기 반도체 소자(100)의 장축 방향에 배치된 측면과 이웃하는 상기 제1 본딩패드(171) 또는 상기 제2 본딩패드(172) 사이에 제공된 제2 영역으로 상기 발광구조물(110)에서 생성된 빛이 투과되어 방출될 수 있다.
또한, 상기 반도체 소자(100)의 단축 방향에 배치된 측면과 이웃하는 상기 제1 본딩패드(171) 또는 상기 제2 본딩패드(172) 사이에 제공된 제3 영역으로 상기 발광구조물에서 생성된 빛이 투과되어 방출될 수 있다.
실시 예에 의하면, 상기 제1 반사층(161)의 크기는 상기 제1 본딩패드(171)의 크기에 비하여 수 마이크로 미터 더 크게 제공될 수 있다. 예를 들어, 상기 제1 반사층(161)의 면적은 상기 제1 본딩패드(171)의 면적을 완전히 덮을 수 있을 정도의 크기로 제공될 수 있다. 공정 오차를 고려할 때, 상기 제1 반사층(161)의 한 변의 길이는 상기 제1 본딩패드(171)의 한 변의 길이에 비해 예로서 4 마이크로 미터 내지 10 마이크로 미터 정도 더 크게 제공될 수 있다.
또한, 상기 제2 반사층(162)의 크기는 상기 제2 본딩패드(172)의 크기에 비하여 수 마이크로 미터 더 크게 제공될 수 있다. 예를 들어, 상기 제2 반사층(162)의 면적은 상기 제2 본딩패드(172)의 면적을 완전히 덮을 수 있을 정도의 크기로 제공될 수 있다. 공정 오차를 고려할 때, 상기 제2 반사층(162)의 한 변의 길이는 상기 제2 본딩패드(172)의 한 변의 길이에 비해 예로서 4 마이크로 미터 내지 10 마이크로 미터 정도 더 크게 제공될 수 있다.
실시 예에 의하면, 상기 제1 반사층(161)과 상기 제2 반사층(162)에 의하여, 상기 발광구조물(110)로부터 방출되는 빛이 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)에 입사되지 않고 반사될 수 있게 된다. 이에 따라, 실시 예에 의하면, 상기 발광구조물(110)에서 생성되어 방출되는 빛이 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)에 입사되어 손실되는 것을 최소화할 수 있다.
또한, 실시 예에 따른 반도체 소자(100)에 의하면, 상기 제3 반사층(163)이 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172) 사이에 배치되므로, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172) 사이로 빛이 방출되는 것을 방지할 수 있다.
또한, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172) 사이의 최소 간격은 125 마이크로 미터에 비해 같거나 크게 제공될 수 있다. 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172) 사이의 최소 간격은 상기 반도체 소자(100)가 실장 되는 패키지 몸체의 제1 전극패드와 제2 전극패드 간의 간격을 고려하여 선택될 수 있다.
예로서, 패키지 몸체의 제1 전극패드와 제2 전극패드 간의 최소 간격이 최소 125 마이크로 미터로 제공될 수 있으며, 최대 200 마이크로 미터로 제공될 수 있다. 이때, 공정 오차를 고려하면, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172) 사이의 간격은 예로서 125 마이크로 미터 이상이고 300 마이크로 미터 이하로 제공될 수 있다.
또한, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172) 사이의 간격이 125 마이크로 미터보다 크게 배치되어야, 반도체 소자의 제1 본딩패드(171)와 제2 본딩패드(172) 사이에서 단락이 발생하지 않을 수 있도록 최소 공간이 확보될 수 있고, 광추출효율을 향상시키기 위한 발광 면적을 확보할 수 있어 상기 반도체 소자(100)의 광도(Po)가 증가될 수 있다.
또한, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172) 사이의 간격이 300 마이크로 미터 이하로 제공되어야 상기 반도체 소자 패키지의 제1 전극패드 및 제2 전극패드와 상기 반도체 소자의 제1 본딩패드(171) 및 제2 본딩패드(172)가 충분한 본딩력을 가지며 본딩될 수 있고, 상기 반도체 소자(100)의 전기적 특성이 확보될 수 있다.
상기 제1 본딩패드(171)와 상기 제2 본딩패드(172) 사이의 최소 간격은 광학적 특성을 확보하고, 공정 마진을 확보하기 위해 125 마이크로 미터보다 크게 배치되고, 전기적 특성과 본딩력에 의한 신뢰성을 확보하기 위해 300 마이크로 미터보다 작게 배치될 수 있다.
실시 예에서는 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172) 사이의 간격으로서, 125 마이크로 미터 이상 300 마이크로 이하를 예시하였다. 그러나, 이에 한정하지 않고, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172) 사이의 간격은, 반도체 소자 패키지의 전기적 특성 또는 신뢰성을 향상시키기 위해서 125 마이크로 미터보다 작게 배치될 수도 있고, 광학적 특성을 향상시키기 위해서 300 마이크로 미터보다 크게 배치될 수도 있다.
또한, 실시 예에 의하면, 상기 제1 반사층(161)과 상기 제2 반사층(162)에 의하여, 상기 발광구조물(110)로부터 방출되는 빛이 상기 제1 전극(141)과 상기 제2 전극(142)에 입사되지 않고 반사될 수 있게 된다. 이에 따라, 실시 예에 의하면, 상기 발광구조물(110)에서 생성되어 방출되는 빛이 상기 제1 전극(141)와 상기 제2 전극(142)에 입사되어 손실되는 것을 최소화할 수 있다.
앞에서 설명된 바와 같이, 실시 예에 따른 반도체 소자(100)는 예를 들어 플립칩 본딩 방식으로 실장되어 반도체 소자 패키지 형태로 제공될 수 있다. 이때, 반도체 소자(100)가 실장되는 패키지 몸체가 수지 등으로 제공되는 경우, 상기 반도체 소자(100)의 하부 영역에서, 상기 반도체 소자(100)로부터 방출되는 단파장의 강한 빛에 의하여 패키지 몸체가 변색되거나 균열이 발생될 수 있다.
그러나, 실시 예에 따른 반도체 소자(100)에 의하면 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)가 배치된 영역 사이로 빛이 방출되는 것을 방지할 수 있으므로, 상기 반도체 소자(100)의 하부 영역에 배치된 패키지 몸체가 변색되거나 균열되는 것을 방지할 수 있다.
실시 예에 의하면, 상기 제1 본딩패드(171), 상기 제2 본딩패드(172), 상기 제3 반사층(163)이 배치된 상기 반도체 소자(100)의 상면의 20% 이상 면적에서 상기 발광구조물(110)에서 생성된 빛이 투과되어 방출될 수 있다.
이에 따라, 실시 예에 의하면, 상기 반도체 소자(100)의 6면 방향으로 방출되는 빛의 양이 많아지게 되므로 광 추출 효율이 향상되고 광도(Po)가 증가될 수 있게 된다. 또한, 상기 반도체 소자(100)의 하면에 근접하게 배치된 패키지 몸체가 변색되거나 균열되는 것을 방지할 수 있게 된다.
또한, 실시 예예 따른 반도체 소자(100)에 의하면, 상기 투광성 전극층(130)에 복수의 컨택홀(C1, C2, C3)이 제공될 수 있다. 상기 투광성 전극층(130)에 제공된 복수의 컨택홀(C1, C2, C3)을 통하여 상기 제2 도전형 반도체층(113)과 상기 반사층(160)이 접착될 수 있다. 상기 반사층(160)이 상기 제2 도전형 반도체층(113)에 직접 접촉될 수 있게 됨으로써, 상기 반사층(160)이 상기 투광성 전극층(130)에 접촉되는 것에 비하여 접착력이 향상될 수 있게 된다.
상기 반사층(160)이 상기 투광성 전극층(130)에만 직접 접촉되는 경우, 상기 반사층(160)과 상기 투광성 전극층(130) 간의 결합력 또는 접착력이 약화될 수도 있다. 예를 들어, 절연층과 금속층이 결합되는 경우, 물질 상호 간의 결합력 또는 접착력이 약화될 수도 있다.
예로서, 상기 반사층(160)과 상기 투광성 전극층(130) 간의 결합력 또는 접착력이 약한 경우, 두 층 간에 박리가 발생될 수 있다. 이와 같이 상기 반사층(160)과 상기 투광성 전극층(130) 사이에 박리가 발생되면 반도체 소자(100)의 특성이 열화될 수 있으며, 또한 반도체 소자(100)의 신뢰성을 확보할 수 없게 된다.
그러나, 실시 예에 의하면, 상기 반사층(160)이 상기 제2 도전형 반도체층(113)에 직접 접촉될 수 있으므로, 상기 반사층(160), 상기 투광성 전극층(130), 상기 제2 도전형 반도체층(113) 간의 결합력 및 접착력이 안정적으로 제공될 수 있게 된다.
따라서, 실시 예에 의하면, 상기 반사층(160)과 상기 제2 도전형 반도체층(113) 간의 결합력이 안정적으로 제공될 수 있으므로, 상기 반사층(160)이 상기 투광성 전극층(130)으로부터 박리되는 것을 방지할 수 있게 된다. 또한, 상기 반사층(160)과 상기 제2 도전형 반도체층(113) 간의 결합력이 안정적으로 제공될 수 있으므로 반도체 소자(100)의 신뢰성을 향상시킬 수 있게 된다.
한편, 이상에서 설명된 바와 같이, 상기 투광성 전극층(130)에 복수의 컨택홀(C1, C2, C3)이 제공될 수 있다. 상기 활성층(112)으로부터 발광된 빛은 상기 투광성 전극층(130)에 제공된 복수의 컨택홀(C1, C2, C3)을 통해 상기 반사층(160)에 입사되어 반사될 수 있게 된다. 이에 따라, 상기 활성층(112)에서 생성된 빛이 상기 투광성 전극층(130)에 입사되어 손실되는 것을 감소시킬 수 있게되며 광 추출 효율이 향상될 수 있게 된다. 이에 따라, 실시 예에 따른 반도체 소자(100)에 의하면 광도가 향상될 수 있게 된다.
그러면, 첨부된 도면을 참조하여 실시 예에 따른 반도체 소자 제조방법을 설명하기로 한다. 실시 예에 따른 반도체 소자 제조방법을 설명함에 있어, 도 1 및 도 2를 참조하여 설명된 내용과 중복되는 사항에 대해서는 설명이 생략될 수 있다.
먼저, 실시 예에 따른 반도체 소자 제조방법에 의하면, 도 3a 및 도 3b에 도시된 바와 같이, 기판(105) 위에 발광구조물(110)이 형성될 수 있다. 도 3a는 실시 예에 따른 반도체 소자 제조방법에 따라 형성된 발광구조물(110)의 형상을 나타낸 평면도이고, 도 3b는 도 3a에 도시된 반도체 소자의 A-A 선에 따른 공정 단면도를 나타낸 것이다.
실시 예에 의하면, 상기 기판(105) 위에 발광구조물(110)이 형성될 수 있다. 예로서, 상기 기판(105) 위에 제1 도전형 반도체층(111), 활성층(112), 제2 도전형 반도체층(113)이 형성될 수 있다.
실시 예에 의하면, 메사 식각 공정을 통하여 상기 제1 도전형 반도체층(111)의 일부 영역이 노출되도록 형성될 수 있다. 상기 발광구조물(110)은 메사 식각에 의하여 상기 제1 도전형 반도체층(111)을 노출시키는 복수의 메사 개구부(M)를 포함할 수 있다. 예로서, 상기 메사 개구부(M)는 복수의 원 형상으로 제공될 수 있다. 또한, 상기 메사 개구부(M)는 리세스로 지칭될 수도 있다. 상기 메사 개구부(M)는 원 형상뿐만 아니라, 타원형 또는 다각형 등의 다양한 형상으로 제공될 수도 있다.
다음으로, 도 4a 및 도 4b에 도시된 바와 같이, 투광성 전극층(130)이 형성될 수 있다. 도 4a는 실시 예에 따른 반도체 소자 제조방법에 따라 형성된 투광성 전극층(130)의 형상을 나타낸 평면도이고, 도 4b는 도 4a에 도시된 반도체 소자의 A-A 선에 따른 공정 단면도를 나타낸 것이다.
실시 예에 의하면, 상기 제2 도전형 반도체층(113) 위에 상기 투광성 전극층(130)이 형성될 수 있다. 상기 투광성 전극층(130)은 상기 메사 개구부(M)에 대응되는 영역에 제공된 복수의 개구부(M1)를 포함할 수 있다.
예로서, 상기 개구부(M1)는 복수의 원 형상으로 제공될 수 있다. 상기 개구부(M1)는 원 형상뿐만 아니라, 타원형 또는 다각형 등의 다양한 형상으로 제공될 수도 있다. 상기 개구부(M1)는 리세스(M1)로 지칭될 수도 있다.
상기 투광성 전극층(130)은 제1 영역(R1), 제2 영역(R2), 제3 영역(R3)을 포함할 수 있다. 상기 제1 영역(R1)과 상기 제2 영역(R2)은 서로 이격되어 배치될 수 있다. 또한, 상기 제3 영역(R3)은 상기 제1 영역(R1)과 상기 제2 영역(R2) 사이에 배치될 수 있다.
상기 제1 영역(R1)은 상기 발광구조물(110)의 메사 개구부(M)에 대응되는 영역에 제공된 복수의 개구부(M1)를 포함할 수 있다. 또한, 상기 제1 영역(R1)은 복수의 제1 컨택홀(C1)을 포함할 수 있다. 예로서, 상기 제1 컨택홀(C1)은 상기 개구부(M1) 주변에 복수로 제공될 수 있다.
상기 제2 영역(R2)은 상기 발광구조물(110)의 메사 개구부(M)에 대응되는 영역에 제공된 복수의 개구부(M1)를 포함할 수 있다. 또한, 상기 제2 영역(R2)은 복수의 제2 컨택홀(C2)을 포함할 수 있다. 예로서, 상기 제2 컨택홀(C2)은 상기 개구부(M1) 주변에 복수로 제공될 수 있다.
상기 제3 영역(R3)은 상기 발광구조물(110)의 메사 개구부(M)에 대응되는 영역에 제공된 복수의 개구부(M1)를 포함할 수 있다. 또한, 상기 제1 영역(R1)은 복수의 제1 컨택홀(C1)을 포함할 수 있다. 예로서, 상기 제1 컨택홀(C1)은 상기 개구부(M1) 주변에 복수로 제공될 수 있다.
실시 예에 의하면, 상기 제1 컨택홀(C1), 상기 제2 컨택홀(C2), 상기 제3 컨택홀(C3)은 수 마이크로 미터 내지 수십 마이크로 미터의 직경으로 제공될 수 있다. 상기 제1 컨택홀(C1), 상기 제2 컨택홀(C2), 상기 제3 컨택홀(C3)은 예로서 7 마이크로 미터 내지 20 마이크로 미터의 직경으로 제공될 수 있다.
상기 제1 컨택홀(C1), 상기 제2 컨택홀(C2), 상기 제3 컨택홀(C3)은 원 형상뿐만 아니라, 타원형 또는 다각형 등의 다양한 형상으로 제공될 수도 있다.
실시 예에 의하면, 상기 제1 컨택홀(C1), 상기 제2 컨택홀(C2), 상기 제3 컨택홀(C3)에 의하여 상기 투광성 전극층(130) 아래에 배치된 상기 제2 도전형 반도체층(113)이 노출될 수 있다.
상기 개구부(M1), 상기 제1 컨택홀(C1), 상기 제2 컨택홀(C2), 상기 제3 컨택홀(C3)의 기능에 대해서는 뒤에서 후속 공정을 설명하면서 더 살펴보기로 한다.
다음으로, 도 5a 및 도 5b에 도시된 바와 같이, 반사층(160)이 형성될 수 있다. 도 5a는 실시 예에 따른 반도체 소자 제조방법에 따라 형성된 반사층(160)의 형상을 나타낸 평면도이고, 도 5b는 도 5a에 도시된 반도체 소자의 A-A 선에 따른 공정 단면도를 나타낸 것이다.
상기 반사층(160)은 제1 반사층(161), 제2 반사층(162), 제3 반사층(163)을 포함할 수 있다. 상기 반사층(160)은 상기 투광성 전극층(130) 위에 배치될 수 있다. 상기 반사층(160)은 상기 제1 도전형 반도체층(111)과 상기 제2 도전형 반도체층(113) 위에 배치될 수 있다.
상기 제1 반사층(161)과 상기 제2 반사층(162)은 서로 이격되어 배치될 수 있다. 상기 제3 반사층(163)은 상기 제1 반사층(161)과 상기 제2 반사층(162) 사이에 배치될 수 있다.
상기 제1 반사층(161)은 상기 투광성 전극층(130)의 제1 영역(R1) 위에 배치될 수 있다. 상기 제1 반사층(161)은 상기 투광성 전극층(130)에 제공된 복수의 제1 컨택홀(C1) 위에 배치될 수 있다.
상기 제2 반사층(162)은 상기 투광성 전극층(130)의 제2 영역(R2) 위에 배치될 수 있다. 상기 제2 반사층(162)은 상기 투광성 전극층(130)에 제공된 복수의 제2 컨택홀(C2) 위에 배치될 수 있다.
상기 제3 반사층(163)은 상기 투광성 전극층(130)의 제3 영역(R3) 위에 배치될 수 있다. 상기 제3 반사층(163)은 상기 투광성 전극층(130)에 제공된 복수의 제3 컨택홀(C3) 위에 배치될 수 있다.
상기 제2 반사층(162)은 복수의 개구부를 포함할 수 있다. 예로서, 상기 제2 반사층(162)은 복수의 제1 개구부(h1)를 포함할 수 있다. 상기 복수의 제1 개구부(h1)를 통해 상기 투광성 전극층(130)이 노출될 수 있다.
또한, 상기 제1 반사층(161)은 복수의 제2 개구부(h2)를 포함할 수 있다. 상기 복수의 제2 개구부(h2)를 통해 상기 제1 도전형 반도체층(111)의 상면이 노출될 수 있다. 상기 복수의 제2 개구부(h2)는 상기 발광구조물(110)에 형성된 상기 복수의 메사 개구부(M) 영역에 대응되어 제공될 수 있다. 또한, 상기 복수의 제2 개구부(h2)는 상기 투광성 전극층(130)에 제공된 복수의 개구부(M1) 영역에 대응되어 제공될 수 있다.
한편, 실시 예에 의하면, 상기 제1 반사층(161)은 상기 투광성 전극층(130)의 제1 영역(R1) 위에 제공될 수 있다. 또한, 상기 제1 반사층(161)은 상기 투광성 전극층(130)에 제공된 상기 제1 컨택홀(C1)을 통하여 상기 제2 도전형 반도체층(113)에 접촉될 수 있다. 이에 따라, 상기 제1 반사층(161)과 상기 제2 도전형 반도체층(113) 간의 접착력이 향상될 수 있으며, 상기 제1 반사층(161)이 상기 투광성 전극층(130)으로부터 박리되는 것을 방지할 수 있게 된다.
또한, 실시 예에 의하면, 상기 제2 반사층(162)은 상기 투광성 전극층(130)의 제2 영역(R2) 위에 제공될 수 있다. 상기 제2 반사층(162)은 상기 투광성 전극층(130)에 제공된 상기 제2 컨택홀(C2)을 통하여 상기 제2 도전형 반도체층(113)에 접촉될 수 있다. 이에 따라, 상기 제2 반사층(162)과 상기 제2 도전형 반도체층(113) 간의 접착력이 향상될 수 있으며, 상기 제2 반사층(162)이 상기 투광성 전극층(130)으로부터 박리되는 것을 방지할 수 있게 된다.
또한, 실시 예에 의하면, 상기 제3 반사층(163)은 상기 투광성 전극층(130)의 제3 영역(R3) 위에 제공될 수 있다. 상기 제3 반사층(163)은 상기 투광성 전극층(130)에 제공된 상기 제3 컨택홀(C3)을 통하여 상기 제2 도전형 반도체층(113)에 접촉될 수 있다. 이에 따라, 상기 제3 반사층(163)과 상기 제2 도전형 반도체층(113) 간의 접착력이 향상될 수 있으며, 상기 제3 반사층(163)이 상기 투광성 전극층(130)으로부터 박리되는 것을 방지할 수 있게 된다.
이어서, 도 6a 및 도 6b에 도시된 바와 같이, 제1 전극(141)과 제2 전극(142)이 형성될 수 있다. 도 6a는 실시 예에 따른 반도체 소자 제조방법에 따라 형성된 제1 전극(141)과 제2 전극(142)의 형상을 나타낸 평면도이고, 도 6b는 도 6a에 도시된 반도체 소자의 A-A 선에 따른 공정 단면도를 나타낸 것이다.
실시 예에 의하면, 상기 제1 전극(141)과 상기 제2 전극(142)은 서로 이격되어 배치될 수 있다.
상기 제1 전극(141)은 상기 제1 도전형 반도체층(111)에 전기적으로 연결될 수 있다. 상기 제1 전극(141)은 상기 제1 도전형 반도체층(111) 위에 배치될 수 있다. 예로서, 실시 예에 따른 반도체 소자(100)에 의하면, 상기 제1 전극(141)은 상기 제2 도전형 반도체층(113)의 일부와 상기 활성층(112)의 일부가 제거되어 노출된 제1 도전형 반도체층(111)의 상면에 배치될 수 있다.
상기 제1 전극(141)은 예를 들어 선 형상으로 형성될 수 있다. 또한, 상기 제1 전극(141)은 선 형상의 다른 영역에 비해 상대적으로 면적이 넓은 N 영역을 포함할 수 있다. 상기 제1 전극(141)의 N 영역은 추후 형성될 제1 본딩패드(171)와 전기적으로 연결될 수 있다.
상기 제1 전극(141)은 상기 제1 반사층(161)에 제공된 제2 개구부(h2)를 통하여 상기 제1 도전형 반도체층(111)의 상면에 전기적으로 연결될 수 있다. 예로서, 상기 제1 전극(141)은, 복수의 N 영역에서 상기 제1 도전형 반도체층(111)의 상면에 직접 접촉될 수 있다.
상기 제2 전극(142)은 상기 제2 도전형 반도체층(113)에 전기적으로 연결될 수 있다. 상기 제2 전극(142)은 상기 제2 도전형 반도체층(113) 위에 배치될 수 있다. 실시 예에 의하면, 상기 제2 전극(142)과 상기 제2 도전형 반도체층(113) 사이에 상기 투광성 전극층(130)이 배치될 수 있다.
상기 제2 전극(142)은 예를 들어 선 형상으로 형성될 수 있다. 또한, 상기 제2 전극(142)은 선 형상의 다른 영역에 비해 상대적으로 면적이 넓은 P 영역을 포함할 수 있다. 상기 제2 전극(142)의 P 영역은 추후 형성될 제2 본딩패드(172)와 전기적으로 연결될 수 있다.
상기 제2 전극(142)은 상기 제2 반사층(162)에 제공된 제1 개구부(h1)를 통하여 상기 제2 도전형 반도체층(113)의 상면에 전기적으로 연결될 수 있다. 예로서, 상기 제2 전극(142)은, 복수의 P 영역에서 상기 투광성 전극층(130)을 통하여 상기 제2 도전형 반도체층(113)에 전기적으로 연결될 수 있다. 상기 제2 전극(142)은 복수의 P 영역에서 상기 투광성 전극층(130)의 상면에 직접 접촉될 수 있다.
다음으로, 도 7a 및 도 7b에 도시된 바와 같이, 보호층(150)이 형성될 수 있다. 도 7a는 실시 예에 따른 반도체 소자 제조방법에 따라 형성된 보호층(150)의 형상을 나타낸 평면도이고, 도 7b는 도 7a에 도시된 반도체 소자의 A-A 선에 따른 공정 단면도를 나타낸 것이다.
상기 보호층(150)은 상기 제1 전극(141)과 상기 제2 전극(142) 위에 배치될 수 있다. 상기 보호층(150)은 상기 반사층(160) 위에 배치될 수 있다.
상기 보호층(150)은 상기 제1 전극(141)의 상면을 노출시키는 제4 개구부(h4)를 포함할 수 있다. 상기 보호층(150)은 상기 제1 전극(141)의 복수의 NB 영역을 노출시키는 복수의 제4 개구부(h4)를 포함할 수 있다.
상기 제4 개구부(h4)는 상기 제1 반사층(161)이 배치된 영역 위에 제공될 수 있다. 또한, 상기 제4 개구부(h4)는 상기 투광성 전극층(130)의 제1 영역(R1) 위에 제공될 수 있다.
상기 보호층(150)은 상기 제2 전극(142)의 상면을 노출시키는 제3 개구부(h3)를 포함할 수 있다. 상기 보호층(150)은 상기 제2 전극(142)의 복수의 PB 영역을 노출시키는 복수의 제3 개구부(h3)를 포함할 수 있다.
상기 제3 개구부(h3)는 상기 제2 반사층(162)이 배치된 영역 위에 제공될 수 있다. 또한, 상기 제3 개구부(h3)는 상기 투광성 전극층(130)의 제2 영역(R2) 위에 제공될 수 있다.
이어서, 도 8a 및 도 8b에 도시된 바와 같이, 제1 본딩패드(171)와 제2 본딩패드(172)가 형성될 수 있다. 도 8a는 실시 예에 따른 반도체 소자 제조방법에 따라 형성된 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)의 형상을 나타낸 평면도이고, 도 8b는 도 8a에 도시된 반도체 소자의 A-A 선에 따른 공정 단면도를 나타낸 것이다.
실시 예에 의하면, 도 8a에 도시된 형상으로 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)가 형성될 수 있다. 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)는 상기 보호층(150) 위에 배치될 수 있다.
상기 제1 본딩패드(171)는 상기 제1 반사층(161) 위에 배치될 수 있다. 상기 제2 본딩패드(172)는 상기 제2 반사층(162) 위에 배치될 수 있다. 상기 제2 본딩패드(172)는 상기 제1 본딩패드(171)와 이격되어 배치될 수 있다.
상기 제1 본딩패드(171)는 복수의 NB 영역에서 상기 보호층(150)에 제공된 상기 제4 개구부(h4)를 통하여 상기 제1 전극(141)의 상면에 접촉될 수 있다. 상기 제2 본딩패드(172)는 복수의 PB 영역에서 상기 보호층(150)에 제공된 상기 제3 개구부(h3)를 통하여 상기 제2 전극(142)의 상면에 접촉될 수 있다.
실시 예에 의하면, 상기 제1 본딩패드(171)와 상기 제2 전극패드(172)에 전원이 인가됨에 따라, 상기 발광구조물(110)이 발광될 수 있게 된다.
이와 같이 실시 예에 따른 반도체 소자(100)에 의하면, 상기 제1 본딩패드(171)와 상기 제1 전극(141)이 복수의 영역에서 접촉될 수 있다. 또한, 상기 제2 본딩패드(172)와 상기 제2 전극(142)이 복수의 영역에서 접촉될 수 있다. 이에 따라, 실시 예에 의하면, 복수의 영역을 통해 전원이 공급될 수 있으므로, 접촉 면적 증가 및 접촉 영역의 분산에 따라 전류 분산 효과가 발생되고 동작전압이 감소될 수 있는 장점이 있다.
실시 예에 따른 반도체 소자는 플립칩 본딩 방식으로 외부 전원에 연결될 수 있다. 예로서, 반도체 소자 패키지를 제조함에 있어, 상기 제1 본딩패드(171)의 상면과 상기 제2 본딩패드(172)의 상면이 서브 마운트, 리드 프레임, 또는 회로기판 등에 부착되도록 배치될 수 있다.
실시 예에 따른 반도체 소자가 플립칩 본딩 방식으로 실장되어 반도체 소자 패키지로 구현되는 경우, 상기 발광구조물(110)에서 제공되는 빛은 상기 기판(105)을 통하여 방출될 수 있다. 상기 발광구조물(110)에서 방출되는 빛은 상기 제1 반사층(161)과 상기 제2 반사층(162)에서 반사되어 상기 기판(105) 방향으로 방출될 수 있다.
또한, 상기 발광구조물(110)에서 방출되는 빛은 상기 발광구조물(110)의 측면 방향으로도 방출될 수 있다. 또한, 상기 발광구조물(110)에서 방출되는 빛은, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)가 배치된 면 중에서, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)가 제공되지 않은 영역을 통하여 외부로 방출될 수 있다.
구체적으로, 상기 발광구조물(110)에서 방출되는 빛은, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)가 배치된 면 중에서, 상기 제1 반사층(161), 상기 제2 반사층(162), 상기 제3 반사층(163)이 제공되지 않은 영역을 통하여 외부로 방출될 수 있다.
이에 따라, 실시 예에 따른 반도체 소자(100)는 상기 발광구조물(110)을 둘러싼 6면 방향으로 빛을 방출할 수 있게 되며, 광도를 현저하게 향상시킬 수 있다.
또한, 실시 예에 따른 반도체 소자 및 반도체 소자 패키지에 의하면, 넓은 면적을 갖는 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)가 전원을 제공하는 회로기판에 직접 본딩될 수 있으므로 플립칩 본딩 공정이 쉽고 안정적으로 진행될 수 있다.
한편, 실시 예에 따른 반도체 소자에 의하면, 반도체 소자(100)의 상부 방향에서 보았을 때, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)의 면적의 합은, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)가 배치된 상기 반도체 소자(100)의 상면 전체 면적의 60%에 비해 같거나 작게 제공될 수 있다.
예로서, 상기 반도체 소자(100)의 상면 전체 면적은 상기 발광구조물(110)의 제1 도전형 반도체층(111)의 하면의 가로 길이 및 세로 길이에 의하여 정의되는 면적에 대응될 수 있다. 또한, 상기 반도체 소자(100)의 상면 전체 면적은 상기 기판(105)의 상면 또는 하면의 면적에 대응될 수 있다.
이와 같이, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)의 면적의 합이 상기 반도체 소자(100)의 전체 면적의 60%에 비해 같거나 작게 제공되도록 함으로써, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)가 배치된 면으로 방출되는 빛의 양이 증가될 수 있게 된다. 이에 따라, 실시 예에 의하면, 상기 반도체 소자(100)의 6면 방향으로 방출되는 빛의 양이 많아지게 되므로 광 추출 효율이 향상되고 광도(Po)가 증가될 수 있게 된다.
또한, 상기 반도체 소자의 상부 방향에서 보았을 때, 상기 제1 본딩패드(171)의 면적과 상기 제2 본딩패드(172)의 면적의 합은 상기 반도체 소자(100)의 전체 면적의 30%에 비해 같거나 크게 제공될 수 있다.
이와 같이, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)의 면적의 합이 상기 반도체 소자(100)의 전체 면적의 30%에 비해 같거나 크게 제공되도록 함으로써, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)를 통하여 안정적인 실장이 수행될 수 있게 된다.
실시 예에 따른 반도체 소자(100)는, 광 추출 효율 및 본딩의 안정성 확보를 고려하여, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)의 면적의 합이 상기 반도체 소자(100)의 전체 면적의 30% 이상이고 60% 이하로 선택될 수 있다.
즉, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)의 면적의 합이 상기 반도체 소자(100)의 전체 면적의 30% 이상 내지 100% 이하인 경우, 상기 반도체 소자(100)의 전기적 특성을 확보하고, 반도체 소자 패키지에 실장되는 본딩력을 확보하여 안정적인 실장이 수행될 수 있다.
또한, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)의 면적의 합이 상기 반도체 소자(100)의 전체 면적의 0% 초과 내지 60% 이하인 경우, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)가 배치된 면으로 방출되는 광량이 증가하여 상기 반도체 소자(100)의 광추출 효율이 향상되고, 광도(Po)가 증가될 수 있다.
실시 예에서는 상기 반도체 소자(100)의 전기적 특성과 반도체 소자 패키지에 실장되는 본딩력을 확보하고, 광도를 증가시키기 위해, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)의 면적의 합이 상기 반도체 소자(100)의 전체 면적의 30% 이상 내지 60% 이하로 선택하였다.
또한, 다른 실시 예에 의하면, 이에 한정하지 않고, 상기 반도체 소자(100)의 전기적 특성과 본딩력을 확보하기 위해서는 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)의 면적의 합이 60% 초과 내지 100% 이하로 구성될 수 있고, 광도를 증가시키기 위해서는 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)의 면적의 합이 0% 초과 30% 미만으로 선택하여 구성할 수 있다.
또한, 실시 예에 따른 반도체 소자(100)에 의하면, 상기 제3 반사층(163)이 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172) 사이에 배치될 수 있다. 예로서, 상기 제3 반사층(163)의 상기 반도체 소자(100)의 장축 방향에 따른 길이는 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172) 사이의 간격에 대응되어 배치될 수 있다. 또한, 상기 제3 반사층(163)의 면적은 예로서 상기 반도체 소자(100)의 상면 전체의 10% 이상이고 25% 이하로 제공될 수 있다.
상기 제3 반사층(163)의 면적이 상기 반도체 소자(100)의 상면 전체의 10% 이상일 때, 상기 반도체 소자의 하부에 배치되는 패키지 몸체가 변색되거나 균열의 발생을 방지할 수 있고, 25% 이하일 경우 상기 반도체 소자의 6면으로 발광하도록 하는 광추출효율을 확보하기에 유리하다.
또한, 다른 실시 예에서는 이에 한정하지 않고 상기 광추출효율을 더 크게 확보하기 위해 상기 제3 반사층(163)의 면적을 상기 반도체 소자(100)의 상면 전체의 0% 초과 내지 10% 미만으로 배치할 수 있고, 상기 패키지 몸체에 변색 또는 균열의 발생을 방지하기 위해 상기 제3 반사층(163)의 면적을 상기 반도체 소자(100)의 상면 전체의 25% 초과 내지 100% 미만으로 배치할 수 있다.
이와 같이 실시 예에 따른 반도체 소자(100)에 의하면, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172) 사이에 제공된 제1 영역으로 상기 발광구조물(110)에서 생성된 빛이 투과되어 방출되지 않도록 제공될 수 있다. 이때, 상기 제1 영역은 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172) 사이의 간격에 대응되는 영역일 수 있다. 또한, 상기 제1 영역은 상기 제3 반사층(163)에 있어서 반도체 소자의 장축 방향으로 배치된 길이에 대응될 수 있다.
또한, 상기 반도체 소자(100)의 장축 방향에 배치된 측면과 이웃하는 상기 제1 본딩패드(171) 또는 상기 제2 본딩패드(172) 사이에 제공된 제2 영역으로 상기 발광구조물(110)에서 생성된 빛이 투과되어 방출될 수 있다.
또한, 상기 반도체 소자(100)의 단축 방향에 배치된 측면과 이웃하는 상기 제1 본딩패드(171) 또는 상기 제2 본딩패드(172) 사이에 제공된 제3 영역으로 상기 발광구조물에서 생성된 빛이 투과되어 방출될 수 있다.
실시 예에 의하면, 상기 제1 반사층(161)의 크기는 상기 제1 본딩패드(171)의 크기에 비하여 수 마이크로 미터 더 크게 제공될 수 있다. 예를 들어, 상기 제1 반사층(161)의 면적은 상기 제1 본딩패드(171)의 면적을 완전히 덮을 수 있을 정도의 크기로 제공될 수 있다. 공정 오차를 고려할 때, 상기 제1 반사층(161)의 한 변의 길이는 상기 제1 본딩패드(171)의 한 변의 길이에 비해 예로서 4 마이크로 미터 내지 10 마이크로 미터 정도 더 크게 제공될 수 있다.
또한, 상기 제2 반사층(162)의 크기는 상기 제2 본딩패드(172)의 크기에 비하여 수 마이크로 미터 더 크게 제공될 수 있다. 예를 들어, 상기 제2 반사층(162)의 면적은 상기 제2 본딩패드(172)의 면적을 완전히 덮을 수 있을 정도의 크기로 제공될 수 있다. 공정 오차를 고려할 때, 상기 제2 반사층(162)의 한 변의 길이는 상기 제2 본딩패드(172)의 한 변의 길이에 비해 예로서 4 마이크로 미터 내지 10 마이크로 미터 정도 더 크게 제공될 수 있다.
실시 예에 의하면, 상기 제1 반사층(161)과 상기 제2 반사층(162)에 의하여, 상기 발광구조물(110)로부터 방출되는 빛이 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)에 입사되지 않고 반사될 수 있게 된다. 이에 따라, 실시 예에 의하면, 상기 발광구조물(110)에서 생성되어 방출되는 빛이 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)에 입사되어 손실되는 것을 최소화할 수 있다.
또한, 실시 예에 따른 반도체 소자(100)에 의하면, 상기 제3 반사층(163)이 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172) 사이에 배치되므로, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172) 사이로 빛이 방출되는 것을 방지할 수 있다.
또한, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172) 사이의 최소 간격은 125 마이크로 미터에 비해 같거나 크게 제공될 수 있다. 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172) 사이의 최소 간격은 상기 반도체 소자(100)가 실장 되는 패키지 몸체의 제1 전극패드와 제2 전극패드 간의 간격을 고려하여 선택될 수 있다.
예로서, 패키지 몸체의 제1 전극패드와 제2 전극패드 간의 최소 간격이 최소 125 마이크로 미터로 제공될 수 있으며, 최대 200 마이크로 미터로 제공될 수 있다. 이때, 공정 오차를 고려하면, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172) 사이의 간격은 예로서 125 마이크로 미터 이상이고 300 마이크로 미터 이하로 제공될 수 있다.
또한, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172) 사이의 간격이 125 마이크로 미터보다 크게 배치되어야, 반도체 소자의 제1 본딩패드(171)와 제2 본딩패드(172) 사이에서 단락이 발생하지 않을 수 있도록 최소 공간이 확보될 수 있고, 광추출효율을 향상시키기 위한 발광 면적을 확보할 수 있어 상기 반도체 소자(100)의 광도(Po)가 증가될 수 있다.
또한, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172) 사이의 간격(d)이 300 마이크로 미터 이하로 제공되어야 상기 반도체 소자 패키지의 제1 전극패드 및 제2 전극패드와 상기 반도체 소자의 제1 본딩패드(171) 및 제2 본딩패드(172)가 충분한 본딩력을 가지며 본딩될 수 있고, 상기 반도체 소자(100)의 전기적 특성이 확보될 수 있다.
상기 제1 본딩패드(171)와 상기 제2 본딩패드(172) 사이의 최소 간격은 광학적 특성을 확보하기 위해 125 마이크로 미터보다 크게 배치되고, 전기적 특성과 본딩력에 의한 신뢰성을 확보하기 위해 300 마이크로 미터보다 작게 배치될 수 있다.
실시 예에서는 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172) 사이의 간격으로서, 125 마이크로 미터 이상 300 마이크로 이하를 예시하였다. 그러나, 이에 한정하지 않고, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172) 사이의 간격은, 반도체 소자 패키지의 전기적 특성 또는 신뢰성을 향상시키기 위해서 125 마이크로 미터보다 작게 배치될 수도 있고, 광학적 특성을 향상시키기 위해서 300 마이크로 미터보다 크게 배치될 수도 있다.
실시 예에 의하면, 상기 제1 반사층(161)과 상기 제2 반사층(162)에 의하여, 상기 발광구조물(110)로부터 방출되는 빛이 상기 제1 전극(141)과 상기 제2 전극(142)에 입사되지 않고 반사될 수 있게 된다. 이에 따라, 실시 예에 의하면, 상기 발광구조물(110)에서 생성되어 방출되는 빛이 상기 제1 전극(141)과 상기 제2 전극(142)에 입사되어 손실되는 것을 최소화할 수 있다.
앞에서 설명된 바와 같이, 실시 예에 따른 반도체 소자(100)는 예를 들어 플립칩 본딩 방식으로 실장되어 반도체 소자 패키지 형태로 제공될 수 있다. 이때, 반도체 소자(100)가 실장되는 패키지 몸체가 수지 등으로 제공되는 경우, 상기 반도체 소자(100)의 하부 영역에서, 상기 반도체 소자(100)로부터 방출되는 단파장의 강한 빛에 의하여 패키지 몸체가 변색되거나 균열이 발생될 수 있다.
그러나, 실시 예에 따른 반도체 소자(100)에 의하면 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)가 배치된 영역 사이로 빛이 방출되는 것을 방지할 수 있으므로, 상기 반도체 소자(100)의 하부 영역에 배치된 패키지 몸체가 변색되거나 균열되는 것을 방지할 수 있다.
실시 예에 의하면, 상기 제1 본딩패드(171), 상기 제2 본딩패드(172), 상기 제3 반사층(163)이 배치된 상기 반도체 소자(100)의 상면의 20% 이상 면적에서 상기 발광구조물(110)에서 생성된 빛이 투과되어 방출될 수 있다.
이에 따라, 실시 예에 의하면, 상기 반도체 소자(100)의 6면 방향으로 방출되는 빛의 양이 많아지게 되므로 광 추출 효율이 향상되고 광도(Po)가 증가될 수 있게 된다. 또한, 상기 반도체 소자(100)의 하면에 근접하게 배치된 패키지 몸체가 변색되거나 균열되는 것을 방지할 수 있게 된다.
또한, 실시 예예 따른 반도체 소자(100)에 의하면, 상기 투광성 전극층(130)에 복수의 컨택홀(C1, C2, C3)가 제공될 수 있다. 상기 투광성 전극층(130)에 제공된 복수의 컨택홀(C1, C2, C3)를 통하여 상기 제2 도전형 반도체층(113)과 상기 반사층(160)이 접착될 수 있다. 상기 반사층(160)이 상기 제2 도전형 반도체층(113)에 직접 접촉될 수 있게 됨으로써, 상기 반사층(160)이 상기 투광성 전극층(130)에 접촉되는 것에 비하여 접착력이 향상될 수 있게 된다.
상기 반사층(160)이 상기 투광성 전극층(130)에만 직접 접촉되는 경우, 상기 반사층(160)과 상기 투광성 전극층(130) 간의 결합력 또는 접착력이 약화될 수도 있다. 예를 들어, 절연층과 금속층이 결합되는 경우, 물질 상호 간의 결합력 또는 접착력이 약화될 수도 있다.
예로서, 상기 반사층(160)과 상기 투광성 전극층(130) 간의 결합력 또는 접착력이 약한 경우, 두 층 간에 박리가 발생될 수 있다. 이와 같이 상기 반사층(160)과 상기 투광성 전극층(130) 사이에 박리가 발생되면 반도체 소자(100)의 특성이 열화될 수 있으며, 또한 반도체 소자(100)의 신뢰성을 확보할 수 없게 된다.
그러나, 실시 예에 의하면, 상기 반사층(160)이 상기 제2 도전형 반도체층(113)에 직접 접촉될 수 있으므로, 상기 반사층(160)과 상기 제2 도전형 반도체층(113) 간의 결합력 및 접착력이 안정적으로 제공될 수 있게 된다.
따라서, 실시 예에 의하면, 상기 반사층(160)과 상기 제2 도전형 반도체층(113) 간의 결합력이 안정적으로 제공될 수 있으므로, 반도체 소자(100)의 특성이 향상될 수 있게 된다. 또한, 상기 반사층(160)과 상기 제2 도전형 반도체층(113) 간의 결합력이 안정적으로 제공될 수 있으므로 반도체 소자(100)의 신뢰성을 향상시킬 수 있게 된다.
한편, 이상에서 설명된 바와 같이, 상기 투광성 전극층(130)에 복수의 컨택홀(C1, C2, C3)가 제공될 수 있다. 상기 활성층(112)으로부터 발광된 빛은 상기 투광성 전극층(130)에 제공된 복수의 컨택홀(C1, C2, C3)를 통해 상기 반사층(160)에 입사되어 반사될 수 있게 된다. 이에 따라, 상기 활성층(112)에서 생성된 빛이 상기 투광성 전극층(130)에 입사되어 손실되는 것을 감소시킬 수 있게되며 광 추출 효율이 향상될 수 있게 된다. 이에 따라, 실시 예에 따른 반도체 소자(100)에 의하면 광도가 향상될 수 있게 된다.
실시 예에 의하면, 상기 제1 컨택홀(C1), 상기 제2 컨택홀(C2), 상기 제3 컨택홀(C3)은 수 마이크로 미터 내지 수십 마이크로 미터의 직경으로 제공될 수 있다. 상기 제1 컨택홀(C1), 상기 제2 컨택홀(C2), 상기 제3 컨택홀(C3)은 예로서 7 마이크로 미터 내지 20 마이크로 미터의 직경으로 제공될 수 있다.
예로서, 실시 예에 의하면, 공정 마진을 고려하여 컨택홀(C1, C2, C3)의 직경이 7 마이크로 미터 이상으로 형성될 수 있다. 또한, 실시 예에 의하면, 낮은 동작 전압에서 안정적으로 구동될 수 있도록, 컨택홀(C1, C2, C3)의 직경은 20 마이크로 미터 이하로 형성될 수 있다.
한편, 이상의 설명에서는 상기 투광성 전극층(130) 위에 상기 반사층(160)이 직접 접촉되어 배치된 반도체 소자(100)를 기준으로 설명되었다. 그러나, 다른 실시 예에 따른 반도체 소자에 의하면, 상기 투광성 전극층(130)과 상기 반사층(160) 사이에 절연층 또는 전극이 더 배치될 수도 있다. 또한, 상기 투광성 전극층(130)과 상기 발광구조물(110) 사이에 전류확산층이 더 배치될 수도 있다.
다음으로, 도 9 및 도 10을 참조하여 본 발명의 실시 예에 따른 반도체 소자의 다른 예를 설명하기로 한다. 도 9 및 도 10을 참조하여 실시 예에 따른 반도체 소자를 설명함에 있어, 이상에서 설명된 내용과 중복되는 사항에 대해서는 설명이 생략될 수 있다.
도 9는 본 발명의 실시 예에 따른 반도체 소자의 다른 예를 나타낸 평면도이고, 도 10은 도 9에 도시된 반도체 소자의 B-B 라인에 따른 단면도이다.
한편, 이해를 돕기 위해, 도 9를 도시함에 있어, 제1 본딩패드(171)와 제2 본딩패드(172) 아래에 배치되지만, 상기 제1 본딩패드(171)에 전기적으로 연결된 제1 전극(141)과 상기 제2 본딩패드(172)에 전기적으로 연결된 제2 전극(142)이 보일 수 있도록 도시되었다.
실시 예에 따른 반도체 소자(100)는, 도 9 및 도 10에 도시된 바와 같이, 기판(105) 위에 배치된 발광구조물(110)을 포함할 수 있다.
상기 발광구조물(110)은 제1 도전형 반도체층(111), 활성층(112), 제2 도전형 반도체층(113)을 포함할 수 있다. 이하에서는 설명의 편의를 위해 상기 제1 도전형 반도체층(111)이 n형 반도체층으로 제공되고 상기 제2 도전형 반도체층(113)이 p형 반도체층으로 제공된 경우를 기준으로 설명하기로 한다.
실시 예에 따른 반도체 소자(100)는, 도 10에 도시된 바와 같이, 투광성 전극층(130)을 포함할 수 있다. 상기 투광성 전극층(130)은 전류 확산을 향상시켜 광출력을 증가시킬 수 있다. 상기 투광성 전극층(130)의 배치 위치 및 형상에 대해서는 실시 예에 따른 반도체 소자 제조방법을 설명하면서 더 살펴 보기로 한다.
예로서, 상기 투광성 전극층(130)은 금속, 금속 산화물, 금속 질화물을 포함하는 그룹 중에서 선택된 적어도 하나를 포함할 수 있다. 상기 투광성 전극층(130)은 투광성의 물질을 포함할 수 있다.
실시 예에 따른 반도체 소자(100)는, 도 9 및 도 10에 도시된 바와 같이, 제1 보호층(150)을 포함할 수 있다.
상기 제1 보호층(150)은 상기 투광성 전극층(130)을 노출시키는 복수의 제1 개구부(h1)를 포함할 수 있다. 상기 복수의 제1 개구부(h1)가 제공된 영역 하부에 상기 투광성 전극층(130)이 배치될 수 있다.
또한, 상기 제1 보호층(150)은 상기 제1 도전형 반도체층(111)을 노출시키는 복수의 제2 개구부(h2)를 포함할 수 있다.
실시 예에 따른 반도체 소자(100)는, 도 9 및 도 10에 도시된 바와 같이, 제1 전극(141)과 제2 전극(142)을 포함할 수 있다.
상기 제1 전극(141)은 상기 제1 도전형 반도체층(111)에 전기적으로 연결될 수 있다. 상기 제1 전극(141)은 상기 제1 도전형 반도체층(111) 위에 배치될 수 있다. 예로서, 실시 예에 따른 반도체 소자(100)에 의하면, 상기 제1 전극(141)은 상기 제2 도전형 반도체층(113)의 일부와 상기 활성층(112)의 일부가 제거되어 노출된 제1 도전형 반도체층(111)의 상면에 배치될 수 있다.
상기 제1 전극(141)은 상기 제1 보호층(150)에 제공된 제2 개구부(h2)를 통하여 상기 제1 도전형 반도체층(111)의 상면에 전기적으로 연결될 수 있다. 예로서, 상기 제1 전극(141)은, 도 9 및 도 10에 도시된 바와 같이, 복수의 N 영역에서 상기 제1 도전형 반도체층(111)의 상면에 직접 접촉될 수 있다.
상기 제2 전극(142)은 상기 제2 도전형 반도체층(113)에 전기적으로 연결될 수 있다. 상기 제2 전극(142)은 상기 제2 도전형 반도체층(113) 위에 배치될 수 있다. 실시 예에 의하면, 상기 제2 전극(142)과 상기 제2 도전형 반도체층(113) 사이에 상기 투광성 전극층(130)이 배치될 수 있다.
상기 제2 전극(142)은 상기 제1 보호층(150)에 제공된 제1 개구부(h1)를 통하여 상기 제2 도전형 반도체층(113)의 상면에 전기적으로 연결될 수 있다. 예로서, 상기 제2 전극(142)은, 도 9 및 도 10에 도시된 바와 같이, 복수의 P 영역에서 상기 제2 도전형 반도체층(113)에 전기적으로 연결될 수 있다.
상기 제2 전극(142)은, 도 9 및 도 10에 도시된 바와 같이, 복수의 P 영역에서 상기 제1 보호층(150)에 제공된 복수의 제1 개구부(h1)를 통하여 상기 투광성 전극층(130)의 상면에 직접 접촉될 수 있다.
실시 예에 의하면, 도 9 및 도 10에 도시된 바와 같이, 상기 제1 전극(141)과 상기 제2 전극(142)은 서로 이격되어 배치될 수 있다.
상기 제1 전극(141)은 예로서 복수의 라인 형상으로 제공될 수 있다. 또한, 상기 제2 전극(142)은 예로서 복수의 라인 형상으로 제공될 수 있다. 상기 제1 전극(141)은 이웃된 복수의 제2 전극(142) 사이에 배치될 수 있다. 상기 제2 전극(142)은 이웃된 복수의 제1 전극(141) 사이에 배치될 수 있다.
또한, 실시 예에 따른 반도체 소자(100)는, 도 9 및 도 10에 도시된 바와 같이, 제2 보호층(155)을 포함할 수 있다. 상기 제2 보호층(155)은 상기 제1 전극(141)과 상기 제2 전극(142) 위에 배치될 수 있다. 상기 제2 보호층(155)은 상기 제1 보호층(150) 위에 배치될 수 있다.
상기 제2 보호층(155)은 상기 제1 전극(141)의 상면을 노출시키는 제4 개구부(h4)를 포함할 수 있다. 상기 제2 보호층(155)은 상기 제1 전극(141)의 복수의 NB 영역을 노출시키는 복수의 제4 개구부(h4)를 포함할 수 있다.
상기 제2 보호층(155)은 상기 제2 전극(142)의 상면을 노출시키는 제3 개구부(h3)를 포함할 수 있다. 상기 제2 보호층(155)은 상기 제2 전극(142)의 복수의 PB 영역을 노출시키는 복수의 제3 개구부(h3)를 포함할 수 있다.
또한, 실시 예에 따른 반도체 소자(100)는, 도 9 및 도 10에 도시된 바와 같이, 반사층(160)을 포함할 수 있다. 상기 반사층(160)은 제1 반사층(161), 제2 반사층(162), 제3 반사층(163)을 포함할 수 있다. 상기 반사층(160)은 상기 제2 보호층(155) 위에 배치될 수 있다. 상기 반사층(160)은 상기 제1 전극(141)과 상기 제2 전극(142) 위에 배치될 수 있다.
상기 제1 반사층(161)은 상기 제1 전극(141)과 상기 제2 전극(142) 위에 배치될 수 있다. 상기 제1 반사층(161)은 상기 제1 전극(141)의 상면을 노출시키는 제6 개구부(h6)를 포함할 수 있다. 상기 제1 반사층(161)은 상기 제1 전극(141)의 복수의 NB 영역을 노출시키는 복수의 제6 개구부(h6)를 포함할 수 있다. 상기 제1 반사층(161)은 상기 제2 보호층(155)의 상기 제4 개구부(h4)가 형성된 영역에 대응되어 제공된 제6 개구부(h6)를 포함할 수 있다.
상기 제2 반사층(162)은 상기 제1 전극(141)과 상기 제2 전극(142) 위에 배치될 수 있다. 상기 제2 반사층(162)은 상기 제1 반사층(161)과 이격되어 배치될 수 있다. 상기 제2 반사층(162)은 상기 제2 전극(142)의 상면을 노출시키는 제5 개구부(h5)를 포함할 수 있다. 상기 제2 반사층(162)은 상기 제2 전극(142)의 복수의 PB 영역을 노출시키는 복수의 제5 개구부(h5)를 포함할 수 있다. 상기 제2 반사층(162)은 상기 제2 보호층(155)의 상기 제3 개구부(h3)가 형성된 영역에 대응되어 제공된 제5 개구부(h5)를 포함할 수 있다.
또한, 상기 제3 반사층(163)은 상기 제1 전극(141)과 상기 제2 전극(142) 위에 배치될 수 있다. 상기 제3 반사층(163)은 상기 제1 반사층(161)과 상기 제2 반사층(162) 사이에 배치될 수 있다. 예로서, 상기 제3 반사층(163)은 상기 제1 반사층(161)과 연결될 수 있다. 또한, 상기 제3 반사층(163)은 상기 제2 반사층(162)과 연결될 수 있다. 상기 제3 반사층(163)은 상기 제1 반사층(161)과 상기 제2 반사층(162)에 물리적으로 직접 접촉되어 배치될 수 있다.
실시 예에 따른 상기 반사층(160)은 상기 투광성 전극층(130)에 제공된 복수의 컨택홀(C1, C2, C3)을 통하여 상기 제2 도전형 반도체층(113)에 접촉될 수 있다. 상기 반사층(160)은 상기 투광성 전극층(130)에 제공된 복수의 컨택홀(C1, C2, C3)을 통하여 상기 제2 도전형 반도체층(113)의 상면에 물리적으로 접촉될 수 있다.
실시 예에 따른 투광성 전극층(130)의 형상 및 상기 반사층(160)의 형상은 실시 예에 따른 반도체 소자 제조방법을 설명하면서 더 살펴 보기로 한다.
실시 예에 의하면, 상기 제1 반사층(161)은 상기 제1 전극(141)의 측면 및 상면의 일부에 상기 제1 전극(141)의 상면을 노출하며 배치될 수 있다. 상기 제2 반사층(162)은 상기 제2 전극(142)의 측면 및 상면의 일부에 상기 제2 전극(142)의 상면을 노출하며 배치될 수 있다.
이에 따라, 상기 제1 반사층(161)과 상기 제2 반사층(162)은 상기 발광구조물(110)의 활성층(112)에서 발광되는 빛을 반사시켜 제1 본딩패드(161)와 제2 본딩패드(162)에서 광 흡수가 발생되는 것을 최소화하여 광도(Po)를 향상시킬 수 있다.
예를 들어, 상기 제1 반사층(161)과 상기 제2 반사층(162)은 절연성 재료로 이루어지되, 상기 활성층(114)에서 방출된 빛의 반사를 위하여 반사율이 높은 재료, 예를 들면 DBR 구조를 이룰 수 있다. 상기 제3 반사층(163)도 DBR 구조로 제공될 수 있다.
실시 예에 따른 반도체 소자(100)는, 도 9 및 도 10에 도시된 바와 같이, 상기 제1 반사층(161) 위에 배치된 제1 본딩패드(171)를 포함할 수 있다. 또한, 실시 예에 따른 반도체 소자(100)는 상기 제2 반사층(162) 위에 배치된 제2 본딩패드(172)를 포함할 수 있다. 상기 제2 본딩패드(172)는 상기 제1 본딩패드(171)와 이격되어 배치될 수 있다.
상기 제1 본딩패드(171)는 복수의 NB 영역에서 상기 제1 반사층(161)에 제공된 상기 제6 개구부(h6)를 통하여 상기 제1 전극(141)의 상면에 접촉될 수 있다. 상기 제2 본딩패드(172)는 복수의 PB 영역에서 상기 제2 반사층(162)에 제공된 상기 제5 개구부(h5)를 통하여 상기 제2 전극(142)의 상면에 접촉될 수 있다.
이와 같이 실시 예에 따른 반도체 소자(100)에 의하면, 상기 제1 본딩패드(171)와 상기 제1 전극(141)이 복수의 영역에서 접촉될 수 있다. 또한, 상기 제2 본딩패드(172)와 상기 제2 전극(142)이 복수의 영역에서 접촉될 수 있다. 이에 따라, 실시 예에 의하면, 복수의 영역을 통해 전원이 공급될 수 있으므로, 접촉 면적 증가 및 접촉 영역의 분산에 따라 전류 분산 효과가 발생되고 동작전압이 감소될 수 있는 장점이 있다.
실시 예에 따른 반도체 소자는 플립칩 본딩 방식으로 외부 전원에 연결될 수 있다. 예로서, 반도체 소자 패키지를 제조함에 있어, 상기 제1 본딩패드(171)의 상면과 상기 제2 전극패드(172)의 상면이 서브 마운트, 리드 프레임, 또는 회로기판 등에 부착되도록 배치될 수 있다.
실시 예에 따른 반도체 소자가 플립칩 본딩 방식으로 실장되어 반도체 소자 패키지로 구현되는 경우, 상기 발광구조물(110)에서 제공되는 빛은 상기 기판(105)을 통하여 방출될 수 있다. 상기 발광구조물(110)에서 방출되는 빛은 상기 제1 반사층(161)과 상기 제2 반사층(162)에서 반사되어 상기 기판(105) 방향으로 방출될 수 있다.
또한, 상기 발광구조물(110)에서 방출되는 빛은 상기 발광구조물(110)의 측면 방향으로도 방출될 수 있다. 또한, 상기 발광구조물(110)에서 방출되는 빛은, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)가 배치된 면 중에서, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)가 제공되지 않은 영역을 통하여 외부로 방출될 수 있다.
구체적으로, 상기 발광구조물(110)에서 방출되는 빛은, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)가 배치된 면 중에서, 상기 제1 반사층(161), 상기 제2 반사층(162), 상기 제3 반사층(163)이 제공되지 않은 영역을 통하여 외부로 방출될 수 있다.
이에 따라, 실시 예에 따른 반도체 소자(100)는 상기 발광구조물(110)을 둘러싼 6면 방향으로 빛을 방출할 수 있게 되며, 광도를 현저하게 향상시킬 수 있다.
또한, 실시 예에 따른 반도체 소자 및 반도체 소자 패키지에 의하면, 넓은 면적을 갖는 상기 제1 본딩패드(171)와 상기 제2 전극패드(172)가 전원을 제공하는 회로기판에 직접 본딩될 수 있으므로 플립칩 본딩 공정이 쉽고 안정적으로 진행될 수 있다.
한편, 실시 예에 따른 반도체 소자에 의하면, 반도체 소자(100)의 상부 방향에서 보았을 때, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)의 면적의 합은, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)가 배치된 상기 반도체 소자(100)의 상면 전체 면적의 60%에 비해 같거나 작게 제공될 수 있다.
예로서, 상기 반도체 소자(100)의 상면 전체 면적은 상기 발광구조물(110)의 제1 도전형 반도체층(111)의 하면의 가로 길이 및 세로 길이에 의하여 정의되는 면적에 대응될 수 있다. 또한, 상기 반도체 소자(100)의 상면 전체 면적은 상기 기판(105)의 상면 또는 하면의 면적에 대응될 수 있다.
이와 같이, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)의 면적의 합이 상기 반도체 소자(100)의 전체 면적의 60%에 비해 같거나 작게 제공되도록 함으로써, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)가 배치된 면으로 방출되는 빛의 양이 증가될 수 있게 된다. 이에 따라, 실시 예에 의하면, 상기 반도체 소자(100)의 6면 방향으로 방출되는 빛의 양이 많아지게 되므로 광 추출 효율이 향상되고 광도(Po)가 증가될 수 있게 된다.
또한, 상기 반도체 소자의 상부 방향에서 보았을 때, 상기 제1 본딩패드(171)의 면적과 상기 제2 본딩패드(172)의 면적의 합은 상기 반도체 소자(100)의 전체 면적의 30%에 비해 같거나 크게 제공될 수 있다.
이와 같이, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)의 면적의 합이 상기 반도체 소자(100)의 전체 면적의 30%에 비해 같거나 크게 제공되도록 함으로써, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)를 통하여 안정적인 실장이 수행될 수 있게 된다.
실시 예에 따른 반도체 소자(100)는, 광 추출 효율 및 본딩의 안정성 확보를 고려하여, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)의 면적의 합이 상기 반도체 소자(100)의 전체 면적의 30% 이상이고 60% 이하로 선택될 수 있다.
즉, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)의 면적의 합이 상기 반도체 소자(100)의 전체 면적의 30% 이상 내지 100% 이하인 경우, 상기 반도체 소자(100)의 전기적 특성을 확보하고, 반도체 소자 패키지에 실장되는 본딩력을 확보하여 안정적인 실장이 수행될 수 있다.
또한, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)의 면적의 합이 상기 반도체 소자(100)의 전체 면적의 0% 초과 내지 60% 이하인 경우, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)가 배치된 면으로 방출되는 광량이 증가하여 상기 반도체 소자(100)의 광추출 효율이 향상되고, 광도(Po)가 증가될 수 있다.
실시 예에서는 상기 반도체 소자(100)의 전기적 특성과 반도체 소자 패키지에 실장되는 본딩력을 확보하고, 광도를 증가시키기 위해, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)의 면적의 합이 상기 반도체 소자(100)의 전체 면적의 30% 이상 내지 60% 이하로 선택하였다.
또한, 다른 실시 예에 의하면, 이에 한정하지 않고, 상기 반도체 소자(100)의 전기적 특성과 본딩력을 확보하기 위해서는 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)의 면적의 합이 60% 초과 내지 100% 이하로 구성될 수 있고, 광도를 증가시키기 위해서는 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)의 면적의 합이 0% 초과 30% 미만으로 선택하여 구성할 수 있다.
또한, 실시 예에 따른 반도체 소자(100)에 의하면, 상기 제3 반사층(163)이 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172) 사이에 배치될 수 있다. 예로서, 상기 제3 반사층(163)의 상기 반도체 소자(100)의 장축 방향에 따른 길이는 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172) 사이의 간격에 대응되어 배치될 수 있다. 또한, 상기 제3 반사층(163)의 면적은 예로서 상기 반도체 소자(100)의 상면 전체의 10% 이상이고 25% 이하로 제공될 수 있다.
상기 제3 반사층(163)의 면적이 상기 반도체 소자(100)의 상면 전체의 10% 이상일 때, 상기 반도체 소자의 하부에 배치되는 패키지 몸체가 변색되거나 균열의 발생을 방지할 수 있고, 25% 이하일 경우 상기 반도체 소자의 6면으로 발광하도록 하는 광추출효율을 확보하기에 유리하다.
또한, 다른 실시 예에서는 이에 한정하지 않고 상기 광추출효율을 더 크게 확보하기 위해 상기 제3 반사층(163)의 면적을 상기 반도체 소자(100)의 상면 전체의 0% 초과 내지 10% 미만으로 배치할 수 있고, 상기 패키지 몸체에 변색 또는 균열의 발생을 방지하기 위해 상기 제3 반사층(163)의 면적을 상기 반도체 소자(100)의 상면 전체의 25% 초과 내지 100% 미만으로 배치할 수 있다.
이와 같이 실시 예에 따른 반도체 소자(100)에 의하면, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172) 사이에 제공된 제1 영역으로 상기 발광구조물(110)에서 생성된 빛이 투과되어 방출되지 않도록 제공될 수 있다. 이때, 상기 제1 영역은 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172) 사이의 간격에 대응되는 영역일 수 있다. 또한, 상기 제1 영역은 상기 제3 반사층(163)에 있어서 반도체 소자의 장축 방향으로 배치된 길이에 대응될 수 있다.
또한, 상기 반도체 소자(100)의 장축 방향에 배치된 측면과 이웃하는 상기 제1 본딩패드(171) 또는 상기 제2 본딩패드(172) 사이에 제공된 제2 영역으로 상기 발광구조물(110)에서 생성된 빛이 투과되어 방출될 수 있다.
또한, 상기 반도체 소자(100)의 단축 방향에 배치된 측면과 이웃하는 상기 제1 본딩패드(171) 또는 상기 제2 본딩패드(172) 사이에 제공된 제3 영역으로 상기 발광구조물에서 생성된 빛이 투과되어 방출될 수 있다.
실시 예에 의하면, 상기 제1 반사층(161)의 크기는 상기 제1 본딩패드(171)의 크기에 비하여 수 마이크로 미터 더 크게 제공될 수 있다. 예를 들어, 상기 제1 반사층(161)의 면적은 상기 제1 본딩패드(171)의 면적을 완전히 덮을 수 있을 정도의 크기로 제공될 수 있다. 공정 오차를 고려할 때, 상기 제1 반사층(161)의 한 변의 길이는 상기 제1 본딩패드(171)의 한 변의 길이에 비해 예로서 4 마이크로 미터 내지 10 마이크로 미터 정도 더 크게 제공될 수 있다.
또한, 상기 제2 반사층(162)의 크기는 상기 제2 본딩패드(172)의 크기에 비하여 수 마이크로 미터 더 크게 제공될 수 있다. 예를 들어, 상기 제2 반사층(162)의 면적은 상기 제2 본딩패드(172)의 면적을 완전히 덮을 수 있을 정도의 크기로 제공될 수 있다. 공정 오차를 고려할 때, 상기 제2 반사층(162)의 한 변의 길이는 상기 제2 본딩패드(172)의 한 변의 길이에 비해 예로서 4 마이크로 미터 내지 10 마이크로 미터 정도 더 크게 제공될 수 있다.
실시 예에 의하면, 상기 제1 반사층(161)과 상기 제2 반사층(162)에 의하여, 상기 발광구조물(110)로부터 방출되는 빛이 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)에 입사되지 않고 반사될 수 있게 된다. 이에 따라, 실시 예에 의하면, 상기 발광구조물(110)에서 생성되어 방출되는 빛이 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)에 입사되어 손실되는 것을 최소화할 수 있다.
또한, 실시 예에 따른 반도체 소자(100)에 의하면, 상기 제3 반사층(163)이 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172) 사이에 배치되므로, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172) 사이로 빛이 방출되는 것을 방지할 수 있다.
또한, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172) 사이의 최소 간격은 125 마이크로 미터에 비해 같거나 크게 제공될 수 있다. 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172) 사이의 최소 간격은 상기 반도체 소자(100)가 실장 되는 패키지 몸체의 제1 전극패드와 제2 전극패드 간의 간격을 고려하여 선택될 수 있다.
예로서, 패키지 몸체의 제1 전극패드와 제2 전극패드 간의 최소 간격이 최소 125 마이크로 미터로 제공될 수 있으며, 최대 200 마이크로 미터로 제공될 수 있다. 이때, 공정 오차를 고려하면, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172) 사이의 간격은 예로서 125 마이크로 미터 이상이고 300 마이크로 미터 이하로 제공될 수 있다.
또한, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172) 사이의 간격이 125 마이크로 미터보다 크게 배치되어야, 반도체 소자의 제1 본딩패드(171)와 제2 본딩패드(172) 사이에서 단락이 발생하지 않을 수 있도록 최소 공간이 확보될 수 있고, 광추출효율을 향상시키기 위한 발광 면적을 확보할 수 있어 상기 반도체 소자(100)의 광도(Po)가 증가될 수 있다.
또한, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172) 사이의 간격이 300 마이크로 미터 이하로 제공되어야 상기 반도체 소자 패키지의 제1 전극패드 및 제2 전극패드와 상기 반도체 소자의 제1 본딩패드(171) 및 제2 본딩패드(172)가 충분한 본딩력을 가지며 본딩될 수 있고, 상기 반도체 소자(100)의 전기적 특성이 확보될 수 있다.
상기 제1 본딩패드(171)와 상기 제2 본딩패드(172) 사이의 최소 간격은 광학적 특성을 확보하기 위해 125 마이크로 미터보다 크게 배치되고, 전기적 특성과 본딩력에 의한 신뢰성을 확보하기 위해 300 마이크로 미터보다 작게 배치될 수 있다.
실시 예에서는 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172) 사이의 간격으로서, 125 마이크로 미터 이상 300 마이크로 이하를 예시하였다. 그러나, 이에 한정하지 않고, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172) 사이의 간격은, 반도체 소자 패키지의 전기적 특성 또는 신뢰성을 향상시키기 위해서 125 마이크로 미터보다 작게 배치될 수도 있고, 광학적 특성을 향상시키기 위해서 300 마이크로 미터보다 크게 배치될 수도 있다.
앞에서 설명된 바와 같이, 실시 예에 따른 반도체 소자(100)는 예를 들어 플립칩 본딩 방식으로 실장되어 반도체 소자 패키지 형태로 제공될 수 있다. 이때, 반도체 소자(100)가 실장되는 패키지 몸체가 수지 등으로 제공되는 경우, 상기 반도체 소자(100)의 하부 영역에서, 상기 반도체 소자(100)로부터 방출되는 단파장의 강한 빛에 의하여 패키지 몸체가 변색되거나 균열이 발생될 수 있다.
그러나, 실시 예에 따른 반도체 소자(100)에 의하면 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)가 배치된 영역 사이로 빛이 방출되는 것을 방지할 수 있으므로, 상기 반도체 소자(100)의 하부 영역에 배치된 패키지 몸체가 변색되거나 균열되는 것을 방지할 수 있다.
실시 예에 의하면, 상기 제1 본딩패드(171), 상기 제2 본딩패드(172), 상기 제3 반사층(163)이 배치된 상기 반도체 소자(100)의 상면의 20% 이상 면적에서 상기 발광구조물(110)에서 생성된 빛이 투과되어 방출될 수 있다.
이에 따라, 실시 예에 의하면, 상기 반도체 소자(100)의 6면 방향으로 방출되는 빛의 양이 많아지게 되므로 광 추출 효율이 향상되고 광도(Po)가 증가될 수 있게 된다. 또한, 상기 반도체 소자(100)의 하면에 근접하게 배치된 패키지 몸체가 변색되거나 균열되는 것을 방지할 수 있게 된다.
또한, 실시 예예 따른 반도체 소자(100)에 의하면, 상기 투광성 전극층(130)에 복수의 컨택홀이 제공될 수 있다. 상기 투광성 전극층(130)에 제공된 복수의 컨택홀을 통하여 상기 제2 도전형 반도체층(113)과 상기 반사층(160)이 접착될 수 있다.
실시 예에 의하면, 상기 반사층(160)이 상기 제2 도전형 반도체층(113)에 직접 접촉될 수 있으므로, 상기 반사층(160)과 상기 제2 도전형 반도체층(113) 간의 결합력 및 접착력이 안정적으로 제공될 수 있게 된다. 이에 따라, 상기 반사층(160)이 상기 투광성 전극층(130)으로부터 박리되는 것을 방지할 수 있게 된다.
실시 예에 의하면, 상기 반사층(160)과 상기 제2 도전형 반도체층(113) 간의 결합력이 안정적으로 제공될 수 있으므로, 반도체 소자(100)의 특성이 향상될 수 있게 된다. 또한, 상기 반사층(160)과 상기 제2 도전형 반도체층(113) 간의 결합력이 안정적으로 제공될 수 있으므로 반도체 소자(100)의 신뢰성을 향상시킬 수 있게 된다.
한편, 이상에서 설명된 바와 같이, 상기 투광성 전극층(130)에 복수의 컨택홀이 제공될 수 있다. 상기 활성층(112)으로부터 발광된 빛은 상기 투광성 전극층(130)에 제공된 복수의 컨택홀을 통해 상기 반사층(160)에 입사되어 반사될 수 있게 된다. 이에 따라, 상기 활성층(112)에서 생성된 빛이 상기 투광성 전극층(130)에 입사되어 손실되는 것을 감소시킬 수 있게되며 광 추출 효율이 향상될 수 있게 된다. 이에 따라, 실시 예에 따른 반도체 소자(100)에 의하면 광도가 향상될 수 있게 된다.
그러면, 첨부된 도면을 참조하여 실시 예에 따른 반도체 소자 제조방법을 설명하기로 한다. 실시 예에 따른 반도체 소자 제조방법을 설명함에 있어, 도 1 내지 도 10을 참조하여 설명된 내용과 중복되는 사항에 대해서는 설명이 생략될 수 있다.
먼저, 실시 예에 따른 반도체 소자 제조방법에 의하면, 도 11a 및 도 11b에 도시된 바와 같이, 기판(105) 위에 발광구조물(110)이 형성될 수 있다. 도 11a는 실시 예에 따른 반도체 소자 제조방법에 따라 형성된 발광구조물(110)의 형상을 나타낸 평면도이고, 도 11b는 도 11a에 도시된 반도체 소자의 B-B 선에 따른 공정 단면도를 나타낸 것이다.
실시 예에 의하면, 상기 기판(105) 위에 발광구조물(110)이 형성될 수 있다. 예로서, 상기 기판(105) 위에 제1 도전형 반도체층(111), 활성층(112), 제2 도전형 반도체층(113)이 형성될 수 있다.
실시 예에 의하면, 메사 식각 공정을 통하여 상기 제1 도전형 반도체층(111)의 일부 영역이 노출되도록 형성될 수 있다. 상기 발광구조물(110)은 메사 식각에 의하여 상기 제1 도전형 반도체층(111)을 노출시키는 복수의 메사 개구부(M)를 포함할 수 있다.
예로서, 상기 메사 개구부(M)는 복수의 원 형상으로 제공될 수 있다. 또한, 상기 메사 개구부(M)는 리세스로 지칭될 수도 있다. 상기 메사 개구부(M)는 복수의 원 형상뿐만 아니라, 타원 형상 또는 다각형 형상 등으로 다양하게 변형되어 제공될 수도 있다.
다음으로, 도 12a 및 도 12b에 도시된 바와 같이, 투광성 전극층(130)이 형성될 수 있다. 도 12a는 실시 예에 따른 반도체 소자 제조방법에 따라 형성된 투광성 전극층(130)의 형상을 나타낸 평면도이고, 도 12b는 도 12a에 도시된 반도체 소자의 B-B 선에 따른 공정 단면도를 나타낸 것이다.
실시 예에 의하면, 상기 제2 도전형 반도체층(113) 위에 상기 투광성 전극층(130)이 형성될 수 있다.
상기 투광성 전극층(130)은 상기 메사 개구부(M)에 대응되는 영역에 제공된 복수의 개구부(M1)를 포함할 수 있다. 예로서, 상기 개구부(M1)는 복수의 원 형상으로 제공될 수 있다. 상기 개구부(M1)는 복수의 원 형상뿐만 아니라, 타원 형상 또는 다각형 형상 등으로 다양하게 변형되어 제공될 수도 있다.
상기 투광성 전극층(130)은 제1 영역(R1), 제2 영역(R2), 제3 영역(R3)을 포함할 수 있다. 상기 제1 영역(R1)과 상기 제2 영역(R2)은 서로 이격되어 배치될 수 있다. 또한, 상기 제3 영역(R3)은 상기 제1 영역(R1)과 상기 제2 영역(R2) 사이에 배치될 수 있다.
상기 제1 영역(R1)은 상기 발광구조물(110)의 메사 개구부(M)에 대응되는 영역에 제공된 복수의 개구부(M1)를 포함할 수 있다. 또한, 상기 제1 영역(R1)은 복수의 제1 컨택홀(C1)을 포함할 수 있다. 예로서, 상기 제1 컨택홀(C1)은 상기 개구부(M1) 주변에 복수로 제공될 수 있다.
상기 제2 영역(R2)은 상기 발광구조물(110)의 메사 개구부(M)에 대응되는 영역에 제공된 복수의 개구부(M1)를 포함할 수 있다. 또한, 상기 제2 영역(R2)은 복수의 제2 컨택홀(C2)을 포함할 수 있다. 예로서, 상기 제2 컨택홀(C2)은 상기 개구부(M1) 주변에 복수로 제공될 수 있다.
상기 제3 영역(R3)은 상기 발광구조물(110)의 메사 개구부(M)에 대응되는 영역에 제공된 복수의 개구부(M1)를 포함할 수 있다. 또한, 상기 제1 영역(R1)은 복수의 제1 컨택홀(C1)을 포함할 수 있다. 예로서, 상기 제1 컨택홀(C1)은 상기 개구부(M1) 주변에 복수로 제공될 수 있다.
실시 예에 의하면, 상기 제1 컨택홀(C1), 상기 제2 컨택홀(C2), 상기 제3 컨택홀(C3)은 수 마이크로 미터 내지 수십 마이크로 미터의 직경으로 제공될 수 있다. 상기 제1 컨택홀(C1), 상기 제2 컨택홀(C2), 상기 제3 컨택홀(C3)은 예로서 7 마이크로 미터 내지 20 마이크로 미터의 직경으로 제공될 수 있다.
실시 예에 의하면, 상기 제1 컨택홀(C1), 상기 제2 컨택홀(C2), 상기 제3 컨택홀(C3)에 의하여 상기 투광성 전극층(130) 아래에 배치된 상기 제2 도전형 반도체층(113)이 노출될 수 있다.
상기 개구부(M1), 상기 제1 컨택홀(C1), 상기 제2 컨택홀(C2), 상기 제3 컨택홀(C3)의 기능에 대해서는 뒤에서 후속 공정을 설명하면서 더 살펴보기로 한다.
다음으로, 도 13a 및 도 13b에 도시된 바와 같이, 제1 보호층(150)이 형성될 수 있다. 도 13a는 실시 예에 따른 반도체 소자 제조방법에 따라 형성된 제1 보호층(150)의 형상을 나타낸 평면도이고, 도 13b는 도 13a에 도시된 반도체 소자의 B-B 선에 따른 공정 단면도를 나타낸 것이다.
상기 제1 보호층(150)은 복수의 개구부를 포함할 수 있다. 예로서, 상기 제1 보호층(150)은 복수의 제1 개구부(h1)를 포함할 수 있다. 상기 복수의 제1 개구부(h1)를 통해 상기 투광성 전극층(130)이 노출될 수 있다. 또한, 상기 제1 보호층(150)은 복수의 제2 개구부(h2)를 포함할 수 있다. 상기 복수의 제2 개구부(h2)를 통해 상기 제1 도전형 반도체층(111)의 상면이 노출될 수 있다. 상기 복수의 제2 개구부(h2)는 상기 복수의 메사 개구부(M)가 형성된 영역에 대응되어 제공될 수 있다.
상기 제1 보호층(150)은 제1 영역(S1), 제2 영역(S2), 제3 영역(S3)을 포함할 수 있다. 상기 제1 영역(S1)과 상기 제2 영역(S2)은 서로 이격되어 배치될 수 있다. 또한, 상기 제3 영역(S3)은 상기 제1 영역(S1)과 상기 제2 영역(S2) 사이에 배치될 수 있다.
상기 제1 영역(S1)은 상기 투광성 전극층(130)의 상면을 노출시키는 복수의 제1 개구부(h1)를 포함할 수 있다. 상기 제1 영역(S1)은 상기 발광구조물(110)의 메사 개구부(M)에 대응되는 영역에 제공된 복수의 제2 개구부(h2)를 포함할 수 있다. 또한, 상기 제1 영역(S1)은 복수의 제4 컨택홀(C4)을 포함할 수 있다.
예로서, 상기 제4 컨택홀(C4)은 상기 제2 개구부(h2) 주변에 복수로 제공될 수 있다. 또한, 상기 제4 컨택홀(C4)은 상기 제1 개구부(h1) 주변에 복수로 제공될 수 있다. 상기 복수의 제4 컨택홀(C4)은 상기 투광성 전극층(130)의 상기 복수의 제1 컨택홀(C1)이 형성된 영역에 제공될 수 있다. 상기 복수의 제4 컨택홀(C4)과 상기 복수의 제1 컨택홀(C1)은 수직 방향으로 중첩되어 제공될 수 있다.
상기 제2 영역(S2)은 상기 투광성 전극층(130)의 상면을 노출시키는 복수의 제1 개구부(h1)을 포함할 수 있다. 상기 제2 영역(S2)은 상기 발광구조물(110)의 메사 개구부(M)에 대응되는 영역에 제공된 복수의 제2 개구부(h2)를 포함할 수 있다. 또한, 상기 제2 영역(S2)은 복수의 제5 컨택홀(C5)을 포함할 수 있다.
예로서, 상기 제5 컨택홀(C5)은 상기 제2 개구부(h2) 주변에 복수로 제공될 수 있다. 또한, 상기 제5 컨택홀(C5)은 상기 제1 개구부(h1) 주변에 복수로 제공될 수 있다. 상기 복수의 제5 컨택홀(C5)은 상기 투광성 전극층(130)의 상기 복수의 제2 컨택홀(C2)이 형성된 영역에 제공될 수 있다. 상기 복수의 제5 컨택홀(C5)과 상기 복수의 제2 컨택홀(C2)은 수직 방향으로 중첩되어 제공될 수 있다.
상기 제3 영역(S3)은 상기 투광성 전극층(130)의 상면을 노출시키는 복수의 제1 개구부(h1)를 포함할 수 있다. 상기 제3 영역(S3)은 상기 발광구조물(110)의 메사 개구부(M)에 대응되는 영역에 제공된 복수의 제2 개구부(h2)를 포함할 수 있다. 또한, 상기 제3 영역(S3)은 복수의 제6 컨택홀(C6)을 포함할 수 있다.
예로서, 상기 제6 컨택홀(C6)은 상기 제2 개구부(h2) 주변에 복수로 제공될 수 있다. 또한, 상기 제6 컨택홀(C6)은 상기 제1 개구부(h1) 주변에 복수로 제공될 수 있다. 상기 복수의 제6 컨택홀(C6)은 상기 투광성 전극층(130)의 상기 복수의 제3 컨택홀(C3)이 형성된 영역에 제공될 수 있다. 상기 복수의 제6 컨택홀(C6)과 상기 복수의 제3 컨택홀(C3)은 수직 방향으로 중첩되어 제공될 수 있다.
이어서, 도 14a 및 도 14b에 도시된 바와 같이, 제1 전극(141)과 제2 전극(142)이 형성될 수 있다. 도 14a는 실시 예에 따른 반도체 소자 제조방법에 따라 형성된 제1 전극(141)과 제2 전극(142)의 형상을 나타낸 평면도이고, 도 14b는 도 14a에 도시된 반도체 소자의 B-B 선에 따른 공정 단면도를 나타낸 것이다.
실시 예에 의하면, 상기 제1 전극(141)과 상기 제2 전극(142)은 서로 이격되어 배치될 수 있다.
상기 제1 전극(141)은 상기 제1 도전형 반도체층(111)에 전기적으로 연결될 수 있다. 상기 제1 전극(141)은 상기 제1 도전형 반도체층(111) 위에 배치될 수 있다. 예로서, 실시 예에 따른 반도체 소자(100)에 의하면, 상기 제1 전극(141)은 상기 제2 도전형 반도체층(113)의 일부와 상기 활성층(112)의 일부가 제거되어 노출된 제1 도전형 반도체층(111)의 상면에 배치될 수 있다.
상기 제1 전극(141)은 예를 들어 선 형상으로 형성될 수 있다. 또한, 상기 제1 전극(141)은 선 형상의 다른 영역에 비해 상대적으로 면적이 넓은 N 영역을 포함할 수 있다. 상기 제1 전극(141)의 N 영역은 추후 형성될 제1 본딩패드(171)와 전기적으로 연결될 수 있다.
상기 제1 전극(141)은 상기 제1 보호층(150)에 제공된 제2 개구부(h2)를 통하여 상기 제1 도전형 반도체층(111)의 상면에 전기적으로 연결될 수 있다. 예로서, 상기 제1 전극(141)은, 복수의 N 영역에서 상기 제1 도전형 반도체층(111)의 상면에 직접 접촉될 수 있다.
상기 제2 전극(142)은 상기 제2 도전형 반도체층(113)에 전기적으로 연결될 수 있다. 상기 제2 전극(142)은 상기 제2 도전형 반도체층(113) 위에 배치될 수 있다. 실시 예에 의하면, 상기 제2 전극(142)과 상기 제2 도전형 반도체층(113) 사이에 상기 투광성 전극층(130)이 배치될 수 있다.
상기 제2 전극(142)은 예를 들어 선 형상으로 형성될 수 있다. 또한, 상기 제2 전극(142)은 선 형상의 다른 영역에 비해 상대적으로 면적이 넓은 P 영역을 포함할 수 있다. 상기 제2 전극(142)의 P 영역은 추후 형성될 제2 본딩패드(172)와 전기적으로 연결될 수 있다.
상기 제2 전극(142)은 상기 제1 보호층(150)에 제공된 제1 개구부(h1)를 통하여 상기 제2 도전형 반도체층(113)의 상면에 전기적으로 연결될 수 있다. 예로서, 상기 제2 전극(142)은, 복수의 P 영역에서 상기 제2 도전형 반도체층(113)에 전기적으로 연결될 수 있다. 상기 제2 전극(142)은 복수의 P 영역에서 상기 투광성 전극층(130)의 상면에 직접 접촉될 수 있다.
다음으로, 도 15a 및 도 15b에 도시된 바와 같이, 제2 보호층(155)이 형성될 수 있다. 도 15a는 실시 예에 따른 반도체 소자 제조방법에 따라 형성된 제2 보호층(155)의 형상을 나타낸 평면도이고, 도 15b는 도 15a에 도시된 반도체 소자의 B-B 선에 따른 공정 단면도를 나타낸 것이다.
상기 제2 보호층(155)은 상기 제1 전극(141)과 상기 제2 전극(142) 위에 배치될 수 있다. 상기 제2 보호층(155)은 상기 제1 보호층(150) 위에 배치될 수 있다.
상기 제2 보호층(155)은 상기 제1 전극(141)의 상면을 노출시키는 제4 개구부(h4)를 포함할 수 있다. 상기 제2 보호층(155)은 상기 제1 전극(141)의 복수의 NB 영역을 노출시키는 복수의 제4 개구부(h4)를 포함할 수 있다.
상기 제2 보호층(155)은 상기 제2 전극(142)의 상면을 노출시키는 제3 개구부(h3)를 포함할 수 있다. 상기 제2 보호층(155)은 상기 제2 전극(142)의 복수의 PB 영역을 노출시키는 복수의 제3 개구부(h3)를 포함할 수 있다.
상기 제2 보호층(155)은 제1 영역(T1), 제2 영역(T2), 제3 영역(T3)을 포함할 수 있다. 상기 제1 영역(T1)과 상기 제2 영역(T2)은 서로 이격되어 배치될 수 있다. 또한, 상기 제3 영역(T3)은 상기 제1 영역(T1)과 상기 제2 영역(T2) 사이에 배치될 수 있다.
상기 제1 영역(T1)은 상기 제1 전극(141)의 상면을 노출시키는 복수의 제4 개구부(h4)를 포함할 수 있다. 또한, 상기 제1 영역(T1)은 복수의 제7 컨택홀(C7)을 포함할 수 있다.
예로서, 상기 제7 컨택홀(C7)은 상기 제4 개구부(h4) 주변에 복수로 제공될 수 있다. 상기 복수의 제7 컨택홀(C7)은 상기 투광성 전극층(130)의 상기 복수의 제1 컨택홀(C1)이 형성된 영역에 제공될 수 있다. 또한, 상기 복수의 제7 컨택홀(C7)은 상기 제1 보호층(150)의 상기 복수의 제4 컨택홀(C4)이 형성된 영역에 제공될 수 있다.
상기 복수의 제7 컨택홀(C7)과 상기 복수의 제4 컨택홀(C4)은 수직 방향으로 중첩되어 제공될 수 있다. 또한, 상기 복수의 제7 컨택홀(C7)과 상기 복수의 제1 컨택홀(C1)은 수직 방향으로 중첩되어 제공될 수 있다.
상기 제2 영역(T2)은 상기 제2 전극(142)의 상면을 노출시키는 복수의 제3 개구부(h3)를 포함할 수 있다. 또한, 상기 제2 영역(T2)은 복수의 제8 컨택홀(C8)을 포함할 수 있다.
예로서, 상기 제8 컨택홀(C8)은 상기 제3 개구부(h3) 주변에 복수로 제공될 수 있다. 상기 복수의 제8 컨택홀(C8)은 상기 투광성 전극층(130)의 상기 복수의 제2 컨택홀(C2)이 형성된 영역에 제공될 수 있다. 또한, 상기 복수의 제8 컨택홀(C8)은 상기 제1 보호층(150)의 상기 복수의 제5 컨택홀(C5)이 형성된 영역에 제공될 수 있다.
상기 복수의 제8 컨택홀(C8)과 상기 복수의 제5 컨택홀(C5)은 수직 방향으로 중첩되어 제공될 수 있다. 또한, 상기 복수의 제8 컨택홀(C8)과 상기 복수의 제2 컨택홀(C2)은 수직 방향으로 중첩되어 제공될 수 있다.
상기 제3 영역(T3)은 복수의 제9 컨택홀(C9)을 포함할 수 있다. 예로서, 상기 제9 컨택홀(C9)은 상기 투광성 전극층(130)의 상기 복수의 제3 컨택홀(C3)이 형성된 영역에 제공될 수 있다. 또한, 상기 복수의 제9 컨택홀(C9)은 상기 제1 보호층(150)의 상기 복수의 제6 컨택홀(C6)이 형성된 영역에 제공될 수 있다.
상기 복수의 제9 컨택홀(C9)과 상기 복수의 제6 컨택홀(C6)은 수직 방향으로 중첩되어 제공될 수 있다. 또한, 상기 복수의 제9 컨택홀(C9)과 상기 복수의 제3 컨택홀(C3)은 수직 방향으로 중첩되어 제공될 수 있다.
그리고, 도 16a 및 도 16b에 도시된 바와 같이, 반사층(160)이 형성될 수 있다. 도 16a는 실시 예에 따른 반도체 소자 제조방법에 따라 형성된 반사층(160)의 형상을 나타낸 평면도이고, 도 16b는 도 16a에 도시된 반도체 소자의 B-B 선에 따른 공정 단면도를 나타낸 것이다.
상기 반사층(160)은 제1 반사층(161), 제2 반사층(162), 제3 반사층(163)을 포함할 수 있다. 상기 반사층(160)은 상기 제2 보호층(155) 위에 배치될 수 있다. 상기 반사층(160)은 상기 제1 전극(141)과 상기 제2 전극(142) 위에 배치될 수 있다.
상기 제1 반사층(161)과 상기 제2 반사층(162)은 서로 이격되어 배치될 수 있다. 상기 제3 반사층(163)은 상기 제1 반사층(161)과 상기 제2 반사층(162) 사이에 배치될 수 있다.
상기 제1 반사층(161)은 상기 투광성 전극층(130)의 제1 영역(R1) 위에 배치될 수 있다. 상기 제1 반사층(161)은 상기 투광성 전극층(130)에 제공된 복수의 제1 컨택홀(C1) 위에 배치될 수 있다. 상기 제1 반사층(161)은 상기 제1 보호층(150)에 제공된 복수의 제4 컨택홀(C4) 위에 배치될 수 있다. 상기 제1 반사층(161)은 상기 제2 보호층(155)에 제공된 복수의 제7 컨택홀(C7) 위에 배치될 수 있다.
또한, 상기 제1 반사층(161)은 상기 제1 컨택홀(C1), 상기 제4 컨택홀(C4), 상기 제7 컨택홀(C7)을 통하여 상기 제2 도전형 반도체층(113)에 접촉될 수 있다. 이에 따라, 상기 제1 반사층(161)과 상기 제2 도전형 반도체층(113) 간의 접착력이 향상될 수 있으며, 상기 제1 반사층(161)이 상기 투광성 전극층(130)으로부터 박리되는 것을 방지할 수 있게 된다.
상기 제2 반사층(162)은 상기 투광성 전극층(130)의 제2 영역(R2) 위에 배치될 수 있다. 상기 제2 반사층(162)은 상기 투광성 전극층(130)에 제공된 복수의 제2 컨택홀(C2) 위에 배치될 수 있다. 상기 제2 반사층(162)은 상기 제1 보호층(150)에 제공된 복수의 제5 컨택홀(C5) 위에 배치될 수 있다. 상기 제2 반사층(162)은 상기 제2 보호층(155)에 제공된 복수의 제8 컨택홀(C8) 위에 배치될 수 있다.
또한, 상기 제2 반사층(162)은 상기 제2 컨택홀(C2), 상기 제5 컨택홀(C5), 상기 제8 컨택홀(C8)을 통하여 상기 제2 도전형 반도체층(113)에 접촉될 수 있다. 이에 따라, 상기 제2 반사층(162)과 상기 제2 도전형 반도체층(113) 간의 접착력이 향상될 수 있으며, 상기 제2 반사층(162)이 상기 투광성 전극층(130)으로부터 박리되는 것을 방지할 수 있게 된다.
상기 제3 반사층(163)은 상기 투광성 전극층(130)의 제3 영역(R3) 위에 배치될 수 있다. 상기 제3 반사층(163)은 상기 투광성 전극층(130)에 제공된 복수의 제3 컨택홀(C3) 위에 배치될 수 있다. 상기 제3 반사층(163)은 상기 제1 보호층(150)에 제공된 복수의 제6 컨택홀(C6) 위에 배치될 수 있다. 상기 제3 반사층(163)은 상기 제2 보호층(155)에 제공된 복수의 제9 컨택홀(C9) 위에 배치될 수 있다.
또한, 상기 제3 반사층(163)은 상기 제3 컨택홀(C3), 상기 제6 컨택홀(C6), 상기 제9 컨택홀(C9)을 통하여 상기 제2 도전형 반도체층(113)에 접촉될 수 있다. 이에 따라, 상기 제3 반사층(163)과 상기 제2 도전형 반도체층(113) 간의 접착력이 향상될 수 있으며, 상기 제3 반사층(163)이 상기 투광성 전극층(130)으로부터 박리되는 것을 방지할 수 있게 된다.
상기 제1 반사층(161)은 상기 제1 전극(141)과 상기 제2 전극(142) 위에 배치될 수 있다. 상기 제1 반사층(161)은 상기 제1 전극(141)의 상면을 노출시키는 제6 개구부(h6)를 포함할 수 있다. 상기 제1 반사층(161)은 상기 제1 전극(141)의 복수의 NB 영역을 노출시키는 복수의 제6 개구부(h6)를 포함할 수 있다. 상기 제1 반사층(161)은 상기 제2 보호층(155)의 상기 제2 개구부(h2)가 형성된 영역에 대응되어 제공된 제6 개구부(h6)를 포함할 수 있다.
상기 제2 반사층(162)은 상기 제1 전극(141)과 상기 제2 전극(142) 위에 배치될 수 있다. 상기 제2 반사층(162)은 상기 제1 반사층(161)과 이격되어 배치될 수 있다. 상기 제2 반사층(162)은 상기 제2 전극(142)의 상면을 노출시키는 제5 개구부(h5)를 포함할 수 있다. 상기 제2 반사층(162)은 상기 제2 전극(142)의 복수의 PB 영역을 노출시키는 복수의 제5 개구부(h5)를 포함할 수 있다. 상기 제2 반사층(162)은 상기 제2 보호층(155)의 상기 제3 개구부(h3)가 형성된 영역에 대응되어 제공된 제5 개구부(h5)를 포함할 수 있다.
또한, 상기 제3 반사층(163)은 상기 제1 전극(141)과 상기 제2 전극(142) 위에 배치될 수 있다. 상기 제3 반사층(163)은 상기 제1 반사층(161)과 상기 제2 반사층(162) 사이에 배치될 수 있다. 예로서, 상기 제3 반사층(163)은 상기 제1 반사층(161)과 연결될 수 있다. 또한, 상기 제3 반사층(163)은 상기 제2 반사층(162)과 연결될 수 있다. 상기 제3 반사층(163)은 상기 제1 반사층(161)과 상기 제2 반사층(162)에 물리적으로 직접 접촉되어 배치될 수 있다.
실시 예에 의하면, 상기 제1 반사층(161)은 상기 제1 전극(141)의 측면 및 상면의 일부에 상기 제1 전극(141)의 상면을 노출하며 배치될 수 있다. 상기 제2 반사층(162)은 상기 제2 전극(142)의 측면 및 상면의 일부에 상기 제2 전극(142)의 상면을 노출하며 배치될 수 있다.
이에 따라, 상기 제1 반사층(161)과 상기 제2 반사층(162)은 상기 발광구조물(110)의 활성층(112)에서 발광되는 빛을 반사시켜 제1 본딩패드(161)와 제2 본딩패드(162)에서 광 흡수가 발생되는 것을 최소화하여 광도(Po)를 향상시킬 수 있다.
예를 들어, 상기 제1 반사층(161)과 상기 제2 반사층(162)은 절연성 재료로 이루어지되, 상기 활성층(114)에서 방출된 빛의 반사를 위하여 반사율이 높은 재료, 예를 들면 DBR 구조를 이룰 수 있다. 상기 제3 반사층(163)도 DBR 구조로 제공될 수 있다.
이어서, 도 17a 및 도 17b에 도시된 바와 같이, 제1 본딩패드(171)와 제2 본딩패드(172)가 형성될 수 있다. 도 17a는 실시 예에 따른 반도체 소자 제조방법에 따라 형성된 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)의 형상을 나타낸 평면도이고, 도 17b는 도 17a에 도시된 반도체 소자의 B-B 선에 따른 공정 단면도를 나타낸 것이다.
실시 예에 의하면, 도 17a에 도시된 형상으로 상기 제1 본딩패드(171)와 제2 본딩패드(172)가 형성될 수 있다. 상기 제1 본딩패드(171)는 상기 제1 반사층(161) 위에 배치될 수 있다. 상기 제2 본딩패드(172)는 상기 제2 반사층(162) 위에 배치될 수 있다. 상기 제2 본딩패드(172)는 상기 제1 본딩패드(171)와 이격되어 배치될 수 있다.
상기 제1 본딩패드(171)는 복수의 NB 영역에서 상기 제1 반사층(161)에 제공된 상기 제6 개구부(h6)를 통하여 상기 제1 전극(141)의 상면에 접촉될 수 있다. 상기 제2 본딩패드(172)는 복수의 PB 영역에서 상기 제2 반사층(162)에 제공된 상기 제5 개구부(h5)를 통하여 상기 제2 전극(142)의 상면에 접촉될 수 있다.
실시 예에 의하면, 상기 제1 본딩패드(171)와 상기 제2 전극패드(172)에 전원이 인가됨에 따라, 상기 발광구조물(110)이 발광될 수 있게 된다.
이와 같이 실시 예에 따른 반도체 소자(100)에 의하면, 상기 제1 본딩패드(171)와 상기 제1 전극(141)이 복수의 영역에서 접촉될 수 있다. 또한, 상기 제2 본딩패드(172)와 상기 제2 전극(142)이 복수의 영역에서 접촉될 수 있다. 이에 따라, 실시 예에 의하면, 복수의 영역을 통해 전원이 공급될 수 있으므로, 접촉 면적 증가 및 접촉 영역의 분산에 따라 전류 분산 효과가 발생되고 동작전압이 감소될 수 있는 장점이 있다.
실시 예에 따른 반도체 소자는 플립칩 본딩 방식으로 외부 전원에 연결될 수 있다. 예로서, 반도체 소자 패키지를 제조함에 있어, 상기 제1 본딩패드(171)의 상면과 상기 제2 본딩패드(172)의 상면이 서브 마운트, 리드 프레임, 또는 회로기판 등에 부착되도록 배치될 수 있다.
실시 예에 따른 반도체 소자가 플립칩 본딩 방식으로 실장되어 반도체 소자 패키지로 구현되는 경우, 상기 발광구조물(110)에서 제공되는 빛은 상기 기판(105)을 통하여 방출될 수 있다. 상기 발광구조물(110)에서 방출되는 빛은 상기 제1 반사층(161)과 상기 제2 반사층(162)에서 반사되어 상기 기판(105) 방향으로 방출될 수 있다.
또한, 상기 발광구조물(110)에서 방출되는 빛은 상기 발광구조물(110)의 측면 방향으로도 방출될 수 있다. 또한, 상기 발광구조물(110)에서 방출되는 빛은, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)가 배치된 면 중에서, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)가 제공되지 않은 영역을 통하여 외부로 방출될 수 있다.
구체적으로, 상기 발광구조물(110)에서 방출되는 빛은, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)가 배치된 면 중에서, 상기 제1 반사층(161), 상기 제2 반사층(162), 상기 제3 반사층(163)이 제공되지 않은 영역을 통하여 외부로 방출될 수 있다.
이에 따라, 실시 예에 따른 반도체 소자(100)는 상기 발광구조물(110)을 둘러싼 6면 방향으로 빛을 방출할 수 있게 되며, 광도를 현저하게 향상시킬 수 있다.
또한, 실시 예에 따른 반도체 소자 및 반도체 소자 패키지에 의하면, 넓은 면적을 갖는 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)가 전원을 제공하는 회로기판에 직접 본딩될 수 있으므로 플립칩 본딩 공정이 쉽고 안정적으로 진행될 수 있다.
한편, 실시 예에 따른 반도체 소자에 의하면, 반도체 소자(100)의 상부 방향에서 보았을 때, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)의 면적의 합은, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)가 배치된 상기 반도체 소자(100)의 상면 전체 면적의 60%에 비해 같거나 작게 제공될 수 있다.
예로서, 상기 반도체 소자(100)의 상면 전체 면적은 상기 발광구조물(110)의 제1 도전형 반도체층(111)의 하면의 가로 길이 및 세로 길이에 의하여 정의되는 면적에 대응될 수 있다. 또한, 상기 반도체 소자(100)의 상면 전체 면적은 상기 기판(105)의 상면 또는 하면의 면적에 대응될 수 있다.
이와 같이, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)의 면적의 합이 상기 반도체 소자(100)의 전체 면적의 60%에 비해 같거나 작게 제공되도록 함으로써, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)가 배치된 면으로 방출되는 빛의 양이 증가될 수 있게 된다. 이에 따라, 실시 예에 의하면, 상기 반도체 소자(100)의 6면 방향으로 방출되는 빛의 양이 많아지게 되므로 광 추출 효율이 향상되고 광도(Po)가 증가될 수 있게 된다.
또한, 상기 반도체 소자의 상부 방향에서 보았을 때, 상기 제1 본딩패드(171)의 면적과 상기 제2 본딩패드(172)의 면적의 합은 상기 반도체 소자(100)의 전체 면적의 30%에 비해 같거나 크게 제공될 수 있다.
이와 같이, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)의 면적의 합이 상기 반도체 소자(100)의 전체 면적의 30%에 비해 같거나 크게 제공되도록 함으로써, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)를 통하여 안정적인 실장이 수행될 수 있게 된다.
실시 예에 따른 반도체 소자(100)는, 광 추출 효율 및 본딩의 안정성 확보를 고려하여, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)의 면적의 합이 상기 반도체 소자(100)의 전체 면적의 30% 이상이고 60% 이하로 선택될 수 있다.
즉, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)의 면적의 합이 상기 반도체 소자(100)의 전체 면적의 30% 이상 내지 100% 이하인 경우, 상기 반도체 소자(100)의 전기적 특성을 확보하고, 반도체 소자 패키지에 실장되는 본딩력을 확보하여 안정적인 실장이 수행될 수 있다.
또한, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)의 면적의 합이 상기 반도체 소자(100)의 전체 면적의 0% 초과 내지 60% 이하인 경우, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)가 배치된 면으로 방출되는 광량이 증가하여 상기 반도체 소자(100)의 광추출 효율이 향상되고, 광도(Po)가 증가될 수 있다.
실시 예에서는 상기 반도체 소자(100)의 전기적 특성과 반도체 소자 패키지에 실장되는 본딩력을 확보하고, 광도를 증가시키기 위해, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)의 면적의 합이 상기 반도체 소자(100)의 전체 면적의 30% 이상 내지 60% 이하로 선택하였다.
또한, 다른 실시 예에 의하면, 이에 한정하지 않고, 상기 반도체 소자(100)의 전기적 특성과 본딩력을 확보하기 위해서는 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)의 면적의 합이 60% 초과 내지 100% 이하로 구성될 수 있고, 광도를 증가시키기 위해서는 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)의 면적의 합이 0% 초과 30% 미만으로 선택하여 구성할 수 있다.
또한, 실시 예에 따른 반도체 소자(100)에 의하면, 상기 제3 반사층(163)이 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172) 사이에 배치될 수 있다. 예로서, 상기 제3 반사층(163)의 상기 반도체 소자(100)의 장축 방향에 따른 길이는 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172) 사이의 간격에 대응되어 배치될 수 있다. 또한, 상기 제3 반사층(163)의 면적은 예로서 상기 반도체 소자(100)의 상면 전체의 10% 이상이고 25% 이하로 제공될 수 있다.
상기 제3 반사층(163)의 면적이 상기 반도체 소자(100)의 상면 전체의 10% 이상일 때, 상기 반도체 소자의 하부에 배치되는 패키지 몸체가 변색되거나 균열의 발생을 방지할 수 있고, 25% 이하일 경우 상기 반도체 소자의 6면으로 발광하도록 하는 광추출효율을 확보하기에 유리하다.
또한, 다른 실시 예에서는 이에 한정하지 않고 상기 광추출효율을 더 크게 확보하기 위해 상기 제3 반사층(163)의 면적을 상기 반도체 소자(100)의 상면 전체의 0% 초과 내지 10% 미만으로 배치할 수 있고, 상기 패키지 몸체에 변색 또는 균열의 발생을 방지하기 위해 상기 제3 반사층(163)의 면적을 상기 반도체 소자(100)의 상면 전체의 25% 초과 내지 100% 미만으로 배치할 수 있다.
이와 같이 실시 예에 따른 반도체 소자(100)에 의하면, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172) 사이에 제공된 제1 영역으로 상기 발광구조물(110)에서 생성된 빛이 투과되어 방출되지 않도록 제공될 수 있다.
이때, 상기 제1 영역은 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172) 사이의 간격에 대응되는 영역일 수 있다. 또한, 상기 제1 영역은 상기 제3 반사층(163)에 있어서 반도체 소자의 장축 방향으로 배치된 길이에 대응될 수 있다.
또한, 상기 반도체 소자(100)의 장축 방향에 배치된 측면과 이웃하는 상기 제1 본딩패드(171) 또는 상기 제2 본딩패드(172) 사이에 제공된 제2 영역으로 상기 발광구조물(110)에서 생성된 빛이 투과되어 방출될 수 있다.
또한, 상기 반도체 소자(100)의 단축 방향에 배치된 측면과 이웃하는 상기 제1 본딩패드(171) 또는 상기 제2 본딩패드(172) 사이에 제공된 제3 영역으로 상기 발광구조물에서 생성된 빛이 투과되어 방출될 수 있다.
실시 예에 의하면, 상기 제1 반사층(161)의 크기는 상기 제1 본딩패드(171)의 크기에 비하여 수 마이크로 미터 더 크게 제공될 수 있다. 예를 들어, 상기 제1 반사층(161)의 면적은 상기 제1 본딩패드(171)의 면적을 완전히 덮을 수 있을 정도의 크기로 제공될 수 있다. 공정 오차를 고려할 때, 상기 제1 반사층(161)의 한 변의 길이는 상기 제1 본딩패드(171)의 한 변의 길이에 비해 예로서 4 마이크로 미터 내지 10 마이크로 미터 정도 더 크게 제공될 수 있다.
또한, 상기 제2 반사층(162)의 크기는 상기 제2 본딩패드(172)의 크기에 비하여 수 마이크로 미터 더 크게 제공될 수 있다. 예를 들어, 상기 제2 반사층(162)의 면적은 상기 제2 본딩패드(172)의 면적을 완전히 덮을 수 있을 정도의 크기로 제공될 수 있다. 공정 오차를 고려할 때, 상기 제2 반사층(162)의 한 변의 길이는 상기 제2 본딩패드(172)의 한 변의 길이에 비해 예로서 4 마이크로 미터 내지 10 마이크로 미터 정도 더 크게 제공될 수 있다.
실시 예에 의하면, 상기 제1 반사층(161)과 상기 제2 반사층(162)에 의하여, 상기 발광구조물(110)로부터 방출되는 빛이 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)에 입사되지 않고 반사될 수 있게 된다. 이에 따라, 상기 발광구조물(110)에서 생성되어 방출되는 빛이 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)에 입사되어 손실되는 것을 최소화할 수 있다.
또한, 실시 예에 따른 반도체 소자(100)에 의하면, 상기 제3 반사층(163)이 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172) 사이에 배치되므로, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172) 사이로 빛이 방출되는 것을 방지할 수 있다.
또한, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172) 사이의 최소 간격은 125 마이크로 미터에 비해 같거나 크게 제공될 수 있다. 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172) 사이의 최소 간격은 상기 반도체 소자(100)가 실장 되는 패키지 몸체의 제1 전극패드와 제2 전극패드 간의 간격을 고려하여 선택될 수 있다.
예로서, 패키지 몸체의 제1 전극패드와 제2 전극패드 간의 최소 간격이 최소 125 마이크로 미터로 제공될 수 있으며, 최대 200 마이크로 미터로 제공될 수 있다. 이때, 공정 오차를 고려하면, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172) 사이의 간격은 예로서 125 마이크로 미터 이상이고 300 마이크로 미터 이하로 제공될 수 있다.
또한, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172) 사이의 간격이 125 마이크로 미터보다 크게 배치되어야, 반도체 소자의 제1 본딩패드(171)와 제2 본딩패드(172) 사이에서 단락이 발생하지 않을 수 있도록 최소 공간이 확보될 수 있고, 광추출효율을 향상시키기 위한 발광 면적을 확보할 수 있어 상기 반도체 소자(100)의 광도(Po)가 증가될 수 있다.
또한, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172) 사이의 간격이 300 마이크로 미터 이하로 제공되어야 상기 반도체 소자 패키지의 제1 전극패드 및 제2 전극패드와 상기 반도체 소자의 제1 본딩패드(171) 및 제2 본딩패드(172)가 충분한 본딩력을 가지며 본딩될 수 있고, 상기 반도체 소자(100)의 전기적 특성이 확보될 수 있다.
상기 제1 본딩패드(171)와 상기 제2 본딩패드(172) 사이의 최소 간격은 광학적 특성을 확보하기 위해 125 마이크로 미터보다 크게 배치되고, 전기적 특성과 본딩력에 의한 신뢰성을 확보하기 위해 300 마이크로 미터보다 작게 배치될 수 있다.
실시 예에서는 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172) 사이의 간격으로서, 125 마이크로 미터 이상 300 마이크로 이하를 예시하였다. 그러나, 이에 한정하지 않고, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172) 사이의 간격은, 반도체 소자 패키지의 전기적 특성 또는 신뢰성을 향상시키기 위해서 125 마이크로 미터보다 작게 배치될 수도 있고, 광학적 특성을 향상시키기 위해서 300 마이크로 미터보다 크게 배치될 수도 있다.
앞에서 설명된 바와 같이, 실시 예에 따른 반도체 소자(100)는 예를 들어 플립칩 본딩 방식으로 실장되어 반도체 소자 패키지 형태로 제공될 수 있다. 이때, 반도체 소자(100)가 실장되는 패키지 몸체가 수지 등으로 제공되는 경우, 상기 반도체 소자(100)의 하부 영역에서, 상기 반도체 소자(100)로부터 방출되는 단파장의 강한 빛에 의하여 패키지 몸체가 변색되거나 균열이 발생될 수 있다.
그러나, 실시 예에 따른 반도체 소자(100)에 의하면 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)가 배치된 영역 사이로 빛이 방출되는 것을 방지할 수 있으므로, 상기 반도체 소자(100)의 하부 영역에 배치된 패키지 몸체가 변색되거나 균열되는 것을 방지할 수 있다.
실시 예에 의하면, 상기 제1 본딩패드(171), 상기 제2 본딩패드(172), 상기 제3 반사층(163)이 배치된 상기 반도체 소자(100)의 상면의 20% 이상 면적에서 상기 발광구조물(110)에서 생성된 빛이 투과되어 방출될 수 있다.
이에 따라, 실시 예에 의하면, 상기 반도체 소자(100)의 6면 방향으로 방출되는 빛의 양이 많아지게 되므로 광 추출 효율이 향상되고 광도(Po)가 증가될 수 있게 된다. 또한, 상기 반도체 소자(100)의 하면에 근접하게 배치된 패키지 몸체가 변색되거나 균열되는 것을 방지할 수 있게 된다.
또한, 실시 예예 따른 반도체 소자(100)에 의하면, 상기 투광성 전극층(130)에 복수의 컨택홀(C1, C2, C3)이 제공될 수 있다. 상기 투광성 전극층(130)에 제공된 복수의 컨택홀(C1, C2, C3)을 통하여 상기 제2 도전형 반도체층(113)과 상기 반사층(160)이 접착될 수 있다. 상기 반사층(160)이 상기 제2 도전형 반도체층(113)에 직접 접촉될 수 있게 됨으로써, 상기 반사층(160)이 상기 제2 도전형 반도체층(113)에 접촉되지 않는 것에 비하여, 상기 반사층(160), 상기 투광성 전극층(130), 상기 제2 도전형 반도체층(113) 간의 접착력이 향상될 수 있게 된다.
예를 들어, 상기 반사층(160)과 상기 투광성 전극층(130) 간의 결합력 또는 접착력이 약한 경우, 두 층 간에 박리가 발생될 수 있다. 이와 같이 상기 반사층(160)과 상기 투광성 전극층(130) 사이에 박리가 발생되면 반도체 소자(100)의 특성이 열화될 수 있으며, 또한 반도체 소자(100)의 신뢰성을 확보할 수 없게 된다.
그러나, 실시 예에 의하면, 상기 반사층(160)이 상기 제2 도전형 반도체층(113)에 직접 접촉될 수 있으므로, 상기 반사층(160)과 상기 제2 도전형 반도체층(113) 간의 결합력 및 접착력이 안정적으로 제공될 수 있게 된다.
따라서, 실시 예에 의하면, 상기 반사층(160)과 상기 제2 도전형 반도체층(113) 간의 결합력이 안정적으로 제공될 수 있으므로, 반도체 소자(100)의 특성이 향상될 수 있게 된다. 또한, 상기 반사층(160)과 상기 제2 도전형 반도체층(113) 간의 결합력이 안정적으로 제공될 수 있으므로 반도체 소자(100)의 신뢰성을 향상시킬 수 있게 된다.
한편, 이상에서 설명된 바와 같이, 상기 투광성 전극층(130)에 복수의 컨택홀(C1, C2, C3)이 제공될 수 있다. 상기 활성층(112)으로부터 발광된 빛은 상기 투광성 전극층(130)에 제공된 복수의 컨택홀(C1, C2, C3)을 통해 상기 반사층(160)에 입사되어 반사될 수 있게 된다. 이에 따라, 상기 활성층(112)에서 생성된 빛이 상기 투광성 전극층(130)에 입사되어 손실되는 것을 감소시킬 수 있게되며 광 추출 효율이 향상될 수 있게 된다. 이에 따라, 실시 예에 따른 반도체 소자(100)에 의하면 광도가 향상될 수 있게 된다.
실시 예에 의하면, 상기 제1 컨택홀(C1), 상기 제2 컨택홀(C2), 상기 제3 컨택홀(C3)은 수 마이크로 미터 내지 수십 마이크로 미터의 직경으로 제공될 수 있다. 상기 제1 컨택홀(C1), 상기 제2 컨택홀(C2), 상기 제3 컨택홀(C3)은 예로서 7 마이크로 미터 내지 20 마이크로 미터의 직경으로 제공될 수 있다.
예로서, 실시 예에 의하면, 공정 마진을 고려하여 컨택홀(C1, C2, C3)의 직경이 7 마이크로 미터 이상으로 형성될 수 있다. 또한, 실시 예에 의하면, 낮은 동작 전압에서 안정적으로 구동될 수 있도록, 컨택홀(C1, C2, C3)의 직경은 20 마이크로 미터 이하로 형성될 수 있다.
한편, 도 18은 본 발명의 실시 예에 따른 반도체 소자의 또 다른 예를 나타낸 단면도이다. 도 18을 참조하여 실시 예에 다른 반도체 소자를 설명함에 있어, 이상에서 설명된 내용과 중복되는 사항에 대해서는 설명이 생략될 수 있다.
실시 예에 따른 반도체 소자(100)는, 도 18에 도시된 바와 같이, 기판(105) 위에 배치된 발광구조물(110)을 포함할 수 있다.
또한, 실시 예에 따른 반도체 소자(100)는, 전류확산층(120)과 투광성 전극층(130)을 포함할 수 있다. 상기 전류확산층(120)과 상기 투광성 전극층(130)은 전류 확산을 향상시켜 광출력을 증가시킬 수 있다.
예로서, 상기 전류확산층(120)은 산화물 또는 질화물 등으로 제공될 수 있다. 상기 전류확산층(120)은 제2 전극(142) 아래에서 전류가 집중되는 것을 방지할 수 있다.
또한, 상기 투광성 전극층(130)은 금속, 금속 산화물, 금속 질화물을 포함하는 그룹 중에서 선택된 적어도 하나를 포함할 수 있다. 상기 투광성 전극층(130)은 투광성의 물질을 포함할 수 있다.
실시 예에 따른 반도체 소자(100)는, 도 18에 도시된 바와 같이, 반사층(160)을 포함할 수 있다. 상기 반사층(160)은 제1 반사층(161), 제2 반사층(162), 제3 반사층(163)을 포함할 수 있다. 상기 반사층(160)은 상기 투광성 전극층(130) 위에 배치될 수 있다.
상기 제1 반사층(161)은 상기 제1 도전형 반도체층(111)의 상면을 노출시키는 복수의 제2 개구부(h2)를 포함할 수 있다.
상기 제2 반사층(162)은 상기 투광성 전극층(130)을 노출시키는 제1 개구부(h1)를 포함할 수 있다. 상기 제2 반사층(162)은 상기 투광성 전극층(130) 위에 배치된 복수의 제1 개구부(h1)를 포함할 수 있다.
상기 제3 반사층(163)은 상기 제1 반사층(161)과 상기 제2 반사층(162) 사이에 배치될 수 있다. 예로서, 상기 제3 반사층(163)은 상기 제1 반사층(161)과 연결될 수 있다. 또한, 상기 제3 반사층(163)은 상기 제2 반사층(162)과 연결될 수 있다. 상기 제3 반사층(163)은 상기 제1 반사층(161)과 상기 제2 반사층(162)에 물리적으로 직접 접촉되어 배치될 수 있다.
예로서, 상기 반사층(160)은, 도 4a, 도 4b, 도 5a, 도 5b를 참조하여 설명된 바와 같이, 상기 투광성 전극층(130)에 제공된 복수의 컨택홀(C1, C2, C3)을 통하여 상기 제2 도전형 반도체층(113)에 직접 접촉될 수 있다. 상기 반사층(160)은 상기 투광성 전극층(130)에 제공된 복수의 컨택홀(C1, C2, C3)을 통하여 상기 제2 도전형 반도체층(113)의 상면에 물리적으로 접촉될 수 있다.
실시 예에 따른 반도체 소자(100)는, 도 18에 도시된 바와 같이, 제1 전극(141)과 제2 전극(142)을 포함할 수 있다.
상기 제1 전극(141)은 상기 제1 도전형 반도체층(111)에 전기적으로 연결될 수 있다. 상기 제1 전극(141)은 상기 제1 도전형 반도체층(111) 위에 배치될 수 있다. 예로서, 실시 예에 따른 반도체 소자(100)에 의하면, 상기 제1 전극(141)은 상기 제2 도전형 반도체층(113)의 일부와 상기 활성층(112)의 일부가 제거되어 노출된 제1 도전형 반도체층(111)의 상면에 배치될 수 있다.
상기 제2 전극(142)은 상기 제2 도전형 반도체층(113)에 전기적으로 연결될 수 있다. 상기 제2 전극(142)은 상기 제2 도전형 반도체층(113) 위에 배치될 수 있다. 실시 예에 의하면, 상기 제2 전극(142)과 상기 제2 도전형 반도체층(113) 사이에 상기 투광성 전극층(130)과 상기 전류확산층(120)이 배치될 수 있다.
실시 예에 따른 반도체 소자(100)는, 도 18에 도시된 바와 같이, 보호층(150)을 포함할 수 있다.
상기 보호층(150)은 상기 제2 전극(142)을 노출시키는 복수의 제3 개구부(h3)를 포함할 수 있다. 또한, 상기 보호층(150)은 상기 제1 전극(141)을 노출시키는 복수의 제4 개구부(h4)를 포함할 수 있다.
상기 보호층(150)은 상기 반사층(160) 위에 배치될 수 있다. 상기 보호층(150)은 상기 제1 반사층(161), 상기 제2 반사층(162), 상기 제3 반사층(163) 위에 배치될 수 있다.
실시 예에 따른 반도체 소자(100)는, 도 18에 도시된 바와 같이, 상기 보호층(150) 위에 배치된 제1 본딩패드(171), 제2 본딩패드(172), 제3 본딩패드(173)를 포함할 수 있다.
상기 제1 본딩패드(171)는 상기 제1 반사층(161) 위에 배치될 수 있다. 또한, 상기 제2 본딩패드(172)는 상기 제2 반사층(162) 위에 배치될 수 있다. 상기 제2 본딩패드(172)는 상기 제1 본딩패드(171)와 이격되어 배치될 수 있다. 상기 제1 본딩패드(171)는 상기 제2 본딩패드(172)와 전기적으로 절연되어 제공될 수 있다.
상기 제3 본딩패드(173)는 상기 제3 반사층(163) 위에 배치될 수 있다. 상기 제3 본딩패드(173)는 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172) 사이에 배치될 수 있다.
상기 제3 본딩패드(173)는 상기 제1 본딩패드(171)와 이격되어 배치될 수 있다. 상기 제3 본딩패드(173)는 상기 제1 본딩패드(171)와 전기적으로 절연되어 제공될 수 있다.
상기 제3 본딩패드(173)는 상기 제2 본딩패드(172)와 이격되어 배치될 수 있다. 상기 제3 본딩패드(173)는 상기 제2 본딩패드(172)와 전기적으로 절연되어 제공될 수 있다.
실시 예에 따른 반도체 소자는 플립칩 본딩 방식으로 외부 전원에 연결될 수 있다. 예로서, 반도체 소자 패키지를 제조함에 있어, 상기 제1 본딩패드(171)의 상면과 상기 제2 본딩패드(172)의 상면이 서브 마운트, 리드 프레임, 또는 회로기판 등에 부착되도록 배치될 수 있다.
또한, 실시 예에 따른 반도체 소자 및 반도체 소자 패키지에 의하면, 넓은 면적을 갖는 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)가 전원을 제공하는 회로기판에 직접 본딩될 수 있으므로 플립칩 본딩 공정이 쉽고 안정적으로 진행될 수 있다.
한편, 실시 예에 따른 반도체 소자(100)는 상기 제3 본딩패드(173)를 통하여 반도체 소자(100)에서 발생된 열을 외부로 효과적으로 방출할 수 있다. 예로서, 반도체 소자 패키지를 제조함에 있어, 상기 제3 본딩패드(173)의 상면이 히트 싱크 또는 방열기판 등에 연결되도록 배치될 수 있다.
이에 따라, 실시 예에 따른 반도체 소자(100)는, 상기 제1 본딩패드(171) 및 상기 제2 본딩패드(172) 뿐만 아니라, 상기 제3 본딩패드(173)를 통하여 외부로 열을 효과적으로 방출할 수 있게 된다.
예로서, 상기 제3 본딩패드(173)는 상기 제1 본딩패드(171) 또는 상기 제2 본딩패드(172)와 동일한 물질로 제공될 수 있다. 또한, 상기 제3 본딩패드(173)는 상기 반도체 소자(100)에 구동 전원을 제공하는 기능을 수행하지 않아도 되므로 열 전도성이 우수한 절연성 물질로 제공될 수도 있다.
또한, 실시 예예 따른 반도체 소자(100)에 의하면, 상기 투광성 전극층(130)에 복수의 컨택홀(C1, C2, C3)이 제공될 수 있다. 상기 투광성 전극층(130)에 제공된 복수의 컨택홀(C1, C2, C3)을 통하여 상기 제2 도전형 반도체층(113)과 상기 반사층(160)이 접착될 수 있다. 상기 반사층(160)이 상기 제2 도전형 반도체층(113)에 직접 접촉될 수 있게 됨으로써, 상기 반사층(160)이 상기 제2 도전형 반도체층(113)에 접촉되지 않는 것에 비하여, 상기 반사층(160), 상기 투광성 전극층(130), 상기 제2 도전형 반사층(113) 간의 접착력이 향상될 수 있게 된다.
따라서, 실시 예에 의하면, 상기 반사층(160)과 상기 제2 도전형 반도체층(113) 간의 결합력이 안정적으로 제공될 수 있으므로, 상기 반사층(160)이 상기 투광성 전극층(130)으로부터 박리되는 것을 방지할 수 있게 된다. 또한, 상기 반사층(160)과 상기 제2 도전형 반도체층(113) 간의 결합력이 안정적으로 제공될 수 있으므로 반도체 소자(100)의 신뢰성을 향상시킬 수 있게 된다.
또한, 이상에서 설명된 바와 같이, 상기 투광성 전극층(130)에 복수의 컨택홀(C1, C2, C3)이 제공될 수 있다. 상기 활성층(112)으로부터 발광된 빛은 상기 투광성 전극층(130)에 제공된 복수의 컨택홀(C1, C2, C3)을 통해 상기 반사층(160)에 입사되어 반사될 수 있게 된다. 이에 따라, 상기 활성층(112)에서 생성된 빛이 상기 투광성 전극층(130)에 입사되어 손실되는 것을 감소시킬 수 있게되며 광 추출 효율이 향상될 수 있게 된다. 이에 따라, 실시 예에 따른 반도체 소자(100)에 의하면 광도가 향상될 수 있게 된다.
이상에서 설명된 실시 예에 따른 반도체 소자는 반도체 소자 패키지에 적용될 수 있다. 실시 예에 따른 반도체 소자는 플립칩 본딩 방식, 다이 본딩 방식, 와이어 본딩 방식 등을 통하여 기판 또는 리드 전극에 전기적으로 연결되어 반도체 소자 패키지로 제공될 수 있다.
한편, 도 19는 실시 예에 따른 반도체 소자 패키지를 나타낸 도면이다. 도 19를 참조하여 실시 예에 따른 반도체 소자 패키지를 설명함에 있어, 도 1 내지 도 18을 참조하여 설명된 내용과 중복되는 사항에 대해서는 설명이 생략될 수 있다.
실시 예에 따른 반도체소자 패키지는 패키지 몸체(205), 상기 패키지 몸체(205)에 배치된 제1 패키지 전극(211)과 제2 패키지 전극(212), 상기 패키지 몸체(205) 상에 배치된 반도체 소자(100), 상기 반도체 소자(100) 위에 배치된 형광체가 구비된 몰딩부(230)를 포함할 수 있다. 예로서, 상기 반도체 소자(100)는 도 1 내지 도 18을 참조하여 설명된 실시 예에 따른 반도체 소자일 수 있다.
예로서, 상기 패키지 몸체(205)는 폴리프탈아미드(PPA: Polyphthalamide), PCT(Polychloro Tri phenyl), LCP(Liquid Crystal Polymer), PA9T(Polyamide9T), 실리콘, 에폭시 몰딩 컴파운드(EMC: Epoxy molding compound), 금속을 포함하는 재질, 세라믹, PSG(photo sensitive glass), 사파이어(Al2O3), 인쇄회로기판(PCB) 중 적어도 하나로 형성될 수 있다. 또한, 상기 패키지 몸체(205)는 TiO2와 SiO2와 같은 고굴절 필러를 포함할 수 있다.
상기 제1 패키지 전극(211)과 상기 제2 패키지 전극(212)은 도전성 물질을 포함할 수 있다. 예컨대 상기 제1 패키지 전극(211)과 상기 제2 패키지 전극(212)은 Ti, Cu, Ni, Au, Cr, Ta, Pt, Sn, Ag, P, Fe, Sn, Zn, Al 중 적어도 하나를 포함할 수 있으며, 단층 또는 다층일 수 있다.
상기 반도체 소자(100)는 상기 제1 패키지 전극(211), 제2 패키지 전극(212)과 전기적으로 연결될 수 있다. 예를 들어, 소정의 제1 범프(221), 제2 범프(222)를 통해 반도체 소자(100)는 제1 패키지 전극(211), 제2 패키지 전극(212)과 전기적으로 연결될 수 있다. 상기 반도체 소자(100)의 제1 본딩패드 및 제2 본딩패드가 상기 제1 패키지 전극(211)과 상기 제2 패키지 전극(212)에 각각 전기적으로 연결될 수 있다.
또한, 상기 반도체 소자(100)의 제3 본딩패드는 제3 범프(223)를 통해 상기 패키지 몸체(205)에 열적으로 연결될 수 있다. 상기 반도체 소자(100)에서 발생된 열이 제3 본딩패드 및 상기 제2 범프(223)를 통해 효과적으로 방출될 수 있게 된다.
상기 제1 범프(221)와 상기 제2 범프(222)는 반사도가 80% 이상인 높은 금속 예컨대, Ag, Au 또는 Al 중 적어도 하나 또는 이들의 합금으로 형성되어 전극에 의한 광 흡수를 방지하여 광 추출 효율을 향상시킬 수 있다. 예를 들어, 제1 범프(221)와 상기 제2 범프(222)는 티타늄(Ti), 구리(Cu), 니켈(Ni), 금(Au), 크롬(Cr), 탄탈늄(Ta), 백금(Pt), 주석(Sn), 은(Ag), 인(P) 중 적어도 하나 또는 이들의 선택적 합금으로 형성될 수 있다.
또한, 상기 반도체 소자(100)는 범프 없이 유테틱 본딩에 의해 상기 제1 패키지 전극(211)과 상기 제2 패키지 전극(212)에 실장될 수도 있다.
이상에서 설명된 바와 같이, 실시 예에 따른 반도체 소자(100)는 6면 방향으로 빛을 방출할 수 있다.
실시 예에 따른 반도체 소자(100)는, 도 1 내지 도 18을 참조하여 설명된 바와 같이, 상기 제1 패키지 전극(211) 및 상기 제2 패키지 전극(212)과의 충분한 본딩력을 제공하기 위하여 제1 본딩패드의 면적 및 제2 본딩패드의 면적이 선택되었다. 또한, 실시 예에 따른 반도체 소자(100)는 본딩력 뿐만 아니라 하부 방향으로 빛이 방출되는 효율을 향상시키기 위하여 제1 본딩패드와 제2 본딩패드가 배치된 영역으로 빛이 투과될 수 있는 영역의 크기도 고려하여 제1 본딩패드의 면적 및 제2 본딩패드의 면적이 선택되었다.
또한, 발광구조물에서 방출되는 빛은, 제1 본딩패드와 제2 본딩패드가 배치된 면 중에서, 제1 본딩패드와 제2 본딩패드가 제공되지 않은 영역을 통하여 외부로 방출될 수 있다. 구체적으로, 발광구조물에서 방출되는 빛은, 제1 본딩패드와 제2 본딩패드가 배치된 면 중에서, 반사층이 제공되지 않은 영역을 통하여 외부로 방출될 수 있다.
이에 따라, 실시 예에 따른 반도체 소자(100)는 상기 발광구조물을 둘러싼 6면 방향으로 빛을 방출할 수 있게 되며, 광도를 현저하게 향상시킬 수 있다.
실시 예에 따른 반도체 소자 및 반도체 소자 패키지에 의하면, 넓은 면적을 갖는 상기 제1 본딩패드와 상기 제2 본딩패드가 전원을 제공하는 회로기판에 직접 본딩될 수 있으므로 플립칩 본딩 공정이 쉽고 안정적으로 진행될 수 있다.
한편, 실시 예에 따른 반도체 소자 및 반도체 소자 패키지에 의하면, 상기 제3 본딩패드를 통하여 반도체 소자(100)에서 발생된 열을 외부로 효과적으로 방출할 수 있다. 예로서, 반도체 소자 패키지를 제조함에 있어, 상기 제3 본딩패드가 히트 싱크 또는 방열기판 등에 열적으로 연결되도록 배치될 수 있다.
이에 따라, 실시 예에 따른 반도체 소자(100) 및 반도체 소자 패키지는, 상기 제1 본딩패드 및 상기 제2 본딩패드뿐만 아니라, 상기 제3 본딩패드를 통하여 외부로 열을 효과적으로 방출할 수 있게 된다.
다음으로, 실시 예에 따른 반도체 소자에 적용된 반사층이 DBR층과 ODR층을 포함하는 하이브리드 형태로 제공되는 경우의 광 특성 개선에 대해 살펴 보기로 한다.
도 20은 본 발명의 실시 예에 따른 반도체 소자에 적용된 하이브리드 반사층의 예를 나타낸 도면이다.
실시 예에 따른 반도체 소자는, 도 20에 도시된 바와 같이, DBR층(620)과 ODR층(630)을 포함할 수 있다. 상기 DBR층(620)과 상기 ODR층(630)을 포함하는 반사층은 일종의 하이브리드 반사층으로 지칭될 수 있다. 실시 예에 따른 하이브리드 반사층(620/630)은 반도체층(610)으로부터 입사되는 빛을 상기 반도체층(610)이 배치된 방향으로 반사시킬 수 있다.
DBR층과 ODR층은 입사되는 빛의 입사각에 따라 반사도에 차이가 발생된다. 예로서, [표 1]에 나타낸 바와 같이, DBR층과 ODR층은 입사되는 빛의 입사각에 따라 반사도에 변화가 발생된다. 수직으로 입사되는 빛(입사각 0도)에 대하여, DBR층이 ODR층에 비하여 반사도가 더 좋은 것으로 측정된다. 또한, 입사각이 30도로 입사되는 빛에 대하여, DBR층이 ODR층에 비하여 반사도가 더 낮은 것으로 측정된다. [표 1]은 입사되는 빛의 파장이 450 나노미터인 경우에 대해 측정된 값을 나타낸 것이다.
입사각 0도 입사각 30도 입사각 60도
DBR층 반사도 99.9 93.6 100
ODR층 반사도 96.2 95.7 100
하이브리드 반사층 반사도 99.4 97.4 100
실시 예에 따른 반도체 소자는 각 반사층의 입사각에 대한 반사도 특성을 반영하여, 상기 반도체층(610) 위에 상기 DBR층(620)이 배치되고, 상기 DBR층(620) 위에 상기 ODR층(630)이 배치된 하이브리드 반사층을 포함할 수 있다.
예로서, 상기 DBR층(620)은 복수의 SiO2층과 TiO2층이 적층된 구조로 제공될 수 있다. 또한, 상기 ODR층(630)은 예로서 ITO층과 Ag층이 적층된 구조로 제공될 수 있다.
상기 DBR층(620)을 이루는 SiO2층은 50 나노미터 내지 150 나노미터의 두께로 제공될 수 있다. 또한, 상기 DBR층(620)을 이루는 TiO2층은 30 나노미터 내지 70 나노미터의 두께로 제공될 수 있다. 예로서, 상기 SiO2/TiO2 쌍(pair)의 수는 10 쌍 내지 20 쌍으로 제공될 수 있다.
상기 SiO2/TiO2 쌍(pair)의 수가 많을수록 상기 DBR층(620)에 의한 반사도는 증가되지만, 실시 예에서는 상기 [표 1]에서 측정된 DBR층에 비하여 SiO2/TiO2 쌍 수를 더 작게 배치하였다. 예로서, 상기 [표 1]에서 측정된 DBR층은 39 쌍이 적층된 경우에 대하여 반사도가 측정된 것이며, 실시 예에 따른 하이브리드 반사층에 적용된 DBR층(620)은 14 쌍이 적층되도록 하였다.
또한, 상기 ODR층(630)을 이루는 ITO층은 1 나노미터 내지 5 나노미터의 두께로 제공될 수 있다. 또한, 상기 ODR층(630)을 이루는 Ag층은 50 나노미터 내지 500 나노미터의 두께로 제공될 수 있다.
실시 예에 따른 하이브리드 반사층(620/630)은, [표 1]에 나타낸 바와 같이, 수직 방향으로 입사된 빛에 대해서는 DBR층에 비해 유사한 반사도를 제공하고 ODR층에 비해 더 좋은 반사도를 제공함을 볼 수 있다. 또한, 30도로 입사된 빛에 대해서는 DBR층과 ODR층에 비해 모두 더 좋은 반사도를 제공함을 볼 수 있다.
한편, 도 21은 본 발명의 실시 예에 따른 반도체 소자에 적용된 하이브리드 반사층의 특성을 설명하는 그래프이다.
도 21에서 실시 예에 따른 하이브리드 반사층에 의한 반사도는 A선(▲)으로 도시되었고, DBR층에 의한 반사도는 B선(●)으로 도시되었다. 도 21에 도시된 바와 같이, 실시 예에 따른 하이브리드 반사층의 반사도가 입사되는 빛의 입사각도에 무관하게 전반적으로 높은 반사도를 제공함을 확인할 수 있다.
또한, 본 발명의 실시 예에 따른 하이브리드 반사층이 적용된 반도체 소자는, 다음 [표 2]에 기재된 바와 같이, DBR층이 적용된 반도체 소자에 비하여 광도(Po)가 2.2% 향상됨을 확인할 수 있었다.
DBR층 하이브리드 반사층
적분구(Median) If (mA) 65
Wd (nm) 449.4 449.1
Vf (V) 3.04 3.04
Po (mW) 110.2 (100.0%) 112.6 (102.2%)
다음으로, 도 22를 참조하여 본 발명의 실시 예에 따른 반도체 소자의 다른 예를 설명하기로 한다. 도 22는 본 발명의 실시 예에 따른 반도체 소자의 다른 예를 나타낸 도면이다.
실시 예에 따른 반도체 소자(1500)는, 도 22에 도시된 바와 같이, 반도체층(1510)을 포함할 수 있다. 도 22에 도시된 반도체 소자(1500)는 상기 반도체층(1510)에 외부로부터 전원이 공급되는 일부 영역만을 도시한 것이다.
상기 반도체층(1510)은 화합물 반도체로 제공될 수 있다. 예로서, 상기 반도체층(1510)은 2족-6족 화합물 반도체 또는 3족-5족 화합물 반도체로 제공될 수 있다. 예로서, 상기 반도체층(1510)은 알루미늄(Al), 갈륨(Ga), 인듐(In), 인(P), 비소(As), 질소(N)로부터 선택된 적어도 두 개 이상의 원소를 포함할 수 있다.
실시 예에 따른 반도체 소자(1500)는, 도 22에 도시된 바와 같이, 금속층(1520)을 포함할 수 있다.
상기 금속층(1520)은 상기 반도체층(1510) 위에 배치될 수 있다. 상기 금속층(1520)은 단일층으로 제공될 수 있다. 또한, 상기 금속층(1520)은 복수의 층으로 제공될 수도 있다. 예로서, 상기 금속층(1520)은 접착 금속층, 반사 금속층, 배리어 금속층 중에서 적어도 하나의 층을 포함할 수 있다.
실시 예에 의하면, 상기 접착 금속층은 상기 반도체층(1510)과의 접착력이 우수한 물질을 포함할 수 있다. 상기 접착 금속층은 예로서, Cr, Ti 등의 물질을 포함하는 그룹 중에서 선택된 적어도 하나 또는 그 합금을 포함할 수 있다. 상기 접착 금속층은 단일층 또는 복수의 층으로 제공될 수 있다.
상기 반사 금속층은 상기 반도체 소자(1500)로부터 방출되는 빛의 파장 대역에 대해 반사도가 높은 물질을 포함할 수 있다. 상기 반사 금속층은 예로서, Al, Ag, Rh 등의 물질을 포함하는 그룹 중에서 선택된 적어도 하나 또는 그 합금을 포함할 수 있다. 상기 반사 금속층은 단일층 또는 복수의 층으로 제공될 수 있다.
상기 배리어 금속층은 상기 반도체 소자(1500)가 패키지 몸체 등의 패드부에 본딩되는 과정에서 본딩 물질이 상기 반도체층(1510)으로 확산되는 것을 방지할 수 있는 물질을 포함할 수 있다. 또한, 상기 배리어 금속층은 상기 배리어 금속층과 상기 반도체층(1510) 사이에 배치된 금속층이 산화되거나 특성이 열화되는 것을 방지할 수 있는 물질을 포함할 수 있다.
상기 배리어 금속층은 예로서, Ni, Cr, Ti, Cu, Pt, Au 등의 물질을 포함하는 그룹 중에서 선택된 적어도 하나 또는 그 합금을 포함할 수 있다. 상기 배리어 금속층은 단일층 또는 복수의 층으로 제공될 수 있다.
또한, 실시 예에 따른 반도체 소자(1500)는, 도 22에 도시된 바와 같이, 다공성 금속층(1530)을 포함할 수 있다.
상기 다공성 금속층(1530)은 상기 금속층(1520) 위에 배치될 수 있다. 상기 다공성 금속층(1530)은 복수의 기공(porous or void)을 포함할 수 있다. 상기 다공성 금속층(1530)은 복수의 기공을 포함하는 금속층으로서, 일종의 금속 스펀지(metal sponge)층으로 지칭될 수도 있다. 상기 다공성 금속층(1530)은 예로서, Au, Ag, Cu 등의 물질을 포함하는 그룹 중에서 선택된 적어도 하나 또는 그 합금을 포함할 수 있다.
예로서, 상기 다공성 금속층(1530)은 수 마이크로 미터의 두께로 제공될 수 있다. 상기 다공성 금속층(1530)의 형성 방법에 대해서는 뒤에서 더 설명하기로 한다.
실시 예에 따른 반도체 소자(1500)는, 도 22에 도시된 바와 같이, 본딩 금속층(1540)을 포함할 수 있다. 상기 본딩 금속층(1540)은 상기 다공성 금속층(1530) 위에 배치될 수 있다.
예로서, 상기 금속층(1520), 상기 다공성 금속층(1530), 상기 본딩 금속층(1540)은 총괄하여 본딩패드층 또는 본딩패드로 지칭될 수도 있다.
실시 예에 따른 반도체 소자(1500)는 서브 마운트에 부착되거나 또는 리드 프레임 등에 부착되어 반도체 소자 패키지 형태로 공급될 수 있다. 이때, 상기 본딩 금속층(1540)은 서브 마운트에 제공된 패드부 또는 리드 프레임에 제공된 패드부에 전기적으로 연결될 수 있다.
예로서, 상기 본딩 금속층(1540)은 서브 마운트에 제공된 패드부 또는 리드 프레임에 제공된 패드부에 직접 접촉되어 배치될 수 있다.
실시 예에 의하면, 상기 본딩 금속층(1540)은 패드부와의 접속을 위한 본딩 물질을 포함할 수 있다. 예로서, 상기 본딩 금속층(1540)은 패드부와의 전기적 접속을 위한 주석(Sn) 또는 인듐(In)을 포함하는 그룹 중에서 선택될 수 있다.
그러면, 도 23 및 도 24를 참조하여 실시 예에 따른 다공성 금속층(1530)의 형성 방법의 예를 설명하기로 한다. 도 23 및 도 24는 본 발명의 실시 예에 따른 반도체 소자에 적용된 다공성 금속층의 형성 과정을 설명하는 도면이다.
실시 예에 의하면, 도 23에 도시된 바와 같이, 기판(1105) 위에 제1 금속(1131)과 제2 금속(1133)을 포함하는 금속층이 형성될 수 있다. 예로서, 상기 제1 금속(1131)과 상기 제2 금속(1133)은 전자빔 증착기 등에 의하여 상기 기판(1105) 위에 형성될 수 있다.
상기 제1 금속(1131)과 상기 제2 금속(1133)은 서로 결합되어 합금층을 만들 수 있는 물성을 만족시키는 물질 중에서 선택될 수 있다. 예로서, 상기 제1 금속(1131)은 Au, Ag, Cu를 포함하는 그룹 중에서 선택될 수 있다. 또한, 상기 2 금속(1133)은 예로서 Sn, In을 포함하는 본딩 물질 중에서 선택될 수 있다.
이후, 상기 제1 금속(1131)과 상기 제2 금속(1133)을 포함하는 상기 금속층에 대해 화학적 처리를 수행하여, 상기 금속층으로부터 상기 제2 금속(1133)을 제거할 수 있다. 상기 금속층에서 상기 제2 금속(1133)이 제거됨에 따라 복수의 기공(p)을 포함하는 다공성 금속층(1130)이 형성될 수 있다. 상기 다공성 금속층(1130)은 복수의 기공(p)을 포함하는 상기 제1 금속(1131) 기반의 금속층으로 제공될 수 있다.
예로서, 상기 제1 금속(1131)과 상기 제2 금속(1133)이 제공된 금속층에서 상기 제2 금속(1133)이 제거된 영역에 복수의 기공(p)이 형성될 수 있다. 상기 다공성 금속층(1130)에 제공된 상기 복수의 기공(p)은 예로서 나노 미터의 크기로 제공될 수 있다.
실시 예에 의하면, 상기 다공성 금속층(1130)은, 도 25 및 도 26에 도시된 바와 같이, 복수의 기공을 갖는 금속층으로 형성될 수 있다. 도 25는 도 24에 도시된 다공성 금속층의 단면을 나타내는 사진이고, 도 26은 도 24에 도시된 다공성 금속층의 표면을 나타내는 사진이다.
실시 예에 따른 상기 다공성 금속층(1130)은, 도 25 및 도 26에 도시된 바와 같이, 표면에 복수의 기공이 형성된 것을 볼 수 있으며, 깊이 방향으로도 복수의 기공이 형성되어 있음을 확인할 수 있다.
실시 예에 따른 다공성 금속층(1130)은 복수의 기공을 포함하는 일종의 금속 스펀지(metal sponge)층으로 지칭될 수도 있다. 예로서, 상기 다공성 금속층(1130)은 복수의 나노 스케일(nano-scale) 기공을 갖는 금속 스펀지층으로 지칭될 수 있다.
상기 제1 금속(1131)과 상기 제2 금속(1133)을 포함하는 금속층에 대한 화학적 처리 방법은 예로서 식각액을 이용한 화학적 식각 방법이 적용될 수 있다. 적절한 식각액의 선택에 의하여 상기 금속층으로부터 상기 제2 금속(1133)이 제거되고 복수의 기공(p)이 제공된 상기 다공성 금속층(1130)이 형성될 수 있다.
예로서, 상기 식각액은 강산의 용액 또는 강알칼리의 용액을 포함할 수 있다. 상기 식각액은 질산(HNO3)을 포함하는 강산 용액 중에서 적어도 하나가 선택될 수 있다. 또한, 상기 식각액은 수산화나트륨(NaOH)을 포함하는 강알칼리 용액 중에서 적어도 하나가 선택될 수 있다.
실시 예에 의하면, 도 23 및 도 24를 참조하여 설명된 바와 유사한 방법으로 상기 반도체 소자(1500)에 적용될 수 있는 상기 다공성 금속층(1530)을 형성할 수 있다.
실시 예에 따른 반도체 소자 제조방법에 의하면, 상기 반도체층(1510) 위에 상기 금속층(1520)이 형성될 수 있다.
그리고, 도 23 및 도 24를 참조하여 설명된 바와 같이, 상기 금속층(1520) 위에 제1 금속과 제2 금속을 포함하는 임시 금속층이 형성될 수 있다. 예로서, 상기 제1 금속으로 Au가 선택될 수 있으며, 상기 제2 금속으로 Sn이 선택될 수 있다.
다음으로, 상기 임시 금속층에 대한 화학적 처리를 통하여 제2 금속을 제거하고, 복수의 기공을 포함하는 제1 금속의 임시 다공성 금속층이 형성될 수 있다.
이어서, 상기 임시 다공성 금속층 위에 상기 본딩 금속층(1540)이 형성될 수 있다.
예로서, 상기 본딩 금속층(1540)은 증착 등의 방법을 통하여 상기 임시 다공성 금속층 위에 제공될 수 있다. 실시 예에 의하면, 상기 본딩 금속층(1540)은 Sn을 포함할 수 있다.
실시 예에 따른 상기 다공성 금속층(1530)은 상기 본딩 금속층(1540)이 상기 임시 다공성 금속층에 증착되는 과정에서 형성될 수 있다.
상기 본딩 금속층(1540)이 상기 임시 다공성 금속층에 증착되는 과정에서, 상기 본딩 금속층(1540)에 포함된 물질이 상기 임시 다공성 금속층으로 확산될 수 있다. 상기 본딩 금속층(1540)에 포함된 물질이 상기 임시 다공성 금속층에 제공된 기공 영역으로 확산되면서 상기 다공성 금속층(1530)이 형성될 수 있다.
이에 따라, 상기 다공성 금속층(1530)은 상기 임시 다공성 금속층을 이루는 제1 금속 물질과 상기 본딩 금속층(1540)에 포함된 물질을 포함할 수 있게 된다.
상기 다공성 금속층(1530)은 복수의 금속 물질을 포함할 수 있다. 예로서, 상기 다공성 금속층(1530)은 물질 조성비가 서로 다른 복수의 금속층을 포함할 수 있다.
상기 다공성 금속층(1530)은 상기 금속층(1520)에 가까운 제1 영역과 상기 금속층(1520)으로부터 상대적으로 먼 영역인 제2 영역을 포함할 수 있다. 상기 제1 영역에 제공된 다공성 금속층에 포함된 물질의 원자 조성비와 상기 제2 영역에 제공된 다공성 금속층에 포함된 물질의 원자 조성비가 서로 다르게 제공될 수 있다.
실시 예에 따른 반도체 소자 제조방법에 의하면, 이러한 과정을 통하여, 상기 반도체층(1510)에 전기를 공급할 수 있는 본딩패드층이 형성될 수 있게 된다.
한편, 상기 다공성 금속층(1530)은, 도 23 내지 도 26을 참조하여 설명된 바와 같이, 복수의 기공을 갖는 금속층으로 형성될 수 있다. 실시 예에 따른 상기 다공성 금속층(1530)은, 도 25 및 도 26에 도시된 바와 같이, 표면에 복수의 기공이 형성될 수 있으며, 깊이 방향으로도 복수의 기공이 형성될 수 있다. 예로서, 상기 다공성 금속층(1530)은 복수의 나노 스케일(nano-scale) 기공을 갖는 금속 스펀지층으로 지칭될 수 있다.
실시 예에 의하면, 상기 다공성 금속층(1530)은 수백 나노미터 내지 수십 마이크로 미터의 두께로 제공될 수 있다. 예로서, 상기 다공성 금속층(1530)은 500 나노미터 내지 10 마이크로 미터의 두께로 제공될 수 있다.
상기 다공성 금속층(1530)이 Sn 등의 본딩 물질과 결합하는 경우, Sn 등의 본딩 물질이 상기 반도체층 방향으로 확산되어 반도체 소자의 광속이 저하되는 것을 방지하기 위해 상기 다공성 금속층(1530)은 500 나노미터 이상의 두께로 제공되는 것이 적절할 수 있다. 또한, 반도체 소자와 패키지 간의 박리 또는 상기 다공성 금속층(1530) 자체의 박리를 방지하고, 원가를 절감하기 위해서는 상기 다공성 금속층(1530)이 10 마이크로 미터의 두께보다 작게 제공되는 것이 적절할 수 있다.
한편, 실시 예에 따른 반도체 소자(1500)에 의하면, 상기 금속층(1520)과 상기 반도체층(1510) 사이에 상기 반도체층(1510)에 전기적으로 접속된 별도의 전도성 물질이 더 제공될 수도 있다. 또한, 다른 실시 예에 따른 반도체 소자(1500)에 의하면, 상기 금속층(1520)이 제공되지 않고, 상기 다공성 금속층(1530)이 상기 반도체층(1510)에 직접 접촉되어 배치될 수도 있다.
또한, 실시 예에 따른 반도체 소자(1500)에 의하면, 도 22에 도시된 바와 같이, 상기 다공성 금속층(1530)은 복수의 다공성 금속층을 포함할 수 있다. 예로서, 상기 다공성 금속층(1530)은 복수의 층으로 제공될 수 있다.
상기 다공성 금속충(1530)은 복수의 금속 물질을 포함할 수 있다. 상기 다공성 금속층(1530)을 이루는 각각의 금속층은 서로 동일한 복수의 금속 물질을 포함할 수 있으며, 물질 조성비가 서로 다르게 제공될 수 있다. 또한, 상기 다공성 금속층(1530)을 이루는 각각의 금속층은 기공 밀도가 서로 다르게 제공될 수 있다.
실시 예에 의하면, 상기 다공성 금속층(1530)은 제1 다공성 금속층(1530a), 제2 다공성 금속층(1530b), 제3 다공성 금속층(1530c)을 포함할 수 있다.
상기 제1 다공성 금속층(1530a)은 상기 금속층(1520) 위에 제공될 수 있다. 상기 제2 다공성 금속층(1530b)은 상기 제1 다공성 금속층(1530a) 위에 제공될 수 있다. 상기 제3 다공성 금속층(1530c)은 상기 제2 다공성 금속층(1530b) 위에 제공될 수 있다.
예로서, 상기 다공성 금속층(1530)은 Au 물질을 기반으로 형성될 수 있다. 상기 다공성 금속층(1530)은 복수의 기공을 포함하는 Au층으로 제공될 수 있다.
상기 제1 다공성 금속층(1530a)은 Au 물질을 기반으로 형성될 수 있다. 상기 제1 다공성 금속층(1530a)은 복수의 기공을 포함하는 Au층으로 제공될 수 있다. 상기 제1 다공성 금속층(1530a)은 제1 기공 밀도를 포함하는 금속층으로 제공될 수 있다.
상기 제2 다공성 금속층(1530b)은 Au 물질을 기반으로 형성될 수 있다. 상기 제2 다공성 금속층(1530b)은 복수의 기공을 포함하는 Au층으로 제공될 수 있다. 상기 제2 다공성 금속층(1530b)은 제2 기공 밀도를 포함하는 금속층으로 제공될 수 있다. 상기 제2 다공성 금속층(1530b)은 상기 제1 다공성 금속층(1530a)의 제1 기공 밀도에 비해 기공 밀도가 더 큰 제2 기공 밀도로 제공될 수 있다.
여기서, 기공 밀도가 더 크다는 것은 기공 비율이 더 높다는 것을 나타낸다. 즉, 상기 제1 다공성 금속층(1530a)에 제공된 기공의 양이 상기 제2 다공성 금속층(1530b)에 제공된 기공의 양에 비해 더 많다는 것을 나타낸다.
상기 제3 다공성 금속층(1530c)은 Au 물질을 기반으로 형성될 수 있다. 상기 제3 다공성 금속층(1530c)은 복수의 기공을 포함하는 Au층으로 제공될 수 있다. 상기 제3 다공성 금속층(1530c)은 제3 기공 밀도를 포함하는 금속층으로 제공될 수 있다.
예로서, 상기 제3 다공성 금속층(1530c)은 상기 제1 다공성 금속층(1530a)의 제1 기공 밀도에 비해 기공 밀도가 더 큰 제3 기공 밀도로 제공될 수 있다. 상기 제3 다공성 금속층(1530c)은 상기 제2 다공성 금속층(1530b)의 제2 기공 밀도에 비해 기공 비율이 더 큰 제3 기공 밀도로 제공될 수 있다.
실시 예에 의하면, 상기 다공성 금속층(1530)은 하부 영역의 기공 밀도가 상부 영역의 기공 밀도에 비해 더 작게 제공될 수 있다. 상기 다공성 금속층(1530)에 제공된 기공의 기능에 대해서는 뒤에서 다시 설명하도록 한다.
한편, 상기 금속층(1520)에 인접한 상기 다공성 금속층(1530)의 하부 면에 제공된 기공이 많을 경우, 상기 금속층(1520)과 상기 다공성 금속층(1530)의 계면에서 물리적 결합력이 약화될 수 있는 위험성이 있다.
즉, 상기 다공성 금속층(1530)의 하부 영역에서 기공 밀도가 크게 제공되는 경우, 기공 밀도가 큰 만큼 물리적 강도가 약화될 수 있다. 또한, 상기 다공성 금속층(1530)의 하부 영역에서 기공 밀도가 크게 제공되는 경우, 상기 금속층(1520)과 상기 다공성 금속층(1530)의 계면에서 접착력이 약화될 수 있는 위험성이 있다.
실시 예에 따른 반도체 소자(1500)에 의하면, 이러한 점이 고려되어, 상기 다공성 금속층(1530)에 제공된 기공 밀도가 영역에 따라 변화될 수 있도록 조절하였다.
예로서, 상기 제1 다공성 금속층(1530a)은 상기 금속층(1520)에 인접한 하부 영역에 기공이 제공되지 않거나 기공 밀도가 작도록 형성될 수 있다. 또한, 상기 제1 다공성 금속층(1530a)은 중간 영역에 비해 상부 영역에 더 많은 기공이 제공되도록 형성될 수 있다.
실시 예에 따른 상기 다공성 금속층(1530)은 예로서 Au와 Sn을 포함할 수 있다.
상기 제1 다공성 금속층(1530a)에 포함된 Au 원자 조성비에 비하여 상기 제2 다공성 금속층(1530b)에 포함된 Au 원자 조성비가 같거나 더 작게 제공될 수 있다. 또한, 상기 제1 다공성 금속층(1530a)에 포함된 Sn 원자 조성비에 비하여 상기 제2 다공성 금속층(1530b)에 포함된 Sn 원자 조성비가 같거나 더 크게 제공될 수 있다.
또한, 상기 제2 다공성 금속층(1530b)에 포함된 Au 원자 조성비에 비하여 상기 제3 다공성 금속층(1530c)에 포함된 Au 원자 조성비가 같거나 더 작게 제공될 수 있다. 또한, 상기 제2 다공성 금속층(1530b)에 포함된 Sn 원자 조성비에 비하여 상기 제3 다공성 금속층(1530c)에 포함된 Sn 원자 조성비가 같거나 더 크게 제공될 수 있다.
예로서, 상기 제1 다공성 금속층(1530a)에 포함된 Au 원자 조성비는 90 at% 내지 100 at%로 제공될 수 있다. 상기 제1 다공성 금속층(1530a)에 포함된 Sn 원자 조성비는 0 at% 내지 10 at%로 제공될 수 있다.
또한, 상기 제2 다공성 금속층(1530b)에 포함된 Au 원자 조성비는 90 at%로 제공될 수 있다. 예로서, 상기 제2 다공성 금속층(1530b)에 포함된 Sn 원자 조성비는 10 at%로 제공될 수 있다.
또한, 상기 제3 다공성 금속층(1530c)에 포함된 Au 원자 조성비는 20 at% 내지 30 at%로 제공될 수 있다. 예로서, 상기 제3 다공성 금속층(1530c)에 포함된 Sn 원자 조성비는 70 at% 내지 80 at%로 제공될 수 있다.
실시 예에 따른 상기 다공성 금속층(1530)과 상기 본딩 금속층(1540)은, 도 23 내지 도 26을 참조하여 설명된 Au를 기반으로 한 다공성 금속층 위에 Sn 본딩 물질이 증착되는 과정에서 형성될 수 있다. Au 기반의 다공성 금속층에 Sn 물질이 증착되는 과정에서, Sn 물질이 Au 기반의 다공성 금속층 내부로 확산되면서 상기 다공성 금속층(1530)이 형성될 수 있다.
이에 따라, 상기 금속층(1520)으로부터 상대적으로 가까운 제1 영역에 배치된 상기 제1 다공성 금속층(1530a)에 포함된 Sn 조성비에 비하여 상대적으로 먼 제2 영역에 배치된 상기 제2 다공성 금속층(1530b)에 포함된 Sn 조성비가 같거나 더 크게 제공될 수 있다. 또한, 상기 제2 다공성 금속층(1530b)에 포함된 Sn 조성비에 비하여 상기 제3 다공성 금속층(1530c)에 포함된 Sn 조성비가 같거나 더 크게 제공될 수 있다.
그러면, 도 27을 참조하여 실시 예에 따른 반도체 소자(1500)에 적용된 다공성 금속층의 밀도 변화를 설명하기로 한다. 도 27을 참조하여 실시 예에 따른 다공성 금속층을 설명함에 있어, 도 22 내지 도 26을 참조하여 설명된 내용과 중복되는 사항에 대해서는 설명이 생략될 수 있다.
실시 예에 따른 다공성 금속층(1530)은 제1 다공성 금속층(1530a)과 제2 다공성 금속층(1530b)을 포함할 수 있다.
상기 제1 다공성 금속층(1530a)은 예로서 t1의 두께까지는 Au 조성비가 100 at%로 제공될 수 있다. 즉, 상기 제1 다공성 금속층(1530a)의 하부 영역은 기공(porous or void)이 제공되지 않도록 형성될 수 있다.
상기 t1은 하부에 배치된 금속층과의 접착력을 안정적으로 제공하기 위하여 구조적으로 안정된 층을 형성하기 위한 최소 필요 두께로 정의될 수 있다. 예로서, 상기 t1은 200 나노미터 내지 500 나노미터로 제공될 수 있다.
실시 예에 의하면, 상기 제1 다공성 금속층(1530a)의 하부 영역에 기공이 제공되지 않도록 함으로써, 아래에 배치된 금속층(1520)과의 접착력을 향상시키고 물리적 결합 강도를 향상시킬 수 있게 된다.
또한, 상기 제1 다공성 금속층(1530a)은 t1 두께부터 t2 두께까지 Au 조성비가 감소되도록 제공될 수 있다. 예로서, 상기 제1 다공성 금속층(1530a)은 t1 두께부터 t2 두께까지 Au 조성비가 점차적으로 감소되도록 제공될 수 있다.
실시 예에 의하면, 상기 제1 다공성 금속층(1530a)은 t1 두께까지는 Au 조성비가 100 at%로 제공될 수 있으며, t1 두께부터 t2 두께까지는 Au 조성비가 일정 기울기로 감소되도록 제공될 수 있다. 다른 표현으로서, 상기 제1 다공성 금속층(1530a)은 t1 두께까지는 기공 비율이 0%로 제공될 수 있으며, t1 두께부터 t2 두께까지는 기공 비율이 두께에 비례하여 증가되도록 제공될 수 있다.
예로서, 상기 제1 다공성 금속층(1530a)은 t2 두께에서 Au 조성비가 70 at%로 제공될 수 있다. 이에 따라, 상기 제1 다공성 금속층(1530a)은 t2 두께에서 기공(porous or void)의 비율이 30%로 제공될 수 있다. 예로서, (t2-t1)의 두께는 500 나노미터 내지 1000 나노미터로 제공될 수 있다.
상기 제1 다공성 금속층(1530a)에 제공된 기공 밀도는, 도 23 내지 도 26을 참조하여 설명된 바와 같이, 증착되는 Au 조성비의 변화를 통하여 기공 밀도를 조절할 수 있다. 즉, 증착된 Au 조성비가 100 at%인 영역에서는 기공이 형성되지 않을 수 있으며, 증착된 Au 조성비가 70 at%인 영역에서는 30 %의 기공이 형성될 수 있다.
또한, 실시 예에 따른 상기 다공성 금속층(1530)은 t2 두께 이상의 영역에서는 일정 Au 조성비로 제공될 수 있다. 예로서, t2 두께 이상의 영역은 제2 다공성 금속층(1530b)으로 지칭될 수 있으며, Au 조성비가 70 at%로 제공될 수 있다.
이와 같이, 실시 예에 따른 다공성 금속층(1530)은 하부 영역에는 기공이 형성되지 않도록 함으로써, 하부 금속층과의 계면에서 접착력이 향상되고 기구적 안정성이 확보될 수 있게 된다.
또한, 실시 예에 따른 상기 다공성 금속층(1530)은 t1 두께 이상에서 다수의 기공이 제공될 수 있다. 본원에서 제시된 상기 다공성 금속층(1530)의 기능에 대해서는 뒤에서 실시 예에 따른 반도체 소자가 적용된 반도체 소자 패키지를 설명하면서 더 살펴 보기로 한다.
한편, 도 28은 본 발명의 실시 예에 따른 반도체 소자에 적용된 다공성 금속층의 밀도 변화의 다른 예를 설명하는 도면이다. 도 28을 참조하여 실시 예에 따른 다공성 금속층의 다른 예를 설명함에 있어, 도 22 내지 도 27을 참조하여 설명된 내용과 중복되는 사항에 대해서는 설명이 생략될 수 있다.
실시 예에 따른 다공성 금속층(1530)은 제1 다공성 금속층(1530a)과 제2 다공성 금속층(1530b)을 포함할 수 있다.
상기 제1 다공성 금속층(1530a)은 예로서 t1의 두께까지는 Au 조성비가 100 at%로 제공될 수 있다. 즉, 상기 제1 다공성 금속층(1530a)의 하부 영역은 기공(porous or void)이 제공되지 않도록 형성될 수 있다.
상기 t1은 하부에 배치된 금속층과의 접착력을 안정적으로 제공하기 위하여 구조적으로 안정된 층을 형성하기 위한 최소 필요 두께로 정의될 수 있다. 예로서, 상기 t1은 200 나노미터 내지 500 나노미터로 제공될 수 있다.
실시 예에 의하면, 상기 제1 다공성 금속층(1530a)의 하부 영역에 기공이 제공되지 않도록 함으로써, 아래에 배치된 금속층(1520)과의 접착력을 향상시키고 물리적 결합 강도를 향상시킬 수 있게 된다.
또한, 상기 제1 다공성 금속층(1530a)은 t1 두께부터 t2 두께까지 Au 조성비가 감소되도록 제공될 수 있다. 예로서, 상기 제1 다공성 금속층(1530a)은 t1 두께부터 t2 두께까지 Au 조성비가 점차적으로 감소되도록 제공될 수 있다.
실시 예에 의하면, 상기 제1 다공성 금속층(1530a)은 t1 두께까지는 Au 조성비가 100 at%로 제공될 수 있으며, t1 두께부터 t2 두께까지는 Au 조성비가 지수적으로 감소되도록 제공될 수 있다. 다른 표현으로서, 상기 제1 다공성 금속층(1530a)은 t1 두께까지는 기공 비율이 0%로 제공될 수 있으며, t1 두께부터 t2 두께까지는 기공 비율이 지수적으로 증가되도록 제공될 수 있다.
예로서, 상기 제1 다공성 금속층(1530a)은 t2 두께에서 Au 조성비가 90 at%로 제공될 수 있다. 이에 따라, 상기 제1 다공성 금속층(1530a)은 t2 두께에서 기공(porous or void)의 비율이 10%로 제공될 수 있다. 예로서, (t2-t1)의 두께는 500 나노미터 내지 1000 나노미터로 제공될 수 있다.
상기 제1 다공성 금속층(1530a)에 제공된 기공 밀도는, 도 23 내지 도 26을 참조하여 설명된 바와 같이, 증착되는 Au 조성비의 변화를 통하여 기공 밀도를 조절할 수 있다. 즉, 증착된 Au 조성비가 100 at%인 영역에서는 기공이 형성되지 않을 수 있으며, 증착된 Au 조성비가 90 at%인 영역에서는 10 %의 기공이 형성될 수 있다.
또한, 실시 예에 따른 상기 다공성 금속층(1530)은 t2 두께 이상의 영역에서는 일정 Au 조성비로 제공될 수 있다. 예로서, t2 두께 이상의 영역은 제2 다공성 금속층(1530b)으로 지칭될 수 있으며, Au 조성비가 90 at%로 제공될 수 있다.
이와 같이, 실시 예에 따른 다공성 금속층(1530)은 하부 영역에는 기공이 형성되지 않도록 함으로써, 하부 금속층과의 계면에서 접착력이 향상되고 기구적 안정성이 확보될 수 있게 된다.
또한, 실시 예에 따른 상기 다공성 금속층(1530)은 t1 두께 이상에서 다수의 기공이 제공될 수 있다. 본원에서 제시된 상기 다공성 금속층(1530)의 기능에 대해서는 뒤에서 실시 예에 따른 반도체 소자가 적용된 반도체 소자 패키지를 설명하면서 더 살펴 보기로 한다.
그러면, 실시 예에 따른 반도체 소자가 적용된 반도체 소자 패키지에 대하여 도 29를 참조하여 설명하기로 한다. 도 29는 본 발명의 실시 예에 따른 반도체 소자 패키지를 나타낸 도면이다. 도 29를 참조하여 실시 예에 따른 반도체 소자 패키지를 설명함에 있어 도 22 내지 도 28을 참조하여 설명된 내용과 중복되는 사항에 대해서는 설명이 생략될 수 있다.
실시 예에 따른 반도체 소자 패키지(1600)는, 도 29에 도시된 바와 같이, 패드부(1210)를 포함할 수 있다. 도 29에 도시된 반도체 소자 패키지(1600)는 반도체 소자(1500)에 전원을 공급하는 패드부(1210)를 중심으로 일부 영역만을 나타낸 것이다.
예로서, 상기 패드부(1210)는 서브 마운트에 제공될 수 있다. 또한, 상기 패드부(1210)는 리드 프레임에 제공될 수 있다. 또한, 상기 패드부(1210)는 회로기판에 제공될 수 있다.
실시 예에 따른 반도체 소자 패키지 제조방법에 의하면, 상기 패드부(1210) 위에 도 22 내지 도 28을 참조하여 설명된 반도체 소자(1500)가 제공될 수 있다. 이때, 도 22를 참조하여 설명된 상기 본딩 금속층(1540)이 상기 패드부(1210) 위에 직접 접촉되도록 제공될 수 있다.
예로서, 실시 예에 따른 반도체 소자 패키지 제조방법에 의하면, 상기 반도체 소자(1500)와 상기 패드부(1210) 사이에 본딩을 위한 별도의 범프 등의 추가 본딩 물질이 제공되지 않을 수 있다. 이에 따라, 실시 예에 따른 반도체 소자 제조방법에 의하면, 제조 공정이 단순화되고 제조 비용이 절감될 수 있게 된다.
실시 예에 따른 반도체 소자 패키지 제조방법에 의하면, 도 22를 참조하여 설명된 상기 본딩 금속층(1540)이 상기 패드부(1210) 위에 배치된 상태에서 열 또는 압력 중에서 적어도 하나가 제공될 수 있다.
실시 예에 의하면, 리플로우(reflow) 공정 등을 통하여, 도 22를 참조하여 설명된 상기 본딩 금속층(1540)과 상기 패드부(1210) 사이에 열 또는 압력 중에서 적어도 하나가 제공됨에 따라, 상기 본딩 금속층(1540)에 포함된 본딩 물질이 상기 다공성 금속층(1530)으로 확산될 수 있다.
그리고, 상기 다공성 금속층(1530)에 제공된 복수의 기공 영역에서 상기 본딩 금속층(1540)으로부터 확산되는 본딩 물질과 상기 다공성 금속층(1530)에 포함된 물질 간의 결합에 의한 본딩 합금층(1630)이 형성될 수 있다.
예로서, 도 22에 도시된 상기 본딩 금속층(1540)은 리플로우 공정을 통하여 도 29에 도시된 바와 같이 존재하지 않게 될 수도 있다. 즉, 상기 본딩 금속층(1540)에 포함된 본딩 물질은 상기 다공성 금속층(1630)으로 모두 확산되어 존재하지 않게 될 수 있다.
또한, 상기 본딩 금속층(1540)에 포함된 본딩 물질이 상기 패드부(1210)로 확산될 수도 있다. 실시 예에 의하면, 상기 본딩 합금층(1630)은 상기 패드부(1210)의 표면에 안정적으로 접착될 수 있게 된다.
실시 예에 의하면, 도 22 및 도 29에 도시된 바와 같이, 리플로우(reflow) 공정 전과 공정 후에 있어 각 층의 물성에 변화가 발생될 수 있다.
예를 들어, 리플로우(reflow) 공전 전의 반도체 소자는, 도 22에 도시된 바와 같이, 반도체층(1510), 금속층(1520), 다공성 금속층(1530), 본딩 금속층(1540)을 포함할 수 있다. 예로서, 상기 다공성 금속층(1530)은 제1 다공성 금속층(1530a), 제2 다공성 금속층(1530b), 제3 다공성 금속층(1530c)을 포함할 수 있다.
또한, 리플로우(reflow) 공정 후의 반도체 소자는, 도 29에 도시된 바와 같이, 반도체층(1510), 금속층(1520), 제1 다공성 금속층(1530a), 본딩 합금층(1630)을 포함할 수 있다.
상기 본딩 합금층(1630)은 복수의 금속 물질을 포함할 수 있다. 예로서, 상기 본딩 합금층(1630)은 물질 조성비가 서로 다른 복수의 합금층을 포함할 수 있다.
상기 본딩 합금층(1630)은 상기 제1 다공성 금속층(1530a)에 가까운 제1 영역에 배치된 제1 합금층에 포함된 물질의 원자 조성비와 상기 제1 다공성 금속층(1530a)으로부터 멀리 배치된 제2 영역에 배치된 제2 합금층에 포함된 물질의 원자 조성비가 서로 다르게 제공될 수 있다.
예로서, 도 22를 참조하여 설명된 상기 제2 다공성 금속층(1530b), 상기 제3 다공성 금속층(1530c), 상기 본딩 금속층(1540)이 리플로우 공정에 의하여 도 29를 참조하여 설명된 상기 본딩 합금층(1630)으로 변화될 수 있다.
상기 본딩 합금층(1630)은 상기 본딩 금속층(1540)에 제공된 물질이 상기 제3 다공성 금속층(1530c)과 상기 제2 다공성 금속층(1530b)으로 확산되어 형성될 수 있다.
예로서, 도 22 내지 도 28을 참조하여 설명된 바와 같이, 상기 제2 다공성 금속층(1530b)와 상기 제3 다공성 금속층(1530c)은 Au 물질과 Sn 물질을 포함할 수 있다. 또한, 상기 본딩 금속층(1540)은 Sn 물질을 포함할 수 있다.
실시 예에 의하면, 리플로우 공정을 통하여, 상기 본딩 금속층(1540)에 포함된 Sn 물질이 상기 제2 다공성 금속층(1530b)과 상기 제3 다공성 금속층(1530c)으로 확산되면서 AuSn 합금층을 포함하는 상기 본딩 합금층(1630)이 형성될 수 있다.
예로서, 상기 다공성 금속층(1530)에 제공된 복수의 기공에서 상기 다공성 금속층(1530)과 상기 본딩 금속층(1540)으로부터 확산된 물질이 합금층으로 결합될 수 있다.
또한, 상기 본딩 합금층(1630)은 상기 제2 다공성 금속층(1530b)을 기반으로 형성된 제1 AuSn 합금층과 상기 제3 다공성 금속층(1530c)을 기반으로 형성된 제2 AuSn 합금층을 포함할 수 있다.
실시 예에 의하면, 상기 제1 AuSn 합금층의 조성비와 상기 제2 AuSn 합금층의 조성비가 서로 다르게 제공될 수 있다. 예로서, 상기 제1 AuSn 합금층에 포함된 Au 조성비가 상기 제2 AuSn 합금층에 포함된 Au 조성비에 비해 더 크게 제공될 수 있다.
실시 예에 따른 반도체 소자 패키지 제조방법에 의하면, 상기 반도체 소자(1500)와 상기 패드부(1210) 간에 일종의 유테틱 본딩이 수행될 수 있다. 실시 예에 의하면, 복수의 기공을 포함하는 상기 다공성 금속층(1530)에서 AuSn 합금층이 형성됨에 따라, 일반적으로 알려진 유테틱 본딩에 비해 더 낮은 온도, 더 낮은 압력에서 본딩 공정이 수행될 수 있다.
실시 예에 의하면, 상기 본딩 합금층(1630)은 AuSn 합금층으로 형성될 수 있으며, 상기 Sn 물질 기반의 본딩 금속에 비해 상대적으로 높은 용융점을 가질 수 있다.
예로서, 상기 Sn 물질 기반의 본딩 금속의 용융점은 220도 내지 250도일 수 있다. 또한, 상기 본딩 합금층(1630)은 250도에 비해 더 높은 용융점을 가질 수 있다. 상기 본딩 합금층(1630)의 용융점은 상기 본딩 합금층(1630)을 이루는 물질의 조성 비 조절을 통해 탄력적으로 선택될 수 있다.
한편, 다른 실시 예에 의하면, 도 22에 도시된 상기 본딩 금속층(1540)은 리플로우 공정을 통하여, 도 30에 도시된 바와 같이, 상기 본딩 합금층(1630)과 상기 패드부(1210) 사이에 본딩 금속층(1640)으로 존재하게 될 수도 있다.
도 30은 본 발명의 실시 예에 따른 반도체 소자 패키지의 다른 예를 나타낸 도면이다. 도 30을 참조하여 실시 예에 따른 반도체 소자 패키지를 설명함에 있어 도 22 내지 도 29를 참조하여 설명된 내용과 중복되는 사항에 대해서는 설명이 생략될 수 있다.
실시 예에 의하면, 상기 본딩 합금층(1630)과 상기 패드부(1210) 사이에 존재하는 상기 본딩 금속층(1640)의 두께는 수십 나노미터 내지 수백 나노미터로 제한될 수 있다. 상기 본딩 금속층(1640)의 두께가 1 마이크로 미터에 비해 더 두껍게 제공되는 경우, 추후 반도체 소자 패키지가 회로기판 등에 재 본딩되는 과정에서 상기 본딩 금속층(1640)이 리멜팅(re-melting)되는 문제점이 발생될 수 있다.
따라서, 실시 예에 따른 반도체 소자 패키지(1600)는, 도 29를 참조하여 설명된 바와 같이, 상기 본딩 금속층(1540)이 존재하지 않고 상기 본딩 합금층(1630)이 상기 패드부(1210)에 직접 접촉되도록 함으로써, 추후 반도체 소자 패키지가 기판 등에 제 본딩되는 과정에서 리멜팅 문제가 발생되는 것을 방지할 수 있게 된다.
또한, 실시 예에 따른 반도체 소자 패키지(1600)는, 도 30을 참조하여 설명된 바와 같이, 상기 본딩 금속층(1640)이 상기 본딩 합금층(1630)과 상기 패드부(1210) 사이에 1 마이크로 미터 이하로 존재하도록 함으로써, 추후 반도체 소자 패키지가 기판 등에 재 본딩되는 과정에서 리멜팅 문제가 발생되는 것을 방지할 수 있게 된다.
예로서, 이상에서 설명된 리멜팅(re-melting) 문제는 다음과 같은 환경에서 발생될 수 있다.
실시 예에 따른 반도체 소자 패키지(1600)는 응용 제품에 따라 전원을 공급하는 메인 기판에 추가로 표면실장(SMT)되어 부착되는 경우도 발생될 수 있다. 이때, 하나의 예로서 반도체 소자 패키지(1600)가 메인 기판에 납땜 등의 방법으로 표면실장(SMT)될 수도 있다.
한편, 종래 반도체 소자 패키지 제조방법에 의하면, 본딩 공정을 통하여 패드부에 반도체 소자가 본딩되었다. 그런데, 반도체 소자 패키지를 제조하는 과정에서 제1 본딩 공정을 통하여 본딩이 수행되는 경우에는, 메인 기판에 추가로 표면실장이 수행되는 제2 본딩 공정을 위한 리플로우(reflow) 과정에서 제1 본딩 공정에 이용된 본딩 물질이 다시 녹을 수 있게 된다. 이에 따라, 제2 본딩 공정을 위한 리플로우(reflow) 과정에서 반도체 소자 패키지와 패드부 간의 전기적 연결 및 물리적 결합의 안정성이 약화될 수 있게 된다.
그러나, 실시 예에 따른 반도체 소자 패키지 제조방법에 의하면, 실시 예에 따른 반도체 소자(1500)와 패드부(1210) 간에 본딩력을 제공하는 상기 본딩 합금층(1630)의 용융점이 일반적인 본딩 물질의 용융점에 비해 더 높게 제공될 수 있다. 따라서, 실시 예에 따른 반도체 소자 패키지(1600)는 메인 기판 등에 리플로우(reflow) 공정을 통해 본딩되는 경우에도 리멜팅(re-melting) 현상이 발생되지 않으므로 전기적 연결 및 물리적 본딩력이 열화되지 않는 장점이 있다.
한편, 실시 예에 따른 반도체 소자 패키지(1600)의 적용 예에 따라서, 상기 패드부(1210)가 수지 위에 배치될 수 있으며, 또한 상기 패드부(1210)가 수지 주위에 배치될 수도 있다. 이에 따라, 상기 패드부(1210)와 상기 반도체 소자(1500)를 결합하는 과정이 고온에서 진행되는 경우, 수지의 변형이 발생되거나 수지에 변색이 발생될 수 있다.
그러나, 실시 예에 따른 반도체 소자 패키지(1600)에 의하면, 이상에서 설명된 바와 같이, 저온 환경에서 상기 패드부(1210)에 상기 반도체 소자(1500)를 본딩시킬 수 있다. 이에 따라, 실시 예에 의하면 패드부 주변에 배치된 수지가 고온에 노출되는 것을 방지할 수 있으므로, 수지가 손상되거나 변색되는 것을 방지할 수 있게 된다.
실시 예에 따른 반도체 소자 패키지 제조방법에 의하면, 상기 본딩 금속층(1540)에 포함된 본딩 물질은 상기 패드부(1210)와의 결합력을 제공할 수 있다. 또한, 상기 본딩 금속층(1540)에 포함된 본딩 물질이 상기 다공성 금속층(1530)에 제공된 복수의 기공으로 확산되면서 금속 간 합성(intermetallic compound)이 형성될 수 있다. 이에 따라, 실시 예에 의하면, 상기 패드부(1210)와 상기 본딩 합금층(1630) 사이에 안정적인 결합력이 제공될 수 있다.
실시 예에 의하면, 본딩 물질의 확산에 의하여 본딩이 수행될 수 있으며, 본딩 후 높은 용융점을 갖는 합금층이 형성될 수 있다. 예를 들어, Sn 물질의 확산에 의하여 본딩이 수행되고, 상대적으로 고융점을 갖는 AuSn의 합금층이 형성될 수 있다.
한편, 도 31은 본 발명의 실시 예에 따른 반도체 소자 패키지의 또 다른 예를 나타낸 도면이다.
그러면, 도 31을 참조하여 실시 예에 따른 반도체 소자 패키지의 또 다른 예를 설명하기로 한다. 도 31을 참조하여 실시 예에 따른 반도체 소자 패키지를 설명함에 있어, 도 22 내지 도 30을 참조하여 설명된 내용과 중복되는 사항에 대해서는 설명이 생략될 수 있다.
실시 예에 따른 반도체 소자 패키지(1700)는, 도 31에 도시된 바와 같이, 반도체 소자(1500), 패드부(1210), 리드 프레임(1220), 패키지 몸체(1230), 메인기판(1300)을 포함할 수 있다.
상기 반도체 소자(1500)는 리세스(recess)를 포함하는 패키지 몸체(1230)에 제공된 상기 패드부(1210)에 전기적으로 연결될 수 있다. 예로서, 상기 패드부(1210)는 상기 패키지 몸체(1230)에 제공된 상기 리세스의 바닥 면 위에 제공될 수 있다.
상기 패드부(1210)는 하부에 배치된 상기 메인기판(1300)에 전기적으로 연결될 수 있다. 예로서, 상기 패드부(1210)는 하부에 배치된 상기 리드 프레임(1220)을 통하여 상기 메인기판(1300)에 전기적으로 연결될 수 있다.
상기 반도체 소자(1500)는 상기 리드 프레임(1220) 위에 제공된 상기 패드부(1210)에 배치될 수 있다. 상기 반도체 소자(1500)는 상기 패키지 몸체(1230)에 의하여 제공된 리세스 내에 배치될 수 있다. 상기 반도체 소자(1500) 위에는 몰딩부(1240)가 배치될 수 있다. 예로서, 상기 몰딩부(1240)는 상기 반도체 소자(1500)로부터 제공되는 빛을 입사 받고 파장 변환된 빛을 방출하는 파장변환 입자를 포함할 수 있다.
예를 들어, 상기 패키지 몸체(1230)는 PPA(PolyPhtalAmide) 수지, PCT(PolyCyclohexylenedimethylene Terephthalate) 수지, EMC(Epoxy Molding Compound) 수지, SMC(Silicone Molding Compound) 수지를 포함하는 그룹 중에서 선택된 적어도 하나의 물질을 포함할 수 있다.
실시 예에 따른 반도체 소자 패키지(1700)는, 도 31에 도시된 바와 같이, 상기 패드부(1210) 위에 배치된 제1 본딩층(1715)과 상기 리드 프레임(1220) 아래에 배치된 제2 본딩층(1310)을 포함할 수 있다.
예로서, 상기 제1 본딩층(1715)은 도 22 내지 도 30을 참조하여 설명된 본딩 합금층(1630)과 다공성 금속층(1530)을 포함할 수 있다. 또한, 상기 제2 본딩층(1310)은 본딩 공정에 이용되는 본딩 물질을 포함할 수 있다. 예로서, 상기 제2 본딩층(1310)은 Sn, In을 포함하는 저 융점 본딩 물질 중에서 선택된 적어도 하나 또는 그 합금을 포함할 수 있다.
실시 예에 의하면, 도 22 내지 도 30을 참조하여 설명된 바와 같이, 상기 제1 본딩층(1715)은 상기 제2 본딩층(1310)에 비해 더 높은 용융점을 가질 수 있다. 또한, 상기 제1 본딩층(1715)은 상기 제2 본딩층(1310)의 용융점 아래에서 형성될 수 있다.
실시 예에 따른 반도체 소자 패키지(1700) 제조방법에 의하면, 상기 반도체 소자(1500)와 상기 패드부(1210) 간의 본딩 공정은 상대적으로 저온의 제1 온도에서 수행될 수 있다. 또한, 상기 반도체 소자(1500)와 상기 패드부(1210) 간의 본딩 공정은 상대적으로 낮은 제1 압력을 가하면서 수행될 수 있다.
그리고, 상기 리드 프레임(1220)과 상기 메인기판(1300) 간의 본딩 공정은 상대적으로 고온의 제2 온도에서 수행될 수 있다. 또한, 상기 리드 프레임(1220)과 상기 메인기판(1300) 간의 본딩 공정은 상대적으로 높은 제2 압력을 가하면서 수행될 수 있다.
그러나, 이상에서 설명된 바와 같이, 상기 제1 본딩층(1715)의 용융점이 상기 제2 온도에 비해 더 높으므로, 상기 리드 프레임(1220)과 상기 메인기판(1300) 간의 본딩을 위한 리플로우(reflow) 공정에서 상기 반도체 소자(1500)와 상기 패드부(1210) 간의 결합력이 열화되지 않게 된다.
또한, 이상에서 설명된 바와 같이, 상기 반도체 소자(1500)와 상기 패드부(1210) 간의 본딩 공정은 비교적 낮은 상기 제1 온도에서 수행될 수 있게 된다. 이에 따라, 실시 예에 의하면 상기 반도체 소자(1500)와 상기 패드부(1210) 간의 본딩 과정에서 상기 패키지 몸체(1230)가 손상되거나 변색이 발생되는 것을 방지할 수 있게 된다.
실시 예에 의하면, 상기 반도체 소자(1500)와 상기 패드부(1210) 간의 본딩 공정은 비교적 낮은 상기 제1 온도에서 수행될 수 있으므로, 상기 패키지 몸체(1230)를 구성하는 물질에 대한 선택 폭이 넓어질 수 있게 된다. 실시 예에 의하면, 상기 패키지 몸체(1230)는 세라믹 등의 고가의 물질뿐만 아니라, 상대적으로 저가의 수지 물질을 이용하여 제공될 수도 있다.
한편, 실시 예에 따른 상기 반도체 소자(1500)는 상기 패드부(1210)에 플립 칩 본딩 방식으로 연결될 수 있다. 상기 반도체 소자(1500)는 상부 발광 및 측면 발광될 수 있다. 또한, 상기 반도체 소자(1500)는 하부 방향으로도 빛을 방출할 수 있다. 이와 같이, 실시 예에 따른 반도체 소자(1500)는 6면 방향으로 빛을 방출하는 플립 칩 발광소자일 수 있다.
그러면, 도 32 내지 도 36을 참조하여 본 발명의 실시 예에 따른 반도체 소자의 또 다른 예를 설명하기로 한다. 도 32 내지 도 36을 참조하여 실시 예에 따른 반도체 소자를 설명함에 있어, 도 22 내지 도 31을 참조하여 설명된 내용과 중복되는 사항에 대해서는 설명이 생략될 수 있다.
도 32는 본 발명의 실시 예에 따른 반도체 소자의 또 다른 예를 나타낸 평면도이고, 도 33은 도 32에 도시된 반도체 소자의 D-D 선에 따른 단면도이다.
한편, 이해를 돕기 위해, 도 32를 도시함에 있어, 제1 본딩패드(2171)와 제2 본딩패드(2172) 아래에 배치되지만, 상기 제1 본딩패드(2171)에 전기적으로 연결된 제1 전극(2141)과 상기 제2 본딩패드(2172)에 전기적으로 연결된 제2 전극(2142)이 보일 수 있도록 도시되었다.
실시 예에 따른 반도체 소자에 있어서, 상기 제1 본딩패드(2171)와 상기 제2 본딩패드(2172)는 예로서 이상에서 설명된 다공성 금속층과 본딩 합금층을 포함할 수 있다. 또한, 실시 예에 따른 상기 제1 본딩패드(2171)와 상기 제2 본딩패드(2172)는 이상에서 설명된 금속층, 다공성 금속층, 본딩 합금층을 모두 포함할 수도 있다.
실시 예에 따른 반도체 소자(2100)는, 도 32 및 도 33에 도시된 바와 같이, 기판(2105) 위에 배치된 발광구조물(2110)을 포함할 수 있다.
상기 기판(2105)은 사파이어 기판(Al2O3), SiC, GaAs, GaN, ZnO, Si, GaP, InP, Ge을 포함하는 그룹 중에서 선택될 수 있다. 예로서, 상기 기판(2105)은 상부 면에 요철 패턴이 형성된 PSS(Patterned Sapphire Substrate)로 제공될 수 있다.
상기 발광구조물(2110)은 제1 도전형 반도체층(2111), 활성층(2112), 제2 도전형 반도체층(2113)을 포함할 수 있다. 이하에서는 설명의 편의를 위해 상기 제1 도전형 반도체층(2111)이 n형 반도체층으로 제공되고 상기 제2 도전형 반도체층(2113)이 p형 반도체층으로 제공된 경우를 기준으로 설명하기로 한다.
실시 예에 따른 반도체 소자(2100)는, 도 33에 도시된 바와 같이, 전류확산층(2120)과 투광성 전극층(2130)을 포함할 수 있다. 상기 전류확산층(2120)과 상기 투광성 전극층(2130)은 전류 확산을 향상시켜 광출력을 증가시킬 수 있다.
예로서, 상기 전류확산층(2120)은 산화물 또는 질화물 등으로 제공될 수 있다. 상기 전류확산층(2120)의 폭은 위에 배치된 제2 전극(2142)의 폭 이상으로 제공될 수 있다. 이에 따라, 상기 전류확산층(2120)은 상기 제2 전극(2142) 하측에서의 전류집중을 방지하여 전기적 신뢰성을 향상시킴으로써 광속을 향상시킬 수 있다.
실시 예에 따른 반도체 소자(2100)는, 도 32 내지 도 34에 도시된 바와 같이, 제1 전극(2141)과 제2 전극(2142)을 포함할 수 있다.
상기 제1 전극(2141)은 상기 제1 도전형 반도체층(2111)에 전기적으로 연결될 수 있다. 상기 제1 전극(2141)은 상기 제1 도전형 반도체층(2111) 위에 배치될 수 있다. 예로서, 실시 예에 따른 반도체 소자(2100)에 의하면, 상기 제1 전극(2141)은 상기 제2 도전형 반도체층(2113)의 일부와 상기 활성층(2112)의 일부가 제거되어 노출된 제1 도전형 반도체층(2111)의 상면에 배치될 수 있다.
또한, 실시 예에 의하면, 상기 제1 전극(2141)은 상기 제2 도전형 반도체층(2113)과 상기 활성층(2112)을 관통하여 상기 제1 도전형 반도체층(2111)의 일부 영역을 노출하는 리세스에 배치될 수 있다.
상기 제2 전극(2142)은 상기 제2 도전형 반도체층(2113)에 전기적으로 연결될 수 있다. 상기 제2 전극(2142)은 상기 제2 도전형 반도체층(2113) 위에 배치될 수 있다. 실시 예에 의하면, 상기 제2 전극(2142)과 상기 제2 도전형 반도체층(2113) 사이에 상기 전류확산층(2120)이 배치될 수 있다. 또한, 상기 제2 전극(2142)은 상기 투광성 전극층(2130) 위에 배치될 수 있다.
또한, 실시 예에 의하면, 상기 제1 전극(2141)과 상기 제2 전극(2142)은 서로 분기되어 배치된 가지 전극을 더 포함할 수 있다. 상기 제1 전극(2141)과 상기 제2 전극(2142)은 가지 전극을 통하여 전류의 집중을 방지하고 전류 흐름을 확산시킬 수 있게 된다.
실시 예에 따른 반도체 소자(2100)는, 도 32 및 도 33에 도시된 바와 같이, 보호층(2150)을 포함할 수 있다.
상기 보호층(2150)은 상기 제2 전극(2142) 위에 배치될 수 있다. 상기 보호층(2150)은 상기 제2 전극(2142)의 P 영역 상의 일부 영역을 노출시키는 제1 개구부(h1)를 포함할 수 있다.
또한, 상기 보호층(2150)은 상기 제1 전극(2141) 위에 배치될 수 있다. 상기 보호층(2150)은 상기 제1 전극(2141)의 N 영역 상의 일부 영역을 노출시키는 제2 개구부(h2)를 포함할 수 있다.
또한, 실시 예에 따른 반도체 소자(2100)는, 도 32, 도 33, 및 도 35에 도시된 바와 같이, 반사층(2160)을 포함할 수 있다. 상기 반사층(2160)은 제1 반사층(2161), 제2 반사층(2162), 제3 반사층(2163)을 포함할 수 있다. 상기 반사층(2160)은 상기 보호층(2150) 위에 배치될 수 있다.
상기 제1 반사층(2161)은 상기 제1 전극(2141)과 상기 제2 전극(2142) 위에 배치될 수 있다. 상기 제1 반사층(2161)은 상기 제1 전극(2141)의 일부 영역 위에 배치될 수 있다. 상기 제1 반사층(2161)은 상기 제2 전극(2142)의 일부 영역 위에 배치될 수 있다.
상기 제1 반사층(2161)은 상기 제1 전극(2141)의 상부 면을 노출시키는 제4 개구부(h4)를 포함할 수 있다. 상기 제1 반사층(2161)은 상기 보호층(2150)의 상기 제2 개구부(h2)가 형성된 영역에 대응되어 제공된 제4 개구부(h4)를 포함할 수 있다.
상기 제2 반사층(2162)은 상기 제1 전극(2141)과 상기 제2 전극(2142) 위에 배치될 수 있다. 상기 제2 반사층(2162)은 상기 제1 전극(2141)의 일부 영역 위에 배치될 수 있다. 상기 제2 반사층(2162)은 상기 제2 전극(2142)의 일부 영역 위에 배치될 수 있다.
상기 제2 반사층(2162)은 상기 제1 반사층(2161)과 이격되어 배치될 수 있다. 상기 제2 반사층(2162)은 상기 제2 전극(2142)의 상부 면을 노출시키는 제3 개구부(h3)를 포함할 수 있다. 상기 제2 반사층(2162)은 상기 보호층(2150)의 상기 제1 개구부(h1)가 형성된 영역에 대응되어 제공된 제3 개구부(h3)를 포함할 수 있다.
또한, 상기 제3 반사층(2163)은 상기 제1 전극(2141)과 상기 제2 전극(2142) 위에 배치될 수 있다. 상기 제3 반사층(2163)은 상기 제1 전극(2141)의 일부 영역 위에 배치될 수 있다. 상기 제3 반사층(2163)은 상기 제2 전극(2142)의 일부 영역 위에 배치될 수 있다.
상기 제3 반사층(2163)은 상기 제1 반사층(2161)과 상기 제2 반사층(2162) 사이에 배치될 수 있다. 예로서, 상기 제3 반사층(2163)은 상기 제1 반사층(2161)과 연결될 수 있다. 또한, 상기 제3 반사층(2163)은 상기 제2 반사층(2162)과 연결될 수 있다. 상기 제3 반사층(2163)은 상기 제1 반사층(2161)과 상기 제2 반사층(2162)에 물리적으로 직접 접촉되어 배치될 수 있다.
상기 반사층(2160)은 절연성 반사층으로 제공될 수 있다. 예로서, 상기 반사층(2160)은 DBR(Distributed Bragg Reflector)층 또는 ODR(Omni Directional Reflector)층으로 제공될 수 있다. 또한, 상기 반사층(2160)은 금속 물질을 포함할 수도 있다.
실시 예에 의하면, 상기 제1 반사층(2161)은 상기 제1 전극(2141)의 측면 및 상면의 일부에 상기 제1 전극(2141)의 상면을 노출하며 배치될 수 있다. 상기 제2 반사층(2162)은 상기 제2 전극(2142)의 측면 및 상면의 일부에 상기 제2 전극(2142)의 상면을 노출하며 배치될 수 있다.
이에 따라, 상기 제1 반사층(2161)과 상기 제2 반사층(2162)은 상기 발광구조물(2110)의 활성층(2112)에서 발광되는 빛을 반사시켜 제1 본딩패드(2171)와 제2 본딩패드(2172)에서 광 흡수가 발생되는 것을 최소화하여 광도(Po)를 향상시킬 수 있다.
예를 들어, 상기 제1 반사층(2161)과 상기 제2 반사층(2162)은 절연성 재료로 이루어지되, 상기 활성층(2112)에서 방출된 빛의 반사를 위하여 반사율이 높은 재료, 예를 들면 DBR 구조를 이룰 수 있다. 또한, 상기 제3 반사층(2163)도 예로서 DBR 구조를 이룰 수 있다.
상기 제1 반사층(2161)과 상기 제2 반사층(2162)은 굴절률이 다른 물질이 서로 반복하여 배치된 DBR 구조를 이룰 수 있다. 예를 들어, 상기 제1 반사층(2161)과 상기 제2 반사층(2162)은 TiO2, SiO2, Ta2O5, HfO2 중 적어도 하나 이상을 포함하는 단층 또는 적층 구조로 배치될 수 있다.
또한, 다른 실시 예에 의하면, 이에 한정하지 않고 상기 제1 반사층(2161)과 상기 제2 반사층(2162)은 상기 활성층(2112)에서 발광하는 빛의 파장에 따라 상기 활성층(2112)에서 발광하는 빛에 대한 반사도를 조절할 수 있도록 자유롭게 제공될 수 있다.
실시 예에 따른 반도체 소자(2100)는, 도 32 및 도 33에 도시된 바와 같이, 상기 제1 반사층(2161) 위에 배치된 제1 본딩패드(2171)를 포함할 수 있다. 또한, 실시 예에 따른 반도체 소자(2100)는 상기 제2 반사층(2162) 위에 배치된 제2 본딩패드(2172)를 포함할 수 있다. 상기 제2 본딩패드(2172)는 상기 제1 본딩패드(2171)와 이격되어 배치될 수 있다.
상기 제1 본딩패드(2171)는 상기 제4 개구부(h4)와 상기 제2 개구부(h2)를 통하여 상기 제1 전극(2141)의 N 영역 상의 일부 영역에 접촉될 수 있다. 상기 제2 본딩패드(2172)는 상기 제3 개구부(h3)와 상기 제1 개구부(h1)를 통하여 상기 제2 전극(2142) 의 P 영역 상의 일부 영역에 접촉될 수 있다.
실시 예에 따른 반도체 소자는 플립칩 본딩 방식으로 외부 전원에 연결될 수 있다. 예로서, 반도체 소자 패키지를 제조함에 있어, 상기 제1 본딩패드(2171)의 상부 면과 상기 제2 전극패드(2172)의 상부 면이 서브 마운트, 리드 프레임, 또는 회로기판 등에 부착되도록 배치될 수 있다.
예를 들어, 상기 제1 본딩패드(2171)와 상기 제2 본딩패드(2172)는, 도 22 내지 도 31을 참조하여 설명된 다공성 금속층과 본딩 합금층을 포함할 수 있다. 도 22 내지 도 31을 참조하여 설명된 다공성 금속층과 본딩 합금층에 관한 설명은 상기 제1 본딩패드(2171) 및 상기 제2 본딩패드(2172)에 적용될 수 있다.
또한, 다른 실시 예에 의하면, 상기 제1 본딩패드(2171)와 상기 제2 본딩패드(2172)는 Au, AuTi 등으로 형성됨으로써 실장공장이 안정적으로 진행될 수 있다. 또한 상기 제1 본딩패드(2171)와 상기 제2 본딩패드(2172)는 Ti, Al, In, Ir, Ta, Pd, Co, Cr, Mg, Zn, Ni, Si, Ge, Ag, Ag alloy, Au, Hf, Pt, Ru, Rh, ZnO, IrOx, RuOx, NiO, RuOx/ITO, Ni/IrOx/Au, 및 Ni/IrOx/Au/ITO 등 중에서 하나 이상의 물질 또는 합금을 이용하여 단층 또는 다층으로 형성될 수 있다.
실시 예에 따른 반도체 소자가 플립칩 본딩 방식으로 실장되어 반도체 소자 패키지로 구현되는 경우, 상기 발광구조물(2110)에서 제공되는 빛은 상기 기판(2105)을 통하여 방출될 수 있다. 상기 발광구조물(2110)에서 방출되는 빛은 상기 제1 반사층(2161)과 상기 제2 반사층(2162)에서 반사되어 상기 기판(2105) 방향으로 방출될 수 있다.
또한, 상기 발광구조물(2110)에서 방출되는 빛은 상기 발광구조물(2110)의 측면 방향으로도 방출될 수 있다. 또한, 상기 발광구조물(2110)에서 방출되는 빛은, 상기 제1 본딩패드(2171)와 상기 제2 본딩패드(2172)가 배치된 면 중에서, 상기 제1 본딩패드(2171)와 상기 제2 본딩패드(2172)가 제공되지 않은 영역을 통하여 외부로 방출될 수 있다.
구체적으로, 상기 발광구조물(2110)에서 방출되는 빛은, 상기 제1 본딩패드(2171)와 상기 제2 본딩패드(2172)가 배치된 면 중에서, 상기 제1 반사층(2161), 상기 제2 반사층(2162), 상기 제3 반사층(2163)이 제공되지 않은 영역을 통하여 외부로 방출될 수 있다.
이에 따라, 실시 예에 따른 반도체 소자(2100)는 상기 발광구조물(2110)을 둘러싼 6면 방향으로 빛을 방출할 수 있게 되며, 광도를 현저하게 향상시킬 수 있다.
또한, 실시 예에 따른 반도체 소자 및 반도체 소자 패키지에 의하면, 넓은 면적을 갖는 상기 제1 본딩패드(2171)와 상기 제2 본딩패드(2172)가 전원을 제공하는 회로기판에 직접 본딩될 수 있으므로 플립칩 본딩 공정이 쉽고 안정적으로 진행될 수 있다.
한편, 실시 예에 따른 반도체 소자를 설명함에 있어, 상기 제2 도전형 반도체층(2113) 위에 상기 투광성 전극층(2130)이 제공된 경우를 기준으로 설명되었다. 그러나, 다른 실시 예에 의하면 상기 투광성 전극층(2130)이 생략되고 상기 제2 도전형 반도체층(2113) 위에 상기 제2 전극(2142)이 직접 접촉되도록 배치될 수도 있다.
그러면, 도 36을 참조하여 실시 예에 따른 반도체 소자에 적용된 제1 본딩패드(2171)와 제2 본딩패드(2172)의 배치 관계에 대해 더 살펴 보기로 한다. 도 36은 본 발명의 실시 예에 따른 반도체 소자에 적용된 제1 본딩패드(2171)와 제2 본딩패드(2172)의 배치 예를 나타낸 도면이다.
실시 예에 따른 반도체 소자에 의하면, 반도체 소자(2100)의 상부 방향에서 보았을 때, 상기 제1 본딩패드(2171)와 상기 제2 본딩패드(2172)의 면적의 합은, 상기 제1 본딩패드(2171)와 상기 제2 본딩패드(2172)가 배치된 상기 반도체 소자(2100)의 상부 면 전체 면적의 60%에 비해 같거나 작게 제공될 수 있다.
예로서, 상기 반도체 소자(2100)의 상부 면 전체 면적은 상기 발광구조물(2110)의 제1 도전형 반도체층(2111)의 하부 면의 가로 길이 및 세로 길이에 의하여 정의되는 면적에 대응될 수 있다. 또한, 상기 반도체 소자(2100)의 상부 면 전체 면적은 상기 기판(2105)의 상부 면 또는 하부 면의 면적에 대응될 수 있다.
이와 같이, 상기 제1 본딩패드(2171)와 상기 제2 본딩패드(2172)의 면적의 합이 상기 반도체 소자(2100)의 전체 면적의 60%에 비해 같거나 작게 제공되도록 함으로써, 상기 제1 본딩패드(2171)와 상기 제2 본딩패드(2172)가 배치된 면으로 방출되는 빛의 양이 증가될 수 있게 된다. 이에 따라, 실시 예에 의하면, 상기 반도체 소자(2100)의 6면 방향으로 방출되는 빛의 양이 많아지게 되므로 광 추출 효율이 향상되고 광도(Po)가 증가될 수 있게 된다.
또한, 상기 반도체 소자의 상부 방향에서 보았을 때, 상기 제1 본딩패드(2171)의 면적과 상기 제2 본딩패드(2172)의 면적의 합은 상기 반도체 소자(2100)의 전체 면적의 30%에 비해 같거나 크게 제공될 수 있다.
이와 같이, 상기 제1 본딩패드(2171)와 상기 제2 본딩패드(2172)의 면적의 합이 상기 반도체 소자(2100)의 전체 면적의 30%에 비해 같거나 크게 제공되도록 함으로써, 상기 제1 본딩패드(2171)와 상기 제2 본딩패드(2172)를 통하여 안정적인 실장이 수행될 수 있고, 상기 반도체 소자(2100)의 전기적 특성이 저하되지 않도록 확보할 수 있다.
실시 예에 따른 반도체 소자(2100)는, 광 추출 효율 및 본딩의 안정성 확보와 전기적 특성의 확보를 고려하여, 상기 제1 본딩패드(2171)와 상기 제2 본딩패드(2172)의 면적의 합이 상기 반도체 소자(2100)의 전체 면적의 30% 이상이고 60% 이하로 선택될 수 있다.
즉, 상기 제1 본딩패드(2171)와 상기 제2 본딩패드(2172)의 면적의 합이 상기 반도체 소자(2100)의 전체 면적의 30% 이상 내지 100% 이하인 경우, 상기 반도체 소자(2100)의 전기적 특성을 확보하고, 반도체 소자 패키지에 실장되는 본딩력을 확보하여 안정적인 실장이 수행될 수 있다.
또한, 상기 제1 본딩패드(2171)와 상기 제2 본딩패드(2172)의 면적의 합이 상기 반도체 소자(2100)의 전체 면적의 0% 초과 내지 60% 이하인 경우, 상기 제1 본딩패드(2171)와 상기 제2 본딩패드(2172)가 배치된 면으로 방출되는 광량이 증가하여 상기 반도체 소자(2100)의 광추출 효율이 향상되고, 광도(Po)가 증가될 수 있다.
실시 예에서는 상기 반도체 소자(2100)의 전기적 특성과 반도체 소자 패키지에 실장되는 본딩력을 확보하고, 광도를 증가시키기 위해, 상기 제1 본딩패드(2171)와 상기 제2 본딩패드(2172)의 면적의 합이 상기 반도체 소자(2100)의 전체 면적의 30% 이상 내지 60% 이하로 선택하였다.
또한, 다른 실시 예에 의하면, 이에 한정하지 않고, 상기 반도체 소자(2100)의 전기적 특성과 본딩력을 확보하기 위해서는 상기 제1 본딩패드(2171)와 상기 제2 본딩패드(2172)의 면적의 합이 60% 초과 내지 100% 이하로 구성될 수 있다. 또한, 광도를 증가시키기 위해서는 상기 제1 본딩패드(2171)와 상기 제2 본딩패드(2172)의 면적의 합이 0% 초과 30% 미만으로 선택하여 구성할 수 있다.
실시 예에 의하면, 상기 제1 본딩패드(2171)는, 상기 반도체 소자(2100)의 장축 방향을 따라 x1의 길이로 제공되고, 상기 반도체 소자(2100)의 단축 방향을 따라 y1의 길이로 제공될 수 있다. 이때, 상기 x1과 y1의 비는 예로서 1:1.5 내지 1:2로 제공될 수 있다.
또한, 상기 제2 본딩패드(2172)는, 상기 반도체 소자(2100)의 장축 방향을 따라 x2의 길이로 제공되고, 상기 반도체 소자(2100)의 단축 방향을 따라 y2의 길이로 제공될 수 있다. 이때, 상기 x2와 y2의 비는 예로서 1:1.5 내지 1:2로 제공될 수 있다.
또한, 상기 제1 본딩패드(2171)와 상기 제2 본딩패드(2172) 사이의 최소 간격(d)은 125 마이크로 미터에 비해 같거나 크게 제공될 수 있다. 상기 제1 본딩패드(2171)와 상기 제2 본딩패드(2172) 사이의 최소 간격(d)은 상기 반도체 소자(2100)가 실장 되는 패키지 몸체의 제2 전극패드와 제1 전극패드 간의 간격을 고려하여 선택될 수 있다.
예로서, 패키지 몸체의 제1 전극패드와 제2 전극패드 간의 최소 간격이 최소 125 마이크로 미터로 제공될 수 있으며, 최대 200 마이크로 미터로 제공될 수 있다. 이때, 공정 오차를 고려하면, 상기 제1 본딩패드(2171)와 상기 제2 본딩패드(2172) 사이의 간격(d)은 예로서 125 마이크로 미터 이상이고 300 마이크로 미터 이하로 제공될 수 있다.
또한, 상기 제1 본딩패드(2171)와 상기 제2 본딩패드(2172) 사이의 간격(d)이 125 마이크로 미터보다 크게 배치되어야, 반도체 소자의 제1 본딩패드(2171)와 제2 본딩패드(2172) 사이에서 전기적인 단락이 발생하지 않을 수 있도록 최소 공간이 확보될 수 있고, 광 추출 효율을 향상시키기 위한 발광 면적을 확보할 수 있어 상기 반도체 소자(2100)의 광도(Po)가 증가될 수 있다.
또한, 상기 제1 본딩패드(2171)와 상기 제2 본딩패드(2172) 사이의 간격(d)이 300 마이크로 미터 이하로 제공되어야 상기 반도체 소자 패키지의 제1 전극패드 및 제2 전극패드와 상기 반도체 소자의 제1 본딩패드(2171) 및 제2 본딩패드(2172)가 충분한 본딩력을 가지며 본딩될 수 있고, 상기 반도체 소자(2100)의 전기적 특성이 확보될 수 있다.
상기 제1 본딩패드(2171)와 상기 제2 본딩패드(2172) 사이의 최소 간격(d)은 광학적 특성을 확보하기 위해 125 마이크로 미터보다 크게 배치되고, 전기적 특성과 본딩력에 의한 신뢰성을 확보하기 위해 300 마이크로 미터보다 작게 배치될 수 있다.
실시 예에서는 상기 제1 본딩패드(2171)와 상기 제2 본딩패드(2172) 사이에 125 마이크로 미터 이상 300 마이크로 이하의 최소 간격(d)을 제공하지만, 이에 한정하지 않고, 상기 반도체 소자 패키지의 전기적 특성 또는 신뢰성을 향상시키기 위해서는 125 마이크로 미터보다 작게 배치될 수 있고, 광학적 특성을 향상시키기 위해서는 300 마이크로 미터보다 크게 배치될 수 있다.
실시 예에 의하면, 상기 제1 본딩패드(2171)는 상기 반도체 소자(2100)의 장축 방향에 배치된 이웃하는 측면으로부터 b1의 길이만큼 떨어져서 배치되고, 상기 반도체 소자(2100)의 단축 방향에 배치된 이웃하는 측면으로부터 a1 또는 a3의 길이만큼 떨어져서 배치될 수 있다. 이때, 상기 a1 또는 a3는 예로서 40 마이크로 미터에 비해 같거나 크고, 상기 b1은 100 마이크로 미터에 비해 같거나 크게 제공될 수 있다.
또한, 상기 제2 본딩패드(2172)는 상기 반도체 소자(2100)의 장축 방향에 배치된 이웃하는 측면으로부터 b2의 길이만큼 떨어져서 배치되고, 상기 반도체 소자(2100)의 단축 방향에 배치된 이웃하는 측면으로부터 a2 또는 a4의 길이만큼 떨어져서 배치될 수 있다. 이때, 상기 a2 또는 a4는 예로서 40 마이크로 미터에 비해 같거나 크고, 상기 b2는 100 마이크로 미터에 비해 같거나 크게 제공될 수 있다.
실시 예에 의하면, 상기 a1, a2, a3, a4는 서로 같은 값으로 제공될 수 있다. 또한, 상기 b1과 b2는 서로 같은 값으로 제공될 수 있다. 또한, 다른 실시 예에 의하면, 상기 a1, a2, a3, a4 중에서 적어도 2 개가 서로 다른 값을 가질 수도 있고, 상기 b1과 b2가 서로 다른 값을 가질 수도 있다.
또한, 실시 예에 따른 반도체 소자(2100)에 의하면, 도 36에 도시된 바와 같이, 상기 제3 반사층(2163)이 상기 제1 본딩패드(2171)와 상기 제2 본딩패드(2172) 사이에 배치될 수 있다. 예로서, 상기 제3 반사층(2163)의 상기 반도체 소자(2100)의 장축 방향에 따른 길이(d)는 상기 제1 본딩패드(2171)와 상기 제2 본딩패드(2172) 사이의 간격에 대응되어 배치될 수 있다. 또한, 상기 제3 반사층(2163)의 상기 반도체 소자(2100)의 단축 방향에 따라 f의 길이로 제공될 수 있다. 상기 제3 반사층(2163)의 상기 반도체 소자(2100)의 단축 방향에 따른 길이(f)는 예로서 상기 반도체 소자(2100)의 단축 방향 길이에 대응될 수 있다. 또한, 상기 제3 반사층(2163)의 면적은 예로서 상기 반도체 소자(2100)의 상부 면 전체의 10% 이상이고 25% 이하로 제공될 수 있다.
상기 제3 반사층(2163)의 면적이 상기 반도체 소자(2100)의 상부 면 전체의 10% 이상일 때, 상기 반도체 소자의 하부에 배치되는 패키지 몸체가 변색되거나 균열의 발생을 방지할 수 있고, 25% 이하일 경우 상기 반도체 소자의 6면으로 발광하도록 하는 광 추출 효율을 확보하기에 유리하다.
또한, 다른 실시 예에서는 이에 한정하지 않고 상기 광 추출 효율을 더 크게 확보하기 위해 상기 제3 반사층(2163)의 면적을 상기 반도체 소자(2100)의 상부 면 전체의 0% 초과 내지 10% 미만으로 배치할 수 있고, 상기 패키지 몸체에 변색 또는 균열의 발생을 방지하기 위해 상기 제3 반사층(2163)의 면적을 상기 반도체 소자(2100)의 상부 면 전체의 25% 초과 내지 100% 미만으로 배치할 수 있다.
이와 같이 실시 예에 따른 반도체 소자(2100)에 의하면, 상기 제1 본딩패드(2171)와 상기 제2 본딩패드(2172) 사이에 제공된 제1 영역으로 상기 발광구조물(2110)에서 생성된 빛이 투과되어 방출되지 않도록 제공될 수 있다. 이때, 상기 제1 영역은 상기 제1 본딩패드(2171)와 상기 제2 본딩패드(2172) 사이의 최소 간격에 대응되는 영역일 수 있다. 또한, 상기 제1 영역은 상기 제3 반사층(2163)에 있어서 반도체 소자의 장축 방향으로 배치된 길이(d)에 대응될 수 있다.
또한, 상기 반도체 소자(2100)의 장축 방향에 배치된 측면과 이웃하는 상기 제1 본딩패드(2171) 또는 상기 제2 본딩패드(2172) 사이에 제공된 제2 영역으로 상기 발광구조물(2110)에서 생성된 빛이 투과되어 방출될 수 있다. 이때, 상기 제2 영역은 b1과 b2에 대응되는 영역일 수 있다.
또한, 상기 반도체 소자(2100)의 단축 방향에 배치된 측면과 이웃하는 상기 제1 본딩패드(2171) 또는 상기 제2 본딩패드(2172) 사이에 제공된 제3 영역으로 상기 발광구조물에서 생성된 빛이 투과되어 방출될 수 있다. 이때, 상기 제3 영역은 a1, a2, a3, 및 a4에 대응되는 영역일 수 있다.
예컨대, 실시 예에 따른 반도체 소자(2100)의 장축 방향 길이가 1250 마이크로 미터이고, 단축 방향 길이가 750 마이크로 미터인 경우에 이상에서 언급된 변수들은 다음과 같은 값을 가질 수 있다.
상기 제1 본딩패드(2171)의 면적과 상기 제2 본딩패드(2172)의 면적이 서로 같고, 그 합이 30% 경우에, x1:y1=1:2이고, d의 값이 125 마이크로 미터로 제공되면, x1의 값은 265 마이크로 미터로 제공되고, y1의 값은 530 마이크로 미터로 제공될 수 있다. 이에 따라, a1의 값은 예로서 110 마이크로 미터에 비해 작거나 같고, b1의 값은 예로서 300 마이크로 미터에 비해 작거나 같게 제공될 수 있다.
즉, 반도체 소자(2100)의 크기에 따라, 상기 제1 본딩패드(2171)의 면적과 상기 제2 본딩패드(2172)의 면적의 합이 결정되고, 상기 제1 본딩패드(2171)의 가로/세로 비율과 d의 값이 결정되면, 나머지 변수들은 계산에 의하여 산출될 수 있게 된다. 이에 따라, a1, a2, a3, a4, b1, b2 등의 상한 값은 나타내지 아니 하였다.
실시 예에 의하면, 상기 제1 반사층(2161)의 크기는 상기 제1 본딩패드(2171)의 크기에 비하여 수 마이크로 미터 더 크게 제공될 수 있다. 예를 들어, 상기 제1 반사층(2161)의 면적은 상기 제1 본딩패드(2171)의 면적을 완전히 덮을 수 있을 정도의 크기로 제공될 수 있다. 공정 오차를 고려할 때, 상기 제1 반사층(2161)의 한 변의 길이는 상기 제1 본딩패드(2171)의 한 변의 길이에 비해 예로서 4 마이크로 미터 내지 10 마이크로 미터 정도 더 크게 제공될 수 있다.
또한, 상기 제2 반사층(2162)의 크기는 상기 제2 본딩패드(2172)의 크기에 비하여 수 마이크로 미터 더 크게 제공될 수 있다. 예를 들어, 상기 제2 반사층(2162)의 면적은 상기 제2 본딩패드(2172)의 면적을 완전히 덮을 수 있을 정도의 크기로 제공될 수 있다. 공정 오차를 고려할 때, 상기 제2 반사층(2162)의 한 변의 길이는 상기 제2 본딩패드(2172)의 한 변의 길이에 비해 예로서 4 마이크로 미터 내지 10 마이크로 미터 정도 더 크게 제공될 수 있다.
실시 예에 의하면, 상기 제1 반사층(2161)과 상기 제2 반사층(2162)에 의하여, 상기 발광구조물(2110)로부터 방출되는 빛이 상기 제1 본딩패드(2171)와 상기 제2 본딩패드(2172)에 입사되지 않고 반사될 수 있게 된다. 이에 따라, 상기 발광구조물(2110)에서 생성되어 방출되는 빛이 상기 제1 본딩패드(2171)와 상기 제2 본딩패드(2172)에 입사되어 손실되는 것을 최소화할 수 있다.
또한, 실시 예에 따른 반도체 소자(2100)에 의하면, 상기 제3 반사층(2163)이 상기 제1 본딩패드(2171)와 상기 제2 본딩패드(2172) 사이에 배치되므로, 상기 제1 본딩패드(2171)와 상기 제2 본딩패드(2172) 사이로 빛이 방출되는 것을 방지할 수 있다.
앞에서 설명된 바와 같이, 실시 예에 따른 반도체 소자(2100)는 예를 들어 플립칩 본딩 방식으로 실장되어 반도체 소자 패키지 형태로 제공될 수 있다. 이때, 반도체 소자(2100)가 실장되는 패키지 몸체가 수지 등으로 제공되는 경우, 상기 반도체 소자(2100)의 하부 영역에서, 상기 반도체 소자(2100)로부터 방출되는 단파장의 강한 빛에 의하여 패키지 몸체가 변색되거나 균열이 발생될 수 있다.
그러나, 실시 예에 따른 반도체 소자(2100)에 의하면 상기 제1 본딩패드(2171)와 상기 제2 본딩패드(2172)가 배치된 영역 사이로 빛이 방출되는 것을 방지할 수 있으므로, 상기 반도체 소자(2100)의 하부 영역에 배치된 패키지 몸체가 변색되거나 균열되는 것을 방지할 수 있다.
또한, 실시 예에 따른 반도체 소자(2100)에 의하면, 패키지 몸체에 제공되는 제1 전극패드와 제2 전극패드 간의 최소 간격이 고려되어 상기 제3 반사층(2163)의 폭(d)이 최소화되도록 선택될 수 있다. 그리고, 상기 반도체 소자(2100)의 장축 방향에 배치된 측면과 이웃하는 상기 제1 본딩패드(2171) 또는 상기 제2 본딩패드(2172) 사이에 제공된 간격(b1, b2)을 최대로 확보함으로써, 상기 제1 본딩패드(2171)와 상기 제2 본딩패드(2172)의 측면으로 방출되는 빛의 양을 향상시킬 수 있다.
실시 예에 의하면, 상기 제1 본딩패드(2171), 상기 제2 본딩패드(2172), 상기 제3 반사층(2163)이 배치된 상기 반도체 소자(2100)의 상부 면의 20% 이상 면적에서 상기 발광구조물(2110)에서 생성된 빛이 투과되어 방출될 수 있다.
이에 따라, 실시 예에 의하면, 상기 반도체 소자(2100)의 6면 방향으로 방출되는 빛의 양이 많아지게 되므로 광 추출 효율이 향상되고 광도(Po)가 증가될 수 있게 된다. 또한, 상기 반도체 소자(2100)의 하부 면에 근접하게 배치된 패키지 몸체가 변색되거나 균열되는 것을 방지할 수 있게 된다.
한편, 실시 예에 따른 발광소자 패키지는 광원 장치에 적용될 수 있다.
또한, 광원 장치는 산업 분야에 따라 표시 장치, 조명 장치, 헤드 램프 등을 포함할 수 있다.
광원 장치의 예로, 표시 장치는 바텀 커버와, 바텀 커버 위에 배치되는 반사판과, 광을 방출하며 발광 소자를 포함하는 발광 모듈과, 반사판의 전방에 배치되며 발광 모듈에서 발산되는 빛을 전방으로 안내하는 도광판과, 도광판의 전방에 배치되는 프리즘 시트들을 포함하는 광학 시트와, 광학 시트 전방에 배치되는 디스플레이 패널과, 디스플레이 패널과 연결되고 디스플레이 패널에 화상 신호를 공급하는 화상 신호 출력 회로와, 디스플레이 패널의 전방에 배치되는 컬러 필터를 포함할 수 있다. 여기서 바텀 커버, 반사판, 발광 모듈, 도광판, 및 광학 시트는 백라이트 유닛(Backlight Unit)을 이룰 수 있다. 또한, 표시 장치는 컬러 필터를 포함하지 않고, 적색(Red), 녹색(Gren), 청색(Blue) 광을 방출하는 발광 소자가 각각 배치되는 구조를 이룰 수도 있다.
광원 장치의 또 다른 예로, 헤드 램프는 기판 상에 배치되는 발광소자 패키지를 포함하는 발광 모듈, 발광 모듈로부터 조사되는 빛을 일정 방향, 예컨대, 전방으로 반사시키는 리플렉터(reflector), 리플렉터에 의하여 반사되는 빛을 전방으로 굴절시키는 렌즈, 및 리플렉터에 의하여 반사되어 렌즈로 향하는 빛의 일부분을 차단 또는 반사하여 설계자가 원하는 배광 패턴을 이루도록 하는 쉐이드(shade)를 포함할 수 있다.
광원 장치의 다른 예인 조명 장치는 커버, 광원 모듈, 방열체, 전원 제공부, 내부 케이스, 소켓을 포함할 수 있다. 또한, 실시 예에 따른 광원 장치는 부재와 홀더 중 어느 하나 이상을 더 포함할 수 있다. 상기 광원 모듈은 실시 예에 따른 발광소자 패키지를 포함할 수 있다.
이상에서 실시 예들에 설명된 특징, 구조, 효과 등은 적어도 하나의 실시 예에 포함되며, 반드시 하나의 실시 예에만 한정되는 것은 아니다. 나아가, 각 실시 예에서 예시된 특징, 구조, 효과 등은 실시 예들이 속하는 분야의 통상의 지식을 가지는 자에 의해 다른 실시 예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 실시 예의 범위에 포함되는 것으로 해석되어야 할 것이다.
이상에서 실시 예를 중심으로 설명하였으나 이는 단지 예시일 뿐 실시 예를 한정하는 것이 아니며, 실시예가 속하는 분야의 통상의 지식을 가진 자라면 본 실시 예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시 예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 특허청구범위에서 설정하는 실시 예의 범위에 포함되는 것으로 해석되어야 할 것이다.
실시 예에 따른 반도체 소자, 반도체 소자 제조방법, 반도체 소자 패키지, 반도체 소자 패키지 제조방법에 의하면, 광 추출 효율, 각 계면의 접착 특성 및 전기적 특성을 향상시킬 수 있는 장점이 있다.
실시 예는 따른 반도체 소자, 반도체 소자 제조방법, 반도체 소자 패키지, 반도체 소자 패키지 제조방법에 의하면, 반도체 소자로부터 방출되는 빛에 의하여 패키지 몸체가 열화되는 것을 방지할 수 있는 장점이 있다.
실시 예에 따른 반도체 소자, 반도체 소자 제조방법, 반도체 소자 패키지, 반도체 소자 패키지 제조방법에 의하면, 패키지 전극과 반도체 소자 간의 본딩 결합력을 향상시킬 수 있는 장점이 있다.
실시 예에 따른 반도체 소자, 반도체 소자 제조방법, 반도체 소자 패키지, 반도체 소자 패키지 제조방법에 의하면, 전류 집중 현상이 발생되는 것을 방지하여 신뢰성을 향상시킬 수 있는 장점이 있다.
실시 예에 따른 반도체 소자, 반도체 소자 제조방법, 반도체 소자 패키지, 반도체 소자 패키지 제조방법에 의하면, 플립칩 본딩 방식에 적합하도록 전극, 반사층 및 본딩패드를 배치하여 본딩 공정을 용이하게 수행하고 방출되는 빛의 투과율 및 반사율을 높여 광 추출 효율을 향상시킬 수 있는 장점이 있다.
실시 예에 따른 반도체 소자, 반도체 소자 제조방법, 반도체 소자 패키지, 반도체 소자 패키지 제조방법에 의하면, 낮은 온도에서 작은 압력의 제공으로 안정적인 본딩이 수행될 수 있는 장점이 있다.
실시 예에 따른 반도체 소자, 반도체 소자 제조방법, 반도체 소자 패키지, 반도체 소자 패키지 제조방법에 의하면, 반도체 소자 패키지가 기판 등에 재 본딩되는 과정에서 반도체 소자 패키지의 본딩 영역에서 리멜팅(re-melting) 현상이 발생되는 것을 방지할 수 있는 장점이 있다.

Claims (10)

  1. 제1 도전형 반도체층, 제2 도전형 반도체층, 상기 제1 도전형 반도체층과 상기 제2 도전형 반도체층 사이에 배치된 활성층을 포함하는 발광구조물;
    상기 제1 도전형 반도체층 위에 배치되며, 상기 제1 도전형 반도체층과 전기적으로 연결된 제1 전극;
    상기 제2 도전형 반도체층 위에 배치되며, 상기 제2 도전형 반도체층과 전기적으로 연결된 제2 전극;
    상기 제1 전극과 상기 제2 전극 위에 배치되며, 상기 제1 전극과 전기적으로 연결된 제1 본딩패드;
    상기 제1 전극과 상기 제2 전극 위에 배치되며, 상기 제1 본딩패드와 이격되어 배치되고, 상기 제2 전극과 전기적으로 연결된 제2 본딩패드;
    상기 발광구조물과 상기 제1 본딩패드 사이에 배치된 제1 반사층;
    상기 발광구조물과 상기 제2 본딩패드 사이에 배치된 제2 반사층;
    상기 발광구조물과 상기 제1 반사층 사이에 배치되며, 제1 컨택홀을 제공하는 투광성 전극층;
    을 포함하고
    상기 발광구조물의 상면과 상기 제1 반사층의 하면이 상기 제1 컨택홀을 통하여 접촉되는 반도체 소자.
  2. 제1항에 있어서,
    상기 투광성 전극층은 상기 발광구조물과 상기 제2 반사층 사이에 배치된 제2 컨택홀을 더 포함하고,
    상기 발광구조물의 상면과 상기 제2 반사층의 하면이 상기 제2 컨택홀를 통하여 직접 접촉되는 반도체 소자.
  3. 제1항에 있어서,
    상기 제1 반사층과 상기 제2 반사층 사이에 배치된 제3 반사층을 더 포함하고,
    상기 투광성 전극층은 상기 발광구조물과 상기 제3 반사층 사이에 배치되며, 상기 발광구조물의 상면과 상기 제3 반사층의 하면이 직접 접촉되는 제3 컨택홀을 제공하는 반도체 소자.
  4. 제3항에 있어서,
    상기 제3 반사층은 상기 제1 본딩패드와 상기 제2 본딩패드 사이에 배치된 반도체 소자.
  5. 제3항에 있어서,
    반도체 소자의 상부 방향에서 보았을 때, 상기 제1 본딩패드의 면적과 상기 제2 본딩패드의 면적의 합은, 상기 제1 본딩패드와 상기 제2 본딩패드가 배치된 상기 반도체 소자의 상면 전체 면적의 60%에 비해 같거나 작고, 상기 제3 반사층의 면적은 상기 반도체 소자의 상면 전체 면적의 10% 이상이고 25% 이하로 제공되고,
    상기 제1 본딩패드와 상기 제2 본딩패드 사이에 제공된 제1 영역을 통해서는 상기 발광구조물에서 생성된 빛이 투과되어 방출되지 않고, 상기 반도체 소자의 장축 방향에 배치된 측면과 이웃하는 상기 제1 본딩패드 또는 상기 제2 본딩패드 사이에 제공된 제2 영역, 상기 반도체 소자의 단축 방향에 배치된 측면과 이웃하는 상기 제1 본딩패드 또는 상기 제2 본딩패드 사이에 제공된 제3 영역에서, 상기 발광구조물에서 생성된 빛이 투과되어 방출되는 반도체 소자.
  6. 제5항에 있어서,
    상기 반도체 소자의 상부 방향에서 보았을 때, 상기 제1 본딩패드의 면적과 상기 제2 본딩패드의 면적의 합은 상기 반도체 소자의 전체 면적의 30%에 비해 같거나 큰 반도체 소자.
  7. 제5항에 있어서,
    상기 제1 본딩패드, 상기 제2 본딩패드, 상기 제3 반사층이 배치된 상기 반도체 소자의 상면의 20% 이상 면적에서 상기 발광구조물에서 생성된 빛이 투과되어 방출되는 반도체 소자.
  8. 제1항에 있어서,
    상기 제1 컨택홀은 수 마이크로 미터 내지 수십 마이크로 미터의 직경으로 제공된 반도체 소자.
  9. 제1항에 있어서,
    상기 투광성 전극층과 상기 제1 반사층 사이에 배치된 제1 보호층을 더 포함하고,
    상기 제1 보호층은 상기 제1 컨택홀에 수직 방향으로 중첩되어 제공된 제4 컨택홀을 포함하는 반도체 소자.
  10. 제1 패키지 전극과 제2 패키지 전극을 포함하는 패키지 몸체;
    상기 패키지 몸체에 배치된 제1항 내지 제9항 중의 어느 한 한에 의한 반도체 소자;
    를 포함하고,
    상기 반도체 소자의 상기 제1 본딩패드는 상기 제1 패키지 전극에 전기적으로 연결되고,
    상기 반도체 소자의 상기 제2 본딩패드는 상기 제2 패키지 전극에 전기적으로 연결된 반도체 소자 패키지.
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