KR20150114110A - 반도체 발광소자 - Google Patents
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Abstract
본 개시는 반도체 발광소자에 있어서, 제1 도전성을 가지는 제1 반도체층, 제1 도전성과 다른 제2 도전성을 가지는 제2 반도체층 및 제1 반도체층과 제2 반도체층 사이에 개재되며 전자와 정공의 재결합을 통해 빛을 생성하는 활성층을 가지는 복수의 반도체층;으로서, 성장 기판을 이용해 순차로 성장되는 복수의 반도체층; 제1 반도체층과 전기적으로 연통하는 제1 전극부; 제2 반도체층과 전기적으로 연통하는 제2 전극부; 그리고 활성층에서 생성된 빛을 성장 기판 측으로 반사하도록 복수의 반도체층 위에 형성되며, 개구가 형성된 비도전성 반사막;을 포함하며, 제1 전극부와 제2 전극부 중의 적어도 하나는: 상면 및 상면과 연결된 측면을 구비하며, 개구에 의해 적어도 일부가 노출되는 하부 전극; 비도전성 반사막 위에 구비되는 상부 전극; 그리고 상부 전극과 연통하는 전기적 연결;로서, 개구로 이어져 하부 전극의 상면과 접촉하며, 하부 전극의 상면 및 측면이 만나는 에지를 덮는 전기적 연결;을 구비하는 것을 특징으로 하는 반도체 발광소자에 관한 것이다.
Description
본 개시(Disclosure)는 전체적으로 반도체 발광소자에 관한 것으로, 특히 전기적 접촉의 저항을 감소하고 전기적 접촉의 신뢰성을 향상하는 전극 구조를 가진 반도체 발광소자에 관한 것이다.
여기서, 반도체 발광소자는 전자와 정공의 재결합을 통해 빛을 생성하는 반도체 광소자를 의미하며, 3족 질화물 반도체 발광소자를 예로 들 수 있다. 3족 질화물 반도체는 Al(x)Ga(y)In(1-x-y)N (0≤x≤1, 0≤y≤1, 0≤x+y≤1)로 된 화합물로 이루어진다. 이외에도 적색 발광에 사용되는 GaAs계 반도체 발광소자 등을 예로 들 수 있다.
여기서는, 본 개시에 관한 배경기술이 제공되며, 이들이 반드시 공지기술을 의미하는 것은 아니다(This section provides background information related to the present disclosure which is not necessarily prior art).
도 1은 미국 등록특허공보 제7,262,436호에 개시된 반도체 발광소자의 일 예를 나타내는 도면이다.
반도체 발광소자는 기판(100), 기판(100) 위에 성장되는 위에 성장되는 n형 반도체층(300), n형 반도체층(300) 위에 성장되는 활성층(400), 활성층(400) 위에 성장되는 p형 반도체층(500), p형 반도체층(500) 위에 형성되는 반사막으로 기능하는 전극(901,902,903) 그리고 식각되어 노출된 n형 반도체층(300) 위에 형성되는 n측 본딩 패드(800)를 포함한다.
이러한 구조의 칩, 즉 기판(100)의 일측에 전극(901,902,903) 및 전극(800) 모두가 형성되어 있고, 전극(901,902,903)이 반사막으로 기능하는 형태의 칩을 플립 칩(filp chip)이라 한다. 전극(901,902,903)은 반사율이 높은 전극(901; 예: Ag), 본딩을 위한 전극(903; 예: Au) 그리고 전극(901) 물질과 전극(903) 물질 사이의 확산을 방지하는 전극(902; 예: Ni)으로 이루어진다. 이러한 금속 반사막 구조는 반사율이 높고, 전류 확산에 이점을 가지지만, 금속에 의한 빛 흡수라는 단점을 가진다.
도 2는 일본 공개특허공보 제2006-20913호에 개시된 반도체 발광소자의 일 예를 나타내는 도면이다.
반도체 발광소자는 기판(100), 기판(100) 위에 성장되는 버퍼층(200), 버퍼층(200) 위에 성장되는 n형 반도체층(300), n형 반도체층(300) 위에 성장되는 활성층(400), 활성층(400) 위에 성장되는 p형 반도체층(500), p형 반도체층(500) 위에 형성되며, 전류 확산 기능을 하는 투광성 도전막(600), 투광성 도전막(600) 위에 형성되는 p측 본딩 패드(700) 그리고 식각되어 노출된 n형 반도체층(300) 위에 형성되는 n측 본딩 패드(800)를 포함한다. 그리고 투광성 도전막(600) 위에는 분포 브래그 리플렉터(900; DBR: Distributed Bragg Reflector)와 금속 반사막(904)이 구비되어 있다. 이러한 구성에 의하면, 금속 반사막(904)에 의한 빛 흡수를 감소하지만, 전극(901,902,903)을 이용하는 것보다 상대적으로 전류 확산이 원활치 못한 단점이 있다.
이에 대하여 '발명의 실시를 위한 구체적인 내용'의 후단에 기술한다.
여기서는, 본 개시의 전체적인 요약(Summary)이 제공되며, 이것이 본 개시의 외연을 제한하는 것으로 이해되어서는 아니된다(This section provides a general summary of the disclosure and is not a comprehensive disclosure of its full scope or all of its features).
본 개시에 따른 일 태양에 의하면(According to one aspect of the present disclosure), 반도체 발광소자에 있어서, 제1 도전성을 가지는 제1 반도체층, 제1 도전성과 다른 제2 도전성을 가지는 제2 반도체층 및 제1 반도체층과 제2 반도체층 사이에 개재되며 전자와 정공의 재결합을 통해 빛을 생성하는 활성층을 가지는 복수의 반도체층;으로서, 성장 기판을 이용해 순차로 성장되는 복수의 반도체층; 제1 반도체층과 전기적으로 연통하는 제1 전극부; 제2 반도체층과 전기적으로 연통하는 제2 전극부; 그리고 활성층에서 생성된 빛을 성장 기판 측으로 반사하도록 복수의 반도체층 위에 형성되며, 개구가 형성된 비도전성 반사막;을 포함하며, 제1 전극부와 제2 전극부 중의 적어도 하나는: 상면 및 상면과 연결된 측면을 구비하며, 개구에 의해 적어도 일부가 노출되는 하부 전극; 비도전성 반사막 위에 구비되는 상부 전극; 그리고 상부 전극과 연통하는 전기적 연결;로서, 개구로 이어져 하부 전극의 상면과 접촉하며, 하부 전극의 상면 및 측면이 만나는 에지를 덮는 전기적 연결;을 구비하는 것을 특징으로 하는 반도체 발광소자가 제공된다.
이에 대하여 '발명의 실시를 위한 구체적인 내용'의 후단에 기술한다.
도 1은 미국 등록특허공보 제7,262,436호에 개시된 반도체 발광소자의 일 예를 나타내는 도면,
도 2는 일본 공개특허공보 제2006-20913호에 제시된 반도체 발광소자의 일 예를 나타내는 도면,
도 3은 본 개시에 따른 반도체 발광소자 및 이의 제조방법의 일 예를 설명하는 도면,
도 4는 도 3에서 설명된 반도체 발광소자의 제조방법의 일 예를 설명하는 도면,
도 5는 건식 식각 공정에 의해 형성된 개구의 일부(R1)를 확대한 도면,
도 6은 습식 식각 공정이 수행된 전극의 상면을 설명하는 도면,
도 7은 개구에 형성된 전기적 연결을 설명하는 도면,
도 8은 본 개시에 따른 반도체 발광소자 및 이의 제조방법의 다른 예를 설명하는 도면,
도 9는 본 개시에 따른 반도체 발광소자 및 이의 제조방법의 또 다른 일 예를 설명하는 도면,
도 10은 도 9에서 A-A 선을 따라 절단한 단면의 일 예를 설명하는 도면,
도 11은 본 개시에 따른 반도체 발광소자 및 이의 제조방법의 또 다른 일 예를 설명하는 도면,
도 12는 본 개시에 따른 반도체 발광소자 및 이의 제조방법의 또 다른 일 예를 설명하는 도면,
도 13은 본 개시에 따른 반도체 발광소자의 또 다른 일 예를 나타내는 도면,
도 14는 도 13의 A-A 라인을 따라 취한 단면도,
도 15는 도 13의 B-B 라인을 따라 취한 단면도,
도 16은 도 13의 반도체 발광소자에서 p측 전극 및 n측 전극과 비도전성 반사막을 제거한 상태를 나타내는 도면,
도 17은 본 개시에 따른 반도체 발광소자의 또 다른 일 예를 나타내는 도면,
도 18은 도 17의 D-D 라인을 따라 취한 단면도,
도 19는 도 17의 E-E 라인을 따라 취한 단면도,
도 20은 반도체 발광소자 제조 공정 도중에 두 개의 반도체 발광소자가 독립된 반도체 발광소자로 분리되기 이전 상태를 나타낸 도면,
도 21은 반도체 발광소자 제조 공정 도중에 두 개의 반도체 발광소자가 독립된 반도체 발광소자로 분리된 상태를 나타낸 도면,
도 22는 본 개시에 따른 반도체 발광소자의 또 다른 일 예를 나타내는 도면,
도 23은 도 22의 A-A'라인을 따른 단면도,
도 24는 본 개시에 따른 반도체 발광소자의 또 다른 일 예를 나타내는 도면,
도 25는 본 개시에 따른 반도체 발광소자의 또 다른 일 예를 나타내는 도면,
도 26은 본 개시에 따른 반도체 발광소자의 또 다른 일 예를 나타내는 도면,
도 27은 본 개시에 따른 반도체 발광소자의 또 다른 일 예를 나타내는 도면,
도 28은 도 27에 제시된 반도체 발광소자가 외부 전극에 고정된 상태의 일 예를 나타내는 도면,
도 29는 액상 주석의 금 및 주석 위에서 퍼짐의 정도를 나타내는 사진,
도 30은 본 개시에 따른 반도체 발광소자의 또 다른 일 예를 나타내는 도면,
도 31은 본 개시에 따른 전극에 형성된 거친 표면의 사진,
도 32는 본 개시에 따른 반도체 발광소자의 또 다른 일 예를 나타내는 도면,
도 33은 도 27에 제시된 반도체 발광소자의 변형예를 나타내는 도면,
도 34는 도 30에 제시된 반도체 발광소자의 변형예를 나타내는 도면,
도 35는 도 32에 제시된 반도체 발광소자의 변형예를 나타내는 도면,
도 36은 산화 방지층의 두께에 따른 결합력의 변화를 나타내는 그래프.
도 37은 외부 전극에 접합된 반도체 발광소자에 발생한 크랙을 보여주는 사진,
도 38은 본 개시에 따른 n측 전극 및/또는 p측 전극 구성의 일 예를 나타내는 도면,
도 39는 장시간 전류를 인가한 경우에 하부 전극층이 터져나와 있는 것을 나타내는 사진,
도 40은 본 개시에 따른 전극 또는 범프의 두께에 따른 생산 수율의 변화를 나타내는 도면,
도 41은 본 개시에 따른 n측 전극 및/또는 p측 전극 구성의 또 다른 예를 나타내는 도면,
도 42는 본 개시에 따른 n측 전극 및/또는 p측 전극 구성의 또 다른 예를 나타내는 도면,
도 43은 최상층의 두께에 따른 DST 결과를 나타내는 그래프.
도 44는 본 개시에 따른 반도체 발광소자의 일 예를 설명하는 도면,
도 45 내지 도 50은 본 개시에 따른 반도체 발광소자를 제조하는 방법의 일 예를 설명하는 도면,
도 51은 본 개시에 따른 반도체 발광소자의 일 예를 설명하는 도면,
도 52는 제2 오믹 전극의 일 예를 설명하는 도면,
도 53 내지 도 59는 본 개시에 따른 반도체 발광소자를 제조하는 방법의 일 예를 설명하는 도면,
도 60은 본 개시에 따른 반도체 발광소자의 다른 예를 설명하는 도면,
도 61은 본 개시에 따른 반도체 발광소자의 또 다른 예를 설명하는 도면.
도 62는 본 개시에 따른 반도체 발광소자의 일 예를 설명하는 도면,
도 63은 도 62에서 A-A 선을 따라 절단한 단면을 설명하는 도면,
도 64는 도 63에 도시된 반도체 발광소자의 일부를 확대한 도면,
도 65는 비도전성 반사막에 형성되는 제1 개구의 일 예를 나타내는 사진,
도 66은 본 개시에 따른 반도체 발광소자의 다른 예를 나타내는 도면,
도 67은 본 개시에 따른 반도체 발광소자의 또 다른 예를 나타내는 도면,
도 68은 본 개시에 따른 반도체 발광소자의 또 다른 예를 나타내는 도면,
도 69는 본 개시에 따른 반도체 발광소자의 또 다른 예를 나타내는 도면,
도 70은 본 개시에 따른 반도체 발광소자의 또 다른 예를 나타내는 도면,
도 71은 본 개시에 따른 반도체 발광소자의 제조 방법의 일 예를 나타내는 도면,
도 72는 본 개시에 따른 반도체 발광소자의 또 다른 예를 설명하는 도면,
도 73은 상부 전극 형성 전의 상태를 설명하는 도면,
도 74는 도 72의 A-A라인을 따라 취한 단면의 일 예를 나타내는 도면,
도 75는 개구 형성 공정의 일 예를 설명하는 도면,
도 76은 개구의 상부 림이 형성되는 방법의 일 예를 설명하는 도면,
도 77은 본 개시에 따른 반도체 발광소자의 전극부의 예들을 설명하는 도면,
도 78은 전극부의 평면상 형상의 예들을 설명하는 도면,
도 79는 본 개시에 따른 전극부의 다른 예들을 설명하는 도면,
도 80은 본 개시에 따른 전극부의 다른 예들을 설명하는 도면.
도 2는 일본 공개특허공보 제2006-20913호에 제시된 반도체 발광소자의 일 예를 나타내는 도면,
도 3은 본 개시에 따른 반도체 발광소자 및 이의 제조방법의 일 예를 설명하는 도면,
도 4는 도 3에서 설명된 반도체 발광소자의 제조방법의 일 예를 설명하는 도면,
도 5는 건식 식각 공정에 의해 형성된 개구의 일부(R1)를 확대한 도면,
도 6은 습식 식각 공정이 수행된 전극의 상면을 설명하는 도면,
도 7은 개구에 형성된 전기적 연결을 설명하는 도면,
도 8은 본 개시에 따른 반도체 발광소자 및 이의 제조방법의 다른 예를 설명하는 도면,
도 9는 본 개시에 따른 반도체 발광소자 및 이의 제조방법의 또 다른 일 예를 설명하는 도면,
도 10은 도 9에서 A-A 선을 따라 절단한 단면의 일 예를 설명하는 도면,
도 11은 본 개시에 따른 반도체 발광소자 및 이의 제조방법의 또 다른 일 예를 설명하는 도면,
도 12는 본 개시에 따른 반도체 발광소자 및 이의 제조방법의 또 다른 일 예를 설명하는 도면,
도 13은 본 개시에 따른 반도체 발광소자의 또 다른 일 예를 나타내는 도면,
도 14는 도 13의 A-A 라인을 따라 취한 단면도,
도 15는 도 13의 B-B 라인을 따라 취한 단면도,
도 16은 도 13의 반도체 발광소자에서 p측 전극 및 n측 전극과 비도전성 반사막을 제거한 상태를 나타내는 도면,
도 17은 본 개시에 따른 반도체 발광소자의 또 다른 일 예를 나타내는 도면,
도 18은 도 17의 D-D 라인을 따라 취한 단면도,
도 19는 도 17의 E-E 라인을 따라 취한 단면도,
도 20은 반도체 발광소자 제조 공정 도중에 두 개의 반도체 발광소자가 독립된 반도체 발광소자로 분리되기 이전 상태를 나타낸 도면,
도 21은 반도체 발광소자 제조 공정 도중에 두 개의 반도체 발광소자가 독립된 반도체 발광소자로 분리된 상태를 나타낸 도면,
도 22는 본 개시에 따른 반도체 발광소자의 또 다른 일 예를 나타내는 도면,
도 23은 도 22의 A-A'라인을 따른 단면도,
도 24는 본 개시에 따른 반도체 발광소자의 또 다른 일 예를 나타내는 도면,
도 25는 본 개시에 따른 반도체 발광소자의 또 다른 일 예를 나타내는 도면,
도 26은 본 개시에 따른 반도체 발광소자의 또 다른 일 예를 나타내는 도면,
도 27은 본 개시에 따른 반도체 발광소자의 또 다른 일 예를 나타내는 도면,
도 28은 도 27에 제시된 반도체 발광소자가 외부 전극에 고정된 상태의 일 예를 나타내는 도면,
도 29는 액상 주석의 금 및 주석 위에서 퍼짐의 정도를 나타내는 사진,
도 30은 본 개시에 따른 반도체 발광소자의 또 다른 일 예를 나타내는 도면,
도 31은 본 개시에 따른 전극에 형성된 거친 표면의 사진,
도 32는 본 개시에 따른 반도체 발광소자의 또 다른 일 예를 나타내는 도면,
도 33은 도 27에 제시된 반도체 발광소자의 변형예를 나타내는 도면,
도 34는 도 30에 제시된 반도체 발광소자의 변형예를 나타내는 도면,
도 35는 도 32에 제시된 반도체 발광소자의 변형예를 나타내는 도면,
도 36은 산화 방지층의 두께에 따른 결합력의 변화를 나타내는 그래프.
도 37은 외부 전극에 접합된 반도체 발광소자에 발생한 크랙을 보여주는 사진,
도 38은 본 개시에 따른 n측 전극 및/또는 p측 전극 구성의 일 예를 나타내는 도면,
도 39는 장시간 전류를 인가한 경우에 하부 전극층이 터져나와 있는 것을 나타내는 사진,
도 40은 본 개시에 따른 전극 또는 범프의 두께에 따른 생산 수율의 변화를 나타내는 도면,
도 41은 본 개시에 따른 n측 전극 및/또는 p측 전극 구성의 또 다른 예를 나타내는 도면,
도 42는 본 개시에 따른 n측 전극 및/또는 p측 전극 구성의 또 다른 예를 나타내는 도면,
도 43은 최상층의 두께에 따른 DST 결과를 나타내는 그래프.
도 44는 본 개시에 따른 반도체 발광소자의 일 예를 설명하는 도면,
도 45 내지 도 50은 본 개시에 따른 반도체 발광소자를 제조하는 방법의 일 예를 설명하는 도면,
도 51은 본 개시에 따른 반도체 발광소자의 일 예를 설명하는 도면,
도 52는 제2 오믹 전극의 일 예를 설명하는 도면,
도 53 내지 도 59는 본 개시에 따른 반도체 발광소자를 제조하는 방법의 일 예를 설명하는 도면,
도 60은 본 개시에 따른 반도체 발광소자의 다른 예를 설명하는 도면,
도 61은 본 개시에 따른 반도체 발광소자의 또 다른 예를 설명하는 도면.
도 62는 본 개시에 따른 반도체 발광소자의 일 예를 설명하는 도면,
도 63은 도 62에서 A-A 선을 따라 절단한 단면을 설명하는 도면,
도 64는 도 63에 도시된 반도체 발광소자의 일부를 확대한 도면,
도 65는 비도전성 반사막에 형성되는 제1 개구의 일 예를 나타내는 사진,
도 66은 본 개시에 따른 반도체 발광소자의 다른 예를 나타내는 도면,
도 67은 본 개시에 따른 반도체 발광소자의 또 다른 예를 나타내는 도면,
도 68은 본 개시에 따른 반도체 발광소자의 또 다른 예를 나타내는 도면,
도 69는 본 개시에 따른 반도체 발광소자의 또 다른 예를 나타내는 도면,
도 70은 본 개시에 따른 반도체 발광소자의 또 다른 예를 나타내는 도면,
도 71은 본 개시에 따른 반도체 발광소자의 제조 방법의 일 예를 나타내는 도면,
도 72는 본 개시에 따른 반도체 발광소자의 또 다른 예를 설명하는 도면,
도 73은 상부 전극 형성 전의 상태를 설명하는 도면,
도 74는 도 72의 A-A라인을 따라 취한 단면의 일 예를 나타내는 도면,
도 75는 개구 형성 공정의 일 예를 설명하는 도면,
도 76은 개구의 상부 림이 형성되는 방법의 일 예를 설명하는 도면,
도 77은 본 개시에 따른 반도체 발광소자의 전극부의 예들을 설명하는 도면,
도 78은 전극부의 평면상 형상의 예들을 설명하는 도면,
도 79는 본 개시에 따른 전극부의 다른 예들을 설명하는 도면,
도 80은 본 개시에 따른 전극부의 다른 예들을 설명하는 도면.
이하, 본 개시를 첨부된 도면을 참고로 하여 자세하게 설명한다(The present disclosure will now be described in detail with reference to the accompanying drawing(s)).
도 3은 본 개시에 따른 반도체 발광소자 및 이의 제조방법의 일 예를 설명하는 도면이다.
반도체 발광소자의 제조방법에서, 제1 도전성을 가지는 제1 반도체층, 제1 도전성과 다른 제2 도전성을 가지는 제2 반도체층 및 제1 반도체층과 제2 반도체층 사이에 개재되며 전자와 정공의 재결합을 통해 빛을 생성하는 활성층을 가지는 복수의 반도체층이 기판 위에 형성된다(S11). 이후, 제1 반도체층 또는 제2 반도체층에 전기적으로 연결되는 전극이 형성된다(S21). 다음으로, 전극을 덮으며 복수의 반도체층과 마주하도록 위치하며, 활성층으로부터의 빛을 반사하는 비도전성 막이 형성된다(S31). 계속해서, 비도전성 막에 전극과의 전기적 연결 통로용 개구가 형성되는 과정으로서, 제1 식각 공정에 의해 전극을 노출하는 개구가 형성된다(S41). 이후, 제2 식각 공정에 의해 개구로 노출된 전극의 상면에 형성된 물질이 제거된다(S51). 전극과 접촉하는 전기적 연결이 개구에 형성된다(S61).
도 4는 도 3에서 설명된 반도체 발광소자의 제조방법의 일 예를 설명하는 도면이다.
반도체 발광소자의 제조방법에서, 먼저 기판(10) 위에 버퍼층(20)이 성장되며, 버퍼층(20)위에 n형 반도체층(30; 제1 반도체층), 활성층(40), p형 반도체층(50; 제2 반도체층)이 순차로 성장된다(도 3의 S11).
기판(10)으로 주로 사파이어, SiC, Si, GaN 등이 이용되며, 기판(10)은 최종적으로 제거될 수 있고, 버퍼층(20)은 생략될 수 있다.
p형 반도체층(50) 및 활성층(40)이 메사 식각되어 n형 반도체층이 일부 노출된다. 메사 식각의 순서는 변경될 수 있다.
이후 과정에서 형성될 전극(93)에 대응하는 p형 반도체층 위에 빛흡수 방지부(65)가 형성된다. 빛흡수 방지부(65)는 생략될 수 있다. 빛흡수 방지부(65)는 p형 반도체층(50)보다 굴절률이 낮은 투광성 물질로 된 단일층(예: SiO2), 다층막(예: Si02/TiO2/SiO2), 분포 브래그 리플렉터, 단일층과 분포 브래그 리플렉터의 결합 등으로 이루어질 수 있다. 또한, 빛흡수 방지부(65)는 비도전성 물질(예: SiOx, TiOx와 같은 유전체 막)로 이루어질 수 있다.
빛흡수 방지부(65)을 덮으며 p형 반도체층(50) 위에 p형 반도체층(50)으로 전류확산을 위한 투광성 도전막(60)이 형성되는 것이 바람직하다. 예를 들어, ITO, Ni/Au와 같은 물질로 투광성 도전막(60)이 형성될 수 있다.
이후, 투광성 도전막(60) 위에 전극(93)이 형성된다(도 3의 S21). 전극(93)은 투광성 도전막(60)에 의해 p형 반도체층(50)과 전기적으로 연결된다. 노출된 n형 반도체층(30) 위에 n형 반도체층(30)으로 전자를 공급하는 n측 본딩 패드(80)가 전극(93)의 형성과 함께 형성될 수 있다. n측 본딩패드(80)는 후술될 반사 전극(92)과 함께 형성될 수도 있다.
후술될 전기적 연결(94; 도 7 참조)이 투광성 도전막(60)에 직접 연결되면 후술될 반사 전극(92; 도 7 참조)과 투광성 도전막(60) 사이에 좋은 전기적 접촉을 형성하기가 쉽지 않을 수 있다. 본 예에서는 전극(93)이 투광성 도전막(60)과 전기적 연결(94) 사이에 개재되어 이들과 안정적이고 전기적 접촉을 하고 접촉 저항의 상승을 방지한다.
계속해서, 비도전성 막으로서, 전극(93)을 덮는 비도전성 반사막(91)이 형성된다(도 3의 S31). 비도전성 반사막(91)은 식각되어 노출된 n형 반도체층(30) 및 n측 본딩 패드(80) 일부의 위에도 형성될 수 있다. 비도전성 반사막(91)이 n형 반도체층(30) 및 p형 반도체층(50) 위의 모든 영역을 반드시 덮을 필요는 없다. 비도전성 반사막(91)은 반사막으로 기능하되, 빛의 흡수를 방지하도록 투광성 물질로 형성되는 것이 바람직하다. 비도전성 반사막(91)은 예를 들어, SiOx, TiOx, Ta2O5, MgF2와 같은 투광성 유전체 물질로 형성될 수 있다. 비도전성 반사막(91)이 SiOx로 이루어지는 경우에, p형 반도체층(50; 예: GaN)에 비해 낮은 굴절률을 가지므로, 임계각 이상의 입사각을 가진 빛을 복수의 반도체층(30, 40, 50) 측으로 일부 반사할 수 있게 된다.
한편, 비도전성 반사막(91)이 분포 브래그 리플렉터(DBR: Distributed Bragg Reflector; 예: SiO2와 TiO2의 조합으로 된 DBR)로 이루어지면 더 많은 양의 빛을 복수의 반도체층(30, 40, 50) 측으로 반사할 수 있다.
도 5는 건식 식각 공정에 의해 형성된 개구의 일부(R2)를 확대한 도면이고, 도 6은 습식 식각 공정이 수행된 전극의 상면을 설명하는 도면이다.
계속해서, 건식 식각 공정(제1 식각 공정)에 의해 전극(93)의 일부를 노출하는 개구(102)가 비도전성 반사막(91)에 형성된다(도 3의 S41). 건식 식각 공정에는 식각 가스로 F기를 포함하는 할로겐 가스(예: CF4, C2F6, C3F8, SF6 등)가 사용될 수 있다. 전극(93)은 복수의 층을 포함할 수 있다. 예를 들어, 전극(93)은 p형 반도체층(50)과 전기적으로 연결되는 접촉층(95)과, 접촉층(95) 위에 형성되는 산화 방지층(98) 및 산화 방지층(98) 위에 형성되는 식각 방지층(99)을 포함한다. 본 예에서는 전극(93)은 투광성 도전막(60) 위에 순차로 형성된 접촉층(95), 반사층(96), 확산 방지층(97), 산화 방지층(98) 및 식각 방지층(99)을 포함한다.
접촉층(95)은 투광성 도전막(60)과의 좋은 전기적 접촉을 이루는 물질로 이루어지는 것이 바람직하다. 접촉층(95)으로는 Cr, Ti와 같은 물질이 주로 사용되며, Ni, TiW 등도 사용될 수 있으며, 반사율이 좋은 Al, Ag 등이 사용될 수 있다.
반사층(96)은 반사율이 우수한 금속(예: Ag, Al 또는 이들의 조합)으로 이루어질 수 있다. 반사층(96)은 활성층(40)에서 생성된 빛을 복수의 반도체층(30, 40, 50) 측으로 반사한다. 반사층(96)은 생략될 수 있다.
확산 방지층(97)은 반사층(96)을 이루는 물질 또는 산화 방지층(98)을 이루는 물질이 다른 층으로 확산되는 것을 방지한다. 확산 방지층(97)은 Ti, Ni, Cr, W, TiW 등에서 선택된 적어도 하나로 이루질 수 있으며, 높은 반사율이 요구되는 경우에, Al, Ag 등이 사용될 수 있다.
산화 방지층(98)은 Au, Pt 등으로 이루어질 수 있고, 외부로 노출되어 산소와 접촉하여 산화가 잘 되지 않는 물질이라면 어떠한 물질이라도 좋다. 산화 방지층(98)으로는 전기 전도도가 좋은 Au가 주로 사용된다.
식각 방지층(99)은 개구(102) 형성을 위한 건식 식각 공정에서 노출되는 층으로서 본 예에서 식각 방지층(99)이 전극(93)의 최상층이다. 식각 방지층(99)으로 Au를 사용하는 경우 비도전성 반사막(91)과 접합력이 약할 뿐만아니라 식각시에 Au의 일부가 손상 또는 훼손될 수 있다. 따라서 식각 방지층(99)은 Au 대신에 Ni, W, TiW, Cr, Pd, Mo 등과 같은 물질로 이루어지면, 비도전성 반사막(91)과의 접합력이 유지되어 신뢰성이 향상될 수 있다.
한편, 건식 식각 공정에서 식각 방지층(99)은 전극(93)을 보호하며 특히, 산화 방지층(98)의 손상을 방지한다. 건식 식각 공정에는 식각 가스로 F기를 포함하는 할로겐 가스(예: CF4, C2F6, C3F8, SF6)가 사용될 수 있다. 따라서, 산화 방지층(98)의 손상을 방지하기 위해 식각 방지층(99)은 이러한 건식 식각 공정에서 식각 선택비가 우수한 재질로 이루어지는 것이 바람직하다. 식각 방지층(99)의 식각 선택비가 좋지 않은 경우 건식 식각 공정에서 산화 방지층(98)이 손상 또는 훼손될 수 있다. 따라서 식각 선택비 관점에서 Cr 또는 Ni 등이 식각 방지층(99)의 재질로 적합하다. Ni 또는 Cr은 상기 건식 식각 공정의 식각 가스와 반응하지 않거나 미미하게 반응하며, 식각되지 않아서 전극(93)을 보호하는 역할을 하게 된다.
또 다른 한편, 개구(102) 형성을 위한 건식 식각 공정에서 식각 가스로 인해 전극(93)의 상층부에 절연 물질 또는 불순물과 같은 물질(107)이 형성될 수 있다. 예를 들어, F기를 포함하는 상기 할로겐 식각 가스와 전극의 상층 금속이 반응하여 물질(107)이 형성될 수 있다. 예를 들어, 식각 방지층(99)의 재질로서 Ni, W, TiW, Cr, Pd, Mo 등 중 적어도 일부는, 도 5에 도시된 것과 같이, 건식 식각 공정의 식각 가스와 반응하여 물질(107; 예: NiF)이 형성될 수 있다. 이와 같이 형성된 물질(107)은 반도체 발광소자의 전기적 특성의 저하(예: 동작전압의 상승)를 야기할 수 있다. 식각 방지층(99)의 재질로서 Ni, W, TiW, Cr, Pd, Mo 등 중 다른 일부는 식각 가스와 반응하여 물질을 형성하지 않거나 매우 적은 양의 물질을 형성한다. 물질 생성을 억제하거나 작은 양이 형성되는 것이 바람직하며, 이러한 관점에서 Ni보다 Cr이 식각 방지층(99)의 재질로 적합하다.
본 예에서는 물질이 형성되는 것을 고려하여 전극(93)의 상층, 즉 식각 방지층(99)의 개구(102)에 대응하는 부분을 습식 식각 공정(제2 식각 공정)으로 제거하여, 도 6에 도시된 것과 같이, 개구(102)에 대응하는 산화 방지층(98)이 노출된다. 물질(107)은 식각 방지층(99)과 함께 식각되어 제거된다. 이와 같이, 물질(107)이 제거됨으로써 전극(93)과 전기적 연결(94; 도 7참조) 간의 전기적 접촉이 좋아지고, 반도체 발광소자의 전기적 특성이 저하되는 것이 방지된다.
한편, 개구(102) 형성을 위해 제1 식각공정이 습식 식각으로 수행될 수도 있다. 이 경우, 비도전성 반사막(91)의 식각액으로 HF, BOE, NHO3, HCl 등이 단독으로 또는 적절한 농도의 조합으로 사용될 수 있다. 전술된 건식 식각 공정에서와 마찬가지로, 비도전성 반사막(91)에 습식 식각 공정으로 개구(102)를 형성할 때, 산화 방지층(98) 보호를 위해 식각 방지층(99)의 식각 선택비가 우수한 것이 바람직하다. 이러한 관점에서 Cr이 식각 방지층(99)의 재질로 적합하다. 이후, 후속되는 다른 습식 식각공정(제2 식각공정)에 의해 개구(102)에 대응하는 식각 방지층(99)이 제거될 수 있다.
상기 개구(102) 형성 공정과 개구(102)에 대응하는 식각 방지층(99)을 제거하는 공정에 의해, 개구(102) 이외의 부분에서는 비도전성 반사막(91)과 접합력이 좋은 식각 방지층(99)이 접하고, 일 예로, 전극(93)은 순차로 적층된 Cr(접촉층)/Al(반사층)/Ni(확산 방지층)/Au(산화 방지층)/Cr(식각 방지층)와 같은 구성을 가진다. 또한, 전극(93)은 개구(102)에서는 전기적 특성 저하 방지를 위해 식각 방지층(99)이 제거되고, 일 예로, 순차로 적층된 Cr(접촉층)/Al(반사층)/Ni(확산 방지층)/Au(산화 방지층)와 같은 구성을 가지며, 산화 방지층(98)과 후술될 전기적 연결(94)이 접촉할 수 있다.
도 6에 도시된 것과 다르게, 개구(102)에 대응하는 부분에서 식각 방지층(99)의 일부 두께만 습식 식각되어 식각 방지층(99)이 일부 남는 것도 고려할 수 있으며, 식각 방지층의 상면에 집중된 물질이 제거될 수 있다.
도 7은 개구에 형성되는 전기적 연결을 설명하는 도면이다.
계속해서, 도 7에 도시되 것과 같이, 전극(93)과 접촉하는 전기적 연결(94)이 개구(102)에 형성된다(도 3의 S61). 전기적 연결(94)은 개구(102)로 노출된 산화 방지층(98)에 전기적 연결(94)이 접하게 형성될 수 있다.
이후, 반사율이 높은 Al, Ag와 같은 금속을 사용하여 비도전성 반사막(91) 위에 전기적 연결(94)과 접촉하는 반사 전극(92)이 형성될 수 있다. 예를 들어, 반사 전극(92)을 형성하는 과정은 증착 또는 도금의 방법이 사용될 수 있다. 한편, 반사 전극(92)과 전기적 연결(94)은 별개의 것이 아니라 함께 형성되는 것일 수 있다. 예를 들어, 반사 전극(92)을 형성하는 과정에서 개구(102)가 채워져 전기적 연결(94)이 형성된다. 안정적 전기적 접촉을 위해 반사 전극(92)이 Cr, Ti, Ni 또는 이들의 합금을 사용하여 형성될 수도 있다. 반사 전극(92)은 외부와 전기적으로 연결되어 p형 반도체층(50)으로 정공을 공급할 수 있고, 비도전성 반사막(91)에 의해 반사되지 못한 빛을 반사한다.
기판(10)이 제거되거나 도전성을 가지는 경우에 n측 본딩 패드(80)는 기판(10)이 제거된 n형 반도체층(30)측 또는 도전성 기판측에 형성될 수 있다. n형 반도체층(30)과 p형 반도체층(50)은 그 위치가 바뀔 수 있으며, 3족 질화물 반도체 발광소자에 있어서 주로 GaN으로 이루어진다. 각각의 반도체층(20, 30, 40, 50)이 다층으로 구성될 수 있으며, 추가의 층이 구비될 수도 있다.
전극(93), n측 본딩 패드(80) 및 반사 전극(92)은 전류확산을 위해 가지(branch)를 가지도록 형성될 수 있다. n측 본딩 패드(80)는 별도의 범프를 이용하여 패키지와 결합할 정도의 높이를 가져도 좋고, 도 2에서와 같이 자체가 패키지와 결합될 정도의 높이로 증착되어도 좋다.
이와 같은 반도체 발광소자의 제조방법에 의하면, 전극(93)과 전기적 연결(94) 사이에 물질(199)이 제거되어 반도체 발광소자의 전기적 특성 저하가 방지된다.
또한, 비도전성 반사막(91)과의 접합력이 좋으면서 전기적 연결(94)과 좋은 전기적 접촉을 이루는 전극(93)을 구비하는 반도체 발광소자를 제조할 수 있다.
본 예에서, 전극(93), 전기적 연결(94) 및 반사 전극(92)은 제2 반도체층(50)에 정공을 공급하는 전극부를 구성한다. 전극부는 하부 전극으로서 전극(93)을 구비하고, 상부 전극으로서 반사 전극(92)을 구비하며, 전기적 연결은 개구에 형성되어 하부 전극과 상부 전극을 전기적으로 연결한다.
도 8은 본 개시에 따른 반도체 발광소자 및 이의 제조방법의 또 다른 일 예를 설명하는 도면이다.
반도체 발광소자의 제조방법은 전극(93)이 교대로 반복 적층된 반사층(96) 및 확산 방지층(97)을 구비하는 것을 제외하고는 도 3 내지 도 7에서 설명된 반도체 발광소자의 제조방법과 실질적으로 동일하므로 중복된 설명은 생략한다.
전극(93)은 투광성 도전막(60) 위에 형성된 접촉층(95), 접촉층(95) 위에 반복 적층된 반사층(96) 및 확산 방지층(97), 확산 방지층(97) 위에 형성된 산화 방지층(98), 산화 방지층(98) 위에 형성되며 비도전성 반사막(91)과 접촉하는 식각 방지층(99)을 포함한다. 개구에 대응하는 식각 방지층(99)이 제거되어 산화 방지층(98)이 노출되고, 전기적 연결(94)이 산화 방지층(98)과 접하도록 형성되어 있다.
예를 들어, 반사층(96)/확산 방지층(97)은 Al/Ni/Al/Ni/Al/Ni와 같이 형성될 수 있다. 전극(93)과 p측 본딩 패드와의 전기적 연결(94)이 다수 형성되는 경우, 전극(94)의 면적이 증가할 수 있다. 이로 인해 전극(93)에 의한 빛흡수 방지가 더 중요해 질 수 있고, 반사층(96)이 중요해진다. Al과 같은 반사층(96)을 높은 두께로 형성하는 것이 Al층의 터짐 등 여러 문제를 야기할 수 있기 때문에 본 예와 같이 반사층(96)/확산 방지층(97)의 반복 적층을 하면 절연 물질 또는 불순물과 같은 물질이 제거되어 좋은 전기적 접촉을 제공하면서 반사율도 향상하여 문제를 방지할 수 있다.
도 9는 본 개시에 따른 반도체 발광소자 및 이의 제조방법의 또 다른 일 예를 설명하는 도면이고, 도 10은 도 9에서 A-A 선을 따라 절단한 단면의 일 예를 설명하는 도면이다.
반도체 발광소자의 제조방법은 대면적 반도체 발광소자에도 적용될 수 있다. 반도체 발광소자의 제조방법은 전극(93)의 면적이 커지고 또는 가지 전극 형태로 뻗어 있고, 복수의 개구 및 복수의 전기적 연결(94)이 형성된 것과, 비도전성 반사막(91)이 유전체 막(91b)과 분포 브래그 리플렉터(91a; DBR : Distributed Bragg Reflector; 예: SiO2와 TiO2의 조합으로 된 DBR)로 이루어진 것을 제외하고는 도 3 내지 도 7에서 설명된 반도체 발광소자의 제조방법과 실질적으로 동일하므로 중복된 설명은 생략한다.
비도전성 반사막(91)이 분포 브래그 리플렉터를 포함하므로 더 많은 양의 빛을 복수의 반도체층(30, 40, 50) 측으로 반사할 수 있다.
유전체 막(91b)의 경우에 물질은 SiO2가 적당하며, 그 두께는 0.2um ~ 1.0um가 적당하다. SiO2로 된 유전체 막(91b)은 화학 기상 증착법(CVD; Chemical Vapor Deposition), 그 중에서도 플라스마 화학 기상 증착법(PECVD; Plasma Enhanced CVD)에 의해 형성하는 것이 바람직하다.
분포 브래그 리플렉터(91a)의 경우에 TiO2/SiO2로 구성되는 경우 각 층은 주어진 파장의 1/4의 광학 두께를 가지도록 설계되며, 그 조합의 수는 4 ~ 20 페어(pairs)가 적합하다. 분포 브래그 리플렉터(91a)는, 물리 증착법(PVD; Physical Vapor Deposition), 그 중에서도 전자선 증착법(E-Beam Evaporation) 또는 스퍼터링법(Sputtering) 또는 열 증착법(Thermal Evaporation)에 의해 형성하는 것이 바람직하다.
반사 전극(92) 형성 전에 분포 브래그 리플렉터(91a) 위에 추가의 유전체 막이 형성될 수도 있다. 유전체 막(91b), 분포 브래그 리플렉터(91a) 및 추가의 유전체 막은 광가이드 구조를 형성한다.
전류확산을 위해 전극(93)과 p측 반사전극(92) 간의 전기적 연결(94)을 복수개 형성한다. 따라서 비도전성 반사막(91)에 복수의 개구를 형성하기 위한 건식 식각 공정에서 복수의 개구로 노출된 전극(93)의 상면에 물질이 형성될 수 있다.
습식 식각 공정에 의해 물질이 전극(93)의 상층, 예를 들어, 식각 방지층과 함께 개구에 대응하는 부분이 제거된다. 이후 복수의 개구에 전기적 연결(94)이 형성된다. 따라서 대면적 반도체 발광소자의 전기적 특성의 저하가 방지된다.
도 11은 본 개시에 따른 반도체 발광소자 및 이의 제조방법의 또 다른 일 예를 설명하는 도면이다.
반도체 발광소자의 제조방법은 n측 본딩 패드(80)가 비도전성 반사막(91) 위에 형성된 점, n측 본딩 패드(80)와 n측 가지 전극(81)의 전기적 연결(82)을 형성하기 위해 개구를 형성하는 공정과, 방열 및 반사 전극(108)이 구비된 점을 제외하고는 도 3 내지 도 7에서 설명된 반도체 발광소자의 제조방법과 실질적으로 동일하므로 중복된 설명은 생략한다.
개구 형성을 위한 건식 식각 공정에서 전극(93)과 n측 가지 전극(81)의 일부를 노출하는 개구가 각각 형성된다. 따라서 n측 가지 전극(81)도 전극(93)과 마찬가지로 상면에 절연 물질 또는 불순물과 같은 물질이 형성될 수 있다.
후속하는 습식 식각 공정에 의해 각각 개구로 노출된 전극(93)과 n측 가지 전극(81)의 상면의 물질이 식각 방지층과 함께 제거될 수 있다. 이후, 전기적 연결(94, 82)이 형성된다. 전기적 연결(94, 82)은 식각 방지층이 제거되어 노출된 전극(93)과 n측 가지 전극(81)의 산화 방지층에 접하도록 형성될 수 있다. p측 본딩 패드(92)와, n측 본딩 패드(80)가 각각 전기적 연결(94, 82)을 통해 p형 반도체층(50) 및 n형 반도체층(30)에 전기적으로 연결된다.
도 12는 본 개시에 따른 반도체 발광소자 및 이의 제조방법의 또 다른 일 예를 설명하는 도면이다.
반도체 발광소자의 제조방법은 투광성 도전막 및 빛흡수 방지부가 생략되고 전극(93)이 반사막 및 전류확산 도전막으로 기능하도록 p형 반도체층(50) 위에 전면적으로 형성된 점, 2층 구조로 형성된 점, n측 가지 전극(81)을 더 구비하는 점을 제외하고는 도 3 내지 도 7에서 설명된 반도체 발광소자의 제조방법과 실질적으로 동일하므로 중복된 설명은 생략한다.
전극(93)은 Ag나 Al과 같은 반사율이 우수한 재질로 형성된 반사층(96)을 구비하며, 반사층(96)은 p형 반도체층(50)과 오믹 접촉층으로도 기능한다. 전극(93)은 반사층(96) 위에 비도전성 막(91)과 접합력이 좋은 물질로 형성된 식각 방지층(99)을 구비한다. 예를 들어, 전극(93)은 Ag층 또는 Al층과 같은 반사층 위에 Ni, W, TiW, Cr, Pd, Mo와 같은 물질로 이루어진 식각 방지층을 포함할 수 있다. 식각 방지층(99)은 Ag층 또는 Al층 위에 전면적으로 형성되거나 개구에 대응하는 부분에만 형성될 수도 있다. 식각 방지층(99)은 개구 형성을 위한 건식 식각 공정에서 식각 선택비가 좋아야 한다는 점과, 식각 가스와 반응하지 않거나 절연 물질 또는 불순물과 같은 물질의 형성이 작을수록 좋은 점을 고려하여 선택되는 것이 바람직하며, 이러한 관점에서 Cr 또는 Ni이 적당하다.
본 예에서는 비도전성 막으로서 유전체 막(91)이 형성된다. 유전체 막(91)은 예를 들어, SiOx, TiOx, Ta2O5, MgF2와 같은 투광성 유전체 물질로 형성될 수 있다.
유전체 막(91)에 건식 식각 공정에 의해 개구가 형성된다. 개구 형성을 위한 건식 식각 공정에서 전극(93)의 상면에 절연 물질 또는 불순물과 같은 물질이 형성될 수 있다. 이후 습식 식각 공정에 의해 물질이 제거된다. 습식 식각 공정에 의해 물질이 제거되는 과정에서 전극(93)의 일부, 예를 들어, 개구에 대응하는 식각 방지층(99)의 적어도 일부가 제거될 수 있다. 개구에는 전기적 연결(94)이 형성된다. 따라서 물질로 인한 반도체 발광소자의 동작전압 상승이 방지된다.
위에서 설명된 반도체 발광소자들은 제1 전극부(n측 전극부) 및 제2 전극부(p측 전극부)를 포함한다. 제1 전극부 및 제2 전극부 중 적어도 하나는 개구에 의해 적어도 일부가 노출되는 하부 전극(예: 93, 81), 비도전성 막 위에 상부 전극(예: 92, 80) 및 개구에 형성되어 하부 전극 및 상부 전극을 연결하는 전기적 연결(예: 94, 82)을 포함한다. 이하, 설명되는 반도체 발광소자에서도 마찬가지로 이러한 전극부가 구비된다.
도 13은 본 개시에 따른 반도체 발광소자의 또 다른 예를 나타내는 도면이고, 도 14는 도 13의 A-A 라인을 따라 취한 단면도이며, 도 15은 도 13의 B-B 라인을 따라 취한 단면도이며, 도 16은 도 13의 반도체 발광소자에서 p측 전극 및 n측 전극과 비도전성 반사막을 제거한 상태를 나타내는 도면이다.
반도체 발광소자(1)는 기판(10), 기판(10)에 성장되는 버퍼층(20), 버퍼층(20)위에 성장되는 n형 반도체층(30), n형 반도체층(30) 위에 성장되며 전자와 정공의 재결합을 통해 빛을 생성하는 활성층(40), 활성층(40) 위에 성장되는 p형 반도체층(50)을 구비한다.
기판(10)으로 주로 사파이어, SiC, Si, GaN 등이 이용되며, 기판(10)은 최종적으로 제거될 수 있고, 버퍼층(20)은 생략될 수 있다. 기판(10)이 제거되거나 도전성을 가지는 경우에 n측 전극(80)은 기판(10)이 제거된 n형 반도체층(30) 측 또는 도전성 기판(10) 측에 형성될 수 있다. n형 반도체층(30)과 p형 반도체층(50)은 그 위치가 바뀔 수 있으며, 3족 질화물 반도체 발광소자에 있어서 주로 GaN으로 이루어진다. 각각의 반도체층(20,30,40,50)이 다층으로 구성될 수 있으며, 추가의 층이 구비될 수도 있다.
메사식각 공정을 통해 p형 반도체층(50)과 활성층(40)이 부분적으로 제거되어 n형 반도체층(30)이 노출되는 2개의 n측 접촉영역(31)이 형성되며, 각 n측 접촉영역(31) 내의 n형 반도체층(30) 위에 n측 가지 전극(81)이 형성된다. n측 접촉영역(31)은 반도체 발광소자의 일 측면(C)과 나란하도록 길게 연장된다. n측 접촉영역(31)은 반도체 발광소자의 측면 방향으로 개방될 수도 있지만, 어느 한 측면으로도 개방되지 않고 그 둘레가 활성층(40)과 p형 반도체층(50)으로 둘러싸여 막혀 있는 것이 바람직하다. n측 접촉영역(31)의 수는 증가하거나 감소할 수 있으며, 배열 형태는 변경될 수 있다. n측 가지 전극(81)은 길게 연장되는 가지부(88)와 가지부(88)의 일측단부에 넓은 폭을 갖도록 형성되는 연결부(89)를 구비하는 것이 바람직하다. 이에 대응하여, n측 접촉영역(31)은 n측 가지 전극(81)의 가지부(88)가 위치하는 부분에서 좁은 폭으로 형성되고, n측 가지 전극(81)의 연결부(89)가 위치하는 부분에서 넓은 폭으로 형성된다.
p형 반도체층(50) 위에 3개의 p측 가지 전극(93)이 형성된다. p측 가지 전극(93)은 n측 가지 전극(81)과 나란하게 형성되며, 2개의 n측 가지 전극(81) 사이 및 양 측부에 각각 배열된다. 따라서, 3개의 p측 가지 전극(93) 사이사이에 각각 n측 가지 전극(81)이 위치하게 된다. p측 가지 전극(93) 또한 길쭉하게 연장되는 가지부(98)와 가지부(98)의 일측단부에 넓은 폭을 갖도록 형성되는 연결부(99)를 구비하는 것이 바람직하다. 다만, 도 13에 도시된 것과 같이, p측 가지 전극(93)의 연결부(99)는, 반도체 발광소자를 위에서 봤을 때, n측 가지 전극(81)의 연결부(89) 반대 측에 위치한다. 즉, p측 가지 전극(93)의 연결부(99)는 좌측에 위치하고, n측 가지 전극(81)의 연결부(89)는 우측에 위치한다. p측 가지 전극(93)은 반도체 발광소자의 일 측면(C) 방향을 따라 길게 뻗어 있다. 예를 들어, 도 13 및 도 16에서, 좌측에서 우측으로 길게 뻗어 있다. 이렇게 길게 뻗어 있는 복수의 p측 가지 전극(93)에 의해 소자가 뒤집혀 탑재부(예: 서브마운트, 패키지, COB(Chip on Board))에 놓였을 때, 기울어짐 없이 놓이게 할 수 있다. 이러한 관점에서, p측 가지 전극(93)은 가능한 한 길게 형성하는 것이 바람직하다.
p측 가지 전극(93)과 n측 가지 전극(81)의 높이는 2um ~ 3um가 적당하다. 너무 얇은 두께의 경우 동작전압의 상승을 야기하며, 너무 두꺼운 가지 전극은 공정의 안정성과 재료비 상승을 야기할 수 있기 때문이다.
바람직하게, p측 가지 전극(93)의 형성에 앞서, 광 흡수 방지막(95)이 p측 가지 전극(93) 아래에 해당하는 p형 반도체층(50) 위에 형성된다. 광 흡수 방지막(95)은 p측 가지 전극(93)보다 조금 넓은 폭으로 형성된다. 광 흡수 방지막(95)은 활성층(40)에서 생성된 빛이 p측 가지 전극(93)에 의해 흡수되는 것을 방지한다. 광 흡수 방지막(95)은 활성층(40)에서 발생한 빛의 일부 또는 전부를 반사하는 기능만을 가져도 좋고, p측 가지 전극(93)으로부터의 전류가 p측 가지 전극(93)의 바로 아래로 흐르지 못하도록 하는 기능만을 가져도 좋으며, 양자의 기능을 모두 가져도 좋다. 이들의 기능을 위해, 광 흡수 방지막(95)은 p형 반도체층(50)보다 굴절률이 낮은 투광성 물질로 된 단일층(예: SiO2) 또는 다층(예: Si02/TiO2/SiO2), 또는 분포 브래그 리플렉터, 또는 단일층과 분포 브래그 리플렉터의 결합 등으로 이루어질 수 있다. 또한, 광 흡수 방지막(95)은 비도전성 물질(예: SiOx, TiOx와 같은 유전물질)로 이루어질 수 있다. 광 흡수 방지막(95)의 두께는 구조에 따라 0.2um ~ 3.0um가 적당하다. 광 흡수 방지막(95)의 두께가 너무 얇으면 기능이 약하고, 너무 두꺼우면 광 흡수 방지막(95) 위에 형성되는 투광성 도전막(60)의 증착이 어려워질 수 있다. 광 흡수 방지막(95)이 반드시 투광성 물질로 구성될 필요는 없으며, 또한 반드시 비도전성 물질로 구성될 필요도 없다. 다만 투광성 유전체 물질을 이용함으로써, 보다 그 효과를 높일 수 있게 된다.
바람직하게, 광 흡수 방지막(95)의 형성에 이어 p측 가지 전극(93)을 형성하기 이전에, 투광성 도전막(60)이 p형 반도체층(50) 위에 형성된다. 투광성 도전막(60)은 메사식각 공정을 통해 형성되는 n측 접촉영역(31)을 제외한 p형 반도체층(50) 위의 거의 대부분을 덮도록 형성된다. 따라서, 투광성 도전막(60)과 p형 반도체층(50) 사이에 광 흡수 방지막(95)이 놓이게 된다. 특히 p형 GaN의 경우에 전류 확산 능력이 떨어지며, p형 반도체층(50)이 GaN으로 이루어지는 경우에, 대부분 투광성 도전막(60)의 도움을 받아야 한다. 예를 들어, ITO, Ni/Au와 같은 물질이 투광성 도전막(60)으로 사용될 수 있다. 투광성 도전막(60) 형성에 이어 광 흡수 방지막(95)이 위치하는 투광성 도전막(60) 위에 상기한 p측 가지 전극(93)이 형성된다.
n측 가지 전극(81)과 p측 가지 전극(93)이 형성된 후, n측 가지 전극(81)을 포함한 n측 접촉영역(31)과 p측 가지 전극(93)을 포함한 p형 반도체층(50)을 전체적으로 덮도록 비도전성 반사막(91)이 형성된다. 비도전성 반사막(91)은 활성층(40)으로부터의 빛을, 성장에 사용되는 기판(10) 측 또는 기판(10)이 제거된 경우에 n형 반도체층(30) 측으로 반사하는 역할을 수행한다. 비도전성 반사막(91)은 p형 반도체층(50)의 상면과 n측 접촉영역(31)의 상면을 연결하는 p형 반도체층(50)과 활성층(40)의 노출된 측면을 또한 덮는 것이 바람직하다. 그러나, 비도전성 반사막(91)이 반드시 기판(10) 반대 측의 식각으로 노출된 n형 반도체층(30)과 p형 반도체층(50) 위의 모든 영역을 덮어야 하는 것은 아니라는 점을 당업자는 염두에 두어야 한다.
비도전성 반사막(91)은 반사막으로 기능하되, 빛의 흡수를 방지하도록 투광성 물질로 구성되는 것이 바람직하며, 예를 들어, SiOx, TiOx, Ta2O5, MgF2와 같은 투광성 유전체 물질로 구성될 수 있다. 비도전성 반사막(91)은, 예를 들어 SiOx 등과 같은 투광성 유전체 물질로 구성되는 단일 유전체 막, 예를 들어 SiO2와 TiO2의 조합으로 된 단일의 분포 브래그 리플렉터, 이질적인 복수의 유전체 막 또는 유전체 막과 분포 브래그 리플렉터의 조합 등 다양한 구조로 이루어질 수 있으며, 예를 들어 3 ~ 8um의 두께로 형성될 수 있다. 유전체 막은 p형 반도체층(50; 예: GaN)에 비해 낮은 굴절률을 가지므로 임계각 이상의 빛을 기판(10) 측으로 일부 반사시킬 수 있게 되고, 분포 브래그 리플렉터는 보다 많은 양의 빛을 기판(10) 측으로 반사시킬 수 있으며 특정 파장에 대한 설계가 가능하여 발생되는 빛의 파장에 대응하여 효과적으로 반사시킬 수 있다.
바람직하게, 도 14 및 도 15에 도시된 것과 같이, 비도전성 반사막(91)은 분포 브래그 리플렉터(91a)와 유전체 막(91b)으로 된 이중 구조를 가진다. 정밀성을 요하는 분포 브래그 리플렉터(91a)의 증착에 앞서, 일정 두께의 유전체 막(91b)을 형성함으로써, 분포 브래그 리플렉터(91a)를 안정적으로 제조할 수 있게 되며, 빛의 반사에도 도움을 줄 수 있다.
본 개시에 따라 반도체 발광소자를 형성함에 있어서, n측 접촉영역(31)을 형성하기 위한 메사식각으로 단차가 존재하게 되고, p측 가지 전극(93) 또는 n측 가지 전극(81)과 같은 단차를 수반하는 구성요소가 필요하며, 비도전성 반사막(91)을 형성한 후에도 이하에 상세히 설명되는 것과 같이 비도전성 반사막(91)에 구멍을 뚫는 공정을 필요로 하므로, 유전체 막(91b)을 형성할 때 특히 주의를 할 필요가 있다.
유전체 막(91b)의 재질은 SiO2가 적당하며, 그 두께는 0.2um ~ 1.0um가 바람직하다. 유전체 막(91b)의 두께가 너무 얇은 경우에는 높이가 2um ~ 3um정도인 n측 가지 전극(81)과 p측 가지 전극(93)을 충분히 잘 덮기에 불충분할 수 있고, 너무 두꺼운 경우에는 후속하는 구멍 형성공정에 부담이 될 수 있다. 유전체 막(91b)의 두께는 그 뒤에 후속하는 분포 브래그 디플렉터(91a)의 두께보다 두꺼울 수도 있다. 또한, 유전체 막(91b)은 소자 신뢰성 확보에 보다 적합한 방법으로 형성할 필요가 있다. 예를 들어, SiO2로 된 유전체 막(91b)은 화학 기상 증착법(CVD; Chemical Vapor Deposition), 그 중에서도 플라스마 화학 기상 증착법(PECVD; Plasma Enhanced CVD)에 의해 형성하는 것이 바람직하다. 메사식각으로 형성되는 n측 접촉영역(31), p측 가지 전극(93) 및 n측 가지 전극(81)을 형성함에 따라 단차가 존재하게 되고, 단차 영역을 덮는데(step coverage), 화학 기상 증착법이 전자선 증착법(E-Beam Evaporation) 등과 같은 물리 증착법(PVD; Physical Vapor Deposition)에 비해 유리하기 때문이다. 구체적으로, 전자선 증착법(E-Beam Evaporation)으로 유전체 막(91b)를 형성하면, 단차를 갖는 p측 가지 전극(93) 및 n측 가지 전극(81)의 측면이나 메사식각으로 인해 생성되는 경사진 단차면 등에서 유전체 막(91b)이 얇게 형성될 수 있고, 이와 같이 단차면에 유전체 막(91b)이 얇게 형성되면, 특히 p측 가지 전극(93)과 n측 가지 전극(81)이 이하에 설명되는 바와 같이 p측 전극(92)과 n측 전극(80) 아래에 놓이는 경우, 전극들 간에 단락(short)이 발생할 수 있기 때문에, 유전체 막(91b)은 확실한 절연을 위해 화학 기상 증착법으로 형성되는 것이 바람직하다. 따라서, 반도체 발광소자의 신뢰성을 확보하면서도 비도전성 반사막(91)으로서의 기능을 확보할 수 있게 된다.
분포 브래그 리플렉터(91a)는 유전체 막(91b) 위에 형성되어 유전체 막(91b)과 함께 비도전성 반사막(91)을 구성한다. 예를 들어, TiO2/SiO2의 조합으로 이루어지는 반복 적층 구조의 분포 브래그 리플렉터(91a)는, 물리 증착법(PVD; Physical Vapor Deposition), 그 중에서도 전자선 증착법(E-Beam Evaporation) 또는 스퍼터링법(Sputtering) 또는 열 증착법(Thermal Evaporation)에 의해 형성하는 것이 바람직하다. 분포 브래그 리플렉터(91a)가 TiO2/SiO2의 조합으로 구성되는 경우, 각 층은 주어진 파장의 1/4의 광학 두께를 가지도록 설계되며, 그 조합의 수는 4 ~ 20 페어(pairs)가 적합하다. 조합의 수가 너무 적으면 분포 브래그 리플렉터(91a)의 반사효율이 떨어지고, 조합의 수가 너무 많으면 두께가 과도하게 두꺼워지기 때문이다.
이와 같은 비도전성 반사막(91)의 형성으로 인해 p측 가지 전극(93)과 n측 가지 전극(81)은 비도전성 반사막(91)에 의해 완전히 덮이게 된다. p측 가지 전극(93) 및 n측 가지 전극(81)이 이하에 설명되는 p측 전극(92) 및 n측 전극(80)과 전기적으로 연통될 수 있도록 하기 위해, 비도전성 반사막(91)을 관통하는 형태의 구멍이 형성되고, 구멍 내에 전극 물질로 채워진 형태의 전기적 연결(94,82)이 형성된다. 이러한 구멍은 건식 식각 또는 혹은 습식 식각, 또는 이 둘을 병행하는 방법으로 형성되는 것이 바람직하다. p측 가지 전극(93) 및 n측 가지 전극(81) 각각의 가지부(98,88)는 좁은 폭으로 형성되기 때문에, 전기적 연결(94)은 p측 가지 전극(93) 및 n측 가지 전극(81) 각각의 연결부(99,89) 위에 위치하는 것이 바람직하다. p측 가지 전극(93)이 없다면 많은 수의 전기적 연결(94)을 형성하여 p형 반도체층(50)의 거의 전면에 마련된 투광성 도전막(60)에 직접 연결해야 하고, n측 가지 전극(81)이 없다면 많은 수의 전기적 연결(82)을 형성하여 n측 접촉영역(31)에 직접 연결해야 하지만, p측 전극(92)과 투광성 도전막(60) 사이 및 n측 전극(80)과 n형 반도체층(30) 사이에 좋은 전기적 접촉을 형성하기가 쉽지 않을 뿐만 아니라, 제조 공정상 많은 문제점을 야기한다. 본 개시는 비도전성 반사막(91) 형성에 앞서, n측 가지 전극(81)을 n측 접촉영역(31) 위에 형성하고, p측 가지 전극(93)을 p형 반도체층(50) 또는 바람직하게는 투광성 도전막(60) 위에 형성한 다음 열처리함으로써, 양자 간에 안정적인 전기적 접촉을 만들어낼 수 있게 된다.
전기적 연결(94, 82)의 형성에 이어, 비도전성 반사막(91) 위에 p측 전극(92)과 n측 전극(80)이 형성되는 것이 바람직하다. p측 전극(92)과 n측 전극(80)은, 활성층(40)으로부터의 빛을 기판(10) 측으로 반사하는데 일조한다는 관점에서, 비도전성 반사막(91) 위의 전부 또는 거의 대부분을 덮도록 넓은 면적에 걸쳐 형성되어, 도전성 반사막의 역할을 수행한다. 다만, p측 전극(92)과 n측 전극(80)은 단락을 방지하기 위해 비도전성 반사막(91) 위에서 서로 거리를 두고 떨어져 있는 것이 바람직하며, 따라서 비도전성 반사막(91) 위에 p측 전극(92) 또는 n측 전극(80)으로 덮이지 않는 부분이 존재하게 된다. p측 전극(92)과 n측 전극(80)의 재질은 반사율이 좋은 Al, Ag 등이 적합하지만, 안정적 전기적 접촉을 위해 Cr, Ti, Ni, Au 또는 이들의 합금 등의 물질들과 조합으로, Al, Ag 등과 같은 고반사 금속이 사용되는 것이 바람직하다. 이와 같은 p측 전극(92)과 n측 전극(80)은 p측 가지 전극(93) 및 n측 가지 전극(81)에 전류를 공급하는 역할, 반도체 발광소자를 외부 기기와 연결하는 기능, 넓은 면적에 걸쳐 형성되어, 활성층(40)으로부터의 빛을 반사하는 기능 및/또는 방열 기능을 수행한다. 이와 같이 p측 전극(92)과 n측 전극(80)이 모두 비도전성 반사막(91) 위에 형성됨에 따라, p측 전극(92) 측과 n측 전극(80) 측의 높이 차가 최소화되며, 따라서 본 개시에 따른 반도체 발광소자를 탑재부(예: 서브마운트, 패키지, COB)에 결합할 때 이점을 가지게 된다. 이러한 이점은 유테틱 본딩(eutectic bonding) 방식의 결합을 이용하는 경우에 특히 커진다.
이와 같이 p측 전극(92)과 n측 전극(80)이 비도전성 반사막(91) 위에 넓게 형성됨에 따라, p측 가지 전극(93)과 n측 가지 전극(81)은 모두 비도전성 반사막(91)의 아래에 놓이게 되며, p측 가지 전극(93)은 비도전성 반사막(91)의 위에 놓이는 n측 전극(80) 아래를 통과하여 길게 뻗게 되고, n측 가지 전극(81)은 비도전성 반사막(91)의 위에 놓이는 p측 전극(92) 아래를 통과하여 길게 뻗게 된다. p측 전극(92) 및 n측 전극(80)과 p측 가지 전극(93) 및 n측 가지 전극(81) 사이에 비도전성 반사막(91)이 존재함에 따라, 전극(92,80)과 가지 전극(93,81) 간의 단락이 방지된다. 또한 이상과 같은 p측 가지 전극(93)과 n측 가지 전극(81)을 도입함으로써, 플립 칩을 구성함에 있어서, 제약 없이 요구되는 반도체층 영역에 전류를 공급할 수 있게 된다.
일반적으로, p측 전극(92), n측 전극(80), p측 가지 전극(93) 및 n측 가지 전극(81)은 복수의 금속 층으로 구성된다. p측 가지 전극(93)의 경우 최하층은 투광성 도전막(60)과 결합력이 높아야 하며, Cr, Ti와 같은 물질이 주로 사용되며, Ni, Ti, TiW 등도 사용될 수 있으며, 특별히 제한되는 것은 아니다. 당업자는 p측 가지 전극(93)과 n측 가지 전극(81)에도 반사율이 좋은 Al, Ag 등을 사용할 수 있음을 염두에 두어야 한다. p측 전극(92)과 n측 전극(80)의 경우 최상층은 와이어 본딩 또는 외부 전극과 연결을 위해, Au이 사용된다. 그리고, Au의 양을 줄이고, 상대적으로 무른 Au의 특성을 보완하기 위해, 최하층과 최상층 사이에, 요구되는 사양에 따라, Ni, Ti, TiW, W 등이 사용되거나, 높은 반사율이 요구되는 경우에, Al, Ag 등이 사용된다. 본 개시에 있어서, p측 가지 전극(93) 및 n측 가지 전극(81)은 전기적 연결(94,82)과 전기적으로 연결되어야 하므로, 최상층으로 Au를 고려할 수 있을 것이다. 그러나 본 발명자들은 p측 가지 전극(93) 및 n측 가지 전극(81)의 최상층으로서 Au을 사용하는 것이 부적합하다는 것을 알게 되었다. Au 위에 비도전성 반사막(91) 증착시에 양자 간의 결합력이 약해서 쉽게 벗겨지는 문제가 있었다. 이러한 문제점을 해결하기 위해, Au 대신에 Ni, Ti, W, TiW, Cr, Pd, Mo와 같은 물질로 가지 전극의 최상층을 구성하게 되면 그 위에 증착될 비도전성 반사막(91)과의 접착력이 유지되어 신뢰성이 향상될 수 있다. 또한 비도전성 반사막(91)에 전기적 연결(94)을 위한 구멍을 형성하는 공정에서 위 금속이 디퓨전 장벽(diffusion barrier) 역할을 충분히 하여 후속공정 및 전기적 연결(94,82)의 안정성을 확보하는데 도움이 된다.
도 17은 본 개시에 따른 반도체 발광소자의 또 다른 예를 나타내는 도면이고, 도 18는 도 17의 D-D 라인을 따라 취한 단면도이며, 도 19은 도 17의 E-E 라인을 따라 취한 단면도이다.
본 개시에 따른 반도체 발광소자(2)에서, 도 18 및 도 19에 도시된 것과 같이, 비도전성 반사막(91)은 유전체 막(91b)과 분포 브래그 리플렉터(91a)에 더하여 분포 브래그 리플렉터(91a) 위에 형성되는 클래드 막(91f)을 더 포함한다. 활성층(40)에서 발생한 빛은 많은 부분이 유전체 막(91b)과 분포 브래그 리플렉터(91a)에서 의해 n형 반도체층(30) 측으로 반사되지만, 유전체 막(91b)과 분포 브래그 리플렉터(91a)도 일정한 두께를 가지므로, 일부의 빛이 그 내부에 갇히거나, 유전체 막(91b)과 분포 브래그 리플렉터(91a) 측면을 통해 방출된다. 본 발명자들은 유전체 막(91b), 분포 브래그 리플렉터(91a), 및 클래드 막(91f)의 관계를 광 웨이브가이드(optical waveguide)의 관점에서, 분석해 보았다. 광 웨이브가이드는 빛의 전파부를 그 보다 굴절률이 낮은 물질로 둘러싸서, 전반사를 이용하여, 빛을 안내하는 구조물이다. 이러한 관점에서, 분포 브래그 리플렉터(91a)를 전파부로 보면, 유전체 막(91b)과 클래드 막(91f)은 전파부를 둘러싸는 구성의 일부로 볼 수 있다. 분포 브래그 리플렉터(91a)가 SiO2/TiO2로 구성되는 경우에, SiO2의 굴절률이 1.46이고, TiO2의 굴절률이 2.4이므로, 분포 브래그 리플렉터(91a)의 유효 굴절률(여기서, 유효 굴절률은 서로 다른 굴절률을 가진 물질들로 이루어진 도파로에서 진행할 수 있는 빛이 가지는 등가 굴절률을 의미하며, 1,46과 2.4 사이의 값을 가진다.)이 SiO2로 된 유전체 막(91b)의 경우보다 높은 굴절률을 갖게 된다. 클래드 막(91f) 또한 분포 브래그 리플렉터(91a)의 유효 굴절률보다 낮은 물질로 구성된다. 바람직하게는, 클래드 막(91f)은 λ/4n 내지 3.0um의 두께를 가지는 것이 바람직하다(여기서 λ는 활성층(40)에서 생성된 빛의 파장이고, n은 클래드 막(91f)을 이루는 물질의 굴절률이다). 예를 들어, 클래드 막(91f)을 1.46의 굴절률을 가지는 유전체인 SiO2로 형성할 수 있다. λ가 450nm(4500A)인 경우에, 4500/4*1.46 = 771A 이상의 두께로 형성할 수 있다. 다수 쌍의 SiO2/TiO2로 이루어지는 분포 브래그 디플랙터(91a)의 최상층이 λ/4n의 두께를 가지는 SiO2층으로 이루어질 수 있다는 것을 고려하여, 클래드 막(91f)은 아래에 위치하게 되는 분포 브래그 디플랙터(91a)의 최상층과 차별되도록 λ/4n보다 두꺼운 것이 바람직하며, 후속하는 구멍 형성공정에 부담이 될 뿐만 아니라 두께 증가가 효율 향상에 기여하지 못하고 재료비만 증가시킬 수 있기 때문에 3.0um 이상으로 너무 두꺼운 것은 바람직하지 않지만, 경우에 따라 3.0um 이상으로 형성되는 것이 불가능한 것은 아니다. 분포 브래그 리플렉터(91a)와 p측 전극(92) 및 n측 전극(80)이 바로 접촉하는 경우에는 분포 브래그 리플렉터(91a)를 통해서 진행하는 빛의 일부가 p측 전극(92)과 n측 전극(80)에 영향을 받으면서 흡수가 일어날 수 있는데, 이때 p측 전극(92) 및 n측 전극(80)과 분포 브래그 리플렉터(91a) 사이에 분포 브래그 리플렉터(91a)보다 낮은 굴절율을 가지는 클래드 막(91f)을 삽입하게 되면, 분포 브래그 리플렉터(91a)를 통해 진행하는 빛의 일부가 p측 전극(92) 및 n측 전극(80)에서 흡수되는 것을 최소화할 수 있으므로, 빛의 효율을 증가시키는 장점이 있다. 따라서, 일반적으로 빛의 파장에 대응하는 두께 이상이 되어야 전술한 바와 같은 효과를 거둘 수가 있으므로, 클래드 막(91f)의 두께는 λ/4n이상인 것이 바람직한 것이다. 하지만, 분포 브래그 리플렉터(91a)와 클래드 막(91f) 간의 굴절률의 차이가 크면 빛이 분포 브래그 리플렉터(91a)에 의해 좀 더 강하게 구속되기 때문에 얇은 두께의 클래드 막(91f)을 사용할 수 있지만, 그 굴절률의 차이가 작으면 클래드 막(91f)의 두께는 충분히 두꺼워져야 전술한 효과를 얻을 수 있다. 따라서 클래드 막(91f)의 두께는 클래드 막(91f)을 이루는 물질의 굴절률 및 분포 브래그 리플렉터(91a)의 유효굴절률 간의 차이가 얼마인가를 충분히 고려를 해야 한다. 예를 들어, 클래드 막(91f)이 SiO2로 이루어지고 분포 브래그 리플렉터(91a)가 SiO2/TiO2로 이루어져 있다면, SiO2로 이루어진 분포 브래그 리플렉터(91a)의 최상층과 구별될 수 있도록 클래드 막(91f)의 두께는 0.3um이상인 것이 적당할 것이다. 하지만 후속 구멍 형성공정에 부담을 주지 않기 위해, 클래드 막(91f) 두께의 최대치는 1um ~ 3um 이내로 형성되는 것이 적당할 것이다.
클래드 막(91f)은 분포 브래그 리플렉터(91a)의 유효 굴절률보다 낮은 굴절률을 가지면 특별히 제한되지 않으며, Al2O3와 같은 금속 산화물, SiO2, SiON 와 같은 유전체 막, MgF, CaF, 등의 물질로 이루어질 수 있다. 굴절률의 차이가 작은 경우에, 그 두께를 두껍게 하여 효과를 거둘 수 있다. 또한 SiO2를 사용하는 경우에, 1.46보다 낮은 굴절률을 가지는 SiO2를 사용함으로써 효율을 높일 수 있게 된다.
유전체 막(91b)이 생략되는 경우를 생각해 볼 수 있으며, 광 웨이브가이드의 관점에서는 바람직하지 않지만, 본 개시의 전체 기술사상의 관점에서, 분포 브래그 리플렉터(91a)와 클래드 막(91f)으로 된 구성을 배제할 이유는 없다. 분포 브래그 리플렉터(91a) 대신에 유전체인 TiO2 재질의 유전체 막을 포함하는 경우를 생각해 볼 수도 있을 것이다. 분포 브래그 리플렉터(91a)가 가장 위층에 SiO2 층을 구비하는 경우, 클래드 막(91f)을 생략하는 경우 또한 생각해 볼 수 있을 것이다.
비도전성 반사막(91)은 높은 유효 굴절률의 분포 브래그 리플렉터(91a) 및 분포 브래그 리플렉터(91a)를 사이에 두고 위아래에 위치하는 낮은 굴절률의 유전체 막(91b)과 클래드 막(91f)으로 이루어져 광 웨이브가이드의 역할을 수행하며, 전체 두께가 3 ~ 8um인 것이 바람직하다. 또한, 비도전성 반사막(91)은 가장자리에 경사면(91m)을 갖는 것이 바람직하다. 이와 같은 가장자리의 경사면(91m)은 예를 들어 건식 식각 공정을 통해 형성될 수 있다. 광 웨이브가이드의 역할을 수행하는 비도전성 반사막(91)으로 입사하는 빛 중에서, 수직 또는 수직에 가까운 각도로 비도전성 반사막(91)으로 입사하는 빛은 기판(10) 측으로 잘 반사되지만, 비스듬한 각도로 비도전성 반사막(91)으로 입사하는 빛을 포함하는 일부의 빛은 기판(10) 측으로 반사되지 못하고 전파부 역할의 분포 브래그 리플렉터(91a) 내에 갇혀 측면으로 전파될 수 있다. 이와 같이, 분포 브래그 리플렉터(91a)의 측면으로 전파되는 빛은 비도전성 반사막(91) 가장자리의 경사면(91m)에서 외부로 방출되거나 기판(10) 측으로 반사된다. 즉, 비도전성 반사막(91) 가장자리의 경사면(91m)은 코너 리플렉터(corner reflector) 역할을 수행하며, 반도체 발광소자의 휘도 향상에 기여하게 된다. 경사면(91m)은 원활한 기판(10) 측으로의 반사를 위해 50°~ 70°범위 이내의 각도를 가지는 것이 적당하다. 경사면(91m)은 습식 식각 또는 건식 식각, 또는 이 둘을 병행한 방법에 의해서 용이하게 형성될 수 있다.
도 20은 반도체 발광소자 제조 공정 도중에 두 개의 반도체 발광소자가 독립된 반도체 발광소자로 분리되기 이전 상태를 나타낸 도면이고, 도 21는 반도체 발광소자 제조 공정 도중에 두 개의 반도체 발광소자가 독립된 반도체 발광소자로 분리된 상태를 나타낸 도면이다. 참고로, 도 20 및 도 21는 제조 공정을 설명하기 위해 p측 전극(92), n측 전극(80) 및 본딩 패드(97)가 형성되지 않은 상태의 반도체 발광소자(3)를 나타내고 있다.
반도체 발광소자는 다수의 반도체 발광소자를 포함하는 웨이퍼 형태로 제작된 다음, 브레이킹, 쏘잉, 또는 스크라이빙&브레이킹 등과 같은 방법으로 절단하여 개별적인 반도체 발광소자로 분리된다. 스크라이빙&브레이킹에서, 스크라이빙 공정은 레이저를 이용하며, 반도체 발광소자의 기판 표면과 기판 내부를 포함하는 기판측에 초점을 맞춰 레이저를 적용하는 방식으로 수행될 수 있다. 레이저를 이용한 스크라이빙 공정에서, 반도체 발광소자(3)의 가장자리 경계선(G), 즉 반도체 발광소자(3)와 반도체 발광소자(3) 사이의 경계선(G)을 따라 반도체 발광소자가 예비적으로 절단된다. 스크라이빙 공정에 이어 수행되는 브레이킹 공정을 통해 예비적으로 절단된 반도체 발광소자가 개별적인 반도체 발광소자로 완전히 분리된다. 브레이킹 공정은, 예를 들어 도 20에 화살표(F)로 지시되는 기판(10) 방향이나 그 반대 방향에서, 반도체 발광소자(3)와 반도체 발광소자(3) 사이의 경계선(G)을 따라 외력을 가하는 방식으로 수행된다. 이와 같은 브레이킹 공정에서, 기판(10)과 반도체층들(20,30,40,50)은 결정질임에 따라 경계선(G)을 따라 정확하게 절단될 수 있지만, p형 반도체층(50) 위의 비도전성 반사막(91)은 비정질임에 따라 경계선(G)을 따라 정확하게 절단되지 못하고, 비도전성 반사막(91)의 가장자리 주변 영역에 균열(crack)이 발생하는 등 손상되기 쉽다. 이와 같은 비도전성 반사막(91)의 가장자리 주변 영역의 손상은 외관불량에 따른 수율저하를 초래하는 문제가 있었다. 바람직하게, 반도체 발광소자 제조시 복수의 반도체 발광소자를 포함하는 웨이퍼 형태로 제작된 다음 개별적인 반도체 발광소자로 분리하기 위한 레이저를 이용한 스크라이빙 공정 및 브레이킹 공정 이전에, 반도체 발광소자와 반도체 발광소자 사이의 경계선(G) 주변의 비도전성 반사막(91)의 일부 영역(H)이 제거된다. 반도체 발광소자(3)의 경계선(G)을 따라 제거되는 비도전성 반사막(91)의 일부 영역(H)은 개별적인 반도체 발광소자의 관점에서는 비도전성 반사막(91)의 가장자리 영역에 대응한다. 경계선(G) 주변의 비도전성 반사막(91)의 일부 영역(H)이 제거된다는 것은 개별적인 반도체 발광소자로 분리되기 이전에, 하나의 반도체 발광소자에 구비되는 비도전성 반사막(91)과 인접한 다른 하나의 반도체 발광소자에 구비되는 비도전성 반사막(91)이 경계선(G) 영역에서 서로 떨어지게 된다는 것을 의미하기도 한다. 비도전성 반사막(91)의 가장자리 영역을 부분적으로 제거함으로써, 이후 레이저를 이용한 스크라이빙 공정 및 브레이킹 공정을 수행하더라도, 각 반도체 발광소자의 비도전성 반사막(91) 가장자리가 손상되어 외관이 불량해지는 것을 방지할 수 있으며, 따라서 수율 향상 효과를 얻을 수 있다. 비도전성 반사막(91)의 일부 영역(H)의 제거는 건식 식각 등의 방법으로 수행될 수 있으며, 전체 반도체 제조 공정 중 브레이킹 공정을 수행하기 이전에 수행되면 된다. 그러나, 전기적 연결(94,82)을 형성하기 위해 비도전성 반사막(91)을 관통하는 형태의 구멍을 건식 식각 등의 방법으로 형성할 때, 함께 형성되는 것이 바람직하다. 코너 리플렉터 역할을 수행하는 상기한 경사면(91m)은 별도의 식각 공정을 통해 형성될 수 있지만, 손상 방지를 위해 비도전성 반사막(91)의 가장자리 영역을 제거하는 공정에서 개별적인 반도체 발광소자의 비도전성 반사막(91) 가장자리 부분이 경사면(91m)이 되도록 식각함으로써 동시에 형성될 수도 있다.
도 17 및 도 19에 도시된 것과 같이, p측 전극(92) 및 n측 전극(80) 위에 각각 p측 전극(92)과 n측 전극(80)의 일부로서 본딩 패드(97)가 구비될 수 있다. p측 전극(92) 위의 본딩 패드(97)의 상면과 n측 전극(80) 위의 본딩 패드(97)의 상면은 동일한 높이를 가진다. 즉, p측 전극(92) 위의 본딩 패드(97)의 상면과 n측 전극(80) 위의 본딩 패드(97)의 상면은 동일한 평면상에 놓이게 된다. 이와 같은 본딩 패드(97)는, 반도체 발광소자를 예를 들어 유태틱 본딩 방식으로 외부기기와 결합할 때, p측 전극(92) 측 및 n측 전극(80) 측이 동일한 최종 높이를 가지도록 하여 탑재부 위에서의 기울어짐을 방지하고, 넓고 평평한 결합면을 제공하여 양호한 결합력을 얻을 수 있도록 하며, 반도체 발광소자 내부의 열을 외부로 방출하는 기능을 수행한다. 본딩 패드(97)는 p측 전극(92) 및 n측 전극(80) 위에 각각 복수개로 구비될 수 있으며, p측 전극(92) 및 n측 전극(80) 위에서도 n측 가지 전극(81) 및 p측 가지 전극(93)과 중첩되지 않는 위치, 즉 n측 가지 전극(81)과 p측 가지 전극(93) 사이사이의 위치에 형성되는 것이 바람직하다. 달리 표현하면, 본딩 패드(97)는 가장 위로 돌출하는 부분인 p측 가지 전극(93) 부분과 가장 아래로 움푹 들어가는 부분인 n측 가지 전극(81) 부분을 제외한 영역에 형성된다. 또한, 본딩 패드(97)는 아래의 스페이서층(97b)과 스페이서층(97b) 위의 접합층(97a)을 포함하는 복층 구조로 형성될 수 있으며, 예를 들어 5 ~ 6um의 전체 두께를 가진다. 예를 들어, 스페이서층(97b)은 Ni, Cu 및 이들의 조합 등과 같은 금속층으로 이루어지며, 접합층(97a)은 대략 수um 정도 두께를 갖도록 Ni/Sn, Ag/Sn/Cu, Ag/Sn, Cu/Sn, Au/Sn 조합 등으로 이루어지는 유테틱 본딩층으로 이루어질 수 있다. 스페이서층(97b)은 유테틱 본딩에 사용되는 솔더에 대한 디퓨전 배리어(Diffusion Barrier)및 왯팅(wetting)층으로서의 기능을 수행하며, 본딩 패드(97)를 전체적으로 고가의 Au를 포함하는 유태틱 본딩층(97b)으로 형성하는 것에 비해 원가부담을 줄여주기도 한다. 본딩 패드(97)는, 본딩(예: 유테틱 본딩) 시 접합면의 최종 높이를 맞추기 위해, p측 전극(92) 및 n측 전극(80) 중 가장 위로 돌출하게 되는 부분, 즉 p측 가지 전극(93) 위의 부분의 높이보다 1 ~ 3um 더 높게 형성되는 것이 바람직하다. 따라서, 본딩 시에, 반도체 발광소자와 탑재부 간의 양호한 결합을 얻을 수 있고, 반도체 발광소자의 열 방출을 돕게 된다. 이때 스페이서층(97b)과 접합층(97a)은 도금, 전자선 증착법(E-Beam Evaporation), 열 증착법(Thermal Evaporation) 등의 다양한 방법에 의해서 형성될 수 있다.
도 14 및 도 15에 나타낸 것과 같이, n형 반도체층(30)은 n측 접촉영역(31)을 제외한 모든 영역이 활성층(40)과 p형 반도체층(50)에 의해 덮여 있는 것이 바람직하다. 즉, 반도체 발광소자(100)에서 식각되는 영역은 n측 접촉영역(31)으로 제한되고, 가장자리 등에 식각되는 다른 부분이 존재하지 않으며, 반도체 발광소자(100) 둘레의 측면들은 모두 스크라이빙 및 브레이킹 공정 등에 의한 절단면으로 이루어진다. 이로 인해, 빛을 생성하는 활성층(40)의 면적이 증가하여 광 추출 효율이 향상된다. 또한, 식각 공정에서 생성되는 단차면은, 즉 p형 반도체층(50)의 상면과 n측 접촉영역(31)의 상면을 연결하는 활성층(40)과 p형 반도체층(50)의 노출된 측면으로 최소화된다. 활성층(40)과 p형 반도체층(50)의 노출된 측면은, 비도전성 반사막(91)을 형성할 때, 특히 비도전성 반사막(91)을 구성하는 분포 브래그 리플렉터(91a)의 증착이 어려운 부분이다. 따라서, 활성층(40)과 p형 반도체층(50)의 노출된 측면 영역의 분포 브래그 리플렉터(91a)는 반사효율이 상대적으로 낮을 수 있다. 활성층(40)과 p형 반도체층(50)의 노출된 측면이 최소화됨에 따라, 분포 브래그 리플렉터(91a) 중에서 반사효율이 낮은 영역이 최소화되어, 전체적으로 반사효율이 향상될 수 있다.
도 22는 본 개시에 따른 반도체 발광소자의 또 다른 예를 나타내는 도면이고, 도 23은 도 22의 A-A'라인을 따른 단면도이다. 이 실시예의 첫 번째 특징은 p형 반도체층(50) 상의 가지 전극(93)이 서로 분리되어 있으며, 각각의 전기적 연결(94)을 통한 다음, 전극(92)에 의해 서로 연결되어 있다. 전극(92)은 가지 전극(93)에 전류를 공급하는 역할, 빛을 반사하는 기능, 방열 기능 및/또는 소자와 외부를 연결하는 기능을 가진다. 가지 전극(93) 모두가 분리되어 있는 것이 가장 바람직하지만, 둘 이상의 가지 전극(93)이 분리됨으로써, 가지 전극(93)을 서로 연결하는 가지 부분을 제거함으로써, 소자 상부에서 높이가 불균일하게 되는 것을 감소시킬 수 있게 된다. 이 실시예의 두 번째 특징은 가지 전극(93)이 소자의 일 측면(C) 방향을 따라 길게 뻗어 있다는 것이다. 예를 들어, 도 22에서, 전극(92) 측으로부터 전극(80)을 향하여 길게 뻗어 있다. 이렇게 길게 뻗어 있는 가지 전극(93)에 의해 소자가 뒤집혀 탑재부(예: 서브마운트, 패키지, COB(Chip on Board))에 놓였을 때, 기울어짐 없이 놓이게 할 수 있다. 이러한 관점에 소자의 구성이 허락하는 한 가지 전극(93)을 길게 하는 것이 바람직하다. 본 개시에서, 가지 전극(93)이 비도전성 반사막(91)의 아래 놓이므로, 전극(80)을 지나서 길게 뻗는 것도 가능하다. 이 실시예의 세 번째 특징은 전극(80)이 비도전성 반사막(91) 위에 위치하는 것이다. 전극(80)은 전기적 연결(82)을 통해 가지 전극(81)과 연결된다. 전극(80)은 전극(92)과 동일한 기능을 가진다. 이러한 구성을 통해, 도 3과 비교할 때, 전극(80)이 위치하는 측의 높이가 높아져, 소자를 탑재부와 결합 때, 전극(92) 측과 전극(80) 측의 높이 차가 감소하여, 결합에 이점을 가지게 되며, 이러한 이점은 유테틱 본딩을 이용하는 경우에, 특히 커진다. 이 실시예의 네 번째 특징은 가지 전극(81)을 가지 전극(93)과 마찬가지의 방식으로 배치할 수 있다는 것이다. 이 실시예의 다섯 번째 특징은 보조 방열 패드(97)를 구비하는 것이다. 보조 방열 패드(97)는 소자 내의 열을 외부로 방출하는 기능 및/또는 빛의 반사 기능을 가지는 한편, 전극(92) 및/또는 전극(80)과 전기적으로 분리됨으로써, 전극(92)과 전극(80) 간의 전기적 접촉을 방지하는 기능을 한다. 보조 방열 패드(93)가 본딩에 이용되어도 좋다. 특히, 전극(92) 및 전극(80) 모두와 전기적으로 분리되어 있는 경우에, 전극(92) 및 전극(80) 중 어느 한쪽과 보조 방열 패드(93)가 우발적으로 전기적으로 접촉되더라도, 소자 전체의 전기적 동작에는 문제를 야기하기 않는다. 이 실시예가 위 다섯 특징 모두를 구비해야 하는 것은 아님을 당업자는 염두에 두어야 한다.
도 24는 본 개시에 따른 반도체 발광소자의 또 다른 일 예를 나타내는 도면으로서, 전극(92)과 전극(80) 사이에, 보조 방열 패드(121,122,123,124)의 예들이 도시되어 있다. 바람직하게는 보조 방열 패드(121,122,123,124)가 가지 전극(92) 사이 또는 가지 전극(92)과 가지 전극(81) 사이에 위치한다. 보조 방열 패드(121,122,123,124)를 가지 전극(92) 위에 형성하지 않음으로써, 본딩(예: 유테틱 본딩) 시에, 소자 전면이 탑재부와 잘 붙을 수 있게 되어, 소자의 열방출을 돕게 된다. 보조 방열 패드(121)와 보조 방열 패드(122)는 전극(92)과 전극(80)으로부터 분리되어 있고, 보조 방열 패드(123)는 전극(92)과 연결되어 있으며, 보조 방열 패드(124)는 전극(80)과 연결되어 있다.
도 25는 본 개시에 따른 반도체 발광소자의 또 다른 일 예를 나타내는 도면으로서, 가지 전극(93)이 전극(80)의 아래에 까지(참고선(B)를 지나서) 뻗어 있다. p형 반도체층(50) 상에 가지 전극(93)을 도입함으로써, 플립 칩을 구성함에 있어서, 제약 없이 요구되는 소자 영역에 전류를 공급할 수 있게 된다. 두 개의 전기적 연결이(94,94)이 구비되어 있으며, 전류 확산에 요구되는 조건에 따라 필요한 곳에 전기적 연결(94)을 위치시킬 수 있다. 좌측의 전기적 연결(94)이 생략되어도 좋다. 전극(92)이 보조 방열 패드(97; 도 22 참조)의 기능을 겸하고 있다. 가지 전극(93)이 없는 경우에라도, 투광성 도전막(60)에 전기적 연결(94)을 직접 연결하여, 전류를 공급할 수 있으나, 전극(80) 아래의 p형 반도체(50)에는 직접 전류를 공급할 수 없으며, 가지 전극(93)을 도입함으로써, n형 반도체층(30)에 전류를 공급하는 전극(80) 아래로도 전류를 공급할 수 있게 된다. 전기적 연결(82)의 경우에도 마찬가지다.
도 26은 본 개시에 따른 반도체 발광소자의 또 다른 일 예를 나타내는 도면으로서, 비도전성 반사막(91)이 다층의 유전체 막(91c,91d,91e)으로 되어 있다. 예를 들어, 비도전성 반사막(91)을 SiO2로 된 유전체 막(91c), TiO2로 된 유전체 막(91d) 및 SiO2로 된 유전체 막(91e)으로 구성하여 반사막의 역할을 할 수 있다. 바람직하게는 비도전성 반사막(91)이 DBR 구조를 포함하도록 형성된다. 본 개시에 따라 반도체 발광소자를 형성함에 있어서, 가지 전극(93) 또는 가지 전극(81)과 같은 구조물을 필요로 하고, 비도전성 반사막(91)을 형성한 후에도 전기적 연결(94) 또는 전기적 연결(82)을 형성하는 공정을 필요로 하므로, 반도체 발광소자의 제조 후에, 누설 전류의 발생 등, 소자 신뢰성에 영향을 줄 수 있으므로, SiO2로 된 유전체 막(91c)을 형성함에 있어서, 특히 주의를 할 필요가 있다. 이를 위해, 첫째로, 유전체 막(91c)의 두께를 그 뒤에 후속하는 유전체 막(91d,91e)의 두께보다 두껍게 형성할 필요가 있다. 둘째로, 유전체 막(91c)을 소자 신뢰성 확보에 보다 적합한 방법으로 형성할 필요가 있다. 예를 들어, SiO2로 된 유전체 막(91c)을 화학 기상 증착법(CVD; Chemical Vapor Deposition), 그 중에서도(바람직하게는) 플라스마 화학 기상 증착법(PECVD; Plasma Enhanced CVD)에 의해 형성하고, TiO2/SiO2 DBR로 된 유전체 막(91d)/유전체 막(91e) 반복 적층 구조를 물리 증착법(PVD; Physical Vapor Deposition), 그 중에서도(바람직하게는) 전자선 증착법(Electron Beam Evaporation) 또는 스퍼터링법(Sputtering) 또는 열 증착법(Thermal Evaporation)에 의해 형성함으로써, 본 개시에 따른 반도체 발광소자의 신뢰성을 확보하면서도 비도전성 반사막(91)으로서의 기능을 확보할 수 있게 된다. 메사식각된 영역 등의 단차 영역을 덮는데(step coverage), 화학 기상 증착법이 물리 증착법, 특히 전자선 증착법에 비해 유리하기 때문이다.
도 27은 본 개시에 따른 반도체 발광소자의 또 다른 일 예를 나타내는 도면으로서, 하부 전극, 상부 전극 및 개구를 통해 이들을 연결하는 전기적 연결을 구비하는 전극부의 일 예가 나타나 있다. n측 전극(80; 제1 전극부의 상부 전극의 일 예) 및 p측 전극(92; 제2 전극부의 상부 전극의 일 예) 중의 적어도 하나가, 바람직하게는 모두가 주석(Sn)으로 된 또는 주석을 함유하는 납땜층이 된다.
도 28은 도 27에 제시된 반도체 발광소자가 외부 전극에 고정된 상태의 일 예를 나타내는 도면으로서, 도 27에 도시된 반도체 발광소자 또는 반도체 발광소자 칩(C)의 n측 전극(80) 및 p측 전극(92)이 각각 외부 전극(1000,2000)에 고정되어 있다. 외부 전극(1000,2000)은 서브마운트에 구비된 도통부, 패키지의 리드 프레임, PCB에 형성된 전기 패턴 등일 수 있으며, 반도체 발광소자(C)와 독립적으로 구비된 도선이라면 그 형태에 특별한 제한이 있는 것은 아니다. 외부 전극(1000,2000)에는 각각 솔더 물질(3000,4000)이 구비되어 있으며, 납땜(soldering)을 통해 외부 전극(1000,2000)에 n측 전극(80) 및 p측 전극(92)이 고정된다. 도 28에 제시된 예에서, 납땜을 통해서 외부 전극(1000,2000)에 고정된다.
유테틱 본딩의 과정에서 반도체 발광소자가 깨지는 등의 문제점을 야기할 수 있다. 본 실시예에서 납땜(Sn 납땜, Pb 납땜)을 이용함으로써, 유테틱 본딩 이외에 본딩 솔류션을 제공하고자 한다. 그러나, 반도체 발광소자를 구현함에 있어서, n측 전극(80) 및 p측 전극(92)의 최상층을 금(Au)으로 구현하는 것이 일반적이다. 도전성의 측면에서, Au, Ag 등을 고려할 수 있으나, Ag는 산화가 잘 되므로, Au가 주로 사용된다. 본 발명자는 외부 전극(1000,2000)에 마련된 솔더 물질(3000,4000)과 납땜되는 반도체 발광소자 측 전극(80 또는 92)의 납땜층으로, Au를 사용할 때, 납땜시 본딩강도에 차이가 있다는 점을 알게 되었으며, 주석(Sn)을 주성분으로 하는 납땜층으로 이용할 때, 이러한 문제점이 해소된다는 것을 알게 되었다.
도 29는 액상 주석의 금 및 주석 위에서 퍼짐의 정도를 나타내는 사진으로서, 좌측 사진은 금 위에 놓인 액상 주석의 퍼짐을 나타내고, 우측 사진은 주석 위에 놓인 액상 주석의 퍼짐을 나타낸다. 양 사진에서 잘 알 수 있듯이, 주석-주석 간의 퍼짐이 주석-금 간의 퍼짐보다 우수하다는 것을 알 수 있다. 실험에는, Reflow 온도(땜납을 용융시키는 공정온도): 275℃, Reflow 시간: 3초 이내, 솔더 물질 양: 범프(전극) 면적의 1/3,의 조건이 사용되었다.
납땜층(80a,92a)의 두께에 특별한 제한이 있는 것은 아니지만, 솔더 물질(3000,4000)과의 견고한 결합을 위해, 5000Å이상의 두께를 가지는 것이 바람직하며, 1㎛이상의 두께를 가지는 것이 더욱 바람직하다. 예를 들어, 1.8㎛, 2.4㎛와 같은 두께로 납땜층(80a,92a)을 형성하는 것이 가능하다.
도 36에 납땜층의 결합력의 변화를 나타내었다. DTS(Die Shear Test)가 사용되었으며, 주석(Sn)없이 금(Au)만을 납땜층으로 사용할 때의 값을 기준(Ref)으로 하고, 납땜층(80, 92)으로 주석(Sn)만을 사용한 경우와, 주석으로된 납땜층 위에 형성된 얇은 산화 방지층(80b,92b)인 금(Au)의 두께 변화에 따른 결합력의 변화를 시험하였다. 금의 두께가 500Å 부근까지 결합력이 증가하다가 더 두꺼워지면 결합력이 감소함을 알 수 있다. 따라서, 주석만으로된 또는 주석을 함유하는 남땜층(80, 92)의 결합력은 기준(Ref)과 금 두께가 100Å인 경우 결합력의 사이에 있다는 것을 알 수 있다. 즉 금만을 남땜층으로 하는 경우보다 주석만을 또는 주석을 함유하는 납땜층으로 하는 것이 결합력 향상에 더 좋음을 알 수 있다.
한편, n측 전극(80) 및 p측 전극(92) 중의 적어도 하나에 (두꺼운) 납땜층(80a,92a)을 구비함으로써, 솔더 물질(3000,4000)의 양을 줄일 수 있게 되며, 납땜시 솔더 물질(3000,4000)이 n측 전극(80)과 p측 전극(92)의 사이, 또는 반도체 발광소자의 측면으로 삐져 나오는 양을 감소시키는 이점을 가지게 된다. 이러한 관점에서 납땜층(80a,92a)은 두꺼울수록 좋지만, 너무 두꺼우면 열저항이 증가할 수 있다. 따라서 반도체 공정에서 수용가능한 범위인 1~5㎛정도가 적합하다. 납땜층(80a,92a)으이 주석(Sn)만으로 이루어질 수 있지만, 이를 주성분으로 하여, 솔더 물질(3000,4000)을 고려하여 납땜에서 일반적으로 고려되는 필요한 물질을 추가로 구비할 수 있다. 솔더 물질(3000,4000)로는 Sn, PbSn, PbSnAg, PbInAb, PbAg, SnPbAg, PbIn, CdZn 등을 예로 들 수 있다. 녹는점의 관점에서, 녹는점이 250~300℃ 정도인 솔더 물질이 사용될 수 있다.
도 27에서, n측 전극(80) 및 p측 전극(92)은 비도전성 반사막(91) 위에 형성되어 있으며, 납땜의 효율을 높이기 위해, n측 전극(80) 및 p측 전극(92)은 비도전성 반사막(91) 면적의 50%이상을 덮도록 형성되는 것이 바람직하다. 이러한 구조의 n측 전극(80) 및 p측 전극(92)이 도 1에 도시된 도전성 반사막(901,902,903)의 전극의 상층 구조로 이용될 수 있음은 물론이다. 나아가, 이러한 전극 구조의 n측 전극(80) 및 p측 전극(92)은 도 1 내지 도 26에 도시된 반도체 발광소자 모두의 상층 구조로 적용될 수 있다. 미설명 동일 부호에 대한 설명은 생략한다.
도 30은 본 개시에 따른 반도체 발광소자의 또 다른 일 예를 나타내는 도면으로서, 납땜층(80,92)의 표면이 평탄한 면이 아니라 거친 표면(RS; Rough Surface)으로 되어 있다. 거친 표면(RS)은 납땜의 과정에서 솔더 물질(3000,4000)과 접촉 면적을 넓혀 납땜층(80,92)으로 에너지 전달을 빠르게 하는 역할을 하게 된다. 거친 표면(RS)은 별도의 공정 없이 납땜층(80,92)을 형성하는 과정에서 형성될 수 있다. 본 예에서, 납땜층(80,92)은 전자선 증착법(E-beam Evaporation)에 의해 형성되었다.
도 31은 본 개시에 따른 전극에 형성된 거친 표면의 사진으로서, 좌측에 위에서 사진을 우측에 옆에서 본 사진을 나타내었다. 대략 4㎛정도의 두께로 증착했을 때의 표면 사진이며, 각각의 돌기들이 15~25㎛정도의 크기를 가지고 있다. 거칠기의 정도는 증착 속도(예: 10Å/sec)와 같은 증착 조건을 조절함으로써 변경될 수 있다.
도 32는 본 개시에 따른 반도체 발광소자의 또 다른 일 예를 나타내는 도면으로서, n측 전극(80) 및 p측 전극(92) 중의 적어도 하나가 납땜층(80a,92a) 아래에 솔더 물질(3000,4000)이 복수의 반도체층(30,40,50) 측으로 침투하는 것을 방지하는 확산방지층(80c,92c)을 구비하고 있다. 확산방지층(80c,92c)은 Ti, Ni, Cr, W, TiW 등으로 형성될 수 있다. 필요에 따라 n측 전극(80) 및 p측 전극(92) 중의 적어도 하나는 추가의 층(80d,92d)을 구비할 수 있다. 비도전성 반사막(91) 위에 형성될 때, n측 전극(80) 및 p측 전극(92)은 전기적 연결(82,94)과 동시에 형성될 수 있으며, 비도전성 반사막(91)의 상부 및 전기적 연결(82,94)에서 활성층(40)에서 생성된 빛을 반사하도록 추가의 층(80d,92d)은 광반사층으로 형성될 수 있다. 이 때, 추가의 층(80d,92d)은 Al, Ag 등으로 형성될 수 있다. 또한 추가의 층(80d,92d)은 n측 전극(80) 및 p측 전극(92)의 최하부층으로서 접촉력을 향상시키기 위해, Cr, Ti와 같은 접촉층을 구비할 수 있다. 광 반사층과 접촉층을 모두 구비할 수 있음은 물론이다.
납땜층(80a,92a), 확산방지층(80c,92c) 및 추가의 층(80d,92d)이 도 32에서와 같이 동일한 면적을 가지고 적층되어도 좋지만, 도 19 및 도 24에 도시된 반도체 발광소자에서와 같은 형태로 적층될 수 있음은 물론이다. 즉, 확산방지층(80c,92c) 및 추가의 층(80d,92d)을 전체적으로 형성한 다음, 납땜층(80a,92a)을 부분적으로 형성하는 것도 가능하다. 확산방지층(80c,92c) 및/또는 추가의 층(80d,92d; 광반사층인 경우)의 두께를 일정 이상으로 함으로써, 납땜 과정에서 비도전성 반사막(91) 및/또는 복수의 반도체층(30,40,50)이 깨지는 것을 방지할 수 있다. 그러나, Al, Ag와 같은 광반사층은 너무 두꺼운 경우에, 자체가 퍼지는 경향이 있으며, 따라서, 광반사층과 확산방지층(80c,92c)을 교대로 반복 적층함으로써, 비도전성 반사막(91) 및/또는 복수의 반도체층(30,40,50)이 깨지는 것을 방지할 수 있게 된다. 예를 들어, 1um이상의 두께로 이들을 반복 적층(Al(5000A)-Ni(3000A)-Al(5000A)-Ni(3000A))할 수 있다. 2um이상의 두께로 반복 적층함으로써, 보다 확실히 깨짐을 방지할 수 있게 된다.
도 33은 도 27에 제시된 반도체 발광소자의 변형예를 나타내고, 도 34는 도 30에 제시된 반도체 발광소자의 변형예를 나타내며, 도 35는 도 32에 제시된 반도체 발광소자의 변형예를 나타낸다. 반도체 발광소자 전극의 최상층을 주석으로 하여 제조한 다음, 이를 외부 전극(1000,2000)이 부착되는 현장으로 이동하여 납땜을 하는 경우에는 주석에 산화 등을 통해 불순물이 형성되어 납땜 및 전기 전도도에 문제점을 야기할 가능성이 있다. 이를 해결하기 위해 반도체 발광소자의 제조를 완료한 다음, 이를 외부 전극(1000,2000)과 접촉하는 과정에서 주석, 금 등의 금속을 솔더 물질로서 도포하여, 그 현장에서 바로 이들을 납땜하는 것이 가능하다. 이와 다른 해결 방법으로서, 도 33, 도 34 및 도 35에 도시된 바와 같이, 주석(Sn)을 함유하는 납땜층(80a, 92a) 위에 얇게 산화 방지층(80b,92b)을 형성하여 주석의 산화를 방지하는 것을 고려할 수 있다.
산화 방지층(80b,92b)으로는 항산화성이 강하고, 전도도가 높은 금(Au), 백금(Pt)과 같은 금속을 이용할 수 있다. 그러나, 납땜은 솔더 물질(3000,4000)과 납땜층(80a,92a) 사이에서 이루어져야 하므로, 산화 방지층(80b,92b)은 납땜층(80a,92a)의 산화를 방지할 수 있는 정도의 두께를 가지는 것으로 족하고, 지나치게 두껍게 형성되어서는 않된다. 이는 사용되는 금속에 따라 달라질 수 있으나, 예를 들어 금(Au)을 이용하는 경우에, 1㎛ 정도의 두께를 가지는 경우에 금(Au)이 납땜층으로 기능하게 되며, 전술한 문제점을 야기할 수 있다. 따라서 산화 방지층(80b,92b)은 5000Å이하의 두께를 가지는 것이 바람직하다.
다시 도 36을 참조하면, 산화 방지층(80b,92b)의 두께에 따른 결합력의 변화가 나타나 있다. DTS(Die Shear Test)가 사용되었으며, 주석(Sn)없이 금(Au)만을 납땜층으로 사용할 때의 값을 기준(Ref)으로, 주석(Sn)만을 납땜층(80a,92b)으로 사용한 경우와 산화 방지층(80b,92b)인 금(Au)의 두께 변화에 따른 결합력의 변화를 시험하였다. 금의 두께가 500Å 부근까지 결합력이 증가하다가 더 두꺼워지면 결합력이 감소함을 알 수 있다. 따라서, 주석만으로된 또는 주석을 함유하는 남땜층(80, 92)의 결합력은 기준(Ref)과 금 두께가 100Å인 경우 결합력의 사이에 있다는 것을 알 수 있다. 즉 금만을 남땜층으로 하는 경우보다 주석만을 또는 주석을 함유하는 납땜층으로 하는 것이 결합력 향상에 더 좋음을 알 수 있다. 한편, 금의 두께가 500Å 부근에서 가장 우수한 결합력을 나타내었고, 이로부터 두께가 증감함에 따라 결합력의 감소를 보였다. 이러한 실험과 산화 방지층을 구성하는 물질(예: Au, Pt 등), 사용되는 솔더 물질 등을 고려할 때, 산화 방지층(80b,92b)은 1000Å이하의 두께를 가지는 것이 더욱 바람직하다.
다시 도 28을 참조하면, 도 28은 반도체 발광소자가 외부 전극에 고정된 상태의 일 예를 나타내는 도면으로서, 반도체 발소자(C)의 n측 전극(80) 및 p측 전극(92)이 각각 외부 전극(1000,2000)에 고정되어 있다. 외부 전극(1000,2000)은 서브마운트에 구비된 도통부, 패키지의 리드 프레임, PCB에 형성된 전기 패턴 등일 수 있으며, 반도체 발광소자(C)와 독립적으로 구비된 도선이라면 그 형태에 특별한 제한이 있는 것은 아니다.
전극(80,92)과 외부 전극(1000,2000)의 결합에는 페이스트를 이용한 접합, ACF(Anisotropic Conductive Film)를 이용한 접합, 유텍틱 본딩(예: AuSn, AnCu, CuSn), 납땜(soldering)을 이용한 접합 등 당업계에 알려진 다양한 방법이 사용될 수 있다. 그러나, 도 37에 도시된 바와 같이, 고정 내지 접합의 과정에서, 열 충격 등에 의해 반도체 발광소자에 크랙(화살표로 표시)이 발생할 가능성이 있다. 한편 전극(80,92)의 최상층으로 금(Au)이 사용되는 것이 일반적인데, 도 29의 좌측에 도시된 바와 같이, 남땜시 솔더 물질로 주로 사용되는 주석(Sn)과 금(Au)간의 퍼짐이 좋지 않아, 금(Au)이 전극(80,92)의 최상층으로 사용되는 경우에, 납땜의 수율이 좋지 않을 수 있다(실험에는, Reflow 온도(땜납을 용융시키는 공정온도): 275℃, Reflow 시간: 3초 이내, 솔더 물질 양: 범프(전극) 면적의 1/3,의 조건이 사용되었다.).
도 38은 본 개시에 따른 n측 전극 및/또는 p측 전극 구성의 일 예를 나타내는 도면으로서, 비도전성 반사막(91) 위에 p측 전극(92; 제2 전극부의 상부 전극의 일 예)이 구비되어 있다. p측 전극(92)은 하부 전극층(92-2)과 상부 전극층(92-3)을 구비한다. 하부 전극층(92-2)은 반도체 발광소자가 외부 전극에 고정될 때, 크랙을 방지하기 하는 응력 완화층 또는 크랙 방지층으로 형성될 수 있으며, 이 때 상부 전극층(92-3)은 하부 전극층(92-2)의 터짐을 방지하는 터짐 방지층으로 형성될 수 있다. 또한 하부 전극층(92-2)은 비도전성 반사막(91)을 지나온 빛을 반사시키는 반사층으로 형성될 수 있다. 또한 상부 전극층(92-3)은 납땜과 같은 접합시 솔더 물질이 반도체 발광소자 측으로 침투하는 것을 방지하는 확산 방지층(Barrier Layer)으로 형성될 수 있다. 하부 전극층(92-2)과 상부 전극층(92-3)은 이 기능들의 다양한 조합으로 형성될 수 있다.
예를 들어, 하부 전극층(92-2)으로 Al, Ag과 같이 반사율이 높은 금속을 사용될 수 있으며, 크랙 방지 기능의 관점에서 열팽창계수가 큰 Al, Ag와 같은 물질이 사용될 수 있다(선형 열팽창계수: Al: 22.2, Ag: 19.5, Ni: 13, Ti: 8.6, 단위 10-6 m/mK). 여러 관점에서 Al가 가장 바람직하다.
예를 들어, 상부 전극층(92-3)은 터짐 방지의 관점 및/또는 확산 방지의 관점에서 Ti, Ni, Cr, W, TiW와 같은 물질이 사용될 수 있으며, 이러한 기능을 하는 금속이라면 특별히 제한되지 않는다.
바람직하게는, 전극(92)은 접촉층(92-1)을 더 구비할 수도 있다. 접촉층(92-1)을 구비함으로써, 비도전성 반사막(91)과의 결합력을 향상시킬 수 있다. 접촉층(92-1)은 Cr, Ti, Ni 등과 같은 금속으로 형성될 수 있으며, 하부 전극층(92-2)보다 높은 결합력을 가진다면 특별히 제한되지 않는다, 다만, 접촉층(92-1)에 의한 광 흡수를 줄여야 하므로, 얇게 형성되는 것이 일반적이다(예: 20Å의 Cr). 이 때, 하부 전극층이 결합력을 가질 수 있다면 접촉층은 제거될 수 있다. 접촉층(92-1)d은 생략될 수 있으며, 전극(92)의 증착 조건(증착방식, 증착압력, 증착온도 등)을 적절히 조절함으로써, 비도전성 반사막(91)과 하부 전극층(92-3) 간의 결합력을 높일 수 있다. 광 반사 효율의 관점에서는 구비되지 않는 것이 좋다.
바람직하게는, 그리고 일반적으로, p측 전극(92)은 최상층(92-4)을 구비한다. 최상층(92-4)은 접착력이 좋고, 전기 전도도가 우수하며, 산화에 강한 금속으로 이루어지는 것이 일반적이다. 예를 들어, Au, Sn, AuSn, Ag, Pt 및 이들의 합금 또는 이들의 조합(예: Au/Sn, Au/AuSn)으로 이루어질 수 있으며, 이러한 조건을 만족하는 한 특별히 제한되는 것은 아니다.
바람직한 실시예로서, p측 전극(92)은 1000Å 이상, 바람직하게는 5000Å 이상의 크랙 방지층으로 기능하는 하부 전극층(92-2)을 도입하여(열팽창계수가 큰 금속층(예: Al)을 도입하여), 납땜과 같은 외부 전극과의 결합에서 반도체 발광소자의 크랙을 방지하는 한편, 열팽창계수가 커 이것이 삐져 나오는 것 또는 터져나오는 것을 방지하기 위하여(도 39에, 1000Å 이상으로 두껍게 형성한 Al 전극이 소자 작동시에 터져 나와 있는 모습(화살표)을 나타내었다.), 이보다 열팽창계수가 작은 상부 전극층(92-3)을 도입한 구조를 가진다. 이때 상부 전극층(92-3)은 확산 방지 기능을 겸하는 것이 더욱 바람직하며, Ni, Ti가 특히 적합하다. 예를 들어, 1㎛의 Al과 2㎛의 Ni을 사용하는 것이 가능하다. 하부 전극층(92-2)의 상한에 특별히 제한이 있는 것은 아니지만, 너무 두꺼워지면 상부 전극층(92-3)으로 제어하는 것이 어려지므로, 1㎛ 정도까지를 사용하는 것이 바람직하다. 한편, 1000Å이하로 얇아지면 크랙 방지층으로서의 기능이 낮아진다. 후술하는 바와 같이, p측 전극(92)에 복수의 하부 전극층(92-2)이 구비되는 경우에는 이보다 얇은 두께를 사용하는 것도 나쁘지 않다. 상부 전극층(92-3)의 두께는 하부 전극층(92-2)의 두께를 고려하여 선택될 수 있으며, 3㎛를 초과하면 불필요하거나 반도체 발광소자의 전기적 특성을 저해할 우려가 있다. 한편, 최상층(92-4)이 구비될 때, 납땜으로 외부 전극에 고정되는 경우에, 최상층(92-4)이 두꺼우면, 보이드(Void)가 과다하게 형성되어 연결 부위의 결합력이 약해질 수 있다. 이러한 관점에서 최상층(92-4)은 5000Å미만의 두께를 가지는 것이 바람직하다. 도 43에 최상층(92-4)의 두께에 따른 DST 결과를 나타내었다. 1000Å~1500Å의 두께에서 우수한 성능을 나타내었으며, 8000Å에서 상대적으로 좋지 못한 결과를 보였다. 2500 내지 3000 이상의 값을 유지하기 위해 5000Å미만의 두께를 가지는 것이 바람직하다. 한편 구비되는 경우에 기능을 발휘하기 위해서 100Å이상의 두께는 가지는 것이 좋다.
도 40은 본 개시에 따른 전극 또는 범프의 두께에 따른 생산 수율의 변화를 나타내는 도면으로서, 실험은 Cr(10Å) - n-pair(s) Al(5000Å)/Ni(3000Å) - Au(8000Å)의 구조를 기본으로 서브-층들의 두께를 변경하면서 이루어졌으며, 납땜(무연납)에 대해 테스트되었다. 전극(80,92)이 2㎛의 두께를 가질 때 50%의 생산 수율을 보였으며, 2.5㎛의 두께에서 거의 100%에 이르는 생산 수율을 보였다. 테스트에는 도 13 및 도 29에 도시된 것과 같은 형태의 전극(80,92) 패턴이 사용되었으나, 다른 형태의 패턴이 사용되는 경우에도 유효한 의미를 가진다. 전극(80,92)이 차지하는 면적의 관점에서, 전극(80,92)이 비도전성 반사막(91) 면적의 50%의 이상을 덮고 있어야 접합시 발생하는 열 충격 등으로부터 보다 효과적으로 대응을 할 수 있게 된다.
도 41은 본 개시에 따른 n측 전극 및/또는 p측 전극 구성의 또 다른 예를 나타내는 도면으로서, p측 전극(92)에 의해 개구(102)가 메워져 전기적 연결(94)이 p측 전극(92)에 의해 형성되어 있다.
이러한 구성을 통해, 비도전성 반사막(91)을 지나온 빛을 하부 전극층(92-2)에 의해 반사시켜, 전기적 연결(94)에 의한 빛의 흡수를 줄일 수 있게 된다. 참고로, 접촉층(92-1)은 구비되는 경우에는 그 두께가 얇아 하부 전극층(92-2)이 반사막으로 기능하는 것이 가능하다. 한편, 전기적 연결(94)은 증착, 도금, 및/또는 도전성 페이스트 등을 통해 p측 전극(92)과 별도로 형성하는 것이 가능하다.
도 42은 본 개시에 따른 n측 전극 및/또는 p측 전극 구성의 또 다른 예를 나타내는 도면으로서, 하부 전극층(92-2)과 상부 전극층(92-3)이 각각 복수 회 반복 적층되어 있다. 예를 들어, p측 전극(92)은 접촉층(92-1; 20Å 두께의 Cr), 4쌍의 하부 접촉층(92-2; 5000Å 두께의 Al)/상부 접촉층(92-3; 3000Å 두께의 Ni) 그리고 최상층(92-4; 1㎛ 두께의 Au)으로 이루어질 수 있다. 하부 전극층(92-2)과 상부 전극층(92-3) 중 하나만 복수 회로 구비될 수 있다. 또한 모든 하부 전극층(92-2)과 상부 전극층(92-3)이 동일한 물질로 구성될 필요는 없다. 예를 들어, 하부 전극층(92-2)이 Al과 Ag의 조합으로 구성될 수 있다. 또한 하나의 하부 전극층(92-2)이 복수의 금속으로 구성될 수 있다. 또한 접촉층(92-1), 하부 전극층(92-2), 상부 전극층(92-3) 그리고 최상층(92-4) 이외에 추가로 물질 층이 구비될 수 있음은 물론이다. 또한 도 41에 도시된 구조를 가질 수 있음은 물론이다. 반복 적층 구조를 통해 하부 전극층(92-2)이 삐져나오는 것 내지 터져나오는 것을 보다 확실히 방지할 수 있게 된다.
도 44는 본 개시에 따른 반도체 발광소자의 일 예를 설명하는 도면이다.
반도체 발광소자는 기판(10), 복수의 반도체층, 비도전성 반사막(91), p측 가지 전극(88), 오믹 접촉 패드(89, 79), 제1 전기적 연결(71), 제2 전기적 연결(81), 제3 전기적 연결(82), 제1 연결 전극(73), 제2 연결 전극(83), 절연층(95), 제1 전극(75) 및 제2 전극(85)을 포함한다. 도 44는 도 50의 A-A 선을 따라 절단한 단면을 설명하는 도면이다. 이하, 3족 질화물 반도체 발광소자를 예로 하여 설명한다.
기판(10)으로 주로 사파이어, SiC, Si, GaN 등이 이용되며, 기판(10)은 최종적으로 제거될 수 있다. 복수의 반도체층은 기판(10) 위에 형성된 버퍼층(20), 제1 도전성을 가지는 제1 반도체층(30; 예: Si 도핑된 GaN), 제1 도전성과 다른 제2 도전성을 가지는 제2 반도체층(50; 예: Mg 도핑된 GaN) 및 제1 반도체층(30)과 제2 반도체층(50) 사이에 개재되며 전자와 정공의 재결합을 통해 빛을 생성하는 활성층(40; 예: InGaN/(In)GaN 다중양자우물구조)을 포함한다. 복수의 반도체층(30,40,50) 각각은 다층으로 이루어질 수 있고, 버퍼층(20)은 생략될 수 있다.
비도전성 반사막(91)은 활성층(40)으로부터의 빛을 복수의 반도체층(30,40,50) 측으로 반사한다. 본 예에서 비도전성 반사막(91)은 금속 반사막에 의한 빛흡수 감소를 위해 비금속 물질로 형성된다. 비도전성 반사막(91)은, 예를 들어, 분포 브래그 리플렉터(91a; Distributed Bragg Reflector), 유전체 막(91b) 및 클래드 막(91c)을 포함한다. 유전체 막(91b) 또는 클래드 막(91c)은 생략될 수 있다. 분포 브래그 리플렉터(91a)가 비도전성인 경우, 유전체 막(91b), 분포 브래그 리플렉터(91a) 및 클래드 막(91c) 전체가 비도전성 반사막(91)으로 기능한다.
분포 브래그 리플렉터(91a)는 활성층(40)으로부터의 빛을 기판(10) 측으로 반사한다. 분포 브래그 리플렉터(91a)는 빛의 흡수를 방지하도록 투광성 물질(예: SiO2/TiO2)로 형성되는 것이 바람직하다.
유전체 막(91b)은 복수의 반도체층(30,40,50)과 분포 브래그 리플렉터(91a)의 사이에 위치하며, 굴절률이 분포 브래그 리플렉터(91a)의 유효 굴절률보다 작은 유전체(예: SiO2)로 이루어질 수 있다. 여기서, 유효 굴절률은 서로 다른 굴절률을 가진 물질들로 이루어진 도파로에서 진행할 수 있는 빛이 가지는 등가 굴절률을 의미한다. 유전체 막(91b)은 빛의 반사에도 도움을 줄 수 있으며, 제2 반도체층(50) 및 활성층(40)으로부터 제1 전기적 연결(71)을 전기적으로 차단하는 절연막으로도 기능할 수 있다.
클래드 막(91c)은 분포 브래그 리플렉터(91a) 위에 형성되며, 클래드 막(91c) 또한 분포 브래그 리플렉터(91a)의 유효 굴절률보다 낮은 물질(예: Al2O3, SiO2, SiON, MgF, CaF)로 이루어질 수 있다.
활성층(40)에서 발생한 빛은 많은 부분이 유전체 막(91b)과 분포 브래그 리플렉터(91a)에 의해 제1 반도체층(30) 측으로 반사된다. 유전체 막(91b), 분포 브래그 리플렉터(91a) 및 클래드 막(91c)의 관계가 광 웨이브가이드(optical waveguide)의 관점에서 설명될 수 있다. 광 웨이브가이드는 빛의 전파부를 그 보다 굴절률이 낮은 물질로 둘러싸서, 전반사를 이용하여, 빛을 안내하는 구조물이다. 이러한 관점에서, 분포 브래그 리플렉터(91a)를 전파부로 보면, 유전체 막(91b)과 클래드 막(91c)은 전파부를 둘러싸는 구성으로서 광 웨이브가이드의 일부로 볼 수 있다.
비도전성 반사막(91)에는 전기적 연결 통로로 사용되는 복수의 제1 반도체층측 개구(63) 및 복수의 제2 반도체층측 개구(65)가 형성되어 있다. 본 예에서는 복수의 제1 반도체층측 개구(63)가 비도전성 반사막(91), 제2 반도체층(50), 활성층(40) 및 제1 반도체층(30)의 일부까지 형성되며, 복수의 제2 반도체층측 개구(65)가 비도전성 반사막(91)을 관통하여 형성된다. 본 예에서 유전체 막(91b)은 전류 확산 도전막(60)과 분포 브래그 리플렉터(91a)의 사이로부터 제1 반도체층측 개구(63)의 내측면으로 이어져, 제1 전기적 연결(71)을 제2 반도체층(50), 활성층(40) 및 제2 연결 전극(83)으로부터 절연한다. 이와 다르게 유전체 막(91b)과 전류 확산 도전막(60) 사이에 다른 별도의 절연막이 형성될 수도 있다.
반도체 발광소자는 복수의 반도체층(30,40,50)과 비도전성 반사막(91) 사이, 예를 들어, 제2 반도체층(50)과 유전체 막(91b)의 사이에 전류 확산 도전막(60)을 포함할 수 있다. 전류 확산 도전막(60)은 전류 확산 전극(ITO 등), 오믹 금속층(Cr, Ti 등), 반사 금속층(Al, Ag, 등) 등으로 형성될 수 있으며, 이들의 조합으로 이루어질 수도 있다. 금속층에 의한 빛흡수를 감소하기 위해 전류 확산 도전막(60)은 투광성 도전성 물질(예: ITO)로 이루어지는 것이 바람직하다.
복수의 p측 가지 전극(88)은 전류 확산 도전막(60)과 유전체막(91b)의 사이에 위치하며, 전류 확산 도전막(60) 위에서 뻗어 있다. p측 가지 전극(88)은 n형 반도체층인 제1 반도층(30; 예: Si 도핑된 GaN)에 비하여 전류확산이 어려운 p형 반도체층인 제2 반도체층(50; 예: Mg 도핑된 GaN)으로의 전류확산을 향상한다. 복수의 p측 가지 전극(88)의 형상과 배열은 반도체 발광소자의 형상, 사이즈 등에 따라 변경될 수 있다. 본 예에서 복수의 p측 가지 전극(88)은 제2 전극(85)의 아래에서 제1 전극(75) 아래로 서로 나란히 뻗어 있다(도 50 참조).
복수의 p측 오믹 접촉 패드(89)는 제2 전극(85) 아래에서 p측 가지 전극(88)의 연장선 상에 배열되어 있다. 오믹 접촉 패드(89)는 전류 확산 도전막(60)과 제3 전기적 연결(82)의 사이에 개재되어 전기적 접촉을 향상한다. 오믹 접촉 패드(89)는 p측 가지 전극(88)과 동일한 재질로 이루어질 수 있다.
복수의 n측 오믹 접촉 패드(79)는 개구(63)에 의해 노출된 제1 반도체층(30) 위에 구비되며, 제1 전극(75)의 아래, 제2 전극(85)의 아래 및 이들의 사이 하부에 각각 구비된다. 복수의 n측 오믹 접촉 패드(79)는 복수의 p측 가지 전극(88) 사이에서 p측 가지 전극(88)과 나란하게 배열되어 있다(도 46 및 도 50 참조). n측 오믹 접촉 패드(79)는 제1 반도체층(30)과 제1 전기적 연결(71) 사이에 개재되어 전기적 접촉을 향상하여 동작전압 상승을 방지한다. n측 오믹 접촉 패드(79)는 p측 오믹 접촉 패드(89)와 동일한 재질로 이루어질 수 있다.
제2 반도체층(50)과 전류 확산 도전막(60) 사이에 p측 오믹 접촉 패드(89) 및 p측 가지 전극(88)에 대응하여 빛흡수 방지막 또는 전류차단층(current block layer)을 추가할 수도 있다.
제1 전기적 연결(71)은 제1 반도체층측 개구(63)로 이어져 n측 오믹 접촉 패드(79)를 통해 제1 반도체층(30)과 도통된다. 제2 전기적 연결(81)은 일부의 제2 반도체층측 개구(65)로 이어져 p측 가지 전극(88)과 도통된다. 제3 전기적 연결(82)은 나머지 제2 반도체층측 개구(65)로 이어져 p측 오믹 접촉 패드(89)과 도통된다. 제3 전기적 연결(82)은 제2 반도체층측 개구(65)를 통해 p측 가지 전극(88)과 별개로 제2 반도체층(50)과 전기적으로 도통된다.
복수의 p측 가지 전극(88)이 서로 나란하게 전류확산을 위해 제2 전극(85) 아래에서 제1 전극(75) 아래로 뻗어 있고, 복수의 p측 가지 전극(88) 사이에 p측 가지 전극(88)을 따라 복수의 제1 반도체층측 개구(63)가 형성되어 있다. 제2 반도체층(50)으로의 전류확산이 상대적으로 용이한 제2 전극(85) 아래 영역에서는 p측 가지 전극(88)을 제2 전기적 연결(81)과만 연결하고 제3 전기적 연결(82)은 p측 가지 전극(88)과 별도로 p측 오믹 접촉 패드(89)을 통해 제2 반도체층(50)과 전기적으로 연결한다. 따라서 p측 가지 전극(88)이 불필요하게 증가하지 않아서 빛흡수 손실이 감소된다.
제1 반도체층(30)은 제2 반도체층(50)에 비하여 상대적으로 전류확산이 잘되기 때문에 n측 가지 전극을 사용하지 않고 복수의 제1 전기적 연결(71)을 발광면에 영역 제한 없이 분포시키고 n측 오믹 접촉 패드를 통해 제1 반도체층(30)에 도통하여 전자를 공급한다(도 50 참조). 이와 같이, 제1 전기적 연결(71)들을 서로 연결하는 n측 가지 전극을 구비하지 않음으로써 발광면 감소가 방지된다. 또한, n측 가지 전극을 생략함으로써 n측 가지 전극에 의한 빛흡수 손실을 줄일 수 있다.
제1 연결 전극(73) 및 제2 연결 전극(83)은 비도전성 반사막(91) 위에, 예를 들어, 클래드 막(91c) 위에 형성된다. 제1 연결 전극(73)은 복수의 제1 전기적 연결(71)을 연결하며, 복수의 제1 전기적 연결(71)로 균일한 전류 공급을 이루는데 기여한다. 제2 연결 전극(83)은 복수의 제2 전기적 연결(81) 및 제3 전기적 연결(82)을 서로 연결하며 제2 전기적 연결(81) 및 제3 전기적 연결(82)로의 균일한 전류 공급을 이루는데 기여한다. 제1 연결 전극(73)은 복수의 제1 전기적 연결(71)의 배열 형태에 따라 형상이 변경될 수 있다. 본 예에서 제1 연결 전극(73)은 핑거(finger) 형상을 가진다. 제2 연결 전극(83)은 복수의 제2 전기적 연결(81) 및 제3 전기적 연결(82)의 배열 형태에 따라 형상이 변경될 수 있다. 본 예에서 제2 연결 전극(83)은 핑거(finger) 형상을 가진다. 제1 연결 전극(73)과 제2 연결 전극(83)은 깍지낀 핑거(interdigitate finger) 형태로 배치되어 있다(도 50 참조).
제1 반도체층측 개구(63) 및 제2 반도체층측 개구(65)의 개수와 간격과 배열 형태는 반도체 발광소자의 사이즈, 전류 확산과 균일한 전류 공급 및 발광의 균일성을 위해 적절히 조절될 수 있다.
본 예에서, 반도체 발광소자는 제1 연결 전극(73) 및 제2 연결 전극(83)을 덮는 절연층(95)을 포함한다. 절연층(95)에는 제1 전극측 개구(97) 및 제2 전극측 개구(98)가 형성된다. 절연층(95)은 SiO2로 이루어질 수 있다.
제1 전극(75) 및 제2 전극(85)은 절연층(95) 위에 형성된다.
제1 전극(75)은 제1 전극측 개구(97)를 통해 제1 연결 전극(73)과 전기적으로 연결되어 제1 반도체층(30)에 전자를 공급한다. 제2 전극(85)은 제2 전극측 개구(98)를 통해 제2 연결 전극(83)과 전기적으로 연결되어 제2 반도체층(50)에 정공을 공급한다. 제1 전극(75) 및 제2 전극(85)은 유테틱 본딩용 전극일 수 있다. 제1 전극(75) 및 제2 전극(85) 중 서로 마주보는 어느 하나의 에지에, 본 예에서는 제1 전극(75)의 에지에 p측 및 n측 식별을 위한 홈 또는 노치(76)가 형성되어 있다(도 50 참조).
반도체 발광소자는 금속 반사막 대신 분포 브래그 리플렉터(91a)를 포함하는 비도전성 반사막(91)을 사용하여 빛흡수를 감소시킨다. 복수의 제1 전기적 연결(71)을 통해 제1 반도체층에 전류를 충분히 공급하며, 별도로 제1 전기적 연결(71)을 서로 연결하는 n측 가지 전극을 구비하지 않아서 빛흡수 손실이 감소되며, 발광 면적 감소를 줄일 수 있다. 또한, 제2 전기적 연결(81)과 연결되는 p측 가지 전극(88)을 통해 전류확산을 향상하여 발광의 균일성을 향상한다. 또한, p측 가지 전극(88)과 별개로 제2 반도체층과 도통되는 제3 전기적 연결(82)을 구비하여 불필요게 p측 가지 전극(88)이 길어지는 것을 방지하여 빛흡수 손실을 줄인다.
도 45 내지 도 50은 본 개시에 따른 반도체 발광소자의 제조방법의 일 예를 설명하는 도면이다.
먼저, 기판(10) 위에 복수의 반도체층(30,40,50)이 성장된다. 예를 들어, 도 45에 도시된 것과 같이, 기판(10; 예: Al2O3, Si, SiC) 위에 버퍼층(예: AlN 또는 GaN 버퍼층)과 도핑되지 않은 반도체층(예: un-doped GaN), 제1 도전성을 가지는 제1 반도체층(30; 예: Si 도핑된 GaN), 전자와 정공의 재결합을 통해 빛을 생성하는 활성층(40; InGaN/(In)GaN 다중양자우물구조), 제1 도전성과 다른 제2 도전성을 가지는 제2 반도체층(50; 예: Mg 도핑된 GaN)이 성장된다.
버퍼층(20)은 생략될 수 있으며, 복수의 반도체층(30,40,50) 각각은 다층으로 이루어질 수 있다. 제1 반도체층(30)과 제2 반도체층(50)은 도전성을 반대로 하여 형성될 수 있지만, 3족 질화물 반도체 발광소자의 경우에는 바람직하지는 않다.
이후, 제2 반도체층(50) 위에, 전류 확산 도전막(60)이 형성된다. 전류 확산 도전막(60)은 빛흡수 감소를 위해 투광성 도전체(예: ITO)로 형성될 수 있다. 전류 확산 도전막(60)은 생략될 수 있지만, 제2 반도체층(50)으로의 전류확산을 위해 구비되는 것이 일반적이다.
메사식각 공정으로 제1 반도체층 측 개구(63)이 형성된다. 메사 식각 공정은 전류 확산 도전막(60) 형성전에 수행될 수도 있다.
다음으로, 도 46에 도시된 것과 같이, 전류 확산 도전막(60) 위에 복수의 p측 가지 전극(88) 및 복수의 p측 오믹 접촉 패드(89)이 형성되며, 이와 함께 또는 별도의 공정으로 n측 오믹 접촉 패드가 형성된다. 복수의 p측 가지 전극(88)은 서로 나란하게 제2 전극(85)의 아래에서 제1 전극(75)의 아래로 뻗도록 패터닝된다. p측 가지 전극(88)의 형상은 반도체 발광소자의 형상과 전류분포의 균일성 향상을 위해 변경될 수 있다. p측 오믹 접촉 패드(89)는 p측 가지 전극(88)의 일측 단으로 부터 떨어져 복수 개가 배열되어 있다. p측 가지 전극(88) 및 p측 오믹 접촉 패드(89)는 복수의 층을 포함할 수 있다. 이에 대해서는 후술된다.
계속해서, 도 47에 도시된 것과 같이, 비도전성 반사막(91)이 형성된다. 예를 들어, 전류 확산 도전막(60) 및 복수의 p측 가지 전극(88), p측 오믹 접촉 패드(89) 및 n측 오믹 접촉 패드(79)를 덮는 유전체 막(91b), 분포 브래그 리플렉터(91a) 및 클래드 막(91c)이 형성된다. 유전체 막(91b) 또는 클래드 막(91c)은 생략될 수 있다.
분포 브래그 리플렉터(91a)는, 예를 들어, SiO2와 TiO2의 쌍이 복수 회 적층되어 이루어진다. 이 외에도 분포 브래그 리플렉터(91a)는 Ta2O5, HfO, ZrO, SiN 등 고 굴절률 물질과 이보다 굴절률이 낮은 유전체 박막(대표적으로 SiO2)등의 조합으로 이루어질 수 있다. 분포 브래그 리플렉터(91a)가 TiO2/SiO2로 구성되는 경우 활성층으로부터 나오는 빛의 파장의 1/4의 광학 두께를 기본으로 입사 각도와 파장에 따른 반사율등을 고려해서 최적화 공정을 거치는 것이 바람직하며, 반드시 각 층의 두께가 파장의 1/4의 광학 두께를 지켜야 하는 것은 아니다. 그 조합의 수는 4 ~ 20 페어(pairs)가 적합하다.
빛의 반사 및 가이드를 위해 분포 브래그 리플렉터(91a)의 유효 굴절률이 유전체 막(91b)의 굴절률보다 큰 것이 바람직하다. 분포 브래그 리플렉터(91a)가 SiO2/TiO2로 구성되는 경우에, SiO2의 굴절률이 1.46이고, TiO2의 굴절률이 2.4이므로, 분포 브래그 리플렉턴의 유효굴절률은 1.46과 2.4 사이의 값을 가진다. 따라서, 유전체 막(91b)이 SiO2로 이루어질 수 있으며, 그 두께는 0.2um ~ 1.0um가 적당하다. 정밀성을 요하는 분포 브래그 리플렉터(91a)의 증착에 앞서, 일정 두께의 유전체 막(91b)을 형성함으로써, 분포 브래그 리플렉터(91a)가 안정적으로 제조될 수 있으며, 빛의 반사에도 도움을 줄 수 있다.
클래드 막(91c)은 Al2O3와 같은 금속 산화물, SiO2, SiON와 같은 유전체 막(91b), MgF, CaF, 등의 물질로 이루어질 수 있다. 클래드 막(91c)도 분포 브래그 리플렉터(91a)의 유효굴절률보다 작은 1.46의 굴절률을 가지는 SiO2로 형성될 수 있다. 클래드 막(91c)은 λ/4n 내지 3.0um의 두께를 가지는 것이 바람직하다. 여기서 λ는 활성층(40)에서 생성된 빛의 파장이고, n은 클래드 막(91c)을 이루는 물질의 굴절률이다. λ가 450nm(4500A)인 경우에, 4500/4*1.46 = 771A 이상의 두께로 형성될 수 있다.
다수 쌍의 SiO2/TiO2로 이루어지는 분포 브래그 리플렉터(91a)의 최상층이 λ/4n의 두께를 가지는 SiO2층으로 이루어질 수 있다는 것을 고려하여, 클래드 막(91c)은 아래에 위치하게 되는 분포 브래그 리플렉터(91a)의 최상층과 차별되도록 λ/4n보다 두꺼운 것이 바람직하다. 그러나 후속하는 복수의 제1 반도체층측 개구(63) 및 복수의 제2 반도체층측 개구(65) 형성공정에 부담이 될 뿐만 아니라 두께 증가가 효율 향상에 기여하지 못하고 재료비만 증가시킬 수 있기 때문에 클래드 막(91c)은 3.0um 이상으로 너무 두꺼운 것은 바람직하지 않다. 후속될 복수의 제1 반도체층측 개구(63), 복수의 제2 반도체층측 개구(65) 형성 공정에 부담을 주지 않기 위해, 클래드 막(91c) 두께의 최대치는 1um ~ 3um 이내로 형성되는 것이 적당할 것이다. 그러나 경우에 따라 3.0um 이상으로 형성되는 것이 불가능한 것은 아니다.
분포 브래그 리플렉터(91a)와 p측 가지 전극(88), 제1 연결 전극(73) 및 제2 연결 전극(83)이 직접 접촉하는 경우에는 분포 브래그 리플렉터(91a)를 통해서 진행하는 빛의 일부가 p측 가지 전극(88), 제1 연결 전극(73) 및 제2 연결 전극(83)에 의해 흡수가 일어날 수 있다. 따라서, 전술된 것과 같이 분포 브래그 리플렉터(91a)보다 낮은 굴절율을 가지는 클래드 막(91c) 및 유전체 막(91b)을 도입하면 빛흡수량을 많이 감소할 수 있다.
유전체 막(91b)이 생략되는 경우를 생각해 볼 수 있으며, 광 웨이브가이드의 관점에서는 바람직하지 않지만, 본 개시의 전체 기술사상의 관점에서, 분포 브래그 리플렉터(91a)와 클래드 막(91c)으로 된 구성을 배제할 이유는 없다. 분포 브래그 리플렉터(91a) 대신에 유전체인 TiO2 재질의 유전체 막(91b)을 포함하는 경우를 생각해 볼 수도 있을 것이다. 분포 브래그 리플렉터(91a)가 가장 위층에 SiO2 층을 구비하는 경우, 클래드 막(91c)을 생략하는 경우 또한 생각해 볼 수 있을 것이다.
이와 같이, 유전체 막(91b), 분포 브래그 리플렉터(91a) 및 클래드 막(91c)은 비도전성 반사막(91)으로서 광 웨이브가이드의 역할을 수행하며, 전체 두께가 1 ~ 8um인 것이 바람직하다.
계속해서, 도 47에 도시된 것과 같이, 예를 들어, 건식 식각 또는 습식 식각 또는 이들의 조합에 의해 비도전성 반사막(91)에 복수의 제1 반도체층측 개구(63) 및 복수의 제2 반도체층측 개구(65)가 형성된다.
제1 반도체층측 개구(63)는 비도전성 반사막(91), 제2 반도체층(50), 활성층(40) 및 제1 반도체층(30) 일부까지 형성되어 n측 오믹 접촉 패드(79)를 노출한다. 제2 반도체층측 개구(65)는 비도전성 반사막(91)을 관통하여 p측 가지 전극(88)의 일부 및 p측 오믹 접촉 패드(89)을 노출하도록 형성된다. 본 예에서 제2 반도체층측 개구(65)는 p측 가지 전극(88)의 일측 단을 노출한다. 제1 반도체층측 개구(63) 및 제2 반도체층측 개구(65)는 비도전성 반사막(91) 형성 후에 형성될 수도 있지만, 이와 다르게, 전류 확산 도전막(60) 형성 전에 복수의 반도체층(30,40,50)에 제1 반도체층측 개구(63)가 일부 형성되고, 비도전성 반사막(91)이 제1 반도체층측 개구(63)를 덮도록 형성된 후에, 비도전성 반사막(91)을 관통하는 추가의 공정을 통해 제1 반도체층측 개구(63)가 완성되고, 추가의 공정과 동시에 또는 다른 공정으로 제2 반도체층측 개구(65)가 형성될 수 있다.
복수의 제1 반도체층측 개구(63) 및 복수의 제2 반도체층측 개구(65) 형성을 위한 건식 식각 공정에는 식각 가스로 F기를 포함하는 할로겐 가스(예: CF4, C2F6, C3F8, SF6 등)가 사용될 수 있다.
도 48은 본 개시에 따른 반도체 발광소자가 포함하는 p측 가지 전극의 일 예를 설명하는 도면이다.
p측 가지 전극(88)은 전술된 것과 같이 복수의 층을 포함할 수 있다. 예를 들어, p측 가지 전극(88)은 제2 반도체층(50)과 전기적으로 연결되는 접촉층(88a)과, 접촉층(88a) 위에 형성되는 산화 방지층(88d) 및 산화 방지층(88d) 위에 형성되는 식각 방지층(88e)을 포함한다. 본 예에서는 p측 가지 전극(88)은 전류 확산 도전막(60) 위에 순차로 형성된 접촉층(88a), 반사층(88b), 확산 방지층(88c), 산화 방지층(88d) 및 식각 방지층(88e)을 포함한다. n측 오믹 접촉 패드(79) 및 p측 오믹 접촉 패드(89)도 p측 가지 전극(88)과 동일한 층 구성을 가질 수 있다.
접촉층(88a)은 전류 확산 도전막(60)과의 좋은 전기적 접촉을 이루는 물질로 이루어지는 것이 바람직하다. 접촉층(88a)으로는 Cr, Ti와 같은 물질이 주로 사용되며, Ni, TiW 등도 사용될 수 있으며, 반사율이 좋은 Al, Ag 등이 사용될 수 있다.
반사층(88b)은 반사율이 우수한 금속(예: Ag, Al 또는 이들의 조합)으로 이루어질 수 있다. 반사층(88b)은 활성층(40)에서 생성된 빛을 복수의 반도체층(30, 40, 50) 측으로 반사한다. 반사층(88b)은 생략될 수 있다.
확산 방지층(88c)은 반사층(88b)을 이루는 물질 또는 산화 방지층(88d)을 이루는 물질이 다른 층으로 확산되는 것을 방지한다. 확산 방지층(88c)은 Ti, Ni, Cr, W, TiW 등에서 선택된 적어도 하나로 이루질 수 있으며, 높은 반사율이 요구되는 경우에, Al, Ag 등이 사용될 수 있다.
산화 방지층(88d)은 Au, Pt 등으로 이루어질 수 있고, 외부로 노출되어 산소와 접촉하여 산화가 잘 되지 않는 물질이라면 어떠한 물질이라도 좋다. 산화 방지층(88d)으로는 전기 전도도가 좋은 Au가 주로 사용된다.
식각 방지층(88e)은 제2 반도체층측 개구(65) 형성을 위한 건식 식각 공정에서 노출되는 층으로서 본 예에서 식각 방지층(88e)이 p측 가지 전극(88)의 최상층이다. 식각 방지층(88e)으로 Au를 사용하는 경우 비도전성 반사막(91)과 접합력이 약할 뿐만아니라 식각시에 Au의 일부가 손상 또는 훼손될 수 있다. 따라서 식각 방지층(88e)은 Au 대신에 Ni, W, TiW, Cr, Pd, Mo 등과 같은 물질로 이루어지면, 비도전성 반사막(91)과의 접합력이 유지되어 신뢰성이 향상될 수 있다.
한편, 건식 식각 공정에서 식각 방지층(88e)은 p측 가지 전극(88)을 보호하며 특히, 산화 방지층(88d)의 손상을 방지한다. 건식 식각 공정에는 식각 가스로 F기를 포함하는 할로겐 가스(예: CF4, C2F6, C3F8, SF6)가 사용될 수 있다. 따라서, 산화 방지층(88d)의 손상을 방지하기 위해 식각 방지층(88e)은 이러한 건식 식각 공정에서 식각 선택비가 우수한 재질로 이루어지는 것이 바람직하다. 식각 방지층(88e)의 식각 선택비가 좋지 않은 경우 건식 식각 공정에서 산화 방지층(88d)이 손상 또는 훼손될 수 있다. 따라서 식각 선택비 관점에서 Cr 또는 Ni 등이 식각 방지층(88e)의 재질로 적합하다. Ni 또는 Cr은 상기 건식 식각 공정의 식각 가스와 반응하지 않거나 미미하게 반응하며, 식각되지 않아서 p측 가지 전극(88)을 보호하는 역할을 하게 된다.
또 다른 한편, 제2 반도체층측 개구(65) 형성을 위한 건식 식각 공정에서 식각 가스로 인해 p측 가지 전극(88)의 상층부에 절연 물질 또는 불순물과 같은 물질이 형성될 수 있다. 예를 들어, F기를 포함하는 상기 할로겐 식각 가스와 p측 가지 전극(88)의 상층 금속이 반응하여 물질이 형성될 수 있다. 예를 들어, 식각 방지층(88e)의 재질로서 Ni, W, TiW, Cr, Pd, Mo 등 중 적어도 일부는 건식 식각 공정의 식각 가스와 반응하여 물질(예: NF)이 형성될 수 있다. 이와 같이 형성된 물질은 반도체 발광소자의 전기적 특성의 저하(예: 동작전압의 상승)를 야기할 수 있다. 식각 방지층(88e)의 재질로서 Ni, W, TiW, Cr, Pd, Mo 등 중 다른 일부는 식각 가스와 반응하여 물질을 형성하지 않거나 매우 적은 양의 물질을 형성한다. 물질 생성을 억제하거나 작은 양이 형성되는 것이 바람직하며, 이러한 관점에서 Ni보다 Cr이 식각 방지층(88e)의 재질로 적합하다.
본 예에서는 물질이 형성되는 것을 고려하여 p측 가지 전극(88)의 상층, 즉 식각 방지층(88e)의 제2 반도체층측 개구(65)에 대응하는 부분을 후속의 습식 식각 공정으로 제거하여, 도 48에 도시된 것과 같이, 제2 반도체층측 개구(65)에 대응하는 산화 방지층(88d)이 노출된다. 물질은 식각 방지층(88e)과 함께 식각되어 제거된다. 이와 같이, 물질이 제거됨으로써 p측 가지 전극(88)과 제2 전기적 연결(81) 간의 전기적 접촉이 좋아지고, 반도체 발광소자의 전기적 특성이 저하되는 것이 방지된다.
한편, 제1 반도체층측 개구(63) 및 제2 반도체층측 개구(65) 형성을 위해 습식 식각이 수행될 수도 있다. 이 경우, 비도전성 반사막(91)의 식각액으로 HF, BOE, NHO3, HCl 등이 단독으로 또는 적절한 농도의 조합으로 사용될 수 있다. 전술된 건식 식각 공정에서와 마찬가지로, 산화 방지층(88d) 보호를 위해 식각 방지층(88e)의 식각 선택비가 우수한 것이 바람직하다. 이러한 관점에서 Cr이 식각 방지층(88e)의 재질로 적합하다. 이후, 후속되는 다른 습식 식각공정에 의해 제2 반도체층측 개구(65)에 대응하는 식각 방지층(88e)이 제거될 수 있다.
상기 제2 반도체층측 개구(65) 형성 공정과 제2 반도체층측 개구(65)에 대응하는 식각 방지층(88e)을 제거하는 공정에 의해, 제2 반도체층측 개구(65) 이외의 부분에서는 비도전성 반사막(91)과 접합력이 좋은 식각 방지층(88e)이 접하고, 일 예로, p측 가지 전극(88)은 순차로 적층된 Cr(접촉층)/Al(반사층)/Ni(확산 방지층)/Au(산화 방지층)/Cr(식각 방지층)와 같은 구성을 가진다. 또한, p측 가지 전극(88)은 제2 반도체층측 개구(65)에서는 전기적 특성 저하 방지를 위해 식각 방지층(88e)이 제거되고, 일 예로, 순차로 적층된 Cr(접촉층)/Al(반사층)/Ni(확산 방지층)/Au(산화 방지층)와 같은 구성을 가지며, 산화 방지층(88d)과 후술될 제2 전기적 연결(81)이 접촉할 수 있다. 오믹 접촉 패드(89,79)도 p측 가지 전극(88)과 동일한 층구성을 가질 수 있고, 제2 반도체층측 개구(65)에 대응하는 부분은 p측 오믹 접촉 패드(89)의 산화 방지층(88d)과 후술될 제3 전기적 연결(82)이 접촉할 수 있다. n측 오믹 접촉 패드(89)의 산화 방지층(88d)과 후술될 제1 전기적 연결(71)이 접촉할 수 있다.
도 48에 도시된 것과 다르게, 제2 반도체층측 개구(65)에 대응하는 부분에서 식각 방지층(88e)의 일부 두께만 습식 식각되어 식각 방지층(88e)이 일부 남는 것도 고려할 수 있으며, 식각 방지층(88e)의 상면에 집중된 물질이 제거될 수 있다.
계속해서, 도 49에 도시된 것과 같이, 제1 반도체층측 개구(63)에 제1 전기적 연결(71)이, 제2 반도체층측 개구(65)에 제2 전기적 연결(81) 및 제3 전기적 연결(82)이, 비도전성 반사막(91) 위에 제1 연결 전극(73) 및 제2 연결 전극(83)이 형성된다. 제1 연결 전극(73) 및 제2 연결 전극(83)은 제1 전기적 연결(71), 제2 전기적 연결(81) 및 제3 전기적 연결(82)과 별도의 공정으로 또는 동일 공정으로 형성될 수 있다. 일반적으로, 제1 연결 전극(73) 및 제2 연결 전극(83)의 물질이 제1 반도체층측 개구(63) 및 제2 반도체층측 개구(65)에 도금되거나, 증착되어 채워지면서 제1 전기적 연결(71), 제2 전기적 연결(81), 제3 전기적 연결(82)과 제1 연결 전극(73) 및 제2 연결 전극(83)이 함께 형성될 수 있다.
예를 들어, 제1 연결 전극(73) 및 제2 연결 전극(83)은 스퍼터링 장비, E-빔 장비 등을 이용하여 증착될 수 있다. 제1 전기적 연결(71), 제2 전기적 연결(81) 및 제3 전기적 연결(82)은 안정적 전기적 접촉을 위해 Cr, Ti, Ni 또는 이들의 합급을 사용하여 형성될 수 있으며, Al 또는 Ag와 같은 반사 금속층을 포함할 수도 있다.
본 예에서 제1 연결 전극(73)은 복수의 제1 전기적 연결(71)을 서로 연결하며 전술된 것과 같이 핑거(finger) 형상으로 형성된다. 제2 연결 전극(83)은 복수의 제2 전기적 연결(81) 및 제3 전기적 연결(82)을 연결하며 핑거 형상으로 형성되며, 제1 전기적 연결(71)과 깍지낀 핑거 형태로 배치된다. 제1 전기적 연결(71)은 p측 가지 전극(88)들 사이 및 제2 연결 전극(83)의 핑거들 사이에 배열된다. 제3 전기적 연결(82)은 제2 전기적 연결(81) 기준으로 p측 가지 전극(88)의 반대측에 위치한다. p측 가지 전극(88)은 제2 전극(85)의 아래에서 제1 전극(75)에 가까운 제2 전기적 연결(81)과 연결되며 제1 전극(75)의 아래로 뻗어 있다.
다음으로, 도 50에 도시된 바와 같이, 제1 연결 전극(73) 및 제2 연결 전극(83)을 덮는 절연층(95)이 형성된다. 절연층(95)의 대표적인 물질은 SiO2이며, 이에 제한되지 않고 SiN, TiO2, Al2O3, Su-8 등이 사용될 수도 있다. 이후, 절연층(95)에 적어도 하나의 제1 전극측 개구(97) 및 적어도 하나의 제2 전극측 개구(98)가 형성된다.
다음으로, 도 50에 도시된 바와 같이, 예를 들어, 스퍼터링 장비, E-빔 장비 등을 이용하여 절연층(95) 위에 제1 전극(75) 및 제2 전극(85)이 증착될 수 있다. 제1 전극(75)은 적어도 하나의 제1 전극측 개구(97)를 통해 제1 연결 전극(73)에 연결되며, 제2 전극(85)은 적어도 하나의 제2 전극측 개구(98)를 통해 제2 연결 전극(83)에 연결된다.
제1 전극(75) 및 제2 전극(85)은 스터드 범프, 도전성 페이스트, 유테틱 본딩 등의 방법으로 외부(패키지, COB, 서브마운트 등)에 마련된 전극과 전기적으로 연결될 수 있다. 유테틱 본딩의 경우에, 제1 전극(75) 및 제2 전극(85)의 높이 차가 크게 나지 않는 것이 중요하다. 본 예에 따른 반도체 발광소자에 의하면 제1 전극(75) 및 제2 전극(85)이 절연층(95) 위에 동일한 공정에 의해 형성될 수 있으므로 양 전극의 높이 차가 거의 없다. 따라서 유테틱 본딩의 경우에 이점을 가진다. 반도체 발광소자가 유테틱 본딩을 통해 외부와 전기적으로 연결되는 경우에, 제1 전극(75) 및 제2 전극(85)의 최상부는 Au/Sn 합금, Au/Sn/Cu 합금과 같은 유테틱 본딩 물질로 형성될 수 있다.
제2 반도체층(50)과 투광성 도전막(60) 사이에 p측 오믹 접촉 패드(89) 및 p측 가지 전극(88)에 대응하여 빛흡수 방지막 또는 전류차단층(current block layer)을 추가할 수도 있다.
도 44 내지 도 50에서 설명된 반도체 발광소자는 제1 반도체층(30)과 전기적으로 연통되는 제1 전극부 및 제2 반도체층(50)과 전기적으로 연통되는 제2 전극부를 구비한다. 제1 전극부 및 제2 전극부 중 적어도 하나는 하부 전극, 상부 전극 및 이들을 연결하는 전기적 연결을 구비한다. 예를 들어, 도 44에서 제2 전극부는 하부 전극(88,89), 상부 전극(83) 및 전기적 연결(81, 82)을 구비한다. 제2 전극(85)는 상부 전극(83)과 별도의 본딩 패드가 된다. 이와 다르게 전기적 연결(81, 82)과 제2 연결 전극(83)을 개구로부터 비도전성 반사막의 상면까지 연장된 전기적 연결로 보고, 제2 전극(85)를 상부 전극으로 볼 수도 있다. 도 44 및 도 50에서 제1 전극부는 하부 전극(79), 상부 전극(73) 및 전기적 연결(71)을 구비한다. 이와 다르게 전기적 연결(71)과 제1 연결 전극(73)을 개구로부터 비도전성 반사막의 상면까지 연장된 전기적 연결로 보고, 제1 전극(75)를 상부 전극으로 볼 수도 있다.
도 51은 본 개시에 따른 반도체 발광소자의 일 예를 설명하는 도면이다.
본 예에서 반도체 발광소자는 기판(10), 복수의 반도체층, 빛흡수 방지막(41), 전류 확산 도전막(60), 제1 오믹 접촉 패드(56), 제2 오믹 접촉 패드(52), 비도전성 반사막(91), 제1 연결 전극(71), 제2 연결 전극(73), 제3 연결 전극(75), 제1 전극(81) 및 제2 전극(85)을 포함한다. 도 51은 도 59의 A-A 선을 따라 절단한 단면을 설명하는 도면이다.
이하, 3족 질화물 반도체 발광소자를 예로 하여 설명한다.
본 예에서 비도전성 반사막(91)은 전기적 연결 통로로 사용되는 복수의 제1 개구(63) 및 복수의 제2 개구(65)를 구비한다. 복수의 제1 개구(63)가 비도전성 반사막(91), 제2 반도체층(50), 활성층(40) 및 제1 반도체층(30)의 일부까지 형성되며, 복수의 제2 개구(65)가 비도전성 반사막(91)을 관통하여 형성된다.
제1 연결 전극(71), 제2 연결 전극(73) 및 제3 연결 전극(75)은 비도전성 반사막(91) 위에, 예를 들어, 클래드 막(91c) 위에 형성된다. 제1 연결 전극(71)은 복수의 제1 개구(63)로 이어져 제1 반도체층(30)과 전기적으로 연결된다. 제2 연결 전극(73) 및 제3 연결 전극(75)은 복수의 제2 개구(65)를 통해 제2 반도체층(50)과 전기적으로 연결된다. 제1 연결 전극(71) 및 제2 연결 전극(73) 및 제3 연결 전극(75)은 안정적 전기적 접촉을 위해 Cr, Ti, Ni 또는 이들의 합급을 사용하여 형성될 수 있으며, Al 또는 Ag와 같은 반사 금속층을 포함할 수도 있다.
제2 연결 전극(73) 및 제3 연결 전극(75)은 복수의 제2 개구(65)로 이어져 전류 확산 도전막(60)과 전기적으로 연결된다. 본 예에서 유전체 막(91b)은 전류 확산 도전막(60)과 분포 브래그 리플렉터(91a)의 사이로부터 제1 개구(63)의 내측면으로 이어져, 제1 연결 전극(71)을 제2 반도체층(50), 활성층(40)으로부터 절연한다. 이와 다르게 유전체 막(91b)과 전류 확산 도전막(60) 사이에 다른 별도의 절연막이 형성될 수도 있다.
빛흡수 방지막(41)은 제2 반도체층(50)과 전류 확산 도전막(60) 사이에서 복수의 제2 개구(65)에 대응하는 위치에 형성된다. 빛흡수 방지막(41)은 SiO2, TiO2 등으로 이루어질 수 있으며 빛흡수 방지막(41)은 생략될 수 있다. 빛흡수 방지막(41)은 제2 개구(65)의 직하 방향으로 전류가 집중되는 것을 방지하여 전류 확산 또는 전류 퍼짐에 도움을 주고 전류 집중에 의한 소자의 열화를 방지한다.
제1 오믹 접촉 패드(56)는 복수의 제1 개구(63)로 노출된 제1 반도체층(30) 위에 형성되어 제1 반도체층(30)과 제1 개구(63)로 이어진 제1 연결 전극(71)과 접촉한다. 제1 반도체층(30)이 Si 도핑된 GaN으로 이루어지는 경우, 제1 오믹 접촉 패드(56)는 Cr, Ti, Al, Ag, Ni, Pt, W, Au 등의 조합으로 이루어질 수 있다. 예를 들어, 제1 오믹 접촉 패드(56)는 순차로 적층된 오믹 접촉층(예: Cr, Ti 등)/반사 금속층(예: Al, Ag 등)/제1 장벽층(예: Ni, Cr, Ti, W, Pt, TiW 등)/산화반지층(예: Au, Pt 등)/제2 장벽층(예: Cr, Ti, Ni, Pt, Al 등)을 포함할 수 있다. 오믹 접촉층은 일함수가 작은 금속으로 이루어져 제1 반도체층(30; 예: n-GaN)과 오믹 접촉을 이룬다. 반사 금속층은 빛을 반사하여 흡수손실을 줄인다. 제1 장벽층은 반사 금속층과 산화 방지층 간에 확산을 방지한다. 산화 방지층은 제1 장벽층 등의 산화를 방지하며, 제1 연결 전극(71)과 좋은 전기적 접촉을 이룰 수 있다. 제2 장벽층은 제1 연결 전극(71)과 접촉할 수도 있지만, 제조공정에서 산화 방지층을 보호하는 보호 금속층으로 기능할 수 있고, 바람직하게는 제2 장벽층의 일부가 제거되어 제1 연결 전극(71)과 산화 방지층이 전기적 접촉을 이룰 수 있다.
제1 오믹 접촉층은 5A~500A의 두께를 가질 수 있고, 반사 금속층은 500A~10000A 정도의 두께를 가질 수 있고, 제1 장벽층은 100A ~ 5000A 정도의 두께를 가질 수 있고, 산화방치층은 100A ~ 5000A 정도의 두께를 가질 수 있고, 제2 장벽층은 10A ~ 1000A 정도의 두께를 가질 수 있다. 이와 같은 다층 구조의 제1 오믹 접촉 패드(56)는 필요에 따라 일부의 층이 생략되거나 새로운 층이 추가될 수도 있다.
도 52는 제2 오믹 접촉 패드의 일 예를 설명하는 도면이다.
제2 오믹 접촉 패드(52)는 전류 확산 도전막(60)과 유전체 막 사이에 빛흡수 방지막(41)에 대응하여 형성된다. 도 51 및 도 58에 도시된 것과 같이, 제2 개구(65)에 의해 제2 오믹 접촉 패드(52)이 부분적으로 노출되며, 비도전성 반사막(91)이 제2 오믹 접촉 패드(52)의 가장자리로 올라와 있다. 제2 오믹 접촉 패드(52)는 전류 확산 도전막(60)과 제2 개구(65)로 이어진 제2 연결 전극(73) 및 제3 연결 전극(75)에 접촉한다.
본 예와 다르게 제2 오믹 접촉 패드(52)이 생략되고 전류 확산 도전막(60)이 ITO로 이루어지고, 제2 연결 전극(73) 및 제3 연결 전극(75)의 최하층인 Cr 또는 Ti 가 ITO에 접촉하는 경우 접촉 저항이 좋지 못할 수 있다. 이는 후술될 비도전성 반사막(91)에 개구를 형성하는 공정에 의해서 ITO의 표면에 손상을 입힐 가능성이 높아서 접촉저항이 커질 가능성이 크기 때문이다.
제2 오믹 접촉 패드(52)는 Cr, Ti, Al, Ag, Ni, Pt, W, Au 등의 조합으로 다층으로 이루어질 수 있다. 제2 오믹 접촉 패드(52)이 제1 오믹 접촉 패드(56)과 동일한 구조를 가질 필요는 없지만 비슷한 다층 구조를 가질 수 있다. 예를 들어, 제2 오믹 접촉 패드(52)는 순차로 적층된 접촉층(51)/반사 금속층(53)/제1 장벽층(57)/산화반지층(58)/제2 장벽층(59)을 포함할 수 있다.
접촉층(51)은 전류 확산 도전막(60) 위에 접하도록 형성되며, 전류 확산 도전막(60)과 접촉저항이 낮은 재질(예: Cr, Ti, Ni 등)로 이루어질 수 있다. 반사 금속층(53)은 반사율이 우수한 금속(예: Al, Ag 등)으로 이루어지며, 빛을 반사하여 흡수손실을 줄인다. 제1 장벽층(57)은 Ni, Cr, Ti, W, Pt, TiW 등으로 이루어질 수 있고, 반사 금속층(53)과 산화 방지층(58) 간에 확산을 방지한다. 산화 방지층(58)은 Au, Pt 등으로 이루어질 수 있고, 제1 장벽층(57) 등의 산화를 방지하며, 제2 연결 전극(73) 및 제3 연결 전극(75)과 좋은 전기적 접촉을 이룰 수 있다. 제2 장벽층(59)은 Cr, Ti, Ni, Pt, Al 등으로 이루어질 수 있다. 제2 장벽층(59)은 비도전성 반사막(91)과의 접합력이 좋아야하고, 비도전성 반사막(91)에 개구를 형성하는 공정에 노출되므로 보호 금속막으로서 기능이 필요하며, 필요에 따라 일부가 식각되는 경우가 있으므로 식각 선택비가 좋은 재질로 이루어지는 것이 바람직하다. 이러한 조건을 고려하면 제2 장벽층(59)으로는 Cr, Pt, Al이 좋고 Ni도 가능하다. 제2 장벽층(59)은 제2 연결 전극(73) 및 제3 연결 전극(75)과 접촉할 수도 있지만, 제조공정에서 산화 방지층을 보호하는 보호 금속층으로 기능할 수 있다. 바람직하게는 제2 장벽층(59)의 일부가 제거되어 제2 연결 전극(73) 및 제3 연결 전극(75)과 산화 방지층(58)이 전기적 접촉을 이룬다.
접촉층(51)은 5A~500A의 두께를 가질 수 있고, 반사 금속층(53)은 500A~10000A 정도의 두께를 가질 수 있고, 제1 장벽층(57)은 100A ~ 5000A 정도의 두께를 가질 수 있고, 산화 방지층(58)은 100A ~ 5000A 정도의 두께를 가질 수 있고, 제2 장벽층(59)은 10A ~ 1000A 정도의 두께를 가질 수 있다. 이와 같은 다층 구조의 제2 오믹 접촉 패드(52)는 필요에 따라 일부의 층이 생략되거나 새로운 층이 추가될 수도 있다.
제2 오믹 접촉 패드(52)는 복수의 제2 개구(65)에 대응하는 복수의 섬을 구비한다. 다시 말해 제2 오믹 접촉 패드(52)는 복수의 제2 개구(65)에 대응하는 복수의 섬 형태로 형성되어 있다. 전류확산을 촉진하기 위해 제2 오믹 접촉 패드(52)의 복수의 섬을 연결하는 추가의 금속층(예: 가지 전극)을 형성하는 것을 고려할 수 있다. 그러나 빛흡수 감소의 측면에서는 복수의 반도체층(30,40,50)과 비도전성 반사막(91) 사이에 금속층을 가급적 줄이는 것이 바람직하다. 본 예에서는 복수의 제1 개구(63) 및 복수의 제2 개구(65)가 전류 공급 통로로 제공되고, 제1 오믹 접촉 패드(56) 및 제2 오믹 접촉 패드(52)이 복수의 제1 개구(63) 및 복수의 제2 개구(65)에 각각 대응하는 복수의 섬을 가지며, 빛흡수 방지막(41)에 의한 전류 집중의 방지함으로써 전류를 확산시킨다. 또한, 제1 오믹 접촉 패드(56) 및 제2 오믹 접촉 패드(52)는 원활한 전류 공급이 되도록 하며 동작 전압을 낮춘다.
본 예에서는 전류 확산을 위해 또는, 균일한 전류 공급을 위해, 전술된 것과 같이, 제1 연결 전극(71), 제2 연결 전극(73) 및 제3 연결 전극(75)의 전기적 연결 통로용으로 복수의 제1 개구(63) 및 복수의 제2 개구(65)가 형성된다. 복수의 반도체층(30,40,50)이 메사 식각되고 전류확산을 위해 메사식각에 의해 노출된 제1 반도체층(30) 위에 가지 전극을 배치하는 것을 고려할 수 있지만, 이 경우 메사식각으로 인해 발광면이 감소되는 문제가 있다. 그러나, 본 예에서는 식각 면적이 훨씬 작은 복수의 제1 개구(63)를 통해 전류를 공급한다. 또한 정공과 전자의 확산에서 균형을 위해 복수의 제2 개구(65)가 복수의 제1 개구(63)의 개수 이상으로 형성될 수 있다. 이러한 구조에서 복수의 제1 개구(63) 및 복수의 제2 개구(65)를 통한 전기적 연결이 다수 형성되므로 전기적 접촉 특성을 향상하는 것이 중요하다. 본 예에서는 제1 오믹 접촉 패드(56) 및 제2 오믹 접촉 패드(52)을 복수의 제1 개구(63) 및 복수의 제2 개구(65)에 대응하여 형성하되, 전술된 것과 같이, 복수의 반도체층(30,40,50)과 비도전성 반사막(91) 사이에 금속층을 가급적 줄이기 위해 제1 오믹 접촉 패드(56) 및 제2 오믹 접촉 패드(52)이 복수의 섬 형태로 형성된다.
제1 개구(63) 및 제2 개구(65)의 개수와 간격과 배열 형태는 반도체 발광소자의 사이즈, 전류 확산과 균일한 전류 공급을 위해 적절히 조절될 수 있다. 본 예에서 복수의 제1 개구(63) 및 복수의 제2 개구(65)는 반도체 발광소자의 중심을 기준으로 대칭적(symmetrically)으로 형성되어 있다(도 57 참조). 복수의 제1 개구(63) 및 복수의 제2 개구(65)를 통해 전류가 공급되는데, 전류가 불균일하면 일부의 제1 개구(63) 및 제2 개구(65)에 전류가 편중될 수 있고, 이로 인해 장기적으로 전류가 편중된 위치에서 열화(deterioration)가 발생될 수 있다. 본 예에서 제1 연결 전극(71), 제2 연결 전극(73) 및 제3 연결 전극(75) 중 적어도 하나는 비도전성 반사막(91) 위에서 폐루프(closed loop) 형상으로 형성되어 발광면 전체적으로 전류 균일성이 더 향상된다(도 57 참조). 여기서, 폐루프 형상은 완전한 폐루프 형상에 한정되지 않고 일부가 끈어진 폐루프 형상도 포함한다. 본 예에서 제2 연결 전극(73)은 폐루프 형상을 가지며, 제1 연결 전극(71)은 제2 연결 전극(73)의 내측에서 폐루프 형상을 가지고, 제3 연결 전극(75)은 제1 연결 전극(71)의 내측에서 사각 판 형상을 가진다(도 57 참조). 본 예에서 제3 연결 전극(75) 내측, 즉 가운데에는 제2 개구(65) 및 제1 개구(63)가 위치하지 않는다. 이로 인해 발열이 상대적으로 많은 내측 영역에서 발열을 감소시킬 수 있다.
절연층(95)은 비도전성 반사막(91) 위에서 제1 연결 전극(71), 제2 연결 전극(73) 및 제3 연결 전극(75)을 덮는다. 절연층(95)에는 적어도 하나의 제3 개구(67) 및 적어도 하나의 제4 개구(69)가 형성되어 있다. 절연층(95)은 SiO2로 이루어질 수 있다.
제1 전극(81) 및 제2 전극(85)은 절연층(95) 위에 형성된다. 제1 전극(81)은 제3 개구(67)를 통해 제1 연결 전극(71)과 전기적으로 연결되어 제1 반도체층(30)에 전자를 공급한다. 제2 전극(85)은 제4 개구(69)를 통해 제2 연결 전극(73) 및 제3 연결 전극(75)과 전기적으로 연결되어 제2 반도체층(50)에 정공을 공급한다. 제1 전극(81) 및 제2 전극(85)은 유테틱 본딩용 전극일 수 있다.
반도체 발광소자는 금속 반사막 대신 분포 브래그 리플렉터(91a)를 포함하는 비도전성 반사막(비도전성 반사막; 91)을 사용하여 빛흡수를 감소시킨다. 또한, 복수의 제1 개구(63) 및 제2 개구(65)를 형성하여 복수의 반도체층(30,40,50)으로의 전류 확산을 용이하게 한다. 또한, 폐루프 형상의 제1 연결 전극(71) 또는 제2 연결 전극(73) 및 제3 연결 전극(75)으로 복수의 제1 개구(63) 및 복수의 제2 개구(65)를 연결하여 전류가 더 균등하게 공급되게 하여 전류 편중에 의한 열화를 방지한다. 또한, 제1 오믹 접촉 패드(56) 및 제2 오믹 접촉 패드(52)을 도입하여 전류 공급을 용이하게 하고 동작 전압을 낮춘다.
도 60은 본 개시에 따른 반도체 발광소자의 다른 예를 설명하는 도면이다.
반도체 발광소자는 빛흡수 방지막이 삭제된 점과, 제2 오믹 접촉 패드(52)이 오믹 접촉 가지(54)를 구비하는 점과, 발광면의 가운데에 제1 개구(63)가 추가된 점을 제외하고는 도 51 내지 도 59에서 설명된 반도체 발광소자와 실질적으로 동일하다. 따라서 중복된 설명은 생략한다.
본 예에서 빛흡수 방지막을 포함할 수도 있지만, 빛흡수 방지막이 생략됨으로, 제1 오믹 접촉 패드(56)과 제2 오믹 접촉 패드(52)에 의한 빛의 흡수가 있을 수 있다. 그러나 제1 오믹 접촉 패드(56)과 제2 오믹 접촉 패드(52)에 도 52에서 설명된 것과 같이, 고반사 금속층(예: Al, Ag 등)을 포함하는 경우에는 빛 흡수 정도가 미미할 수 있다. 이에 반해서 공정이 감소되고, 동작 전압이 낮아지는 장점을 가질 수 있다.
제1 개구(63)가 발광면 가운데에 추가됨으로써 가운데 영역의 전자와 정공의 균형이 좋아지며 발광이 향상될 수 있다.
제1 오믹 접촉 패드(56) 및 제2 오믹 접촉 패드(52)이 복수의 제1 개구(63) 및 복수의 제2 개구(65)에 각각 대응하는 복수의 섬 형태로 형성되어 있다. 전류확산과 균등한 공급을 위해 제1 오믹 접촉 패드(56) 및 제2 오믹 접촉 패드(52)이 발광면의 중심을 기준으로 대칭적으로 배열되어 있다. 제2 오믹 접촉 패드(52)는 오믹 접촉 패드(55) 및 오믹 접촉 가지(54)를 포함한다. 오믹 접촉 패드(55)는 제2 개구(65)에 대응하며 제2 개구(65)로 이어진 제2 연결 전극(73) 및 제3 연결 전극(75)과 접촉한다. 오믹 접촉 가지(54)는 오믹 접촉 패드(55)로부터 오믹 접촉 패드(55)보다 작은 폭으로 가지 형상으로 돌출되어 있다. 빛흡수 방지막이 생략되었지만 오믹 접촉 가지(54)로 인해 전류가 옆으로 더 잘 퍼질 수 있고, 전류의 원활한 흐름과 전류 분포의 균등성이 더 향상될 수 있다. 또한, 오믹 접촉 가지(54)로 인해 제2 오믹 접촉 패드(52)과 제1 오믹 접촉 패드(56)의 거리가 가까워지며 동작 전압 강하에 기여할 수 있다.
도 61은 본 개시에 따른 반도체 발광소자의 또 다른 예를 설명하는 도면이다.
반도체 발광소자는 전류 확산 도전막 및 빛흡수 방지막이 삭제된 점을 제외하고는 도 51 내지 도 59에서 설명된 반도체 발광소자와 실질적으로 동일하다. 따라서 중복된 설명은 생략한다.
제2 오믹 접촉 패드(52)이 제2 반도체층(50)과 접촉한다. p형 반도체층(예: Mg 도핑된 GaN)인 제2 반도체층(50)과 금속 간의 오믹 접촉을 이루기 위해 제2 오믹 접촉 패드(52)는 제2 반도체층(50)의 일함수보다 큰 일함수를 가지는 금속(예: Ni, Au, Pt)으로 이루어질 수 있다. 또한 후속 열처리 공정을 수행하여 오믹 접촉을 향상시킬 수 있다.
전류 확산 도전막 또한 빛을 흡수하므로 전류 확산 도전막을 삭제하여 빛흡수량을 감소할 수 있다. 빛흡수 방지막을 삭제하여 비도전성 반사막(91) 형성시, 특히 분포 브래그 리플렉터 형성시 단차를 감소하는 이점이 있다.
다만, 본 예와 같이, 전류확산을 위한 전류 확산 도전막(예: ITO)이 없는 경우 실질적으로 제2 반도체층(50)이 p-GaN인 경우에 적용되기 보다는, 다른 고농도 p-doping이 가능한 GaAs, InP 반도체 발광소자에서는 위와 같은 구성도 생각해 볼 수 있다.
본 예에서 제1 전극부는 하부 전극(56; 제1 오믹 접촉 패드), 전기적 연결(71; 제1 연결 전극) 및 상부 전극(81; 제1 전극)으로 구성된다. 제2 전극부는 하부 전극(52; 제2 오믹 접촉 패드, 75; 제2 연결 전극, 제3 연결 전극) 및 상부 전극(85; 제2 전극)으로 구성된다. 이와 다르게, 제1, 제2 및 제3 연결 전극을 전기적 연결과 상부 전극을 이루는 것으로 보면, 제1 전극 및 제2 전극은 상부 전극과 별도의 본딩 패드로 볼 수 있다.
도 62는 본 개시에 따른 반도체 발광소자의 또 다른 일 예를 설명하는 도면이고, 도 63은 도 62에서 A-A 선을 따라 절단한 단면의 일 예을 설명하는 도면이다.
반도체 발광소자는 기판(10), 복수의 반도체층(30,40,50), 유전체 막(91b), 분포 브래그 리플렉터(Distributed Bragg Reflector; 91a), 클래드 막(91f), 제1 전극(80) 및 제2 전극(92)을 포함한다. 유전체 막(91b) 또는 클래드 막(91f)은 생략될 수 있다. 도 62에는 설명을 위해 유전체 막(91b), 분포 브래그 리플렉터(91a), 클래드 막(91f) 및 제2 전극(92)이 도시되어 있지 않다.
제1 도전성을 가지는 제1 반도체층(30), 제1 도전성과 다른 제2 도전성을 가지는 제2 반도체층(50) 및 제1 반도체층(30)과 제2 반도체층(50) 사이에 개재되며 전자와 정공의 재결합을 통해 빛을 생성하는 활성층(40)을 가지는 복수의 반도체층이 기판(10) 위에 형성된다.
예를 들어, 기판(10) 위에 버퍼층(20)이 성장되며, 버퍼층(20)위에 n형 반도체층(30; 제1 반도체층), 활성층(40), p형 반도체층(50; 제2 반도체층)이 순차로 성장된다.
기판(10)으로 주로 사파이어, SiC, Si, GaN 등이 이용되며, 기판(10)은 최종적으로 제거될 수 있고, 버퍼층(20)은 생략될 수 있다.
p형 반도체층(50) 및 활성층(40)이 메사식각되어 n형 반도체층(30)이 일부 노출된다. 메사식각의 순서는 변경될 수 있다.
p형 반도체층(50) 위에 부분적으로 빛흡수 방지막(95)이 형성된다. 빛흡수 방지막(95)은 후술될 p측 가지 전극(93)에 대응하여 형성될 수 있다. p측 가지 전극(93) 등에 의한 빛흡수 감소를 위해 빛흡수 방지막(95)을 도입할 수도 있지만, 경우에 따라 빛흡수 방지막(95)은 생략될 수 있다. 빛흡수 방지막(95)은 p형 반도체층(50)보다 굴절률이 낮은 투광성 물질로 된 단일층(예: SiO2), 다층막(예: Si02/TiO2/SiO2), 분포 브래그 리플렉터, 단일층과 분포 브래그 리플렉터의 결합 등으로 이루어질 수 있다. 또한, 빛흡수 방지막(95)은 비도전성 물질(예: SiOx, TiOx와 같은 유전체 막)로 이루어질 수 있다.
이후, 빛흡수 방지막(95)을 덮으며 p형 반도체층(50) 위에 p형 반도체층(150)으로 전류확산을 위한 전류 확산 도전막(60)이 형성되는 것이 바람직하다. 예를 들어, ITO, Ni/Au와 같은 물질로 전류 확산 도전막(60)이 형성될 수 있다.
이후, 전류 확산 도전막(60) 위에 p측 가지 전극(93)이 형성된다. p측 가지 전극(93)은 전류 확산 도전막(60)에 의해 p형 반도체층(50)과 전기적으로 연결된다. 본 예에서 p측 가지 전극(93)은 가지 전극과 다르게 섬 형태로 형성될 수도 있다. 이와 다르게, p측 가지 전극(93)이 생략되고, p측 전극(92; 제2 전극)이 직접 전류 확산 도전막(60)에 접촉될 수도 있다.
노출된 n형 반도체층(30) 위에 n형 반도체층(30)으로 전자를 공급하는 n측 본딩 패드(80; 제1 전극) 및 n측 가지 전극(81)이 p측 가지 전극(93)의 형성과 함께 형성될 수 있다. n측 본딩 패드(80) 및 n측 가지 전극(81)은 p측 전극(92)과 함께 형성될 수도 있다. n측 가지 전극(81)은 생략될 수 있다.
기판(10)이 제거되거나 도전성을 가지는 경우에 n측 본딩 패드(80)는 기판(10)이 제거된 n형 반도체층(30)측 또는 도전성 기판측에 형성될 수 있다. n형 반도체층(30)과 p형 반도체층(50)은 그 위치가 바뀔 수 있으며, 3족 질화물 반도체 발광소자에 있어서 주로 GaN으로 이루어진다. 각각의 반도체층(20,30,40,50)이 다층으로 구성될 수 있으며, 추가의 층이 구비될 수도 있다.
n측 본딩 패드(80)는 별도의 범프를 이용하여 패키지와 결합할 정도의 높이를 가져도 좋고, 도 2에서와 같이 자체가 패키지와 결합될 정도의 높이로 증착되어도 좋다.
본 예에서는 p측 가지 전극(93)에 의해 전류 확산 도전막(60)과 p측 전극(92) 간에 안정적인 전기적 접촉을 얻는다. 안정적 전기적 접촉에는 Cr, Ti, Ni 또는 이들의 합금이 사용될 수 있다.
도 64는 도 63에 도시된 반도체 발광소자의 일부를 확대한 도면이다.
계속해서, p측 가지 전극(93)을 덮는 유전체 막(91b), 분포 브래그 리플렉터(91a) 및 클래드 막(91f)이 형성된다. 유전체 막(91b) 또는 클래드 막(91f)은 생략될 수 있다. 분포 브래그 리플렉터(91a)가 비도전성인 경우, 유전체 막(91b), 분포 브래그 리플렉터(91a) 및 클래드 막(91f) 전체가 비도전성 반사막(91)으로 기능한다.
유전체 막(91b), 분포 브래그 리플렉터(91a) 및 클래드 막(91f)은 p형 반도체층(50), 활성층(40)이 식각되어 노출된 n형 반도체층(30) 및 n측 본딩 패드(80) 일부의 위에도 형성될 수 있다. 유전체 막(91b), 분포 브래그 리플렉터(91a) 및 클래드 막(91f)은 n형 반도체층(30) 및 p형 반도체층(50) 위의 모든 영역을 반드시 덮을 필요는 없다.
분포 브래그 리플렉터(91a)는 반사막으로 기능하되, 빛의 흡수를 방지하도록 투광성 물질로 형성되는 것이 바람직하다. 분포 브래그 리플렉터(91a)는 예를 들어, SiO2와 TiO2의 쌍이 복수 회 적층되어 이루어진다. 분포 브래그 리플렉터(91a)는 이 외에도 Ta2O5, HfO, ZrO, SiN 등 고 굴절률 물질과 이보다 굴절률이 낮은 유전체 박막(대표적으로 SiO2)등의 조합으로 이루어 질 수 있다. 분포 브래그 리플렉터(91a)가 TiO2/SiO2로 구성되는 경우 활성층으로부터 나오는 빛의 파장의 1/4의 광학 두께를 기본으로 입사 각도와 파장에 따른 반사율등을 고려해서 최적화 공정을 거치는 것이 바람직하며, 반드시 각 층의 두께가 파장의 1/4 광학두께를 반드시 지켜야 하는 것은 아니다. 그 조합의 수는 4 ~ 20 페어(pairs)가 적합하다.
정밀성을 요하는 분포 브래그 리플렉터(91a)의 증착에 앞서, 일정 두께의 유전체 막(91b)을 형성함으로써, 이질적이면서 이형(異形)을 가지는 증착물(50,60,80,81,93)에도 불구하고, 분포 브래그 리플렉터(91a)가 안정적으로 제조될 수 있으며, 빛의 반사에도 도움을 줄 수 있다. 유전체 막(91b)의 경우에 물질은 SiO2가 적당하며, 그 두께는 0.2um ~ 1.0um가 적당하다.
본 예에 따른 반도체 발광소자에서, 도 63 및 도 64에 도시된 것과 같이, 비도전성 반사막(91)은 유전체 막(91b)과 분포 브래그 리플렉터(91a)에 더하여 분포 브래그 리플렉터(91a) 위에 형성되는 클래드 막(91f)을 더 포함한다.
유전체 막(91b), 분포 브래그 리플렉터(91a) 및 클래드 막(91f)에 대해서는 더 후술된다.
도 65는 비도전성 반사막에 형성되는 제1 개구의 일 예를 나타내는 사진이다.
계속해서, p측 가지 전극(193)의 일부를 노출하는 제1 개구(5)가 유전체 막(91b), 분포 브래그 리플렉터(91a) 및 클래드 막(91f)을 관통하도록 형성된다. 유전체 막(91b), 분포 브래그 리플렉터(91a) 및 클래드 막(91f)의 두께 합은 0.5um 이상10um 이하 일 수 있다. 이러한 두께의 막을 관통하는 제1 개구(5)를 형성하기 위해 건식 식각 혹은 습식 식각과 같은 공정이 수행될 수 있다. 예를 들어, 비도전성 반사막(91) 위에 포토리소그래피(Photolithography) 공정을 수행한 후에 열처리를 수행하면 개구가 형성될 위치에 대응하는 포토레지스트 패턴에 경사가 형성된다. 이후, 포토레지스트 패턴을 마스크로 하여 건식식각(예: ICP, RIE, RIBE, CAIBE 등)을 실시하면 도 65에 도시된 것과 같은 경사면을 가지는 제1 개구(5)가 형성된다.
복수의 반도체층(30,40,50)으로부터 멀수록 제1 개구(5)의 폭이 크게 형성되어 있다. 따라서, 제1 개구(5)에 의해 유전체 막(91b), 분포 브래그 리플렉터(91a) 및 클래드 막(91c)에 형성된 경사면(3)은 도 63 및 도 64에 도시된 것과 같이, 분포 브래그 리플렉터(91a)의 상면과 경사지게 형성된다. 경사면(3)은 분포 브래그 리플렉터(91a)의 상면과 직교하는 수직선과 경사각(6)을 이룬다.
이후, p측 전극(92)이 클래드 막(91f) 위에 형성되며, 제1 개구(5)에 형성된 전기적 연결(94)에 의해 p측 가지 전극(93)에 전기적으로 연결된다.
활성층(40)에서 발생한 빛은 많은 부분이 유전체 막(91b)과 분포 브래그 리플렉터(91a)에 의해 n형 반도체층(30) 측으로 반사된다. 그러나 유전체 막(91b)과 분포 브래그 리플렉터(91a)도 일정한 두께를 가지므로, 일부의 빛이 그 내부에 갇히거나, 유전체 막(91b)과 분포 브래그 리플렉터(91a) 측면을 통해 방출된다.
유전체 막(91b), 분포 브래그 리플렉터(91a) 및 클래드 막(91f)의 관계가 광 웨이브가이드(optical waveguide)의 관점에서 설명될 수 있다. 광 웨이브가이드는 빛의 전파부를 그 보다 굴절률이 낮은 물질로 둘러싸서, 전반사를 이용하여, 빛을 안내하는 구조물이다. 이러한 관점에서, 분포 브래그 리플렉터(91a)를 전파부로 보면, 유전체 막(91b)과 클래드 막(91f)은 전파부를 둘러싸는 구성으로서 광 웨이브가이드의 일부로 볼 수 있다.
분포 브래그 리플렉터(91a)가 SiO2/TiO2로 구성되는 경우에, SiO2의 굴절률이 1.46이고, TiO2의 굴절률이 2.4이므로, 분포 브래그 리플렉터(91a)의 유효 굴절률이 SiO2로 된 유전체 막(91b)의 굴절률보다 크도록 형성되는 것이 바람직하다. 여기서, 유효 굴절률은 서로 다른 굴절률을 가진 물질들로 이루어진 도파로에서 진행할 수 있는 빛이 가지는 등가 굴절률을 의미하며, 1.46과 2.4 사이의 값을 가진다.
클래드 막(91f) 또한 분포 브래그 리플렉터(91a)의 유효 굴절률보다 낮은 물질로 구성된다. Al2O3와 같은 금속 산화물, SiO2, SiON와 같은 유전체 막, MgF, CaF, 등의 물질로 이루어질 수 있다. 클래드 막(91f)은 λ/4n 내지 3.0um의 두께를 가지는 것이 바람직하다. 여기서 λ는 활성층(40)에서 생성된 빛의 파장이고, n은 클래드 막(91f)을 이루는 물질의 굴절률이다. 예를 들어, 클래드 막(91f)이 1.46의 굴절률을 가지는 유전체인 SiO2로 형성될 수 있다. λ가 450nm(4500A)인 경우에, 4500/4*1.46 = 771A 이상의 두께로 형성될 수 있다.
다수 쌍의 SiO2/TiO2로 이루어지는 분포 브래그 리플렉터(91a)의 최상층이 λ/4n의 두께를 가지는 SiO2층으로 이루어질 수 있다는 것을 고려하여, 클래드 막(91f)은 아래에 위치하게 되는 분포 브래그 리플렉터(91a)의 최상층과 차별되도록 λ/4n보다 두꺼운 것이 바람직하다. 그러나 후속하는 제1 개구(5) 형성공정에 부담이 될 뿐만 아니라 두께 증가가 효율 향상에 기여하지 못하고 재료비만 증가시킬 수 있기 때문에 클래드 막(91f)은 3.0um 이상으로 너무 두꺼운 것은 바람직하지 않다. 후속될 제1 개구(5) 형성공정에 부담을 주지 않기 위해, 클래드 막(91f) 두께의 최대치는 1um ~ 3um 이내로 형성되는 것이 적당할 것이다. 그러나 경우에 따라 3.0um 이상으로 형성되는 것이 불가능한 것은 아니다.
분포 브래그 리플렉터(91a)와 p측 전극(92) 및 n측 본딩 패드(80)가 바로 접촉하는 경우에는 분포 브래그 리플렉터(91a)를 통해서 진행하는 빛의 일부가 p측 전극(92)과 n측 본딩 패드(80)에 영향을 받으면서 흡수가 일어날 수 있는데, 이때 p측 전극(92) 및 n측 본딩 패드(80)와 분포 브래그 리플렉터(91a) 사이에 분포 브래그 리플렉터(91a)보다 낮은 굴절율을 가지는 클래드 막(91f) 및 유전체 막(91b)을 삽입하게 되면, 분포 브래그 리플렉터(91a)를 통해 진행하는 빛의 일부가 p측 전극(92) 및 n측 전극(80)에서 흡수되는 것을 최소화할 수 있으므로, 빛의 효율을 증가시키는 장점이 있다.
유전체 막(91b)이 생략되는 경우를 생각해 볼 수 있으며, 광 웨이브가이드의 관점에서는 바람직하지 않지만, 본 개시의 전체 기술사상의 관점에서, 분포 브래그 리플렉터(91a)와 클래드 막(91f)으로 된 구성을 배제할 이유는 없다. 분포 브래그 리플렉터(91a) 대신에 유전체인 TiO2 재질의 유전체 막을 포함하는 경우를 생각해 볼 수도 있을 것이다. 분포 브래그 리플렉터(91a)가 가장 위층에 SiO2 층을 구비하는 경우, 클래드 막(91f)을 생략하는 경우 또한 생각해 볼 수 있을 것이다.
유전체 막(91b), 분포 브래그 리플렉터(91a) 및 클래드 막(91f)은 광 웨이브가이드의 역할을 수행하며, 전체 두께가 1 ~ 8um인 것이 바람직하다.
광 웨이브가이드의 역할을 수행하는 비도전성 반사막(91)으로 입사하는 빛 중에서, 수직 또는 수직에 가까운 각도로 비도전성 반사막(91)으로 입사하는 빛은 기판(10) 측으로 잘 반사되지만, 비스듬한 각도로 비도전성 반사막(91)으로 입사하는 빛을 포함하는 일부의 빛은 기판(10) 측으로 반사되지 못하고 전파부 역할의 분포 브래그 리플렉터(91a) 내에 갇혀, 도 64에 도시된 것과 같이, 측면으로 전파될 수 있다.
이와 같이, 분포 브래그 리플렉터(91a)의 측면으로 전파되는 빛의 일부는 제1 개구(5)로 인해 형성된 경사면(3)에서 기판(10) 측으로 가이드된다. 경사면(3)은 원활한 기판(10) 측으로 빛을 가이드하기 위해 예를 들어, 10도(degree) ~ 80도 범위 이내의 경사각(6)을 가지는 것이 적당하다. 경사각(6)이 10도 보다 작거나 80도 보다 크면 기판(10) 측으로 빛을 가이드 하는 효과가 약하고, 경사각을 80도 이상으로 형성하는 것은 경사면(3) 형성에 부담이 될 수 있기 때문이다. 기판(10) 측으로 빛을 가이드 하는 효과가 크고 제1 개구(5) 형성 공정에 부담되지 않기 위해서는 25도 ~ 75도인 것이 바람직하다.
도 64에서 빛은 2차원 면에 도시되어 있지만, 실제의 3차원으로는 경사면(3)에서 반사 또는 가이드되어 지면의 앞 또는 뒤를 비스듬히 향하는 빛도 있다. 경사면(3)에서 반사 또는 가이드된 빛의 일부는 p측 가지 전극(93)에 입사하지만, 대부분의 반사된 또는 가이드된 빛은 전류 확산 도전막(60)을 투과한다.
이와 같이, 경사면(3)은 가이드면 또는 반사면으로 역할을 수행하며, 반도체 발광소자의 휘도 향상에 기여하게 된다.
도 66은 본 개시에 따른 반도체 발광소자의 다른 예를 나타내는 도면이다.
반도체 발광소자는 p측 가지 전극이 생략되고, p측 전극(92)이 제1 개구(5)를 통해 전류 확산 도전막(60)에 접촉하는 점과, 제1 개구(5)에 의한 경사면(3)이 복수의 서브 경사면을 포함하는 점을 제외하고는 도 62 내지 도 65에서 설명된 반도체 발광소자와 실질적으로 동일하다. 따라서 중복된 설명은 생략한다.
반도체 발광소자는 빛흡수 방지막(95)을 포함할 수도, 포함하지 않을 수도 있다.
예를 들어, 경사면(5) 형성을 위해 건식 식각 혹은 습식 식각과 같은 공정이 수행될 수 있다. 예를 들어, 비도전성 반사막(91) 위에 포토리소그래피(Photolithography) 공정을 수행한 후에 150C 및 10min 조건으로 열처리를 수행하면 개구가 형성될 위치에 대응하는 포토레지스트 패턴에 경사가 형성된다. 이후, 포토레지스트 패턴을 마스크로 하여 건식식각(예: ICP, RIE, RIBE, CAIBE 등)을 실시하면 복수의 서브 경사면을 가지는 경사면(3)이 형성된다. 이러한 경사면(3)은 표면이 거칠게 형성될 수도 있다. 복수의 서브 경사면으로 인해 다양한 각도의 반사각이 구현될 수 있다.
도 67은 본 개시에 따른 반도체 발광소자의 다른 예를 나타내는 도면이다.
반도체 발광소자는 p측 가지 전극이 생략되고, p측 전극(92)이 제1 개구(5)를 통해 전류 확산 도전막(60)에 접촉하는 점과, 제1 개구(5)에 의한 경사면(3)에 접하는 반사 전극층을 포함하는 점을 제외하고는 도 62 내지 도 65에서 설명된 반도체 발광소자와 실질적으로 동일하다. 따라서 중복된 설명은 생략한다.
반도체 발광소자는 빛흡수 방지막(95)을 포함할 수도, 포함하지 않을 수도 있다.
제1 개구(5)에 의한 경사면(3)과 접하는 반사 금속층(6)을 형성하여 반사율을 더 향상시키는 것을 고려할 수 있다. 예를 들어, 반사 금속층(6)은 제1 개구(5)에 의해 형성되는 유전체 막(91b)의 면, 분포 브래그 리플렉터(91a)의 면 및 클래드 막(91f)의 면과 접하며, Ag, Al 또는 이들의 합금을 포함하는 고반사 금속층으로 이루어질 수 있다. 반사 금속층(6)은 제2 전극(92)의 하부층이거나 별개의 금속층일 수 있다.
도 68은 본 개시에 따른 반도체 발광소자의 다른 예를 나타내는 도면이다.
반도체 발광소자는 p측 가지 전극, n측 가지 전극이 생략된 점과, 전류 확산 도전막(60) 위에 비도전성 반사막(91)이 형성된 점과, 제1 개구(5)의 개수가 증가된 점과, 비도전성 반사막(91)에 제2 개구(7)가 추가로 형성된 점과, n측 본딩 패드(80)가 비도전성 반사막(91) 위에 형성되며, 제2 개구(7)에 형성된 전기적 연결(82)에 의해 n형 반도체층(30)과 전기적으로 연결된 점을 제외하고는 도 62 내지 도 65에서 설명된 반도체 발광소자와 실질적으로 동일하다. 따라서 중복된 설명은 생략한다.
반도체 발광소자는 빛흡수 방지막(95)을 포함할 수도, 포함하지 않을 수도 있다.
비도전성 반사막이 다층의 유전체 막(91c,91d,91e)으로 되어 있다. 예를 들어, 비도전성 반사막을 SiO2로 된 유전체 막(91c), TiO2로 된 유전체 막(91d) 및 SiO2로 된 유전체 막(91e)으로 구성하여 반사막의 역할을 할 수 있다. 바람직하게는 유전체 막(91d)이 DBR 구조로 형성된다.
반도체 발광소자의 제조 후에, 누설 전류의 발생 등, 소자 신뢰성에 영향을 줄 수 있으므로, SiO2로 된 유전체 막(91c)을 형성함에 있어서, 특히 주의를 할 필요가 있다. 유전체 막(91c)을 소자 신뢰성 확보에 보다 적합한 방법으로 형성할 필요가 있다. 예를 들어, SiO2로 된 유전체 막(91c)을 화학 기상 증착법(CVD; Chemical Vapor Deposition), 그 중에서도(바람직하게는) 플라스마 화학 기상 증착법(PECVD; Plasma Enhanced CVD)에 의해 형성하고, TiO2/SiO2 DBR로 된 유전체 막(91d)/유전체 막(91e) 반복 적층 구조를 물리 증착법(PVD; Physical Vapor Deposition), 그 중에서도(바람직하게는) 전자선 증착법(Electron Beam Evaporation) 또는 스퍼터링법(Sputtering) 또는 열 증착법(Thermal Evaporation)에 의해 형성함으로써, 본 예에 따른 반도체 발광소자의 신뢰성을 확보하면서도 비도전성 반사막으로서의 기능을 확보할 수 있게 된다. 메사 식각된 영역 등의 단차 영역을 덮는데(step coverage), 화학 기상 증착법이 물리 증착법, 특히 전자선 증착법에 비해 유리하기 때문이다.
유전체 막(91c), 분포 브래그 리플렉터(91d) 및 유전체 막(91e)을 관통하며 각각 전류 확산 도전막(60)의 일부 및 n형 반도체층(30)의 일부를 노출하는 제1 개구(5) 및 제2 개구(7)가 형성된다.
대면적 반도체 발광소자 또는, 고출력, 고전력(high-power) 반도체 발광소자의 경우, p측 전극(92)과 전류 확산 도전막(60)의 연결을 위해 다수의 제1 개구(5)를 형성하고 전기적 연결(94)이 형성될 수 있다.
n측 본딩 패드(80)가 유전체 막(91e) 위에 형성되어, 제2 개구(7)에 형성된 전기적 연결(82)에 의해 n형 반도체층(30)과 전기적으로 연결될 수 있다. 제2 개구(7)는 하나 이상이 형성될 수 있다. 이로 인해, 플립칩의 경우, p측 전극(92)과 n측 본딩 패드(80)의 단차가 거의 없어질 수 있다.
제1 개구(5) 및 제2 개구(7)로 인해 유전체 막(91c), 분포 브래그 리플렉터(91d) 및 유전체 막(91e)은 경사면(3, 8)을 구비한다. 이와 같이, 다수의 제1 개구(5) 및 제2 개구(7)가 형성되는 경우, 경사면(3,8)에 의해 빛을 기판(10) 측으로 더 많이 나오게 할 수 있다.
도 69는 본 개시에 따른 반도체 발광소자의 다른 예를 나타내는 도면이다.
반도체 발광소자는 제1 개구(5)의 개수가 증가된 점과, 제2 개구(7) 및 제3 개구(9)가 추가로 형성된 점과, n측 본딩 패드(80)가 비도전성 반사막 위에 형성되며, 제2 개구(7)에 형성된 전기적 연결(82)에 의해 n측 가지 전극(81)과 전기적으로 연결된 점을 제외하고는 도 62 내지 도 65에서 설명된 반도체 발광소자와 실질적으로 동일하다. 따라서 중복된 설명은 생략한다.
본 예에서, 반도체 발광소자는 빛흡수 방지막(95)을 포함할 수도, 포함하지 않을 수도 있다.
n측 가지 전극(81)을 덮는 비도전성 반사막(91)에 제2 개구(7)가 경사면(8)을 가지도록 형성되어 있고, n측 본딩 패드(80)가 제2 개구(7)에 형성된 전기적 연결(82)를 통해 n측 가지 전극(81)에 연결된다.
유전체 막(91c), 분포 브래그 리플렉터(91d) 및 유전체 막(e)에 제1 개구(5), 제2 개구(7) 및 제3 개구(9)가 형성된다. 제3 개구(9)는 제1 개구(5)와 그 형상이 거의 비슷하게 형성될 수 있다. 전기적 연결과 무관하게 기판(10) 측으로 빛의 반사만을 위한 제3 개구(9)가 형성하는 것을 고려할 수 있다. 예를 들어, 유전체(91g)가 유전체 막(91c)과 동일한 물질로 이루어진 경우, 유전체(91g)와 분포 브래그 리플렉터(91d) 및 유전체 막(91e)의 경계면에서 빛이 반사될 수 있다. 제3 개구(9)에 유전체(91g)와 같은 물질로 채워질 수 있다. 이때 유전체(91g)는 비도전성 반사막(91)을 이루는 물질들보다 굴절률이 작은 물질로 이루어지는 것이 빛의 반사에 유리할 수 있다. 예를 들어, 유전체(91g)는 MaF로 이루어질 수 있다. 이와 다르게, 제3 개구(9)를 채우지 않고, 그대로 둘 수도 있다.
이와 같이, 기판(10) 측으로 더 많은 빛을 가이드 하기 위해 전기적 연결과 무관한 개구를 형성할 수 있다.
도 70은 본 개시에 따른 반도체 발광소자의 다른 예를 나타내는 도면이다.
반도체 발광소자는 p측 가지 전극이 생략되고, 전류 확산 도전막(60) 위에 제1 개구(5) 대응하여 오믹 접촉층(52)이 추가된 점과, p측 전극(92)이 제1 개구(5)로 이어져 오믹 접촉층(52)에 접촉하는 점을 제외하고는 도 62 내지 도 65에서 설명된 반도체 발광소자와 실질적으로 동일하다. 따라서 중복된 설명은 생략한다.
오믹 접촉층(52)으로는 오믹 금속(Cr, Ti 등)이 사용될 수 있고, 반사 금속(Al, Ag) 등으로 형성될 수도 있으며, 이들의 조합으로 이루어져도 좋다. 오믹 접촉층(52)으로 인해 반도체 발광소자의 동작전압이 낮아진다.
p형 반도체층과 전류 확산 도전막(60) 사이에 오믹 접촉층(52)에 대응하여 빛흡수 방지막 또는 전류차단층(current block layer)을 추가할 수도 있다.
도 71은 본 개시에 따른 반도체 발광소자의 제조 방법의 일 예를 나타내는 도면으로서, 복수의 반도체층, 빛흡수 방지막(41), 전류 확산 도전막(60), 제1 전극부, 제2 전극부 및 비도전성 반사막(91)을 포함한다. 복수의 반도체층은 전술된 예들에 상세히 설명되어 있으며, 제1 도전성을 가지는 제1 반도체층, 제1 도전성과 다른 제2 도전성을 가지는 제2 반도체층 및 제1 반도체층과 제2 반도체층 사이에 개재되며 전자와 정공의 재결합을 통해 빛을 생성하는 활성층을 구비한다. 제1 전극부는 제1 반도체층과 전기적으로 연통하며, 제2 전극부는 제2 반도체층과 전기적으로 연통한다. 비도전성 반사막(91)은 활성층에서 생성된 빛을 성장 기판 측으로 반사하도록 복수의 반도체층 위에 형성되며, 전기적 연결 통로용 개구(5)가 형성되어 있다. 제1 전극부와 제2 전극부 중의 적어도 하나는 하부 전극(52), 상부 전극(92) 및 전기적 연결(94)을 포함한다. 하부 전극(52)은 상면 및 상면과 연결된 측면을 구비하며, 개구(5)에 의해 일부가 노출된다. 상부 전극(92)은 비도전성 반사막(91) 위에 구비된다.
이러한 반도체 발광소자의 제조를 위해, 먼저 성장 기판 위에 복수의 반도체층을 형성하고, 제2 전극부의 하부 전극(52)에 대응하여 제2 반도체층 위에 빛흡수 방지막(41)을 형성한다. 이후, 빛흡수 방지막(41)을 덮도록 전류 확산 도전막(60)을 형성하고, 빛흡수 방지막(41)에 대응하도록 전류 확산 도전막(60) 위에 하부 전극(52)을 형성하고, 개구로 노출된 제1 반도체층 위에 하부 전극을 형성한다. 계속해서, 하부 전극(52) 위에 비도전성 반사막(91)을 형성한다. 비도전성 반사막(91)은 유전체 막, 분포 브래그 리플렉터, 클래드막을 포함하거나, 단순히 유전체 막이 적층되어 이루어질 수 있다. 비도전성 반사막(91)에 개구(5)를 형성하는 공정에서 전류 확산 도전막(예: ITO) 상면 및 제1 반도체층(예: n-GaN) 상면이 영향을 받고, 이로 인해 전기적 연결(94)이 ITO 및 n-GaN과 직접 접촉하는 경우 접촉 저항이 높아지는 등 전기적 연통의 품질이 저하될 우려가 있다. 본 예에서는 하부 전극(52)은 전기적 연결(94)과 전류 확산 도전막(60) 사이 그리고 전기적 연결(94)과 제1 반도체층(예: n-GaN) 사이에 개재되어 이들과 접촉 저항을 감소하여 좋은 전기적 접촉을 얻도록 한다. 이와 같이, 하부 전극(52)은 복수의 반도체층으로 전류 공급 또는 전류 확산을 위한 전극일 뿐만 아니라 전기적 연결(94)과의 인터커넥션을 좋게 하기 위해 구비되는 것이 바람직하다.
예를 들어, 하부 전극(52)이 대략 2um이고 비도전성 반사막(91)이 대략 4um이면, 도 71(a)에 도시된 바와 같이 비도전성 반사막(91)은 하부 전극(52) 부분에서 약간 볼록하게 형성되어 하부 전극 바깥의 비도전성 반사막(91)과 높이차가 발생될 수 있다. 빛흡수 방지막(41)은 0.2um 정도로 형성될 수 있으며 상기 높이차 발생에 큰 영향은 없다. 다음으로, 비도전성 반사막(91) 위에 포토레지스트 패턴(PR)를 형성하고, 드라이 에칭 등 식각 공정으로 도 71(b)에 도시된 바와 같이, 개구(5)를 형성한다. 상기 높이차로 인해 개구(5)의 상부 입구 테두리, 즉 상부 림(rim)은 하부 전극(52) 바깥의 비도전성 반사막(91)의 상면보다 높게 되어 높이차(T1)가 있다. 이후, 비도전성 반사막(91) 위에 증착 공정 등 금속층 형성 공정을 수행하여 비도전성 반사막(91) 상면 및 개구(5)로 이어진 금속층을 형성한다. 이 금속층은 단일층은 물론 종류를 달리하는 복수의 층으로 형성될 수 있다(예: 도 32 내지 도 35에서 92 및 80, 도 38 및 도 41의 92-1, 92-2, 92-3, 92-4, 도 42의 92, 도 67의 6, 92 참조).
이렇게 형성된 금속층 중 비도성 반사막(91) 상면에 형성된 부분을 상부 전극(92)으로, 개구(5)에 형성된 부분을 전기적 연결(94)로 구분할 수 있다. 예를 들어, 상부 전극(92)이 유테틱 본딩 전극이 될 수 있고, 이 경우 상부 전극(92)의 최상층은 유테틱 본딩용 물질로 이루어진다.
이와 다르게, 상기 금속층 위에 금속층과 접하는 별개의 상부 전극이 형성되는 경우, 상기 금속층 전체를 전기적 연결(94)로 볼 수 있다. 이때, 상기 별개의 상부 전극(92)은 개구(5)의 상부 림을 피하여 형성되거나, 개구(5)를 덮도록 형성될 수 있다. 이러한 상기 별개의 상부 전극이 유테틱 본딩용 전극인 경우 상기 별개의 상부 전극을 평평하게 형성하도록 개구(5)의 상부 림을 피하여 형성하는 것이 바람직하다(예: 도 19의 97 참조).
한편, 복수의 개구(5)를 반도체 발광소자의 발광면에 전체적으로 분포시키고, 전류 확산 또는 전류 분포의 균일성 향상을 위해 각 개구(5)에 형성된 전기적 연결(94)을 비도전성 반사막(91) 위에서 p측 연결 전극, 또는 n측 연결 전극을 추가하여 연결하는 등의 구성이 가능하다(예: 도 50의 83, 73 참조, 도 59의 71, 73, 75 참조). 이때, p측 연결 전극, 또는 n측 연결 전극은 개구(5)에 형성되는 전기적 연결(94)과 일체로 동일 공정에서 형성되거나, 별개의 공정으로 전기적 연결(94)을 덮도록 형성될 수 있다. 또한, p측 연결 전극, 또는 n측 연결 전극을 덮는 절연층(95) 또는 패시베이션층을 형성하고, 절연층(95) 위에 p측 본딩 패드(105) 및 n측 본딩 패드를 형성하는 실시예가 가능하다(예: 도 44의 85, 75 참조, 도 51의 85, 81 참조). 이 경우, p측 연결 전극 및 n측 연결 전극을 상부 전극으로 보고 p측 본딩 패드(105) 및 n측 본딩 패드을 상부 전극과는 별개의 본딩 패드로 볼 수 있다. 이와 다르게 p측 연결 전극 및 n측 연결 전극을 전기적 연결(94)의 연장으로 보고, 절연층(95) 위에 형성된 p측 본딩 패드(105) 및 n측 본딩 패드을 상부 전극(92)으로 보는 것도 가능하다. 절연층(95)의 두께를 적절히 선택하여 개구(5)의 상부 림으로 이어진 상부 전극(92)과 본딩 패드(97) 간의 간격(T2)를 충분히 확보할 필요가 있다.
도 72는 본 개시에 따른 반도체 발광소자의 또 다른 예를 설명하는 도면이고, 도 73은 상부 전극 형성 전의 상태를 설명하는 도면이며, 도 74는 도 72의 A-A라인을 따라 취한 단면의 일 예를 나타내는 도면이다.
본 예에서, 반도체 발광소자는 복수의 반도체층(30, 40, 50), 빛흡수 방지막(41), 전류 확산 도전막(60), 제1 전극부, 제2 전극부 및 비도전성 반사막(91)을 포함한다. 복수의 반도체층(30, 40, 50)은 전술된 예들에 상세히 설명되어 있으며, 제1 도전성을 가지는 제1 반도체층(30), 제1 도전성과 다른 제2 도전성을 가지는 제2 반도체층(50) 및 제1 반도체층(30)과 제2 반도체층(50) 사이에 개재되며 전자와 정공의 재결합을 통해 빛을 생성하는 활성층(40)을 구비한다. 제1 전극부는 제1 반도체층(30)과 전기적으로 연통하며, 제2 전극부는 제2 반도체층(50)과 전기적으로 연통한다. 비도전성 반사막(91)은 활성층(40)에서 생성된 빛을 성장 기판(10) 측으로 반사하도록 복수의 반도체층(30, 40, 50) 위에 형성되며, 전기적 연결 통로용 개구(63, 65)가 형성되어 있다. 제1 전극부 및 제2 전극부 중 적어도 하나는 하부 전극, 상부 전극 및 전기적 연결(81, 82, 71, 72)을 포함한다. 본 예에서 제1 전극부는 하부 전극(56, 78), 상부 전극(75) 및 전기적 연결(71, 72)을 포함한다. 제2 전극부는 하부 전극(52, 88), 상부 전극(85) 및 전기적 연결(81, 82)을 포함한다. 하부 전극(52, 56, 88, 78)은 상면 및 상면과 연결된 측면을 구비하며, 개구(63, 65)에 의해 적어도 일부가 노출된다. 본 예에서 개구(63, 65)에 의해 하부 전극(52, 56, 88, 78) 주변이 노출된다. 상부 전극(75, 85)은 비도전성 반사막(91) 위에 구비된다. 본 예에서 상부 전극(75, 85)은 비도전성 반사막(91)의 상면에 접하도록 형성되어 있다. 전기적 연결(81, 82, 71, 72)은 상부 전극(75, 85)과 연통하며, 개구(63, 65)로 이어져 하부 전극(52, 56, 88, 78)의 상면과 접촉하며, 하부 전극(52, 56, 88, 78)의 상면 및 측면이 만나는 에지를 덮는다.
반도체 발광소자의 제조 방법에서, 예를 들어, 먼저 성장 기판(10) 위에 복수의 반도체층(30, 40, 50)을 형성하고, 도 73 및 도 74에 도시된 바와 같이, 제2 반도체층(50), 활성층(40) 및 제1 반도체층(30) 일부까지 메사 식각하여 n-접촉 영역(예: 63, 64)을 형성한다. n-접촉 영역(63, 64)은 복수의 섬 형태의 n-접촉 영역(63)과 길게 뻗은 가지 형상의 n-접촉 영역(64)이 형성된다. 이후, 제2 반도체층(50) 위에 이후 형성될 제2 전극부의 하부 전극(52, 88)에 대응하도록 빛 흡수 방지막(41)이 형성된다. 빛흡수 방지막(41)은 n-접촉 영역(63, 64)의 일부에도 형성될 수도 있다. 이후, 빛흡수 방지막(41)을 덮도록 복수의 반도체층(30, 40, 50) 위에 전류 확산 도전막(60)을 형성한다. 전류 확산 도전막(60)을 형성한 이후에 n-접촉 영역(63, 64)을 형성하는 것도 가능하다. 계속해서, 섬 형태의 n-접촉 영역(63)에 제1 전극부의 하부 전극(56; n측 오믹 접촉 패드) 및 가지 형태의 n-접촉 영역(64)에 제1 전극부의 하부 전극(78; n측 가지 전극)을 형성한다. n측 가지 전극(78)의 일측 단에는 n측 오믹 접촉 패드(56)가 연결되어 있다. 또한, 전류 확산 도전막(60) 위에 섬 형태의 제2 전극부의 하부 전극(52; p측 오믹 접촉 패드) 및 제2 전극부의 하부 전극(88; p측 가지 전극)을 형성한다. p측 가지 전극(88)의 일측 단에는 p측 오믹 접촉 패드(56)가 연결되어 있다. 제2 전극부의 하부 전극(52, 88)의 아래에는 빛흡수 방지막(41)이 구비된다.
도 75은 개구 형성 공정의 일 예를 설명하는 도면이고, 도 76은 개구의 상부 림이 형성되는 방법의 일 예를 설명하는 도면으로서, 계속해서, 전류 확산 도전막(60) 위에 비도전성 반사막(91)을 형성하고, 식각 공정(예: 플라스마 에칭)을 통해 개구(63, 65)를 형성한다. 개구(63, 65)는 반도체 발광소자의 상측으로 뿐만 아니라 측면으로 개방되는 형태를 배제하는 것은 아니다.
식각 공정이 진행됨에 따라 도 75(a)와 같이 개구가 점차로 형성되며, 도 75(b)에 도시된 바와 같이, 하부 전극(52)의 상면 일부가 노출된다(예: 도 47의 65, 도 58의 65, 도 64의 5, 도 71의 5 참조). 여기서, 도 75(a)보다 도 75(b)에서 개구의 상부 림과 비도전성 반사막(91)의 상면 간의 높이차가 감소된다. 계속해서 식각 공정을 진행하면 도 75(c)와 같이 하부 전극(52) 주변이 개구(65)에 의해 노출되며, 개구(65)로 인해 비도전성 반사막(91)에는 경사면이 형성된다. 개구(63, 65)에 의해 n측 오믹 접촉 패드 및 p측 오믹 접촉 패드(52)가 노출된다. 본 예에서, 개구(63, 65)에 의해 n측 오믹 접촉 패드 주변의 n-접촉 영역 및 p측 오믹 접촉 패드(52) 주변의 전류 확산 도전막(60)이 노출된다. 또한, 도 75(c)에 도시된 바와 같이, 본 예에서는 개구(63, 65) 형성 공정에서 식각된 노출면(이에 대해서는 후술된다)이 개구(63, 65)의 상부 림을 이루어서 개구(63, 65)의 상부 림과 비도전성 반사막(91)의 다른 부분과의 높이차가 감소되도록, 바람직하게는 개구(63, 65)의 상부 림과 비도전성 반사막(91)의 상면이 평탄하게 연결되도록 형성된다. 이후 상부 전극(85) 및 전기적 연결(82)이 형성된다. 상부 전극(85) 및 전기적 연결(82)을 형성하기 전에 하부 전극(52)의 상면에 형성된 물질을 제거하는 공정이 추가될 수도 있다(도 5 및 도 6 참조).
도 76을 참조하면, 본 예의 식각 공정에서 개구(63, 65)에 대응하는 비도전성 반사막(91)이 식각될 뿐만 아니라 개구(63, 65) 주변에 볼록한 비도전성 반사막(91)이 함께 식각된다. 이러한 식각을 위해 식각 마스크(PR)를 개구(63, 65)에 대응하는 부분과 개구(63, 65) 주변의 비도전성 반사막(91)에 대응하는 부분의 식각률이 다르도록 구성할 수 있다. 예를 들어, 도 76(a)에 도시된 바와 같이, 오믹 접촉 패드(52)에 대응하는 부분의 마스크는 오픈하고, 오믹 접촉 패드(52)를 둘러싸는 경사면 영역(A2)은 식각률을 다르게 하여 개구(63, 65)로 인해 비도전성 반사막(91)에 경사면이 형성되게 하며, 경사면 영역(A2)을 둘러싸는 림 영역(A1)은 식각률을 또 다르게하여 비도전성 반사막(91)에 식각된 노출면(A1)을 형성한다. 이 식각된 노출면(A1)이 도 76(b)에 도시된 것과 같이, 개구(63, 65)의 상부 림을 이룬다. 이와 같은 식각 공정이 단일 공정으로 또는 복수의 식각 공정으로 이루어 질 수 있고, 건식 및 습식 식각 공정이 조합되어 이루어지는 것도 가능하다. 이러한 식각된 노출면(A1)이 개구(63, 65)의 상부 림을 이룸에 따라서 개구(63, 65)의 상부 림과 하부 전극(52, 56, 88, 78) 바깥의 비도전성 반사막(91)의 상면 간의 단차 또는 높이차(T1)가 감소된다. 예를 들어, 전류 확산 도전막(60)의 상면으로부터 비도전성 반사막(91)의 상면까지의 높이와, 개구(63, 65)의 상부 림(A1; 식각된 노출면)까지의 높이차(T1)이가 도 71에서 설명된 높이차(T1)에 비해 현저히 작아진다. 바람직하게는 식각공정의 조건을 조절하여 높이차(T1)가 거의 없게 평탄하게 형성하는 것도 가능하다. 또한, 상부 전극(92) 위에 형성될 수 있는 본딩 패드(105)와의 간격(T2)를 충분히 확보 할 수 있어서 상부 전극(92)과 본딩 패드(105) 간의 전기적 쑈트가 발생할 가능성을 방지할 수 있다.
도 77은 본 개시에 따른 반도체 발광소자의 전극부의 예들을 설명하는 도면이고, 도 78는 전극부의 평면상 형상의 예들을 설명하는 도면이다.
이후, 증착 공정 또는 도금 공정으로 비도전성 반사막(91)의 위에 상부 전극(75, 85)이 형성되고, 개구(63, 65)에 전기적 연결(81, 82, 71, 72)이 형성된다. 본 예에서 상부 전극(75, 85) 및 전기적 연결(81, 82, 71, 72)이 일체로 형성되며, 전기적 연결(81, 82, 71, 72)은 하부 전극(52, 56, 88, 78)의 측면, 상면 및 개구(63, 65)에 의해 노출된 전류 확산 도전막(60) 및 제1 반도체층(30)에 접촉한다. 따라서, 전기적 연결(81, 82, 71, 72)과 하부 전극(52, 56, 88, 78) 간의 접촉면이 도 71에서 설명된 전극부보다 증가하고, 전류 확산 도전막(60)-하부 전극(52, 88)-전기적 연결(81, 82), 및 제1 반도체층(30)-하부 전극(56, 78)-전기적 연결(71, 72) 간의 보다 안정적인 인터커넥션(interconnection) 구조를 얻을 수 있다.
또한, 이와 같이 개구(63, 65)의 폭을 하부 전극(52, 56, 88, 78)보다 크게 함으로써 전술된 바와 같이, 식각된 노출면이 개구(63, 65)의 상부 림(A1)을 이루도록 충분히 식각 공정을 강하게 제공할 수 있어서 개구(63, 65)의 상부 림과 비도전성 반사막(91)의 다른 부분과의 높이차(T1)가 거의 무시할 정도로 감소되거나 평탄화 될 수 있다. 그 결과, 제1 전극부의 상부 전극(75)과 제2 전극부의 상부 전극(85)이 비도전성 반사막(91) 위에서 도 72에 도시된 바와 같이 떨어져 에지가 서로 마주보도록 위치하며, 유테틱 본딩용 전극에 유리한 구조가 된다.
p측 가지 전극(88)에 대응하는 비도전성 반사막(91)은 다른 부분보다 상측으로 돌출되고, n측 가지 전극(78)에 대응하는 부분의 비도전성 반사막(91)도 평평하게 하는데 불리하므로 상부 전극(75, 85)은 가지 전극(78, 88)을 덮지 않도록 패터닝되어 있다. 예를 들어, 도 72에 도시된 바와 같이, 제1 전극부의 상부 전극(75; n측 본딩 패드)은 제2 전극부의 가지 전극(88; p측 가지 전극)을 덮지 않도록 패터닝되며, 제2 전극부의 상부 전극(85; p측 본딩 패드)는 제1 전극부의 가지 전극(78; n측 가지 전극)을 덮지 않도록 패터닝된다. 또한, 전술된 바와 같이 개구(63, 65)의 상부 림(A1)의 높이차(T1)가 감소되어 있기에 상부 전극(75, 85)은 개구(63, 65)를 덮도록, 즉 개구(63, 65)의 상부 림(A1)을 덮도록 형성되어도 상부 전극(75, 85)이 평평하게 형성될 수 있다. 예를 들어, 제1 전극부의 상부 전극(75; n측 본딩 패드)은 제1 전극부의 섬 형태의 하부 전극(56; n측 오믹 접촉 패드)을 덮도록 형성되며, 제2 전극부의 상부 전극(85; p측 본딩 패드)는 제2 전극부의 섬 형태의 하부 전극(52; p측 오믹 접촉 패드)을 덮도록 형성된다.
한편, 가지 전극(78, 88)과 연결된 오믹 접촉 패드(56, 52)는 일측으로 뻗는 가지 전극(78, 88)으로 인해 섬 형태의 오믹 접촉 패드와 다르게 대칭적이지 않다. 따라서 가지 전극(78, 88)과 오믹 접촉 패드(56, 52)가 연결되는 부분은 개구(63, 65)의 상부 림(A1)의 다른 부분과 다르게 높이차 감소가 작고, 개구(63, 65)의 상부 림(A1)의 다른 부분 보다 상측으로 약간 돌출되도록 형성될 수 있다. 따라서, 상부 전극(75, 85)이 가지 전극(78, 88)과 오믹 접촉 패드(56, 52)가 연결되는 부분을 덮으면 평평하게 형성되는 데 불리할 수 있다. 따라서, 본 예에서는 상부 전극(75, 85)이 오믹 접촉 패드(56, 52)를 덮되, 가지 전극(77, 88)과 연결되는 오믹 접촉 패드(56, 52) 일부는 덮지 않도록 형성된다. 예를 들어, 도 72에는 상부 전극(75, 85)의 에지에 가지 전극(78, 88)과 연결되는 오믹 접촉 패드 일부를 회피하도록 회피용 홈(87)이 형성되어 있다.
상부 전극(75, 85)의 두께가 가지 전극(78, 88)으로 인한 개구(63, 65)의 상부 림(A1)의 돌출 또는 요철(99)을 무시할 수 있을 정도로 두꺼우면, 상기와 같이 노출용 홈(97)과 같은 구성을 고려하지 않아도 될 수 있다. 그러나 상부 전극(75, 85)의 두께에는 제한이 있을 수 있고, 또한, 상기 요철(99)로 인해 상부 전극(75, 85)이 요철을 가지게 되면 상부 전극(75, 85) 위에 형성될 수 있는 구조물(예: 절연층 위에 별도의 본딩 패드; 도 80의 105 참조)과의 전기적 쇼트 등 불량의 가능성이 있다. 따라서, 도 77(b) 및 도 78(b)와 같이 요철(99)을 회피하는 패터닝(예; 87)을 하는 것이 좋다. 한편, 도 77(c)와 같이 상기 돌출 또는 요철이 상부 전극(75, 85)보다 위로 돌출되는 경우, 상부 전극(75, 85) 위에 별도의 본딩 패드(97)를 구비하는 것도 가능하다.
본 개시는 개구(63, 65)의 상부 림(A1) 중 가지 전극(78, 88)에 대응하는 부분이 다른 부분보다 볼록하게 요철(99)를 이루는 것을 마스크 패턴과 식각 조건을 조절하여 다른 부분과 동등하거나 비슷하게 식각하는 방법을 포함한다.
도 79는 본 개시에 따른 전극부의 다른 예들을 설명하는 도면으로서, 본 예에서 반도체 발광소자의 제1 전극부 및 제2 전극부 중 적어도 하나는 도 79(a)에 도시된 바와 같이, 하부 전극(52)의 상면이 개구에 의해 노출되며, 전기적 연결(82)이 하부 전극(52)의 상면과 측면이 만나는 에지에 접하게 형성될 수 있다. 전기적 연결(82)은 도 79(a)에 도시된 바와 같이, 하부 전극(52, 56, 88, 78)의 상면의 가장자리까지만 접촉하는 것도 가능하며, 측면의 일부까지 접촉하는 것도 고려할 수 있다. 하부 전극(52)이 오믹 접촉 패드로서 충분한 면적으로 전기적 연결(82)과 접하는 것이 좋다. 반면, 전기적 연결(82)의 단면적이 증가하면 빛흡수 관점에서 손해일 수도 있기 때문에 본 예와 같이 하부 전극(52)의 에지까지 전기적 연결(82)이 덮도록 구성하는 것도 고려할 수 있다. 이 경우 개구의 하부 림이 하부 전극(52)의 에지에 접할 수 있다.
본 예에서 하부 전극(52) 아래에는 빛흡수 방지막이 생략되어 있다. 빛흡수 방지막 추가로 인한 반도체 발광소자의 휘도 상승분과 빛흡수 방지막 추가로 인한 공정의 추가를 등 이익과 불이익을 비교하여 빛흡수 방지막을 생략하는 구성도 고려할 수 있다.
한편, 개구는 경사면을 가지는 경우뿐만 아니라 도 79(b)에 도시된 것과 같이 경사가 매우 작아서 직선형으로 보이는 개구도 가능하며, 이 개구에 의해 하부 전극(52) 주변이 노출되고, 전기적 연결(82)이 개구의 내측면, 전류확산 도전막(60) 및 하부 전극(52)의 측면 및 상면과 접하게 된다.
도 80은 본 개시에 따른 전극부의 다른 예들을 설명하는 도면이다.
본 예에서 반도체 발광소자는 상부 전극(85)과 별도의 본딩 패드(105)를 포함한다. 상부 전극(85)과 본딩 패드(105) 사이에 절연층 또는 패시베이션층(95)을 포함한다. 상부 전극(85)과 전기적 연결(82)은 일체로 형성될 수 있으며, 상부 전극(85)은 비도전성 반사막(91) 위에서 뻗을 수 있다. 페시베이션층(95)에는 개구가 형성될 수 있고, 개구를 통해 상부 전극(85)과 본딩 패드(105)가 전기적으로 연결된다. 본딩 패드(105)에도 가지 전극(88)과 연결되는 오믹 접촉 패드(52)에 대응하는 부분에 노출용 홈을 형성하거나, 도 80(b)에 도시된 바와 같이, 패시베이션층(95)이 충분한 두께로 형성하여 요철의 영향이 미미하게 한다면 본딩 패드(105)가 가지 전극(88)에 연결된 오믹 접촉 패드(52)를 덮도록 형성될 수도 있다.
이하 본 개시의 다양한 실시 형태에 대하여 설명한다.
(1) 제1 도전성을 가지는 제1 반도체층, 제1 도전성과 다른 제2 도전성을 가지는 제2 반도체층 및 제1 반도체층과 제2 반도체층 사이에 개재되며 전자와 정공의 재결합을 통해 빛을 생성하는 활성층을 가지는 복수의 반도체층;으로서, 성장 기판을 이용해 순차로 성장되는 복수의 반도체층; 제1 반도체층과 전기적으로 연통하는 제1 전극부; 제2 반도체층과 전기적으로 연통하는 제2 전극부; 그리고 활성층에서 생성된 빛을 성장 기판 측으로 반사하도록 복수의 반도체층 위에 형성되며, 개구가 형성된 비도전성 반사막;을 포함하며, 제1 전극부와 제2 전극부 중의 적어도 하나는: 상면 및 상면과 연결된 측면을 구비하며, 개구에 의해 적어도 일부가 노출되는 하부 전극; 비도전성 반사막 위에 구비되는 상부 전극; 그리고 상부 전극과 연통하는 전기적 연결;로서, 개구로 이어져 하부 전극의 상면과 접촉하며, 하부 전극의 상면 및 측면이 만나는 에지를 덮는 전기적 연결;을 구비하는 것을 특징으로 하는 반도체 발광소자.
(2) 하부 전극의 주변이 개구에 의해 노출되며, 전기적 연결은 하부 전극의 상면 및 측면을 감싸는 것을 특징으로 하는 반도체 발광소자.
(3) 개구의 하측 림(rim)이 하부 전극의 에지에 접하는 것을 특징으로 하는 반도체 발광소자.
(4) 하부 전극은 개구의 내측으로 삽입된 것을 특징으로 하는 반도체 발광소자.
(5) 개구로 인해 비도전성 반사막은 경사면을 구비하는 것을 특징으로 하는 반도체 발광소자.
(6) 비도전성 반사막은: 분포 브래그 리플랙터;를 포함하는 것을 특징으로 하는 반도체 발광소자.
(7) 개구의 상측 림(rim)이 비도전성 반사막의 상면과 평탄(flat)하게 연결되는 것을 특징으로 하는 반도체 발광소자.
(8) 개구의 상측 림(rim)으로부터 하부 전극의 상면까지 수직 두께는 하부 전극 바깥의 비도전성 반사막 두께의 0. --- 배인 것을 특징으로 하는 반도체 발광소자.
(9) 복수의 반도체층과 하부 전극 사이에 구비된 빛흡수 방지막;을 포함하는 것을 특징으로 하는 반도체 발광소자.
(10) 제2 반도체층과 비도전성 반사막 사이에 전류 확산 도전막;을 포함하며, 하부 전극은 전류 확산 도전막과 전기적 연결 사이에서 이들과 각각 접촉하는 것을 특징으로 하는 반도체 발광소자.
(11) 개구는 제2 반도체층, 활성층 및 제1 반도체층의 일부까지 형성되며, 하부 전극은 제1 반도체층 및 전기적 연결 사이에서 이들과 각각 접촉하는 것을 특징으로 하는 반도체 발광소자.
(12) 하부 전극은: 개구에 대응하는 오믹 접촉 패드; 그리고 오믹 접촉 패드로부터 뻗은 가지 전극;을 포함하며, 개구의 상측 림 중 가지 전극 위의 부분은 상측 림의 다른 부분 보다 상측으로 돌출된 것을 특징으로 하는 반도체 발광소자.
(13) 하부 전극은 전기적 접촉의 저항을 감소하는 접촉층; 접촉층 위에 구비된 반사층; 반사층 위에 구비된 확산 방지층; 확산 반지층 위에 구비된 산화 방지층; 그리고 산화 방지층 위에 구비된 식각 방지층;을 구비하는 것을 특징으로 하는 반도체 발광소자.
(14) 상부 전극의 최상층은 유테틱 본딩 물질로 이루어진 것을 특징으로 하는 반도체 발광소자.
(15) 상부 전극은 오믹 접촉 패드 위의 전기적 연결을 덮되, 오믹 접촉 패드 중 가지 전극과 연결되는 부분 및 가지 전극을 회피하도록 패터닝된 것을 특징으로 하는 반도체 발광소자.
(16) 상부 전극과 전기적으로 연통되는 별도의 본딩 패드;를 포함하는 것을 특징으로 하는 반도체 발광소자.
(17) 하부 전극은 섬 형태의 오믹 접촉 패드를 구비하며, 상부 전극은 섬 형태의 오믹 접촉 패드를 덮고, 제1 전극부측 상부 전극은 섬 형태의 제1 전극부의 오믹 접촉 패드를 덮고, 제2 전극부의 가지 전극을 덮지 않도록 패터닝되며, 제2 전극부측 상부 전극은 섬 형태의 제2 전극부의 오믹 접촉 패드를 덮고, 제1 전극부의 가지 전극을 덮지 않도록 패터닝된 것을 특징으로 하는 반도체 발광소자.
(18) 본딩 패드와 상부 전극 사이에 절연층;을 포함하며, 절연층에 형성된 개구를 통해 본딩 패드와 상부 전극이 전기적으로 연통되는 것을 특징으로 하는 반도체 발광소자.
본 개시에 따른 하나의 반도체 발광소자에 의하면, 전극부가 하부 전극을 구비함으로써, 접촉 저항을 감소할 수 있다.
본 개시에 따른 다른 하나의 반도체 발광소자에 의하면, 하부 전극의 상면 및 적어도 에지를 감싸는 전기적 연결에 의해 전류 확산 도전막과 전기적 연결 그리고 제1 반도체층과 전기적 연결 간의 전기적 접촉을 좋게 하고, 안정적인 인터커넥션 구조를 제공한다.
본 개시에 따른 또 다른 하나의 반도체 발광소자에 의하면, 하부 전극의 주변을 노출하는 개구를 형성함으로써, 개구의 상부 림의 단차 또는 높이차를 현저히 감소시키고 비도전성 반사막의 요철을 크게 감소할 수 있다.
본 개시에 따른 또 다른 하나의 반도체 발광소자에 의하면, 개구로 인한 비도전성 반사막의 요철을 크게 감소함으로써, 상부 전극을 평평하게 형성할 수 있고, 유테틱 본딩에 도움을 준다.
본 개시에 따른 또 다른 하나의 반도체 발광소자에 의하면, 개구로 인한 비도전성 반사막의 요철을 크게 감소함으로써, 상부 전극과 본딩 패드 간의 전기적 쑈트를 방지할 수 있다.
30: 제1 반도체층
40: 활성층
50: 제2 반도체층
Claims (18)
- 반도체 발광소자에 있어서,
제1 도전성을 가지는 제1 반도체층, 제1 도전성과 다른 제2 도전성을 가지는 제2 반도체층 및 제1 반도체층과 제2 반도체층 사이에 개재되며 전자와 정공의 재결합을 통해 빛을 생성하는 활성층을 가지는 복수의 반도체층;으로서, 성장 기판을 이용해 순차로 성장되는 복수의 반도체층;
제1 반도체층과 전기적으로 연통하는 제1 전극부;
제2 반도체층과 전기적으로 연통하는 제2 전극부; 그리고
활성층에서 생성된 빛을 성장 기판 측으로 반사하도록 복수의 반도체층 위에 형성되며, 개구가 형성된 비도전성 반사막;을 포함하며,
제1 전극부와 제2 전극부 중의 적어도 하나는:
상면 및 상면과 연결된 측면을 구비하며, 개구에 의해 적어도 일부가 노출되는 하부 전극;
비도전성 반사막 위에 구비되는 상부 전극; 그리고
상부 전극과 연통하는 전기적 연결;로서, 개구로 이어져 하부 전극의 상면과 접촉하며, 하부 전극의 상면 및 측면이 만나는 에지를 덮는 전기적 연결;을 구비하는 것을 특징으로 하는 반도체 발광소자. - 청구항 1에 있어서,
하부 전극의 주변이 개구에 의해 노출되며,
전기적 연결은 하부 전극의 상면 및 측면을 감싸는 것을 특징으로 하는 반도체 발광소자. - 청구항 1에 있어서,
개구의 하측 림(rim)이 하부 전극의 에지에 접하는 것을 특징으로 하는 반도체 발광소자. - 청구항 2에 있어서,
하부 전극은 개구의 내측으로 삽입된 것을 특징으로 하는 반도체 발광소자. - 청구항 1에 있어서,
개구로 인해 비도전성 반사막은 경사면을 구비하는 것을 특징으로 하는 반도체 발광소자. - 청구항 1에 있어서,
비도전성 반사막은:
분포 브래그 리플랙터;를 포함하는 것을 특징으로 하는 반도체 발광소자. - 청구항 1에 있어서,
개구의 상측 림(rim)이 비도전성 반사막의 상면과 평탄(flat)하게 연결되는 것을 특징으로 하는 반도체 발광소자. - 청구항 6에 있어서,
개구의 상측 림(rim)이 비도전성 반사막의 상면과 평탄(flat)하게 연결되며,
전기적 연결은 경사면, 하부 전극의 측면 및 상면과 접촉하는 것을 특징으로 하는 반도체 발광소자. - 청구항 1에 있어서,
복수의 반도체층과 하부 전극 사이에 구비된 빛흡수 방지막;을 포함하는 것을 특징으로 하는 반도체 발광소자. - 청구항 1에 있어서,
제2 반도체층과 비도전성 반사막 사이에 전류 확산 도전막;을 포함하며,
하부 전극은 전류 확산 도전막과 전기적 연결 사이에서 이들과 각각 접촉하는 것을 특징으로 하는 반도체 발광소자. - 청구항 1에 있어서,
개구는 제2 반도체층, 활성층 및 제1 반도체층의 일부까지 형성되며,
하부 전극은 제1 반도체층 및 전기적 연결 사이에서 이들과 각각 접촉하는 것을 특징으로 하는 반도체 발광소자. - 청구항 1에 있어서,
하부 전극은:
개구에 대응하는 오믹 접촉 패드; 그리고
오믹 접촉 패드로부터 뻗은 가지 전극;을 포함하며,
개구의 상측 림 중 가지 전극 위의 부분은 상측 림의 다른 부분 보다 상측으로 돌출된 것을 특징으로 하는 반도체 발광소자. - 청구항 1에 있어서,
하부 전극은
전기적 접촉의 저항을 감소하는 접촉층;
접촉층 위에 구비된 반사층;
반사층 위에 구비된 확산 방지층;
확산 반지층 위에 구비된 산화 방지층; 그리고
산화 방지층 위에 구비된 식각 방지층;을 구비하는 것을 특징으로 하는 반도체 발광소자. - 청구항 1에 있어서,
상부 전극의 최상층은 유테틱 본딩 물질로 이루어진 것을 특징으로 하는 반도체 발광소자. - 청구항 12에 있어서,
상부 전극은 오믹 접촉 패드 위의 전기적 연결을 덮되, 오믹 접촉 패드 중 가지 전극과 연결되는 부분 및 가지 전극을 회피하도록 패터닝된 것을 특징으로 하는 반도체 발광소자. - 청구항 12에 있어서,
상부 전극과 전기적으로 연통되는 별도의 본딩 패드;를 포함하는 것을 특징으로 하는 반도체 발광소자. - 청구항 15에 있어서,
하부 전극은 섬 형태의 오믹 접촉 패드를 구비하며,
상부 전극은 섬 형태의 오믹 접촉 패드를 덮고,
제1 전극부측 상부 전극은 섬 형태의 제1 전극부의 오믹 접촉 패드를 덮고, 제2 전극부의 가지 전극을 덮지 않도록 패터닝되며,
제2 전극부측 상부 전극은 섬 형태의 제2 전극부의 오믹 접촉 패드를 덮고, 제1 전극부의 가지 전극을 덮지 않도록 패터닝된 것을 특징으로 하는 반도체 발광소자. - 청구항 16에 있어서,
본딩 패드와 상부 전극 사이에 절연층;을 포함하며,
절연층에 형성된 개구를 통해 본딩 패드와 상부 전극이 전기적으로 연통되는 것을 특징으로 하는 반도체 발광소자.
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant |