KR101378950B1 - 반도체 발광소자 - Google Patents

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KR101378950B1
KR101378950B1 KR1020130002952A KR20130002952A KR101378950B1 KR 101378950 B1 KR101378950 B1 KR 101378950B1 KR 1020130002952 A KR1020130002952 A KR 1020130002952A KR 20130002952 A KR20130002952 A KR 20130002952A KR 101378950 B1 KR101378950 B1 KR 101378950B1
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Abstract

본 개시는 성장 기판을 이용해 순차로 성장되는, 제1 도전성을 가지는 제1 반도체층, 제1 도전성과 다른 제2 도전성을 가지는 제2 반도체층 및 제1 반도체층과 제2 반도체층 사이에 개재되며 전자와 정공의 재결합을 통해 빛을 생성하는 활성층을 가지는 복수의 반도체층;으로서, 제1 변과 제1 변과 대향하는 제3 변, 그리고 제2 변과 제2 변과 대향하는 제4 변으로 된 네 개의 변을 가지는 복수의 반도체층; 제2 반도체층과 활성층을 부분적으로 제거하여 제1 반도체층이 노출되는 접촉영역; 활성층으로부터의 빛을 성장 기판 측인 제1 반도체층 측으로 반사하도록, 제2 반도체층 및 접촉영역을 덮도록 형성되는 비도전성 반사막; 비도전성 반사막과 제2 반도체층 사이에서 제1 변 측으로부터 제3 변 측을 향해 길게 연장되는 제1 가지 전극; 제1 변 측에서 비도전성 반사막을 관통하여 제1 가지 전극과 전기적으로 연통하는 제1 전기적 연결; 및 제3 변 측에서 비도전성 반사막을 관통하여 접촉영역의 제1 반도체 층과 전기적으로 연통하는 제2 전기적 연결; 제1 전기적 연결과 전기적으로 연통하는 2개의 제1 본딩 패드; 제2 전기적 연결과 전기적으로 연통하는 2개의 제2 본딩 패드; 제1 전기적 연결과 전기적으로 연통하고, 2개의 제1 본딩 패드가 각각 놓이는 2개의 제1 패드 안착부 및 2개의 제1 패드 안착부를 연결하는 이음부를 포함하는 제1 전극; 제2 전기적 연결과 전기적으로 연통하고, 2개의 제2 본딩 패드가 각각 놓이는 2개의 제2 패드 안착부 및 2개의 제2 패드 안착부를 연결하는 이음부를 포함하는 제2 전극;을 포함하는 것을 특징으로 하는 반도체 발광소자에 관한 것이다.

Description

반도체 발광소자{SEMICONDUCTOR LIGHT EMIMITTING DEVICE}
본 개시(Disclosure)는 전체적으로 반도체 발광소자에 관한 것으로, 특히 광 반사면을 구비하는 반도체 발광소자에 관한 것이다.
여기서, 반도체 발광소자는 전자와 정공의 재결합을 통해 빛을 생성하는 반도체 광소자를 의미하며, 3족 질화물 반도체 발광소자를 예로 들 수 있다. 3족 질화물 반도체는 Al(x)Ga(y)In(1-x-y)N (0≤x≤1, 0≤y≤1, 0≤x+y≤1)로 된 화합물로 이루어진다. 이외에도 적색 발광에 사용되는 GaAs계 반도체 발광소자 등을 예로 들 수 있다.
여기서는, 본 개시에 관한 배경기술이 제공되며, 이들이 반드시 공지기술을 의미하는 것은 아니다(This section provides background information related to the present disclosure which is not necessarily prior art).
도 1은 미국 등록특허공보 제7,262,436호에 제시된 반도체 발광소자의 일 예를 나타내는 도면으로서, 반도체 발광소자는 기판(100), 기판(100) 위에 성장되는 위에 성장되는 n형 반도체층(300), n형 반도체층(300) 위에 성장되는 활성층(400), 활성층(400) 위에 성장되는 p형 반도체층(500), p형 반도체층(500) 위에 형성되는 반사막으로 기능하는 전극(901,902,903) 그리고 식각되어 노출된 n형 반도체층(300) 위에 형성되는 n측 본딩 패드(800)를 포함한다. n형 반도체층(300)과 p형 반도체층(500)은 그 도전성을 반대로 하여 좋다. 바람직하게는, 기판(100)과 n형 반도체층(300) 사이에 버퍼층(도시 생략)이 구비된다. 이러한 구조의 칩, 즉 기판(100)의 반대 측에 전극(901,902,903) 및 전극(800) 모두가 형성되어 있고, 전극(901,902,903)이 반사막으로 기능하는 형태의 칩을 플립 칩이라 한다. 전극(901,902,903)은 반사율이 높은 전극(901; 예: Ag), 본딩을 위한 전극(903; 예: Au) 그리고 전극(901) 물질과 전극(903) 물질 사이의 확산을 방지하는 전극(902; 예: Ni)으로 이루어진다. 이러한 금속 반사막 구조는 반사율이 높고, 전류 확산에 이점을 가지지만, 금속에 의한 빛 흡수라는 단점을 가진다.
도 2는 일본 공개특허공보 제2006-120913호에 제시된 반도체 발광소자의 일 예를 나타내는 도면으로서, 반도체 발광소자는 기판(100), 기판(100) 위에 성장되는 버퍼층(200), 버퍼층(200) 위에 성장되는 n형 반도체층(300), n형 반도체층(300) 위에 성장되는 활성층(400), 활성층(400) 위에 성장되는 p형 반도체층(500), p형 반도체층(500) 위에 형성되며, 전류 확산 기능을 하는 투광성 전도막(600), 투광성 전도막(600) 위에 형성되는 p측 본딩 패드(700) 그리고 식각되어 노출된 n형 반도체층(300) 위에 형성되는 n측 본딩 패드(800)를 포함한다. 그리고 투광성 전도막(600) 위에는 분포 브래그 리플렉터(900; DBR: Distributed Bragg Reflector)와 금속 반사막(904)이 구비되어 있다. 이러한 구성에 의하면, 금속 반사막(904)에 의한 빛 흡수는 감소하지만, 전극(901,902,903)을 이용하는 것보다 상대적으로 전류 확산이 원활하지 못한 단점이 있다.
도 3은 일본 공개특허공보 제2009-164423호에 제시된 반도체 발광소자의 일 예를 나타내는 도면으로서, 복수의 반도체층(300,400,500)에 분포 브래그 리플렉터(900)와 금속 반사막(904)이 구비되어 있으며, 그 대향하는 측에 형광체(1000)가 구비되어 있고, 금속 반사막(904)과 n측 본딩 패드(800)가 외부 전극(1100,1200)과 전기적으로 연결되어 있다. 외부 전극(1100,1200)은 패키지의 리드 프레임이거나 COB(Chip on Board) 또는 PCB(Printed Circuit Board)에 구비된 전기 패턴일 수 있다. 형광체(1000)는 컨포멀(conformal)하게 코팅될 수 있으며, 에폭시 수지에 혼합되어 외부 전극(1100,1200)을 덮는 형태여도 좋다. 형광체(1000)는 활성층(400)에서 발생한 빛을 흡수하여, 이보다 긴 파장 또는 짧은 파장의 빛으로 변환한다.
이에 대하여 '발명의 실시를 위한 구체적인 내용'의 후단에 기술한다.
여기서는, 본 개시의 전체적인 요약(Summary)이 제공되며, 이것이 본 개시의 외연을 제한하는 것으로 이해되어서는 아니된다(This section provides a general summary of the disclosure and is not a comprehensive disclosure of its full scope or all of its features).
본 개시에 따른 일 태양에 의하면(According to one aspect of the present disclosure), 성장 기판을 이용해 순차로 성장되는, 제1 도전성을 가지는 제1 반도체층, 제1 도전성과 다른 제2 도전성을 가지는 제2 반도체층 및 제1 반도체층과 제2 반도체층 사이에 개재되며 전자와 정공의 재결합을 통해 빛을 생성하는 활성층을 가지는 복수의 반도체층;으로서, 제1 변과 제1 변과 대향하는 제3 변, 그리고 제2 변과 제2 변과 대향하는 제4 변으로 된 네 개의 변을 가지는 복수의 반도체층; 제2 반도체층과 활성층을 부분적으로 제거하여 제1 반도체층이 노출되는 접촉영역; 활성층으로부터의 빛을 성장 기판 측인 제1 반도체층 측으로 반사하도록, 제2 반도체층 및 접촉영역을 덮도록 형성되는 비도전성 반사막; 비도전성 반사막과 제2 반도체층 사이에서 제1 변 측으로부터 제3 변 측을 향해 길게 연장되는 제1 가지 전극; 제1 변 측에서 비도전성 반사막을 관통하여 제1 가지 전극과 전기적으로 연통하는 제1 전기적 연결; 및 제3 변 측에서 비도전성 반사막을 관통하여 접촉영역의 제1 반도체 층과 전기적으로 연통하는 제2 전기적 연결; 제1 전기적 연결과 전기적으로 연통하는 2개의 제1 본딩 패드; 제2 전기적 연결과 전기적으로 연통하는 2개의 제2 본딩 패드; 제1 전기적 연결과 전기적으로 연통하고, 2개의 제1 본딩 패드가 각각 놓이는 2개의 제1 패드 안착부 및 2개의 제1 패드 안착부를 연결하는 이음부를 포함하는 제1 전극; 제2 전기적 연결과 전기적으로 연통하고, 2개의 제2 본딩 패드가 각각 놓이는 2개의 제2 패드 안착부 및 2개의 제2 패드 안착부를 연결하는 이음부를 포함하는 제2 전극;을 포함하는 것을 특징으로 하는 반도체 발광소자가 제공된다.
이에 대하여 '발명의 실시를 위한 구체적인 내용'의 후단에 기술한다.
도 1은 미국 등록특허공보 제7,262,436호에 제시된 반도체 발광소자의 일 예를 나타내는 도면,
도 2는 일본 공개특허공보 제2006-120913호에 제시된 반도체 발광소자의 일 예를 나타내는 도면,
도 3은 일본 공개특허공보 제2009-164423호에 제시된 반도체 발광소자의 일 예를 나타내는 도면,
도 4는 본 개시에 따른 반도체 발광소자의 일 예를 나타내는 도면,
도 5는 도 4의 A-A 라인을 따라 취한 단면도,
도 6은 도 4의 B-B 라인을 따라 취한 단면도,
도 7은 도 4의 반도체 발광소자에서 p측 전극 및 n측 전극과 비도전성 반사막을 제거한 상태를 나타내는 도면,
도 8은 본 개시에 따른 반도체 발광소자의 다른 일 예를 나타내는 도면,
도 9는 도 8의 D-D 라인을 따라 취한 단면도,
도 10은 도 8의 E-E 라인을 따라 취한 단면도,
도 11은 반도체 발광소자 제조 공정 도중에 두 개의 반도체 발광소자가 독립된 반도체 발광소자로 분리되기 이전 상태를 나타낸 도면,
도 12는 반도체 발광소자 제조 공정 도중에 두 개의 반도체 발광소자가 독립된 반도체 발광소자로 분리된 상태를 나타낸 도면,
도 13은 본 개시에 따른 반도체 발광소자의 또 다른 일 예를 나타내는 도면,
도 14는 도 13의 I-I 라인을 따라 취한 단면도,
도 15는 본 개시에 따른 반도체 발광소자의 또 다른 일 예를 나타내는 도면,
도 16은 도 15의 J-J 라인을 따라 취한 단면도,
도 17은 도 15의 K-K 라인을 따라 취한 단면도.
이하, 본 개시를 첨부된 도면을 참고로 하여 자세하게 설명한다(The present disclosure will now be described in detail with reference to the accompanying drawing(s)).
도 4는 본 개시에 따른 반도체 발광소자의 일 예를 나타내는 도면이고, 도 5는 도 4의 A-A 라인을 따라 취한 단면도이며, 도 6은 도 4의 B-B 라인을 따라 취한 단면도이며, 도 7은 도 4의 반도체 발광소자에서 p측 전극 및 n측 전극과 비도전성 반사막을 제거한 상태를 나타내는 도면이다.
반도체 발광소자(1)는 기판(10), 기판(10)에 성장되는 버퍼층(20), 버퍼층(20)위에 성장되는 n형 반도체층(30), n형 반도체층(30) 위에 성장되며 전자와 정공의 재결합을 통해 빛을 생성하는 활성층(40), 활성층(40) 위에 성장되는 p형 반도체층(50)을 구비한다.
기판(10)으로 주로 사파이어, SiC, Si, GaN 등이 이용되며, 기판(10)은 최종적으로 제거될 수 있고, 버퍼층(20)은 생략될 수 있다. 기판(10)이 제거되거나 도전성을 가지는 경우에 n측 전극(80)은 기판(10)이 제거된 n형 반도체층(30) 측 또는 도전성 기판(10) 측에 형성될 수 있다. n형 반도체층(30)과 p형 반도체층(50)은 그 위치가 바뀔 수 있으며, 3족 질화물 반도체 발광소자에 있어서 주로 GaN으로 이루어진다. 각각의 반도체층(20,30,40,50)이 다층으로 구성될 수 있으며, 추가의 층이 구비될 수도 있다.
메사식각 공정을 통해 p형 반도체층(50)과 활성층(40)이 부분적으로 제거되어 n형 반도체층(30)이 노출되는 2개의 n측 접촉영역(31)이 형성되며, 각 n측 접촉영역(31) 내의 n형 반도체층(30) 위에 n측 가지 전극(81)이 형성된다. n측 접촉영역(31)은 반도체 발광소자의 일 측면(C)과 나란하도록 길게 연장된다. n측 접촉영역(31)은 반도체 발광소자의 측면 방향으로 개방될 수도 있지만, 어느 한 측면으로도 개방되지 않고 그 둘레가 활성층(40)과 p형 반도체층(50)으로 둘러싸여 막혀 있는 것이 바람직하다. n측 접촉영역(31)의 수는 증가하거나 감소할 수 있으며, 배열 형태는 변경될 수 있다. n측 가지 전극(81)은 길게 연장되는 가지부(88)와 가지부(88)의 일측단부에 넓은 폭을 갖도록 형성되는 연결부(89)를 구비하는 것이 바람직하다. 이에 대응하여, n측 접촉영역(31)은 n측 가지 전극(81)의 가지부(88)가 위치하는 부분에서 좁은 폭으로 형성되고, n측 가지 전극(81)의 연결부(89)가 위치하는 부분에서 넓은 폭으로 형성된다.
p형 반도체층(50) 위에 3개의 p측 가지 전극(93)이 형성된다. p측 가지 전극(93)은 n측 가지 전극(81)과 나란하게 형성되며, 2개의 n측 가지 전극(81) 사이 및 양 측부에 각각 배열된다. 따라서, 3개의 p측 가지 전극(93) 사이사이에 각각 n측 가지 전극(81)이 위치하게 된다. p측 가지 전극(93) 또한 길쭉하게 연장되는 가지부(98)와 가지부(98)의 일측단부에 넓은 폭을 갖도록 형성되는 연결부(99)를 구비하는 것이 바람직하다. 다만, 도 4에 도시된 것과 같이, p측 가지 전극(93)의 연결부(99)는, 반도체 발광소자를 위에서 봤을 때, n측 가지 전극(81)의 연결부(89) 반대 측에 위치한다. 즉, p측 가지 전극(93)의 연결부(99)는 좌측에 위치하고, n측 가지 전극(81)의 연결부(89)는 우측에 위치한다. p측 가지 전극(93)은 반도체 발광소자의 일 측면(C) 방향을 따라 길게 뻗어 있다. 예를 들어, 도 4 및 도 7에서, 좌측에서 우측으로 길게 뻗어 있다. 이렇게 길게 뻗어 있는 복수의 p측 가지 전극(93)에 의해 소자가 뒤집혀 탑재부(예: 서브마운트, 패키지, COB(Chip on Board))에 놓였을 때, 기울어짐 없이 놓이게 할 수 있다. 이러한 관점에서, p측 가지 전극(93)은 가능한 한 길게 형성하는 것이 바람직하다.
p측 가지 전극(93)과 n측 가지 전극(81)의 높이는 2㎛ ~ 3㎛가 적당하다. 너무 얇은 두께의 경우 동작전압의 상승을 야기하며, 너무 두꺼운 가지 전극은 공정의 안정성과 재료비 상승을 야기할 수 있기 때문이다.
바람직하게, p측 가지 전극(93)의 형성에 앞서, 광 흡수 방지막(95)이 p측 가지 전극(93) 아래에 해당하는 p형 반도체층(50) 위에 형성된다. 광 흡수 방지막(95)은 p측 가지 전극(93)보다 조금 넓은 폭으로 형성된다. 광 흡수 방지막(95)은 활성층(40)에서 생성된 빛이 p측 가지 전극(93)에 의해 흡수되는 것을 방지한다. 광 흡수 방지막(95)은 활성층(40)에서 발생한 빛의 일부 또는 전부를 반사하는 기능만을 가져도 좋고, p측 가지 전극(93)으로부터의 전류가 p측 가지 전극(93)의 바로 아래로 흐르지 못하도록 하는 기능만을 가져도 좋으며, 양자의 기능을 모두 가져도 좋다. 이들의 기능을 위해, 광 흡수 방지막(95)은 p형 반도체층(50)보다 굴절률이 낮은 투광성 물질로 된 단일층(예: SiO2) 또는 다층(예: Si02/TiO2/SiO2), 또는 분포 브래그 리플렉터, 또는 단일층과 분포 브래그 리플렉터의 결합 등으로 이루어질 수 있다. 또한, 광 흡수 방지막(95)은 비도전성 물질(예: SiOx, TiOx와 같은 유전물질)로 이루어질 수 있다. 광 흡수 방지막(95)의 두께는 구조에 따라 0.2㎛ ~ 3.0㎛가 적당하다. 광 흡수 방지막(95)의 두께가 너무 얇으면 기능이 약하고, 너무 두꺼우면 광 흡수 방지막(95) 위에 형성되는 투광성 전도막(60)의 증착이 어려워질 수 있다. 광 흡수 방지막(95)이 반드시 투광성 물질로 구성될 필요는 없으며, 또한 반드시 비도전성 물질로 구성될 필요도 없다. 다만 투광성 유전체 물질을 이용함으로써, 보다 그 효과를 높일 수 있게 된다.
바람직하게, 광 흡수 방지막(95)의 형성에 이어 p측 가지 전극(93)을 형성하기 이전에, 투광성 전도막(60)이 p형 반도체층(50) 위에 형성된다. 투광성 전도막(60)은 메사식각 공정을 통해 형성되는 n측 접촉영역(31)을 제외한 p형 반도체층(50) 위의 거의 대부분을 덮도록 형성된다. 따라서, 투광성 전도막(60)과 p형 반도체층(50) 사이에 광 흡수 방지막(95)이 놓이게 된다. 특히 p형 GaN의 경우에 전류 확산 능력이 떨어지며, p형 반도체층(50)이 GaN으로 이루어지는 경우에, 대부분 투광성 전도막(60)의 도움을 받아야 한다. 예를 들어, ITO, Ni/Au와 같은 물질이 투광성 전도막(60)으로 사용될 수 있다. 투광성 전도막(60) 형성에 이어 광 흡수 방지막(95)이 위치하는 투광성 전도막(60) 위에 상기한 p측 가지 전극(93)이 형성된다.
n측 가지 전극(81)과 p측 가지 전극(93)이 형성된 후, n측 가지 전극(81)을 포함한 n측 접촉영역(31)과 p측 가지 전극(93)을 포함한 p형 반도체층(50)을 전체적으로 덮도록 비도전성 반사막(91)이 형성된다. 비도전성 반사막(91)은 활성층(40)으로부터의 빛을, 성장에 사용되는 기판(10) 측 또는 기판(10)이 제거된 경우에 n형 반도체층(30) 측으로 반사하는 역할을 수행한다. 비도전성 반사막(91)은 p형 반도체층(50)의 상면과 n측 접촉영역(31)의 상면을 연결하는 p형 반도체층(50)과 활성층(40)의 노출된 측면을 또한 덮는 것이 바람직하다. 그러나, 비도전성 반사막(91)이 반드시 기판(10) 반대 측의 식각으로 노출된 n형 반도체층(30)과 p형 반도체층(50) 위의 모든 영역을 덮어야 하는 것은 아니라는 점을 당업자는 염두에 두어야 한다.
비도전성 반사막(91)은 반사막으로 기능하되, 빛의 흡수를 방지하도록 투광성 물질로 구성되는 것이 바람직하며, 예를 들어, SiOx, TiOx, Ta2O5, MgF2와 같은 투광성 유전체 물질로 구성될 수 있다. 비도전성 반사막(91)은, 예를 들어 SiOx 등과 같은 투광성 유전체 물질로 구성되는 단일 유전체 막, 예를 들어 SiO2와 TiO2의 조합으로 된 단일의 분포 브래그 리플렉터, 이질적인 복수의 유전체 막 또는 유전체 막과 분포 브래그 리플렉터의 조합 등 다양한 구조로 이루어질 수 있으며, 예를 들어 3 ~ 8㎛의 두께로 형성될 수 있다. 유전체 막은 p형 반도체층(50; 예: GaN)에 비해 낮은 굴절률을 가지므로 임계각 이상의 빛을 기판(10) 측으로 일부 반사시킬 수 있게 되고, 분포 브래그 리플렉터는 보다 많은 양의 빛을 기판(10) 측으로 반사시킬 수 있으며 특정 파장에 대한 설계가 가능하여 발생되는 빛의 파장에 대응하여 효과적으로 반사시킬 수 있다.
바람직하게, 도 5 및 도 6에 도시된 것과 같이, 비도전성 반사막(91)은 분포 브래그 리플렉터(91a)와 유전체 막(91b)으로 된 이중 구조를 가진다. 정밀성을 요하는 분포 브래그 리플렉터(91a)의 증착에 앞서, 일정 두께의 유전체 막(91b)을 형성함으로써, 분포 브래그 리플렉터(91a)를 안정적으로 제조할 수 있게 되며, 빛의 반사에도 도움을 줄 수 있다.
본 개시에 따라 반도체 발광소자를 형성함에 있어서, n측 접촉영역(31)을 형성하기 위한 메사식각으로 단차가 존재하게 되고, p측 가지 전극(93) 또는 n측 가지 전극(81)과 같은 단차를 수반하는 구성요소가 필요하며, 비도전성 반사막(91)을 형성한 후에도 이하에 상세히 설명되는 것과 같이 비도전성 반사막(91)에 구멍을 뚫는 공정을 필요로 하므로, 유전체 막(91b)을 형성할 때 특히 주의를 할 필요가 있다.
유전체 막(91b)의 재질은 SiO2가 적당하며, 그 두께는 0.2㎛ ~ 1.0㎛가 바람직하다. 유전체 막(91b)의 두께가 너무 얇은 경우에는 높이가 2㎛ ~ 3㎛정도인 n측 가지 전극(81)과 p측 가지 전극(93)을 충분히 잘 덮기에 불충분할 수 있고, 너무 두꺼운 경우에는 후속하는 구멍 형성공정에 부담이 될 수 있다. 유전체 막(91b)의 두께는 그 뒤에 후속하는 분포 브래그 디플렉터(91a)의 두께보다 두꺼울 수도 있다. 또한, 유전체 막(91b)은 소자 신뢰성 확보에 보다 적합한 방법으로 형성할 필요가 있다. 예를 들어, SiO2로 된 유전체 막(91b)은 화학 기상 증착법(CVD; Chemical Vapor Deposition), 그 중에서도 플라즈마 화학 기상 증착법(PECVD; Plasma Enhanced CVD)에 의해 형성하는 것이 바람직하다. 메사식각으로 형성되는 n측 접촉영역(31), p측 가지 전극(93) 및 n측 가지 전극(81)을 형성함에 따라 단차가 존재하게 되고, 단차 영역을 덮는데(step coverage), 화학 기상 증착법이 전자선 증착법(E-Beam Evaporation) 등과 같은 물리 증착법(PVD; Physical Vapor Deposition)에 비해 유리하기 때문이다. 구체적으로, 전자선 증착법(E-Beam Evaporation)으로 유전체 막(91b)를 형성하면, 단차를 갖는 p측 가지 전극(93) 및 n측 가지 전극(81)의 측면이나 메사식각으로 인해 생성되는 경사진 단차면 등에서 유전체 막(91b)이 얇게 형성될 수 있고, 이와 같이 단차면에 유전체 막(91b)이 얇게 형성되면, 특히 p측 가지 전극(93)과 n측 가지 전극(81)이 이하에 설명되는 바와 같이 p측 전극(92)과 n측 전극(80) 아래에 놓이는 경우, 전극들 간에 단락(short)이 발생할 수 있기 때문에, 유전체 막(91b)은 확실한 절연을 위해 화학 기상 증착법으로 형성되는 것이 바람직하다. 따라서, 반도체 발광소자의 신뢰성을 확보하면서도 비도전성 반사막(91)으로서의 기능을 확보할 수 있게 된다.
분포 브래그 리플렉터(91a)는 유전체 막(91b) 위에 형성되어 유전체 막(91b)과 함께 비도전성 반사막(91)을 구성한다. 예를 들어, TiO2/SiO2의 조합으로 이루어지는 반복 적층 구조의 분포 브래그 리플렉터(91a)는, 물리 증착법(PVD; Physical Vapor Deposition), 그 중에서도 전자선 증착법(E-Beam Evaporation) 또는 스퍼터링법(Sputtering) 또는 열 증착법(Thermal Evaporation)에 의해 형성하는 것이 바람직하다. 분포 브래그 리플렉터(91a)가 TiO2/SiO2의 조합으로 구성되는 경우, 각 층은 주어진 파장의 1/4의 광학 두께를 가지도록 설계되며, 그 조합의 수는 4 ~ 20 페어(pairs)가 적합하다. 조합의 수가 너무 적으면 분포 브래그 리플렉터(91a)의 반사효율이 떨어지고, 조합의 수가 너무 많으면 두께가 과도하게 두꺼워지기 때문이다.
이와 같은 비도전성 반사막(91)의 형성으로 인해 p측 가지 전극(93)과 n측 가지 전극(81)은 비도전성 반사막(91)에 의해 완전히 덮이게 된다. p측 가지 전극(93) 및 n측 가지 전극(81)이 이하에 설명되는 p측 전극(92) 및 n측 전극(80)과 전기적으로 연통될 수 있도록 하기 위해, 비도전성 반사막(91)을 관통하는 형태의 구멍이 형성되고, 구멍 내에 전극 물질로 채워진 형태의 전기적 연결(94,82)이 형성된다. 이러한 구멍은 건식 식각 또는 혹은 습식 식각, 또는 이 둘을 병행하는 방법으로 형성되는 것이 바람직하다. p측 가지 전극(93) 및 n측 가지 전극(81) 각각의 가지부(98,88)는 좁은 폭으로 형성되기 때문에, 전기적 연결(94)은 p측 가지 전극(93) 및 n측 가지 전극(81) 각각의 연결부(99,89) 위에 위치하는 것이 바람직하다. p측 가지 전극(93)이 없다면 많은 수의 전기적 연결(94)을 형성하여 p형 반도체층(50)의 거의 전면에 마련된 투광성 전도막(60)에 직접 연결해야 하고, n측 가지 전극(81)이 없다면 많은 수의 전기적 연결(82)을 형성하여 n측 접촉영역(31)에 직접 연결해야 하지만, p측 전극(92)과 투광성 전도막(60) 사이 및 n측 전극(80)과 n형 반도체층(30) 사이에 좋은 전기적 접촉을 형성하기가 쉽지 않을 뿐만 아니라, 제조 공정상 많은 문제점을 야기한다. 본 개시는 비도전성 반사막(91) 형성에 앞서, n측 가지 전극(81)을 n측 접촉영역(31) 위에 형성하고, p측 가지 전극(93)을 p형 반도체층(50) 또는 바람직하게는 투광성 전도막(60) 위에 형성한 다음 열처리함으로써, 양자 간에 안정적인 전기적 접촉을 만들어낼 수 있게 된다.
전기적 연결(94, 82)의 형성에 이어, 비도전성 반사막(91) 위에 p측 전극(92)과 n측 전극(80)이 형성되는 것이 바람직하다. p측 전극(92)과 n측 전극(80)은, 활성층(40)으로부터의 빛을 기판(10) 측으로 반사하는데 일조한다는 관점에서, 비도전성 반사막(91) 위의 전부 또는 거의 대부분을 덮도록 넓은 면적에 걸쳐 형성되어, 도전성 반사막의 역할을 수행한다. 다만, p측 전극(92)과 n측 전극(80)은 단락을 방지하기 위해 비도전성 반사막(91) 위에서 서로 거리를 두고 떨어져 있는 것이 바람직하며, 따라서 비도전성 반사막(91) 위에 p측 전극(92) 또는 n측 전극(80)으로 덮이지 않는 부분이 존재하게 된다. p측 전극(92)과 n측 전극(80)의 재질은 반사율이 좋은 Al, Ag 등이 적합하지만, 안정적 전기적 접촉에는 Cr, Ti, Ni, Au 또는 이들의 합금 등의 물질들과 조합으로 Al, Ag 등과 같은 고반사 금속이 사용되는 것이 바람직하다. 이와 같은 p측 전극(92)과 n측 전극(80)은 p측 가지 전극(93) 및 n측 가지 전극(81)에 전류를 공급하는 역할, 반도체 발광소자를 외부 기기와 연결하는 기능, 넓은 면적에 걸쳐 형성되어, 활성층(40)으로부터의 빛을 반사하는 기능 및/또는 방열 기능을 수행한다. 이와 같이 p측 전극(92)과 n측 전극(80)이 모두 비도전성 반사막(91) 위에 형성됨에 따라, p측 전극(92) 측과 n측 전극(80) 측의 높이 차가 최소화되며, 따라서 본 개시에 따른 반도체 발광소자를 탑재부(예: 서브마운트, 패키지, COB)에 결합할 때 이점을 가지게 된다. 이러한 이점은 유테틱 본딩(eutectic bonding) 방식의 결합을 이용하는 경우에 특히 커진다.
이와 같이 p측 전극(92)과 n측 전극(80)이 비도전성 반사막(91) 위에 넓게 형성됨에 따라, p측 가지 전극(93)과 n측 가지 전극(81)은 모두 비도전성 반사막(91)의 아래에 놓이게 되며, p측 가지 전극(93)은 비도전성 반사막(91)의 위에 놓이는 n측 전극(80) 아래를 통과하여 길게 뻗게 되고, n측 가지 전극(81)은 비도전성 반사막(91)의 위에 놓이는 p측 전극(92) 아래를 통과하여 길게 뻗게 된다. p측 전극(92) 및 n측 전극(80)과 p측 가지 전극(93) 및 n측 가지 전극(81) 사이에 비도전성 반사막(91)이 존재함에 따라, 전극(92,80)과 가지 전극(93,81) 간의 단락이 방지된다. 또한 이상과 같은 p측 가지 전극(93)과 n측 가지 전극(81)을 도입함으로써, 플립 칩을 구성함에 있어서, 제약 없이 요구되는 반도체층 영역에 전류를 공급할 수 있게 된다.
일반적으로, p측 전극(92), n측 전극(80), p측 가지 전극(93) 및 n측 가지 전극(81)은 복수의 금속 층으로 구성된다. p측 가지 전극(93)의 경우 최하층은 투광성 전도막(60)과 결합력이 높아야 하며, Cr, Ti와 같은 물질이 주로 사용되며, Ni, Ti, TiW 등도 사용될 수 있으며, 특별히 제한되는 것은 아니다. 당업자는 p측 가지 전극(93)과 n측 가지 전극(81)에도 반사율이 좋은 Al, Ag 등을 사용할 수 있음을 염두에 두어야 한다. p측 전극(92)과 n측 전극(80)의 경우 최상층은 와이어 본딩 또는 외부 전극과 연결을 위해, Au이 사용된다. 그리고, Au의 양을 줄이고, 상대적으로 무른 Au의 특성을 보완하기 위해, 최하층과 최상층 사이에, 요구되는 사양에 따라, Ni, Ti, TiW, W 등이 사용되거나, 높은 반사율이 요구되는 경우에, Al, Ag 등이 사용된다. 본 개시에 있어서, p측 가지 전극(93) 및 n측 가지 전극(81)은 전기적 연결(94,82)과 전기적으로 연결되어야 하므로, 최상층으로 Au를 고려할 수 있을 것이다. 그러나 본 발명자들은 p측 가지 전극(93) 및 n측 가지 전극(81)의 최상층으로서 Au을 사용하는 것이 부적합하다는 것을 알게 되었다. Au 위에 비도전성 반사막(91) 증착시에 양자 간의 결합력이 약해서 쉽게 벗겨지는 문제가 있었다. 이러한 문제점을 해결하기 위해, Au 대신에 Ni, Ti, W, TiW, Cr, Pd, Mo와 같은 물질로 가지 전극의 최상층을 구성하게 되면 그 위에 증착될 비도전성 반사막(91)과의 접착력이 유지되어 신뢰성이 향상될 수 있다. 또한 비도전성 반사막(91)에 전기적 연결(94)을 위한 구멍을 형성하는 공정에서 위 금속이 디퓨전 장벽(diffusion barrier) 역할을 충분히 하여 후속공정 및 전기적 연결(94,82)의 안정성을 확보하는데 도움이 된다.
도 8은 본 개시에 따른 반도체 발광소자의 다른 일 예를 나타내는 도면이고, 도 9는 도 8의 D-D 라인을 따라 취한 단면도이며, 도 10은 도 8의 E-E 라인을 따라 취한 단면도이다.
본 개시에 따른 반도체 발광소자(2)에서, 도 9 및 도 10에 도시된 것과 같이, 비도전성 반사막(91)은 유전체 막(91b)과 분포 브래그 리플렉터(91a)에 더하여 분포 브래그 리플렉터(91a) 위에 형성되는 클래드 막(91f)을 더 포함한다. 활성층(40)에서 발생한 빛은 많은 부분이 유전체 막(91b)과 분포 브래그 리플렉터(91a)에서 의해 n형 반도체층(30) 측으로 반사되지만, 유전체 막(91b)과 분포 브래그 리플렉터(91a)도 일정한 두께를 가지므로, 일부의 빛이 그 내부에 갇히거나, 유전체 막(91b)과 분포 브래그 리플렉터(91a) 측면을 통해 방출된다. 본 발명자들은 유전체 막(91b), 분포 브래그 리플렉터(91a), 및 클래드 막(91f)의 관계를 광 웨이브가이드(optical waveguide)의 관점에서, 분석해 보았다. 광 웨이브가이드는 빛의 전파부를 그 보다 굴절률이 낮은 물질로 둘러싸서, 전반사를 이용하여, 빛을 안내하는 구조물이다. 이러한 관점에서, 분포 브래그 리플렉터(91a)를 전파부로 보면, 유전체 막(91b)과 클래드 막(91f)은 전파부를 둘러싸는 구성의 일부로 볼 수 있다. 분포 브래그 리플렉터(91a)가 SiO2/TiO2로 구성되는 경우에, SiO2의 굴절률이 1.46이고, TiO2의 굴절률이 2.4이므로, 분포 브래그 리플렉터(91a)의 유효 굴절률(여기서, 유효 굴절률은 서로 다른 굴절률을 가진 물질들로 이루어진 도파로에서 진행할 수 있는 빛이 가지는 등가 굴절률을 의미하며, 1,46과 2.4 사이의 값을 가진다.)이 SiO2로 된 유전체 막(91b)의 경우보다 높은 굴절률을 갖게 된다. 클래드 막(91f) 또한 분포 브래그 리플렉터(91a)의 유효 굴절률보다 낮은 물질로 구성된다. 바람직하게는, 클래드 막(91f)은 λ/4n 내지 3.0㎛의 두께를 가지는 것이 바람직하다(여기서 λ는 활성층(40)에서 생성된 빛의 파장이고, n은 클래드 막(91f)을 이루는 물질의 굴절률이다). 예를 들어, 클래드 막(91f)을 1.46의 굴절률을 가지는 유전체인 SiO2로 형성할 수 있다. λ가 450nm(4500A)인 경우에, 4500/4*1.46 = 771A 이상의 두께로 형성할 수 있다. 다수 쌍의 SiO2/TiO2로 이루어지는 분포 브래그 디플랙터(91a)의 최상층이 λ/4n의 두께를 가지는 SiO2층으로 이루어질 수 있다는 것을 고려하여, 클래드 막(91f)은 아래에 위치하게 되는 분포 브래그 디플랙터(91a)의 최상층과 차별되도록 λ/4n보다 두꺼운 것이 바람직하며, 후속하는 구멍 형성공정에 부담이 될 뿐만 아니라 두께 증가가 효율 향상에 기여하지 못하고 재료비만 증가시킬 수 있기 때문에 3.0㎛ 이상으로 너무 두꺼운 것은 바람직하지 않지만, 경우에 따라 3.0㎛ 이상으로 형성되는 것이 불가능한 것은 아니다. 분포 브래그 리플렉터(91a)와 p측 전극(92) 및 n측 전극(80)이 바로 접촉하는 경우에는 분포 브래그 리플렉터(91a)를 통해서 진행하는 빛의 일부가 p측 전극(92)과 n측 전극(80)에 영향을 받으면서 흡수가 일어날 수 있는데, 이때 p측 전극(92) 및 n측 전극(80)과 분포 브래그 리플렉터(91a) 사이에 분포 브래그 리플렉터(91a)보다 낮은 굴절율을 가지는 클래드 막(91f)을 삽입하게 되면, 분포 브래그 리플렉터(91a)를 통해 진행하는 빛의 일부가 p측 전극(92) 및 n측 전극(80)에서 흡수되는 것을 최소화할 수 있으므로, 빛의 효율을 증가시키는 장점이 있다. 따라서, 일반적으로 빛의 파장에 대응하는 두께 이상이 되어야 전술한 바와 같은 효과를 거둘 수가 있으므로, 클래드 막(91f)의 두께는 λ/4n이상인 것이 바람직한 것이다. 하지만, 분포 브래그 리플렉터(91a)와 클래드 막(91f) 간의 굴절률의 차이가 크면 빛이 분포 브래그 리플렉터(91a)에 의해 좀 더 강하게 구속되기 때문에 얇은 두께의 클래드 막(91f)을 사용할 수 있지만, 그 굴절률의 차이가 작으면 클래드 막(91f)의 두께는 충분히 두꺼워져야 전술한 효과를 얻을 수 있다. 따라서 클래드 막(91f)의 두께는 클래드 막(91f)을 이루는 물질의 굴절률 및 분포 브래그 리플렉터(91a)의 유효굴절률 간의 차이가 얼마인가를 충분히 고려를 해야 한다. 예를 들어, 클래드 막(91f)이 SiO2로 이루어지고 분포 브래그 리플렉터(91a)가 SiO2/TiO2로 이루어져 있다면, SiO2로 이루어진 분포 브래그 리플렉터(91a)의 최상층과 구별될 수 있도록 클래드 막(91f)의 두께는 0.3㎛이상인 것이 적당할 것이다. 하지만 후속 구멍 형성공정에 부담을 주지 않기 위해, 클래드 막(91f) 두께의 최대치는 1㎛ ~ 3㎛ 이내로 형성되는 것이 적당할 것이다.
클래드 막(91f)은 분포 브래그 리플렉터(91a)의 유효 굴절률보다 낮은 굴절률을 가지면 특별히 제한되지 않으며, Al2O3와 같은 금속 산화물, SiO2, SiON 와 같은 유전체 막, MgF, CaF, 등의 물질로 이루어질 수 있다. 굴절률의 차이가 작은 경우에, 그 두께를 두껍게 하여 효과를 거둘 수 있다. 또한 SiO2를 사용하는 경우에, 1.46보다 낮은 굴절률을 가지는 SiO2를 사용함으로써 효율을 높일 수 있게 된다.
유전체 막(91b)이 생략되는 경우를 생각해 볼 수 있으며, 광 웨이브가이드의 관점에서는 바람직하지 않지만, 본 개시의 전체 기술사상의 관점에서, 분포 브래그 리플렉터(91a)와 클래드 막(91f)으로 된 구성을 배제할 이유는 없다. 분포 브래그 리플렉터(91a) 대신에 유전체인 TiO2 재질의 유전체 막을 포함하는 경우를 생각해 볼 수도 있을 것이다. 분포 브래그 리플렉터(91a)가 가장 위층에 SiO2 층을 구비하는 경우, 클래드 막(91f)을 생략하는 경우 또한 생각해 볼 수 있을 것이다.
비도전성 반사막(91)은 높은 유효 굴절률의 분포 브래그 리플렉터(91a) 및 분포 브래그 리플렉터(91a)를 사이에 두고 위아래에 위치하는 낮은 굴절률의 유전체 막(91b)과 클래드 막(91f)으로 이루어져 광 웨이브가이드의 역할을 수행하며, 전체 두께가 3 ~ 8㎛인 것이 바람직하다. 또한, 비도전성 반사막(91)은 가장자리에 경사면(91m)을 갖는 것이 바람직하다. 이와 같은 가장자리의 경사면(91m)은 예를 들어 건식 식각 공정을 통해 형성될 수 있다. 광 웨이브가이드의 역할을 수행하는 비도전성 반사막(91)으로 입사하는 빛 중에서, 수직 또는 수직에 가까운 각도로 비도전성 반사막(91)으로 입사하는 빛은 기판(10) 측으로 잘 반사되지만, 비스듬한 각도로 비도전성 반사막(91)으로 입사하는 빛을 포함하는 일부의 빛은 기판(10) 측으로 반사되지 못하고 전파부 역할의 분포 브래그 리플렉터(91a) 내에 갇혀 측면으로 전파될 수 있다. 이와 같이, 분포 브래그 리플렉터(91a)의 측면으로 전파되는 빛은 비도전성 반사막(91) 가장자리의 경사면(91m)에서 외부로 방출되거나 기판(10) 측으로 반사된다. 즉, 비도전성 반사막(91) 가장자리의 경사면(91m)은 코너 리플렉터(corner reflector) 역할을 수행하며, 반도체 발광소자의 휘도 향상에 기여하게 된다. 경사면(91m)은 원활한 기판(10) 측으로의 반사를 위해 50°~ 70°범위 이내의 각도를 가지는 것이 적당하다. 경사면(91m)은 습식 식각 또는 건식 식각, 또는 이 둘을 병행한 방법에 의해서 용이하게 형성될 수 있다.
도 11은 반도체 발광소자 제조 공정 도중에 두 개의 반도체 발광소자가 독립된 반도체 발광소자로 분리되기 이전 상태를 나타낸 도면이고, 도 12는 반도체 발광소자 제조 공정 도중에 두 개의 반도체 발광소자가 독립된 반도체 발광소자로 분리된 상태를 나타낸 도면이다. 참고로, 도 11 및 도 12는 제조 공정을 설명하기 위해 p측 전극(92), n측 전극(80) 및 본딩 패드(97)가 형성되지 않은 상태의 반도체 발광소자(3)를 나타내고 있다.
반도체 발광소자는 다수의 반도체 발광소자를 포함하는 웨이퍼 형태로 제작된 다음, 브레이킹, 쏘잉, 또는 스크라이빙&브레이킹 등과 같은 방법으로 절단하여 개별적인 반도체 발광소자로 분리된다. 스크라이빙&브레이킹에서, 스크라이빙 공정은 레이저를 이용하며, 반도체 발광소자의 기판 표면과 기판 내부를 포함하는 기판측에 초점을 맞춰 레이저를 적용하는 방식으로 수행될 수 있다. 레이저를 이용한 스크라이빙 공정에서, 반도체 발광소자(3)의 가장자리 경계선(G), 즉 반도체 발광소자(3)와 반도체 발광소자(3) 사이의 경계선(G)을 따라 반도체 발광소자가 예비적으로 절단된다. 스크라이빙 공정에 이어 수행되는 브레이킹 공정을 통해 예비적으로 절단된 반도체 발광소자가 개별적인 반도체 발광소자로 완전히 분리된다. 브레이킹 공정은, 예를 들어 도 11에 화살표(F)로 지시되는 기판(10) 방향이나 그 반대 방향에서, 반도체 발광소자(3)와 반도체 발광소자(3) 사이의 경계선(G)을 따라 외력을 가하는 방식으로 수행된다. 이와 같은 브레이킹 공정에서, 기판(10)과 반도체층들(20,30,40,50)은 결정질임에 따라 경계선(G)을 따라 정확하게 절단될 수 있지만, p형 반도체층(50) 위의 비도전성 반사막(91)은 비정질임에 따라 경계선(G)을 따라 정확하게 절단되지 못하고, 비도전성 반사막(91)의 가장자리 주변 영역에 균열(crack)이 발생하는 등 손상되기 쉽다. 이와 같은 비도전성 반사막(91)의 가장자리 주변 영역의 손상은 외관불량에 따른 수율저하를 초래하는 문제가 있었다. 바람직하게, 반도체 발광소자 제조시 복수의 반도체 발광소자를 포함하는 웨이퍼 형태로 제작된 다음 개별적인 반도체 발광소자로 분리하기 위한 레이저를 이용한 스크라이빙 공정 및 브레이킹 공정 이전에, 반도체 발광소자와 반도체 발광소자 사이의 경계선(G) 주변의 비도전성 반사막(91)의 일부 영역(H)이 제거된다. 반도체 발광소자(3)의 경계선(G)을 따라 제거되는 비도전성 반사막(91)의 일부 영역(H)은 개별적인 반도체 발광소자의 관점에서는 비도전성 반사막(91)의 가장자리 영역에 대응한다. 경계선(G) 주변의 비도전성 반사막(91)의 일부 영역(H)이 제거된다는 것은 개별적인 반도체 발광소자로 분리되기 이전에, 하나의 반도체 발광소자에 구비되는 비도전성 반사막(91)과 인접한 다른 하나의 반도체 발광소자에 구비되는 비도전성 반사막(91)이 경계선(G) 영역에서 서로 떨어지게 된다는 것을 의미하기도 한다. 비도전성 반사막(91)의 가장자리 영역을 부분적으로 제거함으로써, 이후 레이저를 이용한 스크라이빙 공정 및 브레이킹 공정을 수행하더라도, 각 반도체 발광소자의 비도전성 반사막(91) 가장자리가 손상되어 외관이 불량해지는 것을 방지할 수 있으며, 따라서 수율 향상 효과를 얻을 수 있다. 비도전성 반사막(91)의 일부 영역(H)의 제거는 건식 식각 등의 방법으로 수행될 수 있으며, 전체 반도체 제조 공정 중 브레이킹 공정을 수행하기 이전에 수행되면 된다. 그러나, 전기적 연결(94,82)을 형성하기 위해 비도전성 반사막(91)을 관통하는 형태의 구멍을 건식 식각 등의 방법으로 형성할 때, 함께 형성되는 것이 바람직하다. 코너 리플렉터 역할을 수행하는 상기한 경사면(91m)은 별도의 식각 공정을 통해 형성될 수 있지만, 손상 방지를 위해 비도전성 반사막(91)의 가장자리 영역을 제거하는 공정에서 개별적인 반도체 발광소자의 비도전성 반사막(91) 가장자리 부분이 경사면(91m)이 되도록 식각함으로써 동시에 형성될 수도 있다.
도 8 및 도 10에 도시된 것과 같이, p측 전극(92) 및 n측 전극(80) 위에 각각 p측 전극(92)과 n측 전극(80)의 일부로서 본딩 패드(97)가 구비될 수 있다. 구비된다. p측 전극(92) 위의 본딩 패드(97)의 상면과 n측 전극(80) 위의 본딩 패드(97)의 상면은 동일한 높이를 가진다. 즉, p측 전극(92) 위의 본딩 패드(97)의 상면과 n측 전극(80) 위의 본딩 패드(97)의 상면은 동일한 평면상에 놓이게 된다. 이와 같은 본딩 패드(97)는, 반도체 발광소자를 예를 들어 유태틱 본딩 방식으로 외부기기와 결합할 때, p측 전극(92) 측 및 n측 전극(80) 측이 동일한 최종 높이를 가지도록 하여 탑재부 위에서의 기울어짐을 방지하고, 넓고 평평한 결합면을 제공하여 양호한 결합력을 얻을 수 있도록 하며, 반도체 발광소자 내부의 열을 외부로 방출하는 기능을 수행한다. 본딩 패드(97)는 p측 전극(92) 및 n측 전극(80) 위에 각각 복수개로 구비될 수 있으며, p측 전극(92) 및 n측 전극(80) 위에서도 n측 가지 전극(81) 및 p측 가지 전극(93)과 중첩되지 않는 위치, 즉 n측 가지 전극(81)과 p측 가지 전극(93) 사이사이의 위치에 형성되는 것이 바람직하다. 달리 표현하면, 본딩 패드(97)는 가장 위로 돌출하는 부분인 p측 가지 전극(93) 부분과 가장 아래로 움푹 들어가는 부분인 n측 가지 전극(81) 부분을 제외한 영역에 형성된다. 또한, 본딩 패드(97)는 아래의 스페이서층(97a)과 스페이서층(97a) 위의 접합층(97b)을 포함하는 복층 구조로 형성될 수 있으며, 예를 들어 5 ~ 6㎛의 전체 두께를 가진다. 예를 들어, 스페이서층(97a)은 Ni, Cu 및 이들의 조합 등과 같은 금속층으로 이루어지며, 접합층(97b)은 대략 수㎛ 정도 두께를 갖도록 Ni/Sn, Ag/Sn/Cu, Ag/Sn, Cu/Sn, Au/Sn 조합 등으로 이루어지는 유테틱 본딩층으로 이루어질 수 있다. 스페이서층(97a)은 유테틱 본딩에 사용되는 솔더에 대한 디퓨전 배리어(Diffusion Barrier)및 왯팅(wetting)층으로서의 기능을 수행하며, 본딩 패드(97)를 전체적으로 고가의 Au를 포함하는 유태틱 본딩층(97b)으로 형성하는 것에 비해 원가부담을 줄여주기도 한다. 본딩 패드(97)는, 본딩(예: 유테틱 본딩) 시 접합면의 최종 높이를 맞추기 위해, p측 전극(92) 및 n측 전극(80) 중 가장 위로 돌출하게 되는 부분, 즉 p측 가지 전극(93) 위의 부분의 높이보다 1 ~ 3㎛ 더 높게 형성되는 것이 바람직하다. 따라서, 본딩 시에, 반도체 발광소자와 탑재부 간의 양호한 결합을 얻을 수 있고, 반도체 발광소자의 열 방출을 돕게 된다. 이때 스페이서층(97a)과 접합층(97b)은 도금, 전자선 증착법(E-Beam Evaporation), 열 증착법(Thermal Evaporation) 등의 다양한 방법에 의해서 형성될 수 있다.
도 5 및 도 6에 나타낸 것과 같이, n형 반도체층(30)은 n측 접촉영역(31)을 제외한 모든 영역이 활성층(40)과 p형 반도체층(50)에 의해 덮여 있는 것이 바람직하다. 즉, 반도체 발광소자(100)에서 식각되는 영역은 n측 접촉영역(31)으로 제한되고, 가장자리 등에 식각되는 다른 부분이 존재하지 않으며, 반도체 발광소자(100) 둘레의 측면들은 모두 스크라이빙 및 브레이킹 공정 등에 의한 절단면으로 이루어진다. 이로 인해, 빛을 생성하는 활성층(40)의 면적이 증가하여 광 추출 효율이 향상된다. 또한, 식각 공정에서 생성되는 단차면은, 즉 p형 반도체층(50)의 상면과 n측 접촉영역(31)의 상면을 연결하는 활성층(40)과 p형 반도체층(50)의 노출된 측면으로 최소화된다. 활성층(40)과 p형 반도체층(50)의 노출된 측면은, 비도전성 반사막(91)을 형성할 때, 특히 비도전성 반사막(91)을 구성하는 분포 브래그 리플렉터(91a)의 증착이 어려운 부분이다. 따라서, 활성층(40)과 p형 반도체층(50)의 노출된 측면 영역의 분포 브래그 리플렉터(91a)는 반사효율이 상대적으로 낮을 수 있다. 활성층(40)과 p형 반도체층(50)의 노출된 측면이 최소화됨에 따라, 분포 브래그 리플렉터(91a) 중에서 반사효율이 낮은 영역이 최소화되어, 전체적으로 반사효율이 향상될 수 있다.
도 13은 본 개시에 따른 반도체 발광소자의 또 다른 일 예를 나타내는 도면이고, 도 14는 도 13의 I-I 라인을 따라 취한 단면도이다.
본딩 패드(97)는, 도 13 및 도 14에 도시한 바와 같이, p측 전극(92) 및 n측 전극(80) 중 가장 위로 돌출하는 부분인 p측 가지 전극(93) 위의 부분에 형성될 수도 있다. 이 경우, 본딩 패드(97)는 2 ~ 3㎛ 정도로 얇게 형성될 수 있으며, 스페이서층(97a)과 접합층(97b)을 모두 포함하는 것이 아니라 접합층(97b), 즉 유태틱 본딩층 만으로 형성될 수도 있다.
도 15는 본 개시에 따른 반도체 발광소자의 또 다른 일 예를 나타내는 도면이고, 도 16은 도 15의 J-J 라인을 따라 취한 단면도이며, 도 17은 도 15의 K-K 라인을 따라 취한 단면도이다.
반도체 발광소자(5)는 기판(10), 기판(10)에 성장되는 버퍼층(20), 버퍼층(20)위에 성장되는 n형 반도체층(30), n형 반도체층(30) 위에 성장되며 전자와 정공의 재결합을 통해 빛을 생성하는 활성층(40), 활성층(40) 위에 성장되는 p형 반도체층(50)을 구비한다. 반도체 발광소자(5)는 사각형의 평면 형상을 가지며, 따라서, 도 15의 도면을 기준으로 했을 때, 좌측의 제1 변(L1)과 제1 변(L1)과 대향하는 우측의 제3 변(L3), 그리고 위측의 제2 변(L2)과 제2 변(L2)과 대향하는 아래측의 제4 변(L4)으로 된 네 개의 변을 가진다.
메사식각 공정을 통해 p형 반도체층(50)과 활성층(40)이 부분적으로 제거되어 n형 반도체층(30)이 노출되는 n측 접촉영역(31)이 형성되며, 각 n측 접촉영역(31) 내의 n형 반도체층(30) 위에 n측 가지 전극(81)이 형성된다. 도 15에서, n측 접촉영역(31)은 제2 변(L2)과 제3 변(L3)이 만나는 모서리 측에서 제2 변(L2)을 따라 제1 변(L1)을 향해 연장되는 형태로 형성되지만, 제3 변(L3)의 중간 부분에서 제1 변(L1)을 향해 연장되는 형태로 형성될 수도 있는 등 위치 변경이 가능할 것이다. 또한, 도 15에서, n측 접촉영역(31)은 반도체 발광소자(5)의 제2 변(L2) 측 및제3 변(L3) 측으로 개방되어 있지만, 어느 한 측면으로도 개방되지 않고 그 둘레가 활성층(40)과 p형 반도체층(50)으로 둘러싸여 막힌 형태로 형성될 수도 있다. n측 접촉영역(31)의 수는 증가하거나 감소할 수 있으며, 다양한 배열 형태를 가질 수 있다. n측 가지 전극(81)은 길게 연장되는 가지부(88)와 가지부(88)의 일측단부에 넓은 폭을 갖도록 형성되는 연결부(89)를 구비한다. 이에 대응하여, n측 접촉영역(31)은 n측 가지 전극(81)의 가지부(88)가 위치하는 부분에서 좁은 폭으로 형성되고, n측 가지 전극(81)의 연결부(89)가 위치하는 부분에서 넓은 폭으로 형성된다. 경우에 따라, n측 가지 전극(81)은 생략될 수도 있다.
p형 반도체층(50) 위에 p측 가지 전극(93)이 형성된다. p측 가지 전극(93)은 제1 변(L1) 측으로부터 제3 변(L3) 측을 향해 연장되어 n측 가지 전극(81)과 나란하게 형성되며, n측 가지 전극(81)의 위치를 고려하여 제4 변(L4) 측으로 조금 치우쳐서 형성된다. p측 가지 전극(93) 또한 길게 연장되는 가지부(98)와 가지부(98)의 일측단부에 넓은 폭을 갖도록 형성되는 연결부(99)를 구비한다. 다만, 도 15에 도시된 것과 같이, p측 가지 전극(93)의 연결부(99)는, 반도체 발광소자를 위에서 봤을 때, n측 가지 전극(81)의 연결부(89) 반대 측에 위치한다. 즉, p측 가지 전극(93)의 연결부(99)는 좌측에 위치하고, n측 가지 전극(81)의 연결부(89)는 우측에 위치한다. p측 가지 전극(93)은 반도체 발광소자의 제2 변(L2) 및 제4 변(L4) 방향을 따라 길게 뻗어 있다.
p측 가지 전극(93)의 형성에 앞서, 광 흡수 방지막(95)이 p측 가지 전극(93) 아래에 해당하는 p형 반도체층(50) 위에 형성된다. 광 흡수 방지막(95)은 p측 가지 전극(93)보다 조금 넓은 폭으로 형성된다. 광 흡수 방지막(95)은 활성층(40)에서 생성된 빛이 p측 가지 전극(93)에 의해 흡수되는 것을 방지한다.
광 흡수 방지막(95)의 형성에 이어 p측 가지 전극(93)을 형성하기 이전에, 투광성 전도막(60)이 p형 반도체층(50) 위에 형성된다. 투광성 전도막(60)은 메사식각 공정을 통해 형성되는 n측 접촉영역(31)을 제외한 p형 반도체층(50) 위의 거의 대부분을 덮도록 형성된다. 따라서, 투광성 전도막(60)과 p형 반도체층(50) 사이에 광 흡수 방지막(95)이 놓이게 된다. 투광성 전도막(60) 형성에 이어 광 흡수 방지막(95)이 위치하는 투광성 전도막(60) 위에 상기한 p측 가지 전극(93)이 형성된다.
n측 가지 전극(81)과 p측 가지 전극(93)이 형성된 후, n측 가지 전극(81)을 포함한 n측 접촉영역(31)과 p측 가지 전극(93)을 포함한 p형 반도체층(50)을 전체적으로 덮도록 비도전성 반사막(91)이 형성된다. 비도전성 반사막(91)은 활성층(40)으로부터의 빛을, 성장에 사용되는 기판(10) 측 또는 기판(10)이 제거된 경우에 n형 반도체층(30) 측으로 반사하는 역할을 수행한다. 비도전성 반사막(91)은 p형 반도체층(50)의 상면과 n측 접촉영역(31)의 상면을 연결하는 p형 반도체층(50)과 활성층(40)의 노출된 측면을 또한 덮는 것이 바람직하다. 그러나, 비도전성 반사막(91)이 반드시 기판(10) 반대 측의 식각으로 노출된 n형 반도체층(30)과 p형 반도체층(50) 위의 모든 영역을 덮어야 하는 것은 아니라는 점을 당업자는 염두에 두어야 한다. 도 16 및 도 17에서, 비도전성 반사막(91)은 분포 브래그 리플렉터(91a)와 유전체 막(91b)으로 된 이중 구조를 가진다. 그러나, 비도전성 반사막(91)은, 이상에서 설명된 바와 같이, 다양한 조합으로 이루어질 수 있다. 이와 같은 비도전성 반사막(91)의 형성으로 인해 p측 가지 전극(93)과 n측 가지 전극(81)은 비도전성 반사막(91)에 의해 완전히 덮이게 된다.
p측 가지 전극(93) 및 n측 가지 전극(81)이 이하에 설명되는 p측 전극(92) 및 n측 전극(80)과 전기적으로 연통될 수 있도록 하기 위해, 비도전성 반사막(91)을 수직으로 관통하는 형태의 구멍이 형성되고, 구멍 내에 전극 물질로 채워진 형태의 전기적 연결(94,82)이 형성된다. p측 가지 전극(93) 및 n측 가지 전극(81) 각각의 가지부(98,88)는 좁은 폭으로 형성되기 때문에, 전기적 연결(94)은 제1 변(L1) 측에 위치하는 p측 가지 전극(93)의 연결부(99) 위에 위치하고 전기적 연결(82)은 제3 변(L3) 측에 위치하는 n측 가지 전극(81)의 연결부(89) 위에 위치하는 것이 바람직하다.
전기적 연결(94, 82)의 형성에 이어, 비도전성 반사막(91) 위에 p측 전극(92)과 n측 전극(80)이 형성된다. p측 전극(92)과 n측 전극(80)이 비도전성 반사막(91) 위에 반드시 넓게 형성될 필요는 없다. 비도전성 반사막(91)이 p형 반도체층(50) 및 n측 접촉영역(31)의 n형 반도체층(30)을 모두 덮도록 형성됨에 따라 p측 전극(92)과 n측 전극(80)에 의한 반사 효과의 필요성이 적고, 방열의 측면에서도 일정 정도의 면적을 초과하면 효과 증가가 크지 않기 때문이다. 더불어, p측 전극(92)과 n측 전극(80)을 넓게 형성하면 재료비 상승을 야기할 수도 있다.
p측 전극(92)과 n측 전극(80)은 단락을 방지하기 위해 비도전성 반사막(91) 위에서 서로 거리를 두고 떨어져 있다.
p측 전극(92)은 비도전성 반사막(91) 위에 형성되는 것으로서, 이하에 설명되는 본딩 패드(97)가 놓이게 되는 넓은 폭으로 형성되는 2개 이상의 패드 안착부(92a) 및 패드 안착부(92a)들을 연결하는 좁은 폭으로 형성되는 하나 이상의 이음부(92b)를 포함한다. 이음부들 중에서 p측 가지 전극(93) 위를 지나가는 이음부(92b)의 p측 가지 전극(93)과 중첩되는 부분, 즉 전기적 연결(94) 위의 부분은 넓은 폭으로 형성되는 것이 바람직하다. 도 15에 나타낸 것과 같이, p측 전극(92)은 제1 변(L1)과 나란한 부분의 제2 변(L2) 측 및 제4 변(L4) 측으로부터 두 갈래로 분기되어 제3 변(L3) 방향으로 연장되는 형태로 형성되지만, p측 가지 전극(93) 및 n측 가지 전극(81)과 중첩되지 않는다면, 제1 변(L1)과 나란한 부분의 중간에서 분기되어 제3 변(L3) 방향으로 연장되는 부분을 포함하여 세 갈래로 분기되는 형태도 가능한 등 다양한 형상으로 형성될 수 있다. p측 전극(92)은 p형 가지 전극(93)과 연통하는 제1 변(L1) 측의 이음부(92b) 아래의 전기적 연결(94)에 의해 p형 반도체층(50)과 전기적으로 연결된다. p측 전극(92)과 p측 가지 전극(93)은 전기적 연결(94)이 위치하는 부분에서만 중첩될 뿐 다른 부분에서는 중첩되지 않는다.
n측 전극(80) 역시 비도전성 반사막(91) 위에 형성되는 것으로서, 이하에 설명되는 본딩 패드(97)가 놓이게 되는 넓은 폭으로 형성되는 2개 이상의 패드 안착부(80a) 및 패드 안착부(80a)들 사이를 연결하거나 패드 안착부(80a)와 전기적 연결(82) 사이를 연결하는 좁은 폭으로 형성되는 이음부(80b)들을 포함한다. 이음부들 중 n측 가지 전극(81) 위로 연장되는 이음부(80b)의 n측 가지 전극(81)과 중첩되는 부분, 즉 전기적 연결(82) 위의 부분은 넓은 폭으로 형성되는 것이 바람직하다. 도 15에 나타낸 것과 같이, n측 전극(80)은 제3 변(L3)과 나란한 부분의 제2 변(L2) 측 및 제4 변(L4) 측으로부터 두 갈래로 분기되어 제1 변(L1) 방향으로 연장되는 형태로 형성되지만, p측 가지 전극(93) 및 n측 가지 전극(81)과 중첩되지 않는다면, 제3 변(L3)과 나란한 부분의 중간에서 분기되어 제1 변(L1) 방향으로 연장되는 부분을 포함하여 세 갈래로 분기되는 형태도 가능한 등 다양한 형상으로 형성될 수 있다. n측 전극(80)은 n형 가지 전극(81)과 연통하는 제3 변(L3) 측의 이음부(80b) 아래의 전기적 연결(82)에 의해 n형 반도체층(90)과 전기적으로 연결된다. n측 전극(80)과 n측 가지 전극(81)은 전기적 연결(82)이 위치하는 부분에서만 중첩될 뿐 다른 부분에서는 중첩되지 않는다. n측 가지 전극(81)이 생략되는 경우, n측 전극(80)은 전기적 연결(82)에 의해 직접 n형 반도체층(30)과 전기적으로 연통할 것이다.
도 15 내지 도 17에 도시된 것과 같이, p측 전극(92) 및 n측 전극(80) 위에 각각 p측 전극(92)과 n측 전극(80)의 일부로서 본딩 패드(97)가 구비된다. p측 전극(92)의 패드 안착부(92a) 위에 형성되는 본딩 패드(97)의 상면과 n측 전극(80)의 패드 안착부(80a) 위에 형성되는 본딩 패드(97)의 상면은 동일한 높이를 가진다. 즉, p측 전극(92) 위의 본딩 패드(97)의 상면과 n측 전극(80) 위의 본딩 패드의 상면은 동일한 평면상에 놓이게 된다. 이와 같은 본딩 패드(97)는, 반도체 발광소자를 예를 들어 유태틱 본딩 방식으로 외부기기와 결합할 때, p측 전극 측 및 n측 전극 측이 동일한 최종 높이를 가지도록 하여 탑재부 위에서의 기울어짐을 방지하고, 넓고 평평한 결합면을 제공하여 양호한 결합력을 얻을 수 있도록 하며, 반도체 발광소자 내부의 열을 외부로 방출하는 기능을 수행한다.
본딩 패드(97)는 p측 전극(92) 및 n측 전극(80) 위에 각각 복수개로 구비될 수 있다. 예를 들어, p측 전극(92) 측에서, 제1 변(L1)에 인접한 부분의 제2 변(L2) 측 및 제4 변(L4) 측에 치우쳐 위치하는 적어도 2개의 본딩 패드(97)가 구비되며, 제2 변(L2) 및 제4 변(L4)과 각각 나란하게 배치되는 추가적인 본딩 패드(97)가 구비될 수 있다. 마찬가지로, n측 전극(80) 측에서, 제3 변(L3)에 인접한 부분의 제2 변(L2) 측 및 제4 변(L4) 측에 치우쳐 위치하는 적어도 2개의 본딩 패드(97)가 구비되며, 제2 변(L2) 및 제4 변(L4)과 각각 나란하게 배치되는 추가적인 본딩 패드(97)가 구비될 수 있다. p측 전극(92) 및 n측 전극(80) 위의 본딩 패드(97)는 모두, 본딩(예: 유테틱 본딩) 시 접합면의 최종 높이를 맞추기 위해, p측 전극(92) 중 가장 위로 돌출하게 되는 부분, 즉 전기적 연결(94)이 위치하는 p측 가지 전극(93) 위의 부분의 높이보다 1 ~ 3 ㎛ 더 높게 형성되는 것이 바람직하다. 따라서, 본딩 시에, 반도체 발광소자와 탑재부 간의 양호한 결합을 얻을 수 있고, 반도체 발광소자의 열 방출을 돕게 된다. p측 전극(92) 및 n측 전극(80)은 전기적 연결(94,82)이 위치하는 부분을 제외하고는 p측 가지 전극(93) 및 n측 가지 전극(81)과 중첩되지 않으며, p측 전극(92) 위의 본딩 패드(97)와 n측 전극(80) 위의 본딩 패드(97) 모두 전기적 연결(94,82)과 중첩되는 위치를 피하여 형성되기 때문에, 본딩 패드(97)는 모두 p측 가지 전극(93) 및 n측 가지 전극(81)과 중첩되지 않는 위치에 형성된다.
본딩 패드(97)는 아래의 스페이서층(97a)과 스페이서층(97a) 위의 접합층(97b)을 포함하는 복층 구조로 형성될 수 있으며, 전체 두께가 5 ~ 6㎛ 인 것이 바람직하다. 예를 들어, 스페이서층(97a)은 Ni, Cu 및 이들의 조합 등과 같은 금속층으로 이루어지며, 접합층(97b)은 대략 수㎛ 정도 두께를 갖도록 Ni/Sn, Ag/Sn/Cu, Ag/Sn, Cu/Sn, Au/Sn 조합 등으로 이루어지는 유테틱 본딩층으로 이루어질 수 있다. 스페이서층(97a)은 유테틱 본딩에 사용되는 솔더에 대한 디퓨전 배리어(Diffusion Barrier)및 왯팅(wetting)층으로서의 기능을 수행하며, 본딩 패드(97)를 전체적으로 고가의 Au를 포함하는 유태틱 본딩층(97b)으로 형성하는 것에 비해 원가부담을 줄여주기도 한다. 이때 스페이서층(97a)과 접합층(97b)은 도금, 전자선 증착법(E-Beam Evaporation), 열 증착법(Thermal Evaporation) 등의 다양한 방법에 의해서 형성될 수 있다.
상기한 바와 같이, p측 전극(92) 및 n측 전극(80)은 각각, 과도한 면적증가를 회피하기 위해, 본딩 패드(97)가 놓이는 패드 안착부(92a, 80a) 및 전기적 연결(94,82)과 연통하는 이음부(92b,80b)의 일부분만 넓은 폭으로 형성되고, 나머지 부분은 좁은 폭으로 형성된다. 이와 같이 비도전성 반사막(91) 위에서 p측 전극(92) 및 n측 전극(80)의 면적이 과도하게 증가하는 것을 제한하고, p측 전극(92) 및 n측 전극(80) 위에 본딩 패드(97)를 적절히 배치함으로써, 재료비 부담을 줄이면서도 안정적인 방열효과를 얻을 수 있으며, p측 전극(92) 및 n측 전극(80)에 의한 빛의 흡수를 줄일 수 있어 높은 광 추출 효율을 제공할 수 있다. 즉, 섬 형태로 배열되는 본딩 패드(97)를 통해 충분한 방열효과를 얻을 수 있으면서도, 본딩 패드(97) 아래의 p측 전극(92) 및 n측 전극(80)이 제한된 영역에만 형성됨에 따라 동작 전압의 최적화를 달성할 수 있으며, p측 전극(92) 및 n측 전극(80)에 의해 덮이는 면적을 최소화하여 p측 전극(92) 및 n측 전극(80)에 의한 빛의 흡수를 줄여줌으로써 광 추출 효율을 향상시킬 수 있도록 한다.
이하 본 개시의 다양한 실시 형태에 대하여 설명한다.
(1) 제1 패드 안착부는 제1 본딩 패드 보다 넓게 형성되고, 제1 패드 안착부를 연결하는 이음부는 제1 본딩 패드 보다 좁게 형성되며, 제2 패드 안착부는 제2 본딩 패드 보다 넓게 형성되며, 제2 패드 안착부를 연결하는 이음부는 제2 본딩 패드 보다 좁게 형성되는 것을 특징으로 하는 반도체 발광소자.
(2) 제1 본딩 패드 및 제2 본딩 패드는 제1 가지 전극과 중첩되지 않는 위치에 형성되는 것을 특징으로 하는 반도체 발광소자.
(3) 제1 전극의 이음부 및 제2 전극의 이음부 중 제1 전기적 연결 또는 제2 전기적 연결과 연통하는 부분은 넓게 형성되고, 나머지 부분은 좁은 폭으로 형성되는 것을 특징으로 하는 반도체 발광소자.
(4) 제1 본딩 패드 및 제2 본딩 패드는 동일한 높이를 가지는 것을 특징으로 하는 반도체 발광소자.
(5) 제1 본딩 패드 및 제2 본딩 패드는 제1 전극 중 가장 위로 돌출하게 되는 부분의 높이 보다 1 ~ 3 ㎛ 더 높게 형성되는 것을 특징으로 하는 반도체 발광소자.
(6) 제1 본딩 패드와 제2 본딩 패드는 유테틱 본딩층을 가지는 것을 특징으로 하는 반도체 발광소자.
(7) 제1 본딩 패드와 제2 본딩 패드는 아래의 스페이서층 및 스페이서층 위의 접합층을 가지는 것을 특징으로 하는 반도체 발광소자.
(8) 접합층은 유테틱 본딩층인 것을 특징으로 하는 반도체 발광소자.
(9) 스페이서층은 금속층인 것을 특징으로 하는 반도체 발광소자.
(10) 접촉영역 내의 제1 반도체층과 비도전성 반사막 사이에서 제3 변 측으로부터 제1 변을 향해 길게 연장되며, 비도전성 반사막을 관통하는 제2 전기적 연결 의해 제2 전극과 전기적으로 연통하는 제2 가지 전극;을 포함하는 것을 특징으로 하는 반도체 발광소자.
(11) 제1 본딩 패드 및 제2 본딩 패드는 제1 가지 전극 및 제2 가지 전극과 중첩되지 않는 위치에 형성되는 것을 특징으로 하는 반도체 발광소자.
본 개시에 따른 하나의 반도체 발광소자에 의하면, 탑재부에 결합시 반도체 발광소자가 기울어짐 없이 균형을 잡도록 할 수 있게 된다.
또한 본 개시에 따른 다른 반도체 발광소자에 의하면, 광 추출 효율을 개선할 수 있게 된다.
또한 본 개시에 따른 또 다른 반도체 발광소자에 의하면, 새로운 형태의 반사막 구조를 구현할 수 있게 된다.
또한 본 개시에 따른 또 다른 반도체 발광소자에 의하면, 새로운 형태의 플립 칩을 구현할 수 있게 된다.
또한 본 개시에 따른 또 다른 반도체 발광소자에 의하면, 가지 전극을 도입한 반사막 구조를 구현할 수 있게 된다.
또한 본 개시에 따른 또 다른 반도체 발광소자에 의하면, 가지 전극을 도입한 플립 칩을 구현할 수 있게 된다.
또한 본 개시에 따른 또 다른 반도체 발광소자에 의하면, 충분한 방열 효율 제공하면서도 전극에 의한 빛의 흡수를 줄일 수 있게 된다.
또한 본 개시에 따른 또 다른 반도체 발광소자에 의하면, 재료비 절감을 가능하게 한다.
기판(10) n형 반도체층(30)
활성층(40) p형 반도체층(50)
투광성 전도막(60) n측 가지 전극(81)
전기적 연결(82,94) 비도전성 반사막(91)
p측 가지 전극(93)

Claims (12)

  1. 성장 기판을 이용해 순차로 성장되는, 제1 도전성을 가지는 제1 반도체층, 제1 도전성과 다른 제2 도전성을 가지는 제2 반도체층 및 제1 반도체층과 제2 반도체층 사이에 개재되며 전자와 정공의 재결합을 통해 빛을 생성하는 활성층을 가지는 복수의 반도체층;으로서, 제1 변과 제1 변과 대향하는 제3 변, 그리고 제2 변과 제2 변과 대향하는 제4 변으로 된 네 개의 변을 가지는 복수의 반도체층;
    제2 반도체층과 활성층을 부분적으로 제거하여 제1 반도체층이 노출되는 접촉영역;
    활성층으로부터의 빛을 성장 기판 측인 제1 반도체층 측으로 반사하도록, 제2 반도체층 및 접촉영역을 덮도록 형성되는 비도전성 반사막;
    비도전성 반사막과 제2 반도체층 사이에서 제1 변 측으로부터 제3 변 측을 향해 길게 연장되는 제1 가지 전극;
    제1 변 측에서 비도전성 반사막을 관통하여 제1 가지 전극과 전기적으로 연통하는 제1 전기적 연결; 및
    제3 변 측에서 비도전성 반사막을 관통하여 접촉영역의 제1 반도체 층과 전기적으로 연통하는 제2 전기적 연결;
    제1 전기적 연결과 전기적으로 연통하는 2개의 제1 본딩 패드;
    제2 전기적 연결과 전기적으로 연통하는 2개의 제2 본딩 패드;
    제1 전기적 연결과 전기적으로 연통하고, 2개의 제1 본딩 패드가 각각 놓이는 2개의 제1 패드 안착부 및 2개의 제1 패드 안착부를 연결하는 이음부를 포함하는 제1 전극;
    제2 전기적 연결과 전기적으로 연통하고, 2개의 제2 본딩 패드가 각각 놓이는 2개의 제2 패드 안착부 및 2개의 제2 패드 안착부를 연결하는 이음부를 포함하는 제2 전극;을 포함하는 것을 특징으로 하는 반도체 발광소자.
  2. 청구항 1에 있어서,
    제1 패드 안착부는 제1 본딩 패드 보다 넓게 형성되고, 제1 패드 안착부를 연결하는 이음부는 제1 본딩 패드 보다 좁게 형성되며,
    제2 패드 안착부는 제2 본딩 패드 보다 넓게 형성되며, 제2 패드 안착부를 연결하는 이음부는 제2 본딩 패드 보다 좁게 형성되는 것을 특징으로 하는 반도체 발광소자.
  3. 청구항 1에 있어서,
    제1 본딩 패드 및 제2 본딩 패드는 제1 가지 전극과 중첩되지 않는 위치에 형성되는 것을 특징으로 하는 반도체 발광소자.
  4. 청구항 2에 있어서,
    제1 전극의 이음부 및 제2 전극의 이음부 중 제1 전기적 연결 또는 제2 전기적 연결과 연통하는 부분은 넓게 형성되고, 나머지 부분은 좁은 폭으로 형성되는 것을 특징으로 하는 반도체 발광소자.
  5. 청구항 1에 있어서,
    제1 본딩 패드 및 제2 본딩 패드는 동일한 높이를 가지는 것을 특징으로 하는 반도체 발광소자.
  6. 청구항 1에 있어서,
    제1 본딩 패드 및 제2 본딩 패드는 제1 전극 중 가장 위로 돌출하게 되는 부분의 높이 보다 1 ~ 3 ㎛ 더 높게 형성되는 것을 특징으로 하는 반도체 발광소자.
  7. 청구항 1에 있어서,
    제1 본딩 패드와 제2 본딩 패드는 유테틱 본딩층을 가지는 것을 특징으로 하는 반도체 발광소자.
  8. 청구항 1에 있어서,
    제1 본딩 패드와 제2 본딩 패드는 아래의 스페이서층 및 스페이서층 위의 접합층을 가지는 것을 특징으로 하는 반도체 발광소자.
  9. 청구항 8에 있어서,
    접합층은 유테틱 본딩층인 것을 특징으로 하는 반도체 발광소자.
  10. 청구항 8에 있어서,
    스페이서층은 금속층인 것을 특징으로 하는 반도체 발광소자.
  11. 청구항 1에 있어서,
    접촉영역 내의 제1 반도체층과 비도전성 반사막 사이에서 제3 변 측으로부터 제1 변을 향해 길게 연장되며, 비도전성 반사막을 관통하는 제2 전기적 연결 의해 제2 전극과 전기적으로 연통하는 제2 가지 전극;을 포함하는 것을 특징으로 하는 반도체 발광소자.
  12. 청구항 11에 있어서,
    제1 본딩 패드 및 제2 본딩 패드는 제1 가지 전극 및 제2 가지 전극과 중첩되지 않는 위치에 형성되는 것을 특징으로 하는 반도체 발광소자.
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* Cited by examiner, † Cited by third party
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008135789A (ja) 2002-05-27 2008-06-12 Nichia Chem Ind Ltd 窒化物半導体発光素子、発光素子、素子積層体、並びにそれらを用いた発光装置
KR20110095177A (ko) * 2010-02-17 2011-08-24 도요다 고세이 가부시키가이샤 반도체 발광 소자
KR20120039587A (ko) * 2012-03-06 2012-04-25 서울옵토디바이스주식회사 웨이퍼 레벨 발광다이오드 패키지
KR20120087038A (ko) * 2011-01-27 2012-08-06 엘지이노텍 주식회사 발광 소자

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008135789A (ja) 2002-05-27 2008-06-12 Nichia Chem Ind Ltd 窒化物半導体発光素子、発光素子、素子積層体、並びにそれらを用いた発光装置
KR20110095177A (ko) * 2010-02-17 2011-08-24 도요다 고세이 가부시키가이샤 반도체 발광 소자
KR20120087038A (ko) * 2011-01-27 2012-08-06 엘지이노텍 주식회사 발광 소자
KR20120039587A (ko) * 2012-03-06 2012-04-25 서울옵토디바이스주식회사 웨이퍼 레벨 발광다이오드 패키지

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102015110770B4 (de) 2014-07-03 2022-09-15 Epistar Corporation Optoelektronische Vorrichtung

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