KR101604095B1 - 반도체 발광소자 - Google Patents

반도체 발광소자 Download PDF

Info

Publication number
KR101604095B1
KR101604095B1 KR1020140049301A KR20140049301A KR101604095B1 KR 101604095 B1 KR101604095 B1 KR 101604095B1 KR 1020140049301 A KR1020140049301 A KR 1020140049301A KR 20140049301 A KR20140049301 A KR 20140049301A KR 101604095 B1 KR101604095 B1 KR 101604095B1
Authority
KR
South Korea
Prior art keywords
electrode
semiconductor layer
edge
semiconductor
branched
Prior art date
Application number
KR1020140049301A
Other languages
English (en)
Other versions
KR20150138434A (ko
Inventor
진근모
전수근
Original Assignee
주식회사 세미콘라이트
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 세미콘라이트 filed Critical 주식회사 세미콘라이트
Priority to KR1020140049301A priority Critical patent/KR101604095B1/ko
Priority to US15/028,653 priority patent/US9748446B2/en
Priority to PCT/KR2014/009582 priority patent/WO2015053595A1/ko
Priority to CN201810324277.8A priority patent/CN108389946B/zh
Priority to CN201810324278.2A priority patent/CN108400214A/zh
Priority to CN201480056016.2A priority patent/CN105637658B/zh
Publication of KR20150138434A publication Critical patent/KR20150138434A/ko
Application granted granted Critical
Publication of KR101604095B1 publication Critical patent/KR101604095B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/36—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes
    • H01L33/38—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes with a particular shape
    • H01L33/382—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes with a particular shape the electrode extending partially in or entirely through the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/10—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a light reflecting structure, e.g. semiconductor Bragg reflector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/36—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes
    • H01L33/40—Materials therefor
    • H01L33/42—Transparent materials

Abstract

본 개시는 반도체 발광소자에 있어서, 제1 도전성을 가지는 제1 반도체층, 제1 도전성과 다른 제2 도전성을 가지는 제2 반도체층 및 제1 반도체층과 제2 반도체층 사이에 개재되며 전자와 정공의 재결합을 통해 빛을 생성하는 활성층을 가지는 복수의 반도체층;으로서, 성장 기판을 이용해 순차로 성장되는 복수의 반도체층; 활성층에서 생성된 빛을 성장 기판 측으로 반사하도록 복수의 반도체층 위에 구비된 비도전성 반사막; 비도전성 반사막 위에 구비되며 제1 반도체층에 전자와 정공 중 하나를 공급하는 제1 전극; 그리고 비도전성 반사막 위에 제1 전극으로부터 떨어지도록 구비되며 제2 반도체층에 전자와 정공 중 나머지 하나를 공급하는 제2 전극;을 포함하며, 복수의 반도체층 위를 가로지르는 제1 전극의 에지 및 제2 전극의 에지 중 적어도 하나는 복수의 반도체층의 에지에 대해 비스듬하게(oblique) 형성된 것을 특징으로 하는 반도체 발광소자에 관한 것이다.

Description

반도체 발광소자{SEMICONDUCTOR LIGHT EMITTING DEVICE}
본 개시(Disclosure)는 전체적으로 반도체 발광소자에 관한 것으로, 특히 휘도를 향상하는 전극 구조를 가지는 반도체 발광소자에 관한 것이다.
여기서, 반도체 발광소자는 전자와 정공의 재결합을 통해 빛을 생성하는 반도체 광소자를 의미하며, 3족 질화물 반도체 발광소자를 예로 들 수 있다. 3족 질화물 반도체는 Al(x)Ga(y)In(1-x-y)N (0≤x≤1, 0≤y≤1, 0≤x+y≤1)로 된 화합물로 이루어진다. 이외에도 적색 발광에 사용되는 GaAs계 반도체 발광소자 등을 예로 들 수 있다.
여기서는, 본 개시에 관한 배경기술이 제공되며, 이들이 반드시 공지기술을 의미하는 것은 아니다(This section provides background information related to the present disclosure which is not necessarily prior art).
도 1은 미국 등록특허공보 제7,262,436호에 개시된 반도체 발광소자의 일 예를 나타내는 도면이다.
반도체 발광소자는 기판(100), 기판(100) 위에 성장되는 위에 성장되는 n형 반도체층(300), n형 반도체층(300) 위에 성장되는 활성층(400), 활성층(400) 위에 성장되는 p형 반도체층(500), p형 반도체층(500) 위에 형성되는 반사막으로 기능하는 전극(901,902,903) 그리고 식각되어 노출된 n형 반도체층(300) 위에 형성되는 n측 본딩 패드(800)를 포함한다.
이러한 구조의 칩, 즉 기판(100)의 일측에 전극(901,902,903) 및 전극(800) 모두가 형성되어 있고, 전극(901,902,903)이 반사막으로 기능하는 형태의 칩을 플립 칩(filp chip)이라 한다. 전극(901,902,903)은 반사율이 높은 전극(901; 예: Ag), 본딩을 위한 전극(903; 예: Au) 그리고 전극(901) 물질과 전극(903) 물질 사이의 확산을 방지하는 전극(902; 예: Ni)으로 이루어진다. 이러한 금속 반사막 구조는 반사율이 높고, 전류 확산에 이점을 가지지만, 금속에 의한 빛흡수라는 단점을 가진다.
도 2는 일본 공개특허공보 제2006-20913호에 개시된 반도체 발광소자의 일 예를 나타내는 도면이다.
반도체 발광소자는 기판(100), 기판(100) 위에 성장되는 버퍼층(200), 버퍼층(200) 위에 성장되는 n형 반도체층(300), n형 반도체층(300) 위에 성장되는 활성층(400), 활성층(400) 위에 성장되는 p형 반도체층(500), p형 반도체층(500) 위에 형성되며, 전류 확산 기능을 하는 투광성 도전막(600), 투광성 도전막(600) 위에 형성되는 p측 본딩 패드(700) 그리고 식각되어 노출된 n형 반도체층(300) 위에 형성되는 n측 본딩 패드(800)를 포함한다. 그리고 투광성 도전막(600) 위에는 분포 브래그 리플렉터(900; DBR: Distributed Bragg Reflector)와 금속 반사막(904)이 구비되어 있다. 이러한 구성에 의하면, 금속 반사막(904)에 의한 빛흡수를 감소하지만, 전극(901,902,903)을 이용하는 것보다 상대적으로 전류 확산이 원활치 못한 단점이 있다.
이에 대하여 '발명의 실시를 위한 구체적인 내용'의 후단에 기술한다.
여기서는, 본 개시의 전체적인 요약(Summary)이 제공되며, 이것이 본 개시의 외연을 제한하는 것으로 이해되어서는 아니된다(This section provides a general summary of the disclosure and is not a comprehensive disclosure of its full scope or all of its features).
본 개시에 따른 일 태양에 의하면(According to one aspect of the present disclosure), 반도체 발광소자에 있어서, 제1 도전성을 가지는 제1 반도체층, 제1 도전성과 다른 제2 도전성을 가지는 제2 반도체층 및 제1 반도체층과 제2 반도체층 사이에 개재되며 전자와 정공의 재결합을 통해 빛을 생성하는 활성층을 가지는 복수의 반도체층;으로서, 성장 기판을 이용해 순차로 성장되는 복수의 반도체층; 활성층에서 생성된 빛을 성장 기판 측으로 반사하도록 복수의 반도체층 위에 구비된 비도전성 반사막; 비도전성 반사막 위에 구비되며 제1 반도체층에 전자와 정공 중 하나를 공급하는 제1 전극; 그리고 비도전성 반사막 위에 제1 전극으로부터 떨어지도록 구비되며 제2 반도체층에 전자와 정공 중 나머지 하나를 공급하는 제2 전극;을 포함하며, 복수의 반도체층 위를 가로지르는 제1 전극의 에지 및 제2 전극의 에지 중 적어도 하나는 복수의 반도체층의 에지에 대해 비스듬하게(oblique) 형성된 것을 특징으로 하는 반도체 발광소자가 제공된다.
이에 대하여 '발명의 실시를 위한 구체적인 내용'의 후단에 기술한다.
도 1은 미국 등록특허공보 제7,262,436호에 개시된 반도체 발광소자의 일 예를 나타내는 도면,
도 2는 일본 공개특허공보 제2006-20913호에 제시된 반도체 발광소자의 일 예를 나타내는 도면,
도 3은 본 개시에 따른 반도체 발광소자의 일 예를 설명하는 도면,
도 4는 도 3의 A-A라인을 따라 취한 단면의 일 예를 나타내는 도면,
도 5는 비교예의 반도체 발광소자와 본 개시에 따른 반도체 발광소자의 일 예를 대략적으로 나타내는 도면,
도 6은 제1 전극 및 제2 전극의 형성 전의 상태를 설명하는 도면,
도 7은 본 개시에 따른 반도체 발광소자의 개구 형성 공정의 일 예를 설명하는 도면,
도 8은 하부 전극의 층구조의 일 예를 설명하는 도면,
도 9는 본 개시에 따른 반도체 발광소자의 다른 예를 나타내는 도면,
도 10은 본 개시에 따른 반도체 발광소자의 다른 예들을 나타내는 도면.
이하, 본 개시를 첨부된 도면을 참고로 하여 자세하게 설명한다(The present disclosure will now be described in detail with reference to the accompanying drawing(s)).
도 3은 본 개시에 따른 반도체 발광소자의 일 예를 설명하는 도면이고, 도 4는 도 3의 A-A라인을 따라 취한 단면의 일 예를 나타내는 도면이다.
본 예에서 반도체 발광소자는 복수의 반도체층(30,40,50), 빛흡수 방지막(41), 전류 확산 도전막(60), 비도전성 반사막(91), 제1 전극부 및 제2 전극부를 포함한다. 제1 전극부는 및 제2 전극부 중 적어도 하나는 하부 전극, 상부 전극 및 이들을 연결하는 전기적 연결을 구비할 수 있다. 본 예에서, 제1 전극부는 하부 전극으로서 제1 가지 전극(78), 제1 오믹 접촉 패드(56)를 구비하며, 상부 전극으로서 제1 전극(75)을 구비하고, 하부 전극과 상부 전극을 연결하는 제1 전기적 연결(71,72)을 구비한다. 또한, 제2 전극부는 하부 전극으로서 제2 가지 전극(88), 제2 오믹 접촉 패드(52)를 구비하며, 상부 전극으로서 제2 전극(85)을 구비하고, 하부 전극과 상부 전극을 연결하는 제2 전기적 연결(81,82)을 구비한다.
복수의 반도체층(30,40,50)은 제1 도전성을 가지는 제1 반도체층(30), 제1 도전성과 다른 제2 도전성을 가지는 제2 반도체층(50) 및 제1 반도체층(30)과 제2 반도체층(50) 사이에 개재되며 전자와 정공의 재결합을 통해 빛을 생성하는 활성층(40)을 구비하며, 성장 기판을 이용해 순차로 성장된다. 비도전성 반사막(91)은 활성층(40)에서 생성된 빛을 성장 기판(10) 측으로 반사하도록 복수의 반도체층(30,40,50) 위에 구비된다. 제1 전극(75)은 비도전성 반사막(91) 위에 구비되며 제1 반도체층(30)에 전자와 정공 중 하나를 공급한다. 제2 전극(85)은 비도전성 반사막(91) 위에 제1 전극(75)으로부터 떨어지도록 구비되며, 제2 반도체층(50)에 전자와 정공 중 나머지 하나를 공급한다. 복수의 반도체층(30,40,50) 위를 가로지르는 제1 전극의 에지(77) 및 제2 전극의 에지(87) 중 적어도 하나는 복수의 반도체층의 에지(예: 31; 도 5 참조)에 대해 비스듬하게 사선(oblique line)으로 형성된다.
본 예에서, 복수의 반도체층(30,40,50)은 평면상으로 관찰할 때, 사각 형상을 가지며, 복수의 코너(corner; 예: C1,C2,C3,C4 도 5 참조)를 구비한다. 서로 마주보는 제1 전극의 에지(77)와 제2 전극의 에지(87) 사이 영역(예: A2; 도 5참조)에 제1 대각 방향(예: C1-C2 방향; 도 5 참조)의 복수의 반도체층(30,40,50)의 2개의 코너(예: C1,C2; 도 5 참조)가 구비된다. 제1 전극의 에지(77) 및 제2 전극의 에지(87)는 서로 나란하며, 코너(C1,C2)에 이어진 복수의 반도체층의 에지(31)에 대해 비스듬하게 사선으로 형성되어 있다.
비도전성 반사막(91)에도 불구하고 비도전성 반사막(91)에 제1 전극(75) 및 제2 전극(85)이 접촉하면 접촉면에서 빛이 일부 반사되지만 다른 일부는 제1 전극(75) 및 제2 전극(85)에 흡수 손실될 수 있다. 따라서 휘도 향상의 관점에서는 제1 전극(75) 및 제2 전극(85)의 면적이 작은 것이 좋다. 반면, 방열을 위한 열 전도도 관점에서는 제1 전극(75) 및 제2 전극(85)의 면적이 큰 것이 좋다. 따라서 방열의 관점에서는 제1 전극의 에지(77) 및 제2 전극의 에지(87) 사이 간격을 넓히는데 제한이 있다.
본 예에서는 이러한 제한 하에서 서로 마주보는 제1 전극의 에지(77)와 제2 전극의 에지(87)를 전술한 바와 같이 비스듬하게 즉 사선으로 형성함으로써 휘도를 향상한다. 예를 들어, 제1 전극의 에지(77)와 제2 전극의 에지(87)를 복수의 반도체층의 에지(31)와 수직하게 또는 나란하게 형성하는 비교예(도 5(a) 참조)에 비하여 본 예와 같이 비스듬하게 사선으로 형성하면 반도체 발광소자에 요구되는 다른 조건(예: 열 전도도 등)에 큰 영향 없이 제1 전극의 에지(77)와 제2 전극의 에지(87) 사이 영역이 더 넓어질 수 있다. 그 결과 제1 전극(75) 및 제2 전극(85)에 의한 빛흡수 손실이 감소되어 휘도가 향상된다. 이에 대해서는 더 후술된다.
이하, 3족 질화물 반도체 발광소자를 예로 하여 설명한다.
기판(10)으로 주로 사파이어, SiC, Si, GaN 등이 이용되며, 기판(10)은 최종적으로 제거될 수 있다. 복수의 반도체층(30,40,50)은 기판(10) 위에 형성된 버퍼층(20), 제1 도전성을 가지는 제1 반도체층(30; 예: Si 도핑된 GaN), 제1 도전성과 다른 제2 도전성을 가지는 제2 반도체층(50; 예: Mg 도핑된 GaN) 및 제1 반도체층(30)과 제2 반도체층(50) 사이에 개재되며 전자와 정공의 재결합을 통해 빛을 생성하는 활성층(40; 예: InGaN/(In)GaN 다중양자우물구조)을 포함한다. 복수의 반도체층(30,40,50) 각각은 다층으로 이루어질 수 있고, 버퍼층(20)은 생략될 수 있다.
비도전성 반사막(91)은 활성층(40)으로부터의 빛을 복수의 반도체층(30,40,50) 측으로 반사한다. 본 예에서 비도전성 반사막(91)은 금속 반사막에 의한 빛흡수 감소를 위해 비금속 물질로 형성된다. 비도전성 반사막(91)은, 예를 들어, 분포 브래그 리플렉터(91a; Distributed Bragg Reflector), 유전체 막(91b) 및 클래드 막(91f)을 포함한다. 유전체 막(91b) 또는 클래드 막(91f)은 생략될 수 있다. 분포 브래그 리플렉터(91a)가 비도전성인 경우, 유전체 막(91b), 분포 브래그 리플렉터(91a) 및 클래드 막(91f) 전체가 비도전성 반사막(91)으로 기능한다.
분포 브래그 리플렉터(91a)는 활성층(40)으로부터의 빛을 기판(10) 측으로 반사한다. 분포 브래그 리플렉터(91a)는 빛의 흡수를 방지하도록 투광성 물질(예: SiO2/TiO2)로 형성되는 것이 바람직하다.
유전체 막(91b)은 복수의 반도체층(30,40,50)과 분포 브래그 리플렉터(91a)의 사이에 위치하며, 굴절률이 분포 브래그 리플렉터(91a)의 유효 굴절률보다 작은 유전체(예: SiO2)로 이루어질 수 있다. 여기서, 유효 굴절률은 서로 다른 굴절률을 가진 물질들로 이루어진 도파로에서 진행할 수 있는 빛이 가지는 등가 굴절률을 의미한다. 유전체 막(91b)은 빛의 반사에도 도움을 줄 수 있다.
클래드 막(91f)은 분포 브래그 리플렉터(91a) 위에 형성되며, 클래드 막(91f) 또한 분포 브래그 리플렉터(91a)의 유효 굴절률보다 낮은 물질(예: Al2O3 , SiO2, SiON, MgF, CaF)로 이루어질 수 있다.
활성층(40)에서 발생한 빛은 많은 부분이 유전체 막(91b)과 분포 브래그 리플렉터(91a)에 의해 제1 반도체층(30) 측으로 반사된다. 유전체 막(91b), 분포 브래그 리플렉터(91a) 및 클래드 막(91f)의 관계가 광 웨이브가이드(optical waveguide)의 관점에서 설명될 수 있다. 광 웨이브가이드는 빛의 전파부를 그보다 굴절률이 낮은 물질로 둘러싸서, 전반사를 이용하여, 빛을 안내하는 구조물이다. 이러한 관점에서, 분포 브래그 리플렉터(91a)를 전파부로 보면, 유전체 막(91b)과 클래드 막(91f)은 전파부를 둘러싸는 구성으로서 광 웨이브가이드의 일부로 볼 수 있다.
비도전성 반사막(91)에는 전기적 연결 통로로 사용되는 복수의 개구가 형성되어 있다. 본 예에서는 복수의 제1 반도체층 측 개구(63)가 비도전성 반사막(91), 제2 반도체층(50), 활성층(40) 및 제1 반도체층(30)의 일부까지 형성되며, 복수의 제2 반도체층 측 개구(65)가 비도전성 반사막(91)을 관통하여 형성된다. 본 예에서 유전체 막(91b)은 전류 확산 도전막(60)과 분포 브래그 리플렉터(91a)의 사이로부터 제1 반도체층 측 개구(63,65)의 내측면으로 이어져, 제1 전기적 연결(71) 및 추가의 제1 전기적 연결(72)를 제2 반도체층(50), 활성층(40)으로부터 절연한다. 이와 다르게 유전체 막(91b)과 전류 확산 도전막(60) 사이에 다른 별도의 절연막이 형성될 수도 있다.
빛흡수 방지막(41)은 제2 오믹 접촉 패드(52) 및 제2 가지 전극(88) 중 적어도 하나에 대응하여 형성될 수 있으며, 생략될 수도 있다. 본 예에서는 제2 반도체층(50)과 전류 확산 도전막(60) 사이에 p측 오믹 접촉 패드(52; 제2 오믹 접촉 패드) 및 p측 가지 전극(88; 제2 가지 전극)에 대응하여 빛흡수 방지막(41) 또는 전류차단층(current block layer)이 구비되어 있다.
반도체 발광소자는 복수의 반도체층(30,40,50)과 비도전성 반사막(91) 사이, 예를 들어, 제2 반도체층(50)과 유전체 막(91b)의 사이에 전류 확산 도전막(60)을 구비한다. 전류 확산 도전막(60)은 전류 확산 전극(ITO 등), 오믹 금속층(Cr, Ti 등), 반사 금속층(Al, Ag, 등) 등으로 형성될 수 있으며, 이들의 조합으로 이루어질 수도 있다. 금속층에 의한 빛흡수를 감소하기 위해 전류 확산 도전막(60)은 투광성 도전성 물질(예: ITO)로 이루어지는 것이 바람직하다.
제1 가지 전극(78) 및 제1 오믹 접촉 패드(56)는 식각되어 노출된 제1 반도체층(30)에 구비되며, 제2 가지 전극(88) 및 제2 오믹 접촉 패드(52)는 전류 확산 도전막(60) 위에 구비된다. 본 예에서, 제1 가지 전극(78) 및 제2 가지 전극(88)은 제2 대각 방향(예: C3-C4 방향; 도 5참조)으로 뻗어 있다. 제1 대각 방향의 2개의 코너(C1,C2)에 가까울수록 제1 가지 전극(78) 및 제2 가지 전극(88)의 길이가 짧아지도록 형성되어 있다.
예를 들어, 복수의 n측 가지 전극(78; 제1 가지 전극)은 식각되어 노출된 제1 반도체층(30)에 구비되며, 제1 전극(75)의 아래에서 제2 전극(85)의 아래로 뻗어 있다. 복수의 n측 가지 전극(78)의 형상과 배열은 반도체 발광소자의 형상, 사이즈 등에 따라 변경될 수 있다. 복수의 n측 오믹 접촉 패드(56; 제1 오믹 접촉 패드)는 제1 전극(75) 아래에서 제2 전극(85)으로부터 멀어지는 방향으로 n측 가지 전극(78)의 연장선상에 배열되어 있다. n측 오믹 접촉 패드(56)는 n측 가지 전극(78)과 동일한 재질로 이루어질 수 있으며, 제1 반도체층(30)과 추가의 제1 전기적 연결(72)의 사이에 개재되어 전기적 접촉을 향상한다. 제1 전기적 연결(71)은 일부의 제1 반도체층 측 개구(63)로 이어져 n측 가지 전극(78)과 도통된다. 추가의 제1 전기적 연결(72)은 나머지 제1 반도체층 측 개구(63)로 이어져 n측 오믹 접촉 패드(56)와 도통된다.
복수의 p측 가지 전극(88; 제2 가지 전극)은 전류 확산 도전막(60)과 유전체막(91b)의 사이에 구비되며, 제2 전극(85)의 아래에서 제1 전극(75)의 아래로 뻗어 있다. p측 가지 전극(88)은 n형 반도체층인 제1 반도층(30; 예: Si 도핑된 GaN)에 비하여 전류 확산이 어려운 p형 반도체층인 제2 반도체층(50; 예: Mg 도핑된 GaN)으로의 전류 확산을 향상한다. 복수의 p측 가지 전극(88)의 형상과 배열은 반도체 발광소자의 형상, 사이즈 등에 따라 변경될 수 있다. 복수의 p측 오믹 접촉 패드(52; 제2 오믹 접촉 패드)는 제2 전극(85) 아래에서 제1 전극(75)으로부터 멀어지는 방향으로 p측 가지 전극(88)의 연장선상에 배열되어 있다. p측 오믹 접촉 패드(52)는 전류 확산 도전막(60)과 추가의 제2 전기적 연결(82)의 사이에 개재되어 전기적 접촉을 향상한다. p측 오믹 접촉 패드(52)는 p측 가지 전극(88)과 동일한 재질로 이루어질 수 있다. 제2 전기적 연결(81)은 일부의 제2 반도체층 측 개구(65)로 이어져 p측 가지 전극(88)과 도통된다. 추가의 제2 전기적 연결(82)은 나머지 제2 반도체층 측 개구(65)로 이어져 p측 오믹 접촉 패드(52)와 도통된다.
제1 반도체층 측 개구(63) 및 제2 반도체층 측 개구(65)의 개수와 간격과 배열 형태는 반도체 발광소자의 사이즈, 전류 확산과 균일한 전류 공급 및 발광의 균일성을 위해 적절히 조절될 수 있다.
제1 전극(75) 및 제2 전극(85)은 비도전성 반사막(91) 위에서 서로 떨어져 형성된다. 제1 전극(75)은 제1 전기적 연결(71) 및 추가의 제1 전기적 연결(72)을 통해 n측 가지 전극(78) 및 n측 오믹 접촉 패드(56)와 전기적으로 연결되어 제1 반도체층(30)에 전자를 공급한다. 제2 전극(85)은 제2 전기적 연결(81) 및 추가의 제2 전기적 연결(82)을 통해 p측 가지 전극(88) 및 p측 오믹 접촉 패드(52)와 전기적으로 연결되어 제2 반도체층(50)에 정공을 공급한다. 제1 전극의 에지(77)와 제2 전극의 에지(87)는 비도전성 반사막(91) 위를 가로지르며 서로 나란하며 복수의 반도체층의 에지(31)에 비스듬하게 사선으로 형성되어 있다. 전술한 바와 같이, 제1 전극의 에지(77)와 제2 전극의 에지(87) 사이 영역에 제1 대각 방향의 2개의 코너가 있다.
도 5는 비교예의 반도체 발광소자와 본 개시에 따른 반도체 발광소자의 일 예를 대략적으로 나타내는 도면으로서, 복수의 반도체층(30,40,50)과 제1 전극(75), 제2 전극(85), p측 가지 전극(88)이 간략히 도시되어 있다.
예를 들어, 도 5(a)에 제시된 비교예의 반도체 발광소자와 도 5(b)에 제시된 본 개시에 따른 반도체 발광소자의 일 예는 가로(D1) 및 세로(D2)의 길이가 동일하고, 제1 전극의 에지(77)와 제2 전극의 에지(87) 사이의 간격(D3)이 동일하다. 이때, 복수의 반도체층(30,40,50)을 평면상으로 관찰할 때, 복수의 반도체층(30,40,50)은 사각형이며, 따라서 대각 방향(예: C1-C2 방향) 길이가 복수의 반도체층(30,40,50)의 일 측 에지(31)의 길이보다 길다. 따라서 제1 전극의 에지(77)와 제2 전극의 에지(87) 사이 영역(A2)이 사이 영역(A1)보다 넓다. 따라서 제1 전극(75) 및 제2 전극(85)에 의한 빛흡수 손실은 도 5(a)에 제시된 비교예의 반도체 발광소자보다 도 5(b)에 제시된 본 예에 따른 반도체 발광소자에서 더 감소하며, 결과적으로 휘도가 향상된다. 여기서, 가로(D1), 세로(D2) 및 간격(D3)이 동일하므로 도 5(a)에 제시된 비교예보다 도 5(b)에 제시된 반도체 발광소자에서 제1 전극(75) 및 제2 전극(85)의 면적이 약간 더 작다. 그러나, 주요 방열은 개구에 형성된 금속 재질의 전기적 연결(71,72,81,82)을 통해 이루어지며, 따라서 방열 측면에서 도 5(a)와 도 5(b)에 차이는 거의 무시할 정도이지만, 휘도는 본 예에 따른 도 5(b)의 경우가 상당히 향상된다.
한편, 전류 확산 또는 전류 밀도의 균일성 향상을 위해서는 코너에서 대칭적으로 가지 전극이 배치되는 것이 좋다. 예를 들어, 도 5(a)에 제시된 비교예에서는 p측 가지 전극(88)의 끝이 코너(C2)에 배치되지만, 코너(C2)를 기준으로 보면 p측 가지 전극(88)이 코너(C2)의 중앙으로 배치된 것이 아니라 일 측으로 편중되어 있다. 반면 도 5(b)에 제시된 본 예에 따른 반도체 발광소자에 의하면, 제2 대각 방향 코너(C3,C4)에서 p측 가지 전극(88) 및 p측 오믹 접촉 패드(52)가 코너코너(C3,C4)의 중앙에 대칭적으로 배치되어 있다. 이러한 가지 전극이 대각 방향으로 뻗는 것은 제1 전극의 에지(77) 및 제2 전극의 에지(87)가 전술된 바와 같이 사선으로 형성된 것과 밀접한 관련이 있다. 결과적으로 제1 전극의 에지(77) 및 제2 전극의 에지(87)가 전술된 바와 같이 사선으로 형성되는 것은 가지 전극의 배치와 관련하여 전류 밀도 균일성 향상에도 유리한 것을 알 수 있다.
도 6은 제1 전극 및 제2 전극의 형성 전의 상태를 설명하는 도면으로서, 본 개시에 따른 반도체 발광소자의 제조방법의 일 예에 있어서, 먼저, 기판(10) 위에 복수의 반도체층(30,40,50)이 성장된다(도 4 참조). 예를 들어, 기판(10; 예: Al2O3, Si, SiC) 위에 버퍼층(예: AlN 또는 GaN 버퍼층)과 도핑되지 않은 반도체층(예: un-doped GaN), 제1 도전성을 가지는 제1 반도체층(30; 예: Si 도핑된 GaN), 전자와 정공의 재결합을 통해 빛을 생성하는 활성층(40; InGaN/(In)GaN 다중양자우물구조), 제1 도전성과 다른 제2 도전성을 가지는 제2 반도체층(50; 예: Mg 도핑된 GaN)이 성장된다. 버퍼층(20)은 생략될 수 있으며, 복수의 반도체층(30,40,50) 각각은 다층으로 이루어질 수 있다. 제1 반도체층(30)과 제2 반도체층(50)은 도전성을 반대로 하여 형성될 수 있지만, 3족 질화물 반도체 발광소자의 경우에는 바람직하지는 않다.
메사식각 공정을 통해 n측 가지 전극(78) 및 n측 오믹 접촉 패드(56)가 구비될 제1 반도체층(30)을 노출(예: 61, 63에 대응하는 영역)한다. 메사식각 공정은 후술될 빛흡수 방지막(41) 형성 이후 또는, 전류 확산 도전막(60) 형성 이후에 수행될 수도 있다.
이후, 제2 반도체층(50) 위에 빛흡수 방지막(41)을 형성한다. 빛흡수 방지막(41)은 p측 가지 전극(88) 및 p측 오믹 접촉 패드(52) 중 적어도 하나에 대응하여 형성될 수 있다. 도 4 및 도 6에 제시된 바와 같이, 본 예에서는 빛흡수 방지막(41)은 p측 가지 전극(88) 및 p측 오믹 접촉 패드(52)에 형성되어 있다. 빛흡수 방지막(41)을 생략하는 것도 고려할 수 있다.
계속해서, 제2 반도체층(50) 위에, 빛흡수 방지막(41)을 덮도록 전류 확산 도전막(60)이 형성된다. 전류 확산 도전막(60)은 빛흡수 감소를 위해 투광성 도전체(예: ITO)로 형성될 수 있다. 전류 확산 도전막(60)은 생략될 수 있지만, 제2 반도체층(50)으로의 전류 확산을 위해 구비되는 것이 일반적이다.
다음으로, 전류 확산 도전막(60) 위에 p측 가지 전극(88) 및 p측 오믹 접촉 패드(52)을 형성하고, 이와 함께 또는 별개의 공정으로 노출된 제1 반도체층(30)에 n측 가지 전극(78) 및 n측 오믹 접촉 패드(56)를 형성한다. p측 가지 전극(88), p측 오믹 접촉 패드(52), n측 가지 전극(78) 및 n측 오믹 접촉 패드(56)는 복수의 층으로 구성될 수 있다. 이에 대해서는 더 후술된다.
계속해서, 비도전성 반사막(91)이 형성된다. 예를 들어, 전류 확산 도전막(60) 및 p측 가지 전극(88), p측 오믹 접촉 패드(52), n측 가지 전극(78) 및 n측 오믹 접촉 패드(56)를 덮도록 유전체 막(91b), 분포 브래그 리플렉터(91a) 및 클래드 막(91f)이 형성된다. 유전체 막(91b) 또는 클래드 막(91f)은 생략될 수 있다.
분포 브래그 리플렉터(91a)는, 예를 들어, SiO2와 TiO2의 쌍이 복수 회 적층되어 이루어진다. 이 외에도 분포 브래그 리플렉터(91a)는 Ta2O5, HfO, ZrO, SiN 등 고 굴절률 물질과 이보다 굴절률이 낮은 유전체 박막(대표적으로 SiO2)등의 조합으로 이루어질 수 있다. 분포 브래그 리플렉터(91a)가 TiO2/SiO2로 구성되는 경우 활성층(40)으로부터 나오는 빛의 파장의 1/4의 광학 두께를 기본으로 입사 각도와 파장에 따른 반사율 등을 고려해서 최적화 공정을 거치는 것이 바람직하며, 반드시 각 층의 두께가 파장의 1/4의 광학 두께를 지켜야 하는 것은 아니다. 그 조합의 수는 4 ~ 20 페어(pairs)가 적합하다.
빛의 반사 및 가이드를 위해 분포 브래그 리플렉터(91a)의 유효 굴절률이 유전체 막(91b)의 굴절률보다 큰 것이 바람직하다. 분포 브래그 리플렉터(91a)가 SiO2/TiO2로 구성되는 경우에, SiO2의 굴절률이 1.46이고, TiO2의 굴절률이 2.4이므로, 분포 브래그 리플렉터의 유효굴절률은 1.46과 2.4 사이의 값을 가진다. 따라서, 유전체 막(91b)이 SiO2로 이루어질 수 있으며, 그 두께는 0.2um ~ 1.0um가 적당하다. 정밀성을 요하는 분포 브래그 리플렉터(91a)의 증착에 앞서, 일정 두께의 유전체 막(91b)을 형성함으로써, 분포 브래그 리플렉터(91a)가 안정적으로 제조될 수 있으며, 빛의 반사에도 도움을 줄 수 있다.
클래드 막(91f)은 Al2O3와 같은 금속 산화물, SiO2, SiON와 같은 유전체 막(91b), MgF, CaF, 등의 물질로 이루어질 수 있다. 클래드 막(91f)도 분포 브래그 리플렉터(91a)의 유효굴절률보다 작은 1.46의 굴절률을 가지는 SiO2로 형성될 수 있다. 클래드 막(91f)은 λ/4n 내지 3.0um의 두께를 가지는 것이 바람직하다. 여기서 λ는 활성층(40)에서 생성된 빛의 파장이고, n은 클래드 막(91f)을 이루는 물질의 굴절률이다. λ가 450nm(4500A)인 경우에, 4500/4*1.46 = 771A 이상의 두께로 형성될 수 있다.
다수 쌍의 SiO2/TiO2로 이루어지는 분포 브래그 리플렉터(91a)의 최상층이 λ/4n의 두께를 가지는 SiO2층으로 이루어질 수 있다는 것을 고려하여, 클래드 막(91f)은 아래에 위치하게 되는 분포 브래그 리플렉터(91a)의 최상층과 차별되도록 λ/4n보다 두꺼운 것이 바람직하다. 그러나 후속하는 복수의 제1 반도체층 측 개구(63) 및 복수의 제2 반도체층 측 개구(65) 형성공정에 부담이 될 뿐만 아니라 두께 증가가 효율 향상에 기여하지 못하고 재료비만 증가시킬 수 있기 때문에 클래드 막(91f)은 3.0um 이상으로 너무 두꺼운 것은 바람직하지 않다. 후속될 복수의 제1 반도체층 측 개구(63), 복수의 제2 반도체층 측 개구(65) 형성 공정에 부담을 주지 않기 위해, 클래드 막(91f) 두께의 최대치는 1um ~ 3um 이내로 형성되는 것이 적당할 것이다. 그러나 경우에 따라 3.0um 이상으로 형성되는 것이 불가능한 것은 아니다.
분포 브래그 리플렉터(91a)와 금속 전극(예: p측 가지 전극(88), n측 가지 전극(78), 제1 전극(75) 및 제2 전극(85))이 직접 접촉하는 경우에는 분포 브래그 리플렉터(91a)를 통해서 진행하는 빛의 일부가 금속 전극에 의해 흡수가 일어날 수 있다. 따라서, 전술된 것과 같이 분포 브래그 리플렉터(91a)보다 낮은 굴절률을 가지는 클래드 막(91f) 및 유전체 막(91b)을 도입하면 빛 흡수량을 많이 감소할 수 있다.
유전체 막(91b)이 생략되는 경우를 생각해 볼 수 있으며, 광 웨이브가이드의 관점에서는 바람직하지 않지만, 본 개시의 전체 기술사상의 관점에서, 분포 브래그 리플렉터(91a)와 클래드 막(91f)으로 된 구성을 배제할 이유는 없다. 분포 브래그 리플렉터(91a) 대신에 유전체인 TiO2 재질의 유전체 막(91b)을 포함하는 경우를 생각해 볼 수도 있을 것이다. 분포 브래그 리플렉터(91a)가 가장 위층에 SiO2 층을 구비하는 경우, 클래드 막(91f)을 생략하는 경우 또한 생각해 볼 수 있을 것이다.
이와 같이, 유전체 막(91b), 분포 브래그 리플렉터(91a) 및 클래드 막(91f)은 비도전성 반사막(91)으로서 광 웨이브가이드의 역할을 수행하며, 전체 두께가 1 ~ 8um인 것이 바람직하다.
이와 같은 비도전성 반사막(91)으로 입사하는 빛의 제1 반도체층(30) 측으로 대부분이 반사되지만 일부의 빛이 비도전성 반사막(91)과 접하는 제1 전극(75) 및 제2 전극(85)에 흡수 및 반사되거나, 제1 전극의 에지(77)와 제2 전극의 에지(87)의 사이 영역으로 나온다. 본 예에 따른 반도체 발광소자는 제1 전극의 에지(77)와 제2 전극의 에지(87)를 복수의 반도체층의 에지(31)에 대해 사선으로 형성함으로써 상기 사이 영역(A2)의 면적이 증가하고 따라서 제1 전극(75) 및 제2 전극(85)에 의한 빛흡수 손실이 감소하며 결과적으로 휘도가 향상된다.
도 7은 본 개시에 따른 반도체 발광소자의 개구 형성 공정의 일 예를 설명하는 도면이다. 전술된 바와 같이 비도전성 반사막(91) 형성하고, 계속해서, 식각 공정(예: 플라스마 에칭)을 통해 비도전성 반사막(91)에 제1 반도체층 측 개구(63) 및 제2 반도체층 측 개구(65)를 형성한다(도 3 및 도 7 참조). 제1 반도체층 측 개구(63) 및 제2 반도체층 측 개구(65)는 반도체 발광소자의 상측으로뿐만 아니라 측면으로 개방되는 형태를 배제하는 것은 아니다. 제1 반도체층 측 개구(63) 및 제2 반도체층 측 개구(65)는 n측 가지 전극(78)의 일 측 끝, n측 오믹 접촉 패드(56), p측 가지 전극(88)의 일 측 끝 및 p측 오믹 접촉 패드(52)에 각각 대응하게 형성된다.
예를 들어, 도 76(a)와 같이 식각 공정이 진행됨에 따라 도 76(b)와 같이 p측 오믹 접촉 패드(52)의 상면 일부가 노출된다. 점차 도 76(b)와 같이 식각된 노출면으로서 개구(65)의 상부 림(rim)과 비도전성 반사막(91)의 상면 간의 높이차가 감소된다. 계속해서 식각 공정을 진행하면 도 76(c)와 같이 p측 오믹 접촉 패드(52) 주변이 개구(65)에 의해 노출되며, 개구(65)로 인해 비도전성 반사막(91)에는 경사면이 형성된다. 또한, 본 예에서는 개구(63,65) 형성 공정에서 식각된 노출면이 개구(63,65)의 상부 림을 이루어서 개구(63,65)의 상부 림과 비도전성 반사막(91)의 다른 부분과의 높이차가 감소하도록, 바람직하게는 개구(63,65)의 상부 림과 비도전성 반사막(91)의 상면이 평탄하게 연결되도록 형성된다. 이후, 제2 전극(85)을 형성하면서 제2 반도체층 측 개구(65)에 추가의 제2 전기적 연결(82) 및 이 p측 오믹 접촉 패드(52)의 상면 및 측면과 접촉하도록 형성되며, 또는 p측 오믹 접촉 패드(52)의 상면 및 측면을 감싸도록 형성된다. 그 결과 접촉면이 증가하여 안정적인 전기적 연결을 이룬다. 제1 반도체층 측 개구(63)의 형성 공정도 상기 설명과 유사하므로 생략한다.
도 8은 하부 전극의 층구조의 일 예를 설명하는 도면이다.
상부 전극(예: 75,85) 및 전기적 연결(예: 71,72,81,82)을 형성하기 전에, 개구(예: 63,65) 형성 공정으로 인해 하부 전극(예: 56,78,52,88)의 상면에 형성된 전기적 도통에 불리한 물질을 제거하는 공정이 추가될 수도 있다. 예를 들어, 복수의 개구(63,65) 형성을 위한 건식 식각 공정에는 식각 가스로 F기를 포함하는 할로겐 가스(예: CF4, C2F6, C3F8, SF6 등)가 사용될 수 있다. 이러한 개구 형성 공정에서 p측 가지 전극(88), n측 가지 전극(78), p측 오믹 접촉 패드(52) 및 n측 오믹 접촉 패드(56)가 없이 상기 개구 형성 공정이 진행되는 경우, 전류 확산 도전막(60) 표면 및 제1 반도체층(30) 표면이 거칠어지는 등 전기적 접촉에 불리하게 될 수 있다. p측 가지 전극(88), n측 가지 전극(78), p측 오믹 접촉 패드(52) 및 n측 오믹 접촉 패드(56)는 이러한 전기적 접촉의 불량을 방지하는 인터커넥션을 위한 금속 패드로서 전류 확산 도전막(60) 및 제1 반도체층(30)과의 접촉 저항을 감소하고 전기적 연결(71,72,81,82)이 보다 안정적으로 전류 확산 도전막(60) 및 제1 반도체층(30)과 인터커넥션을 이루도록 한다.
한편, p측 가지 전극(88), n측 가지 전극(78), p측 오믹 접촉 패드(52) 및 n측 오믹 접촉 패드(56)는 도 8에 제시된 것과 같이 복수의 층을 포함할 수 있다. 예를 들어, 이들 각각은 전류 확산 도전막(60) 또는 제1 반도체층(30)과 접하는 접촉층(51)과, 접촉층(51) 위에 형성되는 산화 방지층(58) 및 산화 방지층(58) 위에 형성되는 식각 방지층(59)을 포함한다. 또는, 이들은 각각 순차로 형성된 접촉층(51), 반사층(53), 확산 방지층(57), 산화 방지층(58) 및 식각 방지층(59)을 포함한다.
접촉층(51)으로는 Cr, Ti와 같은 물질이 주로 사용되며, Ni, TiW 등도 사용될 수 있으며, 반사율이 좋은 Al, Ag 등이 사용될 수 있다. 반사층(53)은 반사율이 우수한 금속(예: Ag, Al 또는 이들의 조합)으로 이루어질 수 있다. 반사층(53)은 활성층(40)에서 생성된 빛을 복수의 반도체층(30,40,50) 측으로 반사한다. 반사층(53)은 생략될 수 있다. 확산 방지층(57)은 반사층(53)을 이루는 물질 또는 산화 방지층(58)을 이루는 물질이 다른 층으로 확산되는 것을 방지한다. 확산 방지층(57)은 Ti, Ni, Cr, W, TiW 등에서 선택된 적어도 하나로 이루질 수 있으며, 높은 반사율이 요구되는 경우에, Al, Ag 등이 사용될 수 있다. 산화 방지층(58)은 Au, Pt 등으로 이루어질 수 있고, 외부로 노출되어 산소와 접촉하여 산화가 잘 되지 않는 물질이라면 어떠한 물질이라도 좋다. 산화 방지층(58)으로는 전기 전도도가 좋은 Au가 주로 사용된다.
식각 방지층(59)은 비도전성 반사막(91)에 제1 반도체층 측 개구(63), 제2 반도체층 측 개구(65) 형성을 위한 건식 식각 공정에서 노출되는 층으로서, 식각 방지층(59)으로 Au를 사용하는 경우 비도전성 반사막(91)과 접합력이 약할 뿐만 아니라 식각시에 Au의 일부가 손상 또는 훼손될 수 있다. 따라서 식각 방지층(59)은 Au 대신에 Ni, W, TiW, Cr, Pd, Mo 등과 같은 물질로 이루어지면, 비도전성 반사막(91)과의 접합력이 유지되어 신뢰성이 향상될 수 있다. 한편, 건식 식각 공정에서 식각 방지층(59)은 p측 가지 전극(88), p측 오믹 접촉 패드(52), n측 가지 전극(78) 및 n측 오믹 접촉 패드(56)를 보호하며 특히, 산화 방지층(58)의 손상을 방지한다. 또 다른 한편, 개구(65) 형성을 위한 건식 식각 공정에서 식각 가스로 인해 전극의 상층부에 절연 물질 또는 불순물과 같은 전기적 도통에 불리한 물질이 형성될 수 있다. 이러한 물질은 개구 형성을 위한 식각 공정에 후속하는 습식 식각 공정으로 제거하여, 개구(63,65)에 대응하는 산화 방지층(58)이 노출된다. 물질은 식각 방지층(59)과 함께 식각되어 제거된다. 이와 같이, 물질이 제거됨으로써 p측 가지 전극(88), p측 오믹 접촉 패드(52), n측 가지 전극(78) 및 n측 오믹 접촉 패드(56)과 전기적 연결(71,72,81,82) 간의 전기적 접촉이 좋아지고, 반도체 발광소자의 전기적 특성이 저하되는 것이 방지된다.
일 예로, p측 가지 전극(88) 및 p측 오믹 접촉 패드(52)는 순차로 적층된 Cr(접촉층)/Al(반사층)/Ni(확산 방지층)/Au(산화 방지층)/Cr(식각 방지층)와 같은 구성을 가진다. 또한, p측 가지 전극(88) 및 p측 오믹 접촉 패드(52)는 제2 반도체층 측 개구(65)에 대응하는 부분이 전기적 특성 저하 방지를 위해 식각 방지층(59)이 제거되고, 일 예로, 순차로 적층된 Cr(접촉층)/Al(반사층)/Ni(확산 방지층)/Au(산화 방지층)와 같은 구성을 가지며, 산화 방지층(58)과 후술될 전기적 연결(81,82)이 접촉할 수 있다. n측 가지 전극(78) 및 n측 오믹 접촉 패드(52)도 p측 가지 전극(88)과 동일한 층구성을 가질 수 있다. Al 반사층을 두껍게 형성하는 경우 Al의 터짐 현상이 발생할 수 있는데, 이 경우 Al/Ni을 반복 적층하여 터짐을 방지할 수 있다.
다시 도 7(d)를 참조하면, 예를 들어, 스퍼터링 장비, E-빔 장비 등을 이용하여 비도전성 반사막(91) 위에 제1 전극(75) 및 제2 전극(85)이 증착될 수 있다. 제1 전극(75) 및 제2 전극(85)을 형성하는 공정에서 개구(63,65)에 전기적 연결(71,72,81,82)이 함께 형성된다. 제1 전극(75) 및 제2 전극(85)은 스터드 범프, 도전성 페이스트, 유테틱 본딩 등의 방법으로 외부(패키지, COB, 서브마운트 등)에 마련된 전극과 전기적으로 연결될 수 있다. 유테틱 본딩의 경우에, 제1 전극(75) 및 제2 전극(85)의 높이 차가 크게 나지 않는 것이 중요하다. 본 예에 따른 반도체 발광소자에 의하면 전술된 개구 형성 공정에서 개구의 상부 림의 높이차가 감소되어 요철이 감소함으로써 유테틱 본딩에 유리한 구조를 얻을 수 있다. 반도체 발광소자가 유테틱 본딩을 통해 외부와 전기적으로 연결되는 경우에, 제1 전극(75) 및 제2 전극(85)의 최상부는 Au/Sn 합금, Au/Sn/Cu 합금과 같은 유테틱 본딩 물질로 형성될 수 있다. 다른 예로서, 제1 전극(75) 및 제2 전극(85) 위에 별개의 본딩 패드를 형성하는 것도 가능하다.
도 9는 본 개시에 따른 반도체 발광소자의 다른 예를 나타내는 도면으로서, 전류 균일성을 향상하기 위해 제1 대각 방향 코너에 인접한 제2 전기적 연결(81)로부터 인접한 코너를 향해 뻗는 추가의 p측 가지 전극(86; 제3 가지 전극)이 추가되고, 코너에 인접한 n측 가지 전극(78)의 길이가 더 짧게 형성되어 있다. 동일 부호에 대한 설명은 생략한다.
전류 확산 또는 전류 밀도의 균일성 향상을 위해서는 코너에서 대칭적인 전극 배치가 좋다. 예를 들어, 도 5(a)에 제시된 비교예에서는 p측 가지 전극(88)의 끝이 코너에 배치되지만, 코너를 기준으로 보면 p측 가지 전극(88)이 코너의 중앙으로 배치된 것이 아니라 일 측으로 편중되어 있다. 반면 본 예에 따른 반도체 발광소자에 의하면, 제2 대각 방향 코너에서 p측 가지 전극(88) 및 p측 오믹 접촉 패드(52)가 코너의 중앙에 대칭적으로 배치되어 있다. 또한, 전술된 바와 같이 추가의 가지 전극(86)을 구비함으로써 제1 대각 방향의 코너에서 전류 확산 및 균일성을 향상한다.
도 10은 본 개시에 따른 반도체 발광소자의 다른 예들을 나타내는 도면이다.
도 10에 제시된 예들에서, 제1 전극의 에지(77) 및 제2 전극의 에지(87)가 반도체 발광소자의 에지에 대해 비스듬이 사선으로 형성되어 있다. 도 10(a)에 제시된 바와 같이, 제1 전극의 에지(77)와 제2 전극의 에지(87) 사이 영역에 코너가 구비되지 않는 실시예도 가능하다. 또한, 도 10(b)에 제시된 바와 같이, 제1 전극의 에지(77)와 제2 전극의 에지(87) 사이 영역에 1개의 코너가 구비되는 실시예도 가능하다. 또한, 도 10(c)에 제시된 제1 전극의 에지(77)와 제2 전극의 에지(87) 사이 영역에 코너가 구비되지 않고, 제1 전극(75)과 제2 전극(85)의 면적을 다르게 하는 실시예도 가능하다.
이와 같이, 제1 전극(75) 및 제2 전극(85)의 형상 및 면적 분할을 어떻게 하더라도 제1 전극의 에지(77) 및 제2 전극의 에지(87)를 복수의 반도체층의 에지(31)와 사선을 이루도록 형성하면 제1 전극의 에지(77) 및 제2 전극의 에지(87)를 복수의 반도체층의 에지(31)와 수직으로 또는 나란하게 형성하는 예보다 휘도 향상을 이룰 수 있다.
이하 본 개시의 다양한 실시 형태에 대하여 설명한다.
(1) 반도체 발광소자에 있어서, 제1 도전성을 가지는 제1 반도체층, 제1 도전성과 다른 제2 도전성을 가지는 제2 반도체층 및 제1 반도체층과 제2 반도체층 사이에 개재되며 전자와 정공의 재결합을 통해 빛을 생성하는 활성층을 가지는 복수의 반도체층;으로서, 성장 기판을 이용해 순차로 성장되는 복수의 반도체층; 활성층에서 생성된 빛을 성장 기판 측으로 반사하도록 복수의 반도체층 위에 구비된 비도전성 반사막; 비도전성 반사막 위에 구비되며 제1 반도체층에 전자와 정공 중 하나를 공급하는 제1 전극; 그리고 비도전성 반사막 위에 제1 전극으로부터 떨어지도록 구비되며 제2 반도체층에 전자와 정공 중 나머지 하나를 공급하는 제2 전극;을 포함하며, 복수의 반도체층 위를 가로지르는 제1 전극의 에지 및 제2 전극의 에지 중 적어도 하나는 복수의 반도체층의 에지에 대해 비스듬하게(oblique line) 형성된 것을 특징으로 하는 반도체 발광소자.
(2) 복수의 반도체층은 평면상으로 관찰할 때 복수의 코너(corner)를 구비하며, 서로 마주보는 제1 전극의 에지와 제2 전극의 에지 사이 영역에 대각 방향의 2개의 코너가 구비되는 것을 특징으로 하는 반도체 발광소자.
(3) 복수의 반도체층은 평면상으로 관찰할 때 사각 형상을 가지는 것을 특징으로 하는 반도체 발광소자.
(4) 제1 전극의 에지 및 제2 전극의 에지는 서로 나란하며, 복수의 반도체층의 에지에 대해 비스듬하게 형성된 것을 특징으로 하는 반도체 발광소자.
(5) 복수의 반도체층은 평면상으로 관찰할 때 복수의 코너(corner)를 구비하며, 제1 전극의 에지와 제2 전극의 에지 사이 영역에 적어도 하나의 코너가 구비되는 것을 특징으로 하는 반도체 발광소자.
(6) 복수의 반도체층은 평면상으로 관찰할 때 복수의 코너(corner)를 구비하며, 제1 전극의 에지와 제2 전극의 에지 사이 영역에 코너가 구비되지 않는 것을 특징으로 하는 반도체 발광소자.
(7) 비도전성 반사막은: 분포 브래그 리플렉터;를 포함하는 것을 특징으로 하는 반도체 발광소자.
(8) 제2 반도체층, 활성층이 식각되어 노출되는 제1 반도체층에 구비되며 제1 전극의 하부로부터 제2 전극의 하부로 뻗은 제1 가지 전극; 그리고 비도전성 반사막을 관통하여 제1 전극과 제1 가지 전극을 전기적으로 연결하는 제1 전기적 연결;을 포함하는 것을 특징으로 하는 반도체 발광소자.
(9) 제2 반도체층과 비도전성 반사막 사이에 구비되며, 제2 전극의 하부로부터 제1 전극의 하부로 뻗은 제2 가지 전극; 그리고 비도전성 반사막을 관통하여 제2 전극과 제2 가지 전극을 전기적으로 연결하는 제2 전기적 연결;을 포함하는 것을 특징으로 하는 반도체 발광소자.
(10) 제2 반도체층, 활성층이 식각되어 노출되는 제1 반도체층에 구비되며 제1 전극의 하부로부터 제2 전극의 하부로 뻗은 제1 가지 전극; 비도전성 반사막을 관통하여 제1 전극과 제1 가지 전극을 전기적으로 연결하는 제1 전기적 연결; 제2 반도체층과 비도전성 반사막 사이에 구비되며, 제2 전극의 하부로부터 제1 전극의 하부로 뻗은 제2 가지 전극; 그리고 비도전성 반사막을 관통하여 제2 전극과 제2 가지 전극을 전기적으로 연결하는 제2 전기적 연결;을 포함하며, 복수의 반도체층은 평면상으로 관찰할 때 사각 형상을 가지며, 서로 마주보는 제1 전극의 에지와 제2 전극의 에지 사이 영역에 제1 대각 방향으로 서로 마주보는 2개의 코너가 구비되고, 제1 가지 전극 및 제2 가지 전극은 제2 대각 방향으로 뻗은 것을 특징으로 하는 반도체 발광소자.
(11) 제1 전극의 하부에서 제1 가지 전극과 떨어져 제1 반도체층에 구비되는 섬 형태의 제1 오믹 접촉 패드; 제2 전극의 하부에서 제2 가지 전극과 떨어져 제2 반도체층에 구비되는 섬 형태의 제2 오믹 접촉 패드; 비도전성 반사막을 관통하여 제1 오믹 접촉 패드와 제1 전극을 전기적으로 연결하는 추가의 제1 전기적 연결; 그리고 비도전성 반사막을 관통하여 제2 오믹 접촉 패드와 제2 전극을 전기적으로 연결하는 추가의 제2 전기적 연결;을 포함하는 것을 특징으로 하는 반도체 발광소자.
(12) 제2 가지 전극과 제2 반도체층의 사이 그리고 제2 오믹 접촉 패드와 제2 반도체층의 사이 중 적어도 하나에 구비되는 빛흡수 방지막(41);을 포함하는 것을 특징으로 하는 반도체 발광소자.
(13) 복수의 제1 가지 전극 및 복수의 제2 가지 전극을 포함하며, 제1 대각 방향의 2개의 코너에 가까울수록 제1 가지 전극 및 제2 가지 전극의 길이가 짧아지는 것을 특징으로 하는 반도체 발광소자.
(14) 제1 대각 방향의 코너에 인접한 제2 전기적 연결로부터 제1 대각 방향의 코너를 향하여 뻗은 제3 가지 전극;을 포함하는 것을 특징으로 하는 반도체 발광소자.
본 개시에 따른 하나의 반도체 발광소자에 의하면, 마주보는 제1 전극의 에지 및 제2 전극의 에지를 복수의 반도체층의 에지에 대해 비스듬히 사선 형태로 형성함으로써 제1 전극 및 제2 전극에 의한 빛흡수를 감소하여 휘도가 향상된다.
본 개시에 따른 다른 하나의 반도체 발광소자에 의하면, 비도전성 반사막을 사용하여 금속 반사막에 의한 빛흡수 손실이 감소된다.
30 : 제1 반도체층 40: 활성층
50: 제2 반도체층 31: 복수의 반도체층의 에지
75: 제1 전극 85: 제2 전극
77: 제1 전극의 에지 87: 제2 전극의 에지

Claims (14)

  1. 반도체 발광소자에 있어서,
    제1 도전성을 가지는 제1 반도체층, 제1 도전성과 다른 제2 도전성을 가지는 제2 반도체층 및 제1 반도체층과 제2 반도체층 사이에 개재되며 전자와 정공의 재결합을 통해 빛을 생성하는 활성층을 가지는 복수의 반도체층;으로서, 성장 기판을 이용해 순차로 성장되는 복수의 반도체층;
    활성층에서 생성된 빛을 성장 기판 측으로 반사하도록 복수의 반도체층 위에 형성되며, 개구가 형성된 비도전성 반사막;
    비도전성 반사막 위에 구비되며 제1 반도체층에 전자와 정공 중 하나를 공급하는 제1 전극;
    비도전성 반사막 위에 제1 전극과 떨어져 구비되며 제2 반도체층에 전자와 정공 중 나머지 하나를 공급하는 제2 전극; 그리고,
    복수의 반도체층과 제1 전극 및 제2 전극 중 적어도 하나의 전극을 개구를 통해 전기적으로 연결하는 전기적 연결;을 포함하며,
    복수의 반도체층 위를 가로지르는 제1 전극의 에지 및 제2 전극의 에지 중 적어도 하나는 복수의 반도체층의 에지에 대해 비스듬하게(oblique) 형성되며, 전기적 연결은 제1 전극 및 제2 전극보다 크기가 작은 것을 특징으로 하는 반도체 발광소자.
  2. 청구항 1에 있어서,
    복수의 반도체층은 평면상으로 관찰할 때 복수의 코너(corner)를 구비하며,
    서로 마주보는 제1 전극의 에지와 제2 전극의 에지 사이 영역에 대각 방향의 2개의 코너가 구비되는 것을 특징으로 하는 반도체 발광소자.
  3. 청구항 2에 있어서,
    복수의 반도체층은 평면상으로 관찰할 때 사각 형상을 가지는 것을 특징으로 하는 반도체 발광소자.
  4. 청구항 1에 있어서,
    제1 전극의 에지 및 제2 전극의 에지는 서로 나란하며, 복수의 반도체층의 에지에 대해 비스듬하게 형성된 것을 특징으로 하는 반도체 발광소자.
  5. 청구항 1에 있어서,
    복수의 반도체층은 평면상으로 관찰할 때 복수의 코너(corner)를 구비하며,
    제1 전극의 에지와 제2 전극의 에지 사이 영역에 적어도 하나의 코너가 구비되는 것을 특징으로 하는 반도체 발광소자.
  6. 청구항 1에 있어서,
    복수의 반도체층은 평면상으로 관찰할 때 복수의 코너(corner)를 구비하며,
    제1 전극의 에지와 제2 전극의 에지 사이 영역에 코너가 구비되지 않는 것을 특징으로 하는 반도체 발광소자.
  7. 청구항 1에 있어서,
    비도전성 반사막은:
    분포 브래그 리플렉터(Distributed Bragg Reflector);를 포함하는 것을 특징으로 하는 반도체 발광소자.
  8. 청구항 1에 있어서,
    제2 반도체층, 활성층이 식각되어 노출되는 제1 반도체층에 구비되며 제1 전극의 하부로부터 제2 전극의 하부로 뻗은 제1 가지 전극; 그리고
    비도전성 반사막을 관통하여 제1 전극과 제1 가지 전극을 전기적으로 연결하는 제1 전기적 연결;을 포함하는 것을 특징으로 하는 반도체 발광소자.
  9. 청구항 1에 있어서,
    제2 반도체층과 비도전성 반사막 사이에 구비되며, 제2 전극의 하부로부터 제1 전극의 하부로 뻗은 제2 가지 전극; 그리고
    비도전성 반사막을 관통하여 제2 전극과 제2 가지 전극을 전기적으로 연결하는 제2 전기적 연결;을 포함하는 것을 특징으로 하는 반도체 발광소자.
  10. 청구항 1에 있어서,
    제2 반도체층, 활성층이 식각되어 노출되는 제1 반도체층에 구비되며 제1 전극의 하부로부터 제2 전극의 하부로 뻗은 제1 가지 전극;
    비도전성 반사막을 관통하여 제1 전극과 제1 가지 전극을 전기적으로 연결하는 제1 전기적 연결;
    제2 반도체층과 비도전성 반사막 사이에 구비되며, 제2 전극의 하부로부터 제1 전극의 하부로 뻗은 제2 가지 전극; 그리고
    비도전성 반사막을 관통하여 제2 전극과 제2 가지 전극을 전기적으로 연결하는 제2 전기적 연결;을 포함하며,
    복수의 반도체층은 평면상으로 관찰할 때 사각 형상을 가지며,
    서로 마주보는 제1 전극의 에지와 제2 전극의 에지 사이 영역에 제1 대각 방향으로 서로 마주보는 2개의 코너가 구비되고,
    제1 가지 전극 및 제2 가지 전극은 제2 대각 방향으로 뻗은 것을 특징으로 하는 반도체 발광소자.
  11. 청구항 10에 있어서,
    제1 전극의 하부에서 제1 가지 전극과 떨어져 제1 반도체층에 구비되는 섬 형태의 제1 오믹 접촉 패드;
    제2 전극의 하부에서 제2 가지 전극과 떨어져 제2 반도체층에 구비되는 섬 형태의 제2 오믹 접촉 패드;
    비도전성 반사막을 관통하여 제1 오믹 접촉 패드와 제1 전극을 전기적으로 연결하는 추가의 제1 전기적 연결; 그리고
    비도전성 반사막을 관통하여 제2 오믹 접촉 패드와 제2 전극을 전기적으로 연결하는 추가의 제2 전기적 연결;을 포함하는 것을 특징으로 하는 반도체 발광소자.
  12. 청구항 11에 있어서,
    제2 가지 전극과 제2 반도체층의 사이 그리고 제2 오믹 접촉 패드와 제2 반도체층의 사이 중 적어도 하나에 구비되는 빛흡수 방지막;을 포함하는 것을 특징으로 하는 반도체 발광소자.
  13. 청구항 10에 있어서,
    복수의 제1 가지 전극 및 복수의 제2 가지 전극을 포함하며,
    제1 대각 방향의 2개의 코너에 가까울수록 제1 가지 전극 및 제2 가지 전극의 길이가 짧아지는 것을 특징으로 하는 반도체 발광소자.
  14. 청구항 13에 있어서,
    제1 대각 방향의 코너에 인접한 제2 전기적 연결로부터 제1 대각 방향의 코너를 향하여 뻗은 제3 가지 전극;을 포함하는 것을 특징으로 하는 반도체 발광소자.
KR1020140049301A 2013-10-11 2014-04-24 반도체 발광소자 KR101604095B1 (ko)

Priority Applications (6)

Application Number Priority Date Filing Date Title
KR1020140049301A KR101604095B1 (ko) 2014-04-24 2014-04-24 반도체 발광소자
US15/028,653 US9748446B2 (en) 2013-10-11 2014-10-13 Semiconductor light emitting device
PCT/KR2014/009582 WO2015053595A1 (ko) 2013-10-11 2014-10-13 반도체 발광소자
CN201810324277.8A CN108389946B (zh) 2013-10-11 2014-10-13 半导体发光元件
CN201810324278.2A CN108400214A (zh) 2013-10-11 2014-10-13 半导体发光元件
CN201480056016.2A CN105637658B (zh) 2013-10-11 2014-10-13 半导体发光元件

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020140049301A KR101604095B1 (ko) 2014-04-24 2014-04-24 반도체 발광소자

Publications (2)

Publication Number Publication Date
KR20150138434A KR20150138434A (ko) 2015-12-10
KR101604095B1 true KR101604095B1 (ko) 2016-03-17

Family

ID=54978852

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020140049301A KR101604095B1 (ko) 2013-10-11 2014-04-24 반도체 발광소자

Country Status (1)

Country Link
KR (1) KR101604095B1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113937198A (zh) * 2021-10-14 2022-01-14 淮安澳洋顺昌光电技术有限公司 Led芯片及其制备方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007214313A (ja) 2006-02-09 2007-08-23 Showa Denko Kk 発光ダイオード及びその製造方法
KR101182189B1 (ko) 2011-03-03 2012-09-12 주식회사 세미콘라이트 3족 질화물 반도체 발광소자
KR101368720B1 (ko) * 2013-01-10 2014-03-03 주식회사 세미콘라이트 반도체 발광소자

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007214313A (ja) 2006-02-09 2007-08-23 Showa Denko Kk 発光ダイオード及びその製造方法
KR101182189B1 (ko) 2011-03-03 2012-09-12 주식회사 세미콘라이트 3족 질화물 반도체 발광소자
KR101368720B1 (ko) * 2013-01-10 2014-03-03 주식회사 세미콘라이트 반도체 발광소자

Also Published As

Publication number Publication date
KR20150138434A (ko) 2015-12-10

Similar Documents

Publication Publication Date Title
KR101368720B1 (ko) 반도체 발광소자
US10008635B2 (en) Semiconductor light-emitting element
CN108475715B (zh) 半导体发光元件
US20170125641A1 (en) Semiconductor light emitting device and method for manufacturing same
KR20150055390A (ko) 반도체 발광소자
KR101609763B1 (ko) 반도체 발광소자
KR20150114110A (ko) 반도체 발광소자
KR20150141198A (ko) 반도체 발광소자
KR101604092B1 (ko) 반도체 발광소자
KR101762259B1 (ko) 반도체 발광소자
KR101604095B1 (ko) 반도체 발광소자
KR101591969B1 (ko) 반도체 발광소자
KR101855188B1 (ko) 반도체 발광소자
KR101578484B1 (ko) 반도체 발광소자
KR101643687B1 (ko) 반도체 발광소자
KR101591966B1 (ko) 반도체 발광소자 및 이의 제조방법
KR101553639B1 (ko) 반도체 발광소자
KR101544128B1 (ko) 반도체 발광소자
KR20150114446A (ko) 반도체 발광소자
KR20180096546A (ko) 반도체 발광소자
KR101611480B1 (ko) 반도체 발광소자
KR101628241B1 (ko) 반도체 발광소자
KR101588825B1 (ko) 반도체 발광소자
KR101766329B1 (ko) 반도체 발광소자
KR101543728B1 (ko) 반도체 발광소자

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
X091 Application refused [patent]
AMND Amendment
X701 Decision to grant (after re-examination)
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20181228

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20191231

Year of fee payment: 5