KR20100093991A - 반도체 발광소자 제조방법 - Google Patents

반도체 발광소자 제조방법 Download PDF

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실시 예는 반도체 발광소자 제조방법에 관한 것이다.
실시 예에 따른 반도체 발광소자 제조방법은, 기판 위에 제1도전형 반도체층, 활성층 및 제2도전형 반도체층을 포함하는 발광 구조물을 형성하는 단계; 상기 제2도전형 반도체층 위에 전극층을 형성하는 단계; 상기 전극층 위에 전도성 지지부재를 형성하는 단계; 상기 전도성 지지부재의 상면을 평탄화하는 단계; 상기 기판을 제거하는 단계; 상기 제1도전형 반도체층 아래에 제1전극을 형성하는 단계를 포함한다.
LED, 수직형 구조

Description

반도체 발광소자 제조방법{Fabrication method for semiconductor light emitting device}
실시 예는 반도체 발광소자 제조방법에 관한 것이다.
Ⅲ-Ⅴ족 질화물 반도체(group Ⅲ-Ⅴ nitride semiconductor)는 물리적, 화학적 특성으로 인해 발광 다이오드(LED) 또는 레이저 다이오드(LD) 등의 발광 소자의 핵심 소재로 각광을 받고 있다. Ⅲ-Ⅴ족 질화물 반도체는 통상 InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질로 이루어져 있다.
발광 다이오드(Light Emitting Diode : LED)는 화합물 반도체의 특성을 이용하여 전기를 적외선 또는 빛으로 변환시켜서 신호를 주고 받거나, 광원으로 사용되는 반도체 소자의 일종이다.
이러한 질화물 반도체 재료를 이용한 LED 혹은 LD는 광을 얻기 위한 발광 소자에 많이 사용되고 있으며, 핸드폰의 키패드 발광부, 전광판, 조명 장치 등 각종 제품의 광원으로 응용되고 있다.
실시 예는 전도성 지지부재의 상면을 평탄화함으로써, 칩의 전기적인 특성을 개선시켜 줄 수 있는 반도체 발광소자 제조방법을 제공한다.
실시 예에 따른 반도체 발광소자 제조방법은, 기판 위에 제1도전형 반도체층, 활성층 및 제2도전형 반도체층을 포함하는 발광 구조물을 형성하는 단계; 상기 제2도전형 반도체층 위에 전극층을 형성하는 단계; 상기 전극층 위에 전도성 지지부재를 형성하는 단계; 상기 전도성 지지부재의 상면을 평탄화하는 단계; 상기 기판을 제거하는 단계; 상기 제1도전형 반도체층 아래에 제1전극을 형성하는 단계를 포함한다.
실시 예는 전도성 지지부재의 도금 후 평탄화 공정을 수행함으로써, 칩의 전기적 특성을 개선시켜 줄 수 있다.
이하, 첨부된 도면을 참조하여 실시 예를 설명하면 다음과 같다. 이러한 실시 예를 설명함에 있어서, 각 층의 위 또는 아래에 대한 정의는 각 도면을 기준으로 설명하기로 하며, 각 구성 요소의 두께는 일 예이며 도면을 기준으로 한정하지는 않는다.
도 1은 실시 예에 따른 반도체 발광소자를 나타낸 단면도이다.
도 1을 참조하면, 반도체 발광소자(100)는 제 1도전형 반도체층(110), 활성층(120), 제 2도전형 반도체층(130), 아이솔레이션층(140), 전극층(150), 전도성 지지부재(170) 및 제 1전극(115)을 포함한다.
상기 제 1도전형 반도체층(110)은 제1도전형 도펀트가 도핑된 n형 반도체층으로 구현될 수 있으며, 상기 n형 반도체층은 GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN 등과 같은 화합물 반도체 중 어느 하나로 이루어질 수 있고, 상기 제1도전형 도펀트는 n형 도펀트로서, Si, Ge, Sn , Se, Te 등을 포함한다.
상기 제 1도전형 반도체층(110)의 아래에는 제 1전극(115)이 소정의 패턴으로 형성될 수 있다.
상기 제 1도전형 반도체층(110) 위에는 활성층(120)이 형성되며, 상기 활성층(120)은 단일 또는 다중 양자우물 구조로 형성되는 데, 예컨대, InGaN 우물층/GaN 장벽층을 한 주기로 하여, 단일 또는 다중 양자 우물 구조로 형성될 수 있다. 상기 활성층(120)은 발광 재료에 따라 양자 우물층 및 양자 장벽층의 재료가 달라질 수 있으며, 이에 대해 한정하지는 않는다. 상기 활성층(120)의 위 또는/및 아래에는 클래드층이 형성될 수도 있다.
상기 활성층(120) 위에는 제 2도전형 반도체층(130)이 형성되며, 상기 제 2도전형 반도체층(130)은 제2도전형 도펀트가 도핑된 p형 반도체층으로 구현될 수 있다. 상기 p형 반도체층은 GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN 등과 같은 화합물 반도체 중 어느 하나로 이루어질 수 있다. 상기 제2도전형 도펀트는 p형 도펀트로서, Mg, Be, Zn 등의 원소계열을 포함한다.
상기 제1도전형 반도체층(110), 활성층(120) 및 제2도전형 반도체층(130)은 발광 구조물로 정의될 수 있다. 상기 제1도전형 반도체층(110)은 p형 반도체층, 상기 제2도전형 반도체층(130)은 n형 반도체층으로 구현될 수 있으며, 상기 제2도전형 반도체층(130) 위에 N형 또는 P형 반도체층이 형성될 수 있다. 이에 따라 상기 발광 구조물은 상기의 N-P 접합 구조뿐만 아니라, P-N 접합, N-P-N 접합, P-N-P 접합 구조 중 적어도 하나를 포함할 수 있다.
상기 제2도전형 반도체층(130)의 외측 둘레에는 틀 형태로 아이솔레이션층(140)이 형성될 수 있으며, 상기 아이솔레이션층(140)은 절연 물질 또는 전도성 물질로 형성될 수 있으며, 예컨대, SiO2, SiOx, SiOxNy, Si3N4, Al2O3, TiO2 , ITO, IZO, AZO, IZTO, IAZO, IGZO, IGTO, ATO 등을 포함할 수 있다. 상기 아이솔레이션층(140)은 형성하지 않을 수 있다.
상기 제2도전형 반도체층(130) 위에는 전극층(150)이 형성된다. 상기 전극층(150)은 Al, Ag, Pd, Rh, Pt 등 중에서 적어도 하나 또는 이들의 합금 등으로 형성될 수 있다. 또한 상기 전극층(150)은 오믹 특성을 갖는 반사 전극 재료로 형성될 수 있다. 상기 전극층(150)과 상기 제2도전형 반도체층(130) 사이에는 오믹 특성을 갖는 물질이 소정 패턴으로 형성될 수도 있으며, 이에 대해 한정하지는 않는다.
상기 전극층(150) 위에는 전도성 지지부재(170)가 형성될 수 있으며, 상기 전도성 지지부재(170)는 구리(Cu), 금(Au), 니켈(Ni), 몰리브덴(Mo) 등과 같은 물질로 형성될 수 있다.
상기 전도성 지지부재(170)의 표면 즉, 상면은 평탄화된 형태이다. 이러한 평탄화는 상기 전도성 지지부재(170)를 베이스에 위치시킨 후, 상기 전도성 지지부재(170)를 전도성 접착제로 리드 전극에 접착할 때, 밀착시켜 줄 수 있어, 전기적인 신뢰성을 개선시켜 줄 수 있다.
도 2내지 도 7은 실시 예에 따른 반도체 발광소자의 제조과정을 나타낸 도면이다.
도 2를 참조하면, 기판(101) 위에는 제 1도전형 반도체층(110)이 형성되고, 상기 제 1도전형 반도체층(110) 위에는 활성층(120)이 형성되며, 상기 활성층(120) 위에는 제 2도전형 반도체층(130)이 형성된다.
상기 기판(101)은 사파이어 기판(Al203), GaN, SiC, ZnO, Si, GaP, InP, 그리고 GaAs 등으로 이루어진 군에서 선택될 수 있다. 이러한 기판(101) 위에는 버퍼층 또는/및 언도프드 반도체층이 형성될 수도 있으며, 박막 성장 후 제거될 수도 있다.
상기 기판(101) 위에는 질화물 반도체가 성장되는 데, 성장 장비는 전자빔 증착기, PVD(physical vapor deposition), CVD(chemical vapor deposition), PLD(plasma laser deposition), 이중형의 열증착기(dual-type thermal evaporator) 스퍼터링(sputtering), MOCVD(metal organic chemical vapor deposition) 등에 의해 형성할 수 있으며, 이러한 장비로 한정하지는 않는다.
상기 제 1도전형 반도체층(110)은 n형 반도체층으로, 상기 제 2도전형 반도 체층(130)은 p형 반도체층으로 구현할 수 있으며, 상기 n형 반도체층은 GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN 등과 같은 화합물 반도체 중 어느 하나로 이루어질 수 있고, n형 도펀트(예; Si, Ge, Sn , Se, Te 등)가 도핑된다. 상기 p형 반도체층은 Mg와 같은 p형 도펀트가 도핑되며, GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN 등과 같은 화합물 반도체 중 어느 하나로 이루어질 수 있다.
상기 제1도전형 반도체층(110), 상기 활성층(120), 상기 제2도전형 반도체층(130)의 위 또는/및 아래에는 다른 반도체층이 형성될 수 있으며, 이에 대해 한정하지는 않는다. 상기 제1도전형 반도체층(110), 상기 활성층(120), 상기 제2도전형 반도체층(130)은 발광 구조물로 정의될 수 있다. 또한 상기 발광 구조물(135)은 상기의 N-P 접합, P-N 접합, N-P-N 접합, P-N-P 접합 구조 중 적어도 하나를 포함할 수 있다.
상기 제2도전형 반도체층(130) 위의 내측 영역(142)은 개방되고, 외측 둘레에는 틀 형태로 아이솔레이션층(140)이 형성된다. 상기 아이솔레이션층(140)은 예컨대, SiO2, SiOx, SiOxNy, Si3N4, Al2O3, TiO2 , ITO, IZO, AZO, IZTO, IAZO, IGZO, IGTO, ATO 등을 포함할 수 있다. 상기 아이솔레이션층(140)은 상기 제2도전형 반도체층(130) 위에 다각 틀 또는 원형 틀 형태로 형성됨으로써, 상기 제2도전형 반도체층(130)과의 접착력을 개선시켜 주어 박리 문제를 최소화할 수 있다. 또한 상기 아이솔레이션층(140)은 절연물질인 경우, 전도성 지지부재와 제2도전형 반도체층 사이를 이격시켜 줄 수 있다.
도 3을 참조하면, 상기 제2도전형 반도체층(130) 위의 일부 또는 전 영역에 는 전극층(150)이 형성되며, 상기 전극층(150)은 씨드 금속, 오믹 금속, 반사 금속 중 적어도 한 특성을 갖는 재료 예컨대, Al, Ag, Pd, Rh, Pt 등 중에서 적어도 하나 또는 이들의 합금 등으로 형성될 수 있으며, 상기 재료로 한정하지는 않는다. 상기 전극층(150)은 상기 제2도전형 반도체층(130) 및 상기 아이솔레이션층(140) 위에 형성될 수 있다.
도 4 및 도 5를 참조하면, 상기 전극층(150) 위에는 전도성 지지부재(170)가 형성된다. 상기 전도성 지지부재(170)는 전해 도금 공정에 의해 형성되며, 구리(Cu), 금(Au), 니켈(Ni), 몰리브덴(Mo) 등과 같은 물질로 형성될 수 있다.
상기 전도성 지지부재(170)의 상면에는 상기 전해 도금 공정 후 러프니스(175)가 형성된다.
상기 전도성 지지부재(170)의 두께(T1)를 일정 두께(T2, T2≤T1)로 커팅하거나 폴리싱하는 등의 과정을 거쳐 평탄화하여, 상기 러프니스(175)를 제거하게 된다.
상기 러프니스(175)가 제거되지 않는 경우 다음과 같은 문제가 발생될 수 있다. 예컨대, 상기 전도성 지지부재(170)를 베이스에 위치시킬 때, 울퉁 불퉁한 상기 러프니스(175)에 의해 레이저 리프트 오프(LLO) 과정시 화합물 반도체에 스트레스가 전달될 수 있으며, 이 경우 웨이퍼 전체가 휘어지는 문제가 발생될 수 있다. 또한 상기 전도성 지지부재(170)에 러프니스(175)가 형성된 경우, 프로브(Probe), 레이저 스크라이빙(laser scribing), 브레이킹(breaking) 공정, 소팅(sorting) 공정 등에 문제점을 내재하고 있다. 특히 상기 프로브 과정에서 상기 전도성 지지부 재(170)에 러프니스(175)에 의해 측정 결과가 정확하게 측정되지 않을 수 있으며, 이 경우 칩 신뢰성에 악 영향을 줄 수 있다.
도 5 및 도 6을 참조하면, 상기 전도성 지지부재(170)의 평탄화 후, 상기 기판을 물리적 또는/및 화학적 제거 방법으로 제거하게 된다. 상기 기판(101)의 제거 방법은 레이저 리프트 오프(LLO : Laser Lift Off) 과정으로 제거하게 된다. 즉, 상기 기판(101)에 일정 영역의 파장을 가지는 레이저를 조사하는 방식(LLO : Laser Lift Off)으로 상기 기판(101)을 분리시켜 준다. 또는 상기 기판(101)과 상기 제 1도전형 반도체층(110) 사이에 다른 반도체층(예: 버퍼층)이 형성된 경우, 습식 식각 액을 이용하여 상기 버퍼층을 제거하여, 상기 기판을 분리할 수도 있다. 상기 기판(101)이 제거된 상기 제 1도전형 반도체층(110)의 표면에 대해 ICP/RIE(Inductively coupled Plasma/Reactive Ion Etching) 방식으로 연마하는 공정을 수행할 수 있다.
도 6과 같이, 칩과 칩 경계 영역(즉, 채널 영역)에 대해 메사 에칭하여 제거한 다음, 칩 단위로 분리하게 된다. 이때 상기 발광 구조물(135)의 외곽 홈(137)은 상기 아이솔레이션층(140)의 외측 영역이 노출된다.
도 7을 참조하면, 상기 제1도전형 반도체층(110)의 아래에 소정 패턴을 갖는 제1전극(115)을 형성시켜 준다. 여기서, 상기 제1전극(115)의 형성 과정은 상기 메사 에칭 전 또는 메사 에칭 후 또는 칩 분리 후 수행될 수 있으며, 이에 대해 한정하지는 않는다.
또한 실시 예의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기 판, 각 층(막), 영역, 패드 또는 패턴들의 "위(on)"에 또는 "아래(under)"에 형성되는 것으로 기재되는 경우에 있어, "위(on)"와 "아래(under)"는 "directly"와 "indirectly"의 의미를 모두 포함한다. 또한 각 층의 위 또는 아래에 대한 기준은 도면을 기준으로 설명한다.
이상에서 본 발명에 대하여 그 바람직한 실시 예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 발명의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 본 발명의 실시 예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
도 1은 실시 예에 따른 반도체 발광소자를 나타낸 측 단면도이다.
도 2내지 도 7은 실시 예에 따른 반도체 발광소자 제조과정을 나타낸 도면이다.

Claims (4)

  1. 기판 위에 제1도전형 반도체층, 활성층 및 제2도전형 반도체층을 포함하는 발광 구조물을 형성하는 단계;
    상기 제2도전형 반도체층 위에 전극층을 형성하는 단계;
    상기 전극층 위에 전도성 지지부재를 형성하는 단계;
    상기 전도성 지지부재의 상면을 평탄화하는 단계;
    상기 기판을 제거하는 단계;
    상기 제1도전형 반도체층 아래에 제1전극을 형성하는 단계를 포함하는 반도체 발광소자 제조방법.
  2. 제 1항에 있어서,
    상기 평탄화하는 단계는 상기 전도성 지지부재를 일정 두께로 커팅하거나 폴리싱하는 반도체 발광소자 제조방법.
  3. 제 1항에 있어서,
    상기 제2도전형 반도체층 위의 외측 둘레에 틀 형태로 아이솔레이션층을 형성하는 단계를 포함하며,
    상기 아이솔레이션층은 SiO2, SiOx, SiOxNy, Si3N4, Al2O3, TiO2, ITO, IZO, AZO, IZTO, IAZO, IGZO, IGTO, ATO 중 어느 하나를 포함하는 반도체 발광소자 제조 방법.
  4. 제 3항에 있어서,
    상기 발광 구조물의 외측 아래에 상기 아이솔레이션층의 일부가 노출되도록 커팅하는 반도체 발광소자 제조방법.
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