KR101007113B1 - 반도체 발광소자 및 그 제조방법 - Google Patents

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Abstract

실시 예는 반도체 발광소자 및 그 제조방법에 관한 것이다.
실시 예에 따른 반도체 발광소자는, 전도층; 상기 전도층 위에 N형 반도체층; 상기 N형 반도체층 위에 활성층; 상기 활성층 위에 P형 반도체층; 상기 P형 반도체층 위에 제2접촉층; 상기 제2접촉층 위에 제2전극을 포함한다.
LED, 수직형 구조

Description

반도체 발광소자 및 그 제조방법{Semiconductor light emitting device and fabrication method thereof}
실시 예는 반도체 발광소자 및 그 제조방법에 관한 것이다.
Ⅲ-Ⅴ족 질화물 반도체(group Ⅲ-Ⅴ nitride semiconductor)는 물리적, 화학적 특성으로 인해 발광 다이오드(LED) 또는 레이저 다이오드(LD) 등의 발광 소자의 핵심 소재로 각광을 받고 있다. Ⅲ-Ⅴ족 질화물 반도체는 통상 InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질로 이루어져 있다.
발광 다이오드(Light Emitting Diode : LED)는 화합물 반도체의 특성을 이용하여 전기를 적외선 또는 빛으로 변환시켜서 신호를 주고 받거나, 광원으로 사용되는 반도체 소자의 일종이다.
이러한 질화물 반도체 재료를 이용한 LED 혹은 LD는 광을 얻기 위한 발광 소자에 많이 사용되고 있으며, 핸드폰의 키패드 발광부, 전광판, 조명 장치 등 각종 제품의 광원으로 응용되고 있다.
실시 예는 상부에 P형 반도체층을 배치한 수직형 반도체 발광소자 및 그 제조방법을 제공한다.
실시 예는 N형 반도체층의 Ga-Face가 노출될 수 있도록 한 반도체 발광소자 및 그 제조방법을 제공한다.
실시 예에 따른 반도체 발광소자는, 전도층; 상기 전도층 위에 N형 반도체층; 상기 N형 반도체층 위에 활성층; 상기 활성층 위에 P형 반도체층; 상기 P형 반도체층 위에 제2접촉층; 상기 제2접촉층 위에 제2전극을 포함한다.
실시 예에 따른 반도체 발광소자 제조방법은, 제1희생 기판 위에 N형 반도체층, 활성층 및 P형 반도체층의 적층 구조로 형성하는 단계; 상기 P형 반도체층 위에 제2접촉층을 형성하는 단계; 상기 제2접촉층 위에 제2희생 기판을 형성하는 단계; 상기 제2희생 기판이 형성되면, 상기 제1휘생 기판을 제거하는 단계; 상기 N형 반도체층 아래에 전도층을 형성하는 단계; 상기 전도층이 형성되면, 상기 제2희생 기판을 제거하는 단계; 상기 제2접촉층 위에 제2전극을 형성하는 단계를 포함한다.
실시 예는 열적으로 안정적인 수직형 반도체 발광소자를 제공할 수 있다.
실시 예는 메사 에칭시 수평형 반도체 발광소자와 같은 깊이로 에칭을 하므로, LED 칩에 대한 신뢰성을 개선시켜 줄 수 있다.
실시 예는 P형 반도체층이 상부에 배치되고, N형 반도체층이 하부에 배치된 수직형 반도체 발광소자를 제공하여, N형 반도체층의 Ga-Face를 노출시켜 주어, 열적으로 또는 외부 충격에 대해 안정된 구조를 제공할 수 있다.
실시 예는 질화물 반도체를 성장하기 위한 기판을 LLO 방식으로 제거할 때 가해지는 외부 충격으로부터 상기 질화물 반도체층과 접촉되는 층이 박리되는 문제를 개선할 수 있다.
이하, 첨부된 도면을 참조하여 실시 예를 설명하면 다음과 같다. 이러한 실시 예를 설명함에 있어서, 각 층의 두께는 일 예이며, 도면으로 한정하지 않는다. 또한 각 층의 위 또는 아래에 대한 정의는 각 도면을 기준으로 설명하기로 한다.
도 1은 실시 예에 따른 반도체 발광소자를 나타낸 단면도이다.
도 1을 참조하면, 반도체 발광소자(100)는 전도층(103), 제1접촉층(105), N형 반도체층(110), 활성층(120), P형 반도체층(130), 제2접촉층(140), 제2전극(160)을 포함한다.
상기 전도층(103)은 전도성 지지기판 기능을 수행하며, 구리, 금, 캐리어 웨이퍼(예: Si, Ge, GaAs, ZnO, SiC 등)과 같은 물질로 형성될 수 있다. 상기 전도층(130)은 30~150㎛의 두께로 형성될 수 있다.
상기 제1접촉층(105)은 상기 전도층(103) 위에 형성되며, 상기 N형 반도체층(110)과 오믹 특성이 좋은 재질, 반사 특성 및 씨드 금속 특성이 좋은 재질 중 적어도 하나로 형성될 수 있다. 예컨대, 오믹 특성이 좋은 재질은 ITO, Cr, Ni, Ti, Al 등에서 선택될 수 있으며, 반사 특성이 좋은 재질은 Al, Ag, Pd, Rh, Pt, Ag-Cu, Ag-Pd-Cu, Al-Cu 등에서 선택될 수 있다. 또한 상기 제1접촉층(105)은 ITO, Cr, Ni, Ti, Al, Ag, Pd, Rh, Pt, Ag-Cu, Ag-Pd-Cu, Al-Cu 중 적어도 하나로 한 층 이상 형성될 수 있다.
상기 전도층(103)과 상기 제1접촉층(105)은 소정 두께를 갖는 하나의 물질층으로 형성될 수 있으며, 이에 대해 한정하지는 않는다.
상기 제1접촉층(105) 위에는 N형 반도체층(110)이 형성된다. 상기 N형 반도체층(110)은 N형 도펀트가 도핑된 반도체층 예컨대, GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN 등과 같은 화합물 반도체 중 어느 하나로 이루어질 수 있고, 상기 N형 도펀트는 Si, Ge, Sn , Se, Te 등을 포함한다.
상기 N형 반도체층(110)은 둘레 영역(137)이 노출되며, 그 노출되는 면은 Ga-Face로서, 열적으로 안정하며, 비금속 특성을 제공할 수 있다.
상기 N형 반도체층(110) 위에는 활성층(120)이 형성되며, 상기 활성층(120)은 단일 또는 다중 양자우물 구조로 형성되는 데, 예컨대, InGaN 우물층/GaN 장벽층을 한 주기로 하여, 단일 또는 다중 양자 우물 구조로 형성될 수 있다. 상기 활성층(120)은 발광 재료에 따라 양자 우물층 및 양자 장벽층의 재료가 달라질 수 있으며, 이에 대해 한정하지는 않는다. 상기 활성층(120)의 위 또는/및 아래에는 클래드층이 형성될 수도 있다.
상기 활성층(120) 위에는 P형 반도체층(130)이 형성되며, 상기 P형 반도체층(130)은 P형 도펀트가 도핑된 반도체층 예컨대, GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN 등과 같은 화합물 반도체 중 어느 하나로 이루어질 수 있다. 상기 P형 도펀트는 Mg, Be, Zn 등의 원소계열을 포함한다. 여기서, 상기 P형 반도체층(130) 위에는 N형 반도체층(미도시)이 형성될 수 있다. 즉, 발광 구조물(135)은 N-P 접합 구조 또는 N-P-N 접합 구조로 형성될 수 있다.
상기 P형 반도체층(130) 위에는 제2접촉층(140)이 형성된다. 상기 제2접촉층(140)은 상기 P형 반도체층(130)과 오믹 접촉되는 층으로서, 투광성 특성을 갖는 재료로 형성될 수 있다. 상기 제2접촉층(140)은 Ni, Pd, Pt, ITO( indium tin oxide), IZO(indium zinc oxide), IZTO( indium zinc tin oxide), IAZO( indium aluminum zinc oxide), IGZO( indium gallium zinc oxide), IGTO( indium gallium tin oxide), AZO( aluminium zinc oxide), ATO( antimony tin oxide) 중 적어도 하나를 포함한다.
상기 제2접촉층(140) 위에는 제2전극(160)이 형성되며, 상기 제2전극(160)은 Ag, Ag alloy, Ni, Al, Al alloy, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf 중 적어도 하나 또는 이들의 합금으로 이루어질 수 있으며, 이에 대해 한정하지는 않는다.
상기 제2전극(160)은 상기 제2접촉층(140) 또는/및 상기 P형 반도체층(130)에 접촉될 수 있다.
상기 제2접촉층(140) 위에는 러프니스(150)가 형성될 수 있으며, 상기 러프니스(150)는 굴절률이 높은 물질 예컨대, Al203, SiO2, NaF, MgO 중 어느 하나로 형성될 수 있으며, 상기 러프니스(150)는 GaN 굴절률 보다는 낮은 굴절률을 갖는 물 질 중에서 형성될 수 있다.
또한 러프니스(150)의 패턴 형상은 삼각형, 막대형, 기둥형, 반구형, 랜덤한 형태 등의 요철 패턴이 원형상, 다각형, 매트릭스 형상, 랜덤한 형상 등으로 다양하게 형성될 수 있다. 이러한 러프니스(150)는 상기 제2접촉층(140)을 통과한 광을 굴절률 차이에 의해 임계각을 변화시키거나 난 반사시켜 줌으로써, 광 추출 효율을 개선시켜 줄 수 있다. 상기 러프니스(150)는 각 패턴이 소정 두께(예: 1.0㎛ 이상)로 형성되고, 미세 간격(예: 0.5~5㎛)으로 주기적 또는 불규치간 간격으로 형성될 수 있다.
도 2내지 도11은 실시 예에 따른 반도체 발광소자 제조과정을 나타낸 도면이다.
도 2를 참조하면, 제1희생 기판(101) 위에는 N형 반도체층(110)이 형성되고, 상기 N형 반도체층(110) 위에는 활성층(120)이 형성되며, 상기 활성층(120) 위에는 P형 반도체층(130)이 형성된다.
상기 제1희생 기판(101)은 사파이어 기판(Al203), GaN, SiC, ZnO, Si, GaP, InP, 그리고 GaAs 등으로 이루어진 군에서 선택될 수 있다.
상기 제1희생 기판(101) 위에는 질화물 반도체가 성장되는 데, 성장 장비는 전자빔 증착기, PVD(physical vapor deposition), CVD(chemical vapor deposition), PLD(plasma laser deposition), 이중형의 열증착기(dual-type thermal evaporator) 스퍼터링(sputtering), MOCVD(metal organic chemical vapor deposition) 등에 의해 형성할 수 있으며, 이러한 장비로 한정하지는 않는다. 이러한 기판(101) 위에는 버퍼층 또는/및 언도프드 반도체층이 형성될 수도 있으며, 박막 성장 후 제거될 수도 있다.
상기 N형 반도체층(110)은 예컨대, GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN 등과 같은 화합물 반도체 중 어느 하나로 이루어질 수 있고, N형 도펀트(예; Si, Ge, Sn , Se, Te 등)가 도핑된다. 상기 P형 반도체층(130)은 Mg와 같은 p형 도펀트가 도핑되며, GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN 등과 같은 화합물 반도체 중 어느 하나로 이루어질 수 있다.
상기 N형 반도체층(110), 상기 활성층(120), 상기 P형 반도체층(130)의 위 또는/및 아래에는 다른 반도체층이 형성될 수 있으며, 이에 대해 한정하지는 않는다. 상기 N형 반도체층(110), 상기 활성층(120), 상기 P형 반도체층(130)은 발광 구조물(135)로 정의될 수 있다. 또한 상기 발광 구조물(135)은 상기의 N-P 접합 또는 N-P-N 접합 구조 중 적어도 하나를 포함할 수 있다.
도 3을 참조하면, 상기 P형 반도체층(130) 위에는 제2접촉층(140)이 형성되며, 상기 제2접촉층(140)은 상기 P형 반도체층(130)과 오믹 접촉되는 재료로서, 투광성 특성을 갖는 재료로 형성될 수 있다. 상기 제2접촉층(140)은 Ni, Pd, Pt, ITO( indium tin oxide), IZO(indium zinc oxide), IZTO( indium zinc tin oxide), IAZO( indium aluminum zinc oxide), IGZO( indium gallium zinc oxide), IGTO( indium gallium tin oxide), AZO( aluminium zinc oxide), ATO( antimony tin oxide) 중 적어도 하나를 포함한다.
도 4를 참조하면, 상기 제2접촉층(140) 위에는 씨드 금속층(145)이 형성되며, 상기 씨드 금속층(145)은 Ni/Cu, Cr/Cu, Ti/Cu 등으로 형성될 수 있으며, 도금을 위해 형성된다.
상기 씨드 금속층(145)에는 제2희생 기판(147)이 형성된다. 상기 제2희생 기판(147)은 임시 기판으로서, 구리 또는 금과 같은 도금 금속으로 형성될 수 있으며, 그 두께는 30~100㎛ 정도로 형성될 수 있다.
도 4 및 도 5를 참조하면, 상기 제1희생 기판(101)은 물리적 또는/및 화학적 제거 방법으로 제거된다. 상기 제1희생 기판(101)의 제거 방법은 레이저 리프트 오프(LLO : Laser Lift Off) 과정으로 제거하게 된다. 즉, 상기 제1희생 기판(101)에 일정 영역의 파장을 가지는 레이저를 조사하는 방식(LLO : Laser Lift Off)으로 상기 기판(101)을 분리시켜 준다. 또는 상기 제1희생 기판(101)과 상기 N형 반도체층(110) 사이에 다른 반도체층(예: 버퍼층)이 형성된 경우, 습식 식각 액을 이용하여 상기 버퍼층을 제거하여, 상기 기판을 분리할 수도 있다. 상기 제1희생 기판(101)이 제거된 상기 N형 반도체층(110)의 표면에 대해 ICP/RIE(Inductively coupled Plasma/Reactive Ion Etching) 방식으로 연마하는 공정을 수행할 수 있다.
도 6을 참조하면, 상기 N형 반도체층(105)의 아래에 제1접촉층(105)을 형성하게 된다. 상기 제1접촉층(105)은 상기 N형 반도체층(110)과 오믹 접촉되고, 반사 특성 및 씨드 금속 특성이 좋은 재질 중 적어도 하나로 형성될 수 있다. 예컨대, 오믹 특성이 좋은 재질은 ITO, Cr, Ni, Ti, Al 등에서 선택될 수 있으며, 반사 특 성이 좋은 재질은 Al, Ag, Pd, Rh, Pt, Ag-Cu, Ag-Pd-Cu, Al-Cu 등에서 적어도 하나가 선택될 수 있다.
도 7을 참조하면, 상기 제1접촉층(105) 아래에는 전도층(103)이 형성되며, 상기 전도층(103)은 도금층으로서, 구리(Cu), 니켈(Ni), 금(Au) 등을 이용하여 소정 두께(예: 30~150㎛)도금하게 된다. 또한 상기 전도층(103)은 캐리어 웨이퍼(예: Si, Ge, GaAs, ZnO, SiC) 등을 이용하여 전기적을 특성을 갖는 기판으로 형성할 수 있다. 상기 전도층(103)과 상기 제1접촉층(105)는 소정 두께를 갖는 하나의 물질층으로 형성될 수 있으며, 이에 대해 한정하지는 않는다.
도 7 내지 도 9를 참조하면, 상기 제2희생 기판(147)을 제거하게 된다. 상기 제2희생 기판(147)은 습식 또는/건식 식각 방법으로 제거하거나, 다른 방법으로 제거할 수 있으며, 이에 대해 한정하지는 않는다. 이때 상기 씨드 금속층(145)를 제거하게 된다.
여기서, 상기 제1희생 기판(101)을 제거하는 공정(LLO 공정)에서 조사되는 레이저에 의해 상기 제2희생기판(147)과 상기 제2접촉층(140) 사이에 소정의 충격이 가해지더라도, 상기 제2희생 기판(147)이 제거됨으로써, 소자 내층 간에는 LLO 공정에 의한 불안정한 박리 문제를 해결할 수 있다.
상기 제2희생 기판(147)이 제거되면, 상기 제2접촉층(140) 상에서 메사 에칭을 수행하게 된다.
이때 상기 메사 에칭 과정은 상기 제2접촉층(140), 상기 P형 반도체층(130), 상기 활성층(120), 상기 N형 반도체층(110)의 상측 일부에 대해 칩 경계 영역에 대해 에칭하게 된다. 상기 메사 에칭은 1.O㎛ 이하의 깊이로 에칭할 수 있다.
이때 상기 N형 반도체층(110)은 에칭된 영역(137)에 Ga-Face가 노출된다. 이때 상기 N형 반도체층(110)에서 노출된 Ga-Face는 비 금속성이기 때문에, N-Face에 비해 열적으로 안정하고, 발광 구조물 측벽에 외부 충격이 가해질 때 다른 층과의 쇼트 문제를 해결할 수 있다.
도 10 및 도 11을 참조하면, 상기 제2접촉층(140) 위에는 러프니스(150)가 소정 패턴으로 형성된다. 상기 러프니스(150)는 고 굴절률의 물질 예컨대, Al203, SiO2, NaF, MgO 중 어느 하나로 형성될 수 있으며, 그 패턴은 습식 에칭, 건식 에칭, 포토 레지스터 오프 등의 공정을 통해 삼각형, 막대형, 기둥형, 반구형 등의 요철 패턴이 원형상, 다각형, 매트릭스 형상 등으로 다양하게 형성될 수 있다. 이러한 러프니스(150)는 상기 제2접촉층(140)을 통과한 광을 굴절률 차이에 의해 임계각을 변화시키거나 난 반사시켜 줌으로써, 광 추출 효율을 개선시켜 줄 수 있다. 상기 러프니스(150)는 각 패턴이 소정 두께(예: 1.0㎛ 이상)로 형성되고, 미세 간격(예: 0.5~5㎛)으로 주기적 또는 불규칙한 간격으로 형성될 수 있다.
상기 러프니스(150)는 기존의 N형 러프니스에 대응하는 구조로 광 추출을 보상할 수 있으며, 형성하지 않을 수도 있다.
상기 제2접촉층(140) 위에는 제2전극(160)이 형성된다. 상기 제2전극(160)은 Ag, Ag alloy, Ni, Al, Al alloy, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf 중 적어도 하나 또는 이들의 합금으로 이루어질 수 있으며, 이에 대해 한정하지는 않는다.
실시 예의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "위(on)"에 또는 "아래(under)"에 형성되는 것으로 기재되는 경우에 있어, "위(on)"와 "아래(under)"는 "directly"와 "indirectly"의 의미를 모두 포함한다. 또한 각 층의 위 또는 아래에 대한 기준은 도면을 기준으로 설명한다.
이상에서 본 발명에 대하여 그 바람직한 실시 예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 발명의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 본 발명의 실시 예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
도 1은 실시 예에 따른 반도체 발광소자를 나타낸 측 단면도이다.
도 2내지 도 11은 실시 예에 따른 반도체 발광소자 제조과정을 나타낸 도면이다.

Claims (11)

  1. 전도층;
    상기 전도층 위에 N형 반도체층;
    상기 N형 반도체층 위에 활성층;
    상기 활성층 위에 P형 반도체층;
    상기 P형 반도체층 위에 오믹 접촉된 제2접촉층; 및
    상기 제2접촉층 위에 제2전극을 포함하고,
    상기 N형 반도체층의 상부 영역은 상기 활성층과 동일한 폭을 갖고, 상기 N형 반도체층의 하부 영역은 상기 N형 반도체층의 상부 영역보다 큰 폭을 가지며, 상기 N형 반도체층의 하부 영역의 상면은 Ga-face 를 나타내는 반도체 발광소자.
  2. 제1항에 있어서,
    상기 전도층은 상기 N형 반도체층 아래에 오믹 접촉된 제1접촉층; 및 상기 제1접촉층 아래에 도금층을 포함하는 반도체 발광소자.
  3. 제2항에 있어서,
    상기 제1접촉층은 ITO, Cr, Ni, Ti, Al, Al, Ag, Pd, Rh, Pt, Ag-Cu, Ag-Pd-Cu, Al-Cu 중에서 적어도 하나를 이용하여 적어도 한 층으로 형성되는 반도체 발광소자.
  4. 제1항 또는 제2항에 있어서,
    상기 제2접촉층은 Ni, Pd, Pt, ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminium zinc oxide), ATO(antimony tin oxide) 중 적어도 하나를 포함하는 반도체 발광소자.
  5. 제1항 또는 제2항에 있어서,
    상기 제2접촉층 위에 상기 N형 반도체층과 다른 물질로 복수개가 서로 이격되게 형성된 러프니스를 포함하는 반도체 발광소자.
  6. 제5항에 있어서,
    상기 러프니스는 Al203, SiO2, NaF, MgO 중 어느 하나를 포함하는 반도체 발광소자.
  7. 제1희생 기판 위에 N형 반도체층, 활성층 및 P형 반도체층의 적층 구조로 형성하는 단계;
    상기 P형 반도체층 위에 오믹 접촉된 제2접촉층을 형성하는 단계;
    상기 제2접촉층 위에 제2희생 기판을 형성하는 단계;
    상기 제2희생 기판이 형성되면, 상기 제1희생 기판을 제거하는 단계;
    상기 N형 반도체층 아래에 제1접촉층을 형성하는 단계;
    상기 제1접촉층 아래에 전도층을 형성하는 단계;
    상기 전도층이 형성되면, 상기 제2희생 기판을 제거하는 단계;
    상기 P형 반도체층으로부터 상기 N형 반도체층의 일부분까지 에칭을 수행하여 상기 N형 반도체층의 에칭된 상면이 Ga-face를 나타내도록 하는 단계; 및
    상기 제2접촉층 위에 제2전극을 형성하는 단계를 포함하는 반도체 발광소자 제조방법.
  8. 제7항에 있어서,
    상기 제2희생기판은 구리층이며,
    상기 제2접촉층 위에 씨드 금속층을 형성한 후, 상기 제2희생 기판을 형성하며,
    상기 제2희생 기판 및 상기 씨드 금속층은 에칭 방식에 의해 제거되는 반도체 발광소자 제조방법.
  9. 제7항에 있어서,
    상기 제2접촉층 위에 러프니스를 형성하며, 상기 러프니스는 Al203, SiO2, NaF, MgO 중 어느 하나를 포함하는 반도체 발광소자 제조방법.
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