WO2019177423A1 - 반도체 소자 및 이를 포함하는 발광소자 패키지 - Google Patents

반도체 소자 및 이를 포함하는 발광소자 패키지 Download PDF

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WO2019177423A1
WO2019177423A1 PCT/KR2019/003055 KR2019003055W WO2019177423A1 WO 2019177423 A1 WO2019177423 A1 WO 2019177423A1 KR 2019003055 W KR2019003055 W KR 2019003055W WO 2019177423 A1 WO2019177423 A1 WO 2019177423A1
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semiconductor
disposed
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semiconductor structures
substrate
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이상열
강기만
문지형
조윤민
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엘지이노텍 주식회사
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    • H01L33/64—Heat extraction or cooling elements

Definitions

  • Embodiments relate to a semiconductor device and a light emitting device package including the same.
  • a semiconductor device including a compound such as GaN, AlGaN, etc. has many advantages, such as having a wide and easy-to-adjust band gap energy, and can be used in various ways as a light emitting device, a light receiving device, and various diodes.
  • light emitting devices such as light emitting diodes and laser diodes using semiconductors of Group 3-5 or Group 2-6 compound semiconductors have been developed through the development of thin film growth technology and device materials.
  • Various colors such as blue and ultraviolet light can be realized, and efficient white light can be realized by using fluorescent materials or combining colors.Low power consumption, semi-permanent lifespan, and fast response speed compared to conventional light sources such as fluorescent and incandescent lamps can be realized. It has the advantages of safety, environmental friendliness.
  • a light-receiving device such as a photodetector or a solar cell
  • a group 3-5 or 2-6 compound semiconductor material of a semiconductor the development of device materials absorbs light in various wavelength ranges to generate a photocurrent.
  • light in various wavelengths can be used from gamma rays to radio wavelengths. It also has the advantages of fast response speed, safety, environmental friendliness and easy control of device materials, making it easy to use in power control or microwave circuits or communication modules.
  • the semiconductor device may replace a light emitting diode backlight, a fluorescent lamp, or an incandescent bulb, which replaces a cold cathode tube (CCFL) constituting a backlight module of an optical communication means, a backlight of a liquid crystal display (LCD) display device.
  • CCFL cold cathode tube
  • LCD liquid crystal display
  • a plurality of light emitting devices may be used as a package.
  • interest in a head lamp capable of independent lighting (dimming) of a plurality of chips is increasing.
  • the embodiment provides a light emitting device package capable of ensuring forward visibility even after dimming control.
  • the present invention also provides a light emitting device package capable of improving heat generation of the driving unit.
  • the present invention also provides light emitting device packages having different sizes of semiconductor structures.
  • a light emitting device package for independently time-division control of semiconductor structures having different sizes.
  • a light emitting device device includes a substrate; A plurality of semiconductor structures arranged in a matrix form in a central region of the substrate; A passivation layer disposed on top and side surfaces of the semiconductor structure and an edge region of the substrate; A plurality of first wiring lines disposed under and electrically connected to the plurality of semiconductor structures, the plurality of first wiring lines including first ends extending from the central area to the edge areas of the substrate; A plurality of second wiring lines disposed under and electrically connected to the plurality of semiconductor structures, the second wiring lines including a second end portion extending from the central area to the edge area of the substrate; A plurality of first pads penetrating the passivation layer and connected to the plurality of first end portions; And a plurality of second pads penetrating the passivation layer and connected to the plurality of second end portions, wherein the plurality of semiconductor structures include: a plurality of first semiconductor structures disposed in a first region of the central region; And a plurality of second semiconductor structures disposed in the second
  • the plurality of semiconductor structures are spaced apart from each other in a first direction and a second direction perpendicular to the first direction, and first ends of the plurality of first wiring lines extend in the first direction from the central area. Second end portions of the plurality of second wiring lines may extend in the second direction in the central area.
  • the area of the first region and the second region may be the same.
  • the number of the plurality of first semiconductor structures disposed in the first region may be greater than the number of the plurality of second semiconductor structures disposed in the second region.
  • the size of the plurality of first semiconductor structures disposed in the first region may be smaller than the size of the plurality of second semiconductor structures disposed in the second region.
  • the first direction width of the second semiconductor structure may be smaller than the first direction width of the first semiconductor structure.
  • the first region and the second region may be disposed in the second direction.
  • a connecting electrode electrically connecting the semiconductor structures arranged in the first direction among the plurality of semiconductor structures, wherein the first wiring line and the second wiring line extend from the central region to the edge region of the substrate;
  • the connection electrode may electrically connect the first conductive semiconductor layer of the semiconductor structure to the second conductive semiconductor layer of the neighboring semiconductor structure.
  • a semiconductor device package a circuit board; A semiconductor device disposed on the circuit board; A driving unit spaced apart from the semiconductor element on the circuit board; A plurality of wires connecting the semiconductor element and the driver; And a molding member disposed on the circuit board and covering the driving unit, wherein the semiconductor device comprises: a substrate; A plurality of semiconductor structures arranged in a matrix form in a central region of the substrate; A passivation layer disposed on top and side surfaces of the semiconductor structure and an edge region of the substrate; A plurality of first wiring lines disposed under and electrically connected to the plurality of semiconductor structures, the plurality of first wiring lines including first ends extending from the central area to the edge areas of the substrate; A plurality of second wiring lines disposed under and electrically connected to the plurality of semiconductor structures, the second wiring lines including a second end portion extending from the central area to the edge area of the substrate; A plurality of first pads penetrating the passivation layer and connected to the plurality of first end portions; And a plurality of
  • the driver may include a first driver disposed on one side of the semiconductor device on the circuit board;
  • a second driver may be disposed on the other side of the semiconductor device on the circuit board, and the circuit board may include a groove in which the first driver and the second driver are accommodated.
  • FIG. 1 is a conceptual diagram illustrating a light emitting device package according to an embodiment of the present invention
  • FIG. 2 is a conceptual diagram of a semiconductor device according to an embodiment
  • FIG. 3 is a plan view of a semiconductor device according to an embodiment
  • FIG. 5 is a view illustrating a first wiring line in FIG. 3.
  • FIG. 6 is a view illustrating a second wiring line in FIG. 3.
  • FIG. 9 is a view for explaining the effect of the light emitting device package according to the embodiment.
  • FIG. 10 is a conceptual diagram illustrating a light emitting device package according to another embodiment of the present invention.
  • FIG. 13 is a view showing a field of view (FOV) of the headlamp
  • FIG. 16 is a view illustrating a field of view (FOV) covered by the semiconductor structure of FIG. 15.
  • FOV field of view
  • 18A is a view showing an FOV of a conventional matrix headlamp.
  • 18B illustrates an FOV of the matrix headlamp according to the embodiment.
  • 19 is a conceptual diagram illustrating a structure in which a semiconductor structure of a headlamp is connected in series;
  • 20 is a plan view illustrating a structure in which the semiconductor structures of the headlamps are connected in series;
  • 21 is a conceptual diagram illustrating a structure in which a semiconductor structure of a head lamp is connected in series / parallel,
  • 22 is a view illustrating a lamp structure in which a light emitting device package and an optical system are combined
  • FIG. 23 is a conceptual diagram of a light emitting device package according to an embodiment of the present invention.
  • 24 is a conceptual diagram of a light emitting device package according to another embodiment of the present invention.
  • 25 is a conceptual diagram of a light emitting device package according to another embodiment of the present invention.
  • ordinal numbers such as second and first
  • first and second components may be used to describe various components, but the components are not limited by the terms. The terms are used only for the purpose of distinguishing one component from another.
  • second component may be referred to as the first component, and similarly, the first component may also be referred to as the second component.
  • the semiconductor device according to the present embodiment may be a light emitting device.
  • Such semiconductor devices emit light by recombination of electrons and holes, and the wavelength of the light may be determined by an energy band gap inherent in the material. And the light emitted may vary depending on the composition of the material.
  • the semiconductor device according to the present embodiment may be a light emitting device.
  • Such semiconductor devices emit light by recombination of electrons and holes, and the wavelength of the light may be determined by an energy band gap inherent in the material. And the light emitted may vary depending on the composition of the material.
  • FIG. 1 is a conceptual diagram illustrating a light emitting device package according to an embodiment of the present invention.
  • the light emitting device package 10 may include a semiconductor device 100 including a plurality of semiconductor structures 120, a plurality of data lines DL, a plurality of scan lines SL,
  • the first driver 200, the second driver 300, and the controller 400 may be included. However, at least one of the first driver 200, the second driver 300, and the controller 400 may be omitted according to the manufacturing form.
  • the semiconductor device 100 may include a plurality of semiconductor structures 120 arranged in a matrix form.
  • Each of the semiconductor structures 120 may be one pixel PX.
  • the matrix form may be defined as having a plurality of semiconductor structures arranged in a horizontal direction to form one line, and a plurality of lines arranged in a vertical direction.
  • the plurality of data lines DL may be electrically connected to first wiring lines connected to the plurality of semiconductor structures 120.
  • the plurality of data lines DL may be connected to the semiconductor structure 120 according to a driving method of the light emitting device package 10.
  • the light emitting device package 10 may be driven at two time divisions during passive matrix driving.
  • the plurality of data lines DL may be electrically connected to first wiring lines connected to the two semiconductor structures 120, respectively.
  • the plurality of data lines DL may have a different connection method from the first wiring line according to the number of time divisions. For example, in a passive matrix driven at four time divisions, one data line DL may be electrically connected to four semiconductor structures 120.
  • each data line DL will be described as a structure connected to two semiconductor structures 120.
  • the light emitting device package 10 will also be described based on two-time division (when the number of time divisions are two).
  • the exemplary embodiment is not limited thereto and may have various time division structures.
  • the plurality of data lines DL may apply a current to the semiconductor structure according to a signal provided from the first driver 200.
  • a plurality of switches (not shown) are disposed on the plurality of data lines DL, and the first driving unit 200 supplies a control signal for switching (on / off) the plurality of switches (not shown). (Not shown).
  • the control signal may be a PWM signal. However, it is not limited to this kind.
  • the plurality of switches may include a transistor, for example, may be a FET. Accordingly, the first driver 200 may control the plurality of switches (not shown) by adjusting gate voltages applied to the plurality of switches (not shown). However, it is not limited to this kind.
  • the plurality of scan lines SL may be electrically connected to a second wiring line connected to the plurality of semiconductor structures 120.
  • the plurality of scan lines SL may be different from the semiconductor structure 120 depending on the driving method of the light emitting device package 10.
  • the light emitting device package 10 may be driven at two time divisions during passive matrix driving.
  • the plurality of scan lines SL may be electrically connected to second wiring lines connected to the two semiconductor structures 120, respectively.
  • the plurality of scan lines SL may have a different connection method from the second wiring line according to the number of time divisions.
  • the plurality of data lines DL are electrically connected to the first conductive semiconductor layer of the semiconductor structure 120 through the first wiring line, and the plurality of scan lines SL are connected to the second semiconductor structure through the second wiring line. It may be electrically connected to the second conductivity type semiconductor layer of 120.
  • the plurality of data lines DL and the scan lines SL may inject current into the plurality of semiconductor structures 120, and the plurality of semiconductor structures 120 may operate.
  • the light emitting device package 10 controls the PWM signal provided to the first data line DL and the second data line SL through the first driver 200 and the second driver 300.
  • the plurality of semiconductor structures 120 may be selectively operated.
  • the controller 400 may provide a control signal to the first driver 200 and the second driver 300.
  • the controller 400 may determine the number of time divisions for the image data input in one frame, and may provide a control signal corresponding to the determined time division number to the first driver 200 and the second driver 300.
  • the light emitting device package 10 may change the number of time divisions according to the image data.
  • FIG. 2 is a conceptual diagram of a semiconductor device according to an embodiment.
  • the semiconductor device 100 may include a substrate 170, a bonding layer 171, a semiconductor structure 120, a channel layer 130, a first electrode 141, and a second electrode ( 142, the reflective layer 143, the first wiring line 151, the second wiring line 152, the first insulating layer 161, the second insulating layer 162, the passivation layer 163, and the first pad ( 181 and a second pad 182.
  • the semiconductor structure 120 may be disposed on the substrate 170.
  • FIG. 2 illustrates one semiconductor structure 120 disposed between the first pad 181 and the second pad 182 for convenience of description.
  • a plurality of semiconductor structures 120 and 2 are spaced apart at predetermined intervals on the substrate 170, and the first pad 181 and the second pad 182 may be separated from each other. It may be disposed to surround the edge of the substrate 170.
  • the substrate 170 may serve to support the semiconductor structure 120.
  • the substrate 170 may include a material having heat dissipation characteristics. Therefore, heat dissipation characteristics may be improved through the substrate 170.
  • the substrate 170 may include a ceramic, but is not limited thereto.
  • the substrate 170 since the manufacturing process, package mounting, and heat dissipation of the semiconductor device 100 are easily performed by the substrate 170, the reliability of the device may be improved.
  • the present disclosure is not limited thereto, and the substrate 170 may be a metal substrate of various materials.
  • the bonding layer 171 may bond the substrate 170 and the semiconductor structure 120.
  • the semiconductor structure 120 and the structures disposed under the semiconductor structure 120 may be disposed on the substrate 170 by the bonding layer 171.
  • the bonding layer 171 may be selected from at least one of AuSn, NiSn, AuIn, CuSn, SiO 2, and resin, but is not limited thereto.
  • the bonding layer 171 may include a barrier metal or a bonding metal, and may include, for example, at least one of Ti, Au, Sn, Ni, Cr, Ga, In, Bi, Cu, Ag, or Ta. have.
  • the semiconductor structure 120 may be disposed on the substrate 170.
  • the semiconductor structure 120 includes an active layer disposed between the first conductive semiconductor layer 121, the second conductive semiconductor layer 122, and the first conductive semiconductor layer 121 and the second conductive semiconductor layer 122. 123 may be included.
  • the first conductivity type semiconductor layer 121 is shown to face upward, and the second conductivity type semiconductor layer 122 faces the substrate 170, but is not limited thereto.
  • the first conductivity-type semiconductor layer 121 may be implemented with at least one of compound semiconductors such as group III-V and group II-VI.
  • the first conductive semiconductor layer 121 is a semiconductor material having a composition formula of InxAlyGa1-x-yN (0 ⁇ x ⁇ 1, 0 ⁇ y ⁇ 1, 0 ⁇ x + y ⁇ 1) or AlInN, AlGaAs, GaP, GaAs It may be formed of a material selected from GaAsP, AlGaInP.
  • the first dopant may be doped into the first conductive semiconductor layer 121.
  • the first dopant may be an n-type dopant such as Si, Ge, Sn, Se, Te, or the like. That is, the first conductivity-type semiconductor layer 121 may be an n-type semiconductor layer doped with an n-type dopant.
  • an uneven structure may be formed on the first conductive semiconductor layer 121.
  • the uneven structure may improve light extraction efficiency of the semiconductor structure 120.
  • the second conductivity-type semiconductor layer 122 may be implemented with at least one of compound semiconductors such as group III-V and group II-VI.
  • the second conductive semiconductor layer 122 is a semiconductor material having a composition formula of InxAlyGa1-x-yN (0 ⁇ x ⁇ 1, 0 ⁇ y ⁇ 1, 0 ⁇ x + y ⁇ 1) or AlInN, AlGaAs, GaP, GaAs It may be formed of a material selected from GaAsP, AlGaInP.
  • the second dopant may be doped in the second conductive semiconductor layer 122.
  • the second dopant may be a p-type dopant such as Mg, Zn, Ca, Sr, or Ba. That is, the second conductive semiconductor layer 122 may be a p-type semiconductor layer doped with a p-type dopant.
  • the active layer 123 may be disposed between the first conductive semiconductor layer 121 and the second conductive semiconductor layer 122.
  • the active layer 123 is a layer where electrons (or holes) injected through the first conductive semiconductor layer 121 and holes (or electrons) injected through the second conductive semiconductor layer 122 meet each other.
  • the active layer 123 may transition to a low energy level as electrons and holes recombine, and may generate light having a corresponding wavelength.
  • the active layer 123 may have any one of a single well structure, a multi well structure, a single quantum well structure, a multi quantum well (MQW) structure, a quantum dot structure, or a quantum line structure. It does not limit.
  • the well layer / barrier layer of the active layer 123 may be InGaN / GaN, InGaN / InGaN, GaN / AlGaN, InAlGaN / GaN, GaAs (InGaAs) / AlGaAs, GaP (InGaP).
  • / AlGaP may be formed of any one or more pair structure, but is not limited thereto.
  • the well layer may be formed of a material having a band gap smaller than the band gap of the barrier layer.
  • the semiconductor structure 120 may include a first recess R1 having a predetermined depth.
  • the first recess R1 may be formed by mesa etching through the second conductive semiconductor layer 122 and the active layer 123 to a portion of the first conductive semiconductor layer 121.
  • a portion of the first conductivity type semiconductor layer 121 may be exposed. Therefore, the first electrode 141 and the first wiring line 151 may be electrically connected to the first conductive semiconductor layer 121 through the first recess R1.
  • the channel layer (third insulating layer 130) may be disposed in a portion of the lower portion of the semiconductor structure 120.
  • the channel layer 130 may be disposed to surround the edge of the lower portion of each semiconductor structure 120.
  • a portion of the channel layer 130 may be disposed under the first recess R1.
  • the channel layer 130 may be disposed between the substrate 170 and the semiconductor structure 120.
  • the channel layer 130 may have a side surface of the active layer 123 exposed by the first recess R1 and the first recess R1, a portion of the first conductive semiconductor layer 121, and a second conductivity. A portion of the type semiconductor layer 122 may be covered. In this case, the channel layer 130 may be disposed to expose a portion of the first conductivity-type semiconductor layer 121 in the first recess R1. Similarly, the channel layer 130 may be disposed to expose a portion of the second conductivity type semiconductor layer 122.
  • the channel layer 130 may be disposed between the adjacent semiconductor structures 120, between the first pads 181 connected to the semiconductor structures 120, and between the second pads 182 connected to the semiconductor structures 120.
  • the channel layer 130 may cover a portion of the second conductivity-type semiconductor layer 122.
  • the channel layer 130 may expose a portion of the second conductivity type semiconductor layer 122 through the first hole H1.
  • the channel layer 130 may be made of an insulating material.
  • the channel layer 130 may be formed of an oxide or a nitride that is non-conductive.
  • the channel layer 130 may be formed of one selected from a silicon oxide (SiO 2 ) layer, a silicon nitride (Si 3 N 4 ) layer, a titanium oxide (TiOx), or an aluminum oxide (Al 2 O 3 ) layer. This does not limit the present invention.
  • the channel layer 130 may provide structural insulation between adjacent semiconductor structures 120 such that the semiconductor structure 120 is electrically connected only through the first wiring line 151 and the second wiring line 152.
  • the channel layer 130 may include the second electrode 142, the first insulating layer 161, the second insulating layer 162, and the bonding layer 171 disposed under the channel layer 130 and the semiconductor structure 120.
  • the substrate 170 may be protected from external contaminants. As a result, the support layer for the semiconductor structure 120 may be improved, and the channel layer 130 may be protected from damage that may occur in the manufacturing process.
  • the first electrode 141 may be disposed under the first conductive semiconductor layer 121 and may be electrically connected to the first conductive semiconductor layer 121.
  • the second electrode 142 may be disposed under the second conductive semiconductor layer 122 to be electrically connected to the second conductive semiconductor layer 122.
  • the first electrode 141 may be disposed in the first recess R1.
  • the first electrode 141 may be disposed in an area exposed by the channel layer 130 in the first recess R1.
  • the second electrode 142 may be disposed under the second conductive semiconductor layer 122 exposed by the channel layer 130 in the first hole H1.
  • the first electrode 141 and the second electrode 142 may be made of a material having electrical conductivity.
  • the first electrode 141 and the second electrode 142 may be formed of a material having high reflectance.
  • the first electrode 141 and the second electrode 142 are Ti, Ru, Rh, Ir, Mg, Zn, Al, In, Ta, Pd, Co, Ni, Si, Ge, Ag, Pt, and It may be made of any one selected from Au, or an alloy thereof.
  • the light generated from the semiconductor structure 120 may be reflected from the first electrode 141 and the second electrode 142 and emitted upward.
  • light extraction efficiency of the semiconductor structure may be improved.
  • first electrode 141 and the second electrode 142 may include various materials for ohmic bonding.
  • the reflective layer 143 may be disposed under the second electrode 142.
  • the reflective layer 143 may be made of a material having electrical conductivity.
  • the reflective layer 143 may be formed of a metal material having a high reflectance.
  • the reflective layer 143 may be formed of a metal or an alloy including at least one of Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Cu, Au, and Hf.
  • the reflective layer 143 may be made of the metal or alloy.
  • the reflective layer 143 may include at least one of Ag, Al, Ag-Pd-Cu alloy, or Ag-Cu alloy, but is not limited thereto.
  • the first insulating layer 161 may protect the components of the semiconductor device 100 and electrically insulate between adjacent components.
  • an insulating layer having a high transmittance may be used as the first insulating layer 161.
  • the first insulating layer 161 may be any one selected from SiO 2 , SixOy, Si 3 N 4 , SixNy, SiOxNy, TiO 2 , ZrO 2 , Si 3 N 4 , Al 2 O 3 , AlN, and MgF 2 . It may be formed, but is not limited to these materials.
  • the first insulating layer 161 may partially cover the first electrode 141 to expose a portion of the first electrode 141.
  • the first insulating layer 161 may be disposed under the second electrode 142, the channel layer 130, and the second wiring line 152 to cover the second electrode 142 and the channel layer 130. .
  • the first insulating layer 161 may provide electrical insulation between the first wiring line 151 and the second wiring line 152.
  • the second insulating layer 162 may be disposed under the first insulating layer 161 and the first wiring line 151.
  • the second insulating layer 162 may cover the first wiring line 151 and the first insulating layer 161.
  • the second insulating layer 162 may protect the first wiring line 151 from the outside while being electrically insulated from the outside. As a result, the second insulating layer 162 may improve the reliability of the semiconductor device.
  • the passivation layer 163 may be disposed on the semiconductor device. That is, the passivation layer 163 may be disposed on the upper portion of the semiconductor structure 120 and the edge region P1 of the substrate. In addition, when the first conductivity-type semiconductor layer 121 has a concave-convex structure, the passivation layer 163 disposed on the first conductivity-type semiconductor layer 121 has a concave-convex structure similar to the first conductivity-type semiconductor layer 121. It can have
  • the first wiring line 151 may be electrically connected to the first electrode 141.
  • the second wiring line 152 may be electrically connected to the second electrode 142.
  • the first wiring line 151 may be electrically connected to the first electrode 141 and may extend to one side of the semiconductor structure 120 to be connected to the first pad 181.
  • the second wiring line 152 may be electrically connected to the second electrode 142 to extend to the other side of the semiconductor structure 120 to be electrically connected to the second pad 182.
  • the first wiring line 151 and the second wiring line 152 may extend in different directions on the substrate 170.
  • the direction in which the first wiring line 151 and the second wiring line 152 extend may be perpendicular to each other.
  • the second wiring line 152 may be disposed between the semiconductor structure 120 and the substrate 170. In addition, the second wiring line 152 may be disposed on the second electrode 142 and electrically connected to the second electrode 142.
  • the second wiring line 152 may extend from the second electrode 142 in the direction toward the outer surface of the semiconductor structure 120.
  • the second wiring line 152 may include a second end portion 152c extending to protrude more than an outer surface of the semiconductor structure 120.
  • one end of the second wiring line 152 may be connected to the second electrode 142.
  • the second end portion 152c of the second wiring line 152 may extend in the edge direction of the substrate 170 at one end of the second wiring line 152. As a result, the second end portion 152c may be electrically connected to the second pad 182 which will be described later.
  • the second end portion 152c may extend to the edge of the substrate 170 to be easily connected to the second pad 182 disposed on the side surface of the semiconductor structure 120.
  • the first wiring line 151 may be disposed on the first electrode 141 between the semiconductor structure 120 and the substrate 170. In addition, the first wiring line 151 may extend from the first electrode 141 toward the edge of the semiconductor structure 120.
  • the first wiring line 151 may include a first through portion 151a, a first connection portion 151b, and a first end portion 151c.
  • the first wiring line 151 may be spaced apart from the second wiring line 152 by the first insulating layer 161 and may be insulated.
  • the first through part 151a may pass through the active layer 123, the second conductive semiconductor layer 122, and the first insulating layer 161. In addition, the first through part 151a may partially pass through the first conductive semiconductor layer 121.
  • One end of the first through part 151a may be connected to the first electrode 141.
  • the first through part 151a may extend from the first electrode 141 toward the substrate 170.
  • the other end of the first through part 151a may be connected to one end of the first connection part 151b.
  • the first connector 151b may extend from one end toward the edge of the substrate 170 along one surface of the first insulating layer 161. The other end of the first connecting portion 151b may be connected to one end of the first end portion 151c.
  • the first end portion 151c may be disposed in the edge region P1 of the substrate as compared with the semiconductor structure 120. Accordingly, the first wiring line 151 may be easily connected to the first pad 181 disposed on the side of the semiconductor structure 120.
  • the first pad 181 and the second pad 182 may be spaced apart from the semiconductor structure 120 on the substrate 170.
  • the first pad 181 and the second pad 182 may be disposed to surround the semiconductor structure 120 at the side of the semiconductor structure 120 or the edge of the substrate 170.
  • the first pad 181 may be electrically connected to the first conductive semiconductor layer 121 through the first wiring line 151 and the first electrode 141.
  • the second pad 182 may be electrically connected to the second conductive semiconductor layer 122 through the second wiring line 152 and the second electrode 142.
  • the first pad 181 may include a first region 181a and a second region 181b.
  • One end of the first region 181a may be connected to the other end of the first end portion 151c.
  • the first region 181a may pass through the first insulating layer 161, the channel layer 130, and the passivation layer 163.
  • the second region 181b may be disposed to protrude from the passivation layer 163.
  • the first pad 181 may be spaced apart from the semiconductor structure 120.
  • the first pad 181 may be disposed spaced apart from the side surface of the semiconductor structure 120 and the passivation layer 163 covering the side surface, but is not limited thereto.
  • the second pad 182 may include a first region 182a and a second region 182b.
  • the first region 182a may penetrate the channel layer 130 and the passivation layer 163. One end of the first region 181a may be connected to the other end of the second end portion 152c of the second wiring line 152.
  • One end of the second region 182b may be connected to the other end of the second end portion 152c.
  • the second region 182b may be disposed to protrude from the passivation layer 163.
  • FIG. 3 is a plan view of a semiconductor device according to an exemplary embodiment
  • FIG. 4 is a cross-sectional view of I in FIG. 3
  • FIG. 5 is a view showing a first wiring line in FIG. 3
  • FIG. 6 is a second wiring line in FIG. 3.
  • Figure is a diagram.
  • the semiconductor device 100 may include a plurality of semiconductor structures 120 disposed on one substrate 170.
  • the semiconductor device 100 may include a plurality of semiconductor structures 120 disposed on the substrate 170, a plurality of first wiring lines 151-n spaced apart in a first direction (X-axis direction), and The plurality of second wiring lines 152-n, the plurality of first pads 181-n, and the plurality of second pads 182-n spaced apart in two directions (Y-axis directions) may be included.
  • the plurality of first pads 181-n and the plurality of second pads 182-n may be spaced apart from the plurality of semiconductor structures 120.
  • the plurality of first pads 181-n and the plurality of second pads 182-n may be disposed in the edge region P1 of the substrate 170 to surround the plurality of semiconductor structures 120.
  • the first wiring line 151-n is disposed between the semiconductor structure 120 and the plurality of first pads 181-n to form a first conductive semiconductor layer and a plurality of first pads of the semiconductor structure 120. (181-n) can be electrically connected.
  • the second wiring line 152-n is disposed between the semiconductor structure 120 and the plurality of second pads 182-n such that the second conductive semiconductor layer and the plurality of second conductive semiconductor layers of the semiconductor structure 120 are disposed.
  • the pads 182-n may be electrically connected to each other.
  • first pad 181-n may be disposed to face the top and bottom of an edge region of the substrate 170.
  • the second pad 182-n may be disposed to face left and right among the edge regions of the substrate 170.
  • the position and arrangement of the first pad 181-n and the second pad 182-n may be changed.
  • the substrate 170 may be divided into a central region C1 and an edge region P1.
  • the central region C1 may be a region in which the semiconductor structure is disposed in the center of the substrate.
  • the first wiring line 151-n and the second wiring line 152-n may be disposed in the central region C1 to be electrically connected to the plurality of semiconductor structures.
  • a plurality of first pads 181-n and a plurality of second pads 182-n may be disposed in areas other than the central area C1.
  • the edge area P1 may be partially disposed with the first wiring line 151-n and the second wiring line 152-n.
  • the first wiring line 151-n and the second wiring line 152-n extend to the edge region P1 to electrically connect with the first pad 181-n and the second pad 182-n, respectively. It may be connected to, and may include a region overlapping in the thickness direction.
  • the plurality of semiconductor structures may be spaced apart from each other at a central portion and may emit light.
  • the semiconductor structures 120 are illustrated as being arranged in 16 pieces in both horizontal and vertical directions, the present invention is not limited thereto.
  • the size of each semiconductor structure may be 500 ⁇ m ⁇ 500 ⁇ m or less. That is, the lengths of the horizontal and the vertical may be 500 ⁇ m or less, respectively.
  • the size of the semiconductor structure may be 300 ⁇ m ⁇ 300 ⁇ m, 250 ⁇ m ⁇ 250 ⁇ m, 110 ⁇ m ⁇ 110 ⁇ m. More preferably, the length of each of the width and length of the individual semiconductor structure may be between 70 ⁇ m and 80 ⁇ m. However, this does not limit the present invention.
  • 1-8 lines are defined as A regions and 9-16 lines are defined as B regions from the top of the substrate 170. Also, in the plurality of semiconductor structures, lines 1-8 are defined as C regions and lines 9-16 are defined as D regions from the left side.
  • the plurality of first wiring lines 151-n and n ⁇ 1 may extend to the edge region P1 of the substrate 170.
  • one first-n wiring line 151-n may be electrically connected to eight semiconductor structures 120.
  • 64 first wiring lines 151-n may be disposed at upper and lower portions of the substrate 170, respectively. That is, four first-n wiring lines 151-n may be disposed under one semiconductor structure 120.
  • the first-first wiring line 151-1 and the first-second wiring in order from the left side of the first-n wiring line 151-n connected to the semiconductor structure 120 in the region A for the convenience of description. It defines as the line 151-2 and the 1-3rd wiring line 151-3.
  • the first-first wiring line 151-1 may be electrically connected to the eight semiconductor structures 120 arranged in the first left column of the A region.
  • the column is defined as a vertical line in the second direction (y-axis direction) in the substrate 170
  • the row is defined as a horizontal line in the first direction (x-axis direction) in the substrate 170.
  • the phosphor layer 190 may be disposed on the plurality of semiconductor structures 120 and the passivation layer 163 to cover the plurality of semiconductor structures 120. As a result, the phosphor layer 190 may absorb the light emitted from the plurality of semiconductor structures 120 and convert the light into another wavelength band to emit the light. For example, the phosphor layer 190 may form white light.
  • the first-first wiring line 151-1 may include the first-firsta wiring line 151-1a, the first-first-b wiring line 151-1b, and the first-first c wiring. It may include a line 151-1c and a 1-1d wiring line 151-1d.
  • first-first wiring line 151-1 may be electrically connected to eight semiconductor structures arranged in the first left column of the A region.
  • first-second wiring line 151-2 may be electrically connected to eight semiconductor structures disposed in the second left column of the region A, which may be equally applied to the first-32 wiring lines 151-32.
  • first-17th wiring lines 151-17 to the first-32th wiring lines 151-32 may be electrically connected to the semiconductor structures of the C region and the D region.
  • the plurality of second wiring lines 152-n and n ⁇ 1 may be disposed on the left and right sides of the edge region P1 of the substrate 170.
  • one second-n wiring line 152-n may be electrically connected to eight semiconductor structures.
  • Sixteenth 2-n wiring lines 152-n may be disposed on the left and right sides of the substrate 170, respectively. That is, unlike the first-n wiring line 151-n, one second-n wiring line 152-n may be disposed under the one semiconductor structure 120. However, this is only an example for explaining the present invention, and this does not limit the present invention. That is, the number of semiconductor structures connected to one second-n wiring line 152-n and the number of second-n wiring lines 152-n disposed below one semiconductor structure may be changed.
  • the second wiring line 152-n disposed on the left side of the substrate 170 in the order from the top includes the second-17th wiring lines 152-17 to the second-32th wiring lines 152-32 in order from the top. can do.
  • the second-first wiring line 152-1 may be electrically connected to eight semiconductor structures disposed in the upper first row of the C region.
  • the second-first wiring line 152-1 may be electrically connected to the second conductive semiconductor layers of the eight semiconductor structures disposed in the upper first row.
  • the second-second wiring line 152-2 may be electrically connected to eight semiconductor structures disposed in the upper second row of the C region. The same may be applied to the 2-16 wiring line 152-16.
  • the second 2-n wiring lines 152-n may be electrically connected to eight semiconductor structures.
  • one second n-wire line 152-n may be electrically connected to eight semiconductor structures in each row of the D region in order from the top of the substrate 170.
  • the first-n wiring line 151-n may be electrically connected to eight semiconductor structures per one in regions A and B (or regions C and D) in order from the left.
  • the second 2-n wiring line 152-n may be electrically connected to eight semiconductor structures of regions C and D in order from the top.
  • the plurality of first pads 181-n and n ⁇ 1 may be disposed on upper and lower portions of the edge region P1 of the substrate 170.
  • four first-n pads 181-n may be disposed on each of the first wiring lines 151-n. That is, a total of 128 first-n pads 181-n may be disposed with respect to 32 first wiring lines 151-n.
  • the first-first pad 181-1 may be disposed in the order from the top of the substrate 170 to the left in the order of the first-first a pad 181-1a, the first-first b pad 181-1b, and the first-first pad. It may include a 1-1c pad 181-1c and a 1-1d pad 181-1d.
  • the 1-1a pads (181-1a), the 1-1b pads (181-1b), the 1-1c pads (181-1c), and the 1-1d pads (181-1d) are respectively wired 1-1a.
  • the line 151-1a, the 1-1b wiring line 151-1b, the 1-1c wiring line 151-1c, and the 1-1d wiring line 151-1d may be electrically connected to each other.
  • the first-first a wiring line 151-1 a, the first-first b wiring line 151-1 b, the first-first c wiring line 151-1 c, and the first-first d wiring line 151-1 d are 8 One of the two semiconductor structures may be electrically connected to the first conductive semiconductor layers of two adjacent semiconductor structures.
  • the plurality of first-n pads 181-n may include the first-first pad 181-1, the first-second pad 181-2,. It may be defined as a 1-16 pad (181-16). In addition, the plurality of first-n pads 181-n may be defined as the first-17th pads 181-17 and the first-32th pads 181-32 in order from the lower side of the substrate.
  • the first-first pads 181-1 to 1-16-pads 181-16 may include the first-first wiring lines 151-1 to 1-16 wiring lines 151-disposed in the area A. 16) can be electrically connected.
  • the first through seventeenth pads 181-17 to the first through thirty-two pads 181-32 may include the first through seventeenth wiring lines 151-17 and the first through thirty first wiring lines 151-32 disposed in the B region. ) Can be electrically connected.
  • the plurality of second pads 182-n and n ⁇ 1 may be disposed in the edge region P1 of the substrate 170.
  • the second-n pads 182-n may be disposed on the second-n wiring line 152-n one by one.
  • 16 second-n pads 182-n may be disposed on the left and right sides of the substrate 170, respectively.
  • one second n pad 182-n may be electrically connected to eight semiconductor structures in the same row.
  • this is only an example for explaining the present invention, and this does not limit the present invention.
  • the second-n pads 182-n disposed on the left side of the substrate 170 are arranged in order from the top to the second-first pad 182-1, the second-second pad 182-2,. It may be defined as a 2-16 pad 182-16.
  • the second-first pad 182-1 may be disposed on the second-first wiring line 152-1 and electrically connected thereto.
  • the second-first pad 182-1 may be electrically connected to eight semiconductor structures disposed in the upper first row of the C region. This may be equally applied to the 2-16 pads 182-16. In addition, the same may be applied to the second pads 182-17 to 182-32 disposed on the right side of the substrate 170.
  • the plurality of first pads and the second pads 181-n and 182-n may be disposed along the edge area P1 of the substrate 170.
  • the plurality of semiconductor structures may be disposed inside the plurality of pads 181-n and 182-n. That is, the plurality of first pads and the second pads 181-n and 182-n may be arranged to surround the plurality of semiconductor structures.
  • the plurality of first wiring lines and the second wiring lines 151-n and 152-n may be connected to the substrate from the first to second conductive semiconductor layers 121 and 122 or the first to second electrodes 141 and 142. It may extend to an edge area and be connected to the plurality of pads 181-n and 182-n.
  • the plurality of semiconductor structures are not formed separately, but the first to second conductivity type semiconductor layers 121 and 122 and the active layer 123 are grown at one time, and are isolated by one chip (device) through etching. It can be formed by. Therefore, the light emitting area can be increased while improving the processability.
  • FIG. 7 and 8 illustrate a passive matrix driving method according to an embodiment.
  • the first driver may apply a first control signal to the selected data line DL.
  • the second driver may apply a second control signal to the scan line SL.
  • the plurality of semiconductor structures 120 may include a display area DP.
  • the display area DP may include a pixel PX, which is each semiconductor structure 120.
  • the display area DP may be divided into a plurality of divided display areas DP1 and DP2 according to the number of time divisions by the scan line SL.
  • the divided display regions DP1 and DP2 may include scan lines SL equal to the number of time divisions corresponding to the structure of the semiconductor device 100, respectively.
  • the time division number corresponding to the structure of the semiconductor device 100 may be the number of semiconductor structures connected to one data line DL.
  • the scan line SL may include group scan lines divided for each scan line equal to the number of time divisions.
  • the first group scan line may include a first scan line SL1 and a second scan line SL.
  • the second control signal may be applied to the scan line SL at different time intervals during one frame FR.
  • one frame FR refers to a time when image data is displayed through the display area DP.
  • one frame (FR) is 60Hz, 1/60 (s), but is not limited to this frequency, it can be variously changed according to the light emitting device package.
  • each of the first divided display area DP1 and the second divided display area DP2 may include two scan lines SL.
  • the first divided display area DP1 may include a first scan line SL1 and a second scan line SL2
  • the second divided display area DP2 may include a third scan line SL3 and a third scan line SL3. It may include four scan lines SL4.
  • a second control signal may be applied to one scan line in the first divided display area DP1 and one scan line in the second divided display area DP2 in a first time period within one frame FR. have.
  • the other scan line in the first divided display area DP1 and the other scan line in the second divided display area DP2 have a second time period (for example, in the case of two time division) within one frame FR.
  • the second control signal may be applied in a time period other than the first time period within the frame FR.
  • the same second control signal may be applied to one scan line in the second divided display area DP2. That is, the second control signal may be applied to the plurality of divided display regions DP through one scan line for each time division.
  • the second control signal may be sequentially applied to the scan lines for each of the divided display regions DP.
  • a second control signal is applied to the first scan line SL1 and the third scan line SL3 of the first group scan line GSL1 during the first time period, and the second scan signal of the second group scan line GSL2 is applied.
  • the second control signal may be applied to the second scan line SL2 and the fourth scan line SL4 in the second time period. This may be equally applied to other group scan lines.
  • the present invention is not limited to this sequential method, and in the first scan line SL1 and the fourth scan line SL4 during the first time period, the second scan line SL2 and the third scan during the second time period.
  • the second control signal may be applied at the line SL3, respectively.
  • the light emitting device package according to the embodiment may display the image data applied by the passive matrix method through the semiconductor structure.
  • the number of scan lines SL, data lines DL, and display regions DP may be changed according to the number of semiconductor structures 120 of the semiconductor device as described above, and may also be changed depending on the number of time divisions. Can be.
  • FIG. 9 is a view for explaining the effect of the light emitting device package according to the embodiment.
  • the light flux (y-axis) according to the average current (x-axis) injected into the semiconductor structure in the case of the two-time division (a) and the four time division (b) is illustrated.
  • the average current injected into the semiconductor device is the same in the case of the 2 time division (a) and the 4 time division (b), but the peak current is 1/2 times that of the 4 time division (b) in the case of the 2 time division (a). have.
  • the peak current per scan line may be twice the peak current per scan line in the case of two-time division in the four-hour division (b).
  • the light flux does not increase in proportion to the average current even when the same average current is injected in the case of the four time division. This is because current spreading does not increase linearly even when a high peak current is injected.
  • the luminous flux can be increased by decreasing the number of time divisions as necessary.
  • the number of time divisions may be increased to display necessary information on the road surface.
  • FIG. 10 is a conceptual diagram illustrating a light emitting device package according to another embodiment of the present invention
  • FIG. 11 is a first modification of the semiconductor structure
  • FIG. 12 is a second modification of the semiconductor structure
  • FIG. 13 is a diagram of the semiconductor structure. This is a third modification.
  • the light emitting device package may include a semiconductor device 100, a first driver 200, a second driver 300, and a controller 400.
  • the semiconductor device 100 is spaced apart from each other in a first direction (X-axis direction) and a second direction (Y-axis direction) perpendicular to the first direction in the central region C1 of the substrate 170.
  • a plurality of first wiring lines 151 electrically connected to the semiconductor structure 120 and spaced apart in the first direction, and a plurality of second wires electrically connected to the semiconductor structure 120 and spaced apart in the second direction May include line 152.
  • the first driving unit 200 is connected to the plurality of first wiring lines 151 to output a first control signal
  • the second driving unit 300 is connected to the plurality of second wiring lines 152 and thus the second control signal. You can output
  • the basic structure of the light emitting device package, the time division control method, and the like may be applied to all of the above.
  • the present embodiment has an additional feature in that the size and number of semiconductor structures vary according to regions, and that time-division control of semiconductor structures having different sizes and numbers is independently performed.
  • the plurality of first semiconductor structures 120A may be disposed in the first region CA1 of the substrate 170.
  • the plurality of second semiconductor structures 120B may be disposed in the second region CA2 of the substrate 170.
  • the first area CA1 and the second area CA2 may be disposed in the central area C1 of the substrate 170.
  • the area of the first area CA1 and the second area CA2 may be the same, but is not necessarily limited thereto.
  • the sizes of the plurality of first semiconductor structures 120A may be different from the sizes of the plurality of second semiconductor structures 120B. According to such a structure, the size of the semiconductor structure may be differently manufactured according to a region requiring a relatively high resolution and a region not requiring a high resolution, and thus, various functions may be simultaneously implemented in a single light emitting device package.
  • the size of the semiconductor structure may refer to shape as well as size.
  • the first semiconductor structure 120A disposed in the first region CA1 has a square having the same horizontal and vertical lengths
  • the second semiconductor structure 120B disposed in the second region CA2 has a horizontal and vertical length. May be rectangular with different lengths. Since the size of the semiconductor structure is different there is an advantage that can improve the visibility. In this case, an area of the first semiconductor structure 120A and an area of the second semiconductor structure 120B may be the same.
  • the number of first semiconductor structures 120A in the first region CA1 and the number of second semiconductor structures 120B in the second region CA2 may be the same, but are not limited thereto.
  • the controller 400 may independently time-division control the first semiconductor structure 120A of the first region CA1 and the second semiconductor structure 120B of the second region CA2.
  • the first area CA1 may be controlled by 4 hours and the second area CA2 may be controlled by 2 hours. Therefore, when the first semiconductor structure 120A of the first region CA1 is arranged in four lines, and the second semiconductor structure 120B of the second region CA2 is arranged in four lines, the second semiconductor The structure 120B may be alternately lit by two lines, while the first semiconductor structure 120A may be sequentially lit by one line.
  • the present invention is not limited thereto, and the number and method of time division of the first area CA1 and the second area CA2 may be variously modified according to the size and driving purpose of the chip.
  • the structures of the first wiring electrode and the second wiring line may be variously modified according to the number of time divisions.
  • the semiconductor structure may include a plurality of first semiconductor structures 120A disposed in the first region CA1, a second semiconductor structure 120B disposed in the second region CA2, and a third region ( Third semiconductor structure 120C disposed in CA3).
  • three semiconductor structures having different sizes may be disposed.
  • the number and size of the first to third semiconductor structures 120A, 120B, and 120C may be different from each other.
  • the first semiconductor structure 120A may be 8 ⁇ 16
  • the second semiconductor structure 120B and the third semiconductor structure 120C may be 2 ⁇ 32, respectively.
  • the present invention is not necessarily limited thereto, and the number and shape of each semiconductor structure may vary depending on the purpose.
  • the size of the first semiconductor structure 120A of the first region CA1 may be smaller than the size of the second semiconductor structure 120B of the second region CA2.
  • the first semiconductor structure 120A may have a rectangular shape in which the length in the horizontal direction (X-axis direction) is longer than the length in the vertical direction (Y-axis direction), and the second semiconductor structure 120B may be formed in the horizontal direction. It may be a rectangular shape whose length is shorter than the length in the longitudinal direction.
  • the first semiconductor structure 120A is formed long in the horizontal direction to display information on the road surface
  • the second semiconductor structure 120B is formed long in the vertical direction to secure visibility in the front and prevent glare. May be advantageous.
  • the present invention is not limited thereto, and the shape of the semiconductor structure may be variously modified as necessary.
  • FIG. 13 is a view illustrating a field of view (FOV) of the head lamp
  • FIG. 14 is a fourth modified example of the semiconductor structure.
  • the FOV of the high beam HB of the smart head lamp may be divided into an upper region HB12 and a lower region HB11.
  • the high beam area HB may partially overlap the low beam area LB.
  • the upper area HB12 of the high beam may be an area for irradiating light to the front so that the driver can check the front.
  • the upper region HB12 requires high brightness but may not require high resolution.
  • the lower area HB11 may be an area for displaying information SG1 such as a text or an image on the road surface. Therefore, the lower region HB11 does not require high brightness but may require high resolution.
  • the first region CA1 irradiating light to the lower region HB11 of the high beam may be manufactured to have a small size and a large number of first semiconductor structures 120A. Therefore, high resolution can be achieved and various information SG1 can be displayed on the road surface.
  • time division control can be independently performed to enable information display. After receiving the information to be displayed, the controller 400 may determine the number of time divisions of the first area CA1.
  • the number of the second semiconductor structures 120B may be smaller than that of the first semiconductor structures 120A. have. In addition, the size of the second semiconductor structure 120B may be larger than that of the first semiconductor structure 120A.
  • the controller 400 may determine the number of time divisions of the second area CA2 independently of the time division control of the first area CA1. If there is no information to be output on the road surface, the number of time divisions of the first area CA1 and the second area CA2 may be the same.
  • the second area CA2 may improve glare by blocking light emitted to vehicles in neighboring lanes. That is, by turning off the semiconductor structure for irradiating light to a vehicle in a neighboring lane, a blocking region (HB13 in FIG. 13) may be formed to improve glare. In this case, in order to improve visibility and prevent glare, the second semiconductor structure 120B may be formed long in the vertical direction, but is not necessarily limited thereto.
  • the controller 400 may independently time-division control the first semiconductor structure 120A of the first region CA1 and the second semiconductor structure 120B of the second region CA2.
  • the first area CA1 may be controlled by 4 hours and the second area CA2 may be controlled by 2 hours. Therefore, when the first semiconductor structure 120A of the first region CA1 is arranged in four lines, and the second semiconductor structure 120B of the second region CA2 is arranged in four lines, the second semiconductor The structure 120B may be alternately lit by two lines, while the first semiconductor structure 120A may be sequentially lit by one line.
  • the present invention is not limited thereto, and the number and method of time division of the first area CA1 and the second area CA2 may be variously modified according to the size and driving purpose of the chip.
  • the structures of the first wiring electrode and the second wiring line may be variously modified according to the number of time divisions.
  • FIG. 15 is a fifth modified example of the semiconductor structure
  • FIG. 16 is a view illustrating a field of view (FOV) covered by the semiconductor structure of FIG. 15, and
  • FIG. 17 is a fourth modified example of the semiconductor structure.
  • the number of the first semiconductor structures 120A and the second semiconductor structures 120B may be greater. In this case, the size of the semiconductor device may increase.
  • the semiconductor structure of FIG. 15 may cover areas HB11 and HB12 covered by the high beam and the low beam of the vehicle. That is, one light emitting device package may serve as both a low beam and a high beam.
  • the second area CA2 may be disposed to surround the first area CA1. That is, a part corresponding to the first area CA1 performs a function of displaying information on the road surface, and the second area CA2 serves to secure visibility by irradiating light around the first area CA1. can do.
  • the present invention is not limited thereto, and the first region CA1 may be disposed at one corner of the entire region of the semiconductor structure.
  • FIG. 18A is a view showing an FOV of a conventional matrix headlamp
  • FIG. 18B is a view showing an FOV of the matrix headlamp according to the embodiment.
  • the matrix headlamp of the related art has a low resolution because the pixel PX1 has a large size and a small number.
  • the number of pixels of the conventional matrix headlamp may be about 80 or less.
  • the area LA1 to be irradiated with light and the area LA2 not to be irradiated with light cannot be precisely controlled, and there is a problem in that visibility in front of the vehicle is greatly reduced during dimming control for preventing glare. As a result, there is a problem that the DLP module having a high resolution must cover all the front region VP1.
  • the DLP module may include a device such as a digital micro-mirror device (DMD) or a MEMS scanner having a high resolution of about 20,000 pixels or more.
  • DMD digital micro-mirror device
  • MEMS scanner having a high resolution of about 20,000 pixels or more.
  • the matrix headlamp according to the embodiment has a relatively high resolution because the pixel PX2 has a small size and a large number.
  • the number of pixels of the matrix headlamp may be 200 or more. Therefore, since the area LA1 to be irradiated with light and the area LA2 not to be irradiated with light can be precisely controlled, visibility in front of the vehicle can be sufficiently secured even during dimming control.
  • the FOV of the DLP module only needs to cover the area (VP1) where the information display is output, thereby simplifying the system and reducing manufacturing costs.
  • the FOV of the LDP module may be disposed between the horizontal angle of 0 degrees (H) and -5 degrees.
  • the horizontal angle of 0 degrees may be coplanar with the optical axis of the light emitted from the light emitting device package.
  • FIG. 19 is a conceptual diagram illustrating a structure in which a semiconductor structure of a headlamp is connected in series
  • FIG. 20 is a plan view illustrating a structure in which the semiconductor structures of a headlamp are connected in series
  • FIG. 21 is a head according to an embodiment.
  • the semiconductor structures of the head lamp according to the embodiment may be connected in series.
  • diode symbols are shown inside each semiconductor structure.
  • the excess voltage may occur.
  • the excess voltage may cause the driver to generate heat. Therefore, in an embodiment, heat generation of the driving unit may be reduced by connecting the semiconductor structures in series and performing current driving in at least one section.
  • the current can be controlled by various advantages.
  • the semiconductor structure may include a plurality of relatively small first semiconductor structures 120A and a relatively large second semiconductor structure 120B in a first direction (X axis direction).
  • the second semiconductor structure 120B may be connected in series to the first row L1 and the sixth row L6 in the first direction, and the second to fifth rows L2, L3, L4, and L5.
  • the first semiconductor structure 120A may be connected in series in a first direction.
  • a bypass switch (not shown) may be disposed in each wiring so that a current may not be selectively applied to a semiconductor structure that is not turned on in the same row.
  • a relatively low current may be applied to the relatively small first semiconductor structure 120A, and a relatively high current may be applied to the relatively large second semiconductor structure 120B.
  • a current of 125 mA may be applied to the second row in which the first semiconductor structure 120A is disposed, and a current of 1.0 A may be applied to the first row L1 in which the second semiconductor structure 120B is disposed. It is not limited to this.
  • the plurality of semiconductor structures disposed in the same row are applied with the same level of current, but the luminance can be controlled differently through the pulse width control PWM.
  • the pulse width may be controlled to increase luminance at the center portion of the headlamp where the X and Y axes cross.
  • the semiconductor structure and the semiconductor structure may be electrically connected to each other by a connection electrode. That is, the N-type semiconductor layer of any one semiconductor structure and the P-type semiconductor layer of the neighboring semiconductor structure may be sequentially connected and connected in series.
  • the second connection electrode 1011 is disposed between the adjacent second semiconductor structures 120B, and the second connection electrode 1011 is formed in the N-type of the second semiconductor structure 120B by the through hole 1012. It may be electrically connected to a semiconductor layer or a P-type semiconductor layer.
  • the first connection electrode 1013 is disposed between the neighboring first semiconductor structures 120A, and the through holes 1014 are used to form the N-type semiconductor layer or the P-type semiconductor layer of the first semiconductor structure 120A. Can be electrically connected.
  • first connection electrode 1013 is electrically connected to the first conductive semiconductor layer (N-type semiconductor layer) of one of the adjacent first semiconductor structures 120A-1 by the first through hole 1014.
  • the second through hole 1015 may be electrically connected to the second conductive semiconductor layer (P-type semiconductor layer) of the neighboring first semiconductor structure 120A-2 to be connected in series.
  • the plurality of first wiring lines 151 and the second wiring lines 152 may be exposed to the outside of the semiconductor structure to be electrically connected to the driver. That is, the structure in which the first wiring line and the second wiring line are integrally formed with the semiconductor structure is the same as the structure described with reference to FIGS. 2 to 4, but the semiconductor structures are different in that they are connected in series rather than in parallel.
  • a semiconductor structure may have a structure in which series and parallel are mixed. Areas that do not require large time division can be connected in series, and areas that require time division can be connected in parallel.
  • the second semiconductor structure 120B of the first row L1 and the first semiconductor structure 120A of the second and third rows L2 and L3 are connected in series, and the fourth to ninth rows ( The first semiconductor structures 120A of L4 to L9 may be connected in parallel.
  • the second time division is connected to the first semiconductor structure 120A in the fourth row L4 and the first semiconductor structure 120A in the fifth row L5 in parallel
  • the present invention is not limited thereto, but the parallel is based on the number of time divisions.
  • the structure can be variously modified.
  • 22 is a view illustrating a lamp structure in which a light emitting device package and an optical system are combined.
  • the light emitting device package 10 since a plurality of semiconductor structures 120 are disposed on one substrate 170, a head lamp function may be performed using one optical system 50.
  • the light emitting device package 10 according to the embodiment may adjust the size and number of the semiconductor structure in various ways.
  • the conventional semiconductor package has a disadvantage in that a plurality of optical systems are required because the head lamp is implemented by arranging a plurality of modules in which ten or less semiconductor chips are mounted.
  • FIG. 23 is a conceptual view of a light emitting device package according to an embodiment of the present invention
  • FIG. 24 is a conceptual view of a light emitting device package according to another embodiment of the present invention
  • FIG. 25 is a light emitting device according to another embodiment of the present invention. This is a conceptual diagram of a package.
  • a light emitting device package may include a circuit board 20, a driver 30, and a semiconductor device 100.
  • the circuit board 20 is not particularly limited.
  • the circuit board 20 may include a plurality of pads 21 electrically connected to the driving unit 30.
  • the circuit board 20 may include a ceramic, but is not limited thereto. In the case where the circuit board is made of ceramic, heat dissipation by the substrate can be easily performed, and thus the reliability of the device can be improved.
  • the present invention is not limited thereto, and the circuit board 20 may be a substrate having various materials.
  • the driver 30 may be disposed on the circuit board 20.
  • the driver 30 may be electrically connected to the semiconductor device 100 by a plurality of wires W1. That is, the plurality of wires W1 may be a plurality of data lines.
  • the driver 30 may selectively operate the plurality of semiconductor structures 120 by controlling the PWM signals provided to the plurality of data lines.
  • the driver 30 may serve as the first driver and the second driver of FIG. 1.
  • the semiconductor device 100 may generate a lot of heat in the process of dimming the plurality of semiconductor structures 120.
  • the driver 30 may also generate a large amount of heat during signal processing. Therefore, heat may be concentrated in the central region of the circuit board 20 in which the driving unit 30 and the semiconductor device 100 are disposed. As a result, there is a problem that heat generated in the semiconductor structure 120 is not quickly released. In addition, a problem may occur in that the reliability of the semiconductor structure 120 is lowered by the heat generated by the driving unit 30. In addition, when the chip size increases, defects due to thickness variation may occur.
  • the driver 30 is disposed on the circuit board 20 on the first driver 30A disposed on one side of the semiconductor device 100 and on the circuit board 20 on the other side of the semiconductor device 100. It may include a second driving unit 30B.
  • the first driver 30A and the first driver 30B may be electrically connected to the semiconductor device 100 by the plurality of wires W1.
  • the number of wires may correspond to the number of signal lines.
  • the present invention is not limited thereto, and the driving unit may be electrically connected to the circuit board by various mounting methods such as flip bonding.
  • the first driver 30A may control dimming of the semiconductor structures 120 disposed on the left side of the semiconductor device 100, and the first driver 30B may include a semiconductor structure disposed on the right side of the semiconductor device 100. Dimming of the 120 may be controlled.
  • the present invention is not limited thereto, and the first driving unit 30A and the second driving unit 30B may also dimm the entire semiconductor structure 120 together.
  • the driver may be a CMOS driver, but is not limited thereto.
  • the semiconductor device 100 may be disposed directly on the circuit board 20, thereby improving heat dissipation performance.
  • the first driving unit 30A and the second driving unit 30B are also distributed on the circuit board 20, the heat dissipation performance may be excellent.
  • the heat generated from the first driving unit 30A and the second driving unit 30B is rapidly released, reliability of the semiconductor structure 120 may be reduced by heat applied from the driving unit.
  • the number of the driving units is not particularly limited.
  • the number of driving units may be three or four, and may be divided into a plurality according to various issues.
  • the molding member 40 may be disposed on the circuit board 20 to cover the first and second driving units 30A and 30B.
  • the molding member 40 may expose the light exit surface ES1 of the semiconductor structure 120.
  • the material of the molding member 40 is not particularly limited. That is, the molding member 40 may be selected all of a variety of materials that can protect the drive unit 30 and the wire (W1).
  • the molding member 40 may be made of a polymer material such as white silicon.
  • the circuit board 20 may include a groove 22 in which the first driver 30A and the second driver 30B are accommodated.
  • the semiconductor device and the light emitting device package described above may be used as light sources of various illuminations in addition to the head lamp described above.
  • it may be used as a light source of an image display device or a light source of an illumination device.
  • When used as a backlight unit of the image display device may be used as a backlight unit of the edge type or a backlight unit of the direct type, may be used as a luminaire or bulb type when used as a light source of the lighting device.

Landscapes

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Abstract

실시 예는, 기판; 상기 기판의 중앙 영역에 매트릭스 형태로 배열된 복수 개의 반도체 구조물; 상기 반도체 구조물의 상면과 측면 및 상기 기판의 가장 자리 영역 상에 배치되는 패시베이션층; 상기 복수 개의 반도체 구조물의 하부에 배치되어 전기적으로 연결되고, 상기 중앙 영역에서 상기 기판의 가장자리 영역으로 연장되는 제1끝단부를 포함하는 복수 개의 제1 배선 라인; 상기 복수 개의 반도체 구조물의 하부에 배치되어 전기적으로 연결되고, 상기 중앙 영역에서 상기 기판의 가장자리 영역으로 연장되는 제2끝단부를 포함하는 복수 개의 제2 배선 라인; 상기 패시베이션층을 관통하여 상기 복수 개의 제1 끝단부와 연결되는 복수 개의 제1 패드; 및 상기 패시베이션층을 관통하여 상기 복수 개의 제2 끝단부와 연결되는 복수 개의 제2 패드를 포함하고, 상기 복수 개의 반도체 구조물은, 상기 중앙 영역의 제1영역에 배치되는 복수 개의 제1 반도체 구조물, 및 상기 중앙 영역의 제2영역에 배치되는 복수 개의 제2 반도체 구조물을 포함하고, 상기 복수 개의 제1 반도체 구조물의 사이즈는 상기 복수 개의 제2 반도체 구조물의 사이즈와 상이한 반도체 소자 및 이를 포함하는 발광소자 패키지를 개시한다.

Description

반도체 소자 및 이를 포함하는 발광소자 패키지
실시 예는 반도체 소자 및 이를 포함하는 발광소자 패키지에 관한 것이다.
GaN, AlGaN 등의 화합물을 포함하는 반도체 소자는 넓고 조정이 용이한 밴드 갭 에너지를 가지는 등의 많은 장점을 가져서 발광 소자, 수광 소자 및 각종 다이오드 등으로 다양하게 사용될 수 있다.
특히, 반도체의 3-5족 또는 2-6족 화합물 반도체 물질을 이용한 발광 다이오드(Light Emitting Diode)나 레이저 다이오드(Laser Diode)와 같은 발광소자는 박막 성장 기술 및 소자 재료의 개발로 적색, 녹색, 청색 및 자외선 등 다양한 색을 구현할 수 있으며, 형광 물질을 이용하거나 색을 조합함으로써 효율이 좋은 백색 광선도 구현이 가능하며, 형광등, 백열등 등 기존의 광원에 비해 저소비전력, 반영구적인 수명, 빠른 응답속도, 안전성, 환경 친화성의 장점을 가진다.
뿐만 아니라, 광검출기나 태양 전지와 같은 수광 소자도 반도체의 3-5족 또는 2-6족 화합물 반도체 물질을 이용하여 제작하는 경우 소자 재료의 개발로 다양한 파장 영역의 빛을 흡수하여 광 전류를 생성함으로써 감마선부터 라디오 파장 영역까지 다양한 파장 영역의 빛을 이용할 수 있다. 또한 빠른 응답속도, 안전성, 환경 친화성 및 소자 재료의 용이한 조절의 장점을 가져 전력 제어 또는 초고주파 회로나 통신용 모듈에도 용이하게 이용할 수 있다.
따라서, 반도체 소자는 광 통신 수단의 송신 모듈, LCD(Liquid Crystal Display) 표시 장치의 백라이트를 구성하는 냉음극관(CCFL: Cold Cathode Fluorescence Lamp)을 대체하는 발광 다이오드 백라이트, 형광등이나 백열 전구를 대체할 수 있는 백색 발광 다이오드 조명 장치, 자동차 헤드 램프 및 신호등 및 Gas나 화재를 감지하는 센서 등에까지 응용이 확대되고 있다. 또한, 반도체 소자는 고주파 응용 회로나 기타 전력 제어 장치, 통신용 모듈에까지 응용이 확대될 수 있다.
자동차 헤드 램프의 경우, 다수의 발광 소자(칩)를 패키지로 구성하여 사용될 수 있다. 특히, 최근에는 다수의 칩의 독립 점등(디밍)이 가능한 헤드 램프에 대한 관심이 높아지고 있는 추세이다.
그러나, 반대편 차량의 눈부심 방지를 위해 디밍 제어하는 경우 전방의 시인성이 저하되는 문제가 있다. 따라서, 운전자가 전방의 사물을 인식하지 못해 사고 위험이 높아지는 문제가 있다.
또한, 시인성 확보 및 눈부심 방지를 위해서는 고분해능이 필요하지 않지만, 노면에 이미지 또는 문자를 출력하기 위해서는 고분해능이 필요하다. 따라서, 이러한 기능을 동시에 수행하기 위해서 구조가 복잡해지는 문제가 있다.
또한, 구동부 상에 발광소자 패키지를 배치하는 경우, 구동부에서 방출되는 열에 의해 발광소자의 신뢰성이 저하되는 문제가 있다.
실시 예는 디밍 제어를 하여도 전방의 시인성을 확보할 수 있는 발광소자 패키지를 제공한다.
또한, 구동부의 발열의 개선할 수 있는 발광소자 패키지를 제공한다.
또한, 반도체 구조물의 크기가 다른 발광소자 패키지를 제공한다.
또한, 크기가 다른 반도체 구조물을 독립적으로 시분할 제어하는 발광소자 패키지를 제공한다.
또한, 방열 성능이 우수한 발광소자 패키지를 제공한다.
실시 예에서 해결하고자 하는 과제는 이에 한정되는 것은 아니며, 아래에서 설명하는 과제의 해결수단이나 실시 형태로부터 파악될 수 있는 목적이나 효과도 포함된다고 할 것이다.
본 발명의 일 특징에 따른 발광소자 소자는 기판; 상기 기판의 중앙 영역에 매트릭스 형태로 배열된 복수 개의 반도체 구조물; 상기 반도체 구조물의 상면과 측면 및 상기 기판의 가장 자리 영역 상에 배치되는 패시베이션층; 상기 복수 개의 반도체 구조물의 하부에 배치되어 전기적으로 연결되고, 상기 중앙 영역에서 상기 기판의 가장자리 영역으로 연장되는 제1끝단부를 포함하는 복수 개의 제1 배선 라인; 상기 복수 개의 반도체 구조물의 하부에 배치되어 전기적으로 연결되고, 상기 중앙 영역에서 상기 기판의 가장자리 영역으로 연장되는 제2끝단부를 포함하는 복수 개의 제2 배선 라인; 상기 패시베이션층을 관통하여 상기 복수 개의 제1 끝단부와 연결되는 복수 개의 제1 패드; 및 상기 패시베이션층을 관통하여 상기 복수 개의 제2 끝단부와 연결되는 복수 개의 제2 패드를 포함하고, 상기 복수 개의 반도체 구조물은, 상기 중앙 영역의 제1영역에 배치되는 복수 개의 제1 반도체 구조물, 및 상기 중앙 영역의 제2영역에 배치되는 복수 개의 제2 반도체 구조물을 포함하고, 상기 복수 개의 제1 반도체 구조물의 사이즈는 상기 복수 개의 제2 반도체 구조물의 사이즈와 상이한다.
상기 복수 개의 반도체 구조물은 제1 방향 및 상기 제1 방향과 수직한 제2 방향으로 이격 배치되고, 상기 복수 개의 제1 배선 라인의 제1끝단부는 상기 중앙 영역에서 상기 제1 방향으로 연장되고, 상기 복수 개의 제2 배선 라인의 제2끝단부는 상기 중앙 영역에서 상기 제2 방향으로 연장될 수 있다.
상기 제1영역과 상기 제2영역의 면적은 동일할 수 있다.
상기 제1영역에 배치되는 복수 개의 제1 반도체 구조물의 개수는 상기 제2영역에 배치되는 복수 개의 제2 반도체 구조물의 개수보다 많을 수 있다.
상기 제1영역에 배치되는 복수 개의 제1 반도체 구조물의 크기는 상기 제2영역에 배치되는 복수 개의 제2 반도체 구조물의 크기보다 작을 수 있다.
상기 제2 반도체 구조물의 제1 방향 폭은 상기 제1 반도체 구조물의 제1 방향 폭보다 작을 수 있다.
상기 제1영역과 상기 제2영역은 상기 제2 방향으로 배치될 수 있다.
상기 복수 개의 반도체 구조물 중 상기 제1 방향으로 배치된 반도체 구조물들을 전기적으로 연결하는 연결 전극을 포함하고, 상기 제1 배선 라인과 상기 제2 배선 라인은 상기 중앙 영역에서 상기 기판의 가장자리 영역으로 연장되고, 상기 연결 전극은 반도체 구조물의 제1 도전형 반도체층을 이웃한 반도체 구조물의 제2 도전형 반도체층과 전기적으로 연결할 수 있다.
본 발명의 일 특징에 따른 반도체 소자 패키지는, 회로기판; 상기 회로기판 상에 배치되는 반도체 소자; 상기 회로기판 상에서 상기 반도체 소자와 이격 배치되는 구동부; 상기 반도체 소자와 상기 구동부를 연결하는 복수 개의 와이어; 및 상기 회로기판 상에 배치되어 상기 구동부를 덮는 몰딩 부재를 포함하고, 상기 반도체 소자는, 기판; 상기 기판의 중앙 영역에 매트릭스 형태로 배열된 복수 개의 반도체 구조물; 상기 반도체 구조물의 상면과 측면 및 상기 기판의 가장 자리 영역 상에 배치되는 패시베이션층; 상기 복수 개의 반도체 구조물의 하부에 배치되어 전기적으로 연결되고, 상기 중앙 영역에서 상기 기판의 가장자리 영역으로 연장되는 제1끝단부를 포함하는 복수 개의 제1 배선 라인; 상기 복수 개의 반도체 구조물의 하부에 배치되어 전기적으로 연결되고, 상기 중앙 영역에서 상기 기판의 가장자리 영역으로 연장되는 제2끝단부를 포함하는 복수 개의 제2 배선 라인; 상기 패시베이션층을 관통하여 상기 복수 개의 제1 끝단부와 연결되는 복수 개의 제1 패드; 및 상기 패시베이션층을 관통하여 상기 복수 개의 제2 끝단부와 연결되는 복수 개의 제2 패드를 포함하고, 상기 복수 개의 반도체 구조물은, 상기 중앙 영역의 제1영역에 배치되는 복수 개의 제1 반도체 구조물, 및 상기 중앙 영역의 제2영역에 배치되는 복수 개의 제2 반도체 구조물을 포함하고, 상기 복수 개의 제1 반도체 구조물의 사이즈는 상기 복수 개의 제2 반도체 구조물의 사이즈와 상이하고, 상기 복수 개의 와이어는 상기 복수 개의 제1 패드 및 상기 제2 패드를 상기 구동부와 전기적으로 연결한다.
상기 구동부는, 상기 회로기판 상에서 상기 반도체 소자의 일측에 배치되는 제1구동부; 상기 회로기판 상에서 상기 반도체 소자의 타측에 배치되는 제2구동부를 포함하고, 상기 회로기판은 상기 제1구동부 및 상기 제2구동부가 수용되는 홈을 포함할 수 있다.
실시 예에 따르면, 구동부에서 방출된 열을 효과적으로 방출하여 발광소자의 신뢰성을 개선할 수 있다.
또한, 하나의 발광소자 패키지에서 시인성 확보, 눈부심 방지, 및 노면에 정보 표시를 동시에 구현할 수 있다.
또한, 전방의 시인성을 확보할 수 있으므로 노면에 정보 표시를 위해 별도로 장착되는 장치를 간소화할 수 있다.
또한, 하나의 발광소자 패키지에서 복수 개의 기능이 가능해지므로 제조 가격을 낮출 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 본 발명의 실시 예에 따른 발광소자 패키지를 도시한 개념도이고,
도 2는 실시 예에 따른 반도체 소자의 개념도이고,
도 3은 실시 예에 따른 반도체 소자의 평면도이고,
도 4는 도 3에서 I의 단면도이고,
도 5는 도 3에서 제1 배선 라인을 도시한 도면이고,
도 6은 도 3에서 제2 배선 라인을 도시한 도면이고,
도 7 및 도 8은 실시 예에 따른 수동 매트릭스 구동 방식을 설명하는 도면이고,
도 9는 실시 예에 따른 발광소자 패키지의 효과를 설명하는 도면이고,
도 10은 본 발명의 다른 실시 예에 따른 발광소자 패키지를 도시한 개념도이고,
도 11은 반도체 구조물의 제1변형예이고,
도 12는 반도체 구조물의 제2변형예이고,
도 13는 헤드 램프의 FOV(Field of view)를 보여주는 도면이고,
도 14는 반도체 구조물의 제3변형예이고,
도 15는 반도체 구조물의 제4변형예이고,
도 16은 도 15의 반도체 구조물이 커버하는 FOV(Field of view)를 보여주는 도면이고,
도 17은 반도체 구조물의 제4변형예이고,
도 18a는 종래 매트릭스 헤드램프의 FOV를 보여주는 도면이고,
도 18b는 실시 예에 따른 매트릭스 헤드램프의 FOV를 보여주는 도면이고,
도 19는 실시 예에 따른 헤드램프의 반도체 구조물이 직렬 연결된 구조를 보여주는 개념도이고,
도 20은 실시 예에 따른 헤드램프의 반도체 구조물이 직렬 연결된 구조를 보여주는 평면도이고,
도 21은 실시 예에 따른 헤드램프의 반도체 구조물이 직/병렬 연결된 구조를 보여주는 개념도이고,
도 22는 발광소자 패키지와 광학계가 결합된 램프 구조를 보여주는 도면이고,
도 23은 본 발명의 일 실시예에 따른 발광소자 패키지의 개념도이고,
도 24는 본 발명의 다른 실시 예에 따른 발광소자 패키지의 개념도이고,
도 25는 본 발명의 또 다른 실시 예에 따른 발광소자 패키지의 개념도이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시 예를 가질 수 있는 바, 특정 실시 예들을 도면에 예시하고 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제2, 제1 등과 같이 서수를 포함하는 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되지는 않는다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제2 구성요소는 제1 구성요소로 명명될 수 있고, 유사하게 제1 구성요소도 제2 구성요소로 명명될 수 있다. 및/또는 이라는 용어는 복수 개의 관련된 기재된 항목들의 조합 또는 복수 개의 관련된 기재된 항목들 중의 어느 항목을 포함한다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다.
본 출원에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수 개의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부된 도면을 참조하여 실시 예를 상세히 설명하되, 도면 부호에 관계없이 동일하거나 대응하는 구성 요소는 동일한 참조 번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
본 실시 예에 따른 반도체 소자는 발광소자일 수 있다.
이러한 반도체 소자는 전자와 정공이 재결합함으로써 빛을 방출하게 되고, 이 빛의 파장은 물질 고유의 에너지 밴드갭에 의해서 결정될 수 있다. 그리고 방출되는 빛은 상기 물질의 조성에 따라 다를 수 있다.
이하에서는 첨부한 도면을 참고로 하여 본 발명의 실시 예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다.
본 실시 예에 따른 반도체 소자는 발광소자일 수 있다.
이러한 반도체 소자는 전자와 정공이 재결합함으로써 빛을 방출하게 되고, 이 빛의 파장은 물질 고유의 에너지 밴드갭에 의해서 결정될 수 있다. 그리고 방출되는 빛은 상기 물질의 조성에 따라 다를 수 있다.
이하에서는 첨부한 도면을 참고로 하여 본 발명의 실시 예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다.
도 1은 본 발명의 실시 예에 따른 발광소자 패키지를 도시한 개념도이다.
도 1을 참조하면, 실시 예에 따른 발광소자 패키지(10)는 복수 개의 반도체 구조물(120)을 포함하는 반도체 소자(100), 복수 개의 데이터 라인(DL), 복수 개의 스캔 라인(SL), 제1 구동부(200), 제2 구동부(300) 및 컨트롤러(400)를 포함할 수 있다. 그러나, 제작 형태에 따라 제1 구동부(200), 제2 구동부(300) 및 컨트롤러(400) 중 적어도 어느 하나는 생략될 수도 있다.
반도체 소자(100)는 매트릭스 형태로 배열된 복수 개의 반도체 구조물(120)을 포함할 수 있다. 복수 개의 반도체 구조물(120)은 각각 하나의 화소(PX)일 수 있다. 매트릭스 형태는 가로 방향으로 반도체 구조물이 복수 개 배치되어 하나의 라인을 형성하고, 이 라인이 세로 방향으로 복수 개 배치된 형태로 정의할 수 있다.
복수 개의 데이터 라인(DL)은 복수 개의 반도체 구조물(120)과 연결된 제1 배선 라인과 전기적으로 연결될 수 있다. 복수 개의 데이터 라인(DL)은 발광소자 패키지(10)의 구동 방식에 따라 반도체 구조물(120)과 연결이 상이할 수 있다.
예컨대, 발광소자 패키지(10)는 수동 메트릭스(Passive Matrix) 구동 중 2시분할로 구동할 수 있다. 이 경우, 복수 개의 데이터 라인(DL)은 각각 2개의 반도체 구조물(120)과 연결된 제1 배선 라인에 전기적으로 연결될 수 있다. 다만, 설명한 바와 같이, 시분할의 개수에 따라 복수 개의 데이터 라인(DL)은 제1 배선 라인과 연결 방식이 상이할 수 있다. 예컨대, 4시분할로 구동하는 수동 매트릭스에서, 하나의 데이터 라인(DL)은 4개의 반도체 구조물(120)과 전기적으로 연결될 수 있다.
이하에서는 각 데이터 라인(DL)이 2개의 반도체 구조물(120)과 연결된 구조로 설명한다. 또한, 발광소자 패키지(10)도 2시분할(시분할 개수가 2개인 경우) 구동을 기본으로 설명한다. 그러나, 본 실시 예는 이에 한정되는 것이 아니고 다양한 시분할 구조를 가질 수 있다.
복수 개의 데이터 라인(DL)은 제1 구동부(200)로부터 제공되는 신호에 따라 반도체 구조물에 전류를 인가할 수 있다. 복수 개의 스위치(미도시됨)가 복수 개의 데이터 라인(DL) 상에 배치되고, 제1 구동부(200)는 복수 개의 스위치(미도시됨)를 스위칭(온/오프)하는 제어 신호를 복수 개의 스위치(미도시됨)에 제공할 수 있다. 제어 신호는 PWM 방식의 신호일 수 있다. 다만, 이러한 종류에 한정되는 것은 아니다.
또한, 복수 개의 스위치(미도시됨)는 트랜지스터를 포함할 수 있으며, 예컨대, FET일 수 있다. 이에, 제1 구동부(200)는 복수 개의 스위치(미도시됨)로 인가되는 게이트 전압을 조절하여 복수 개의 스위치(미도시됨)를 제어할 수 있다. 다만, 이러한 종류에 한정되는 것은 아니다.
복수 개의 스캔 라인(SL)은 복수 개의 반도체 구조물(120)과 연결된 제2 배선 라인과 전기적으로 연결될 수 있다. 앞서 설명한 데이터 라인(DL)과 동일하게, 복수 개의 스캔 라인(SL)은 발광소자 패키지(10)의 구동 방식에 따라 반도체 구조물(120)과 연결이 상이할 수 있다. 예컨대, 발광소자 패키지(10)는 수동 매트릭스(Passive Matrix) 구동 중 2시분할로 구동할 수 있다. 이 경우, 복수 개의 스캔 라인(SL)은 각각 2개의 반도체 구조물(120)과 연결된 제2 배선 라인에 전기적으로 연결될 수 있다. 다만, 설명한 바와 같이, 시분할의 개수에 따라 복수 개의 스캔 라인(SL)은 제2 배선 라인과 연결 방식이 상이할 수 있다.
복수 개의 데이터 라인(DL)은 제1 배선 라인을 통해 반도체 구조물(120)의 제1 도전형 반도체층과 전기적으로 연결되고, 복수 개의 스캔 라인(SL)은 제2 배선 라인을 통해 제2 반도체 구조물(120)의 제2 도전형 반도체층과 전기적으로 연결될 수 있다. 이러한 구성에 의하여, 복수 개의 데이터 라인(DL)과 스캔 라인(SL)은 복수 개의 반도체 구조물(120)에 전류를 주입할 수 있으며, 복수 개의 반도체 구조물(120)은 동작할 수 있다.
즉, 실시 예에 따른 발광소자 패키지(10)는 제1 구동부(200)와 제2 구동부(300)를 통해 제1 데이터 라인(DL) 및 제2 데이터 라인(SL)로 제공되는 PWM 신호를 제어하여, 복수 개의 반도체 구조물(120)을 선택적으로 동작시킬 수 있다.
컨트롤러(400)는 제1 구동부(200)와 제2 구동부(300)로 제어 신호를 제공할 수 있다. 컨트롤러(400)는 한 프레임으로 입력된 영상 데이터에 대해 시분할 개수를 결정하고, 결정된 시분할 개수에 대응하는 제어 신호를 제1 구동부(200) 및 제2 구동부(300)로 제공할 수 있다. 이러한 구성에 의하여, 실시 예에 따른 발광소자 패키지(10)는 시분할 개수를 영상 데이터에 따라 변경할 수 있다.
도 2는 실시 예에 따른 반도체 소자의 개념도이다.
도 2를 참조하면, 실시 예에 따른 반도체 소자(100)는 기판(170), 접합층(171), 반도체 구조물(120), 채널층(130), 제1 전극(141), 제2 전극(142), 반사층(143), 제1 배선 라인(151), 제2 배선 라인(152), 제1 절연층(161), 제2 절연층(162), 패시베이션층(163) 및 제1 패드(181), 제2 패드(182)를 포함할 수 있다. 또한, 반도체 구조물(120)은 기판(170) 상에 배치될 수 있다.
도 2는 설명의 편의를 위하여 제1 패드(181)와 제2 패드(182) 사이에 배치된 하나의 반도체 구조물(120)을 도시한 것으로 설명한다. 그러나, 실질적으로는 도 3에 도시된 바와 같이 다수의 반도체 구조물(120, 도 2)이 기판(170) 상에 소정 간격으로 이격 배치되고, 제1 패드(181)와 제2 패드(182)는 기판(170)의 가장자리를 둘러싸도록 배치될 수 있다.
기판(170)은 반도체 구조물(120)을 지지하는 역할을 할 수 있다. 기판(170)은 방열 특성을 갖는 재질을 포함할 수 있다. 따라서, 기판(170)을 통해 방열 특성이 향상될 수 있다. 예컨대, 기판(170)은 세라믹을 포함할 수 있으나, 이에 한정되는 것은 아니다. 특히, 기판(170)에 의하여 반도체 소자(100)의 제조 공정, 패키지 실장 및 열 방출이 용이하게 이루어지므로 장치의 신뢰성이 향상될 수 있다. 그러나 반드시 이에 한정하는 것은 아니고 기판(170)은 다양한 재질의 금속 기판일 수 있다.
접합층(171)은 기판(170)과 반도체 구조물(120)을 접합할 수 있다. 다시 말해서, 반도체 구조물(120) 및 반도체 구조물(120) 하부에 위치한 구조물들은 접합층(171)에 의하여 기판(170) 상에 배치될 수 있다. 접합층(171)은 AuSn, NiSn, AuIn, CuSn, SiO2 및 레진 중 적어도 하나로 선택될 수 있으나, 이에 한정되지 않는다. 예컨대, 접합층(171)은 베리어 금속 또는 본딩 금속 등을 포함하며, 예를 들어, Ti, Au, Sn, Ni, Cr, Ga, In, Bi, Cu, Ag 또는 Ta 중 적어도 하나를 포함할 수 있다.
반도체 구조물(120)은 기판(170) 상에 배치될 수 있다. 반도체 구조물(120)은 제1 도전형 반도체층(121), 제2 도전형 반도체층(122) 및 제1 도전형 반도체층(121)과 제2 도전형 반도체층(122) 사이에 배치되는 활성층(123)을 포함할 수 있다. 도면에서는 제1 도전형 반도체층(121)이 상부를 향하고, 제2 도전형 반도체층(122)이 기판(170)을 향하도록 도시되었으나, 이에 한정되지 않는다.
제1 도전형 반도체층(121)은 Ⅲ-Ⅴ족, Ⅱ-Ⅵ족 등의 화합물 반도체 중 적어도 하나로 구현될 수 있다. 제1 도전형 반도체층(121)은 InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질 또는 AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 중 선택된 물질로 형성될 수 있다. 제1 도전형 반도체층(121)에는 제1 도펀트가 도핑될 수 있다. 제1 도펀트는 Si, Ge, Sn, Se, Te 등의 n형 도펀트일 수 있다. 즉, 제1 도전형 반도체층(121)은 n형 도펀트가 도핑된 n형 반도체층일 수 있다.
한편, 제1 도전형 반도체층(121) 상에는 요철 구조가 형성될 수 있다. 요철 구조는 반도체 구조물(120)의 광 추출 효율을 향상시킬 수 있다.
제2 도전형 반도체층(122)은 Ⅲ-Ⅴ족, Ⅱ-Ⅵ족 등의 화합물 반도체 중 적어도 하나로 구현될 수 있다. 제2 도전형 반도체층(122)은 InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질 또는 AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 중 선택된 물질로 형성될 수 있다. 제2 도전형 반도체층(122)에는 제2 도펀트가 도핑될 수 있다. 제2 도펀트는 Mg, Zn, Ca, Sr, Ba 등의 p형 도펀트일 수 있다. 즉, 제2 도전형 반도체층(122)은 p형 도펀트가 도핑된 p형 반도체층일 수 있다.
활성층(123)은 제1 도전형 반도체층(121) 및 제2 도전형 반도체층(122) 사이에 배치될 수 있다. 활성층(123)은 제1 도전형 반도체층(121)을 통해서 주입되는 전자(또는 정공)와 제2 도전형 반도체층(122)을 통해서 주입되는 정공(또는 전자)이 만나는 층이다. 활성층(123)은 전자와 정공이 재결합함에 따라 낮은 에너지 준위로 천이하며, 그에 상응하는 파장을 가지는 빛을 생성할 수 있다.
활성층(123)은 단일 우물 구조, 다중 우물 구조, 단일 양자 우물 구조, 다중 양자 우물(Multi Quantum Well; MQW) 구조, 양자점 구조 또는 양자선 구조 중 어느 하나의 구조를 가질 수 있으나, 이것으로 본 발명을 한정하지는 않는다. 활성층(123)이 우물 구조로 형성되는 경우, 활성층(123)의 우물층/장벽층은 InGaN/GaN, InGaN/InGaN, GaN/AlGaN, InAlGaN/GaN, GaAs(InGaAs)/AlGaAs, GaP(InGaP)/AlGaP 중 어느 하나 이상의 페어 구조로 형성될 수 있으나 이에 한정되지 않는다. 우물층은 장벽층의 밴드 갭보다 작은 밴드 갭을 갖는 물질로 형성될 수 있다.
한편, 반도체 구조물(120)은 일정 깊이를 갖는 제1 리세스(R1)를 포함할 수 있다. 구체적으로, 제1 리세스(R1)는 제2 도전형 반도체층(122), 활성층(123)을 관통하여 제1 도전형 반도체층(121)의 일부 영역까지 메사 식각하여 형성될 수 있다. 이에, 제1 도전형 반도체층(121)의 일부가 노출될 수 있다. 따라서, 제1 리세스(R1)를 통해 제1 전극(141) 및 제1 배선 라인(151)이 제1 도전형 반도체층(121)과 전기적으로 연결될 수 있다.
채널층(제3 절연층, 130)은 반도체 구조물(120) 하부의 일부 영역에 배치될 수 있다. 또한, 채널층(130)은 각 반도체 구조물(120) 하부의 가장자리를 둘러싸도록 배치될 수 있다. 그리고 채널층(130)의 일부는 제1 리세스(R1) 하부에 배치될 수도 있다. 또한, 채널층(130)은 기판(170)과 반도체 구조물(120) 사이에 배치될 수 있다.
구체적으로, 채널층(130)은 제1 리세스(R1) 및 제1 리세스(R1)에 의해 노출된 활성층(123)의 측면, 제1 도전형 반도체층(121)의 일부 및 제2 도전형 반도체층(122)의 일부를 덮을 수 있다. 이 때, 채널층(130)은 제1 리세스(R1) 내에서 제1 도전형 반도체층(121)의 일부가 노출되도록 배치될 수 있다. 마찬가지로, 채널층(130)은 제2 도전형 반도체층(122)의 일부가 노출되도록 배치될 수 있다.
채널층(130)은 인접한 반도체 구조물(120) 사이, 반도체 구조물(120)과 연결된 제1 패드(181) 사이, 및 반도체 구조물(120)과 연결된 제2 패드(182) 사이에 배치될 수 있다. 또한, 채널층(130)은 제2 도전형 반도체층(122)의 일부를 덮을 수 있다. 예컨대, 채널층(130)은 제1 홀(H1)을 통해 제2 도전형 반도체층(122)의 일부를 노출시킬 수 있다.
채널층(130)은 절연물질로 이루어질 수 있다. 구체적으로, 채널층(130)은 비전도성인 산화물이나 질화물로 이루어질 수 있다. 예를 들어, 채널층(130)은 실리콘 산화물(SiO2)층, 실리콘 질화물(Si3N4)층, 산화 티타늄(TiOx) 또는 산화 알루미늄(Al2O3)층 중 선택된 하나로 구성될 수 있으나, 이것으로 본 발명을 한정하는 것은 아니다.
채널층(130)은 반도체 구조물(120)이 제1 배선 라인(151), 제2 배선 라인(152)을 통해서만 전기적으로 연결되도록 인접한 반도체 구조물(120)간에 구조적 절연을 제공할 수 있다. 또한, 채널층(130)은 채널층(130) 및 반도체 구조물(120) 하부에 배치된 제2 전극(142), 제1 절연층(161), 제2 절연층(162), 접합층(171) 및 기판(170) 등을 외부의 오염 물질 등으로부터 보호할 수 있다. 이로써, 채널층(130)은 반도체 구조물(120)에 대한 지지력이 개선되어, 제조 공정상 발생할 수 있는 손상으로부터 보호할 수 있다.
제1 전극(141)은 제1 도전형 반도체층(121)의 하부에 배치되어, 제1 도전형 반도체층(121)과 전기적으로 연결될 수 있다. 그리고 제2 전극(142)은 제2 도전형 반도체층(122)의 하부에 배치되어 제2 도전형 반도체층(122)과 전기적으로 연결될 수 있다.
구체적으로, 제1 전극(141)은 제1 리세스(R1) 내에 배치될 수 있다. 그리고 제1 전극(141)은 제1 리세스(R1)에서 채널층(130)에 의해 노출된 영역에 배치될 수 있다.
제2 전극(142)은 제1 홀(H1)에서 채널층(130)에 의하여 노출된 제2 도전형 반도체층(122)의 하부에 배치될 수 있다.
제1 전극(141)과 제2 전극(142)은 전기 전도성을 갖는 재질로 이루어질 수 있다. 또한, 제1 전극(141)과 제2 전극(142)은 반사율이 높은 물질로 형성될 수 있다.
예를 들어, 제1 전극(141)과 제2 전극(142)은 Ti, Ru, Rh, Ir, Mg, Zn, Al, In, Ta, Pd, Co, Ni, Si, Ge, Ag, Pt 및 Au 등 중 선택된 어느 하나 또는 이들의 합금으로 이루어질 수 있다.
이러한 경우, 반도체 구조물(120)로부터 생성된 광이 제1 전극(141), 제2 전극(142)에서 반사되어 상부를 향하여 출사될 수 있다. 이로서, 반도체 구조물의 광추출 효율이 향상될 수 있다. 그러나 반드시 이러한 재질에 한정하는 것은 아니다.
또한, 제1 전극(141)과 제2 전극(142)은 오믹 접합을 위한 다양한 재료가 포함될 수도 있다.
반사층(143)은 제2 전극(142) 하부에 배치될 수 있다. 반사층(143)은 전기전도성을 가지는 재질로 이루어질 수 있다. 또한, 반사층(143)은 고반사율을 갖는 금속 재질로 형성될 수 있다.
예컨대, 반사층(143)은 Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Cu, Au, Hf 중 적어도 하나를 포함하는 금속 또는 합금으로 형성될 수 있다.
또한, 반사층(143)은 상기 금속 또는 합금으로 이루어질 수 있다. 예컨대, 반사층(143)은 Ag, Al, Ag-Pd-Cu 합금, 또는 Ag-Cu 합금 중 적어도 어느 하나를 포함할 수 있으나, 이러한 재질에 한정되는 것은 아니다.
제1 절연층(161)은 반도체 소자(100)의 구성들을 보호하고, 인접한 구성들 사이를 전기적으로 절연시킬 수 있다. 제1 절연층(161)은 투과율이 높은 절연층을 사용할 수 있다. 예를 들어, 제1 절연층(161)은 SiO2, SixOy, Si3N4, SixNy, SiOxNy, TiO2, ZrO2, Si3N4, Al2O3, AlN 및 MgF2 중 선택된 어느 하나로 형성될 수 있으나, 이러한 재질에 한정되는 것은 아니다.
제1 절연층(161)은 제1 전극(141)을 일부 덮어, 제1 전극(141)의 일부 영역을 노출시킬 수 있다. 그리고 제1 절연층(161)은 제2 전극(142), 채널층(130) 및 제2 배선 라인(152) 하부에 배치되어, 제2 전극(142)과 채널층(130)을 덮을 수 있다. 이러한 구성에 의하여, 제1 절연층(161)은 제1 배선 라인(151)과 제2 배선 라인(152) 사이의 전기적 절연을 제공할 수 있다.
제2 절연층(162)은 제1 절연층(161) 및 제1 배선 라인(151) 하부에 배치될 수 있다. 제2 절연층(162)은 제1 배선 라인(151)과 제1 절연층(161)을 덮을 수 있다. 이러한 구성에 의하여, 제2 절연층(162)은 제1 배선 라인(151)을 외부와 전기적으로 절연하면서, 오염 물질로부터 보호할 수 있다. 이로서, 제2 절연층(162)은 반도체 소자의 신뢰성을 개선할 수 있다.
패시베이션층(163)은 반도체 소자 상부에 배치될 수 있다. 즉, 패시베이션층(163)은 반도체 구조물(120)의 상부 및 기판의 가장자리 영역(P1)에 배치될 수 있다. 또한, 제1 도전형 반도체층(121)이 요철 구조인 경우에, 제1 도전형 반도체층(121) 상에 배치된 패시베이션층(163)은 제1 도전형 반도체층(121)과 마찬가지로 요철 구조를 가질 수 있다.
제1 배선 라인(151)은 제1 전극(141)과 전기적으로 연결될 수 있다. 제2 배선 라인(152)은 제2 전극(142)과 전기적으로 연결될 수 있다.
제1 배선 라인(151)은 제1 전극(141)과 전기적으로 연결되어, 반도체 구조물(120)의 일측으로 연장되어 제1 패드(181)와 연결될 수 있다.
또한, 제2 배선 라인(152)은 제2 전극(142)과 전기적으로 연결되어, 반도체 구조물(120)의 타측으로 연장되어 제2 패드(182)와 전기적으로 연결될 수 있다.
제1 배선 라인(151)과 제2 배선 라인(152)은 기판(170) 상에서 서로 다른 방향으로 연장될 수 있다. 예컨대, 제1 배선라인(151)과 제2 배선 라인(152)은 연장되는 방향이 서로 수직할 수 있다.
제2 배선 라인(152)은 반도체 구조물(120)과 기판(170)의 사이에 배치될 수 있다. 또한, 제2 배선 라인(152)은 제2 전극(142) 상에 배치되어, 제2 전극(142)과 전기적으로 연결될 수 있다.
제2 배선 라인(152)은 제2 전극(142)으로부터 반도체 구조물(120)의 외측면을 향하는 방향으로 연장될 수 있다. 예컨대, 제2 배선 라인(152)은 반도체 구조물(120)의 외측면보다 더 돌출되도록 연장된 제2 끝단부(152c)를 포함할 수 있다. 다시 말해서, 제2 배선 라인(152)의 일단부는 제2 전극(142)과 연결될 수 있다.
그리고 제2 배선 라인(152)의 제2 끝단부(152c)는 제2 배선 라인(152)의 일단부에서 기판(170)의 가장자리 방향으로 연장될 수 있다. 이로써, 제2 끝단부(152c)는 후술할 제2 패드(182)와 전기적으로 연결될 수 있다.
제2 끝단부(152c)는 기판(170)의 가장자리로 연장되어 반도체 구조물(120)의 측면에 배치된 제2 패드(182)와 용이하게 연결될 수 있다.
제1 배선 라인(151)은 반도체 구조물(120)과 기판(170)의 사이에서 제1 전극(141) 상에 배치될 수 있다. 또한, 제1 배선 라인(151)은 제1 전극(141)으로부터 반도체 구조물(120)의 가장자리를 향하는 방향으로 연장될 수 있다.
그리고 제1 배선 라인(151)은 제1 관통부(151a), 제1 연결부(151b) 및 제1 끝단부(151c)를 포함할 수 있다. 제1 배선 라인(151)은 제1 절연층(161)에 의해 제2 배선 라인(152)과 이격 배치되고, 절연될 수 있다.
제1 관통부(151a)는 활성층(123), 제2 도전형 반도체층(122) 및 제1 절연층(161)을 관통할 수 있다. 또한, 제1 관통부(151a)는 제1 도전형 반도체층(121)을 일부 관통할 수 있다.
그리고 제1 관통부(151a)의 일단은 제1 전극(141)과 연결될 수 있다. 제1 관통부(151a)는 제1 전극(141)에서 기판(170)을 향해 연장될 수 있다. 제1 관통부(151a)의 타단은 제1 연결부(151b)의 일단과 연결될 수 있다.
제1 연결부(151b)는 일단으로부터 제1 절연층(161)의 일면을 따라 기판(170)의 가장자리를 향해 연장될 수 있다. 제1 연결부(151b)의 타단은 제1 끝단부(151c)의 일단과 연결될 수 있다.
제1 끝단부(151c)는 반도체 구조물(120)에 비해 기판의 가장자리 영역(P1)에 배치될 수 있다. 따라서, 제1 배선 라인(151)은 반도체 구조물(120)의 측부에 배치된 제1 패드(181)와 용이하게 연결될 수 있다.
제1 패드(181) 및 제2 패드(182)는 기판(170) 상에서 반도체 구조물(120)과 이격되어 배치될 수 있다. 구체적으로, 제1 패드(181) 및 제2 패드(182)는 반도체 구조물(120)의 측부 또는 기판(170)의 가장자리에서 반도체 구조물(120)을 둘러싸도록 배치될 수 있다.
제1 패드(181)는 제1 배선 라인(151) 및 제1 전극(141)을 통해 제1 도전형 반도체층(121)과 전기적으로 연결될 수 있다. 제2 패드(182)는 제2 배선 라인(152) 및 제2 전극(142)을 통해 제2 도전형 반도체층(122)과 전기적으로 연결될 수 있다.
제1 패드(181)는 제1 영역(181a) 및 제2 영역(181b)을 포함할 수 있다.
제1 영역(181a)은 일단이 제1 끝단부(151c)의 타단과 연결될 수 있다. 제1 영역(181a)은 제1 절연층(161), 채널층(130) 및 패시베이션층(163)을 관통할 수 있다.
제2 영역(181b)은 패시베이션층(163)으로부터 돌출되도록 배치될 수 있다. 제1 패드(181)는 반도체 구조물(120)과 이격되어 배치될 수 있다. 특히, 제1 패드(181)는 반도체 구조물(120)의 측면 및 그 측면을 덮는 패시베이션층(163)과 이격되어 배치될 수 있으나, 이에 한정되는 것은 아니다.
제2 패드(182)는 제1 영역(182a) 및 제2 영역(182b)을 포함할 수 있다.
제1 영역(182a)은 채널층(130) 및 패시베이션층(163)을 관통할 수 있다. 제1 영역(181a)은 일단이 제2 배선 라인(152)의 제2 끝단부(152c)의 타단과 연결될 수 있다.
제2 영역(182b)은 일단이 제2 끝단부(152c)의 타단과 연결될 수 있다. 제2 영역(182b)은 패시베이션층(163)으로부터 돌출되도록 배치될 수 있다.
도 3은 실시 예에 따른 반도체 소자의 평면도이고, 도 4는 도 3에서 I의 단면도이고, 도 5는 도 3에서 제1 배선 라인을 도시한 도면이고, 도 6은 도 3에서 제2 배선 라인을 도시한 도면이다.
도 3을 참조하면, 실시 예에 따른 반도체 소자(100)는 하나의 기판(170) 상에 배치된 복수 개의 반도체 구조물(120)을 포함할 수 있다.
구체적으로, 반도체 소자(100)는 기판(170) 상에 배치되는 복수 개의 반도체 구조물(120), 제1 방향(X축 방향)으로 이격 배치된 복수 개의 제1 배선 라인(151-n), 제2 방향(Y축 방향)으로 이격 배치된 복수 개의 제2 배선 라인(152-n), 복수 개의 제1 패드(181-n), 복수 개의 제2 패드(182-n)를 포함할 수 있다.
복수 개의 제1 패드(181-n) 및 복수 개의 제2 패드(182-n)는 복수 개의 반도체 구조물(120)과 이격되어 배치될 수 있다. 복수 개의 제1 패드(181-n), 복수 개의 제2 패드(182-n)는 기판(170)의 가장자리 영역(P1)에 배치되어 복수 개의 반도체 구조물(120)을 둘러싸도록 배치될 수 있다.
그리고 제1 배선 라인(151-n)은 반도체 구조물(120)과 복수 개의 제1 패드(181-n) 사이에 배치되어, 반도체 구조물(120)의 제1 도전형 반도체층과 복수 개의 제1 패드(181-n)를 전기적으로 연결할 수 있다.
마찬가지로, 제2 배선 라인(152-n)은 반도체 구조물(120)과 복수 개의 제2 패드(182-n) 사이에 배치되어, 반도체 구조물(120)의 제2 도전형 반도체층과 복수 개의 제2 패드(182-n)를 전기적으로 연결할 수 있다.
그리고 제1 패드(181-n)는 기판(170)의 가장자리 영역 중 상하부에 마주보도록 배치될 수 있다. 제2 패드(182-n)는 기판(170)의 가장자리 영역 중 좌우에 마주보도록 배치될 수 있다. 그러나, 경우에 따라, 제1 패드(181-n)와 제2 패드(182-n)의 위치 및 배치 구조는 변경될 수 있다.
기판(170)은 중앙 영역(C1)과 가장자리 영역(P1)으로 구획될 수 있다. 예컨대, 중앙 영역(C1)은 기판의 중앙으로 반도체 구조물이 배치되는 영역일 수 있다. 또한, 중앙 영역(C1)은 제1 배선 라인(151-n)과 제2 배선 라인(152-n)이 배치되어, 복수 개의 반도체 구조물과 전기적으로 연결될 수 있다.
가장자리 영역(P1)은 중앙 영역(C1) 이외의 영역으로 복수 개의 제1 패드(181-n), 복수 개의 제2 패드(182-n)가 배치될 수 있다. 또한, 가장자리 영역(P1)은 제1 배선 라인(151-n), 제2 배선 라인(152-n)이 일부 배치될 수 있다.
이로써, 제1 배선 라인(151-n)과 제2 배선 라인(152-n)은 가장자리 영역(P1)로 연장되어 각각 제1 패드(181-n) 및 제2 패드(182-n)와 전기적으로 연결되며, 두께 방향으로 중첩되는 영역을 포함할 수 있다.
기판(170)에서 복수 개의 반도체 구조물은 중앙부에서 소정 간격 이격되어 배치될 수 있으며, 광을 방출할 수 있다. 여기서는 반도체 구조물(120)이 가로, 세로 모두 16개씩 배치된 것으로 도시되었으나, 이것으로 본 발명을 한정하는 것은 아니다. 그리고 각각의 반도체 구조물의 크기는 500㎛×500㎛ 이하일 수 있다. 즉, 가로와 세로의 길이가 각각 500㎛ 이하일 수 있다. 예를 들어, 반도체 구조물의 크기는 300㎛×300㎛, 250㎛×250㎛, 110㎛×110㎛일 수 있다. 보다 바람직하게, 개별 반도체 구조물의 가로와 세로 각각의 길이는 70㎛ 내지 80㎛일 수 있다. 그러나, 이것으로 본 발명을 한정하는 것은 아니다.
그리고 복수 개의 반도체 구조물에서 기판(170)의 상부에서부터 1-8 라인을 A 영역, 9-16 라인을 B 영역으로 정의한다. 또한, 복수 개의 반도체 구조물에서 좌측에서부터 1-8 라인을 C 영역, 9-16 라인을 D 영역으로 정의한다.
복수 개의 제1 배선 라인(151-n, n≥1)은 기판(170)의 가장자리 영역(P1)으로 연장될 수 있다. 이 때, 하나의 제1-n 배선 라인(151-n)은 8개의 반도체 구조물(120)과 전기적으로 연결될 수 있다. 이에 따라, 제1 배선 라인(151-n)은 기판(170)의 상하부에 각각 64개씩 배치될 수 있다. 즉, 하나의 반도체 구조물(120) 하부에 4개의 제1-n 배선 라인(151-n)이 배치될 수 있다. 그러나, 이것은 본 발명을 설명하기 위한 일 예일 뿐이며, 이것으로 본 발명을 한정하지는 않는다. 즉, 하나의 제1-n 배선 라인(151-n)에 연결된 반도체 구조물(120)의 개수 및 하나의 반도체 구조물(120)의 하부에 배치된 제1-n 배선 라인(151-n)의 개수는 변경될 수 있다. 이하에서는 설명의 편의를 위해 A 영역의 반도체 구조물(120)과 연결된 제1-n 배선 라인(151-n) 중 좌측으로부터 순서대로 제1-1 배선 라인(151-1), 제1-2 배선 라인(151-2), 및 제1-3 배선 라인(151-3)으로 정의한다.
예컨대, 제1-1 배선 라인(151-1)은 A 영역의 좌측 첫번째 열에 배치된 8개의 반도체 구조물(120)과 전기적으로 연결될 수 있다. 여기서, 열은 기판(170)에서 제2 방향(y축 방향)인 세로 줄로 정의되고, 행은 기판(170)에서 제1 방향(x축 방향)인 가로 줄로 정의된다.
형광체층(190)은 복수 개의 반도체 구조물(120) 및 패시베이션층(163) 상에 배치되어, 복수 개의 반도체 구조물(120)을 덮도록 배치될 수 있다. 이로써, 형광체층(190)은 복수 개의 반도체 구조물(120)에서 출사된 광을 흡수하여 다른 파장대의 광으로 변환하여 방출할 수 있다. 예를 들어, 형광체층(190)은 백색광을 형성할 수 있다.
도 5 및 도 6를 참조하면, 제1-1 배선 라인(151-1)은 제1-1a 배선 라인(151-1a), 제1-1b 배선 라인(151-1b), 제1-1c 배선 라인(151-1c) 및 제1-1d 배선 라인(151-1d)을 포함할 수 있다.
또한, 제1-1 배선 라인(151-1)은 A 영역의 좌측 첫번째 열에 배치된 8개의 반도체 구조물과 전기적으로 연결될 수 있다. 마찬가지로, 제1-2 배선 라인(151-2)은 A 영역의 좌측 두번째 열에 배치된 8개의 반도체 구조물과 전기적으로 연결될 수 있으며, 이는 제1-32 배선라인(151-32)까지 동일하게 적용될 수 있다. 다만, 제1-17 배선 라인(151-17) 내지 제1-32 배선 라인(151-32)은 C 영역 및 D 영역의 반도체 구조물과 전기적으로 연결될 수 있다.
복수 개의 제2 배선 라인(152-n, n≥1)은 기판(170)의 가장자리 영역(P1)에서 좌우측에 배치될 수 있다. 이 때, 하나의 제2-n 배선 라인(152-n)은 8개의 반도체 구조물과 전기적으로 연결될 수 있다.
제2-n 배선 라인(152-n)은 기판(170)의 좌우측에 각각 16개씩 배치될 수 있다. 즉, 제1-n 배선 라인(151-n)과는 다르게, 하나의 반도체 구조물(120)의 하부로 1개의 제2-n 배선 라인(152-n)이 배치될 수 있다. 그러나, 이것은 본 발명을 설명하기 위한 일 예일 뿐이며, 이것으로 본 발명을 한정하지는 않는다. 즉, 하나의 제2-n 배선 라인(152-n)에 연결된 반도체 구조물의 개수 및 하나의 반도체 구조물의 하부에 배치된 제2-n 배선 라인(152-n)의 개수는 변경될 수 있다.
이하에서는 설명의 편의를 위해 기판(170)의 좌측에 배치된 제2 배선 라인(152-n)을 상부로부터 순서대로 제2-1 배선 라인(152-1), 제2-2 배선 라인(152-2), …, 제2-16 배선 라인(152-16)으로 정의하도록 한다. 마찬가지로, 기판(170)의 우측에 배치된 제2 배선 라인(152-n)은 상부부터 순서대로 제2-17 배선 라인(152-17) 내지 제2-32 배선 라인(152-32)을 포함할 수 있다.
제2-1 배선 라인(152-1)은 C 영역의 상부 첫번째 행에 배치된 8개의 반도체 구조물과 전기적으로 연결될 수 있다. 구체적으로, 제2-1 배선 라인(152-1)은 상부 첫번째 행에 배치된 8개의 반도체 구조물의 제2 도전형 반도체층과 전기적으로 연결될 수 있다.
마찬가지로, 제2-2 배선 라인(152-2)은 C 영역의 상부 두번째 행에 배치된 8개의 반도체 구조물과 전기적으로 연결될 수 있다. 이는 제2-16 배선 라인(152-16)까지 동일하게 적용될 수 있다.
또한, 이는 D 영역에서도 동일하게 적용될 수 있다. 즉, 제2-n 배선 라인(152-n)들은 8개의 반도체 구조물과 전기적으로 연결될 수 있다. 예컨대, 하나의 제2-n 배선 라인(152-n)은 기판(170)의 상부로부터 차례대로 D 영역의 각 행의 8개의 반도체 구조물과 전기적으로 연결될 수 있다.
이처럼, 제1-n 배선 라인(151-n)은 좌측으로부터 순서대로 A 영역과 B 영역(또는 C 영역과 D 영역)에서 하나당 8개의 반도체 구조물과 전기적으로 연결될 수 있다.
또한, 제2-n 배선 라인(152-n)은 상부로부터 순서대로 C 영역과 D 영역의 8개의 반도체 구조물과 전기적으로 연결될 수 있다.
복수 개의 제1 패드(181-n, n≥1)는 기판(170)의 가장자리 영역(P1) 중 상하부에 배치될 수 있다. 이 때, 제1-n 패드(181-n)는 제1 배선 라인(151-n) 상에 4개씩 배치될 수 있다. 즉, 제1-n 패드(181-n)는 32개의 제1 배선 라인(151-n)에 대해 총 128개가 배치될 수 있다.
예컨대, 제1-1 패드(181-1)는 기판(170)의 상부에서 좌측으로 순서에 따라 배치되는 제1-1a 패드(181-1a), 제1-1b 패드(181-1b), 제1-1c 패드(181-1c) 및 제1-1d 패드(181-1d)를 포함할 수 있다. 제1-1a 패드(181-1a), 제1-1b 패드(181-1b), 제1-1c 패드(181-1c) 및 제1-1d 패드(181-1d)는 각각 제1-1a 배선 라인(151-1a), 제1-1b 배선 라인(151-1b), 제1-1c 배선 라인(151-1c) 및 제1-1d 배선 라인(151-1d)과 전기적으로 연결될 수 있다.
그리고 제1-1a 배선 라인(151-1a), 제1-1b 배선 라인(151-1b), 제1-1c 배선 라인(151-1c) 및 제1-1d 배선 라인(151-1d)은 8개의 반도체 구조물 중 인접한 2개의 반도체 구조물의 제1 도전형 반도체층과 전기적으로 연결될 수 있다.
또한, 복수 개의 제1-n 패드(181-n)는 기판의 상부에서 좌측으로부터 순서대로 제1-1 패드(181-1), 제1-2 패드(181-2), …, 제1-16 패드(181-16)로 정의할 수 있다. 그리고 복수 개의 제1-n 패드(181-n)는 기판의 하부에서 좌측으로부터 순서대로 제1-17 패드(181-17), 제1-32 패드(181-32)로 정의할 수 있다.
따라서, 제1-1 패드(181-1) 내지 제1-16 패드(181-16)는 A 영역에 배치된 제1-1 배선 라인(151-1) 내지 제1-16 배선 라인(151-16)과 전기적으로 연결될 수 있다.
그리고 제1-17 패드(181-17) 내지 제1-32 패드(181-32)는 B 영역에 배치된 제1-17 배선 라인(151-17) 내지 제1-32 배선 라인(151-32)과 전기적으로 연결될 수 있다.
복수 개의 제2 패드(182-n, n≥1)는 기판(170)의 가장자리 영역(P1)에 배치될 수 있다. 이 때, 제2-n 패드(182-n)는 제2-n 배선 라인(152-n) 상에 하나씩 배치될 수 있다. 그리고 앞서 설명한 바와 같이, 제2-n 패드(182-n)는 기판(170)의 좌우측에 각각 16개씩 배치될 수 있다. 또한, 하나의 제2-n 패드(182-n)는 동일 행의 8개의 반도체 구조물과 전기적으로 연결될 수 있다. 그러나, 이것은 본 발명을 설명하기 위한 일 예일 뿐이며, 이것으로 본 발명을 한정하지는 않는다.
먼저, 기판(170)의 좌측에 배치된 제2-n 패드(182-n)는 상부로부터 순서대로 제2-1 패드(182-1), 제2-2 패드(182-2),…, 제2-16 패드(182-16)로 정의할 수 있다. 여기서, 제2-1 패드(182-1)는 제2-1 배선 라인(152-1) 상에 배치되어, 전기적으로 연결될 수 있다. 그리고 제2-1 패드(182-1)는 C 영역의 상부 첫번째 줄에 배치된 8개의 반도체 구조물과 전기적으로 연결될 수 있다. 이는 제2-16 패드(182-16)까지 동일하게 적용될 수 있다. 또한, 이는 기판(170)의 우측에 배치된 제2 패드(182-17 내지 182-32)에서도 동일하게 적용될 수 있다.
설명한 바와 같이, 복수 개의 제1 패드 및 제2 패드(181-n, 182-n)는 기판(170)의 가장자리 영역(P1)을 따라 배치될 수 있다. 또한, 복수 개의 반도체 구조물은 복수 개의 패드(181-n, 182-n) 내측에 배치될 수 있다. 즉, 복수 개의 제1 패드 및 제2 패드(181-n, 182-n)는 복수 개의 반도체 구조물을 둘러싸도록 배치될 수 있다. 더불어, 복수 개의 제1 배선 라인 및 제2 배선 라인(151-n, 152-n)은 제1 내지 2 도전형 반도체층(121, 122) 또는 제1 내지 2 전극(141, 142)으로부터 기판의 가장자리 영역으로 연장되어 복수 개의 패드(181-n, 182-n)와 연결될 수 있다. 복수 개의 반도체 구조물은 개별적으로 형성된 것이 아닌, 제1 내지 2 도전형 반도체층(121, 122) 및 활성층(123)이 한번에 성장되고, 이를 식각을 통해 하나의 칩(소자) 단위로 아이솔레이션(isolation)함으로써 형성될 수 있다. 따라서, 공정성이 개선됨과 동시에 발광 영역이 증가할 수 있다.
도 7 및 도 8은 실시 예에 따른 수동 매트릭스 구동 방식을 설명하는 도면이다.
도 7 및 도 8을 참조하면, 제1 구동부는 선택된 데이터 라인(DL)에 제1 제어 신호를 인가할 수 있다. 또한, 제2 구동부는 스캔 라인(SL)으로 제2 제어 신호를 인가할 수 있다.
도 7에 도시된 바와 같이, 복수 개의 반도체 구조물(120)은 표시 영역(DP)을 포함할 수 있다. 또한, 앞서 언급한 바와 같이, 표시 영역(DP)은 각 반도체 구조물(120)인 화소(PX)를 포함할 수 있다.
이 때, 표시 영역(DP)은 스캔 라인(SL)에 의한 시분할 개수에 따라 복수 개의 분할 표시 영역(DP1, DP2)으로 구획될 수 있다. 그리고 분할 표시 영역(DP1, DP2)은 각각 반도체 소자(100)의 구조에 대응하는 시분할 개수와 동일한 스캔 라인(SL)을 포함할 수 있다. 여기서, 반도체 소자(100)의 구조에 대응하는 시분할 개수는 하나의 데이터 라인(DL)에 연결된 반도체 구조물의 개수일 수 있다. 이에 따라, 스캔 라인(SL)은 시분할 개수와 동일한 개수의 스캔 라인마다 나뉜 그룹 스캔 라인을 포함할 수 있다. 예컨대, 2시분할에서 제1 그룹 스캔 라인은 제1 스캔 라인(SL1)과 제2 스캔 라인(SL)을 포함할 수 있다.
그리고 분할 표시 영역(DP1, DP2) 내에서 스캔 라인(SL)은 한 프레임(FR) 동안 서로 다른 시구간에서 제2 제어 신호가 인가될 수 있다. 여기서, 한 프레임(FR)은 영상 데이터가 표시 영역(DP)을 통해 표시되는 시간을 의미한다. 일반적으로, 한 프레임(FR)은 60Hz으로, 1/60(s)이나, 이러한 주파수에 한정되는 것은 아니며, 발광소자 패키지에 따라 다양하게 변경될 수 있다.
2시분할의 경우, 제1 분할 표시 영역(DP1)과 제2 분할 표시 영역(DP2)은 각각 2개의 스캔 라인(SL)을 포함할 수 있다. 예를 들어, 제1 분할 표시 영역(DP1)은 제1 스캔 라인(SL1)과 제2 스캔 라인(SL2)을 포함하고, 제2 분할 표시 영역(DP2)은 제3 스캔 라인(SL3)과 제4 스캔 라인(SL4)을 포함할 수 있다.
이 때, 제1 분할 표시 영역(DP1)에서 하나의 스캔 라인과 제2 분할 표시 영역(DP2)에서 하나의 스캔 라인은 한 프레임(FR) 내 제1 시구간에서 제2 제어 신호가 인가될 수 있다.
또한, 제1 분할 표시 영역(DP1)에서 다른 하나의 스캔 라인과 제2 분할 표시 영역(DP2)에서 다른 하나의 스캔 라인은 한 프레임(FR) 내 제2 시구간(예컨대, 2시분할의 경우 한 프레임(FR) 내에서 제1 시구간 이외의 시구간)에서 제2 제어 신호가 인가될 수 있다.
그리고 제1 분할 표시 영역(DP1)에서 하나의 스캔 라인에서 제2 제어 신호가 인가되면, 제2 분할 표시 영역(DP2)에서도 하나의 스캔 라인에서 동일한 제2 제어 신호가 인가될 수 있다. 즉, 복수 개의 분할 표시 영역(DP)은 각 시분할마다 하나의 스캔 라인을 통해 제2 제어 신호가 인가될 수 있다.
또한, 분할 표시 영역(DP)마다 스캔 라인은 순차로 제2 제어 신호가 인가될 수 있다. 예컨대, 제1 그룹 스캔 라인(GSL1)의 제1 스캔 라인(SL1), 제3 스캔 라인(SL3)은 제1 시구간에서 제2 제어 신호가 인가되고, 제2 그룹 스캔 라인(GSL2)의 제2 스캔 라인(SL2), 제4 스캔 라인(SL4)은 제2 시구간에서 제2 제어 신호가 인가될 수 있다. 이는 다른 그룹 스캔 라인도 동일하게 적용될 수 있다.
다만, 이러한 순차적인 방식에 한정되는 것은 아니며, 제1 시구간 동안 제1 스캔 라인(SL1)과 제4 스캔 라인(SL4)에서, 제2 시구간 동안 제2 스캔 라인(SL2)과 제3 스캔 라인(SL3)에서 제2 제어 신호가 각각 인가될 수도 있다.
이러한 구성에 의하여, 실시 예에 따른 발광소자 패키지는 수동 메트릭스(Passive Matrix) 방식에 의해 인가된 영상 데이터를 반도체 구조물을 통해 표시할 수 있다.
또한, 스캔 라인(SL), 데이터 라인(DL), 표시 영역(DP)은 개수가 앞서 설명한 바와 같이, 반도체 소자의 반도체 구조물(120)의 개수에 따라 변경될 수 있으며, 시분할 개수에 따라서도 변경될 수 있다.
도 9는 실시 예에 따른 발광소자 패키지의 효과를 설명하는 도면이다.
도 9를 참조하면, 2시분할(a), 4시분할(b)의 경우 반도체 구조물에 주입된 평균 전류(x축)에 따른 광속(y축)을 도시한다. 여기서, 2시분할(a) 및 4시분할(b)의 경우 반도체 소자에 주입되는 평균 전류는 동일하나, 2시분할(a)의 경우 4시분할(b)의 경우 대비 피크 전류가 1/2배 일 수 있다.
2시분할의 경우(a)와 4시분할(b)의 경우 하나의 스캔 라인에 한 프레임에서 4개의 시구간 중 하나의 시구간에서 전류가 주입되나, 2시분할(a)의 경우 한 프레임에서 2개의 시구간 중 하나의 구간에서 전류가 주입되므로, 4시 분할(b)의 경우 스캔 라인 당 피크 전류가 2시분할의 경우 스캔 라인 당 피크 전류의 2배일 수 있다.
이로써, 4시분할의 경우 2시분할 대비 동일한 평균 전류가 주입되더라도, 광속이 평균 전류에 비례하여 증가하지 않음을 알 수 있다. 이는 높은 피크 전류가 주입되더라도 전류 스프레딩이 선형적으로 증가하지 않기 때문이다.
따라서, 필요에 따라 시분할개수를 감소시켜 광속을 증가시킬 수 있다. 또는 필요에 따라 시분할 개수를 늘려 필요한 정보를 노면에 표시할 수도 있다.
도 10은 본 발명의 다른 실시 예에 따른 발광소자 패키지를 도시한 개념도이고, 도 11은 반도체 구조물의 제1변형예이고, 도 12는 반도체 구조물의 제2변형예이고, 도 13은 반도체 구조물의 제3변형예이다.
도 10을 참조하면, 실시 예에 따른 발광소자 패키지는 반도체 소자(100), 제1구동부(200), 제2구동부(300), 및 컨트롤러(400)를 포함할 수 있다.
반도체 소자(100)는, 기판(170)의 중앙 영역(C1)에 제1 방향(X축 방향) 및 제1 방향과 수직한 제2 방향(Y축 방향)으로 이격 배치되는 반도체 구조물(120), 반도체 구조물(120)과 전기적으로 연결되고 제1 방향으로 이격 배치된 복수 개의 제1 배선 라인(151), 반도체 구조물(120)과 전기적으로 연결되고 제2 방향으로 이격 배치된 복수 개의 제2 배선 라인(152)을 포함할 수 있다.
제1구동부(200)는 복수 개의 제1 배선 라인(151)과 연결되어 제1 제어 신호를 출력하고, 제2구동부(300)는 복수 개의 제2 배선 라인(152)과 연결되어 제2 제어 신호를 출력할 수 있다.
발광소자 패키지의 기본적인 구조 및 시분할 제어 방법 등은 전술한 내용이 모두 적용될 수 있다. 다만, 본 실시 예에서는 영역별로 반도체 구조물의 사이즈 및 개수가 달라지는 점, 및 사이즈 및 개수가 다른 반도체 구조물을 독립적으로 시분할 제어하는 점에 추가적인 특징이 있다.
복수 개의 제1 반도체 구조물(120A)은 기판(170)의 제1영역(CA1)에 배치될 수 있다. 또한, 복수 개의 제2 반도체 구조물(120B)은 기판(170)의 제2영역(CA2)에 배치될 수 있다. 제1영역(CA1)과 제2영역(CA2)은 기판(170)의 중앙 영역(C1)에 배치될 수 있다. 제1영역(CA1)과 제2영역(CA2)의 면적은 동일할 수 있으나 반드시 이에 한정하지 않는다.
복수 개의 제1 반도체 구조물(120A)의 사이즈는 복수 개의 제2 반도체 구조물(120B)의 사이즈와 상이할 수 있다. 이러한 구조에 의하면 상대적으로 고분해능을 요구하는 영역과 고분해능을 요구하지 않는 영역에 따라 반도체 구조물의 사이즈를 다르게 제작하여 하나의 발광소자 패키지에서 다양한 기능을 동시에 구현할 수 있는 장점이 있다.
반도체 구조물의 사이즈는 크기뿐만 아니라 형상을 의미할 수도 있다. 예시적으로 제1영역(CA1)에 배치되는 제1 반도체 구조물(120A)은 가로 및 세로 길이가 동일한 정사각형인데 반해, 제2영역(CA2)에 배치되는 제2 반도체 구조물(120B)은 가로 및 세로의 길이가 상이한 직사각형일 수 있다. 반도체 구조물의 사이즈가 상이하므로 시인성을 개선할 수 있는 장점이 있다. 이때, 제1 반도체 구조물(120A)의 면적과 제2 반도체 구조물(120B)의 면적은 동일할 수도 있다.
실시 예에 따르면, 제1영역(CA1) 내의 제1 반도체 구조물(120A)의 개수와 제2영역(CA2) 내의 제2 반도체 구조물(120B)의 개수는 동일할 수 있으나 반드시 이에 한정하지 않는다.
컨트롤러(400)는 제1영역(CA1)의 제1 반도체 구조물(120A)과 제2영역(CA2)의 제2 반도체 구조물(120B)을 독립적으로 시분할 제어할 수 있다.
예시적으로 제1영역(CA1)은 4시분할로 제어하고, 제2영역(CA2)은 2시분할로 제어할 수 있다. 따라서, 제1 영역(CA1)의 제1 반도체 구조물(120A)이 4개의 라인으로 배치되고, 제2 영역(CA2)의 제2 반도체 구조물(120B)이 4개의 라인으로 배치되는 경우, 제2 반도체 구조물(120B)은 2줄씩 교번하여 점등되는 반면, 제1 반도체 구조물(120A)은 1줄씩 순차적으로 점등될 수 있다.
그러나, 반드시 이에 한정하는 것은 아니고 칩의 크기 및 구동 목적에 따라 제1영역(CA1)과 제2영역(CA2)의 시분할 개수 및 방법은 다양하게 변형될 수 있다. 이때, 시분할 개수에 따라 제1 배선전극과 제2 배선 라인의 구조는 다양하게 변형될 수 있다.
도 11을 참조하면, 반도체 구조물은 제1영역(CA1)에 배치되는 복수 개의 제1 반도체 구조물(120A), 제2영역(CA2)에 배치되는 제2 반도체 구조물(120B), 및 제3영역(CA3)에 배치되는 제3 반도체 구조물(120C)을 포함할 수 있다.
실시 예에 따르면, 사이즈가 다른 3개의 반도체 구조물이 배치될 수 있다. 이때, 제1 내지 제3 반도체 구조물(120A, 120B, 120C)의 개수와 크기는 각각 다르게 제작될 수 있다. 예시적으로 제1 반도체 구조물(120A)은 8×16개이고, 제2 반도체 구조물(120B)과 제3 반도체 구조물(120C)은 각각 2×32개일 수 있다. 그러나, 반드시 이에 한정하는 것은 아니고 각각의 반도체 구조물의 개수와 형상은 목적에 따라 달라질 수 있다.
도 12를 참조하면, 제1영역(CA1)의 제1 반도체 구조물(120A)의 크기는 제2영역(CA2)의 제2 반도체 구조물(120B)의 크기보다 작을 수 있다. 예시적으로 제1 반도체 구조물(120A)은 가로 방향(X축 방향)의 길이가 세로 방향(Y축 방향)의 길이보다 더 긴 직사각형 형상일 수 있고, 제2 반도체 구조물(120B)은 가로 방향의 길이가 세로 방향의 길이보다 더 짧은 직사각형 형상일 수 있다.
제1 반도체 구조물(120A)은 노면에 정보를 표시하기 위해 가로 방향으로 길게 형성되는 것이 유리할 수 있으며, 제2 반도체 구조물(120B)은 전방의 시인성 확보 및 눈부심 방지를 위해 세로 방향으로 길게 형성되는 것이 유리할 수 있다. 그러나, 반드시 이에 한정하는 것은 아니고 반도체 구조물의 형상은 필요에 따라 다양하게 변형될 수 있다.
도 13은 헤드 램프의 FOV(Field of view)를 보여주는 도면이고, 도 14는 반도체 구조물의 제4변형예이다.
도 13을 참조하면, 스마트 헤드 램프의 하이빔(HB)의 FOV는 상부 영역(HB12)과 하부 영역(HB11)으로 구분할 수 있다. 하이빔(HB) 영역은 로우빔(LB) 영역과 일부 중첩될 수 있다. 하이빔의 상부 영역(HB12)은 운행자가 전방을 확인할 수 있도록 전방에 광을 조사하는 영역일 수 있다. 따라서, 상부 영역(HB12)은 고휘도를 요구하나, 고분해능은 요구하지 않을 수 있다. 이에 반해, 하부 영역(HB11)은 노면에 문자나 이미지와 같은 정보(SG1)를 표시하는 영역일 수 있다. 따라서, 하부 영역(HB11)은 고휘도는 요구하지 않으나 고분해능을 요구할 수 있다.
따라서, 도 14를 참조하면, 하이빔의 하부 영역(HB11)에 광을 조사하는 제1영역(CA1)은 제1 반도체 구조물(120A)의 크기가 작고 개수가 많도록 제작할 수 있다. 따라서, 고분해능이 가능해져 다양한 정보(SG1)를 노면에 표시할 수 있다. 또한, 정보 표시가 가능하도록 독립적으로 시분할 제어를 할 수 있다. 컨트롤러(400)는 표시될 정보를 수신한 후, 제1영역(CA1)의 시분할 개수를 결정할 수 있다.
또한, 하이빔의 상부 영역(HB12)에 광을 조사하는 제2영역(CA2)은 시인성 확보 및 눈부심 방지 기능이 필요하므로 제2 반도체 구조물(120B)의 개수는 제1 반도체 구조물(120A)보다 적을 수 있다. 또한, 제2 반도체 구조물(120B)의 크기는 제1 반도체 구조물(120A)보다 클 수 있다. 컨트롤러(400)는 제1영역(CA1)의 시분할 제어와 독립적으로 제2영역(CA2)의 시분할 개수를 결정할 수 있다. 만약, 노면에 출력할 정보가 없다면 제1영역(CA1)과 제2영역(CA2)의 시분할 개수는 동일할 수도 있다.
제2영역(CA2)은 이웃한 차선의 차량에 조사되는 광을 차단하여 눈부심 현상을 개선할 수 있다. 즉, 이웃한 차선의 차량으로 광을 조사하는 반도체 구조물을 오프 시킴으로써 차단 영역(도 13의 HB13)을 형성하여 눈부심 현상을 개선할 수 있다. 이때, 시인성을 개선하고 눈부심 현상을 방지하기 위해 제2 반도체 구조물(120B)은 세로 방향으로 길게 형성될 수 있으나 반드시 이에 한정하지 않는다.
컨트롤러(400)는 제1영역(CA1)의 제1 반도체 구조물(120A)과 제2영역(CA2)의 제2 반도체 구조물(120B)을 독립적으로 시분할 제어할 수 있다.
예시적으로 제1영역(CA1)은 4시분할로 제어하고, 제2영역(CA2)은 2시분할로 제어할 수 있다. 따라서, 제1 영역(CA1)의 제1 반도체 구조물(120A)이 4개의 라인으로 배치되고, 제2 영역(CA2)의 제2 반도체 구조물(120B)이 4개의 라인으로 배치되는 경우, 제2 반도체 구조물(120B)은 2줄씩 교번하여 점등되는 반면, 제1 반도체 구조물(120A)은 1줄씩 순차적으로 점등될 수 있다.
그러나, 반드시 이에 한정하는 것은 아니고 칩의 크기 및 구동 목적에 따라 제1영역(CA1)과 제2영역(CA2)의 시분할 개수 및 방법은 다양하게 변형될 수 있다. 이때, 시분할 개수에 따라 제1 배선전극과 제2 배선 라인의 구조는 다양하게 변형될 수 있다.
도 15는 반도체 구조물의 제5변형예이고, 도 16은 도 15의 반도체 구조물이 커버하는 FOV(Field of view)를 보여주는 도면이고, 도 17은 반도체 구조물의 제4변형예이다.
도 15를 참조하면, 제1 반도체 구조물(120A)과 제2 반도체 구조물(120B)의 개수는 더 많아질 수 있다. 이 경우 반도체 소자의 크기는 증가할 수 있다. 도 16을 참조하면, 도 15의 반도체 구조물은 차량의 하이빔과 로우빔이 커버하는 영역을 모두 커버(HB11, HB12)할 수 있다. 즉, 하나의 발광소자 패키지가 로우빔와 하이빔의 역할을 모두 수행할 수 있다.
도 17을 참조하면, 제2영역(CA2)은 제1영역(CA1)을 둘러싸도록 배치될 수 있다. 즉, 제1영역(CA1)에 해당하는 부분이 노면에 정보를 표시하는 기능을 수행하고 제2영역(CA2)은 제1영역(CA1)을 주변에 광을 조사하여 시인성을 확보하는 역할을 수행할 수 있다. 그러나, 반드시 이에 한정하는 것은 아니고 제1영역(CA1)은 반도체 구조물 전체 영역의 일 모서리 부분에 배치될 수도 있다.
도 18a는 종래 매트릭스 헤드램프의 FOV를 보여주는 도면이고, 도 18b는 실시 예에 따른 매트릭스 헤드램프의 FOV를 보여주는 도면이다.
도 18a를 참조하면, 종래 매트릭스 헤드램프는 픽셀(PX1)의 크기가 크고 개수가 적어 해상도가 낮다. 예시적으로 종래 매트릭스 헤드램프의 픽셀 개수는 약 80개 이하일 수 있다.
따라서, 광을 조사할 영역(LA1)과 조사하지 않을 영역(LA2)을 정밀하게 제어하게 제어할 수 없으며, 눈부심 방지 등을 위해 디밍 제어시 차량 전방의 시인성이 크게 낮아지는 문제가 있다. 그 결과, 고해상도를 갖는 DLP 모듈이 전방 영역(VP1)을 모두 커버해야 하는 문제가 있다.
따라서, DLP(Digital Light Processing) 모듈의 FOV(Field of view)가 커지므로 시스템이 복잡해지고 제조 비용이 상승하는 문제가 있다. DLP 모듈은 픽셀 수가 약 20,000개 이상으로 구현되어 해상도가 높은 DMD(Digital Micro-mirror Device) 또는 MEMS 스캐너와 같은 장치를 포함할 수 있다.
도 18b를 참조하면, 실시 예에 따른 매트릭스 헤드램프는 픽셀(PX2)의 크기가 작고 개수가 많으므로 해상도가 상대적으로 높다. 예시적으로 실시 예에 따른 매트릭스 헤드램프의 픽셀 개수는 200개 이상일 수 있다. 따라서, 광을 조사할 영역(LA1)과 조사하지 않을 영역(LA2)을 정밀하게 제어할 수 있으므로 디밍 제어시에도 차량 전방의 시인성을 충분히 확보할 수 있는 장점이 있다.
따라서, 노면에 정보(숫자, 문자 등)를 표시를 위해 DLP 모듈과 결합하는 경우에도 DLP 모듈의 FOV는 정보 표시가 출력될 영역(VP1) 정도만 커버하면 되므로 시스템이 간단해지고 제조 비용이 절감될 수 있다. 즉, LDP 모듈의 FOV는 수평 각도 0도(H)에서 -5도 사이에 배치될 수 있다. 이때 수평 각도 0도는 발광소자 패키지에서 출사되는 광의 광축과 동일 평면을 이룰 수 있다.
도 19는 실시 예에 따른 헤드램프의 반도체 구조물이 직렬 연결된 구조를 보여주는 개념도이고, 도 20은 실시 예에 따른 헤드램프의 반도체 구조물이 직렬 연결된 구조를 보여주는 평면도이고, 도 21은 실시 예에 따른 헤드램프의 반도체 구조물이 직/병렬 연결된 구조를 보여주는 개념도이다.
도 19를 참조하면, 실시 예에 따른 헤드램프의 반도체 구조물은 직렬 연결될 수 있다. 이해를 돕기 위해 각 반도체 구조물의 내부에 다이오드 기호를 표시하였다.
반도체 구조물을 시분할 개수에 따라 전압 제어하는 경우 잉여전압이 발생할 수 있다. 이러한 잉여전압에 의해 구동부가 발열되는 문제가 발생할 수 있다. 따라서, 실시 예에서는 적어도 일 구간에서는 반도체 구조물을 직렬 연결하고 전류 구동을 수행함으로써 구동부의 발열을 저감할 수 있다. 또한, 열거한 이유 이외에도 다양한 이점에 의해 전류 제어할 수도 있다.
반도체 구조물은 상대적으로 크기가 작은 제1 반도체 구조물(120A)과 상대적으로 크기가 큰 제2 반도체 구조물(120B)이 각각 제1 방향(X 축 방향)으로 복수 개 배치될 수 있다. 예시적으로 제1 행(L1)과 제6 행(L6)에는 제2 반도체 구조물(120B)이 제1 방향으로 직렬 연결될 수 있고, 제2 행 내지 제5행(L2, L3, L4, L5) 에는 제1 반도체 구조물(120A)이 제1 방향으로 직렬 연결될 수 있다. 이때, 각각의 배선에는 바이패스 스위치(미도시)가 배치되어 동일한 행(Row)에서 점등되지 않는 반도체 구조물에는 선택적으로 전류를 인가하지 않을 수 있다.
상대적으로 크기가 작은 제1 반도체 구조물(120A)에는 상대적으로 낮은 전류를 인가하고, 상대적으로 크기가 큰 제2 반도체 구조물(120B)에는 상대적으로 높은 전류를 인가할 수 있다. 예시적으로 제1 반도체 구조물(120A)이 배치된 제2 행에는 125mA의 전류를 인가하고 제2 반도체 구조물(120B)이 배치된 제1 행(L1)에는 1.0A의 전류를 인가할 수 있으나 반드시 이에 한정하지 않는다.
동일한 행(Row)에 배치되는 복수 개의 반도체 구조물은 동일 레벨의 전류가 인가되나 펄스폭 제어(PWM)를 통해 휘도를 다르게 제어할 수 있다. 예시적으로 X축과 Y축이 교차하는 헤드램프의 중앙 부분에서 휘도가 높아지도록 펄스폭을 제어할 수 있다.
도 20을 참조하면, 반도체 구조물과 반도체 구조물은 연결 전극에 의해 서로 전기적으로 연결될 수 있다. 즉, 어느 하나의 반도체 구조물의 N형 반도체층과 이웃한 반도체 구조물의 P형 반도체층이 순차적으로 연결되어 직렬로 연결될 수 있다.
예시적으로 이웃한 제2 반도체 구조물(120B)의 사이에는 제2 연결 전극(1011)이 배치되고 제2 연결전극(1011)은 관통홀(1012)에 의해 제2 반도체 구조물(120B)의 N형 반도체층 또는 P형 반도체층에 전기적으로 연결될 수 있다.
이와 동일하게 이웃한 제1 반도체 구조물(120A)의 사이에도 제1 연결 전극(1013)이 배치되고 관통홀(1014)에 의해 제1 반도체 구조물(120A)의 N형 반도체층 또는 P형 반도체층에 전기적으로 연결될 수 있다.
구체적으로 제1 연결 전극(1013)은 제1관통홀(1014)에 의해 이웃한 제1 반도체 구조물 중 어느 하나(120A-1)의 제1 도전형 반도체층(N형 반도체층)과 전기적으로 연결되고, 제2관통홀(1015)에 의해 이웃한 제1 반도체 구조물(120A-2)의 제2 도전형 반도체층(P형 반도체층)과 전기적으로 연결되어 직렬 연결할 수 있다.
이때, 복수 개의 제1 배선 라인(151)과 제2 배선 라인(152)의 반도체 구조물의 외측으로 노출되어 구동부와 전기적으로 연결될 수 있다. 즉, 제1 배선 라인과 제2 배선 라인이 반도체 구조물과 일체로 형성되는 구조는 도 2 내지 도 4에서 설명한 구조와 동일하나 각 반도체 구조물은 병렬 연결이 아니라 직렬 연결되는 점에서 차이가 있다.
도 21을 참조하면, 반도체 구조물은 직렬과 병렬이 혼합된 구조를 가질 수도 있다. 시분할이 크게 필요하지 않은 영역은 직렬로 연결하고, 시분할이 필요한 영역은 병렬로 연결할 수 있다. 예시적으로 제1 행(L1)의 제2 반도체 구조물(120B)과 제2, 제3 행(L2, L3)의 제1 반도체 구조물(120A)은 직렬로 연결하고, 제4 내지 제9 행(L4~L9)의 제1 반도체 구조물(120A)은 병렬로 연결할 수 있다. 여기서는 제4 행(L4)의 제1 반도체 구조물(120A)과 제5 행(L5)의 제1 반도체 구조물(120A)이 병렬로 연결된 2시분할을 예시하였으나 반드시 이에 한정되는 것은 아니고 시분할 개수에 따라 병렬 구조는 다양하게 변형될 수 있다.
도 22는 발광소자 패키지와 광학계가 결합된 램프 구조를 보여주는 도면이다.
도 22를 참조하면, 실시 예에 따른 발광소자 패키지는 하나의 기판(170) 상에 복수 개의 반도체 구조물(120)이 배치되므로 하나의 광학계(50)를 이용하여 헤드 램프 기능을 수행할 수 있다. 또한, 실시 예에 따른 발광소자 패키지(10)는 반도체 구조물의 크기 및 개수를 다양하게 조절할 수 있다. 이에 반해, 종래 반도체 패키지는 10개 이하의 반도체 칩을 실장한 모듈을 복수 개 배치하여 헤드 램프를 구현하므로 복수 개의 광학계가 필요한 단점이 있다.
도 23은 본 발명의 일 실시예에 따른 발광소자 패키지의 개념도이고, 도 24는 본 발명의 다른 실시 예에 따른 발광소자 패키지의 개념도이고, 도 25는 본 발명의 또 다른 실시 예에 따른 발광소자 패키지의 개념도이다.
도 23을 참조하면, 실시 예에 따른 발광소자 패키지는 회로기판(20), 구동부(30), 반도체 소자(100)를 포함할 수 있다.
회로기판(20)은 특별히 한정하지 않는다. 회로기판(20)은 구동부(30)와 전기적으로 연결되는 복수 개의 패드(21)를 구비할 수 있다. 회로기판(20)은 세라믹을 포함할 수 있으나, 이에 한정되는 것은 아니다. 회로기판이 세라믹으로 제작된 경우 기판에 의한 열 방출이 용이하게 이루어지므로 장치의 신뢰성이 향상될 수 있다. 그러나 반드시 이에 한정하는 것은 아니고 회로기판(20)은 다양한 재질의 기판일 수 있다.
회로기판(20) 상에는 구동부(30)가 배치될 수 있다. 구동부(30)는 복수 개의 와이어(W1)에 의해 반도체 소자(100)와 전기적으로 연결될 수 있다. 즉, 복수 개의 와이어(W1)는 복수 개의 데이터 라인이 될 수 있다. 구동부(30)는 복수 개의 데이터 라인으로 제공되는 PWM 신호를 제어하여, 복수 개의 반도체 구조물(120)을 선택적으로 동작시킬 수 있다. 구동부(30)는 도 1의 제1구동부 및 제2구동부의 역할을 수행할 수 있다.
전술한 바와 같이 반도체 소자(100)는 복수 개의 반도체 구조물(120)을 디밍하는 과정에서 많은 열이 발생할 수 있다. 또한, 구동부(30) 역시 신호 처리 과정에서 많은 열이 발생할 수 있다. 따라서, 구동부(30)와 반도체 소자(100)가 배치되는 회로기판(20)의 중앙 영역에 열이 집중될 수 있다. 그 결과, 반도체 구조물(120)에서 발생한 열이 신속히 방출되지 못하는 문제가 있다. 또한, 구동부(30)에서 발생한 열에 의해 반도체 구조물(120)의 신뢰성이 저하되는 문제가 발생할 수 있다. 또한, 칩 사이즈가 증가하는 경우 두께 편차에 따른 불량이 발생할 수도 있다.
도 24를 참조하면, 구동부(30)는 회로기판(20) 상에서 반도체 소자(100)의 일측에 배치되는 제1구동부(30A), 및 회로기판(20) 상에서 반도체 소자(100)의 타측에 배치되는 제2구동부(30B)를 포함할 수 있다.
제1구동부(30A) 및 제1구동부(30B)는 반도체 소자(100)와 복수 개의 와이어(W1)에 의해 전기적으로 연결될 수 있다. 복수 개의 와이어의 개수는 신호 라인의 개수에 대응될 수 있다. 그러나, 반드시 이에 한정하는 것은 아니고 구동부는 플립 본딩(Flip bonding)과 같이 다양한 실장 방법에 의해 회로기판에 전기적으로 연결될 수 있다.
제1구동부(30A)는 반도체 소자(100)의 좌측에 배치된 반도체 구조물(120)들의 디밍을 제어할 수 있고, 제1구동부(30B)는 반도체 소자(100)의 우측에 배치된 반도체 구조물(120)들의 디밍을 제어할 수 있다. 그러나, 이에 한정되는 것은 아니고 제1구동부(30A)와 제2구동부(30B)가 함께 반도체 구조물(120) 전체를 디밍 제어할 수도 있다. 예시적으로 구동부는 CMOS 구동부일 수 있으나 반드시 이에 한정하지 않는다.
이러한 구조에 의하면, 반도체 소자(100)가 회로기판(20) 상에 직접 배치되어 열 방출 성능이 우수해질 수 있다. 또한, 제1구동부(30A)와 제2구동부(30B) 역시 회로기판(20) 상에 분산 배치되어 열 방출 성능이 우수해질 수 있다. 더욱이, 제1구동부(30A)와 제2구동부(30B)에서 발상한 열이 신속히 방출되므로 반도체 구조물(120)이 구동부에서 인가되는 열에 의해 신뢰성이 저하되는 문제를 개선할 수 있다.
구동부의 개수는 특별히 제한하지 않는다. 구동부의 개수는 3개 또는 4개일 수도 있으며 다양한 이슈에 따라 복수 개로 분할될 수도 있다.
몰딩부재(40)는 회로기판(20) 상에 배치되어 제1, 제2구동부(30A, 30B)를 덮을 수 있다. 몰딩부재(40)는 반도체 구조물(120)의 광출사면(ES1)을 노출시킬 수 있다. 몰딩부재(40)의 재질은 특별히 한정하지 않는다. 즉, 몰딩부재(40)는 구동부(30) 및 와이어(W1)를 보호할 수 있는 다양한 재질이 모두 선택될 수 있다. 예시적으로 몰딩부재(40)는 화이트 실리콘과 같은 폴리머 재질일 수 있다. 도 25를 참조하면, 회로기판(20)은 제1구동부(30A)와 제2구동부(30B)가 수용되는 홈(22)을 포함할 수 있다.
상술한 반도체 소자 및 발광소자 패키지는 전술한 헤드 램프 이외에도 다양한 조명의 광원으로 사용될 수 있다. 예를 들어 영상표시장치의 광원이나 조명 장치 등의 광원으로 사용될 수도 있다.
영상표시장치의 백라이트 유닛으로 사용될 때 에지 타입의 백라이트 유닛으로 사용되거나 직하 타입의 백라이트 유닛으로 사용될 수 있고, 조명 장치의 광원으로 사용될 때 등기구나 벌브 타입으로 사용될 수도 있다.
이상에서 실시 예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시 예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시 예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (10)

  1. 기판;
    상기 기판의 중앙 영역에 매트릭스 형태로 배열된 복수 개의 반도체 구조물;
    상기 반도체 구조물의 상면과 측면 및 상기 기판의 가장 자리 영역 상에 배치되는 패시베이션층;
    상기 복수 개의 반도체 구조물의 하부에 배치되어 전기적으로 연결되고, 상기 중앙 영역에서 상기 기판의 가장자리 영역으로 연장되는 제1끝단부를 포함하는 복수 개의 제1 배선 라인;
    상기 복수 개의 반도체 구조물의 하부에 배치되어 전기적으로 연결되고, 상기 중앙 영역에서 상기 기판의 가장자리 영역으로 연장되는 제2끝단부를 포함하는 복수 개의 제2 배선 라인;
    상기 패시베이션층을 관통하여 상기 복수 개의 제1 끝단부와 연결되는 복수 개의 제1 패드; 및
    상기 패시베이션층을 관통하여 상기 복수 개의 제2 끝단부와 연결되는 복수 개의 제2 패드를 포함하고,
    상기 복수 개의 반도체 구조물은,
    상기 중앙 영역의 제1영역에 배치되는 복수 개의 제1 반도체 구조물, 및 상기 중앙 영역의 제2영역에 배치되는 복수 개의 제2 반도체 구조물을 포함하고,
    상기 복수 개의 제1 반도체 구조물의 사이즈는 상기 복수 개의 제2 반도체 구조물의 사이즈와 상이한 반도체 소자.
  2. 제1항에 있어서,
    상기 복수 개의 반도체 구조물은 제1 방향 및 상기 제1 방향과 수직한 제2 방향으로 이격 배치되고,
    상기 복수 개의 제1 배선 라인은 상기 제1 방향으로 이격 배치되고,
    상기 복수 개의 제2 배선 라인은 상기 제2 방향으로 이격 배치되는 반도체 소자.
  3. 제2항에 있어서,
    상기 제1영역과 상기 제2영역의 면적은 동일한 반도체 소자.
  4. 제3항에 있어서,
    상기 제1영역에 배치되는 복수 개의 제1 반도체 구조물의 개수는 상기 제2영역에 배치되는 복수 개의 제2 반도체 구조물의 개수보다 많은 반도체 소자.
  5. 제2항에 있어서,
    상기 제1영역에 배치되는 복수 개의 제1 반도체 구조물의 크기는 상기 제2영역에 배치되는 복수 개의 제2 반도체 구조물의 크기보다 작은 반도체 소자.
  6. 제5항에 있어서,
    상기 제2 반도체 구조물의 제1 방향 폭은 상기 제1 반도체 구조물의 제1 방향 폭보다 작은 반도체 소자.
  7. 제2항에 있어서,
    상기 제1영역과 상기 제2영역은 상기 제2 방향으로 배치되는 반도체 소자.
  8. 제2항에 있어서,
    상기 복수 개의 반도체 구조물 중 상기 제1 방향으로 배치된 반도체 구조물들을 전기적으로 연결하는 연결 전극을 포함하고,
    상기 제1 배선 라인과 상기 제2 배선 라인은 상기 중앙 영역에서 상기 기판의 가장자리 영역으로 연장되고,
    상기 연결 전극은 반도체 구조물의 제1 도전형 반도체층을 이웃한 반도체 구조물의 제2 도전형 반도체층과 전기적으로 연결하는 반도체 소자.
  9. 회로기판;
    상기 회로기판 상에 배치되는 반도체 소자;
    상기 회로기판 상에서 상기 반도체 소자와 이격 배치되는 구동부;
    상기 반도체 소자와 상기 구동부를 연결하는 복수 개의 와이어; 및
    상기 회로기판 상에 배치되어 상기 구동부를 덮는 몰딩 부재를 포함하고,
    상기 반도체 소자는,
    기판;
    상기 기판의 중앙 영역에 매트릭스 형태로 배열된 복수 개의 반도체 구조물;
    상기 반도체 구조물의 상면과 측면 및 상기 기판의 가장 자리 영역 상에 배치되는 패시베이션층;
    상기 복수 개의 반도체 구조물의 하부에 배치되어 전기적으로 연결되고, 상기 중앙 영역에서 상기 기판의 가장자리 영역으로 연장되는 제1끝단부를 포함하는 복수 개의 제1 배선 라인;
    상기 복수 개의 반도체 구조물의 하부에 배치되어 전기적으로 연결되고, 상기 중앙 영역에서 상기 기판의 가장자리 영역으로 연장되는 제2끝단부를 포함하는 복수 개의 제2 배선 라인;
    상기 패시베이션층을 관통하여 상기 복수 개의 제1 끝단부와 연결되는 복수 개의 제1 패드; 및
    상기 패시베이션층을 관통하여 상기 복수 개의 제2 끝단부와 연결되는 복수 개의 제2 패드를 포함하고,
    상기 복수 개의 반도체 구조물은,
    상기 중앙 영역의 제1영역에 배치되는 복수 개의 제1 반도체 구조물, 및 상기 중앙 영역의 제2영역에 배치되는 복수 개의 제2 반도체 구조물을 포함하고,
    상기 복수 개의 제1 반도체 구조물의 사이즈는 상기 복수 개의 제2 반도체 구조물의 사이즈와 상이하고,
    상기 복수 개의 와이어는 상기 복수 개의 제1 패드 및 상기 제2 패드를 상기 구동부와 전기적으로 연결하는 발광소자 패키지.
  10. 제9항에 있어서,
    상기 구동부는,
    상기 회로기판 상에서 상기 반도체 소자의 일측에 배치되는 제1구동부;
    상기 회로기판 상에서 상기 반도체 소자의 타측에 배치되는 제2구동부를 포함하고,
    상기 회로기판은 상기 제1구동부 및 상기 제2구동부가 수용되는 홈을 포함하는 발광소자 패키지.
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