KR20200072833A - 반도체 소자 - Google Patents

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KR20200072833A
KR20200072833A KR1020180160864A KR20180160864A KR20200072833A KR 20200072833 A KR20200072833 A KR 20200072833A KR 1020180160864 A KR1020180160864 A KR 1020180160864A KR 20180160864 A KR20180160864 A KR 20180160864A KR 20200072833 A KR20200072833 A KR 20200072833A
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semiconductor layer
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conductive
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KR1020180160864A
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윤형선
박찬근
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엘지이노텍 주식회사
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Abstract

실시예는 기판; 상기 기판 상에 배치되며, 제1 도전형 반도체층, 제2도전형 반도체층, 상기 제1 도전형 반도체층과 상기 제2 도전형 반도체층 사이에 배치되는 제1 활성층, 및 상기 제1 도전형 반도체층 내에 배치되는 제2 활성층을 포함하는 발광 구조물; 상기 제1 도전형 반도체층과 전기적으로 연결되는 제1 전극; 및 상기 제2 도전형 반도체층과 전기적으로 연결되는 제2 전극;을 포함하고, 상기 발광 구조물은 상기 제2 도전형 반도체층, 상기 활성층, 및 상기 제1 도전형 반도체층의 일부 영역을 관통하는 복수 개의 리세스를 포함하고, 상기 제1 도전형 반도체층은, 상기 제1 활성층 상에 배치되는 제1 서브 반도체층; 및 상기 제1 도전형 반도체층 상에서 수직 방향으로 연장하여 배치되는 복수 개의 제2 서브 반도체층을 포함하고, 상기 복수 개의 리세스는 상기 복수 개의 제2 서브 반도체층과 상기 수직 방향으로 중첩되는 반도체 소자를 개시한다.

Description

반도체 소자{SEMICONDUCTOR DEVICE}
실시예는 반도체 소자에 관한 것이다.
GaN, AlGaN 등의 화합물을 포함하는 반도체 소자는 넓고 조정이 용이한 밴드 갭 에너지를 가지는 등의 많은 장점을 가져서 발광 소자, 수광 소자 및 각종 다이오드 등으로 다양하게 사용될 수 있다.
특히, 반도체의 3-5족 또는 2-6족 화합물 반도체 물질을 이용한 발광 다이오드(Light Emitting Diode)나 레이저 다이오드(Laser Diode)와 같은 발광소자는 박막 성장 기술 및 소자 재료의 개발로 적색, 녹색, 청색 및 자외선 등 다양한 색을 구현할 수 있으며, 형광 물질을 이용하거나 색을 조합함으로써 효율이 좋은 백색 광선도 구현이 가능하며, 형광등, 백열등 등 기존의 광원에 비해 저소비전력, 반영구적인 수명, 빠른 응답속도, 안전성, 환경 친화성의 장점을 가진다.
뿐만 아니라, 광검출기나 태양 전지와 같은 수광 소자도 반도체의 3-5족 또는 2-6족 화합물 반도체 물질을 이용하여 제작하는 경우 소자 재료의 개발로 다양한 파장 영역의 빛을 흡수하여 광 전류를 생성함으로써 감마선부터 라디오 파장 영역까지 다양한 파장 영역의 빛을 이용할 수 있다. 또한 빠른 응답속도, 안전성, 환경 친화성 및 소자 재료의 용이한 조절의 장점을 가져 전력 제어 또는 초고주파 회로나 통신용 모듈에도 용이하게 이용할 수 있다.
따라서, 반도체 소자는 광 통신 수단의 송신 모듈, LCD(Liquid Crystal Display) 표시 장치의 백라이트를 구성하는 냉음극관(CCFL: Cold Cathode Fluorescence Lamp)을 대체하는 발광 다이오드 백라이트, 형광등이나 백열 전구를 대체할 수 있는 백색 발광 다이오드 조명 장치, 자동차 헤드 라이트 및 신호등 및 Gas나 화재를 감지하는 센서 등에까지 응용이 확대되고 있다. 또한, 반도체 소자는 고주파 응용 회로나 기타 전력 제어 장치, 통신용 모듈에까지 응용이 확대될 수 있다.
특히, 반도체 소자는 단일 중심 파장의 광이 출력되어 사용자의 어플리케이션 적용 범위를 제한하는 한계가 존재한다.
실시예는 수직형 타입의 상이한 피크 파장의 광을 제공하는 반도체 소자를 제공한다.
또한, 일부 영역에서 상부로 연장된 제1 도전형 반도체층을 갖는 반도체 소자를 제공한다.
실시예에서 해결하고자 하는 과제는 이에 한정되는 것은 아니며, 아래에서 설명하는 과제의 해결수단이나 실시 형태로부터 파악될 수 있는 목적이나 효과도 포함된다고 할 것이다.
실시예에 따른 반도체 소자는 기판; 상기 기판 상에 배치되며, 제1 도전형 반도체층, 제2도전형 반도체층, 상기 제1 도전형 반도체층과 상기 제2 도전형 반도체층 사이에 배치되는 제1 활성층, 및 상기 제1 도전형 반도체층 내에 배치되는 제2 활성층을 포함하는 발광 구조물; 상기 제1 도전형 반도체층과 전기적으로 연결되는 제1 전극; 및 상기 제2 도전형 반도체층과 전기적으로 연결되는 제2 전극;을 포함하고, 상기 발광 구조물은 상기 제2 도전형 반도체층, 상기 활성층, 및 상기 제1 도전형 반도체층의 일부 영역을 관통하는 복수 개의 리세스를 포함하고, 상기 제1 도전형 반도체층은, 상기 제1 활성층 상에 배치되는 제1 서브 반도체층; 및 상기 제1 도전형 반도체층 상에서 수직 방향으로 연장하여 배치되는 복수 개의 제2 서브 반도체층을 포함하고, 상기 복수 개의 리세스는 상기 복수 개의 제2 서브 반도체층과 상기 수직 방향으로 중첩된다.
상기 제2 서브 반도체층은, 상기 제2 활성층과 상기 제1 서브 반도체층 사이에 배치되는 제2-1 서브 반도체층; 및 상기 제2 활성층 상에 배치되는 제2-2 서브 반도체층을 포함할 수 있다.
상기 리세스의 최소 폭은 상기 제2-2 서브 반도체층의 최소폭보다 작을 수 있다.
인접한 리세스 사이에서 제1 서브 반도체층의 최소 폭은 제2-1 서브 반도체층의 최소 폭과 비가 1:0.5 내지 1:3일 수 있다.
상기 리세스의 상면에서 상기 제2-2 서브 반도체층의 상면까지의 높이는 상기 제1 도전형 반도체층의 높이보다 작고, 상기 제1 서브 반도체층의 높이보다 클 수 있다.
상기 제1 도전형 반도체층의 높이는 상기 제1 서브 반도체층의 높이와 비가 1:0.125 내지 1:0.75일 수 있다.
상기 제1 활성층의 에너지 밴드갭은 상기 제2 활성층의 에너지 밴드갭보다 클 수 있다.
상기 발광 구조물과 상기 기판 사이에 배치되는 접합층; 상기 접합층 상에 배치되어 상기 제1 전극과 전기적으로 연결되는 제1 도전층; 및 상기 제2 전극과 전기적으로 연결되고 상기 발광 구조물의 외측으로 연장되는 제2 도전층; 및 상기 제2 도전층 상에서 상기 발광 구조물과 이격 배치되는 전극 패드를 포함할 수 있다.
실시예에 따르면, 반도체 소자를 상이한 피크 파장의 광을 제공하는 수직형 형태로 구현할 수 있다.
또한, 신뢰성이 우수한 반도체 소자를 제작할 수 있다.
또한, 전류 분산이 우수한 반도체 소자를 제작할 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 제1 실시예에 따른 반도체 소자의 단면도이고,
도 2는 도 1에서 A 부분의 확대도이고,
도 3은 도 1에서 B 부분의 확대도이고,
도 4 및 도 5는 제1 실시예에 따른 반도체 소자의 효과를 설명하는 그래프이고,
도 6은 제1 실시예에 따른 반도체 소자의 평면도이고,
도 7은 제2 실시예에 따른 반도체 소자의 단면도이고,
도 8은 제2 실시예에 따른 반도체 소자의 평면도이고,
도 9는 본 발명의 실시예에 따른 반도체 소자 패키지의 개념도이고,
도 10은 본 발명의 실시예에 따른 반도체 소자 패키지의 평면도이고,
도 11a 내지 도 11m은 제1 실시예에 따른 반도체 소자의 제조 방법을 설명하는 순서도이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제2, 제1 등과 같이 서수를 포함하는 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되지는 않는다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제2 구성요소는 제1 구성요소로 명명될 수 있고, 유사하게 제1 구성요소도 제2 구성요소로 명명될 수 있다. 및/또는 이라는 용어는 복수의 관련된 기재된 항목들의 조합 또는 복수의 관련된 기재된 항목들 중의 어느 항목을 포함한다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부된 도면을 참조하여 실시예를 상세히 설명하되, 도면 부호에 관계없이 동일하거나 대응하는 구성 요소는 동일한 참조 번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
도 1은 제1 실시예에 따른 반도체 소자의 단면도이고, 도 2는 도 1에서 A 부분의 확대도이고, 도 3은 도 1에서 B 부분의 확대도이고, 도 4 및 도 5는 제1 실시예에 따른 반도체 소자의 효과를 설명하는 그래프이다.
도 1을 참조하면, 제1 실시예에 따른 반도체 소자(10a)는 제1 도전형 반도체층(121), 제2 도전형 반도체층(123), 제1 활성층(122) 및 제2 활성층(124)을 포함하는 발광 구조물(120), 제1 도전형 반도체층(121)과 전기적으로 연결되는 제1 전극(141), 제2 도전형 반도체층(123)과 전기적으로 연결되는 제2 전극(143), 제1 전극(141)과 전기적으로 연결되는 제1 도전층(165), 제2 전극(143)과 전기적으로 연결되는 제2 도전층(146), 제1 도전층(165) 하부에 배치되는 접합층(160) 및 접합층(160) 하부에 배치되는 기판(170)을 포함할 수 있다.
먼저, 발광 구조물(120)은 제1 도전형 반도체층(121), 제1 활성층(122), 제2 도전형 반도체층(123) 및 제2 활성층(124)을 포함할 수 있다.
먼저, 발광 구조물(120)에서 제1 도전형 반도체층(121), 제1 활성층(122), 제2 도전형 반도체층(123) 및 제2 활성층(124)은 제2 방향(Y 방향)으로 배치될 수 있다. 이하에서는 각 층의 배치 방향인 제2 방향(Y 방향)을 수직 방향으로 정의하고, 제2 방향(Y 방향)과 수직한 제1 방향(X 방향)을 수평방향으로 정의하고, 제3 방향(Z 방향)은 제1 방향(X 방향)과 제2 방향(Y 방향)에 수직한 방향으로 정의한다.
먼저, 발광 구조물(120)에서 제1 도전형 반도체층(121)은 Ⅲ-Ⅴ족, Ⅱ-Ⅵ족 등의 화합물 반도체로 구현될 수 있으며, 제1 도펀트가 도핑될 수 있다. 제1 도전형 반도체층(121)은 Inx1Aly1Ga1-x1-y1N(0≤x1≤1, 0≤y1≤1, 0≤x1+y1≤1)의 조성식을 갖는 반도체 재료, 예를 들어 GaN, AlGaN, InGaN, InAlGaN 등에서 선택될 수 있다. 그리고, 제1 도펀트는 Si, Ge, Sn, Se, Te와 같은 n형 도펀트일 수 있다. 제1 도펀트가 n형 도펀트인 경우, 제1 도펀트가 도핑된 제1 도전형 반도체층(121)은 n형 반도체층일 수 있다.
실시예에서, 제1 도전형 반도체층(121)은 제1 서브 반도체층(121a)과 제2 서브 반도체층(121b)로 분리될 수 있다. 제1 서브 반도체층(121a)은 제1 활성층(122)과 접하고 제2 서브 반도체층(121b) 하부에 위치할 수 있다.
먼저, 제1 서브 반도체층(121a)은 제2 서브 반도체층(121b)과 동일한 물질로 이루어질 수 있다. 예컨대, 제1 서브 반도체층(121a)은 AlGaN으로 이루어질 수 있으나, 이러한 재질에 한정되는 것은 아니다.
그리고 제1 서브 반도체층(121a)은 제1 도펀트로 도핑된 격자층(미도시됨)을 포함할 수 있다. 격자층(미도시됨)은 제1 활성층(122) 상부에 인접하게 배치될 수 있으며, 복수 개의 층을 포함할 수 있다. 실시예로, 격자층(미도시됨)은 에너지 밴드갭이 상이한 제1 층(미도시됨)과 제2 층(미도시됨)이 교번하여 배치되는 구조일 수 있다. 그리고 제1 층(미도시됨)은 예를 들어 InGaN을 포함할 수 있고, 제2 층(미도시됨)은 예를 들어 AlGaN을 포함할 수 있다. 또한, 제1 층(미도시됨)과 제2 층(미도시됨)은 비의도적　도핑된(unintentional doping) 반도체층일 수 있다.
그리고 제2 서브 반도체층(121b)은 제1 서브 반도체층(121a)에서 수직 방향으로 연장되도록 배치될 수 있다. 즉, 제2 서브 반도체층(121b)은 제1 서브 반도체층(121a)에서 상부로 돌출되어 배치될 수 있다. 이 때, 제2 서브 반도체층(121b)은 제1 서브 반도체층(121a) 상에서 일부 영역에 복수 개로 이격 배치될 수 있다. 그리고 제2 서브 반도체층(121b)은 하부의 리세스(128)와 동일한 형상을 가질 수 있다. 이에 따라, 전류 스프레딩이 균일하게 이루어질 수 있다. 다만, 제2 서브 반도체층(121b)은 리세스(128)와 마찬가지로 원형, 다각형의 다양한 형상일 가질 수 있다.
특히, 제1 실시예에서, 제2 서브 반도체층(121b)은 제1 서브 반도체층(121a) 상에서 리세스(128)와 수직 방향(제2 방향)으로 중첩되도록 배치될 수 있다. 다시 말해, 제1 서브 반도체층(121a)은 제2-1 서브 반도체층(121ba)과 접하도록 배치되어, 리세스(128) 상부에 제2 서브 반도체층(121b)이 배치될 수 있다. 그리고 제2 서브 반도체층(121b) 내부의 제2 활성층(124)도 리세스(128)와 수직 방향으로 중첩되도록 배치될 수 있다.
이러한 구성에 의하여, 리세스(128) 상부에는 제1 서브 반도체층(121a)과 제2 서브 반도체층(특히, 제2-1 서브 반도체층(121ba))이 모두 배치되어 전류가 넓게 스프레딩되도록 충분한 공간확보가 이루어질 수 있다. 구체적으로, 리세스(128) 내의 제1 전극(141) 및 제1 서브 반도체층(121a)을 통해 제1 활성층(122)과 제2 도전형 반도체층(123)으로 스프레딩되는 전류는 제1 서브 반도체층(121a) 뿐만 아니라 제2-1 서브 반도체층(121ba)을 통과하여 제1 활성층(122)으로 유입될 수 있다. 이에 따라, 전류 스프레딩 영역이 확장되어 광 출력 등 광학적 기능이 개선될 수 있다. 뿐만 아니라, 전류 스프레딩 영역의 확장으로 반도체 소자의 신뢰성을 개선할 수 있다.
또한, 제2 서브 반도체층(121b)은 내부에 제2 활성층(124)이 배치될 수 있다. 이 때, 제2 서브 반도체층(121b)은 제2 활성층(124)의 하부에 배치되는 제2-1 서브 반도체층(121ba)과 제2 활성층(124)의 상부에 배치되는 제2-2 서브 반도체층(121bb)으로 분리될 수 있다. 즉, 제2 활성층(124)은 제2-1 서브 반도체층(121ba)과 제2-2 서브 반도체층(121bb) 사이에 배치될 수 있다.
그리고 제2-1 서브 반도체층(121ba)과 제2-2 서브 반도체층(121bb)은 동일한 물질로 이루어질 수 있다. 예컨대, 제2-1 서브 반도체층(121ba)과 제2-2 서브 반도체층(121bb)은 AlGaN을 포함할 수 있다. 다만, 이러한 재질에 한정되는 것은 아니다. 상술한 제2 활성층(124)은 제1 활성층(122) 이후에 설명한다.
제1 활성층(122)은 제1 도전형 반도체층(121)과 제2 도전형 반도체층(123) 사이에 배치될 수 있다. 제1 활성층(122)은 제1 도전형 반도체층(121)을 통해서 주입되는 전자(또는 정공)와 제2 도전형 반도체층(123)을 통해서 주입되는 정공(또는 전자)이 만나는 층이다. 제1 활성층(122)은 전자와 정공이 재결합함에 따라 낮은 에너지 준위로 천이하며, 자외선 파장을 가지는 빛을 생성할 수 있다.
제1 활성층(122)은 단일 우물 구조, 다중 우물 구조, 단일 양자 우물 구조, 다중 양자 우물(Multi Quantum Well; MQW) 구조, 양자점 구조 또는 양자선 구조 중 어느 하나의 구조를 가질 수 있으며, 제1 활성층(122)의 구조는 이에 한정하지 않는다. 예컨대, 제1 활성층(122)은 복수 개의 우물층과 복수 개의 장벽층이 서로 교대로 배치되는 구조를 가질 수 있다.
제2 활성층(124)은 전술한 바와 같이 제2-1 서브 반도체층(121ba)과 제2-2 서브 반도체층(121bb) 사이에 배치될 수 있다.
또한, 제2 활성층(124)은 제1 활성층(122)과 마찬가지로 단일 우물 구조, 다중 우물 구조, 단일 양자 우물 구조, 다중 양자 우물(Multi Quantum Well; MQW) 구조, 양자점 구조 또는 양자선 구조 중 어느 하나의 구조를 가질 수 있으나, 이러한 구조에 한정되는 것은 아니다.
제2 활성층(124)은 제1 활성층(122)을 통해 생성된 광에 의해 다시 광을 생성할 수 있다. 이 때, 제1 활성층(122)은 제1 파장을 피크 파장으로 하는 광을 생성하고, 제2 활성층(124)은 제2 파장을 피크 파장으로 하는 광을 생성할 수 있다. 그리고 제1 파장은 제2 파장보다 크기가 작을 수 있다. 예컨대, 제1 파장은 320㎚ 내지 385㎚의 범위를 가지고, 제2 파장은 385㎚ 내지 420㎚의 범위를 가질 수 있다. 이에 따라, 제1 활성층(122)은 에너지 밴드갭은 제2 활성층(124)의 에너지 밴드갭보다 클 수 있다.
그리고 제2 활성층(124)은 복수 개의 우물층과 복수 개의 장벽층이 서로 교대로 배치되는 구조를 가질 수 있다. 이 때, 제2 활성층(124)은 장벽층과 우물층이 각각 10개 내지 20개로 이루어질 수 있다. 이러한 구성에 의하여, 반도체 소자의 전체적인 광 출력 저하를 방지할 수 있다. 이에 대한 설명은 도 5에서 후술한다.
제2 도전형 반도체층(123)은 제1 활성층(122) 상에 배치되며, Ⅲ-Ⅴ족, Ⅱ-Ⅵ족 등의 화합물 반도체로 구현될 수 있으며, 제2 도전형 반도체층(123)에 제2 도펀트가 도핑될 수 있다. 제2 도전형 반도체층(123)은 Inx5Aly2Ga1-x5-y2N (0≤x5≤1, 0≤y2≤1, 0≤x5+y2≤1)의 조성식을 갖는 반도체 물질 또는 AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 중 선택된 물질로 이루어질 수 있다. 제2 도펀트가 Mg, Zn, Ca, Sr, Ba 등과 같은 p형 도펀트인 경우, 제2 도펀트가 도핑된 제2 도전형 반도체층(123)은 p형 반도체층일 수 있다.
추가적으로, 제1 활성층(122)과 제2 도전형 반도체층(123) 사이에는 전자 차단층(미도시됨)이 배치될 수 있다. 전자 차단층(미도시됨)은 제1 도전형 반도체층(121)에서 공급된 전자가 제2 도전형 반도체층(123)으로 빠져나가는 흐름을 차단하여, 제1 활성층(122) 내에서 전자와 정공이 재결합할 확률을 높일 수 있다. 전자 차단층(미도시됨)의 에너지 밴드갭은 제1 활성층(122) 및/또는 제2 도전형 반도체층(123)의 에너지 밴드갭보다 클 수 있다.
전자 차단층(미도시됨)은 Inx1Aly1Ga1 -x1- y1N(0≤x1≤1, 0≤y1≤1, 0≤x1+y1≤1)의 조성식을 갖는 반도체 재료, 예를 들어 AlGaN, InGaN, InAlGaN 등에서 선택될 수 있으나 이에 한정하지 않는다. 전자 차단층(미도시됨)은 알루미늄 조성이 높은 제1 차단층(미도시됨)과 알루미늄 조성이 낮은 제2 차단층(미도시됨)이 교대로 배치될 수 있다.
또한, 발광 구조물(120)은 상기 발광 구조물(120)의 외측부에 제2 도전형 반도체층(123) 및 제1 활성층(122)을 관통하여 제1 도전형 반도체층(121)의 일부 영역이 노출되도록 구성하는 리세스(128) 및 단차부(129)를 포함할 수 있다. 이 때, 리세스(128)는 내에는 후술하는 제1 전극(141)이 배치되고, 제1 전극(141)이 제1 도전형 반도체층(121)과 전기적으로 연결될 수 있다. 이를 위해, 리세스(128)는 발광 구조물(120) 내측에 위치하고, 단차부(129)는 발광 구조물(120)에서 리세스(128)보다 외측에 위치할 수 있다.
이 때, 리세스(128)는 발광 구조물(120) 내측에 위치하여 반도체 소자(10a)의 전류 주입 특성을 향상시켜 반도체 소자(10a)가 방출하는 광량을 개선하거나, 동작 전압 특성 개선, 광 추출 효율 개선할 수 있다.
보다 구체적으로, 리세스(128)는 발광 구조물(120) 내에서 복수 개일 수 있으며, 소정의 간격으로 이격 배치될 수 있다. 예컨대, 발광 구조물(120)이 높은 밴드갭 에너지를 갖는 경우 발광 구조물(120)의 전류 분산 특성이 저하될 수 있으나, 발광 구조물(120)이 리세스(128)를 포함하여 리세스(128) 내에서 노출되는 제1 도전형 반도체층(121)과 제1 전극(141)을 전기적으로 연결하므로, 발광 구조물(120) 내에서의 전류 분산 특성 및 발광 구조물(120)로의 전류 주입 특성을 개선할 수 있다. 이러한 구성에 의하여, 실시예에 따른 반도체 소자(10a)에서 리세스(128)는 발광 구조물(120)의 전류 분산 특성을 개선하고 발광 영역을 증가시킬 수 있다. 또한, 리세스(128)는 원형, 다각형 등 다양한 형상으로 이루어질 수 있다.
단차부(129)는 발광 구조물(120) 외측에 배치되어 발광 구조물(120)을 단차부(129) 외측의 비활성 영역(OA1) 및 단차부(129)의 내측에 배치되는 활성 영역(IA1)으로 분리할 수 있다.
활성 영역(IA1)은 제1 도전형 반도체층(121) 및 제2 도전형 반도체층(123)을 통해 전자와 정공이 주입되어 자외선 파장대에서 최대 강도를 갖는 광을 생성할 수 있다.
비활성 영역(OA1)은 전자와 정공 결합이 일어나지 않는 영역일 수 있다. 비활성 영역(OA1)은 활성 영역 또는 외부에서 조사되는 빛을 흡수하여 여기된 전자가 재결합을 통해 발광할 수 있다. 그러나 비활성 영역(OA1)의 발광 강도는 활성영역의 발광강도에 비해 매우 약할 수 있다. 또는 비활성 영역(OA1)은 전혀 발광하지 않을 수도 있다. 따라서, 비활성 영역(OA1)의 발광 강도는 활성 영역(IA1)의 발광 강도보다 낮을 수 있다.
단차부(129)의 내측에서 배치되는 활성 영역(IA1)의 면적은 단차부(129)의 외측에 배치되는 비활성 영역(OA1)의 면적보다 넓을 수 있다.
이 때, 단차부(129)는 발광 구조물(120) 내의 복수 개의 리세스(128)를 둘러싸도록 배치될 수 있다. 즉, 단차부(129)는 발광 구조물(120) 내에서 평면(XZ 면) 상으로 폐루프(closed-loop)로 구성될 수 있다. 다만, 이러한 구성에 한정하지 않는다. 이러한 단차부(129)는 발광 구조물(120)에서 제1 도전형 반도체층(121)의 외측면(발광 구조물(120)의 최외측면)과 제1 활성층(122) 사이의 이격 거리가 증가하는 영역에 배치되어, 패시베이션층(180)과 발광 구조물(120) 간에 박리 등이 발생하여도 외부로부터 오염 물질, 습기 등이 제1 활성층(122)에 도달하기 어려워질 수 있다. 여기서, 발광 구조물(120)과 패시베이션층(180)의 박리는 반도체 소자(10a)의 동작 시 발생하는 열에 의해 기판(170)과 반도체 소자(10a) 사이의 열팽창 계수 차이에 의해 발생할 수 있으며, 단차부(129)는 오염 물질, 습기에 의해 제1 활성층(122)이 산화되거나 손상되는 문제를 방지하여, 광 효율, 전기적 특성이 저하되는 문제를 개선할 수 있다.
도 2를 참조하면, 상술한 바와 같이 리세스(128)는 수직 방향(Y축 방향)으로 제2 서브 반도체층(121b)과 중첩되도록 배치될 수 있다. 또한, 리세스(128)는 제2 서브 반도체층(121b) 내에 배치된 제2 활성층(124)과 수직 방향(Y축 방향)으로 중첩되도록 배치될 수 있다.
이 때, 제1 도전형 반도체층의 높이(h1)는 제1 서브 반도체층(121a)의 높이(h3)와 높이 비가 1:0.125 내지 1:0.75일 수 있다. 상기 높이 비가 1:0.125보다 작은 경우에, 제1 전극을 통한 전류의 스프레딩이 악화되어 광 수율이 저하되는 문제가 존재하고, 1:0.75보다 큰 경우에 제1 서브 반도체층에서 광 흡수가 증가하여 광도가 하락하는 한계가 존재한다.
또한, 제1 도전형 반도체층의 높이(h1)는 제2 서브 반도체층(121a)의 높이(h4)와 높이 비가 1:0.125 내지 1:0.5일 수 있다. 상기 높이 비가 1:0.125보다 작은 경우에, 제2 활성층을 제2 서브 반도체층(121a) 내에 배치하기 어려워 제2 파장의 광의 발생이 저하되는 문제가 존재하고, 1:0.5보다 큰 경우에 광 흡수가 증가하여 광도가 하락하는 한계가 존재한다.
그리고 리세스(128)의 상면에서 제2-2 서브 반도체층(121bb)의 상면까지의 높이(h2)는 제1 도전형 반도체층의 높이(h1)보다 작고, 제1 서브 반도체층(121a)의 높이보다 클 수 있다. 이에 따라, 상술한 바와 같이 리세스(128) 내의 제1 전극을 통한 전류 스프레딩이 제1 서브 반도체층(121a)과 제2-1 서브 반도체층(121ba)을 통해 이루어져 광학적 효율이 개선될 수 있다.
그리고 리세스(128)의 최소 폭(W1)은 제2-2 서브 반도체층(121bb)의 최소 폭(W2)보다 작을 수 있다. 이러한 구성에 의하여, 리세스(128) 상의 제1 서브 반도체층(121a)을 통한 전류 확산이 용이하게 이루어질 수 있다. 여기서, 리세스(128)의 최소 폭(W1)은 리세스(128) 상면의 직경일 수 있다.
도 3 및 도 4을 참조하면, 인접한 리세스(128) 사이에서 제1 서브 반도체층(121a)의 최소 폭(W3)은 제2-1 서브 반도체층(121ba)의 최소 폭(W2)과 폭의 비가 1:0.5 내지 1:3일 수 있다. 이에 따라, 이 때, 폭의 비가 1:0.5보다 작은 경우 제2 파장에 의한 광 출력이 미비하여 상이한 피크 파장의 제1 활성층의 광 및 제2 활성층의 광의 효과가 적은 한계가 존재한다. 그리고 폭의 비가 1:3보다 큰 경우에, 상이한 피크 파장의 제1 활성층의 광 및 제2 활성층의 광의 광 출력이 포화(saturation)되고 전체적인 광 출력이 저하되어 광 효율이 저하되는 문제가 존재한다.
여기서, X축은 W2와 W3의 비이고, Y축은 상대적인 광 출력(Relative Po)을 나타낸다. 그리고 L1은 제1 활성층에 의한 광 출력 그래프이고, L2는 제2 활성층에 의한 광 출력 그래프이고, L3은 반도체 소자 전체의 광 출력 그래프이다.
도 5를 참조하면, 제1 실시예에 따른 반도체 소자에서 제2 활성층에서 우물층/장벽층은 각각 10개 내지 20개일 수 있다. 10개보다 적은 경우에 제2 파장에 의한 광 출력이 미비하여 상이한 피크 파장의 제1 활성층의 광 및 제2 활성층의 광의 효과가 적은 한계가 존재한며, 20개보다 큰 경우에 제1 활성층의 광 및 제2 활성층의 광의 광 출력이 포화되면서 점차 감소하여 전체적인 광 출력도 저하되는 한계가 존재한다.
그리고 본 그래프는 제1 서브 반도체층(121a)의 최소 폭(W3)과 제2-1 서브 반도체층(121ba)의 최소 폭(W2)의 비가 1:2를 갖는 실시예에 따른 반도체 소자의 광 출력 그래프이다. 그리고 X축은 제2 활성층의 우물층/장벽층 각 개수이고, Y축은 상대적인 광 출력(Relative Po)을 나타낸다. 그리고 L1은 제1 활성층에 의한 광 출력 그래프이고, L2는 제2 활성층에 의한 광 출력 그래프이고, L3은 반도체 소자 전체의 광 출력 그래프이다.
다시 도 1을 참조하면, 제1 절연층(131)은 발광 구조물(120)과 기판(170) 사이에 배치될 수 있고, 리세스(128) 내부, 단차부(129)에 배치될 수 있다. 구체적으로, 제1 절연층(131)은 단차부(129)가 포함하는 제1 도전형 반도체층(121), 제2 도전형 반도체층(123), 및 제1 활성층(122)과 기판(170)을 전기적으로 절연할 수 있고, 제1 전극(141)을 제1 활성층(122) 및 제2 도전형 반도체층(123)과 전기적으로 절연할 수 있다. 여기서, 제1 절연층(131)은 유전체, 또는 절연체로 구성될 수 있다. 예컨대, 제1 절연층(131)은 산화물 및/또는 질화물로 구성될 수 있고, 예를 들어 SiO2, SixOy, Si3N4, SixNy, SiOxNy, Al2O3, TiO2, AlN 등으로 이루어진 군에서 적어도 하나가 선택적으로 포함될 수 있으나, 이에 한정하지 않는다.
또한, 제1 절연층(131)은 단층 또는 다층으로 구성될 수 있다. 제1 절연층(131)은 다층으로 이루어져 인접한 층 사이에 계면이 구성될 수 있다.
제1 절연층(131)이 단층으로 구성될 경우 내부 결함에 의해 외부의 습기, 오염 물질이 침투할 수 있는 경로가 노출될 수 있는데 반해, 다층으로 구성될 경우 내부 결함이 외부로 노출되는 것을 개선하여 외부의 습기, 오염 물질 등이 제1 절연층(131)을 통해 발광 구조물(120)로 침투하는 것을 감소시킬 수 있다. 그러나, 이에 한정하지 않고, 외부로 노출되는 제1 절연층(131)의 내부 결함이 적을 경우 제1 절연층(131)은 단층으로 구성될 수 있다.
또한, 제1 절연층(131)은 Si 산화물 또는 Ti 화합물을 포함하는 다층 구조의 DBR(distributed Bragg reflector)일 수 있다. 다만, 이러한 구조에 한정되는 것은 아니며, 제1 절연층(131)은 다양한 반사 구조를 포함할 수 있다. 이로써, 제1 절연층(131)은 광 추출 효율을 향상시킬 수 있다.
제1 전극(141)은 발광 구조물(120) 하부 및 리세스(128) 내에 배치될 수 있다. 이로써, 제1 전극(141)은 리세스(128)에 의해 노출된 제1 도전형 반도체층(121)과 전기적으로 연결될 수 있다. 그리고 제1 전극(141)은 제1 도전형 반도체층(121)과 오믹 접촉할 수 있으므로, 오믹 전극일 수 있다. 예컨대, 제1 전극(141)은 ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IZON(IZO Nitride), AGZO(Al-Ga ZnO), IGZO(In-Ga ZnO), ZnO, IrOx, RuOx, NiO, RuOx/ITO, Ni/IrOx/Au, 또는 Ni/IrOx/Au/ITO, Ag, Ni, Cr, Ti, Al, Rh, Pd, Ir, Sn, In, Ru, Mg, Zn, Pt, Au, Hf 중 적어도 하나를 포함하여 이루어질 수 있으나, 이러한 재료에 한정되는 않는다. 또한, 제1 전극(141)은 금속 재질의 복수의 층으로 이루어질 수 있다.
제2 전극(143)은 발광 구조물(120) 하부 및 제2 도전형 반도체층(123) 하부에 배치될 수 있다. 이에, 제2 전극(143)은 제2 도전형 반도체층(123)과 전기적으로 연결될 수 있다.
예를 들어, 제2 전극(143)은 제2 도전형 반도체층(123)과 접하고, 제1 절연층(131) 하부로 연장되어 제1 절연층(131)을 일부 덮을 수 있다. 이러한 구성에 의하여, 제2 전극(143)은 제2 도전형 반도체층(123)과 접촉하는 면적이 최대가 되어 전류 주입 면적을 증가하여 광 추출 효율을 개선할 수 있고, 제1 절연층(131)과 발광 구조물(120) 사이의 박리 발생 문제를 개선할 수 있다.
또한, 제2 전극(143)은 제2 도전형 반도체층(123)과 오믹 접촉하는 오믹 전극일 수 있다. 예컨대, 제2 전극(143)은 ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IZON(IZO Nitride), AGZO(Al-Ga ZnO), IGZO(In-Ga ZnO), ZnO, IrOx, RuOx, NiO, RuOx/ITO, Ni/IrOx/Au, 또는 Ni/IrOx/Au/ITO, Ag, Ni, Cr, Ti, Al, Rh, Pd, Ir, Sn, In, Ru, Mg, Zn, Pt, Au, Hf 중 적어도 하나를 포함하여 이루어질 수 있으나, 이러한 재료에 한정되는 않는다. 예컨대, 제2 전극(143)은 ITO일 수 있다.
제2 반사층(145)은 제2 전극(143) 하부에 배치되어 제2 전극(143)과 전기적으로 연결되고, 제1 활성층(122)에서 제2 반사층(145) 방향으로 방출되는 광을 발광 구조물(120) 상부로 반사할 수 있다. 또한, 제2 전극(143)은 제2 도전층(146)에 의해 일부 덮일 수 있고, 제2 도전층(146)과 전기적으로 연결될 수 있다.
제2 반사층(145)은 도전성이면서 반사 기능을 갖는 재질을 포함할 수 있으며, 예를 들어, Ag, Rh 중 어느 하나를 포함할 수 있으나, 이러한 재질에 한정되는 것은 아니다.
제2 도전층(146)은 제2 반사층(145) 하부에 배치되어, 제2 반사층(145) 및 제2 전극(143)을 일부 덮을 수 있다. 이에 따라, 전극패드(166), 제2 도전층(146), 제2 반사층(145) 및 제2 전극(143)은 하나의 전기적 채널을 가질 수 있다.
제2 도전층(146)은 제2 반사층(145)을 감싸도록 배치될 수 있으며, 제2 반사층(145), 제2 전극(143) 및 제1 절연층(131) 하부에 배치될 수 있다. 제2 도전층(146)은 제1 절연층(131)과 접착력이 좋은 물질을 포함할 수 있으며, 예를 들어, Cr, Ti, Ni, Au 등의 물질로 구성되는 군으로부터 선택되는 적어도 하나의 물질 및 이들의 합금으로 이루어질 수 있으며, 단일층 혹은 복수의 층으로 이루어질 수 있다.
제2 도전층(146)은 제1 절연층(131)과 제2 절연층(132) 사이에 배치될 수 있으며, 외부 습기 또는 오염 물질의 침투로부터 제1 절연층(131) 및 제2 절연층(132)에 의해 보호될 수 있다. 또한, 제2 도전층(146)은 반도체 소자(10a)의 내부에 배치되며, 반도체 소자(10a)의 최외측면에서 노출되지 않도록 제2 절연층(132)에 의해 감싸질 수 있다.
제2 절연층(132)은 제2 전극(143), 제2 반사층(145) 및 제2 도전층(146)을 제1 도전층(165)과 전기적으로 절연시킬 수 있다. 제1 도전층(165)은 제2 절연층(132)을 관통하여 제1 전극(141)과 전기적으로 연결될 수 있다.
제2 절연층(132)과 제1 절연층(131)은 서로 동일한 물질일 수 있으며, SiO2, SixOy, Si3N4, SixNy, SiOxNy, Al2O3, TiO2, AlN 등으로 이루어진 군에서 적어도 하나가 선택되어 이루어질 수 있으나, 이에 한정하지 않는다. 다만, 이러한 재질에 한정되는 것은 아니며, 제2 절연층(132)은 제1 절연층(131)과 서로 다른 물질로 이루어질 수 있다.
또한, 실시예에 따르면, 제1 전극(141)과 제2 전극(143) 사이에서 제2 절연층(132)이 제1 절연층(131) 상에 배치되므로, 제2 절연층(132)에 결함이 발생한 경우에 제1 절연층(131)이 2차적으로 외부의 습기 및/또는 기타 오염 물질의 침투를 방지할 수 있다. 예시적으로, 제1 절연층(131)과 제2 절연층(132)이 하나의 층으로 구성된 경우 크랙, 내부 결함 등이 수직 방향으로 쉽게 전파될 수 있다. 따라서, 외부로 노출된 결함을 통해 외부의 습기나 오염 물질이 발광 구조물(120)로 침투할 수 있다.
그러나, 실시예에 따르면, 제1 절연층(131) 상에 별도의 제2 절연층(132)이 배치되므로 제1 절연층(131)에 발생한 결함이 제2 절연층(132)으로 전파되기 어렵다. 즉, 제1 절연층(131)과 제2 절연층(132) 사이의 계면이 결함의 전파를 차폐하는 역할을 수행할 수 있다.
제1 반사층(147)은 제2 절연층(132) 하부에 배치되고, 제2 절연층(132)을 관통하여 제1 전극(141) 하부에 배치되어 제1 전극(141)과 전기적으로 연결될 수 있다. 그리고 제1 반사층(147)은 도전성이면서 반사 기능을 갖는 재질을 포함하므로, 제1 활성층(122)에서 생성된 광을 발광 구조물(120) 상부로 반사할 수 있다.
제1 반사층(147)은 예를 들어, Ag, Rh 중 어느 하나를 포함할 수 있으나, 이러한 재질에 한정되는 것은 아니다. 제1 반사층(147)은 제1 전극(141)의 하부를 일부 덮고, 리세스(128)의 외부로 연장될 수 있다.
제1 도전층(165)은 제2 절연층(132)과 제1 반사층(147) 하부에 배치될 수 있다. 제1 도전층(165)은 전술한 바와 같이 제2 절연층(132)을 관통하여 제1 전극(141)과 전기적으로 연결되고, 하부의 기판(170)과도 전기적으로 연결될 수 있다. 이에, 제1 도전층(165)은 제1 전극(141) 및 기판(170)과 전기적 채널을 가질 수 있다. 제1 도전층(165)은 Cr, Ti, Ni, Au 등의 물질로 구성되는 군으로부터 선택되는 적어도 하나의 물질 및 이들의 합금으로 이루어질 수 있으며, 단일층 혹은 복수의 층으로 이루어질 수 있다. 이러한, 제1 도전층(165)은 반도체 소자(10a) 내에서 전체적으로 배치될 수 있다.
전극패드(166)는 전술한 바와 같이 제1 절연층(131)을 관통하여 제2 도전층(146) 상에 배치되고, 제2 도전층(146) 및 제2 반사층(145), 제2 전극(143)과 전기적 채널을 가지므로 제2 도전형 반도체층(123)과 전기적으로 연결될 수 있다.
전극패드(166)는 단층 또는 다층구조를 가질 수 있으며, 티타늄(Ti), 니켈(Ni), 은(Ag) 및 금(Au)을 포함할 수 있다. 예시적으로 전극패드(166)는 Ti/Ni/Ti/Ni/Ti/Au의 구조를 가질 수 있다.
접합층(160)은 도전성 재료를 포함할 수 있다. 예시적으로 접합층(160)은 금, 주석, 인듐, 알루미늄, 실리콘, 은, 니켈, 및 구리로 구성되는 군으로부터 선택되는 물질 또는 이들의 합금을 포함할 수 있다. 접합층(160)은 전술한 바와 같이 제1 접합층(160a), 제2 접합층(160b)을 포함할 수 있고, 제1 접합층(160a)은 접합층(160)에서 상부에 배치되어 제2 절연층(132)과 접하고, 제2 접합층(160b)은 하부에 배치되어 기판(170)과 접할 수 있다.
기판(170)은 접합층(160) 하부에 배치되고, 도전성 물질로 이루어질 수 있다. 예시적으로 기판(170)은 금속 또는 반도체 물질을 포함할 수 있다. 기판(170)은 전기 전도도 및/또는 열 전도도가 우수한 금속일 수 있다. 이 경우 기판(170)은 반도체 소자(10a)가 동작하면서 발생하는 열을 신속이 외부로 방출할 수 있다. 또한 상기 기판(170)이 도전성 물질로 구성되는 경우, 제1 전극(141)은 기판(170)을 통해 외부에서 전류를 공급받을 수 있다.
패시베이션층(180)은 반도체 소자(10a)의 외면을 둘러싸도록 배치될 수 있다. 구체적으로, 패시베이션층(180)은 발광 구조물(120), 제1 절연층(131) 및 전극패드(166) 상면에 배치될 수 있으며, 전극패드(166) 일부를 노출하도록 배치될 수 있다. 이에, 전극패드(166)는 와이어 본딩 등을 통해 외부와 전기적으로 연결될 수 있다.
패시베이션층(180)은 두께가 200㎚ 이상 내지 500㎚ 이하일 수 있다. 200㎚이상일 경우, 소자를 외부의 수분이나 이물질로부터 보호하여 소자의 전기적, 광학적 신뢰성을 개선할 수 있고, 500㎚ 이하일 경우 반도체 소자(10a)에 인가되는 스트레스를 줄일 수 있고, 상기 반도체 소자(10a)의 광학적, 전기적 신뢰성이 저하되거나 반도체 소자(10a)의 공정 시간이 길어짐에 따라 반도체 소자(10a)의 단가가 높아지는 문제점을 개선할 수 있다.
그리고 패시베이션층(180)은 제1 서브 반도체층(121a) 상면에 배치되는 제1 패시베이션층(180a)과 제2 서브 반도체층(121b) 상면에 배치되는 제2 패시베이션층(180b)을 포함할 수 있다. 제1 패시베이션층(180a)과 제2 패시베이션층(180b)은 이격 배치되고 제2 패시베이션층(180b)은 제1 패시베이션층(180a) 상부에 배치될 수 있다. 그리고 제1 패시베이션층(180a)과 제2 패시베이션층(180b) 사이에 제2 활성층(124)이 배치될 수 있다.
또한, 패시베이션층(180)은 발광 구조물(120)의 상면이 텍스쳐링(texturing)된 경우에 요철구조를 가질 수 있다. 이러한 요철은 발광 구조물(120)에서 출사되는 광의 추출 효율을 향상시킬 수 있다. 요철은 자외선 파장에 따라 평균 높이가 다를 수 있으며, 발광 구조물(120)에 방출되는 광의 피크 파장에 따라 다양한 높이를 가질 수 있다. 이에 따라, 반도체 소자(10a)는 광 추출 효율이 향상될 수 있다.
도 6은 제1 실시예에 따른 반도체 소자의 평면도이다.
도 6을 참조하면, 상술한 바와 같이 발광 구조물(120)의 내측에 리세스(128)가 배치될 수 있다. 그리고 리세스(128) 내에는 제1 전극(141)이 배치될 수 있으며, 리세스(128)와 수직 방향으로 중첩되도록 제2 서브 반도체층(121b)이 배치될 수 있다.
실시예에 따른 반도체 소자에서 리세스(128)의 면적(S2)과 제2 서브 반도체층(121b)의 면적(S1)의 비는 1:1.3 내지 1:1.8일 수 있다. 상기 비가 1:1.3보다 작은 경우에는 전류 스프레딩이 저하되고 상기 비가 1:1.8보다 큰 경우에는 광흡수에 의한 광도가 저하되는 문제가 존재한다.
도 7은 제2 실시예에 따른 반도체 소자의 단면도이고, 도 8은 제2 실시예에 따른 반도체 소자의 평면도이다.
도 7을 참조하면, 제2 실시예에 따른 반도체 소자(10b)는 제1 도전형 반도체층(121), 제2 도전형 반도체층(123), 제1 활성층(122) 및 제2 활성층(124)을 포함하는 발광 구조물(120), 제1 도전형 반도체층(121)과 전기적으로 연결되는 제1 전극(141), 제2 도전형 반도체층(123)과 전기적으로 연결되는 제2 전극(143), 제1 전극(141)과 전기적으로 연결되는 제1 도전층(165), 제2 전극(143)과 전기적으로 연결되는 제2 도전층(146), 제1 도전층(165) 하부에 배치되는 접합층(160) 및 접합층(160) 하부에 배치되는 기판(170)을 포함할 수 있다.
상술한 바와 같이 실시예에서, 제1 도전형 반도체층(121)은 제1 서브 반도체층(121a)과 제2 서브 반도체층(121b)로 분리될 수 있다. 제1 서브 반도체층(121a)은 제1 활성층(122)과 접하고 제2 서브 반도체층(121b) 하부에 위치할 수 있다.
먼저, 제1 서브 반도체층(121a)은 제2 서브 반도체층(121b)과 동일한 물질로 이루어질 수 있다. 예컨대, 제1 서브 반도체층(121a)은 AlGaN으로 이루어질 수 있으나, 이러한 재질에 한정되는 것은 아니다.
그리고 제1 서브 반도체층(121a)은 제1 도펀트로 도핑된 격자층(미도시됨)을 포함할 수 있다. 격자층(미도시됨)은 제1 활성층(122) 상부에 인접하게 배치될 수 있으며, 복수 개의 층을 포함할 수 있다. 실시예로, 격자층(미도시됨)은 에너지 밴드갭이 상이한 제1 층(미도시됨)과 제2 층(미도시됨)이 교번하여 배치되는 구조일 수 있다. 그리고 제1 층(미도시됨)은 예를 들어 InGaN을 포함할 수 있고, 제2 층(미도시됨)은 예를 들어 AlGaN을 포함할 수 있다. 또한, 제1 층(미도시됨)과 제2 층(미도시됨)은 비의도적　도핑된(unintentional doping) 반도체층일 수 있다.
또한, 제2 서브 반도체층(121b)은 제1 서브 반도체층(121a)에서 수직 방향으로 연장되도록 배치될 수 있다. 즉, 제2 서브 반도체층(121b)은 제1 서브 반도체층(121a)에서 상부로 돌출되어 배치될 수 있다. 이 때, 제2 서브 반도체층(121b)은 제1 서브 반도체층(121a) 상에서 일부 영역에 복수 개로 이격 배치될 수 있다.
그리고 제2 실시예에서, 제2 서브 반도체층(121b)은 제1 서브 반도체층(121a) 상에서 리세스(128)와 이격 배치될 수 있다. 예컨대, 제2 서브 반도체층(121b)은 인접한 리세스(128) 사이에 배치될 수 있다. 이에 따라, 제2 서브 반도체층(121b)은 제1 활성층(122)과 수직 방향으로 중첩되도록 배치될 수 있다. 즉, 제1 활성층(122)과 제2 활성층(124) 간의 이격 거리가 감소하므로, 제1 활성층(122)으로부터 수직 방향으로 방출되는 제1 파장의 광이 제2 활성층(124)에서 흡수되어 제2 파장의 광으로 변환되는 효율이 증가할 수 있다. 다시 말해, 제2 실시예에서 제2 활성층(124)이 제1 실시예에서의 제2 활성층(124)과 동일한 면적을 갖는 경우에, 제2 실시예에서 제2 활성층(124)에 의한 제2 파장의 광이 출력되는 효율이 증가할 수 있다. 뿐만 아니라, 제2 서브 반도체층(121b)이 하나의 돌출된 구조로 제1 활성층(122)에 의한 광 출력으 내부반사를 감소시켜 광 취출 효율을 더욱 향상할 수 있다.
이외에, 제1 활성층(122), 제1, 도전형 반도체층(121), 제2 도전형 반도체층(123), 제1 절연층(131), 제2 절연층(132), 제1 전극(141), 제2 전극(143), 제2 반사층(145), 제1 반사층(147), 제2 도전층(146), 제1 도전층(165), 접합층(160), 기판(170) 및 패시베이션층(180)에 대한 설명은 제1 실시예에서 상술한 내용이 동일하게 적용될 수 있다.
도 9는 본 발명의 실시예에 따른 반도체 소자 패키지의 개념도이고, 도 10은 본 발명의 실시예에 따른 반도체 소자 패키지의 평면도이다.
도 9을 참조하면, 반도체 소자(10) 패키지는 홈(개구부, 3)을 포함하는 몸체(2), 몸체(2)에 배치되는 반도체 소자(10), 및 몸체(2)에 배치되어 반도체 소자(10)와 전기적으로 연결되는 한 쌍의 리드 프레임(5a, 5b)을 포함할 수 있다. 반도체 소자(10)는 전술한 제1 실시예 및 제2 실시예의 반도체 소자(10a, 10b)를 모두 포함할 수 있다.
몸체(2)는 자외선 광을 반사하는 재질 또는 코팅층을 포함할 수 있다. 몸체(2)는 복수의 층(2a, 2b, 2c, 2d, 2e)을 적층하여 이루어질 수 있다. 복수의 층(2a, 2b, 2c, 2d, 2e)은 동일한 재질일 수도 있고 상이한 재질을 포함할 수도 있다. 예시적으로 복수의 층(2a, 2b, 2c, 2d, 2e)은 알루미늄 재질을 포함할 수 있다.
홈(3)은 반도체 소자(10)에서 멀어질수록 넓어지게 이루어지고, 경사면에는 단차(3a)가 존재할 수 있다.
투광층(4)은 홈(3)을 덮을 수 있다. 투광층(4)은 글라스 재질일 있으나, 반드시 이에 한정하지 않는다. 투광층(4)은 자외선 광을 유효하게 투과할 수 있는 재질이면 특별히 제한하지 않는다. 홈(3)의 내부는 빈 공간일 수 있다.
도 10을 참조하면, 반도체 소자(10)는 제1 리드프레임(5a)상에 배치되고, 제2 리드프레임(5b)과 와이어(20)에 의해 연결될 수 있다. 이때, 제2 리드프레임(5b)은 제1 리드프레임의 측면을 둘러싸도록 배치될 수 있다.
도 11a 내지 도 11k는 제1 실시예에 따른 반도체 소자의 제조 방법을 설명하는 순서도이다.
제1 실시예에 따른 반도체 소자의 제조 방법은 발광 구조물(120)을 성장시키는 단계; 리세스(128) 및 단차부(129)를 배치하는 단계, 제1 절연층(131), 제1 전극(141) 및 제2 전극(143)을 배치하는 단계, 제2 반사층(145) 및 제2 도전층(146)을 배치하는 단계, 제2 절연층(132)을 배치하는 단계, 접합층(160)을 배치하는 단계, 제1 도전층(165)을 배치하는 단계, 패시베이션 및 전극패드(166) 배치하는 단계를 포함할 수 있다.
먼저, 도 11a를 참조하면, 발광 구조물(120)을 성장시킬 수 있다. 제1 임시 기판(T) 상에 발광 구조물(120)을 성장시킬 수 있다 예컨대, 제1 임시 기판(T) 상에 제1 도전형 반도체층(121), 제1 활성층(122), 제2 도전형 반도체층(123) 및 제2 활성층(124)을 성장시킬 수 있다.
제1 임시 기판(T)은 성장 기판(170)일 수 있다. 예를 들어, 제1 임시 기판(T)은 사파이어(Al2O3), SiC, GaAs, GaN, ZnO, Si, GaP, InP, 또는 Ge 중 적어도 하나로 이루어질 수 있으며, 이러한 종류에 한정되지 않는다.
또한, 발광 구조물(120)은 예를 들어, 유기금속 화학 증착법(MOCVD; Metal Organic Chemical Vapor Deposition), 화학 증착법(CVD; Chemical Vapor Deposition), 플라즈마 화학 증착법(PECVD; Plasma-Enhanced Chemical Vapor Deposition), 분자선 성장법(MBE; Molecular Beam Epitaxy), 수소화물 기상 성장법(HVPE; Hydride Vapor Phase Epitaxy) 등의 방법을 이용하여 형성될 수 있으며, 이에 대해 한정하지는 않는다.
제1 도전형 반도체층(121), 제1 활성층(122), 제2 도전형 반도체층(123) 및 제2 활성층(124)에 대한 설명은 상기 설명한 내용이 동일하게 적용될 수 있다.
도 11b를 참조하면, 반도체 소자는 리세스(128)와 단차부(129)를 가질 수 있다. 리세스(128)는 제1 도전형 반도체층(121)의 일부 영역이 노출되도록 제2 도전형 반도체층(123) 및 제1 활성층(122)을 관통할 수 있다. 그리고 단차부(129)도 리세스(128)와 마찬가지로 제1 도전형 반도체층(121)의 일부 영역이 노출되도록 제2 도전형 반도체층(123) 및 제1 활성층(122)을 관통하며, 발광 구조물(120)의 측면에서 연속적으로 이격 배치될 수 있다. 예컨대, 단차부(129)는 제2 도전형 반도체층(123)의 외측면, 제1 활성층(122)의 외측면, 노출된 제1 도전형 반도체층(121)의 저면을 포함할 수 있다.
구체적으로, 제2 도전형 반도체층(123)과 제1 활성층(122) 만을 제거하는 공정 마진이 가능할 경우, 단차부(129)는 제2 도전형 반도체층(123)의 외측면, 제1 활성층(122)의 외측면, 및 제1 도전형 반도체층(121)의 저면으로 구성될 수 있다. 즉, 제1 도전형 반도체층(121)의 저면은 제1 활성층(122)의 상면과 접하는 같은 면일 수 있다. 그러나, 단차부(129)를 배치하기 위한 공정 마진을 고려할 경우, 단차부(129)는 노출된 제1 도전형 반도체층(121)의 저면 뿐만 아니라 제1 경사면의 일부인 제1 도전형 반도체층(121)의 경사면을 더 포함할 수 있다.
또한, 단차부(129)는 리세스(128)와 에칭에 의해 동시에 이루어질 수 있다. 이로써, 공정을 최소화할 수 있다. 뿐만 아니라, 앞서 설명한 바와 같이 리세스(128)와 단차부(129)는 경사각도가 동일하고, 수직 방향으로 두께가 동일할 수 있다.
도 11c를 참조하면, 제1 절연층(131)을 발광 구조물(120) 상면에 배치될 수 있다. 그리고 제1 절연층(131)에서 제1 전극(141)과 제2 전극(143)이 배치되는 위치에서 제1 절연층(131)을 제거할 수 있다. 구체적으로, 제1 절연층(131)은 리세스(128) 상에 제1 도전형 반도체층(121)이 노출되도록 에칭될 수 있다. 마찬가지로, 제1 절연층(131)은 제2 도전형 반도체층(123)이 노출되도록 에칭될 수 있다.
도 11d를 참조하면, 제1 전극(141) 및 제2 전극(143)을 배치할 수 있다. 제2 전극(143)은 제1 절연층(131)에 의해 노출된 제2 도전형 반도체층(123) 상에 배치되고, 일부는 제1 절연층(131) 상에 배치될 수 있다. 그리고 제1 전극(141)은 리세스(128) 내에 배치되어 노출된 제1 도전형 반도체층(121)과 접촉할 수 있다.
다만, 이에 한정되는 것은 아니며 배치 순서는 다양하게 적용될 수 있다. 또한, 제2 전극(143)이 배치되고, 제2 전극(143) 상에 제2 반사층(145)이 배치될 수 있다. 제2 전극(143)과 제2 반사층(145)은 제1 절연층(131)이 에칭되어 노출된 제2 도전형 반도체층(123)보다 면적이 커, 전류 스프레딩 및 광 반사를 개선할 수 있다.
도 11e를 참조하면, 제2 도전층(146)이 제1 절연층(131) 상면에 배치될 수 있다. 이에, 제1 절연층(131)은 제2 도전층(146)과 제1 도전형 반도체층(121)을 전기적으로 절연할 수 있다. 그리고 제2 도전층(146)은 제2 전극(143)과 전기적으로 연결되어, 전기적 채널을 가질 수 있다. 또한, 제2 도전층(146)은 반도체 소자 외측면에 노출되지 않도록 에칭될 수 있다.
도 11f를 참조하면, 제2 절연층(132)이 발광 구조물(120) 상에 배치될 수 있다. 제2 절연층(132)은 제2 도전층(146), 제1 절연층(131), 제2 반사층(145), 제2 전극(143) 및 제1 전극(141) 상에 위치하여, 제2 도전층(146), 제1 절연층(131), 제2 반사층(145), 제2 전극(143) 및 제1 전극(141)을 감싸도록 배치될 수 있다.
또한, 제2 절연층(132)은 제1 절연층(131) 상에 배치되어 제1 절연층(131)에 크랙이 발생하더라도 제2 절연층(132)이 2차적으로 발광 구조물(120)을 보호할 수 있다. 그리고 제2 절연층(132)은 제1 전극(141)의 상면 일부를 노출하도록 배치될 수 있다. 예컨대, 제2 절연층(132)은 제1 전극(141)의 상면 일부에서 관통할 수 있다. 그리고 제2 절연층(132)은 제2 전극(143)과 제1 도전층(165) 사이를 전기적으로 절연할 수 있다.
도 11g를 참조하면, 제1 도전층(165)은 상기 제1 전극(141)의 노출된 상면에 배치될 수 있다. 이로써, 제1 도전층(165)은 제1 반사층(147)과 전기적으로 연결되어, 제1 도전층(165), 제1 전극(141) 및 제1 반사층(147)은 전기적 채널을 가질 수 있다. 그리고 제1 도전층(165) 상에 제1 접합층(160a)이 배치될 수 있다.
도 11h 내지 도 11j를 참조하면, 제1 도전층(165) 상에 제1 접합층(160a)이 배치되고, 기판(170) 하에 제2 접합층(160b)이 배치될 수 있다. 그리고 제1 접합층(160a)과 제2 접합층(160b)은 서로 결합하여 소정의 온도와 압력 하에서 결합할 수 있다. 이 때, 제1 접합층(160a)의 상면과 제2 접합층(160b)의 하면이 서로 접촉할 수 있으며, 제2 접합층(160b)의 하면은 평탄할 수 있다. 이와 달리, 제1 접합층(160a)은 제1 도전층(165)의 상면과 동일한 형상의 상면을 가져, 제1 접합층(160a)의 상면은 높이차를 가질 수 있다.
이 때, 높이차가 큰 영역에 중간층(미도시됨)을 추가 배치할 수 있다. 이에 따라, 중간층(미도시됨)은 제1 접합층(160a)의 상면에 배치되고, 제1 접합층(160a)의 상면의 스텝(step)을 따라 배치되고 제1 접합층(160a)의 상면의 높이차를 보상하도록 두께가 조절될 수 있다. 이에, 제1 접합층(160a)이 제2 접합층(160b)과 결합 시, 제2 접합층(160b)의 하면과 제1 접합층(160a)의 상면 사이에 높이차에 따른 공극이 발생하는 것을 방지할 수 있다.
제1 접합층(160a)과 제2 접합층(160b)이 결합된 후에, 접합층(160)은 도전성 재료를 포함할 수 있다. 예시적으로 접합층(160)은 금, 주석, 인듐, 알루미늄, 실리콘, 은, 니켈, 및 구리로 구성되는 군으로부터 선택되는 물질 또는 이들의 합금을 포함할 수 있다.
또한, 기판(170)은 접합층(160) 상에 배치될 수 있다. 그리고 기판(170)은 도 1에서 설명한 바와 같이 도전성 물질로 이루어질 수 있다. 이러한 기판(170)은 금속 또는 반도체 물질을 포함할 수 있다. 기판(170)은 전기 전도도 및/또는 열 전도도가 우수한 금속일 수 있다. 이 경우 반도체 소자 동작시 발생하는 열을 신속이 외부로 방출할 수 있다. 또한 상기 기판(170)이 도전성 물질로 구성되는 경우, 상기 제1 전극(141)은 상기 기판(170)을 통해 외부에서 전류를 공급받을 수 있다.
예컨대, 기판(170)은 실리콘, 몰리브덴, 실리콘, 텅스텐, 구리 및 알루미늄으로 구성되는 군으로부터 선택되는 물질 또는 이들의 합금을 포함할 수 있다.
그리고 도 11k를 참조하면, 제1 임시 기판(T)을 발광 구조물(120)로부터 분리할 수 있다. 예컨대, 제1 임시 기판(T)에 레이저를 조사하여(예컨대, 레이저 리프트 오프(Laser Lift Off, LLO) 발광 구조물(120)과 제1 임시 기판(T)을 분리할 수 있다. 다만, 이러한 방식에 한정되는 것은 아니다.
도 11l를 참조하면, 발광 구조물(120)의 일부 영역에서 제1 도전형 반도체층(121)을 에칭할 수 있다. 이에 따라, 제1 도전형 반도체층(121)이 상술한 바와 같이 제1 서브 반도체층(121a)과 제1 서브 반도체층(121a)의 일부 영역에 돌출 배치된 제2 서브 반도체층(121b)으로 분리될 수 있다. 이 때, 에칭은 마스크를 이용하여 원하는 영역에 수행될 수 있고, 다양한 방식으로 이루어질 수 있다. 예컨대, 건식 에칭에 의하여, 제2 활성층(124)과 제1 도전형 반도체층(121)이 에칭될 수 있다.
그리고 제1 도전형 반도체층(121)은 에칭을 통해 상부면에 요철 구조의 패턴을 형성할 수 있다. 이러한 구성에 의하여, 광 추출 효율을 개선할 수 있다.
또한, 제1 도전형 반도체층(121)이 에칭된 영역에서 제2 도전층(146)이 노출되도록 제1 절연층(131)을 추가 에칭할 수 있다. 그리고 홀에 전극패드(166)가 배치될 수 있다.
또한, 발광 구조물(120)의 상면과 측면에는 패시베이션층(180)을 배치할 수 있다. 그리고 패시베이션층(180)은 상술한 바와 같이 요철 패턴을 가진 발광 구조물(120)의 상면을 따라 요철 구조를 가질 수 있다. 그리고 이러한 요철은 발광 구조물(120)에서 생성된 광의 파장에 따라 높이가 상이하게 조절될 수 있다.
그리고 반도체 소자는 앞서 도 9에서 설명한 바와 같이 반도체 소자 패키지의 리드 프레임 상 또는 회로 기판의 회로 패턴 상에 배치될 수 있다. 반도체 소자는 다양한 종류의 광원 장치에 적용될 수 있다. 예시적으로 광원장치는 살균 장치, 경화 장치, 조명 장치, 및 표시 장치 및 차량용 램프 등을 포함하는 개념일 수 있다. 즉, 반도체 소자는 케이스에 배치되어 광을 제공하는 다양한 전자 디바이스에 적용될 수 있다.
살균 장치는 실시예에 따른 반도체 소자를 구비하여 원하는 영역을 살균할 수 있다. 살균 장치는 정수기, 에어컨, 냉장고 등의 생활 가전에 적용될 수 있으나 반드시 이에 한정하지 않는다. 즉, 살균 장치는 살균이 필요한 다양한 제품(예: 의료 기기)에 모두 적용될 수 있다.
예시적으로 정수기는 순환하는 물을 살균하기 위해 실시예에 따른 살균 장치를 구비할 수 있다. 살균 장치는 물이 순환하는 노즐 또는 토출구에 배치되어 자외선을 조사할 수 있다. 이때, 살균 장치는 방수 구조를 포함할 수 있다.
경화 장치는 실시예에 따른 반도체 소자를 구비하여 다양한 종류의 액체를 경화시킬 수 있다. 액체는 자외선이 조사되면 경화되는 다양한 물질을 모두 포함하는 최광의 개념일 수 있다. 예시적으로 경화장치는 다양한 종류의 레진을 경화시킬 수 있다. 또는 경화장치는 매니큐어와 같은 미용 제품을 경화시키는 데 적용될 수도 있다.
조명 장치는 기판과 실시예의 반도체 소자를 포함하는 광원 모듈, 광원 모듈의 열을 발산시키는 방열부 및 외부로부터 제공받은 전기적 신호를 처리 또는 변환하여 광원 모듈로 제공하는 전원 제공부를 포함할 수 있다. 또한, 조명 장치는, 램프, 해드 램프, 또는 가로등 등을 포함할 수 있다.
표시 장치는 바텀 커버, 반사판, 발광 모듈, 도광판, 광학 시트, 디스플레이 패널, 화상 신호 출력 회로 및 컬러 필터를 포함할 수 있다. 바텀 커버, 반사판, 발광 모듈, 도광판 및 광학 시트는 백라이트 유닛(Backlight Unit)을 구성할 수 있다.
반사판은 바텀 커버 상에 배치되고, 발광 모듈은 광을 방출할 수 있다. 도광판은 반사판의 전방에 배치되어 발광 모듈에서 발산되는 빛을 전방으로 안내하고, 광학 시트는 프리즘 시트 등을 포함하여 이루어져 도광판의 전방에 배치될 수 있다. 디스플레이 패널은 광학 시트 전방에 배치되고, 화상 신호 출력 회로는 디스플레이 패널에 화상 신호를 공급하며, 컬러 필터는 디스플레이 패널의 전방에 배치될 수 있다.
반도체 소자는 표시장치의 백라이트 유닛으로 사용될 때 에지 타입의 백라이트 유닛으로 사용되거나 직하 타입의 백라이트 유닛으로 사용될 수 있다.
반도체 소자는 상술한 발광 다이오드 외에 레이저 다이오드일 수도 있다.
레이저 다이오드는, 발광소자와 동일하게, 상술한 구조의 제1 도전형 반도체층과 활성층 및 제2 도전형 반도체층을 포함할 수 있다. 그리고, p-형의 제1 도전형 반도체와 n-형의 제2 도전형 반도체를 접합시킨 뒤 전류를 흘러주었을 때 빛이 방출되는 electro-luminescence(전계발광) 현상을 이용하나, 방출되는 광의 방향성과 위상에서 차이점이 있다. 즉, 레이저 다이오드는 여기 방출(stimulated emission)이라는 현상과 보강간섭 현상 등을 이용하여 하나의 특정한 파장(단색광, monochromatic beam)을 가지는 빛이 동일한 위상을 가지고 동일한 방향으로 방출될 수 있으며, 이러한 특성으로 인하여 광통신이나 의료용 장비 및 반도체 공정 장비 등에 사용될 수 있다.
수광 소자로는 빛을 검출하여 그 강도를 전기 신호로 변환하는 일종의 트랜스듀서인 광 검출기(photodetector)를 예로 들 수 있다. 이러한 광 검출기로서, 광전지(실리콘, 셀렌), 광 출력전 소자(황화 카드뮴, 셀렌화 카드뮴), 포토 다이오드(예를 들어, visible blind spectral region이나 true blind spectral region에서 피크 파장을 갖는 PD), 포토 트랜지스터, 광전자 증배관, 광전관(진공, 가스 봉입), IR(Infra-Red) 검출기 등이 있으나, 실시예는 이에 국한되지 않는다.
또한, 광검출기와 같은 반도체 소자는 일반적으로 광변환 효율이 우수한 직접 천이 반도체(direct bandgap semiconductor)를 이용하여 제작될 수 있다. 또는, 광검출기는 구조가 다양하여 가장 일반적인 구조로는 p-n 접합을 이용하는 pin형 광검출기와, 쇼트키접합(Schottky junction)을 이용하는 쇼트키형 광검출기와, MSM(Metal Semiconductor Metal)형 광검출기 등이 있다.
포토 다이오드(Photodiode)는 발광소자와 동일하게, 상술한 구조의 제1 도전형 반도체층과 활성층 및 제2 도전형 반도체층을 포함할 수 있고, pn접합 또는 pin 구조로 이루어진다. 포토 다이오드는 역바이어스 혹은 제로바이어스를 가하여 동작하게 되며, 광이 포토 다이오드에 입사되면 전자와 정공이 생성되어 전류가 흐른다. 이때 전류의 크기는 포토 다이오드에 입사되는 광의 강도에 거의 비례할 수 있다.
광전지 또는 태양 전지(solar cell)는 포토 다이오드의 일종으로, 광을 전류로 변환할 수 있다. 태양 전지는, 발광소자와 동일하게, 상술한 구조의 제1 도전형 반도체층과 활성층 및 제2 도전형 반도체층을 포함할 수 있다.
또한, p-n 접합을 이용한 일반적인 다이오드의 정류 특성을 통하여 전자 회로의 정류기로 이용될 수도 있으며, 초고주파 회로에 적용되어 발진 회로 등에 적용될 수 있다.
또한, 상술한 반도체 소자는 반드시 반도체로만 구현되지 않으며 경우에 따라 금속 물질을 더 포함할 수도 있다. 예를 들어, 수광 소자와 같은 반도체 소자는 Ag, Al, Au, In, Ga, N, Zn, Se, P, 또는 As 중 적어도 하나를 이용하여 구현될 수 있으며, p형이나 n형 도펀트에 의해 도핑된 반도체 물질이나 진성 반도체 물질을 이용하여 구현될 수도 있다.
이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (8)

  1. 기판;
    상기 기판 상에 배치되며, 제1 도전형 반도체층, 제2 도전형 반도체층, 상기 제1 도전형 반도체층과 상기 제2 도전형 반도체층 사이에 배치되는 제1 활성층, 및 상기 제1 도전형 반도체층 내에 배치되는 제2 활성층을 포함하는 발광 구조물;
    상기 제1 도전형 반도체층과 전기적으로 연결되는 제1 전극; 및
    상기 제2 도전형 반도체층과 전기적으로 연결되는 제2 전극;을 포함하고,
    상기 발광 구조물은 상기 제2 도전형 반도체층, 상기 활성층, 및 상기 제1 도전형 반도체층의 일부 영역을 관통하는 복수 개의 리세스를 포함하고,
    상기 제1 도전형 반도체층은,
    상기 제1 활성층 상에 배치되는 제1 서브 반도체층; 및
    상기 제1 도전형 반도체층 상에서 수직 방향으로 연장하여 배치되는 복수 개의 제2 서브 반도체층을 포함하고,
    상기 복수 개의 리세스는 상기 복수 개의 제2 서브 반도체층과 상기 수직 방향으로 중첩되는 반도체 소자.
  2. 제1항에 있어서,
    상기 제2 서브 반도체층은,
    상기 제2 활성층과 상기 제1 서브 반도체층 사이에 배치되는 제2-1 서브 반도체층; 및
    상기 제2 활성층 상에 배치되는 제2-2 서브 반도체층을 포함하는 반도체 소자.
  3. 제2항에 잇어서,
    상기 리세스의 최소 폭은 상기 제2-2 서브 반도체층의 최소폭보다 작은 반도체 소자.
  4. 제2항에 있어서,
    인접한 리세스 사이에서 제1 서브 반도체층의 최소 폭은 제2-1 서브 반도체층의 최소 폭과 비가 1:0.5 내지 1:3인 반도체 소자.
  5. 제2항에 있어서,
    상기 리세스의 상면에서 상기 제2-2 서브 반도체층의 상면까지의 높이는 상기 제1 도전형 반도체층의 높이보다 작고, 상기 제1 서브 반도체층의 높이보다 큰 반도체 소자.
  6. 제1항에 있어서,
    상기 제1 도전형 반도체층의 높이는 상기 제1 서브 반도체층의 높이와 비가 1:0.125 내지 1:0.75인 반도체 소자.
  7. 제1항에 있어서,
    상기 제1 활성층의 에너지 밴드갭은 상기 제2 활성층의 에너지 밴드갭보다 큰 반도체 소자.
  8. 제1항에 있어서,
    상기 발광 구조물과 상기 기판 사이에 배치되는 접합층;
    상기 접합층 상에 배치되어 상기 제1 전극과 전기적으로 연결되는 제1 도전층; 및
    상기 제2 전극과 전기적으로 연결되고 상기 발광 구조물의 외측으로 연장되는 제2 도전층; 및
    상기 제2 도전층 상에서 상기 발광 구조물과 이격 배치되는 전극 패드를 포함하는 반도체 소자.
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