WO2024090611A1 - 반도체 발광 소자 및 디스플레이 장치 - Google Patents

반도체 발광 소자 및 디스플레이 장치 Download PDF

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WO2024090611A1
WO2024090611A1 PCT/KR2022/016567 KR2022016567W WO2024090611A1 WO 2024090611 A1 WO2024090611 A1 WO 2024090611A1 KR 2022016567 W KR2022016567 W KR 2022016567W WO 2024090611 A1 WO2024090611 A1 WO 2024090611A1
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layer
light emitting
semiconductor light
emitting device
electrode
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PCT/KR2022/016567
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이원용
김형구
정석구
권양미
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엘지전자 주식회사
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Definitions

  • Embodiments relate to semiconductor light emitting devices and display devices.
  • LCDs liquid crystal displays
  • OLED displays OLED displays
  • Micro-LED displays Micro-LED displays
  • a micro-LED display is a display that uses micro-LED, a semiconductor light emitting device with a diameter or cross-sectional area of 100 ⁇ m or less, as a display element.
  • micro-LED displays use micro-LED, a semiconductor light-emitting device, as a display device, they have excellent performance in many characteristics such as contrast ratio, response speed, color gamut, viewing angle, brightness, resolution, lifespan, luminous efficiency, and luminance.
  • the micro-LED display has the advantage of being able to freely adjust the size and resolution and implement a flexible display because the screen can be separated and combined in a modular manner.
  • micro-LED displays require more than millions of micro-LEDs, there is a technical problem that makes it difficult to quickly and accurately transfer micro-LEDs to the display panel.
  • Transfer technologies that have been recently developed include the pick and place process, laser lift-off method, or self-assembly method.
  • the self-assembly method is a method in which the semiconductor light-emitting device finds its assembly position within the fluid on its own, and is an advantageous method for implementing a large-screen display device.
  • semiconductor light emitting devices such as micro-LED have a problem of low luminance due to their small size.
  • the luminance of the red semiconductor light-emitting device 150-1 is lower than that of the blue semiconductor light-emitting device or the green semiconductor light-emitting device due to the material characteristics. Therefore, there is an urgent need to develop technology that can improve the luminance of semiconductor light-emitting devices.
  • a method was proposed to form an ohmic contact layer on the entire rear area of a semiconductor light emitting device to increase light efficiency (or light brightness).
  • the ohmic contact layer acts as a light absorption layer and light efficiency is reduced.
  • the magnetization power of the semiconductor light-emitting device must be large.
  • the semiconductor light emitting device due to the very small size of the semiconductor light emitting device, there is a limit to increasing the magnetization force, and there is a problem that the assembly rate is reduced during self-assembly.
  • Another object of the embodiment is to provide a semiconductor light-emitting device and a display device that can improve light efficiency and light brightness.
  • another purpose of the embodiment is to provide a semiconductor light emitting device and a display device that can improve the assembly rate.
  • a semiconductor light emitting device includes: a light emitting layer; A passivation layer surrounding the sides of the light emitting layer; a first electrode beneath the light emitting layer; and a second electrode on the light-emitting layer, wherein the light-emitting layer has a first region and a second region surrounding the first region, a lower surface of the first region of the light-emitting layer has a recess, and the first region has a recess.
  • the electrode includes an ohmic contact layer in the recess; a reflective layer beneath the second region of the light emitting layer; and a magnetic layer below the reflective layer, wherein the area of the reflective layer may exceed 50% of the area below the light-emitting layer.
  • the area of the ohmic contact layer may be 5% to 50% of the area of the lower side of the light emitting layer.
  • the reflective layer may be disposed below the ohmic contact layer.
  • the reflective layer may include a protrusion surrounding the ohmic contact layer in the recess.
  • a lower surface of the ohmic contact layer and a lower surface of the second region of the light-emitting layer may be positioned on the same horizontal line.
  • the lower surface of the ohmic contact layer may be positioned higher than the lower surface of the second region of the light-emitting layer.
  • the magnetic layer may have a second recess corresponding to the recess.
  • the magnetic layer is disposed below the reflective layer, and the lower surface of the magnetic layer may have a straight plane.
  • a lower surface of the ohmic contact layer may be located lower than a lower surface of the second region of the light emitting layer.
  • the magnetic layer is disposed below the reflective layer, and the lower surface of the magnetic layer may have a straight plane.
  • the recess may have a depth of 1/2 or more of the thickness of the first conductivity type semiconductor layer of the light emitting layer.
  • the recess may have a bottom surface and an inclined surface, the ohmic contact layer may be disposed on the bottom surface, and the reflective layer may be disposed on the inclined surface.
  • the semiconductor light emitting device may include irregularities on the surface of the recess, and the ohmic contact layer may be disposed on the irregularities.
  • the first electrode may include a contact electrode 154-4 below the magnetic layer. At least one of the reflective layer, the magnetic layer, or the contact electrode may be disposed on a side of the light-emitting layer.
  • the display device includes: a backplane substrate; a plurality of semiconductor light emitting devices emitting light of different colors on the backplane substrate; a connection electrode on a side of each of the plurality of semiconductor light emitting devices; and electrode wiring on an upper side of each of the plurality of semiconductor light emitting devices, wherein at least one of the plurality of semiconductor light emitting devices includes a light emitting layer; A passivation layer surrounding the sides of the light emitting layer; a first electrode beneath the light emitting layer; and a second electrode on the light-emitting layer, wherein the light-emitting layer has a first region and a second region surrounding the first region, a lower surface of the first region of the light-emitting layer has a recess, and the first region has a recess.
  • the electrode includes an ohmic contact layer in the recess; a reflective layer beneath the second region of the light emitting layer; and a magnetic layer below the reflective layer.
  • the embodiment may minimize the area of the ohmic contact layer and maximize the area of the reflective layer among the first electrodes disposed below the light emitting layer. That is, as shown in FIGS. 7 to 9, the ohmic contact layer 154-1 of the first electrode 154 is disposed below the first region 150a of the light emitting layer 151 to 153, and the first region A reflective layer 154-2 may be disposed under the second region 150b of the light emitting layers 151 to 153 surrounding 150a. At this time, the area A2 of the reflective layer 154-2 may exceed 50% of the area below the light emitting layers 151 to 153. Accordingly, the light reflectance by the reflective layer 154-2 may be increased, thereby improving light efficiency and luminance.
  • the reaction speed of the semiconductor light emitting device 150A to the magnet is increased by the magnetic layer 154-3 during self-assembly, thereby improving the assembly rate. It can be.
  • the depth d2 of the recess 158 formed on the lower surface of the first region 150 of the light emitting layers 151 to 153 is calculated by dividing the depth d2 of the ohmic contact layer 154-1 , by being greater than the total thickness of the reflective layer 154-2 and the thickness of the magnetic layer 154-3, a recess 154-3a corresponding to the recess 158 can be formed in the magnetic layer 154-3.
  • the semiconductor light emitting device 150B having such a recess 9154-3 is disposed on the substrate 310 as the red semiconductor light emitting device 150-1, and the display device 301 is connected through electrical connection in a later process. can be manufactured.
  • the second insulating layer 335 is disposed not only between the lower side of the red semiconductor light-emitting device 150-1 and the first insulating layer 330, but also in the corresponding recess 154-3a, so that the red semiconductor light-emitting device 150-1
  • the contact area between -1) and the second insulating layer 335 is expanded, so that the fixation of the red semiconductor light emitting device 150-1 can be strengthened.
  • the depth (d4, d5) of the recess 158 is more than 1/2 of the thickness of the first conductivity type semiconductor layer 151, so that the recess 158
  • the ohmic contact layer 154-1 disposed in may be positioned as close to the active layer 152 as possible. Accordingly, the shortest current path is formed between the second electrode 155 and the ohmic contact layer 154-1 of the first electrode 154, so that more light is generated by the driving current flowing on the shortest current path, thereby generating light. Efficiency and brightness can be improved.
  • irregularities 159 may be formed on the inner surface of the recess 1580, and ohmic contact layer 154-1 may be disposed on the irregularities 159.
  • light traveling from the active layer 152 toward the ohmic contact layer 154-1 is diffusely reflected or scattered by the unevenness 159 before being absorbed by the ohmic contact layer 154-1, thereby reducing light efficiency or luminance. It can be improved.
  • At least one of the reflective layer 154-2, the magnetic layer 154-3, or the contact electrode 154-4 is disposed on the sides of the light-emitting layers 151 to 153, so that the display device When manufacturing, the contact area with the connection electrode disposed on the side of the semiconductor light emitting device 150H is expanded, thereby improving electrical characteristics. Accordingly, light efficiency and luminance can be improved, and power consumption can be reduced by enabling low-voltage driving.
  • Figure 1 shows a living room of a house where a display device according to an embodiment is placed.
  • Figure 2 is a block diagram schematically showing a display device according to an embodiment.
  • FIG. 3 is a circuit diagram showing an example of the pixel of FIG. 2.
  • FIG. 4 is an enlarged view of the first panel area in the display device of FIG. 1.
  • Figure 5 is an enlarged view of area A2 in Figure 4.
  • Figure 6 is a diagram showing an example in which a light emitting device according to an embodiment is assembled on a substrate by a self-assembly method.
  • Figure 7 is a cross-sectional view showing a semiconductor light-emitting device according to the first embodiment.
  • Figure 8 is a plan view showing a semiconductor light emitting device according to the first embodiment.
  • Figure 9 is a bottom view showing a semiconductor light emitting device according to the first embodiment.
  • Figure 10 is a bottom view showing the first conductivity type semiconductor layer of the semiconductor light emitting device according to the first embodiment.
  • FIG. 11 is an enlarged view showing region C in the semiconductor light emitting device according to the embodiment of FIG. 7.
  • FIG. 12A shows light reflectance in a semiconductor light emitting device according to a comparative example.
  • Figure 12b shows the reflectance before and after heat treatment.
  • Figure 13 shows the light reflectance in the semiconductor light emitting device according to the first embodiment.
  • Figure 14 shows light efficiency in comparative examples and examples.
  • Figure 15 shows light luminance in comparative examples and examples.
  • Figure 16 is a plan view showing a display device according to the first embodiment.
  • FIG. 17 is a cross-sectional view taken along line D1-D2 of the display device according to the first embodiment of FIG. 16.
  • Figure 18 is a cross-sectional view showing the backplane substrate of the embodiment.
  • Figure 19 is a cross-sectional view showing a semiconductor light-emitting device according to the second embodiment.
  • Figure 20 is a cross-sectional view showing a display device according to a second embodiment.
  • Figure 21 is a cross-sectional view showing a semiconductor light-emitting device according to the third embodiment.
  • Figure 22 is a cross-sectional view showing a semiconductor light-emitting device according to the fourth embodiment.
  • Figure 23 is a cross-sectional view showing each of a semiconductor light emitting device for lighting and a semiconductor light emitting device for a display according to an embodiment.
  • Figure 24 is a bottom view showing each of a semiconductor light emitting device for lighting and a semiconductor light emitting device for a display according to an embodiment.
  • Figure 25 is a cross-sectional view showing a semiconductor light-emitting device according to the fifth embodiment.
  • Figure 26 shows light reflection and current flow in a semiconductor light emitting device according to the fifth embodiment.
  • Figure 27 is a cross-sectional view showing a display device according to a third embodiment.
  • Figure 28 is a cross-sectional view showing a semiconductor light-emitting device according to the sixth embodiment.
  • Figure 29 is a cross-sectional view showing a semiconductor light-emitting device according to the seventh embodiment.
  • Figure 30 is a cross-sectional view showing a semiconductor light-emitting device according to the eighth embodiment.
  • Figure 31 is a cross-sectional view showing a semiconductor light-emitting device according to the ninth embodiment.
  • Figure 32 is a bottom view showing a semiconductor light emitting device according to the ninth embodiment.
  • Display devices described in this specification include TVs, shines, mobile terminals such as mobile phones and smart phones, displays for computers such as laptops and desktops, head-up displays (HUDs) for automobiles, backlight units for displays, It may include displays, light sources, etc. for VR, AR, or MR (mixed reality).
  • HUDs head-up displays
  • the configuration according to the embodiment described in this specification can be equally applied to a device capable of displaying, even if it is a new product type that is developed in the future.
  • Figure 1 shows a living room of a house where a display device according to an embodiment is installed.
  • the display device 100 of the embodiment can display the status of various electronic products such as a washing machine 101, a robot vacuum cleaner 102, and an air purifier 103, and displays the status of each electronic product and IOT-based You can communicate with each other and control each electronic product based on the user's setting data.
  • various electronic products such as a washing machine 101, a robot vacuum cleaner 102, and an air purifier 103.
  • the display device 100 may include a flexible display manufactured on a thin and flexible substrate.
  • Flexible displays can bend or curl like paper while maintaining the characteristics of existing flat displays.
  • a unit pixel refers to the minimum unit for implementing one color.
  • a unit pixel of a flexible display can be implemented by a light-emitting device.
  • the light emitting device may be Micro-LED or Nano-LED, but is not limited thereto.
  • FIG. 2 is a block diagram schematically showing a display device according to an embodiment
  • FIG. 3 is a circuit diagram showing an example of the pixel of FIG. 2.
  • a display device may include a display panel 10, a driving circuit 20, a scan driver 30, and a power supply circuit 50.
  • the display device 100 of the embodiment may drive the light emitting device in an active matrix (AM) method or a passive matrix (PM) method.
  • AM active matrix
  • PM passive matrix
  • the driving circuit 20 may include a data driver 21 and a timing control unit 22.
  • the display panel 10 may be rectangular, but is not limited thereto. That is, the display panel 10 may be formed in a circular or oval shape. At least one side of the display panel 10 may be bent to a predetermined curvature.
  • the display panel may include a display area (DA).
  • the display area DA is an area where pixels PX are formed to display an image.
  • the display panel may include a non-display area (NDA).
  • the non-display area (DNA) may be an area excluding the display area (DA).
  • the display area DA and the non-display area NDA may be defined on the same surface.
  • the non-display area (DNA) may surround the display area (DA) on the same side as the display area (DA), but this is not limited.
  • the display area DA and the non-display area NDA may be defined on different planes.
  • the display area DA may be defined on the top surface of the substrate
  • the non-display area NDA may be defined on the bottom surface of the substrate.
  • the non-display area NDA may be defined on the entire or partial area of the bottom surface of the substrate.
  • DA display area
  • NDA non-display area
  • DA display area
  • NDA non-display area
  • the display panel 10 includes data lines (D1 to Dm, m is an integer greater than 2), scan lines (S1 to Sn, n is an integer greater than 2) that intersect the data lines (D1 to Dm), and a high potential voltage.
  • VDDL high-potential voltage line
  • VSSL low-potential voltage line
  • S1 to Sn scan lines
  • PX pixels
  • Each of the pixels PX may include a first sub-pixel PX1, a second sub-pixel PX2, and a third sub-pixel PX3.
  • the first sub-pixel (PX1) emits a first color light of a first main wavelength
  • the second sub-pixel (PX2) emits a second color light of a second main wavelength
  • the third sub-pixel (PX3) A third color light of a third main wavelength may be emitted.
  • the first color light may be red light
  • the second color light may be green light
  • the third color light may be blue light, but are not limited thereto.
  • FIG. 2 it is illustrated that each of the pixels PX includes three sub-pixels, but the present invention is not limited thereto. That is, each pixel PX may include four or more sub-pixels.
  • Each of the first sub-pixel (PX1), the second sub-pixel (PX2), and the third sub-pixel (PX3) includes at least one of the data lines (D1 to Dm), at least one of the scan lines (S1 to Sn), and It can be connected to the above voltage line (VDDL).
  • the first sub-pixel PX1 may include light-emitting devices LD, a plurality of transistors for supplying current to the light-emitting devices LD, and at least one capacitor Cst.
  • each of the first sub-pixel (PX1), the second sub-pixel (PX2), and the third sub-pixel (PX3) may include only one light emitting element (LD) and at least one capacitor (Cst). It may be possible.
  • Each of the light emitting elements LD may be a semiconductor light emitting diode including a first electrode, a plurality of conductive semiconductor layers, and a second electrode.
  • the first electrode may be an anode electrode and the second electrode may be a cathode electrode, but this is not limited.
  • the light emitting device may be one of a horizontal light emitting device, a flip chip type light emitting device, and a vertical light emitting device.
  • the plurality of transistors may include a driving transistor (DT) that supplies current to the light emitting elements (LD) and a scan transistor (ST) that supplies a data voltage to the gate electrode of the driving transistor (DT).
  • the driving transistor DT has a gate electrode connected to the source electrode of the scan transistor ST, a source electrode connected to the high potential voltage line VDDL to which the high potential voltage VDD is applied, and the first electrode of the light emitting elements LD. It may include a drain electrode connected to the electrodes.
  • the scan transistor (ST) has a gate electrode connected to the scan line (Sk, k is an integer satisfying 1 ⁇ k ⁇ n), a source electrode connected to the gate electrode of the driving transistor (DT), and a data line (Dj, j). It may include a drain electrode connected to an integer satisfying 1 ⁇ j ⁇ m.
  • the capacitor Cst is formed between the gate electrode and the source electrode of the driving transistor DT.
  • the storage capacitor (Cst) charges the difference between the gate voltage and source voltage of the driving transistor (DT).
  • the driving transistor (DT) and the scan transistor (ST) may be formed of a thin film transistor.
  • the driving transistor (DT) and the scan transistor (ST) are mainly described as being formed of a P-type MOSFET (Metal Oxide Semiconductor Field Effect Transistor), but the present invention is not limited thereto.
  • the driving transistor (DT) and scan transistor (ST) may be formed of an N-type MOSFET. In this case, the positions of the source and drain electrodes of the driving transistor (DT) and the scan transistor (ST) may be changed.
  • each of the first sub-pixel (PX1), the second sub-pixel (PX2), and the third sub-pixel (PX3) includes one driving transistor (DT), one scan transistor (ST), and one capacitor ( Although it is exemplified to include 2T1C (2 Transistor - 1 capacitor) with Cst), the present invention is not limited thereto.
  • Each of the first sub-pixel (PX1), the second sub-pixel (PX2), and the third sub-pixel (PX3) may include a plurality of scan transistors (ST) and a plurality of capacitors (Cst).
  • the second sub-pixel (PX2) and the third sub-pixel (PX3) can be represented by substantially the same circuit diagram as the first sub-pixel (PX1), detailed descriptions thereof will be omitted.
  • the driving circuit 20 outputs signals and voltages for driving the display panel 10.
  • the driving circuit 20 may include a data driver 21 and a timing control unit 22.
  • the data driver 21 receives digital video data (DATA) and source control signal (DCS) from the timing control unit 22.
  • the data driver 21 converts digital video data (DATA) into analog data voltages according to the source control signal (DCS) and supplies them to the data lines (D1 to Dm) of the display panel 10.
  • the timing control unit 22 receives digital video data (DATA) and timing signals from the host system.
  • the host system may be an application processor in a smartphone or tablet PC, a monitor, or a system-on-chip in a TV.
  • the timing control unit 22 generates control signals to control the operation timing of the data driver 21 and the scan driver 30.
  • the control signals may include a source control signal (DCS) for controlling the operation timing of the data driver 21 and a scan control signal (SCS) for controlling the operation timing of the scan driver 30.
  • DCS source control signal
  • SCS scan control signal
  • the driving circuit 20 may be disposed in the non-display area (NDA) provided on one side of the display panel 10.
  • the driving circuit 20 may be formed as an integrated circuit (IC) and mounted on the display panel 10 using a chip on glass (COG) method, a chip on plastic (COP) method, or an ultrasonic bonding method.
  • COG chip on glass
  • COP chip on plastic
  • ultrasonic bonding method The present invention is not limited to this.
  • the driving circuit 20 may be mounted on a circuit board (not shown) rather than on the display panel 10.
  • the data driver 21 may be mounted on the display panel 10 using a chip on glass (COG) method, a chip on plastic (COP) method, or an ultrasonic bonding method, and the timing control unit 22 may be mounted on a circuit board. there is.
  • COG chip on glass
  • COP chip on plastic
  • the scan driver 30 receives a scan control signal (SCS) from the timing controller 22.
  • the scan driver 30 generates scan signals according to the scan control signal SCS and supplies them to the scan lines S1 to Sn of the display panel 10.
  • the scan driver 30 may include a plurality of transistors and may be formed in the non-display area NDA of the display panel 10.
  • the scan driver 30 may be formed as an integrated circuit, and in this case, it may be mounted on a gate flexible film attached to the other side of the display panel 10.
  • the power supply circuit 50 may generate voltages necessary for driving the display panel 10 from the main power supplied from the system board and supply them to the display panel 10.
  • the power supply circuit 50 generates a high potential voltage (VDD) and a low potential voltage (VSS) for driving the light emitting elements (LD) of the display panel 10 from the main power supply to It can be supplied to the high potential voltage line (VDDL) and low potential voltage line (VSSL).
  • the power supply circuit 50 may generate and supply driving voltages for driving the driving circuit 20 and the scan driver 30 from the main power source.
  • FIG. 4 is an enlarged view of the first panel area in the display device of FIG. 3.
  • the display device 100 of the embodiment may be manufactured by mechanically and electrically connecting a plurality of panel areas, such as the first panel area A1, by tiling.
  • the first panel area A1 may include a plurality of semiconductor light emitting devices 150 arranged for each unit pixel (PX in FIG. 2).
  • Figure 5 is an enlarged view of area A2 in Figure 4.
  • the display device 100 of the embodiment may include a substrate 200, assembly wiring 201 and 202, an insulating layer 206, and a plurality of semiconductor light emitting devices 150. More components may be included than this.
  • the assembly wiring may include a first assembly wiring 201 and a second assembly wiring 202 that are spaced apart from each other.
  • the first assembly wiring 201 and the second assembly wiring 202 may be provided to generate dielectrophoresis force (DEP force) to assemble the semiconductor light emitting device 150.
  • the semiconductor light emitting device 150 may be one of a horizontal semiconductor light emitting device, a flip chip type semiconductor light emitting device, and a vertical semiconductor light emitting device.
  • the semiconductor light-emitting device 150 may include, but is not limited to, a red semiconductor light-emitting device 150, a green semiconductor light-emitting device 150G, and a blue semiconductor light-emitting device 150B to form a unit pixel (sub-pixel).
  • red and green phosphors may be provided to implement red and green colors, respectively.
  • the substrate 200 may be a support member that supports components disposed on the substrate 200 or a protection member that protects the components.
  • the substrate 200 may be a rigid substrate or a flexible substrate.
  • the substrate 200 may be made of sapphire, glass, silicon, or polyimide. Additionally, the substrate 200 may include a flexible material such as PEN (Polyethylene Naphthalate) or PET (Polyethylene Terephthalate). Additionally, the substrate 200 may be made of a transparent material, but is not limited thereto.
  • the substrate 200 may function as a support substrate in a display panel, and may also function as an assembly substrate when self-assembling a light emitting device.
  • the substrate 200 may be a backplane equipped with circuits in the sub-pixels (PX1, PX2, PX3) shown in FIGS. 2 and 3, such as transistors (ST, DT), capacitors (Cst), signal wires, etc.
  • PX1, PX2, PX3 sub-pixels shown in FIGS. 2 and 3, such as transistors (ST, DT), capacitors (Cst), signal wires, etc.
  • ST, DT transistors
  • Cst capacitors
  • signal wires etc.
  • the insulating layer 206 may include an insulating and flexible organic material such as polyimide, PAC, PEN, PET, polymer, etc., or an inorganic material such as silicon oxide (SiO2) or silicon nitride series (SiNx), and may include a substrate. (200) may be integrated to form one substrate.
  • the insulating layer 206 may be a conductive adhesive layer that has adhesiveness and conductivity, and the conductive adhesive layer may be flexible and enable a flexible function of the display device.
  • the insulating layer 206 may be an anisotropic conductive film (ACF) or a conductive adhesive layer such as an anisotropic conductive medium or a solution containing conductive particles.
  • the conductive adhesive layer may be a layer that is electrically conductive in a direction perpendicular to the thickness, but electrically insulating in a direction horizontal to the thickness.
  • the insulating layer 206 may include an assembly hole 203 into which the semiconductor light emitting device 150 is inserted. Therefore, during self-assembly, the semiconductor light emitting device 150 can be easily inserted into the assembly hole 203 of the insulating layer 206.
  • the assembly hole 203 may be called an insertion hole, a fixing hole, an alignment hole, etc.
  • the assembly hall 203 may also be called a hall.
  • the assembly hole 203 may be called a hole, groove, groove, recess, pocket, etc.
  • the assembly hole 203 may be different depending on the shape of the semiconductor light emitting device 150.
  • the red semiconductor light emitting device, the green semiconductor light emitting device, and the blue semiconductor light emitting device each have different shapes, and may have an assembly hole 203 having a shape corresponding to the shape of each of these semiconductor light emitting devices.
  • the assembly hole 203 includes a first assembly hole 340H for assembling the red semiconductor light emitting device 150-1, a second assembly hole 340H for assembling the green semiconductor light emitting device, and a blue semiconductor light emitting device. It may include a third assembly hole 340H for assembly.
  • the red semiconductor light emitting device 150-1 has a circular shape
  • the green semiconductor light emitting device has a first oval shape with a first minor axis and a second major axis
  • the blue semiconductor light emitting device has a second minor axis and a second major axis. It may have a second oval shape, but there is no limitation thereto.
  • the second major axis of the oval shape of the blue semiconductor light emitting device may be greater than the second major axis of the oval shape of the green semiconductor light emitting device
  • the second minor axis of the oval shape of the blue semiconductor light emitting device may be smaller than the first minor axis of the oval shape of the green semiconductor light emitting device.
  • methods for mounting the semiconductor light emitting device 150 on the substrate 200 may include, for example, a self-assembly method (FIG. 6) and a transfer method.
  • Figure 6 is a diagram showing an example in which a light emitting device according to an embodiment is assembled on a substrate by a self-assembly method.
  • the assembled substrate 200 which will be described later, can also function as the panel substrate 200a in a display device after assembly of the light emitting device, but the embodiment is not limited thereto.
  • the semiconductor light-emitting device 150 may be introduced into the chamber 1300 filled with fluid 1200, and the semiconductor light-emitting device 150 may be placed on the assembly substrate ( 200). At this time, the light emitting device 150 adjacent to the assembly hole 207H of the assembly substrate 200 may be assembled into the assembly hole 207H by DEP force caused by the electric field of the assembly wiring.
  • the fluid 1200 may be water such as ultrapure water, but is not limited thereto.
  • the chamber may be called a water tank, container, vessel, etc.
  • the assembled substrate 200 may be placed on the chamber 1300. Depending on the embodiment, the assembled substrate 200 may be input into the chamber 1300.
  • the semiconductor light emitting device 150 may be implemented as a vertical semiconductor light emitting device as shown, but is not limited to this and a horizontal light emitting device may be employed.
  • an electric field is formed in the first assembly wiring 201 and the second assembly wiring 202 as an alternating voltage is applied, and the semiconductor light emitting device 150 is inserted into the assembly hole 207H by the DEP force caused by this electric field.
  • the gap between the first assembly wiring 201 and the second assembly wiring 202 may be smaller than the width of the semiconductor light emitting device 150 and the width of the assembly hole 207H, and the assembly of the semiconductor light emitting device 150 using an electric field. The position can be fixed more precisely.
  • An insulating layer 215 is formed on the first assembled wiring 201 and the second assembled wiring 202 to protect the first assembled wiring 201 and the second assembled wiring 202 from the fluid 1200, and Leakage of current flowing through the first assembly wiring 201 and the second assembly wiring 202 can be prevented.
  • the insulating layer 215 may be formed of a single layer or multiple layers of an inorganic insulator such as silica or alumina or an organic insulator.
  • the insulating layer 215 may have a minimum thickness to prevent damage to the first assembly wiring 201 and the second assembly wiring 202 when assembling the semiconductor light emitting device 150. can have a maximum thickness for stable assembly.
  • a partition wall 207 may be formed on the insulating layer 215. Some areas of the partition wall 207 may be located on top of the first assembly wiring 201 and the second assembly wiring 202, and the remaining area may be located on the top of the assembly substrate 200.
  • assembly holes ( 207H) may be formed.
  • An assembly hole 207H where the semiconductor light emitting devices 150 are coupled is formed in the assembly substrate 200, and the surface where the assembly hole 207H is formed may be in contact with the fluid 1200.
  • the assembly hole 207H can guide the exact assembly position of the semiconductor light emitting device 150.
  • the assembly hole 207H may have a shape and size corresponding to the shape of the semiconductor light emitting device 150 to be assembled at the corresponding location. Accordingly, it is possible to prevent another semiconductor light emitting device from being assembled or a plurality of semiconductor light emitting devices from being assembled into the assembly hole 207H.
  • Assembly device 1100 may be a permanent magnet or an electromagnet.
  • the assembly device 1100 may move while in contact with the assembly substrate 200 in order to maximize the area to which the magnetic field is applied within the fluid 1200.
  • the assembly device 1100 may include a plurality of magnetic materials or may include a magnetic material of a size corresponding to that of the assembly substrate 200. In this case, the moving distance of the assembly device 1100 may be limited to within a predetermined range.
  • the semiconductor light emitting device 150 in the chamber 1300 may move toward the assembly device 1100 and the assembly substrate 200 by the magnetic field generated by the assembly device 1100.
  • the semiconductor light emitting device 150 may enter the assembly hole 207H and be fixed by the DEP force formed by the electric field between the assembly wires 201 and 202 while moving toward the assembly device 1100.
  • the first and second assembly wirings 201 and 202 generate an electric field using an AC power source, and a DEP force may be formed between the assembly wirings 201 and 202 due to this electric field.
  • the semiconductor light emitting device 150 can be fixed to the assembly hole 207H on the assembly substrate 200 by this DEP force.
  • a predetermined solder layer (not shown) is formed between the light emitting device 150 assembled on the assembly hole 207H of the assembly substrate 200 and the assembly wiring 201 and 202 to improve the bonding force of the light emitting device 150. It can be improved.
  • a molding layer (not shown) may be formed in the assembly hole 207H of the assembly substrate 200.
  • the molding layer may be a transparent resin or a resin containing a reflective material or a scattering material.
  • the time required to assemble each semiconductor light-emitting device on a substrate can be drastically shortened, making it possible to implement a large-area, high-pixel display more quickly and economically.
  • FIGS. 7 to 32 Descriptions omitted below can be easily understood from FIGS. 1 to 6 and the description given above in relation to the corresponding drawings.
  • the semiconductor light emitting device described below may have a size of micrometer or less. As described above, as the size of the semiconductor light emitting device decreases, there is a problem that the light luminance decreases. Below, various embodiments that can improve light luminance will be described.
  • the semiconductor light emitting device described below may be a vertical semiconductor light emitting device in which current flows vertically.
  • the reference numeral for the backplane substrate is not assigned to the corresponding drawing, it may be understood as the backplane substrate 300A shown in FIG. 18.
  • Figure 7 is a cross-sectional view showing a semiconductor light-emitting device according to the first embodiment.
  • Figure 8 is a plan view showing a semiconductor light emitting device according to the first embodiment.
  • Figure 9 is a bottom view showing a semiconductor light emitting device according to the first embodiment.
  • the semiconductor light emitting device 150A includes light emitting layers 151 to 153, a passivation layer 157, a first electrode 154, and a second electrode 155. can do.
  • the light emitting layers 151 to 153 may emit light of a specific color. Specific color light may be determined by the semiconductor material of the light emitting layers 151 to 153.
  • the specific color light may be, for example, red light, green light, or blue light.
  • the light-emitting layers 151 to 153 will be described as emitting red light, but the light-emitting layers 151 to 153 of the embodiment may also emit green light or blue light.
  • the light emitting layers 151 to 153 may include a plurality of semiconductor layers.
  • the light emitting layers 151 to 153 may include at least one first conductivity type semiconductor layer 151, an active layer 152, and at least one second conductivity type semiconductor layer 153.
  • the active layer 152 may be disposed on the first conductive semiconductor layer 151
  • the second conductive semiconductor layer 153 may be disposed on the active layer 152.
  • the first conductive semiconductor layer 151 may include an n-type dopant
  • the second conductive semiconductor layer 153 may include a p-type dopant, but this is not limited.
  • the light emitting layers 151 to 153 may have a first region 150a and a second region 150b surrounding the first region 150a.
  • a recess 158 having a predetermined depth d1 may be formed under the first region 150a of the light emitting layers 151 to 153.
  • a recess 158 may be formed on the lower surface of the first conductive semiconductor layer 151 corresponding to the first region 150a of the light emitting layers 151 to 153.
  • the recess 158 may have a bottom surface 158-2 and an inner side surface. My side can have an inclined surface (158-1), but it can also have a vertical surface.
  • the bottom surface 158-2 may have a straight plane, but is not limited thereto.
  • the ohmic contact layer 154-1 of the first electrode 154 may be disposed in the recess 158.
  • the passivation layer 157 is made of a material with excellent insulating properties, and can protect the light-emitting layers 151 to 153 and prevent leakage current flowing in the sides of the light-emitting layers 151 to 153.
  • the passivation layer 157 acts as a repulsive force against the DEP force during self-assembly, so that the lower side of the semiconductor light emitting device 150A faces the bottom of the assembly hole 340H, so that the semiconductor light emitting device 150A can be directly assembled.
  • the passivation layer 157 may surround the sides of the light emitting layers 151 to 153.
  • the passivation layer 157 may be disposed at the edge areas of the light emitting layers 151 to 153.
  • the passivation layer 157 may have an opening 157H corresponding to the central region of the light emitting layers 151 to 153. For example, after the passivation layer 157 is formed on the upper surface of the second electrode 155, the passivation layer 157 corresponding to the central region of the light-emitting layers 151 to 153 is removed, thereby forming a layer in the central region of the light-emitting layers 151 to 153.
  • a corresponding opening 157H may be formed and a passivation layer 157 may be formed on the second electrode 155 corresponding to the edge region of the light emitting layers 151 to 153. Unlike the drawing, the opening 157H is not formed, and the passivation layer 157 may also be formed on the top surface of the second electrode 155.
  • ohmic contact is applied to the entire area of the back of the semiconductor light emitting device to increase light efficiency (or light brightness).
  • a method of forming layer (5) was proposed.
  • a metal film for example, AuGe, is deposited on the back of the semiconductor light emitting device and heat treatment is performed, so that the light emitting layers 151 to 153 have ohmic properties, thereby improving electrical properties. You can.
  • the light reflectance of the ohmic contact layer 154-1 is significantly different before and after heat treatment. For example, based on a wavelength of 650 nm, when the ohmic contact layer 154-1 is heat treated, the light reflectance is 74%, but after the ohmic contact layer 154-1 is heat treated, the light reflectance is 22%, which is significantly lower. It can be seen that it is deteriorating.
  • the first electrode 154 may be disposed below the light emitting layers 151 to 153.
  • the first electrode 154 may include an ohmic contact layer 154-1, a reflective layer 154-2, and a magnetic layer 154-3. Although not shown, the first electrode 154 may include more layers.
  • the ohmic contact layer 154-1 may include Au, AuBe, AuGe, etc.
  • the reflective layer 154-2 may include Al, Ag, etc.
  • the magnetic layer 154-3 may include Ni, Co, etc.
  • the first electrode 154 may include an electrode layer (conductive layer) such as Cu, an anti-oxidation layer such as Mo, an adhesive layer such as Cr or Ti, etc.
  • the structure of the first electrode 154 may be designed to minimize the area of the ohmic contact layer 154-1 and maximize the area of the reflective layer 154-2.
  • the ohmic contact layer 154-1 may be disposed below the first region 150a of the light emitting layers 151 to 153.
  • the ohmic contact layer 154-1 may be disposed in the recess 158 formed below the first region 150a of the light emitting layers 151 to 153.
  • the ohmic contact layer 154-1 may be disposed in the recess 158 formed on the lower surface of the first conductivity type semiconductor layer 151 corresponding to the first region 150a of the light emitting layers 151 to 153.
  • the ohmic contact layer 154-1 may be disposed in the recess 158 formed on the lower surface of the first conductivity type semiconductor layer 151 corresponding to the first region 150a of the light emitting layers 151 to 153.
  • the ohmic contact layer 154-1 may be in contact with the bottom surface 158-2 of the recess 158.
  • the ohmic contact layer 154-1 may be in contact with the inner side of the recess 158, but is not limited there
  • the ohmic contact layer 154-1 may be formed to improve ohmic characteristics with the first conductive semiconductor layer 151.
  • the ohmic contact layer 154-1 may be made of metal.
  • the ohmic contact layer 154-1 may include Au, AuBe, AuGe, etc.
  • the lower surface of the ohmic contact layer 154-1 may have a straight plane.
  • the lower surface of the ohmic contact layer 154-1 may be located on the same horizontal line as the lower surface of the second region 150b of the light emitting layers 151 to 153, but this is not limited.
  • the thickness of the ohmic contact layer 154-1 may be equal to the depth d1 of the recess 158.
  • the ohmic contact layer 154-1 is formed only under the first region 150a, which is the central region of the light emitting layers 151 to 153, to minimize the probability that light generated in the active layer 152 is incident and absorbed. By doing so, light efficiency and luminance can be improved.
  • the area A1 of the ohmic contact layer 154-1 is made to have a minimum area compared to the area of the lower sides of the light emitting layers 151 to 153, so that the area A1 of the ohmic contact layer 154-1 is Light efficiency and luminance can be improved by preventing a decrease in light reflectance.
  • the area A1 of the ohmic contact layer 154-1 may be 5% to 50% of the area below the light emitting layers 151 to 153.
  • the ohmic contact layer 154-1 may have a shape corresponding to the shape of the recess 158. As shown in FIG. 9, when the recess 158 has a circular shape, each ohmic contact layer 154-1 may have a circular shape.
  • the reflective layer 154-2 may be disposed on the lower side of the second region 150b of the light emitting layers 151 to 153.
  • the reflective layer 154-2 may be in contact with the lower surface of the second region 150b of the light emitting layers 151 to 153.
  • the reflective layer 154-2 may be in contact with the lower surface of the first conductivity type semiconductor layer 151 corresponding to the second region 150b of the light emitting layers 151 to 153.
  • the reflective layer 154-2 may be disposed below the first region 150a of the light emitting layers 151 to 153.
  • the reflective layer 154-2 may surround the ohmic contact layer 154-1.
  • the reflective layer 154-2 may be disposed on the lower surface of the ohmic contact layer 154-1.
  • a portion of the reflective layer 154-2, i.e., the protrusion 154-2a is disposed within the recess 158 between the inner side of the recess 158 and the side of the ohmic contact layer 154-1. It could be.
  • the protrusion 154-2a may be disposed along the side surface of the ohmic contact layer 154-1.
  • the reflective layer 154-2 may have a function of reflecting light.
  • the reflective layer 154-2 may be made of metal.
  • the reflective layer 154-2 may include silver (Ag), aluminum (Al), gold (Au), etc.
  • the reflective layer 154-2 is formed under the second area 150b, which is the edge area of the light-emitting layers 151 to 153, and occupies the largest area among the lower areas of the light-emitting layers 151 to 153 to transmit light.
  • the area A2 of the reflective layer 154-2 may exceed 50% of the area below the light emitting layers 151 to 153. Since the ohmic contact layer 154-1 and the reflective layer 154-2 are disposed in the entire area below the light emitting layers 151 to 153, the placement area of the ohmic contact layer 154-1 is minimized to reduce the reflective layer 154-2. ) can be maximized.
  • 5% of the area (A1) of the lower area of the light emitting layers (151 to 153) is occupied by the ohmic contact layer (154-1), and the remaining area, that is, 95% of the area (A2), is occupied by the reflective layer (154-2).
  • the reflective layer 154-2 is disposed under the edge area of the light-emitting layers 151 to 153, that is, the second area 150b, and the area A2 of the reflective layer 154-2 is the light-emitting layer.
  • the area A2 of the reflective layer 154-2 is the light-emitting layer.
  • the comparative example is a case in which the reflective layer 154-2 is not provided, and the embodiment is a case where the placement area of the ohmic contact layer 154-1 is minimized and the placement area of the reflective layer 154-2 is reduced. This is a case where is maximized.
  • External quantum efficiency is greatly increased in the Example compared to the Comparative Example.
  • External quantum efficiency is expressed as a ratio of the number of usable light particles to the number of injected charge particles, and can be the product of the internal quantum efficiency and light extraction efficiency.
  • the difference in external quantum efficiency between the comparative example and the example increases.
  • the comparative example is a case in which the reflective layer 154-2 is not provided, and the embodiment is a case in which the placement area of the ohmic contact layer 154-1 is minimized and the placement area of the reflective layer 154-2 is reduced. This is a case where is maximized.
  • the light efficiency is significantly higher in the Example than in the Comparative Example at 5 ⁇ A and 20 ⁇ A, respectively.
  • the reflective layer 154-2 was described as being made of metal. However, the reflective layer 154-2 may be made using multiple refractive index differences.
  • the reflective layer 154-2 may include a plurality of first refractive index layers 154-21 and a plurality of second refractive index layers 154-22.
  • the first refractive index layer 154-21 and the second refractive index layer 154-22 may be alternately stacked.
  • the first refractive index layer 154-21 may be a layer with a low refractive index
  • the second refractive index layer 154-22 may be a layer with a high refractive index, but they may be opposite to each other.
  • the first refractive index layer (154-21) may be made of SiO2 with a refractive index of 1.457 based on 632.8 nm
  • the second refractive index layer (154-22) may be made of TiO2 with a refractive index of 2.493 based on 632.8 nm. there is.
  • the magnetic layer 154-3 is a member that is magnetized during self-assembly, and the magnetization force can be defined as the degree of magnetization.
  • the greater the magnetization power of the magnetic layer 154-3 the greater the reaction speed of the semiconductor device 150A with respect to the magnet during self-assembly.
  • the magnetization power of the magnetic layer (154-3) is
  • the magnetic layer 154-3 may be disposed on the lower side of the light emitting layers 151 to 153.
  • the magnetic layer 154-3 may be disposed on the lower side of the first region 150a of the light emitting layers 151 to 153.
  • the magnetic layer 154-3 may be disposed under the reflective layer 154-2 corresponding to the first region 150a of the light emitting layers 151 to 153.
  • the magnetic layer 154-3 may be disposed on the lower side of the second region 150b of the light emitting layers 151 to 153.
  • the magnetic layer 154-3 may be disposed under the reflective layer 154-2 corresponding to the second region 150b of the light emitting layers 151 to 153.
  • the magnetic layer 154-3 may be in contact with the lower surface of the reflective layer 154-2, but this is not limited.
  • the magnetic layer 154-3 may have the same size as the reflective layer 154-2, but this is not limited.
  • the magnetic layer 154-3 may have a shape corresponding to the shape of the reflective layer 154-2. For example, when the reflective layer 154-2 has a circular shape, the magnetic layer 154-3 may also have a circular shape.
  • the magnetic layer 154-3 is disposed in the entire area below the light emitting layers 151 to 153 to maximize the placement area, thereby increasing the reaction speed of the semiconductor light emitting device 150A to the magnet during self-assembly. This can improve the assembly rate.
  • the second electrode 155 may be disposed on the light emitting layers 151 to 153.
  • the second electrode 155 may be disposed on the first region 150a of the light emitting layers 151 to 153.
  • the second electrode 155 may be disposed on the second region 150b of the light emitting layers 151 to 153.
  • the second electrode 155 may be in contact with the upper surface of the second conductivity type semiconductor layer 153 of the light emitting layers 151 to 153, but this is not limited.
  • the size of the second electrode 155 may be smaller than the size of the light emitting layers 151 to 153.
  • the second electrode 155 is a transparent conductive layer and may include ITO, IZO, etc.
  • the unexplained symbol 150d is a multi-stage structure 150d, and during self-assembly, the semiconductor light emitting device 150A can be moved to the correct position without significantly shaking up and down or turning over, thereby preventing assembly defects.
  • FIG. 16 is a plan view showing a display device according to the first embodiment.
  • FIG. 17 is a cross-sectional view taken along line D1-D2 of the display device according to the first embodiment of FIG. 16.
  • Figure 18 is a cross-sectional view showing the backplane substrate 300A of the embodiment.
  • the display device 300 includes a plurality of pixels (PX), and each of the plurality of pixels (PX) includes a plurality of sub-pixels (PX1, PX2, and PX3). You can.
  • At least one semiconductor light emitting device 150-1 to 150-3 may be disposed in each of the plurality of sub-pixels PX1, PX2, and PX3.
  • at least one red semiconductor light emitting device 150-1 is disposed on the first sub-pixel PX1
  • at least one green semiconductor light emitting device 150-2 is disposed on the second sub-pixel PX2.
  • At least one blue semiconductor light emitting device 150-3 may be disposed on the third sub-pixel PX3.
  • the red semiconductor light emitting device 150-1 may be the semiconductor light emitting device 150A according to the first embodiment shown in FIGS. 7 to 15, the green semiconductor light emitting device 150-2 and/or the blue semiconductor light emitting device (150-3) Additionally, it may have the same shape, structure, and/or function as the semiconductor light-emitting device 150A according to the first embodiment, except for the semiconductor material of the light-emitting layers 151 to 153.
  • the plurality of sub-pixels PX1 to PX3 may each include a first assembly wiring 321 and a second assembly wiring 322.
  • a DEP force is formed by the alternating voltage applied to the first assembly wiring 321 and the second assembly wiring 322, and the semiconductor light emitting devices 151-1 to 151-3 in the fluid are formed by this DEP force. may be assembled on the corresponding sub-pixels (PX1 to PX3).
  • each of the plurality of sub-pixels PX1 to PX3 may include an assembly hole 340H. Since a large DEP force is formed in the assembly hole (340H), the semiconductor light emitting devices (150-1 to 150-3) moving in the fluid pass through the assembly hole (340H) and are pulled by the large DEP force and are pulled into the assembly hole (340H). ) can be assembled.
  • the display device 300 includes a backplane substrate 300A, a second insulating layer 335, a semiconductor light emitting device 150-1, and a connection electrode ( 370), a third insulating layer 350, and an electrode wiring 360.
  • the backplane substrate 300A may be prepared in advance. Thereafter, the semiconductor light emitting device 150-1 may be assembled into the assembly hole 340H of the backplane substrate 300A using a self-assembly process. Thereafter, the connection electrode 370, the third insulating layer 350, and the electrode wiring 360 are formed through a post-process, so that the display device 300 according to the first embodiment can be manufactured.
  • the backplane substrate 300A may include a substrate 310, a first assembly wiring 321, a second assembly wiring 322, a first insulating layer 330, and a partition 340.
  • the substrate 310 includes components of the display device 300 according to the first embodiment, that is, the semiconductor light emitting device 150-1, the connection electrode 370, the third insulating layer 350, and the electrode wiring 360.
  • a support substrate for supporting the back it may be called a lower substrate or a display substrate.
  • an upper substrate may be disposed on the electrode wiring 360, but this is not limited.
  • the first assembly wiring 321 may be disposed on the substrate 310 .
  • the second assembly wiring 322 may be disposed on the substrate 310 .
  • first assembly wiring 321 and the second assembly wiring 322 may each be disposed on the same layer.
  • first and second assembly wirings 321 and 322 may be in contact with the upper surface of the substrate 310, but this is not limited.
  • the first assembly wiring 321 and the second assembly wiring 322 may each be disposed on the same layer.
  • the first assembly wiring 321 and the second assembly wiring 322 may be arranged parallel to each other.
  • the first assembly wiring 321 and the second assembly wiring 322 may each serve to assemble the semiconductor light emitting device 150-1 into the assembly hole 340H using a self-assembly method.
  • the semiconductor light emitting device 150-1 which is moving by the assembly device 1100 in FIG. 10, may be assembled in the assembly hole 340H by the DEP force formed by.
  • the assembly hole 340H may have a diameter larger than the diameter of the semiconductor light emitting device 150-1.
  • the first assembly wiring 321 and the second assembly wiring 322 may each include a plurality of metal layers. Although not shown, the first assembly wiring 321 and the second assembly wiring 322 may include a main wiring and an auxiliary electrode, respectively.
  • the main wiring of each of the first assembly wiring 321 and the second assembly wiring 322 may be arranged long along one direction of the substrate 310 .
  • the auxiliary electrodes of each of the first assembly wiring 321 and the second assembly wiring 322 may extend from the main wiring toward the assembly hole 340H.
  • the auxiliary electrode may be electrically connected to the main wiring.
  • the main wiring may be disposed on the auxiliary wiring, so that the lower surface of the main wiring may be in contact with the upper surface of the auxiliary wiring, but this is not limited.
  • first assembly wiring 321 and the second assembly wiring 322 may be disposed on different layers.
  • the first insulating layer 330 may be disposed on the first assembly wiring 321 and the second assembly wiring 322.
  • the first insulating layer 330 may be made of an inorganic material or an organic material.
  • the first insulating layer 330 may be made of a material having a dielectric constant related to DEP force. For example, as the dielectric constant of the first insulating layer 330 increases, the DEP force may increase, but this is not limited.
  • the first insulating layer 330 prevents fluid from directly contacting the first assembly wiring 321 or the second assembly wiring 322 and causing corrosion during self-assembly by the assembly hole 340H of the partition wall 340 formed later. can do.
  • the drawing shows that the first insulating layer 330 has been removed from the assembly hole 340H, the first insulating layer 330 remains not removed from the assembly hole 340H in the backplay board 300A. You can.
  • the process of removing the first insulating layer 330 in the assembly hole 340H may be performed after the semiconductor light emitting device 150-1 is assembled in the assembly hole 340H. Removal of the first insulating layer 330 within the assembly hole 340H is to electrically connect the connection electrode 370 to the first assembly wiring 321 and/or the second assembly wiring 322.
  • the partition wall 340 may be disposed on the first insulating layer 330 .
  • the first insulating layer 330 may have an assembly hole 340H.
  • the assembly hole 340H may be formed in each of the plurality of sub-pixels PX1, PX2, and PX3 of each of the plurality of pixels PX. That is, each sub-pixel (PX1, PX2, PX3) may be formed in one assembly hole (340H), but this is not limited.
  • the first insulating layer 330 may be exposed within the assembly hole 340H.
  • the bottom surface 158-2 of the assembly hole 340H may be the top surface of the first insulating layer 330.
  • the height (or thickness) of the partition wall 340 may be determined by considering the thickness of the semiconductor light emitting device 150-1.
  • a self-assembly process is performed on the backplane substrate 300A configured as described above, so that the plurality of semiconductor light emitting devices 150-1 to 150-3 are connected to the plurality of sub-pixels of each of the plurality of pixels PX on the substrate 310.
  • each of the red semiconductor light-emitting devices 150-1, the green semiconductor light-emitting devices 150-2, and the blue semiconductor light-emitting devices 150-3 are sequentially disposed on the substrate 310.
  • Each pixel (PX) may be assembled into a plurality of sub-pixels (PX1, PX2, and PX3).
  • a plurality of red semiconductor light-emitting devices 150-1, a plurality of green semiconductor light-emitting devices 150-2, and a plurality of blue semiconductor light-emitting devices 150-3 are simultaneously connected to a plurality of pixels ( PX) can be assembled into each of a plurality of sub-pixels (PX1, PX2, PX3).
  • a plurality of red semiconductor light-emitting devices 150-1, a plurality of green semiconductor light-emitting devices 150-2, and a plurality of blue semiconductor light-emitting devices 150-3 may be dropped into the fluid of the chamber and mixed.
  • the same self-assembly process is performed so that a plurality of red semiconductor light-emitting devices 150-1, a plurality of green semiconductor light-emitting devices 150-2, and a plurality of blue semiconductor light-emitting devices 150-3 are simultaneously formed on the substrate 310. ) can be assembled into a plurality of sub-pixels (PX1, PX2, PX3) for each of the plurality of pixels (PX) on the image.
  • each of the red semiconductor light-emitting device 150-1, the green semiconductor light-emitting device 150-2, and the blue semiconductor light-emitting device 150-3 may have exclusivity from each other. That is, the shapes and sizes of the red semiconductor light-emitting device 150-1, green semiconductor light-emitting device 150-2, and blue semiconductor light-emitting device 150-3 may be different.
  • the red semiconductor light emitting device 150-1 has a circular shape
  • the green semiconductor light emitting device 150-2 has a first oval shape with a first minor axis and a first long axis
  • the blue semiconductor light emitting device 150-3 has a first oval shape.
  • a portion of the first electrode 154 that is, the ohmic contact layer 154-1, is disposed below the first region 150a of the light-emitting layers 151 to 153, and the reflective layer 154-2 is
  • the light emitting layers 151 to 153 may be disposed not only under the second region 150b but also under the ohmic contact layer 154-1, and the magnetic layer 154-3 may be disposed under the reflective layer 154-2.
  • the ohmic contact layer 154-1 is disposed in the recess 158 formed below the first region 150a of the light emitting layers 151 to 153, the reflective layer disposed below the ohmic contact layer 154-1
  • the lower surface of (154-2) and/or the lower surface of the magnetic layer (154-3) may have a straight plane. In this way, the lower side of the semiconductor light emitting device 150-1 has a straight plane, so that during self-assembly, the semiconductor light emitting device 150-1 does not shake or turn left or right in the fluid and is properly assembled in the assembly hole 340H. It can be.
  • connection electrode 370, the third insulating layer 350, and the electrode wiring 360 can be formed using a post-process.
  • connection electrode 370 may be placed in the assembly hole 340H.
  • the connection electrode 370 may electrically connect the semiconductor light emitting device 150-1 and the first assembly wiring 321 and/or the second assembly wiring 322.
  • the connection electrode 370 may electrically connect the electrode 154 of the semiconductor light emitting device 150-1 and the first assembly wiring 321 and/or the second assembly wiring 322.
  • the connection electrode 370 may be electrically connected to the side of the reflective layer 154-2 and/or the side of the magnetic layer 154-3 of the first electrode 154.
  • connection electrode 370 may be formed using electroplating or sputtering methods.
  • connection electrode 370 may be formed using an electroplating process. That is, after the plating object, such as the substrate 310, is immersed in an electrolyte, the first assembly wiring 321 and/or the second assembly wiring 322 are connected to the cathode and a voltage is applied, thereby forming the first assembly wiring.
  • the connection electrode 370 may be formed by coating the wiring 321 and/or the second assembled wiring 322 with a metal film.
  • connection electrode 370 may be formed along the circumference of 150-1).
  • a metal film may be formed and patterned on the substrate 310 using a sputtering process, so that the connection electrode 370 may be formed along the perimeter of the semiconductor light emitting device 150-1 in the assembly hole 340H. .
  • a wide separation space corresponding to the sum of the thickness t4 and the step d1 of the first insulating layer 330 is formed, so that a metal film can be formed in the separation space. Accordingly, the connection electrode 370 can be easily formed and the contact area between the connection electrode 370 and the first electrode 154 is maximized, so that luminous efficiency and light luminance can be significantly improved.
  • connection electrode 370 another electrode wire 360 may be spaced apart from the electrode wire 360 and connected to the side of the semiconductor light emitting device 150-1 through the third insulating layer 350. .
  • the second insulating layer 335 may be disposed between the semiconductor light emitting device 150-1 and the first insulating layer 330 to fix the semiconductor light emitting device 150-1 to the first insulating layer 330. .
  • the second insulating layer 335 may have a shape corresponding to the shape of the semiconductor light emitting device 150-1.
  • the diameter (or width) of the second insulating layer 335 may be the same as the diameter (or width) of the semiconductor light emitting device 150-1, but this is not limited.
  • the second insulating layer 335 may have a shape corresponding to the shape of the first conductivity type semiconductor layer 151 and/or the shape of the electrode 154 of the semiconductor light emitting device 150-1.
  • the thickness of the second insulating layer 335 may be smaller than the thickness of the first insulating layer 330.
  • the thickness of the second insulating layer 335 may be smaller than the thickness of the electrode 154 of the semiconductor light emitting device 150-1.
  • the third insulating layer 350 may be disposed on the partition wall 340.
  • the third insulating layer 350 may be disposed on the semiconductor light emitting device 150-1.
  • the third insulating layer 350 may be disposed on the connection electrode 370 disposed in the assembly hole 340H.
  • the third insulating layer 350 may be a planarization layer to easily form the electrode wiring 360 or other layers. Accordingly, the top surface of the third insulating layer 350 may have a straight plane.
  • the first insulating layer 330 and the third insulating layer 350 may be made of an organic material or an inorganic material. For example, at least one of the first insulating layer 330 and the third insulating layer 350 may be made of an organic material.
  • the electrode wire 360 may be disposed on the third insulating layer 350 and electrically connected to the semiconductor light emitting device 150-1 through the third insulating layer 350.
  • the electrode wiring 360 may be electrically connected to the upper side of the light emitting layers 151 to 153 through the third insulating layer 350 and the passivation layer 157 of the semiconductor light emitting device 150-1.
  • the semiconductor light emitting device 150-1 may emit light by the voltage supplied to the first assembled wiring 321 and/or the second assembled wiring 322 and the electrode wiring 360.
  • Figure 19 is a cross-sectional view showing a semiconductor light-emitting device according to the second embodiment.
  • the second embodiment is the same as the first embodiment except for the depth d2 of the recess 158.
  • components having the same shape, structure, and/or function as those of the first embodiment are assigned the same reference numerals and detailed descriptions are omitted.
  • the semiconductor light emitting device 150B according to the second embodiment may include light emitting layers 151 to 153, a passivation layer 157, a first electrode 154, and a second electrode 155. .
  • the semiconductor light emitting device 150B according to the second embodiment may be a red semiconductor light emitting device (150-1 in FIG. 16).
  • the green semiconductor light emitting device 150-2 and the blue semiconductor light emitting device 150-3 may also differ only in the materials of the light emitting layers 151 to 153 and have the same basic structure as the semiconductor light emitting device 150B according to the second embodiment. there is.
  • a recess 158 may be formed below the first region 150a of the light emitting layers 151 to 153.
  • the depth d2 of the recess 158 in the second embodiment may be greater than the depth d1 of the recess 158 in the first embodiment (FIG. 7).
  • the first electrode 154 may be disposed on the lower side of the light-emitting layers 151 to 153, and the second electrode 155 may be disposed on the upper side of the light-emitting layers 151 to 153.
  • the first electrode 154 may include an ohmic contact layer 154-1, a reflective layer 154-2, and a magnetic layer 154-3. Although not shown, the first electrode 154 may include more layers.
  • the recess 158 may have a bottom surface 158-2 and an inclined surface 158-1. As the depth d2 of the recess 158 increases, the length or area of the inclined surface 158-1 may increase.
  • An ohmic contact layer 154-1 may be disposed in the corresponding recess 158. At this time, the thickness of the ohmic contact layer 154-1 may be the same as the thickness of the ohmic contact layer 154-1 in the first embodiment (FIG. 7), but this is not limited.
  • the thickness of the ohmic contact layer 154-1 may be smaller than the depth d2 of the recess 158. Accordingly, the lower surface of the ohmic contact layer 154-1 may be positioned higher than the lower surface of the second region 150b of the light emitting layers 151 to 153. The ohmic contact layer 154-1 may be disposed on the bottom surface 158-2 of the recess 158.
  • the reflective layer 154-2 may be disposed on the lower side of the light-emitting layers 151 to 153, and the magnetic layer 154-3 may be disposed under the reflective layer 154-2.
  • the reflective layer 154-2 may be disposed below the second region 150b of the light emitting layers 151 to 153.
  • the reflective layer 154-2 may be disposed below the ohmic contact layer 154-1.
  • the reflective layer 154-2 may surround the ohmic contact layer 154-1.
  • the reflective layer 154-2 and the magnetic layer 154-3 may be disposed within the recess 158.
  • the reflective layer 154-2 and the magnetic layer 154-3 may be disposed within the recess 158 and below the ohmic contact layer 154-1.
  • the reflective layer 154-2 may be disposed on the inclined surface 158-1 of the recess 158.
  • a portion of the reflective layer 154-2, that is, the protrusion 154-2a, may surround the ohmic contact layer 154-1 within the recess 158.
  • the depth d2 of the recess 158 may be greater than the sum of the thicknesses of the ohmic contact layer 154-1, the reflective layer 154-2, and the magnetic layer 154-3. Accordingly, the magnetic layer 154-3 may be formed with a recess 154-3a corresponding to the recess 158 formed on the lower side of the light emitting layers 151 to 153.
  • the ohmic contact layer 154-1 is disposed on the bottom surface 158-2 of the recess 158, and the reflective layer 154 -2) may be placed on the inner side of the recess 158. Accordingly, compared to the first embodiment (FIG. 7), the area A2 of the reflective layer 154-2 of the second embodiment is further increased, and thus light efficiency and luminance can be improved due to an increase in light reflectance.
  • the magnetic layer 154-3 is also disposed on the reflective layer 154-2 disposed on the inner side of the recess 158, so the area of the magnetic layer 154-3 is also similar to that of the first embodiment ( Compared to FIG. 7), the reaction speed to the magnet increases during self-assembly, thereby improving the assembly rate.
  • Figure 20 is a cross-sectional view showing a display device according to a second embodiment.
  • the display device 301 includes a backplane substrate 300A, a second insulating layer 335, a semiconductor light emitting device 150-1, a connection electrode 370, and a third insulating layer. It may include a layer 350 and an electrode wire 360.
  • the backplane substrate 300A may include a substrate 310, a first assembly wiring 321, a second assembly wiring 322, a first insulating layer 330, and a partition 340.
  • a post-process is performed to form the second insulating layer 335 and the semiconductor light-emitting device 150. -1), the connection electrode 370, the third insulating layer 350, and the electrode wiring 360 may be formed sequentially.
  • the semiconductor light-emitting device 150-1 is a red semiconductor light-emitting device and may be a semiconductor light-emitting device (150B in FIG. 19) according to the second embodiment.
  • the recess A recess 154-3a of the magnetic layer 154-3 may be formed within 158.
  • the second insulating layer 335 is not only between the lower side of the semiconductor light emitting device 150-1 and the first insulating layer 330, but also between the recess 154- of the corresponding magnetic layer 154-3. Since it is also disposed in 3a), the contact area between the magnetic layer 154-3 and the second insulating layer 335, that is, the contact area between the semiconductor light-emitting device 150-1 and the second insulating layer 335 is expanded, and the semiconductor light-emitting device (150-1) is more firmly fixed to the first insulating layer 330, thereby preventing peeling of the semiconductor light emitting device 150-1.
  • Figure 21 is a cross-sectional view showing a semiconductor light-emitting device according to the third embodiment.
  • the third embodiment is the same as the second embodiment except that the entire area of the lower surface of the magnetic layer 154-3 has a straight plane.
  • the semiconductor light emitting device 150C according to the third embodiment may include light emitting layers 151 to 153, a passivation layer 157, a first electrode 154, and a second electrode 155. .
  • the semiconductor light emitting device 150C according to the third embodiment may be a red semiconductor light emitting device (150-1 in FIG. 16).
  • the green semiconductor light emitting device 150-2 and the blue semiconductor light emitting device 150-3 may also differ only in the materials of the light emitting layers 151 to 153 and have the same basic structure as the semiconductor light emitting device 150C according to the third embodiment. there is.
  • a recess 158 may be formed below the first region 150a of the light emitting layers 151 to 153.
  • the depth d2 of the recess 158 in the third embodiment may be greater than the depth d1 of the recess 158 in the first embodiment (FIG. 7).
  • the first electrode 154 may be disposed on the lower side of the light-emitting layers 151 to 153, and the second electrode 155 may be disposed on the upper side of the light-emitting layers 151 to 153.
  • the first electrode 154 may include an ohmic contact layer 154-1, a reflective layer 154-2, and a magnetic layer 154-3. Although not shown, the first electrode 154 may include more layers.
  • An ohmic contact layer 154-1, a reflective layer 154-2, and a magnetic layer 154-3 may be disposed in the recess 158.
  • the depth d2 of the recess 158 may be equal to the total of the thickness of the ohmic contact layer 154-1, the thickness of the reflective layer 154-2, and the thickness of the magnetic layer 154-3.
  • the lower surface of the ohmic contact layer 154-1 may be positioned higher than the lower surface of the second region 150b of the light emitting layers 151 to 153.
  • the lower surface of the reflective layer 154-2 may be positioned higher than the lower surface of the second region 150b of the light-emitting layers 151 to 153.
  • the lower surface of the magnetic layer may be positioned lower than the lower surface of the second region 150b of the light emitting layers 151 to 153.
  • the lower surface of the magnetic layer 154-3 may be located on the same horizontal line in the first region 150a and the second region 150b of the light emitting layers 151 to 153. That is, the magnetic layer 154-3 corresponds to the first magnetic region 154-31 corresponding to the first region 150a of the light-emitting layers 151 to 153 and the second region 150b of the light-emitting layers 151 to 153. It may include a second magnetic region 154-32. In this case, the thickness t1 of the first magnetic region 154-31 may be greater than the thickness t2 of the second magnetic region 154-32.
  • the semiconductor light emitting device (150C) can be assembled without being biased to the left or right or turned over in the fluid during self-assembly.
  • Figure 22 is a cross-sectional view showing a semiconductor light-emitting device according to the fourth embodiment.
  • the fourth embodiment is the same as the first to third embodiments except that the thickness T1 of the ohmic contact layer 154-1 is greater than the depth d3 of the recess 158.
  • components having the same shape, structure, and/or function as those of the first to third embodiments are assigned the same reference numerals and detailed descriptions are omitted.
  • the semiconductor light emitting device 150D according to the fourth embodiment may include light emitting layers 151 to 153, a passivation layer 157, a first electrode 154, and a second electrode 155. .
  • the semiconductor light emitting device 150D according to the fourth embodiment may be a red semiconductor light emitting device (150-1 in FIG. 16).
  • the green semiconductor light emitting device 150-2 and the blue semiconductor light emitting device 150-3 may also differ only in the materials of the light emitting layers 151 to 153 and have the same basic structure as the semiconductor light emitting device 150D according to the fourth embodiment. there is.
  • a recess 158 may be formed below the first region 150a of the light emitting layers 151 to 153.
  • the first electrode 154 may be disposed on the lower side of the light-emitting layers 151 to 153, and the second electrode 155 may be disposed on the upper side of the light-emitting layers 151 to 153.
  • the first electrode 154 may include an ohmic contact layer 154-1, a reflective layer 154-2, and a magnetic layer 154-3. Although not shown, the first electrode 154 may include more layers.
  • An ohmic contact layer 154-1, a reflective layer 154-2, and a magnetic layer 154-3 may be disposed in the recess 158.
  • the depth d3 of the recess 158 may be smaller than the thickness T1 of the ohmic contact layer 154-1.
  • the lower surface of the ohmic contact layer 154-1 may be positioned lower than the lower surface of the second region 150b of the light-emitting layers 151 to 153. there is. In other words, it may protrude below the second region 150b of the light emitting layers 151 to 153 of the ohmic contact layer 154-1.
  • the reflective layer 154-2 may be disposed on the ohmic contact layer 154-1 and the second region 150b of the light emitting layers 151 to 153. Since the thickness of the reflective layer 154-2 is smaller than the thickness of the ohmic contact layer 154-1, the reflective layer 154-2 disposed below the ohmic contact layer 154-1 may also protrude downward. .
  • the magnetic layer 154-3 may be disposed below the reflective layer 154-2. At this time, the entire area of the lower surface of the magnetic layer 154-3 may have a straight plane.
  • the magnetic layer 154-3 includes a first magnetic region 154-31 corresponding to the first region 150a of the light emitting layers 151 to 153 and a second region 150b corresponding to the light emitting layers 151 to 153. It may include two magnetic regions (154-32). In this case, the thickness t1 of the first magnetic region 154-31 may be smaller than the thickness t2 of the second magnetic region 154-32.
  • the fifth embodiment is the same as the first to fourth embodiments except that the recess 158 has a very deep conical shape.
  • components having the same shape, structure, and/or function as those of the first to fourth embodiments are assigned the same reference numerals, and detailed descriptions are omitted.
  • FIGS. 23A and 24A show the size of a semiconductor light emitting device for lighting
  • FIGS. 23B and 24B show the size of a semiconductor light emitting device according to an embodiment.
  • the diameter (D1) of a semiconductor light-emitting device for lighting is several hundred micrometers to several millimeters
  • the diameter (D2) of a semiconductor light-emitting device according to an embodiment used as a sub-pixel of a high-resolution or ultra-high-resolution display device is 10 micrometers. Below, it can be a few nanometers or tens of nanometers these days.
  • a typical semiconductor light-emitting device for lighting consists of a first conductive semiconductor layer 7, an active layer 8, and a second conductive semiconductor layer 9, and the semiconductor light-emitting device according to the embodiment includes a first conductive semiconductor layer ( 151), an active layer 152, and a second conductive semiconductor layer 153. Accordingly, the height H1 of the semiconductor light emitting device for lighting or the height H2 of the semiconductor light emitting device according to the embodiment is the same. In the end, as the semiconductor light emitting device for lighting goes from the semiconductor light emitting device to other examples, the diameter decreases significantly rather than the height.
  • the mesa etching process is a physical etching process using plasma.
  • the etched surface that is, the surface of the outer surface of each of the plurality of semiconductor layers and a portion of the interior thereof are damaged, resulting in a non-emissive area where no light is emitted. It could be (6, 150e).
  • the area occupied by the non-emission area 6 is small compared to the total area, so there is room for a large area of the active layer 152 to be used as a light-emitting area. Accordingly, in the semiconductor light emitting device for lighting, light is generated in a wider area of the active layer 152 by changing the structure to disperse the current.
  • the area occupied by the non-emission area 150e is very large compared to the total area. That is, most areas of the active layer 152 are included in the non-emission area 150e, so there are not many areas in the active layer 152 that can generate light through structural changes such as current dispersion. Accordingly, in the semiconductor light emitting device according to the embodiment, structural changes such as current dispersion do not significantly improve light efficiency or luminance.
  • the applicant has changed the structure (FIG. 25) instead of changing the structure such as current dispersion in the semiconductor light emitting device according to the embodiment used for the sub-pixel of a high-resolution or ultra-high-resolution display device to improve light efficiency and /Or a method to improve luminance was suggested.
  • Figure 25 is a cross-sectional view showing a semiconductor light-emitting device according to the fifth embodiment.
  • the semiconductor light emitting device 150E according to the fifth embodiment may include light emitting layers 151 to 153, a passivation layer 157, a first electrode 154, and a second electrode 155. .
  • the semiconductor light emitting device 150E according to the fifth embodiment may be a red semiconductor light emitting device (150-1 in FIG. 16).
  • the green semiconductor light emitting device 150-2 and the blue semiconductor light emitting device 150-3 may also differ only in the materials of the light emitting layers 151 to 153 and have the same basic structure as the semiconductor light emitting device 150E according to the fifth embodiment. there is.
  • a recess 158 may be formed below the first region 150a of the light emitting layers 151 to 153.
  • the recess 158 may have a cone shape with a very deep depth d4.
  • the depth d4 of the recess 158 may be defined as the distance between the peak P of the recess 158 and the lower surface of the second region 150b of the light emitting layers 151 to 153.
  • the depth d4 of the recess 158 may be more than 1/2 of the thickness of the first conductive semiconductor layer 151 of the light emitting layers 151 to 153.
  • the peak P of the recess 158 may be located higher than the step area in the multi-stage structure 150d.
  • the peak P of the recess 158 may be adjacent to the active layer 152, but may not be in contact with the active layer 152.
  • Recess 158 may have an inclined surface 158-1. As the depth d4 increases, the length or area of the slope 158-1 may increase.
  • the first electrode 154 may be disposed on the lower side of the light-emitting layers 151 to 153, and the second electrode 155 may be disposed on the upper side of the light-emitting layers 151 to 153.
  • the first electrode 154 may include an ohmic contact layer 154-1, a reflective layer 154-2, and a magnetic layer 154-3. Although not shown, the first electrode 154 may include more layers.
  • An ohmic contact layer 154-1, a reflective layer 154-2, and a magnetic layer 154-3 may be disposed in the recess 158.
  • the ohmic contact layer 154-1 may be disposed at and around the peak P of the recess 158. Since the ohmic contact layer 154-1 is disposed at and around the peak P of the recess 158, the ohmic contact layer 154-1 may be disposed very close to the active layer 152. That is, as shown in FIG. 26, when the driving current (I) flows through the semiconductor light emitting device 150E, between the second electrode 155 and the ohmic contact layer 154-1 with the active layer 152 interposed therebetween. The shortest current path can be formed.
  • the shortest current path is formed not only in the center region but also between the edge region and the ohmic contact layer 154-1, so that more light is generated in each corresponding region of the active layer 152 via each of the shortest current paths. , light efficiency and luminance can be significantly improved.
  • the reflective layer 154-2 may be disposed below the second region 150b of the light emitting layers 151 to 153. Additionally, the reflective layer 154-2 may be disposed on the inclined surface 158-1 of the recess 158. The reflective layer 154-2 may be in contact with the inclined surface 158-1 of the recess 158, but this is not limited. The magnetic layer 154-3 may be disposed below the reflective layer 154-2.
  • the length or area of the inclined surface 158-1 of the recess 158 can also be significantly increased accordingly. Accordingly, the area of the reflective layer 154-2 disposed on the inclined surface 158-1 of the recess 158 is also greatly increased and inclined, and the reflective layer 154-2 is the second surface of the light emitting layers 151 to 153. Since it is also disposed under the region 150b, light traveling downward from the active layer 152 travels through the recess 158 as well as the reflective layer 154-2 disposed under the second region 150b of the light-emitting layers 151 to 153. Since it is also reflected by the reflective layer 154-2 disposed on the inclined surface 158-1, light efficiency and luminance can be further improved.
  • the magnetic layer 154-3 is also formed not only under the second region 150b of the light emitting layers 151 to 153, but also on the inclined surface 158-1 of the recess 158 with a very deep depth d4 or on the ohmic contact layer ( 154-1), the area of the magnetic layer 154-3 is maximized, and the reaction speed to the magnet during self-assembly is significantly increased, thereby further improving the assembly rate.
  • Figure 27 is a cross-sectional view showing a display device according to a third embodiment.
  • the display device 302 includes a backplane substrate 300A, a second insulating layer 335, a semiconductor light emitting device 150-1, a connection electrode 370, and a third insulating layer. It may include a layer 350 and an electrode wire 360.
  • Semiconductor light emitting device 150-1 is a red semiconductor light emitting device and may be a semiconductor light emitting device (150E in FIG. 25) according to the fifth embodiment.
  • the green semiconductor light emitting device 150-2 and the blue semiconductor light emitting device 150-3 provided in the display device 302 according to the third embodiment are different only from the semiconductor material and have a basic structure similar to that of the semiconductor light emitting device according to the fifth embodiment. It may be the same or similar to the structure of the device (150E in FIG. 25).
  • the depth d4 of the recess 158 is set to be more than 1/2 the thickness of the first conductive semiconductor layer 151 of the light emitting layers 151 to 153, and the peak of the recess 158 (P) and the ohmic contact layer 154-1 are disposed around it, not only under the second region 150b of the light-emitting layers 151 to 153 but also on the inclined surface 158-1 of the recess 158 or on the ohmic contact
  • a reflective layer 154-2 may be disposed under the layer 154-1, and a magnetic layer 154-3 may be disposed under the reflective layer 154-2.
  • the structure as described above not only is the shortest current path formed, but the placement area of the reflective layer 154-2 is maximized, and light efficiency and luminance can be significantly improved. Accordingly, by providing the semiconductor light emitting device 50-1 having the corresponding structure in the display device 302 according to the third embodiment, the contrast ratio can be increased and the image quality can be improved.
  • a recess 154-3a of the magnetic layer 154-3 may be formed in which the second insulating layer 335 has a lower side of the light emitting layers 151 to 153.
  • the second insulating layer 335 is disposed not only between the lower side of the semiconductor light emitting device 150E and the first insulating layer 330 but also in the recess 154-3a of the magnetic layer 154-3, the second insulating layer 335 The fixation of the semiconductor light emitting device 150-1 can be further strengthened by the insulating layer 335.
  • Figure 28 is a cross-sectional view showing a semiconductor light-emitting device according to the sixth embodiment.
  • the sixth embodiment is the same as the fifth embodiment except for the shape of the recess 158.
  • components having the same shape, structure, and/or function as those of the fifth embodiment are assigned the same reference numerals and detailed descriptions are omitted.
  • the semiconductor light emitting device 150F according to the sixth embodiment may include light emitting layers 151 to 153, a passivation layer 157, a first electrode 154, and a second electrode 155. .
  • the semiconductor light emitting device 150F according to the sixth embodiment may be a red semiconductor light emitting device 150-1.
  • the green semiconductor light emitting device 150-2 and the blue semiconductor light emitting device 150-3 may also differ only in the materials of the light emitting layers 151 to 153 and have the same basic structure as the semiconductor light emitting device 150F according to the sixth embodiment. there is.
  • a recess 158 may be formed below the first region 150a of the light emitting layers 151 to 153.
  • the recess 158 may have a very deep depth d5 and have a cylindrical shape whose diameter becomes smaller toward the top.
  • the recess 158 may have an inclined surface 158-1 and a bottom surface 158-2. In this case, the diameter D2 of the bottom surface 158-2 of the recess 158 may be 1/3 or less of the diameter D1 of the lowermost side of the recess 158.
  • the depth d5 of the recess 158 may be defined as the distance between the bottom surface 158-2 of the recess 158 and the bottom surface of the second region 150b of the light emitting layers 151 to 153.
  • the depth d5 of the recess 158 may be more than 1/2 of the thickness of the first conductivity type semiconductor layer 151 of the light emitting layers 151 to 153.
  • the peak P of the recess 158 may be located higher than the step area in the multi-stage structure 150d.
  • the bottom surface 158-2 of the recess 158 may be adjacent to the active layer 152, but may not be in contact with the active layer 152.
  • Recess 158 may have an inclined surface 158-1. As the depth d5 increases, the length or area of the slope 158-1 may increase.
  • the first electrode 154 may be disposed on the lower side of the light-emitting layers 151 to 153, and the second electrode 155 may be disposed on the upper side of the light-emitting layers 151 to 153.
  • the first electrode 154 may include an ohmic contact layer 154-1, a reflective layer 154-2, and a magnetic layer 154-3. Although not shown, the first electrode 154 may include more layers.
  • An ohmic contact layer 154-1, a reflective layer 154-2, and a magnetic layer 154-3 may be disposed in the recess 158.
  • the ohmic contact layer 154-1 may be disposed on the bottom surface 158-2 of the recess 158. Since the ohmic contact layer 154-1 is disposed on the bottom surface 158-2 of the recess 158, the ohmic contact layer 154-1 may be disposed very adjacent to the active layer 152. Accordingly, as described above, when a driving current flows through the semiconductor light emitting device 150F, a short current path is formed between the second electrode 155 and the ohmic contact layer 154-1 with the active layer 152 in between. formed, more light can be generated in the active layer 152.
  • the reflective layer 154-2 is not only below the second region 150b of the light emitting layers 151 to 153, but also has an inclined surface of the recess 158 whose area increases as the depth d5 of the recess 158 increases. By placing it on (158-1), the light reflectance can be increased. In this way, the structure of the lower layer of the semiconductor light emitting device 150F is changed so that the shortest current path is formed and the light reflectance is increased, so that light efficiency and light brightness can be significantly improved.
  • Figure 29 is a cross-sectional view showing a semiconductor light-emitting device according to the seventh embodiment.
  • the seventh embodiment is the same as the first to sixth embodiments except for the unevenness 159 formed in the recess 158.
  • components having the same shape, structure, and/or function as those of the first to sixth embodiments are assigned the same reference numerals and detailed descriptions are omitted.
  • the semiconductor light emitting device 150G according to the seventh embodiment may include light emitting layers 151 to 153, a passivation layer 157, a first electrode 154, and a second electrode 155. .
  • the semiconductor light emitting device 150G according to the seventh embodiment may be a red semiconductor light emitting device 150-1.
  • the green semiconductor light-emitting device 150-2 and the blue semiconductor light-emitting device 150-3 may also differ only in the materials of the light-emitting layers 151 to 153 and have the same basic structure as the semiconductor light-emitting device 150G according to the seventh embodiment. there is.
  • a recess 158 may be formed below the first region 150a of the light emitting layers 151 to 153.
  • Irregularities 159 may be formed on the inner surface of the recess 158.
  • Irregularities 159 may be formed on the inclined surface 158-1 of the recess 158.
  • Irregularities 159 may be formed on the bottom surface 158-2 of the recess 158.
  • the first electrode 154 may be disposed on the lower side of the light-emitting layers 151 to 153, and the second electrode 155 may be disposed on the upper side of the light-emitting layers 151 to 153.
  • the first electrode 154 may include an ohmic contact layer 154-1, a reflective layer 154-2, and a magnetic layer 154-3. Although not shown, the first electrode 154 may include more layers.
  • An ohmic contact layer 154-1, a reflective layer 154-2, and a magnetic layer 154-3 may be disposed in the recess 158.
  • the ohmic contact layer 154-1 may be disposed on the unevenness 159.
  • the ohmic contact layer 154-1 may be disposed on the unevenness 159 formed on the inclined surface 158-1 of the recess 158.
  • the ohmic contact layer 154-1 may be disposed on the unevenness 159 formed on the bottom surface 158-2 of the recess 158.
  • the thickness of the ohmic contact layer 154-1 may be the same as the depth of the recess 158, but this is not limited.
  • the reflective layer 154-2 may be disposed not only under the second region 150b of the light emitting layers 151 to 153 but also under the ohmic contact layer 154-1.
  • the magnetic layer 154-3 may be disposed below the reflective layer 154-2.
  • the ohmic contact layer 154-1 may be disposed on the unevenness 159 formed in the recess 158.
  • the light reflectance of the ohmic contact layer 154-1 decreases.
  • irregularities 159 are formed in contact with the ohmic contact layer 154-1 disposed in the recess 158, so that light traveling from the active layer 152 to the lower ohmic contact layer 154-1 is directed to the irregularities 159.
  • a decrease in light reflection by the ohmic contact layer 154-1 can be prevented.
  • the light diffusely reflected or scattered by the unevenness 159 contributes to the light extraction effect, light efficiency or luminance can be improved.
  • Figure 30 is a cross-sectional view showing a semiconductor light-emitting device according to the eighth embodiment.
  • the eighth embodiment is the same as the first to seventh embodiments except for the contact electrode 154-4 included in the first electrode 154.
  • the same components as those in the first to seventh embodiments are given the same reference numerals and detailed descriptions are omitted.
  • the semiconductor light emitting device 150H according to the eighth embodiment may include light emitting layers 151 to 153, a passivation layer 157, a first electrode 154, and a second electrode 155. .
  • the semiconductor light emitting device 150H according to the eighth embodiment may be a red semiconductor light emitting device 150-1.
  • the green semiconductor light emitting device 150-2 and the blue semiconductor light emitting device 150-3 may also differ only in the materials of the light emitting layers 151 to 153 and have the same basic structure as the semiconductor light emitting device 150H according to the eighth embodiment. there is.
  • a recess 158 may be formed below the first region 150a of the light emitting layers 151 to 153.
  • the first electrode 154 may be disposed on the lower side of the light-emitting layers 151 to 153, and the second electrode 155 may be disposed on the upper side of the light-emitting layers 151 to 153.
  • the first electrode 154 may include an ohmic contact layer 154-1, a reflective layer 154-2, a magnetic layer 154-3, and a contact electrode 154-4. Although not shown, the first electrode 154 may include more layers.
  • An ohmic contact layer 154-1 may be disposed in the recess 158.
  • a reflective layer 154-2 is disposed under the second region 150b of the emission layer, a magnetic layer 154-3 is disposed under the reflective layer 154-2, and a contact electrode is disposed under the magnetic layer 154-3. (154-4) can be placed.
  • the reflective layer 154-2, magnetic layer 154-3, and contact electrode 154-4 may be disposed under the ohmic contact layer 154-1.
  • the contact electrode 154-4 may be made of metal with excellent contact characteristics.
  • the contact electrode 154-4 may have a multilayer structure such as Mo/Al/Mo.
  • the contact electrode 154-4 may be disposed on the sides of the light emitting layers 151 to 153.
  • the connection electrode 370 is formed. It can be.
  • the connection electrode 370 is formed along the side perimeter of the semiconductor light emitting device 150H within the assembly hole 340H, the contact electrode 154-4 disposed on the side of the light emitting layers 151 to 153
  • the contact area between the and connection electrodes 370 is expanded to improve electrical characteristics, thereby improving light efficiency and luminance, and enabling low-voltage driving, thereby reducing power consumption.
  • the reflective layer 154-2 and/or the magnetic layer 154-3 may also be disposed on the sides of the light emitting layers 151 to 153.
  • Figure 31 is a cross-sectional view showing a semiconductor light-emitting device according to the ninth embodiment.
  • Figure 32 is a bottom view showing a semiconductor light emitting device according to the ninth embodiment.
  • the ninth embodiment is the same as the first to seventh embodiments except that the ohmic contact layer 154-1 of the first electrode 154 is locally disposed below the second region 150b of the light-emitting layers 151 to 153. Same as the example.
  • the semiconductor light emitting device 150I according to the ninth embodiment includes light emitting layers 151 to 153, a passivation layer 157, a first electrode 154, and a second electrode 155. can do.
  • the semiconductor light emitting device 150I according to the ninth embodiment may be a red semiconductor light emitting device 150-1.
  • the green semiconductor light emitting device 150-2 and the blue semiconductor light emitting device 150-3 may also differ only in the materials of the light emitting layers 151 to 153 and have the same basic structure as the semiconductor light emitting device 150I according to the ninth embodiment. there is.
  • a first recess 158a may be formed below the first region 150a of the light emitting layers 151 to 153.
  • the first recess 158a may have a shape corresponding to the shape of the first area 150a.
  • the first recess 158a may have the same size as the first region 150a of the light emitting layers 151 to 153.
  • At least one second recess 158b may be formed below the second area 150b of the extraction layer.
  • the second recess 158b may be formed locally below the second region 150b of the light emitting layers 151 to 153.
  • the second recess 158b may have a size smaller than the size of the second region 150b of the light emitting layers 151 to 153.
  • the second recess 158b may have a closed loop ring shape.
  • the second recess 158b may have a ring shape and may be made of sub-recesses spaced apart from each other.
  • the width of the second recess 158b may be smaller than the diameter of the first recess 158a, but this is not limited.
  • the first electrode 154 may be disposed on the lower side of the light-emitting layers 151 to 153, and the second electrode 155 may be disposed on the upper side of the light-emitting layers 151 to 153.
  • the first electrode 154 may include an ohmic contact layer 154-1, a reflective layer 154-2, a magnetic layer 154-3, and a contact electrode 154-4. Although not shown, the first electrode 154 may include more layers.
  • the ohmic contact layer 154-1 includes a first ohmic contact layer 154-11 disposed in the first recess 158a and a second ohmic contact layer 154 disposed in at least one second recess 158b. -12) may be included.
  • the first ohmic contact layer 154-11 may have a shape corresponding to the shape of the first recess 158a.
  • the second ohmic contact layer 154-12 may have a shape corresponding to the shape of the second recess 158b.
  • the width of the second ohmic contact layer 154-12 disposed in the second recess 158b may be smaller than the diameter of the first ohmic contact layer 154-11 disposed in the first recess 158a. There is no limitation to this.
  • the reflective layer 154-2 may be disposed on the lower side of the light emitting layers 151 to 153.
  • the reflective layer 154-2 may be disposed on the lower side of each of the first region 150a and the second region 150b of the light emitting layers 151 to 153.
  • the reflective layer 154-2 may surround the first ohmic contact layer 154-11 and/or the second ohmic contact layer 154-12.
  • the reflective layer 154-2 may be in contact with the lower surfaces of the light emitting layers 151 to 153 except for the lower surface of the second region 150b, which is in contact with the second ohmic contact layer 154-12.
  • the magnetic layer 154-3 may be disposed below the reflective layer 154-2.
  • the ohmic contact layer 154-1 is localized not only under the first region 150a of the light-emitting layers 151 to 153 but also on the lower surface of the second region 150b of the light-emitting layers 151 to 153.
  • light efficiency and luminance can be improved through improvement of electrical characteristics by the ohmic contact layer 154-1 and an increase in light reflectance by the reflection layer 154-2.
  • the display device described above may be a display panel. That is, in the embodiment, the display device and the display panel may be understood to have the same meaning.
  • a display device in a practical sense may include a display panel and a controller (or processor) capable of controlling the display panel to display an image.
  • Embodiments may be adopted in the field of displays that display images or information. Embodiments may be adopted in the field of displays that display images or information using semiconductor light-emitting devices.
  • the semiconductor light-emitting device may be a micro-level semiconductor light-emitting device or a nano-level semiconductor light-emitting device.
  • embodiments include TVs, Shiny, mobile terminals such as mobile phones and smart phones, displays for computers such as laptops and desktops, head-up displays (HUDs) for automobiles, backlight units for displays, VR, and AR.
  • HUDs head-up displays
  • MR mixed reality
  • light sources etc.

Landscapes

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Abstract

반도체 발광 소자는 발광층과, 발광층의 측부를 둘러싸는 패시베이션층과, 발광층 아래에 제1 전극과, 발광층 상에 제2 전극을 포함한다. 발광층은 제1 영역과 제1 영역을 둘러싸는 제2 영역을 가질 수 있다. 발광층의 제1 영역의 하면은 리세스를 가질 수 있다. 제1 전극은 리세스에 오믹 컨택층과, 발광층의 제2 영역 아래에 반사층과, 반사층 아래에 자성층을 포함할 수 있다. 반사층의 면적은 발광층의 하측의 면적의 50%를 넘을 수 있다.

Description

반도체 발광 소자 및 디스플레이 장치
실시예는 반도체 발광 소자 및 디스플레이 장치에 관한 것이다.
대면적 디스플레이는 액정디스플레이(LCD), OLED 디스플레이, 그리고 마이크로-LED 디스플레이(Micro-LED display) 등이 있다.
마이크로-LED 디스플레이는 100㎛ 이하의 직경 또는 단면적을 가지는 반도체 발광 소자인 마이크로-LED를 표시소자로 사용하는 디스플레이이다.
마이크로-LED 디스플레이는 반도체 발광 소자인 마이크로-LED를 표시소자로 사용하기 때문에 명암비, 응답속도, 색 재현율, 시야각, 밝기, 해상도, 수명, 발광효율이나 휘도 등 많은 특성에서 우수한 성능을 가지고 있다.
특히 마이크로-LED 디스플레이는 화면을 모듈 방식으로 분리, 결합할 수 있어 크기나 해상도 조절이 자유로운 장점 및 플렉서블 디스플레이 구현이 가능한 장점이 있다.
그런데 대형 마이크로-LED 디스플레이는 수백만 개 이상의 마이크로-LED가 필요로 하기 때문에 마이크로-LED를 디스플레이 패널에 신속하고 정확하게 전사하기 어려운 기술적 문제가 있다.
최근 개발되고 있는 전사기술에는 픽앤-플레이스 공법(pick and place process), 레이저 리프트 오프법(Laser Lift-off method) 또는 자가조립 방식(self-assembly method) 등이 있다.
이 중에서, 자가조립 방식은 유체 내에서 반도체 발광 소자가 조립위치를 스스로 찾아가는 방식으로서 대화면의 디스플레이 장치의 구현에 유리한 방식이다.
하지만, 아직 마이크로-LED의 자가조립을 통하여 디스플레이를 제조하는 기술에 대한 연구가 미비한 실정이다.
특히 종래기술에서 대형 디스플레이에 수백만 개 이상의 반도체 발광 소자를 신속하게 전사하는 경우 전사 속도(transfer speed)는 향상시킬 수 있으나 전사 불량률(transfer error rate)이 높아질 수 있어 전사 수율(transfer yield)이 낮아지는 기술적 문제가 있다.
관련 기술에서 유전영동(dielectrophoresis, DEP)을 이용한 자가조립 방식의 전사공정이 시도되고 있으나 DEP force의 불균일성 등으로 인해 자가 조립률이 낮은 문제가 있다.
한편, 마이크로-LED와 같은 반도체 발광 소자는 사이즈가 작기 때문에 휘도가 낮은 문제가 있다. 특히, 재료 특성으로 인해 청색 반도체 발광 소자나 녹색 반도체 발광 소자에 비해 적색 반도체 발광 소자(150-1)의 휘도가 낮은 문제가 있다. 따라서, 반도체 발광 소자의 휘도를 개선할 수 있는 기술 개발이 시급하다.
비공개 내부 기술에 따르면, 광 효율(또는 광 휘도)을 높이기 위해 반도체 발광 소자의 후면의 전체 영역에 오믹 컨택층을 형성하는 방안이 제시되었다. 하지만, 오믹 컨택층을 형성하기 위해 열처리시 오믹 컨택층이 광 흡수층으로 작용하여 광 효율이 저하되는 문제가 있다.
한편, 자가 조립 방식에 사용되는 자석에 반도체 발광 소자가 즉각적으로 반응하기 위해서는 반도체 발광 소자의 자화력이 커야 한다. 하지만, 반도체 발광 소자의 매우 작은 사이즈로 인해 자화력을 증가시키는데 한계가 있어, 자가 조립시 조립율이 저하되는 문제가 있다.
실시예의 다른 목적은 광 효율 및 광 휘도를 개선할 수 있는 반도체 발광 소자 및 디스플레이 장치를 제공하는 것이다.
또한, 실시예의 또 다른 목적은 조립율을 향상시킬 수 있는 반도체 발광 소자 및 디스플레이 장치를 제공하는 것이다.
실시예의 기술적 과제는 본 항목에 기재된 것에 한정되지 않으며, 발명의 설명을 통해 파악될 수 있는 것을 포함한다.
상기 또는 다른 목적을 달성하기 위해 실시예의 일 측면에 따르면, 반도체 발광 소자는, 발광층; 상기 발광층의 측부를 둘러싸는 패시베이션층; 상기 발광층 아래에 제1 전극; 및 상기 발광층 상에 제2 전극;을 포함하고, 상기 발광층은 제1 영역과 제1 영역을 둘러싸는 제2 영역을 갖고, 상기 발광층의 상기 제1 영역의 하면은 리세스를 갖고, 상기 제1 전극은, 상기 리세스에 오믹 컨택층; 상기 발광층의 상기 제2 영역 아래에 반사층; 및 상기 반사층 아래에 자성층;을 포함하고, 상기 반사층의 면적은 상기 발광층의 하측의 면적의 50%를 넘을 수 있다.
상기 오믹 컨택층의 면적은 상기 발광층의 하측의 면적의 5% 내지 50%일 수 있다.
상기 반사층은 상기 오믹 컨택층 아래에 배치될 수 있다. 상기 반사층은 상기 리세스에서 상기 오믹 컨택층을 둘러싸는 돌출부를 포함할 수 있다.
상기 오믹 컨택층의 하면과 상기 발광층의 상기 제2 영역의 하면은 동일한 수평 선 상에 위치될 수 있다.
상기 오믹 컨택층의 하면은 상기 발광층의 상기 제2 영역의 하면보다 높게 위치될 수 있다. 상기 자성층은 상기 리세스에 대응하는 제2 리세스를 가질 수 있다. 상기 자성층은 상기 반사층 아래에 배치되고, 상기 자성층의 하면은 직선 평면을 가질 수 있다.
상기 오믹 컨택층의 하면은 상기 발광층의 상기 제2 영역의 하면보다 낮게 위치될 수 있다. 상기 자성층은 상기 반사층 아래에 배치되고, 상기 자성층의 하면은 직선 평면을 가질 수 있다.
상기 리세스는, 상기 발광층의 제1 도전형 반도체층의 두께의 1/2 이상의 깊이를 가질 수 있다. 상기 리세스는, 바닥면과 경사면을 갖고, 상기 오믹 컨택층은 상기 바닥면 상에 배치되고, 상기 반사층은 상기 경사면 상에 배치될 수 있다.
상기 반도체 발광 소자는, 상기 리세스의 표면 상에 요철을 포함하고, 상기 오믹 컨택층은 상기 요철 상에 배치될 수 있다.
상기 제1 전극은, 상기 자성층 아래에 컨택 전극(154-4);을 포함할 수 있다. 상기 반사층, 상기 자성층 또는 상기 컨택 전극 중 적어도 하나는 발광층의 측부 상에 배치될 수 있다.
실시예의 다른 측면에 따르면, 디스플레이 장치는, 백플레인 기판; 상기 백플레인 기판 상에 서로 상이한 컬러 광을 발광하는 복수의 복수의 반도체 발광 소자; 상기 복수의 반도체 발광 소자 각각의 측부 상에 연결 전극; 및 상기 복수의 반도체 발광 소자 각각의 상측 상에 전극 배선;을 포함하고, 상기 복수의 반도체 발광 소자 중 적어도 하나 이상의 반도체 발광 소자는, 발광층; 상기 발광층의 측부를 둘러싸는 패시베이션층; 상기 발광층 아래에 제1 전극; 및 상기 발광층 상에 제2 전극;을 포함하고, 상기 발광층은 제1 영역과 제1 영역을 둘러싸는 제2 영역을 갖고, 상기 발광층의 상기 제1 영역의 하면은 리세스를 갖고, 상기 제1 전극은, 상기 리세스에 오믹 컨택층; 상기 발광층의 상기 제2 영역 아래에 반사층; 및 상기 반사층 아래에 자성층;을 포함한다.
실시예는 발광층의 하측에 배치된 제1 전극 중에서 오믹 컨택층의 면적을 최소로 하고 반사층의 면적을 최대로 할 수 있다. 즉, 도 7 내지 도 9에 도시한 바와 같이, 발광층(151 내지 153)의 제1 영역(150a) 아래에 제1 전극(154)의 오믹 컨택층(154-1)이 배치되고, 제1 영역(150a)을 둘러싸는 발광층(151 내지 153)의 제2 영역(150b) 아래에 반사층(154-2)이 배치될 수 있다. 이때, 반사층(154-2)의 면적(A2)은 발광층(151 내지 153)의 하측의 면적의 50%를 넘을 수 있다. 이에 따라, 반사층(154-2)에 의한 광 반사율이 증가되어 광 효율 및 휘도가 향상될 수 있다.
아울러, 반사층(154-2) 아래에 자성층(154-3)이 배치됨으로써, 자가 조립시 자성층(154-3)에 의해 자석에 대한 반도체 발광 소자(150A)의 반응 속도가 증가되어, 조립율이 향상될 수 있다.
도 19 및 도 20에 도시한 바와 같이, 발광층(151 내지 153)의 제1 영역(150)의 하면 상에 형성된 리세스(158)의 깊이(d2)를 오믹 컨택층(154-1)의 두께, 반사층(154-2)의 두께 및 자성층(154-3)의 두께의 총합보다 큼으로써, 자성층(154-3)에 리세스(158)에 대응하는 리세스(154-3a)가 형성될 수 있다. 이와 같은 리세스9154-3)을 갖는 반도체 발광 소자(150B)가 적색 반도체 발광 소자(150-1)로서 기판(310) 상에 배치되고, 후공정에 의한 전기적 연결을 통해 디스플레이 장치(301)이 제조될 수 있다. 이때, 제2 절연층(335)가 적색 반도체 발광 소자(150-1)의 하측과 제1 절연층(330) 사이뿐만 아니라 해당 리세스(154-3a)에도 배치되어, 적색 반도체 발광 소자(150-1)와 제2 절연층(335) 간의 컨택 면적이 확대되어 적색 반도체 발광 소자(150-1)의 고정성이 강화될 수 있다.
한편, 도 25 및 도 28에 도시한 바와 같이, 리세스(158)의 깊이(d4, d5)가 제1 도전형 반도체층(151)의 두께의 1/2 이상이 됨으로써, 리세스(158)에 배치된 오믹 컨택층(154-1)이 활성층(152)에 최대한 인접하여 위치될 수 있다. 이에 따라, 제2 전극(155)과 제1 전극(154)의 오믹 컨택층(154-1) 간에 최단 전류 통로가 형성됨으로써, 최단 전류 통로 상으로 흐르는 구동 전류에 의해 보다 많은 광이 생성되어 광 효율 및 휘도가 향상될 수 있다.
또한, 도 29에 도시한 바와 같이, 리세스(1580)의 내면에 요철(159)이 형성되고, 그 요철(159) 상에 오믹 컨택층(154-1)이 배치될 수 있다. 이러한 경우, 활성층(152)에서 오믹 컨택층(154-1)을 향해 진행된 광이 오믹 컨택층(154-1)에 의해 흡수되기 전에 요철(159)에 의해 난반사되거나 산란됨으로써, 광 효율이나 휘도가 향상될 수 있다.
아울러, 도 30에 도시한 바와 같이, 반사층(154-2), 자성층(154-3) 또는 컨택 전극(154-4) 중 적어도 하나가 발광층(151 내지 153)의 측부 상에 배치됨으로써, 디스플레이 장치의 제조시 반도체 발광 소자(150H)의 측부 상에 배치된 연결 전극과의 컨택 면적이 넓어져 전기적 특성이 향상될 수 있다. 이에 따라 광 효율 및 휘도가 향상되고 저전압 구동이 가능하여 소비 전력이 줄어들 수 있다.
실시예의 적용 가능성의 추가적인 범위는 이하의 상세한 설명으로부터 명백해질 것이다. 그러나 실시예의 사상 및 범위 내에서 다양한 변경 및 수정은 당업자에게 명확하게 이해될 수 있으므로, 상세한 설명 및 바람직한 실시예와 같은 특정 실시예는 단지 예시로 주어진 것으로 이해되어야 한다.
도 1은 실시예에 따른 디스플레이 장치가 배치된 주택의 거실을 도시한다.
도 2는 실시예에 따른 디스플레이 장치를 개략적으로 보여주는 블록도이다.
도 3는 도 2의 화소의 일 예를 보여주는 회로도이다.
도 4은 도 1의 디스플레이 장치에서 제1 패널영역의 확대도이다.
도 5은 도 4의 A2 영역의 확대도이다.
도 6는 실시예에 따른 발광 소자가 자가 조립 방식에 의해 기판에 조립되는 예를 나타내는 도면이다.
도 7은 제1 실시예에 따른 반도체 발광 소자를 도시한 단면도이다.
도 8은 제1 실시예에 따른 반도체 발광 소자를 도시한 평면도이다.
도 9는 제1 실시예에 따른 반도체 발광 소자를 도시한 저면도이다.
도 10은 제1 실시예에 따른 반도체 발광 소자의 제1 도전형 반도체층을 도시한 저면도이다.
도 11은 도 7의 실시예에 따른 반도체 발광 소자에서 C 영역을 도시한 확대도이다.
도 12a는 비교예에 따른 반도체 발광 소자에서의 광 반사율을 도시한다.
도 12b는 열처리 전후에서의 반사율을 보여준다.
도 13은 제1 실시예에 따른 반도체 발광 소자에서의 광 반사율을 도시한다.
도 14는 비교예 및 실시예에서의 광 효율을 보여준다.
도 15는 비교예 및 실시예에서의 광 휘도를 보여준다.
도 16은 제1 실시예에 따른 디스플레이 장치를 도시한 평면도이다.
도 17은 도 16의 제1 실시예에 따른 디스플레이 장치에서 D1-D2 라인을 따라 절단한 단면도이다.
도 18은 실시예의 백플레인 기판을 도시한 단면도이다.
도 19는 제2 실시예에 따른 반도체 발광 소자를 도시한 단면도이다.
도 20은 제2 실시예에 따른 디스플레이 장치를 도시한 단면도이다.
도 21은 제3 실시예에 따른 반도체 발광 소자를 도시한 단면도이다.
도 22는 제4 실시예에 따른 반도체 발광 소자를 도시한 단면도이다.
도 23은 조명용 반도체 발광 소자와 실시예에 따른 디스플레이용 반도체 발과 소자 각각을 도시한 단면도이다.
도 24는 조명용 반도체 발광 소자와 실시예에 따른 디스플레이용 반도체 발과 소자 각각을 도시한 저면도이다.
도 25는 제5 실시예에 따른 반도체 발광 소자를 도시한 단면도이다.
도 26은 제5 실시예에 따른 반도체 발광 소자에서 광 반사 및 전류 흐름을 보여준다.
도 27는 제3 실시예에 따른 디스플레이 장치를 도시한 단면도이다.
도 28은 제6 실시예에 따른 반도체 발광 소자를 도시한 단면도이다.
도 29는 제7 실시예에 따른 반도체 발광 소자를 도시한 단면도이다.
도 30은 제8 실시예에 따른 반도체 발광 소자를 도시한 단면도이다.
도 31은 제9 실시예에 따른 반도체 발광 소자를 도시한 단면도이다.
도 32는 제9 실시예에 따른 반도체 발광 소자를 도시한 저면도이다.
도면들에 도시된 구성 요소들의 크기, 형상, 수치 등은 실제와 상이할 수 있다. 또한, 동일한 구성 요소들에 대해서 도면들 간에 서로 상이한 크기, 형상, 수치 등으로 도시되더라도, 이는 도면 상의 하나의 예시일 뿐이며, 동일한 구성 요소들에 대해서는 도면들 간에 서로 동일한 크기, 형상, 수치 등을 가질 수 있다.
이하, 첨부된 도면을 참조하여 본 명세서에 개시된 실시예를 상세히 설명하되, 도면 부호에 관계없이 동일하거나 유사한 구성요소는 동일한 참조 번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다. 이하의 설명에서 사용되는 구성요소에 대한 접미사 '모듈' 및 '부'는 명세서 작성의 용이함이 고려되어 부여되거나 혼용되는 것으로서, 그 자체로 서로 구별되는 의미 또는 역할을 갖는 것은 아니다. 또한, 첨부된 도면은 본 명세서에 개시된 실시예를 쉽게 이해할 수 있도록 하기 위한 것이며, 첨부된 도면에 의해 본 명세서에 개시된 기술적 사상이 제한되는 것은 아니다. 또한, 층, 영역 또는 기판과 같은 요소가 다른 구성요소 '상(on)'에 존재하는 것으로 언급될 때, 이것은 직접적으로 다른 요소 상에 존재하거나 또는 그 사이에 다른 중간 요소가 존재할 수도 있는 것을 포함한다.
본 명세서에서 설명되는 디스플레이 장치에는 TV, 샤이니지, 휴대폰이나 스마트 폰(smart phone)과 같은 이동 단말기, 노트북이나 데스크탑과 같은 컴퓨터용 디스플레이, 자동차용 HUD(head-Up Display), 디스플레이용 백라이트 유닛, VR, AR 또는 MR(mixed Reality)용 디스플레이, 광원 소스 등이 포함될 수 있다. 그러나, 본 명세서에 기재된 실시예에 따른 구성은 추후 개발되는 새로운 제품형태이라도, 디스플레이가 가능한 장치에 동일하게 적용될 수 있다.
도 1은 실시예에 따른 디스플레이 장치가 배치된 주택의 거실을 도시한다.
도 1을 참조하면, 실시예의 디스플레이 장치(100)는 세탁기(101), 로봇 청소기(102), 공기 청정기(103) 등의 각종 전자 제품의 상태를 표시할 수 있고, 각 전자 제품들과 IOT 기반으로 통신할 수 있으며 사용자의 설정 데이터에 기초하여 각 전자 제품들을 제어할 수도 있다.
실시예에 따른 디스플레이 장치(100)는 얇고 유연한 기판 위에 제작되는 플렉서블 디스플레이(flexible display)를 포함할 수 있다. 플렉서블 디스플레이는 기존의 평판 디스플레이의 특성을 유지하면서, 종이와 같이 휘어지거나 말릴 수 있다.
플렉서블 디스플레이에서 시각정보는 매트릭스 형태로 배치되는 단위 화소(unit pixel)의 발광이 독자적으로 제어됨에 의하여 구현될 수 있다. 단위 화소는 하나의 색을 구현하기 위한 최소 단위를 의미한다. 플렉서블 디스플레이의 단위 화소는 발광 소자에 의하여 구현될 수 있다. 실시예에서 발광 소자는 Micro-LED나 Nano-LED일 수 있으나 이에 한정되는 것은 아니다.
도 2는 실시예에 따른 디스플레이 장치를 개략적으로 보여주는 블록도이고, 도 3는 도 2의 화소의 일 예를 보여주는 회로도이다.
도 2 및 도 3를 참조하면, 실시예에 따른 디스플레이 장치는 디스플레이 패널(10), 구동 회로(20), 스캔 구동부(30) 및 전원 공급 회로(50)를 포함할 수 있다.
실시예의 디스플레이 장치(100)는 액티브 매트릭스(AM, Active Matrix)방식 또는 패시브 매트릭스(PM, Passive Matrix) 방식으로 발광 소자를 구동할 수 있다.
구동 회로(20)는 데이터 구동부(21)와 타이밍 제어부(22)를 포함할 수 있다.
디스플레이 패널(10)은 직사각형으로 이루어질 수 있지만, 이에 대해서는 한정하지 않는다. 즉, 디스플레이 패널(10)은 원형 또는 타원형으로 형성될 수 있다. 디스플레이 패널(10)의 적어도 일 측은 소정의 곡률로 구부러지도록 형성될 수 있다.
디스플레이 패널은 표시 영역(DA)을 포함할 수 있다. 표시 영역(DA)은 화소(PX)들이 형성되어 영상을 디스플레이하는 영역이다. 디스플레이 패널은 비표시 영역(NDA)을 포함할 수 있다. 비표시 영역(DNA)은 표시 영역(DA)을 제외한 영역일 수 있다.
일 예로서, 표시 영역(DA)와 비표시 영역(NDA)은 동일 면상에 정의될 수 있다. 예컨대, 비표시 영역(DNA)은 표시 영역(DA)와 함께 동일 면 상에서 표시 영역(DA)을 둘러쌀 수 있지만, 이에 대해서는 한정하지 않는다.
다른 예로서, 도면에 도시되지 않았지만, 표시 영역(DA)와 비표시 영역(NDA)은 상이한 면 상에 정의될 수 있다. 예컨대, 표시 영역(DA)은 기판의 상면에 정의되고, 비표시 영역(NDA)은 기판의 하면에 정의될 수 있다. 예컨대, 비표시 영역(NDA)은 기판의 하면의 전체 영역 또는 일부 영역 상에 정의될 수도 있다.
한편, 도면에는 표시 영역(DA)과 비표시 영역(NDA)으로 구분되는 것으로 도시되고 있지만, 표시 영역(DA)과 비표시 영역(NDA)으로 구분되지 않을 수도 있다. 즉, 기판의 상면 상에 표시 영역(DA)만 존재하고, 비표시 영역(NDA)가 존재하지 않을 수 있다. 다시 말해, 기판의 상면의 전체 영역이 영상이 디스플레이되는 표시 영역(DA)으로서, 비표시 영역(NDA)인 베젤 영역이 존재하지 않을 수 있다.
디스플레이 패널(10)은 데이터 라인들(D1~Dm, m은 2 이상의 정수), 데이터 라인들(D1~Dm)과 교차되는 스캔 라인들(S1~Sn, n은 2 이상의 정수), 고전위 전압(VDD)이 공급되는 고전위 전압 라인(VDDL), 저전위 전압(VSS)이 공급되는 저전위 전압 라인(VSSL) 및 데이터 라인들(D1~Dm)과 스캔 라인들(S1~Sn)에 접속된 화소(PX)들을 포함할 수 있다.
화소(PX)들 각각은 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3)를 포함할 수 있다. 제1 서브 화소(PX1)는 제1 주 파장의 제1 컬러 광을 발광하고, 제2 서브 화소(PX2)는 제2 주 파장의 제2 컬러 광을 발광하며, 제3 서브 화소(PX3)는 제3 주 파장의 제3 컬러 광을 발광할 수 있다. 제1 컬러 광은 적색 광, 제2 컬러 광은 녹색 광, 제3 컬러 광은 청색 광일 수 있으나, 이에 한정되지 않는다. 또한, 도 2에서는 화소(PX)들 각각이 3 개의 서브 화소들을 포함하는 것을 예시하였으나, 이에 한정되지 않는다. 즉, 화소(PX)들 각각은 4 개 이상의 서브 화소들을 포함할 수 있다.
제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3) 각각은 데이터 라인들(D1~Dm) 중 적어도 하나, 스캔 라인들(S1~Sn) 중 적어도 하나 및 고전위 전압 라인(VDDL)에 접속될 수 있다. 제1 서브 화소(PX1)는 도 3과 같이 발광 소자(LD)들과 발광 소자(LD)들에 전류를 공급하기 위한 복수의 트랜지스터들과 적어도 하나의 커패시터(Cst)를 포함할 수 있다.
도면에 도시되지 않았지만, 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3) 각각은 단지 하나의 발광 소자(LD)와 적어도 하나의 커패시터(Cst)를 포함할 수도 있다.
발광 소자(LD)들 각각은 제1 전극, 복수의 도전형 반도체층 및 제2 전극을 포함하는 반도체 발광 다이오드일 수 있다. 여기서, 제1 전극은 애노드 전극, 제2 전극은 캐소드 전극일 수 있지만, 이에 대해서는 한정하지 않는다.
발광 소자(LD)는 수평형 발광 소자, 플립칩형 발광 소자 및 수직형 발광 소자 중 하나일 수 있다.
복수의 트랜지스터들은 도 3와 같이 발광 소자(LD)들에 전류를 공급하는 구동 트랜지스터(DT), 구동 트랜지스터(DT)의 게이트 전극에 데이터 전압을 공급하는 스캔 트랜지스터(ST)를 포함할 수 있다. 구동 트랜지스터(DT)는 스캔 트랜지스터(ST)의 소스 전극에 접속되는 게이트 전극, 고전위 전압(VDD)이 인가되는 고전위 전압 라인(VDDL)에 접속되는 소스 전극 및 발광 소자(LD)들의 제1 전극들에 접속되는 드레인 전극을 포함할 수 있다. 스캔 트랜지스터(ST)는 스캔 라인(Sk, k는 1≤k≤n을 만족하는 정수)에 접속되는 게이트 전극, 구동 트랜지스터(DT)의 게이트 전극에 접속되는 소스 전극 및 데이터 라인(Dj, j는 1≤j≤m을 만족하는 정수)에 접속되는 드레인 전극을 포함할 수 있다.
커패시터(Cst)는 구동 트랜지스터(DT)의 게이트 전극과 소스 전극 사이에 형성된다. 스토리지 커패시터(Cst)는 구동 트랜지스터(DT)의 게이트 전압과 소스 전압의 차이값을 충전한다.
구동 트랜지스터(DT)와 스캔 트랜지스터(ST)는 박막 트랜지스터(thin film transistor)로 형성될 수 있다. 또한, 도 3에서는 구동 트랜지스터(DT)와 스캔 트랜지스터(ST)가 P 타입 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)으로 형성된 것을 중심으로 설명하였으나, 본 발명은 이에 한정되지 않는다. 구동 트랜지스터(DT)와 스캔 트랜지스터(ST)는 N 타입 MOSFET으로 형성될 수도 있다. 이 경우, 구동 트랜지스터(DT)와 스캔 트랜지스터(ST)들 각각의 소스 전극과 드레인 전극의 위치는 변경될 수 있다.
또한, 도 3에서는 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3) 각각이 하나의 구동 트랜지스터(DT), 하나의 스캔 트랜지스터(ST) 및 하나의 커패시터(Cst)를 갖는 2T1C (2 Transistor - 1 capacitor)를 포함하는 것을 예시하였으나, 본 발명은 이에 한정되지 않는다. 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3) 각각은 복수의 스캔 트랜지스터(ST)들과 복수의 커패시터(Cst)들을 포함할 수 있다.
제2 서브 화소(PX2)와 제3 서브 화소(PX3)는 제1 서브 화소(PX1)와 실질적으로 동일한 회로도로 표현될 수 있으므로, 이들에 대한 자세한 설명은 생략한다.
구동 회로(20)는 디스플레이 패널(10)을 구동하기 위한 신호들과 전압들을 출력한다. 이를 위해, 구동 회로(20)는 데이터 구동부(21)와 타이밍 제어부(22)를 포함할 수 있다.
데이터 구동부(21)는 타이밍 제어부(22)로부터 디지털 비디오 데이터(DATA)와 소스 제어 신호(DCS)를 입력 받는다. 데이터 구동부(21)는 소스 제어 신호(DCS)에 따라 디지털 비디오 데이터(DATA)를 아날로그 데이터 전압들로 변환하여 디스플레이 패널(10)의 데이터 라인들(D1~Dm)에 공급한다.
타이밍 제어부(22)는 호스트 시스템으로부터 디지털 비디오 데이터(DATA)와 타이밍 신호들을 입력받는다. 호스트 시스템은 스마트폰 또는 태블릿 PC의 어플리케이션 프로세서, 모니터, TV의 시스템 온 칩 등일 수 있다.
타이밍 제어부(22)는 데이터 구동부(21)와 스캔 구동부(30)의 동작 타이밍을 제어하기 위한 제어신호들을 생성한다. 제어신호들은 데이터 구동부(21)의 동작 타이밍을 제어하기 위한 소스 제어 신호(DCS)와 스캔 구동부(30)의 동작 타이밍을 제어하기 위한 스캔 제어 신호(SCS)를 포함할 수 있다.
구동 회로(20)는 디스플레이 패널(10)의 일 측에 마련된 비표시 영역(NDA)에서 배치될 수 있다. 구동 회로(20)는 집적회로(integrated circuit, IC)로 형성되어 COG(chip on glass) 방식, COP(chip on plastic) 방식, 또는 초음파 접합 방식으로 디스플레이 패널(10) 상에 장착될 수 있으나, 본 발명은 이에 한정되지 않는다. 예를 들어, 구동 회로(20)는 디스플레이 패널(10)이 아닌 회로 보드(미도시) 상에 장착될 수 있다.
데이터 구동부(21)는 COG(chip on glass) 방식, COP(chip on plastic) 방식, 또는 초음파 접합 방식으로 디스플레이 패널(10) 상에 장착되고, 타이밍 제어부(22)는 회로 보드 상에 장착될 수 있다.
스캔 구동부(30)는 타이밍 제어부(22)로부터 스캔 제어 신호(SCS)를 입력 받는다. 스캔 구동부(30)는 스캔 제어 신호(SCS)에 따라 스캔 신호들을 생성하여 디스플레이 패널(10)의 스캔 라인들(S1~Sn)에 공급한다. 스캔 구동부(30)는 다수의 트랜지스터들을 포함하여 디스플레이 패널(10)의 비표시 영역(NDA)에 형성될 수 있다. 또는, 스캔 구동부(30)는 집적 회로로 형성될 수 있으며, 이 경우 디스플레이 패널(10)의 다른 일 측에 부착되는 게이트 연성 필름 상에 장착될 수 있다.
전원 공급 회로(50)는 시스템 보드로부터 인가되는 메인 전원으로부터 디스플레이 패널(10)의 구동에 필요한 전압들을 생성하여 디스플레이 패널(10)에 공급할 수 있다. 예를 들어, 전원 공급 회로(50)는 메인 전원으로부터 디스플레이 패널(10)의 발광 소자(LD)들을 구동하기 위한 고전위 전압(VDD)과 저전위 전압(VSS)을 생성하여 디스플레이 패널(10)의 고전위 전압 라인(VDDL)과 저전위 전압 라인(VSSL)에 공급할 수 있다. 또한, 전원 공급 회로(50)는 메인 전원으로부터 구동 회로(20)와 스캔 구동부(30)를 구동하기 위한 구동 전압들을 생성하여 공급할 수 있다.
도 4은 도3의 디스플레이 장치에서 제1 패널영역의 확대도이다.
도 4을 참조하면, 실시예의 디스플레이 장치(100)는 제1 패널영역(A1)과 같은 복수의 패널영역들이 타일링에 의해 기구적, 전기적 연결되어 제조될 수 있다.
제1 패널영역(A1)은 단위 화소(도 2의 PX) 별로 배치된 복수의 반도체 발광 소자(150)를 포함할 수 있다.
도 5은 도 4의 A2 영역의 확대도이다.
도 5을 참조하면, 실시예의 디스플레이 장치(100)는 기판(200), 조립 배선(201, 202), 절연층(206) 및 복수의 반도체 발광 소자(150)를 포함할 수 있다. 이보다 더 많은 구성 요소들이 포함될 수 있다.
조립 배선은 서로 이격된 제1 조립 배선(201) 및 제2 조립 배선(202)을 포함할 수 있다. 제1 조립 배선(201) 및 제2 조립 배선(202)은 반도체 발광 소자(150)를 조립하기 위해 유전영동 힘(DEP force)을 생성하기 위해 구비될 수 있다. 예컨대, 반도체 발광 소자(150)는 수평형 반도체 발광 소자, 플립칩형 반도체 발광 소자 및 수직형 반도체 발광 소자 중 하나일 수 있다.
반도체 발광 소자(150)는 각각 단위 화소(sub-pixel)를 이루기 위하여 적색 반도체 발광 소자(150), 녹색 반도체 발광 소자(150G) 및 청색 반도체 발광 소자(150B를 포함할 수 있으나 이에 한정되는 것은 아니며, 적색 형광체와 녹색 형광체 등을 구비하여 각각 적색과 녹색을 구현할 수도 있다.
기판(200)은 그 기판(200) 상에 배치되는 구성 요소들을 지지하는 지지 부재이거나 구성 요소들을 보호하는 보호 부재일 수 있다.
기판(200)은 리지드(rigid) 기판이거나 플렉서블(flexible) 기판일 수 있다. 기판(200)은 사파이어, 유리, 실리콘이나 폴리이미드(Polyimide)로 형성될 수 있다. 또한 기판(200)은 PEN(Polyethylene Naphthalate), PET(Polyethylene Terephthalate) 등의 유연성 있는 재질을 포함할 수 있다. 또한, 기판(200)은 투명한 재질일 수 있으나 이에 한정되는 것은 아니다. 기판(200)은 디스플레이 패널에서의 지지 기판으로 기능할 수 있으며, 발광 소자의 자가 조립시 조립용 기판으로 기능할 수도 있다.
기판(200)은 도 2 및 도 3에 도시된 서브 화소(PX1, PX2, PX3) 내의 회로, 예컨대 트랜지스터(ST, DT), 커패시터(Cst), 신호 배선 등이 구비된 백플레인(backplane)일 수 있지만, 이에 대해서는 한정하지 않는다.
절연층(206)은 폴리이미드, PAC, PEN, PET, 폴리머 등과 같이 절연성과 유연성 있는 유기물 재질이나 실리콘 옥사이드(SiO2)나 실리콘 나이트라이드 계열(SiNx) 등을 같은 무기물 재질을 포함할 수 있으며, 기판(200)과 일체로 이루어져 하나의 기판을 형성할 수도 있다.
절연층(206)은 접착성과 전도성을 가지는 전도성 접착층일 수 있고, 전도성 접착층은 연성을 가져서 디스플레이 장치의 플렉서블 기능을 가능하게 할 수 있다. 예를 들어, 절연층(206)은 이방성 전도성 필름(ACF, anisotropy conductive film)이거나 이방성 전도매질, 전도성 입자를 함유한 솔루션(solution) 등의 전도성 접착층일 수 있다. 전도성 접착층은 두께에 대해 수직방향으로는 전기적으로 전도성이나, 두께에 대해 수평방향으로는 전기적으로 절연성을 가지는 레이어일 수 있다.
절연층(206)은 반도체 발광 소자(150)가 삽입되기 위한 조립 홀(203)을 포함할 수 있다. 따라서, 자가 조립시, 반도체 발광 소자(150)가 절연층(206)의 조립 홀(203)에 용이하게 삽입될 수 있다. 조립 홀(203)은 삽입 홀, 고정 홀, 정렬 홀 등으로 불릴 수 있다. 조립 홀(203)은 홀로 불릴 수도 있다.
조립 홀(203)은 홀, 홈, 그루브, 리세스, 포켓 등으로 불릴 수 있다.
조립 홀(203)은 반도체 발광 소자(150)의 형상에 따라 상이할 수 있다. 예컨대, 적색 반도체 발광 소자, 녹색 반도체 발광 소자 및 청색 반도체 발광 소자 각각은 상이한 형상을 가지며, 이들 반도체 발광 소자 각각의 형상에 대응하는 형상을 갖는 조립 홀(203)을 가질 수 있다. 예컨대, 조립 홀(203)은 적색 반도체 발광 소자(150-1)가 조립되기 위한 제1 조립 홀(340H), 녹색 반도체 발광 소자가 조립되기 위한 제2 조립 홀(340H) 및 청색 반도체 발광 소자가 조립되기 위한 제3 조립 홀(340H)을 포함할 수 있다. 예컨대, 적색 반도체 발광 소자(150-1)는 원형을 가지고, 녹색 반도체 발광 소자는 제1 단축과 제2 장축을 갖는 제1 타원형을 가지며, 청색 반도체 발광 소자는 제2 단축과 제2 장축을 갖는 제2 타원형을 가질 수 있지만, 이에 대해서는 한정하지 않는다. 청색 반도체 발광 소자의 타원형의 제2 장축은 녹색 반도체 발광 소자의 타원형의 제2 장축보다 크고, 청색 반도체 발광 소자의 타원형의 제2 단축은 녹색 반도체 발광 소자의 타원형의 제1 단축보다 작을 수 있다.
한편, 반도체 발광 소자(150)를 기판(200) 상에 장착하는 방식은 예컨대, 자가 조립 방식(도 6)과 전사 방식 등이 있을 수 있다.
도 6은 실시예에 따른 발광 소자가 자가조립 방식에 의해 기판에 조립되는 예를 나타내는 도면이다.
도 6을 바탕으로 실시예에 따른 반도체 발광 소자를 전자기장을 이용한 자가조립 방식에 의해 디스플레이 패널에 조립되는 예를 설명하기로 한다.
이후 설명되는 조립 기판(200)은 발광 소자의 조립 후에 디스플레이 장치에서 패널 기판(200a)의 기능도 할 수 있으나, 실시예가 이에 한정되는 것은 아니다.
도 6을 참조하면, 반도체 발광 소자(150)는 유체(1200)가 채워진 챔버(1300)에 투입될 수 있으며, 조립 장치(1100)로부터 발생하는 자기장에 의해 반도체 발광 소자(150)는 조립 기판(200)으로 이동할 수 있다. 이때 조립 기판(200)의 조립 홀(207H)에 인접한 발광 소자(150)는 조립 배선들의 전기장에 의한 DEP force에 의해 조립 홀(207H)에 조립될 수 있다. 유체(1200)는 초순수 등의 물일 수 있으나 이에 한정되는 것은 아니다. 챔버는 수조, 컨테이너, 용기 등으로 불릴 수 있다.
반도체 발광 소자(150)가 챔버(1300)에 투입된 후, 조립 기판(200)이 챔버(1300) 상에 배치될 수 있다. 실시 예에 따라, 조립 기판(200)은 챔버(1300) 내로 투입될 수도 있다.
반도체 발광 소자(150)는 도시된 바와 같이 수직형 반도체 발광 소자로 구현될 수 있으나 이에 한정되지 않고 수평형 발광 소자가 채용될 수 있다.
한편, 제1 조립 배선(201) 및 제2 조립 배선(202)은 교류 전압이 인가됨에 따라 전기장이 형성되고, 이 전기장에 의한 DEP force에 의해 조립 홀(207H)로 투입된 반도체 발광 소자(150)가 고정될 수 있다. 제1 조립 배선(201) 및 제2 조립 배선(202) 간의 간격은 반도체 발광 소자(150)의 폭 및 조립 홀(207H)의 폭보다 작을 수 있으며, 전기장을 이용한 반도체 발광 소자(150)의 조립 위치를 보다 정밀하게 고정할 수 있다.
제1 조립 배선(201) 및 제2 조립 배선(202) 상에는 절연층(215)이 형성되어, 제1 조립 배선(201) 및 제2 조립 배선(202)을 유체(1200)로부터 보호하고, 제1 조립 배선(201) 및 제2 조립 배선(202)에 흐르는 전류의 누출을 방지할 수 있다. 예컨대 절연층(215)은 실리카, 알루미나 등의 무기물 절연체 또는 유기물 절연체가 단일층 또는 다층으로 형성될 수 있다. 절연층(215)은, 반도체 발광 소자(150)의 조립 시 제1 조립 배선(201) 및 제2 조립 배선(202)의 손상을 방지하기 위한 최소 두께를 가질 수 있고, 반도체 발광 소자(150)가 안정적으로 조립되기 위한 최대 두께를 가질 수 있다.
절연층(215)의 상부에는 격벽(207)이 형성될 수 있다. 격벽(207)의 일부 영역은 제1 조립 배선(201) 및 제2 조립 배선(202)의 상부에 위치하고, 나머지 영역은 조립 기판(200)의 상부에 위치할 수 있다.
한편, 조립 기판(200)의 제조 시 절연층(215) 상부에 형성된 격벽(340) 중 일부가 제거됨으로써, 반도체 발광 소자(150)들 각각이 조립 기판(200)에 결합 및 조립되는 조립 홀(207H)이 형성될 수 있다.
조립 기판(200)에는 반도체 발광 소자(150)들이 결합되는 조립 홀(207H)이 형성되고, 조립 홀(207H)이 형성된 면은 유체(1200)와 접촉할 수 있다. 조립 홀(207H)은 반도체 발광 소자(150)의 정확한 조립 위치를 가이드할 수 있다.
한편, 조립 홀(207H)은 대응하는 위치에 조립될 반도체 발광 소자(150)의 형상에 대응하는 형상 및 크기를 가질 수 있다. 이에 따라, 조립 홀(207H)에 다른 반도체 발광 소자가 조립되거나 복수의 반도체 발광 소자들이 조립되는 것을 방지할 수 있다.
다시 도 6을 참조하면, 조립 기판(200)이 챔버에 배치된 후에 자기장을 가하는 조립 장치(1100)가 조립 기판(200)을 따라 이동할 수 있다. 조립 장치(1100)는 영구 자석이거나 전자석일 수 있다.
조립 장치(1100)는 자기장이 미치는 영역을 유체(1200) 내로 최대화하기 위해, 조립 기판(200)과 접촉한 상태로 이동할 수 있다. 실시예에 따라서는, 조립 장치(1100)가 복수의 자성체를 포함하거나, 조립 기판(200)과 대응하는 크기의 자성체를 포함할 수도 있다. 이 경우, 조립 장치(1100)의 이동 거리는 소정 범위 이내로 제한될 수도 있다.
조립 장치(1100)에 의해 발생하는 자기장에 의해 챔버(1300) 내의 반도체 발광 소자(150)는 조립 장치(1100) 및 조립 기판(200)을 향해 이동할 수 있다.
반도체 발광 소자(150)는 조립 장치(1100)를 향해 이동 중 조립 배선(201, 202) 사이의 전기장에 의해 형성되는 DEP force에 의해 조립 홀(207H)로 진입하여 고정될 수 있다.
구체적으로 제1, 제2 조립 배선(201, 202)은 교류 전원에 의해 전기장을 형성하고, 이 전기장에 의해 DEP force이 조립 배선(201, 202) 사이에 형성될 수 있다. 이 DEP force에 의해 조립 기판(200) 상의 조립 홀(207H)에 반도체 발광 소자(150)를 고정시킬 수 있다.
이때 조립 기판(200)의 조립 홀(207H) 상에 조립된 발광 소자(150)와 조립 배선(201, 202) 사이에 소정의 솔더층(미도시)이 형성되어 발광 소자(150)의 결합력을 향상시킬 수 있다.
또한 조립 후 조립 기판(200)의 조립 홀(207H)에 몰딩층(미도시)이 형성될 수 있다. 몰딩층은 투명 레진이거나 또는 반사물질, 산란물질이 포함된 레진일 수 있다.
상술한 전자기장을 이용한 자가조립 방식에 의해, 반도체 발광 소자들 각각이 기판에 조립되는 데 소요되는 시간을 급격히 단축시킬 수 있으므로, 대면적 고화소 디스플레이를 보다 신속하고 경제적으로 구현할 수 있다.
이하, 도 도 7 내지 도 32을 참조하여 상술한 문제를 해결하기 위한 다양한 실시예를 설명한다. 이하에서 누락된 설명은 도1 내지 도 6 및 해당 도면과 관련하여 상술된 설명으로부터 용이하게 이해될 수 있다.
이하에서 기술되는 반도체 발광 소자는 마이크로미터 이하의 사이즈를 가질 수 있다. 앞서 기술한 바와 같이, 반도체 발광 소자의 사이즈가 작아질수록, 광 휘도가 저하되는 문제가 있다. 이하에서 광 휘도를 향상시킬 수 있는 다양한 실시예를 설명한다.
또한, 이하에서 기술되는 반도체 발광 소자는 전류가 수직으로 흐르는 수직형 반도체 발광 소자일 수 있다.
이하에서 설명에서 해당 도면에 백플레인 기판의 도면 부호가 부여되지 않은 경우, 도 18에 도시된 백플레인 기판(300A)으로 이해될 수 있다.
[제1 실시예]
도 7은 제1 실시예에 따른 반도체 발광 소자를 도시한 단면도이다. 도 8은 제1 실시예에 따른 반도체 발광 소자를 도시한 평면도이다. 도 9는 제1 실시예에 따른 반도체 발광 소자를 도시한 저면도이다.
도 7 내지 도 9를 참조하면, 제1 실시예에 따른 반도체 발광 소자(150A)는 발광층(151 내지 153), 패시베이션층(157), 제1 전극(154) 및 제2 전극(155)을 포함할 수 있다.
발광층(151 내지 153)은 특정 컬러 광을 발광할 수 있다. 특정 컬러 광은 발광층(151 내지 153)의 반도체 재질에 의해 결정될 수 있다. 특정 컬러 광은 예컨대, 적색 광, 녹색 광 또는 청색 광일 수 있다. 이하에서, 발광층(151 내지 153)은 적색 광을 발광하는 것으로 설명하겠지만, 실시예의 발광층(151 내지 153)은 녹색 광 또는 청색 광을 발광할 수도 있다.
발광층(151 내지 153)은 복수의 반도체층을 포함할 수 있다. 예컨대, 발광층(151 내지 153)은 적어도 하나 이상의 제1 도전형 반도체층(151), 활성층(152) 및 적어도 하나 이상의 제2 도전형 반도체층(153)을 포함할 수 있다. 활성층(152)은 제1 도전형 반도체층(151) 상에 배치되고, 제2 도전형 반도체층(153)은 활성층(152) 상에 배치될 수 있다. 제1 도전형 반도체층(151)은 n형 도펀트를 포함하고, 제2 도전형 반도체층(153)은 p형 도펀트를 포함할 수 있지만, 이에 대해서는 한정하지 않는다.
발광층(151 내지 153)은 제1 영역(150a)와 제1 영역(150a)을 둘러싸는 제2 영역(150b)을 가질 수 있다. 발광층(151 내지 153)의 제1 영역(150a) 아래에 소정 깊이(d1)을 갖는 리세스(158)가 형성될 수 있다. 예컨대, 발광층(151 내지 153)의 제1 영역(150a)에 대응하는 제1 도전형 반도체층(151)의 하면 상에 리세스(158)가 형성될 수 있다. 리세스(158)는 바닥면(158-2)과 내 측면을 가질 수 있다. 내 측면은 경사면(158-1)을 가질 수 있지만, 수직면을 가질 수도 있다. 바닥면(158-2)은 직선 평면을 가질 수 있지만, 이에 대해서는 한정하지 않는다. 나중에 설명하겠지만, 리세스(158)는 제1 전극(154)의 오믹 컨택층(154-1)이 배치될 수 있다.
패시베이션층(157)은 절연 특성이 우수한 재질로 이루어져, 발광층(151 내지 153)을 보호하고, 발광층(151 내지 153)의 측부에 흐르는 누설 전류를 방지할 수 있다. 또한, 패시베이션층(157)은 자가 조립시 DEP force에 대해 척력이 작용하도록 하여, 반도체 발광 소자(150A)의 하측이 조립 홀(340H)의 바닥 면에 대향하도록 하여 정 조립되도록 할 수 있다.
패시베이션층(157)은 발광층(151 내지 153)의 측부를 둘러쌀 수 있다. 패시베이션층(157)은 발광층(151 내지 153)의 가장자리 영역에 배치될 있다. 패시베이션층(157)은 발광층(151 내지 153)의 중심 영영에 대응하는 개구(157H)를 가질 수 있다. 예컨대, 패시베이션층(157)이 제2 전극(155)의 상면에 형성된 후, 발광층(151 내지 153)의 중심 영역에 대응하는 패시베이션층(157)이 제거됨으로써 발광층(151 내지 153)의 중심 영역에 대응하는 개구(157H)가 형성되고 발광층(151 내지 153)의 가장자리 영역에 대응하는 제2 전극(155) 상에 패시베이션층(157)이 형성될 수 있다. 도면과 달리, 개구(157H)가 형성되지 않고, 패시베이션층(157)이 제2 전극(155)의 상면 상에도 형성될 수도 있다.
한편, 앞서 기술한 바와 같이, 비공개 내부 기술(이하, 비교예라 함)에 따르면, 도 12a에 도시한 바와 같이, 광 효율(또는 광 휘도)을 높이기 위해 반도체 발광 소자의 후면의 전체 영역에 오믹 컨택층(5)을 형성하는 방안이 제시되었다. 오믹 컨택층(5)을 형성하기 위해 예컨대, AuGe와 같은 금속막이 반도체 발광 소자의 후면 상에 증착되고 열 처리가 수행됨으로써, 발광층(151 내지 153)에 대해 오믹 특성을 가져, 전기적 특성이 향상될 수 있다.
하지만, 도 12b에 도시한 바와 같이, 오믹 컨택층(154-1)의 열처리 전과 열처리 후에 광 반사율이 현저하게 상이함을 알 수 있다. 예컨대, 650nm 파장 기준으로 오믹 컨택층(154-1)이 열처리 전인 경우 광 반사율이 74%인데 반해, 오믹 컨택층(154-1)이 열처리된 후에는 광 반사율이 22%로서 광 반사율이 현저하게 저하됨을 알 수 있다.
따라서, 광 반사율을 증가시켜 광 효율이나 휘도를 개선할 수 방안이 절실하다. 이하의 실시예에서 광 효율이나 휘도를 개선할 수 있는 실시예를 설명한다.
다시 도 7 내지 도 9를 참조하면, 제1 전극(154)은 발광층(151 내지 153) 아래에 배치될 수 있다.
제1 전극(154)은 오믹 컨택층(154-1), 반사층(154-2) 및 자성층(154-3)을 포함할 수 있다. 도시되지 않았지만, 제1 전극(154)는 이보다 더 많은 레이어들을 포함할 수 있다. 오믹 컨택층(154-1)은 Au, AuBe, AuGe 등을 포함할 수 있다. 반사층(154-2)은 Al, Ag 등을 포함할 수 있다. 자성층(154-3)은 Ni, Co 등을 포함할 수 있다. 도시되지 않았지만, 제1 전극(154)는 Cu와 같은 전극층(도전층), Mo와 같은 산화 방지층, Cr, Ti와 같은 접착층 등을 포함할 수도 있다.
실시예에 따르면, 오믹 컨택층(154-1)의 면적을 최소화하고 반사층(154-2)의 면적을 최대로 확장하도록 제1 전극(154)의 구조가 설계될 수 있다.
오믹 컨택층(154-1)은 발광층(151 내지 153)의 제1 영역(150a) 아래에 배치될 수 있다. 오믹 컨택층(154-1)은 발광층(151 내지 153)의 제1 영역(150a) 하측에 형성된 리세스(158)에 배치될 수 있다. 오믹 컨택층(154-1)은 발광층(151 내지 153)의 제1 영역(150a)에 대응하는 제1 도전형 반도체층(151)의 하면 상에 형성된 리세스(158)에 배치될 수 있다. 오믹 컨택층(154-1)은 발광층(151 내지 153)의 제1 영역(150a)에 대응하는 제1 도전형 반도체층(151)의 하면 상에 형성된 리세스(158) 내에 배치될 수 있다. 오믹 컨택층(154-1)은 리세스(158)의 바닥면(158-2)에 접할 수 있다. 오믹 컨택층(154-1)은 리세스(158)의 내 측면에 접할 수 있지만, 이에 대해서는 한정하지 않는다.
오믹 컨택층(154-1)은 제1 도전형 반도체층(151)과의 오믹 특성을 향상시키기 위해 형성될 수 있다. 오믹 컨택층(154-1)은 금속으로 이루어질 수 있다. 예컨대, 오믹 컨택층(154-1)은 Au, AuBe, AuGe 등을 포함할 수 있다.
오믹 컨택층(154-1)의 하면은 직선 평면을 가질 수 있다. 오믹 컨택층(154-1)의 하면은 발광층(151 내지 153)의 제2 영역(150b)의 하면과 동일한 수평 선 상에 위치될 수 있지만, 이에 대해서는 한정하지 않는다. 예컨대, 오믹 컨택층(154-1)의 두께는 리세스(158)의 깊이(d1)와 동일할 수 있다.
실시예에 따르면, 오믹 컨택층(154-1)이 발광층(151 내지 153)의 중심 영역인 제1 영역(150a) 아래에만 형성되어 활성층(152)에서 생성된 광이 입사되어 흡수될 확률을 최소화함으로써, 광 효율 및 휘도를 개선할 수 있다.
아울러, 실시예에 따르면, 오믹 컨택층(154-1)의 면적(A1)을 발광층(151 내지 153)의 하측의 면적 대비하여 최소의 면적을 갖도록 함으로써, 오믹 컨택층(154-1)에 의한 광 반사율 저하를 방지하여 광 효율 및 휘도를 개선할 수 있다. 도 9에 도시한 바와 같이, 오믹 컨택층(154-1)의 면적(A1)은 발광층(151 내지 153)의 하측의 면적의 5% 내지 50%일 수 있다.
예컨대, 오믹 컨택층(154-1)은 리세스(158)의 형상에 대응하는 형상을 가질 수 있다. 도 9에 도시한 바와 같이, 리세스(158)가 원형을 갖는 경우, 오믹 컨택층(154-1)은 각각 원형을 가질 수 있다.
반사층(154-2)은 발광층(151 내지 153)의 제2 영역(150b)의 하측 상에 배치될 수 있다. 예컨대, 반사층(154-2)은 발광층(151 내지 153)의 제2 영역(150b)의 하면에 접할 수 있다. 예컨대, 반사층(154-2)은 발광층(151 내지 153)의 제2 영역(150b)에 대응하는 제1 도전형 반도체층(151)의 하면에 접할 수 있다.
또한, 반사층(154-2)은 발광층(151 내지 153)의 제1 영역(150a) 아래에 배치될 수 있다. 반사층(154-2)은 오믹 컨택층(154-1)을 둘러쌀 수 있다. 반사층(154-2)은 오믹 컨택층(154-1)의 하면 상에 배치될 수 있다. 도시되지 않았지만, 반사층(154-2)의 일부, 즉 돌출부(154-2a)는 리세스(158) 내에서 리세스(158)의 내 측면과 오믹 컨택층(154-1)의 측면 사이에 배치될 수도 있다. 이러한 경우, 돌출부(154-2a)는 오믹 컨택층(154-1)의 측면 둘레를 따라 배치될 수 있다.
반사층(154-2)은 광을 반사시키는 기능을 가질 수 있다. 반사층(154-2)는 금속으로 이루어질 수 있다. 예컨대, 반사층(154-2)은 은(Ag), 알루미늄(Al), 금(Au) 등을 포함할 수 있다.
실시예에 따르면, 반사층(154-2)이 발광층(151 내지 153)의 가장자리 영역인 제2 영역(150b) 아래에 형성되어 발광층(151 내지 153)의 하측 면적 중에서 가장 넓은 면적을 차지하도록 하여 광 반사율을 최대로 높일 수 있어, 광 효율 및 휘도를 개선할 수 있다. 도 9에 도시한 바와 같이, 반사층(154-2)의 면적(A2)은 발광층(151 내지 153)의 하측의 면적의 50%를 넘을 수 있다. 발광층(151 내지 153)의 하측의 전 영역에 오믹 컨택층(154-1)과 반사층(154-2)이 배치되므로, 오믹 컨택층(154-1)의 배치 면적을 최소화함으로써 반사층(154-2)의 배치 면적을 극대화할 수 있다. 예컨대, 발광층(151 내지 153)의 하측 면적 중에서 5%의 면적(A1)이 오믹 컨택층(154-1)이 차지하고, 나머지 면적 즉 95%의 면적(A2)이 반사층(154-2)이 차지할 수 있다. 따라서, 활성층(152)에서 생성된 광이 오믹 컨택층(154-1)에 의해 흡수되기보다는 반사층(154-2)에 의해 반사될 확률을 최대로 높여 광 효율 및 휘도가 향상될 수 있다.
도 13에 도시한 바와 같이, 반사층(154-2)이 발광층(151 내지 153)의 가장자리 영역, 즉 제2 영역(150b) 아래에 배치되고, 반사층(154-2)의 면적(A2)이 발광층(151 내지 153)의 하측의 면적의 50%를 넘도록 함으로써, 활성층(152)에서 하부 방향으로 진행된 광의 대부분이 상부 방향으로 반사되어, 광 반사율이 개선될 수 있다.
도 14에 도시한 바와 같이, 비교예는 반사층(154-2)이 구비되지 않은 경우이고, 실시예는 오믹 컨택층(154-1)의 배치 면적을 최소화하고 반사층(154-2)의 배치 면적을 극대화한 경우이다.
비교예에 비해 실시예에서 외부 양자 효율이 매우 높아짐을 알 수 있다. 외부 양자 효율은 주입된 전하 입자 수에 대해 사용할 수 있는 빛 입자 수의 비로 나타내는 것으로서, 내부양자효율과 광추출효율의 곱일 수 있다. 특히, 구동 전류가 커짐에 따라 비교예 및 실시예에서의 외부 양자 효율 차이가 더욱 더 커짐을 알 수 있다. 예컨대, 발명자들은 20㎂에서 비교예에 비해 실시예에서 외부 양자 효율이 4.7배 더 큼을 확인하였다.
도 15에 도시한 바와 같이, 비교예는 반사층(154-2)이 구비되지 않은 경우이고, 실시예는 오믹 컨택층(154-1)의 배치 면적을 최소화하고 반사층(154-2)의 배치 면적을 극대화한 경우이다.
5㎂ 및 20㎂ 각각에서 비교예보다 실시예에서 광 효율이 현저히 높음을 알 수 있다. 예컨대, 출원인은 5㎂에서 비교에서는 광 효율은 1.2cd/A인데 반해, 실시예에서의 광 효율은 5.3cd/A로서, 대략 4.4배 증가됨을 확인하였다.
이상에서 반사층(154-2)은 금속으로 이루어지는 것으로 설명하였다. 하지만, 반사층(154-2)은 멀티 굴절율 차이를 이용하여 만들어질 수도 있다.
도 11에 도시한 바와 같이, 반사층(154-2)은 복수의 제1 굴절율층(154-21)과 복수의 제2 굴절율층(154-22)을 포함할 수 있다. 예컨대, 제1 굴절율층(154-21)과 제2 굴절율층(154-22)은 서로 교대로 적층될 수 있다. 예컨대, 제1 굴절율층(154-21)은 저굴절율을 갖는 층이고, 제2 굴절율층(154-22)은 고굴절율을 갖는 층일 수 있지만, 서로 반대일 수도 있다. 예커대, 제1 굴절율층(154-21)은 632.8nm 기준으로 1.457의 굴절율을 갖는 SiO2로 이루어지고, 제2 굴절율층(154-22)은 632.8nm 기준으로 2.493의 굴절율을 갖는 TiO2로 이루어질 수 있다.
다시 도 7 내지 도 9를 참조하면, 자성층(154-3)은 자가 조립시 자화에 의해 자화되는 부재로서, 자화되는 정도로서 자화력이 정의될 수 있다. 에컨대, 자성층(154-3)의 자화력이 클수록 자가 조립 시 자석에 대한 반도체 발과 소자(150A)의 반응 속도가 커질 수 있다. 자성층(154-3)의 자화력은
자성층(154-3)은 발광층(151 내지 153)의 하측 상에 배치될 수 있다. 자성층(154-3)은 발광층(151 내지 153)의 제1 영역(150a)의 하측 상에 배치될 수 있다. 자성층(154-3)은 발광층(151 내지 153)의 제1 영역(150a)에 대응하는 반사층(154-2) 아래에 배치될 수 있다. 자성층(154-3)은 발광층(151 내지 153)의 제2 영역(150b)의 하측 상에 배치될 수 있다. 자성층(154-3)은 발광층(151 내지 153)의 제2 영역(150b)에 대응하는 반사층(154-2) 아래에 배치될 수 있다.
자성층(154-3)은 반사층(154-2)의 하면에 접할 수 있지만, 이에 대해서는 한정하지 않는다. 자성층(154-3)은 반사층(154-2)의 사이즈와 동일한 사이즈를 가질 수 있지만, 이에 대해서는 한정하지 않는다. 자성층(154-3)은 반사층(154-2)의 형상에 대응하는 형상을 가질 수 있다. 예컨대, 반사층(154-2)이 원형을 갖는 경우, 자성층(154-3) 또한 원형을 가질 수 있다.
실시예에 따르면, 자성층(154-3)이 발광층(151 내지 153)의 하측의 전 영역에 배치되어 그 배치 면적이 극대화됨으로써, 자가 조립시 자석에 대한 반도체 발광 소자(150A)의 반응 속도가 증가되어 조립율이 향상될 수 있다.
한편, 제2 전극(155)은 발광층(151 내지 153) 상에 제2 전극(155)이 배치될 수 있다. 제2 전극(155)은 발광층(151 내지 153)의 제1 영역(150a) 상에 배치될 수 있다. 제2 전극(155)은 발광층(151 내지 153)의 제2 영역(150b) 상에 배치될 수 있다. 제2 전극(155)는 발광층(151 내지 153)의 제2 도전형 반도체층(153)의 상면에 접할 수 있지만, 이에 대해서는 한정하지 않는다. 도시도지 않았지만, 제2 전극(155)의 사이즈가 발광층(151 내지 153)의 사이즈보다 작을 수도 잇다. 제2 전극(155)은 투명한 도전층으로서, ITO, IZO 등을 포함할 수 있다.
한편, 미설명 부호 150d는 다단 구조(150d)로서, 자가 조립시 반도체 발광 소자(150A)가 상하로 크게 흔들리거나 뒤집히지 않고 정위치로 이동 가능함으로써, 조립 불량을 방지할 수 있다.
이하 제1 실시예에 따른 디스플레이 장치를 설명한다.
도 16은 제1 실시예에 따른 디스플레이 장치를 도시한 평면도이다. 도 17은 도 16의 제1 실시예에 따른 디스플레이 장치에서 D1-D2 라인을 따라 절단한 단면도이다. 도 18은 실시예의 백플레인 기판(300A)을 도시한 단면도이다.
도 16을 참조하면, 제1 실시예에 따른 디스플레이 장치(300)는 복수의 화소(PX)를 포함하고, 복수의 화소(PX)는 각각 복수의 서브 화소(PX1, PX2, PX3)를 포함할 수 있다.
예컨대, 복수의 서브 화소(PX1, PX2, PX3) 각각에 적어도 하나의 반도체 발광 소자(150-1 내지 150-3)이 배치될 수 있다. 예컨대, 적어도 하나 이상의 적색 반도체 발과 소자(150-1)가 제1 서브 화소(PX1) 상에 배치되고, 적어도 하나 이상의 녹색 반도체 발광 소자(150-2)가 제2 서브 화소(PX2) 상에 배치되며, 적어도 하나 이상의 청색 반도체 발광 소자(150-3)가 제3 서브 화소(PX3) 상에 배치될 수 있다.
적색 반도체 발광 소자(150-1)가 도 7 내지 도 15에 도시된 제1 실시예에 따른 반도체 발광 소자(150A)일 수 있지만, 녹색 반도체 발광 소자(150-2) 및/또는 청색 반도체 발광 소자(150-3) 또한 발광층(151 내지 153)의 반도체 재질을 제외하고 제1 실시예에 따른 반도체 발광 소자(150A)와 동일한 형상, 구조 및/또는 기능을 가질 수 있다.
한편, 복수의 서브 화소(PX1 내지 PX3)는 각각 제1 조립 배선(321) 및 제2 조립 배선(322)을 포함할 수 있다. 자가 조립시 제1 조립 배선(321) 및 제2 조립 배선(322)에 인가된 교류 전압에 의해 DEP force가 형성되어, 이 DEP force에 의해 유체 내의 반도체 발광 소자(151-1 내지 151-3)가 해당 서브 화소(PX1 내지 PX3) 상에 조립될 수 있다.
반도체 발광 소자(151-1 내지 151-3)의 조립을 돕기 위해 복수의 서브 화소(PX1 내지 PX3)는 각각 조립 홀(340H)을 포함할 수 있다. 조립 홀(340H) 내에 DEP force가 크게 형성되므로, 유체 내에 이동 중인 반도체 발광 소자(150-1 내지 150-3)가 조립 홀(340H)을 지나가다가 상기 크게 형성된 DEP force에 당겨져 해당 조립 홀(340H)에 조립될 수 있다.
도 17 및 도 18을 참조하면, 제1 실시예에 따른 디스플레이 장치(300)은 백플레인(backplane) 기판(300A), 제2 절연층(335), 반도체 발광 소자(150-1), 연결 전극(370), 제3 절연층(350) 및 전극 배선(360)을 포함할 수 있다.
백플레인 기판(300A)은 미리 마련될 수 있다. 이후, 자가 조립 공정을 이용하여 반도체 발광 소자(150-1)가 백플레인 기판(300A)의 조립 홀(340H)에 조립될 수 있다. 이후, 후공정을 통해 연결 전극(370), 제3 절연층(350) 및 전극 배선(360)이 형성됨으로써, 제1 실시예에 따른 디스플레이 장치(300)가 제조될 수 있다.
백플레인 기판(300A)은 기판(310), 제1 조립 배선(321), 제2 조립 배선(322), 제1 절연층(330) 및 격벽(340)을 포함할 수 있다.
기판(310)은 제1 실시예에 따른 디스플레이 장치(300)의 구성 요소들, 즉 반도체 발광 소자(150-1), 연결 전극(370), 제3 절연층(350), 전극 배선(360) 등을 지지하기 위한 지지 기판으로서, 하부 기판이나 디스플레이 기판으로 불릴 수 있다. 도시되지 않았지만, 전극 배선(360) 상에 상부 기판이 배치될 수도 있지만, 이에 대해서는 한정하지 않는다.
제1 조립 배선(321)은 기판(310) 상에 배치될 수 있다. 제2 조립 배선(322)는 기판(310) 상에 배치될 수 있다.
예컨대, 제1 조립 배선(321) 및 제2 조립 배선(322)은 각각 동일 층 상에 배치될 수 있다. 예컨대, 제1 및 제2 조립 배선(321, 322)은 기판(310)의 상면에 접할 수 있지만, 이에 대해서는 한정하지 않는다. 예컨대, 제1 조립 배선(321) 및 제2 조립 배선(322)은 각각 동일한 층에 배치될 수 있다. 예컨대, 제1 조립 배선(321) 및 제2 조립 배선(322)은 각각 서로 나란하게 배치될 수 있다. 제1 조립 배선(321) 및 제2 조립 배선(322)은 각각 자가 조립 방식을 이용하여 반도체 발광 소자(150-1)를 조립 홀(340H)에 조립하는 역할을 할 수 있다. 즉, 자가 조립시 제1 조립 배선(321) 및 제2 조립 배선(322)에 공급된 전압에 의해 전기장이 제1 조립 배선(321) 및 제2 조립 배선(322) 사이에 생성되고, 이 전기장에 의해 형성된 DEP force에 의해 조립 장치(도 10의 1100)에 의해 이동 중인 반도체 발광 소자(150-1)가 조립 홀(340H)에 조립될 수 있다. 조립 홀(340H)을 반도체 발광 소자(150-1)의 직경보다 큰 직경을 가질 수 있다.
제1 조립 배선(321) 및 제2 조립 배선(322)은 각각은 복수의 금속층을 포함할 수 있다. 도시되지 않았지만, 제1 조립 배선(321) 및 제2 조립 배선(322)은 각각 메인 배선과 보조 전극을 포함할 수 있다. 제1 조립 배선(321) 및 제2 조립 배선(322) 각각의 메인 배선은 기판(310)의 일 방향을 따라 길게 배치될 수 있다. 제1 조립 배선(321) 및 제2 조립 배선(322) 각각의 보조 전극은 메인 배선으로부터 조립 홀(340H)을 향해 연장될 수 있다. 보조 전극은 메인 배선에 전기적으로 연결될 수 있다. 메인 배선은 보조 배선 상에 배치되어, 메인 배선의 하면이 보조 배선의 상면에 접할 수 있지만, 이에 대해서는 한정하지 않는다.
한편, 도시되지 않았지만, 제1 조립 배선(321) 및 제2 조립 배선(322)은 서로 상이한 층 상에 배치될 수도 있다.
제1 절연층(330)은 제1 조립 배선(321) 및 제2 조립 배선(322) 상에 배치될 수 있다. 예컨대, 제1 절연층(330)은 무기 물질이나 유기 물질로 이루어질 수 있다. 예컨대, 제1 절연층(330)은 DEP force와 관련된 유전율을 갖는 물질로 이루어질 수 있다. 예컨대, 제1 절연층(330)의 유전율이 클수록 DEP force가 커질 수 있지만, 이에 대해서는 한정하지 않는다. 제1 절연층(330)은 이후에 형성된 격벽(340)의 조립 홀(340H)에 의해 자가 조립시 유체가 직접 제1 조립 배선(321) 또는 제2 조립 배선(322)과 접하여 부식되는 것을 방지할 수 있다.
도면에는 조립 홀(340H) 내에 제1 절연층(330)이 제거된 것으로 도시되고 있지만, 백플레이 기판(300A)에서 조립 홀(340H) 내에 제1 절연층(330)은 제거되지 않은 상태를 유지할 수 있다. 조립 홀(340H) 내에 제1 절연층(330)이 제거되는 공정은 반도체 발광 소자(150-1)가 해당 조립 홀(340H)에 조립된 후 수행될 수 있다. 조립 홀(340H) 내에 해당 제1 절연층(330)의 제거는 연결 전극(370)이 제1 조립 배선(321) 및/또는 제2 조립 배선(322)과 전기적으로 연결하기 위해서이다.
격벽(340)는 제1 절연층(330) 상에 배치될 수 있다. 제1 절연층(330)은 조립 홀(340H)을 가질 수 있다. 조립 홀(340H)은 복수의 화소(PX) 각각의 복수의 서브 화소(PX1, PX2, PX3) 각각에 형성될 수 있다. 즉, 서브 화소(PX1, PX2, PX3) 당 하나의 조립 홀(340H)에 형성될 수 있지만, 이에 대해서는 한정하지 않는다. 예컨대, 조립 홀(340H) 내에 제1 절연층(330)이 노출될 수 있다. 예컨대, 조립 홀(340H)의 바닥면(158-2)은 제1 절연층(330)의 상면일 수 있다.
격벽(340)은 반도체 발광 소자(150-1)의 두께를 고려하여 그 높이(또는 두께)가 결정될 수 있다.
이상과 같이 구성된 백플레인 기판(300A) 상에 자가 조립 공정이 수행되어, 복수의 반도체 발광 소자(150-1 내지 150-3)가 기판(310) 상의 복수의 화소(PX) 각각의 복수의 서브 화소(PX1, PX2, PX3)에 조립될 수 있다.
일 예로서, 복수의 적색 반도체 발광 소자(150-1), 복수의 녹색 반도체 발광 소자(150-2) 및 복수의 청색 반도체 발광 소자(150-3) 각각이 순차적으로 기판(310) 상의 복수의 화소(PX) 각각의 복수의 서브 화소(PX1, PX2, PX3)에 조립될 수 있다.
다른 예로서, 복수의 적색 반도체 발광 소자(150-1), 복수의 녹색 반도체 발광 소자(150-2) 및 복수의 청색 반도체 발광 소자(150-3)가 동시에 기판(310) 상의 복수의 화소(PX) 각각의 복수의 서브 화소(PX1, PX2, PX3)에 조립될 수 있다. 이를 위해, 챔버의 유체 내에 복수의 적색 반도체 발광 소자(150-1), 복수의 녹색 반도체 발광 소자(150-2) 및 복수의 청색 반도체 발광 소자(150-3)가 투하되어 혼합될 수 있다. 이어서, 동일한 자가 조립 공정이 수행되어, 복수의 적색 반도체 발광 소자(150-1), 복수의 녹색 반도체 발광 소자(150-2) 및 복수의 청색 반도체 발광 소자(150-3)가 동시에 기판(310) 상의 복수의 화소(PX) 각각의 복수의 서브 화소(PX1, PX2, PX3)에 조립될 수 있다.
동시 자가 조립을 위해, 적색 반도체 발광 소자(150-1), 녹색 반도체 발광 소자(150-2) 및 청색 반도체 발광 소자(150-3) 각각은 서로 간에 배타성을 가질 수 있다. 즉, 적색 반도체 발광 소자(150-1), 녹색 반도체 발광 소자(150-2) 및 청색 반도체 발광 소자(150-3) 각각의 모양이나 사이즈가 상이할 수 있다. 예컨대, 적색 반도체 발광 소자(150-1)는 원형을 가지고, 녹색 반도체 발광 소자(150-2)는 제1 단축과 제1 장축을 가지는 제1 타원형을 가지며, 청색 반도체 발광 소자(150-3)는 제2 타원형을 가질 수 있다. 이때, 제2 타원형은 제1 단축보다 작은 제2 단축과 제1 장축보다 큰 제2 장축을 가질 수 있다.
앞서 기술한 바와 같이, 제1 전극(154)의 일부, 즉 오믹 컨택층(154-1)이 발광층(151 내지 153)의 제1 영역(150a) 아래에 배치되고, 반사층(154-2)이 발광층(151 내지 153)의 제2 영역(150b) 아래뿐만 아니라 오믹 컨택층(154-1) 아래에 배치되며, 자성층(154-3)이 반사층(154-2) 아래에 배치될 수 있다. 이때, 오믹 컨택층(154-1)이 발광층(151 내지 153)의 제1 영역(150a)의 하측에 형성된 리세스(158) 내에 배치되므로, 오믹 컨택층(154-1) 아래에 배치된 반사층(154-2)의 하면 및/또는 자성층(154-3)의 하면은 직선 평면을 가질 수 있다. 이와 같이, 반도체 발광 소자(150-1)의 하측이 직선 평면을 가짐으로써, 자가 조립시 반도체 발광 소자(150-1)가 유체 내에서 좌우로 흔들리거나 뒤집히자 않고 조립 홀(340H)에 정조립될 수 있다.
한편, 반도체 발광 소자(150-1)가 조립된 후, 후공정을 이용하여 전기적 연결이 형성될 수 있다. 즉, 후공정을 이용하여 연결 전극(370), 제3 절연층(350) 및 전극 배선(360)이 형성될 수 있다.
연결 전극(370)은 조립 홀(340H)에 배치될 수 있다. 연결 전극(370)은 반도체 발광 소자(150-1)와 제1 조립 배선(321) 및/또는 제2 조립 배선(322)을 전기적으로 연결할 수 있다. 예컨대, 연결 전극(370)은 반도체 발광 소자(150-1)의 전극(154)과 제1 조립 배선(321) 및/또는 제2 조립 배선(322)을 전기적으로 연결할 수 있다. 에컨대, 연결 전극(370)은 제1 전극(154)의 반사층(154-2)의 측면 및/또는 자성층(154-3)의 측면에 전기적으로 연결될 수 있다.
연결 전극(370)은 전기 도금이나 스퍼터링 방식을 이용하여 형성될 수 있다.
일 예로서, 연결 전극(370)은 전기 도금 공정을 이용하여 형성될 수 있다. 즉, 도금 대상물, 예컨대 기판(310)이 전해액(electrolyte)에 침지된 후, 제1 조립 배선(321) 및/또는 제2 조립 배선(322)이 캐소드에 연결되어 전압이 인가됨으로써, 제1 조립 배선(321) 및/또는 제2 조립 배선(322) 에 금속의 피막이 코팅되어 연결 전극(370)이 형성될 수 있다.
금속의 피막이 제1 조립 배선(321) 및/또는 제2 조립 배선(322)에 코팅되어 점차 두꺼워짐에 따라 반도체 발광 소자(150-1)의 하측뿐만 아니라 조립 홀(340H)에서 반도체 발광 소자(150-1)의 둘레를 따라 연결 전극(370)이 형성될 수 있다.
다른 예로서, 스퍼터링 공정을 이용하여 금속막이 기판(310) 상에 형성되고 패터닝되어, 연결 전극(370)이 조립 홀(340H)에서 반도체 발광 소자(150-1)의 둘레를 따라 형성될 수 있다. 또한, 제1 절연층(330)의 두께(t4)와 단차(d1)의 합에 해당하는 널찍한 이격 공간이 형성되어, 금속막이 해당 이격 공간에도 형성될 수 있다. 이에 따라, 연결 전극(370)의 형성이 용이하고 연결 전극(370)과 제1 전극(154) 간의 콘택 면적이 극대화되어, 발광 효율 및 광 휘도가 현저하게 향상될 수 있다.
도시되지 않았지만, 연결 전극(370) 대신에 전극 배선(360)과 이격되어 또 다른 전극 배선(360)이 제3 절연층(350)을 통해 반도체 발광 소자(150-1)의 측부에 연결될 수도 있다.
제2 절연층(335)은 반도체 발광 소자(150-1)와 제1 절연층(330) 사이에 배치되어, 반도체 발광 소자(150-1)를 제1 절연층(330)에 고정시킬 수 있다.
제2 절연층(335)은 반도체 발광 소자(150-1)의 형상에 대응하는 형상을 가질 수 있다. 예컨대, 제2 절연층(335)의 직경(또는 폭)은 반도체 발광 소자(150-1)의 직경(또는 폭)과 동일할 수 있지만, 이에 대해서는 한정하지 않는다. 예컨대, 제2 절연층(335)은 반도체 발광 소자(150-1)의 제1 도전형 반도체층(151)의 형상 및/또는 전극(154)의 형상에 대응하는 형상을 가질 수 있다. 예컨대, 제2 절연층(335)의 두께는 제1 절연층(330)의 두께보다 작을 수 있다. 예컨대, 제2 절연층(335)의 두께는 반도체 발광 소자(150-1)의 전극(154)의 두께보다 작을 수 있다.
제3 절연층(350)은 격벽(340) 상에 배치될 수 있다. 제3 절연층(350)은 반도체 발광 소자(150-1) 상에 배치될 수 있다. 제3 절연층(350)은 조립 홀(340H)에 배치된 연결 전극(370) 상에 배치될 수 있다. 제3 절연층(350)은 전극 배선(360)이나 다른 층을 용이하게 형성하도록 하기 위한 평탄화층일 수 있다. 따라서, 제3 절연층(350)의 상면은 직선 평면을 가질 수 있다. 제1 절연층(330) 제3 절연층(350)은 유기 물질 또는 무기 물질로 이루어질 수 있다. 예컨대, 제 제1 절연층(330) 제3 절연층(350) 중 적어도 하나 이상의 절연층은 유기 물질로 이루어질 수 있다.
전극 배선(360)은 제3 절연층(350) 상에 배치되어, 제3 절연층(350)을 통해 반도체 발광 소자(150-1)에 전기적으로 연결될 수 있다. 예컨대, 전극 배선(360)은 제3 절연층(350) 및 반도체 발광 소자(150-1)의 패시베이션층(157)을 통해 발광층(151 내지 153)의 상측과 전기적으로 연결될 수 있다.
따라서, 제1 조립 배선(321) 및/또는 제2 조립 배선(322)과 전극 배선(360)에 공급된 전압에 의해 반도체 발광 소자(150-1)가 발광될 수 있다.
[제2 실시예]
도 19는 제2 실시예에 따른 반도체 발광 소자를 도시한 단면도이다.
제2 실시예는 리세스(158)의 깊이(d2)를 제외하고 제1 실시예와 동일하다. 제2 실시예에서 제1 실시예와 동일한 형상, 구조 및/또는 기능을 갖는 구성 요소에 대해서는 동일한 도면 부호를 부여하고 상세한 설명을 생략한다.
도 19을 참조하면, 제2 실시예에 따른 반도체 발광 소자(150B)는 발광층(151 내지 153), 패시베이션층(157), 제1 전극(154) 및 제2 전극(155)을 포함할 수 있다. 제2 실시예에 따른 반도체 발광 소자(150B)는 적색 반도체 발광 소자(도 16의 150-1)일 수 있다. 녹색 반도체 발광 소자(150-2)나 청색 반도체 발광 소자(150-3) 또한 발광층(151 내지 153)의 재질만 상이하고 기본적인 구조는 제2 실시예에 따른 반도체 발광 소자(150B)와 동일할 수 있다.
발광층(151 내지 153)의 제1 영역(150a)의 하측에 리세스(158)가 형성될 수 있다. 제2 실시예의 리세스(158)의 깊이(d2)는 제1 실시예(도 7)의 리세스(158)의 깊이(d1)보다 클 수 있다.
제1 전극(154)은 발광층(151 내지 153)의 하측 상에 배치되고, 제2 전극(155)은 발광층(151 내지 153)의 상측 상에 배치될 수 있다. 제1 전극(154)은 오믹 컨택층(154-1), 반사층(154-2) 및 자성층(154-3)을 포함할 수 있다. 도시되지 않았지만, 제1 전극(154)는 이보다 더 많은 레이어들을 포함할 수 있다.
리세스(158)은 바닥면(158-2)와 경사면(158-1)을 가질 수 있다. 리세스(158)의 깊이(d2)가 클수록, 경사면(158-1)의 길이나 면적이 커질 수 있다.
해당 리세스(158)에 오믹 컨택층(154-1)이 배치될 수 있다. 이때, 오믹 컨택층(154-1)의 두께는 제1 실시예(도 7)의 오믹 컨택층(154-1)의 두께와 동일할 수 있지만, 이에 대해서는 한정하지 않는다.
제2 실시예에서, 오믹 컨택층(154-1)의 두께는 리세스(158)의 깊이(d2)보다 작을 수 있다. 이에 따라, 오믹 컨택층(154-1)의 하면은 발광층(151 내지 153)의 제2 영역(150b)의 하면보다 높게 위치될 수 있다. 오믹 컨택층(154-1)은 리세스(158)의 바닥면(158-2)에 배치될 수 있다.
한편, 반사층(154-2)은 발광층(151 내지 153)의 하측 상에 배치되고, 자성층(154-3)은 반사층(154-2) 아래에 배치될 수 있다. 반사층(154-2)은 발광층(151 내지 153)의 제2 영역(150b) 아래에 배치될 수 있다. 반사층(154-2)은 오믹 컨택층(154-1) 아래에 배치될 수 있다. 반사층(154-2)은 오믹 컨택층(154-1)을 둘러쌀 수 있다.
반사층(154-2) 및 자성층(154-3)은 리세스(158) 내에 배치될 수 있다. 반사층(154-2) 및 자성층(154-3)은 리세스(158) 내에서 오믹 컨택층(154-1) 아래에 배치될 수 있다. 반사층(154-2)은 리세스(158)의 경사면(158-1) 상에 배치될 수 있다. 반사층(154-2)의 일부, 즉 돌출부(154-2a)는 리세스(158) 내에서 오믹 컨택층(154-1)을 둘러쌀 수 있다. 리세스(158)의 깊이(d2)는 오믹 컨택층(154-1)의 두께, 반사층(154-2)의 두께 및 자성층(154-3)의 두께의 총합보다 클 수 있다. 이에 따라, 자성층(154-3)은 발광층(151 내지 153)의 하측에 형성된 리세스(158)에 대응하는 리세스(154-3a)가 형성될 수 있다.
제2 실시예에 따르면, 리세스(158)의 깊이(d2)가 크므로, 오믹 컨택층(154-1)은 리세스(158)의 바닥면(158-2)에 배치되고, 반사층(154-2)은 리세스(158)의 내 측면 상에 배치될 수 있다. 이에 따라, 제1 실시예(도 7)에 비해, 제2 실시예의 반사층(154-2)의 면적(A2)이 더욱 더 증가되므로 광 반사율의 증가로 인해 광 효율 및 휘도가 향상될 수 있다.
제2 실시예에 따르면, 자성층(154-3) 또한 리세스(158)의 내 측면에 배치된 반사층(154-2) 상에 배치되므로, 자성층(154-3)의 면적 또한 제1 실시예(도 7)에 비해 더욱 더 증가되어 자가 조립시 자석에 대한 반응 속도가 증가되어 조립율이 향상될 수 있다.
도 20은 제2 실시예에 따른 디스플레이 장치를 도시한 단면도이다.
도 20을 참조하면, 제2 실시예에 따른 디스플레이 장치(301)는 백플레인 기판(300A), 제2 절연층(335), 반도체 발광 소자(150-1), 연결 전극(370), 제3 절연층(350) 및 전극 배선(360)을 포함할 수 있다.
백플레인 기판(300A)은 기판(310), 제1 조립 배선(321), 제2 조립 배선(322), 제1 절연층(330) 및 격벽(340)을 포함할 수 있다.
백플레인 기판(300A)을 대상으로 자가 조립이 수행되어 반도체 발광 소자(150-1)가 조립 홀(340H)에 조립된 후, 후공정이 수행되어 제2 절연층(335), 반도체 발광 소자(150-1), 연결 전극(370), 제3 절연층(350) 및 전극 배선(360)이 순차적으로 형성될 수 있다.
반도체 발광 소자(150-1)는 적색 반도체 발광 소자로서, 제2 실시예에 따른 반도체 발광 소자(도 19의 150B)일 수 있다.
반도체 발광 소자(150-1)의 깊이(d2)가 오믹 컨택층(154-1)의 두께, 반사층(154-2)의 두께 및 자성층(154-3)의 두께의 총합보다 크므로, 리세스(158) 내에 자성층(154-3)의 리세스(154-3a)가 형성될 수 있다.
도 20에 도시한 바와 같이, 제2 절연층(335)가 반도체 발광 소자(150-1)의 하측과 제1 절연층(330) 사이뿐만 아니라 해당 자성층(154-3)의 리세스(154-3a)에도 배치되므로, 자성층(154-3)과 제2 절연층(335)의 컨택 면적, 즉 반도체 발광 소자(150-1)와 제2 절연층(335)의 컨택 면적이 확대되어 반도체 발광 소자(150-1)가 보다 더 단단하게 제1 절연층(330)에 고정되어 반도체 발광 소자(150-1)의 박리가 방지될 수 있다.
[제3 실시예]
도 21은 제3 실시예에 따른 반도체 발광 소자를 도시한 단면도이다.
제3 실시예는 자성층(154-3)의 하면의 전 영역이 직선 평면을 갖는 것을 제외하고 제2 실시예와 동일하다.
도 21을 참조하면, 제3 실시예에 따른 반도체 발광 소자(150C)는 발광층(151 내지 153), 패시베이션층(157), 제1 전극(154) 및 제2 전극(155)을 포함할 수 있다. 제3 실시예에 따른 반도체 발광 소자(150C)는 적색 반도체 발광 소자(도 16의 150-1)일 수 있다. 녹색 반도체 발광 소자(150-2)나 청색 반도체 발광 소자(150-3) 또한 발광층(151 내지 153)의 재질만 상이하고 기본적인 구조는 제3 실시예에 따른 반도체 발광 소자(150C)와 동일할 수 있다.
발광층(151 내지 153)의 제1 영역(150a)의 하측에 리세스(158)가 형성될 수 있다. 제3 실시예의 리세스(158)의 깊이(d2)는 제1 실시예(도 7)의 리세스(158)의 깊이(d1)보다 클 수 있다.
제1 전극(154)은 발광층(151 내지 153)의 하측 상에 배치되고, 제2 전극(155)은 발광층(151 내지 153)의 상측 상에 배치될 수 있다. 제1 전극(154)은 오믹 컨택층(154-1), 반사층(154-2) 및 자성층(154-3)을 포함할 수 있다. 도시되지 않았지만, 제1 전극(154)는 이보다 더 많은 레이어들을 포함할 수 있다.
리세스(158)에 오믹 컨택층(154-1), 반사층(154-2) 및 자성층(154-3)이 배치될 수 있다. 리세스(158)의 깊이(d2)는 오믹 컨택층(154-1)의 두께, 반사층(154-2)의 두께 및 자성층(154-3)의 두께의 총합과 동일할 수 있다. 구체적으로, 리세스(158) 내에서 오믹 컨택층(154-1)의 하면은 발광층(151 내지 153)의 제2 영역(150b)의 하면보다 높게 위치될 수 있다. 리세스(158) 내에서 반사층(154-2)의 하면은 발광층(151 내지 153)의 제2 영역(150b)의 하면보다 높게 위치될 수 있다. 리세스(158) 내에서 자상층의 하면은 발광층(151 내지 153)의 제2 영역(150b)의 하면보다 낮게 위치될 수 있다. 다시 말해, 자성층(154-3)의 하면은 발광층(151 내지 153)의 제1 영역(150a)과 제2 영역(150b)에서 동일한 수평 선 상에 위치될 수 있다. 즉, 자성층(154-3)은 발광층(151 내지 153)의 제1 영역(150a)에 대응하는 제1 자성 영역(154-31)와 발광층(151 내지 153)의 제2 영역(150b)에 대응하는 제2 자성 영역(154-32)을 포함할 수 있다. 이러한 경우, 제1 자성 영역(154-31)의 두께(t1)은 제2 자성 영역(154-32)의 두께(t2)보다 클 수 있다.
제3 실시예에 따르면, 리세스(158)의 깊이(d2)가 제2 실시예(도 19)애서와 같이 크더라도, 발광층(151 내지 153)의 하면, 즉 제1 전극(154)의 자성층(154-3)의 하면이 직선 평면을 가짐으로써, 자가 조립시 반도체 발광 소자(150C)가 유체 내에서 좌우로 치우치거나 뒤집히지 않고 조립될 수 있다.
[제4 실시예]
도 22는 제4 실시예에 따른 반도체 발광 소자를 도시한 단면도이다.
제4 실시예는 오믹 컨택층(154-1)의 두께(T1)가 리세스(158)의 깊이(d3)보다 큰 것을 제외하고 제1 실시예 내지 제3 실시예와 동일하다. 제4 실시예에서 제1 실시예 내지 제3 실시예와 동일한 형상, 구조 및/또는 기능을 갖는 구성 요소에 대해서는 동일한 도면 부호를 부여하고 상세한 설명을 생략한다.
도 22를 참조하면, 제4 실시예에 따른 반도체 발광 소자(150D)는 발광층(151 내지 153), 패시베이션층(157), 제1 전극(154) 및 제2 전극(155)을 포함할 수 있다. 제4 실시예에 따른 반도체 발광 소자(150D)는 적색 반도체 발광 소자(도 16의 150-1)일 수 있다. 녹색 반도체 발광 소자(150-2)나 청색 반도체 발광 소자(150-3) 또한 발광층(151 내지 153)의 재질만 상이하고 기본적인 구조는 제4 실시예에 따른 반도체 발광 소자(150D)와 동일할 수 있다.
발광층(151 내지 153)의 제1 영역(150a)의 하측에 리세스(158)가 형성될 수 있다.
제1 전극(154)은 발광층(151 내지 153)의 하측 상에 배치되고, 제2 전극(155)은 발광층(151 내지 153)의 상측 상에 배치될 수 있다. 제1 전극(154)은 오믹 컨택층(154-1), 반사층(154-2) 및 자성층(154-3)을 포함할 수 있다. 도시되지 않았지만, 제1 전극(154)는 이보다 더 많은 레이어들을 포함할 수 있다.
리세스(158)에 오믹 컨택층(154-1), 반사층(154-2) 및 자성층(154-3)이 배치될 수 있다. 여기서, 리세스(158)의 깊이(d3)는 오믹 컨택층(154-1)의 두께(T1)보다 작을 수 있다. 리세스(158)에 오믹 컨택층(154-1)이 배치되는 경우, 오믹 컨택층(154-1)의 하면이 발광층(151 내지 153)의 제2 영역(150b)의 하면보다 낮게 위치될 수 있다. 다시 말해, 오믹 컨택층(154-1)의 발광층(151 내지 153)의 제2 영역(150b)보다 아래로 돌출될 수 있다.
반사층(154-2)이 오믹 컨택층(154-1)과 발광층(151 내지 153)의 제2 영역(150b) 상에 배치될 수 있다. 반사층(154-2)의 두께는 오믹 컨택층(154-1)의 두께보다 작으므로, 오믹 컨택층(154-1) 아래에 배치된 반사층(154-2) 또한 하부 방향을 향해 돌출될 수 있다.
자성층(154-3)이 반사층(154-2) 아래에 배치될 수 있다. 이때, 자성층(154-3)의 하면의 전 영역은 직선 평면을 가질 수 있다. 자성층(154-3)은 발광층(151 내지 153)의 제1 영역(150a)에 대응하는 제1 자성 영역(154-31)와 발광층(151 내지 153)의 제2 영역(150b)에 대응하는 제2 자성 영역(154-32)을 포함할 수 있다. 이러한 경우, 제1 자성 영역(154-31)의 두께(t1)은 제2 자성 영역(154-32)의 두께(t2)보다 작을 수 있다.
[제5 실시예]
제5 실시예는 리세스(158)가 매우 깊은 원뿔 형상을 갖는 것을 제외하고 제1 실시예 내지 제4 실시예와 동일하다. 제5 실시예에서 제1 실시예 내지 제4 실시예와 동일한 형상, 구조 및/또는 기능을 갖는 구성 요소에 대해 동일한 도면 부호를 부여하고, 상세한 설명을 생략한다.
제5 실시예에 따른 반도체 발광 소자(도 25의 150E)를 설명하기 전에 관련 배경 기술을 설명한다.
도 23a와 도 24a는 조명용 반도체 발광 소자의 사이즈를 도시하고, 도 23b 및 도 24b는 실시예에 따른 반도체 발광 소자의 사이즈를 도시한다.
통상 조명용 반도체 발광 소자의 직경(D1)은 수 백 마이크로미터 내지 수 밀리미터인데 반해, 고해상도나 초고해상도 디스플레이 장치의 서브 화소용으로 사용되는 실시예에 따른 반도체 발광 소자의 직경(D2)은 10마이크로미터 이하로서, 최근에는 수 나노미터나 수십 나노미터일 수 있다.
한편, 반도체 발광 소자로서 광을 발광하기 위해서는 조명용이든 디스플레이용이든지 관계없이 수 많은 반도체층으로 구성되어야 한다. 편의상 통상 조명용 반도체 발광 소자는 제1 도전형 반도체층(7), 활성층(8) 및 제2 도전형 반도체층(9)으로 구성되고, 실시예에 따른 반도체 발광 소자는 제1 도전형 반도체층(151), 활성층(152) 및 제2 도전형 반도체층(153)으로 구성될 수 있다. 이에 따라, 조명용 반도체 발광 소자의 높이(H1)나 실시예에 따른 반도체 발광 소자의 높이(H2)는 동일하다. 결국, 조명용 반도체 발광 소자에서 실시예에 다른 반도체 발광 소자로 갈수록 높이보다는 직경이 현저하게 감소하였다.
한편, 널리 알려진 바와 같이, 증착 공정을 이용하여 수 많은 반도체층이 증착된 후 칩 단위로 분리하기 위해 메사 식각 공정이 수행된다. 이러한 경우, 메사 식각 공정은 플라즈마를 이용한 물리적 식각 공정으로서, 메사 식각 공정 동안 상기 식각된 표면, 즉 복수의 반도체층 각각의 외측면의 표면과 그 내부 일부가 손상되어 광이 발광되지 않는 비발광 영역(6, 150e)이 될 수 있다.
조명용 반도체 발광 소자에서는 전체 면적 대비 비발광 영역(6)이 차지하는 면적이 작으므로, 활성층(152)의 많은 영역이 발광 영역으로 사용될 여지가 있다. 이에 따라, 조명용 반도체 발광 소자에서는 전류를 분산시키는 구조 변경을 통해 활성층(152)의 보다 넓은 영역에서 광이 생성되도록 한다.
이에 반해, 실시예에 따른 반도체 발광 소자에서는 전체 면적 대비 비발광 영역(150e)이 차지하는 면적이 매우 크다. 즉 활성층(152)의 대부분의 영역이 비발광 영역(150e)에 포함되어 전류 분산과 같은 구조 변경을 통해 활성층(152)에서 광을 생성할 수 있는 영역이 많지 않다. 이에 따라, 실시예에 따른 반도체 발광 소자에서는 전류 분산과 같은 구조 변경은 광 효율이나 휘도 개선에 크게 두움이 되지 않는다.
출원인은 이러한 배경 기술을 참고하여, 고해상도나 초고해상도 디스플레이 장치의 서브 화소용으로 사용되는 실시예에 따른 반도체 발광 소자에서 전류 분산과 같은 구조 변경 대신에 다른 구도 변경(도 25)을 통해 광 효율 및/또는 휘도를 개선할 수 있는 방안을 제시하였다.
도 25는 제5 실시예에 따른 반도체 발광 소자를 도시한 단면도이다.
도 25를 참조하면, 제5 실시예에 따른 반도체 발광 소자(150E)는 발광층(151 내지 153), 패시베이션층(157), 제1 전극(154) 및 제2 전극(155)을 포함할 수 있다. 제5 실시예에 따른 반도체 발광 소자(150E)는 적색 반도체 발광 소자(도 16의 150-1)일 수 있다. 녹색 반도체 발광 소자(150-2)나 청색 반도체 발광 소자(150-3) 또한 발광층(151 내지 153)의 재질만 상이하고 기본적인 구조는 제5 실시예에 따른 반도체 발광 소자(150E)와 동일할 수 있다.
발광층(151 내지 153)의 제1 영역(150a)의 하측에 리세스(158)가 형성될 수 있다. 리세스(158)는 매우 깊은 깊이(d4)를 갖는 원뿔 형상을 가질 수 있다. 리세스(158)의 깊이(d4)는 리세스(158)의 피크(P)와 발광층(151 내지 153)의 제2 영역(150b)의 하면 사이의 거리로 정의될 수 있다. 예컨대, 리세스(158)의 깊이(d4)는 발광층(151 내지 153)의 제1 도전형 반도체층(151)의 두께의 1/2 이상일 수 있다. 예컨대, 리세스(158)의 피크(P)는 다단 구조(150d)에서 단차 영역보다 높게 위치될 수 있다. 리세스(158)의 피크(P)는 활성층(152)에 인접하되, 활성층(152)에 접하지는 않을 수 있다. 리세스(158)는 경사면(158-1)을 가질 수 있다. 깊이(d4)가 커질수록 경사면(158-1)의 길이나 면적이 증가될 수 있다.
제1 전극(154)은 발광층(151 내지 153)의 하측 상에 배치되고, 제2 전극(155)은 발광층(151 내지 153)의 상측 상에 배치될 수 있다. 제1 전극(154)은 오믹 컨택층(154-1), 반사층(154-2) 및 자성층(154-3)을 포함할 수 있다. 도시되지 않았지만, 제1 전극(154)는 이보다 더 많은 레이어들을 포함할 수 있다.
리세스(158)에 오믹 컨택층(154-1), 반사층(154-2) 및 자성층(154-3)이 배치될 수 있다. 오믹 컨택층(154-1)은 리세스(158)의 피크(P)와 그 주변에 배치될 수 있다. 오믹 컨택층(154-1)이 리세스(158)의 피크(P)와 그 주변에 배치되므로, 오믹 컨택층(154-1)은 활성층(152)에 매우 인접하여 배치될 수 있다. 즉, 도 26에 도시한 바와 같이, 반도체 발광 소자(150E)에 구동 전류(I)가 흐를 때, 활성층(152)을 사이에 두고 제2 전극(155)과 오믹 컨택층(154-1) 간에 최단 전류 통로가 형성될 수 있다. 전류 통로가 짧을수록 전류 손실이 적으므로, 최단 전류 통로 상으로 흐르는 구동 전류에 의해 보다 많은 광이 생성되어 광 효율 및 휘도가 향상될 수 있다. 또한, 제2 전극(155)에서 출발하는 구동 전류가 리세스(158)의 피크(P)와 그 주변에 국한되어 배치된 오믹 컨택층(154-1)을 향해 흐르므로, 제2 전극(155)의 중심 영역뿐만 아니라 가장자리 영역과 오믹 컨택층(154-1) 사이에도 최단 전류 통로가 형성되어, 해당 최단 전류 통로 각각을 경유하는 활성층(152)의 대응하는 영역 각각에서 보다 많은 광이 생성되므로, 광 효율 및 휘도가 현저하게 향상될 수 있다.
반사층(154-2)은 발광층(151 내지 153)의 제2 영역(150b) 아래에 배치될 수 있다. 또한, 반사층(154-2)은 리세스(158)의 경사면(158-1) 상에 배치될 수 있다. 반사층(154-2)은 리세스(158)의 경사면(158-1)에 접할 수 있지만, 이에 대해서는 한정하지 않는다. 자성층(154-3)은 반사층(154-2) 아래에 배치될 수 있다.
도 26에 도시한 바와 같이, 리세스(158)의 깊이(d4)가 매우 크므로, 그에 따라 리세스(158)의 경사면(158-1)의 길이나 면적 또한 현저하게 증가될 수 있다. 따라서, 리세스(158)의 경사면(158-1) 상에 배치된 반사층(154-2)의 면적 또한 크게 증가되고 또한 경사지고, 반사층(154-2)이 발광층(151 내지 153)의 제2 영역(150b) 아래에도 배치되므로, 활성층(152)에서 하부 방향으로 진행된 광이 발광층(151 내지 153)의 제2 영역(150b) 아래에 배치된 반사층(154-2)뿐만 아니라 리세스(158)의 경사면(158-1) 상에 배치된 반사층(154-2)에 의해서도 반사되므로, 광 효율 및 휘도가 더욱 더 향상될 수 있다.
한편, 자성층(154-3) 또한 발광층(151 내지 153)의 제2 영역(150b) 아래뿐만 아니라 매우 깊은 깊이(d4)를 갖는 리세스(158)의 경사면(158-1) 상이나 오믹 컨택층(154-1) 아래에 배치되어, 자성층(154-3)의 면적이 극대화되어 자가 조립시 자석에 대한 반응 속도가 현저하게 증가되어 조립율이 더욱 더 향상될 수 있다.
도 27은 제3 실시예에 따른 디스플레이 장치를 도시한 단면도이다.
도 27을 참조하면, 제3 실시예에 따른 디스플레이 장치(302)는 백플레인 기판(300A), 제2 절연층(335), 반도체 발광 소자(150-1), 연결 전극(370), 제3 절연층(350) 및 전극 배선(360)을 포함할 수 있다.
반도체 발광 소자(150-1) 적색 반도체 발광 소자로서, 제5 실시예에 따른 반도체 발과 소자(도 25의 150E)일 수 있다. 제3 실시예에 따른 디스플레이 장치(302)에 구비되는 녹색 반도체 발광 소자(150-2)나 청색 반도체 발광 소자(150-3)는 반도체 재질만 상이하고 기본적인 구조는 제5 실시예에 따른 반도체 발과 소자(도 25의 150E)의 구조와 동일하거나 유사할 수 있다.
앞서 기술한 바와 같이, 리세스(158)의 깊이(d4)를 발광층(151 내지 153)의 제1 도전형 반도체층(151)의 두께의 1/2 이상으로 하고, 리세스(158)의 피크(P)와 그 주변에 오믹 컨택층(154-1)이 배치되고, 발광층(151 내지 153)의 제2 영역(150b) 아래뿐만 아니라 리세스(158)의 경사면(158-1) 상이나 오믹 컨택층(154-1) 아래에 반사층(154-2)이 배치되며, 반사층(154-2)의 아래에 자성층(154-3)이 배치될 수 있다. 이상과 같은 구조 변경에 의해 최단 전류 통로가 형성될뿐만 아니라 반사층(154-2)의 배치 면적이 극대화되어, 광 효율이나 휘도가 현저하게 향상될 수 있다. 따라서, 제3 실시예에 따른 디스플레이 장치(302)에 해당 구조를 갖는 반도체 발광 소자(50-1)가 구비됨으로써, 콘트라스트비가 증가되어 화질이 향상될 수 있다.
한편, 리세스(158)의 깊이(d4)가 매우 커, 리세스(158)에 반사층(154-2)과 자성층(154-3)이 배치되더라도, 리세스(158)에 대응하여 매우 큰 깊이를 갖는 제2 절연층(335)이 발광층(151 내지 153)의 하측에 형성된 자성층(154-3)의 리세스(154-3a)가 형성될 수 있다. 이러한 경우, 제2 절연층(335)이 반도체 발광 소자(150E)의 하측과 제1 절연층(330) 사이뿐만 아니라 자성층(154-3)의 리세스(154-3a)에도 배치되므로, 제2 절연층(335)에 의해 반도체 발광 소자(150-1)의 고정성이 더욱 더 강화될 수 있다.
[제6 실시예]
도 28은 제6 실시예에 따른 반도체 발광 소자를 도시한 단면도이다.
제6 실시예는 리세스(158)의 형상을 제외하고 제5 실시예와 동일하다. 제6 실시예에서 제5 실시예와 동일한 형상, 구조 및/또는 기능을 갖는 구성 요소에 대해서는 동일한 도면 부호를 부여하고 상세한 설명을 생략한다.
도 27를 참조하면, 제6 실시예에 따른 반도체 발광 소자(150F)는 발광층(151 내지 153), 패시베이션층(157), 제1 전극(154) 및 제2 전극(155)을 포함할 수 있다. 제6 실시예에 따른 반도체 발광 소자(150F)는 적색 반도체 발광 소자(150-1)일 수 있다. 녹색 반도체 발광 소자(150-2)나 청색 반도체 발광 소자(150-3) 또한 발광층(151 내지 153)의 재질만 상이하고 기본적인 구조는 제6 실시예에 따른 반도체 발광 소자(150F)와 동일할 수 있다.
발광층(151 내지 153)의 제1 영역(150a)의 하측에 리세스(158)가 형성될 수 있다. 리세스(158)는 매우 깊은 깊이(d5)를 갖되 상측으로 갈수록 직경이 작아지는 원통 형상을 가질 수 있다. 리세스(158)는 경사면(158-1)과 바닥면(158-2)을 가질 수 있다. 이러한 경우, 리세스(158)의 바닥면(158-2)의 직경(D2)은 리세스(158)의 최하측의 직경(D1)의 1/3 이하일 수 있다.
리세스(158)의 깊이(d5)는 리세스(158)의 바닥면(158-2)과 발광층(151 내지 153)의 제2 영역(150b)의 하면 사이의 거리로 정의될 수 있다. 예컨대, 리세스(158)의 깊이(d5)는 발광층(151 내지 153)의 제1 도전형 반도체층(151)의 두께의 1/2 이상일 수 있다. 예컨대, 리세스(158)의 피크(P)는 다단 구조(150d)에서 단차 영역보다 높게 위치될 수 있다. 리세스(158)의 바닥면(158-2)은 활성층(152)에 인접하되, 활성층(152)에 접하지는 않을 수 있다. 리세스(158)는 경사면(158-1)을 가질 수 있다. 깊이(d5)가 커질수록 경사면(158-1)의 길이나 면적이 증가될 수 있다.
제1 전극(154)은 발광층(151 내지 153)의 하측 상에 배치되고, 제2 전극(155)은 발광층(151 내지 153)의 상측 상에 배치될 수 있다. 제1 전극(154)은 오믹 컨택층(154-1), 반사층(154-2) 및 자성층(154-3)을 포함할 수 있다. 도시되지 않았지만, 제1 전극(154)는 이보다 더 많은 레이어들을 포함할 수 있다.
리세스(158)에 오믹 컨택층(154-1), 반사층(154-2) 및 자성층(154-3)이 배치될 수 있다. 오믹 컨택층(154-1)은 리세스(158)의 바닥면(158-2) 상에 배치될 수 있다. 오믹 컨택층(154-1)이 리세스(158)의 바닥면(158-2) 상에 배치되므로, 오믹 컨택층(154-1)은 활성층(152)에 매우 인접하여 배치될 수 있다. 이에 따라, 앞서 기술한 바와 같이, 반도체 발광 소자(150F)에 구동 전류가 흐를 때, 활성층(152)을 사이에 두고 제2 전극(155)과 오믹 컨택층(154-1) 간에 촤단 전류 통로가 형성되어 활성층(152)에서 더욱 더 많은 광이 생성될 수 있다. 또한, 반사층(154-2)이 발광층(151 내지 153)의 제2 영역(150b) 아래뿐만 아니라 리세스(158)의 깊이(d5)가 커짐에 따라 면적이 증가되는 리세스(158)의 경사면(158-1) 상에 배치되어 광 반사율이 증가될 수 있다. 이와 같이, 최단 전류 통로가 형성되고 광 반사율이 증가되도록 반도체 발광 소자(150F)의 하층의 구조가 변경됨으로써, 광 효율 및 광 휘도가 현저히 향상될 수 있다.
[제7 실시예]
도 29는 제7 실시예에 따른 반도체 발광 소자를 도시한 단면도이다.
제7 실시예는 리세스(158)에 형성된 요철(159)을 제외하고 제1 실시예 내지 제6 실시예와 동일하다. 제7 실시예에서 제1 실시예 내지 제6 실시예와 동일한 형상, 구조 및/또는 기능을 갖는 구성 요소에 대해서는 동일한 도면 부호를 부여하고 상세한 설명을 생략한다.
도 29를 참조하면, 제7 실시예에 따른 반도체 발광 소자(150G)는 발광층(151 내지 153), 패시베이션층(157), 제1 전극(154) 및 제2 전극(155)을 포함할 수 있다. 제7 실시예에 따른 반도체 발광 소자(150G)는 적색 반도체 발광 소자(150-1)일 수 있다. 녹색 반도체 발광 소자(150-2)나 청색 반도체 발광 소자(150-3) 또한 발광층(151 내지 153)의 재질만 상이하고 기본적인 구조는 제7 실시예에 따른 반도체 발광 소자(150G)와 동일할 수 있다.
발광층(151 내지 153)의 제1 영역(150a)의 하측에 리세스(158)가 형성될 수 있다. 리세스(158)의 내면에 요철(159)가 형성될 수 있다. 리세스(158)의 경사면(158-1) 상에 요철(159)이 형성될 수 있다. 리세스(158)의 바닥면(158-2) 상에 요철(159)이 형성될 수 있다. 리세스(158)가 먼저 형성된 후 추가 식각 공정을 수행함으로써, 리세스(158)의 표면 상에 요철(159)이 형성될 수 있다. 요철(159)의 러프니스는 50Å 이하일 수 있다.
제1 전극(154)은 발광층(151 내지 153)의 하측 상에 배치되고, 제2 전극(155)은 발광층(151 내지 153)의 상측 상에 배치될 수 있다. 제1 전극(154)은 오믹 컨택층(154-1), 반사층(154-2) 및 자성층(154-3)을 포함할 수 있다. 도시되지 않았지만, 제1 전극(154)는 이보다 더 많은 레이어들을 포함할 수 있다.
리세스(158)에 오믹 컨택층(154-1), 반사층(154-2) 및 자성층(154-3)이 배치될 수 있다. 오믹 컨택층(154-1)은 요철(159) 상에 배치될 수 있다. 오믹 컨택층(154-1)은 리세스(158)의 경사면(158-1)에 형성된 요철(159) 상에 배치될 수 있다. 오믹 컨택층(154-1)은 리세스(158)의 바닥면(158-2)에 형성된 요철(159) 상에 배치될 수 있다. 오믹 컨택층(154-1)의 두께는 리세스(158)의 깊이와 동일할 수 있지만, 이에 대해서는 한정하지 않는다.
반사층(154-2)은 발광층(151 내지 153)의 제2 영역(150b) 아래뿐만 아니라 오믹 컨택층(154-1) 아래에도 배치될 수 있다. 자성층(154-3)은 반사층(154-2) 아래에 배치될 수 있다.
제7 실시예에 따르면, 리세스(158) 내에 형성된 요철(159) 상에 오믹 컨택층(154-1)이 배치될 수 있다. 앞서 기술한 바와 같이, 오믹 컨택층(154-1)의 형성을 위해 열처리한 경우, 오믹 컨택층(154-1)의 광 반사율은 감소한다. 하지만, 리세스(158)에 배치된 오믹 컨택층(154-1)에 접하여 요철(159)이 형성되어 활성층(152)에서 하부 오믹 컨택층(154-1)으로 진행된 광이 요철(159)에 의해 난반사나 산란되어 오믹 컨택층(154-1)으로 입사되지 않음으로써, 오믹 컨택층(154-1)에 의한 광 반사의 감소가 방지될 수 있다. 또한, 요철(159)에 의해 난반사되거나 산란된 광이 광 추출 효과에 기여하므로, 광 효율이나 휘도가 향상될 수 있다.
[제8 실시예]
도 30은 제8 실시예에 따른 반도체 발광 소자를 도시한 단면도이다.
제8 실시예는 제1 전극(154)에 포함된 컨택 전극(154-4)을 제외하고 제1 실시예 내지 제7 실시예와 동일하다. 제8 실시예에서 제1 실시예 내지 제7 실시예와 동일한 구성 요소에 대해서는 동일한 도면 부호를 부여하고 상세한 설명을 생략한다.
도 30을 참조하면, 제8 실시예에 따른 반도체 발광 소자(150H)는 발광층(151 내지 153), 패시베이션층(157), 제1 전극(154) 및 제2 전극(155)을 포함할 수 있다. 제8 실시예에 따른 반도체 발광 소자(150H)는 적색 반도체 발광 소자(150-1)일 수 있다. 녹색 반도체 발광 소자(150-2)나 청색 반도체 발광 소자(150-3) 또한 발광층(151 내지 153)의 재질만 상이하고 기본적인 구조는 제8 실시예에 따른 반도체 발광 소자(150H)와 동일할 수 있다.
발광층(151 내지 153)의 제1 영역(150a)의 하측에 리세스(158)가 형성될 수 있다.
제1 전극(154)은 발광층(151 내지 153)의 하측 상에 배치되고, 제2 전극(155)은 발광층(151 내지 153)의 상측 상에 배치될 수 있다. 제1 전극(154)은 오믹 컨택층(154-1), 반사층(154-2), 자성층(154-3)을 및 컨택 전극(154-4)을 포함할 수 있다. 도시되지 않았지만, 제1 전극(154)는 이보다 더 많은 레이어들을 포함할 수 있다.
리세스(158)에 오믹 컨택층(154-1)이 배치될 수 있다. 발과층의 제2 영역(150b) 아래에 반사층(154-2)이 배치되고, 반사층(154-2) 아래에 자성층(154-3)이 배치되며, 자성층(154-3) 아래에 컨택 전극(154-4)이 배치될 수 있다. 반사층(154-2), 자성층(154-3) 및 컨택 전극(154-4)은 오믹 컨택층(154-1) 아래에 배치될 수 있다.
컨택 전극(154-4)은 컨택 특성이 우수한 금속으로 이루어질 수 있다. 예컨대, 컨택 전극(154-4)은 Mo/Al/Mo와 같은 다층 구조를 가질 수 있다.
실시예에서, 컨택 전극(154-4)은 발광층(151 내지 153)의 측부 상에 배치될 수 있다. 이와 같은 구조를 갖는 제8 실시예에 따른 반도체 발광 소자(150H)가 자가 조립 공정을 이용하여 백플레이 기판(도 18의 300A)의 조립 홀(340H)에 조립된 후 연결 전극(370)이 형성될 수 있다. 이러한 경우, 조립 홀(340H) 내에서 반도체 발광 소자(150H)의 측부 둘레를 따라 연결 전극(370)이 형성될 때, 발광층(151 내지 153)의 측부 상에 배치된 컨택 전극(154-4)과 연결 전극(370) 간의 컨택 면적이 넓어져 전기적 특성이 향상되고, 이에 따라 광 효율 및 휘도가 향상되고 저전압 구동이 가능하여 소비 전력이 줄어들 수 있다.
도시되지 았지만, 반사층(154-2) 및/또는 자성층(154-3) 또한 발광층(151 내지 153)의 측부 상에 배치될 수도 있다.
[제9 실시예]
도 31은 제9 실시예에 따른 반도체 발광 소자를 도시한 단면도이다. 도 32는 제9 실시예에 따른 반도체 발광 소자를 도시한 저면도이다.
제9 실시예는 제1 전극(154)의 오믹 컨택층(154-1)이 발광층(151 내지 153)의 제2 영역(150b) 아래에 국부적으로 배치되는 것을 제외하고 제1 실시예 내지 제7 실시예와 동일하다.
도 31 및 도 32를 참조하면, 제9 실시예에 따른 반도체 발광 소자(150I)는 발광층(151 내지 153), 패시베이션층(157), 제1 전극(154) 및 제2 전극(155)을 포함할 수 있다. 제9 실시예에 따른 반도체 발광 소자(150I)는 적색 반도체 발광 소자(150-1)일 수 있다. 녹색 반도체 발광 소자(150-2)나 청색 반도체 발광 소자(150-3) 또한 발광층(151 내지 153)의 재질만 상이하고 기본적인 구조는 제9 실시예에 따른 반도체 발광 소자(150I)와 동일할 수 있다.
발광층(151 내지 153)의 제1 영역(150a)의 하측에 제1 리세스(158a)가 형성될 수 있다. 제1 리세스(158a)는 제1 영역(150a)의 형상에 대응하는 형상을 가질 수 있다. 제1 리세스(158a)는 발광층(151 내지 153)의 제1 영역(150a)의 사이즈와 동일한 사이즈를 가질 수 있다.
발괄층의 제2 영역(150b)의 하측에 적어도 하나의 제2 리세스(158b)가 형성될 수 있다. 제2 리세스(158b)는 발광층(151 내지 153)의 제2 영역(150b) 하측에 국부적으로 형성될 수 있다. 제2 리세스(158b)는 발광층(151 내지 153)의 제2 영역(150b)의 사이즈보다 작은 사이즈를 가질 수 있다. 제2 리세스(158b)는 폐루프의 링 형상을 가질 수 있다. 도시되지 않았지만, 제2 리세스(158b)는 링 형상을 갖되, 서로 이격된 서브 리세스들로 이루어질 수도 있다. 제2 리세스(158b)의 폭은 제1 리세스(158a)의 직경보다 작을 수 있지만, 이에 대해서는 한정하지 않는다.
제1 전극(154)은 발광층(151 내지 153)의 하측 상에 배치되고, 제2 전극(155)은 발광층(151 내지 153)의 상측 상에 배치될 수 있다. 제1 전극(154)은 오믹 컨택층(154-1), 반사층(154-2), 자성층(154-3)을 및 컨택 전극(154-4)을 포함할 수 있다. 도시되지 않았지만, 제1 전극(154)는 이보다 더 많은 레이어들을 포함할 수 있다.
오믹 컨택층(154-1)은 제1 리세스(158a)에 배치된 제1 오믹 컨택층(154-11)과 적어도 하나의 제2 리세스(158b)에 배치된 제2 오믹 컨택층(154-12)을 포함할 수 있다. 제1 오믹 컨택층(154-11)은 제1 리세스(158a)의 형상에 대응하는 형상을 가질 수 있다. 제2 오믹 컨택층(154-12)은 제2 리세스(158b)의 형상에 대응하는 형상을 가질 수 있다. 제2 리세스(158b)에 배치된 제2 오믹 컨택층(154-12)의 폭은 제1 리세스(158a)에 배치된 제1 오믹 컨택층(154-11)의 직경보다 작을 수 있지만, 이에 대해서는 한정하지 않는다.
반사층(154-2)은 발광층(151 내지 153)의 하측 상에 배치될 수 있다. 반사층(154-2)은 발광층(151 내지 153)의 제1 영역(150a) 및 제2 영역(150b) 각각의 하측 상에 배치될 수 있다. 반사층(154-2)은 제1 오믹 컨택층(154-11) 및/또는 제2 오믹 컨택층(154-12)을 둘러쌀 수 있다. 반사층(154-2)은 제2 오믹 컨택층(154-12)이 접하는 발광층(151 내지 153)의 제2 영역(150b)의 하면을 제외한 나머지 하면에 접할 수 있다. 자성층(154-3)은 반사층(154-2) 아래에 배치될 수 있다.
제9 실시예에 따르면, 오믹 컨택층(154-1)이 발광층(151 내지 153)의 제1 영역(150a) 아래뿐만 아니라 발광층(151 내지 153)의 제2 영역(150b)의 하면 상에 국부적으로 배치됨으로써, 오믹 컨택층(154-1)에 의한 전기적 특성의 향상과 더불어 반사층(154-2)에 의한 광 반사율 증가를 통해 광 효율 및 휘도를 향상시킬 수 있다.
한편, 앞서 기술한 디스플레이 장치는 디스플레이 패널일 수 있다. 즉, 실시예에서, 디스플레이 장치와 디스플레이 패널은 동일한 의미로 이해될 수 있다. 실시예에서, 실질적인 의미에서의 디스플레이 장치는 디스플레이 패널과 영상을 디스플레이하기 위해 디스플레이 패널을 제어할 수 있는 컨트롤러(또는 프로세서)를 포함할 수 있다.
상기의 상세한 설명은 모든 면에서 제한적으로 해석되어서는 아니되고 예시적인 것으로 고려되어야 한다. 실시예의 범위는 첨부된 청구항의 합리적 해석에 의해 결정되어야 하고, 실시예의 등가적 범위 내에서의 모든 변경은 실시예의 범위에 포함된다.
실시예는 영상이나 정보를 디스플레이하는 디스플레이 분야에 채택될 수 있다. 실시예는 반도체 발광 소자를 이용하여 영상이나 정보를 디스플레이하는 디스플레이 분야에 채택될 수 있다. 반도체 발광 소자는 마이크로급 반도체 발광 소자나 나노급 반도체 발광 소자일 수 있다.
예컨대, 실시예는 TV, 샤이니지, 휴대폰이나 스마트 폰(smart phone)과 같은 이동 단말기, 노트북이나 데스크탑과 같은 컴퓨터용 디스플레이, 자동차용 HUD(head-Up Display), 디스플레이용 백라이트 유닛, VR, AR 또는 MR(mixed Reality)용 디스플레이, 광원 소스 등에 채택될 수 있다.

Claims (16)

  1. 발광층;
    상기 발광층의 측부를 둘러싸는 패시베이션층;
    상기 발광층 아래에 제1 전극; 및
    상기 발광층 상에 제2 전극;을 포함하고,
    상기 발광층은 제1 영역과 제1 영역을 둘러싸는 제2 영역을 갖고,
    상기 발광층의 상기 제1 영역의 하면은 리세스를 갖고,
    상기 제1 전극은,
    상기 리세스에 오믹 컨택층;
    상기 발광층의 상기 제2 영역 아래에 반사층; 및
    상기 반사층 아래에 자성층;을 포함하고,
    상기 반사층의 면적은 상기 발광층의 하측의 면적의 50%를 넘는,
    반도체 발광 소자.
  2. 제1항에 있어서,
    상기 오믹 컨택층의 면적은 상기 발광층의 하측의 면적의 5% 내지 50%인,
    반도체 발광 소자.
  3. 제1항에 있어서,
    상기 반사층은 상기 오믹 컨택층 아래에 배치되는,
    반도체 발광 소자.
  4. 제3항에 있어서,
    상기 반사층은 상기 리세스에서 상기 오믹 컨택층을 둘러싸는 돌출부를 포함하는,
    반도체 발광 소자.
  5. 제1항에 있어서,
    상기 오믹 컨택층의 하면과 상기 발광층의 상기 제2 영역의 하면은 동일한 수평 선 상에 위치되는,
    반도체 발광 소자.
  6. 제1항에 있어서,
    상기 오믹 컨택층의 하면은 상기 발광층의 상기 제2 영역의 하면보다 높게 위치되는,
    반도체 발광 소자.
  7. 제6항에 있어서,
    상기 자성층은 상기 리세스에 대응하는 제2 리세스를 갖는,
    반도체 발광 소자.
  8. 제6항에 있어서,
    상기 자성층은 상기 반사층 아래에 배치되고,
    상기 자성층의 하면은 직선 평면을 갖는,
    반도체 발광 소자.
  9. 제1항에 있어서,
    상기 오믹 컨택층의 하면은 상기 발광층의 상기 제2 영역의 하면보다 낮게 위치되는,
    반도체 발광 소자.
  10. 제9항에 있어서,
    상기 자성층은 상기 반사층 아래에 배치되고,
    상기 자성층의 하면은 직선 평면을 갖는,
    반도체 발광 소자.
  11. 제1항에 있어서,
    상기 리세스는,
    상기 발광층의 제1 도전형 반도체층의 두께의 1/2 이상의 깊이를 갖는,
    반도체 발광 소자.
  12. 제11항에 있어서,
    상기 리세스는,
    바닥면과 경사면을 갖고,
    상기 오믹 컨택층은 상기 바닥면 상에 배치되고,
    상기 반사층은 상기 경사면 상에 배치되는,
    반도체 발광 소자.
  13. 제1항에 있어서,
    상기 리세스의 표면 상에 요철;을 포함하고,
    상기 오믹 컨택층은 상기 요철 상에 배치되는,
    반도체 발광 소자.
  14. 제1항에 있어서,
    상기 제1 전극은,
    상기 자성층 아래에 컨택 전극;을 포함하는,
    반도체 발광 소자.
  15. 제14항에 있어서,
    상기 반사층, 상기 자성층 또는 상기 컨택 전극 중 적어도 하나는 발광층의 측부 상에 배치되는,
    반도체 발광 소자.
  16. 백플레인 기판;
    상기 백플레인 기판 상에 서로 상이한 컬러 광을 발광하는 복수의 복수의 반도체 발광 소자;
    상기 복수의 반도체 발광 소자 각각의 측부 상에 연결 전극; 및
    상기 복수의 반도체 발광 소자 각각의 상측 상에 전극 배선;을 포함하고,
    상기 복수의 반도체 발광 소자 중 적어도 하나 이상의 반도체 발광 소자는,
    발광층;
    상기 발광층의 측부를 둘러싸는 패시베이션층;
    상기 발광층 아래에 제1 전극; 및
    상기 발광층 상에 제2 전극;을 포함하고,
    상기 발광층은 제1 영역과 제1 영역을 둘러싸는 제2 영역을 갖고,
    상기 발광층의 상기 제1 영역의 하면은 리세스를 갖고,
    상기 제1 전극은,
    상기 리세스에 오믹 컨택층;
    상기 발광층의 상기 제2 영역 아래에 반사층; 및
    상기 반사층 아래에 자성층;을 포함하는,
    디스플레이 장치.
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