WO2022097785A1 - 발광 소자 및 이를 포함하는 디스플레이 장치 - Google Patents

발광 소자 및 이를 포함하는 디스플레이 장치 Download PDF

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layer
electrode
light emitting
emitting device
type semiconductor
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황성현
허미희
전기성
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엘지전자 주식회사
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    • H01L33/0095—Post-treatment of devices, e.g. annealing, recrystallisation or short-circuit elimination

Definitions

  • the embodiment relates to a light emitting device and a display device including the same.
  • a display device displays a high-quality image by using a self-luminous device such as a light emitting diode as a light source of a pixel.
  • a self-luminous device such as a light emitting diode as a light source of a pixel.
  • Light emitting diodes have excellent durability even in harsh environmental conditions, and have a long lifespan and high luminance, so they are spotlighted as a light source for next-generation display devices.
  • a typical display panel contains millions of pixels. Accordingly, since it is very difficult to align the light emitting devices in each of the millions of small pixels, various studies on a method for aligning the light emitting devices in a display panel are being actively conducted in recent years.
  • an ohmic contact layer is formed between the semiconductor layer and the electrode due to poor ohmic characteristics between the semiconductor layer and the electrode including the n-type dopant.
  • the ohmic contact layer is formed by a reaction between the material of the semiconductor layer and the material of the electrode through a heat treatment process.
  • Transfer technologies that have been recently developed include a pick and place process, a laser lift-off method, or a self-assembly method.
  • a self-assembly method of transferring a light emitting device onto a substrate using a magnetic material has recently been in the spotlight.
  • a magnetic material is included in the light emitting device for self-assembly.
  • the light efficiency of each light emitting element must be improved in order to realize a desired luminance per unit pixel.
  • the embodiments aim to solve the above and other problems.
  • Another object of the embodiment is to provide a light emitting device capable of remarkably improving self-assembly speed and a display device including the same.
  • Another object of the embodiment is to provide a light emitting device capable of securing high luminance by improving light efficiency and a display device including the same.
  • Another object of the embodiment is to provide a light emitting device capable of improving ohmic characteristics and a display device including the same.
  • the light emitting device a first conductivity type semiconductor layer; an active layer on the first conductivity type semiconductor layer; a second conductivity type semiconductor layer on the active layer; a first electrode on the first conductivity type semiconductor layer; a second electrode on the second conductivity type semiconductor layer; and a diffusion layer between the first electrode and the first conductivity-type semiconductor layer.
  • the first electrode includes a plurality of layers. At least one of the plurality of layers includes a magnetic material.
  • the diffusion layer includes the magnetic material. The thickness of the diffusion layer is 100 nm or less.
  • a display device includes: a substrate; first and second wiring electrodes on the substrate; a barrier rib layer having a plurality of assembly holes and disposed on the first and second wiring electrodes; and a light emitting device disposed in each of the plurality of assembly holes.
  • the light emitting device may include a first conductivity type semiconductor layer; an active layer on the first conductivity type semiconductor layer; a second conductivity type semiconductor layer on the active layer; a first electrode on the first conductivity type semiconductor layer; a second electrode on the second conductivity type semiconductor layer; and a diffusion layer between the first electrode and the first conductivity-type semiconductor layer.
  • the first electrode includes a plurality of layers. At least one of the plurality of layers includes a magnetic material.
  • the diffusion layer includes the magnetic material.
  • the thickness of the diffusion layer is 100 nm or less.
  • the electrode structure mechanism by changing the electrode structure mechanism so that the depth of the diffusion layer is 100 ⁇ m or less, the ohmic properties of the diffusion layer are improved, while the self-assembly speed during self-assembly using a magnetic material is dramatically improved, resulting in poor luminance can be prevented and high luminance can be secured.
  • the thickness of the first layer of the first electrode in contact with the first conductivity type semiconductor layer is increased to 150 nm to 200 nm, and a part of Ni of this first layer is diffused into the first conductivity type semiconductor layer, so that the thickness of the diffusion layer is 100 nm It can be formed as follows.
  • the first layer and the fourth layer of the first electrode in contact with the first conductivity type semiconductor layer include Ni, and the third layer disposed between the first layer and the fourth layer includes Ti, so that the first layer Silver becomes magnetized during self-assembly and is used as an assembly inducing layer to insert the light emitting device into the substrate.
  • Ni of the fourth layer is diffused into the first conductivity type semiconductor layer so that the thickness of the diffusion layer is 100 nm or less It can be used as a diffusion contributing layer to be formed as
  • a third layer is disposed between the first layer and the fourth layer of the first electrode in contact with the first conductivity type semiconductor layer, and a fifth layer is disposed under the fourth layer, wherein the first layer and the fourth layer are Ni may be included, the fourth layer may include Ti, and the fifth layer may include Au.
  • the fifth layer may be used as a diffusion suppressing layer for suppressing, alleviating, or preventing Ni of the fourth layer from being rapidly accelerated and diffusing into the first conductivity type semiconductor layer. Since Ni of the fourth layer is not rapidly diffused into the first conductivity-type semiconductor layer by the fifth layer, the thickness of the diffusion layer may be formed to be 100 nm or less.
  • the thickness of the diffusion layer is formed to be 100 nm or less and the amount of Ni is completely preserved in a specific layer containing Ni in the first electrode, the self-assembly speed can be remarkably improved compared to the comparative example.
  • the light emitting device of the embodiment has a mesa structure, and all of the first conductivity type semiconductor layer, the active layer, and the second conductivity type semiconductor layer have a circular shape, so that the first conductivity type semiconductor layer is formed on the first conductivity type semiconductor layer.
  • the disposed first electrode may have a closed loop shape surrounding the second electrode. Accordingly, a current can flow uniformly from the second electrode to the first electrode in a radial direction via the second conductivity-type semiconductor layer, the active layer, and the first conductivity-type semiconductor layer, so that the entire region of the first conductivity-type semiconductor layer Since the electrons in the active layer are injected into the active layer and contribute to light emission, the luminous efficiency can be improved.
  • the diffusion layer corresponding to the first electrode may also have a closed loop shape.
  • a current may easily flow from the first conductivity type semiconductor layer through the diffusion layer having a closed loop shape and the first electrode, so that light efficiency may be improved.
  • FIG. 1 illustrates a living room of a house in which a display device 100 according to an embodiment is disposed.
  • FIG. 2 is a block diagram schematically showing a display device according to an embodiment.
  • FIG. 3 is a circuit diagram illustrating an example of the pixel of FIG. 2 .
  • FIG. 4 is a plan view illustrating the display panel of FIG. 2 in detail.
  • FIG. 5 is a plan view illustrating in detail a pixel of the display area of FIG. 4 .
  • FIG. 6 is an enlarged view of a first panel area in the display device of FIG. 1 .
  • FIG. 7 is an enlarged view of area A2 of FIG. 6 .
  • FIG 8 is a view showing an example in which the light emitting device according to the embodiment is assembled on a substrate by a self-assembly method.
  • FIG. 9 shows a state in which a light emitting device is inserted into a substrate by the self-assembly method shown in FIG. 8 .
  • FIG. 10 is a cross-sectional view schematically illustrating the display panel of FIG. 2 .
  • FIG. 11 is a plan view illustrating a light emitting device according to an embodiment.
  • FIG. 12 is a cross-sectional view illustrating a light emitting device according to an embodiment.
  • FIG. 14 shows a first example of the first electrode of the embodiment.
  • FIG. 16 shows a third example of the first electrode of the embodiment.
  • 17 is an image showing a first example of the first electrode and the diffusion layer.
  • the display device described in this specification includes a mobile phone, a smart phone, a laptop computer, a digital broadcasting terminal, a personal digital assistant (PDA), a portable multimedia player (PMP), a navigation system, a slate PC, Tablet PCs, Ultra-Books, digital TVs, desktop computers, and the like may be included.
  • PDA personal digital assistant
  • PMP portable multimedia player
  • a navigation system a slate PC, Tablet PCs, Ultra-Books, digital TVs, desktop computers, and the like
  • slate PC Portable Multimedia player
  • Tablet PCs Portable TVs
  • desktop computers and the like
  • the configuration according to the embodiment described in the present specification may be applied to a display capable device even if it is a new product form to be developed later.
  • FIG. 1 illustrates a living room of a house in which a display device 100 according to an embodiment is disposed.
  • the display device 100 of the embodiment may display the status of various electronic products such as the washing machine 101, the robot cleaner 102, and the air purifier 103, and may communicate with each electronic product based on IOT, and a user It is also possible to control each electronic product based on the setting data of .
  • the display apparatus 100 may include a flexible display manufactured on a thin and flexible substrate.
  • the flexible display can be bent or rolled like paper while maintaining the characteristics of the conventional flat panel display.
  • visual information may be implemented by independently controlling light emission of unit pixels arranged in a matrix form.
  • a unit pixel means a minimum unit for realizing one color.
  • the unit pixel of the flexible display may be implemented by a semiconductor light emitting device.
  • the light emitting device may be a Micro-LED, but is not limited thereto.
  • FIG. 2 is a block diagram schematically showing a display device according to an embodiment
  • FIG. 3 is a circuit diagram showing an example of the pixel of FIG. 2 .
  • the display device may include a display panel 10 , a driving circuit 20 , a scan driver 30 , and a power supply circuit 50 .
  • the display apparatus 100 may drive the light emitting device in an active matrix (AM) method or a passive matrix (PM) method.
  • AM active matrix
  • PM passive matrix
  • the driving circuit 20 may include a data driver 21 and a timing controller 22 .
  • the display panel 10 may have a rectangular shape on a plane.
  • the flat shape of the display panel 10 is not limited to a rectangle, and may be formed in other polygons, circles, or ovals. At least one side of the display panel 10 may be bent to a predetermined curvature.
  • the display panel 10 may be divided into a display area DA and a non-display area NDA disposed around the display area DA.
  • the display area DA is an area in which pixels PX are formed to display an image.
  • the display panel 10 includes data lines (D1 to Dm, m is an integer greater than or equal to 2), scan lines crossing the data lines D1 to Dm (S1 to Sn, n is an integer greater than or equal to 2), high potential voltage
  • the high potential voltage line VDDL supplied, the low potential voltage line VSSL supplied with the low potential voltage, and the pixels PXs connected to the data lines D1 to Dm and the scan lines S1 to Sn. may include
  • Each of the pixels PX may include a first sub-pixel PX1 , a second sub-pixel PX2 , and a third sub-pixel PX3 .
  • the first sub-pixel PX1 may emit a first color light
  • the second sub-pixel PX2 may emit a second color light
  • the third sub-pixel PX3 may emit a third color light.
  • the first color light may be red light
  • the second color light may be green light
  • the third color light may be blue light, but is not limited thereto.
  • each of the pixels PX includes three sub-pixels in FIG. 2 , the present invention is not limited thereto. That is, each of the pixels PX may include four or more sub-pixels.
  • Each of the first sub-pixel PX1 , the second sub-pixel PX2 , and the third sub-pixel PX3 includes at least one of the data lines D1 to Dm, at least one of the scan lines S1 to Sn, and It may be connected to the upper voltage line VDDL.
  • the first sub-pixel PX1 may include a plurality of transistors and at least one capacitor for supplying current to the light emitting devices LDs and the light emitting devices LDs.
  • Each of the light emitting devices LD may be an inorganic light emitting diode including a first electrode, an inorganic semiconductor, and a second electrode.
  • the first electrode may be an anode electrode
  • the second electrode may be a cathode electrode.
  • the plurality of transistors may include a driving transistor DT for supplying current to the light emitting devices LD and a scan transistor ST for supplying a data voltage to the gate electrode of the driving transistor DT as shown in FIG. 3 .
  • the driving transistor DT is connected to a gate electrode connected to a source electrode of the scan transistor ST, a source electrode connected to a high potential voltage line VDDL to which a high potential voltage is applied, and first electrodes of the light emitting devices LD.
  • a drain electrode connected thereto may be included.
  • the scan transistor ST has a gate electrode connected to the scan line Sk, where k is an integer satisfying 1 ⁇ k ⁇ n, a source electrode connected to the gate electrode of the driving transistor DT, and the data lines Dj and j are and a drain electrode connected to an integer satisfying 1 ⁇ j ⁇ m).
  • the capacitor Cst is formed between the gate electrode and the source electrode of the driving transistor DT.
  • the storage capacitor Cst stores a difference voltage between the gate voltage and the source voltage of the driving transistor DT.
  • the driving transistor DT and the switching transistor ST may be formed of a thin film transistor.
  • the driving transistor DT and the switching transistor ST have been mainly described in FIG. 3 as being formed of a P-type MOSFET (Metal Oxide Semiconductor Field Effect Transistor), the present invention is not limited thereto.
  • the driving transistor DT and the switching transistor ST may be formed of an N-type MOSFET. In this case, the positions of the source electrode and the drain electrode of each of the driving transistor DT and the switching transistor ST may be changed.
  • each of the first sub-pixel PX1 , the second sub-pixel PX2 , and the third sub-pixel PX3 includes one driving transistor DT, one scan transistor ST, and one capacitor ( ).
  • Cst) has been exemplified including 2T1C (2 Transistor - 1 capacitor), but the present invention is not limited thereto.
  • Each of the first sub-pixel PX1 , the second sub-pixel PX2 , and the third sub-pixel PX3 may include a plurality of scan transistors ST and a plurality of capacitors Cst.
  • the second sub-pixel PX2 and the third sub-pixel PX3 may be represented with substantially the same circuit diagram as the first sub-pixel PX1 , a detailed description thereof will be omitted.
  • the driving circuit 20 outputs signals and voltages for driving the display panel 10 .
  • the driving circuit 20 may include a data driver 21 and a timing controller 22 .
  • the data driver 21 receives digital video data DATA and a source control signal DCS from the timing controller 22 .
  • the data driver 21 converts the digital video data DATA into analog data voltages according to the source control signal DCS and supplies them to the data lines D1 to Dm of the display panel 10 .
  • the timing controller 22 receives digital video data DATA and timing signals from the host system.
  • the timing signals may include a vertical sync signal, a horizontal sync signal, a data enable signal, and a dot clock.
  • the host system may be an application processor of a smartphone or tablet PC, a system-on-chip of a monitor or TV, or the like.
  • the timing controller 22 generates control signals for controlling operation timings of the data driver 21 and the scan driver 30 .
  • the control signals may include a source control signal DCS for controlling an operation timing of the data driver 21 and a scan control signal SCS for controlling an operation timing of the scan driver 30 .
  • the driving circuit 20 may be disposed in the non-display area NDA provided on one side of the display panel 10 .
  • the driving circuit 20 is formed of an integrated circuit (IC) and may be mounted on the display panel 10 by a chip on glass (COG) method, a chip on plastic (COP) method, or an ultrasonic bonding method,
  • COG chip on glass
  • COP chip on plastic
  • ultrasonic bonding method The present invention is not limited thereto.
  • the driving circuit 20 may be mounted on a circuit board (not shown) instead of the display panel 10 .
  • the data driver 21 may be mounted on the display panel 10 by a chip on glass (COG) method, a chip on plastic (COP) method, or an ultrasonic bonding method, and the timing controller 22 may be mounted on a circuit board. there is.
  • COG chip on glass
  • COP chip on plastic
  • the scan driver 30 receives the scan control signal SCS from the timing controller 22 .
  • the scan driver 30 generates scan signals according to the scan control signal SCS and supplies them to the scan lines S1 to Sn of the display panel 10 .
  • the scan driver 30 may include a plurality of transistors and may be formed in the non-display area NDA of the display panel 10 .
  • the scan driver 30 may be formed of an integrated circuit, and in this case, may be mounted on a gate flexible film attached to the other side of the display panel 10 .
  • the circuit board may be attached on pads provided on one edge of the display panel 10 using an anisotropic conductive film. Due to this, the lead lines of the circuit board may be electrically connected to the pads.
  • the circuit board may be a flexible printed circuit board, a printed circuit board or a flexible film such as a chip on film. The circuit board may be bent under the display panel 10 . For this reason, one side of the circuit board may be attached to one edge of the display panel 10 , and the other side may be disposed under the display panel 10 to be connected to a system board on which a host system is mounted.
  • the power supply circuit 50 may generate voltages necessary for driving the display panel 10 from main power applied from the system board and supply the voltages to the display panel 10 .
  • the power supply circuit 50 generates a high potential voltage VDD and a low potential voltage VSS for driving the light emitting devices LD of the display panel 10 from the main power source to generate the display panel 10 . It can be supplied to the high potential voltage line VDDL and the low potential voltage line VSSL.
  • the power supply circuit 50 may generate and supply driving voltages for driving the driving circuit 20 and the scan driving unit 30 from the main power.
  • FIG. 4 is a plan view illustrating the display panel of FIG. 2 in detail. 4 , for convenience of explanation, data pads DP1 to DPp, p is an integer greater than or equal to 2), floating pads FD1 and FD2, power pads PP1 and PP2, and floating lines FL1 and FL2 , the low potential voltage line VSSL, the data lines D1 to Dm, and only the first pad electrodes 210 and the second pad electrodes 220 are illustrated.
  • data lines D1 to Dm, first pad electrodes 210 , second pad electrodes 220 , and pixels PX are provided in the display area DA of the display panel 10 . can be placed.
  • the data lines D1 to Dm may extend long in the second direction (Y-axis direction).
  • One side of the data lines D1 to Dm may be connected to the driving circuit 20 . Accordingly, the data voltages of the driving circuit 20 may be applied to the data lines D1 to Dm.
  • the first pad electrodes 210 may be disposed to be spaced apart from each other by a predetermined interval in the first direction (X-axis direction). Accordingly, the first pad electrodes 210 may not overlap the data lines D1 to Dm.
  • the first pad electrodes 210 disposed at the right edge of the display area DA may be connected to the first floating line FL1 in the non-display area NDA.
  • the first pad electrodes 210 disposed at the left edge of the display area DA may be connected to the second floating line FL2 in the non-display area NDA.
  • Each of the second pad electrodes 220 may extend in a first direction (X-axis direction). Accordingly, the second pad electrodes 220 may overlap the data lines D1 to Dm. Also, the second pad electrodes 220 may be connected to the low potential voltage line VSSL in the non-display area NDA. Accordingly, the low potential voltage of the low potential voltage line VSSL may be applied to the second pad electrodes 220 .
  • Each of the pixels PX may include a first sub-pixel PX1 , a second sub-pixel PX2 , and a third sub-pixel PX3 .
  • the first sub-pixel PX1 , the second sub-pixel PX2 , and the third sub-pixel PX3 of each of the pixels PXs have the first pad electrodes 210 , the second electrode and the data lines D1 to Dm) may be arranged in regions defined in a matrix form. 4 illustrates that the pixel PX includes three sub-pixels, but is not limited thereto, and each of the pixels PX may include four or more sub-pixels.
  • Each of the first sub-pixel PX1 , the second sub-pixel PX2 , and the third sub-pixel PX3 of the pixels PX may be disposed in the first direction (X-axis direction), but is not limited thereto. That is, each of the first sub-pixel PX1 , the second sub-pixel PX2 , and the third sub-pixel PX3 of the pixels PX may be disposed in the second direction (Y-axis direction) or in a zigzag shape. and may be arranged in various other forms.
  • the first sub-pixel PX1 may emit a first color light
  • the second sub-pixel PX2 may emit a second color light
  • the third sub-pixel PX3 may emit a third color light.
  • the first color light may be red light
  • the second color light may be green light
  • the third color light may be blue light, but is not limited thereto.
  • a pad part PA including data pads DP1 to DPp, floating pads FD1 and FD2 and power pads PP1 and PP2, and a driving circuit 20 , a first floating line FL1 , a second floating line FL2 , and a low potential voltage line VSSL may be disposed.
  • the pad part PA including the data pads DP1 to DPp, the floating pads FD1 and FD2 and the power pads PP1 and PP2 is one edge of the display panel 10 , for example, the lower side. It can be placed on the edge.
  • the data pads DP1 to DPp, the floating pads FD1 and FD2, and the power pads PP1 and PP2 may be disposed in parallel in the first direction (X-axis direction) in the pad part PA.
  • a circuit board may be attached to the data pads DP1 to DPp, the floating pads FD1 and FD2, and the power pads PP1 and PP2 using an anisotropic conductive film. Accordingly, the circuit board and the data pads DP1 to DPp, the floating pads FD1 and FD2, and the power pads PP1 and PP2 may be electrically connected to each other.
  • the driving circuit 20 may be connected to the data pads DP1 to DPp through the link lines LL.
  • the driving circuit 20 may receive digital video data DATA and timing signals through the data pads DP1 to DPp.
  • the driving circuit 20 may convert the digital video data DATA into analog data voltages and supply the converted digital video data DATA to the data lines D1 to Dm of the display panel 10 .
  • the low potential voltage line VSSL may be connected to the first power pad PP1 and the second power pad PP2 of the pad part PA.
  • the low potential voltage line VSSL may extend long in the second direction (Y-axis direction) in the non-display area NDA at the left outer side and the right outer side of the display area DA.
  • the low potential voltage line VSSL may be connected to the second pad electrode 220 . Due to this, the low potential voltage of the power supply circuit 50 is applied to the second pad electrode 220 through the circuit board, the first power pad PP1, the second power pad PP2, and the low potential voltage line VSSL. can be authorized
  • the first floating line FL1 may be connected to the first floating pad FD1 of the pad part PA.
  • the first floating line FL1 may extend long in the second direction (Y-axis direction) in the non-display area NDA on the left and right sides of the display area DA.
  • the first floating pad FD1 and the first floating line FL1 may be a dummy pad and a dummy line to which no voltage is applied.
  • the second floating line FL2 may be connected to the second floating pad FD2 of the pad part PA.
  • the first floating line FL1 may extend long in the second direction (Y-axis direction) in the non-display area NDA on the left and right sides of the display area DA.
  • the second floating pad FD2 and the second floating line FL2 may be a dummy pad and a dummy line to which no voltage is applied.
  • the light emitting devices ( 300 of FIG. 5 ) have a very small size, they are mounted on the first sub-pixel PX1 , the second sub-pixel PX2 , and the third sub-pixel PX3 of each of the pixels PXs. very difficult to do
  • an electric field may be formed in each of the first sub-pixel PX1 , the second sub-pixel PX2 , and the third sub-pixel PX3 of the pixels PX to align the light emitting devices 300 during the manufacturing process.
  • the light emitting devices 300 may be aligned by applying a dielectrophoretic force to the light emitting devices 300 using a dielectrophoresis method during the manufacturing process.
  • the first pad electrodes 210 are spaced apart from each other at a predetermined interval in the first direction (X-axis direction), but during the manufacturing process, the first pad electrodes 210 are disposed in the first direction (X-axis direction). direction), and may be arranged to extend long.
  • the first pad electrodes 210 may be connected to the first floating line FL1 and the second floating line FL2 . Therefore, the first pad electrodes 210 may receive a ground voltage through the first floating line FL1 and the second floating line FL2 . Accordingly, after aligning the light emitting devices 300 using a dielectrophoresis method during the manufacturing process, the first pad electrodes 210 are disconnected so that the first pad electrodes 210 are moved in the first direction (X-axis direction). ) may be spaced apart from each other at a predetermined interval.
  • first floating line FL1 and the second floating line FL2 are lines for applying a ground voltage during a manufacturing process, and no voltage may be applied to the completed display device.
  • a ground voltage may be applied to the first floating line FL1 and the second floating line FL2 to prevent static electricity in the completed display device.
  • FIG. 5 is a plan view illustrating in detail a pixel of the display area of FIG. 4 .
  • the pixel PX may include a first sub-pixel PX1 , a second sub-pixel PX2 , and a third sub-pixel PX3 .
  • the first sub-pixel PX1 , the second sub-pixel PX2 , and the third sub-pixel PX3 of each of the pixels PXs have scan lines Sk and data lines Dj, Dj+1, Dj+ 2, Dj+3) may be arranged in a matrix form in regions defined by the intersection structure.
  • the scan lines Sk are arranged to extend long in the first direction (X-axis direction), and the data lines Dj, Dj+1, Dj+2, and Dj+3 intersect the first direction (X-axis direction). It may be arranged to extend long in the second direction (Y-axis direction).
  • Each of the first sub-pixel PX1 , the second sub-pixel PX2 , and the third sub-pixel PX3 includes a first pad electrode 210 , a second pad electrode 220 , and a plurality of light emitting devices 300 . can do.
  • the first pad electrode 210 and the second pad electrode 220 may be electrically connected to the light emitting devices 300 , and voltage may be applied to each of the light emitting devices 300 to emit light.
  • the first pad electrode 210 of any one of the first sub-pixel PX1, the second sub-pixel PX2, and the third sub-pixel PX3 is connected to the first pad electrode 210 of the sub-pixel adjacent thereto. They may be spaced apart.
  • the first pad electrode 210 of the first sub-pixel PX1 may be disposed to be spaced apart from the first pad electrode 210 of the second sub-pixel PX2 adjacent thereto.
  • the first pad electrode 210 of the second sub-pixel PX2 may be disposed to be spaced apart from the first pad electrode 210 of the third sub-pixel PX3 adjacent thereto.
  • the first pad electrode 210 of the third sub-pixel PX3 may be disposed to be spaced apart from the first pad electrode 210 of the first sub-pixel PX1 adjacent thereto.
  • the second pad electrode 220 of any one of the first sub-pixel PX1 , the second sub-pixel PX2 and the third sub-pixel PX3 is connected to the second pad electrode 220 of the sub-pixel adjacent thereto. 220) can be connected.
  • the second pad electrode 220 of the first sub-pixel PX1 may be connected to the second electrode 210 of the second sub-pixel PX2 adjacent thereto.
  • the second pad electrode 220 of the second sub-pixel PX2 may be connected to the second pad electrode 220 of the third sub-pixel PX3 adjacent thereto.
  • the second pad electrode 220 of the third sub-pixel PX3 may be connected to the second pad electrode 220 of the first sub-pixel PX1 adjacent thereto.
  • the first pad electrode 210 and the second pad electrode 220 are formed to align the light emitting devices 300 , the first sub-pixel PX1 , the second sub-pixel PX2 , and the third sub-pixel PX2 . It may be used to form an electric field in each of the pixels PX3 .
  • the light emitting devices 300 may be aligned by applying a dielectrophoretic force to the light emitting devices 300 using a dielectrophoresis method during the manufacturing process.
  • An electric field is formed by the voltage applied to the first pad electrode 210 and the second pad electrode 220 , and a capacitance is formed by the electric field, so that a dielectrophoretic force can be applied to the light emitting device 300 .
  • the first pad electrode 210 is an anode electrode connected to the second conductivity type semiconductor layer of the light emitting devices 300
  • the second pad electrode 220 is connected to the first conductivity type semiconductor layer of the light emitting devices 300 . It may be a cathode electrode.
  • the first conductivity-type semiconductor layer of the light emitting devices 300 may be an n-type semiconductor layer, and the second conductivity-type semiconductor layer may be a p-type semiconductor layer.
  • the present invention is not limited thereto, and the first pad electrode 210 may be a cathode electrode and the second pad electrode 220 may be an anode electrode.
  • the first pad electrode 210 branches in the second direction (Y-axis direction) from the first electrode stem portion 210S and the first electrode stem portion 210S which are disposed to extend long in the first direction (X-axis direction). and at least one first electrode branch 210B.
  • the second pad electrode 220 branches in the second direction (Y-axis direction) from the second electrode stem portion 220S and the second electrode stem portion 220S that are disposed to extend long in the first direction (X-axis direction). and at least one second electrode branch 220B.
  • the first electrode stem 210S may be electrically connected to the thin film transistor 120 through the first electrode contact hole CNTD.
  • the first electrode stem 210S may receive a predetermined driving voltage by the thin film transistor 120 .
  • the thin film transistor 120 to which the first electrode stem 210S is connected may be the driving transistor DT shown in FIG. 3 .
  • the second electrode stem 220S may be electrically connected to the low potential auxiliary line 161 through the second electrode contact hole CNTS.
  • the second electrode stem 220S may receive the low potential voltage of the low potential auxiliary wiring 161 .
  • the second electrode stem 220S in each of the first sub-pixel PX1 , the second sub-pixel PX2 , and the third sub-pixel PX3 of the pixel PX, the second electrode stem 220S is the second electrode contact hole CNTS.
  • the second electrode stem 220S may be a second electrode in any one of the first sub-pixel PX1 , the second sub-pixel PX2 , and the third sub-pixel PX3 of the pixel PX.
  • the second electrode stem 220S is connected to the low potential voltage line VSSL of the non-display area NDA, the low potential auxiliary wiring 161 through the second electrode contact hole CNTS. may not be connected to That is, the second electrode contact hole CNTS may be omitted.
  • the first electrode stem portion 210S of any one sub-pixel may be disposed parallel to the first electrode stem portion 210S of a neighboring sub-pixel in the first direction (X-axis direction) in the first direction (X-axis direction).
  • the first electrode stem 210S of the first sub-pixel PX1 is disposed parallel to the first electrode stem 210S of the second sub-pixel PX2 in the first direction (X-axis direction).
  • the first electrode stem 210S of the second sub-pixel PX2 is disposed in parallel with the first electrode stem 210S of the third sub-pixel PX3 in the first direction (X-axis direction),
  • the first electrode stem 210S of the third sub-pixel PX3 may be disposed parallel to the first electrode stem 210S of the first sub-pixel PX1 in the first direction (X-axis direction). This is because the first electrode stem part 210S was connected to one during the manufacturing process, and then disconnected through the laser process after aligning the light emitting devices 300 .
  • the second electrode branch 220B may be disposed between the first electrode branch 210B.
  • the first electrode branch portions 210B may be symmetrically disposed with respect to the first electrode branch portion 220B.
  • 5 illustrates that each of the first sub-pixel PX1, the second sub-pixel PX2, and the third sub-pixel PX3 of the pixel PX includes two first electrode branch portions 220B, The present invention is not limited thereto.
  • each of the first sub-pixel PX1 , the second sub-pixel PX2 , and the third sub-pixel PX3 of the pixel PX may include three or more first electrode branches 220B. .
  • each of the first sub-pixel PX1 , the second sub-pixel PX2 , and the third sub-pixel PX3 of the pixel PX includes one second electrode branch 220B.
  • the present invention is not limited thereto.
  • the first The first electrode branch 210B may be disposed between the second electrode branch 220B.
  • the first electrode branch 210B, the second electrode branch 220B, The first electrode branch 210B and the second electrode branch 220B may be disposed in the first direction (X-axis direction) in the order.
  • the plurality of light emitting devices 300 may be disposed between the first electrode branch 210B and the second electrode branch 220B. One end of at least one light emitting device 300 among the plurality of light emitting devices 300 is disposed to overlap the first electrode branch portion 210B, and the other end is disposed to overlap the second electrode branch portion 220B.
  • a second conductivity-type semiconductor layer that is a p-type semiconductor layer may be disposed on one end of the plurality of light emitting devices 300 , and a first conductivity-type semiconductor layer that is an n-type semiconductor layer may be disposed on the other end, but the present invention does not provide for this.
  • a first conductivity type semiconductor layer that is an n-type semiconductor layer may be disposed on one end of the plurality of light emitting devices 300
  • a second conductivity type semiconductor layer that is a p-type semiconductor layer may be disposed on the other end of the plurality of light emitting devices 300 .
  • the plurality of light emitting devices 300 may be substantially parallel to each other in the first direction (X-axis direction).
  • the plurality of light emitting devices 300 may be disposed to be spaced apart from each other in the second direction (Y-axis direction). In this case, the spacing between the plurality of light emitting devices 300 may be different from each other. For example, some light emitting devices among the plurality of light emitting devices 300 may be disposed adjacently to form one group, and the remaining light emitting devices 300 may be disposed adjacently to form another group.
  • a connection electrode 260 may be disposed on the first electrode branch 210B and the second electrode branch 220B, respectively.
  • the connection electrodes 260 may be disposed to extend long in the second direction (Y-axis direction), and may be disposed to be spaced apart from each other in the first direction (X-axis direction).
  • the connection electrode 260 may be connected to one end of at least one of the light emitting devices 300 .
  • the connection electrode 260 may be connected to the first pad electrode 210 or the second pad electrode 220 .
  • the connection electrode 260 is disposed on the first electrode branch 210B and includes a first connection electrode 261 connected to one end of at least one of the light emitting devices 300 and a second electrode.
  • a second connection electrode 262 disposed on the branch 220B and connected to one end of at least one of the light emitting devices 300 may be included.
  • the first connection electrode 261 serves to electrically connect the plurality of light emitting devices 300 to the first pad electrode 210
  • the second connection electrode 262 includes the plurality of light emitting devices 300 . It serves to electrically connect them to the second pad electrode 220 .
  • a width of the first connection electrode 261 in the first direction (X-axis direction) may be wider than a width of the first electrode branch part 210B in the first direction (X-axis direction). Also, the width of the second connection electrode 262 in the first direction (X-axis direction) may be wider than the width of the second electrode branch part 220B in the first direction (X-axis direction).
  • each end of the light emitting device 300 is disposed on the first electrode branch 210B of the first pad electrode 210 and the second electrode branch 220B of the second pad electrode 220 , but Due to the insulating layer (not shown) formed on the first pad electrode 210 and the second pad electrode 220 , the light emitting device 300 is electrically connected to the first pad electrode 210 and the second pad electrode 220 . It may not be Accordingly, each of a portion of a side surface and/or a top surface of the light emitting device 300 may be electrically connected to the first connection electrode 261 and the second connection electrode 262 .
  • FIG. 6 is an enlarged view of a first panel area in the display device of FIG. 1 .
  • the display apparatus 100 may be manufactured by mechanically and electrically connecting a plurality of panel areas such as the first panel area A1 by tiling.
  • the first panel area A1 may include a plurality of light emitting devices 150 arranged for each unit pixel (PX in FIG. 2 ).
  • the light emitting device 150 may be the light emitting device 300 of FIG. 5 .
  • the light emitting device 150 may include, for example, a red light emitting device 150R, a green light emitting device 150G, and a blue light emitting device 150B.
  • the unit pixel PX may include a first sub-pixel PX1 , a second sub-pixel PX2 , and a third sub-pixel PX3 .
  • a plurality of red light-emitting devices 150R are disposed in the first sub-pixel PX1
  • a plurality of green light-emitting devices 150G are disposed in the second sub-pixel PX2
  • a plurality of blue light-emitting devices 150B are disposed in the second sub-pixel PX2 .
  • the unit pixel PX may further include a fourth sub-pixel in which a light emitting device is not disposed, but is not limited thereto.
  • FIG. 7 is an enlarged view of area A2 of FIG. 6 .
  • the display device 100 may include a substrate 200 , wiring electrodes 201 and 202 , an insulating layer 206 , and a plurality of light emitting devices 150 .
  • the wiring electrode may include a first wiring electrode 201 and a second wiring electrode 202 spaced apart from each other.
  • the light emitting device 150 may include, but is not limited to, a red light emitting device 150R, a green light emitting device 150G, and a blue light emitting device 150B0 to form a sub-pixel, respectively, and a red phosphor and A green phosphor or the like may be provided to implement red and green respectively.
  • the substrate 200 may be formed of glass or polyimide. Also, the substrate 200 may include a flexible material such as polyethylene naphthalate (PEN) or polyethylene terephthalate (PET). In addition, the substrate 200 may be made of a transparent material, but is not limited thereto.
  • PEN polyethylene naphthalate
  • PET polyethylene terephthalate
  • the substrate 200 may be made of a transparent material, but is not limited thereto.
  • the insulating layer 130 may include an insulating and flexible material such as polyimide, PEN, PET, etc., and may be integrally formed with the substrate 200 to form one substrate.
  • the insulating layer 130 may be a conductive adhesive layer having adhesiveness and conductivity, and the conductive adhesive layer may have flexibility to enable a flexible function of the display device.
  • the insulating layer 130 may be an anisotropy conductive film (ACF) or a conductive adhesive layer such as an anisotropic conductive medium or a solution containing conductive particles.
  • the conductive adhesive layer may be a layer that is electrically conductive in a direction perpendicular to the thickness but electrically insulating in a direction horizontal to the thickness.
  • the insulating layer 130 may include an assembly hole 203 through which the light emitting device 150 is inserted. Accordingly, during self-assembly, the light emitting device 150 may be easily inserted into the assembly hole 203 of the insulating layer 130 .
  • FIG 8 is a view showing an example in which the light emitting device according to the embodiment is assembled on a substrate by a self-assembly method.
  • the substrate 200 may be a panel substrate of a display device or a temporary donor substrate for transfer.
  • the substrate 200 will be described as a panel substrate of a display device, but the embodiment is not limited thereto.
  • the substrate 200 may be formed of glass or polyimide. Also, the substrate 200 may include a flexible material such as polyethylene naphthalate (PEN) or polyethylene terephthalate (PET). In addition, the substrate 200 may be made of a transparent material, but is not limited thereto.
  • PEN polyethylene naphthalate
  • PET polyethylene terephthalate
  • the substrate 200 may be made of a transparent material, but is not limited thereto.
  • the light emitting device 150R may be introduced into a chamber 1300 filled with a fluid 1200 .
  • the fluid 1200 may be water such as ultrapure water, but is not limited thereto.
  • a chamber may be referred to as a water bath, container, vessel, or the like.
  • the substrate 200 may be disposed on the chamber 1300 .
  • the substrate 200 may be introduced into the chamber 1300 .
  • a pair of first electrodes 211 and second electrodes 212 corresponding to each of the light emitting devices 150R to be assembled may be formed on the substrate 200 .
  • the first electrode 211 and the second electrode 212 may be formed of a transparent electrode (ITO) or include a metal material having excellent electrical conductivity.
  • the first electrode 211 and the second electrode 212 may include titanium (Ti), chromium (Cr), nickel (Ni), aluminum (Al), platinum (Pt), gold (Au), tungsten ( W), it may be formed of at least one of molybdenum (Mo), or an alloy thereof.
  • the first electrode 211 and the second electrode 212 emit an electric field as a voltage is applied, thereby fixing the light emitting device 150R assembled to the assembly hole 203 on the substrate 200 as a pair of assembly electrodes. can function.
  • the gap between the first electrode 211 and the second electrode 212 is formed to be smaller than the width of the light emitting device 150R and the width of the assembly hole 203, so that the assembly position of the light emitting device 150R using an electric field can be more precisely determined. can be fixed firmly.
  • the insulating layer 220 is formed on the first electrode 211 and the second electrode 212 to protect the first electrode 211 and the second electrode 212 from the fluid 1200, and the first electrode 211 ), it is possible to prevent leakage of current flowing through the second electrode 212 .
  • the insulating layer 220 may be formed of a single layer or multiple layers of an inorganic insulator such as silica or alumina or an organic insulator.
  • the insulating layer 220 may include an insulating and flexible material such as polyimide, PEN, PET, etc., and may be integrally formed with the substrate 200 to form one substrate.
  • the insulating layer 220 may be an adhesive insulating layer or a conductive adhesive layer having conductivity.
  • the insulating layer 220 may be flexible to enable a flexible function of the display device.
  • a barrier rib 200S may be formed on the insulating layer 220 .
  • a partial region of the barrier rib 200S may be positioned above the first electrode 211 and the second electrode 212 .
  • a second pad electrode 222 for applying power to the light emitting device 150R may be formed between the barrier rib 200S and the insulating layer 220 .
  • An assembly hole 203 to which the light emitting devices 150R are coupled is formed in the substrate 200 , and a surface on which the assembly hole 203 is formed may be in contact with the fluid 1200 .
  • the assembly hole 203 may guide an accurate assembly position of the light emitting device 150R.
  • the assembly hole 203 may have a shape and a size corresponding to the shape of the light emitting device 150R to be assembled at a corresponding position. Accordingly, it is possible to prevent assembling other light emitting devices or assembling a plurality of light emitting devices in the assembly hole 203 .
  • the assembly apparatus 1100 including a magnetic material may move along the substrate 200 .
  • a magnetic material for example, a magnet or an electromagnet may be used.
  • the assembling apparatus 1100 may move while in contact with the substrate 200 in order to maximize the area applied by the magnetic field into the fluid 1200 .
  • the assembling apparatus 1100 may include a plurality of magnetic materials or a magnetic material having a size corresponding to that of the substrate 200 . In this case, the moving distance of the assembly apparatus 1100 may be limited within a predetermined range.
  • the light emitting device 150R in the chamber 1300 may move toward the assembling apparatus 1100 .
  • the light emitting device 150R may enter the assembly hole 203 and come into contact with the substrate 200 while moving toward the assembly apparatus 1100 .
  • the light emitting device 150R in contact with the substrate 200 is moved to the assembly apparatus 1100 . escape can be prevented.
  • the self-assembly method using the above-described electromagnetic field the time required for each of the light emitting devices 150R to be assembled on the substrate 200 can be rapidly reduced, so that a large-area high-pixel display can be implemented more quickly and economically.
  • a predetermined solder layer 225 is further formed between the light emitting device 150R and the second pad electrode 222 assembled on the assembly hole 203 of the substrate 200 to improve the bonding force of the light emitting device 150R.
  • the first pad electrode 221 may be connected to the light emitting device 150R to apply power.
  • a molding layer 230 may be formed in the partition wall 200S and the assembly hole 203 of the substrate 200 .
  • the molding layer 230 may be a transparent resin or a lane including a reflective material and a scattering material.
  • FIG. 9 shows a state in which a light emitting device is inserted into a substrate by the self-assembly method shown in FIG. 8 .
  • the light emitting device 150 may be pulled by the magnetic material of the assembly apparatus 1100 and inserted into the assembly hole 203 of the substrate 200 .
  • the first wiring electrode 201 and the second wiring electrode 202 may be disposed on the substrate 200 to be spaced apart from each other.
  • An insulating layer 205 may be disposed on the first wiring electrode 201 and the second wiring electrode 202 , and an insulating layer 206 may be disposed on the insulating layer 205 .
  • each of the insulating layer 2050 and the insulating layer 206 may be referred to as a first insulating layer and a second insulating layer.
  • the first insulating layer 205 and the second insulating layer 206 may be formed of the same material or different materials, but the present invention is not limited thereto.
  • the first insulating layer 205 may be formed of an inorganic material and the second insulating layer 206 may be formed of an organic material, but vice versa.
  • the second insulating layer 206 may be provided with an assembly hole 203 into which the light emitting device 150 may be inserted. A top surface of the first insulating layer 205 may be exposed through the assembly hole 203 of the second insulating layer 206 .
  • the lower surface of the light emitting device may be in contact with the upper surface of the first insulating layer 205 exposed by the assembly hole 203 .
  • a voltage may be applied to the first wire electrode 201 and the second wire electrode 202 to form an electric field between the first wire electrode 201 and the second wire electrode 202 .
  • Dielectrophoretic force due to such an electric field may affect the light emitting device 150 . That is, the light emitting device 150 inserted into the assembly hole 203 is inserted into the assembly hole 203 by the dielectrophoretic force formed between the first wiring electrode 201 and the second wiring electrode 202 . It may be fixed to the upper surface of the first insulating layer 205 while being maintained.
  • an insulating layer is formed in the space of the assembly hole 203 that is not occupied by the light emitting device 150 in a subsequent process, and then the first pad electrode ( 210 in FIG. 5 ) and the second pad electrode 220 are formed.
  • the first connection electrode 261 for connecting the first electrode of the light emitting device 150 to the first pad electrode 210 and the second electrode of the light emitting device 150 are connected to the second pad electrode 220 .
  • a second connection electrode 262 for this may be formed. Accordingly, when a voltage is applied to the first pad electrode ( 210 in FIG. 5 ) and the second pad electrode 220 , the light emitting device 150 may emit light.
  • a light emitting element is used as a light source.
  • the light emitting device of the embodiment is a self-emitting device that emits light by itself by application of electricity, and may be a semiconductor light emitting device. Since the light emitting device of the embodiment is made of an inorganic semiconductor material, it is resistant to deterioration and has a semi-permanent lifespan, thereby providing stable light, thereby contributing to the realization of high-quality and high-definition images in the display device.
  • FIG. 10 is a cross-sectional view schematically illustrating the display panel of FIG. 2 .
  • the display panel 10 may include a first substrate 40 , a light emitting unit 41 , a color generating unit 42 , and a second substrate 46 .
  • the display panel 10 of the embodiment may include more components than this, but is not limited thereto.
  • the first substrate 40 may be the substrate 200 illustrated in FIG. 7 .
  • One or more insulating layers may be disposed, but this is not limited thereto.
  • the first substrate 40 may support the light emitting unit 41 , the color generating unit 42 , and the second substrate 46 .
  • the second substrate 46 includes various elements as described above, for example, data lines (D1 to Dm, m is an integer greater than or equal to 2) as shown in FIG. 2 , scan lines S1 to Sn, and a high potential voltage.
  • a line VDDL and a low potential voltage line VSSL, as shown in FIG. 3 , a plurality of transistors and at least one capacitor, and as shown in FIG. 4 , a first pad electrode 210 and a second pad electrode ( 220) may be formed.
  • the first substrate 40 may be formed of glass, but is not limited thereto.
  • the light emitting unit 41 may provide light to the color generating unit 42 .
  • the light emitting unit 41 may include a plurality of light sources that emit light by themselves by application of electricity.
  • the light source may include a light emitting device 300 in FIG. 5 , and 150 in FIGS. 6 , 11 and 12 .
  • the plurality of light emitting devices 150 may be separately arranged for each sub-pixel of a pixel and independently emit light under the control of each individual sub-pixel.
  • the plurality of light emitting devices 150 may be disposed irrespective of the division of pixels to simultaneously emit light in all sub-pixels.
  • the light emitting device 150 of the embodiment may emit blue light, but is not limited thereto.
  • the light emitting device 150 of the embodiment may emit white light or purple light.
  • the color generating unit 42 may generate a color light different from the light provided by the light emitting unit 41 .
  • the color generator 42 may include a first color generator 43 , a second color generator 44 , and a third color generator 45 .
  • the first color generation unit 43 corresponds to the first sub-pixel PX1 of the pixel
  • the second color generation unit 44 corresponds to the second sub-pixel PX2 of the pixel
  • the third color generation unit ( 45 may correspond to the third sub-pixel PX3 of the pixel.
  • the first color generation unit 43 generates a first color light based on the light provided from the light emitting unit 41
  • the second color generation unit 44 generates a second color light based on the light provided from the light emitting unit 41 .
  • the color light is generated
  • the third color generation unit 45 may generate the third color light based on the light provided from the light emitting unit 41 .
  • the first color generating unit 43 outputs blue light from the light emitting unit 41 as red light
  • the second color generating unit 44 outputs blue light from the light emitting unit 41 as green light
  • the third color generating unit 45 may output the blue light from the light emitting unit 41 as it is.
  • the first color generator 43 includes a first color filter
  • the second color generator 44 includes a second color filter
  • the third color generator 45 includes a third color filter.
  • the first color filter, the second color filter, and the third color filter may be formed of a transparent material through which light can pass.
  • At least one of the first color filter, the second color filter, and the third color filter may include quantum dots.
  • the quantum dots of the embodiment may be selected from a group II-IV compound, a group IV-VI compound, a group IV element, a group IV compound, and combinations thereof.
  • Group II-VI compounds include binary compounds selected from the group consisting of CdSe, CdTe, ZnS, ZnSe, ZnTe, ZnO, HgS, HgSe, HgTe, MgSe, MgS, and mixtures thereof; CdSeS, CdSeTe, CdSTe, ZnSeS, ZnSeTe, ZnSTe, HgSeS, HgSeTe, HgSTe, CdZnS, CdZnSe, CdZnTe, CdHgS, CdHgSe, CdHgZnTe, HgZnS, HgZnSe, HgZnTe, MgZnS, MgZnS and mixtures thereof bovine compounds; and HgZnTeS, CdZnSeS, CdZnSeTe, CdZnSTe, CdHgSeS, CdHgSeT
  • the group III-V compound is a binary compound selected from the group consisting of GaN, GaP, GaAs, GaSb, AlN, AlP, AlAs, AlSb, InN, InP, InAs, InSb, and mixtures thereof; a ternary compound selected from the group consisting of GaNP, GaNAs, GaNSb, GaPAs, GaPSb, AlNP, AlNAs, AlNSb, AlPAs, AlPSb, InNP, InNAs, InNSb, InPAs, InPSb, GaAlNP, and mixtures thereof; and GaAlNAs, GaAlNSb, GaAlPAs, GaAlPSb, GaInNP, GaInNAs, GaInNSb, GaInPAs, GaInPSb, InAlNP, InAlNAs, InAlNSb, InAlPAs, InAlPSb, and mixtures thereof.
  • the group IV-VI compound is a binary compound selected from the group consisting of SnS, SnSe, SnTe, PbS, PbSe, PbTe, and mixtures thereof; a ternary compound selected from the group consisting of SnSeS, SnSeTe, SnSTe, PbSeS, PbSeTe, PbSTe, SnPbS, SnPbSe, SnPbTe, and mixtures thereof; and a quaternary compound selected from the group consisting of SnPbSSe, SnPbSeTe, SnPbSTe, and mixtures thereof.
  • the group IV element may be selected from the group consisting of Si, Ge, and mixtures thereof.
  • the group IV compound may be a binary compound selected from the group consisting of SiC, SiGe, and mixtures thereof.
  • Such quantum dots may have a full width of half maximum (FWHM) of an emission wavelength spectrum of about 45 nm or less, and light emitted through the quantum dots may be emitted in all directions. Accordingly, the viewing angle of the light emitting display device may be improved.
  • FWHM full width of half maximum
  • quantum dots may have the form of spherical, pyramidal, multi-arm, or cubic nanoparticles, nanotubes, nanowires, nanofibers, nanoplatelet particles, etc., but is not limited thereto. does not
  • the first color filter may include red quantum dots
  • the second color filter may include green quantum dots.
  • the third color filter may not include quantum dots, but is not limited thereto.
  • blue light from the light emitting device 150 may be absorbed by the first color filter, and the absorbed blue light may be wavelength-shifted by red quantum dots to output red light.
  • blue light from the light emitting device 150 may be absorbed by the second color filter, and the absorbed blue light may be wavelength-shifted by green quantum dots to output green light.
  • blue light from the foot and device may be absorbed by the third color filter, and the absorbed blue light may be emitted as it is.
  • the light emitting device 150 when the light emitting device 150 is white light, not only the first color filter and the second color filter, but also the third color filter may include quantum dots. That is, the wavelength of white light from the light emitting device 150 may be shifted to blue light by the quantum dots included in the third color filter.
  • At least one of the first color filter, the second color filter, and the third color filter may include a phosphor.
  • some color filters among the first color filter, the second color filter, and the third color filter may include quantum dots, and others may include a phosphor.
  • each of the first color filter and the second color filter may include a phosphor and quantum dots.
  • at least one of the first color filter, the second color filter, and the third color filter may include scattering particles. Since blue light incident to each of the first color filter, the second color filter, and the third color filter is scattered by the scattering particles and the scattered blue light is color-shifted by the corresponding quantum dots, light output efficiency may be improved.
  • the first color generator 43 may include a first color conversion layer and a first color filter.
  • the second color generator 44 may include a second color converter and a second color filter.
  • the third color generator 45 may include a third color conversion layer and a third color filter.
  • Each of the first color conversion layer, the second color conversion layer, and the third color conversion layer may be disposed adjacent to the light emitting part 41 .
  • the first color filter, the second color filter, and the third color filter may be disposed adjacent to the second substrate 46 .
  • the first color filter may be disposed between the first color conversion layer and the second substrate 46 .
  • the second color filter may be disposed between the second color conversion layer and the second substrate 46 .
  • the third color filter may be disposed between the third color conversion layer and the second substrate 46 .
  • the first color filter may be in contact with the upper surface of the first color conversion layer and may have the same size as the first color conversion layer, but the present invention is not limited thereto.
  • the second color filter may be in contact with the upper surface of the second color conversion layer and may have the same size as the second color conversion layer, but is not limited thereto.
  • the third color filter may be in contact with the upper surface of the third color conversion layer and may have the same size as the third color conversion layer, but is not limited thereto.
  • the first color conversion layer may include red quantum dots
  • the second color conversion layer may include green quantum dots.
  • the third color conversion layer may not include quantum dots.
  • the first color filter includes a red-based material that selectively transmits the red light converted by the first color conversion layer
  • the second color filter includes green light that selectively transmits the green light converted by the second color conversion layer It includes a series material
  • the third color filter may include a blue-based material that selectively transmits the blue light transmitted as it is from the third color conversion layer.
  • the light emitting device 150 when the light emitting device 150 is white light, not only the first color conversion layer and the second color conversion layer but also the third color conversion layer may include quantum dots. That is, the wavelength of white light from the light emitting device 150 may be shifted to blue light by the quantum dots included in the third color filter.
  • the second substrate 46 may be disposed on the color generator 42 to protect the color generator 42 .
  • the second substrate 46 may be formed of glass, but is not limited thereto.
  • the second substrate 46 may be referred to as a cover window, a cover glass, or the like.
  • the second substrate 46 may be formed of glass, but is not limited thereto.
  • the embodiment provides a light emitting device that is easy to self-assemble on a substrate and a display device including the same.
  • the embodiment provides a light emitting device having improved self-assembly speed and a display device including the same.
  • the embodiment provides a light emitting device with improved luminous efficiency and a display device including the same.
  • FIG. 11 is a plan view illustrating a light emitting device according to an embodiment
  • FIG. 12 is a cross-sectional view illustrating a light emitting device according to the embodiment.
  • the light emitting device 150 includes a first conductivity type semiconductor layer 171 , an active layer 172 , a second conductivity type semiconductor layer 173 , and a first electrode 180 . and a second electrode 190 .
  • the light emitting device 150 may be the light emitting device 300 of FIG. 5 or the light emitting device 150 of FIG. 6 .
  • the light emitting device 150 according to the embodiment may be a horizontal light emitting device, but is not limited thereto.
  • the light emitting device 150 according to the embodiment may be one of a red light emitting device (150R in FIG. 6 ), a green light emitting device 150G, and a blue light emitting device 150B, but is not limited thereto.
  • a first conductivity type semiconductor layer 171 , an active layer 172 , and a second conductivity type semiconductor layer 173 may be grown on the substrate 160 .
  • the substrate 160 is illustrated in FIG. 12 , the substrate 160 may be omitted.
  • the substrate 160 may be a sapphire substrate or a semiconductor substrate, but is not limited thereto.
  • the first conductivity type semiconductor layer 171 may be provided as a compound semiconductor.
  • the first conductivity-type semiconductor layer 171 may be formed of, for example, a group 2-6 compound semiconductor or a group 3-5 compound semiconductor.
  • the first conductivity-type semiconductor layer 171 may be doped with an n-type dopant such as Si, Ge, Sn, Se, or Te.
  • the active layer 172 is a combination of a first carrier (eg, electrons) provided from the first conductivity-type semiconductor layer 171 and a second carrier (eg, holes) provided from the second conductivity-type semiconductor layer 173 . ) can generate light in a wavelength band corresponding to the .
  • the active layer 172 may be provided in any one or more of a single well structure, a multi-well structure, a quantum dot structure, or a quantum wire structure.
  • the active layer 172 may be formed of a compound semiconductor.
  • the active layer 172 may be made of, for example, a Group 2-6 or Group 3-5 compound semiconductor. When the active layer 172 is provided in a multi-well structure, the active layer 172 may be provided by stacking a plurality of barrier layers and a plurality of well layers.
  • the second conductivity type semiconductor layer 173 may be provided as a compound semiconductor.
  • the second conductivity type semiconductor layer 173 may be, for example, a Group 2-6 compound semiconductor or a Group 3-5 compound semiconductor.
  • the second conductivity type semiconductor layer 173 may be doped with a p-type dopant such as Mg, Zn, Ca, Sr, or Ba.
  • the second conductivity type semiconductor layer 173 and the active layer 172 corresponding to the peripheral region except for the central region of the light emitting device 150 according to the embodiment are removed, A portion of the upper side of the first conductivity type semiconductor layer 171 may be removed.
  • the peripheral region may surround the central region.
  • mesa etching may be performed using a photosensitive pattern. That is, a mesa structure may be obtained by forming a protective pattern in the central region of the light emitting device 150 according to the embodiment, and performing mesa etching using the protective pattern as a mask.
  • mesa etching may be performed using the second electrode 190 . That is, by forming the second electrode 190 in the central region of the light emitting device 150 according to the embodiment and performing mesa etching using the second electrode 190 as a mask, a mesa structure may be obtained. After the first conductivity type semiconductor layer 171 , the active layer 172 , and the second conductivity type semiconductor layer 173 are grown, the second electrode 190 is formed in the central region of the light emitting device 150 according to the embodiment. can be In this case, the size of each of the mesa-etched second conductivity type semiconductor layer 173 , the active layer 172 , and the first conductivity type semiconductor layer 171 may be the same as that of the second electrode 190 .
  • the first electrode may be formed on the upper surface of the first conductivity-type semiconductor layer 171 exposed by the mesa etching, and the second electrode 190 may be formed on the upper surface of the second conductivity-type semiconductor layer 173 .
  • Each of the first electrode 180 and the second electrode 190 may include a plurality of layers, but is not limited thereto.
  • the second electrode 190 may include a transparent conductive material.
  • the second electrode 190 may include a conductive material such as ITO, ZnO, GZO, IGZO, or the like.
  • a current spreading effect in which current spreads along the surface of the second electrode 190 is generated, A current may flow from the entire region of the second electrode 190 to the second conductivity-type semiconductor layer 173 to enable uniform light emission in the entire region of the active layer 172 .
  • the light emitting device 150 may include a diffusion layer 195 .
  • the diffusion layer 195 may be disposed between the first electrode 180 and the first conductivity-type semiconductor layer 171 .
  • the diffusion layer 195 may be formed in the first conductivity-type semiconductor layer 171 .
  • the diffusion layer 195 may be formed in the first conductivity-type semiconductor layer 171 corresponding to the first electrode 180 .
  • the upper surface of the diffusion layer 195 may be positioned on the same horizontal line as the upper surface of the first conductivity-type semiconductor layer 171 .
  • the lower surface of the diffusion layer 195 may be located below the upper surface of the first conductivity-type semiconductor layer 171 .
  • a recess may be formed in a region corresponding to the first electrode 180 on the upper surface of the first conductivity type semiconductor layer 171 , and the diffusion layer 195 may be disposed in the recess.
  • the diffusion layer 195 is an ohmic contact layer, and improves ohmic contact characteristics between the first electrode 180 and the first conductivity type semiconductor layer 171 , so that the first electrode 180 in the first conductivity type semiconductor layer 171 . ) to allow the current to flow more easily.
  • the light emitting device 150 according to the embodiment is a red light emitting device
  • the ohmic characteristic between the first conductivity type semiconductor layer 171 and the first electrode 180 is not good, so that the first electrode 180 and the first conductivity Current flow between the type semiconductor layers 171 is not smooth, so that luminous efficiency may be reduced.
  • the diffusion layer 195 may be provided.
  • the diffusion layer 195 may or may not be provided.
  • one of the plurality of layers in the first electrode 180 may include a magnetic material.
  • Ni may be used as the magnetic material, but is not limited thereto.
  • an assembly device including a magnetic material when the 1100 moves along the substrate 200, the magnetic material included in the first electrode 180 of the light emitting device 150 according to the embodiment accommodated in the chamber 1300 is magnetized, and the light emitting device according to the embodiment is magnetized. 150 may be inserted into the assembly hole 203 of the substrate (200 in FIG. 8 ). Therefore, according to the movement of the assembly apparatus 1100, the light emitting device 150 according to the embodiment can be quickly and accurately inserted into the assembly hole 203 of the substrate 200, so that the self-assembly speed can be remarkably improved. .
  • the diffusion layer 195 may be formed by a heat treatment process.
  • the heat treatment process is performed, some materials of the first electrode 180 and some materials of the first conductivity-type semiconductor layer 171 react at the boundary between the first electrode 180 and the second conductivity-type semiconductor layer 173 .
  • a diffusion layer 195 may be formed.
  • a part of the material of the first electrode 180 may be Ni. Accordingly, the diffusion layer 195 may be formed by diffusion of Ni, which is a part of the material of the first electrode 180 , by a heat treatment process.
  • the diffusion layer 195 may include Ni, Ga, an oxide material, or the like.
  • the diffusion layer 195 of the embodiment may be defined as a region including Ni. That is, Ni may be dispersed in the entire area of the diffusion layer 195 .
  • the concentration of Ni dispersed in the diffusion layer 195 may vary in a thickness direction of the diffusion layer 195 , that is, in a vertical direction.
  • the concentration of Ni dispersed in the diffusion layer 195 may decrease from the top surface of the first conductivity-type semiconductor layer 171 in contact with the first electrode 180 in the vertical direction.
  • the concentration of Ni dispersed in the diffusion layer 195 may be different along the horizontal direction. This may be due to a different diffusion rate of Ni dispersed in the diffusion layer 195 according to the material concentration for each region of the first conductivity type semiconductor layer 171 .
  • Ni is a material having very good diffusibility by heat. Accordingly, during the heat treatment process, most of the Ni included in the first electrode 180 is diffused into the diffusion layer 195 , so that the remaining amount of Ni in the first electrode 180 may be very small.
  • the ohmic characteristic is excellent.
  • the amount magnetized by the magnetic material included in the assembling device 1100 is also Since the light emitting device 150 according to the embodiment does not move to the substrate ( 200 in FIG. 8 ) due to the magnetic material, it may not be inserted into the assembly hole 203 of the substrate 200 .
  • the embodiment may suggest a method capable of improving the self-assembly speed while improving the ohmic characteristics.
  • the thickness t of the diffusion layer 195 may be 100 nm or less. Even if the thickness t of the diffusion layer 195 is 100 nm or less, the ohmic characteristic may be improved.
  • the thickness t of the diffusion layer 195 being 100 nm or less may mean that the amount of Ni in a specific layer of the first electrode 180 is controlled to be relatively less diffused into the diffusion layer 195 . As such, by changing the structural mechanism of the first electrode 180 so that the thickness t of the diffusion layer 195 is 100 nm or less, the amount of Ni in a specific layer of the first electrode 180 is secured to increase the self-assembly speed. can be improved
  • the thickness t of the diffusion layer 195 may be 40 nm to 100 nm.
  • the thickness t of the diffusion layer 195 is less than 40 nm, the thickness t of the diffusion layer 195 is thin or the diffusion layer 195 is not properly formed and thus the ohmic characteristics are not good. ) to the first electrode 180 may not flow smoothly.
  • the thickness t of the diffusion layer 195 is greater than 100 nm, as the thickness t of the diffusion layer 195 increases, the area of the first conductivity type semiconductor layer 171 decreases accordingly, and accordingly, the first conductivity type semiconductor layer 171 decreases. The number of electrons in the semiconductor layer 171 may decrease, so that luminous efficiency may be reduced.
  • the structure of the first electrode 180 will be described in detail later.
  • the first electrode 180 is located in the central region of the light emitting device 150 according to the embodiment, and the first electrode 180 can surround the second electrode 190 .
  • the light emitting device 150 according to the embodiment may include a central region and a peripheral region surrounding the central region.
  • the central region may be a region not etched by the mesa etching
  • the peripheral region may be a region removed by the mesa etching.
  • the first electrode 180 is disposed on the first conductivity-type semiconductor layer 171 positioned in the peripheral region
  • the second electrode 190 is the second conductivity-type semiconductor layer 173 positioned in the central region. may be placed on the As described above, in the light emitting device 150 according to the embodiment, since the peripheral region excluding the central region is removed by mesa etching, the second electrode 190 may surround the first electrode 180 .
  • the first electrode 180 is illustrated as being disposed on a partial region of the top surface of the first conductivity-type semiconductor layer 171 , but may be disposed on the entire region of the top surface of the first conductivity-type semiconductor layer 171 .
  • the second electrode 190 is illustrated as being disposed on a partial region of the top surface of the second conductivity-type semiconductor layer 173 , but may be disposed on the entire region of the top surface of the second conductivity-type semiconductor layer 173 . there is.
  • the first electrode 180 may have a closed loop shape surrounding the second electrode 190 .
  • the second electrode 190 may have a circular shape when viewed from above. Since the first electrode 180 has a loop shape, a radial direction from the second electrode 190 via the second conductivity type semiconductor layer 173 , the active layer 172 , and the first conductivity type semiconductor layer 171 . Accordingly, a current may flow uniformly to the first electrode 180 . Accordingly, since electrons in the entire region of the first conductivity-type semiconductor layer 171 are injected into the active layer 172 and contribute to light emission, luminous efficiency may be improved.
  • the diffusion layer 195 disposed under the first electrode 180 may also have a closed loop structure corresponding to the first electrode 180 . Accordingly, current may flow smoothly from the first conductivity-type semiconductor layer 171 through the first electrode 180 by the diffusion layer 195 having a closed loop structure.
  • the light emitting device 150 may have a circular shape, but is not limited thereto.
  • the second conductivity type semiconductor layer 173 may have a circular shape when viewed from above.
  • the active layer 172 may have a circular shape when viewed from above.
  • the first conductivity type semiconductor layer 171 may have a circular shape when viewed from above.
  • the first electrode 180A may include a first layer 181 and a second layer 182 .
  • Each of the first layer 181 and the second layer 182 may include a metal.
  • the first layer 181 may be disposed on the first conductivity-type semiconductor layer 171
  • the second layer 182 may be disposed on the first layer 181
  • the first layer 181 and the second layer 182 may have the same size.
  • the first layer 181 may be an assembly inducing layer. That is, the first layer 181 may include a magnetic material. Accordingly, as shown in FIG. 8 , when the assembly apparatus 1100 including a magnetic material moves along the substrate ( 200 in FIG. 8 ), the magnetic material of the first electrode 180 is magnetized by the magnetic material, so that the first Since the light emitting device 150 according to the embodiment including the electrode 180 is inserted into the assembly hole 203 of the substrate 200 , the self-assembly speed may be improved.
  • the first layer 181 may include Ni.
  • the second layer 182 is a bonding layer and may include Ti.
  • the second layer 182 may provide good bonding with another electrode material.
  • a bonding layer for bonding with an external electrode may be disposed on the second layer 182 .
  • Ni included in the first layer 181 may diffuse into the first conductivity-type semiconductor layer 171 to form a diffusion layer 195 in the first conductivity-type semiconductor layer 171 corresponding to the first electrode 180 . there is. In this case, the amount of Ni included in the first layer 181 may be reduced, so that the thickness of the first layer 181 may also be reduced. In consideration of this, the thickness of the first layer 181 should be set.
  • the first layer 181 may have a thickness of 150 nm to 200 nm.
  • the first layer 181 is not magnetized by the assembling device 1100 during self-assembly because the thickness of the first layer 181 is thin, so that the first electrode 180 is formed. Since the light emitting device 150 according to the included embodiment is not pulled toward the substrate ( 200 in FIG. 8 ), it may not be inserted into the assembly hole 203 of the substrate.
  • the thickness of the first layer 181 is greater than 200 nm, the thickness of the first electrode 180 is increased, and the light emitted from the active layer 172 is prevented from proceeding due to the opaque metal of the first electrode 180 .
  • the luminous efficiency may be reduced.
  • the first layer 181 may have a thickness of approximately 180 nm.
  • the first electrode 180B may include a first layer 181 , a second layer 182 , a third layer 183 , and a fourth layer 184 .
  • Each of the first layer 181 , the second layer 182 , the third layer 183 , and the fourth layer 184 may include a metal.
  • the second layer 182 may be disposed on the first layer 181 .
  • the third layer 183 may be disposed under the first layer 181 .
  • the fourth layer 184 may be disposed under the third layer 183 .
  • the fourth layer 184 may be disposed under the first layer 181 with the third layer 183 interposed therebetween.
  • the fourth layer 184 may be more adjacent to the first conductivity-type semiconductor layer 171 than the first layer 181 .
  • the fourth layer 184 may be disposed on the first conductivity-type semiconductor layer 171 , and the first layer 181 may be disposed on the fourth layer 184 .
  • the third layer 183 may include the same material as the first layer 181 .
  • the first layer 181 and the third layer 183 may include Ti.
  • the fourth layer 184 may include the same material as the first layer 181 .
  • the first layer 181 and the fourth layer 184 may include Ni.
  • the first layer 181 may be an assembly contributing layer
  • the fourth layer 184 may be a diffusion contributing layer. Accordingly, when the heat treatment process is performed, Ni in the fourth layer 184 diffuses into the first conductivity type semiconductor layer 171 , and the inside of the first conductivity type semiconductor layer 171 corresponding to the first electrode 180 .
  • a diffusion layer 195 may be formed thereon.
  • the diffusion layer 195 is an ohmic contact layer, and may allow a current to smoothly flow from the first conductivity-type semiconductor layer 171 to the first electrode 180 .
  • Ni in the first layer 181 may not diffuse into the first conductivity-type semiconductor layer 171 due to the third layer 183 .
  • the first layer is formed by the magnetic material included in the assembly device ( 1100 in FIG. 8 ) during self-assembly. Since Ni of 181 is magnetized, the light emitting device 150 according to the embodiment may be easily inserted into the assembly hole 203 of the substrate 200 .
  • Ni of the first layer 181 may be diffused into the first conductivity type semiconductor layer 171 .
  • Ni included in the diffusion layer 195 may be mainly diffused in the fourth layer 184 rather than the first layer 181 .
  • the thickness t11 of the first layer 181 may be greater than the thickness t12 of the fourth layer 184 .
  • the first layer 181 is an assembly-inducing layer used for self-assembly, the amount of Ni must be large to facilitate magnetization, and thus may be greater than the thickness t12 of the fourth layer 184 .
  • the fourth layer 184 may be a diffusion contributing layer for forming the diffusion layer 195 . Accordingly, the fourth layer 184 may be formed in a relatively small amount to form the diffusion layer 195 having a very thin thickness, for example 100 nm or less. Since Ni is required, the thickness t12 may be smaller than the thickness t11 of the first layer 181 .
  • the fourth layer 184 may have the same thickness as the first layer 181 . Thereafter, as Ni of the fourth layer 184 is diffused into the first conductivity-type semiconductor layer 171 by a heat treatment process, the thickness of the fourth layer 184 is reduced and finally the first layer as shown in FIG. 15 .
  • a fourth layer 184 having a thickness t12 smaller than a thickness t11 of 181 may be formed.
  • the first layer 181 may have a thickness t11 of 150 nm to 200 nm.
  • the thickness t11 of the first layer 181 is less than 150 nm, the thickness t11 of the first layer 181 is thin and the first layer 181 is not magnetized by the assembling device 1100 during self-assembly. Since the light emitting device 150 according to the embodiment including the first electrode 180 is not pulled toward the substrate ( 200 of FIG. 8 ), it may not be inserted into the assembly hole 203 of the substrate.
  • the thickness t11 of the first layer 181 is greater than 200 nm, the thickness of the first electrode 180 is increased, and the light emitted from the active layer 172 due to the opaque metal material of the first electrode 180 is Progression may be hindered and luminous efficiency may be reduced.
  • the first layer 181 may have a thickness t11 of approximately 180 nm.
  • the fourth layer 184 may have a thickness t12 of 10 nm to 50 nm.
  • the thickness t12 of the fourth layer 184 is less than 10 nm, the amount of Ni included in the fourth layer 184 is small and the thickness of the diffusion layer 195 formed by diffusion of the fourth layer 184 by Ni. (t in FIG. 13 ) is thin or the diffusion layer 195 is not properly formed, so the ohmic characteristic is not good, so that the current may not flow smoothly from the first conductivity-type semiconductor layer 171 to the first electrode 180 .
  • the thickness t12 of the fourth layer 184 is more than 50 nm, the amount of Ni in the fourth layer 184 is large and continues to contribute to the formation of the diffusion layer 195 so that the thickness t of the diffusion layer 195 is desired.
  • the thickness ie, may be greater than 100 nm.
  • the thickness of the diffusion layer 195 increases, the area of the first conductivity-type semiconductor layer 171 decreases accordingly, and accordingly, the number of electrons in the first conductivity-type semiconductor layer 171 decreases, thereby reducing luminous efficiency. .
  • FIG. 16 shows a third example of the second electrode of the embodiment.
  • the first electrode 180C of the embodiment includes a first layer 181 , a second layer 182 , a third layer 183 , a fourth layer 184 , a fifth layer 185 and
  • the sixth layer 186 may include a first layer 181 , a second layer 182 , a third layer 183 , a fourth layer 184 , a fifth layer 185 and a sixth layer ( 186) may each contain a metal.
  • first layer 181 , the second layer 182 , the third layer 183 , and the fourth layer 184 have been described in the second example ( FIG. 15 ) of the first electrode 180B of the embodiment, they are omitted. do.
  • the first layer 181 , the second layer 182 , the third layer 183 and the fourth layer 184 which are not described in the third example of the first electrode 180C of the embodiment are the first electrode ( 180C) of the embodiment 180B) can be easily understood from the second example (FIG. 15).
  • the fifth layer 185 may be disposed under the fourth layer 184
  • the sixth layer 186 may be disposed under the fifth layer 185 .
  • the fifth layer 185 may be a diffusion suppressing layer.
  • the fifth layer 185 may suppress, relieve, or prevent Ni in the fourth layer 184 from being rapidly diffused into the first conductivity-type semiconductor layer 171 during the heat treatment process. In order for Ni of the fourth layer 184 to diffuse into the first conductivity-type semiconductor layer 171 during the heat treatment process, it must pass through the fifth layer 185 .
  • a portion of Ni in the fourth layer 184 is blocked by the fifth layer 185 and does not diffuse into the first conductivity-type semiconductor layer 171 , and another portion of Ni in the fourth layer 184 is blocked by the fifth layer (
  • the diffusion layer 195 having a desired thickness (100 nm or less) may be formed by diffusion to the first conductivity type semiconductor layer 171 via the 185 . Accordingly, the fifth layer 185 may partially or selectively pass Ni of the fourth layer 184 to control the diffusion amount.
  • the fifth layer 185 should have an optimal thickness.
  • the fifth layer 185 may have a thickness of 5 nm to 10 nm. If the thickness of the fifth layer 185 is less than 5 nm, the thickness of the diffusion layer 195 may exceed the desired thickness (100 nm or less) because the thickness of the diffusion layer 195 may not properly suppress the diffusion of Ni contained in the fourth layer 184 due to its thin thickness. there is.
  • the thickness of the fifth layer 185 is more than 10 nm, the thickness of the Ni included in the fourth layer 184 is thick and does not pass through the fifth layer, so that the diffusion layer 195 is not formed properly or the diffusion layer 195 is not formed properly. may be less than a minimum thickness of, for example, 40 nm.
  • the fifth layer 185 may be an electrode layer.
  • the fifth layer 185 may be formed of a metal having excellent electrical conductivity.
  • the fifth layer 185 may include Au, but is not limited thereto.
  • the fifth layer 185 may serve as a substantial electrode of the first electrode 180 .
  • a sixth layer 186 may be disposed under the fifth layer 185 .
  • the sixth layer 186 may be disposed under the fourth layer 184 with the fifth layer 185 interposed therebetween.
  • the sixth layer 186 may be more adjacent to the first conductivity-type semiconductor layer 171 than the fifth layer 185 .
  • the sixth layer 186 may be disposed on the first conductivity-type semiconductor layer 171
  • the fifth layer 185 may be disposed on the sixth layer 186 .
  • the sixth layer 186 may facilitate contact with the first conductivity-type semiconductor layer 171 .
  • the sixth layer 186 may be AuGe, but is not limited thereto.
  • Ni of the fourth layer 184 selectively passes through the sixth layer as well as the fifth layer and diffuses into the first conductivity-type semiconductor layer 171 to form the diffusion layer 195 .
  • the shape of the diffusion layer 195 may be different depending on the thickness of the diffusion layer 195 .
  • the shape of the diffusion layer will be described with reference to FIGS. 17 and 18 .
  • 17 is an image showing a first example of the second electrode and the diffusion layer.
  • a diffusion layer 195 having a thickness of 45 nm to 50 nm is shown. It can be seen that the diffusion layer 195 is formed inside the first conductivity type semiconductor layer 171 . Ni included in the first and/or fourth layers 184 is diffused from the top surface of the first conductivity-type semiconductor layer 171 into the first conductivity-type semiconductor layer 171 , and a region in which Ni is diffused is a diffusion layer (195) can be defined. In this case, the lower surface of the diffusion layer 195 may have a non-uniform surface.
  • a diffusion layer 195 having a thickness of approximately 67 nm is shown.
  • a diffusion layer 195 may be formed in the first conductivity-type semiconductor layer 171 .
  • the lower surface of the diffusion layer 195 may have an island shape. That is, a plurality of diffusion layers 195 corresponding to a plurality of regions of the first conductivity type semiconductor layer 171 may be formed.
  • the plurality of diffusion layers 195 may be in contact with each other in a horizontal direction.
  • the plurality of diffusion layers 195 may be spaced apart from each other in a horizontal direction.
  • a portion of the plurality of diffusion layers 195 may be in contact with each other in a horizontal direction, and other portions of the plurality of diffusion layers 195 may be spaced apart from each other.
  • the plurality of diffusion layers 195 may have a concavo-convex shape convex in a downward direction.
  • the diffusion layer when the diffusion layer is formed to a desired thickness (100 nm) or less, the self-assembly speed may be significantly improved. Referring to Fig. 19, the technical effect according to the embodiment will be described.
  • the self-assembly speed is different depending on the thickness of the diffusion layer 195 .
  • the self-assembly speed may be 1,000 ⁇ m/s.
  • the self-assembly speed may be 450 ⁇ m/s.
  • the self-assembly speed may be 90 ⁇ m/s.
  • the self-assembly speed of Examples 1 and 2 is improved compared to the comparison.
  • the self-assembly speed of the second embodiment may be 5 times or more faster than the self-assembly speed of the comparative example
  • the self-assembly speed of the first embodiment may be approximately 11 times or more faster than the self-assembly speed of the comparative example.
  • the electrode structure mechanism by changing the electrode structure mechanism so that the depth of the diffusion layer 195 is 100 ⁇ m or less, the ohmic characteristics of the diffusion layer 195 are improved, while the self-assembly speed during self-assembly using a magnetic material is dramatically improved.
  • the luminance By improving the luminance, it is possible to prevent luminance defects and secure high luminance.
  • the above-described light emitting device 150 may be a horizontal light emitting device, a flip chip type light emitting device, or a vertical light emitting device.
  • the first electrode may be disposed on a lower surface of the first conductivity type semiconductor layer.
  • a diffusion layer may be formed in the first conductivity-type semiconductor layer in contact with the first electrode.
  • the detailed structure and diffusion layer of the first electrode may be the same as in the above-described embodiment.
  • the vertical light emitting device may have a size of 5 ⁇ m to 50 ⁇ m when viewed from above.
  • the vertical light emitting device may have a size of 5 ⁇ m to 30 ⁇ m when viewed from above.
  • the embodiment may be applied to a light emitting device having a small size that can secure high luminance by arranging the maximum number of unit pixels in order to realize a display.
  • the light emitting device includes, but is not limited to, a cylindrical light emitting device, a disk type light emitting device, a micro light emitting device, a nano light emitting device, and a rod light emitting device.
  • the embodiment may be applied to a display field for displaying images or information.

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Abstract

발광 소자는 제1 도전형 반도체층와, 제1 도전형 반도체층 상에 활성층과, 활성층 상에 제2 도전형 반도체층과, 제1 도전형 반도체층 상에 제1 전극과, 제2 도전형 반도체층 상에 제2 전극과, 제1 전극과 제1 도전형 반도체층 사이에 확산층을 포함한다. 제1 전극은 복수의 층을 포함하고, 복수의 층 중 적어도 하나 이상의 층은 자성 물질을 포함한다. 확산층은 자성 물질을 포함하고, 확산층의 두께는 100nm 이하이다. 확산층의 깊이가 100㎛ 이하가 되도록 전극 구조 메커니즘을 변경함으로써, 확산층의 오믹 특성을 개선하는 한편, 자성체를 이용한 자가 조립시 자가 조립 속도를 획기적으로 향상시켜 휘도 불량을 방지하고 고 휘도를 확보할 수 있다.

Description

발광 소자 및 이를 포함하는 디스플레이 장치
실시예는 발광 소자 및 이를 포함하는 디스플레이 장치에 관한 것이다.
디스플레이 장치는 발광 다이오드(Light Emitting Diode)와 같은 자발광 소자를 화소의 광원으로 이용하여 고화 질의 영상을 표시한다. 발광 다이오드는 열악한 환경 조건에서도 우수한 내구성을 나타내며, 장수명 및 고휘도가 가능하여 차세대 디스플레이 장치의 광원으로 각광받고 있다.
최근, 신뢰성이 높은 무기 결정 구조의 재료를 이용하여 초소형의 발광 다이오드를 제조하고, 이를 디스플레이 장치의 패널(이하, "디스플레이 패널"이라 함)에 배치하여 차세대 화소 광원으로 이용하기 위한 연구가 진행되고 있다.
고해상도를 구현하기 위해서 점차 화소의 사이즈가 작아지고 있고, 이와 같이 작아진 사이즈의 화소에 수많은 발광 소자가 정렬되어야 하므로, 마이크로 또는 나노 스케일 정도로 작은 초소형의 발광 다이오드의 제조에 대한 연구가 활발하게 이루어지고 있다.
통상 디스플레이 패널은 수백만개의 화소를 포함한다. 따라서, 사이즈가 작은 수백만개의 화소 각각에 발광 소자들을 정렬하는 것이 매우 어렵기 때문에, 최근 디스플레이 패널에 발광 소자들을 정렬하는 방안에 대한 다양한 연구가 활발하게 진행되고 있다.
일반적으로, 발광 소자에서 n형 도펀트를 포함하는 반도체층과 전극 사이에 오믹 특성이 좋지 않아, 반도체층과 전극 사이에 오믹 컨택층이 형성된다. 통상, 오믹 컨택층은 열처리 공정을 통해 반도체층의 물질과 전극의 물질의 반응으로 형성된다.
한편, 발광 소자의 사이즈가 작아짐에 따라, 이들 발광 소자를 기판 상에 전사하는 것이 매우 중요한 해결 과제로 대두되고 있다. 최근 개발되고 있는 전사기술에는 픽앤-플레이스 공법(pick and place process), 레이저 리프트 오프법(Laser Lift-off method) 또는 자가 조립 방식(self-assembly method) 등이 있다. 특히, 자성체를 이용하여 발광 소자를 기판 상에 전사하는 자가 조립 방식이 최근 각광받고 있다. 자가 조립 방식을 위해 발광 소자에 자성 물질이 포함된다.
하지만, 상술한 바와 같이 오믹 컨택층을 형성하기 위해 열처리 공정을 수행하는 경우, 전극의 자성 물질의 대부분이 오믹 컨택층을 형성하는데 사용되어 자가 조립 수행시 자성체에 의해 발광 소자가 당겨지지 않아 기판 상에 발광 소자가 정렬되지 않거나 전극이 거의 자화되지 않아 자성체에 의해 당겨지지 않는다. 이에 따라, 발광 소자의 이동 속도가 저하되어 자가 조립 속도도 현저히 저하되는 문제점이 있었다.
아울러, 오믹 컨택층의 두께가 두꺼워지는 경우, 자가 조립 수행시, 발광 소자 간에 달라붙거나 전극이 들뜨는 등과 같은 불량이 발생되는 문제점이 있었다.
한편, 발광 소자의 사이즈가 작아짐에 따라 단위 화소당 원하는 휘도를 구현하기 위해서는 각 발광 소자의 광 효율이 향상되어야 한다. 하지만, 종래의 발광 소자의 구조로는 광 효율을 향상시키는데 한계가 있었다.
실시예는 전술한 문제 및 다른 문제를 해결하는 것을 목적으로 한다.
실시예의 다른 목적은 자가 조립 속도를 획기적으로 향상시킬 수 있는 발광 소자 및 이를 포함하는 디스플레이 장치를 제공한다.
실시예의 또 다른 목적은 광 효율을 향상시켜 고 휘도를 확보할 수 있는 발광 소자 및 이를 포함하는 디스플레이 장치를 제공한다.
실시예의 또 다른 목적은 오믹 특성을 개선할 수 있는 발광 소자 및 이를 포함하는 디스플레이 장치를 제공한다.
실시예의 일 측면에 따르면, 발광 소자는, 제1 도전형 반도체층; 상기 제1 도전형 반도체층 상에 활성층; 상기 활성층 상에 제2 도전형 반도체층; 상기 제1 도전형 반도체층 상에 제1 전극; 상기 제2 도전형 반도체층 상에 제2 전극; 및 상기 제1 전극과 상기 제1 도전형 반도체층 사이에 확산층을 포함한다. 상기 제1 전극은 복수의 층을 포함한다. 상기 복수의 층 중 적어도 하나 이상의 층은 자성 물질을 포함한다. 상기 확산층은 상기 자성 물질을 포함한다. 상기 확산층의 두께는 100nm 이하이다. 이러한 발광 소자의 구성에 의해, 오믹 특성이 개선될 수 있다.
실시예의 다른 측면에 따르면, 디스플레이 장치는, 기판; 상기 기판 상에 제1 및 제2 배선 전극; 복수의 조립 홀을 갖고, 상기 제1 및 제2 배선 전극 상에 격벽층; 및 상기 복수의 조립 홀 각각에 배치된 발광 소자를 포함한다. 상기 발광 소자는, 제1 도전형 반도체층; 상기 제1 도전형 반도체층 상에 활성층; 상기 활성층 상에 제2 도전형 반도체층; 상기 제1 도전형 반도체층 상에 제1 전극; 상기 제2 도전형 반도체층 상에 제2 전극; 및 상기 제1 전극과 상기 제1 도전형 반도체층 사이에 확산층을 포함한다. 상기 제1 전극은 복수의 층을 포함한다. 상기 복수의 층 중 적어도 하나 이상의 층은 자성 물질을 포함한다. 상기 확산층은 상기 자성 물질을 포함한다. 상기 확산층의 두께는 100nm 이하이다. 이러한 디스플레이 장치의 구성에 의해, 자가 조립 속도가 현저히 개선되어 고 휘도가 확보되고, 불량이 대선되며 제조 단가를 줄여 제품에 대한 가격 경쟁력을 확보할 수 있다.
실시예에 따른 발광 소자 및 이를 포함하는 디스플레이 장치의 효과에 대해 설명하면 다음과 같다.
실시예들 중 적어도 하나에 의하면, 확산층의 깊이가 100㎛ 이하가 되도록 전극 구조 메커니즘을 변경함으로써, 확산층의 오믹 특성을 개선하는 한편, 자성체를 이용한 자가 조립시 자가 조립 속도를 획기적으로 향상시켜 휘도 불량을 방지하고 고 휘도를 확보할 수 있다.
예컨대, 제1 도전형 반도체층과 접하는 제1 전극의 제1 층의 두께를 150nm 내지 200nm로 두껍게 하여, 이 제1 층의 Ni의 일부가 제1 도전형 반도체층에 확산됨으로써 확산층의 두께가 100nm 이하로 형성될 수 있다.
예컨대, 제1 도전형 반도체층과 접하는 1 전극의 제1 층과 제4 층은 Ni을 포함하고, 제1 층과 제4 층 사이에 배치된 제3 층은 Ti을 포함하도록 하여, 제1 층은 자가 조립시 자화가 되어 발광 소자가 기판에 삽입되도록 하는 조립 유도층으로 사용하고, 제4 층은 열처리 공정시 제4 층의 Ni이 제1 도전형 반도체층으로 확산되어 확산층의 두께가 100nm 이하로 형성되도록 하는 확산 기여층으로 사용할 수 있다.
예컨대, 제1 도전형 반도체층과 접하는 제1 전극의 제1 층과 제4 층 사이에 제3 층이 배치되고, 제4 층 아래에 제5 층이 배치되되, 제1 층과 제4 층은 Ni을 포함하고, 제4 층은 Ti을 포함하며, 제5 층은 Au을 포함할 수 있다. 이러한 경우, 제5 층은 제4 층의 Ni이 급격하게 가속되어 제1 도전형 반도체층으로 확산되는 것을 억제하거나 완화하거나 방해하도록 하기 위한 확산 억제층으로 사용할 수 있다. 제5 층에 의해 제4 층의 Ni가 급격하여 제1 도전형 반도체층으로 확산되지 않아 확산층의 두께가 100nm 이하로 형성될 수 있다.
도 19에 도시한 바와 같이, 확산층의 두께가 100nm 이하로 형성되어 제1 전극에서 Ni을 포함하는 특정 층에 Ni 량이 온전하게 보전됨으로써, 비교예에 비해 자가 조립 속도가 획기적으로 향상될 수 있다.
실시예들 중 적어도 하나에 의하면, 실시예의 발광 소자가 메사 구조를 가지되, 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층 모두 원 형상을 가짐으로써, 제1 도전형 반도체층 상에 배치되는 제1 전극이 제2 전극을 둘러싸는 폐루프 형상을 가질 수 있다. 이에 따라, 제2 전극에서 제2 도전형 반도체층, 활성층 및 제1 도전형 반도체층을 경유하여 방사상 방향을 따라 제1 전극으로 균일하게 전류가 흐를 수 있으므로, 제1 도전형 반도체층의 전 영역에 있는 전자가 활성층으로 주입되어 발광에 기여되므로 발광 효율이 향상될 수 있다.
실시예들 중 적어도 하나에 의하면, 제1 전극이 폐루프 형상을 가지므로, 제1 전극에 대응하는 확산층 또한 폐루프 형상을 가질 수 있다. 제1 도전형 반도체층으로부터 폐루프 형상을 갖는 확산층 및 제1 전극을 통해 전류가 용이하게 흐를 수 있어, 광 효율이 향상될 수 있다.
실시예의 적용 가능성의 추가적인 범위는 이하의 상세한 설명으로부터 명백해질 것이다. 그러나 실시예의 사상 및 범위 내에서 다양한 변경 및 수정은 당업자에게 명확하게 이해될 수 있으므로, 상세한 설명 및 바람직한 실시예와 같은 특정 실시예는 단지 예시로 주어진 것으로 이해되어야 한다.
도 1은 실시예에 따른 디스플레이 장치(100)가 배치된 주택의 거실을 도시한다.
도 2는 실시예에 따른 디스플레이 장치를 개략적으로 보여주는 블록도이다.
도 3은 도 2의 화소의 일 예를 보여주는 회로도이다.
도 4는 도 2의 디스플레이 패널을 상세히 보여주는 평면도이다.
도 5는 도 4의 표시 영역의 화소를 상세히 보여주는 평면도이다.
도 6은 도 1의 디스플레이 장치에서 제1 패널영역의 확대도이다.
도 7은 도 6의 A2 영역의 확대도이다.
도 8은 실시예에 따른 발광 소자가 자가 조립 방식에 의해 기판에 조립되는 예를 나타내는 도면이다.
도 9는 도 8에 도시된 자가 조립 방식에 의해 기판에 발광 소자가 삽입된 모습을 도시한다.
도 10은 도 2의 디스플레이 패널을 개략적으로 보여주는 단면도이다.
도 11은 실시예에 따른 발광 소자를 도시한 평면도이다.
도 12는 실시예에 따른 발광 소자를 도시한 단면도이다.
도 13은 제1 전극과 그 주변의 확대도이다.
도 14는 실시예의 제1 전극의 제1 예를 도시한다.
도 15는 실시예의 제1 전극의 제2 예를 도시한다.
도 16은 실시예의 제1 전극의 제3 예를 도시한다.
도 17은 제1 전극과 확산층의 제1 예를 도시한 이미지이다.
도 18은 제1 전극과 확산층의 제2 예를 도시한 이미지이다.
도 19는 확산층의 두께에 따른 자가 조립 속도를 도시한다.
이하, 첨부된 도면을 참조하여 본 명세서에 개시된 실시예를 상세히 설명하되, 도면 부호에 관계없이 동일하거나 유사한 구성요소는 동일한 참조 번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다. 이하의 설명에서 사용되는 구성요소에 대한 접미사 '모듈' 및 '부'는 명세서 작성의 용이함이 고려되어 부여되거나 혼용되는 것으로서, 그 자체로 서로 구별되는 의미 또는 역할을 갖는 것은 아니다. 또한, 첨부된 도면은 본 명세서에 개시된 실시예를 쉽게 이해할 수 있도록 하기 위한 것이며, 첨부된 도면에 의해 본 명세서에 개시된 기술적 사상이 제한되는 것은 아니다. 또한, 층, 영역 또는 기판과 같은 요소가 다른 구성요소 '상(on)'에 존재하는 것으로 언급될 때, 이것은 직접적으로 다른 요소 상에 존재하거나 또는 그 사이에 다른 중간 요소가 존재할 수도 있는 것을 포함한다.
본 명세서에서 설명되는 디스플레이 장치에는 휴대폰, 스마트 폰(smart phone), 노트북 컴퓨터(laptop computer), 디지털방송용 단말기, PDA(personal digital assistants), PMP(portable multimedia player), 네비게이션, 슬레이트(Slate) PC, 태블릿(Tablet) PC, 울트라 북(Ultra-Book), 디지털 TV, 데스크탑 컴퓨터 등이 포함될 수 있다. 그러나, 본 명세서에 기재된 실시예에 따른 구성은 추후 개발되는 새로운 제품형태이라도, 디스플레이가 가능한 장치에도 적용될 수 있다.
이하 실시예에 따른 발광 소자 및 이를 포함하는 디스플레이 장치에 대해 설명한다.
도 1은 실시예에 따른 디스플레이 장치(100)가 배치된 주택의 거실을 도시한다.
실시예의 디스플레이 장치(100)는 세탁기(101), 로봇 청소기(102), 공기 청정기(103) 등의 각종 전자 제품의 상태를 표시할 수 있고, 각 전자 제품들과 IOT 기반으로 통신할 수 있으며 사용자의 설정 데이터에 기초하여 각 전자 제품들을 제어할 수도 있다.
실시예에 따른 디스플레이 장치(100)는 얇고 유연한 기판 위에 제작되는 플렉서블 디스플레이(flexible display)를 포함할 수 있다. 플렉서블 디스플레이는 기존의 평판 디스플레이의 특성을 유지하면서, 종이와 같이 휘어지거나 말릴 수 있다.
플렉서블 디스플레이에서 시각정보는 매트릭스 형태로 배치되는 단위 화소(unit pixel)의 발광이 독자적으로 제어됨에 의하여 구현될 수 있다. 단위 화소는 하나의 색을 구현하기 위한 최소 단위를 의미한다. 플렉서블 디스플레이의 단위 화소는 발광 소자(semiconductor light emitting device)에 의하여 구현될 수 있다. 실시예에서 발광 소자는 Micro-LED일 수 있으나 이에 한정되는 것은 아니다.
도 2는 실시예에 따른 디스플레이 장치를 개략적으로 보여주는 블록도이고, 도 3은 도 2의 화소의 일 예를 보여주는 회로도이다.
도 2 및 도 3을 참조하면, 실시예에 따른 디스플레이 장치는 디스플레이 패널(10), 구동 회로(20), 스캔 구동부(30) 및 전원 공급 회로(50)를 포함할 수 있다.
실시예의 디스플레이 장치(100)는 액티브 매트릭스(AM, Active Matrix)방식 또는 패시브 매트릭스(PM, Passive Matrix) 방식으로 발광 소자를 구동할 수 있다.
구동 회로(20)는 데이터 구동부(21)와 타이밍 제어부(22)를 포함할 수 있다.
디스플레이 패널(10)은 평면 상 직사각형 형태로 이루어질 수 있다. 디스플레이 패널(10)의 평면 형태는 직사각형에 한정되지 않고, 다른 다각형, 원형 또는 타원형으로 형성될 수 있다. 디스플레이 패널(10)의 적어도 일 측은 소정의 곡률로 구부러지도록 형성될 수 있다.
디스플레이 패널(10)은 표시 영역(DA)과 표시 영역(DA)의 주변에 배치된 비표시 영역(NDA)으로 구분될 수 있다. 표시 영역(DA)은 화소(PX)들이 형성되어 화상을 표시하는 영역이다. 디스플레이 패널(10)은 데이터 라인들(D1~Dm, m은 2 이상의 정수), 데이터 라인들(D1~Dm)과 교차되는 스캔 라인들(S1~Sn, n은 2 이상의 정수), 고전위 전압이 공급되는 고전위 전압 라인(VDDL), 저전위 전압이 공급되는 저전위 전압 라인(VSSL) 및 데이터 라인들(D1~Dm)과 스캔 라인들(S1~Sn)에 접속된 화소(PX)들을 포함할 수 있다.
화소(PX)들 각각은 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3)를 포함할 수 있다. 제1 서브 화소(PX1)는 제1 컬러 광을 발광하고, 제2 서브 화소(PX2)는 제2 컬러 광을 발광하며, 제3 서브 화소(PX3)는 제3 컬러 광을 발광할 수 있다. 제1 컬러 광은 적색 광, 제2 컬러 광은 녹색 광, 제3 컬러 광은 청색 광일 수 있으나, 이에 한정되지 않는다. 또한, 도 2에서는 화소(PX)들 각각이 3 개의 서브 화소들을 포함하는 것을 예시하였으나, 이에 한정되지 않는다. 즉, 화소(PX)들 각각은 4 개 이상의 서브 화소들을 포함할 수 있다.
제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3) 각각은 데이터 라인들(D1~Dm) 중 적어도 하나, 스캔 라인들(S1~Sn) 중 적어도 하나 및 고전위 전압 라인(VDDL)에 접속될 수 있다. 제1 서브 화소(PX1)는 도 3과 같이 발광 소자(LD)들과 발광 소자(LD)들에 전류를 공급하기 위한 복수의 트랜지스터들과 적어도 하나의 커패시터를 포함할 수 있다.
발광 소자(LD)들 각각은 제1 전극, 무기 반도체 및 제2 전극을 포함하는 무기 발광 다이오드일 수 있다. 여기서, 제1 전극은 애노드 전극, 제2 전극은 캐소드 전극일 수 있다.
복수의 트랜지스터들은 도 3과 같이 발광 소자(LD)들에 전류를 공급하는 구동 트랜지스터(DT), 구동 트랜지스터(DT)의 게이트 전극에 데이터 전압을 공급하는 스캔 트랜지스터(ST)를 포함할 수 있다. 구동 트랜지스터(DT)는 스캔 트랜지스터(ST)의 소스 전극에 접속되는 게이트 전극, 고전위 전압이 인가되는 고전위 전압 라인(VDDL)에 접속되는 소스 전극 및 발광 소자(LD)들의 제1 전극들에 접속되는 드레인 전극을 포함할 수 있다. 스캔 트랜지스터(ST)는 스캔 라인(Sk, k는 1≤k≤n을 만족하는 정수)에 접속되는 게이트 전극, 구동 트랜지스터(DT)의 게이트 전극에 접속되는 소스 전극 및 데이터 라인(Dj, j는 1≤j≤m을 만족하는 정수)에 접속되는 드레인 전극을 포함할 수 있다.
커패시터(Cst)는 구동 트랜지스터(DT)의 게이트 전극과 소스 전극 사이에 형성된다. 스토리지 커패시터(Cst)는 구동 트랜지스터(DT)의 게이트 전압과 소스 전압의 차전압을 저장한다.
구동 트랜지스터(DT)와 스위칭 트랜지스터(ST)는 박막 트랜지스터(thin film transistor)로 형성될 수 있다. 또한, 도 3에서는 구동 트랜지스터(DT)와 스위칭 트랜지스터(ST)가 P 타입 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)으로 형성된 것을 중심으로 설명하였으나, 본 발명은 이에 한정되지 않는다. 구동 트랜지스터(DT)와 스위칭 트랜지스터(ST)는 N 타입 MOSFET으로 형성될 수도 있다. 이 경우, 구동 트랜지스터(DT)와 스위칭 트랜지스터(ST)들 각각의 소스 전극과 드레인 전극의 위치는 변경될 수 있다.
또한, 도 3에서는 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3) 각각이 하나의 구동 트랜지스터(DT), 하나의 스캔 트랜지스터(ST) 및 하나의 커패시터(Cst)를 갖는 2T1C (2 Transistor - 1 capacitor)를 포함하는 것을 예시하였으나, 본 발명은 이에 한정되지 않는다. 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3) 각각은 복수의 스캔 트랜지스터(ST)들과 복수의 커패시터(Cst)들을 포함할 수 있다.
제2 서브 화소(PX2)와 제3 서브 화소(PX3)는 제1 서브 화소(PX1)와 실질적으로 동일한 회로도로 표현될 수 있으므로, 이들에 대한 자세한 설명은 생략한다.
구동 회로(20)는 디스플레이 패널(10)을 구동하기 위한 신호들과 전압들을 출력한다. 이를 위해, 구동 회로(20)는 데이터 구동부(21)와 타이밍 제어부(22)를 포함할 수 있다.
데이터 구동부(21)는 타이밍 제어부(22)로부터 디지털 비디오 데이터(DATA)와 소스 제어 신호(DCS)를 입력 받는다. 데이터 구동부(21)는 소스 제어 신호(DCS)에 따라 디지털 비디오 데이터(DATA)를 아날로그 데이터 전압들로 변환하여 디스플레이 패널(10)의 데이터 라인들(D1~Dm)에 공급한다.
타이밍 제어부(22)는 호스트 시스템으로부터 디지털 비디오 데이터(DATA)와 타이밍 신호들을 입력받는다. 타이밍 신호들은 수직동기신호(vertical sync signal), 수평동기신호(horizontal sync signal), 데이터 인에이블 신호(data enable signal) 및 도트 클럭(dot clock)을 포함할 수 있다. 호스트 시스템은 스마트폰 또는 태블릿 PC의 어플리케이션 프로세서, 모니터 또는 TV의 시스템 온 칩 등일 수 있다.
타이밍 제어부(22)는 데이터 구동부(21)와 스캔 구동부(30)의 동작 타이밍을 제어하기 위한 제어신호들을 생성한다. 제어신호들은 데이터 구동부(21)의 동작 타이밍을 제어하기 위한 소스 제어 신호(DCS)와 스캔 구동부(30)의 동작 타이밍을 제어하기 위한 스캔 제어 신호(SCS)를 포함할 수 있다.
구동 회로(20)는 디스플레이 패널(10)의 일 측에 마련된 비표시 영역(NDA)에서 배치될 수 있다. 구동 회로(20)는 집적회로(integrated circuit, IC)로 형성되어 COG(chip on glass) 방식, COP(chip on plastic) 방식, 또는 초음파 접합 방식으로 디스플레이 패널(10) 상에 장착될 수 있으나, 본 발명은 이에 한정되지 않는다. 예를 들어, 구동 회로(20)는 디스플레이 패널(10)이 아닌 회로 보드(미도시) 상에 장착될 수 있다.
데이터 구동부(21)는 COG(chip on glass) 방식, COP(chip on plastic) 방식, 또는 초음파 접합 방식으로 디스플레이 패널(10) 상에 장착되고, 타이밍 제어부(22)는 회로 보드 상에 장착될 수 있다.
스캔 구동부(30)는 타이밍 제어부(22)로부터 스캔 제어 신호(SCS)를 입력 받는다. 스캔 구동부(30)는 스캔 제어 신호(SCS)에 따라 스캔 신호들을 생성하여 디스플레이 패널(10)의 스캔 라인들(S1~Sn)에 공급한다. 스캔 구동부(30)는 다수의 트랜지스터들을 포함하여 디스플레이 패널(10)의 비표시 영역(NDA)에 형성될 수 있다. 또는, 스캔 구동부(30)는 집적 회로로 형성될 수 있으며, 이 경우 디스플레이 패널(10)의 다른 일 측에 부착되는 게이트 연성 필름 상에 장착될 수 있다.
회로 보드는 이방성 도전 필름(anisotropic conductive film)을 이용하여 디스플레이 패널(10)의 일 측 가장자리에 마련된 패드들 상에 부착될 수 있다. 이로 인해, 회로 보드의 리드 라인들은 패드들에 전기적으로 연결될 수 있다. 회로 보드는 연성 인쇄 회로 보드(flexible prinited circuit board), 인쇄 회로 보드(printed circuit board) 또는 칩온 필름(chip on film)과 같은 연성 필름(flexible film)일 수 있다. 회로 보드는 디스플레이 패널(10)의 하부로 벤딩(bending)될 수 있다. 이로 인해, 회로 보드의 일 측은 디스플레이 패널(10)의 일 측 가장자리에 부착되며, 타 측은 디스플레이 패널(10)의 하부에 배치되어 호스트 시스템이 장착되는 시스템 보드에 연결될 수 있다.
전원 공급 회로(50)는 시스템 보드로부터 인가되는 메인 전원으로부터 디스플레이 패널(10)의 구동에 필요한 전압들을 생성하여 디스플레이 패널(10)에 공급할 수 있다. 예를 들어, 전원 공급 회로(50)는 메인 전원으로부터 디스플레이 패널(10)의 발광 소자(LD)들을 구동하기 위한 고전위 전압(VDD)과 저전위 전압(VSS)을 생성하여 디스플레이 패널(10)의 고전위 전압 라인(VDDL)과 저전위 전압 라인(VSSL)에 공급할 수 있다. 또한, 전원 공급 회로(50)는 메인 전원으로부터 구동 회로(20)와 스캔 구동부(30)를 구동하기 위한 구동 전압들을 생성하여 공급할 수 있다.
도 4는 도 2의 디스플레이 패널을 상세히 보여주는 평면도이다. 도 4에서는 설명의 편의를 위해, 데이터 패드들(DP1~DPp, p는 2 이상의 정수), 플로팅 패드들(FD1, FD2), 전원 패드들(PP1, PP2), 플로팅 라인들(FL1, FL2), 저전위 전압 라인(VSSL), 데이터 라인들(D1~Dm), 제1 패드 전극(210)들 및 제2 패드 전극(220)들만을 도시하였다.
도 4를 참조하면, 디스플레이 패널(10)의 표시 영역(DA)에는 데이터 라인들(D1~Dm), 제1 패드 전극(210)들, 제2 패드 전극(220)들 및 화소(PX)들이 배치될 수 있다.
데이터 라인들(D1~Dm)은 제2 방향(Y축 방향)으로 길게 연장될 수 있다. 데이터 라인들(D1~Dm)의 일 측들은 구동 회로(20)에 연결될 수 있다. 이로 인해, 데이터 라인들(D1~Dm)에는 구동 회로(20)의 데이터 전압들이 인가될 수 있다.
제1 패드 전극(210)들은 제1 방향(X축 방향)으로 소정의 간격으로 이격되어 배치될 수 있다. 이로 인해, 제1 패드 전극(210)들은 데이터 라인들(D1~Dm)과 중첩되지 않을 수 있다. 제1 패드 전극(210)들 중 표시 영역(DA)의 우측 가장자리에 배치된 제1 패드 전극(210)들은 비표시 영역(NDA)에서 제1 플로팅 라인(FL1)에 접속될 수 있다. 제1 패드 전극(210)들 중 표시 영역(DA)의 좌측 가장자리에 배치된 제1 패드 전극(210)들은 비표시 영역(NDA)에서 제2 플로팅 라인(FL2)에 접속될 수 있다.
제2 패드 전극(220)들 각각은 제1 방향(X축 방향)으로 길게 연장될 수 있다. 이로 인해, 제2 패드 전극(220)들은 데이터 라인들(D1~Dm)과 중첩될 수 있다. 또한, 제2 패드 전극(220)들은 비표시 영역(NDA)에서 저전위 전압 라인(VSSL)에 연결될 수 있다. 이로 인해, 제2 패드 전극(220)들에는 저전위 전압 라인(VSSL)의 저전위 전압이 인가될 수 있다.
화소(PX)들 각각은 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3)를 포함할 수 있다. 화소(PX)들 각각의 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3)는 제1 패드 전극(210)들, 제2 전극 및 데이터 라인들(D1~Dm)에 의해 매트릭스 형태로 정의되는 영역들에 배치될 수 있다. 도 4에서는 화소(PX)가 3 개의 서브 화소들을 포함하는 것을 예시하였으나, 이에 한정되지 않으며, 화소(PX)들 각각은 4 개 이상의 서브 화소들을 포함할 수 있다.
화소(PX)들 각각의 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3)는 제1 방향(X축 방향)으로 배치될 수 있으나, 이에 한정되지 않는다. 즉, 화소(PX)들 각각의 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3)는 제2 방향(Y축 방향)으로 배치되거나, 지그재그 형태로 배치될 수 있으며, 그 밖의 다양한 형태로 배치될 수 있다.
제1 서브 화소(PX1)는 제1 컬러 광을 발광하고, 제2 서브 화소(PX2)는 제2 컬러 광을 발광하며, 제3 서브 화소(PX3)는 제3 컬러 광을 발광할 수 있다. 제1 컬러 광은 적색 광, 제2 컬러 광은 녹색 광, 제3 컬러 광은 청색 광일 수 있으나, 이에 한정되지 않는다.
디스플레이 패널(10)의 비표시 영역(NDA)에는 데이터 패드들(DP1~DPp), 플로팅 패드들(FD1, FD2) 및 전원 패드들(PP1, PP2)을 포함하는 패드부(PA), 구동 회로(20), 제1 플로팅 라인(FL1), 제2 플로팅 라인(FL2) 및 저전위 전압 라인(VSSL)이 배치될 수 있다.
데이터 패드들(DP1~DPp), 플로팅 패드들(FD1, FD2) 및 전원 패드들(PP1, PP2)을 포함하는 패드부(PA)는 표시패널(10)의 일 측 가장자리, 예를 들어 하 측 가장자리에 배치될 수 있다. 데이터 패드들(DP1~DPp), 플로팅 패드들(FD1, FD2) 및 전원 패드들(PP1, PP2)은 패드부(PA)에서 제1 방향(X축 방향)으로 나란하게 배치될 수 있다.
데이터 패드들(DP1~DPp), 플로팅 패드들(FD1, FD2) 및 전원 패드들(PP1, PP2) 상에는 회로 보드가 이방성 도전 필름(anisotropic conductive film)을 이용하여 부착될 수 있다. 이로 인해, 회로 보드와 데이터 패드들(DP1~DPp), 플로팅 패드들(FD1, FD2) 및 전원 패드들(PP1, PP2)은 전기적으로 연결될 수 있다.
구동 회로(20)는 링크 라인(LL)들을 통해 데이터 패드들(DP1~DPp)에 연결될 수 있다. 구동 회로(20)는 데이터 패드들(DP1~DPp)을 통해 디지털 비디오 데이터(DATA)와 타이밍 신호들을 입력 받을 수 있다. 구동 회로(20)는 디지털 비디오 데이터(DATA)를 아날로그 데이터 전압들로 변환하여 디스플레이 패널(10)의 데이터 라인들(D1~Dm)에 공급할 수 있다.
저전위 전압 라인(VSSL)은 패드부(PA)의 제1 전원 패드(PP1)와 제2 전원 패드(PP2)에 연결될 수 있다. 저전위 전압 라인(VSSL)은 표시 영역(DA)의 좌측 바깥쪽과 우측 바깥쪽의 비표시 영역(NDA)에서 제2 방향(Y축 방향)으로 길게 연장될 수 있다. 저전위 전압 라인(VSSL)은 제2 패드 전극(220)에 연결될 수 있다. 이로 인해, 전원 공급 회로(50)의 저전위 전압은 회로 보드, 제1 전원 패드(PP1), 제2 전원 패드(PP2) 및 저전위 전압 라인(VSSL)을 통해 제2 패드 전극(220)에 인가될 수 있다.
제1 플로팅 라인(FL1)은 패드부(PA)의 제1 플로팅 패드(FD1)에 연결될 수 있다. 제1 플로팅 라인(FL1)은 표시 영역(DA)의 좌측 바깥쪽과 우측 바깥쪽의 비표시 영역(NDA)에서 제2 방향(Y축 방향)으로 길게 연장될 수 있다.
제1 플로팅 패드(FD1)와 제1 플로팅 라인(FL1)은 어떠한 전압도 인가되지 않는 더미 패드와 더미 라인일 수 있다.
제2 플로팅 라인(FL2)은 패드부(PA)의 제2 플로팅 패드(FD2)에 연결될 수 있다. 제1 플로팅 라인(FL1)은 표시 영역(DA)의 좌측 바깥쪽과 우측 바깥쪽의 비표시 영역(NDA)에서 제2 방향(Y축 방향)으로 길게 연장될 수 있다.
제2 플로팅 패드(FD2)와 제2 플로팅 라인(FL2)은 어떠한 전압도 인가되지 않는 더미 패드와 더미 라인일 수 있다.
한편, 발광 소자((도 5의 300)들은 매우 작은 사이즈를 가지므로 화소(PX)들 각각의 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3)에 장착하기가 매우 어렵다.
이러한 문제를 해소하기 위해, 유전영동(dielectrophoresis) 방식을 이용한 정렬 방법이 제안되었다.
즉, 제조 공정 중에 발광 소자(300)들을 정렬하기 위해 화소(PX)들 각각의 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3)에 전기장을 형성할 수 있다. 구체적으로, 제조 공정 중에 유전영동(dielectrophoresis) 방식을 이용하여 발광 소자(300)들에 유전영동힘(Dielectrophoretic Force)을 가함으로써 발광 소자(300)들을 정렬시킬 수 있다.
그러나, 제조 공정 중에는 박막 트랜지스터들을 구동하여 제1 패드 전극(210)들에 그라운드 전압을 인가하기 어렵다.
따라서, 완성된 디스플레이 장치에서는 제1 패드 전극(210)들이 제1 방향(X축 방향)으로 소정의 간격으로 이격되어 배치되나, 제조 공정 중에 제1 패드 전극(210)들은 제1 방향(X축 방향)으로 단선되지 않고, 길게 연장 배치될 수 있다.
이로 인해, 제조 공정 중에는 제1 패드 전극(210)들이 제1 플로팅 라인(FL1) 및 제2 플로팅 라인(FL2)과 연결될 수 있다. 그러므로, 제1 패드 전극(210)들은 제1 플로팅 라인(FL1) 및 제2 플로팅 라인(FL2)을 통해 그라운드 전압을 인가 받을 수 있다. 따라서, 제조 공정 중에 유전영동(dielectrophoresis) 방식을 이용하여 발광 소자(300)들을 정렬시킨 후에, 제1 패드 전극(210)들을 단선함으로써, 제1 패드 전극(210)들이 제1 방향(X축 방향)으로 소정의 간격으로 이격되어 배치될 수 있다.
한편, 제1 플로팅 라인(FL1)과 제2 플로팅 라인(FL2)은 제조 공정 중에 그라운드 전압을 인가하기 위한 라인이며, 완성된 디스플레이 장치에서는 어떠한 전압도 인가되지 않을 수 있다. 또는, 완성된 디스플레이 장치에서 정전기 방지를 위해 제1 플로팅 라인(FL1)과 제2 플로팅 라인(FL2)에는 그라운드 전압이 인가될 수도 있다.
도 5는 도 4의 표시 영역의 화소를 상세히 보여주는 평면도이다.
도 5를 참조하면, 화소(PX)는 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3)를 포함할 수 있다. 화소(PX)들 각각의 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3)는 스캔 라인(Sk)들과 데이터 라인들(Dj, Dj+1, Dj+2, Dj+3)의 교차 구조에 의해 정의되는 영역들에 매트릭스 형태로 배치될 수 있다.
스캔 라인(Sk)들은 제1 방향(X축 방향)으로 길게 연장되어 배치되고, 데이터 라인들(Dj, Dj+1, Dj+2, Dj+3)은 제1 방향(X축 방향)과 교차되는 제2 방향(Y축 방향)으로 길게 연장되어 배치될 수 있다.
제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3) 각각은 제1 패드 전극(210), 제2 패드 전극(220) 및 복수의 발광 소자(300)들을 포함할 수 있다. 제1 패드 전극(210)과 제2 패드 전극(220)은 발광 소자(300)들과 전기적으로 연결되고, 발광 소자(300)가 발광하도록 각각 전압을 인가 받을 수 있다.
제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3) 중 어느 한 서브 화소의 제1 패드 전극(210)은 그에 인접한 서브 화소의 제1 패드 전극(210)과 이격되어 배치될 수 있다. 예를 들어, 제1 서브 화소(PX1)의 제1 패드 전극(210)은 그에 인접한 제2 서브 화소(PX2)의 제1 패드 전극(210)과 이격되어 배치될 수 있다. 또한, 제2 서브 화소(PX2)의 제1 패드 전극(210)은 그에 인접한 제3 서브 화소(PX3)의 제1 패드 전극(210)과 이격되어 배치될 수 있다. 또한, 제3 서브 화소(PX3)의 제1 패드 전극(210)은 그에 인접한 제1 서브 화소(PX1)의 제1 패드 전극(210)과 이격되어 배치될 수 있다.
이에 비해, 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3) 중 어느 한 서브 화소의 제2 패드 전극(220)은 그에 인접한 서브 화소의 제2 패드 전극(220)과 연결될 수 있다. 예를 들어, 제1 서브 화소(PX1)의 제2 패드 전극(220)은 그에 인접한 제2 서브 화소(PX2)의 제2 전극(210)과 연결될 수 있다. 또한, 제2 서브 화소(PX2)의 제2 패드 전극(220)은 그에 인접한 제3 서브 화소(PX3)의 제2 패드 전극(220)과 연결될 수 있다. 또한, 제3 서브 화소(PX3)의 제2 패드 전극(220)은 그에 인접한 제1 서브 화소(PX1)의 제2 패드 전극(220)과 연결될 수 있다.
또한, 제조 공정 중에 제1 패드 전극(210)과 제2 패드 전극(220)은 발광 소자(300)를 정렬하기 위해, 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3) 각각에서 전기장을 형성하는 데에 활용될 수 있다. 구체적으로, 제조 공정 중에 유전영동(dielectrophoresis) 방식을 이용하여 발광 소자(300)들에 유전영동힘을 가함으로써 발광 소자(300)들을 정렬시킬 수 있다. 제1 패드 전극(210)과 제2 패드 전극(220)에 인가된 전압에 의해 전기장이 형성되고, 이 전기장에 의해 커패시턴스가 형성됨으로써 발광 소자(300)에 유전영동힘을 가할 수 있다.
제1 패드 전극(210)은 발광 소자(300)들의 제2 도전형 반도체층에 접속되는 애노드 전극이고, 제2 패드 전극(220)은 발광 소자(300)들의 제1 도전형 반도체층에 접속되는 캐소드 전극일 수 있다. 발광 소자(300)들의 제1 도전형 반도체층은 n형 반도체층이고, 제2 도전형 반도체층은 p형 반도체층일 수 있다. 하지만, 본 발명은 이에 한정되지 않으며, 제1 패드 전극(210)이 캐소드 전극이고, 제2 패드 전극(220)이 애노드 전극일 수 있다.
제1 패드 전극(210)은 제1 방향(X축 방향)으로 길게 연장되어 배치되는 제1 전극 줄기부(210S)와 제1 전극 줄기부(210S)에서 제2 방향(Y축 방향)으로 분지되는 적어도 하나의 제1 전극 가지부(210B)를 포함할 수 있다. 제2 패드 전극(220)은 제1 방향(X축 방향)으로 길게 연장되어 배치되는 제2 전극 줄기부(220S)와 제2 전극 줄기부(220S)에서 제2 방향(Y축 방향)으로 분지되는 적어도 하나의 제2 전극 가지부(220B)를 포함할 수 있다.
제1 전극 줄기부(210S)는 제1 전극 컨택홀(CNTD)을 통해 박막 트랜지스터(120)에 전기적으로 연결될 수 있다.
이로 인해, 제1 전극 줄기부(210S)는 박막 트랜지스터(120)에 의해 소정의 구동 전압을 인가 받을 수 있다. 제1 전극 줄기부(210S)가 연결되는 박막 트랜지스터(120)는 도 3에 도시된 구동 트랜지스터(DT)일 수 있다.
제2 전극 줄기부(220S)는 제2 전극 컨택홀(CNTS)을 통해 저전위 보조 배선(161)에 전기적으로 연결될 수 있다.
이로 인해, 제2 전극 줄기부(220S)는 저전위 보조 배선(161)의 저전위 전압을 인가 받을 수 있다. 도 5에서는 화소(PX)의 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3) 각각에서 제2 전극 줄기부(220S)가 제2 전극 컨택홀(CNTS)을 통해 저전위 보조 배선(161)에 연결된 것을 예시하였으나, 본 발명은 이에 한정되지 않는다. 예를 들어, 제2 전극 줄기부(220S)는 화소(PX)의 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3) 중 어느 하나의 서브 화소에서 제2 전극 컨택홀(CNTS)을 통해 저전위 보조 배선(161)에 연결될 수 있다. 또는, 도 4와 같이 제2 전극 줄기부(220S)는 비표시 영역(NDA)의 저전위 전압 라인(VSSL)에 연결되므로, 제2 전극 컨택홀(CNTS)을 통해 저전위 보조 배선(161)에 연결되지 않을 수 있다. 즉, 제2 전극 컨택홀(CNTS)은 생략될 수도 있다.
어느 한 서브 화소의 제1 전극 줄기부(210S)는 제1 방향(X축 방향)으로 이웃하는 서브 화소의 제1 전극 줄기부(210S)와 제1 방향(X축 방향)으로 나란하게 배치될 수 있다. 예를 들어, 제1 서브 화소(PX1)의 제1 전극 줄기부(210S)는 제2 서브 화소(PX2)의 제1 전극 줄기부(210S)와 제1 방향(X축 방향)으로 나란하게 배치되고, 제2 서브 화소(PX2)의 제1 전극 줄기부(210S)는 제3 서브 화소(PX3)의 제1 전극 줄기부(210S)와 제1 방향(X축 방향)으로 나란하게 배치되며, 제3 서브 화소(PX3)의 제1 전극 줄기부(210S)는 제1 서브 화소(PX1)의 제1 전극 줄기부(210S)와 제1 방향(X축 방향)으로 나란하게 배치될 수 있다. 이는 제조 공정 중에 제1 전극 줄기부(210S)가 하나로 연결되었다가, 발광 소자(300)들을 정렬시킨 후에, 레이저 공정을 통해 단선되었기 때문이다.
제2 전극 가지부(220B)는 제1 전극 가지부(210B)들 사이에 배치될 수 있다. 제1 전극 가지부(210B)들은 제1 전극 가지부(220B)를 기준으로 대칭되게 배치될 수 있다. 도 5에서는 화소(PX)의 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3) 각각이 두 개의 제1 전극 가지부(220B)들을 포함하는 것을 예시하였으나, 본발명은 이에 한정되지 않는다. 예를 들어, 화소(PX)의 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3) 각각은 세 개 이상의 제1 전극 가지부(220B)들을 포함할 수 있다.
또한, 도 5에서는 화소(PX)의 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3) 각각이 하나의 제2 전극 가지부(220B)를 포함하는 것을 예시하였으나, 본 발명은 이에 한정되지 않는다. 예를 들어, 화소(PX)의 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3) 각각이 복수의 제2 전극 가지부(220B)들을 포함하는 경우, 제1 전극 가지부(210B)는 제2 전극 가지부(220B)들 사이에 배치될 수 있다. 즉, 화소(PX)의 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3) 각각에서 제1 전극 가지부(210B), 제2 전극 가지부(220B), 제1 전극 가지부(210B) 및 제2 전극 가지부(220B)의 순서로 제1 방향(X축 방향)으로 배치될 수 있다.
복수의 발광 소자(300)들은 제1 전극 가지부(210B)와 제2 전극 가지부(220B) 사이에 배치될 수 있다. 복수의 발광 소자(300)들 중 적어도 어느 한 발광 소자(300)의 일 단이 제1 전극 가지부(210B)와 중첩되게 배치되고, 타단이 제2 전극 가지부(220B)와 중첩하게 배치될 수 있다. 복수의 발광 소자(300)들의 일 단에는 p형 반도체층인 제2 도전형 반도체층이 배치되고, 타 단에는 n형 반도체층인 제1 도전형 반도체층이 배치될 수 있으나, 본 발명은 이에 한정되지 않는다. 예를 들어, 복수의 발광 소자(300)들의 일 단에는 n형 반도체층인 제1 도전형 반도체층이 배치되고, 타 단에는 p형 반도체층인 제2 도전형 반도체층이 배치될 수 있다.
복수의 발광 소자(300)들은 제1 방향(X축 방향)으로 실질적으로 나란하게 배치될 수 있다. 복수의 발광 소자(300)들은 제2 방향(Y축 방향)으로 이격되게 배치될 수 있다. 이 경우, 복수의 발광 소자(300)들 간의 이격 간격은 서로 다를 수 있다. 예를 들어, 복수의 발광 소자(300)들 중 일부의 발광 소자들이 인접하게 배치되어 하나의 그룹을 이루고, 나머지 발광 소자(300)들이 인접하게 배치되어 다른 그룹을 이룰 수 있다.
제1 전극 가지부(210B)와 제2 전극 가지부(220B) 상에는 각각 연결 전극(260)이 배치될 수 있다. 연결 전극(260)은 제2 방향(Y축 방향)으로 길게 연장되어 배치되되, 제1 방향(X축 방향)으로 서로 이격되어 배치될 수 있다. 연결 전극(260)은 발광 소자(300)들 중 적어도 어느 한 발광 소자(300)의 일 단부와 연결될 수 있다. 연결 전극(260)은 제1 패드 전극(210) 또는 제2 패드 전극(220)과 연결될 수 있다.
연결 전극(260)은 제1 전극 가지부(210B) 상에 배치되며 발광 소자(300)들의 적어도 어느 한 발광 소자(300)의 일 단부와 연결되는 제1 연결 전극(261)과, 제2 전극 가지부(220B) 상에 배치되며 발광 소자(300)들의 적어도 어느 한 발광 소자(300)의 일 단부와 연결되는 제2 연결 전극(262)을 포함할 수 있다. 이로 인해, 제1 연결 전극(261)은 복수의 발광 소자(300)들을 제1 패드 전극(210)과 전기적으로 연결시키는 역할을 하며, 제2 연결 전극(262)은 복수의 발광 소자(300)들을 제2 패드 전극(220)과 전기적으로 연결시키는 역할을 한다.
제1 연결 전극(261)의 제1 방향(X축 방향)의 폭은 제1 전극 가지부(210B)의 제1 방향(X축 방향)의 폭보다 넓을 수 있다. 또한, 제2 연결 전극(262)의 제1 방향(X축 방향)의 폭은 제2 전극 가지부(220B)의 제1 방향(X축 방향)의 폭보다 넓을 수 있다.
예컨대, 발광 소자(300)의 각 단부가 제1 패드 전극(210)의 제1 전극 가지부(210B)와 제2 패드 전극(220)의 제2 전극 가지부(220B) 상에 배치되지만, 제1 패드 전극(210) 및 제2 패드 전극(220) 상에 형성된 절연층(미도시)으로 인해 발광 소자(300)가 제1 패드 전극(210) 및 제2 패드 전극(220)와 전기적으로 연결되지 않을 수 있다. 따라서, 발광 소자(300)의 측면 및/또는 상면 일부 각각이 제1 연결 전극(261) 및 제2 연결 전극(262)에 전기적으로 연결될 수 있다.
도 6은 도 1의 디스플레이 장치에서 제1 패널영역의 확대도이다.
도 6에 의하면, 실시예의 디스플레이 장치(100)는 제1 패널영역(A1)과 같은 복수의 패널영역들이 타일링에 의해 기구적, 전기적 연결되어 제조될 수 있다.
제1 패널영역(A1)은 단위 화소(도 2의 PX) 별로 배치된 복수의 발광 소자(150)를 포함할 수 있다. 발광 소자(150)는 도 5의 발광 소자(300)일 수 있다.
발광 소자(150)는 예컨대, 적색 발광 소자(150R), 녹색 발광 소자(150G) 및 청색 발광 소자(150B)를 포함할 수 있다. 예컨대, 단위 화소(PX)는 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3)를 포함할 수 있다. 예컨대, 복수의 적색 발광 소자(150R)가 제1 서브 화소(PX1)에 배치되고, 복수의 녹색 발광 소자(150G)가 제2 서브 화소(PX2)에 배치되며, 복수의 청색 발광 소자(150B)가 제3 서브 화소(PX3)에 배치될 수 있다. 단위 화소(PX)는 발광 소자가 배치되지 않는 제4 서브 화소를 더 포함할 수도 있지만, 이에 대해서는 한정하지 않는다.
도 7은 도 6의 A2 영역의 확대도이다.
도 7을 참조하면, 실시예의 디스플레이 장치(100)는 기판(200), 배선 전극(201, 202), 절연층(206) 및 복수의 발광 소자(150)를 포함할 수 있다.
배선 전극은 서로 이격된 제1 배선 전극(201) 및 제2 배선 전극(202)을 포함할 수 있다.
발광 소자(150)는 각각 단위 화소(sub-pixel)를 이루기 위하여 적색 발광 소자(150R), 녹색 발광 소자(150G) 및 청색 발광 소자(150B0를 포함할 수 있으나 이에 한정되는 것은 아니며, 적색 형광체와 녹색 형광체 등을 구비하여 각각 적색과 녹색을 구현할 수도 있다.
기판(200)은 유리나 폴리이미드(Polyimide)로 형성될 수 있다. 또한 기판(200)은 PEN(Polyethylene Naphthalate), PET(Polyethylene Terephthalate) 등의 유연성 있는 재질을 포함할 수 있다. 또한, 기판(200)은 투명한 재질일 수 있으나 이에 한정되는 것은 아니다.
절연층(130)은 폴리이미드, PEN, PET 등과 같이 절연성과 유연성 있는 재질을 포함할 수 있으며, 기판(200)과 일체로 이루어져 하나의 기판을 형성할 수도 있다.
절연층(130)은 접착성과 전도성을 가지는 전도성 접착층일 수 있고, 전도성 접착층은 연성을 가져서 디스플레이 장치의 플렉서블 기능을 가능하게 할 수 있다. 예를 들어, 절연층(130)은 이방성 전도성 필름(ACF, anisotropy conductive film)이거나 이방성 전도매질, 전도성 입자를 함유한 솔루션(solution) 등의 전도성 접착층일 수 있다. 전도성 접착층은 두께에 대해 수직방향으로는 전기적으로 전도성이나, 두께에 대해 수평방향으로는 전기적으로 절연성을 가지는 레이어일 수 있다.
절연층(130)은 발광 소자(150)가 삽입되기 위한 조립 홀(203)을 포함할 수 있다. 따라서, 자가 조립시, 발광 소자(150)가 절연층(130)의 조립 홀(203)에 용이하게 삽입될 수 있다.
도 8은 실시예에 따른 발광 소자가 자가 조립 방식에 의해 기판에 조립되는 예를 나타내는 도면이다.
이하 도 8을 참조하며 실시예에 따른 발광 소자(150R)가 전자기장을 이용한 자가 조립 방식에 의해 기판(200)에 조립되는 예를 설명한다.
도 8에서 기판(200)은 디스플레이 장치의 패널 기판이거나 전사를 위한 임시의 도너 기판일 수 있다.
이후 설명에서는 기판(200)은 디스플레이 장치의 패널 기판인 경우로 설명하나 실시예가 이에 한정되는 것은 아니다.
기판(200)은 유리나 폴리이미드(Polyimide)로 형성될 수 있다. 또한 기판(200)은 PEN(Polyethylene Naphthalate), PET(Polyethylene Terephthalate) 등의 유연성 있는 재질을 포함할 수 있다. 또한, 기판(200)은 투명한 재질일 수 있으나 이에 한정되는 것은 아니다.
도 8을 참조하면, 발광 소자(150R)는 유체(1200)가 채워진 챔버(1300)에 투입될 수 있다. 유체(1200)는 초순수 등의 물일 수 있으나 이에 한정되는 것은 아니다. 챔버는 수조, 컨테이너, 용기 등으로 불릴 수 있다.
이 후, 기판(200)이 챔버(1300) 상에 배치될 수 있다. 실시예에 따라, 기판(200)은 챔버(1300) 내로 투입될 수도 있다.
기판(200)에는 조립될 발광 소자(150R) 각각에 대응하는 한 쌍의 제1 전극(211), 제2 전극(212)이 형성될 수 있다.
제1 전극(211), 제2 전극(212)은 투명 전극(ITO)으로 형성되거나, 전기 전도성이 우수한 금속물질을 포함할 수 있다. 예를 들어, 제1 전극(211)과 제2 전극(212)은 티탄(Ti), 크롬(Cr), 니켈(Ni), 알루미늄(Al), 백금(Pt), 금(Au), 텅스텐(W), 몰리브덴(Mo) 중 적어도 어느 하나 또는 이들의 합금으로 형성될 수 있다.
제1 전극(211), 제2 전극(212)은 전압이 인가됨에 따라 전기장을 방출함으로써, 기판(200) 상의 조립 홀(203)에 조립된 발광 소자(150R)를 고정시키는 한 쌍의 조립 전극의 기능을 할 수 있다.
제1 전극(211), 제2 전극(212) 간의 간격은 발광 소자(150R)의 폭 및 조립 홀(203)의 폭보다 작게 형성되어, 전기장을 이용한 발광 소자(150R)의 조립 위치를 보다 정밀하게 고정할 수 있다.
제1 전극(211), 제2 전극(212) 상에는 절연층(220)이 형성되어, 제1 전극(211), 제2 전극(212)을 유체(1200)로부터 보호하고, 제1 전극(211), 제2 전극(212)에 흐르는 전류의 누출을 방지할 수 있다. 절연층(220)은 실리카, 알루미나 등의 무기물 절연체 또는 유기물 절연체가 단일층 또는 다층으로 형성될 수 있다.
또한 절연층(220)은 폴리이미드, PEN, PET 등과 같이 절연성과 유연성 있는 재질을 포함할 수 있으며, 기판(200)과 일체로 이루어져 하나의 기판을 형성할 수도 있다.
절연층(220)은 접착성이 있는 절연층일 수 있거나, 전도성을 가지는 전도성 접착층일 수 있다. 절연층(220)은 연성이 있어서 디스플레이 장치의 플렉서블 기능을 가능하게 할 수 있다.
절연층(220)의 상부에는 격벽(200S)이 형성될 수 있다. 격벽(200S)의 일부 영역은 제1 전극(211), 제2 전극(212)의 상부에 위치할 수 있다.
예컨대, 기판(200)의 형성 시, 절연층(220) 상부에 형성된 격벽 중 일부가 제거됨으로써, 발광 소자(150R)들 각각이 기판(200)에 조립되는 조립 홀(203)이 형성될 수 있다. 격벽(200S)과 절연층(220) 사이에는 발광 소자(150R)에 전원을 인가하기 위한 제2 패드전극(222)이 형성될 수 있다.
기판(200)에는 발광 소자(150R)들이 결합되는 조립 홀(203)이 형성되고, 조립 홀(203)이 형성된 면은 유체(1200)와 접촉할 수 있다. 조립 홀(203)은 발광 소자(150R)의 정확한 조립 위치를 가이드할 수 있다.
한편, 조립 홀(203)은 대응하는 위치에 조립될 발광 소자(150R)의 형상에 대응하는 형상 및 크기를 가질 수 있다. 이에 따라, 조립 홀(203)에 다른 발광 소자가 조립되거나 복수의 발광 소자들이 조립되는 것을 방지할 수 있다.
다시 도 8을 참조하면, 기판(200)이 배치된 후, 자성체를 포함하는 조립 장치(1100)가 기판(200)을 따라 이동할 수 있다. 자성체로 예컨대, 자석이나 전자석이 사용될 수 있다. 조립 장치(1100)는 자기장이 미치는 영역을 유체(1200) 내로 최대화하기 위해, 기판(200)과 접촉한 상태로 이동할 수 있다. 실시예에 따라서는, 조립 장치(1100)가 복수의 자성체를 포함하거나, 기판(200)과 대응하는 크기의 자성체를 포함할 수도 있다. 이 경우, 조립 장치(1100)의 이동 거리는 소정 범위 이내로 제한될 수도 있다.
조립 장치(1100)에 의해 발생하는 자기장에 의해, 챔버(1300) 내의 발광 소자(150R)는 조립 장치(1100)를 향해 이동할 수 있다.
발광 소자(150R)는 조립 장치(1100)를 향해 이동 중, 조립 홀(203)로 진입하여 기판(200)과 접촉될 수 있다.
이때, 기판(200)에 형성된 제1 전극(211), 제2 전극(212)에 의해 가해지는 전기장에 의해, 기판(200)에 접촉된 발광 소자(150R)가 조립 장치(1100)의 이동에 의해 이탈되는 것이 방지될 수 있다.
즉, 상술한 전자기장을 이용한 자가 조립 방식에 의해, 발광 소자(150R)들 각각이 기판(200)에 조립되는 데 소요되는 시간을 급격히 단축시킬 수 있으므로, 대면적 고화소 디스플레이를 보다 신속하고 경제적으로 구현할 수 있다.
기판(200)의 조립 홀(203) 상에 조립된 발광 소자(150R)와 제2 패드전극(222) 사이에는 소정의 솔더층(225)이 더 형성되어 발광 소자(150R)의 결합력을 향상시킬 수 있다.
이후 발광 소자(150R)에 제1 패드전극(221)이 연결되어 전원을 인가할 수 있다.
다음으로 기판(200)의 격벽(200S)과 조립 홀(203)에 몰딩층(230)이 형성될 수 있다. 몰딩층(230)은 투명 레진이거나 또는 반사물질, 산란물질이 포함된 레인일 수 있다.
도 9는 도 8에 도시된 자가 조립 방식에 의해 기판에 발광 소자가 삽입된 모습을 도시한다.
도 8 및 도 9에 도시한 바와 같이, 조립 장치(1100)의 자성체에 의해 발광 소자(150)이 당겨져 기판(200)의 조립 홀(203)에 삽입될 수 있다.
기판(200) 상에 제1 배선 전극(201)과 제2 배선 전극(202)가 서로 이격되어 배치될 수 있다.
제1 배선 전극(201)과 제2 배선 전극(202) 상에 절연층(205)이 배치되고, 절연층(205) 상에 절연층(206)이 배치될 수 있다. 편의상, 절연층(2050 및 절연층(206) 각각은 제1 절연층과 제2 절연층으로 불릴 수 있다.
제1 절연층(205)과 제2 절연층(206)은 동일한 물질 또는 상이한 물질로 형성될 수 있지만, 이에 대해서는 한정하지 않는다. 예컨대, 제1 절연층(205)는 무기 물질로 형성되고, 제2 절연층(206)은 유기 물질로 형성될 수 있지만, 이와 반대로 형성될 수도 있다.
제2 절연층(206)은 발광 소자(150)가 삽입될 수 있는 조립 홀(203)이 구비될 수 있다. 제2 절연층(206)의 조립 홀(203)을 통해 제1 절연층(205)의 상면이 노출될 수 있다.
발광 소자(150)가 조립 홀(203)에 삽입되는 경우, 발광 소자의 하면은 조립 홀(203)에 의해 노출된 제1 절연층(205)의 상면에 접할 수 있다.
예컨대, 제1 배선 전극(201)과 제2 배선 전극(202)에 전압이 인가되어 제1 배선 전극(201)과 제2 배선 전극(202) 사이에 전기장이 형성될 수 있다. 이러한 전기장에 의한 유전영동힘이 발광 소자(150)에 영향을 줄 수 있다. 즉, 조립 홀(203)에 삽입된 발광 소자(150)는 제1 배선 전극(201)과 제2 배선 전극(202) 사에에 형성된 유전영동힘에 의해 조립 홀(203)에 삽입된 상태를 유지한 채 제1 절연층(205)의 상면에 고정될 수 있다.
도시되지 않았지만, 이후 공정에서 발광 소자(150)가 차지 않는 조립 홀(203)의 공간에 절연층이 형성되고, 이후 제1 패드 전극(도 5의 210)과 제2 패드 전극(220)이 형성될 수 있다. 아울러, 발광 소자(150)의 제1 전극을 제1 패드 전극(210)과 연결하기 위한 제1 연결 전극(261)과 발광 소자(150)의 제2 전극을 제2 패드 전극(220)과 연결하기 위한 제2 연결 전극(262)이 형성될 수 있다. 따라서, 제1 패드 전극(도 5의 210)과 제2 패드 전극(220)에 전압이 인가됨으로써, 발광 소자(150)가 발광될 수 있다.
한편, 실시예에 따른 디스플레이 장치에서는 광원으로 발광 소자를 사용한다. 실시예의 발광 소자는 전기의 인가에 의해 스스로 광을 발산하는 자발광 소자로서, 반도체 발광 소자일 수 있다. 실시예의 발광 소자는 무기질 반도체 재질로 이루어지므로, 열화에 강하고 수명이 반영구적이어서 안정적인 광을 제공하여 디스플레이 장치가 고품질과 고화질의 영상을 구현하는데 기여할 수 있다.
도 10은 도 2의 디스플레이 패널을 개략적으로 보여주는 단면도이다.
도 10을 참조하면, 실시예의 디스플레이 패널(10)은 제1 기판(40), 발광부(41), 컬러 생성부(42) 및 제2 기판(46)를 포함할 수 있다. 실시예의 디스플레이 패널(10)은 이보다 더 많은 구성을 포함할 수 있지만, 이에 대해서는 한정하지 않는다. 제1 기판(40)은 도 7에 도시된 기판(200)일 수 있다.
도시되지 않았지만, 제1 기판(40)과 발광부(41) 사이, 발광부(41)와 컬러 생성부(42) 사이 및/또는 컬러 생성부(42)와 제2 기판(46) 사이에 적어도 하나 이상의 절연층이 배치될 수 있지만, 이에 대해서는 한정하지 않는다.
제1 기판(40)은 발광부(41), 컬러 생성부(42) 및 제2 기판(46)을 지지할 수 있다. 제2 기판(46)은 상술한 바와 같은 다양한 소자들, 예컨대 도 2에 도시된 바와 같이 데이터 라인들(D1~Dm, m은 2 이상의 정수), 스캔 라인들(S1~Sn), 고전위 전압 라인(VDDL) 및 저전위 전압 라인(VSSL), 도 3에 도시된 바와 같이 복수의 트랜지스터들과 적어도 하나의 커패시터 그리고 도 4에 도시된 바와 같이 제1 패드 전극(210) 및 제2 패드 전극(220)이 형성될 수 있다.
제1 기판(40)은 유리로 형성될 수 있지만, 이에 대해서는 한정하지 않는다.
발광부(41)는 광을 컬러 생성부(42)로 제공할 수 있다. 발광부(41)는 전기의 인가에 의해 스스로 빛을 발산하는 복수의 광원을 포함할 수 있다. 예컨대, 광원은 발광 소자(도 5의 300, 도 6, 도 11 및 도 12의 150)를 포함할 수 있다.
일 예로, 복수의 발광 소자(150)는 화소의 각 서브 화소 별로 구분되어 배치되어 개별적인 각 서브 화소의 제어에 의해 독립적으로 발광할 수 있다.
다른 예로, 복수의 발광 소자(150)는 화소의 구분에 관계없이 배치되어 모든 서브 화소에서 동시에 발광할 수 있다.
실시예의 발광 소자(150)는 청색 광을 발광할 수 있지만, 이에 대해서는 한정하지 않는다. 예컨대, 실시예의 발광 소자(150)는 백색 광이나 자주색 광을 발광할 수도 있다.
컬러 생성부(42)는 발광부(41)에서 제공된 광과 상이한 컬러 광을 생성할 수 있다.
예컨대, 컬러 생성부(42)는 제1 컬러 생성부(43), 제2 컬러 생성부(44) 및 제3 컬러 생성부(45)를 포함할 수 있다. 제1 컬러 생성부(43)는 화소의 제1 서브 화소(PX1)에 대응되고, 제2 컬러 생성부(44)는 화소의 제2 서브 화소(PX2)에 대응되며, 제3 컬러 생성부(45)는 화소의 제3 서브 화소(PX3)에 대응될 수 있다.
제1 컬러 생성부(43)는 발광부(41)에서 제공된 광에 기초하여 제1 컬러 광을 생성하고, 제2 컬러 생성부(44)는 발광부(41)에서 제공된 광에 기초하여 제2 컬러 광을 생성하며, 제3 컬러 생성부(45)는 발광부(41)에서 제공된 광에 기초하여 제3 컬러 광을 생성할 수 있다. 예컨대, 제1 컬러 생성부(43)는 발광부(41)의 청색 광을 적색 광으로 출력하고, 제2 컬러 생성부(44)는 발광부(41)의 청색 광을 녹색 광으로 출력하며, 제3 컬러 생성부(45)는 발광부(41)의 청색 광을 그대로 출력할 수 있다.
일 예로, 제1 컬러 생성부(43)는 제1 컬러 필터를 포함하고, 제2 컬러 생성부(44)는 제2 컬러 필터를 포함하며, 제3 컬러 생성부(45)는 제3 컬러 필터를 포함할 수 있다.
제1 컬러 필터, 제2 컬러 필터 및 제3 컬러 필터는 빛이 투과할 수 있는 투명한 재질로 형성될 수 있다.
예컨대, 제1 컬러 필터, 제2 컬러 필터 및 제3 컬러 필터 중 적어도 하나 이상은 양자점(quantum dot)을 포함할 수 있다.
실시예의 양자점은 Ⅱ-Ⅳ족 화합물, IV-VI족 화합물, IV족 원소, IV족 화합물 및 이들의 조합에서 선택될 수 있다.
Ⅱ-VI족 화합물은 CdSe, CdTe, ZnS, ZnSe, ZnTe, ZnO, HgS, HgSe, HgTe, MgSe, MgS 및 이들의 혼합물로 이루어진 군에서 선택되는 이원소 화합물; CdSeS, CdSeTe, CdSTe, ZnSeS, ZnSeTe, ZnSTe, HgSeS, HgSeTe, HgSTe, CdZnS, CdZnSe, CdZnTe, CdHgS, CdHgSe, CdHgTe, HgZnS, HgZnSe, HgZnTe, MgZnSe, MgZnS 및 이들의 혼합물로 이루어진 군에서 선택되는 삼원소 화합물; 및 HgZnTeS, CdZnSeS, CdZnSeTe, CdZnSTe, CdHgSeS, CdHgSeTe, CdHgSTe, HgZnSeS, HgZnSeTe, HgZnSTe 및 이들의 혼합물로 이루어진 군에서 선택되는 사원소 화합물로 이루어진 군에서 선택될 수 있다.
III-V족 화합물은 GaN, GaP, GaAs, GaSb, AlN, AlP, AlAs, AlSb, InN, InP, InAs, InSb 및 이들의 혼합물로 이루어진 군에서 선택되는 이원소 화합물; GaNP, GaNAs, GaNSb, GaPAs, GaPSb, AlNP, AlNAs, AlNSb, AlPAs, AlPSb, InNP, InNAs, InNSb, InPAs, InPSb, GaAlNP 및 이들의 혼합물로 이루어진 군에서 선택되는 삼원소 화합물; 및 GaAlNAs, GaAlNSb, GaAlPAs, GaAlPSb, GaInNP, GaInNAs, GaInNSb, GaInPAs, GaInPSb, InAlNP, InAlNAs, InAlNSb, InAlPAs, InAlPSb 및 이들의 혼합물로 이루어진 군에서 선택되는 사원소 화합물로 이루어진 군에서 선택될 수 있다.
IV-VI족 화합물은 SnS, SnSe, SnTe, PbS, PbSe, PbTe 및 이들의 혼합물로 이루어진 군에서 선택되는 이원소 화합물; SnSeS, SnSeTe, SnSTe, PbSeS, PbSeTe, PbSTe, SnPbS, SnPbSe, SnPbTe 및 이들의 혼합물로 이루어진 군에서 선택되는 삼원소 화합물; 및 SnPbSSe, SnPbSeTe, SnPbSTe 및 이들의 혼합물로 이루어진 군에서 선택되는 사원소 화합물로 이루어진 군에서 선택될 수 있다.
IV족 원소로는 Si, Ge 및 이들의 혼합물로 이루어진 군에서 선택될 수 있다. IV족 화합물로는 SiC, SiGe 및 이들의 혼합물로 이루어진 군에서 선택되는 이원소 화합물일 수 있다.
이러한 양자점은 대략 45nm 이하의 발광 파장 스펙트럼의 반치폭(full width of half maximum, FWHM)을 가질 수 있으며, 양자점을 통해 발광되는 광은 전 방향으로 방출될 수 있다. 이에 따라, 발광 표시 장치의 시야각이 향상될 수 있다.
한편, 양자점은 구형, 피라미드형, 다중 가지형(multi-arm), 또는 입방체(cubic)의 나노 입자, 나노 튜브, 나노 와이어, 나노 섬유, 나노 판상 입자 등의 형태를 가질 수 있으나, 이에 한정되지는 않는다.
예컨대, 발광 소자(150)가 청색 광을 발광하는 경우, 제1 컬러 필터는 적색 양자점을 포함하고, 제2 컬러 필터는 녹색 양자점을 포함할 수 있다. 제3 컬러 필터는 양자점을 포함하지 않을 수 있지만, 이에 대해서는 한정하지 않는다. 예컨대, 발광 소자(150)의 청색 광이 제1 컬러 필터에 흡수되고, 이 흡수된 청색 광이 적색 양자점에 의해 파장 쉬트프되어 적색 광이 출력될 수 있다. 예컨대, 발광 소자(150)의 청색 광이 제2 컬러 필터에 흡수되고, 이 흡수된 청색 광이 녹색 양자점에 의해 파장 쉬프트되어 녹색 광이 출력될 수 있다. 예컨대, 발과 소자의 청색 광이 제3 컬러 필터에 흡수되고, 이 흡수된 청색 광이 그대로 출사될 수 있다.
한편, 발광 소자(150)가 백색 광인 경우, 제1 컬러 필터 및 제2 컬러 필터뿐만 아니라 제3 컬러 필터 또한 양자점을 포함할 수 있다. 즉, 제3 컬러 필터에 포함된 양자점에 의해 발광 소자(150)의 백색 광이 청색 광으로 파장 쉬프트될 수 있다.
예컨대, 제1 컬러 필터, 제2 컬러 필터 및 제3 컬러 필터 중 적어도 하나 이상은 형광체를 포함할 수 있다. 예컨대, 제1 컬러 필터, 제2 컬러 필터 및 제3 컬러 필터 중 일부 컬러 필터는 양자점을 포함하고, 다른 일부는 형광체를 포함할 수 있다. 예컨대, 제1 컬러 필터 및 제2 컬러 필터 각각은 형광체와 양자점을 포함할 수 있다. 예컨대, 제1 컬러 필터, 제2 컬러 필터 및 제3 컬러 필터 중 적어도 하나 이상은 산란 입자를 포함할 수 있다. 산란 입자에 의해 제1 컬러 필터, 제2 컬러 필터 및 제3 컬러 필터 각각으로 입사된 청색 광이 산란되고 산란된 청색 광이 해당 양자점에 의해 컬러 쉬프트되므로, 광 출력 효율이 향상될 수 있다.
다른 예로, 제1 컬러 생성부(43)는 제1 컬러 변환층 및 제1 컬러 필터를 포함할 수 있다. 제2 컬러 생성부(44)는 제2 컬러 변환부 및 제2 컬러 필터를 포함할 수 있다. 제3 컬러 생성부(45)는 제3 컬러 변환층 및 제3 컬러 필터를 포함할 수 있다. 제1 컬러 변환층, 제2 컬러 변환층 및 제3 컬러 변환층 각각은 발광부(41)에 인접하여 배치될 수 있다. 제1 컬러 필터, 제2 컬러 필터 및 제3 컬러 필터는 제2 기판(46)에 인접하여 배치될 수 있다.
예컨대, 제1 컬러 필터는 제1 컬러 변환층과 제2 기판(46) 사이에 배치될 수 있다. 예컨대, 제2 컬러 필터는 제2 컬러 변환층과 제2 기판(46) 사이에 배치될 수 있다. 예컨대, 제3 컬러 필터는 제3 컬러 변환층과 제2 기판(46) 사이에 배치될 수 있다.
예컨대, 제1 컬러 필터는 제1 컬러 변환층의 상면과 접하고 제1 컬러 변환층과 동일한 사이즈를 가질 수 있지만, 이에 대해서는 한정하지 않는다. 예컨대, 제2 컬러 필터는 제2 컬러 변환층의 상면과 접하고, 제2 컬러 변환층과 동일한 사이즈를 가질 수 있지만, 이에 대해서는 한정하지 않는다. 예컨대, 제3 컬러 필터는 제3 컬러 변환층의 상면과 접하고, 제3 컬러 변환층과 동일한 사이즈를 가질 수 있지만, 이에 대해서는 한정하지 않는다.
예컨대, 제1 컬러 변환층은 적색 양자점을 포함하고, 제2 컬러 변환층은 녹색 양자점을 포함할 수 있다. 제3 컬러 변환층은 양자점을 포함하지 않을 수 있다. 예대, 제1 컬러 필터는 제1 컬러 변환층에서 변환된 적색 광을 선택적으로 투과시키는 적색 계열 재질을 포함하고, 제2 컬러 필터는 제2 컬러 변환층에서 변환된 녹색 광을 선택적으로 투과시키는 녹색 계열 재질을 포함하며, 제3 컬러 필터는 제3 컬러 변환층에서 그대로 투과한 청색 광을 선택적으로 투과시키는 청색 계열 재질을 포함할 수 있다.
한편, 발광 소자(150)가 백색 광인 경우, 제1 컬러 변환층 및 제2 컬러 변환층뿐만 아니라 제3 컬러 변환층 또한 양자점을 포함할 수 있다. 즉, 제3 컬러 필터에 포함된 양자점에 의해 발광 소자(150)의 백색 광이 청색 광으로 파장 쉬프트될 수 있다.
다시 도 10을 참조하면, 제2 기판(46)은 컬러 생성부(42) 상에 배치되어, 컬러 생성부(42)를 보호할 수 있다. 제2 기판(46)은 유리로 형성될 수 있지만, 이에 대해서는 한정하지 않는다.
제2 기판(46)은 커버 윈도우, 커버 글라스 등으로 불릴 수 있다.
제2 기판(46)은 유리로 형성될 수 있지만, 이에 대해서는 한정하지 않는다.
한편, 실시예는 기판 상에 자가 조립이 용이한 발광 소자 및 이를 포함하는 디스플레이 장치를 제공한다.
실시예는 자가 조립 속도를 개선한 발광 소자 및 이를 포함하는 디스플레이 장치를 제공한다.
실시예는 발광 효율을 개선한 발광 소자 및 이를 포함하는 디스플레이 장치를 제공한다.
이하에서 이러한 해결 과제를 달성하기 위한 다양한 실시예를 설명한다.
도 11은 실시예에 따른 발광 소자를 도시한 평면도이고, 도 12는 실시예에 따른 발광 소자를 도시한 단면도이다.
도 11 및 도 12를 참조하면, 실시예에 따른 발광 소자(150)는 제1 도전형 반도체층(171), 활성층(172), 제2 도전형 반도체층(173), 제1 전극(180) 및 제2 전극(190)을 포함할 수 있다. 발광 소자(150)는 도 5의 발광 소자(300)나 도 6의 발광 소자(150)일 수 있다.
실시예에 따른 발광 소자(150)는 수평형 발광 소자일 수 있지만, 이에 대해서는 한정하지 않는다. 실시예에 따른 발광 소자(150)는 적색 발광 소자(도 6의 150R), 녹색 발광 소자(150G) 및 청색 발광 소자(150B) 중 하나일 수 있지만, 이에 대해서는 한정하지 않는다.
예컨대, 기판(160) 상에 제1 도전형 반도체층(171), 활성층(172) 및 제2 도전형 반도체층(173)이 성장될 수 있다. 도 12에는 기판(160)이 도시되고 있지만, 기판(160)은 생략될 수 있다. 기판(160)은 사파이어 기판이나 반도체 기판일 수 있지만, 이에 대해서는 한정하지 않는다.
제1 도전형 반도체층(171)은 화합물 반도체로 제공될 수 있다. 제1 도전형 반도체층(171)은 예로서 2족-6족 화합물 반도체 또는 3족-5족 화합물 반도체로 제공될 수 있다. 예컨대, 제1 도전형 반도체층(171)은 Si, Ge, Sn, Se, Te 등의 n형 도펀트가 도핑될 수 있다.
활성층(172)은 제1 도전형 반도체층(171)으로부터 제공되는 제1 캐리어(예컨대, 전자)와 제2 도전형 반도체층(173)으로부터 제공되는 제2 캐리어(예컨대, 정공)의 결합(recombination)에 대응되는 파장 대역의 광을 생성할 수 있다. 활성층(172)은 단일 우물 구조, 다중 우물 구조, 양자점 구조 또는 양자선 구조 중 어느 하나 이상으로 제공될 수 있다. 활성층(172)은 화합물 반도체로 제공될 수 있다. 활성층(172)은 예로서 2족-6족 또는 3족-5족 화합물 반도체로 제공될 수 있다. 활성층(172)이 다중 우물 구조로 제공된 경우, 활성층(172)은 복수의 장벽층과 복수의 우물층이 적층되어 제공될 수 있다.
제2 도전형 반도체층(173)은 화합물 반도체로 제공될 수 있다. 제2 도전형 반도체층(173)은 예로서 2족-6족 화합물 반도체 또는 3족-5족 화합물 반도체로 제공될 수 있다. 예컨대, 제2 도전형 반도체층(173)은 Mg, Zn, Ca, Sr, Ba 등의 p형 도펀트가 도핑될 수 있다.
제1 도전형 반도체층(171), 활성층(172) 및 제2 도전형 반도체층(173)이 성장되면, 메사 에칭을 수행하여 제2 도전형 반도체층(173), 활성층(172) 및 제1 도전형 반도체층(171)의 일부가 제거될 수 있다. 예컨대, 도 11 및 도 12에 도시한 바와 같이, 실시예에 따른 발광 소자(150)의 중심 영역을 제외한 주변 영역에 해당하는 제2 도전형 반도체층(173) 및 활성층(172)이 제거되고, 제1 도전형 반도체층(171)의 상측 일부가 제거될 수 있다. 주변 영역은 중심 영역을 둘러쌀 수 있다.
일 예로서, 감광 패턴을 이용하여 메사 에칭이 수행될 수 있다. 즉, 보호 패턴이 실시예에 따른 발광 소자(150)의 중심 영역에 형성되고, 보호 패턴을 마스크로 하여 메사 에칭을 수행함으로써, 메사 구조가 얻어질 수 있다.
다른 예로서, 제2 전극(190)을 이용하여 메사 에칭이 수행될 수 있다. 즉, 제2 전극(190)이 실시예에 따른 발광 소자(150)의 중심 영역에 형성되고, 제2 전극(190)을 마스크로 하여 메사 에칭을 수행함으로써, 메사 구조가 얻어질 수 있다. 제1 도전형 반도체층(171), 활성층(172) 및 제2 도전형 반도체층(173)이 성장된 후, 제2 전극(190)이 실시예에 따른 발광 소자(150)의 중심 영역에 형성될 수 있다. 이러한 경우, 메사 에칭된 제2 도전형 반도체층(173), 활성층(172) 및 제1 도전형 반도체층(171) 각각의 사이즈는 제2 전극(190)과 동일할 수 있다.
제1 전극이 메사 에칭으로 노출된 제1 도전형 반도체층(171)의 상면에 형성되고, 제2 전극(190)이 제2 도전형 반도체층(173)의 상면에 형성될 수 있다.
제1 전극(180)과 제2 전극(190) 각각은 복수의 층을 포함할 수 있지만, 이에 대해서는 한정하지 않는다.
제2 전극(190)은 투명한 도전 물질을 포함할 수 있다. 예컨대, 제2 전극(190)은 ITO, ZnO, GZO, IGZO 등과 같은 도전 물질을 포함할 수 있다. 이러한 도전 물질을 이용하여 제2 전극(190)이 제2 도전형 반도체층(173) 상에 형성되는 경우, 제2 전극(190)의 면을 따라 전류가 퍼지는 전류 스프레딩 효과가 발생되어, 제2 전극(190)의 전 영역에서 제2 도전형 반도체층(173)으로 전류가 흘러 활성층(172)의 전 영역에서 균일한 발광이 가능할 수 있다.
한편, 실시예에 따른 발광 소자(150)는 확산층(195)을 포함할 수 있다.
확산층(195)은 제1 전극(180)과 제1 도전형 반도체층(171) 사이에 배치될 수 있다. 예컨대, 확산층(195)은 제1 도전형 반도체층(171) 내부에 형성될 수 있다. 예컨대, 확산층(195)은 제1 전극(180)에 대응하는 제1 도전형 반도체층(171) 내부에 형성될 수 있다. 예컨대, 확산층(195)의 상면은 제1 도전형 반도체층(171)의 상면과 동일 수평 선 상에 위치될 수 있다. 예컨대, 확산층(195)의 하면은 제1 도전형 반도체층(171)의 상면보다 아래에 위치될 수 있다. 예컨대, 제1 도전형 반도체층(171)의 상면에서 제1 전극(180)에 대응하는 영역에 리세스가 형성되고, 이 리세스에 확산층(195)이 배치될 수 있다.
확산층(195)은 오믹 컨택층으로서, 제1 전극(180)과 제1 도전형 반도체층(171) 사이의 저항 접촉 특성을 개선하여, 제1 도전형 반도체층(171)에서 제1 전극(180)으로 전류가 보다 용이하게 흐르게 할 수 있다.
특히, 실시예에 따른 발광 소자(150)가 적색 발광 소자인 경우, 제1 도전형 반도체층(171)과 제1 전극(180) 간의 오믹 특성이 좋지 않아 제1 전극(180)과 제1 도전형 반도체층(171) 간에 전류 흐름이 원활하지 않아 발광 발광 효율이 저하될 수 있다. 따라서, 실시예에 따른 발광 소자(150)가 적색 발광 소자인 경우, 확산층(195)이 구비될 수 있다. 실시예에 따른 발광 소자(150)가 녹색 발광 소자 또는 청색 발광 소자인 경우에는 확산층(195)이 구비될 수도 있고 그렇지 않을 수도 있다.
예컨대, 도 13에 도시한 바와 같이, 제1 전극(180)에서 복수의 층 중 하나의 층(181)은 자성 물질을 포함할 수 있다. 자성 물질로 Ni을 사용할 수 있지만, 이에 대해서는 한정하지 않는다. 실시예에 따른 발광 소자(150)에서 제1 전극(180)의 하나의 층(181)을 자성 물질로 형성함으로써, 도 8에 도시한 바와 같이 자가 조립 공정이 수행시, 자성체를 포함하는 조립 장치(1100)이 기판(200)을 따라 이동하면, 챔버(1300) 내에 수용된 실시예에 따른 발광 소자(150)의 제1 전극(180)에 포함된 자성 물질이 자화되어, 실시예에 따른 발광 소자(150)가 기판(도 8의 200)의 조립 홀(203)에 삽입될 수 있다. 따라서, 조립 장치(1100)의 이동에 따라 실시예에 따른 발광 소자(150)가 기판(200)의 조립 홀(203)에 신속하고 정확하게 삽입될 수 있어, 자가 조립 속도가 획기적으로 개선될 수 있다.
한편, 확산층(195)은 열처리 공정에 의해 형성될 수 있다. 열처리 공정이 수행되면, 제1 전극(180)의 일부 물질과 제1 도전형 반도체층(171)의 일부 물질이 제1 전극(180)과 제2 도전형 반도체층(173)의 경계에서 반응함으로써, 확산층(195)이 형성될 수 있다.
제1 전극(180)의 일부 물질은 Ni일 수 있다. 따라서, 제1 전극(180)의 일부 물질인 Ni이 열처리 공정에 의해 확산되어 확산층(195)이 형성될 수 있다. 예컨대, 확산층(195)은 Ni, Ga, 옥사이드 물질 등을 포함할 수 있다.
실시예의 확산층(195)은 Ni을 포함하는 영역으로 정의될 수 있다. 즉, 확산층(195)의 전 영역에 Ni이 분산될 수 있다. 확산층(195)에 분산된 Ni의 농도는 확산층(195)의 두께 방향, 즉 수직 방향을 따라 달라질 수 있다.
예컨대, 확산층(195)에 분산된 Ni의 농도는 제1 전극(180)과 접하는 제1 도전형 반도체층(171)의 상면으로부터 수직 방향으로 내부로 갈수록 감소할 수 있다.
예컨대, 확산층(195)에 분산된 Ni의 농도는 수평 방향을 따라 상이할 수 있다. 이는 제1 도전형 반도체층(171)의 영역별 물질 농도에 따라 확산층(195)에 분산된 Ni의 확산 속도가 상이한 것에 기인할 수 있다.
Ni은 열에 의한 확산성이 매우 우수한 물질이다. 따라서, 열처리 공정시 제1 전극(180)에 포함된 Ni의 대부분이 확산층(195)으로 확산되어, 제1 전극(180)에 Ni이 잔존하는 양이 매우 적을 수 있다.
제1 전극(180)의 Ni 대부분이 확산층(195)으로 확산됨으로써, 도 13애 도시한 바와 같이, 확산층(195)의 두께(t)가 커지는 경우, 오믹 특성이 우수한 장점이 있다.
하지만, 제1 전극(180)의 Ni 대부분이 확산층(195)으로 확산되어 제1 전극(180)에 잔존하는 Ni의 양이 적으면, 조립 장치(1100)에 포함된 자성체에 의해 자화되는 양 또한 적어 자성체에 의해 실시예에 따른 발광 소자(150)가 기판(도 8의 200)으로 이동되지 않아 기판(200)의 조립 홀(203)에 삽입되지 않을 수 있다.
실시예는 오믹 특성을 향상시키면서도 자가 조립 속도를 향상시킬 수 있는 방안을 제시할 수 있다.
이를 위해, 확산층(195)의 두께(t)는 100nm 이하일 수 있다. 확산층(195)의 두께(t)가 100nm 이하로 하더라도 오믹 특성이 향상될 수 있다. 아울러, 확산층(195)의 두께(t)가 100nm 이하가 된다는 것은 제1 전극(180)의 특정 층의 Ni의 양이 상대적으로 확산층(195)으로 덜 확산되도록 제어됨을 의미할 수 있다. 이와 같이, 확산층(195)의 두께(t)가 100nm 이하가 되도록 제1 전극(180)의 구조 메커니즘을 변경함으로써, 제1 전극(180)의 특정 층에 Ni의 양을 확보하여 자가 조립 속도를 향상시킬 수 있다.
예컨대, 확산층(195)의 두께(t)는 40nm 내지 100nm일 수 있다. 예컨대, 확산층(195)의 두께(t)가 40nm 미만인 경우, 확산층(195)의 두께(t)가 얇거나 확산층(195)이 제대로 형성되지 않아 오믹 특성이 좋지 않아 제1 도전형 반도체층(171)에서 제1 전극(180)으로 전류가 원활하게 흐르지 않을 수 있다. 확산층(195)의 두께(t)가 100nm 초과인 경우, 확산층(195)의 두께(t)가 커짐에 따라 그만큼 제1 도전형 반도체층(171)의 영역이 적어지고, 이에 따라 제1 도전형 반도체층(171)의 전자 개수가 적어져 발광 효율이 저하될 수 있다.
제1 전극(180)의 구조에 대해서는 나중에 상세히 설명한다.
한편, 도 11에 도시한 바와 같이, 제1 전극(180)은 실시예에 따른 발광 소자(150)의 중심 영역에 위치되고, 제1 전극(180)은 제2 전극(190)을 둘러쌀 수 있다. 실시예에 따른 발광 소자(150)는 중심 영역과 중심 영역을 둘러싸는 주변 영역을 포함할 수 있다. 예컨대, 중심 영역은 메사 에칭에 의해 에칭되지 않는 영역이고, 주변 영역은 메사 에칭에 의해 제거된 영역일 수 있다. 이러한 경우, 제1 전극(180)은 주변 영역에 위치된 제1 도전형 반도체층(171) 상에 배치되고, 제2 전극(190)은 중심 영역에 위치된 제2 도전형 반도체층(173) 상에 배치될 수 있다. 상술한 바와 같이, 실시이에 따른 발광 소자(150)에서 메사 에칭에 의해 중심 영역을 제외한 주변 영역이 제거되므로, 제2 전극(190)은 제1 전극(180)을 둘러쌀 수 있다.
도 11에서는 제1 전극(180)이 제1 도전형 반도체층(171)의 상면의 일부 영역에 배치되는 것으로 도시되고 있지만, 제1 도전형 반도체층(171)의 상면의 전체 영역에 배치될 수도 있다. 도12에서는 제2 전극(190)이 제2 도전형 반도체층(173)의 상면의 일부 영역에 배치는 것으로 도시되고 있지만, 제2 도전형 반도체층(173)의 상면의 전체 영역에 배치될 수도 있다.
예컨대, 제1 전극(180)은 제2 전극(190)을 둘러싸는 폐루프 형상을 가질 수 있다. 예컨대, 제2 전극(190)은 위에서 보았을 때 원 형상을 가질 수 있다. 제1 전극(180)이 페루프 형상을 가짐으로써, 제2 전극(190)에서 제2 도전형 반도체층(173), 활성층(172) 및 제1 도전형 반도체층(171)을 경유하여 방사상 방향을 따라 제1 전극(180)으로 균일하게 전류가 흐를 수 있다. 이에 따라, 제1 도전형 반도체층(171)의 전 영역에 있는 전자가 활성층(172)으로 주입되어 발광에 기여되므로 발광 효율이 향상될 수 있다.
제1 전극(180)이 폐루프 구조를 가지므로, 제1 전극(180) 아래에 배치돈 확산층(195) 또한 제1 전극(180)에 대응하여 폐루프 구조를 가질 수 있다. 따라서, 폐루프 구조를 갖는 확산층(195)에 의해 제1 도전형 반도체층(171)으로부터 제1 전극(180)을 통해 전류의 흐름이 원활할 수 있다.
도 12에 도시한 바와 같이, 실시예에 따른 발광 소자(150)는 원 형상을 가질 수 있지만, 이에 대해서는 한정하지 않는다. 예컨대, 제2 도전형 반도체층(173)은 위에서 보았을 때 원 형상을 가질 수 있다. 예컨대, 활성층(172)은 위에서 보았을 때 원 형상을 가질 수 있다. 예컨대, 제1 도전형 반도체층(171)은 위에서 보았을 때 원 형상을 가질 수 있다.
이하, 실시예의 제1 전극(180)의 다양한 구조를 상세히 설명한다.
<제1 예>
도 14는 실시예의 제2 전극의 제1 예를 도시한다.
도 14를 참조하면, 실시예의 제1 전극(180A)은 제1 층(181) 및 제2 층(182)를 포함할 수 있다. 제1 층(181)과 제2 층(182) 각각을 금속을 포함할 수 있다.
예컨대, 제1 층(181)은 제1 도전형 반도체층(171) 상에 배치되고, 제2 층(182)은 제1 층(181) 상에 배치될 수 있다. 예컨대, 제1 층(181)과 제2 층(182)은 동일한 사이즈를 가질 수 있다.
예컨대, 제1 층(181)은 조립 유도층일 수 있다. 즉, 제1 층(181)은 자성 물질을 포함할 수 있다. 따라서, 도 8에 도시한 바와 같이, 자성체를 포함하는 조립 장치(1100)가 기판(도 8의 200)을 따라 이동하면, 자성체에 의해 제1 전극(180)의 자성 물질이 자화되어, 제1 전극(180)이 포함된 실시예에 따른 발광 소자(150)가 기판(200)의 조립 홀(203)에 삽입됨으로써, 자가 조립 속도가 개선될 수 있다. 예컨대, 제1 층(181)은 Ni을 포함할 수 있다.
제2 층(182)은 접합층으로서, Ti를 포함할 수 있다. 제2 층(182)은 또 다른 전극 물질과의 접합을 좋게 할 수 있다.
도시되지 않았지만, 제2 층(182) 상에 외부 전극, 예컨대 패드 전극(도 5의 220)과의 본딩을 위한 본딩층이 배치될 수도 있다.
제1 층(181)에 포함된 Ni이 제1 도전형 반도체층(171)으로 확산되어 제1 전극(180)에 대응하는 제1 도전형 반도체층(171)에 확산층(195)이 형성될 수 있다. 이러한 경우, 제1 층(181)에 포함된 Ni의 양이 줄어들어 제1 층(181)의 두께 또한 줄어들 수 있다. 이를 고려하여, 제1 층(181)의 두께가 설정되어야 한다.
예컨대, 제1 층(181)은 150nm 내지 200nm의 두께를 가질 수 있다. 제1 층(181)의 두께가 150nm 미만인 경우, 제1 층(181)의 두께가 얇아 자가 조립시 조립 장치(1100)에 의해 제1 층(181)이 자화되지 않아 제1 전극(180)을 포함하는 실시예에 따른 발광 소자(150)가 기판(도 8의 200)으로 당겨지지 않아 기판의 조립 홀(203)에 삽입되지 않을 수 있다. 제1 층(181)의 두께가 200nm 초과인 경우, 제1 전극(180)의 두께가 두꺼워지고, 제1 전극(180)의 불투명한 금속으로 인해 활성층(172)에서 발광된 광의 진행이 방해되어 발광 효율이 줄어들 수 있다. 예컨대, 제1 층(181)은 대략 180nm의 두께를 가질 수 있다.
<제2 예>
도 15는 실시예의 제2 전극의 제2 예를 도시한다.
도 15를 참조하면, 실시예의 제1 전극(180B)은 제1 층(181), 제2 층(182), 제3 층(183) 및 제4 층(184)를 포함할 수 있다. 제1 층(181), 제2 층(182), 제3 층(183) 및 제4 층(184) 각각을 금속을 포함할 수 있다.
제2 층(182)은 제1 층(181) 상에 배치될 수 있다. 제3 층(183)은 제1 층(181) 아래에 배치될 수 있다.
제4 층(184)은 제3 층(183) 아래에 배치될 수 있다. 예컨대, 제4 층(184)은 제3 층(183)을 사이에 두고 제1 층(181)의 아래에 배치될 수 있다. 예컨대, 제4 층(184)은 제1 층(181)보다 제1 도전형 반도체층(171)에 더 인접할 수 있다. 예컨대, 제1 도전형 반도체층(171) 상에 제4 층(184)이 배치되고, 제4 층(184) 상에 제1 층(181)이 배치될 수 있다.
예컨대, 제3 층(183)은 제1 층(181)과 동일한 물질을 포함할 수 있다. 예컨대, 제1 층(181)과 제3 층(183)은 Ti을 포함할 수 있다.
예컨대, 제4 층(184)은 제1 층(181)과 동일한 물질을 포함할 수 있다. 제1 층(181)과 제4 층(184)은 Ni을 포함할 수 있다.
예컨대, 제1 층(181)은 조립 기여층이고, 제4 층(184)은 확산 기여층일 수 있다. 따라서, 열처리 공정이 수행되는 경우, 제4 층(184)의 Ni이 제1 도전형 반도체층(171)으로 확산되어, 제1 전극(180)에 대응하는 제1 도전형 반도체층(171) 내부에 확산층(195)이 형성될 수 있다. 이때, 확산층(195)은 오믹 컨택층으로써, 제1 도전형 반도체층(171)에서 제1 전극(180)으로 전류가 원활하게 흐르도록 할 수 있다.
한편, 제1 층(181)의 Ni은 제3 층(183)으로 인해 제1 도전형 반도체층(171)으로 확산되지 않을 수 있다. 이러한 경우, 제1 층(181)의 Ni이 제1 도전형 반도체층(171)으로 확산되지 않고 온전하게 보존되므로, 자가 조립시 조립 장치(도 8의 1100)에 포함된 자성체에 의해 제1 층(181)의 Ni이 자화되므로, 실시예에 따른 발광 소자(150)가 기판(200)의 조립 홀(203)에 용이하게 삽입될 수 있다.
이와 달리, 제1 층(181)의 Ni의 일부가 제1 도전형 반도체층(171)으로 확산될 수도 있다. 이러한 경우, 확산층(195)에 포함된 Ni은 제1 층(181)보다는 주로 제4 층(184)에서 확산될 것일 수 있다.
일 예로서, 제1 층(181)의 두께(t11)는 제4 층(184)의 두께(t12)보다 클 수 있다. 제1 층(181)은 자가 조립에 사용되기 위한 조립 유도층이므로, 보다 더 자화가 용이하게 되기 위해 Ni의 양이 많아야 하므로, 제4 층(184)의 두께(t12)보다 클 수 있다. 제4 층(184)은 확산층(195)을 형성하기 위한 확산 기여층일 수 있다 따라서, 제4 층(184)은 매우 얇은 두께, 예컨대 100nm 이하의 두께를 갖는 확산층(195)을 형성하기 위해 비교적 소량의 Ni이 필요하므로 제1 층(181)의 두께(t11)보다 작은 두께(t12)를 가질 수 있다.
다른 예로서, 열처리 공정을 하기 전에 제4 층(184)은 제1 층(181)과 동일한 두께를 가질 수 있다. 이후, 열처리 공정에 의해 제4 층(184)의 Ni이 제1 도전형 반도체층(171)으로 확산됨으로써, 제4 층(184)의 두께가 줄어들어 최종적으로 도 15에 도시한 바와 같이 제1 층(181)의 두께(t11)보다 작은 두께(t12)를 갖는 제4 층(184)이 형성될 수도 있다.
도 15에 도시한 바와 같이, 제1 층(181)은 150nm 내지 200nm의 두께(t11)를 가질 수 있다. 제1 층(181)의 두께(t11)가 150nm 미만인 경우, 제1 층(181)의 두께(t11)가 얇아 자가 조립시 조립 장치(1100)에 의해 제1 층(181)이 자화되지 않아 제1 전극(180)을 포함하는 실시예에 따른 발광 소자(150)가 기판(도 8의 200)으로 당겨지지 않아 기판의 조립 홀(203)에 삽입되지 않을 수 있다. 제1 층(181)의 두께(t11)가 200nm 초과인 경우, 제1 전극(180)의 두께가 두꺼워지고, 제1 전극(180)의 불투명한 금속 재질로 인해 활성층(172)에서 발광된 광의 진행이 방해되어 발광 효율이 줄어들 수 있다. 예컨대, 제1 층(181)은 대략 180nm의 두께(t11)를 가질 수 있다.
제4 층(184)은 10nm 내지 50nm의 두께(t12)를 가질 수 있다. 제4 층(184)의 두께(t12)가 10nm 미만인 경우, 제4 층(184)에 포함되는 Ni 양이 적어 제4 층(184)의 Ni에 의한 확산에 의해 형성되는 확산층(195)의 두께(도 13의 t)가 얇거나 확산층(195)이 제대로 형성되지 않아 오믹 특성이 좋지 않아 제1 도전형 반도체층(171)에서 제1 전극(180)으로 전류가 원활하게 흐르지 않을 수 있다. 제4 층(184)의 두께(t12)가 50nm 초과인 경우, 제4 층(184)의 Ni 양이 많아 계속하여 확산층(195)의 형성에 기여되어 확산층(195)의 두께(t)가 원하는 두께, 즉 100nm를 초과하여 커질 수 있다. 확산층(195)의 두께가 커짐에 따라 그만큼 제1 도전형 반도체층(171)의 영역이 적어지고, 이에 따라 제1 도전형 반도체층(171)의 전자 개수가 적어져 발광 효율이 저하될 수 있다.
<제3 예>
도 16은 실시예의 제2 전극의 제3 예를 도시한다.
도 16을 참조하면, 실시예의 제1 전극(180C)은 제1 층(181), 제2 층(182), 제3 층(183), 제4 층(184), 제5 층(185) 및 제6 층(186)을 포함할 수 있다 제1 층(181), 제2 층(182), 제3 층(183), 제4 층(184), 제5 층(185) 및 제6 층(186) 각각을 금속을 포함할 수 있다.
제1 층(181), 제2 층(182), 제3 층(183) 및 제4 층(184)은 실시예의 제1 전극(180B)의 제2 예(도 15)에서 설명한 바 있으므로, 생략한다. 실시예의 제1 전극(180C)의 제3 예에서 설명되지 않은 제1 층(181), 제2 층(182), 제3 층(183) 및 제4 층(184)은 실시예의 제1 전극(180B)의 제2 예(도 15)로부터 용이하게 이해될 수 있다.
제5 층(185)은 제4 층(184) 아래에 배치되고, 제6 층(186)은 제5 층(185) 아래에 배치될 수 있다.
제5 층(185)은 확산 억제층일 수 있다. 제5 층(185)은 열처리 공정시 제4 층(184)의 Ni이 급격하게 제1 도전형 반도체층(171)으로 확산되는 것을 억제하거나 완화하거나 방해할 수 있다. 열처리 공정시 제4 층(184)의 Ni이 제1 도전형 반도체층(171)으로 확산되기 위해서는 제5 층(185)을 경유해야 한다.
예컨대, 제4 층(184)의 Ni의 일부는 제5 층(185)에 막혀 제1 도전형 반도체층(171)으로 확산되지 못하고 제4 층(184)의 Ni의 다른 일부가 제5 층(185)을 경유하여 제1 도전형 반도체층(171)으로 확산되어 원하는 두께(100nm 이하)를 갖는 확산층(195)이 형성될 수 있다. 따라서, 제5 층(185)은 제4 층(184)의 Ni을 부분적으로 또는 선택적으로 통과되도록 하여 확산되는 양을 조절할 수 있다.
이를 위해, 제5 층(185)은 최적의 두께를 가져야 한다. 예컨대, 제5 층(185)은 5nm 내지 10nm의 두께를 가질 수 있다. 제5 층(185)의 두께가 5nm 미만인 경우, 두께가 얇아 제4 층(184)에 포함된 Ni의 확산을 제대로 억제하지 못하여 확산층(195)의 두께가 원하는 두께(100nm 이하)를 초과할 수 있다. 제5 층(185)의 두께가 10nm 초과인 경우, 두께가 두꺼워 제4 층(184)에 포함된 Ni이 제 5층을 통과하지 못하므로, 확산층(195)이 제대로 형성되지 않거나 확산층(195)의 최소 두께, 예컨대 40nm 미만이 될 수 있다.
한편, 제5 층(185)은 전극층일 수 있다. 제5 층(185)은 전기 전도도가 우수한 금속으로 형성될 수 있다. 예컨대, 제5 층(185)은 Au를 포함할 수 있지만, 이에 대해서는 한정하지 않는다. 제5 층(185)이 제1 전극(180)의 실질적인 전극 역할을 할 수 있다.
제6 층(186)은 제5 층(185) 아래에 배치될 수 있다. 예컨대, 제6 층(186)은 제5 층(185)을 사이에 두고 제4 층(184)의 아래에 배치될 수 있다. 예컨대, 제6 층(186)은 제5 층(185)보다 제1 도전형 반도체층(171)에 더 인접할 수 있다. 예컨대, 제1 도전형 반도체층(171) 상에 제6 층(186)이 배치되고, 제6 층(186) 상에 제5 층(185)이 배치될 수 있다.
제6 층(186)은 제1 도전형 반도체층(171)과의 컨택을 용이하게 하여 줄 수 있다. 예컨대, 제6 층(186)은 AuGe일 수 있지만, 이에 대해서는 한정하지 않는다.
제 6층이 구비되는 경우, 제4 층(184)의 Ni은 제5층뿐만 아니라 제6층을 선택적으로 통과하여 제1 도전형 반도체층(171)으로 확산되어, 확산층(195)이 형성될 수 있다.
한편, 확산층(195)의 두께에 따라 확산층(195)의 형상이 상이해질 수 있다. 도 17 및 도 18을 참조하여 확산층의 형상을 설명하다.
도 17은 제2 전극과 확산층의 제1 예를 도시한 이미지이다.
도 17에서, 45nm 내지 50nm의 두께를 갖는 확산층(195)이 보여진다. 확산층(195)이 제1 도전형 반도체층(171) 내부에 형성됨을 볼 수 있다. 제1 및/또는 제4 층(184)에 포함된 Ni이 제1 도전형 반도체층(171)의 상면으로부터 제1 도전형 반도체층(171)의 내부로 확산되며, Ni이 확산된 영역이 확산층(195)으로 정의될 수 있다. 이러한 경우, 확산층(195)의 하면은 비 균일한 면을 가질 수 있다.
도 18은 제2 전극과 확산층의 제2 예를 도시한 이미지이다.
도 18에서, 대략 67nm의 두께를 갖는 확산층(195)이 보여진다. 확산층(195)이 제1 도전형 반도체층(171) 내부에 형성될 수 있다. 이러한 경우, 확산층(195)의 하면은 아일랜드 형상을 가질 수 있다. 즉, 제1 도전형 반도체층(171)의 복수의 영역에 대응하는 복수의 확산층(195)이 형성될 수 있다. 예컨대, 복수의 확산층(195)이 수평 방향으로 따라 서로 접할 수 있다. 예컨대, 복수의 확산층(195)이 수평 방향을 따라 서로 이격될 수 있다. 예컨대, 복수의 확산층(195)의 일부는 수평 방향을 따라 서로 접하고, 복수의 확산층(195)의 다른 일부는 서로 이격될 수 있다. 예컨대, 복수의 확산층(195)은 하부 방향으로 볼록한 요철 형상을 가질 수 있다.
한편, 실시예에서 확산층이 원하는 두께(100nm) 이하로 형성되는 경우, 자가 조립 속도가 현저히 향상될 수 있다. 도 19을 참조하여, 실시예에 따른 기술적 효과를 설명한다.
도 19는 확산층의 두께에 따른 자가 조립 속도를 도시한다.
도 12 및 도 19에 도시한 바와 같이, 확산층(195)의 두께에 따라 자가 조립 속도가 상이함을 알 수 있다. 예컨대, 확산층(195)의 두께가 55nm인 경우(실시예 1), 자가 조립 속도가 1,000㎛/s일 수 있다. 예컨대, 확산층(195)의 두께가 100nm인 경우(실시예 2), 자가 조립 속도가 450㎛/s일 수 있다. 예컨대, 확산층(195)의 두께가 200nm인 경우(비교예), 자가 조립 속도가 90㎛/s일 수 있다.
제1 실시예 및 제2 실시예는 비교에에 비해 자가 조립 속도가 향상됨을 알 수 있다. 구체적으로, 제2 실시예의 자가 조립 속도는 비교예의 자가 조립 속도에 비해 5배 이상 빠르고, 제1 실시예의 자가 조립 속도는 비교예의 자가 조립 속도에 비해 대략 11배 이상 빠를 수 있다.
따라서, 실시예에 따르면, 확산층(195)의 깊이가 100㎛ 이하가 되도록 전극 구조 메커니즘을 변경함으로써, 확산층(195)의 오믹 특성을 개선하는 한편, 자성체를 이용한 자가 조립시 자가 조립 속도를 획기적으로 향상시켜 휘도 불량을 방지하고 고 휘도를 확보할 수 있다.
한편, 상술한 발광 소자(150)는 수평형(lateral) 발광 소자, 플립칩형 발광 소자 또는 수직형 발광 소자일 수도 있다.
수직형 발광 소자인 경우, 제1 전극은 제1 도전형 반도체층의 하면에 배치될 수 있다. 이러한 경우, 제1 전극에 접하는 제1 도전형 반도체층에 확산층이 형성될 수 있다. 제1 전극의 상세 구조와 확산층은 상술한 실시예와 동일할 수 있다.
예컨대, 수직형 발광 소자는 위에서 볼 때, 5㎛ 내지 50㎛의 사이즈를 가질 수 있다. 예컨대, 수직형 발광 소자는 위에서 볼 때, 5㎛ 내지 30㎛의 사이즈를 가질 수 있다.
상기의 상세한 설명은 모든 면에서 제한적으로 해석되어서는 아니되고 예시적인 것으로 고려되어야 한다. 실시예의 범위는 첨부된 청구항의 합리적 해석에 의해 결정되어야 하고, 실시예의 등가적 범위 내에서의 모든 변경은 실시예의 범위에 포함된다.
실시예는 디스플레이를 구현하기 위해 단위 화소에 최대한 많은 개수로 배열하여 고 휘도를 확보할 수 있는 작은 사이즈의 발광 소자에 적용될 수 있다. 예컨대, 해당 발광 소자로는 원통형 발광 소자, 디스크형 발광 소자, 마이크로 발광 소자, 나노 발광 소자, 라드(rod) 발광 소자 등이 있지만, 이에 대해서는 한정하지 않는다.
실시예는 영상이나 정보를 디스플레이하는 디스플레이 분야에 채택될 수 있다.

Claims (20)

  1. 제1 도전형 반도체층;
    상기 제1 도전형 반도체층 상에 활성층;
    상기 활성층 상에 제2 도전형 반도체층;
    상기 제1 도전형 반도체층 상에 제1 전극;
    상기 제2 도전형 반도체층 상에 제2 전극; 및
    상기 제1 전극과 상기 제1 도전형 반도체층 사이에 확산층을 포함하고,
    상기 제1 전극은 복수의 층을 포함하고,
    상기 복수의 층 중 적어도 하나 이상의 층은 자성 물질을 포함하고,
    상기 확산층은 상기 자성 물질을 포함하고,
    상기 확산층의 두께는 100nm 이하인
    발광 소자.
  2. 제1항에 있어서,
    상기 확산층은 오믹 컨택층인 발광 소자.
  3. 제1항에 있어서,
    상기 자성 물질은 Ni을 포함하는 발광 소자.
  4. 제3항에 있어서,
    상기 제1 전극은,
    상기 Ni을 포함하는 제1 층; 및
    Ti을 포함하고, 상기 제1 층 상에 제2 층을 포함하는 발광 소자.
  5. 제4항에 있어서,
    상기 제1 층은 조립 유도층인 발광 소자.
  6. 제4항에 있어서,
    상기 제1 전극은,
    상기 Ti을 포함하고, 상기 제1 층 아래에 제3 층; 및
    상기 Ni을 포함하고, 상기 제3 층 아래에 제4 층을 포함하는 발광 소자.
  7. 제6항에 있어서,
    상기 제4 층은 확산 기여층인 발광 소자.
  8. 제6항에 있어서,
    상기 제1 층의 두께는 제4 층의 두께보다 큰 발광 소자.
  9. 제8항에 있어서,
    상기 제1 층의 두께는 150nm 내지 200nm이고,
    상기 제4 층의 두께는 10nm 내지 50nm인 발광 소자.
  10. 제6항에 있어서,
    Au을 포함하고, 상기 제4 층 아래에 제5 층; 및
    AuGe을 포함하고, 상기 제5 층 아래에 제6 층을 포함하는 발광 소자.
  11. 제10항에 있어서,
    상기 제5층은 확산 억제층인 발광 소자.
  12. 제10항에 있어서,
    상기 제5층은 전극층인 발광 소자.
  13. 제10항에 있어서,
    상기 제5층의 두께는 5nm 내지 10nm인 발광 소자.
  14. 제1항에 있어서,
    상기 확산층의 두께는 40nm 내지 100nm인 발광 소자.
  15. 제1항에 있어서,
    상기 확산층은 아일랜드 형상을 갖는 발광 소자.
  16. 제1항에 있어서,
    상기 확산층의 하면은 비균일한 면을 갖는 발광 소자.
  17. 제1항에 있어서,
    상기 확산층은 상기 제1 도전형 반도체층 내부에 형성되는 발광 소자.
  18. 제1항에 있어서,
    상기 제2 전극은 상기 발광 소자의 중심 영역에 위치되고,
    상기 제1 전극은 상기 제2 전극을 둘러싸는 발광 소자.
  19. 제1항에 있어서,
    원 형상을 갖는 발광 소자.
  20. 기판;
    상기 기판 상에 제1 및 제2 배선 전극;
    복수의 조립 홀을 갖고, 상기 제1 및 제2 배선 전극 상에 격벽층; 및
    상기 복수의 조립 홀 각각에 배치된 발광 소자를 포함하고,
    상기 발광 소자는,
    제1 도전형 반도체층;
    상기 제1 도전형 반도체층 상에 활성층;
    상기 활성층 상에 제2 도전형 반도체층;
    상기 제1 도전형 반도체층 상에 제1 전극;
    상기 제2 도전형 반도체층 상에 제2 전극; 및
    상기 제1 전극과 상기 제1 도전형 반도체층 사이에 확산층을 포함하고,
    상기 제1 전극은 복수의 층을 포함하고,
    상기 복수의 층 중 적어도 하나 이상의 층은 자성 물질을 포함하고,
    상기 확산층은 상기 자성 물질을 포함하고,
    상기 확산층의 두께는 100nm 이하인 디스플레이 장치.
PCT/KR2020/015468 2020-11-06 2020-11-06 발광 소자 및 이를 포함하는 디스플레이 장치 WO2022097785A1 (ko)

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