WO2023003049A1 - 디스플레이 장치 - Google Patents

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WO2023003049A1
WO2023003049A1 PCT/KR2021/009371 KR2021009371W WO2023003049A1 WO 2023003049 A1 WO2023003049 A1 WO 2023003049A1 KR 2021009371 W KR2021009371 W KR 2021009371W WO 2023003049 A1 WO2023003049 A1 WO 2023003049A1
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light emitting
conductivity type
layer
type semiconductor
assembly
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PCT/KR2021/009371
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English (en)
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박칠근
조병권
최원석
장원재
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엘지전자 주식회사
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Definitions

  • the embodiment relates to a display device.
  • a display device uses a self-light emitting element such as a light emitting diode as a light source of a pixel to display a high-quality image.
  • a self-light emitting element such as a light emitting diode
  • Light emitting diodes exhibit excellent durability even under harsh environmental conditions, and are in the limelight as a light source for next-generation display devices because of their long lifespan and high luminance.
  • Such display devices are expanding into various forms such as flexible displays, foldable displays, stretchable displays, and rollable displays beyond flat panel displays.
  • a typical display panel includes millions to tens of millions of pixels. Therefore, since it is very difficult to align at least one or more light emitting elements in each of tens of millions of small-sized pixels, various studies on arranging light emitting elements in a display panel are being actively conducted.
  • Transfer technologies that have recently been developed include a pick and place process, a laser lift-off method, or a self-assembly method.
  • a self-assembly method in which a light emitting device is transferred onto a substrate using a magnetic material (or magnet) has recently been in the spotlight.
  • a number of light emitting elements are dropped into a tank containing water, and the light emitting elements dropped into the water are moved according to the movement of the magnetic material, so that the light emitting elements are arranged in each pixel.
  • assembling wires are disposed on a substrate in which a plurality of pixels are defined in order to fix the light emitting element to the pixel.
  • a light emitting element is fixed to each pixel by a dielectrophoretic force formed by a voltage applied to a pair of assembled wires.
  • assembled wires 2 and 3 are disposed on different layers on the substrate 1 .
  • the electric field generated between the assembled wirings 2 and 3 is non-uniform, and the dielectrophoretic force is also non-uniform.
  • the light emitting element 7 located in the assembly hole 6 is tilted to one side, so that the light emitting element 7 does not electrically contact the assembly wiring 3 .
  • the assembled wiring 3 is used as a wire electrode, voltage is not supplied from the assembled wiring 3 to the light emitting element 7, so there is a problem in that the lighting of the light emitting element 7 is defective.
  • the assembly wires 2 and 3 are disposed on different layers and the assembly wires 3 are used as wire electrodes 3 for light emitting element 7 to emit light
  • the light emitting element 7 Due to the bias, the contact area of the light emitting element 7 with the wiring electrode 3 is different for each pixel.
  • the contact area between the light emitting element 7 and the wiring electrode 3 is different for each pixel, a luminance deviation occurs for each pixel, resulting in a problem in that image quality deteriorates.
  • Embodiments are aimed at solving the foregoing and other problems.
  • Another object of the embodiments is to provide a display device capable of minimizing lighting failure.
  • Another object of the embodiments is to provide a display device capable of reducing manufacturing cost.
  • Another object of the embodiments is to provide a display device capable of improving image quality with uniform luminance of each pixel.
  • Another object of the embodiments is to provide a display device capable of improving luminance.
  • the display device includes a substrate; partition walls having assembly holes on the substrate; a semiconductor light emitting device in the assembly hole; and a first connection portion disposed in the assembly hole and on the barrier rib and electrically connected to a side surface of the semiconductor light emitting device.
  • the first connection part may include a conductive liquid photosensitive material.
  • the semiconductor light emitting device may include: a first conductivity type semiconductor layer including a 1-1 conductivity type semiconductor layer and a 1-2 conductivity type semiconductor layer on the 1-1 conductivity type semiconductor layer; an active layer on the first conductivity-type semiconductor layer; a second conductivity type semiconductor layer on the active layer; and a protective layer surrounding side surfaces of the first and second conductivity type semiconductor layers, side surfaces of the active layer, and side surfaces of the second conductivity type semiconductor layer.
  • the first connection part may contact the side surface of the 1-1 semiconductor light emitting device along the circumference of the side surface of the 1-1 conductivity type semiconductor layer.
  • maximum luminance can always be obtained regardless of whether assembled wirings disposed on a substrate are disposed on the same layer or different layers, and image quality can be improved according to luminance uniformity by having a constant luminance for each pixel. .
  • Assembled wires 321 and 322 may be disposed on the same layer (FIGS. 13, 15 and 27) or may be disposed on different layers (FIG. 28).
  • a part of the side surface of the semiconductor light emitting device 150 that is, the side surface of the 1-1 conductivity type semiconductor layer 151_1 may be exposed to the outside.
  • the first connector 350 may be disposed in the assembly hole 345 .
  • the first connection portion 350 may contact a side surface of the 1-1 conductivity type semiconductor layer 151_1 of the semiconductor light emitting device 150 .
  • the first connector 350 may contact the side surface of the 1-1 conductivity type semiconductor layer 151_1 along the circumference of the side surface of the 1-1 conductivity type semiconductor layer 151_1 of the semiconductor light emitting device 150. there is. Therefore, since the entire area of the side surface of the 1-1 conductivity type semiconductor layer 151_1 contacts the first connection portion 350, the contact area between the 1-1 conductivity type semiconductor layer 151_1 and the first connection portion 350. Since this is maximized, maximum luminance can be obtained from the semiconductor light emitting device 150 without current loss through the first connection part 350 .
  • the dielectrophoretic force between the assembly wires 321 and 322 is non-uniform, so that the semiconductor light emitting device 150 located in the assembly hole 345 is not connected to the second assembly wire ( 322) may be biased.
  • the side of the 1-1 conductivity type semiconductor layer 151_1 of the semiconductor light emitting device 150 is biased toward the second assembly wiring 322. Since the entire area of is in contact with the first connection portion 350 disposed in the assembly hole 345, the luminance between each pixel regardless of whether the semiconductor light emitting device 150 is biased towards the second assembly line 322 or not. (Based on 2550 gradations) is the same, so there is no luminance deviation between pixels, so image quality can be improved.
  • the side surface of the 1-1 conductivity type semiconductor layer 151_1 of the semiconductor light emitting device 150 is the first connection portion regardless of whether the semiconductor light emitting device 150 is biased towards the second assembled wiring 322 or not. Since it is electrically connected to 350, there is no pixel that does not light up, so lighting failure can be minimized.
  • the semiconductor light emitting device 150 is positioned in the assembly hole 345 by the assembly wires 321 and 322 disposed on the same layer. can be sorted by When the semiconductor light emitting device 150 is properly aligned in the assembly hole 345, other semiconductor light emitting devices cannot fit into the assembly hole 345, so the semiconductor light emitting device additionally assembled in the assembly hole 345 can reduce manufacturing cost.
  • 1 shows an example of conventional misalignment of a light emitting element.
  • FIG 3 illustrates a living room of a house in which a display device according to an exemplary embodiment is disposed.
  • FIG. 4 is a schematic block diagram of a display device according to an exemplary embodiment.
  • FIG. 5 is a circuit diagram illustrating an example of a pixel of FIG. 4 .
  • FIG. 6 is a plan view showing the display panel of FIG. 4 in detail.
  • FIG. 7 is an enlarged view of a first panel area in the display device of FIG. 3 .
  • Fig. 8 is an enlarged view of area A2 in Fig. 7;
  • FIG. 9 is a view showing an example in which a light emitting device according to an embodiment is assembled to a substrate by a self-assembly method.
  • FIGS. 10 and 11 are diagrams illustrating examples in which a light emitting device according to an embodiment is transferred to a substrate by a transfer method.
  • FIG. 12 is a schematic cross-sectional view of the display panel of FIG. 4 .
  • FIG. 13 is a cross-sectional view of the display device according to the first embodiment.
  • FIG. 14 is a cross-sectional view of the semiconductor light emitting device of FIG. 13 .
  • FIG. 15 is a cross-sectional view of a display device according to a second embodiment.
  • 16 to 26 are views explaining a method of manufacturing the semiconductor light emitting device of FIG. 15 .
  • FIG. 27 is a cross-sectional view of a display device according to a third embodiment.
  • FIG. 28 is a cross-sectional view of a display device according to a fourth embodiment.
  • the display devices described in this specification include mobile phones, smart phones, laptop computers, digital broadcasting terminals, personal digital assistants (PDAs), portable multimedia players (PMPs), navigation devices, slate PCs, Tablet PCs, ultra-books, digital TVs, desktop computers, and the like may be included.
  • PDAs personal digital assistants
  • PMPs portable multimedia players
  • navigation devices slate PCs, Tablet PCs, ultra-books, digital TVs, desktop computers, and the like may be included.
  • slate PCs slate PCs
  • Tablet PCs ultra-books
  • digital TVs desktop computers, and the like
  • the configuration according to the embodiment described in this specification can be applied to a device capable of displaying even a new product type to be developed in the future.
  • FIG 3 illustrates a living room of a house in which a display device according to an exemplary embodiment is disposed.
  • the display device 100 of the embodiment can display the status of various electronic products such as a washing machine 101, a robot cleaner 102, and an air purifier 103, and the electronic products and IOT-based and can control each electronic product based on the user's setting data.
  • various electronic products such as a washing machine 101, a robot cleaner 102, and an air purifier 103
  • the electronic products and IOT-based can control each electronic product based on the user's setting data.
  • the display device 100 may include a flexible display fabricated on a thin and flexible substrate.
  • a flexible display can be bent or rolled like paper while maintaining characteristics of a conventional flat panel display.
  • a unit pixel means a minimum unit for implementing one color.
  • a unit pixel of the flexible display may be implemented by a light emitting device.
  • the light emitting device may be a Micro-LED or a Nano-LED, but is not limited thereto.
  • FIG. 4 is a block diagram schematically illustrating a display device according to an exemplary embodiment
  • FIG. 5 is a circuit diagram illustrating an example of a pixel of FIG. 4 .
  • a display device may include a display panel 10 , a driving circuit 20 , a scan driving unit 30 and a power supply circuit 50 .
  • the display device 100 may drive a light emitting element in an active matrix (AM) method or a passive matrix (PM) method.
  • AM active matrix
  • PM passive matrix
  • the driving circuit 20 may include a data driver 21 and a timing controller 22 .
  • the display panel 10 may be formed in a rectangular shape, but is not limited thereto. That is, the display panel 10 may be formed in a circular or elliptical shape. At least one side of the display panel 10 may be formed to be bent with a predetermined curvature.
  • the display panel 10 may be divided into a display area DA and a non-display area NDA disposed around the display area DA.
  • the display area DA is an area where the pixels PX are formed to display an image.
  • the display panel 10 includes data lines (D1 to Dm, where m is an integer greater than or equal to 2), scan lines (S1 to Sn, where n is an integer greater than or equal to 2) crossing the data lines (D1 to Dm), and a high potential voltage. It may include pixels PXs connected to a high-potential voltage line supplied thereto, a low-potential voltage line supplied with a low-potential voltage, data lines D1 to Dm, and scan lines S1 to Sn.
  • Each of the pixels PX may include a first sub-pixel PX1 , a second sub-pixel PX2 , and a third sub-pixel PX3 .
  • the first sub-pixel PX1 emits light of a first color of a first main wavelength
  • the second sub-pixel PX2 emits light of a second color of a second main wavelength
  • the third sub-pixel PX3 emits light of a second color.
  • a third color light having a third main wavelength may be emitted.
  • the first color light may be red light
  • the second color light may be green light
  • the third color light may be blue light, but are not limited thereto.
  • FIG. 4 it is illustrated that each of the pixels PX includes three sub-pixels, but is not limited thereto. That is, each of the pixels PX may include four or more sub-pixels.
  • Each of the first sub-pixel PX1 , the second sub-pixel PX2 , and the third sub-pixel PX3 includes at least one of the data lines D1 to Dm, at least one of the scan lines S1 to Sn, and a high voltage signal. It can be connected to the above voltage line.
  • the first sub-pixel PX1 may include light emitting elements LD, a plurality of transistors for supplying current to the light emitting elements LD, and at least one capacitor Cst.
  • each of the first sub-pixel PX1 , the second sub-pixel PX2 , and the third sub-pixel PX3 may include only one light emitting element LD and at least one capacitor Cst. may be
  • Each of the light emitting elements LD may be a semiconductor light emitting diode including a first electrode, a plurality of conductive semiconductor layers, and a second electrode.
  • the first electrode may be an anode electrode and the second electrode may be a cathode electrode, but is not limited thereto.
  • the plurality of transistors may include a driving transistor DT supplying current to the light emitting elements LD and a scan transistor ST supplying a data voltage to a gate electrode of the driving transistor DT.
  • the driving transistor DT has a gate electrode connected to the source electrode of the scan transistor ST, a source electrode connected to a high potential voltage line to which a high potential voltage is applied, and a drain connected to the first electrodes of the light emitting elements LD. electrodes may be included.
  • the scan transistor ST has a gate electrode connected to the scan line (Sk, k is an integer satisfying 1 ⁇ k ⁇ n), a source electrode connected to the gate electrode of the driving transistor DT, and data lines Dj, j an integer that satisfies 1 ⁇ j ⁇ m).
  • the capacitor Cst is formed between the gate electrode and the source electrode of the driving transistor DT.
  • the storage capacitor Cst charges a difference between the gate voltage and the source voltage of the driving transistor DT.
  • the driving transistor DT and the scan transistor ST may be formed of thin film transistors.
  • the driving transistor DT and the scan transistor ST are formed of P-type MOSFETs (Metal Oxide Semiconductor Field Effect Transistors), but the present invention is not limited thereto.
  • the driving transistor DT and the scan transistor ST may be formed of N-type MOSFETs. In this case, positions of the source and drain electrodes of the driving transistor DT and the scan transistor ST may be changed.
  • each of the first sub-pixel PX1 , the second sub-pixel PX2 , and the third sub-pixel PX3 includes one driving transistor DT, one scan transistor ST, and one capacitor ( 2T1C (2 Transistor - 1 capacitor) having Cst) is illustrated, but the present invention is not limited thereto.
  • Each of the first sub-pixel PX1 , the second sub-pixel PX2 , and the third sub-pixel PX3 may include a plurality of scan transistors ST and a plurality of capacitors Cst.
  • the second sub-pixel PX2 and the third sub-pixel PX3 may be expressed with substantially the same circuit diagram as the first sub-pixel PX1 , a detailed description thereof will be omitted.
  • the driving circuit 20 outputs signals and voltages for driving the display panel 10 .
  • the driving circuit 20 may include a data driver 21 and a timing controller 22 .
  • the data driver 21 receives digital video data DATA and a source control signal DCS from the timing controller 22 .
  • the data driver 21 converts the digital video data DATA into analog data voltages according to the source control signal DCS and supplies them to the data lines D1 to Dm of the display panel 10 .
  • the timing controller 22 receives digital video data DATA and timing signals from the host system.
  • the timing signals may include a vertical sync signal, a horizontal sync signal, a data enable signal, and a dot clock.
  • the host system may be an application processor of a smart phone or tablet PC, a monitor, a system on chip of a TV, and the like.
  • the timing controller 22 generates control signals for controlling operation timings of the data driver 21 and the scan driver 30 .
  • the control signals may include a source control signal DCS for controlling the operation timing of the data driver 21 and a scan control signal SCS for controlling the operation timing of the scan driver 30 .
  • the driving circuit 20 may be disposed in the non-display area NDA provided on one side of the display panel 10 .
  • the driving circuit 20 may be formed of an integrated circuit (IC) and mounted on the display panel 10 using a chip on glass (COG) method, a chip on plastic (COP) method, or an ultrasonic bonding method.
  • COG chip on glass
  • COP chip on plastic
  • ultrasonic bonding method The present invention is not limited to this.
  • the driving circuit 20 may be mounted on a circuit board (not shown) instead of the display panel 10 .
  • the data driver 21 may be mounted on the display panel 10 using a chip on glass (COG) method, a chip on plastic (COP) method, or an ultrasonic bonding method, and the timing controller 22 may be mounted on a circuit board. there is.
  • COG chip on glass
  • COP chip on plastic
  • the scan driver 30 receives the scan control signal SCS from the timing controller 22 .
  • the scan driver 30 generates scan signals according to the scan control signal SCS and supplies them to the scan lines S1 to Sn of the display panel 10 .
  • the scan driver 30 may include a plurality of transistors and be formed in the non-display area NDA of the display panel 10 .
  • the scan driver 30 may be formed as an integrated circuit, and in this case, it may be mounted on a gate flexible film attached to the other side of the display panel 10 .
  • the circuit board may be attached to pads provided on one edge of the display panel 10 using an anisotropic conductive film. Due to this, the lead lines of the circuit board may be electrically connected to the pads.
  • the circuit board may be a flexible printed circuit board, a printed circuit board, or a flexible film such as a chip on film. The circuit board may be bent under the display panel 10 . Accordingly, one side of the circuit board may be attached to one edge of the display panel 10 and the other side may be disposed under the display panel 10 and connected to a system board on which a host system is mounted.
  • the power supply circuit 50 may generate voltages necessary for driving the display panel 10 from the main power supplied from the system board and supply the voltages to the display panel 10 .
  • the power supply circuit 50 generates a high potential voltage (VDD) and a low potential voltage (VSS) for driving the light emitting elements (LD) of the display panel 10 from the main power supply to generate the display panel 10. of high-potential voltage lines and low-potential voltage lines.
  • the power supply circuit 50 may generate and supply driving voltages for driving the driving circuit 20 and the scan driving unit 30 from the main power.
  • FIG. 6 is a plan view showing the display panel of FIG. 4 in detail. 6, for convenience of description, data pads (DP1 to DPp, where p is an integer greater than or equal to 2), floating pads FP1 and FP2, power pads PP1 and PP2, and floating lines FL1 and FL2. , low potential voltage line VSSL, data lines D1 to Dm, first pad electrodes 210 and second pad electrodes 220 are shown.
  • data lines D1 to Dm, first pad electrodes 210, second pad electrodes 220, and pixels PX are provided in the display area DA of the display panel 10. can be placed.
  • the data lines D1 to Dm may extend long in the second direction (Y-axis direction). One sides of the data lines D1 to Dm may be connected to the driving circuit ( 20 in FIG. 4 ). For this reason, the data voltages of the driving circuit 20 may be applied to the data lines D1 to Dm.
  • the first pad electrodes 210 may be spaced apart from each other at predetermined intervals in the first direction (X-axis direction). For this reason, the first pad electrodes 210 may not overlap the data lines D1 to Dm.
  • the first pad electrodes 210 disposed on the right edge of the display area DA may be connected to the first floating line FL1 in the non-display area NDA.
  • the first pad electrodes 210 disposed on the left edge of the display area DA may be connected to the second floating line FL2 in the non-display area NDA.
  • Each of the second pad electrodes 220 may extend long in the first direction (X-axis direction). For this reason, the second pad electrodes 220 may overlap the data lines D1 to Dm. Also, the second pad electrodes 220 may be connected to the low potential voltage line VSSL in the non-display area NDA. For this reason, the low potential voltage of the low potential voltage line VSSL may be applied to the second pad electrodes 220 .
  • a pad part PA, a driving circuit 20, a first floating line FL1, a second floating line FL2, and a low potential voltage line VSSL are disposed in the non-display area NDA of the display panel 10. It can be.
  • the cap head part PA may include data pads DP1 to DPp, floating pads FP1 and FP2, and power pads PP1 and PP2.
  • the pad part PA may be disposed on one edge of the display panel 10, for example, on the lower edge.
  • the data pads DP1 to DPp, the floating pads FP1 and FP2, and the power pads PP1 and PP2 may be disposed side by side in the first direction (X-axis direction) of the pad part PA.
  • a circuit board may be attached to the data pads DP1 to DPp, the floating pads FP1 and FP2, and the power pads PP1 and PP2 using an anisotropic conductive film. Accordingly, the circuit board, the data pads DP1 to DPp, the floating pads FP1 and FP2, and the power pads PP1 and PP2 may be electrically connected.
  • the driving circuit 20 may be connected to the data pads DP1 to DPp through link lines.
  • the driving circuit 20 may receive digital video data DATA and timing signals through the data pads DP1 to DPp.
  • the driving circuit 20 may convert the digital video data DATA into analog data voltages and supply them to the data lines D1 to Dm of the display panel 10 .
  • the low potential voltage line VSSL may be connected to the first power pad PP1 and the second power pad PP2 of the pad part PA.
  • the low potential voltage line VSSL may extend long in the second direction (Y-axis direction) in the non-display area NDA outside the left and right sides of the display area DA.
  • the low potential voltage line VSSL may be connected to the second pad electrode 220 . Due to this, the low potential voltage of the power supply circuit 50 is applied to the second pad electrode 220 through the circuit board, the first power pad PP1 , the second power pad PP2 and the low potential voltage line VSSL. may be authorized.
  • the first floating line FL1 may be connected to the first floating pad FP1 of the pad part PA.
  • the first floating line FL1 may extend long in the second direction (Y-axis direction) in the non-display area NDA outside the left and right outside of the display area DA.
  • the first floating pad FP1 and the first floating line FL1 may be dummy pads and dummy lines to which no voltage is applied.
  • the second floating line FL2 may be connected to the second floating pad FP2 of the pad part PA.
  • the first floating line FL1 may extend long in the second direction (Y-axis direction) in the non-display area NDA outside the left and right outside of the display area DA.
  • the second floating pad FP2 and the second floating line FL2 may be dummy pads and dummy lines to which no voltage is applied.
  • the light emitting elements since the light emitting elements (LDs in FIG. 5 ) have a very small size, they are mounted on the first sub-pixel PX1 , the second sub-pixel PX2 , and the third sub-pixel PX3 of each of the pixels PX. is very difficult.
  • the first sub-pixel PX1 , the second sub-pixel PX2 , and the third sub-pixel of each of the pixels PX are aligned to align the light emitting elements ( 150 of FIG. 7 ).
  • An electric field can be formed at (PX3).
  • dielectrophoretic force is applied to the light emitting elements ( 150 in FIG. 7 ) using a dielectrophoretic method to form the first sub-pixel PX1 , the second sub-pixel PX2 , and the third sub-pixel PX3 . ), the light emitting elements (150 in FIG. 7) may be aligned.
  • the first pad electrodes 210 are spaced apart at predetermined intervals in the first direction (X-axis direction), but during the manufacturing process, the first pad electrodes 210 are separated in the first direction (X-axis direction). direction), and can be extended and arranged long.
  • the first pad electrodes 210 may be connected to the first floating line FL1 and the second floating line FL2 during the manufacturing process. Therefore, the first pad electrodes 210 may receive a ground voltage through the first floating line FL1 and the second floating line FL2. Therefore, after aligning the light emitting elements ( 150 in FIG. 7 ) using a dielectrophoretic method during the manufacturing process, by disconnecting the first pad electrodes 210 , the first pad electrodes 210 are aligned in the first direction (X-axis direction). ) and may be spaced apart at predetermined intervals.
  • first floating line FL1 and the second floating line FL2 are lines for applying a ground voltage during a manufacturing process, and no voltage may be applied in a completed display device.
  • ground voltage may be applied to the first floating line FL1 and the second floating line FL2 to prevent static electricity or to drive the light emitting element ( 150 in FIG. 7 ) in the completed display device.
  • FIG. 7 is an enlarged view of a first panel area in the display device of FIG. 3;
  • the display device 100 of the embodiment may be manufactured by mechanically and electrically connecting a plurality of panel areas such as the first panel area A1 by tiling.
  • the first panel area A1 may include a plurality of light emitting elements 150 arranged for each unit pixel (PX in FIG. 4 ).
  • the unit pixel PX may include a first sub-pixel PX1 , a second sub-pixel PX2 , and a third sub-pixel PX3 .
  • a plurality of red light emitting elements 150R are disposed in the first sub-pixel PX1
  • a plurality of green light emitting elements 150G are disposed in the second sub-pixel PX2
  • a plurality of blue light emitting elements 150B may be disposed in the third sub-pixel PX3.
  • the unit pixel PX may further include a fourth sub-pixel in which no light emitting element is disposed, but is not limited thereto.
  • FIG. 8 is an enlarged view of area A2 of FIG. 7 .
  • a display device 100 may include a substrate 200 , assembled wires 201 and 202 , an insulating layer 206 , and a plurality of light emitting elements 150 . More components than this may be included.
  • the assembly wiring may include a first assembly wiring 201 and a second assembly wiring 202 spaced apart from each other.
  • the first assembling wire 201 and the second assembling wire 202 may be provided to generate dielectrophoretic force for assembling the light emitting device 150 .
  • the light emitting element 150 may include, but is not limited to, a red light emitting element 150, a green light emitting element 150G, and a blue light emitting element 150B0 to form a sub-pixel, respectively. It is also possible to implement red and green colors by providing a green phosphor or the like.
  • the substrate 200 may be a rigid substrate or a flexible substrate.
  • the substrate 200 may be formed of glass or polyimide.
  • the substrate 200 may include a flexible material such as polyethylene naphthalate (PEN) or polyethylene terephthalate (PET).
  • PEN polyethylene naphthalate
  • PET polyethylene terephthalate
  • the substrate 200 may be a transparent material, but is not limited thereto.
  • the insulating layer 206 may include an insulating and flexible material such as polyimide, PEN, PET, or the like, and may be integrally formed with the substrate 200 to form a single substrate.
  • the insulating layer 206 may be a conductive adhesive layer having adhesiveness and conductivity, and the conductive adhesive layer may have flexibility and thus enable a flexible function of the display device.
  • the insulating layer 206 may be an anisotropy conductive film (ACF) or a conductive adhesive layer such as an anisotropic conductive medium or a solution containing conductive particles.
  • the conductive adhesive layer may be a layer that is electrically conductive in a direction perpendicular to the thickness but electrically insulating in a direction horizontal to the thickness.
  • the insulating layer 206 may include an assembly hole 203 into which the light emitting device 150 is inserted. Therefore, during self-assembly, the light emitting element 150 can be easily inserted into the assembly hole 203 of the insulating layer 206 .
  • the assembly hole 203 may be called an insertion hole, a fixing hole, an alignment hole, or the like.
  • a method of mounting the light emitting device 150 on the substrate 200 may include, for example, a self-assembly method (FIG. 9) and a transfer method (FIGS. 10 and 11).
  • FIG. 9 is a view showing an example in which a light emitting device according to an embodiment is assembled to a substrate by a self-assembly method.
  • the substrate 200 may be a panel substrate of a display device.
  • the substrate 200 will be described as a panel substrate of a display device, but the embodiment is not limited thereto.
  • the substrate 200 may be formed of glass or polyimide.
  • the substrate 200 may include a flexible material such as polyethylene naphthalate (PEN) or polyethylene terephthalate (PET).
  • PEN polyethylene naphthalate
  • PET polyethylene terephthalate
  • the substrate 200 may be a transparent material, but is not limited thereto.
  • a light emitting device 150 may be put into a chamber 1300 filled with a fluid 1200 .
  • the fluid 1200 may be water such as ultrapure water, but is not limited thereto.
  • a chamber may also be called a water bath, container, vessel, or the like.
  • the substrate 200 may be disposed on the chamber 1300 .
  • the substrate 200 may be introduced into the chamber 1300 .
  • a pair of assembly wires 201 and 202 corresponding to each of the light emitting devices 150 to be assembled may be disposed on the substrate 200 .
  • the assembled wires 201 and 202 may be formed of transparent electrodes (ITO) or may include a metal material having excellent electrical conductivity.
  • the assembled wires 201 and 202 may be titanium (Ti), chromium (Cr), nickel (Ni), aluminum (Al), platinum (Pt), gold (Au), tungsten (W), molybdenum (Mo) ) It may be formed of at least one or an alloy thereof.
  • An electric field is formed between the assembled wirings 201 and 202 by an externally supplied voltage, and a dielectrophoretic force may be formed between the assembled wirings 201 and 202 by the electric field.
  • the light emitting element 150 can be fixed to the assembly hole 203 on the substrate 200 by this dielectrophoretic force.
  • the distance between the assembly wires 201 and 202 is smaller than the width of the light emitting element 150 and the width of the assembly hole 203, so that the assembly position of the light emitting element 150 using an electric field can be more accurately fixed.
  • An insulating layer 206 is formed on the assembled wires 201 and 202 to protect the assembled wires 201 and 202 from the fluid 1200 and prevent current flowing through the assembled wires 201 and 202 from leaking.
  • the insulating layer 206 may be formed of a single layer or multiple layers of an inorganic insulator such as silica or alumina or an organic insulator.
  • the insulating layer 206 may include an insulating and flexible material such as polyimide, PEN, PET, or the like, and may be integrally formed with the substrate 200 to form a single substrate.
  • the insulating layer 206 may be an adhesive insulating layer or a conductive adhesive layer having conductivity. Since the insulating layer 206 is flexible, it can enable a flexible function of the display device.
  • the insulating layer 206 has a barrier rib, and an assembly hole 203 may be formed by the barrier rib. For example, when the substrate 200 is formed, a portion of the insulating layer 206 is removed, so that each of the light emitting devices 150 may be assembled into the assembly hole 203 of the insulating layer 206 .
  • An assembly hole 203 to which the light emitting devices 150 are coupled is formed in the substrate 200 , and a surface on which the assembly hole 203 is formed may contact the fluid 1200 .
  • the assembly hole 203 may guide an accurate assembly position of the light emitting device 150 .
  • the assembly hole 203 may have a shape and size corresponding to the shape of the light emitting element 150 to be assembled at the corresponding position. Accordingly, it is possible to prevent assembling another light emitting device or assembling a plurality of light emitting devices into the assembly hole 203 .
  • the assembly device 1100 including a magnetic material may move along the substrate 200 .
  • a magnetic material for example, a magnet or an electromagnet may be used.
  • the assembly device 1100 may move while in contact with the substrate 200 in order to maximize the area of the magnetic field into the fluid 1200 .
  • the assembly device 1100 may include a plurality of magnetic bodies or may include a magnetic body having a size corresponding to that of the substrate 200 . In this case, the moving distance of the assembling device 1100 may be limited within a predetermined range.
  • the light emitting device 150 in the chamber 1300 may move toward the assembly device 1100 .
  • the light emitting element 150 may enter the assembly hole 203 and come into contact with the substrate 200 .
  • the electric field applied by the assembly lines 201 and 202 formed on the board 200 prevents the light emitting element 150 contacting the board 200 from being separated by the movement of the assembly device 1100.
  • a predetermined solder layer (not shown) may be further formed between the light emitting element 150 assembled on the assembly hole 203 of the substrate 200 and the substrate 200 to improve the bonding strength of the light emitting element 150. .
  • a wiring electrode (not shown) may be connected to the light emitting element 150 to apply power.
  • At least one insulating layer may be formed by a post process.
  • At least one insulating layer may be a transparent resin or a resin containing a reflective material or a scattering material.
  • FIGS. 10 and 11 are diagrams illustrating examples in which a light emitting device according to an embodiment is transferred to a substrate by a transfer method.
  • a plurality of light emitting devices 150 may be attached to a substrate 1500 .
  • the substrate 1500 may be a donor substrate as an intermediate medium for mounting the light emitting device 150 on the display substrate.
  • the plurality of light emitting devices 150 manufactured on the wafer may be attached to the substrate 1500, and the plurality of light emitting devices 150 attached to the substrate 1500 may be transferred onto the display substrate.
  • the substrate 1500 as a donor substrate is described, but the substrate 1500 may be a display substrate for direct transfer of the plurality of light emitting elements 150 without passing through the donor substrate.
  • each of the plurality of light emitting elements 150 on the substrate 1500 corresponds to each pixel of the substrate 200 for display.
  • An alignment process may be performed to do so.
  • the substrate 1500 (or the substrate 200 for display), as shown in FIG. 11 , the plurality of light emitting elements 150 on the substrate 1500 are transferred to each pixel on the substrate 200 for display. It can be.
  • the plurality of light emitting elements 150 are attached to the display substrate 200 through a post process and the plurality of light emitting elements 150 are electrically connected to a power source, so that the plurality of light emitting elements 150 emit light to display an image. can be displayed.
  • an image may be displayed using a light emitting element.
  • the light-emitting device of the embodiment is a self-emitting device that emits light by itself when electricity is applied, and may be a semiconductor light-emitting device. Since the light emitting element of the embodiment is made of an inorganic semiconductor material, it is resistant to deterioration and has a semi-permanent lifespan, so it can contribute to realizing high-quality and high-definition images in a display device by providing stable light.
  • a display device may use a light emitting element as a light source, include a color generator on the light emitting element, and display an image by the color generator (FIG. 12).
  • the display device may display projections through a display panel in which each of a plurality of light emitting elements generating light of different colors is arranged in a pixel.
  • FIG. 12 is a schematic cross-sectional view of the display panel of FIG. 4 .
  • the display panel 10 of the embodiment may include a first substrate 40 , a light emitting unit 41 , a color generating unit 42 and a second substrate 46 .
  • the display panel 10 of the embodiment may include more components than these, but is not limited thereto.
  • the first substrate 40 may be the substrate 200 shown in FIG. 8 .
  • One or more insulating layers may be disposed, but is not limited thereto.
  • the first substrate 40 may support the light emitting unit 41 , the color generating unit 42 , and the second substrate 46 .
  • the first substrate 40 includes various elements as described above, for example, as shown in FIG. 4 , data lines (D1 to Dm, where m is an integer greater than or equal to 2), scan lines S1 to Sn, and high potential voltage line and low potential voltage line, as shown in FIG. 5, a plurality of transistors ST and DT and at least one capacitor Cst, and as shown in FIG. 6, a first pad electrode 210 and a second pad An electrode 220 may be provided.
  • the first substrate 40 may be formed of glass or a flexible material, but is not limited thereto.
  • the light emitting unit 41 may provide light to the color generating unit 42 .
  • the light emitting unit 41 may include a plurality of light sources that emit light themselves by applying electricity.
  • the light source may include a light emitting device ( 150 in FIG. 7 ).
  • the plurality of light emitting devices 150 are separately disposed for each sub-pixel of a pixel and independently emit light by controlling each sub-pixel.
  • the plurality of light emitting elements 150 may be disposed regardless of pixel division and simultaneously emit light from all sub-pixels.
  • the light emitting device 150 of the embodiment may emit blue light, but is not limited thereto.
  • the light emitting device 150 of the embodiment may emit white light or purple light.
  • the light emitting device 150 may emit red light, green light, and blue light for each sub-pixel.
  • a red light emitting element emitting red light is disposed in a first sub-pixel, that is, a red sub-pixel
  • a green light emitting element emitting green light is disposed in a second sub-pixel, that is, a green sub-pixel.
  • a blue light emitting device emitting blue light may be disposed in the three sub-pixels, that is, the blue sub-pixel.
  • each of the red light emitting device, the green light emitting device, and the blue light emitting device may include a group II-IV compound or a group III-V compound, but is not limited thereto.
  • the group III-V compound may be a binary element compound selected from the group consisting of GaN, GaP, GaAs, GaSb, AlN, AlP, AlAs, AlSb, InN, InP, InAs, InSb, and mixtures thereof;
  • it may be selected from the group consisting of quaternary compounds selected from the group consisting of AlGaInP, GaAlNAs, GaAlNSb, GaAlPAs, GaAlPS
  • the color generating unit 42 may generate light of a different color from the light provided by the light emitting unit 41 .
  • the color generator 42 may include a first color generator 43 , a second color generator 44 , and a third color generator 45 .
  • the first color generating unit 43 corresponds to the first sub-pixel PX1 of the pixel
  • the second color generating unit 44 corresponds to the second sub-pixel PX2 of the pixel
  • the third color generating unit ( 45) may correspond to the third sub-pixel PX3 of the pixel.
  • the first color generating unit 43 generates first color light based on the light provided from the light emitting unit 41
  • the second color generating unit 44 generates second color light based on the light provided from the light emitting unit 41.
  • Color light is generated
  • the third color generator 45 may generate third color light based on light provided from the light emitting unit 41 .
  • the first color generating unit 43 outputs blue light from the light emitting unit 41 as red light
  • the second color generating unit 44 outputs blue light from the light emitting unit 41 as green light.
  • the third color generating unit 45 may output blue light from the light emitting unit 41 as it is.
  • the first color generator 43 includes a first color filter
  • the second color generator 44 includes a second color filter
  • the third color generator 45 includes a third color filter.
  • the first color filter, the second color filter, and the third color filter may be formed of a transparent material through which light can pass.
  • At least one of the first color filter, the second color filter, and the third color filter may include a quantum dot.
  • the quantum dot of the embodiment may be selected from a group II-IV compound, a group III-V compound, a group IV-VI compound, a group IV element, a group IV compound, and a combination thereof.
  • the II-VI compound is a binary element compound selected from the group consisting of CdSe, CdTe, ZnS, ZnSe, ZnTe, ZnO, HgS, HgSe, HgTe, MgSe, MgS, and mixtures thereof;
  • Group III-V compound is a binary element compound selected from the group consisting of GaN, GaP, GaAs, GaSb, AlN, AlP, AlAs, AlSb, InN, InP, InAs, InSb and mixtures thereof;
  • it may be selected from the group consisting of quaternary compounds selected from the group consisting of AlGaInP, GaAlNAs, GaAlNSb, GaAlPAs, GaAlPSb, GaInNP, GaInNAs, GaInNSb, GaInPAs, GaInPSb, InAlNP, InAlNAs, InAlNSb, InAlPAs, InAlPSb
  • Group IV-VI compounds are SnS, SnSe, SnTe, PbS, PbSe, PbTe, and a binary element compound selected from the group consisting of mixtures thereof; a ternary compound selected from the group consisting of SnSeS, SnSeTe, SnSTe, PbSeS, PbSeTe, PbSTe, SnPbS, SnPbSe, SnPbTe, and mixtures thereof; And it may be selected from the group consisting of quaternary compounds selected from the group consisting of SnPbSSe, SnPbSeTe, SnPbSTe, and mixtures thereof.
  • Group IV elements may be selected from the group consisting of Si, Ge, and mixtures thereof.
  • the group IV compound may be a binary element compound selected from the group consisting of SiC, SiGe, and mixtures thereof.
  • quantum dots may have a full width of half maximum (FWHM) of an emission wavelength spectrum of about 45 nm or less, and light emitted through the quantum dots may be emitted in all directions. Accordingly, the viewing angle of the light emitting display device may be improved.
  • FWHM full width of half maximum
  • quantum dots may have a shape such as spherical, pyramidal, multi-arm, or cubic nanoparticles, nanotubes, nanowires, nanofibers, nanoplatelet particles, etc., but are not limited thereto. does not
  • the first color filter may include red quantum dots
  • the second color filter may include green quantum dots.
  • the third color filter may not include quantum dots, but is not limited thereto.
  • blue light from the light emitting device 150 is absorbed by the first color filter, and the absorbed blue light is wavelength-shifted by red quantum dots to output red light.
  • blue light from the light emitting device 150 is absorbed by the second color filter, and the wavelength of the absorbed blue light is shifted by green quantum dots to output green light.
  • blue light from a foot and an element may be absorbed by the third color filter, and the absorbed blue light may be emitted as it is.
  • the light emitting device 150 when the light emitting device 150 emits white light, not only the first color filter and the second color filter, but also the third color filter may include quantum dots. That is, the wavelength of white light of the light emitting device 150 may be shifted to blue light by the quantum dots included in the third color filter.
  • At least one of the first color filter, the second color filter, and the third color filter may include a phosphor.
  • some of the first color filters, the second color filters, and the third color filters may include quantum dots, and others may include phosphors.
  • each of the first color filter and the second color filter may include a phosphor and a quantum dot.
  • at least one of the first color filter, the second color filter, and the third color filter may include scattering particles. Since the blue light incident on each of the first color filter, the second color filter, and the third color filter is scattered by the scattering particles and the color of the scattered blue light is shifted by the corresponding quantum dots, light output efficiency may be improved.
  • the first color generator 43 may include a first color conversion layer and a first color filter.
  • the second color generator 44 may include a second color converter and a second color filter.
  • the third color generator 45 may include a third color conversion layer and a third color filter.
  • Each of the first color conversion layer, the second color conversion layer, and the third color conversion layer may be disposed adjacent to the light emitting unit 41 .
  • the first color filter, the second color filter and the third color filter may be disposed adjacent to the second substrate 46 .
  • the first color filter may be disposed between the first color conversion layer and the second substrate 46 .
  • the second color filter may be disposed between the second color conversion layer and the second substrate 46 .
  • the third color filter may be disposed between the third color conversion layer and the second substrate 46 .
  • the first color filter may contact the upper surface of the first color conversion layer and have the same size as the first color conversion layer, but is not limited thereto.
  • the second color filter may contact the upper surface of the second color conversion layer and have the same size as the second color conversion layer, but is not limited thereto.
  • the third color filter may contact the upper surface of the third color conversion layer and have the same size as the third color conversion layer, but is not limited thereto.
  • the first color conversion layer may include red quantum dots
  • the second color conversion layer may include green quantum dots.
  • the third color conversion layer may not include quantum dots.
  • the first color filter includes a red-based material that selectively transmits the red light converted in the first color conversion layer
  • the second color filter includes green light that selectively transmits the green light converted in the second color conversion layer.
  • a blue-based material may be included
  • the third color filter may include a blue-based material that selectively transmits blue light transmitted as it is through the third color conversion layer.
  • the third color conversion layer as well as the first color conversion layer and the second color conversion layer may also include quantum dots. That is, the wavelength of white light of the light emitting device 150 may be shifted to blue light by the quantum dots included in the third color filter.
  • the second substrate 46 may be disposed on the color generator 42 to protect the color generator 42 .
  • the second substrate 46 may be formed of glass, but is not limited thereto.
  • the second substrate 46 may be called a cover window, cover glass, or the like.
  • the second substrate 46 may be formed of glass or a flexible material, but is not limited thereto.
  • the embodiment may manufacture a display panel in a self-assembly method.
  • a conductive liquid photosensitive film is applied in the assembly hole, and then UV light is irradiated to cure the conductive liquid photosensitive film to form a first connection part.
  • the protective layer 157 may be formed on the remaining area except for a part of the side surface of the semiconductor light emitting device. Portions of the side surfaces of the semiconductor light emitting device assembled in the assembly hole may be electrically connected by the first connecting portion. That is, a portion of the side surface of the semiconductor light emitting device may be in contact with the first connection portion along the circumference of the side surface of the semiconductor light emitting device.
  • high luminance may be realized by maximizing a contact area between the first connection portion and the semiconductor light emitting device.
  • the semiconductor light emitting device is always electrically connected to the first connecting portion, thereby fundamentally preventing lighting defects.
  • the contact area between the first connection portion and the semiconductor light emitting device is constant in the assembly hole of each pixel, there is no luminance variation between pixels, and thus image quality can be improved.
  • a display device according to various embodiments having various technical advantages will be described in detail with reference to FIGS. 13 to 28 .
  • FIG. 13 is a cross-sectional view of the display device according to the first embodiment.
  • the display device 300 may include a substrate 310 , a barrier rib 340 , a semiconductor light emitting device 150 and a first connector 350 .
  • each of the substrate 310 and the barrier rib 340 is the same as the substrate 200 and the insulating layer 206 shown in FIG. 8, a detailed description thereof will be omitted.
  • the barrier rib 340 may be disposed on the substrate 310 .
  • the barrier rib 340 may be referred to as an insulating layer.
  • the barrier rib 340 may have a plurality of assembly holes 345 .
  • the assembly hole 345 may be provided in a sub-pixel of a pixel, but is not limited thereto.
  • the assembly hole 345 guides and fixes the assembly of the semiconductor light emitting device 150, and during self-assembly, the semiconductor light emitting device 150 moved by a magnetic material moves from the vicinity of the assembly hole 345 into the assembly hole 345. It can be fixed to the assembly hole 345.
  • assembly hole 345 is shown as having an inclined inner surface in the drawings, it may have an inner surface perpendicular to the upper surface of the substrate 310 .
  • Semiconductor feet and elements can be easily inserted into the assembly hole 345 by the assembly hole 345 having an inclined inner surface.
  • the semiconductor light emitting device 150 may be disposed in each of the plurality of assembly holes 345 provided on the substrate 310 .
  • the semiconductor light emitting device 150 may be formed of a semiconductor material, for example, a group IV compound or a group III-V compound.
  • the semiconductor light emitting device 150 is a member that generates light according to an electrical signal.
  • the semiconductor light emitting device 150 disposed in each assembly hole 345 may generate single color light.
  • the semiconductor light emitting device 150 may generate ultraviolet light, violet light, blue light, and the like.
  • the semiconductor light emitting device 150 disposed in each assembly hole 345 is a light source, and an image may be displayed by generating various color lights using the light source.
  • a color conversion layer and a color filter may be provided to generate light of various colors.
  • the semiconductor light emitting device 150 disposed in each assembly hole 345 may be one of a blue semiconductor light emitting device, a green semiconductor light emitting device, and a red semiconductor light emitting device.
  • the semiconductor light emitting device 150 disposed in the first assembling hole 345 is a blue semiconductor light emitting device and the semiconductor light emitting device disposed in the second assembling hole 345
  • the device 150 is a green semiconductor light emitting device
  • the semiconductor light emitting device 150 disposed in the third assembly hole 345 may be a red semiconductor light emitting device.
  • the first connection portion 350 may be a connection member for electrically connecting the first wire electrode 371 to the semiconductor light emitting device 150 .
  • the first connector 350 may include a conductive liquid photosensitive material.
  • the conductive liquid photosensitive material may be a material that has excellent electrical conductivity and can be cured by ultraviolet light.
  • the conductive liquid photosensitive material may be made of SU-8 photopolymer, insulating negative-tone epoxy, etc., but is not limited thereto.
  • PAN protonically doped polyaniline
  • ultraviolet light is irradiated to the conductive liquid photosensitive film to cure the photosensitive film, thereby forming the first connection portion 350.
  • the conductive liquid photosensitive film is in the form of a liquid, it can be easily formed to a desired thickness and can be easily cured by ultraviolet light, so that it can be easily formed at a desired thickness at a desired location of the first connection portion 350.
  • a material for enhancing conductivity may be further added to the conductive liquid photosensitive film, so that electrical conductivity equivalent to that of metal may be obtained.
  • the first connector 350 having a relatively thick first layer in the assembly hole 345 and a relatively thin second layer on the barrier rib 340 can be easily formed by using a conductive liquid photosensitive film.
  • the first connection part 350 can perfectly contact all areas to be electrically connected.
  • the region to be electrically connected may be, for example, the entire region around the side surface of the 1-1 conductivity type semiconductor layer 151_1 of the semiconductor light emitting device 150 .
  • the semiconductor light emitting device 150 is positioned within the assembly hole 345 by the dielectrophoretic force formed between the first and second assembly lines 321 and 322, the semiconductor light emitting device 150 and the first insulating layer ( 330), there is a fine separation space, and the conductive liquid photosensitive film permeates and fills the separation space.
  • the first connection portion 350 formed on the side surface of the semiconductor light emitting device 150 and the first connection portion 350 formed under the lower surface of the semiconductor light emitting device 150 may be integrally formed. Accordingly, the voltage of the first wire electrode 371 may be applied to the bottom surface as well as the side surface of the semiconductor light emitting device 150 through the first connection part 350 . That is, since the area to which the voltage of the first wire electrode 371 is applied is maximized in the semiconductor light emitting device 150, the voltage supply is smooth and the light output of the semiconductor light emitting device 150 is improved, which leads to an improvement in luminance. can lead
  • the first connector 350 is electrically connected to the side as well as the lower side of the semiconductor light emitting device 150, maximum luminance can be obtained.
  • the semiconductor light emitting device 150 of each pixel is stably electrically connected to the first connector 350, lighting failure may be prevented.
  • the luminance of each pixel is uniform. Accordingly, there is no luminance deviation between pixels, and image quality may be improved.
  • a portion of the side surface of the semiconductor light emitting device 150 may be exposed to the outside in order to be connected to the first connector 350 .
  • FIG. 14 is a cross-sectional view of the semiconductor light emitting device of FIG. 13 .
  • the semiconductor light emitting device 150 of the embodiment may include a first conductivity type semiconductor layer 151 , an active layer 152 , a second conductivity type semiconductor layer 153 and a protective layer 157 .
  • the protective layer 157 may be called an insulating layer, a passivation layer, or the like.
  • the first conductivity type semiconductor layer 151 , the active layer 152 and the second conductivity type semiconductor layer 153 may be referred to as a light emitting unit.
  • the first conductivity type semiconductor layer 151 , the active layer 152 , and the second conductivity type semiconductor layer 153 may be sequentially grown on a wafer ( 411 in FIG. 16 ) using deposition equipment such as MOCVD. Thereafter, the second conductivity type semiconductor layer 153 , the active layer 152 , and the first conductivity type semiconductor layer 151 may be etched in a vertical direction using an etching process.
  • the semiconductor light emitting device 150 may be manufactured by forming the protective layer 157 along the periphery of the side surface.
  • the first conductivity type semiconductor layer 151 may include a first conductivity type dopant
  • the second conductivity type semiconductor layer 153 may include a second conductivity type dopant.
  • the first conductivity type dopant may be an n-type dopant such as silicon (Si)
  • the second conductivity type dopant may be a p-type dopant such as boron (B).
  • the first conductivity type semiconductor layer 151 may be a location for generating electrons
  • the second conductivity type semiconductor layer 153 may be a location for forming holes.
  • the active layer 152 is a place that generates light and may be referred to as a light emitting layer.
  • the first conductivity type semiconductor layer 151 may include a 1-1 conductivity type semiconductor layer 151_1 and a 1-2 conductivity type semiconductor layer 151_2.
  • the 1-2 conductivity type semiconductor layer 151_2 may be disposed on the 1-1 conductivity type semiconductor layer 151_1.
  • the boundary between the 1-1 conductivity type semiconductor layer 151_1 and the 1-2 conductivity type semiconductor layer 151_2 is divided by a dotted line, but the 1-1 conductivity type semiconductor layer 151_1 and the 1-2 conductivity type semiconductor layer 151_1
  • the conductive semiconductor layer 151_2 may be integrally formed of the same material, but is not limited thereto.
  • the 1-1st conductivity type semiconductor layer 151_1 and the 1-2nd conductivity type semiconductor layer 151_2 may include the same dopant but different semiconductor materials.
  • the 1-1st conductivity type semiconductor layer 151_1 and the 1-2nd conductivity type semiconductor layer 151_2 may include the same dopant but different semiconductor materials.
  • the 1-1st conductivity type semiconductor layer 151_1 and the 1-2nd conductivity type semiconductor layer 151_2 may include the same dopant but have different doping concentrations.
  • the doping concentration of the 1-1st conductivity type semiconductor layer 151_1 may be greater than that of the 1-2 conductivity type semiconductor layer 151_2, but is not limited thereto.
  • the 1-1st conductivity type semiconductor layer 151_1 may include at least one layer.
  • the first thickness t1 of the 1-1st conductivity type semiconductor layer 151_1 may be smaller than the second thickness t2 of the 1-2th conductivity type semiconductor layer 151_2.
  • the 1st-2nd conductivity type semiconductor layer 151_2 is a place for generating electrons, and a thickness sufficient to generate electrons is sufficient. Therefore, when the thickness of the first conductivity-type semiconductor layer 151 is given, the second thickness t2 of the 1-2 conductivity-type semiconductor layer 151_2 is determined to the extent that electrons can be sufficiently generated, and the remaining thickness is It may be determined as the first thickness t1 of the 1-1st conductivity type semiconductor layer 151_1.
  • the first-second conductivity type semiconductor layer 151_2 is 1 ⁇ m.
  • the first thickness t1 of the 1-conductivity semiconductor layer 151_1 may be 2 ⁇ m.
  • the first-second conductivity type semiconductor layer 151_2 is 2 ⁇ m.
  • the first thickness t1 of the 1-conductivity semiconductor layer 151_1 may be 1 ⁇ m.
  • an area around a side surface of the 1-1st conductivity type semiconductor layer 151_1 may be larger than an area of a lower surface of the 1-1st conductivity type semiconductor layer 151_1 .
  • the first connector 350 and the 1-1 conductivity type semiconductor layer 151_1 are formed by maximizing the area around the side surface of the 1-1 conductivity type semiconductor layer 151_1, to which the first connection unit 350 is easily connected. By maximizing the contact area between the surfaces, the luminance can be improved.
  • the first diameter D1 of the 1-1st conductivity type semiconductor layer 151_1 may be greater than the second diameter D2 of the 1-2th conductivity type semiconductor layer 151_2.
  • the outer surface of the 1-1st conductivity type semiconductor layer 151_1 and the outer surface of the protective layer 157 may coincide in a straight line.
  • the first diameter D1 of the 1-1st conductivity type semiconductor layer 151_1 is the diameter of the upper surface of the 1-1st conductivity type semiconductor layer 151_1, and the 1-2th conductivity type semiconductor layer 151_2
  • the second diameter D2 of may be the diameter of the lower surface of the 1-2 conductivity type semiconductor layer 151_2.
  • the first diameter D1 of the 1-1st conductivity type semiconductor layer 151_1 is the diameter of the lower surface of the 1-1st conductivity type semiconductor layer 151_1, and the 1-2th conductivity type semiconductor layer 151_2
  • the second diameter D2 of may be the diameter of the top surface of the 1-2 conductivity type semiconductor layer 151_2.
  • the 1-1st conductivity type semiconductor layer 151_1 may include a first region 151a and a second region 151b.
  • the first region 151a may correspond to the central region of the 1-1st conductivity type semiconductor layer 151_1.
  • the second region 151b may surround the first region 151a. That is, the second region 151b may be positioned along the circumference of the first region 151a.
  • the first region 151a may vertically overlap the first-second conductivity type semiconductor layer 151_2
  • the second region 151b may vertically overlap the protective layer 157 .
  • the first region 151a may have the same area as the first-second conductivity type semiconductor layer 151_2.
  • the second region 151b is disposed along the circumference of the side of the light emitting units 151 to 153. It may vertically overlap the protective layer 157 .
  • the diameter may gradually increase from the upper side of the semiconductor light emitting device 150 to the lower side. Accordingly, the diameter of the active layer 152 may be greater than that of the second conductivity type semiconductor layer 153 .
  • the diameter D2 of the 1-2th conductivity type semiconductor layer 151_2 may be larger than the diameter of the active layer 152 .
  • the diameter D1 of the 1-1st conductivity type semiconductor layer 151_1 may be larger than the diameter D2 of the 1-2th conductivity type semiconductor layer 151_2 .
  • the diameter D1 of the 1-1st conductivity type semiconductor layer 151_1 is the sum of twice the diameter D2 of the 1-2nd conductivity type semiconductor layer 151_2 and the thickness t11 of the protective layer 157.
  • the protective layer 157 may protect the light emitting units 151 to 153 .
  • the protective layer 157 prevents the semiconductor light emitting device 150 from turning over during self-assembly, and the lower side of the semiconductor light emitting device 150, that is, the lower surface of the first conductive semiconductor layer 151 is the upper surface of the first insulating layer 330. can be made to face. That is, during self-assembly, the protective layer 157 of the semiconductor light emitting device 150 may be positioned away from the first assembly line 321 and the second assembly line 322 .
  • the lower side of the semiconductor light emitting device 150 may be positioned so as to be close to the first assembly line 321 and the second assembly line 322. there is. Therefore, during self-assembly, the lower side of the semiconductor light emitting device 150 is positioned facing the first insulating layer 330 and the upper side of the semiconductor light emitting device 150 is positioned toward the upper direction, so that the semiconductor light emitting device 150 is Misalignment caused by overturning and assembly can be prevented.
  • the protective layer 157 may include a first protective layer 157_1 and a second protective layer 157_2.
  • the first protective layer 157_1 may be a member in contact with the first connection portion 350
  • the second protective layer 157_2 may be a member in contact with the second insulating layer 360 .
  • the first protective layer 157_1 and the second protective layer 157_2 may be integrally formed or may be formed separately from each other.
  • the first connection part 350 may be disposed on the partition wall 340 as well as within the assembly hole 345 .
  • the first wiring electrode 371 is electrically connected to the first connection part 350 disposed within the assembly hole 345 due to process margin or layout design. hard to be According to the first embodiment, since the first connection part 350 is disposed on the barrier rib 340, the first wire electrode 371 is easily electrically connected to the first connection part 350 through the second insulating layer 360. can be connected
  • the top surface of the first connection portion 350 in the assembly hole 345 and the top surface of the first connection portion 350 on the partition wall 340 may coincide on a vertical line, but are not limited thereto.
  • the upper side of the semiconductor light emitting device 150 may protrude upward from the upper surface of the first connector 350 .
  • the second wiring electrode 372 may be electrically connected to the upper side of the semiconductor light emitting device 150 , that is, the second conductivity type semiconductor layer 153 through the barrier rib 340 . Therefore, when the upper surface of the first connection part 350 is disposed close to the upper side of the semiconductor light emitting device 150, an electrical short may occur between the first connection part 350 and the second wiring electrode 372.
  • the upper side of the semiconductor light emitting device 150 protrudes upward from the upper surface of the first connecting portion 350, so that the upper surface of the first connecting portion 350 is the upper side of the semiconductor light emitting device 150. It is possible to prevent an electrical short between the first connection part 350 and the second wire electrode 372 by separating the first wire electrode 350 from the wire electrode 372 .
  • the display device 300 according to the first embodiment includes a first insulating layer 330, a first assembled wiring 321, a second assembled wiring 322, a second insulating layer 360, and a first wiring electrode. 371 and a second wire electrode 372.
  • the display device 300 according to the first embodiment may include more components than these.
  • each of the first and second assembled wirings 321 and 322 is the same as the wiring electrodes 201 and 202 shown in FIG. 8, a detailed description thereof will be omitted.
  • the first insulating layer 330 may be disposed on the substrate 310 .
  • the first and second assembled wires 321 and 322 may be disposed between the first insulating layer 330 and the substrate 310 .
  • the first assembly line 321 and the second assembly line 322 may be disposed on the same layer, for example, the substrate 310 . That is, the first assembly line 321 and the second assembly line 322 may contact the upper surface of the substrate 310 .
  • the first assembly line 321 and the second assembly line 322 may be spaced apart from each other to prevent an electrical short.
  • An AC voltage may be applied to the first assembly line 321 and the second assembly line 322 so that a dielectrophoretic force may be formed between the first assembly line 321 and the second assembly line 322 .
  • the semiconductor light emitting device 150 located in the assembly hole 345 may be fixed by this dielectrophoretic force. Since the first assembly line 321 and the second assembly line 322 are horizontally arranged on the same layer, the dielectrophoretic force formed between the first assembly line 321 and the second assembly line 322 is uniform. Therefore, the semiconductor light emitting device 150 may be positioned at the center of the assembly hole 345 .
  • the first insulating layer 330 protects the first assembly line 321 and the second assembly line 322 from fluid (1200 in FIG. 9 ), and protects the first assembly line 321 and the second assembly line 322. leakage current can be prevented.
  • the first insulating layer 330 may increase dielectrophoretic force.
  • the first insulating layer 330 may be a dielectric layer.
  • the first insulating layer 330 may be formed of a material having a high permittivity.
  • the dielectrophoretic force may be proportional to the permittivity of the first insulating layer 330 . Therefore, the dielectrophoretic force formed between the first assembly line 321 and the second assembly line 322 is increased by the first insulating layer 330 made of a material having a high permittivity, so that the increased dielectrophoretic force As a result, the semiconductor light emitting device 150 located in the assembly hole 345 may be more firmly fixed.
  • the first insulating layer 330 may be formed of a single layer or multiple layers of an inorganic material or an organic material such as silica or alumina.
  • the first insulating layer 330 may include an insulating and flexible material such as polyimide, PEN, or PET.
  • the first insulating layer 330 may be integrally formed with the substrate 310 to form one substrate. That is, the first assembly line 321 and the second assembly line 322 may be buried in the substrate 310 .
  • the first insulating layer 330 may be an adhesive insulating layer or a conductive adhesive layer having conductivity.
  • the first assembly wiring 321 and the second assembly wiring 322 are surrounded by an insulating layer so that the first assembly wiring 321 and the second assembly wiring 322 respectively An electrical short between conductive adhesive layers can be prevented.
  • the display device 300 may have a flexible function.
  • the second insulating layer 360 may be disposed on the first connection part 350 .
  • the second insulating layer 360 may be disposed on the semiconductor light emitting device 150 .
  • the second insulating layer 360 may protect the first connector 350 and/or the semiconductor light emitting device 150 . That is, the second insulating layer 360 may protect the semiconductor light emitting device 150 from external moisture or foreign substances.
  • the second insulating layer 360 may protect the first connector 350 from moisture or conductive foreign substances.
  • the second insulating layer 360 may be a planarization layer. That is, the upper surface of the second insulating layer 360 has a horizontally flat surface, and layers disposed on the upper surface of the second insulating layer 360, for example, the first wiring electrode 371 and the second wiring electrode 372 Alternatively, another insulating layer is easily formed.
  • the second insulating layer 360 may be formed of an organic material or an inorganic material.
  • the second insulating layer 360 may be formed of a resin material such as epoxy or silicon.
  • the second insulation may be made of a material having excellent light transmittance so that the light from the semiconductor light emitting device 150 is well transmitted.
  • the second insulating layer 360 may include scattering particles so that light from the semiconductor light emitting device 150 is well scattered.
  • scattering particles may be included in the second insulating layer 360 corresponding to the semiconductor light emitting device 150 in each pixel, but this is not limited thereto.
  • the first wire electrode 371 and the second wire electrode 372 may be electrically connected to the semiconductor light emitting device 150 .
  • the second insulating layer 360 may have a first contact hole and a second contact hole. After the second insulating layer 360 is formed on the first connection portion 350 and the semiconductor light emitting device 150, it is etched to penetrate the second insulating layer 360 to form a first contact hole and a second contact hole.
  • the first contact hole may be formed in the second insulating layer 360 corresponding to a predetermined region of the first connection portion 350 .
  • the first contact hole may be formed outside the assembly hole 345 , that is, on the barrier rib 340 .
  • the first contact hole may be formed in the second insulating layer 360 corresponding to the semiconductor light emitting device 150 .
  • the first wire electrode 371 may be electrically connected to the first connection part 350 through the first contact hole. Accordingly, the negative ( ⁇ ) voltage supplied to the first wire electrode 371 may be applied to the first conductivity type semiconductor layer 151 of the semiconductor light emitting device 150 through the first connection part 350 .
  • the second wire electrode 372 may be electrically connected to the second conductive semiconductor layer 153 of the semiconductor light emitting device 150 through the second contact hole. Accordingly, the positive (+) voltage supplied to the second wire electrode 372 may be applied to the second conductivity type semiconductor layer 153 of the semiconductor light emitting device 150 .
  • the negative (-) voltage applied to the first conductivity type semiconductor layer 151 of the semiconductor light emitting device 150 and the positive (-) voltage applied to the second conductivity type semiconductor layer 153 of the semiconductor light emitting device 150 Light having luminance corresponding to the current flowing by the voltage of ) may be generated from the semiconductor light emitting device 150 . Therefore, the contrast ratio can be controlled by controlling the luminance of each pixel by adjusting the intensity of the current flowing through the semiconductor light emitting device 150 . In this case, the color light of the semiconductor light emitting device 150 may be determined by a wavelength corresponding to an energy band gap of the active layer 152 of the semiconductor light emitting device 150 .
  • the first wiring electrode 371 and the second wiring electrode 372 are disposed on the same layer, and the dielectrophoresis formed between the first wiring electrode 371 and the second wiring electrode 372
  • the semiconductor light emitting device 150 can be positioned at the center of the assembly hole 345 . Accordingly, defects such as defects due to the semiconductor light emitting device 150 being biased to one side within the assembly hole 345, lighting defects, luminance deviation between pixels, and luminance reduction may be prevented.
  • the 1-1 conductivity type semiconductor layer 151_1 may come into contact with the entire area of the side surface. Due to this unique arrangement structure, defects such as lighting failure, luminance deviation between pixels, and luminance decrease can be completely prevented.
  • FIG. 15 is a cross-sectional view of a display device according to a second embodiment.
  • the second embodiment is the same as the first embodiment except that the first electrode 154 and the second electrode 155 are disposed above and below the light emitting units 151 to 153 . Therefore, in the second embodiment, the same reference numerals are assigned to components having the same shape, structure, and/or function as those in the first embodiment, and detailed descriptions are omitted.
  • a display device 300A may include a substrate 310 , a barrier rib 340 , a semiconductor light emitting device 150 , and a first connector 350 .
  • the display device 300A according to the second exemplary embodiment includes a first insulating layer 330, a first assembled wiring 321, a second assembled wiring 322, a second insulating layer 360, and a first wiring electrode. 371 and a second wire electrode 372.
  • the display device 300A according to the second embodiment may include more elements than these.
  • FIG. 15 components other than the semiconductor light emitting device 150 have been described in detail in the first embodiment, and thus detailed descriptions are omitted.
  • the semiconductor light emitting device 150 may include light emitting parts 151 to 153 , a first electrode 154 and a second electrode 155 .
  • the light emitting unit may include a first conductivity type semiconductor layer 151 , an active layer 152 , and a second conductivity type semiconductor layer 153 .
  • the light emitting units 151 to 153 may include more components than these.
  • the first conductivity-type semiconductor layer 151 may include a 1-1st conductivity-type semiconductor layer 151_1 and a 1-2th conductivity-type semiconductor layer 151_2.
  • the first electrode 154 may be disposed below the light emitting units 151 to 153 . That is, the first electrode 154 may be disposed under the first conductivity type semiconductor layer 151 . For example, the first electrode 154 may be disposed on the lower surface of the 1-1st conductivity type semiconductor layer 151_1.
  • the first electrode 154 may include at least one or more layers.
  • the first electrode 154 may include a bonding layer 154_1 and a magnetic layer 154_2.
  • the semiconductor light emitting device 150 is magnetized by the magnetic material so that the semiconductor light emitting device 150 can be easily moved along with the movement of the magnetic material.
  • the magnetic layer 154_2 may be omitted.
  • the bonding layer 154_1 may allow the semiconductor light emitting device 150 to be easily attached to the first connection part 350 .
  • the first connection portion 350 is made of a conductive liquid photosensitive material, so there is no problem in bonding with the semiconductor light emitting device 150 .
  • the bonding layer 154_1 may be omitted.
  • the semiconductor light emitting element 150 when the semiconductor light emitting element 150 is electrically connected to the first assembly line 321 by using the first assembly line (321 in FIG. 28 ) as a wiring electrode, the bonding layer of the semiconductor light emitting element 150 The semiconductor light emitting device 150 may be easily attached to the first assembly line 321 by using (154_1).
  • the bonding layer 154_1 may include, for example, tin (Sn) or indium (In), and the magnetic layer 154_2 may include nickel (Ni), cobalt (Co), iron (Fe), or the like.
  • the magnetic layer 154_2 may be disposed on the lower surface of the 1-1st conductivity type semiconductor layer 151_1, and the bonding layer 154_1 may be disposed on the lower surface of the magnetic layer 154_2.
  • a layer having excellent electrical conductivity may be added to the first electrode 154 .
  • the second electrode 155 may be disposed on the light emitting units 151 to 153 . That is, the second electrode 155 may be disposed on the second conductivity type semiconductor layer 153 .
  • the second electrode 155 may be made of a transparent conductive material, such as ITO.
  • the second electrode 155 obtains a current spreading effect that allows the current by the positive (+) voltage supplied from the second wiring electrode 372 to spread evenly over the entire area of the first conductivity type semiconductor layer 151. can That is, since the current is evenly spread over the entire area of the first conductivity type semiconductor layer 151 by the second electrode 155 and holes are generated in the entire area of the first conductivity type semiconductor layer 151, the number of holes generated is increased.
  • Light output may be increased by increasing the amount of light generated by the combination of holes and electrons in the active layer 152 . An increase in light output can lead to an increase in luminance.
  • the magnetic layer 154_2 may be included in the first electrode 154 instead of the second electrode 155 . That is, the magnetic layer 154_2 may be disposed between the layer made of ITO and the second conductivity type semiconductor layer 153, but is not limited thereto. In this case, the magnetic layer 154_2 may be formed with a very thin thickness of a nanometer (nm) level in consideration of light transmittance.
  • the magnetic layer 154_2 is disposed under the light emitting units 151 to 153 to allow the semiconductor light emitting device 150 to move more quickly and rapidly according to the movement of the magnetic material during magnetic assembly, It can shorten the time and improve the assembly yield.
  • the second electrode 155 which is a transparent conductive layer, is disposed on the light emitting units 151 to 153, so that luminance can be improved by increasing light output by a current spreading effect.
  • 16 to 26 are views explaining a method of manufacturing the semiconductor light emitting device of FIG. 15 .
  • an undoped film 412, a first semiconductor film 413, a second semiconductor film 414, and a third semiconductor film ( 415) can be grown sequentially.
  • the undoped film 412, the first semiconductor film 413, the second semiconductor film 414, and the third semiconductor film 415 may include a group II-IV compound or a group III-V compound, but for this Not limited.
  • the undoped layer 412 may be made of a semiconductor material that does not contain a dopant.
  • the undoped layer 412 may be a seed layer for easily growing the first semiconductor layer 413 , the second semiconductor layer 414 , and the third semiconductor layer 415 on the wafer 411 . If the first semiconductor film 413, the second semiconductor film 414, and the third semiconductor film 415 are easily grown on the wafer 411, the undoped film 412 may be omitted.
  • a conductive film 416 may be formed on the third semiconductor layer.
  • the conductive film 416 is made of, for example, ITO and may be deposited on the third semiconductor layer using a sputtering device.
  • the photosensitive film is patterned to form a mask pattern 417 .
  • the mask pattern 417 may have a size corresponding to the size of the semiconductor light emitting device 150 .
  • the second electrode 155 may be formed by etching the conductive layer 416 using the mask pattern 417 as a mask.
  • an etching process may be performed using the mask pattern 417 as a mask.
  • the third semiconductor layer and the second semiconductor layer may be locally removed. Then, it may be etched from the upper surface of the first semiconductor layer to a predetermined depth d1 by an additional etching process. In this case, a portion remaining after being etched in the first semiconductor layer may have a thickness of t1.
  • the portion remaining after being removed from the third semiconductor layer may become the second conductivity type semiconductor layer 153 , and the portion remaining after being removed from the second semiconductor layer may become the active layer 152 .
  • a portion remaining after being removed from the first semiconductor layer may become the 1-2 conductivity type semiconductor layer 151_2, and an unetched portion may become the 1-1 conductivity type semiconductor layer 151_1.
  • the 1-1st conductivity type semiconductor layer 151_1 and the 1-2th conductivity type semiconductor layer 151_2 may constitute the first conductivity type semiconductor layer 151 .
  • the etched depth d1 may be the same as the thickness (t2 of FIG. 14 ) of the 1-2th conductivity type semiconductor layer 151_2 .
  • an insulating layer 418 may be formed on the entire area of the substrate 310 .
  • the insulating layer 418 , the 1-1 conductivity type semiconductor layer 151_1 and the undoped layer 412 located between the chips may be removed by etching between the chips.
  • a chip may define one semiconductor light emitting device 150 .
  • the undoped layer 412 may be partially removed to form the undoped pattern 412a.
  • the 1-1 conductivity type semiconductor layer 151_1 may be partially removed to form a 1-1 conductivity type semiconductor pattern.
  • the insulating layer 418 may be partially removed to form the protective layer 157 .
  • a diameter of each of the 1-1st conductivity type semiconductor layer 151_1 and the undoped pattern 412a may be greater than that of the 1-2th conductivity type semiconductor layer 151_2 .
  • the first conductivity type semiconductor layer 151 , the active layer 152 , and the second conductivity type semiconductor layer 153 may constitute a light emitting unit.
  • an etching process may be additionally performed so that the 1-1 conductivity type semiconductor layer 151_1 and the undoped pattern 412a may be over-etched.
  • the respective diameters of the 1-1st conductivity type semiconductor layer 151_1 and the undoped pattern 412a are reduced by the additional etching process, the reduced 1-1st conductivity type semiconductor layer 151_1 and the undoped pattern 412a Each diameter may still be greater than the diameter of the first-second conductivity type semiconductor layer 151_2.
  • the etching process shown in FIG. 22 is a selectable process and can be omitted.
  • a portion of the upper surface of the second electrode 155 may be exposed by removing the protective layer 157 on the upper side of the light emitting units 151 to 153 . That is, the protective layer 157 may have an opening 430 corresponding to a partial area of the second electrode 155 .
  • the second wire electrode (372 in FIG. 15) is electrically connected to the second electrode 155 of the semiconductor light emitting device 150 during the manufacturing process of the display panel.
  • a separate process of forming the opening 430 in the protective layer 157 for connection is not required, so the process can be shortened.
  • the second contact hole in the second insulating layer 360 After this is formed, a process of forming the opening 430 by removing the protective layer 157 of the semiconductor light emitting device 150 corresponding to the second contact hole should be added.
  • the second wiring electrode 372 is electrically connected to the second electrode 155 of the semiconductor light emitting device 150 after the semiconductor light emitting device 150 is assembled in the assembly hole (345 in FIG. 15) by self-assembly.
  • the second insulating layer 360 and the protective layer 157 are made of different materials, the second contact hole is formed under different process conditions and the opening 430 must be formed corresponding to the second contact hole. Processing time may increase. However, as shown in FIG.
  • the wafer 411 may be reversed and attached to the adhesive layer 422 on the transfer substrate 421 . Subsequently, a laser lift-off (LLO) process may be performed in which the semiconductor light emitting device 150 is separated from the wafer 411 by irradiating a laser onto the rear surface of the wafer 411 .
  • LLO laser lift-off
  • the undoped pattern 412a may also be removed. Removal of the undoped pattern 412a is optional and may be omitted.
  • the 1-1st conductivity type semiconductor layer 151_1 of the semiconductor light emitting device 150 may be exposed.
  • a first electrode 154 may be formed on the 1-1 conductivity type semiconductor layer 151_1 of the semiconductor light emitting device 150 .
  • the first electrode 154 may include a magnetic layer 154_2 and a bonding layer 154_1.
  • a plurality of semiconductor light emitting devices 150 may be separated from the transfer substrate 421 .
  • the plurality of semiconductor light emitting devices 150 may be separated from the transfer substrate 421 by dipping the transfer substrate 421 in an etchant and removing the adhesive layer 422 .
  • vibration may be induced by applying ultrasonic waves to the etchant so as to more easily separate them.
  • FIG. 27 is a cross-sectional view of a display device according to a third embodiment.
  • the third embodiment is the same as the second embodiment except for the second connection portion 373. Accordingly, components having the same shape, structure, and/or function in the third embodiment are given the same reference numerals and detailed descriptions are omitted.
  • the display device 300B may include a substrate 310, a barrier rib 340, a semiconductor light emitting device 150, and a first connector 350.
  • the display device 300B according to the third exemplary embodiment includes a first insulating layer 330, a first assembled wiring 321, a second assembled wiring 322, a second insulating layer 360, and a first wiring electrode. 371 and a second wire electrode 372.
  • the display device 300B according to the third embodiment may include more elements than these.
  • FIG. 27 components other than the second connector 373 have been described in detail in the second embodiment, and thus detailed descriptions are omitted.
  • the second connection part 373 may electrically connect the first connection part 350 to at least one of the first assembly wires 321 and the second assembly wires 322 through the first insulating layer 330 . .
  • FIG. 27 shows that two second connection parts 373 are provided to electrically connect the first connection part 350 to the first assembly wire 321 and the second assembly wire 322, respectively, the second connection part One 373 may be provided to electrically connect the first connection part 350 to the first assembly line 321 or the second assembly line 322 .
  • the first connection portion 350 and the second connection portion 373 may be formed of different materials and by different processes. Specifically, after the semiconductor light emitting device 150 is assembled in the assembly hole 345, through an etching process, the first insulating layer 330 located in the assembly hole 345 passes through the first contact hole (or first contact hole). opening) and a second contact hole (or second opening) may be formed. Thereafter, second connection parts 373 are formed in each of the first contact hole and the second contact hole, so that the lower surface of the second connection part 373 is connected to the upper surface of the first assembly wire 321 and the second assembly wire 322. It can come into contact with the upper surface.
  • a conductive liquid photosensitive material may be applied in the assembly hole 345 and on the barrier rib 340 and then cured by irradiation of ultraviolet light to form the first connection portion 350 .
  • the first connection part 350 may come into contact with the second connection part 373 within the assembly hole 345 .
  • the first connection portion 350 and the second connection portion 373 may be formed of the same material through a single process. Specifically, after the semiconductor light emitting device 150 is assembled in the assembly hole 345, through an etching process, the first insulating layer 330 located in the assembly hole 345 passes through the first contact hole (or first contact hole). opening) and a second contact hole (or second opening) may be formed. Thereafter, the conductive liquid photosensitive material is applied in the assembly hole 345 and on the barrier rib 340 and then cured by irradiation of ultraviolet light, so that the second connection portion 373 is formed in the first contact hole and the second contact hole. , The first connection portion 350 may be formed in the assembly hole 345 and on the partition wall 340 . That is, the first connection part 350 and the second connection part 373 may be integrally formed by a single process.
  • the first assembly wire 321 and/or the second assembly wire 322 may be used as the first wire electrode 371 . Therefore, the negative (-) voltage supplied to the first assembly line 321 and/or the second assembly line 322 connects the semiconductor light emitting device 150 through the second connection part 373 and the first connection part 350. may be applied to the first electrode 154 of In addition, the positive (+) voltage supplied to the second wire electrode 372 may be applied to the second electrode 155 of the semiconductor light emitting device 150 . Accordingly, light having a luminance corresponding to a current caused by a positive (+) voltage and a negative (-) voltage can be generated.
  • the first wiring electrode 371 is shown in FIG. 27 , when the first assembly wiring 321 and/or the second assembly wiring 322 are used as the first wiring electrode 371, the first wiring electrode ( 371) may be formed separately or may be omitted. When the first wire electrode 371 is omitted, the first connection portion 350 may be formed only within the assembly hole 345 . That is, the first connection portion 350 may not be formed on the barrier rib 340 .
  • the first assembly wire 321 and/or the second assembly wire 322 are electrically connected to the first connection part 350 and the first assembly wire 321 and/or the second assembly wire 321 are electrically connected.
  • the two-assembly wiring 322 as the first wiring electrode 371, it is not necessary to form the first wiring electrode 371 or the first contact hole shown in FIG. 27, and the process time can be shortened.
  • the second wiring electrode 372 is designed regardless of the layout of the first wiring electrode 371. Since this is possible, the degree of freedom in designing the second wire electrode 372 can be increased.
  • the first wiring electrode 371 as well as the first assembly wiring 321 and/or the second assembly wiring 322 are disposed so that a negative ( Since the voltage of -) is supplied, the current flows more smoothly in the semiconductor light emitting device 150, thereby increasing light output and improving luminance.
  • FIG. 28 is a cross-sectional view of a display device according to a fourth embodiment.
  • the first assembly line 321 and the second assembly line 322 are disposed on different layers, and the lower side of the semiconductor light emitting device 150 is the first assembly line 321 and the second assembly line ( 322) is similar to the first to third embodiments except that it is electrically connected to at least one assembly line. Accordingly, components having the same shape, structure and/or function as those in the first to third embodiments in the fourth embodiment are given the same reference numerals and detailed descriptions are omitted.
  • a display device 300C may include a substrate 310, a barrier rib 340, a semiconductor light emitting device 150, and a first connector 350.
  • the display device 300C according to the fourth embodiment includes a first insulating layer 330, a first assembled wiring 321, a second assembled wiring 322, a second insulating layer 360, and a first wiring electrode. 371 and a second wire electrode 372.
  • the display device 300C according to the fourth embodiment may include more elements than these.
  • the first assembly line 321 and the second assembly line 322 may be disposed on different layers.
  • the first assembly wire 321 may be disposed on the first insulating layer 330 and the second assembly wire 322 may be disposed under the first insulating layer 330 .
  • the first assembled wiring 321 may be used as the first wiring electrode 371 .
  • the first conductivity type semiconductor layer 151 of the semiconductor light emitting device 150 that is, the 1-1 conductivity type semiconductor layer 151_1 may be electrically connected to the first assembly line 321 .
  • the second electrode 155 may be electrically connected to the first assembly line 321 .
  • the semiconductor light emitting device 150 may be electrically connected to the first assembly line 321 by the bonding layer 154_1 of the second electrode 155 using a thermal compression bonding process.
  • the first connection portion 350 since the first connection portion 350 is formed in the assembly hole 345 , the first connection portion 350 may come into contact with the first assembly wire 321 .
  • the negative (-) voltage supplied to the first assembly line 321 is directly applied to the second electrode 155 of the semiconductor light emitting device 150 from the first assembly line 321 or through the first connection part 350. It may be applied to the side surfaces of the 1-1st conductivity type semiconductor layer 151_1 and the side surfaces of the second electrode 155 of the semiconductor light emitting device 150 .
  • the fourth embodiment since the first assembly wiring 321 is used as the first wiring electrode 371, the first wiring electrode 371 and the first contact hole are separately formed as shown in FIG. 28. process time can be shortened.
  • the second wiring electrode 372 is designed regardless of the layout of the first wiring electrode 371. Since this is possible, the degree of freedom in designing the second wire electrode 372 can be increased.
  • the first wiring electrode 371 as well as the first assembly wiring 321 and/or the second assembly wiring 322 are disposed so that a negative ( Since the voltage of -) is supplied, the current flows more smoothly in the semiconductor light emitting device 150, thereby increasing light output and improving luminance.
  • the lower side of the semiconductor light emitting device 150 is in direct contact with the first assembled wiring 321 to further reduce line resistance or contact resistance, so that current flows more smoothly in the semiconductor light emitting device 150. By doing so, the light output can be increased and the luminance can be improved.
  • the first assembly wire 321 may be disposed under the first insulating layer 330 and the second assembly wire 322 may be disposed on the first insulating layer 330 .
  • the lower side of the semiconductor light emitting device 150 may contact the second assembly line 322 .
  • a third connection unit may be provided. As shown in FIG. 13, the third connection unit connects the first assembled wiring 321 and the first assembly line 321 through the second insulation layer 360, the first connection unit 350, the barrier rib 340, and the first insulation layer 330. It may be electrically connected to at least one of the two assembly wires 322 .
  • the assembled wiring to which the third connection part is connected may be used as a wiring electrode for emitting light of the semiconductor light emitting device 150 .
  • a positive (+) voltage may be applied to the second conductivity type semiconductor layer 153 of the semiconductor light emitting device 150 through the second wiring electrode 372 .
  • a negative (-) voltage may be applied to the first conductivity type semiconductor layer 151 of the semiconductor light emitting device 150 through the third connecting portion and the first connecting portion 350 through the assembled wires 321 and 322 .
  • a negative (-) voltage may be applied to the first conductivity type semiconductor layer 151 of the semiconductor light emitting device 150 through the third connecting portion and the first connecting portion 350 through the assembled wires 321 and 322 .
  • light having luminance corresponding to the current flowing by the negative (-) voltage and the positive (-) voltage can be generated from the semiconductor light emitting device 150 .
  • the embodiment may be adopted in the display field for displaying images or information.
  • the embodiment can be adopted in the field of display displaying images or information using a semiconductor light emitting device.
  • the embodiment can be adopted in the display field for displaying images or information using micro or nano semiconductor light emitting devices.

Abstract

디스플레이 장치는 기판과, 기판 상에 조립 홀을 갖는 격벽과, 조립 홀에 반도체 발광 소자와, 조립 홀 내 및 격벽 상에 배치되고, 반도체 발광 소자의 측면에 전기적으로 연결되는 제1 연결부를 포함할 수 있다. 실시예는 기판 상에 배치된 조립 배선이 동일한 층에 배치되든지 또는 상이한 층에 배치되든지에 관계 없이 항상 최대의 휘도를 얻을 수 있고 각 화소마다 일정한 휘도를 가져 휘도 균일에 따른 화질을 향상시킬 수 있다.

Description

디스플레이 장치
실시예는 디스플레이 장치에 관한 것이다.
디스플레이 장치는 발광 다이오드(Light Emitting Diode)와 같은 자발광 소자를 화소의 광원으로 이용하여 고화질의 영상을 표시한다. 발광 다이오드는 열악한 환경 조건에서도 우수한 내구성을 나타내며, 장수명 및 고휘도가 가능하여 차세대 디스플레이 장치의 광원으로 각광받고 있다.
최근, 신뢰성이 높은 무기 결정 구조의 재료를 이용하여 초소형의 발광 다이오드를 제조하고, 이를 디스플레이 장치의 패널(이하, "디스플레이 패널"이라 함)에 배치하여 차세대 화소 광원으로 이용하기 위한 연구가 진행되고 있다.
이러한 디스플레이 장치는 평판 디스플레이를 넘어, 플렉서블 디스플레이, 폴더블(folderable) 디스플레이, 스트레처블(strechable) 디스플레이, 롤러블(rollable) 디스플레이 등과 같이 다양한 형태로 확대되고 있다.
고해상도를 구현하기 위해서 점차 화소의 사이즈가 작아지고 있고, 이와 같이 작아진 사이즈의 화소에 수많은 발광 소자가 정렬되어야 하므로, 마이크로 또는 나노 스케일 정도로 작은 초소형의 발광 다이오드의 제조에 대한 연구가 활발하게 이루어지고 있다.
통상 디스플레이 패널은 수백만개 내지 수천만개의 화소를 포함한다. 따라서, 사이즈가 작은 수천만개의 화소 각각에 적어도 하나 이상의 발광 소자들을 정렬하는 것이 매우 어렵기 때문에, 최근 디스플레이 패널에 발광 소자들을 정렬하는 방안에 대한 다양한 연구가 활발하게 진행되고 있다.
발광 소자의 사이즈가 작아짐에 따라, 이들 발광 소자를 기판 상에 전사하는 것이 매우 중요한 해결 과제로 대두되고 있다. 최근 개발되고 있는 전사기술에는 픽앤-플레이스 공법(pick and place process), 레이저 리프트 오프법(Laser Lift-off method) 또는 자가 조립 방식(self-assembly method) 등이 있다. 특히, 자성체(또는 자석)를 이용하여 발광 소자를 기판 상에 전사하는 자가 조립 방식이 최근 각광받고 있다.
자가 조립 방식에서는 물이 수용된 소조 내에 수많은 발광 소자가 투하되고 자성체의 이동에 따라 물 속에 투하된 발광 소자를 이동시켜, 발광 소자가 각 화소에 정렬되고 있다.
하지만, 자성체의 이동에 의해 발광 소자가 화소 근처로 이동되더라도 발광 소자가 매우 가벼워 화소에 정렬되지 않을 수 있다. 이에 따라, 발광 소자를 화소에 고정시키기 위해 복수의 화소가 정의된 기판 상에 조립 배선이 배치된다. 한쌍의 조립 배선에 인가된 전압에 의해 형성된 유전영동힘(Dielectrophoretic Force)에 의해 발광 소자가 각 화소에 고정된다.
통상 종래의 조립 배선은 서로 동일 층에 배치되었다. 하지만, 고해상도를 위해 점차 화소의 사이즈가 작아짐에 따라 조립 배선 간의 간격이 좁아져 전기적인 쇼트가 발생된다.
이러한 문제를 해결하기 위해, 도 1 및 도 2에 도시한 바와 같이, 기판(1) 상에 조립 배선(2, 3)이 서로 상이한 층에 배치되었다.
조립 배선(2, 3)이 서로 상이한 층에 배치되므로, 조립 배선(2, 3) 사이에 생성된 전기장이 불균일하여, 유전영동힘 또한 불균일하다.
이에 따라, 도 1에 도시한 바와 같이, 조립 홀(6) 내에 위치된 발광 소자(7)이 한쪽으로 기울어져, 발광 소자(7)가 조립 배선(3)에 전기적으로 접촉되지 않는다. 조립 배선(3)이 배선 전극으로 사용되는 경우, 조립 배선(3)에서 전압이 발광 소자(7)로 공급되지 못하므로, 발광 소자(7)의 점등 불량이 발생되는 문제가 있다.
또한, 도 2에 도시한 바와 같이, 조립 홀(6) 내에 위치된 발광 소자(7)이 한쪽으로 치우치는 경우, 해당 발광 소자(7)와 격벽(5) 사이에 공간이 확보되어 이 공간으로 다른 발광 소자(8)가 위치된다. 따라서, 발광 소자(8)가 발광 소자(7)의 발광을 방해한다. 또한, 발광 소자(8)로 인해 발광 소자(7)의 발광을 위한 후공정, 즉 전기적 연결 공정이 어렵거나 불량이 발생되어 발광 소자(7)의 점등 불량이 발생되는 문제가 있다. 아울러, 발광 소자(8)은 발광에 사용되지 못하는 것으로서, 제조 단가를 높이는 문제가 있다.
한편, 종래와 같이 조립 배선(2, 3)이 서로 상이한 층에 배치되고 조립 배선(3)이 발광 소자(7)을 발광하기 위한 배선 전극(3)으로 사용되는 경우, 발광 소자(7)의 치우침으로 인해 발광 소자(7)가 각 화소마다 배선 전극(3)에 접촉되는 면적이 상이하다. 각 화소마다 발광 소자(7)와 배선 전극(3)의 접촉 면적이 상이함에 따라 각 화소마다 휘도 편차가 발생하여 화질이 저하되는 문제가 있다.
아울러, 종래에는 발광 소자(7)가 조립 홀(6)에 정위치된다 하더라도 발광 소자(7)의 하면 전 영역이 배선 전극(3)에 접촉되지 않으므로, 발광 소자(7)의 휘도 향상에 한계가 있었다.
실시예는 전술한 문제 및 다른 문제를 해결하는 것을 목적으로 한다.
실시예의 다른 목적은 점등 불량을 최소화할 수 있는 디스플레이 장치를 제공하는 것이다.
또한 실시예의 또 다른 목적은 제조 단가를 낮출 수 있는 디스플레이 장치를 제공하는 것이다.
또한 실시예의 또 다른 목적은 각 화소의 휘도 균일로 화질을 향상시킬 수 있는 디스플레이 장치를 제공하는 것이다.
또한 실시예의 또 다른 목적은 휘도를 향상시킬 수 있는 디스플레이 장치를 제공하는 것이다.
실시예의 기술적 과제는 본 항목에 기재된 것에 한정되지 않으며, 발명의 설명을 통해 파악될 수 있는 것을 포함한다.
상기 또는 다른 목적을 달성하기 위해 실시예의 일 측면에 따르면, 디스플레이 장치는, 기판; 상기 기판 상에 조립 홀을 갖는 격벽; 상기 조립 홀에 반도체 발광 소자; 및 상기 조립 홀 내 및 상기 격벽 상에 배치되고, 상기 반도체 발광 소자의 측면에 전기적으로 연결되는 제1 연결부를 포함한다.
상기 제1 연결부는, 전도성 액상 감광성 물질을 포함할 수 있다.
상기 반도체 발광 소자는, 제1-1 도전형 반도체층 및 상기 제1-1 도전형 반도체층 상에 제1-2 도전형 반도체층을 포함하는 제1 도전형 반도체층; 상기 제1 도전형 반도체층 상에 활성층; 상기 활성층 상에 제2 도전형 반도체층; 및 상기 제1-2 도전형 반도체층의 측면, 상기 활성층의 측면 및 상기 제2 도전형 반도체층의 측면을 둘러싸는 보호층을 포함할 수 있다.
상기 제1 연결부는, 상기 제1-1 도전형 반도체층의 측면 둘레를 따라 상기 제1-1 반도체 발광 소자의 상기 측면에 접할 수 있다.
실시예는 기판 상에 배치된 조립 배선이 동일한 층에 배치되든지 또는 상이한 층에 배치되든지에 관계 없이 항상 최대의 휘도를 얻을 수 있고 각 화소마다 일정한 휘도를 가져 휘도 균일에 따른 화질을 향상시킬 수 있다.
조립 배선(321, 322)가 동일한 층에 배치되거나(도 13, 도 15 및 도 27), 서로 상이한 층에 배치될 수 있다(도 28). 실시예에서, 반도체 발광 소자(150)의 측면 일부, 즉 제1-1 도전형 반도체층(151_1)의 측면이 외부에 노출될 수 있다. 반도체 발광 소자(150)가 조립 홀(345) 내에 조립되는 경우, 조립 홀(345) 내에 제1 연결부(350)가 배치될 수 있다. 제1 연결부(350)는 반도체 발광 소자(150)의 제1-1 도전형 반도체층(151_1)의 측면에 접촉될 수 있다. 구체적으로, 제1 연결부(350)은 반도체 발광 소자(150)의 제1-1 도전형 반도체층(151_1)의 측면 둘레를 따라 제1-1 도전형 반도체층(151_1)의 측면에 접촉될 수 있다. 따라서, 제1-1 도전형 반도체층(151_1)의 측면의 전체 영역이 제1 연결부(350)에 접촉되므로, 제1-1 도전형 반도체층(151_1)과 제1 연결부(350) 간의 접촉 면적이 극대화되므로, 제1 연결부(350)를 통한 전류 손실이 없어 반도체 발광 소자(150)에서 최대의 휘도를 얻을 수 있다. 아울러, 각 화소마다 제1-1 도전형 반도체층(151_1)의 측면의 전체 영역이 제1 연결부(350)에 접촉되므로, 각 화소마다 반도체 발광 소자(150)에서 얻어진 휘도 간에 휘도 편차가 없어 화질을 향상시킬 수 있다. 예컨대, 255계조에 해당하는 휘도가 모든 화소에서 동일하므로, 각 화소에서 정확한 계조 표현이 가능하여 화질을 향상시킬 수 있다.
조립 배선(321, 322)이 서로 상이한 층에 배치되는 경우, 조립 배선(321, 322) 간에 유전영동힘이 불균일하여 조립 홀(345) 내에 위치된 반도체 발광 소자(150)이 제2 조립 배선(322) 쪽으로 치우칠 수 있다. 이와 같이 반도체 발광 소자(150)이 제2 조립 배선(322) 쪽으로 치우치더라도, 제2 조립 배선(322) 쪽으로 치우친 반도체 발광 소자(150)의 제1-1 도전형 반도체층(151_1)의 측면의 전체 영역이 조립 홀(345) 내에 배치된 제1 연결부(350)에 접촉되므로, 반도체 발광 소자(150)이 제2 조립 배선(322) 쪽으로 치우치거나 치우치지 않거나에 관계없이 각 화소 간의 휘도(2550계조 기준)가 동일하므로, 각 화소 간 휘도 편차가 없어 화질을 향상시킬 수 있다.
아울러, 반도체 발광 소자(150)이 제2 조립 배선(322) 쪽으로 치우치거나 치우치지 않거나에 관계없이 반도체 발광 소자(150)의 제1-1 도전형 반도체층(151_1)의 측면이 제1 연결부(350)에 전기적으로 연결되므로, 점등이 되지 않는 화소가 없으므로 점등 불량을 최소화할 수 있다.
실시예는 조립 배선(321, 322)이 동일한 층에 배치된 구조도 가능하므로, 동일한 층에 배치된 조립 배선(321, 322)에 의해 반도체 발광 소자(150)가 조립 홀(345)에 정위치로 정렬될 수 있다. 반도체 발광 소자(150)가 조립 홀(345)에 정위치로 정렬되는 경우, 다른 반도체 발광 소자가 조립 홀(345) 내에 끼어들지 못하므로, 조립 홀(345)에 추가로 조립된 반도체 발광 소자를 줄여 제조 단가를 낮출 수 있다.
실시예의 적용 가능성의 추가적인 범위는 이하의 상세한 설명으로부터 명백해질 것이다. 그러나 실시예의 사상 및 범위 내에서 다양한 변경 및 수정은 당업자에게 명확하게 이해될 수 있으므로, 상세한 설명 및 바람직한 실시예와 같은 특정 실시예는 단지 예시로 주어진 것으로 이해되어야 한다.
도 1은 종래에 발광 소자의 정렬 불량의 일 예시를 도시한다.
도 2는 종래에 발광 소자의 정렬 불량의 다른 예시를 도시한다.
도 3은 실시예에 따른 디스플레이 장치가 배치된 주택의 거실을 도시한다.
도 4는 실시예에 따른 디스플레이 장치를 개략적으로 보여주는 블록도이다.
도 5는 도 4의 화소의 일 예를 보여주는 회로도이다.
도 6은 도 4의 디스플레이 패널을 상세히 보여주는 평면도이다.
도 7은 도 3의 디스플레이 장치에서 제1 패널영역의 확대도이다.
도 8 도 7의 A2 영역의 확대도이다.
도 9는 실시예에 따른 발광 소자가 자가 조립 방식에 의해 기판에 조립되는 예를 나타내는 도면이다.
도 10 및 도 11은 실시예에 따른 발광 소자가 전사 방식에 의해 기판에 전사되는 예를 나타내는 도면이다.
도 12는 도 4의 디스플레이 패널을 개략적으로 보여주는 단면도이다.
도 13은 제1 실시예에 따른 디스플레이 장치를 도시한 단면도이다.
도 14는 도 13의 반도체 발광 소자를 도시한 단면도이다.
도 15는 제2 실시예에 따른 디스플레이 장치를 도시한 단면도이다.
도 16 내지 도 26은 도 15의 반도체 발광 소자의 제조 방법을 설명하는 도면이다.
도 27은 제3 실시예에 따른 디스플레이 장치를 도시한 단면도이다.
도 28은 제4 실시예에 따른 디스플레이 장치를 도시한 단면도이다.
도면들에 도시된 구성 요소들의 크기, 형상, 수치 등은 실제와 상이할 수 있다. 또한, 동일한 구성 요소들에 대해서 도면들 간에 서로 상이한 크기, 형상, 수치 등으로 도시되더라도, 이는 도면 상의 하나의 예시일 뿐이며, 동일한 구성 요소들에 대해서는 도면들 간에 서로 동일한 크기, 형상, 수치 등을 가질 수 있다.
이하, 첨부된 도면을 참조하여 본 명세서에 개시된 실시예를 상세히 설명하되, 도면 부호에 관계없이 동일하거나 유사한 구성요소는 동일한 참조 번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다. 이하의 설명에서 사용되는 구성요소에 대한 접미사 '모듈' 및 '부'는 명세서 작성의 용이함이 고려되어 부여되거나 혼용되는 것으로서, 그 자체로 서로 구별되는 의미 또는 역할을 갖는 것은 아니다. 또한, 첨부된 도면은 본 명세서에 개시된 실시예를 쉽게 이해할 수 있도록 하기 위한 것이며, 첨부된 도면에 의해 본 명세서에 개시된 기술적 사상이 제한되는 것은 아니다. 또한, 층, 영역 또는 기판과 같은 요소가 다른 구성요소 '상(on)'에 존재하는 것으로 언급될 때, 이것은 직접적으로 다른 요소 상에 존재하거나 또는 그 사이에 다른 중간 요소가 존재할 수도 있는 것을 포함한다.
본 명세서에서 설명되는 디스플레이 장치에는 휴대폰, 스마트 폰(smart phone), 노트북 컴퓨터(laptop computer), 디지털방송용 단말기, PDA(personal digital assistants), PMP(portable multimedia player), 네비게이션, 슬레이트(Slate) PC, 태블릿(Tablet) PC, 울트라 북(Ultra-Book), 디지털 TV, 데스크탑 컴퓨터 등이 포함될 수 있다. 그러나, 본 명세서에 기재된 실시예에 따른 구성은 추후 개발되는 새로운 제품형태이라도, 디스플레이가 가능한 장치에도 적용될 수 있다.
이하 실시예에 따른 발광 소자 및 이를 포함하는 디스플레이 장치에 대해 설명한다.
도 3은 실시예에 따른 디스플레이 장치가 배치된 주택의 거실을 도시한다.
도 3을 참조하면, 실시예의 디스플레이 장치(100)는 세탁기(101), 로봇 청소기(102), 공기 청정기(103) 등의 각종 전자 제품의 상태를 표시할 수 있고, 각 전자 제품들과 IOT 기반으로 통신할 수 있으며 사용자의 설정 데이터에 기초하여 각 전자 제품들을 제어할 수도 있다.
실시예에 따른 디스플레이 장치(100)는 얇고 유연한 기판 위에 제작되는 플렉서블 디스플레이(flexible display)를 포함할 수 있다. 플렉서블 디스플레이는 기존의 평판 디스플레이의 특성을 유지하면서, 종이와 같이 휘어지거나 말릴 수 있다.
플렉서블 디스플레이에서 시각정보는 매트릭스 형태로 배치되는 단위 화소(unit pixel)의 발광이 독자적으로 제어됨에 의하여 구현될 수 있다. 단위 화소는 하나의 색을 구현하기 위한 최소 단위를 의미한다. 플렉서블 디스플레이의 단위 화소는 발광 소자에 의하여 구현될 수 있다. 실시예에서 발광 소자는 Micro-LED나 Nano-LED일 수 있으나 이에 한정되는 것은 아니다.
도 4는 실시예에 따른 디스플레이 장치를 개략적으로 보여주는 블록도이고, 도 5은 도 4의 화소의 일 예를 보여주는 회로도이다.
도 4 및 도 5을 참조하면, 실시예에 따른 디스플레이 장치는 디스플레이 패널(10), 구동 회로(20), 스캔 구동부(30) 및 전원 공급 회로(50)를 포함할 수 있다.
실시예의 디스플레이 장치(100)는 액티브 매트릭스(AM, Active Matrix)방식 또는 패시브 매트릭스(PM, Passive Matrix) 방식으로 발광 소자를 구동할 수 있다.
구동 회로(20)는 데이터 구동부(21)와 타이밍 제어부(22)를 포함할 수 있다.
디스플레이 패널(10)은 직사각형으로 이루어질 수 있지만, 이에 대해서는 한정하지 않는다. 즉, 디스플레이 패널(10)은 원형 또는 타원형으로 형성될 수 있다. 디스플레이 패널(10)의 적어도 일 측은 소정의 곡률로 구부러지도록 형성될 수 있다.
디스플레이 패널(10)은 표시 영역(DA)과 표시 영역(DA)의 주변에 배치된 비표시 영역(NDA)으로 구분될 수 있다. 표시 영역(DA)은 화소(PX)들이 형성되어 영상을 디스플레이하는 영역이다. 디스플레이 패널(10)은 데이터 라인들(D1~Dm, m은 2 이상의 정수), 데이터 라인들(D1~Dm)과 교차되는 스캔 라인들(S1~Sn, n은 2 이상의 정수), 고전위 전압이 공급되는 고전위 전압 라인, 저전위 전압이 공급되는 저전위 전압 라인 및 데이터 라인들(D1~Dm)과 스캔 라인들(S1~Sn)에 접속된 화소(PX)들을 포함할 수 있다.
화소(PX)들 각각은 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3)를 포함할 수 있다. 제1 서브 화소(PX1)는 제1 주 파장의 제1 컬러 광을 발광하고, 제2 서브 화소(PX2)는 제2 주 파장의 제2 컬러 광을 발광하며, 제3 서브 화소(PX3)는 제3 주 파장의 제3 컬러 광을 발광할 수 있다. 제1 컬러 광은 적색 광, 제2 컬러 광은 녹색 광, 제3 컬러 광은 청색 광일 수 있으나, 이에 한정되지 않는다. 또한, 도 4에서는 화소(PX)들 각각이 3 개의 서브 화소들을 포함하는 것을 예시하였으나, 이에 한정되지 않는다. 즉, 화소(PX)들 각각은 4 개 이상의 서브 화소들을 포함할 수 있다.
제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3) 각각은 데이터 라인들(D1~Dm) 중 적어도 하나, 스캔 라인들(S1~Sn) 중 적어도 하나 및 고전위 전압 라인에 접속될 수 있다. 제1 서브 화소(PX1)는 도 5과 같이 발광 소자(LD)들과 발광 소자(LD)들에 전류를 공급하기 위한 복수의 트랜지스터들과 적어도 하나의 커패시터(Cst)를 포함할 수 있다.
도면에 도시되지 않았지만, 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3) 각각은 단지 하나의 발광 소자(LD)와 적어도 하나의 커패시터(Cst)를 포함할 수도 있다.
발광 소자(LD)들 각각은 제1 전극, 복수의 도전형 반도체층 및 제2 전극을 포함하는 반도체 발광 다이오드일 수 있다. 여기서, 제1 전극은 애노드 전극, 제2 전극은 캐소드 전극일 수 있지만, 이에 대해서는 한정하지 않는다.
복수의 트랜지스터들은 도 5과 같이 발광 소자(LD)들에 전류를 공급하는 구동 트랜지스터(DT), 구동 트랜지스터(DT)의 게이트 전극에 데이터 전압을 공급하는 스캔 트랜지스터(ST)를 포함할 수 있다. 구동 트랜지스터(DT)는 스캔 트랜지스터(ST)의 소스 전극에 접속되는 게이트 전극, 고전위 전압이 인가되는 고전위 전압 라인에 접속되는 소스 전극 및 발광 소자(LD)들의 제1 전극들에 접속되는 드레인 전극을 포함할 수 있다. 스캔 트랜지스터(ST)는 스캔 라인(Sk, k는 1≤k≤n을 만족하는 정수)에 접속되는 게이트 전극, 구동 트랜지스터(DT)의 게이트 전극에 접속되는 소스 전극 및 데이터 라인(Dj, j는 1≤j≤m을 만족하는 정수)에 접속되는 드레인 전극을 포함할 수 있다.
커패시터(Cst)는 구동 트랜지스터(DT)의 게이트 전극과 소스 전극 사이에 형성된다. 스토리지 커패시터(Cst)는 구동 트랜지스터(DT)의 게이트 전압과 소스 전압의 차이값을 충전한다.
구동 트랜지스터(DT)와 스캔 트랜지스터(ST)는 박막 트랜지스터(thin film transistor)로 형성될 수 있다. 또한, 도 5에서는 구동 트랜지스터(DT)와 스캔 트랜지스터(ST)가 P 타입 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)으로 형성된 것을 중심으로 설명하였으나, 본 발명은 이에 한정되지 않는다. 구동 트랜지스터(DT)와 스캔 트랜지스터(ST)는 N 타입 MOSFET으로 형성될 수도 있다. 이 경우, 구동 트랜지스터(DT)와 스캔 트랜지스터(ST)들 각각의 소스 전극과 드레인 전극의 위치는 변경될 수 있다.
또한, 도 5에서는 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3) 각각이 하나의 구동 트랜지스터(DT), 하나의 스캔 트랜지스터(ST) 및 하나의 커패시터(Cst)를 갖는 2T1C (2 Transistor - 1 capacitor)를 포함하는 것을 예시하였으나, 본 발명은 이에 한정되지 않는다. 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3) 각각은 복수의 스캔 트랜지스터(ST)들과 복수의 커패시터(Cst)들을 포함할 수 있다.
제2 서브 화소(PX2)와 제3 서브 화소(PX3)는 제1 서브 화소(PX1)와 실질적으로 동일한 회로도로 표현될 수 있으므로, 이들에 대한 자세한 설명은 생략한다.
구동 회로(20)는 디스플레이 패널(10)을 구동하기 위한 신호들과 전압들을 출력한다. 이를 위해, 구동 회로(20)는 데이터 구동부(21)와 타이밍 제어부(22)를 포함할 수 있다.
데이터 구동부(21)는 타이밍 제어부(22)로부터 디지털 비디오 데이터(DATA)와 소스 제어 신호(DCS)를 입력 받는다. 데이터 구동부(21)는 소스 제어 신호(DCS)에 따라 디지털 비디오 데이터(DATA)를 아날로그 데이터 전압들로 변환하여 디스플레이 패널(10)의 데이터 라인들(D1~Dm)에 공급한다.
타이밍 제어부(22)는 호스트 시스템으로부터 디지털 비디오 데이터(DATA)와 타이밍 신호들을 입력받는다. 타이밍 신호들은 수직동기신호(vertical sync signal), 수평동기신호(horizontal sync signal), 데이터 인에이블 신호(data enable signal) 및 도트 클럭(dot clock)을 포함할 수 있다. 호스트 시스템은 스마트폰 또는 태블릿 PC의 어플리케이션 프로세서, 모니터, TV의 시스템 온 칩 등일 수 있다.
타이밍 제어부(22)는 데이터 구동부(21)와 스캔 구동부(30)의 동작 타이밍을 제어하기 위한 제어신호들을 생성한다. 제어신호들은 데이터 구동부(21)의 동작 타이밍을 제어하기 위한 소스 제어 신호(DCS)와 스캔 구동부(30)의 동작 타이밍을 제어하기 위한 스캔 제어 신호(SCS)를 포함할 수 있다.
구동 회로(20)는 디스플레이 패널(10)의 일 측에 마련된 비표시 영역(NDA)에서 배치될 수 있다. 구동 회로(20)는 집적회로(integrated circuit, IC)로 형성되어 COG(chip on glass) 방식, COP(chip on plastic) 방식, 또는 초음파 접합 방식으로 디스플레이 패널(10) 상에 장착될 수 있으나, 본 발명은 이에 한정되지 않는다. 예를 들어, 구동 회로(20)는 디스플레이 패널(10)이 아닌 회로 보드(미도시) 상에 장착될 수 있다.
데이터 구동부(21)는 COG(chip on glass) 방식, COP(chip on plastic) 방식, 또는 초음파 접합 방식으로 디스플레이 패널(10) 상에 장착되고, 타이밍 제어부(22)는 회로 보드 상에 장착될 수 있다.
스캔 구동부(30)는 타이밍 제어부(22)로부터 스캔 제어 신호(SCS)를 입력 받는다. 스캔 구동부(30)는 스캔 제어 신호(SCS)에 따라 스캔 신호들을 생성하여 디스플레이 패널(10)의 스캔 라인들(S1~Sn)에 공급한다. 스캔 구동부(30)는 다수의 트랜지스터들을 포함하여 디스플레이 패널(10)의 비표시 영역(NDA)에 형성될 수 있다. 또는, 스캔 구동부(30)는 집적 회로로 형성될 수 있으며, 이 경우 디스플레이 패널(10)의 다른 일 측에 부착되는 게이트 연성 필름 상에 장착될 수 있다.
회로 보드는 이방성 도전 필름(anisotropic conductive film)을 이용하여 디스플레이 패널(10)의 일 측 가장자리에 마련된 패드들 상에 부착될 수 있다. 이로 인해, 회로 보드의 리드 라인들은 패드들에 전기적으로 연결될 수 있다. 회로 보드는 연성 인쇄 회로 보드(flexible printed circuit board), 인쇄 회로 보드(printed circuit board) 또는 칩온 필름(chip on film)과 같은 연성 필름(flexible film)일 수 있다. 회로 보드는 디스플레이 패널(10)의 하부로 벤딩(bending)될 수 있다. 이로 인해, 회로 보드의 일 측은 디스플레이 패널(10)의 일 측 가장자리에 부착되며, 타 측은 디스플레이 패널(10)의 하부에 배치되어 호스트 시스템이 장착되는 시스템 보드에 연결될 수 있다.
전원 공급 회로(50)는 시스템 보드로부터 인가되는 메인 전원으로부터 디스플레이 패널(10)의 구동에 필요한 전압들을 생성하여 디스플레이 패널(10)에 공급할 수 있다. 예를 들어, 전원 공급 회로(50)는 메인 전원으로부터 디스플레이 패널(10)의 발광 소자(LD)들을 구동하기 위한 고전위 전압(VDD)과 저전위 전압(VSS)을 생성하여 디스플레이 패널(10)의 고전위 전압 라인과 저전위 전압 라인에 공급할 수 있다. 또한, 전원 공급 회로(50)는 메인 전원으로부터 구동 회로(20)와 스캔 구동부(30)를 구동하기 위한 구동 전압들을 생성하여 공급할 수 있다.
도 6는 도 4의 디스플레이 패널을 상세히 보여주는 평면도이다. 도 6에서는 설명의 편의를 위해, 데이터 패드들(DP1~DPp, p는 2 이상의 정수), 플로팅 패드들(FP1, FP2), 전원 패드들(PP1, PP2), 플로팅 라인들(FL1, FL2), 저전위 전압 라인(VSSL), 데이터 라인들(D1~Dm), 제1 패드 전극(210)들 및 제2 패드 전극(220)들만을 도시하였다.
도 6를 참조하면, 디스플레이 패널(10)의 표시 영역(DA)에는 데이터 라인들(D1~Dm), 제1 패드 전극(210)들, 제2 패드 전극(220)들 및 화소(PX)들이 배치될 수 있다.
데이터 라인들(D1~Dm)은 제2 방향(Y축 방향)으로 길게 연장될 수 있다. 데이터 라인들(D1~Dm)의 일 측들은 구동 회로(도 4의 20)에 연결될 수 있다. 이로 인해, 데이터 라인들(D1~Dm)에는 구동 회로(20)의 데이터 전압들이 인가될 수 있다.
제1 패드 전극(210)들은 제1 방향(X축 방향)으로 소정의 간격으로 이격되어 배치될 수 있다. 이로 인해, 제1 패드 전극(210)들은 데이터 라인들(D1~Dm)과 중첩되지 않을 수 있다. 제1 패드 전극(210)들 중 표시 영역(DA)의 우측 가장자리에 배치된 제1 패드 전극(210)들은 비표시 영역(NDA)에서 제1 플로팅 라인(FL1)에 접속될 수 있다. 제1 패드 전극(210)들 중 표시 영역(DA)의 좌측 가장자리에 배치된 제1 패드 전극(210)들은 비표시 영역(NDA)에서 제2 플로팅 라인(FL2)에 접속될 수 있다.
제2 패드 전극(220)들 각각은 제1 방향(X축 방향)으로 길게 연장될 수 있다. 이로 인해, 제2 패드 전극(220)들은 데이터 라인들(D1~Dm)과 중첩될 수 있다. 또한, 제2 패드 전극(220)들은 비표시 영역(NDA)에서 저전위 전압 라인(VSSL)에 연결될 수 있다. 이로 인해, 제2 패드 전극(220)들에는 저전위 전압 라인(VSSL)의 저전위 전압이 인가될 수 있다.
디스플레이 패널(10)의 비표시 영역(NDA)에는 패드부(PA), 구동 회로(20), 제1 플로팅 라인(FL1), 제2 플로팅 라인(FL2) 및 저전위 전압 라인(VSSL)이 배치될 수 있다. 패두부(PA)는 데이터 패드들(DP1~DPp), 플로팅 패드들(FP1, FP2) 및 전원 패드들(PP1, PP2)을 포함할 수 있다.
패드부(PA)는 표시패널(10)의 일 측 가장자리, 예를 들어 하측 가장자리에 배치될 수 있다. 데이터 패드들(DP1~DPp), 플로팅 패드들(FP1, FP2) 및 전원 패드들(PP1, PP2)은 패드부(PA)에서 제1 방향(X축 방향)으로 나란하게 배치될 수 있다.
데이터 패드들(DP1~DPp), 플로팅 패드들(FP1, FP2) 및 전원 패드들(PP1, PP2) 상에는 회로 보드가 이방성 도전 필름(anisotropic conductive film)을 이용하여 부착될 수 있다. 이로 인해, 회로 보드와 데이터 패드들(DP1~DPp), 플로팅 패드들(FP1, FP2) 및 전원 패드들(PP1, PP2)은 전기적으로 연결될 수 있다.
구동 회로(20)는 링크 라인들을 통해 데이터 패드들(DP1~DPp)에 연결될 수 있다. 구동 회로(20)는 데이터 패드들(DP1~DPp)을 통해 디지털 비디오 데이터(DATA)와 타이밍 신호들을 입력 받을 수 있다. 구동 회로(20)는 디지털 비디오 데이터(DATA)를 아날로그 데이터 전압들로 변환하여 디스플레이 패널(10)의 데이터 라인들(D1~Dm)에 공급할 수 있다.
저전위 전압 라인(VSSL)은 패드부(PA)의 제1 전원 패드(PP1)와 제2 전원 패드(PP2)에 연결될 수 있다. 저전위 전압 라인(VSSL)은 표시 영역(DA)의 좌측 바깥쪽과 우측 바깥쪽의 비표시 영역(NDA)에서 제2 방향(Y축 방향)으로 길게 연장될 수 있다. 저전위 전압 라인(VSSL)은 제2 패드 전극(220)에 연결될 수 있다. 이로 인해, 전원 공급 회로(50)의 저전위 전압은 회로 보드, 제1 전원 패드(PP1), 제2 전원 패드(PP2) 및 저전위 전압 라인(VSSL)을 통해 제2 패드 전극(220)에 인가될 수 있다.
제1 플로팅 라인(FL1)은 패드부(PA)의 제1 플로팅 패드(FP1)에 연결될 수 있다. 제1 플로팅 라인(FL1)은 표시 영역(DA)의 좌측 바깥쪽과 우측 바깥쪽의 비표시 영역(NDA)에서 제2 방향(Y축 방향)으로 길게 연장될 수 있다. 제1 플로팅 패드(FP1)와 제1 플로팅 라인(FL1)은 어떠한 전압도 인가되지 않는 더미 패드와 더미 라인일 수 있다.
제2 플로팅 라인(FL2)은 패드부(PA)의 제2 플로팅 패드(FP2)에 연결될 수 있다. 제1 플로팅 라인(FL1)은 표시 영역(DA)의 좌측 바깥쪽과 우측 바깥쪽의 비표시 영역(NDA)에서 제2 방향(Y축 방향)으로 길게 연장될 수 있다. 제2 플로팅 패드(FP2)와 제2 플로팅 라인(FL2)은 어떠한 전압도 인가되지 않는 더미 패드와 더미 라인일 수 있다.
한편, 발광 소자(도 5의 LD)들은 매우 작은 사이즈를 가지므로 화소(PX)들 각각의 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3)에 장착하기가 매우 어렵다.
이러한 문제를 해소하기 위해, 유전영동(dielectrophoresis) 방식을 이용한 정렬 방법이 제안되었다.
즉, 디스플레이 패널(10)의 제조 공정 중에 발광 소자(도 7의 150)들을 정렬하기 위해 화소(PX)들 각각의 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3)에 전기장을 형성할 수 있다. 구체적으로, 제조 공정 중에 유전영동 방식을 이용하여 발광 소자(도 7의 150)들에 유전영동힘을 가함으로써 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3) 각각에 발광 소자(도 7의 150)들을 정렬시킬 수 있다.
그러나, 제조 공정 중에는 박막 트랜지스터들을 구동하여 제1 패드 전극(210)들에 그라운드 전압을 인가하기 어렵다.
따라서, 완성된 디스플레이 장치에서는 제1 패드 전극(210)들이 제1 방향(X축 방향)으로 소정의 간격으로 이격되어 배치되나, 제조 공정 중에 제1 패드 전극(210)들은 제1 방향(X축 방향)으로 단선되지 않고, 길게 연장 배치될 수 있다.
이로 인해, 제조 공정 중에는 제1 패드 전극(210)들이 제1 플로팅 라인(FL1) 및 제2 플로팅 라인(FL2)과 연결될 수 있다. 그러므로, 제1 패드 전극(210)들은 제1 플로팅 라인(FL1) 및 제2 플로팅 라인(FL2)을 통해 그라운드 전압을 인가받을 수 있다. 따라서, 제조 공정 중에 유전영동 방식을 이용하여 발광 소자(도 7의 150)들을 정렬시킨 후에, 제1 패드 전극(210)들을 단선함으로써, 제1 패드 전극(210)들이 제1 방향(X축 방향)으로 소정의 간격으로 이격되어 배치될 수 있다.
한편, 제1 플로팅 라인(FL1)과 제2 플로팅 라인(FL2)은 제조 공정 중에 그라운드 전압을 인가하기 위한 라인이며, 완성된 디스플레이 장치에서는 어떠한 전압도 인가되지 않을 수 있다. 또는, 완성된 디스플레이 장치에서 정전기 방지용으로 또는 발광 소자(도 7의 150) 구동용으로 제1 플로팅 라인(FL1)과 제2 플로팅 라인(FL2)에는 그라운드 전압이 인가될 수도 있다.
도 7은 도3의 디스플레이 장치에서 제1 패널영역의 확대도이다.
도 7에 의하면, 실시예의 디스플레이 장치(100)는 제1 패널영역(A1)과 같은 복수의 패널영역들이 타일링에 의해 기구적, 전기적 연결되어 제조될 수 있다.
제1 패널영역(A1)은 단위 화소(도 4의 PX) 별로 배치된 복수의 발광 소자(150)를 포함할 수 있다.
예컨대, 단위 화소(PX)는 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3)를 포함할 수 있다. 예컨대, 복수의 적색 발광 소자(150R)가 제1 서브 화소(PX1)에 배치되고, 복수의 녹색 발광 소자(150G)가 제2 서브 화소(PX2)에 배치되며, 복수의 청색 발광 소자(150B)가 제3 서브 화소(PX3)에 배치될 수 있다. 단위 화소(PX)는 발광 소자가 배치되지 않는 제4 서브 화소를 더 포함할 수도 있지만, 이에 대해서는 한정하지 않는다.
도 8은 도 7의 A2 영역의 확대도이다.
도 8을 참조하면, 실시예의 디스플레이 장치(100)는 기판(200), 조립 배선(201, 202), 절연층(206) 및 복수의 발광 소자(150)를 포함할 수 있다. 이보다 더 많은 구성 요소들이 포함될 수 있다.
조립 배선은 서로 이격된 제1 조립 배선(201) 및 제2 조립 배선(202)을 포함할 수 있다. 제1 조립 배선(201) 및 제2 조립 배선(202)은 발광 소자(150)를 조립하기 위해 유전영동힘을 생성하기 위해 구비될 수 있다.
발광 소자(150)는 각각 단위 화소(sub-pixel)를 이루기 위하여 적색 발광 소자(150), 녹색 발광 소자(150G) 및 청색 발광 소자(150B0를 포함할 수 있으나 이에 한정되는 것은 아니며, 적색 형광체와 녹색 형광체 등을 구비하여 각각 적색과 녹색을 구현할 수도 있다.
기판(200)은 리지드(rigid) 기판이거나 플렉서블(flexible) 기판일 수 있다. 기판(200)은 유리나 폴리이미드(Polyimide)로 형성될 수 있다. 또한 기판(200)은 PEN(Polyethylene Naphthalate), PET(Polyethylene Terephthalate) 등의 유연성 있는 재질을 포함할 수 있다. 또한, 기판(200)은 투명한 재질일 수 있으나 이에 한정되는 것은 아니다.
절연층(206)은 폴리이미드, PEN, PET 등과 같이 절연성과 유연성 있는 재질을 포함할 수 있으며, 기판(200)과 일체로 이루어져 하나의 기판을 형성할 수도 있다.
절연층(206)은 접착성과 전도성을 가지는 전도성 접착층일 수 있고, 전도성 접착층은 연성을 가져서 디스플레이 장치의 플렉서블 기능을 가능하게 할 수 있다. 예를 들어, 절연층(206)은 이방성 전도성 필름(ACF, anisotropy conductive film)이거나 이방성 전도매질, 전도성 입자를 함유한 솔루션(solution) 등의 전도성 접착층일 수 있다. 전도성 접착층은 두께에 대해 수직방향으로는 전기적으로 전도성이나, 두께에 대해 수평방향으로는 전기적으로 절연성을 가지는 레이어일 수 있다.
절연층(206)은 발광 소자(150)가 삽입되기 위한 조립 홀(203)을 포함할 수 있다. 따라서, 자가 조립시, 발광 소자(150)가 절연층(206)의 조립 홀(203)에 용이하게 삽입될 수 있다. 조립 홀(203)은 삽입 홀, 고정 홀, 정렬 홀 등으로 불릴 수 있다.
한편, 발광 소자(150)를 기판(200) 상에 장착하는 방식은 예컨대, 자가 조립 방식(도 9)과 전사 방식(도 10 및 도 11) 등이 있을 수 있다.
도 9는실시예에 따른 발광 소자가 자가 조립 방식에 의해 기판에 조립되는 예를 나타내는 도면이다.
도 8 및 도 9을 참조하여 발광 소자의 자가 조립 방식을 설명한다.
기판(200)은 디스플레이 장치의 패널 기판일 수 있다. 이후 설명에서는 기판(200)은 디스플레이 장치의 패널 기판인 경우로 설명하나 실시예가 이에 한정되는 것은 아니다.
기판(200)은 유리나 폴리이미드(Polyimide)로 형성될 수 있다. 또한 기판(200)은 PEN(Polyethylene Naphthalate), PET(Polyethylene Terephthalate) 등의 유연성 있는 재질을 포함할 수 있다. 또한, 기판(200)은 투명한 재질일 수 있으나 이에 한정되는 것은 아니다.
도 9을 참조하면, 발광 소자(150)는 유체(1200)가 채워진 챔버(1300)에 투입될 수 있다. 유체(1200)는 초순수 등의 물일 수 있으나 이에 한정되는 것은 아니다. 챔버는 수조, 컨테이너, 용기 등으로 불릴 수 있다.
이 후, 기판(200)이 챔버(1300) 상에 배치될 수 있다. 실시예에 따라, 기판(200)은 챔버(1300) 내로 투입될 수도 있다.
도 8에 도시한 바와 같이, 기판(200)에는 조립될 발광 소자(150) 각각에 대응하는 한 쌍의 조립 배선(201, 202)이 배치될 수 있다.
조립 배선(201, 202)은 투명 전극(ITO)으로 형성되거나, 전기 전도성이 우수한 금속물질을 포함할 수 있다. 예를 들어, 조립 배선(201, 202)은 티탄(Ti), 크롬(Cr), 니켈(Ni), 알루미늄(Al), 백금(Pt), 금(Au), 텅스텐(W), 몰리브덴(Mo) 중 적어도 어느 하나 또는 이들의 합금으로 형성될 수 있다.
조립 배선(201, 202)은 외부에서 공급된 전압에 의해 전기장이 형성되고, 이 전기장에 의해 유전영동힘이 조립 배선(201, 202) 사이에 형성될 수 있다. 이 유전영동힘에 의해 기판(200) 상의 조립 홀(203)에 발광 소자(150)를 고정시킬 수 있다.
조립 배선(201, 202) 간의 간격은 발광 소자(150)의 폭 및 조립 홀(203)의 폭보다 작게 형성되어, 전기장을 이용한 발광 소자(150)의 조립 위치를 보다 정밀하게 고정할 수 있다.
조립 배선(201, 202) 상에는 절연층(206)이 형성되어, 조립 배선(201, 202)을 유체(1200)로부터 보호하고, 조립 배선(201, 202)에 흐르는 전류의 누출을 방지할 수 있다. 절연층(206)은 실리카, 알루미나 등의 무기물 절연체 또는 유기물 절연체가 단일층 또는 다층으로 형성될 수 있다.
또한 절연층(206)은 폴리이미드, PEN, PET 등과 같이 절연성과 유연성 있는 재질을 포함할 수 있으며, 기판(200)과 일체로 이루어져 하나의 기판을 형성할 수도 있다.
절연층(206)은 접착성이 있는 절연층일 수 있거나, 전도성을 가지는 전도성 접착층일 수 있다. 절연층(206)은 연성이 있어서 디스플레이 장치의 플렉서블 기능을 가능하게 할 수 있다.
절연층(206)은 격벽을 가지고, 이 격벽에 의해 조립 홀(203)이 형성될 수 있다. 예컨대, 기판(200)의 형성 시, 절연층(206)의 일부가 제거됨으로써, 발광 소자(150)들 각각이 절연층(206)의 조립 홀(203)에 조립될 수 있다.
기판(200)에는 발광 소자(150)들이 결합되는 조립 홀(203)이 형성되고, 조립 홀(203)이 형성된 면은 유체(1200)와 접촉할 수 있다. 조립 홀(203)은 발광 소자(150)의 정확한 조립 위치를 가이드할 수 있다.
한편, 조립 홀(203)은 대응하는 위치에 조립될 발광 소자(150)의 형상에 대응하는 형상 및 크기를 가질 수 있다. 이에 따라, 조립 홀(203)에 다른 발광 소자가 조립되거나 복수의 발광 소자들이 조립되는 것을 방지할 수 있다.
다시 도 9을 참조하면, 기판(200)이 배치된 후, 자성체를 포함하는 조립 장치(1100)가 기판(200)을 따라 이동할 수 있다. 자성체로 예컨대, 자석이나 전자석이 사용될 수 있다. 조립 장치(1100)는 자기장이 미치는 영역을 유체(1200) 내로 최대화하기 위해, 기판(200)과 접촉한 상태로 이동할 수 있다. 실시예에 따라서는, 조립 장치(1100)가 복수의 자성체를 포함하거나, 기판(200)과 대응하는 크기의 자성체를 포함할 수도 있다. 이 경우, 조립 장치(1100)의 이동 거리는 소정 범위 이내로 제한될 수도 있다.
조립 장치(1100)에 의해 발생하는 자기장에 의해, 챔버(1300) 내의 발광 소자(150)는 조립 장치(1100)를 향해 이동할 수 있다.
발광 소자(150)는 조립 장치(1100)를 향해 이동 중, 조립 홀(203)로 진입하여 기판(200)과 접촉될 수 있다.
이때, 기판(200)에 형성된 조립 배선(201, 202)에 의해 가해지는 전기장에 의해, 기판(200)에 접촉된 발광 소자(150)가 조립 장치(1100)의 이동에 의해 이탈되는 것이 방지될 수 있다.
즉, 상술한 전자기장을 이용한 자가 조립 방식에 의해, 발광 소자(150)들 각각이 기판(200)에 조립되는 데 소요되는 시간을 급격히 단축시킬 수 있으므로, 대면적 고화소 디스플레이를 보다 신속하고 경제적으로 구현할 수 있다.
기판(200)의 조립 홀(203) 상에 조립된 발광 소자(150)와 기판(200) 사이에는 소정의 솔더층(미도시)이 더 형성되어 발광 소자(150)의 결합력을 향상시킬 수 있다.
이후 발광 소자(150)에 배선 전극(미도시)이 연결되어 전원을 인가할 수 있다.
다음으로 도시되지 않았지만, 후공정에 의해 적어도 하나 이상의 절연층이 형성될 수 있다. 적어도 하나 이상의 절연층은 투명 레진이거나 또는 반사물질, 산란물질이 포함된 레진일 수 있다.
도 10 및 도 11은 실시예에 따른 발광 소자가 전사 방식에 의해 기판에 전사되는 예를 나타내는 도면이다.
도 10에 도시한 바와 같이, 기판(1500) 상에 복수의 발광 소자(150)가 부착될 수 있다. 예컨대, 기판(1500)은 디스플레이 기판 상에 발광 소자(150)를 장착하기 위한 중간 매개체로서의 도너(doner) 기판일 수 있다. 이러한 경우, 웨이퍼 상에서 제조된 복수의 발광 소자(150)은 기판(1500)로 부착되고, 기판(1500) 상에 부착된 복수의 발광 소자(150)가 디스플레이 기판 상에 전사될 수 있다.
이하에서는 도너 기판으로서의 기판(1500)으로 설명되지만, 기판(1500)은 복수의 발광 소자(150)가 도너 기판을 경유하지 않고 직접 전사되기 위한 디스플레이 기판일 수도 있다.
도 10에 도시한 바와 같이, 디스플레이용 기판(200) 상에 기판(1500)이 위치된 후, 기판(1500) 상의 복수의 발광 소자(150) 각각이 디스플레이용 기판(200)의 각 화소에 대응하도록 얼라인 공정이 수행될 수 있다.
이후, 기판(1500)(또는 디스플레이용 기판(200))을 가압함으로써, 도 11에 도시한 바와 같이 기판(1500) 상의 복수의 발광 소자(150)가 디스플레이용 기판(200) 상의 각 화소에 전사될 수 있다.
이후, 후 공정을 통해 복수의 발광 소자(150)가 디스플레이용 기판(200)에 부착되고 복수의 발광 소자(150)가 전원에 전기적으로 연결됨으로써, 복수의 발광 소자(150)가 발광되어 영상이 디스플레이될 수 있다.
한편, 실시예에 따른 디스플레이 장치에서는 발광 소자를 이용하여 영상을 디스플레이할 수 있다. 실시예의 발광 소자는 전기의 인가에 의해 스스로 광을 발산하는 자발광 소자로서, 반도체 발광 소자일 수 있다. 실시예의 발광 소자는 무기질 반도체 재질로 이루어지므로, 열화에 강하고 수명이 반영구적이어서 안정적인 광을 제공하여 디스플레이 장치가 고품질과 고화질의 영상을 구현하는데 기여할 수 있다.
예컨대, 디스플레이 장치는 발광 소자를 광원으로 이용하고, 발광 소자 상에 컬러 생성부를 구비하여 이 컬러 생성부에 의해 영상을 디스플레이할 수 있다(도 12).
도시되지 않았지만, 디스플레이 장치는 서로 상이한 컬러 광을 생성하는 복수의 발광 소자 각각을 화소에 배치한 디스플레이 패널을 통해 영사을 디스플레이할 수도 있다.
도 12은 도 4의 디스플레이 패널을 개략적으로 보여주는 단면도이다.
도 12을 참조하면, 실시예의 디스플레이 패널(10)은 제1 기판(40), 발광부(41), 컬러 생성부(42) 및 제2 기판(46)를 포함할 수 있다. 실시예의 디스플레이 패널(10)은 이보다 더 많은 구성을 포함할 수 있지만, 이에 대해서는 한정하지 않는다. 제1 기판(40)은 도 8에 도시한 기판(200)일 수 있다.
도시되지 않았지만, 제1 기판(40)과 발광부(41) 사이, 발광부(41)와 컬러 생성부(42) 사이 및/또는 컬러 생성부(42)와 제2 기판(46) 사이에 적어도 하나 이상의 절연층이 배치될 수 있지만, 이에 대해서는 한정하지 않는다.
제1 기판(40)은 발광부(41), 컬러 생성부(42) 및 제2 기판(46)을 지지할 수 있다. 제1 기판(40)은 상술한 바와 같은 다양한 소자들, 예컨대 도 4에 도시된 바와 같이 데이터 라인들(D1~Dm, m은 2 이상의 정수), 스캔 라인들(S1~Sn), 고전위 전압 라인 및 저전위 전압 라인, 도 5에 도시된 바와 같이 복수의 트랜지스터들(ST, DT)과 적어도 하나의 커패시터(Cst) 그리고 도 6에 도시된 바와 같이 제1 패드 전극(210) 및 제2 패드 전극(220)이 구비될 수 있다.
제1 기판(40)은 유리나 플렉서블 재질로 형성될 수 있지만, 이에 대해서는 한정하지 않는다.
발광부(41)는 광을 컬러 생성부(42)로 제공할 수 있다. 발광부(41)는 전기의 인가에 의해 스스로 빛을 발산하는 복수의 광원을 포함할 수 있다. 예컨대, 광원은 발광 소자(도 7의 150)를 포함할 수 있다.
일 예로, 복수의 발광 소자(150)는 화소의 각 서브 화소 별로 구분되어 배치되어 개별적인 각 서브 화소의 제어에 의해 독립적으로 발광할 수 있다.
다른 예로, 복수의 발광 소자(150)는 화소의 구분에 관계없이 배치되어 모든 서브 화소에서 동시에 발광할 수 있다.
실시예의 발광 소자(150)는 청색 광을 발광할 수 있지만, 이에 대해서는 한정하지 않는다. 예컨대, 실시예의 발광 소자(150)는 백색 광이나 자주색 광을 발광할 수도 있다.
한편, 발광 소자(150)는 각 서브 화소별로 적색 광, 녹색 광 및 청색 광을 발광할 수도 있다. 이를 위해, 예컨대, 제1 서브 화소, 즉 적색 서브 화소에 적색 광을 발광하는 적색 발광 소자가 배치되고, 제2 서브 화소, 즉 녹색 서브 화소에 녹색 광을 발광하는 녹색 발광 소자가 배치되며, 제3 서브 화소, 즉 청색 서브 화소에 청색 광을 발광하는 청색 발광 소자가 배치될 수 있다.
예컨대, 적색 발광 소자, 녹색 발광 소자 및 청색 발광 소자 각각은 Ⅱ-Ⅳ족 화합물 또는 III-V족 화합물을 포함할 수 있지만, 이에 대해서는 한정하지 않는다. 예컨대, III-V족 화합물은 GaN, GaP, GaAs, GaSb, AlN, AlP, AlAs, AlSb, InN, InP, InAs, InSb 및 이들의 혼합물로 이루어진 군에서 선택되는 이원소 화합물; GaNP, GaNAs, GaNSb, GaPAs, GaPSb, AlInP, AlNP, AlNAs, AlNSb, AlPAs, AlPSb, InNP, InNAs, InNSb, InPAs, InPSb, GaAlNP 및 이들의 혼합물로 이루어진 군에서 선택되는 삼원소 화합물; 및 AlGaInP, GaAlNAs, GaAlNSb, GaAlPAs, GaAlPSb, GaInNP, GaInNAs, GaInNSb, GaInPAs, GaInPSb, InAlNP, InAlNAs, InAlNSb, InAlPAs, InAlPSb 및 이들의 혼합물로 이루어진 군에서 선택되는 사원소 화합물로 이루어진 군에서 선택될 수 있다.
컬러 생성부(42)는 발광부(41)에서 제공된 광과 상이한 컬러 광을 생성할 수 있다.
예컨대, 컬러 생성부(42)는 제1 컬러 생성부(43), 제2 컬러 생성부(44) 및 제3 컬러 생성부(45)를 포함할 수 있다. 제1 컬러 생성부(43)는 화소의 제1 서브 화소(PX1)에 대응되고, 제2 컬러 생성부(44)는 화소의 제2 서브 화소(PX2)에 대응되며, 제3 컬러 생성부(45)는 화소의 제3 서브 화소(PX3)에 대응될 수 있다.
제1 컬러 생성부(43)는 발광부(41)에서 제공된 광에 기초하여 제1 컬러 광을 생성하고, 제2 컬러 생성부(44)는 발광부(41)에서 제공된 광에 기초하여 제2 컬러 광을 생성하며, 제3 컬러 생성부(45)는 발광부(41)에서 제공된 광에 기초하여 제3 컬러 광을 생성할 수 있다. 예컨대, 제1 컬러 생성부(43)는 발광부(41)의 청색 광을 적색 광으로 출력하고, 제2 컬러 생성부(44)는 발광부(41)의 청색 광을 녹색 광으로 출력하며, 제3 컬러 생성부(45)는 발광부(41)의 청색 광을 그대로 출력할 수 있다.
일 예로, 제1 컬러 생성부(43)는 제1 컬러 필터를 포함하고, 제2 컬러 생성부(44)는 제2 컬러 필터를 포함하며, 제3 컬러 생성부(45)는 제3 컬러 필터를 포함할 수 있다.
제1 컬러 필터, 제2 컬러 필터 및 제3 컬러 필터는 빛이 투과할 수 있는 투명한 재질로 형성될 수 있다.
예컨대, 제1 컬러 필터, 제2 컬러 필터 및 제3 컬러 필터 중 적어도 하나 이상은 양자점(quantum dot)을 포함할 수 있다.
실시예의 양자점은 Ⅱ-Ⅳ족 화합물, III-V족 화합물, IV-VI족 화합물, IV족 원소, IV족 화합물 및 이들의 조합에서 선택될 수 있다.
Ⅱ-VI족 화합물은 CdSe, CdTe, ZnS, ZnSe, ZnTe, ZnO, HgS, HgSe, HgTe, MgSe, MgS 및 이들의 혼합물로 이루어진 군에서 선택되는 이원소 화합물; CdSeS, CdSeTe, CdSTe, ZnSeS, ZnSeTe, ZnSTe, HgSeS, HgSeTe, HgSTe, CdZnS, CdZnSe, CdZnTe, CdHgS, CdHgSe, CdHgTe, HgZnS, HgZnSe, HgZnTe, MgZnSe, MgZnS 및 이들의 혼합물로 이루어진 군에서 선택되는 삼원소 화합물; 및 HgZnTeS, CdZnSeS, CdZnSeTe, CdZnSTe, CdHgSeS, CdHgSeTe, CdHgSTe, HgZnSeS, HgZnSeTe, HgZnSTe 및 이들의 혼합물로 이루어진 군에서 선택되는 사원소 화합물로 이루어진 군에서 선택될 수 있다.
III-V족 화합물은 GaN, GaP, GaAs, GaSb, AlN, AlP, AlAs, AlSb, InN, InP, InAs, InSb 및 이들의 혼합물로 이루어진 군에서 선택되는 이원소 화합물; GaNP, GaNAs, GaNSb, GaPAs, GaPSb, AlInP, AlNP, AlNAs, AlNSb, AlPAs, AlPSb, InNP, InNAs, InNSb, InPAs, InPSb, GaAlNP 및 이들의 혼합물로 이루어진 군에서 선택되는 삼원소 화합물; 및 AlGaInP, GaAlNAs, GaAlNSb, GaAlPAs, GaAlPSb, GaInNP, GaInNAs, GaInNSb, GaInPAs, GaInPSb, InAlNP, InAlNAs, InAlNSb, InAlPAs, InAlPSb 및 이들의 혼합물로 이루어진 군에서 선택되는 사원소 화합물로 이루어진 군에서 선택될 수 있다.
IV-VI족 화합물은 SnS, SnSe, SnTe, PbS, PbSe, PbTe 및 이들의 혼합물로 이루어진 군에서 선택되는 이원소 화합물; SnSeS, SnSeTe, SnSTe, PbSeS, PbSeTe, PbSTe, SnPbS, SnPbSe, SnPbTe 및 이들의 혼합물로 이루어진 군에서 선택되는 삼원소 화합물; 및 SnPbSSe, SnPbSeTe, SnPbSTe 및 이들의 혼합물로 이루어진 군에서 선택되는 사원소 화합물로 이루어진 군에서 선택될 수 있다.
IV족 원소로는 Si, Ge 및 이들의 혼합물로 이루어진 군에서 선택될 수 있다. IV족 화합물로는 SiC, SiGe 및 이들의 혼합물로 이루어진 군에서 선택되는 이원소 화합물일 수 있다.
이러한 양자점은 대략 45nm 이하의 발광 파장 스펙트럼의 반치폭(full width of half maximum, FWHM)을 가질 수 있으며, 양자점을 통해 발광되는 광은 전 방향으로 방출될 수 있다. 이에 따라, 발광 표시 장치의 시야각이 향상될 수 있다.
한편, 양자점은 구형, 피라미드형, 다중 가지형(multi-arm), 또는 입방체(cubic)의 나노 입자, 나노 튜브, 나노 와이어, 나노 섬유, 나노 판상 입자 등의 형태를 가질 수 있으나, 이에 한정되지는 않는다.
예컨대, 발광 소자(150)가 청색 광을 발광하는 경우, 제1 컬러 필터는 적색 양자점을 포함하고, 제2 컬러 필터는 녹색 양자점을 포함할 수 있다. 제3 컬러 필터는 양자점을 포함하지 않을 수 있지만, 이에 대해서는 한정하지 않는다. 예컨대, 발광 소자(150)의 청색 광이 제1 컬러 필터에 흡수되고, 이 흡수된 청색 광이 적색 양자점에 의해 파장 쉬트프되어 적색 광이 출력될 수 있다. 예컨대, 발광 소자(150)의 청색 광이 제2 컬러 필터에 흡수되고, 이 흡수된 청색 광이 녹색 양자점에 의해 파장 쉬프트되어 녹색 광이 출력될 수 있다. 예컨대, 발과 소자의 청색 광이 제3 컬러 필터에 흡수되고, 이 흡수된 청색 광이 그대로 출사될 수 있다.
한편, 발광 소자(150)가 백색 광인 경우, 제1 컬러 필터 및 제2 컬러 필터뿐만 아니라 제3 컬러 필터 또한 양자점을 포함할 수 있다. 즉, 제3 컬러 필터에 포함된 양자점에 의해 발광 소자(150)의 백색 광이 청색 광으로 파장 쉬프트될 수 있다.
예컨대, 제1 컬러 필터, 제2 컬러 필터 및 제3 컬러 필터 중 적어도 하나 이상은 형광체를 포함할 수 있다. 예컨대, 제1 컬러 필터, 제2 컬러 필터 및 제3 컬러 필터 중 일부 컬러 필터는 양자점을 포함하고, 다른 일부는 형광체를 포함할 수 있다. 예컨대, 제1 컬러 필터 및 제2 컬러 필터 각각은 형광체와 양자점을 포함할 수 있다. 예컨대, 제1 컬러 필터, 제2 컬러 필터 및 제3 컬러 필터 중 적어도 하나 이상은 산란 입자를 포함할 수 있다. 산란 입자에 의해 제1 컬러 필터, 제2 컬러 필터 및 제3 컬러 필터 각각으로 입사된 청색 광이 산란되고 산란된 청색 광이 해당 양자점에 의해 컬러 쉬프트되므로, 광 출력 효율이 향상될 수 있다.
다른 예로, 제1 컬러 생성부(43)는 제1 컬러 변환층 및 제1 컬러 필터를 포함할 수 있다. 제2 컬러 생성부(44)는 제2 컬러 변환부 및 제2 컬러 필터를 포함할 수 있다. 제3 컬러 생성부(45)는 제3 컬러 변환층 및 제3 컬러 필터를 포함할 수 있다. 제1 컬러 변환층, 제2 컬러 변환층 및 제3 컬러 변환층 각각은 발광부(41)에 인접하여 배치될 수 있다. 제1 컬러 필터, 제2 컬러 필터 및 제3 컬러 필터는 제2 기판(46)에 인접하여 배치될 수 있다.
예컨대, 제1 컬러 필터는 제1 컬러 변환층과 제2 기판(46) 사이에 배치될 수 있다. 예컨대, 제2 컬러 필터는 제2 컬러 변환층과 제2 기판(46) 사이에 배치될 수 있다. 예컨대, 제3 컬러 필터는 제3 컬러 변환층과 제2 기판(46) 사이에 배치될 수 있다.
예컨대, 제1 컬러 필터는 제1 컬러 변환층의 상면과 접하고 제1 컬러 변환층과 동일한 사이즈를 가질 수 있지만, 이에 대해서는 한정하지 않는다. 예컨대, 제2 컬러 필터는 제2 컬러 변환층의 상면과 접하고, 제2 컬러 변환층과 동일한 사이즈를 가질 수 있지만, 이에 대해서는 한정하지 않는다. 예컨대, 제3 컬러 필터는 제3 컬러 변환층의 상면과 접하고, 제3 컬러 변환층과 동일한 사이즈를 가질 수 있지만, 이에 대해서는 한정하지 않는다.
예컨대, 제1 컬러 변환층은 적색 양자점을 포함하고, 제2 컬러 변환층은 녹색 양자점을 포함할 수 있다. 제3 컬러 변환층은 양자점을 포함하지 않을 수 있다. 예대, 제1 컬러 필터는 제1 컬러 변환층에서 변환된 적색 광을 선택적으로 투과시키는 적색 계열 재질을 포함하고, 제2 컬러 필터는 제2 컬러 변환층에서 변환된 녹색 광을 선택적으로 투과시키는 녹색 계열 재질을 포함하며, 제3 컬러 필터는 제3 컬러 변환층에서 그대로 투과한 청색 광을 선택적으로 투과시키는 청색 계열 재질을 포함할 수 있다.
한편, 발광 소자(150)가 백색 광인 경우, 제1 컬러 변환층 및 제2 컬러 변환층뿐만 아니라 제3 컬러 변환층 또한 양자점을 포함할 수 있다. 즉, 제3 컬러 필터에 포함된 양자점에 의해 발광 소자(150)의 백색 광이 청색 광으로 파장 쉬프트될 수 있다.
다시 도 12을 참조하면, 제2 기판(46)은 컬러 생성부(42) 상에 배치되어, 컬러 생성부(42)를 보호할 수 있다. 제2 기판(46)은 유리로 형성될 수 있지만, 이에 대해서는 한정하지 않는다.
제2 기판(46)은 커버 윈도우, 커버 글라스 등으로 불릴 수 있다.
제2 기판(46)은 유리나 플렉서블 재질로 형성될 수 있지만, 이에 대해서는 한정하지 않는다.
한편, 실시예는 자가조립 방식으로 디스플레이 패널을 제조할 수 있다. 실시예는 자가조립으로 반도체 발광 소자가 조립 홀 내에 조립된 후, 조립 홀 내에 전도성 액상 감광성막을 도포한 후 자외선 광을 조사하여 전도성 액상 감광성막을 경화하여 제1 연결부를 형성할 수 있다. 이때, 반도체 발광 소자의 측면 일부를 제외한 나머지 영역은 보호층(157)이 형성될 수 있다. 조립 홀 내에 조립된 반도체 발광 소자의 측면 일부는 제1 연결부에 의해 전기적으로 연결될 수 있다. 즉, 반도체 발광 소자의 측면 둘레를 따라 반도체 발광 소자의 측면 일부가 제1 연결부에 접촉될 수 있다.
이에 따라, 제1 연결부와 반도체 발광 소자의 접촉 면적을 극대화하여 고휘도를 구현할 수 있다. 실시예는 조립 홀 내에 제1 연결부가 배치됨으로써, 조립 홀 내에서 반도체 발광 소자가 한쪽으로 치우치더라도 항상 반도체 발광 소자가 제1 연결부에 전기적으로 연결되므로, 점등 불량을 원천적으로 차단할 수 있다. 실시예는 각 화소의 조립 홀 내에서 제1 연결부와 반도체 발광 소자 간의 접촉 면적이 일정하므로, 각 화소 간의 휘도 편차가 없어 화질을 향상시킬 수 있다.
이와 같은 다양한 기술적 장점을 갖는 다양한 실시예에 따른 디스플레이 장치를 도 13 내지 도 28을 참조하여 상세히 설명한다.
도 13은 제1 실시예에 따른 디스플레이 장치를 도시한 단면도이다.
도 13을 참조하면, 제1 실시예에 따른 디스플레이 장치(300)는 기판(310), 격벽(340), 반도체 발광 소자(150) 및 제1 연결부(350)를 포함할 수 있다.
기판(310) 및 격벽(340) 각각은 도 8에 도시한 기판(200) 및 절연층(206)과 동일하므로, 상세한 설명은 생략한다.
격벽(340)은 기판(310) 상에 배치될 수 있다. 격벽(340)은 절연층으로 불릴 수 있다. 격벽(340)은 복수의 조립 홀(345)를 가질 수 있다. 조립 홀(345)은 화소의 서브화소에 구비될 수 있지만, 이에 대해서는 한정하지 않는다. 조립 홀(345)은 반도체 발광 소자(150)의 조립을 가이드 및 고정하는 것으로서, 자가조립시 자성체에 의해 이동되는 반도체 발광 소자(150)가 조립 홀(345) 근처에서 조립 홀(345) 내로 이동되어 조립 홀(345)에 고정될 수 있다.
도면에는 조립 홀(345)이 경사진 내측면을 갖는 것으로 도시되고 있지만, 기판(310)의 상면에 대해 수직인 내측면을 가질 수도 있다. 경사진 내측면을 갖는 조립 홀(345)에 의해 반도체 발과 소자가 조립 홀(345) 내로 용이하게 삽입될 수 있다.
기판(310) 상에 구비된 복수의 조립 홀(345) 각각에 반도체 발광 소자(150)가 배치될 수 있다.
반도체 발광 소자(150)는 반도체 물질, 예컨대 Ⅳ족 화합물 또는 III-V족 화합물로 형성될 수 있다. 반도체 발광 소자(150)는 전기적 신호에 따라 광을 생성하는 부재이다.
일 예로서, 각 조립 홀(345)에 배치된 반도체 발광 소자(150)는 단일 컬러 광을 생성할 수 있다. 예컨대, 반도체 발광 소자(150)는 자외선 광, 보라색 광, 청색 광 등을 생성할 수 있다. 이러한 경우, 각 조립 홀(345)에 배치된 반도체 발광 소자(150)는 광원으로서, 이 광원을 이용하여 다양한 컬러 광을 생성하여 영상을 표시할 수 있다. 다양한 컬러 광을 생성하기 위해 컬러 컨버전층과 컬러 필터가 구비될 수 있다.
다른 예로서, 각 조립 홀(345)에 배치된 반도체 발광 소자(150)는 청색 반도체 발광 소자, 녹색 반도체 발광 소자 및 적색 반도체 발광 소자 중 하나일 수 있다. 예컨대, 3개의 조립 홀(345)이 나란하게 배치된 경우, 제1 조립 홀(345)에 배치된 반도체 발광 소자(150)는 청색 반도체 발광 소자이고 제2 조립 홀(345)에 배치된 반도체 발광 소자(150)는 녹색 반도체 발광 소자이며, 제3 조립 홀(345)에 배치된 반도체 발광 소자(150)는 적색 반도체 발광 소자일 수 있다.
제1 연결부(350)는 제1 배선 전극(371)을 반도체 발광 소자(150)와 전기적으로 연결시켜 주기 위한 연결 부재일 수 있다. 제1 연결부(350)는 전도성 액상 감광성 물질을 포함할 수 있다. 전도성 액상 감광성 물질은 전기 전도도가 우수하며 자외선 광에 의해 경화가 가능한 물질일 수 있다. 예컨대, 전도성 액상 감광성 물질은 SU-8 포토폴리머(photopolymer), 절연성 네거티브-톤 에폭시(insulating negative-tone epoxy) 등으로 이루어질 수 있지만, 이에 대해서는 한정하지 않는다. 전도성 액상 감광성 물질은 전기적 특성을 강화하기 위해 양성자 도핑된(protonically doped) 폴리아닐린(PAN: polyaniline) 나노입자가 첨가될 수 있다.
예컨대, 전도성 액상 감광성막이 조립 홀(345) 내 및 격벽(340) 상에 형성된 후, 전도성 액상 감광성막을 대산으로 자외선 광을 조사하여 감광성막이 경화됨으로써, 제1 연결부(350)가 형성될 수 있다.
증착 공정으로 일정 두께의 금속막을 형성하기 위해서는 너무 오랜 시간이 소요될 수 있다. 따라서, 제1 실시예에 따르면, 전도성 액상 감광성막이 액상 형태이므로 원하는 두께를 용이하게 형성할 수 있으며, 자외선 광에 의해 용이하게 경화될 수 있으므로, 제1 연결부(350)의 원하는 곳에 원하는 두께로 쉽게 형성할 수 있는 장점이 있다. 특히, 전도성 액상 감광성막에 전도성을 강화하기 위한 물질이 더 추가될 수 있어, 금속에 상당하는 전기 전도성을 얻을 수 있다.
전도성 액상 감광성막을 이용하여 조립 홀(345) 내에서는 비교적 두꺼운 제1 층을 갖고 격벽(340) 상에서는 비교적 얇은 제2 층을 갖는 제1 연결부(350)가 쉽게 형성될 수 있다.
특히, 전도성 액상 감광성막이 조립 홀(345) 내에 채워진 후 경화되어 제1 연결부(350)가 형성되므로, 제1 연결부(350)가 전기적으로 연결하고자 하는 영역 모두를 완벽하게 접촉될 수 있다. 전기적으로 연결하고자 하는 영역은 예컨대, 반도체 발광 소자(150)의 제1-1 도전형 반도체층(151_1)의 측면 둘레의 전 영역일 수 있다. 한편, 제1 및 제2 조립 배선(321, 322) 사이에 형성된 유전영동힘에 의해 조립 홀(345) 내에 반도체 발광 소자(150)가 위치되더라도, 반도체 발광 소자(150)와 제1 절연층(330) 사이에는 미세한 이격 공간이 존재하고, 이 이격 공간으로 전도성 액상 감광성막이 스며들어 채워지게 된다. 따라서, 반도체 발광 소자(150)의 측면 상에 형성된 제1 연결부(350)와 반도체 발광 소자(150)의 하면 아래에 형성된 제1 연결부(350)가 일체로 형성될 수 있다. 따라서, 제1 배선 전극(371)의 전압이 제1 연결부(350)를 통해 반도체 발광 소자(150)의 측면뿐만 아니라 하면으로 인가될 수 있다. 즉, 반도체 발광 소자(150)에서 제1 배선 전극(371)의 전압의 인가되는 영역이 극대화되므로, 전압 공급이 원활하여 반도체 발광 소자(150)의 광 출력이 향상되고, 이는 곧 휘도의 향상으로 이어질 수 있다.
실시예는 반도체 발광 소자(150)의 하측뿐만 아니라 측면에도 제1 연결부(350)가 전기적으로 연결되므로, 최대의 휘도를 얻을 수 있다. 아울러, 각 화소의 반도체 발광 소자(150)가 안정적으로 제1 연결부(350)와 전기적으로 연결되므로, 점등 불량을 방지할 수 있다.
실시예는 제1 연결부(350)가 반도체 발광 소자(150)에 접하는 영역이 각 화소마다 동일하므로, 각 화소의 휘도가 균일하다. 따라서, 화소 간 휘도 편차가 없어 화질이 향상될 수 있다.
한편, 제1 연결부(350)와 연결하기 위해 반도체 발광 소자(150)의 측면 일부는 외부에 노출되도록 형성될 수 있다.
이하에서 도 14를 참조하여, 실시예의 반도체 발광 소자(150)를 상세히 설명한다.
도 14는 도 13의 반도체 발광 소자를 도시한 단면도이다.
실시예의 반도체 발광 소자(150)는 제1 도전형 반도체층(151), 활성층(152), 제2 도전형 반도체층(153) 및 보호층(157)을 포함할 수 있다. 보호층(157)은 절연층, 패시베이션층 등으로 불릴 수 있다. 제1 도전형 반도체층(151), 활성층(152) 및 제2 도전형 반도체층(153)은 발광부로 불릴 수 있다.
제1 도전형 반도체층(151), 활성층(152) 및 제2 도전형 반도체층(153)은 MOCVD와 같은 증착 장비를 이용하여 웨이퍼(도 16의 411) 상에서 순차적으로 성장될 수 있다. 이후, 식각 공정을 이용하여 제2 도전형 반도체층(153), 활성층(152) 및 제1 도전형 반도체층(151)의 순서로 수직 방향을 따라 식각될 수 있다. 이후, 제1 도전형 반도체층(151)의 측면 일부를 제외한 나머지 영역, 즉 제1 도전형 반도체층(151)의 측면의 다른 일부, 활성층(152)의 측면 및 제2 도전형 반도체층(153)의 측면 둘레를 따라 보호층(157)이 형성됨으로써, 반도체 발광 소자(150)가 제조될 수 있다.
제1 도전형 반도체층(151)은 제1 도전형 도펀트를 포함하고, 제2 도전형 반도체층(153)은 제2 도전형 도펀트를 포함할 수 있다. 예컨대, 제1 도전형 도펀트는 실리콘(Si)과 같은 n형 도펀트이고, 제2 도전형 도펀트는 보론(B)과 같은 p형 도펀트일 수 있다.
예컨대, 제1 도전형 반도체층(151)은 전자를 생성하는 장소이고, 제2 도전형 반도체층(153)은 홀을 형성하는 장소일 수 있다. 활성층(152)은 광을 생성하는 장소로서 발광층으로 불릴 수 있다.
제1 도전형 반도체층(151)은 제1-1 도전형 반도체층(151_1)과 제1-2 도전형 반도체층(151_2)을 포함할 수 있다. 예컨대, 제1-2 도전형 반도체층(151_2)은 제1-1 도전형 반도체층(151_1) 상에 배치될 수 있다.
도면에는 제1-1 도전형 반도체층(151_1)과 제1-2 도전형 반도체층(151_2) 사이의 경계를 점선으로 구분하였지만, 제1-1 도전형 반도체층(151_1)과 제1-2 도전형 반도체층(151_2)은 동일한 물질로 일체로 형성될 수 있지만, 이에 대해서는 한정하지 않는다. 예컨대, 제1-1 도전형 반도체층(151_1)과 제1-2 도전형 반도체층(151_2)은 동일한 도펀트를 포함하지만, 서로 상이한 반도체 물질을 포함할 수 있다. 예컨대, 제1-1 도전형 반도체층(151_1)과 제1-2 도전형 반도체층(151_2)은 동일한 도펀트를 포함하지만, 서로 상이한 반도체 물질을 포함할 수 있다. 예컨대, 제1-1 도전형 반도체층(151_1)과 제1-2 도전형 반도체층(151_2)은 동일한 도펀트를 포함하지만, 서로 상이한 도핑 농도를 가질 수 있다. 예컨대, 제1-1 도전형 반도체층(151_1)의 도핑 농도는 1-2 도전형 반도체층(151_2)의 도핑 농도보다 클 수 있지만, 이에 대해서는 한정하지 않는다. 예컨대, 제1-1 도전형 반도체층(151_1)은 적어도 하나 이상의 층으로 이루어질 수 있다.
예컨대, 제1-1 도전형 반도체층(151_1)의 제1 두께(t1)은 제1-2 도전형 반도체층(151_2)의 제2 두께(t2)보다 작을 수 있다. 예컨대, 제1-2 도전형 반도체층(151_2)은 전자를 생성하는 장소로서, 충분히 전자를 생성할 수 있는 두께이면 충분하다. 따라서, 제1 도전형 반도체층(151)의 두께가 주어진 경우, 전자가 충분히 생성할 수 있는 정도로 제1-2 도전형 반도체층(151_2)의 제2 두께(t2)가 정해지고, 나머지 두께가 제1-1 도전형 반도체층(151_1)의 제1 두께(t1)으로 정해질 수 있다. 예컨대, 제1 도전형 반도체층(151)의 두께가 3㎛이고 전자가 충분히 생성되기 위해 제1-2 도전형 반도체층(151_2)의 제2 두께(t2)가 1㎛인 경우, 제1-1 도전형 반도체층(151_1)의 제1 두께(t1)은 2㎛일 수 있다. 예컨대, 제1 도전형 반도체층(151)의 두께가 3㎛이고 전자가 충분히 생성되기 위해 제1-2 도전형 반도체층(151_2)의 제2 두께(t2)가 2㎛인 경우, 제1-1 도전형 반도체층(151_1)의 제1 두께(t1)은 1㎛일 수 있다. 이상의 수치는 설명의 편의를 위해 기재된 것으로서 실시예의 실제 제품과 상이할 수 있다.
예컨대, 제1-1 도전형 반도체층(151_1)의 측면 둘레의 면적은 제1-1 도전형 반도체층(151_1)의 하면의 면적보다 클 수 있다. 제1 연결부(350)의 연결이 용이한 제1-1 도전형 반도체층(151_1)의 측면 둘레의 면적을 최대한 확장함으로써, 제1 연결부(350)와 제1-1 도전형 반도체층(151_1) 간의 접촉 면적을 극대화하여, 휘도가 향상될 수 있다.
예컨대, 제1-1 도전형 반도체층(151_1)의 제1 직경(D1)은 제1-2 도전형 반도체층(151_2)의 제2 직경(D2)보다 클 수 있다. 이러한 경우, 제1-1 도전형 반도체층(151_1)의 외측면과 보호층(157)의 외측면은 직선상으로 일치할 수 있다. 도면에서, 제1-1 도전형 반도체층(151_1)의 제1 직경(D1)이 제1-1 도전형 반도체층(151_1)의 상면의 직경이고, 제1-2 도전형 반도체층(151_2)의 제2 직경(D2)은 제1-2 도전형 반도체층(151_2)의 하면의 직경일 수 있다. 이와 달리, 제1-1 도전형 반도체층(151_1)의 제1 직경(D1)이 제1-1 도전형 반도체층(151_1)의 하면의 직경이고, 제1-2 도전형 반도체층(151_2)의 제2 직경(D2)은 제1-2 도전형 반도체층(151_2)의 상면의 직경일 수도 있다.
한편, 제1-1 도전형 반도체층(151_1)은 제1 영역(151a)와 제2 영역(151b)를 포함할 수 있다. 제1 영역(151a)은 제1-1 도전형 반도체층(151_1)의 중심 영역에 대응할 수 있다. 제2 영역(151b)은 제1 영역(151a)을 둘러쌀 수 있다. 즉, 제1 영역(151a)의 둘레를 따라 제2 영역(151b)이 위치될 수 있다.
제1 영역(151a)은 제1-2 도전형 반도체층(151_2)과 수직으로 중첩되고, 제2 영역(151b)은 보호층(157)과 수직으로 중첩될 수 있다. 예컨대, 제1 영역(151a)은 제1-2 도전형 반도체층(151_2)의 면적과 동일한 면적을 가질 수 있다 제2 영역(151b)은 발광부(151 내지 153)의 측면 둘레를 따라 배치된 보호층(157)과 수직으로 중첩될 수 있다.
실시예의 반도체 발광 소자(150)가 메사 식각으로 형성되는 경우, 반도체 발광 소자(150)의 상측에서 하측으로 갈수록 그 직경이 점점 더 커질 수 있다. 이에 따라, 활성층(152)의 직경은 제2 도전형 반도체층(153)의 직경보다 클 수 있다. 제1-2 도전형 반도체층(151_2)의 직경(D2)은 활성층(152)의 직경보다 클 수 있다. 제1-1 도전형 반도체층(151_1)의 직경(D1)은 제1-2 도전형 반도체층(151_2)의 직경(D2)보다 클 수 있다. 제1-1 도전형 반도체층(151_1)의 직경(D1)은 제1-2 도전형 반도체층(151_2)의 직경(D2)과 보호층(157)의 두께(t11)의 2배를 합한 값일 수 있다.
다시 도 12를 참조하면, 보호층(157)은 발광부(151 내지 153)를 보호할 수 있다. 보호층(157)은 자가조립시 반도체 발광 소자(150)가 뒤집히지 않고 반도체 발광 소자(150)의 하측, 즉 제1 도전형 반도체층(151)의 하면이 제1 절연층(330)의 상면을 마주보도록 할 수 있다. 즉, 자가조립시 반도체 발광 소자(150)의 보호층(157)이 제1 조립 배선(321)과 제2 조립 배선(322)에서 멀어지도록 위치될 수 있다. 반도체 발광 소자(150)의 하측에는 보호층(157)이 배치되지 않고 있으므로, 반도체 발광 소자(150)의 하측은 제1 조립 배선(321)과 제2 조립 배선(322)으로 가까워지도록 위치될 수 있다. 따라서, 자가조립시, 반도체 발광 소자(150)의 하측은 제1 절연층(330)을 마주보고 위치되고 반도체 발광 소자(150)의 상측은 상부 방향을 향해 위치됨으로써, 반도체 발광 소자(150)가 뒤집혀 조립되는 오정렬을 방지할 수 있다.
보호층(157)은 제1 보호층(157_1)과 제2 보호층(157_2)을 포함할 수 있다.
제1 보호층(157_1)은 제1 연결부(350)에 접하는 부재이고, 제2 보호층(157_2)은 제2 절연층(360)에 접하는 부재일 수 있다. 제1 보호층(157_1)과 제2 보호층(157_2)은 일체로 형성될 수 있고 서로 개별적으로 형성될 수 있다.
제1 연결부(350)는 조립 홀(345) 내뿐만 아니라 격벽(340) 상에 배치될 수 있다. 제1 연결부(350)가 조립 홀(345) 내에만 배치되는 경우, 공정 마진이나 레이아웃 설계 상 제1 배선 전극(371)이 조립 홀(345) 내에 배치된 제1 연결부(350)에 전기적으로 연결되기 어렵다. 제1 실시예에 따르면, 제1 연결부(350)가 격벽(340) 상에 배치되므로, 제1 배선 전극(371)이 제2 절연층(360)을 통해 제1 연결부(350)에 전기적으로 쉽게 연결될 수 있다.
예컨대, 조립 홀(345) 내의 제1 연결부(350)의 상면과 격벽(340) 상의 제1 연결부(350)의 상면은 수직선 상으로 일치할 수 있지만, 이에 대해서는 한정하지 않는다.
예컨대, 반도체 발광 소자(150)의 상측은 제1 연결부(350)의 상면으로부터 상부 방향으로 돌출될 수 있다. 제2 배선 전극(372)이 격벽(340)을 통해 반도체 발광 소자(150)의 상측, 즉 제2 도전형 반도체층(153)과 전기적으로 연결될 수 있다. 따라서, 제1 연결부(350)의 상면이 반도체 발광 소자(150)의 상측에 근접하게 배치되는 경우, 제1 연결부(350)와 제2 배선 전극(372) 간에 전기적인 쇼트가 발생될 수 있다. 따라서, 제1 실시예에 따르면, 반도체 발광 소자(150)의 상측이 제1 연결부(350)의 상면으로부터 상부 방향으로 돌출되어, 제1 연결부(350)의 상면이 반도체 발광 소자(150)의 상측으로부터 이격되도록 하여, 제1 연결부(350)와 제2 배선 전극(372) 간의 전기적인 쇼트를 방지할 수 있다.
한편, 제1 실시예에 따른 디스플레이 장치(300)은 제1 절연층(330), 제1 조립 배선(321), 제2 조립 배선(322), 제2 절연층(360), 제1 배선 전극(371) 및 제2 배선 전극(372)를 포함할 수 있다. 제1 실시예에 따른 디스플레이 장치(300)은 이보다 더 많은 구성 요소를 포함할 수도 있다.
제1 및 제2 조립 배선(321, 322) 각각은 도 8에 도시한 배선 전극(201, 202)과 동일하므로, 상세한 설명은 생략한다.
제1 절연층(330)은 기판(310) 상에 배치될 수 있다. 제1 및 제2 조립 배선(321, 322)가 제1 절연층(330)과 기판(310) 사이에 배치될 수 있다. 제1 조립 배선(321)과 제2 조립 배선(322)은 동일한 층, 예컨대 기판(310) 상에 배치될 수 있다. 즉, 제1 조립 배선(321) 및 제2 조립 배선(322)은 기판(310)의 상면에 접할 수 있다. 제1 조립 배선(321)과 제2 조립 배선(322)은 전기적인 쇼트를 방지하기 위해 서로 이격될 수 있다. 제1 조립 배선(321)과 제2 조립 배선(322)에 교류 전압이 인가되어, 제1 조립 배선(321)과 제2 조립 배선(322) 사이에 유전영동힘이 형성될 수 있다. 이 유전영동힘에 의해 조립 홀(345) 내 위치된 반도체 발광 소자(150)가 고정될 수 있다. 제1 조립 배선(321)과 제2 조립 배선(322)이 동일한 층 상에 수평으로 나란하게 배치되므로, 제1 조립 배선(321)과 제2 조립 배선(322) 사이에 형성된 유전영동힘이 균일하므로, 반도체 발광 소자(150)는 조립 홀(345)의 중심에 정위치될 수 있다.
제1 절연층(330)은 제1 조립 배선(321) 및 제2 조립 배선(322)을 유체(도 9의 1200)로부터 보호하고, 제1 조립 배선(321)과 제2 조립 배선(322)에 흐르는 누설 전류를 방지할 수 있다.
제1 절연층(330)은 유전영동힘을 증가시킬 수 있다. 예컨대, 제1 절연층(330)은 유전층일 수 있다. 제1 절연층(330)은 유전율이 높은 물질로 형성될 수 있다. 유전영동힘은 제1 절연층(330)의 유전율에 비례할 수 있다. 따라서, 유전율이 높은 물질로 이루어진 제1 절연층(330)에 의해 제1 조립 배선(321) 및 제2 조립 배선(322) 사이에 형성된 유전영동힘이 증가되어, 이와 같이 증가된 유전영동힘에 의해 조립 홀(345) 내에 위치된 반도체 발광 소자(150)가 보다 단단하게 고정될 수 있다.
예컨대, 제1 절연층(330)은 실리카, 알루미나 등의 무기 물질 또는 유기 물질이 단일층 또는 다층으로 형성될 수 있다.
예컨대, 제1 절연층(330)은 폴리이미드, PEN, PET 등과 같이 절연성과 유연성 있는 재질을 포함할 수 있다. 예컨대, 제1 절연층(330)은 기판(310)과 일체로 이루어져 하나의 기판을 형성할 수도 있다. 즉, 기판(310)에 제1 조립 배선(321)과 제2 조립 배선(322)이 매립될 수 있다.
제1 절연층(330)은 접착성이 있는 절연층일 수 있거나, 전도성을 가지는 전도성 접착층일 수 있다. 제1 절연층(330)이 전도성 접착층일 경우, 제1 조립 배선(321)과 제2 조립 배선(322)은 절연층으로 둘러싸 제1 조립 배선(321) 및 제2 조립 배선(322) 각각과 전도성 접착층 사이의 전기적인 쇼트를 방지할 수 있다. 예컨대, 제1 절연층(330)은 연성이 있어서 디스플레이 장치(300)의 플렉서블 기능을 가능하게 할 수 있다.
제2 절연층(360)은 제1 연결부(350) 상에 배치될 수 있다. 제2 절연층(360)은 반도체 발광 소자(150) 상에 배치될 수 있다. 제2 절연층(360)은 제1 연결부(350) 및/또는 반도체 발광 소자(150)를 보호할 수 있다. 즉, 제2 절연층(360)은 외부의 수분이나 이물질 등으로부터 반도체 발광 소자(150)를 보호할 수 있다. 제2 절연층(360)은 수분이나 전도성 이물질 등으로부터 제1 연결부(350)를 보호할 수 있다.
제2 절연층(360)은 평탄화막일 수 있다. 즉, 제2 절연층(360)의 상면은 수평으로 평평한 면을 가져, 제2 절연층(360)의 상면 상에 배치되는 층, 예컨대 제1 배선 전극(371) 및 제2 배선 전극(372) 또는 또 다른 절연층이 쉽게 형성되도록 한다.
제2 절연층(360)은 유기 물질이나 무기 물질로 형성될 수 있다. 제2 절연층(360)은 에폭시나 실리콘과 같은 수지재로 형성될 수 있다. 제2 절연은 반도체 발광 소자(150)로부터의 광이 잘 하도록 광 투광성이 우수한 물질로 이루어질 수 있다.
제2 절연층(360)은 반도체 발광 소자(150)로부터의 광이 잘 산란되도록 산란 입자를 포함할 수 있다. 예컨대, 산란 입자가 각 화소에서 반도체 발광 소자(150)에 대응하는 제2 절연층(360)에 포함될 수 있지만, 이에 대해서는 한정하지 한다.
제1 배선 전극(371)과 제2 배선 전극(372)이 반도체 발광 소자(150)와 전기적으로 연결될 수 있다. 도시되지 않았지만, 제2 절연층(360)은 제1 컨택홀과 제2 컨택홀을 가질 수 있다. 제2 절연층(360)이 제1 연결부(350) 및 반도체 발광 소자(150) 상에 형성된 후, 제2 절연층(360)을 관통하도록 식각하여 제1 컨택홀과 제2 컨택홀이 형성될 수 있다. 예컨대, 제1 컨택홀은 제1 연결부(350)의 소정 영역에 대응하는 제2 절연층(360)에 형성될 수 있다. 제1 컨택홀은 조립 홀(345) 밖, 즉 격벽(340) 상에 형성될 수 있다. 제1 컨택홀은 반도체 발광 소자(150)에 대응하는 제2 절연층(360)에 형성될 수 있다.
예컨대, 제1 배선 전극(371)은 제1 컨택홀을 통해 제1 연결부(350)에 전기적으로 연결될 수 있다. 따라서, 제1 배선 전극(371)으로 공급된 음(-)의 전압은 제1 연결부(350)를 통해 반도체 발광 소자(150)의 제1 도전형 반도체층(151)으로 인가될 수 있다.
예컨대, 제2 배선 전극(372)은 제2 컨택홀을 통해 반도체 발광 소자(150)의 제2 도전형 반도체층(153)에 전기적으로 연결될 수 있다. 따라서, 제2 배선 전극(372)으로 공급된 양(+)의 전압은 반도체 발광 소자(150)의 제2 도전형 반도체층(153)으로 인가될 수 있다.
따라서, 반도체 발광 소자(150)의 제1 도전형 반도체층(151)으로 인가된 음(-)의 전압과 반도체 발광 소자(150)의 제2 도전형 반도체층(153)으로 인가된 양(-)의 전압에 의해 흐르는 전류에 상응하는 휘도를 갖는 광이 반도체 발광 소자(150)로부터 생성될 수 있다. 따라서, 반도체 발광 소자(150)에 흐르는 전류의 세기를 조절함으로써, 각 화소의 휘도를 제어하여 컨트라스트비가 제어될 수 있다. 이때, 반도체 발광 소자(150)의 컬러 광은 반도체 발광 소자(150)의 활성층(152)의 에너지 밴드갭에 상응하는 파장에 의해 결정될 수 있다. 즉, 활성층(152)의 에너지 밴드갭이 큰 물질인 경우 단파장의 광이 생성되고, 활성층(152)의 에너지 밴드갭이 작은 물질인 경우 장파장의 광이 생성될 수 있다. 따라서, 각 화소에 청색 반도체 발광 소자, 녹색 반도체 발광 소자 및 적색 반도체 발광 소자에 의해 풀 컬러가 구현되고, 청색 반도체 발광 소자, 녹색 반도체 발광 소자 및 적색 반도체 발광 소자 각각의 전류 세기를 조절하여 휘도 제어가 가능하다.
제1 실시예에 따르면, 제1 배선 전극(371)과 제2 배선 전극(372)이 동일한 층 상에 배치되어, 제1 배선 전극(371)과 제2 배선 전극(372) 사이에 형성된 유전영동힘이 균일하도록 함으로써, 반도체 발광 소자(150)가 조립 홀(345)의 중심에 정위치될 수 있다. 따라서, 반도체 발광 소자(150)가 조립 홀(345) 내에서 한쪽으로 치우침으로 인한 불량, 점등 불량, 화소 간 휘도 편차, 휘도 저하 등의 불량을 방지할 수 있다.
특히, 반도체 발광 소자(150)의 제1 도전형 반도체층(151)의 일부, 즉 제1-1 도전형 반도체층(151_1)의 측면 둘레를 따라 제1-1 도전형 반도체층(151_1)의 측면의 전 영역에 제1 연결부(350)가 접할 수 있다. 이러한 특이한 배치 구조에 의해, 점등 불량, 화소 간 휘도 편차, 휘도 저하 등의 불량을 완벽하게 차단할 수 있다.
도 15는 제2 실시예에 따른 디스플레이 장치를 도시한 단면도이다.
제2 실시예는 발광부(151 내지 153)의 상하에 제1 전극(154) 및 제2 전극(155)를 배치하는 것을 제외하고 제1 실시예와 동일하다. 따라서, 제2 실시예에서 제1 실시예와 동일한 형상, 구조 및/또는 기능을 갖는 구성 요소에 대해서는 동일한 도면 부호를 부여하고 상세한 설명을 생략한다.
도 15를 참조하면, 제2 실시예에 따른 디스플레이 장치(300A)는 기판(310), 격벽(340), 반도체 발광 소자(150) 및 제1 연결부(350)를 포함할 수 있다.
또한, 제2 실시예에 따른 디스플레이 장치(300A)는 제1 절연층(330), 제1 조립 배선(321), 제2 조립 배선(322), 제2 절연층(360), 제1 배선 전극(371) 및 제2 배선 전극(372)를 포함할 수 있다. 제2 실시예에 따른 디스플레이 장치(300A)은 이보다 더 많은 구성 요소를 포함할 수도 있다.
도 15에서 반도체 발광 소자(150)를 제외한 나머지 구성 요소들은 제1 실시예에서 상세히 설명된 바, 상세한 설명은 생략한다.
반도체 발광 소자(150)는 발광부(151 내지 153), 제1 전극(154) 및 제2 전극(155)을 포함할 수 있다.
발광부는 제1 도전형 반도체층(151), 활성층(152) 및 제2 도전형 반도체층(153)을 포함할 수 있다. 발광부(151 내지 153)는 이보다 더 많은 구성 요소들을 포함할 수도 있다. 제1 도전형 반도체층(151)은 제1-1 도전형 반도체층(151_1) 및 제1-2 도전형 반도체층(151_2)을 포함할 수 있다.
제1 전극(154)은 발광부(151 내지 153) 아래에 배치될 수 있다. 즉, 제1 전극(154)은 제1 도전형 반도체층(151) 아래에 배치될 수 있다. 예컨대, 제1 전극(154)은 제1-1 도전형 반도체층(151_1)의 하면 상에 배치될 수 있다.
제1 전극(154)은 적어도 하나 이상의 층을 포함할 수 있다. 예컨대, 제1 전극(154)은 본딩층(154_1)과 자성층(154_2)을 포함할 수 있다.
자성층(154_2)은 자가조립시, 자성체에 의해 반도체 발광 소자(150)가 자화되어 자성체의 이동을 따라 반도체 발광 소자(150)가 용이하게 이동되도록 할 수 있다. 반도체 발광 소자(150) 자체가 자성체의 이동을 따라 용이하게 이동되는 경우, 자성층(154_2)은 생략될 수 있다.
본딩층(154_1)은 반도체 발광 소자(150)가 제1 연결부(350)에 용이하게 부착되도록 할 수 있다. 제2 실시예에 따르면, 제1 연결부(350)는 전도성 액상 감광성 물질로 이루어져, 반도체 발광 소자(150)와의 본딩에 문제가 없을 수 있다. 이러한 경우에는 본딩층(154_1)은 생략될 수 있다. 나중에 설명하겠지만, 제1 조립 배선(도 28의 321)이 배선 전극으로 사용되어 반도체 발광 소자(150)가 제1 조립 배선(321)과 전기적으로 연결되는 경우, 반도체 발광 소자(150)의 본딩층(154_1)을 이용하여 반도체 발광 소자(150)가 제1 조립 배선(321)에 용이하게 부착될 수 있다.
본딩층(154_1)은 예컨대, 주석(Sn), 인듐(In) 등을 포함하고, 자성층(154_2)은 니켈(Ni), 코발트(Co), 철(Fe) 등을 포함할 수 있다. 예컨대, 제1-1 도전형 반도체층(151_1)의 하면 상에 자성층(154_2)이 배치되고, 자성층(154_2)의 하면 상에 본딩층(154_1)이 배치될 수 있다.
도시되지 않았지만, 제1 전극(154)은 전기 전도도가 우수한 층이 추가될 수도 있다.
제2 전극(155)은 발광부(151 내지 153) 상에 배치될 수 있다. 즉, 제2 전극(155)은 제2 도전형 반도체층(153) 상에 배치될 수 있다.
제2 전극(155)은 투명한 도전성 물질, 예컨대 ITO로 이루어질 수 있다. 제2 전극(155)은 제2 배선 전극(372)에서 공급된 양(+)의 전압에 의한 전류가 제1 도전형 반도체층(151)의 전 영역으로 고르게 퍼지도록 하는 전류 스프레딩 효과를 얻을 수 있다. 즉, 제2 전극(155)에 의해 제1 도전형 반도체층(151)의 전 영역에 고르게 전류가 퍼져, 제1 도전형 반도체층(151)의 전 영역에서 정공이 생성되므로, 정공 생성량을 늘려 활성층(152)에서 정공과 전자의 결합에 의해 생성되는 광량을 증가시켜 광 출력을 높일 수 있다. 광 출력의 증가는 휘도의 증가로 이어질 수 있다.
도시되지 않았지만, 자성층(154_2)은 제2 전극(155)에 포함되지 않고 제1 전극(154)에 포함될 수도 있다. 즉, ITO로 이루어진 층과 제2 도전형 반도체층(153) 사이에 자성층(154_2)이 배치될 수 있지만, 이에 대해서는 한정하지 않는다. 이때, 자성층(154_2)은 광 투과도를 고려하여 나노미터(nm) 급으로 매우 얇은 두께로 형성될 수 있다.
제2 실시예에 따르면, 발광부(151 내지 153)의 아래에 자성층(154_2)이 배치되어, 자성 조립시, 자성체의 이동에 따라 반도체 발광 소자(150)가 보다 빠르고 신속하게 이동되도록 하여, 공정 시간을 단축하고 조립 수율을 향상시킬 수 있다.
제2 실시예에 따르면, 발광부(151 내지 153) 상에 투명한 도성층인 제2 전극(155)이 배치되어, 전류 스프레딩 효과에 의한 광 출력의 증가로 휘도를 향상시킬 수 있다.
도 16 내지 도 26은 도 15의 반도체 발광 소자의 제조 방법을 설명하는 도면이다.
도 16에 도시한 바와 같이, MOCVD와 같은 증착 장비를 이용하여 웨이퍼(411) 상에 언도프트막(412), 제1 반도체막(413), 제2 반도체막(414) 및 제3 반도체막(415)를 순차적으로 성장시킬 수 있다.
언도프트막(412), 제1 반도체막(413), 제2 반도체막(414) 및 제3 반도체막(415)은 Ⅱ-Ⅳ족 화합물 또는 III-V족 화합물을 포함할 수 있지만, 이에 대해서는 한정하지 않는다.
언도프트막(412)은 도펀트를 포함하지 않는 반도체 물질로 이루어질 수 있다. 언도프트막(412)은 웨이퍼(411) 상에 제1 반도체막(413), 제2 반도체막(414) 및 제3 반도체막(415)이 용이하게 성장되도록 하는 시드층일 수 있다. 만일 웨이퍼(411) 상에 제1 반도체막(413), 제2 반도체막(414) 및 제3 반도체막(415)이 용이하게 성장되는 경우, 언도프트막(412)은 생략될 수 있다.
도 17에 도시한 바와 같이, 제3 반도체층 상에 도전성막(416)이 형성될 수 있다. 도전성막(416)은 예컨대, ITO로 이루어지는 것으로서, 스퍼터 장비를 이용하여 제3 반도체층 상에 증착될 수 있다.
도 18에 도시한 바와 같이, 감광성막이 도전성막(416) 상에 형성된 후, 감광성막이 패턴닝되어 마스크 패턴(417)이 형성될 수 있다. 마스크 패턴(417)은 반도체 발광 소자(150)의 사이즈에 대응하는 사이즈를 가질 수 있다.
마스크 패턴(417)을 마스크로 하여 도전성막(416)이 식각되어 제2 전극(155)이 형성될 수 있다.
도 19에 도시한 바와 같이, 마스크 패턴(417)을 마스크로 하여 식각 공정이 수행될 수 있다. 이러한 식각 공정에 의해 제3 반도체층, 제2 반도체층이 국부적으로 제거될 수 있다. 이어서, 추가적인 식각 공정에 의해 제1 반도체층의 상면으로부터 일정 깊이(d1)까지 식각될 수 있다. 이러한 경우, 제1 반도체층에서 식각되고 남은 부분은 t1의 두께를 가질 수 있다.
따라서, 제3 반도체층에서 제거되고 남은 부분이 제2 도전형 반도체층(153)이 되고, 제2 반도체층에서 제거되고 남은 부분이 활성층(152)이 될 수 있다. 아울러, 제1 반도체층에서 제거되고 남은 부분이 제1-2 도전형 반도체층(151_2)이 되고, 식각되지 않은 부분이 제1-1 도전형 반도체층(151_1)이 될 수 있다. 여기서, 제1-1 도전형 반도체층(151_1)과 제1-2 도전형 반도체층(151_2)은 제1 도전형 반도체층(151)을 구성할 수 있다.
식각된 깊이(d1)는 제1-2 도전형 반도체층(151_2)의 두께(도 14의 t2)와 동일할 수 있다.
도 20에 도시한 바와 같이, 마스크 패턴(417)이 제거된 후 기판(310)의 전 영역 상에 절연막(418)이 형성될 수 있다.
도 21에 도시한 바와 같이, 칩 사이를 식각하여, 칩 사이에 위치된 절연막(418), 제1-1 도전형 반도체층(151_1) 및 언도프트막(412)이 제거될 수 있다. 여기서, 칩은 하나의 반도체 발광 소자(150)를 정의할 수 있다. 언도프트막(412)이 부분적으로 제거되어 언도프트 패턴(412a)이 형성될 수 있다. 제1-1 도전형 반도체층(151_1)이 부분적으로 제거되어 제1-1 도전형 반도체 패턴이 형성될 수 있다. 편의상 제1-1 도전형 반도체 패턴과 제1-1 도전형 반도체층(151_1)을 구분하지 않고자 한다. 절연막(418)이 부분적으로 제거되어 보호층(157)이 형성될 수 있다.
제1-1 도전형 반도체층(151_1)과 언도프트 패턴(412a) 각각의 직경은 제1-2 도전형 반도체층(151_2)의 직경보다 클 수 있다.
한편, 제1 도전형 반도체층(151), 활성층(152) 및 제2 도전형 반도체층(153)은 발광부를 구성할 수 있다.
도 22에 도시한 바와 같이, 추가적으로 식각 공정이 수행되어, 제1-1 도전형 반도체층(151_1)과 언도프트 패턴(412a)이 과식각될 수 있다. 추가적인 식각 공정에 의해 제1-1 도전형 반도체층(151_1)과 언도프트 패턴(412a) 각각의 직경이 줄어들었지만, 상기 줄어든 제1-1 도전형 반도체층(151_1)과 언도프트 패턴(412a) 각각의 직경은 여전히 제1-2 도전형 반도체층(151_2)의 직경보다 클 수 있다.
도 22에 도시된 식각 공정은 선택 가능한 공정으로서, 생략 가능하다.
도 23에 도시한 바와 같이, 발광부(151 내지 153)의 상측 상에 보호층(157)을 제거하여, 제2 전극(155)의 상면 일부가 노출될 수 있다. 즉, 보호층(157)은 제2 전극(155)의 일부 영역에 대응하는 개구(430)를 가질 수 있다.
이와 같이, 미리 보호층(157)에 개구(430)가 형성됨으로써, 디스플레이 패널 제조 공정시 제2 배선 전극(도 15의 372)이 반도체 발광 소자(150)의 제2 전극(155)에 전기적으로 연결하기 위해 별도로 보호층(157)에 개구(430)를 형성하는 공정이 필요 없어 공정이 단축될 수 있다.
예컨대, 반도체 발광 소자(150)의 제2 전극(155) 상에 보호층(157)이 형성된 채로 자가조립되는 경우, 도 15에 도시한 바와 같이, 제2 절연층(360)에 제2 컨택홀이 형성된 후, 제2 컨택홀에 대응되어 반도체 발광 소자(150)의 보호층(157)을 제거하여 개구(430)를 형성하는 공정이 추가되어야 한다.
반도체 발광 소자(150)가 자가조립에 의해 조립 홀(도 15의 345)에 조립된 후, 제2 배선 전극(372)이 반도체 발광 소자(150)의 제2 전극(155)과 전기적으로 연결할 때, 제2 절연층(360)과 보호층(157)이 서로 상이한 물질로 이루어진 경우, 서로 상이한 공정 조건 하에서 제2 컨택홀이 형성되고 제2 컨택홀에 대응되어 개구(430)가 형성되어야 하므로, 공정 시간이 늘어날 수 있다. 하지만, 도 23에 도시한 바와 같이, 반도체 발광 소자(150)의 제조 과정에서 미리 보호층(157)에 개구(430)를 형성하여 제2 전극(155)이 노출되도록 함으로써, 디스플레이 패널 제조시에 제2 컨택홀이 형성된 후 반도체 발광 소자(150)에 개구(430)를 형성하는 공정이 필요 없어 공정 시간을 단축할 수 있다.
도 24에 도시한 바와 같이, 웨이퍼(411)를 뒤집어 전사 기판(421) 상의 접착층(422)에 부착시킬 수 있다. 이어서, 웨이퍼(411)의 후면 상에서 레이저를 조사하여 반도체 발광 소자(150)를 웨이퍼(411)로부터 분리하는 LLO(Laser Lift-Off) 공정이 수행될 수 있다.
웨이퍼(411)가 분리될 때 언도프트 패턴(412a)도 제거될 수 있다. 언도프트 패턴(412a)의 제거는 선택 사항으로서, 생략 가능하다.
언도프트 패턴(412a)이 제거됨으로써, 반도체 발광 소자(150)의 제1-1 도전형 반도체층(151_1)이 노출될 수 있다.
도 25에 도시한 바와 같이, 반도체 발광 소자(150)의 제1-1 도전형 반도체층(151_1) 상에 제1 전극(154)이 형성될 수 있다. 제1 전극(154)은 자성층(154_2) 및 본딩층(154_1)을 포함할 수 있다.
도 26에 도시한 바와 같이, 전사 기판(421)에서 복수의 반도체 발광 소자(150)가 분리될 수 있다. 예컨대, 전사 기판(421)은 식각액 속에 담궈 접착층(422)이 제거됨으로써, 복수의 반도체 발광 소자(150)가 전사 기판(421)으로부터 분리될 수 있다. 이때, 보다 용이하게 분리되도록 식각액에 초음파를 인가하여 진동을 유발할 수 있다.
도 27은 제3 실시예에 따른 디스플레이 장치를 도시한 단면도이다.
제3 실시예는 제2 연결부(373)를 제외하고 제2 실시예와 동일하다. 따라서, 제3 실시예에서 제2 실시예와 동일한 형상, 구조 및/또는 기능을 갖는 구성 요소에 대해서는 동일한 도면 부호를 부여하고 상세한 설명을 생략한다.
도 27을 참조하면, 제3 실시예에 따른 디스플레이 장치(300B)는 기판(310), 격벽(340), 반도체 발광 소자(150) 및 제1 연결부(350)를 포함할 수 있다.
또한, 제3 실시예에 따른 디스플레이 장치(300B)는 제1 절연층(330), 제1 조립 배선(321), 제2 조립 배선(322), 제2 절연층(360), 제1 배선 전극(371) 및 제2 배선 전극(372)를 포함할 수 있다. 제3 실시예에 따른 디스플레이 장치(300B)은 이보다 더 많은 구성 요소를 포함할 수도 있다.
도 27에서 제2 연결부(373)를 제외한 나머지 구성 요소들은 제2 실시예에서 상세히 설명된 바, 상세한 설명은 생략한다.
제2 연결부(373)는 제1 절연층(330)을 통해 제1 연결부(350)를 제1 조립 배선(321) 및 제2 조립 배선(322) 중 적어도 하나의 조립 배선에 전기적으로 연결할 수 있다.
도 27에서는 제2 연결부(373)가 2개 구비되어 각각 제1 연결부(350)를 제1 조립 배선(321) 및 제2 조립 배선(322)에 전기적으로 연결함을 도시하고 있지만, 제2 연결부(373)가 1개 구비되어 제1 연결부(350)를 제1 조립 배선(321) 또는 제2 조립 배선(322)에 전기적으로 연결할 수도 있다.
일 예로서, 제1 연결부(350) 및 제2 연결부(373)가 서로 상이한 물질로서 서로 상이한 공정에 의해 형성될 수 있다. 구체적으로, 반도체 발광 소자(150)가 조립 홀(345) 내에 조립된 후, 식각 공정을 통해 조립 홀(345) 내에 위치된 제1 절연층(330)이 관통하도록 제1 컨택홀(또는 제1 개구)과 제2 컨택홀(또는 제2 개구)이 형성될 수 있다. 이후, 제1 컨택홀 및 제2 컨택홀 각각에 제2 연결부(373)가 형성되어, 제2 연결부(373)의 하면이 제1 조립 배선(321)의 상면 및 제2 조립 배선(322)의 상면과 접할 수 있다. 이후, 전도성 액상 감광성 물질이 조립 홀(345) 내 및 격벽(340) 상에 도포된 후 자외선 광의 조사에 의해 경화되어 제1 연결부(350)가 형성될 수 있다. 이때, 제1 연결부(350)는 조립 홀(345) 내에서 제2 연결부(373)와 접할 수 있다.
다른 예로서, 제1 연결부(350) 및 제2 연결부(373)가 서로 동일한 물질로서 단일 공정에 의해 형성될 수 있다. 구체적으로, 반도체 발광 소자(150)가 조립 홀(345) 내에 조립된 후, 식각 공정을 통해 조립 홀(345) 내에 위치된 제1 절연층(330)이 관통하도록 제1 컨택홀(또는 제1 개구)과 제2 컨택홀(또는 제2 개구)이 형성될 수 있다. 이후, 전도성 액상 감광성 물질이 조립 홀(345) 내 및 격벽(340) 상에 도포된 후 자외선 광의 조사에 의해 경화됨으로써, 제2 연결부(373)가 제1 컨택홀 및 제2 컨택홀에 형성되고, 제1 연결부(350)가 조립 홀(345) 내 및 격벽(340) 상에 형성될 수 있다. 즉, 제1 연결부(350)와 제2 연결부(373)가 단일 공정에 의해 일체로 형성될 수 있다.
제3 실시예에서, 제1 조립 배선(321) 및/또는 제2 조립 배선(322)은 제1 배선 전극(371)으로 사용될 수 있다. 따라서, 제1 조립 배선(321) 및/또는 제2 조립 배선(322)으로 공급된 음(-)의 전압이 제2 연결부(373) 및 제1 연결부(350)를 통해 반도체 발광 소자(150)의 제1 전극(154)으로 인가될 수 있다. 아울러, 제2 배선 전극(372)으로 공급된 양(+)의 전압이 반도체 발광 소자(150)의 제2 전극(155)으로 인가될 수 있다. 따라서, 양(+)의 전압과 음(-)의 전압에 의한 전류에 상응하는 휘도를 갖는 광이 생성될 수 있다.
도 27에서 제1 배선 전극(371)이 도시되고 있지만, 제1 조립 배선(321) 및/또는 제2 조립 배선(322)은 제1 배선 전극(371)으로 사용되는 경우, 제1 배선 전극(371)이 별도로 형성될 수도 있고 생략될 수도 있다. 제1 배선 전극(371)이 생략되는 경우, 제1 연결부(350)는 조립 홀(345) 내에만 형성될 수도 있다. 즉, 제1 연결부(350)가 격벽(340) 상에 형성되지 않을 수도 있다.
제3 실시예에 따르면, 자가조립 후 제1 조립 배선(321) 및/또는 제2 조립 배선(322)을 제1 연결부(350)와 전기적으로 연결하고 제1 조립 배선(321) 및/또는 제2 조립 배선(322)을 제1 배선 전극(371)으로 사용함으로써, 도 27에 도시한 제1 배선 전극(371)이나 제1 컨택홀을 형성할 필요가 없어 공정 시간을 단축할 수 있다.
제3 실시예에 따르면, 제2 절연층(360) 상에 제1 배선 전극(371)이 형성되지 않아도 되므로, 제2 배선 전극(372)이 제1 배선 전극(371)의 레이아웃에 관계없이 설계 가능하므로, 제2 배선 전극(372)의 설계 자유도가 증가될 수 있다.
제3 실시예에 따르면, 제1 조립 배선(321) 및/또는 제2 조립 배선(322)뿐만 아니라 제1 배선 전극(371)이 배치되어 제1 연결부(350)의 더 많은 영역을 통해 음(-)의 전압이 공급되므로, 반도체 발광 소자(150)에서 더욱 더 원활하게 전류가 흐르도록 하여 광 출력을 높여 휘도를 향상시킬 수 있다.
도 28은 제4 실시예에 따른 디스플레이 장치를 도시한 단면도이다.
제4 실시예는 제1 조립 배선(321)과 제2 조립 배선(322)이 서로 상이한 층에 배치되고, 반도체 발광 소자(150)의 하측이 제1 조립 배선(321) 및 제2 조립 배선(322) 중 적어도 하나의 조립 배선과 전기적으로 연결되는 것을 제외하고 제1 내지 제3 실시예와 유사하다. 따라서, 제4 실시예에서 제1 내지 제3 실시예와 동일한 형상, 구조 및/또는 기능을 갖는 구성 요소에 대해서는 동일한 도면 부호를 부여하고 상세한 설명을 생략한다.
도 28을 참조하면, 제4 실시예에 따른 디스플레이 장치(300C)는 기판(310), 격벽(340), 반도체 발광 소자(150) 및 제1 연결부(350)를 포함할 수 있다.
또한, 제4 실시예에 따른 디스플레이 장치(300C)는 제1 절연층(330), 제1 조립 배선(321), 제2 조립 배선(322), 제2 절연층(360), 제1 배선 전극(371) 및 제2 배선 전극(372)를 포함할 수 있다. 제4 실시예에 따른 디스플레이 장치(300C)은 이보다 더 많은 구성 요소를 포함할 수도 있다.
제1 조립 배선(321)과 제2 조립 배선(322)은 서로 상이한 층 상에 배치될 수 있다. 예컨대, 제1 조립 배선(321)은 제1 절연층(330) 상에 배치되고, 제2 조립 배선(322)은 제1 절연층(330) 아래에 배치될 수 있다.
이러한 경우, 제1 조립 배선(321)은 제1 배선 전극(371)으로 사용될 수 있다. 반도체 발광 소자(150)의 제1 도전형 반도체층(151), 즉 제1-1 도전형 반도체층(151_1)은 제1 조립 배선(321)과 전기적으로 연결될 수 있다. 도 15에 도시한 바와 같이, 반도체 발광 소자(150)의 최하층이 제2 전극(155)인 경우, 제2 전극(155)이 제1 조립 배선(321)과 전기적으로 연결될 수 있다. 예컨대, 열압착 공정을 이용하여 제2 전극(155)의 본딩층(154_1)에 의해 반도체 발광 소자(150)가 제1 조립 배선(321)에 전기적으로 연결될 수 있다.
한편, 조립 홀(345) 내에 제1 연결부(350)가 형성되므로, 제1 연결부(350)가 제1 조립 배선(321)에 접할 수 있다.
제1 조립 배선(321)으로 공급된 음(-)의 전압은 제1 조립 배선(321)에서 직접 반도체 발광 소자(150)의 제2 전극(155)으로 인가되거나 제1 연결부(350)를 통해 반도체 발광 소자(150)의 제1-1 도전형 반도체층(151_1)의 측면 및 제2 전극(155)의 측면으로 인가될 수 있다.
따라서, 제4 실시예에 따르면, 제1 조립 배선(321)을 제1 배선 전극(371)으로 사용하므로, 도 28에 도시한 바와 같이 제1 배선 전극(371) 및 제1 컨택홀을 별도로 형성할 필요가 없어 공정 시간을 단축할 수 있다.
제4 실시예에 따르면, 제2 절연층(360) 상에 제1 배선 전극(371)이 형성되지 않아도 되므로, 제2 배선 전극(372)이 제1 배선 전극(371)의 레이아웃에 관계없이 설계 가능하므로, 제2 배선 전극(372)의 설계 자유도가 증가될 수 있다.
제4 실시예에 따르면, 제1 조립 배선(321) 및/또는 제2 조립 배선(322)뿐만 아니라 제1 배선 전극(371)이 배치되어 제1 연결부(350)의 더 많은 영역을 통해 음(-)의 전압이 공급되므로, 반도체 발광 소자(150)에서 더욱 더 원활하게 전류가 흐르도록 하여 광 출력을 높여 휘도를 향상시킬 수 있다.
제4 실시예에 따르면, 반도체 발광 소자(150)의 하측이 직접 제1 조립 배선(321)과 접하여 선저항이나 접촉 저항을 더욱 더 줄여, 반도체 발광 소자(150)에서 더욱 더 원활하게 전류가 흐르도록 하여 광 출력을 높여 휘도를 향상시킬 수 있다.
한편, 도시되지 않았지만, 제1 조립 배선(321)은 제1 절연층(330) 아래에 배치되고, 제2 조립 배선(322)은 제1 절연층(330) 상에 배치될 수 있다. 이러한 경우, 반도체 발광 소자(150)의 하측은 제2 조립 배선(322)과 접할 수 있다.
한편, 도시되지 않았지만, 제3 연결부가 구비될 수 있다. 제3 연결부는 도 13에 도시한 바와 같이, 제2 절연층(360), 제1 연결부(350), 격벽(340) 및 제1 절연층(330)를 통해 제1 조립 배선(321) 및 제2 조립 배선(322) 중 적어도 하나 이상의 조립 배선에 전기적으로 연결될 수 있다. 이 경우, 제3 연결부가 연결된 조립 배선은 반도체 발광 소자(150)를 발광하기 위한 배선 전극으로 사용될 수 있다. 예컨대, 제2 배선 전극(372)를 통해 양(+)의 전압이 반도체 발광 소자(150)의 제2 도전형 반도체층(153)으로 인가될 수 있다. 예컨대, 조립 배선(321, 322)를 통해 음(-)의 전압이 제3 연결부 및 제1 연결부(350)를 통해 반도체 발광 소자(150)의 제1 도전형 반도체층(151)으로 인가될 수 있다. 따라서, 음(-)의 전압과 양(-)의 전압에 의해 흐르는 전류에 상응하는 휘도를 갖는 광이 반도체 발광 소자(150)로부터 생성될 수 있다.
상기의 상세한 설명은 모든 면에서 제한적으로 해석되어서는 아니되고 예시적인 것으로 고려되어야 한다. 실시예의 범위는 첨부된 청구항의 합리적 해석에 의해 결정되어야 하고, 실시예의 등가적 범위 내에서의 모든 변경은 실시예의 범위에 포함된다.
실시예는 영상이나 정보를 디스플레이하는 디스플레이 분야에 채택될 수 있다.
실시예는 반도체 발광 소자를 이용하여 영상이나 정보를 디스플레이하는 디스플레이 분야에 채택될 수 있다.
실시예는 마이크로급이나 나노급 반도체 발광 소자를 이용하여 영상이나 정보를 디스플레이하는 디스플레이 분야에 채택될 수 있다.

Claims (17)

  1. 기판;
    상기 기판 상에 조립 홀을 갖는 격벽;
    상기 조립 홀에 반도체 발광 소자; 및
    상기 조립 홀 내 및 상기 격벽 상에 배치되고, 상기 반도체 발광 소자의 측면에 전기적으로 연결되는 제1 연결부를 포함하는
    디스플레이 장치.
  2. 제1항에 있어서,
    상기 제1 연결부는,
    전도성 액상 감광성 물질을 포함하는
    디스플레이 장치.
  3. 제1항에 있어서,
    상기 반도체 발광 소자는,
    제1-1 도전형 반도체층 및 상기 제1-1 도전형 반도체층 상에 제1-2 도전형 반도체층을 포함하는 제1 도전형 반도체층;
    상기 제1 도전형 반도체층 상에 활성층;
    상기 활성층 상에 제2 도전형 반도체층; 및
    상기 제1-2 도전형 반도체층의 측면, 상기 활성층의 측면 및 상기 제2 도전형 반도체층의 측면을 둘러싸는 보호층을 포함하는
    디스플레이 장치.
  4. 제3항에 있어서,
    상기 제1 연결부는,
    상기 제1-1 도전형 반도체층의 측면 둘레를 따라 상기 제1-1 반도체 발광 소자의 상기 측면에 접하는
    디스플레이 장치.
  5. 제3항에 있어서,
    상기 제1-1 도전형 반도체층의 제1 두께는 상기 제1-2 도전형 반도체층의 제2 두께보다 작은
    디스플레이 장치.
  6. 제3항에 있어서,
    상기 제1-1 도전형 반도체층의 측면 둘레의 면적은 상기 제1-1 도전형 반도체층의 하면의 면적보다 큰
    디스플레이 장치.
  7. 제3항에 있어서,
    상기 제1-1 도전형 반도체층의 제1 직경은 상기 제1-2 도전형 반도체층의 제2 직경보다 큰
    디스플레이 장치.
  8. 제3항에 있어서,
    상기 제1-1 도전형 반도체층은,
    상기 제1-2 도전형 반도체층과 수직으로 중첩되는 제1 영역; 및
    상기 보호층과 수직으로 중첩되는 제2 영역을 포함하고,
    상기 제2 영역은 상기 제1 영역을 둘러싸는
    디스플레이 장치.
  9. 제3항에 있어서,
    상기 기판과 상기 격벽 사이에 제1 절연층;
    상기 조립 홀에 일부가 중첩되는 제1 조립 배선 및 제2 조립 배선;
    상기 제1 연결부 및 상기 반도체 발광 소자 상에 제2 절연층; 및
    상기 제2 절연층을 통해 상기 제2 도전형 반도체층에 전기적으로 연결되는 제2 배선 전극을 포함하는
    디스플레이 장치.
  10. 제9항에 있어서,
    상기 제2 절연층을 통해 상기 제1 연결부에 전기적으로 연결되는 제1 배선 전극을 포함하는
    디스플레이 장치.
  11. 제9항에 있어서,
    상기 제1 조립 배선 및 제2 조립 배선은 동일한 층에 배치되는
    디스플레이 장치.
  12. 제11항에 있어서,
    상기 제1 절연층을 통해 상기 제1 연결부를 상기 제1 조립 배선 및 제2 조립 배선 중 적어도 하나의 조립 배선에 전기적으로 연결하는 제2 연결부를 포함하고,
    상기 적어도 하나의 조립 배선은 제1 배선 전극인
    디스플레이 장치.
  13. 제9항에 있어서,
    상기 제1 조립 배선 및 제2 조립 배선은 상이한 층에 배치되는
    디스플레이 장치.
  14. 제13항에 있어서,
    상기 제1 조립 배선 및 제2 조립 배선 중 하나의 조립 배선은 상기 제1-1 도전형 반도체층에 전기적으로 연결되는
    디스플레이 장치.
  15. 제14항에 있어서,
    상기 제1 조립 배선 및 제2 조립 배선 중 하나의 조립 배선은 상기 제1 연결부에 접하는
    디스플레이 장치.
  16. 제3항에 있어서,
    상기 보호층은,
    상기 제1 연결부에 접하는 제1 보호층; 및
    상기 제2 절연층에 접하는 제2 보호층을 포함하는
    디스플레이 장치.
  17. 제1항에 있어서,
    상기 반도체 발광 소자의 상측은 상기 제1 연결부의 상면으로부터 상부 방향으로 돌출되는
    디스플레이 장치.
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