WO2024096154A1 - 반도체 발광 소자 및 디스플레이 장치 - Google Patents

반도체 발광 소자 및 디스플레이 장치 Download PDF

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WO2024096154A1
WO2024096154A1 PCT/KR2022/016986 KR2022016986W WO2024096154A1 WO 2024096154 A1 WO2024096154 A1 WO 2024096154A1 KR 2022016986 W KR2022016986 W KR 2022016986W WO 2024096154 A1 WO2024096154 A1 WO 2024096154A1
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light emitting
semiconductor light
layer
emitting device
oxide layer
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PCT/KR2022/016986
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권태인
김명수
김정섭
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엘지전자 주식회사
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    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
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    • H01L33/36—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes
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    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/44—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the coatings, e.g. passivation layer or anti-reflective coating

Definitions

  • Embodiments relate to semiconductor light emitting devices and display devices.
  • LCDs liquid crystal displays
  • OLED displays OLED displays
  • Micro-LED displays Micro-LED displays
  • a micro-LED display is a display that uses micro-LED, a semiconductor light emitting device with a diameter or cross-sectional area of 100 ⁇ m or less, as a display element.
  • micro-LED displays use micro-LED, a semiconductor light-emitting device, as a display device, they have excellent performance in many characteristics such as contrast ratio, response speed, color gamut, viewing angle, brightness, resolution, lifespan, luminous efficiency, and luminance.
  • the micro-LED display has the advantage of being able to freely adjust the size and resolution and implement a flexible display because the screen can be separated and combined in a modular manner.
  • micro-LED displays require more than millions of micro-LEDs, there is a technical problem that makes it difficult to quickly and accurately transfer micro-LEDs to the display panel.
  • Transfer technologies that have been recently developed include the pick and place process, laser lift-off method, or self-assembly method.
  • the self-assembly method is a method in which the semiconductor light-emitting device finds its assembly position within the fluid on its own, and is an advantageous method for implementing a large-screen display device.
  • the horizontal semiconductor light emitting device has the advantage of easy electrical connection because the anode and cathode electrodes are disposed on the upper side.
  • horizontal semiconductor light emitting devices are reduced to a micrometer size in order to be used as display pixels (or sub-pixels), optical luminance is decreasing, and various methods to solve this problem are being studied.
  • a reflective layer 3 such as Al, Ag, or APC (Ag-Pd-Cu) is disposed on the lower side of the horizontal semiconductor light emitting device 1 to improve light luminance through light reflection.
  • a plan was presented.
  • the horizontal semiconductor light emitting device 1 is adsorbed to the surface of the substrate during self-assembly, causing a problem in that the assembly rate is reduced. That is, each of the numerous horizontal semiconductor light emitting devices 1 must be assembled in position through a self-assembly process. However, due to the reflective layer 3 of the horizontal semiconductor light emitting device 1, the horizontal semiconductor light emitting device 1 is assembled in a position other than the correct position on the substrate, thereby reducing the assembly rate. In addition, the horizontal semiconductor light emitting device 1 assembled in an irregular position is not electrically connected, resulting in lighting defects.
  • the bonding strength between the reflective layer 3 and the epi layer (semiconductor layer) in the horizontal semiconductor light emitting device 1 is very weak, and during self-assembly, numerous horizontal semiconductor light emitting devices 1 collide with each other during movement, causing the reflective layer 3 ) and the epi layer (semiconductor layer) become weaker, causing the reflective layer 3 to peel off from the epi layer (semiconductor layer), causing defects in the horizontal semiconductor light emitting device 1 itself or defects in products such as display devices. do.
  • a metal layer such as titanium (Ti) is provided on the lower side of the horizontal semiconductor light emitting device.
  • a metal layer such as titanium (Ti) has an excellent light absorption ability, but there is a problem in that light reflectance decreases. For example, there are reports that more than 70% of the light directed to a metal layer such as titanium (Ti) is absorbed.
  • the epi layer (semiconductor layer) is exposed to the etchant during the manufacturing process of the horizontal semiconductor light emitting device, and the epi layer (semiconductor layer) is damaged by the etchant. Accordingly, there is a problem that the electrical and optical characteristics of the horizontal semiconductor light emitting device are deteriorated, thereby reducing the optical brightness of the display device.
  • the embodiments aim to solve the above-described problems and other problems.
  • Another object of the embodiment is to provide a semiconductor light-emitting device and a display device capable of improving light brightness.
  • another purpose of the embodiment is to provide a semiconductor light emitting device and a display device that can solve the adsorption problem during self-assembly.
  • another purpose of the embodiment is to provide a semiconductor light emitting device and a display device that can improve the assembly rate.
  • a semiconductor light emitting device includes: a light emitting layer having a first region and a second region surrounding the first region; a first electrode on the top of the first region; a second electrode on the top of the second region; A passivation layer surrounding the light emitting layer; and a metal oxide layer on a lower side of the light-emitting layer, wherein the thickness of the metal oxide layer is smaller than the thickness of the passivation layer.
  • the thickness of the metal oxide layer may be less than 1/3 of the thickness of the passivation layer.
  • the metal oxide layer may include a conductive oxide layer.
  • the metal oxide layer may include a dielectric oxide layer.
  • the metal oxide layer is a conductive oxide layer; and a dielectric oxide layer.
  • the conductive oxide layer may be disposed on the lower side of the light-emitting layer, and the dielectric oxide layer may be disposed on the lower side of the conductive oxide layer.
  • the dielectric oxide layer may have a plurality of grooves.
  • the dielectric oxide layer may be disposed on a lower side of the light-emitting layer, and the conductive oxide layer may be disposed on a lower side of the dielectric oxide layer.
  • the conductive oxide layer may have a plurality of grooves.
  • the metal oxide layer includes a plurality of first metal oxide layers; and a plurality of second metal oxide layers between the plurality of first metal oxide layers.
  • the sum of the total thickness of the plurality of first metal oxide layers and the total thickness of the plurality of second metal oxide layers may be less than 1/2 of the thickness of the passivation layer.
  • the metal oxide may be disposed on the side of the light emitting layer.
  • the metal oxide may overlap the passivation layer horizontally.
  • a display device includes: a substrate; a reflector on the substrate; an adhesive layer on the reflector; a plurality of semiconductor light emitting devices emitting different color lights on the adhesive layer; and a first electrode wire and a second electrode wire on the upper side of each of the plurality of semiconductor light-emitting devices, wherein the first electrode wire and the second electrode wiring are each a first electrode of each of the plurality of semiconductor light-emitting devices. and may be connected to the second electrode.
  • a metal oxide layer 218 is provided on the lower side of the semiconductor light emitting device 200, and the thickness (t2) of the metal oxide layer 218 is equal to that of the passivation layer 217. It can be made smaller than the thickness (t1).
  • the semiconductor light emitting device 200 may be a horizontal semiconductor light emitting device. Accordingly, during self-assembly, the DEP force can cause the lower side of the semiconductor light-emitting device 200 to have an attractive force rather than a repulsive force, and the upper side of the semiconductor light-emitting device 200 to have a repulsive force rather than an attractive force. Therefore, during self-assembly, the semiconductor light emitting device 200 is properly assembled without being turned over, thereby preventing lighting defects.
  • a reflective layer of a metal substrate when a reflective layer of a metal substrate is disposed on the lower side of a horizontal semiconductor light-emitting device, the problem of lowering the assembly rate due to the horizontal semiconductor light-emitting device being adsorbed on the backplane substrate by the reflective layer can be solved.
  • a hydrophilic metal oxide layer 218 is provided on the lower side of the semiconductor light-emitting device 200, so that the semiconductor light-emitting device 200 is not adsorbed to the surface of the backplane substrate by the metal oxide during self-assembly. Therefore, the assembly rate can be improved.
  • a metal layer such as Ti is placed on the lower side of a horizontal semiconductor light emitting device to increase the reaction speed to a magnet during self-assembly
  • the metal layer absorbs most of the light traveling in the downward direction.
  • a metal oxide layer 218 is provided on the lower side of the semiconductor light emitting device 200, and the thickness t2 of the metal oxide layer 218 is set to the passivation layer 217. ) by making it smaller than the thickness (t1), light can be transmitted instead of absorbed.
  • a metal oxide layer 218 is provided on the lower side of the semiconductor light emitting device 200-1, and the thickness t2 of the metal oxide layer 218 is adjusted to the passivation layer 217. ) is smaller than the thickness t1, and a reflector 285-1 may be provided below the semiconductor light emitting device 200-1 on the backplane substrate.
  • the display device having this structure at least 80% (based on the red wavelength band) or more than 85% (green wavelength band or blue wavelength band) of the light traveling downward from the semiconductor light emitting device 200-1 is reflected forward. By doing so, light luminance can be improved.
  • the metal oxide layer 218 may include a conductive oxide layer 218-1 and a dielectric oxide layer 218-2.
  • the light emitting layer 200A is formed by the plurality of grooves 218-1H and 218-2H provided in the lowest layer.
  • Some of the light traveling downward from the active layer 212 of 200B is diffusely reflected and travels forward, and some of the light travels to the lower side of the semiconductor light emitting devices 200A and 200B and is projected onto the backplane substrate (280 in FIG. 19). It can be reflected forward by the reflectors 285-1 to 285-3 provided in . Accordingly, light extraction efficiency can be further increased and light luminance can be dramatically improved.
  • the metal oxide layer 218 includes a plurality of first metal oxide layers 218-1a to 218-1c and a plurality of second metal oxide layers (218-1a to 218-1c) having different refractive indices.
  • the first metal oxide layer (218-1a to 218-1c) and the second metal oxide layer (218-2a to 218-2c) are not made of pure metal and have strong bonding strength with the epitaxial layer, causing a peeling problem. Since this does not occur, defects in the semiconductor light emitting device 200C itself or defects in products such as display devices can be prevented.
  • the metal oxide layer 218 is disposed on the passivation layer along the side perimeter of the light emitting layers 211 to 213, so that the etchant 231 as shown in FIG. 14 Damage to the light emitting layers 211 to 213 (or epitaxial layers) due to penetration can be prevented. Accordingly, defective light emission of the semiconductor light emitting device 200D can be prevented.
  • Figure 1 shows the peeling of a metal reflective layer in a semiconductor light emitting device according to an undisclosed internal technology.
  • Figure 2 shows a living room of a house where a display device according to an embodiment is placed.
  • Figure 3 is a block diagram schematically showing a display device according to an embodiment.
  • FIG. 4 is a circuit diagram showing an example of the pixel of FIG. 3.
  • FIG. 5 is an enlarged view of the first panel area in the display device of FIG. 2.
  • Figure 6 shows a manufacturing process of a display device according to an embodiment.
  • Figure 7 shows a plurality of semiconductor light emitting devices manufactured at the wafer level.
  • Figure 8 is a cross-sectional view showing a semiconductor light-emitting device according to the first embodiment.
  • Figure 9 is a plan view showing a first electrode and a second electrode in a semiconductor light emitting device according to the first embodiment.
  • FIG. 15 illustrates assembling a plurality of semiconductor light emitting devices on an interposer by performing a self-assembly process.
  • Figure 16 shows the assembly rate by voltage in each of Comparative Example, Example 1, and Example 2.
  • 17 to 19 illustrate transferring a plurality of semiconductor light emitting devices onto a backplane substrate using a pick and place process.
  • Figure 20 is a cross-sectional view showing an interposer according to an embodiment.
  • Figure 21 is a cross-sectional view showing a display device according to an embodiment.
  • FIG. 22 shows how light luminance is improved using a reflector and a metal oxide layer of a semiconductor light emitting device in a display device according to an embodiment.
  • Figure 23 shows light reflectance in the red wavelength band in each of Examples 1 and 2.
  • Figure 24 shows the light reflectance in each of the green and blue wavelength bands in Example 1 and Example 2, respectively.
  • Figure 25 is a cross-sectional view showing a semiconductor light-emitting device according to the second embodiment.
  • Figure 26 is a plan view showing a dielectric oxide layer in a semiconductor light emitting device according to the second embodiment.
  • Figure 27 is a cross-sectional view showing a semiconductor light-emitting device according to the third embodiment.
  • Figure 28 is a plan view showing a conductive oxide layer in a semiconductor light emitting device according to the third embodiment.
  • Figure 29 is a cross-sectional view showing a semiconductor light-emitting device according to the fourth embodiment.
  • Figure 30 is a cross-sectional view showing a semiconductor light-emitting device according to the fifth embodiment.
  • Figure 31 is a cross-sectional view showing a semiconductor light-emitting device according to the sixth embodiment.
  • Display devices described in this specification include TVs, shines, mobile terminals such as mobile phones and smart phones, displays for computers such as laptops and desktops, head-up displays (HUDs) for automobiles, backlight units for displays, It may include displays, light sources, etc. for VR, AR, or MR (mixed reality).
  • HUDs head-up displays
  • the configuration according to the embodiment described in this specification can be equally applied to a device capable of displaying, even if it is a new product type that is developed in the future.
  • Figure 2 shows a living room of a house where a display device according to an embodiment is placed.
  • the display device 100 of the embodiment can display the status of various electronic products such as a washing machine 101, a robot vacuum cleaner 102, and an air purifier 103, and displays the status of each electronic product and an IOT-based You can communicate with each other and control each electronic product based on the user's setting data.
  • the display device 100 may include a flexible display manufactured on a thin and flexible substrate.
  • Flexible displays can bend or curl like paper while maintaining the characteristics of existing flat displays.
  • a unit pixel refers to the minimum unit for implementing one color.
  • a unit pixel of a flexible display may be implemented by a light-emitting device.
  • the light emitting device may be Micro-LED or Nano-LED, but is not limited thereto.
  • FIG. 3 is a block diagram schematically showing a display device according to an embodiment
  • FIG. 4 is a circuit diagram showing an example of the pixel of FIG. 3.
  • a display device may include a display panel 10, a driving circuit 20, a scan driver 30, and a power supply circuit 50.
  • the display device 100 of the embodiment may drive the light emitting device in an active matrix (AM) method or a passive matrix (PM) method.
  • AM active matrix
  • PM passive matrix
  • the driving circuit 20 may include a data driver 21 and a timing control unit 22.
  • the display panel 10 may be rectangular, but is not limited thereto. That is, the display panel 10 may be formed in a circular or oval shape. At least one side of the display panel 10 may be bent to a predetermined curvature.
  • the display panel may include a display area (DA).
  • the display area DA is an area where pixels PX are formed to display an image.
  • the display panel may include a non-display area (NDA).
  • the non-display area (DNA) may be an area excluding the display area (DA).
  • the display area DA and the non-display area NDA may be defined on the same surface.
  • the non-display area (DNA) may surround the display area (DA) on the same side as the display area (DA), but this is not limited.
  • the display area DA and the non-display area NDA may be defined on different planes.
  • the display area DA may be defined on the top surface of the substrate
  • the non-display area NDA may be defined on the bottom surface of the substrate.
  • the non-display area NDA may be defined on the entire or partial area of the bottom surface of the substrate.
  • DA display area
  • NDA non-display area
  • DA display area
  • NDA non-display area
  • the display panel 10 includes data lines (D1 to Dm, m is an integer greater than 2), scan lines (S1 to Sn, n is an integer greater than 2) that intersect the data lines (D1 to Dm), and a high potential voltage.
  • VDDL high-potential voltage line
  • VSSL low-potential voltage line
  • S1 to Sn scan lines
  • PX pixels
  • Each of the pixels PX may include a first sub-pixel PX1, a second sub-pixel PX2, and a third sub-pixel PX3.
  • the first sub-pixel (PX1) emits a first color light of a first main wavelength
  • the second sub-pixel (PX2) emits a second color light of a second main wavelength
  • the third sub-pixel (PX3) A third color light of a third main wavelength may be emitted.
  • the first color light may be red light
  • the second color light may be green light
  • the third color light may be blue light, but are not limited thereto.
  • each pixel PX includes three sub-pixels, but the present invention is not limited thereto. That is, each pixel PX may include four or more sub-pixels.
  • Each of the first sub-pixel (PX1), the second sub-pixel (PX2), and the third sub-pixel (PX3) includes at least one of the data lines (D1 to Dm), at least one of the scan lines (S1 to Sn), and It can be connected to the above voltage line (VDDL).
  • the first sub-pixel PX1 may include light-emitting devices LD, a plurality of transistors for supplying current to the light-emitting devices LD, and at least one capacitor Cst.
  • each of the first sub-pixel (PX1), the second sub-pixel (PX2), and the third sub-pixel (PX3) may include only one light emitting element (LD) and at least one capacitor (Cst). It may be possible.
  • Each of the light emitting elements LD may be a semiconductor light emitting diode including a first electrode 215, a plurality of conductive semiconductor layers, and a second electrode 216.
  • the first electrode 215 may be an anode electrode
  • the second electrode 216 may be a cathode electrode, but this is not limited.
  • the light emitting device may be one of a horizontal light emitting device, a flip chip type light emitting device, and a vertical light emitting device.
  • the plurality of transistors may include a driving transistor (DT) that supplies current to the light emitting elements (LD) and a scan transistor (ST) that supplies a data voltage to the gate electrode of the driving transistor (DT).
  • the driving transistor DT has a gate electrode connected to the source electrode of the scan transistor ST, a source electrode connected to the high potential voltage line VDDL to which the high potential voltage VDD is applied, and the first electrode of the light emitting elements LD. It may include a drain electrode connected to the electrodes 215.
  • the scan transistor (ST) has a gate electrode connected to the scan line (Sk, k is an integer satisfying 1 ⁇ k ⁇ n), a source electrode connected to the gate electrode of the driving transistor (DT), and a data line (Dj, j). It may include a drain electrode connected to an integer satisfying 1 ⁇ j ⁇ m.
  • the capacitor Cst is formed between the gate electrode and the source electrode of the driving transistor DT.
  • the storage capacitor (Cst) charges the difference between the gate voltage and source voltage of the driving transistor (DT).
  • the driving transistor (DT) and the scan transistor (ST) may be formed of a thin film transistor.
  • the driving transistor (DT) and the scan transistor (ST) are mainly described as being formed of a P-type MOSFET (Metal Oxide Semiconductor Field Effect Transistor), but the present invention is not limited thereto.
  • the driving transistor (DT) and scan transistor (ST) may be formed of an N-type MOSFET. In this case, the positions of the source and drain electrodes of the driving transistor (DT) and the scan transistor (ST) may be changed.
  • each of the first sub-pixel (PX1), the second sub-pixel (PX2), and the third sub-pixel (PX3) includes one driving transistor (DT), one scan transistor (ST), and one capacitor ( Although it is exemplified to include 2T1C (2 Transistor - 1 capacitor) with Cst), the present invention is not limited thereto.
  • Each of the first sub-pixel (PX1), the second sub-pixel (PX2), and the third sub-pixel (PX3) may include a plurality of scan transistors (ST) and a plurality of capacitors (Cst).
  • the second sub-pixel (PX2) and the third sub-pixel (PX3) can be represented by substantially the same circuit diagram as the first sub-pixel (PX1), detailed descriptions thereof will be omitted.
  • the driving circuit 20 outputs signals and voltages for driving the display panel 10.
  • the driving circuit 20 may include a data driver 21 and a timing controller 22.
  • the data driver 21 receives digital video data (DATA) and source control signal (DCS) from the timing control unit 22.
  • the data driver 21 converts digital video data (DATA) into analog data voltages according to the source control signal (DCS) and supplies them to the data lines (D1 to Dm) of the display panel 10.
  • the timing control unit 22 receives digital video data (DATA) and timing signals from the host system.
  • the host system may be an application processor in a smartphone or tablet PC, a monitor, or a system-on-chip in a TV.
  • the timing control unit 22 generates control signals to control the operation timing of the data driver 21 and the scan driver 30.
  • the control signals may include a source control signal (DCS) for controlling the operation timing of the data driver 21 and a scan control signal (SCS) for controlling the operation timing of the scan driver 30.
  • DCS source control signal
  • SCS scan control signal
  • the driving circuit 20 may be disposed in the non-display area (NDA) provided on one side of the display panel 10.
  • the driving circuit 20 may be formed as an integrated circuit (IC) and mounted on the display panel 10 using a chip on glass (COG) method, a chip on plastic (COP) method, or an ultrasonic bonding method.
  • COG chip on glass
  • COP chip on plastic
  • ultrasonic bonding method The present invention is not limited to this.
  • the driving circuit 20 may be mounted on a circuit board (not shown) rather than on the display panel 10.
  • the data driver 21 may be mounted on the display panel 10 using a chip on glass (COG) method, a chip on plastic (COP) method, or an ultrasonic bonding method, and the timing control unit 22 may be mounted on a circuit board. there is.
  • COG chip on glass
  • COP chip on plastic
  • the scan driver 30 receives a scan control signal (SCS) from the timing controller 22.
  • the scan driver 30 generates scan signals according to the scan control signal SCS and supplies them to the scan lines S1 to Sn of the display panel 10.
  • the scan driver 30 may include a plurality of transistors and may be formed in the non-display area NDA of the display panel 10.
  • the scan driver 30 may be formed as an integrated circuit, and in this case, it may be mounted on a gate flexible film attached to the other side of the display panel 10.
  • the power supply circuit 50 may generate voltages necessary for driving the display panel 10 from the main power supplied from the system board and supply them to the display panel 10.
  • the power supply circuit 50 generates a high potential voltage (VDD) and a low potential voltage (VSS) for driving the light emitting elements (LD) of the display panel 10 from the main power supply to It can be supplied to the high potential voltage line (VDDL) and low potential voltage line (VSSL).
  • the power supply circuit 50 may generate and supply driving voltages for driving the driving circuit 20 and the scan driver 30 from the main power source.
  • Figure 5 is an enlarged view of the first panel area in the display device of Figure 3.
  • the display device 100 of the embodiment may be manufactured by mechanically and electrically connecting a plurality of panel areas, such as the first panel area A1, through tiling.
  • the first panel area A1 may include a plurality of semiconductor light emitting devices 150 arranged for each unit pixel (PX in FIG. 3).
  • FIGS. 6 to 31 Descriptions omitted below can be easily understood from FIGS. 1 to 5 and the description given above in relation to the corresponding drawings.
  • the semiconductor light emitting device described below may have a size of micrometer or less.
  • the semiconductor light-emitting device described below may be a semiconductor light-emitting device in which a first electrode (anode electrode) and a second electrode (cathode electrode) are disposed toward the front. Accordingly, the semiconductor light-emitting device described below may refer to a semiconductor light-emitting device.
  • Figure 6 shows a manufacturing process of a display device according to an embodiment.
  • the manufacturing process of the display device may include a semiconductor light emitting device manufacturing process (S201), a transfer process onto an interposer (S202), and a transfer process onto a backplane substrate (S203). You can.
  • S201 semiconductor light emitting device manufacturing process
  • S202 transfer process onto an interposer
  • S203 transfer process onto a backplane substrate
  • the semiconductor light emitting device manufacturing process may be a process of manufacturing numerous semiconductor light emitting devices using a wafer-based wafer level process. For example, as shown in FIG. 7 , numerous red semiconductor light emitting devices 200 can be manufactured using a first wafer level process based on the first wafer 201. Although not shown, numerous green semiconductor light emitting devices can be manufactured using a second wafer level process based on the second wafer. Although not shown, numerous blue semiconductor light emitting devices can be manufactured using a third wafer level process based on the third wafer.
  • the first wafer 201 may be a GaAs substrate, and the second and/or third wafer may be a sapphire substrate.
  • the wafer level process may refer to the entire process in which a semiconductor light emitting device is transferred from a wafer onto a temporary substrate and the temporary substrate is removed.
  • the manufacturing process (S201) of the semiconductor light emitting device will be described in detail later with reference to FIGS. 10 to 14.
  • the transfer process (S202) onto the interposer may be a process of transferring a plurality of red semiconductor light-emitting devices, a plurality of green semiconductor light-emitting devices, and a plurality of blue semiconductor light-emitting devices onto the interposer using a self-assembly process.
  • the transfer process (S203) onto the backplane substrate may be a process of transferring a plurality of red semiconductor light-emitting devices, a plurality of green semiconductor light-emitting devices, and a plurality of blue semiconductor light-emitting devices on the interposer onto the backplane substrate using a pick-and-place process. there is.
  • the transfer process onto the interposer (S202) and the transfer process onto the backplane substrate (S203) will be described in detail later with reference to FIGS. 15 to 19.
  • Figure 8 is a cross-sectional view showing a semiconductor light emitting device according to the first embodiment.
  • FIG. 9 is a plan view showing the first electrode 215 and the second electrode 216 in the semiconductor light emitting device according to the first embodiment.
  • the semiconductor light emitting device 200 includes light emitting layers 211 to 213, a first electrode 215, a second electrode 216, a passivation layer 217, and a metal. It may include an oxide layer 218.
  • the light emitting layers 211 to 213 may emit light of a specific color. Specific color light may be determined by the semiconductor material of the light emitting layers 211 to 213. The specific color light may be, for example, red light, green light, or blue light. For example, to emit red light, the light emitting layers 211 to 213 may be made of a GaInAlP-based semiconductor material. To emit green light or blue light, the light emitting layers 211 to 213 may be made of a GaAlInN-based semiconductor material.
  • the light emitting layers 211 to 213 may include a plurality of semiconductor layers.
  • the light emitting layers 211 to 213 may include at least one first conductivity type semiconductor layer 211, an active layer 212, and at least one second conductivity type semiconductor layer 213.
  • the active layer 212 may be disposed on the first conductive semiconductor layer 211 and the second conductive semiconductor layer 213 may be disposed on the active layer 212 .
  • the first conductive semiconductor layer 211 may include an n-type dopant
  • the second conductive semiconductor layer 213 may include a p-type dopant, but this is not limited.
  • the light emitting layers 211 to 213 may have a first region 200a and a second region 200b surrounding the first region 200a.
  • the passivation layer 217 is made of a material with excellent insulating properties, and can protect the light-emitting layers 211 to 213 and prevent leakage current flowing in the sides of the light-emitting layers 211 to 213. In addition, the passivation layer 217 can act as a repulsive force against the DEP force during self-assembly, so that the lower side of the semiconductor light emitting device 200 faces the bottom of the assembly hole so that it can be properly assembled.
  • the passivation layer 217 may surround the sides of the light emitting layers 211 to 213.
  • the passivation layer 217 may be disposed on the upper side of the light emitting layers 211 to 213.
  • the passivation layer 217 may be disposed on the first electrode 215 and the second electrode 216 on the light emitting layers 211 to 213.
  • the first electrode 215 and the second electrode 216 may be disposed on the upper side of the light emitting layers 211 to 213.
  • the first electrode 215 is disposed on the upper side of the first region 200a of the light-emitting layers 211 to 213, and the second electrode 216 is disposed on the upper side of the second region 200b of the light-emitting layers 211 to 213.
  • the second electrode 216 may surround the first electrode 215.
  • the second electrode 216 may be disposed along the side perimeter of the first electrode 215.
  • the first electrode 215 and the second electrode 216 may be spaced apart from each other.
  • the first electrode 215 and the second electrode 216 may be disposed on different layers.
  • the first electrode 215 may be disposed on the second conductive semiconductor layer 213 of the light emitting layers 211 to 213.
  • the first electrode 215 may be in contact with the upper surface of the second conductive semiconductor layer 213, but this is not limited.
  • the second electrode 216 may be disposed on the first conductive semiconductor layer 211 of the light emitting layers 211 to 213.
  • the second electrode 216 may be in contact with the upper surface of the first conductive semiconductor layer 211, but this is not limited.
  • the first electrode 215 and the second electrode 216 may be positioned at different heights.
  • the second conductive semiconductor layer 213 is disposed on the active layer 212, and the active layer 212 is disposed on the first conductive semiconductor layer 211, so the first conductive semiconductor layer 213
  • the electrode 215 may be positioned higher than the sum of the active thickness of the second electrode 216 on the first conductive semiconductor layer 211 and the thickness of the second conductive semiconductor layer 213.
  • the first electrode 215 and the second electrode 216 may be made of metal.
  • the first electrode 215 and the second electrode 216 may be made of different metals.
  • Each of the first electrode 215 and the second electrode 216 may have a multilayer structure.
  • a magnetic layer may be included in the multilayer structure, but this is not limited.
  • first electrode 215 and the second electrode 216 may be made of a transparent conductive material.
  • first electrode 215 and the second electrode 216 may be made of ITO or the like.
  • a reflective layer made of metal is placed on the lower side of the horizontal semiconductor light emitting device to compensate for the decrease in optical luminance in the horizontal semiconductor light emitting device having a size of micrometer or less.
  • the assembly rate was lowered due to adsorption of the horizontal semiconductor light-emitting device by the metal.
  • the reflective layer was peeled off due to weakening of the bonding force between the epitaxial layer and the reflective layer of the horizontal semiconductor light emitting device.
  • a metal layer such as titanium (Ti) was provided on the lower side of the horizontal semiconductor light emitting device to increase the reaction speed by the magnet during self-assembly.
  • metal layers such as titanium (Ti) have excellent light absorption ability, and the light reflectance decreases.
  • the area or location of the passivation layer 217 having a dielectric constant in the horizontal semiconductor light emitting device must be adjusted as well as the area or location of the metal. is very important. Therefore, if a reflective layer is not provided to solve the above-mentioned problem, movement control of the horizontal semiconductor light emitting device may be unstable due to DEP force, making it difficult to assemble it in the correct position. For example, a horizontal semiconductor light emitting device may be assembled upside down, and in this case, electrical connection through post-processing is impossible, resulting in lighting defects.
  • a metal oxide layer 218 may be provided on the lower side of the semiconductor light emitting device 200 to solve all of the above-described problems.
  • the metal oxide layer 218 may be disposed on the lower side of the light emitting layers 211 to 213.
  • the metal oxide layer 218 may be disposed under the first region 200a of the light emitting layers 211 to 213.
  • the metal oxide layer 218 may be disposed under the second region 200b of the light emitting layers 211 to 213.
  • the metal oxide layer 218 may be positioned on the same horizontal line.
  • the metal oxide layer 218 may be in contact with the lower surface of the first conductivity type semiconductor layer 211, but this is not limited.
  • the metal oxide layer 218 may be conductive or dielectric (or insulating) depending on its type. That is, the metal oxide layer 218 may have conductivity or dielectricity depending on the type, number, and/or mixing ratio of metals combined with the oxide.
  • the conductive oxide layer 218-1 may include ITO, SnO, AZO (ZnO:Al), BZO (ZnO:B), etc.
  • the dielectric oxide layer 218-2 may include SiO2, TiO2, Al2O3, HfO, etc.
  • the metal oxide layer 218 may be made of a transparent material. That is, most of the light traveling from the active layer 212 to the metal oxide layer 218 can be transmitted.
  • the metal oxide layer 218 when the metal oxide layer 218 becomes thick, light transmittance may decrease. Additionally, the metal oxide layer 218 may affect the relationship with DEP force during self-assembly, such as attractive force or repulsive force. For example, when the metal oxide becomes thick, a repulsive force acts on the horizontal semiconductor light emitting device in response to the DEP force during self-assembly, and the semiconductor light emitting device 200 may be separated instead of being assembled at a specific location.
  • the thickness (t2) of the metal oxide layer 218 in the embodiment may be smaller than the thickness (t1) of the passivation layer 217.
  • the thickness (t2) of the metal oxide layer 218 may be less than 1/3 of the thickness (t1) of the passivation layer 217.
  • the thickness (t2) of the metal oxide layer 218 may be 1/10 or less of the thickness (t1) of the passivation layer 217.
  • the thickness (t2) of the metal oxide layer 218 may be 1/50 or less of the thickness (t1) of the passivation layer 217.
  • the thickness t2 of the metal oxide layer 218 may be 10 nm or less.
  • the thickness (t2) of the metal oxide layer 218 is smaller than the thickness (t1) of the passivation layer 217, so that the lower side of the semiconductor light emitting device 200 is attracted rather than repulsed due to DEP force during self-assembly. This can be done so that the upper side of the semiconductor light emitting device 200 acts as a repulsive force rather than an attractive force. Accordingly, during self-assembly, the horizontal semiconductor light emitting device is correctly assembled without being turned over, thereby preventing lighting defects.
  • a reflector 285-1 is provided on a backplane substrate, and a semiconductor light emitting device 200-1 is assembled on the backplane substrate, so that a display device can be manufactured.
  • the light may travel in all directions. Among the emitted light, the light traveling in the downward direction passes through the metal oxide layer 218 and proceeds to the reflectors 285-1 to 285-3, and is reflected by the reflectors 285-1 to 285-3 to emit semiconductor light. It may proceed forward via the device 200-1.
  • a metal oxide layer 218 is provided on the lower side of the semiconductor light emitting device 200-1, and reflectors 285-1 to 285-3 are provided below the semiconductor light emitting device 200-1. In this case, as shown in FIGS. 23 and 24, it can be seen that a very high light reflectance is realized.
  • Figure 23 shows a case where the semiconductor light emitting device is a red horizontal semiconductor light emitting device (200-1), and Figure 24 shows a case where the semiconductor light emitting device is a green horizontal semiconductor light emitting device (200-2) or a blue semiconductor light emitting device (200-3).
  • the semiconductor light emitting device is a red horizontal semiconductor light emitting device (200-1)
  • Figure 24 shows a case where the semiconductor light emitting device is a green horizontal semiconductor light emitting device (200-2) or a blue semiconductor light emitting device (200-3).
  • a light reflectance capable of reflecting forward at least 80% of the light in the red wavelength band of 616 nm or less was obtained.
  • a light reflectance capable of reflecting forward at least 85% of the light in the green wavelength band of 530 nm or less or the light in the blue wavelength band of 463 nm or less was obtained.
  • light emitting layers 211 to 213 including a plurality of semiconductor layers may be deposited on the growth substrate 210.
  • the plurality of semiconductor layers includes at least one first conductive semiconductor layer 211, an active layer 212 on the first conductive semiconductor layer 211, and at least one second conductive semiconductor layer on the active layer 212 ( 213) may be included.
  • the growth substrate 210 may vary depending on the manufacture of a red semiconductor light-emitting device, a green horizontal semiconductor light-emitting device, or a blue semiconductor light-emitting device.
  • a red semiconductor light emitting device a GaAs substrate may be used as the growth substrate 210.
  • a green semiconductor light emitting device, a green semiconductor light emitting device, or a blue semiconductor light emitting device a sapphire substrate may be used as the growth substrate 210.
  • the chips that is, the light emitting layers 211 to 213, are separated from each other on the growth substrate 210, and each of the light emitting layers 211 to 213 is also a first conductivity type semiconductor layer.
  • the second region 200b of the light emitting layers 211 to 213 may be etched so that the top surface of 211 is exposed.
  • the second electrode 216 may be formed on the upper layer of the second region 200b.
  • the first electrode 215 and the second electrode 216 may be formed simultaneously from the same metal using the same photolithography process.
  • first electrode 215 and the second electrode 216 may be individually formed from different metals using separate photolithography processes.
  • a passivation layer 217 may be formed on the light emitting layers 211 to 213.
  • the insulating film on the growth substrate 210 corresponding to the area between the light-emitting layers 211 to 213 is removed, thereby forming a passivation layer 217 on the light-emitting layers 211 to 213. can be formed.
  • the passivation layer 217 may surround the sides of the light emitting layers 211 to 213 and be formed on the upper side of the light emitting layers 211 to 213.
  • the light emitting layers 211 to 213 may be turned over and then attached to the temporary substrate 220 via the sacrificial layer 221.
  • an organic layer such as a polymer may be provided between the sacrificial layer 221 and the temporary substrate 220.
  • the growth substrate 210 is removed using the LLO process, so that the light emitting layers 211 to 213 can be transferred onto the temporary substrate 220.
  • a metal oxide layer 218 may be formed on the upper side of the light emitting layers 211 to 213 exposed by removing the growth substrate 210.
  • a metal oxide layer may be deposited on the upper side of the light emitting layers 211 to 213 using deposition equipment such as PECVD, sputtering, ALD, or e-beam.
  • a semiconductor light emitting device 200 provided with a first electrode 215, a second electrode 216, a passivation layer 217, and a metal oxide layer 218 on the light emitting layers 211 to 213 can be manufactured. there is.
  • the etchant 231 is placed in the first container 230, and the semiconductor light emitting device 200 is placed in the first container 230, thereby removing the sacrificial layer 221 and causing the semiconductor to emit light.
  • the device 200 may be separated from the temporary substrate.
  • the semiconductor light emitting device 200 is collected from the first container 230 and put into the second container 240.
  • Ultrapure water (DI) may be contained in the second container 240. Accordingly, the semiconductor light emitting device 200 can be cleaned with ultrapure water (DI) in the second container 240. Thereafter, after the semiconductor light emitting device 200 is collected from the second container 240, a drying process may be performed.
  • FIG. 15 illustrates assembling a plurality of semiconductor light emitting devices on an interposer by performing a self-assembly process.
  • the chamber 250 may be filled with fluid 251 and the interposer 260 may be mounted on the upper side of the chamber 250 . Thereafter, a plurality of horizontal semiconductor light emitting devices 200-1 to 200-3 may be dropped into the chamber 250.
  • the interposer 260 may include a substrate 261, a first assembly wiring 262, a second assembly wiring 263, an insulating layer 264, and a partition wall 265. .
  • the substrate 261 may be a support substrate for supporting the first assembled wiring 262, the second assembled wiring 263, the insulating layer 264, and the partition wall 265.
  • the first assembly wiring 262 may be disposed on the substrate 261 .
  • the second assembly wiring 263 may be disposed on the substrate 261 .
  • first assembly wiring 262 and the second assembly wiring 263 may each be disposed on the same layer.
  • first and second assembly wirings 262 and 263 may be in contact with the upper surface of the substrate 261, but this is not limited.
  • the first assembly wiring 262 and the second assembly wiring 263 may each be disposed on the same layer.
  • the first assembly wiring 262 and the second assembly wiring 263 may be arranged parallel to each other.
  • the first assembly wiring 262 and the second assembly wiring 263 may each serve to assemble the semiconductor light emitting devices 200-1 to 200-3 into the assembly holes 265H1 to 265H3 using a self-assembly method. there is.
  • an electric field is generated between the first assembly wiring 262 and the second assembly wiring 263 by the voltage supplied to the first assembly wiring 262 and the second assembly wiring 263, and this electric field
  • the semiconductor light emitting devices (200-1 to 200-3) being moved by the magnet may be assembled in the assembly holes (265H1 to 265H3) by the DEP force formed by.
  • the assembly holes 265H1 to 265H3 may have a diameter larger than that of the semiconductor light emitting devices 200-1 to 200-3.
  • the first assembly wiring 262 and the second assembly wiring 263 may each include a plurality of metal layers. Although not shown, the first assembly wiring 262 and the second assembly wiring 263 may include a main wiring and an auxiliary electrode, respectively.
  • the main wiring of each of the first assembly wiring 262 and the second assembly wiring 263 may be arranged long along one direction of the substrate 261 .
  • the auxiliary electrodes of each of the first assembly wiring 262 and the second assembly wiring 263 may extend from the main wiring toward the assembly holes 265H1 to 265H3.
  • the auxiliary electrode may be electrically connected to the main wiring.
  • the main wiring may be disposed on the auxiliary wiring, so that the lower surface of the main wiring may be in contact with the upper surface of the auxiliary wiring, but this is not limited.
  • first assembly wiring 262 and the second assembly wiring 263 may be disposed on different layers.
  • the insulating layer 264 may be disposed on the first assembled wiring 262 and the second assembled wiring 263.
  • the insulating layer 264 may be made of an inorganic material or an organic material.
  • the insulating layer 264 may be made of a material having a dielectric constant related to the DEP force. For example, the greater the dielectric constant of the insulating layer 264, the greater the DEP force may be, but this is not limited.
  • the insulating layer 264 prevents fluid from directly contacting the first assembly wiring 262 or the second assembly wiring 263 and causing corrosion during self-assembly through the assembly holes 265H1 to 265H3 of the partition wall 265 formed later. can do.
  • the partition 265 may be disposed on the insulating layer 264.
  • the insulating layer 264 may have assembly holes 265H1 to 265H3.
  • the assembly holes 265H1 to 265H3 may be formed in each of the plurality of sub-pixels PX1, PX2, and PX3 of each of the plurality of pixels PX. That is, each sub-pixel (PX1, PX2, PX3) may be formed in one assembly hole (265H1 to 265H3), but this is not limited.
  • the insulating layer 264 may be exposed within the assembly holes 265H1 to 265H3.
  • the bottom surface 158-2 of the assembly holes 265H1 to 265H3 may be the top surface of the insulating layer 264.
  • the height (or thickness) of the partition wall 265 may be determined by considering the thickness of the semiconductor light emitting devices 200-1 to 200-3.
  • a plurality of semiconductor light emitting devices 200-1 to 200-3 may be moved within the fluid 251 in response to the movement of the magnet 253.
  • the magnet 253 may be moved rotationally, zigzagly, or zigzagly with rotation.
  • the magnetic layer included in the first electrode 215 and/or the second electrode 216 of the horizontal semiconductor light emitting device is magnetized by the magnet 253, so that the semiconductor light emitting devices 200-1 to 200-3 are magnetized ( 253).
  • DEP force may be formed on the interposer 260.
  • DEP force may be formed by an alternating current voltage applied to the first assembly wiring 262 and the second assembly wiring 263 disposed in each of the assembly holes 265H1 to 265H3.
  • the intensity of the DEP force is very strong within the assembly holes (265H1 to 265H3) and is very weak or zero outside the assembly holes.
  • a plurality of semiconductor light emitting devices (200-1 to 200-3) moving by the magnet 253 are pulled by the DEP force formed in the corresponding assembly holes (265H1 to 265H3) to be assembled in the corresponding assembly holes (265H1 to 265H3). You can.
  • each of the plurality of red semiconductor light-emitting devices 200-1, the plurality of green semiconductor light-emitting devices 150-2, and the plurality of blue semiconductor light-emitting devices 150-3 are sequentially disposed on the substrate 261.
  • Each pixel (PX) may be assembled into a plurality of sub-pixels (PX1, PX2, and PX3).
  • a plurality of red semiconductor light-emitting devices 200-1, a plurality of green semiconductor light-emitting devices 150-2, and a plurality of blue semiconductor light-emitting devices 150-3 are simultaneously connected to a plurality of pixels ( PX) may be assembled into each of a plurality of sub-pixels (PX1, PX2, PX3).
  • a plurality of red semiconductor light-emitting devices 200-1, a plurality of green semiconductor light-emitting devices 150-2, and a plurality of blue semiconductor light-emitting devices 150-3 may be dropped into the fluid of the chamber and mixed.
  • the same self-assembly process is performed so that a plurality of red semiconductor light-emitting devices 200-1, a plurality of green semiconductor light-emitting devices 150-2, and a plurality of blue semiconductor light-emitting devices 150-3 are simultaneously formed on the substrate 261.
  • ) can be assembled into a plurality of sub-pixels (PX1, PX2, PX3) for each of the plurality of pixels (PX) on the image.
  • each of the red semiconductor light-emitting device 200-1, the green semiconductor light-emitting device 150-2, and the blue semiconductor light-emitting device 150-3 may have exclusivity from each other. That is, the shapes and sizes of the red semiconductor light-emitting device 200-1, green semiconductor light-emitting device 150-2, and blue semiconductor light-emitting device 150-3 may be different.
  • the red semiconductor light emitting device 200-1 has a circular shape
  • the green semiconductor light emitting device 150-2 has a first oval shape with a first minor axis and a first long axis
  • the blue semiconductor light emitting device 150-3 has a first oval shape.
  • a metal layer such as titanium (Ti) was provided on the lower side of the horizontal semiconductor light emitting device to increase the reaction speed by the magnet during self-assembly.
  • the light reflectance decreased due to the same metal layer.
  • a metal oxide layer 218 is disposed on the lower side of the semiconductor light emitting device 200, and the thickness of the metal oxide layer 218 is greater than the thickness of the passivation layer 217.
  • Figure 16 shows the assembly rate by voltage in each of Comparative Example, Example 1, and Example 2.
  • a metal layer such as titanium (Ti) is provided on the lower side of the semiconductor light-emitting device, and in Example 1, the metal oxide layer 218 disposed on the lower side of the semiconductor light-emitting device 200 is made of TiO2. , In Example 2, the metal oxide layer 218 disposed below the semiconductor light emitting device 200 is made of SiO2.
  • a metal oxide layer 218 may be disposed on the lower side of the semiconductor light emitting device 200. Since the metal oxide has hydrophilic properties, the semiconductor light emitting device 200 is not adsorbed to the surface of the interposer 260 during self-assembly, thereby improving the assembly rate.
  • the interposer 260 is placed in a chamber ( After being detached from 250), a drying process and a cleaning process may be performed to dry and clean the interposer 260.
  • 17 to 19 illustrate transferring a plurality of semiconductor light emitting devices onto a backplane substrate using a pick and place process.
  • the stamp 270 is lowered and pressed so that a plurality of horizontal semiconductor light emitting devices on the interposer 260 are stamped. It may be attached to the protruding areas 271-1 to 271-3 of 270. At this time, the adhesive force of the lower surface of the protruding regions 271-1 to 271-3 may be greater than the adhesive force of the interposer 260 in which the plurality of semiconductor light emitting devices 200-1 to 200-3 are assembled.
  • the plurality of protruding regions 271 - 1 to 271 - 3 of the stamp 270 may be positioned to correspond to the plurality of semiconductor light emitting devices 200 - 1 to 200 - 3 on the interposer 260 .
  • a plurality of semiconductor light emitting devices (200-1 to 200-3) equal to the number of protruding regions (271-1 to 271-3) of the stamp (270) are connected to the plurality of protruding regions (271-1 to 271-1) of the stamp (270). 271-3).
  • stamp 270 may be raised. At this time, a plurality of semiconductor light emitting devices 200-1 to 200-3 may be attached to each of the plurality of protruding regions 271-1 to 271-3 of the raised stamp 270.
  • stamp 270 may be moved and positioned on backplane substrate 280 .
  • the backplane substrate 280 includes a plurality of pixels (PX), and each of the plurality of pixels (PX) may include a plurality of sub-pixels (PX1 to PX3).
  • a plurality of pixel drivers 282-1 to 282-3, a first insulating layer 284, a plurality of reflectors 285-1 to 285-3, and a second insulating layer 286 are disposed on the substrate 281. It can be.
  • the pixel drivers 282-1 to 282-3 are provided in each of the plurality of sub-pixels PX1 to PX3 and can operate the light emission of the corresponding semiconductor light emitting devices 200-1 to 200-3. It is not limited.
  • a plurality of reflectors 285-1 to 285-3 may be provided in each of the plurality of sub-pixels PX1 to PX3.
  • the reflectors 285-1 to 285-3 may be made of metal, but are not limited thereto.
  • the plurality of reflectors 285-1 to 285-3 are separated from each other, but they may be formed integrally with each other.
  • a plurality of reflectors 285-1 to 285-3 are disposed below the corresponding semiconductor light-emitting devices 200-1 to 200-3, respectively, to reflect light from the semiconductor light-emitting devices 200-1 to 200-3. It can be reflected forward.
  • the first insulating layer 284 and/or the second insulating layer 286 may be made of different insulating materials, but are not limited thereto.
  • the second insulating layer 286 may be an adhesive layer.
  • the second insulating layer 286 may transfer the plurality of semiconductor light emitting devices 200 - 1 to 200 - 3 on the stamp 270 to the backplane substrate 280 . That is, the stamp 270 is lowered, pressed, and then raised again, so that the plurality of semiconductor light emitting devices 200-1 to 200-3 on the stamp 270 can be transferred onto the backplane substrate 280.
  • the adhesive force of the backplane substrate 280 that is, the adhesive force of the second insulating layer 286, is greater than the adhesive force of the protruding regions 271-1 to 271-3, a plurality of semiconductor light emitting devices on the stamp 270 ( By attaching 200-1 to 200-3 to the second insulating layer 286 of the backplane substrate 280, the plurality of semiconductor light emitting devices 200-1 to 200-3 can be separated from the stamp 270. .
  • FIG. 21 is a cross-sectional view showing a display device according to an embodiment.
  • FIG. 21 shows the first sub-pixel (PX1) among the first to third sub-pixels (PX1) to PX3 on the backplane substrate 280 shown in FIG. 19.
  • the second sub-pixel (PX2) and the third sub-pixel (PX3) are the first sub-pixel except that the semiconductor materials of the light-emitting layers (211-213) of the plurality of semiconductor light-emitting devices (200-1 to 200-3) are different, respectively. It may have the same structure as that of (PX1).
  • the display device 300 includes a backplane substrate 280, a semiconductor light emitting device 200-1, a third insulating layer 287, a first electrode wire 288, and a second electrode. It may include wiring 289.
  • red horizontal semiconductor light emitting device 200-1 a red semiconductor light emitting device (200-1 in FIG. 19) and a green semiconductor are included in each of the plurality of sub-pixels of each of the plurality of pixels of the backplane substrate 280.
  • a light emitting device 200-2 and a blue semiconductor light emitting device 200-3 may be disposed.
  • the green semiconductor light emitting device 200-2 can be replaced with a green vertical semiconductor light emitting device or a green flip type semiconductor light emitting device.
  • the blue semiconductor light emitting device 200-3 may be replaced with a blue vertical semiconductor light emitting device or a blue flip type semiconductor light emitting device.
  • a third insulating layer 287 may be formed.
  • the third insulating layer 287 may be formed of an organic material, but this is not limited.
  • the third insulating layer 287 is a planarization layer, and its upper surface may have a straight plane. Since the upper surface of the third insulating layer 287 has a straight plane, the first electrode wiring 288 and the second electrode wiring 289 disposed on the third insulating layer 287 can be formed to have a uniform thickness. there is.
  • the upper surface of the third insulating layer 287 is shown as being disposed on the upper side of the semiconductor light-emitting device 200-1, but the semiconductor light-emitting device 200-1 is located on the upper surface of the third insulating layer 287. It may not be placed on the upper side of. That is, even if the third insulating layer 287 is disposed on the backplane substrate 280, the upper side of the semiconductor light emitting device 200-1 may be exposed to the outside.
  • the top surface of the third insulating layer 287 may be located on the same horizontal line as the top surface of the semiconductor light emitting device 200-1.
  • the first electrode wire 288 and the second electrode wire 289 may be disposed on the third insulating layer 287.
  • the first electrode wire 288 and the second electrode wire 289 may be spaced apart from each other and electrically insulated.
  • the first electrode wire 288 and the second electrode wire 289 may be formed simultaneously using the same material and using the same photolithography process, but this is not limited.
  • the first electrode wiring 288 and the second electrode wiring 289 may be made of a transparent conductive material such as ITO.
  • the first electrode wire 288 and the second electrode wire 289 are made of an opaque metal, but their thickness is so thin that the light transmittance may be maintained at 80% or more.
  • the first electrode wire 288 and the second electrode wire 289 are electrically connected to the first electrode 215 and the second electrode 216 of the semiconductor light emitting device 200-1 through the third insulating layer 287, respectively. It can be connected to . Although not shown, the first electrode wire 288 and the second electrode wire 289 are connected directly to the first electrode 215 and the second electrode wire 215 of the semiconductor light emitting device 200-1, respectively, without passing through the third insulating layer 287. It may be electrically connected to the electrode 216. That is, the third insulating layer 287 is not formed on the upper side of the semiconductor light-emitting device 200-1, so the upper side of the semiconductor light-emitting device 200-1 may be exposed to the outside.
  • first electrode wiring 288 and the second electrode wiring 289 are connected to the first electrode 215 and the second electrode 216 through the passivation layer 217 from the upper side of the semiconductor light emitting device 200-1, respectively. ) can be electrically connected to.
  • a metal oxide layer 218 is provided on the lower side of the semiconductor light emitting device 200, and the thickness (t2) of the metal oxide layer 218 is equal to that of the passivation layer 217. It can be made smaller than the thickness (t1). Accordingly, during self-assembly, the DEP force can cause the lower side of the semiconductor light-emitting device 200 to have an attractive force rather than a repulsive force, and the upper side of the semiconductor light-emitting device 200 to have a repulsive force rather than an attractive force. Therefore, during self-assembly, the horizontal semiconductor light emitting device is correctly assembled without being turned over, thereby preventing lighting defects.
  • a reflective layer made of metal is disposed on the lower side of a horizontal semiconductor light emitting device
  • the horizontal semiconductor light emitting device is adsorbed on the backplane substrate by the reflective layer, resulting in a decrease in the assembly rate.
  • a hydrophilic metal oxide layer 218 is provided on the lower side of the semiconductor light emitting device, so that the semiconductor light emitting device 200-1 is not adsorbed to the surface of the backplane substrate 280 by the metal oxide during self-assembly. Therefore, the assembly rate can be improved.
  • a metal layer such as Ti is placed on the lower side of a semiconductor light emitting device to increase the reaction speed to the magnet during self-assembly
  • the metal layer absorbs most of the light traveling in the downward direction, reducing light extraction efficiency. It was me too.
  • a metal oxide layer 218 is provided on the lower side of the semiconductor light emitting device 200, and the thickness (t2) of the metal oxide layer 218 is equal to that of the passivation layer 217. By making it smaller than the thickness t1, light can be transmitted instead of absorbed.
  • a metal oxide layer 218 is provided on the lower side of the semiconductor light emitting device 200-1, and the thickness t2 of the metal oxide layer 218 is adjusted to the passivation layer 217. ) may be smaller than the thickness t1, and reflectors 285-1 to 285-3 may be provided below the semiconductor light emitting device 200-1 on the backplane substrate 280.
  • the display device having this structure at least 80% (based on the red wavelength band) or more than 85% (green wavelength band or blue wavelength band) of the light traveling downward from the semiconductor light emitting device 200-1 is reflected forward. By doing so, light luminance can be improved.
  • Figure 25 is a cross-sectional view showing a semiconductor light-emitting device according to the second embodiment.
  • Figure 26 is a plan view showing the dielectric oxide layer 218-2 in the semiconductor light emitting device according to the second embodiment.
  • the second embodiment is the same as the first embodiment (FIG. 8) except for the metal oxide layer 218.
  • components having the same shape, structure, and/or function as those of the first embodiment are assigned the same reference numerals and detailed descriptions are omitted.
  • the semiconductor light emitting device 200A according to the second embodiment includes light emitting layers 211 to 213, a first electrode 215, a second electrode 216, a passivation layer 217, and a metal. It may include an oxide layer 218.
  • the semiconductor light emitting device 200A according to the second embodiment may be a red horizontal semiconductor light emitting device, a green semiconductor light emitting device, and/or a blue semiconductor light emitting device.
  • the metal oxide layer 218 may include a conductive oxide layer 218-1 and a dielectric oxide layer 218-2.
  • the conductive oxide layer 218-1 may be disposed below the light emitting layers 211 to 213.
  • the conductive oxide layer 218-1 may be disposed on the lower side of the light emitting layers 211 to 213.
  • the conductive oxide layer 218-1 may be disposed on the lower side of the first conductive semiconductor layer 211.
  • the conductive oxide layer 218-1 may be in contact with the lower surface of the first conductive semiconductor layer 211, but this is not limited.
  • the conductive oxide layer may have the same shape as the shape of the lower surface of the first conductive semiconductor layer 211.
  • the conductive oxide layer may have the same size as the size (or area) of the lower surface of the first conductive semiconductor layer 211, but this is not limited.
  • the conductive oxide layer 218-1 may include ITO, SnO, AZO (ZnO:Al), BZO (ZnO:B), etc.
  • Dielectric oxide layer 218-2 may be disposed on the lower side of conductive oxide layer 218-1.
  • the dielectric oxide layer 218-2 may be in contact with the lower surface of the conductive oxide layer 218-1, but this is not limited.
  • the dielectric oxide layer 218-2 may have the same shape as the shape of the lower surface of the conductive oxide layer 218-1.
  • the dielectric oxide layer 218-2 may have the same size (or area) as the bottom surface of the conductive oxide layer 218-1, but this is not limited.
  • the dielectric oxide layer 218-2 may include SiO2, TiO2, Al2O3, HfO, etc.
  • the dielectric oxide layer 218-2 may have a plurality of grooves 218-2H.
  • the plurality of grooves 218-2H may have a circular shape, but this is not limited.
  • the plurality of grooves 218-2H may each be formed to penetrate the dielectric oxide layer 218-2 to expose the lower surface of the conductive oxide layer 218-1, but this is not limited.
  • the thickness (t2) of the dielectric oxide layer 218-2 is ⁇ /4n, which can improve diffuse reflection of light.
  • some of the light traveling downward from the active layer 212 of the light-emitting layers 211 to 213 is diffusely reflected by the plurality of grooves 218-2H provided in the dielectric oxide layer 218-2. Proceeding forward, some of the other light may proceed to the lower side of the semiconductor light emitting device 200A and be reflected forward by the reflectors 285-1 to 285-3 provided on the backplane substrate. Accordingly, light extraction efficiency can be further increased and light luminance can be dramatically improved.
  • Figure 27 is a cross-sectional view showing a semiconductor light-emitting device according to the third embodiment.
  • Figure 28 is a plan view showing the conductive oxide layer 218-1 in the semiconductor light emitting device according to the third embodiment.
  • the third embodiment is the same as the first or second embodiments except for the metal oxide layer 218.
  • the third embodiment is the same as the second embodiment except for the arrangement order of the conductive oxide layer 218-1 and the dielectric oxide layer 218-2 of the metal oxide layer 218.
  • components having the same shape, structure, and/or function as those of the first or second embodiment are assigned the same reference numerals and detailed descriptions are omitted.
  • the semiconductor light emitting device 200B according to the third embodiment includes light emitting layers 211 to 213, a first electrode 215, a second electrode 216, a passivation layer 217, and a metal. It may include an oxide layer 218.
  • the semiconductor light emitting device 200B according to the third embodiment may be a red horizontal semiconductor light emitting device, a green semiconductor light emitting device, and/or a blue semiconductor light emitting device.
  • the metal oxide layer 218 may include a dielectric oxide layer 218-2 and a conductive oxide layer 218-1.
  • the dielectric oxide layer 218-2 may be disposed below the light emitting layers 211 to 213.
  • the dielectric oxide layer 218-2 may be disposed on the lower side of the light emitting layers 211 to 213.
  • the dielectric oxide layer 218-2 may be disposed on the lower side of the first conductivity type semiconductor layer 211.
  • the dielectric oxide layer 218-2 may be in contact with the lower surface of the first conductive semiconductor layer 211, but this is not limited.
  • the dielectric oxide layer 218-2 may have the same shape as the shape of the lower surface of the first conductive semiconductor layer 211.
  • the dielectric oxide layer 218-2 may have the same size as the size (or area) of the bottom surface of the first conductive semiconductor layer 211, but this is not limited.
  • the dielectric oxide layer 218-2 may include SiO2, TiO2, Al2O3, HfO, etc.
  • Conductive oxide layer 218-1 may be disposed on the lower side of dielectric oxide layer 218-2.
  • the conductive oxide layer 218-1 may be in contact with the lower surface of the dielectric oxide layer 218-2, but this is not limited.
  • the conductive oxide layer 218-1 may have the same shape as the shape of the lower surface of the dielectric oxide layer 218-2.
  • the conductive oxide layer 218-1 may have the same size (or area) as the bottom surface of the dielectric oxide layer 218-2, but this is not limited.
  • the conductive oxide layer 218-1 may include ITO, SnO, AZO (ZnO:Al), BZO (ZnO:B), etc.
  • the conductive oxide layer 218-1 may have a plurality of grooves 218-1H.
  • the plurality of grooves 218-1H may have a circular shape, but this is not limited.
  • the plurality of grooves 218-1H may each be formed to penetrate the conductive oxide layer 218-1 to expose the lower surface of the dielectric oxide layer 218-2, but this is not limited.
  • the thickness (t2) of the conductive oxide layer 218-1 is ⁇ /4n, which can activate diffuse reflection of light.
  • some of the light traveling downward from the active layer 212 of the light-emitting layers 211 to 213 is diffusely reflected by the plurality of grooves 218-1H provided in the conductive oxide layer 218-1. Proceeding forward, some of the other light may proceed to the lower side of the semiconductor light emitting device 200B and be reflected forward by the reflectors 285-1 to 285-3 provided on the backplane substrate. Accordingly, light extraction efficiency can be further increased and light luminance can be dramatically improved.
  • Figure 29 is a cross-sectional view showing a semiconductor light-emitting device according to the fourth embodiment.
  • the fourth embodiment is the same as the first to third embodiments except for the metal oxide layer 218.
  • components having the same shape, structure, and/or function as those of the first to third embodiments are assigned the same reference numerals and detailed descriptions are omitted.
  • the semiconductor light emitting device 200C according to the fourth embodiment includes a light emitting layer 211 to 213, a first electrode 215, a second electrode 216, a passivation layer 217, and a metal oxide layer ( 218) may be included.
  • the semiconductor light emitting device 200C according to the fourth embodiment may be a red horizontal semiconductor light emitting device, a green semiconductor light emitting device, and/or a blue semiconductor light emitting device.
  • the metal oxide layer 218 may include a plurality of first metal oxide layers 218-1a to 218-1c and a plurality of second metal oxide layers 218-2a to 218-2c.
  • the first metal oxide layers 218-1a to 218-1c and the second metal oxide layers 218-2a to 218-2c may be the dielectric oxide layer 218-2.
  • the dielectric oxide layer 218-2 may include SiO2, TiO2, Al2O3, HfO, etc.
  • the first metal oxide layers 218-1a to 218-1c and the second metal oxide layers 218-2a to 218-2c may have different refractive indices among the materials constituting the dielectric oxide layer 218-2. You can.
  • the first metal oxide layers 218-1a to 218-1c may include SiO2, and the second metal oxide layers 218-2a to 218-2c may include TiO2, but the present invention is not limited thereto.
  • the metal oxide layer 218 consists of 5 to 30 first metal oxide layers 218-1a to 218-1c and second metal oxide layers 218-2a to 218-2c as one pair. Can be composed of pairs.
  • the total thickness of the plurality of first metal oxide layers 218-1a to 218-1c or the total thickness of the plurality of second metal oxide layers 218-2a to 218-2c is 1/ of the thickness of the passivation layer 217. It can be 5 or less.
  • the sum of the total thickness of the plurality of first metal oxide layers 218-1a to 218-1c and the total thickness of the plurality of second metal oxide layers 218-2a to 218-2c is the thickness of the passivation layer 217. It may be less than 1/2.
  • the metal oxide layer 218 includes a plurality of first metal oxide layers 218-1a to 218-1c and a plurality of second metal oxide layers 218-2a to 218- having different refractive indices. By stacking 2c), it can be used as a reflective layer.
  • the first metal oxide layer (218-1a to 218-1c) and the second metal oxide layer (218-2a to 218-2c) are not made of pure metal and have strong bonding strength with the epitaxial layer, causing a peeling problem. Since this does not occur, defects in the semiconductor light emitting device 200C itself or defects in products such as display devices can be prevented.
  • Figure 30 is a cross-sectional view showing a semiconductor light-emitting device according to the fifth embodiment.
  • the fifth embodiment is the same as the first to fourth embodiments except for the metal oxide layer 218.
  • components having the same shape, structure, and/or function as those of the first to fourth embodiments are assigned the same reference numerals and detailed descriptions are omitted.
  • the semiconductor light emitting device 200D according to the fifth embodiment includes a light emitting layer 211 to 213, a first electrode 215, a second electrode 216, a passivation layer 217, and a metal oxide layer ( 218) may be included.
  • the semiconductor light emitting device 200D according to the fifth embodiment may be a red horizontal semiconductor light emitting device, a green semiconductor light emitting device, and/or a blue semiconductor light emitting device.
  • metal oxide layer 218 may be disposed on the lower side of light emitting layers 211 to 213. Additionally, the metal oxide layer 218 may be disposed on the sides of the light emitting layers 211 to 213. For example, the metal oxide layer 218 may be disposed on the side of the first conductivity type semiconductor layer 211.
  • the passivation layer 217 may be disposed on the sides of the light emitting layers 211 to 213.
  • the passivation layer 217 may be disposed on the side of the first conductivity type semiconductor layer 211.
  • the metal oxide layer 218 may be disposed on the passivation layer 217 on the sides of the light emitting layers 211 to 213. That is, the metal oxide layer 218 may be disposed on the passivation layer along the side perimeter of the light emitting layers 211 to 213. For example, the metal oxide layer 218 may overlap the passivation layer 217 horizontally.
  • the metal oxide layer 218 is disposed on the passivation layer along the side perimeter of the light-emitting layers 211 to 213, thereby forming the light-emitting layer (218) by penetration of the etchant 231, as shown in FIG. 14. 211 to 213) (or epi layer) can be prevented from being damaged. Accordingly, defective light emission of the semiconductor light emitting device 200D can be prevented.
  • Figure 31 is a cross-sectional view showing a semiconductor light-emitting device according to the sixth embodiment.
  • the sixth embodiment is the same as the first to fifth embodiments except for the shape of the light emitting layers 211 to 213.
  • components having the same shape, structure, and/or function as those of the first to fifth embodiments are assigned the same reference numerals and detailed descriptions are omitted.
  • the semiconductor light emitting device 200E according to the sixth embodiment includes a light emitting layer 211 to 213, a first electrode 215, a second electrode 216, a passivation layer 217, and a metal oxide layer ( 218) may be included.
  • the semiconductor light emitting device 200E according to the sixth embodiment may be a red horizontal semiconductor light emitting device, a green semiconductor light emitting device, and/or a blue semiconductor light emitting device.
  • the light emitting layers 211 to 213 may have a first region 200a and a second region 200b surrounding the first region 200a.
  • a recess 219 may be formed in the first region 200a of the light emitting layers 211 to 213.
  • the recess 219 may have a circular shape, but is not limited thereto.
  • the top surface of the first region 200a that is, the bottom surface of the recess 219, may be positioned differently from the top surface of the second region 200b of the light emitting layers 211 to 213 by the recess 219. That is, the bottom surface of the recess 219 and the top surface of the second region 200b of the light emitting layers 211 to 213 may be located on different horizontal lines.
  • the bottom surface of the recess 219 may be located lower than the top surface of the second region 200b of the light emitting layers 211 to 213.
  • the upper surface of the first conductive semiconductor layer 211 may be exposed by the recess 219.
  • the bottom surface of the recess 219 may be the top surface of the first conductivity type semiconductor layer 211.
  • the upper surface of the second conductivity type semiconductor layer 213 may be exposed by the second region 200b of the light emitting layers 211 to 213.
  • the top surface of the second region 200b of the light emitting layers 211 to 213 may be the top surface of the second conductivity type semiconductor layer 213.
  • the first electrode 215 and the second electrode 216 may be disposed on the upper side of the light emitting layers 211 to 213.
  • the first electrode 215 may be disposed on the upper side of the second region 200b of the light emitting layers 211 to 213, and the second electrode 216 may be disposed within the recess 219.
  • the first electrode 215 is in contact with the second region 200b of the light emitting layers 211 to 213, that is, the top surface of the second conductive semiconductor layer 213, and the second electrode 216 is in contact with the bottom surface of the recess, that is. It may be in contact with the upper surface of the first conductive semiconductor layer 211.
  • the top surface of the first region 200a of the light-emitting layers 211 to 213 is the top surface of the second conductive semiconductor layer 213, and the second region 200b of the light-emitting layers 211 to 213 ) may be the top surface of the first conductivity type semiconductor layer 211.
  • the light emitting layers 211 to 213 are the top surface of the first region 200a, that is, the bottom surface of the recess 219 is the top surface of the first conductivity type semiconductor layer 211, and the light emitting layers 211 to 213 are the top surface of the first region 200a.
  • the top surface of the second region 200b of 213) may be the top surface of the second conductivity type semiconductor layer 213.
  • the driving current flows from the center area (first area 200a) of the light emitting layers 211 to 213 to the edge area (second area 200b), in the sixth embodiment In , the driving current may flow from the edge area (second area 200b) of the light emitting layers 211 to 213 to the center area (first area 200a).
  • the size of the second electrode 216 is larger than the size of the first electrode 215, while in the sixth embodiment, the size of the first electrode (216) is larger than the size of the second electrode 216. 215) may be larger.
  • the display device described above may be a display panel. That is, in the embodiment, the display device and the display panel may be understood to have the same meaning.
  • a display device in a practical sense may include a display panel and a controller (or processor) capable of controlling the display panel to display an image.
  • Embodiments may be adopted in the field of displays that display images or information. Embodiments may be adopted in the field of displays that display images or information using semiconductor light-emitting devices.
  • the semiconductor light-emitting device may be a micro-level semiconductor light-emitting device or a nano-level semiconductor light-emitting device.
  • embodiments include TVs, Shiny, mobile terminals such as mobile phones and smart phones, displays for computers such as laptops and desktops, head-up displays (HUDs) for automobiles, backlight units for displays, VR, and AR.
  • HUDs head-up displays
  • MR mixed reality
  • light sources etc.

Landscapes

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Abstract

반도체 발광 소자는 제1 영역과 상기 제1 영역을 둘러싸는 제2 영역을 갖는 발광층과, 제1 영역의 상측 상에 제1 전극과, 제2 영역의 상측 상에 제2 전극과, 발광층을 둘러싸는 패시베이션층과, 발광층의 하측 상에 금속 산화물층을 포함한다. 금속 산화물층의 두께는 상기 패시베이션층의 두께보다 작을 수 있다.

Description

반도체 발광 소자 및 디스플레이 장치
실시예는 반도체 발광 소자 및 디스플레이 장치에 관한 것이다.
대면적 디스플레이는 액정디스플레이(LCD), OLED 디스플레이, 그리고 마이크로-LED 디스플레이(Micro-LED display) 등이 있다.
마이크로-LED 디스플레이는 100㎛ 이하의 직경 또는 단면적을 가지는 반도체 발광 소자인 마이크로-LED를 표시소자로 사용하는 디스플레이이다.
마이크로-LED 디스플레이는 반도체 발광 소자인 마이크로-LED를 표시소자로 사용하기 때문에 명암비, 응답속도, 색 재현율, 시야각, 밝기, 해상도, 수명, 발광효율이나 휘도 등 많은 특성에서 우수한 성능을 가지고 있다.
특히 마이크로-LED 디스플레이는 화면을 모듈 방식으로 분리, 결합할 수 있어 크기나 해상도 조절이 자유로운 장점 및 플렉서블 디스플레이 구현이 가능한 장점이 있다.
그런데 대형 마이크로-LED 디스플레이는 수백만 개 이상의 마이크로-LED가 필요로 하기 때문에 마이크로-LED를 디스플레이 패널에 신속하고 정확하게 전사하기 어려운 기술적 문제가 있다.
최근 개발되고 있는 전사기술에는 픽앤-플레이스 공법(pick and place process), 레이저 리프트 오프법(Laser Lift-off method) 또는 자가조립 방식(self-assembly method) 등이 있다.
이 중에서, 자가조립 방식은 유체 내에서 반도체 발광 소자가 조립위치를 스스로 찾아가는 방식으로서 대화면의 디스플레이 장치의 구현에 유리한 방식이다.
하지만, 아직 마이크로-LED의 자가조립을 통하여 디스플레이를 제조하는 기술에 대한 연구가 미비한 실정이다.
특히 종래기술에서 대형 디스플레이에 수백만 개 이상의 반도체 발광 소자를 신속하게 전사하는 경우 전사 속도(transfer speed)는 향상시킬 수 있으나 전사 불량률(transfer error rate)이 높아질 수 있어 전사 수율(transfer yield)이 낮아지는 기술적 문제가 있다.
관련 기술에서 유전영동(dielectrophoresis, DEP)을 이용한 자가조립 방식의 전사공정이 시도되고 있으나 DEP force의 불균일성 등으로 인해 자가 조립률이 낮은 문제가 있다.
한편, 수평형 반도체 발광 소자는 상측에 아노드 전극과 캐소드 전극이 배치되어 전기적 연결이 용이한 장점이 있다. 하지만, 수평형 반도체 발광 소자가 디스플레이용 화소(또는 서브 화소)로 사용되기 위해서 마이크로미터 사이즈로 작아짐에 따라 광 휘도가 저하되고 있어, 이에 해결하기 위한 다양한 방안이 연구되고 있다.
도 1에 도시한 바와 같이, 수평형 반도체 발광 소자(1)의 하측에 Al, Ag, APC(Ag-Pd-Cu)와 같은 반사층(3)을 배치하여, 광 반사를 통해 광 휘도를 향상시키는 방안이 제시되었다.
하지만, 반사층(3)이 금속으로 이루어져 있어, 자가 조립시 수평형 반도체 발광 소자(1)가 기판의 표면에 흡착되어, 조립율이 저하되는 문제가 있다. 즉, 자가 조립 공정을 통해 수많은 수평형 반도체 발광 소자(1) 각각이 정위치에 조립되어야 한다. 하지마, 수평형 반도체 발광 소자(1)의 반사층(3)으로 인해 수평형 반도체 발광 소자(1)가 기판 상의 정위치가 아닌 위치에 조립되어 조립율이 저하된다. 또한, 비정위치에 조립된 수평형 반도체 발광 소자(1)는 전기적 연결이 되지 않아 점등 불량을 야기한다.
아울러, 수평형 반도체 발광 소자(1)에서 반사층(3)과 에피층(반도체층) 간의 접합력이 매우 약해, 자가 조립시 수많은 수평형 반도체 발광 소자(1)가 이동 중에 서로 충돌됨에 따라 반사층(3)과 에피층(반도체층) 간의 접합력이 더욱 더 약해져, 반사층(3)이 에피층(반도체층)으로부터 박리되어, 수평형 반도체 발광 소자(1) 자체의 불량이나 디스플레이 장치와 같은 제품 불량을 야기한다.
한편, 자가 조립시 자석에 의한 반응 속도를 높이기 위해, 수평형 반도체 발광 소자의 하측에 티타늄(Ti)와 같은 금속층이 구비된다. 하지만, 티타늄(Ti)와 같은 금속층은 광 흡수 능령이 뛰어나, 광 반사율이 저하되는 문제가 있다. 예컨대, 티타늄(Ti)와 같은 금속층을 향하는 광의 70%이상이 흡수된다는 보고가 있다.
따라서, 자가 조립시 조립율을 향상시키며, 광 흡수를 최소화할 수 있는 수평형 반도체 발광 소자의 개발이 절실하다.
한편, 수평형 반도체 발광 소자의 하측에 어떠한 레이어도 구비하지 않을 수도 있다. 이러한 경우, 수평형 반도체 발광 소자의 제조 공정에서 식각액에 에피층(반도체층)이 노출되어, 식각액에 의해 에피층(반도체층)이 손상된다. 이에 따라, 수평형 반도체 발광 소자의 전기적 특성이나 광학적 특성이 저하되어 디스플레이 장치의 광 휘도가 저하되는 문제가 있다.
실시예는 전술한 문제 및 다른 문제를 해결하는 것을 목적으로 한다.
실시예의 다른 목적은 광 휘도를 향상시킬 수 있는 반도체 발광 소자 및 디스플레이 장치를 제공하는 것이다.
또한, 실시예의 또 다른 목적은 자가 조립시 흡착 문제를 해결할 수 있는 반도체 발광 소자 및 디스플레이 장치를 제공하는 것이다.
아울러, 실시예의 또 다른 목적은 조립율을 향상시킬 수 있는 반도체 발광 소자 및 디스플레이 장치를 제공하는 것이다.
실시예의 기술적 과제는 본 항목에 기재된 것에 한정되지 않으며, 발명의 설명을 통해 파악될 수 있는 것을 포함한다.
상기 또는 다른 목적을 달성하기 위해 실시예의 일 측면에 따르면, 반도체 발광 소자는, 반도체 발광 소자는, 제1 영역과 상기 제1 영역을 둘러싸는 제2 영역을 갖는 발광층; 상기 제1 영역의 상측 상에 제1 전극; 상기 제2 영역의 상측 상에 제2 전극; 상기 발광층을 둘러싸는 패시베이션층; 및 상기 발광층의 하측 상에 금속 산화물층;을 포함하고, 상기 금속 산화물층의 두께는 상기 패시베이션층의 두께보다 작다.
상기 금속 산화물층의 두께는 상기 패시베이션층의 두께의 1/3 이하일 수 있다.
상기 금속 산화물층은 도전성 산화물층을 포함할 수 있다. 상기 금속 산화물층은 유전성 산화물층을 포함할 수 있다.
상기 금속 산화물층은, 도전성 산화물층; 및 유전성 산화물층;을 포함할 수 있다.
상기 도전성 산화물층은 상기 발광층의 하측 상에 배치되고, 상기 유전성 산화물층은 상기 도전성 산화물층의 하측 상에 배치될 수 있다. 상기 유전성 산화물층은 복수의 홈을 가질 수 있다.
상기 유전성 산화물층은 상기 발광층의 하측 상에 배치되고, 상기 도전성 산화물층은 상기 유전성 산화물층의 하측 상에 배치될 수 있다. 상기 도전성 산화물층은 복수의 홈을 가질 수 있다.
상기 금속 산화물층은, 복수의 제1 금속 산화물층; 및 상기 복수의 제1 금속 산화물층 사이에 복수의 제2 금속 산화물층;을 포함할 수 있다. 상기 복수의 제1 금속 산화물층의 전체 두께 및 상기 복수의 제2 금속 산화물층의 전체 두께의 합은 상기 패시베이션층의 두께의 1/2 이하일 수 있다.
상기 금속 산화물은 상기 발광층의 측부 상에 배치될 수 있다. 상기 금속 산화물은 상기 패시베이션층과 수평으로 중첩될 수 있다.
실시예의 다른 측면에 따르면, 디스플레이 장치는, 기판; 상기 기판 상에 반사판; 상기 반사판 상에 접착층; 상기 접착층 상에 서로 상이한 컬러 광을 발광하는 복수의 반도체 발광 소자; 및 상기 복수의 반도체 발광 소자 각각의 상측 상에 제1 전극 배선 및 제2 전극 배선;을 포함하고, 상기 제1 전극 배선 및 상기 제2 전극 배선은 각각 상기 복수의 반도체 발광 소자 각각의 제1 전극 및 제2 전극에 연결될 수 있다.
실시예에 따르면, 도 8에 도시한 바와 같이, 반도체 발광 소자(200)의 하측에 금속 산화물층(218)을 구비하고, 금속 산화물층(218)의 두께(t2)를 패시베이션층(217)의 두께(t1)보다 작게 할 수 있다. 반도체 발광 소자(200)는 수평형 반도체 발광 소자일 수 있다. 이에 따라, 자가 조립시 DEP force에 의해 반도체 발광 소자(200)의 하측이 척력보다는 인력이 작용하도록 하고 반도체 발광 소자(200)의 상측이 인력보다는 척력이 작용하도록 할 수 있다. 그러므로, 자가 조립시 반도체 발광 소자(200)가 뒤집히지 않고 정조립됨으로써, 점등 불량이 방지될 수 있다.
실시예에 따르면, 비공개 내부기술에서 수평형 반도체 발광 소자의 하측에 금속 기판의 반사층이 배치되는 경우 반사층에 의해 수평형 반도체 발광 소자가 백플레인 기판 상에 흡착되어 조립율이 저하되는 문제가 해결될 수 있다. 즉, 실시예에 따르면, 반도체 발광 소자(200)의 하측에 친수성을 갖는 금속 산화물층(218)을 구비하여, 자가 조립시 금속 산화물에 의해 반도체 발광 소자(200)가 백플레인 기판의 표면에 흡착되지 않으므로, 조립율이 향상될 수 있다.
실시예에 따르면, 비공개 내부기술에서 자가 조립시 자석에 대한 반응 속도를 높이기 위해 수평형 반도체 발광 소자의 하측 상에 Ti와 같은 금속층이 배치되는 경우, 해당 금속층이 하부 방향으로 진행되는 광의 대부분을 흡수하여 광 추출 효율이 저하되는 문제를 해결할 수 있다. 즉, 실시예에 따르면, 도 8에 도시한 바와 같이, 반도체 발광 소자(200)의 하측에 금속 산화물층(218)을 구비하고, 금속 산화물층(218)의 두께(t2)를 패시베이션층(217)의 두께(t1)보다 작게 함으로써, 광을 흡수 대신 투과하도록 할 수 있다.
실시예에 따르면, 도 22에 도시한 바와 같이, 반도체 발광 소자(200-1)의 하측에 금속 산화물층(218)을 구비하고, 금속 산화물층(218)의 두께(t2)를 패시베이션층(217)의 두께(t1)보다 작게 하며, 백플레인 기판 상에서 반도체 발광 소자(200-1) 아래에 반사판(285-1)을 구비할 수 있다. 이러한 구조를 갖는 디스플레이 장치에 의해 반도체 발광 소자(200-1)에서 하부 방향으로 진행되는 광의 적어도 80%이상(적색 파장 대역 기준)이나 85% 이상(녹색 파장 대역이나 청색 파장 대역)이 전방으로 반사됨으로써, 광 휘도가 향상될 수 있다.
실시예에 따르면, 도 25 내지 도 28에 도시한 바와 같이, 금속 산화물층(218)이 도전성 산화물층(218-1) 및 유전성 산화물층(218-2)을 포함할 수 있다. 이러한 경우, 이들 도전성 산화물층(218-1) 또는 유전성 산화물층(218-2)이 최하층에 위치될 때, 해당 최하층에 구비된 복수의 홈(218-1H, 218-2H)에 의해 발광층(200A, 200B)의 활성층(212)에서 하부 방향으로 진행된 광의 일부 광이 난반사되어 전방으로 진행되고, 다른 일부 광은 반도체 발광 소자(200A, 200B)의 하측으로 진행되어 백플레인 기판(도 19의 280) 상에 구비된 반사판(285-1 내지 285-3)에 의해 전방으로 반사될 수 있다. 이에 따라, 광 추출 효율이 더욱 더 증가되어 광 휘도가 획기적으로 향상될 수 있다.
실시예에 따르면, 도 29에 도시한 바와 같이, 금속 산화물층(218)이 서로 상이한 굴절율을 갖는 복수의 제1 금속 산화물층(218-1a 내지 218-1c) 및 복수의 제2 금속 산화물층(218-2a 내지 218-2c)이 적층됨으로써, 반사층으로 사용될 수 있다. 이러한 경우, 제1 금속 산화물층(218-1a 내지 218-1c) 및 제2 금속 산화물층(218-2a 내지 218-2c)이 순수한 금속으로 이루어지지 않고 에피층과의 접합력이 강해, 박리 문제가 발생되지 않아, 반도체 발광 소자(200C) 자체의 불량이나 디스플레이 장치와 같은 제품 불량이 방지될 수 있다.
실시예에 따르면, 도 30에 도시한 바와 같이, 금속 산화물층(218)은 발광층(211 내지 213)의 측부 둘레를 따라 패시베이층 상에 배치됨으로써, 도 14에 도시한 바와 같이 식각액(231)의 침투에 의해 발광층(211 내지 213)(또는 에피층)이 손상되는 것이 방지될 수 있다. 이에 따라, 반도체 발광 소자(200D)의 발광 불량이 방지될 수 있다.
실시예의 적용 가능성의 추가적인 범위는 이하의 상세한 설명으로부터 명백해질 것이다. 그러나 실시예의 사상 및 범위 내에서 다양한 변경 및 수정은 당업자에게 명확하게 이해될 수 있으므로, 상세한 설명 및 바람직한 실시예와 같은 특정 실시예는 단지 예시로 주어진 것으로 이해되어야 한다.
도 1은 비공개 내부 기술에 따른 반도체 발광 소자에서 금속 반사층이 박리되는 모습을 도시한다.
도 2은 실시예에 따른 디스플레이 장치가 배치된 주택의 거실을 도시한다.
도 3는 실시예에 따른 디스플레이 장치를 개략적으로 보여주는 블록도이다.
도 4는 도 3의 화소의 일 예를 보여주는 회로도이다.
도 5은 도 2의 디스플레이 장치에서 제1 패널영역의 확대도이다.
도 6은 실시예에 따른 디스플레이 장치의 제조 공정을 도시한다.
도 7은 웨이퍼 레벨에서 제조된 복수의 반도체 발광 소자를 도시한다.
도 8은 제1 실시예에 따른 반도체 발광 소자를 도시한 단면도이다.
도 9는 제1 실시예에 따른 반도체 발광 소자에서 제1 전극 및 제2 전극을 도시한 평면도이다.
도 10 내지 도 14는 제1 실시예에 따른 반도체 발광 소자의 제조 공정을 도시한다.
도 15는 자가 조립 공정을 수행하여 복수의 반도체 발광 소자를 인터포저 상에 조립하는 모습을 도시한다.
도 16은 비교예, 실시예 1 및 실시예 2 각각에서의 전압별 조립율을 보여준다.
도 17 내지 도 19는 픽앤 플레이스 공정을 이용하여 복수의 반도체 발광 소자를 백플레인 기판 상에 전사하는 모습을 도시한다.
도 20은 실시예에 따른 인터포저를 도시한 단면도이다.
도 21은 실시예에 따른 디스플레이 장치를 도시한 단면도이다.
도 22는 실시예에 따른 디스플레이 장치에서 반사판과 반도체 발광 소자의 금속 산화물층을 이용하여 광 휘도를 향상시키는 모습을 도시한다.
도 23은 실시예 1 및 실시예 2 각각에서 적색 파장 대역에서의 광 반사율을 보여준다.
도 24는 실시예 1 및 실시예 2 각각에서 녹색 파장 대역 및 청색 파장 대역 각각에서의 광 반사율을 보여준다.
도 25는 제2 실시예에 따른 반도체 발광 소자를 도시한 단면도이다.
도 26은 제2 실시예에 따른 반도체 발광 소자에서의 유전성 산화물층을 도시한 평면도이다.
도 27은 제3 실시예에 따른 반도체 발광 소자를 도시한 단면도이다.
도 28은 제3 실시예에 따른 반도체 발광 소자에서의 도전성 산화물층을 도시한 평면도이다.
도 29는 제4 실시예에 따른 반도체 발광 소자를 도시한 단면도이다.
도 30은 제5 실시예에 따른 반도체 발광 소자를 도시한 단면도이다.
도 31은 제6 실시예에 따른 반도체 발광 소자를 도시한 단면도이다.
도면들에 도시된 구성 요소들의 크기, 형상, 수치 등은 실제와 상이할 수 있다. 또한, 동일한 구성 요소들에 대해서 도면들 간에 서로 상이한 크기, 형상, 수치 등으로 도시되더라도, 이는 도면 상의 하나의 예시일 뿐이며, 동일한 구성 요소들에 대해서는 도면들 간에 서로 동일한 크기, 형상, 수치 등을 가질 수 있다.
이하, 첨부된 도면을 참조하여 본 명세서에 개시된 실시예를 상세히 설명하되, 도면 부호에 관계없이 동일하거나 유사한 구성요소는 동일한 참조 번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다. 이하의 설명에서 사용되는 구성요소에 대한 접미사 '모듈' 및 '부'는 명세서 작성의 용이함이 고려되어 부여되거나 혼용되는 것으로서, 그 자체로 서로 구별되는 의미 또는 역할을 갖는 것은 아니다. 또한, 첨부된 도면은 본 명세서에 개시된 실시예를 쉽게 이해할 수 있도록 하기 위한 것이며, 첨부된 도면에 의해 본 명세서에 개시된 기술적 사상이 제한되는 것은 아니다. 또한, 층, 영역 또는 기판과 같은 요소가 다른 구성요소 '상(on)'에 존재하는 것으로 언급될 때, 이것은 직접적으로 다른 요소 상에 존재하거나 또는 그 사이에 다른 중간 요소가 존재할 수도 있는 것을 포함한다.
본 명세서에서 설명되는 디스플레이 장치에는 TV, 샤이니지, 휴대폰이나 스마트 폰(smart phone)과 같은 이동 단말기, 노트북이나 데스크탑과 같은 컴퓨터용 디스플레이, 자동차용 HUD(head-Up Display), 디스플레이용 백라이트 유닛, VR, AR 또는 MR(mixed Reality)용 디스플레이, 광원 소스 등이 포함될 수 있다. 그러나, 본 명세서에 기재된 실시예에 따른 구성은 추후 개발되는 새로운 제품형태이라도, 디스플레이가 가능한 장치에 동일하게 적용될 수 있다.
도 2은 실시예에 따른 디스플레이 장치가 배치된 주택의 거실을 도시한다.
도 2을 참조하면, 실시예의 디스플레이 장치(100)는 세탁기(101), 로봇 청소기(102), 공기 청정기(103) 등의 각종 전자 제품의 상태를 표시할 수 있고, 각 전자 제품들과 IOT 기반으로 통신할 수 있으며 사용자의 설정 데이터에 기초하여 각 전자 제품들을 제어할 수도 있다.
실시예에 따른 디스플레이 장치(100)는 얇고 유연한 기판 위에 제작되는 플렉서블 디스플레이(flexible display)를 포함할 수 있다. 플렉서블 디스플레이는 기존의 평판 디스플레이의 특성을 유지하면서, 종이와 같이 휘어지거나 말릴 수 있다.
플렉서블 디스플레이에서 시각정보는 매트릭스 형태로 배치되는 단위 화소(unit pixel)의 발광이 독자적으로 제어됨에 의하여 구현될 수 있다. 단위 화소는 하나의 색을 구현하기 위한 최소 단위를 의미한다. 플렉서블 디스플레이의 단위 화소는 발광 소자에 의하여 구현될 수 있다. 실시예에서 발광 소자는 Micro-LED나 Nano-LED일 수 있으나 이에 한정되는 것은 아니다.
도 3는 실시예에 따른 디스플레이 장치를 개략적으로 보여주는 블록도이고, 도 4는 도 3의 화소의 일 예를 보여주는 회로도이다.
도 3 및 도 4를 참조하면, 실시예에 따른 디스플레이 장치는 디스플레이 패널(10), 구동 회로(20), 스캔 구동부(30) 및 전원 공급 회로(50)를 포함할 수 있다.
실시예의 디스플레이 장치(100)는 액티브 매트릭스(AM, Active Matrix)방식 또는 패시브 매트릭스(PM, Passive Matrix) 방식으로 발광 소자를 구동할 수 있다.
구동 회로(20)는 데이터 구동부(21)와 타이밍 제어부(22)를 포함할 수 있다.
디스플레이 패널(10)은 직사각형으로 이루어질 수 있지만, 이에 대해서는 한정하지 않는다. 즉, 디스플레이 패널(10)은 원형 또는 타원형으로 형성될 수 있다. 디스플레이 패널(10)의 적어도 일 측은 소정의 곡률로 구부러지도록 형성될 수 있다.
디스플레이 패널은 표시 영역(DA)을 포함할 수 있다. 표시 영역(DA)은 화소(PX)들이 형성되어 영상을 디스플레이하는 영역이다. 디스플레이 패널은 비표시 영역(NDA)을 포함할 수 있다. 비표시 영역(DNA)은 표시 영역(DA)을 제외한 영역일 수 있다.
일 예로서, 표시 영역(DA)와 비표시 영역(NDA)은 동일 면상에 정의될 수 있다. 예컨대, 비표시 영역(DNA)은 표시 영역(DA)와 함께 동일 면 상에서 표시 영역(DA)을 둘러쌀 수 있지만, 이에 대해서는 한정하지 않는다.
다른 예로서, 도면에 도시되지 않았지만, 표시 영역(DA)와 비표시 영역(NDA)은 상이한 면 상에 정의될 수 있다. 예컨대, 표시 영역(DA)은 기판의 상면에 정의되고, 비표시 영역(NDA)은 기판의 하면에 정의될 수 있다. 예컨대, 비표시 영역(NDA)은 기판의 하면의 전체 영역 또는 일부 영역 상에 정의될 수도 있다.
한편, 도면에는 표시 영역(DA)과 비표시 영역(NDA)으로 구분되는 것으로 도시되고 있지만, 표시 영역(DA)과 비표시 영역(NDA)으로 구분되지 않을 수도 있다. 즉, 기판의 상면 상에 표시 영역(DA)만 존재하고, 비표시 영역(NDA)가 존재하지 않을 수 있다. 다시 말해, 기판의 상면의 전체 영역이 영상이 디스플레이되는 표시 영역(DA)으로서, 비표시 영역(NDA)인 베젤 영역이 존재하지 않을 수 있다.
디스플레이 패널(10)은 데이터 라인들(D1~Dm, m은 2 이상의 정수), 데이터 라인들(D1~Dm)과 교차되는 스캔 라인들(S1~Sn, n은 2 이상의 정수), 고전위 전압(VDD)이 공급되는 고전위 전압 라인(VDDL), 저전위 전압(VSS)이 공급되는 저전위 전압 라인(VSSL) 및 데이터 라인들(D1~Dm)과 스캔 라인들(S1~Sn)에 접속된 화소(PX)들을 포함할 수 있다.
화소(PX)들 각각은 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3)를 포함할 수 있다. 제1 서브 화소(PX1)는 제1 주 파장의 제1 컬러 광을 발광하고, 제2 서브 화소(PX2)는 제2 주 파장의 제2 컬러 광을 발광하며, 제3 서브 화소(PX3)는 제3 주 파장의 제3 컬러 광을 발광할 수 있다. 제1 컬러 광은 적색 광, 제2 컬러 광은 녹색 광, 제3 컬러 광은 청색 광일 수 있으나, 이에 한정되지 않는다. 또한, 도 3에서는 화소(PX)들 각각이 3 개의 서브 화소들을 포함하는 것을 예시하였으나, 이에 한정되지 않는다. 즉, 화소(PX)들 각각은 4 개 이상의 서브 화소들을 포함할 수 있다.
제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3) 각각은 데이터 라인들(D1~Dm) 중 적어도 하나, 스캔 라인들(S1~Sn) 중 적어도 하나 및 고전위 전압 라인(VDDL)에 접속될 수 있다. 제1 서브 화소(PX1)는 도 4과 같이 발광 소자(LD)들과 발광 소자(LD)들에 전류를 공급하기 위한 복수의 트랜지스터들과 적어도 하나의 커패시터(Cst)를 포함할 수 있다.
도면에 도시되지 않았지만, 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3) 각각은 단지 하나의 발광 소자(LD)와 적어도 하나의 커패시터(Cst)를 포함할 수도 있다.
발광 소자(LD)들 각각은 제1 전극(215), 복수의 도전형 반도체층 및 제2 전극(216)을 포함하는 반도체 발광 다이오드일 수 있다. 여기서, 제1 전극(215)은 애노드 전극, 제2 전극(216)은 캐소드 전극일 수 있지만, 이에 대해서는 한정하지 않는다.
발광 소자(LD)는 수평형 발광 소자, 플립칩형 발광 소자 및 수직형 발광 소자 중 하나일 수 있다.
복수의 트랜지스터들은 도 4와 같이 발광 소자(LD)들에 전류를 공급하는 구동 트랜지스터(DT), 구동 트랜지스터(DT)의 게이트 전극에 데이터 전압을 공급하는 스캔 트랜지스터(ST)를 포함할 수 있다. 구동 트랜지스터(DT)는 스캔 트랜지스터(ST)의 소스 전극에 접속되는 게이트 전극, 고전위 전압(VDD)이 인가되는 고전위 전압 라인(VDDL)에 접속되는 소스 전극 및 발광 소자(LD)들의 제1 전극(215)들에 접속되는 드레인 전극을 포함할 수 있다. 스캔 트랜지스터(ST)는 스캔 라인(Sk, k는 1≤k≤n을 만족하는 정수)에 접속되는 게이트 전극, 구동 트랜지스터(DT)의 게이트 전극에 접속되는 소스 전극 및 데이터 라인(Dj, j는 1≤j≤m을 만족하는 정수)에 접속되는 드레인 전극을 포함할 수 있다.
커패시터(Cst)는 구동 트랜지스터(DT)의 게이트 전극과 소스 전극 사이에 형성된다. 스토리지 커패시터(Cst)는 구동 트랜지스터(DT)의 게이트 전압과 소스 전압의 차이값을 충전한다.
구동 트랜지스터(DT)와 스캔 트랜지스터(ST)는 박막 트랜지스터(thin film transistor)로 형성될 수 있다. 또한, 도 4에서는 구동 트랜지스터(DT)와 스캔 트랜지스터(ST)가 P 타입 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)으로 형성된 것을 중심으로 설명하였으나, 본 발명은 이에 한정되지 않는다. 구동 트랜지스터(DT)와 스캔 트랜지스터(ST)는 N 타입 MOSFET으로 형성될 수도 있다. 이 경우, 구동 트랜지스터(DT)와 스캔 트랜지스터(ST)들 각각의 소스 전극과 드레인 전극의 위치는 변경될 수 있다.
또한, 도 4에서는 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3) 각각이 하나의 구동 트랜지스터(DT), 하나의 스캔 트랜지스터(ST) 및 하나의 커패시터(Cst)를 갖는 2T1C (2 Transistor - 1 capacitor)를 포함하는 것을 예시하였으나, 본 발명은 이에 한정되지 않는다. 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3) 각각은 복수의 스캔 트랜지스터(ST)들과 복수의 커패시터(Cst)들을 포함할 수 있다.
제2 서브 화소(PX2)와 제3 서브 화소(PX3)는 제1 서브 화소(PX1)와 실질적으로 동일한 회로도로 표현될 수 있으므로, 이들에 대한 자세한 설명은 생략한다.
구동 회로(20)는 디스플레이 패널(10)을 구동하기 위한 신호들과 전압들을 출력한다. 이를 위해, 구동 회로(20)는 데이터 구동부(21)와 타이밍 제어부(22)를 포함할 수 있다.
데이터 구동부(21)는 타이밍 제어부(22)로부터 디지털 비디오 데이터(DATA)와 소스 제어 신호(DCS)를 입력 받는다. 데이터 구동부(21)는 소스 제어 신호(DCS)에 따라 디지털 비디오 데이터(DATA)를 아날로그 데이터 전압들로 변환하여 디스플레이 패널(10)의 데이터 라인들(D1~Dm)에 공급한다.
타이밍 제어부(22)는 호스트 시스템으로부터 디지털 비디오 데이터(DATA)와 타이밍 신호들을 입력받는다. 호스트 시스템은 스마트폰 또는 태블릿 PC의 어플리케이션 프로세서, 모니터, TV의 시스템 온 칩 등일 수 있다.
타이밍 제어부(22)는 데이터 구동부(21)와 스캔 구동부(30)의 동작 타이밍을 제어하기 위한 제어신호들을 생성한다. 제어신호들은 데이터 구동부(21)의 동작 타이밍을 제어하기 위한 소스 제어 신호(DCS)와 스캔 구동부(30)의 동작 타이밍을 제어하기 위한 스캔 제어 신호(SCS)를 포함할 수 있다.
구동 회로(20)는 디스플레이 패널(10)의 일 측에 마련된 비표시 영역(NDA)에서 배치될 수 있다. 구동 회로(20)는 집적회로(integrated circuit, IC)로 형성되어 COG(chip on glass) 방식, COP(chip on plastic) 방식, 또는 초음파 접합 방식으로 디스플레이 패널(10) 상에 장착될 수 있으나, 본 발명은 이에 한정되지 않는다. 예를 들어, 구동 회로(20)는 디스플레이 패널(10)이 아닌 회로 보드(미도시) 상에 장착될 수 있다.
데이터 구동부(21)는 COG(chip on glass) 방식, COP(chip on plastic) 방식, 또는 초음파 접합 방식으로 디스플레이 패널(10) 상에 장착되고, 타이밍 제어부(22)는 회로 보드 상에 장착될 수 있다.
스캔 구동부(30)는 타이밍 제어부(22)로부터 스캔 제어 신호(SCS)를 입력 받는다. 스캔 구동부(30)는 스캔 제어 신호(SCS)에 따라 스캔 신호들을 생성하여 디스플레이 패널(10)의 스캔 라인들(S1~Sn)에 공급한다. 스캔 구동부(30)는 다수의 트랜지스터들을 포함하여 디스플레이 패널(10)의 비표시 영역(NDA)에 형성될 수 있다. 또는, 스캔 구동부(30)는 집적 회로로 형성될 수 있으며, 이 경우 디스플레이 패널(10)의 다른 일 측에 부착되는 게이트 연성 필름 상에 장착될 수 있다.
전원 공급 회로(50)는 시스템 보드로부터 인가되는 메인 전원으로부터 디스플레이 패널(10)의 구동에 필요한 전압들을 생성하여 디스플레이 패널(10)에 공급할 수 있다. 예를 들어, 전원 공급 회로(50)는 메인 전원으로부터 디스플레이 패널(10)의 발광 소자(LD)들을 구동하기 위한 고전위 전압(VDD)과 저전위 전압(VSS)을 생성하여 디스플레이 패널(10)의 고전위 전압 라인(VDDL)과 저전위 전압 라인(VSSL)에 공급할 수 있다. 또한, 전원 공급 회로(50)는 메인 전원으로부터 구동 회로(20)와 스캔 구동부(30)를 구동하기 위한 구동 전압들을 생성하여 공급할 수 있다.
도 5은 도3의 디스플레이 장치에서 제1 패널영역의 확대도이다.
도 5을 참조하면, 실시예의 디스플레이 장치(100)는 제1 패널영역(A1)과 같은 복수의 패널영역들이 타일링에 의해 기구적, 전기적 연결되어 제조될 수 있다.
제1 패널영역(A1)은 단위 화소(도 3의 PX) 별로 배치된 복수의 반도체 발광 소자(150)를 포함할 수 있다.
이하, 도 6 내지 도 31을 참조하여 상술한 문제를 해결하기 위한 다양한 실시예를 설명한다. 이하에서 누락된 설명은 도1 내지 도 5 및 해당 도면과 관련하여 상술된 설명으로부터 용이하게 이해될 수 있다.
이하에서 기술되는 반도체 발광 소자는 마이크로미터 이하의 사이즈를 가질 수 있다.
또한, 이하에서 기술되는 반도체 발광 소자는 제1 전극(아노드 전극) 및 제2 전극(캐소드 전극)이 전방을 향해 배치되는 반도체 발광 소자일 수 있다. 이에 따라, 이하에서 기재된 반도체 발광 소자는 반도체 발광 소자를 의미할 수 있다.
도 6은 실시예에 따른 디스플레이 장치의 제조 공정을 도시한다.
도 6을 참조하면, 실시예에 따른 디스플레이 장치의 제조 공정은 반도체 발광 소자의 제조 공정(S201), 인터포저 상으로의 전사 공정(S202) 및 백플레인 기판 상으로의 전사 공정(S203)을 포함할 수 있다.
반도체 발광 소자의 제조 공정(S201)은 웨이퍼를 기반으로 하는 웨이퍼 레벨 공정을 이용하여 수 많은 반도체 발광 소자를 제조하는 공정일 수 있다. 예컨대, 도 7에 도시한 바와 같이, 제1 웨이퍼(201)를 기반으로 하는 제1 웨이퍼 레벨 공정을 이용하여 수 많은 적색 반도체 발광 소자(200)가 제조될 수 있다. 도시시되지 않았지만, 제2 웨이퍼를 기반으로 하는 제2 웨이퍼 레벨 공정을 이용하여 수 많은 녹색 반도체 발광 소자가 제조될 수 있다. 도시되지 않았지만, 제3 웨이퍼를 기반으로 하는 제3 웨이퍼 레벨 공정을 이용하여 수 많은 청색 반도체 발광 소자가 제조될 수 있다. 예컨대, 제1 웨이퍼(201)은 GaAs 기판이고, 제2 웨이퍼 및/또는 제3 웨이퍼는 사파이어 기판일 수 있다. 여기서, 웨이퍼 레벨 공정이라 함은 반도체 발광 소자가 웨이퍼로부터 임시기판 상으로 전사되고, 임시기판이 제거되는 전체 공정을 의미할 수 있다. 반도체 발광 소자의 제조 공정(S201)은 도 10 내지 도 14를 참조하여 나중에 상세히 설명한다.
인터포저 상으로의 전사 공정(S202)은 자가 조립 공정을 이용하여 복수의 적색 반도체 발광 소자, 복수의 녹색 반도체 발광 소자 및 복수의 청색 반도체 발광 소자를 인터포저 상에 전사하는 공정일 수 있다.
백플레인 기판 상으로의 전사 공정(S203)은 픽앤 플레이스 공정을 이용하여 인터포저 상의 복수의 적색 반도체 발광 소자, 복수의 녹색 반도체 발광 소자 및 복수의 청색 반도체 발광 소자를 백플레인 기판 상으로 전사하는 공정일 수 있다. 인터포저 상으로의 전사 공정(S202) 및 백플레인 기판 상으로의 전사 공정(S203)은 도 15 내지 도 19를 참조하여 나중에 상세히 설명한다.
[제1 실시예]
도 8은 제1 실시예에 따른 반도체 발광 소자를 도시한 단면도이다.
도 9는 제1 실시예에 따른 반도체 발광 소자에서 제1 전극(215) 및 제2 전극(216)을 도시한 평면도이다.
도 8 및 도 9를 참조하면, 제1 실시예에 따른 반도체 발광 소자(200)는 발광층(211 내지 213), 제1 전극(215), 제2 전극(216), 패시베이션층(217) 및 금속 산화물층(218)을 포함할 수 있다.
발광층(211 내지 213)은 특정 컬러 광을 발광할 수 있다. 특정 컬러 광은 발광층(211 내지 213)의 반도체 재질에 의해 결정될 수 있다. 특정 컬러 광은 예컨대, 적색 광, 녹색 광 또는 청색 광일 수 있다. 예컨대, 적색 광의 발광을 위해 발광층(211 내지 213)은 GaInAlP 계열의 반도체 재질이 사용될 수 있다. 녹색 광 또는 청색 광의 발광을 위해 발광층(211 내지 213)은 GaAlInN 계열의 반도체 재질이 사용될 수 있다.
발광층(211 내지 213)은 복수의 반도체층을 포함할 수 있다. 예컨대, 발광층(211 내지 213)은 적어도 하나 이상의 제1 도전형 반도체층(211), 활성층(212) 및 적어도 하나 이상의 제2 도전형 반도체층(213)을 포함할 수 있다. 활성층(212)은 제1 도전형 반도체층(211) 상에 배치되고, 제2 도전형 반도체층(213)은 활성층(212) 상에 배치될 수 있다. 제1 도전형 반도체층(211)은 n형 도펀트를 포함하고, 제2 도전형 반도체층(213)은 p형 도펀트를 포함할 수 있지만, 이에 대해서는 한정하지 않는다.
발광층(211 내지 213)은 제1 영역(200a)와 제1 영역(200a)을 둘러싸는 제2 영역(200b)을 가질 수 있다.
패시베이션층(217)은 절연 특성이 우수한 재질로 이루어져, 발광층(211 내지 213)을 보호하고, 발광층(211 내지 213)의 측부에 흐르는 누설 전류를 방지할 수 있다. 또한, 패시베이션층(217)은 자가 조립시 DEP force에 대해 척력이 작용하도록 하여, 반도체 발광 소자(200)의 하측이 조립 홀의 바닥 면에 대향하도록 하여 정 조립되도록 할 수 있다.
패시베이션층(217)은 발광층(211 내지 213)의 측부를 둘러쌀 수 있다. 패시베이션층(217)은 발광층(211 내지 213)의 상측 상에 배치될 수 있다. 패시베이션층(217)은 발광층(211 내지 213) 상의 제1 전극(215) 및 제2 전극(216) 상에 배치될 수 있다.
제1 전극(215) 및 제2 전극(216)은 발광층(211 내지 213)의 상측 상에 배치될 수 있다. 제1 전극(215)은 발광층(211 내지 213)의 제1 영역(200a)의 상측 상에 배치되고, 제2 전극(216)은 발광층(211 내지 213)의 제2 영역(200b)의 상측 상에 배치될 수 있다. 제2 전극(216)은 제1 전극(215)을 둘러쌀 수 있다. 제2 전극(216)은 제1 전극(215)의 측부 둘레를 따라 배치될 수 있다. 제1 전극(215)과 제2 전극(216)은 서로 이격될 수 있다.
제1 전극(215)과 제2 전극(216)은 상이한 층 상에 배치될 수 있다. 제1 전극(215)은 발광층(211 내지 213)의 제2 도전형 반도체층(213) 상에 배치될 수 있다. 제1 전극(215)은 제2 도전형 반도체층(213)의 상면에 접할 수 있지만, 이에 대해서는 한정하지 않는다. 제2 전극(216)은 발광층(211 내지 213)의 제1 도전형 반도체층(211) 상에 배치될 수 있다. 제2 전극(216)은 제1 도전형 반도체층(211)의 상면에 접할 수 있지만, 이에 대해서는 한정하지 않는다.
제1 전극(215)과 제2 전극(216)은 상이한 높이에 위치될 수 있다. 제2 도전형 반도체층(213)은 활성층(212) 상에 배치되고, 활성층(212)은 제1 도전형 반도체층(211) 상에 배치되므로, 제2 도전형 반도체층(213) 상의 제1 전극(215)은 제1 도전형 반도체층(211) 상의 제2 전극(216)보다 활성성의 두께 및 제2 도전형 반도체층(213)의 두께의 합보다 더 높게 위치될 수 있다.
일 예로서, 제1 전극(215) 및 제2 전극(216)은 금속으로 이루어질 수 있다. 제1 전극(215) 및 제2 전극(216)은 상이한 금속으로 이루어질 수 있다. 제1 전극(215) 및 제2 전극(216) 각각은 다층 구조를 가질 수 있다. 다층 구조 중에서 자성층이 포함될 수 있지만, 이에 대해서는 한정하지 않는다.
다른 예로서, 제1 전극(215) 및 제2 전극(216)은 투명한 도전성 물질로 이루어질 수 있다. 예컨대, 제1 전극(215) 및 제2 전극(216)은 ITO 등으로 이루어질 수 있다.
한편, 앞서 기술한 바와 같이, 비공개 내부 기술에 따르면, 마이크로미터급 이하의 사이즈를 갖는 수평형 반도체 발광 소자에서 광 휘도가 저하되는 것을 만회하기 위해 수평형 반도체 발광 소자의 하측 상에 금속으로 이루어진 반사층을 배치하였지만, 자가 조립시 금속으로 인해 수평형 반도체 발광 소자의 흡착에 의해 조립율이 저하되었다. 또한, 수평형 반도체 발광 소자의 에피층과 반사층 간의 접합력의 약화에 의해 반사층이 박리되었다.
또한, 비공개 내부 기술에 따르면, 자가 조립시 자석에 의한 반응 속도를 높이기 위해, 수평형 반도체 발광 소자의 하측에 티타늄(Ti)와 같은 금속층이 구비되었다. 하지만, 티타늄(Ti)와 같은 금속층은 광 흡수 능령이 뛰어나, 광 반사율이 저하되었다.
한편, 자가 조립시 DEP force에 의해 수평형 반도체 발광 소자가 정위치에 용이하게 조립되기 위해서는 수평형 반도체 발광 소자에서 유전율을 갖는 패시베이션층(217)의 면적이나 배치 위치와 더불어 금속의 면적이나 배치 위치가 매우 중요하다. 따라서, 상술한 문제를 해결하기 위해 반사층이 구비되지 않는 경우, DEP force에 의해 수평형 반도체 발광 소자에 대한 움직임 제어가 불안정하여 정위치에 조립되기 어려울 수 있다. 예컨대, 수평형 반도체 발광 소자가 뒤집혀 조립될 수 있으며, 이러한 경우 후공정에 의한 전기적 연결이 불가능하여 점등 불량이 발생된다.
실시예에 따르면, 상술한 문제를 모두 해결하기 위해 금속 산화물층(218)이 반도체 발광 소자(200)의 하측 상에 구비될 수 있다.
금속 산화물층(218)은 발광층(211 내지 213)의 하측 상에 배치될 수 있다. 금속 산화물층(218)은 발광층(211 내지 213)의 제1 영역(200a) 아래에 배치될 수 있다. 금속 산화물층(218)은 발광층(211 내지 213)의 제2 영역(200b) 아래에 배치될 수 있다. 금속 산화물층(218)은 동일한 수평 선 상에 위치될 수 있다. 금속 산화물층(218)은 제1 도전형 반도체층(211)의 하면에 접할 수 있지만, 이에 대해서는 한정하지 않는다.
금속 산화물층(218)은 그 종류에 따라 도전성을 갖거나 유전성(또는 절연성)을 가질 수 있다. 즉, 금속 산화물층(218)은 산화물과 결합되는 금속의 종류, 개수 및/또는 그 혼합비에 따라 도전성을 갖거나 유전성을 가질 수 있다.
예컨대, 도전성 산화물층(218-1)은 ITO, SnO, AZO(ZnO:Al), BZO(ZnO:B) 등을 포함할 수 있다. 예컨대, 유전성 산화물층(218-2)은 SiO2, TiO2, Al2O3, HfO 등을 포함할 수 있다.
실시예에서, 금속 산화물층(218)은 투명한 재질로 이루어질 수 있다. 즉, 활성층(212)에서 금속 산화물층(218)으로 진행된 광의 대부분을 투과시킬 수 있다.
한편, 금속 산화물층(218)이 두꺼워지는 경우, 투광도가 저하될 수 잇다. 또한, 금속 산화물층(218)은 자가 조립시 DEP force와의 관계, 예컨대 인력 또는 척력에도 영향을 줄 수 있다. 예컨대, 금속 산화물이 두꺼워지는 경우, 자가 조립시 DEP force에 대해 수평형 반도체 발광 소자에 척력이 작용하여, 반도체 발광 소자(200)가 특정 위치에 조립되지 않고 이탈될 수 있다.
이러한 문제를 해결하기 위해, 실시예의 금속 산화물층(218)의 두께(t2)는 패시베이션층(217)의 두께(t1)보다 작을 수 있다. 예컨대, 금속 산화물층(218)의 두께(t2)는 패시베이션층(217)의 두께(t1)의 1/3 이하일 수 있다. 바람직하게, 금속 산화물층(218)의 두께(t2)는 패시베이션층(217)의 두께(t1)의 1/10 이하일 수 있다. 바람직하게, 금속 산화물층(218)의 두께(t2)는 패시베이션층(217)의 두께(t1)의 1/50 이하일 수 있다. 예컨대, 패시베이션층(217)의 두께(t1)가 500nm인 경우, 금속 산화물층(218)의 두께(t2)는 10nm이거나 이보다 작을 수 있다.
실시예에 따르면, 금속 산화물층(218)의 두께(t2)는 패시베이션층(217)의 두께(t1)보다 작음으로써, 자가 조립시 DEP force에 의해 반도체 발광 소자(200)의 하측이 척력보다는 인력이 작용하도록 하고 반도체 발광 소자(200)의 상측이 인력보다는 척력이 작용하도록 할 수 있다. 이에 따라, 자가 조립시 수평형 반도체 발광 소자가 뒤집히지 않고 정조립됨으로써, 점등 불량이 방지될 수 있다.
도 22에 도시한 바와 같이, 백플레인 기판 상에 반사판(285-1)이 구비되고, 백플레인 기판 상에 반도체 발광 소자(200-1)가 조립되어, 디스플레이 장치가 제조될 수 있다.
이후, 디스플레이 장치가 구동되어, 반도체 발광 소자(200-1)에서 광이 발광되는 경우, 광은 사방으로 진행될 수 있다. 상기 발광된 광 중에서 하부 방향으로 진행된 광은 금속 산화물층(218)을 투과하여 반사판(285-1 내지 285-3)으로 진행되고, 반사판(285-1 내지 285-3)에 의해 반사되어 반도체 발광 소자(200-1)를 경유하여 전방으로 진행될 수 있다.
앞서 기술한 바와 같이, 반도체 발광 소자(200-1)의 하측 상에 금속 산화물층(218)이 구비되고, 반도체 발광 소자(200-1) 아래에 반사판(285-1 내지 285-3)이 구비되는 경우, 도 23 및 도 24에 도시한 바와 같이, 매우 높은 광 반사율을 구현됨을 알 수 있다.
도 23은 반도체 발광 소자가 적색 수평형 반도체 발광 소자(200-1)인 경우이고, 도 24는 반도체 발광 소자가 녹색 수평형 반도체 발광 소자(200-2) 또는 청색 반도체 발광 소자(200-3)인 경우이다. 도 23 및 도 24에서, 실시예 1은 금속 산화물층(218)으로 10nm의 TiO2가 사용되고, 실시예 2는 금속 산화물로 10nm의 SiO2가 사용될 수 있다.
도 23에 도시한 바와 같이, 616nm 이하의 적색 파장 대역의 광의 적어도 80% 이상을 전방으로 반사시킬 수 있는 광 반사율이 얻어졌다.
도 24에 도시한 바와 같이, 530nm 이하의 녹색 파장 대역의 광 또는 463nm 이하의 청색 파장 대역의 광의 적어도 85% 이상을 전방으로 반사시킬 수 있는 광 반사율을 얻어졌다.
이하에서, 도 10 내지 도 14를 참조하여 도 6에 도시된 반도체 발광 소자의 제조 공정(S201)을 상세히 설명한다.
도 10 내지 도 14는 제1 실시예에 따른 반도체 발광 소자의 제조 공정을 도시한다.
도 10에 도시한 바와 같이, 성장 기판(210) 상에 복수의 반도체층을 포함하는 발광층(211 내지 213)이 증착될 수 있다. 복수의 반도체층은 적어도 하나 이상의 제1 도전형 반도체층(211), 제1 도전형 반도체층(211) 상에 활성층(212) 및 활성층(212) 상에 적어도 하나 이상의 제2 도전형 반도체층(213)을 포함할 수 있다.
성장 기판(210)은 적색 반도체 발광 소자, 녹색 수평형 반도체 발광 소자 또는 청색 반도체 발광 소자의 제조에 따라 달라질 수 있다. 예컨대, 적색 반도체 발광 소자를 제조하는 경우, 성장 기판(210)으로 GaAs 기판이 사용될 수 있다. 예커대, 녹색 반도체 발광 소자 또는 청색 반도체 발광 소자를 제조하는 경우, 성장 기판(210)으로 사파이어 기판이 사용될 수 있다.
도 11에 도시한 바와 같이, 메시 식각 공정이 수행됨으로써, 성장 기판(210) 상에 칩들, 즉 발광층(211 내지 213)들이 서로 분리되고, 발광층(211 내지 213) 각각 또한 제1 도전형 반도체층(211)의 상면이 노출되도록 발광층(211 내지 213)의 제2 영역(200b)이 식각될 수 있다.
이후, 발광층(211 내지 213) 상에 금속막이 증착되고 패터닝되어, 발광층(211 내지 213)의 제1 영역(200a)의 상측 상에 제1 전극(215)이 형성되고, 발광층(211 내지 213)의 제2 영역(200b)의 상층 상에 제2 전극(216)이 형성될 수 있다.
일 예로서, 제1 전극(215)과 제2 전극(216)은 동일한 금속으로 동일한 포토리쏘그라피 공정을 이용하여 동시에 형성될 수 있다.
다른 예로서, 제1 전극(215)과 제2 전극(216)은 서로 상이한 금속으로 서로 개별적인 포토리쏘그라피 공정을 이용하여 개별적으로 형성될 수 있다.
이후, 발광층(211 내지 213) 상에 패시베이션층(217)이 형성될 수 있다. 절연막이 성장 기판(210) 상에 증착된 후, 발광층(211 내지 213) 사이의 영역에 해당하는 성장 기판(210) 상의 절연막이 제거됨으로써, 발광층(211 내지 213) 상에 패시베이션층(217)이 형성될 수 있다. 패시베이션층(217)은 발광층(211 내지 213)의 측부를 둘러싸고 발광층(211 내지 213)의 상측 상에 형성될 수 있다.
도 12에 도시한 바와 같이, 발광층(211 내지 213)을 뒤집은 후 임시 기판(220) 상에 희생층(221)을 매개로 접착될 수 있다. 도시되지 않았지만, 희생층(221)과 임시 기판(220) 사이에 폴리머와 같은 유기막이 구비될 수도 있다. 이후, LLO 공정을 이용하여 성장 기판(210)이 제거됨으로써, 발광층(211 내지 213)이 임시 기판(220) 상으로 전사될 수 있다.
도 13에 도시한 바와 같이, 성장 기판(210)이 제거되어 노출된 발광층(211 내지 213)의 상측 상에 금속 산화물층(218)이 형성될 수 있다. 예컨대, PECVD, 스퍼터, ALD, e-beam과 같은 증착 장비를 이용하여 금속산화물층이 발광층(211 내지 213)의 상측 상에 증착될 수 있다. 이에 따라, 발광층(211 내지 213) 상에 제1 전극(215), 제2 전극(216), 패시베이션층(217) 및 금속 산화물층(218)이 구비된 반도체 발광 소자(200)가 제조될 수 있다.
도 14에 도시한 바와 같이, 제1 용기(230)에 식각액(231)이 담기고, 제1 용기(230)에 반도체 발광 소자(200)가 투입됨으로써, 희생층(221)이 제거되어 반도체 발광 소자(200)가 임시기판으로부터 분리될 수 있다.
이후, 제1 용기(230)로부터 반도체 발광 소자(200)가 수집되어 제2 용기(240)로 투입된다. 제2 용기(240)에 초순수(DI)가 담길 수 있다. 이에 따라, 반도체 발광 소자(200)가 제2 용기(240)에서 초순수(DI)에 의해 세정될 수 있다. 이후, 제2 용기(240)로부터 반도체 발광 소자(200)가 수집된 후, 건조 공정이 수행될 수 있다.
이하에서, 도 15를 참조하여 도 6에 도시된 인터포저 상으로의 전사 공정(S202)을 상세히 설명한다.
도 15는 자가 조립 공정을 수행하여 복수의 반도체 발광 소자를 인터포저 상에 조립하는 모습을 도시한다.
도 15에 도시한 바와 같이, 챔버(250)에 유체(251)가 채워지고, 인터포저(260)가 챔버(250)의 상측에 장착될 수 있다. 이후, 챔버(250)에 복수의 수평형 반도체 발광 소자(200-1 내지 200-3)이 투하될 수 있다.
인터포저(260)는 도 20에 도시한 바와 같이, 기판(261), 제1 조립 배선(262), 제2 조립 배선(263), 절연층(264) 및 격벽(265)을 포함할 수 있다.
기판(261)은 제1 조립 배선(262), 제2 조립 배선(263), 절연층(264) 및 격벽(265)을 지지하기 위한 지지 기판일 수 있다.
제1 조립 배선(262)은 기판(261) 상에 배치될 수 있다. 제2 조립 배선(263)는 기판(261) 상에 배치될 수 있다.
예컨대, 제1 조립 배선(262) 및 제2 조립 배선(263)은 각각 동일 층 상에 배치될 수 있다. 예컨대, 제1 및 제2 조립 배선(262, 263)은 기판(261)의 상면에 접할 수 있지만, 이에 대해서는 한정하지 않는다. 예컨대, 제1 조립 배선(262) 및 제2 조립 배선(263)은 각각 동일한 층에 배치될 수 있다. 예컨대, 제1 조립 배선(262) 및 제2 조립 배선(263)은 각각 서로 나란하게 배치될 수 있다. 제1 조립 배선(262) 및 제2 조립 배선(263)은 각각 자가 조립 방식을 이용하여 반도체 발광 소자(200-1 내지 200-3)를 조립 홀(265H1 내지 265H3)에 조립하는 역할을 할 수 있다. 즉, 자가 조립시 제1 조립 배선(262) 및 제2 조립 배선(263)에 공급된 전압에 의해 전기장이 제1 조립 배선(262) 및 제2 조립 배선(263) 사이에 생성되고, 이 전기장에 의해 형성된 DEP force에 의해 자석에 의해 이동 중인 반도체 발광 소자(200-1 내지 200-3)가 조립 홀(265H1 내지 265H3)에 조립될 수 있다. 조립 홀(265H1 내지 265H3)을 반도체 발광 소자(200-1 내지 200-3)의 직경보다 큰 직경을 가질 수 있다.
제1 조립 배선(262) 및 제2 조립 배선(263)은 각각은 복수의 금속층을 포함할 수 있다. 도시되지 않았지만, 제1 조립 배선(262) 및 제2 조립 배선(263)은 각각 메인 배선과 보조 전극을 포함할 수 있다. 제1 조립 배선(262) 및 제2 조립 배선(263) 각각의 메인 배선은 기판(261)의 일 방향을 따라 길게 배치될 수 있다. 제1 조립 배선(262) 및 제2 조립 배선(263) 각각의 보조 전극은 메인 배선으로부터 조립 홀(265H1 내지 265H3)을 향해 연장될 수 있다. 보조 전극은 메인 배선에 전기적으로 연결될 수 있다. 메인 배선은 보조 배선 상에 배치되어, 메인 배선의 하면이 보조 배선의 상면에 접할 수 있지만, 이에 대해서는 한정하지 않는다.
한편, 도시되지 않았지만, 제1 조립 배선(262) 및 제2 조립 배선(263)은 서로 상이한 층 상에 배치될 수도 있다.
절연층(264)은 제1 조립 배선(262) 및 제2 조립 배선(263) 상에 배치될 수 있다. 예컨대, 절연층(264)은 무기 물질이나 유기 물질로 이루어질 수 있다. 예컨대, 절연층(264)은 DEP force와 관련된 유전율을 갖는 물질로 이루어질 수 있다. 예컨대, 절연층(264)의 유전율이 클수록 DEP force가 커질 수 있지만, 이에 대해서는 한정하지 않는다. 절연층(264)은 이후에 형성된 격벽(265)의 조립 홀(265H1 내지 265H3)에 의해 자가 조립시 유체가 직접 제1 조립 배선(262) 또는 제2 조립 배선(263)과 접하여 부식되는 것을 방지할 수 있다.
격벽(265)는 절연층(264) 상에 배치될 수 있다. 절연층(264)은 조립 홀(265H1 내지 265H3)을 가질 수 있다. 조립 홀(265H1 내지 265H3)은 복수의 화소(PX) 각각의 복수의 서브 화소(PX1, PX2, PX3) 각각에 형성될 수 있다. 즉, 서브 화소(PX1, PX2, PX3) 당 하나의 조립 홀(265H1 내지 265H3)에 형성될 수 있지만, 이에 대해서는 한정하지 않는다. 예컨대, 조립 홀(265H1 내지 265H3) 내에 절연층(264)이 노출될 수 있다. 예컨대, 조립 홀(265H1 내지 265H3)의 바닥면(158-2)은 절연층(264)의 상면일 수 있다.
격벽(265)은 반도체 발광 소자(200-1 내지 200-3)의 두께를 고려하여 그 높이(또는 두께)가 결정될 수 있다.
다시 도 15를 참조하면, 자석(253)의 이동에 반응하여 유체(251) 내에 복수의 반도체 발광 소자(200-1 내지 200-3)가 이동될 수 있다. 자석(253)은 회전 이동되거나 지그재그 이동되거나 회전과 함께 지그재그 이동될 수 있다. 수평형 반도체 발광 소자의 제1 전극(215) 및/또는 제2 전극(216)에 포함된 자성층이 자석(253)에 의해 자화되어, 반도체 발광 소자(200-1 내지 200-3)가 자석(253)을 향해 이동될 수 있다.
한편, 인터포저(260) 상에 DEP force가 형성될 수 있다. 조립 홀(265H1 내지 265H3) 각각에 배치된 제1 조립 배선(262) 및 제2 조립 배선(263)에 인가된 교류 전압에 의해 DEP force가 형성될 수 있다. DEP force의 세기는 조립 홀(265H1 내지 265H3) 내에서 매우 강하고 조립 홀 외에서 매우 약하거나 제로가 된다.
자석(253)에 의해 이동 중인 복수의 반도체 발광 소자(200-1 내지 200-3)가 대응하는 조립 홀(265H1 내지 265H3)에 형성된 DEP force에 의해 당겨져 해당 조립 홀(265H1 내지 265H3)에 조립될 수 있다.
일 예로서, 복수의 적색 반도체 발광 소자(200-1), 복수의 녹색 반도체 발광 소자(150-2) 및 복수의 청색 반도체 발광 소자(150-3) 각각이 순차적으로 기판(261) 상의 복수의 화소(PX) 각각의 복수의 서브 화소(PX1, PX2, PX3)에 조립될 수 있다.
다른 예로서, 복수의 적색 반도체 발광 소자(200-1), 복수의 녹색 반도체 발광 소자(150-2) 및 복수의 청색 반도체 발광 소자(150-3)가 동시에 기판(261) 상의 복수의 화소(PX) 각각의 복수의 서브 화소(PX1, PX2, PX3)에 조립될 수 있다. 이를 위해, 챔버의 유체 내에 복수의 적색 반도체 발광 소자(200-1), 복수의 녹색 반도체 발광 소자(150-2) 및 복수의 청색 반도체 발광 소자(150-3)가 투하되어 혼합될 수 있다. 이어서, 동일한 자가 조립 공정이 수행되어, 복수의 적색 반도체 발광 소자(200-1), 복수의 녹색 반도체 발광 소자(150-2) 및 복수의 청색 반도체 발광 소자(150-3)가 동시에 기판(261) 상의 복수의 화소(PX) 각각의 복수의 서브 화소(PX1, PX2, PX3)에 조립될 수 있다.
동시 자가 조립을 위해, 적색 반도체 발광 소자(200-1), 녹색 반도체 발광 소자(150-2) 및 청색 반도체 발광 소자(150-3) 각각은 서로 간에 배타성을 가질 수 있다. 즉, 적색 반도체 발광 소자(200-1), 녹색 반도체 발광 소자(150-2) 및 청색 반도체 발광 소자(150-3) 각각의 모양이나 사이즈가 상이할 수 있다. 예컨대, 적색 반도체 발광 소자(200-1)는 원형을 가지고, 녹색 반도체 발광 소자(150-2)는 제1 단축과 제1 장축을 가지는 제1 타원형을 가지며, 청색 반도체 발광 소자(150-3)는 제2 타원형을 가질 수 있다. 이때, 제2 타원형은 제1 단축보다 작은 제2 단축과 제1 장축보다 큰 제2 장축을 가질 수 있다.
한편, 앞서 기술한 바와 같이, 비공개 내부 기술에 따르면, 자가 조립시 자석에 의한 반응 속도를 높이기 위해, 수평형 반도체 발광 소자의 하측에 티타늄(Ti)와 같은 금속층이 구비되었지만, 티타늄(Ti)와 같은 금속층에 의해 광 반사율이 저하되었다.
실시예에 따르면, 도 8에 도시한 바와 같이, 반도체 발광 소자(200)의 하측 상에 금속 산화물층(218)이 배치되고, 금속 산화물층(218)의 두께를 패시베이션층(217)의 두께보다 작도록 함으로써, 자가 조립시 자석(253)에 의한 반응 속도를 개선하고 DEP force의 영향, 즉 인력을 강하게 받아 조립율을 개선할 수 있다.
도 16은 비교예, 실시예 1 및 실시예 2 각각에서의 전압별 조립율을 보여준다.
도 16에서, 비교예는 반도체 발광 소자의 하측에 티타늄(Ti)와 같은 금속층이 구비되고, 실시예 1는 반도체 발광 소자(200)의 하측에 배치된 금속 산화물층(218)이 TiO2로 이루어지며, 실시예 2는 반도체 발광 소자(200)의 하측에 배치된 금속 산화물층(218)이 SiO2로 이루어진다.
도 16에 도시한 바와 같이, 제1 조립 배선(262)과 제2 조립 배선(263)에 인가된 교류 전압가 3V 이상인 경우에 실시예 1 및 실시예 2에서 비교예보다 더 높거나 동일하다. 이로부터, Ti와 같은 금속층 대신에 실시예 1 및 실시예 2의 금속 산화물이 사용되더라도, 비교예보다 우수한 조립율을 보임을 알 수 있다.
한편, 실시예에 따르면, 도 8에 도시한 바와 같이, 반도체 발광 소자(200)의 하측 상에 금속 산화물층(218)이 배치될 수 있다. 금속 산화물은 친수성을 가지므로, 자가 조립시 반도체 발광 소자(200)가 인터포저(260)의 표면에 흡착되지 않아 조립율이 개선될 수 있다.
한편, 다시 도 15를 참조하면, 자가 조립 공정을 수행하여, 인터포저(260) 상에 복수의 반도체 발광 소자(200-1 내지 200-3)가 조립된 후, 인터포저(260)가 챔버(250)로부터 탈착된 후 건조 공정 및 세정 공정이 수행되어, 인터포저(260)가 건조 및 세정될 수 있다.
이하에서 도 17 내지 도 19를 참조하여 도 6에 도시된 백플레인 기판 상으로의 전사 공정(S203)을 상세히 설명한다.
도 17 내지 도 19는 픽앤 플레이스 공정을 이용하여 복수의 반도체 발광 소자를 백플레인 기판 상에 전사하는 모습을 도시한다.
도 17에 도시한 바와 같이, 인터포저(260)가 외부로부터 스테이지(미도시) 상으로 이동되면, 스탬프(270)가 하강되고 가압되어 인터포저(260) 상의 복수의 수평형 반도체 발광 소자가 스탬프(270)의 돌출 영역(271-1 내지 271-3)에 부착될 수 있다. 이때, 돌출 영역(271-1 내지 271-3)의 하면의 부착력이 복수의 반도체 발광 소자(200-1 내지 200-3)가 조립된 인터포저(260)의 부착력보다 클 수 있다.
스탬프(270)의 복수의 돌출 영역(271-1 내지 271-3)은 각각 인터포저(260) 상의 복수의 반도체 발광 소자(200-1 내지 200-3)에 대응되어 위치될 수 있다. 스탬프(270)의 복수의 돌출 영역(271-1 내지 271-3)의 개수만큼 복수의 반도체 발광 소자(200-1 내지 200-3)가 스탬프(270)의 복수의 돌출 영역(271-1 내지 271-3)에 부착될 수 있다.
도 18에 도시한 바와 같이, 스탬프(270)가 상승될 수 있다. 이때, 상기 상승된 스탬프(270)의 복수의 돌출 영역(271-1 내지 271-3)에 각각 복수의 반도체 발광 소자(200-1 내지 200-3)가 부착될 수 있다.
도 19에 도시한 바와 같이, 스탬프(270)가 이동되어 백플레인 기판(280) 상에 위치될 수 있다.
백플레인 기판(280)은 복수의 화소(PX)를 포함하고, 복수의 화소(PX) 각각은 복수의 서브 화소(PX1 내지 PX3)를 포함할 수 있다.
기판(281) 상에 복수의 화소 구동부(282-1 내지 282-3), 제1 절연층(284), 복수의 반사판(285-1 내지 285-3) 및 제2 절연층(286)이 배치될 수 있다. 화소 구동부(282-1 내지 282-3)는 복수의 서브 화소(PX1 내지 PX3) 각각에 구비되어, 대응하는 반도체 발광 소자(200-1 내지 200-3)의 발광을 동작시킬 수 있지만, 이에 대해서는 한정하지 않는다.
복수의 반사판(285-1 내지 285-3)은 복수의 서브 화소(PX1 내지 PX3) 각각에 구비될 수 있다. 반사판(285-1 내지 285-3)은 금속으로 이루어질 수 있지만, 이에 대해서는 한정하지 않는다. 도면에는 복수의 반사판(285-1 내지 285-3)이 서로 분리되어 있지만, 서로 일체로 형성될 수도 있다. 복수의 반사판(285-1 내지 285-3)은 각각 대응하는 반도체 발광 소자(200-1 내지 200-3)의 아래에 배치되어, 반도체 발광 소자(200-1 내지 200-3)로부터의 광을 전방으로 반사시킬 수 있다.
제1 절연층(284) 및/또는 제2 절연층(286)은 상이한 절연 재질로 이루어질 수 있지만, 이에 대해서는 한정하지 않는다.
제2 절연층(286)은 접착층일 수 있다. 제2 절연층(286)은 스탬프(270) 상의 복수의 반도체 발광 소자(200-1 내지 200-3)를 백플레인 기판(280)으로 전사시킬 수 있다. 즉, 스탬프(270)가 하강되고 가압된 후 다시 상승됨으로써, 스탬프(270) 상의 복수의 반도체 발광 소자(200-1 내지 200-3)가 백플레인 기판(280) 상으로 전사될 수 있다. 이때, 백플레인 기판(280)의 부착력, 즉 제2 절연층(286)의 부착력이 돌출 영역(271-1 내지 271-3)의 부착력력보다 크므로, 스탬프(270) 상의 복수의 반도체 발광 소자(200-1 내지 200-3)가 백플레인 기판(280)의 제2 절연층(286)에 부착됨으로써, 복수의 반도체 발광 소자(200-1 내지 200-3)가 스탬프(270)로부터 분리될 수 있다.
이후, 후공정에 의해 복수의 반도체 발광 소자(200-1 내지 200-3)에 대한 전기적 연결이 이루어질 수 있다. 이에 대해서는 나중에 도 21을 참조하여 설명한다.
도 21은 실시예에 따른 디스플레이 장치를 도시한 단면도이다. 도 21은 도19에 도시된 백플레인 기판(280) 상의 제1 서브 화소(PX1) 내지 제3 서브 화소(PX3) 중에서 제1 서브 화소(PX1)를 도시한다. 제2 서브 화소(PX2) 및 제3 서브 화소(PX3)는 각각 복수의 반도체 발광 소자(200-1 내지 200-3)의 발광층(211 내지 213)의 반도체 재질이 상이한 것을 제외하고 제1 서브 화소(PX1)의 구조와 동일한 구조를 가질 수 있다.
도 21을 참조하면, 실시예에 따른 디스플레이 장치(300)는 백플레인 기판(280), 반도체 발광 소자(200-1), 제3 절연층(287), 제1 전극 배선(288) 및 제2 전극 배선(289)을 포함할 수 있다.
도면에는 적색 수평형 반도체 발광 소자(200-1)만이 도시되고 있지만, 백플레인 기판(280)의 복수의 화소 각각의 복수의 서브 화소 각각에 적색 반도체 발광 소자(도 19의 200-1), 녹색 반도체 발광 소자(200-2) 및 청색 반도체 발광 소자(200-3)가 배치될 수 있다. 한편, 녹색 반도체 발광 소자(200-2)는 녹색 수직형 반도체 발광 소자나 녹색 플립형 반도체 발광 소자로 대체될 수 있다. 또한, 청색 반도체 발광 소자(200-3)는 청색 수직형 반도체 발광 소자나 청색 플립형 반도체 발광 소자로 대체될 수 있다.
반도체 발광 소자(200-1 내지 200-3)가 백플레인 기판(280) 상에 전사되는 것은 도 17 내지 도 19에 상세히 설명된 바 있으므로, 상세한 설명을 생략한다.
도 17 내지 도 19에 의해 반도체 발광 소자(200-1 내지 200-3)가 백플레인 기판(280) 상에 전사된 후, 제3 절연층(287)이 형성될 수 있다. 제3 절연층(287)은 유기물 재질로 형성될 수 있지만, 이에 대해서는 한정하지 않는다.
제3 절연층(287)은 평탄화층으로서, 그 상면이 직선 평면을 가질 수 있다. 제3 절연층(287)의 상면이 직선 평면을 가짐으로써, 제3 절연층(287) 상에 배치된 제1 전극 배선(288) 및 제2 전극 배선(289)이 균일한 두께로 형성될 수 있다.
도면에는 제3 절연층(287)의 상면이 반도체 발광 소자(200-1)의 상측 상에 배치되는 것으로 도시되고 있지만, 제3 절연층(287)의 상면 상에 반도체 발광 소자(200-1)의 상측 상에 배치되지 않을 수 있다. 즉, 제3 절연층(287)이 백플레인 기판(280) 상에 배치되더라도, 반도체 발광 소자(200-1)의 상측이 외부에 노출될 수 있다. 예컨대, 제3 절연층(287)의 상면은 반도체 발광 소자(200-1)의 상면과 동일한 수평선 상에 위치될 수도 있다.
제3 절연층(287) 상에 제1 전극 배선(288) 및 제2 전극 배선(289)이 배치될 수 있다. 제1 전극 배선(288)과 제2 전극 배선(289)은 서로 이격되어 전기적으로 절연될 수 있다. 제1 전극 배선(288)과 제2 전극 배선(289)은 동일한 재질로 동일한 포토리쏘그라피 공정을 이용하여 동시에 형성될 수 있지만, 이에 대해서는 한정하지 않는다. 제1 전극 배선(288) 및 제2 전극 배선(289)은 ITO와 같은 투명한 도전성 물질로 이루어질 수 있다. 제1 전극 배선(288) 및 제2 전극 배선(289)은 불투명한 금속으로 이루어지되, 그 두께가 매우 얇아 광의 투과율이 80%이상을 유지할 수도 있다.
제1 전극 배선(288)과 제2 전극 배선(289)은 각각 제3 절연층(287)을 통해 반도체 발광 소자(200-1)의 제1 전극(215) 및 제2 전극(216)에 전기적으로 연결될 수 있다. 도시되지 않았지만, 제1 전극 배선(288)과 제2 전극 배선(289)은 각각 제3 절연층(287)을 통하지 않고 직접 반도체 발광 소자(200-1)의 제1 전극(215) 및 제2 전극(216)에 전기적으로 연결될 수 있다. 즉, 제3 절연층(287)이 반도체 발광 소자(200-1)의 상측 상에 형성되지 않아 반도체 발광 소자(200-1)의 상측이 외부에 노출될 수 있다. 이러한 경우, 제1 전극 배선(288) 및 제2 전극 배선(289)은 각각 반도체 발광 소자(200-1)의 상측에서 패시베이션층(217)을 통해 제1 전극(215) 및 제2 전극(216)에 전기적으로 연결될 수 있다.
실시예에 따르면, 도 8에 도시한 바와 같이, 반도체 발광 소자(200)의 하측에 금속 산화물층(218)을 구비하고, 금속 산화물층(218)의 두께(t2)를 패시베이션층(217)의 두께(t1)보다 작게 할 수 있다. 이에 따라, 자가 조립시 DEP force에 의해 반도체 발광 소자(200)의 하측이 척력보다는 인력이 작용하도록 하고 반도체 발광 소자(200)의 상측이 인력보다는 척력이 작용하도록 할 수 있다. 그러므로, 자가 조립시 수평형 반도체 발광 소자가 뒤집히지 않고 정조립됨으로써, 점등 불량이 방지될 수 있다.
비공개 내부기술에 따르면, 수평형 반도체 발광 소자의 하측에 금속으로 이루어진 반사층이 배치되는 경우 반사층에 의해 수평형 반도체 발광 소자가 백플레인 기판 상에 흡착되어 조립율이 저하되었다. 실시예에 따르면, 반도체 발광 소자의 하측에 친수성을 갖는 금속 산화물층(218)을 구비하여, 자가 조립시 금속 산화물에 의해 반도체 발광 소자(200-1)가 백플레인 기판(280)의 표면에 흡착되지 않으므로, 조립율이 향상될 수 있다.
비공개 내부기술에 따르면, 자가 조립시 자석에 대한 반응 속도를 높이기 위해 반도체 발광 소자의 하측 상에 Ti와 같은 금속층이 배치되는 경우, 해당 금속층이 하부 방향으로 진행되는 광의 대부분을 흡수하여 광 추출 효율이 저하도었다. 실시예에 따르면, 도 8에 도시한 바와 같이, 반도체 발광 소자(200)의 하측에 금속 산화물층(218)을 구비하고, 금속 산화물층(218)의 두께(t2)를 패시베이션층(217)의 두께(t1)보다 작게 함으로써, 광을 흡수 대신 투과하도록 할 수 있다.
실시예에 따르면, 도 22에 도시한 바와 같이, 반도체 발광 소자(200-1)의 하측에 금속 산화물층(218)을 구비하고, 금속 산화물층(218)의 두께(t2)를 패시베이션층(217)의 두께(t1)보다 작게 하며, 백플레인 기판(280) 상에서 반도체 발광 소자(200-1) 아래에 반사판(285-1 내지 285-3)을 구비할 수 있다. 이러한 구조를 갖는 디스플레이 장치에 의해 반도체 발광 소자(200-1)에서 하부 방향으로 진행되는 광의 적어도 80%이상(적색 파장 대역 기준)이나 85% 이상(녹색 파장 대역이나 청색 파장 대역)이 전방으로 반사됨으로써, 광 휘도가 향상될 수 있다.
[제2 실시예]
도 25는 제2 실시예에 따른 반도체 발광 소자를 도시한 단면도이다. 도 26은 제2 실시예에 따른 반도체 발광 소자에서의 유전성 산화물층(218-2)을 도시한 평면도이다.
제2 실시예는 금속 산화물층(218)을 제외하고 제1 실시예(도 8)와 동일하다. 제2 실시예에서 제1 실시예와 동일한 형상, 구조 및/또는 기능을 갖는 구성 요소에 대해서는 동일한 도면 부호를 부여하고 상세한 설명을 생략한다.
도 25 및 도 26을 참조하면, 제2 실시예에 따른 반도체 발광 소자(200A)는 발광층(211 내지 213), 제1 전극(215), 제2 전극(216), 패시베이션층(217) 및 금속 산화물층(218)을 포함할 수 있다. 제2 실시예에 따른 반도체 발광 소자(200A)는 적색 수평형 반도체 발광 소자, 녹색 반도체 발광 소자 및/또는 청색 반도체 발광 소자일 수 있다.
실시예에서, 금속 산화물층(218)은 도전성 산화물층(218-1) 및 유전성 산화물층(218-2)을 포함할 수 있다.
도전성 산화물층(218-1)은 발광층(211 내지 213)의 하측에 배치될 수 있다. 도전성 산화물층(218-1)은 발광층(211 내지 213)의 하측 상에 배치될 수 있다. 도전성 산화물층(218-1)은 제1 도전형 반도체층(211)의 하측 상에 배치될 수 있다. 도전성 산화물층(218-1)은 제1 도전형 반도체층(211)의 하면에 접할 수 있지만, 이에 대해서는 한정하지 않는다. 도전형 산화물층은 제1 도전형 반도체층(211)의 하면의 형상과 동일한 형상을 가질 수 있다. 도전형 산화물층은 제1 도전형 반도체층(211)의 하면의 사이즈(또는 면적)와 동일한 사이즈를 가질 수 있지만, 이에 대해서는 한정하지 않는다. 예컨대, 도전성 산화물층(218-1)은 ITO, SnO, AZO(ZnO:Al), BZO(ZnO:B) 등을 포함할 수 있다.
유전성 산화물층(218-2)은 도전성 산화물층(218-1)의 하측 상에 배치될 수 있다. 유전성 산화물층(218-2)은 도전성 산화물층(218-1)의 하면에 접할 수 있지만, 이에 대해서는 한정하지 않는다. 유전성 산화물층(218-2)은 도전성 산화물층(218-1)의 하면의 형상과 동일한 형상을 가질 수 있다. 유전성 산화물층(218-2)은 도전성 산화물층(218-1)의 하면의 사이즈(또는 면적)와 동일한 사이즈를 가질 수 있지만, 이에 대해서는 한정하지 않는다. 예컨대, 유전성 산화물층(218-2)은 SiO2, TiO2, Al2O3, HfO 등을 포함할 수 있다.
한편, 유전성 산화물층(218-2)은 복수의 홈(218-2H)을 가질 수 있다. 도 26에 도시한 바와 같이, 복수의 홈(218-2H)은 원형을 가질 수 있지만, 이에 대해서는 한정하지 않는다. 복수의 홈(218-2H)은 각각 유전성 산화물층(218-2)을 관통하여 도전성 산화물층(218-1)의 하면이 노출되도록 형성될 수 있지만, 이에 대해서는 한정하지 않는다. 유전성 산화물층(218-2)의 두께(t2)는 λ/4n로서, 광의 난반사를 증진시킬 수 있다.
제2 실시예에 따르면, 유전성 산화물층(218-2)에 구비된 복수의 홈(218-2H)에 의해 발광층(211 내지 213)의 활성층(212)에서 하부 방향으로 진행된 광의 일부 광이 난반사되어 전방으로 진행되고, 다른 일부 광은 반도체 발광 소자(200A)의 하측으로 진행되어 백플레인 기판 상에 구비된 반사판(285-1 내지 285-3)에 의해 전방으로 반사될 수 있다. 이에 따라, 광 추출 효율이 더욱 더 증가되어 광 휘도가 획기적으로 향상될 수 있다.
[제3 실시예]
도 27은 제3 실시예에 따른 반도체 발광 소자를 도시한 단면도이다. 도 28은 제3 실시예에 따른 반도체 발광 소자에서의 도전성 산화물층(218-1)을 도시한 평면도이다.
제3 실시예는 금속 산화물층(218)을 제외하고 제1 실시예 또는 제2 실시예와 동일하다. 특히, 제3 실시예는 금속 산화물층(218)의 도전성 산화물층(218-1) 및 유전성 산화물층(218-2)의 배치 순서를 제외하고 제2 실시예와 동일하다. 제3 실시예에서 제1 실시예 또는 제2 실시예와 동일한 형상, 구조 및/또는 기능을 갖는 구성 요소에 대해서는 동일한 도면 부호를 부여하고 상세한 설명을 생략한다.
도 27 및 도 28을 참조하면, 제3 실시예에 따른 반도체 발광 소자(200B)는 발광층(211 내지 213), 제1 전극(215), 제2 전극(216), 패시베이션층(217) 및 금속 산화물층(218)을 포함할 수 있다. 제3 실시예에 따른 반도체 발광 소자(200B)는 적색 수평형 반도체 발광 소자, 녹색 반도체 발광 소자 및/또는 청색 반도체 발광 소자일 수 있다.
실시예에서, 금속 산화물층(218)은 유전성 산화물층(218-2) 및 도전성 산화물층(218-1)을 포함할 수 있다.
유전성 산화물층(218-2)은 발광층(211 내지 213)의 하측에 배치될 수 있다. 유전성 산화물층(218-2)은 발광층(211 내지 213)의 하측 상에 배치될 수 있다. 유전성 산화물층(218-2)은 제1 도전형 반도체층(211)의 하측 상에 배치될 수 있다. 유전성 산화물층(218-2)은 제1 도전형 반도체층(211)의 하면에 접할 수 있지만, 이에 대해서는 한정하지 않는다. 유전성 산화물층(218-2)은 제1 도전형 반도체층(211)의 하면의 형상과 동일한 형상을 가질 수 있다. 유전성 산화물층(218-2)은 제1 도전형 반도체층(211)의 하면의 사이즈(또는 면적)와 동일한 사이즈를 가질 수 있지만, 이에 대해서는 한정하지 않는다. 예컨대, 유전성 산화물층(218-2)은 SiO2, TiO2, Al2O3, HfO 등을 포함할 수 있다.
도전성 산화물층(218-1)은 유전성 산화물층(218-2)의 하측 상에 배치될 수 있다. 도전성 산화물층(218-1)은 유전성 산화물층(218-2)의 하면에 접할 수 있지만, 이에 대해서는 한정하지 않는다. 도전성 산화물층(218-1)은 유전성 산화물층(218-2)의 하면의 형상과 동일한 형상을 가질 수 있다. 도전성 산화물층(218-1)은 유전성 산화물층(218-2)의 하면의 사이즈(또는 면적)와 동일한 사이즈를 가질 수 있지만, 이에 대해서는 한정하지 않는다. 예컨대, 도전성 산화물층(218-1)은 ITO, SnO, AZO(ZnO:Al), BZO(ZnO:B) 등을 포함할 수 있다.
한편, 도전성 산화물층(218-1)은 복수의 홈(218-1H)을 가질 수 있다. 도 28에 도시한 바와 같이, 복수의 홈(218-1H)은 원형을 가질 수 있지만, 이에 대해서는 한정하지 않는다. 복수의 홈(218-1H)은 각각 도전성 산화물층(218-1)을 관통하여 유전성 산화물층(218-2)의 하면이 노출되도록 형성될 수 있지만, 이에 대해서는 한정하지 않는다. 도전성 산화물층(218-1)의 두께(t2)는 λ/4n로서, 광의 난반사를 활성화시킬 수 있다.
제3 실시예에 따르면, 도전성 산화물층(218-1)에 구비된 복수의 홈(218-1H)에 의해 발광층(211 내지 213)의 활성층(212)에서 하부 방향으로 진행된 광의 일부 광이 난반사되어 전방으로 진행되고, 다른 일부 광은 반도체 발광 소자(200B)의 하측으로 진행되어 백플레인 기판 상에 구비된 반사판(285-1 내지 285-3)에 의해 전방으로 반사될 수 있다. 이에 따라, 광 추출 효율이 더욱 더 증가되어 광 휘도가 획기적으로 향상될 수 있다.
[제4 실시예]
도 29는 제4 실시예에 따른 반도체 발광 소자를 도시한 단면도이다.
제4 실시예는 금속 산화물층(218)을 제외하고 제1 실시예 내지 제3 실시예와 동일하다. 제4 실시예에서 제1 실시예 내지 제3 실시예와 동일한 형상, 구조 및/또는 기능을 갖는 구성 요소에 대해서는 동일한 도면 부호를 부여하고 상세한 설명을 생략한다.
도 29를 참조하면, 제4 실시예에 따른 반도체 발광 소자(200C)는 발광층(211 내지 213), 제1 전극(215), 제2 전극(216), 패시베이션층(217) 및 금속 산화물층(218)을 포함할 수 있다. 제4 실시예에 따른 반도체 발광 소자(200C)는 적색 수평형 반도체 발광 소자, 녹색 반도체 발광 소자 및/또는 청색 반도체 발광 소자일 수 있다.
실시예에서, 금속 산화물층(218)은 복수의 제1 금속 산화물층(218-1a 내지 218-1c) 및 복수의 제2 금속 산화물층(218-2a 내지 218-2c)을 포함할 수 있다. 예컨대, 제1 금속 산화물층(218-1a 내지 218-1c) 및 제2 금속 산화물층(218-2a 내지 218-2c)은 유전성 산화물층(218-2)일 수 있다. 예컨대, 유전성 산화물층(218-2)은 SiO2, TiO2, Al2O3, HfO 등을 포함할 수 있다. 예컨대, 제1 금속 산화물층(218-1a 내지 218-1c)과 제2 금속 산화물층(218-2a 내지 218-2c)은 유전성 산화물층(218-2)을 구성하는 재질 중에서 서로 상이한 굴절율을 가질 수 있다. 예컨대, 제1 금속 산화물층(218-1a 내지 218-1c)은 SiO2를 포함하고, 제2 금속 산화물층(218-2a 내지 218-2c)은 TiO2를 포함할 수 있지만, 이에 대해서는 한정하지 않는다. 예컨대, 금속 산화물층(218)은 제1 금속 산화물층(218-1a 내지 218-1c)과 제2 금속 산화물층(218-2a 내지 218-2c)을 하나의 쌍으로 하여, 5개 내지 30개의 쌍으로 구성될 수 있다.
복수의 제1 금속 산화물층(218-1a 내지 218-1c)의 전체 두께 또는 복수의 제2 금속 산화물층(218-2a 내지 218-2c)의 전체 두께는 패시베이션층(217)의 두께의 1/5이하일 수 있다. 복수의 제1 금속 산화물층(218-1a 내지 218-1c)의 전체 두께 및 복수의 제2 금속 산화물층(218-2a 내지 218-2c)의 전체 두께의 합은 패시베이션층(217)의 두께의 1/2 이하일 수 있다.
제4 실시예에 따르면, 금속 산화물층(218)이 서로 상이한 굴절율을 갖는 복수의 제1 금속 산화물층(218-1a 내지 218-1c) 및 복수의 제2 금속 산화물층(218-2a 내지 218-2c)이 적층됨으로써, 반사층으로 사용될 수 있다. 이러한 경우, 제1 금속 산화물층(218-1a 내지 218-1c) 및 제2 금속 산화물층(218-2a 내지 218-2c)이 순수한 금속으로 이루어지지 않고 에피층과의 접합력이 강해, 박리 문제가 발생되지 않아, 반도체 발광 소자(200C) 자체의 불량이나 디스플레이 장치와 같은 제품 불량이 방지될 수 있다.
[제5 실시예]
도 30은 제5 실시예에 따른 반도체 발광 소자를 도시한 단면도이다.
제5 실시예는 금속 산화물층(218)을 제외하고 제1 실시예 내지 제4 실시예와 동일하다. 제5 실시예에서 제1 실시예 내지 제4 실시예와 동일한 형상, 구조 및/또는 기능을 갖는 구성 요소에 대해서는 동일한 도면 부호를 부여하고 상세한 설명을 생략한다.
도 30을 참조하면, 제5 실시예에 따른 반도체 발광 소자(200D)는 발광층(211 내지 213), 제1 전극(215), 제2 전극(216), 패시베이션층(217) 및 금속 산화물층(218)을 포함할 수 있다. 제5 실시예에 따른 반도체 발광 소자(200D)는 적색 수평형 반도체 발광 소자, 녹색 반도체 발광 소자 및/또는 청색 반도체 발광 소자일 수 있다.
실시예에서, 금속 산화물층(218)은 발광층(211 내지 213)의 하측 상에 배치될 수 있다. 또한, 금속 산화물층(218)은 발광층(211 내지 213)의 측부 상에 배치될 수 있다. 예컨대, 금속 산화물층(218)은 제1 도전형 반도체층(211)의 측면 상에 배치될 수 있다.
한편, 패시베이션층(217)은 발광층(211 내지 213)의 측부 상에 배치될 수 있다. 예컨대, 패시베이션층(217)은 제1 도전형 반도체층(211)의 측면 상에 배치될 수 있다. 이러한 경우, 금속 산화물층(218)은 발광층(211 내지 213)의 측부 상의 패시베이션층(217) 상에 배치될 수 있다. 즉, 금속 산화물층(218)은 발광층(211 내지 213)의 측부 둘레를 따라 패시베이층 상에 배치될 수 있다. 예컨대, 금속 산화물층(218)은 패시베이션층(217)과 수평으로 중첩될 수 있다.
제5 실시예에 따르면, 금속 산화물층(218)은 발광층(211 내지 213)의 측부 둘레를 따라 패시베이층 상에 배치됨으로써, 도 14에 도시한 바와 같이 식각액(231)의 침투에 의해 발광층(211 내지 213)(또는 에피층)이 손상되는 것이 방지될 수 있다. 이에 따라, 반도체 발광 소자(200D)의 발광 불량이 방지될 수 있다.
[제6 실시예]
도 31은 제6 실시예에 따른 반도체 발광 소자를 도시한 단면도이다.
제6 실시예는 발광층(211 내지 213)의 형상을 제외하고 제1 실시예 내지 제5 실시예와 동일하다. 제6 실시예에서 제1 실시예 내지 제5 실시예와 동일한 형상, 구조 및/또는 기능을 갖는 구성 요소에 대해서는 동일한 도면 부호를 부여하고 상세한 설명을 생략한다.
도 31을 참조하면, 제6 실시예에 따른 반도체 발광 소자(200E)는 발광층(211 내지 213), 제1 전극(215), 제2 전극(216), 패시베이션층(217) 및 금속 산화물층(218)을 포함할 수 있다. 제6 실시예에 따른 반도체 발광 소자(200E)는 적색 수평형 반도체 발광 소자, 녹색 반도체 발광 소자 및/또는 청색 반도체 발광 소자일 수 있다.
발광층(211 내지 213)은 제1 영역(200a)와 제1 영역(200a)을 둘러싸는 제2 영역(200b)을 가질 수 있다.
발광층(211 내지 213)의 제1 영역(200a) 상에 리세스(219)가 형성될 수 있다. 리세스(219)는 원형을 가질 수 있지만, 이에 대해서는 한정하지 않는다.
리세스(219)에 의해 제1 영역(200a)의 상면, 즉 리세스(219)의 바닥면은 발광층(211 내지 213)의 제2 영역(200b)의 상면과 상이하게 위치될 수 있다. 즉, 리세스(219)의 바닥면과 발광층(211 내지 213)의 제2 영역(200b)의 상면은 상이한 수평 선 상에 위치될 수 있다. 리세스(219)의 바닥면은 발광층(211 내지 213)의 제2 영역(200b)의 상면보다 낮게 위치될 수 있다.
리세스(219)에 의해 제1 도전형 반도체층(211)의 상면이 노출될 수 있다. 예컨대, 리세스(219)의 바닥면은 제1 도전형 반도체층(211)의 상면일 수 있다. 발광층(211 내지 213)의 제2 영역(200b)에 의해 제2 도전형 반도체층(213)의 상면이 노출될 수 있다. 발광층(211 내지 213)의 제2 영역(200b)의 상면은 제2 도전형 반도체층(213)의 상면일 수 있다.
제1 전극(215) 및 제2 전극(216)은 발광층(211 내지 213)의 상측 상에 배치될 수 있다. 제1 전극(215)은 발광층(211 내지 213)의 제2 영역(200b)의 상측에 배치되고, 제2 전극(216)은 리세스(219) 내에 배치될 수 있다. 제1 전극(215)은 발광층(211 내지 213)의 제2 영역(200b), 즉 제2 도전형 반도체층(213)의 상면에 접하고, 제2 전극(216)은 리레스의 바닥면, 즉 제1 도전형 반도체층(211)의 상면에 접할 수 있다.
제1 실시예 내지 제5 실시예에서 발광층(211 내지 213)의 제1 영역(200a)의 상면이 제2 도전형 반도체층(213)의 상면이고 발광층(211 내지 213)의 제2 영역(200b)의 상면이 제1 도전형 반도체층(211)의 상면일 수 있다. 이에 반해, 제6 실시예에서 발광층(211 내지 213)이 제1 영역(200a)의 상면, 즉 리세스(219)의 바닥면이 제1 도전형 반도체층(211)의 상면이고 발광층(211 내지 213)의 제2 영역(200b)의 상면이 제2 도전형 반도체층(213)의 상면일 수 있다.
제1 실시예 내지 제5 실시예에서 구동 전류가 발광층(211 내지 213)의 중심 영역(제1 영역(200a))에서 가장 자리 영역(제2 영역(200b))으로 흐르는데 반해, 제6 실시예에서는 구동 전류가 발광층(211 내지 213)의 가장 자리 영역(제2 영역(200b))에서 중심 영역(제1 영역(200a))으로 흐를 수 있다.
제1 실시예 내지 제5 실시예에서는 제1 전극(215)의 사이즈보다 제2 전극(216)의 사이즈가 더 큰데 반해, 제6 실시예에서는 제2 전극(216)의 사이즈보다 제1 전극(215)의 사이즈가 더 클 수 있다.
한편, 앞서 기술한 디스플레이 장치는 디스플레이 패널일 수 있다. 즉, 실시예에서, 디스플레이 장치와 디스플레이 패널은 동일한 의미로 이해될 수 있다. 실시예에서, 실질적인 의미에서의 디스플레이 장치는 디스플레이 패널과 영상을 디스플레이하기 위해 디스플레이 패널을 제어할 수 있는 컨트롤러(또는 프로세서)를 포함할 수 있다.
상기의 상세한 설명은 모든 면에서 제한적으로 해석되어서는 아니되고 예시적인 것으로 고려되어야 한다. 실시예의 범위는 첨부된 청구항의 합리적 해석에 의해 결정되어야 하고, 실시예의 등가적 범위 내에서의 모든 변경은 실시예의 범위에 포함된다.
실시예는 영상이나 정보를 디스플레이하는 디스플레이 분야에 채택될 수 있다. 실시예는 반도체 발광 소자를 이용하여 영상이나 정보를 디스플레이하는 디스플레이 분야에 채택될 수 있다. 반도체 발광 소자는 마이크로급 반도체 발광 소자나 나노급 반도체 발광 소자일 수 있다.
예컨대, 실시예는 TV, 샤이니지, 휴대폰이나 스마트 폰(smart phone)과 같은 이동 단말기, 노트북이나 데스크탑과 같은 컴퓨터용 디스플레이, 자동차용 HUD(head-Up Display), 디스플레이용 백라이트 유닛, VR, AR 또는 MR(mixed Reality)용 디스플레이, 광원 소스 등에 채택될 수 있다.

Claims (14)

  1. 제1 영역과 상기 제1 영역을 둘러싸는 제2 영역을 갖는 발광층;
    상기 제1 영역의 상측 상에 제1 전극;
    상기 제2 영역의 상측 상에 제2 전극;
    상기 발광층을 둘러싸는 패시베이션층; 및
    상기 발광층의 하측 상에 금속 산화물층;을 포함하고,
    상기 금속 산화물층의 두께는 상기 패시베이션층의 두께보다 작은,
    반도체 발광 소자.
  2. 제1항에 있어서,
    상기 금속 산화물층의 두께는 상기 패시베이션층의 두께의 1/3 이하인,
    반도체 발광 소자.
  3. 제1항에 있어서,
    상기 금속 산화물층은 도전성 산화물층을 포함하는,
    반도체 발광 소자.
  4. 제1항에 있어서,
    상기 금속 산화물층은 유전성 산화물층을 포함하는,
    반도체 발광 소자.
  5. 제1항에 있어서,
    상기 금속 산화물층은,
    도전성 산화물층; 및
    유전성 산화물층;을 포함하는,
    반도체 발광 소자.
  6. 제5항에 있어서,
    상기 도전성 산화물층은 상기 발광층의 하측 상에 배치되고,
    상기 유전성 산화물층은 상기 도전성 산화물층의 하측 상에 배치되는,
    반도체 발광 소자.
  7. 제6항에 있어서,
    상기 유전성 산화물층은 복수의 홈을 갖는,
    반도체 발광 소자.
  8. 제5항에 있어서,
    상기 유전성 산화물층은 상기 발광층의 하측 상에 배치되고,
    상기 도전성 산화물층은 상기 유전성 산화물층의 하측 상에 배치되는,
    반도체 발광 소자.
  9. 제8항에 있어서,
    상기 도전성 산화물층은 복수의 홈을 갖는,
    반도체 발광 소자.
  10. 제1항에 있어서,
    상기 금속 산화물층은,
    복수의 제1 금속 산화물층; 및
    상기 복수의 제1 금속 산화물층 사이에 복수의 제2 금속 산화물층;을 포함하는,
    반도체 발광 소자.
  11. 제10항에 있어서,
    상기 복수의 제1 금속 산화물층의 전체 두께 및 상기 복수의 제2 금속 산화물층의 전체 두께의 합은 상기 패시베이션층의 두께의 1/2 이하인,
    반도체 발광 소자.
  12. 제1항에 있어서,
    상기 금속 산화물은 상기 발광층의 측부 상에 배치되는,
    반도체 발광 소자.
  13. 제12항에 있어서,
    상기 금속 산화물은 상기 패시베이션층과 수평으로 중첩되는,
    반도체 발광 소자.
  14. 기판;
    상기 기판 상에 반사판;
    상기 반사판 상에 접착층;
    상기 접착층 상에 서로 상이한 컬러 광을 발광하는 복수의 반도체 발광 소자; 및
    상기 복수의 반도체 발광 소자 각각의 상측 상에 제1 전극 배선 및 제2 전극 배선;을 포함하고,
    상기 제1 전극 배선 및 상기 제2 전극 배선은 각각 상기 복수의 반도체 발광 소자 각각의 제1 전극 및 제2 전극에 연결되고,
    상기 복수의 반도체 발광 소자는 각각 제1항 내지 제13항 중 하나의 항에 의한 반도체 발광 소자를 포함하는,
    디스플레이 장치.
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