WO2023054764A1 - 디스플레이 장치 - Google Patents

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WO2023054764A1
WO2023054764A1 PCT/KR2021/013433 KR2021013433W WO2023054764A1 WO 2023054764 A1 WO2023054764 A1 WO 2023054764A1 KR 2021013433 W KR2021013433 W KR 2021013433W WO 2023054764 A1 WO2023054764 A1 WO 2023054764A1
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WO
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light emitting
assembly
wiring
branch
semiconductor light
Prior art date
Application number
PCT/KR2021/013433
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English (en)
French (fr)
Inventor
김정섭
박창서
김건호
신용일
김윤철
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엘지전자 주식회사
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Publication date
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    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/075—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L33/00
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    • H01L27/15—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components having potential barriers, specially adapted for light emission
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    • H01L33/36—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes
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    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
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    • H01L33/48—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/62—Arrangements for conducting electric current to or from the semiconductor body, e.g. lead-frames, wire-bonds or solder balls

Definitions

  • the embodiment relates to a display device.
  • a display device uses a self-light emitting element such as a light emitting diode as a light source of a pixel to display a high-quality image.
  • a self-light emitting element such as a light emitting diode
  • Light emitting diodes exhibit excellent durability even under harsh environmental conditions, and are in the limelight as a light source for next-generation display devices because of their long lifespan and high luminance.
  • Such display devices are expanding into various forms such as flexible displays, foldable displays, stretchable displays, and rollable displays beyond flat panel displays.
  • a typical display device includes more than tens of millions of pixels. Therefore, since it is very difficult to align at least one or more light emitting elements in each of tens of millions of small-sized pixels, various researches on arranging light emitting elements in a display panel have recently been actively conducted.
  • Transfer technologies that have recently been developed include a pick and place process, a laser lift-off method, or a self-assembly method.
  • a self-assembly method in which a light emitting device is transferred onto a substrate using a magnetic material (or magnet) has recently been in the spotlight.
  • the self-assembly method In the self-assembly method, a number of light emitting elements are dropped into the tank containing the fluid, and the light emitting elements dropped into the fluid are moved to the pixels of the substrate according to the movement of the magnetic material, and the light emitting elements are arranged in each pixel. Therefore, the self-assembly method can quickly and accurately transfer a number of light emitting devices onto a substrate, and thus is attracting attention as a next-generation transfer method.
  • FIG. 1 shows a display device including a plurality of assembling wires for assembling a light emitting element.
  • the display device includes a plurality of assembled wires 1a, 1b, 2a, 2b, 3a, and 3b disposed along one direction.
  • a first pair of assembly wires 1a and 1b, a second pair of assembly wires 2a and 2b, and a third pair of assembly wires 3a and 3b are provided.
  • a red semiconductor light emitting device 7 , a green semiconductor light emitting device 8 , and a blue semiconductor light emitting device 9 are assembled in the unit pixel PX. That is, the red semiconductor light emitting element 7 is assembled into the assembly hole 4 on the first pair of assembly wires 1a and 1b.
  • the green semiconductor light emitting element 8 is assembled into the assembly hole 5 on the second pair of assembly wires 2a and 2b by the voltage of the second pair of assembly wires 2a and 2b.
  • the blue semiconductor light emitting element 9 is assembled into the assembly hole 6 on the third pair of assembly wires 3a and 3b by the voltage of the third pair of assembly wires 3a and 3b.
  • the corresponding voltage is The voltage at the lower side becomes smaller than the voltage at the upper side due to distortion due to line resistance from the upper side to the lower side of the assembled wires 1a, 1b, 2a, 2b, 3a, and 3b.
  • the voltage applied from the upper side of the plurality of assembly wires 1a, 1b, 2a, 2b, 3a, and 3b is a voltage for stably assembling the light emitting element into the assembly holes 4, 5, and 6, a plurality of The voltage of the lower side of the assembled wirings 1a, 1b, 2a, 2b, 3a, and 3b is smaller than the voltage of the upper layer. Since the intensity of the dielectrophoretic force is determined by the voltage, the intensity of the dielectrophoretic force decreases as the voltage decreases. Therefore, there is a problem that the assembly rate is lowered because the light emitting element is not assembled into the assembly holes 4, 5, and 6 below the plurality of assembly wires 1a, 1b, 2a, 2b, 3a, and 3b.
  • FIGS. 1 and 2 six assembling wires 1a, 1b, 2a, 2b, 3a, 3b) are required. Since a number of unit pixels PX are defined from left to right of the display device, assembly lines 1a, 1b, 2a, 2b, 3a, 6 times the number of unit pixels PX defined along the horizontal direction of the display device 3b) is required. Therefore, since voltages must be individually applied to the numerous assembled wires 1a, 1b, 2a, 2b, 3a, and 3b, there is a problem in that the circuit becomes complicated.
  • each of the assembly wires 1a, 1b, 2a, 2b, 3a, and 3b decreases toward high resolution or ultra-high resolution
  • the process margin also decreases, so that the assembly wires 1a, 1b, 2a, 2b, 3a, and 3b ) is difficult to form.
  • An electrical short may occur between the assembled wires 1a, 1b, 2a, 2b, 3a, and 3b.
  • Embodiments are aimed at solving the foregoing and other problems.
  • Another object of the embodiments is to provide a display device capable of improving assembly rate by minimizing voltage drop.
  • Another object of the embodiments is to provide a display device in which assembly wiring can be easily formed at high resolution or ultra-high resolution.
  • Another object of the embodiments is to provide a display device capable of simplifying a circuit for driving electrode wiring.
  • a display device includes a substrate including a plurality of pixels, each of the plurality of pixels including first to third sub-pixels; a first assembled wiring on the board; a second assembled wiring on the board; barrier ribs having first to third assembly holes in the first to third sub-pixels of each of the plurality of pixels; and first to third semiconductor light emitting devices
  • the first assembling wiring includes: a first bus wiring in the plurality of pixels; and a plurality of first branch wirings branching off from the first bus wiring
  • the second assembly wiring includes: second bus wirings in the plurality of pixels; and a plurality of second branch wirings branching from the second bus wiring
  • each of the first to third semiconductor light emitting devices includes the first bus wiring, the second bus wiring, the first branch wiring, and the first to third semiconductor light emitting devices. It may be disposed in the first to third assembly holes between the second branch wires.
  • the first assembly wiring includes a plurality of first assembly electrodes branched from each of the plurality of first branch wirings, and the second assembly wiring is branched from each of the plurality of second branch wirings and the plurality of first assembly wirings branch. It includes a plurality of second assembly electrodes facing the first assembly electrode, and the first to third semiconductor light emitting devices are respectively disposed in the first to third assembly holes on the first assembly electrode and the second assembly electrode. It can be.
  • the first assembly electrode is branched from the first bus wiring, and one semiconductor light emitting element among the first to third semiconductor light emitting elements is branched from the first assembly wiring and the second branch wiring from the first bus wiring. It may be disposed on the branched second assembled electrode.
  • the second assembly electrode is branched from the second bus wiring, and another semiconductor light emitting element among the first to third semiconductor light emitting elements is branched from the first assembly electrode branched from the first branch wiring and the second bus wiring. may be disposed on the second assembled electrode.
  • a width of the first bus wire may be greater than a width of the first assembly electrode, and a width of the second bus wire may be greater than a width of the second assembly electrode.
  • the first branch wiring may include a 1-1 branch wiring branching from the first bus wiring; and a plurality of 1-2 branch wires branching from the 1-1 branch wires.
  • the plurality of pixels include a first pixel and a second pixel adjacent to each other, one of the plurality of 1-2 branch wirings is disposed in the first pixel, and the plurality of 1-2 branch wirings are disposed in the first pixel.
  • another 1-2 branch wiring may be disposed in the second pixel.
  • the second branch wiring may include a 2-1 branch wiring branching from the second bus wiring; and a plurality of 2-2 branch wires branching from the 2-1 branch wires.
  • the plurality of pixels include a third pixel adjacent to the second pixel, one 2-2nd branch wiring among the plurality of 2-2nd branch wirings is disposed in the second pixel, and Among the 2-2 branch wirings, another 2-2 branch wiring may be disposed in the third pixel.
  • the first bus line 321 and the second bus line 322 crossing the entire area of the substrate 310 have widths W1 and W2, respectively.
  • the line resistance can be minimized by making the maximum width. Accordingly, the voltage drop due to the line resistance of each of the first bus wire 321 and the second bus wire 322 is prevented, and the desired A dielectrophoretic force is formed so that the assembly rate can be improved.
  • the two assembly wires 320_1 and 320_2 are arranged by two assembly wires 320_1 and 320_2 per pixel 301, 302, and 303.
  • the first to third semiconductor light emitting devices 151, 152, and 153 may be assembled using the semiconductor light emitting diode. That is, whereas conventionally six assembly wires are required per pixel, the embodiment can reduce the number of assembly wires by 1/3, enabling stable assembly wiring layout without electrical short circuit even in high-resolution or ultra-high-resolution displays. do.
  • the number of assembly wires 321 and 322 can be drastically reduced compared to the prior art, so that a circuit for driving these assembly wires 321 and 322 is can be simplified
  • FIG. 1 shows a display device including a plurality of assembling wires for assembling a light emitting element.
  • FIG. 2 shows a unit pixel of FIG. 1 .
  • FIG 3 illustrates a living room of a house in which a display device according to an exemplary embodiment is disposed.
  • FIG. 4 is a schematic block diagram of a display device according to an exemplary embodiment.
  • FIG. 5 is a circuit diagram illustrating an example of a pixel of FIG. 4 .
  • FIG. 6 is an enlarged view of a first panel area in the display device of FIG. 3 .
  • FIG. 7 is an enlarged view of area A2 of FIG. 6 .
  • FIG. 8 is a view showing an example in which a light emitting device according to an embodiment is assembled to a substrate by a self-assembly method.
  • FIG 9 is a plan view illustrating the display device according to the first embodiment.
  • FIG. 10 is a cross-sectional view of the display device according to the first embodiment.
  • FIG. 13 shows the shape of a third semiconductor light emitting element.
  • FIG. 14 is a plan view showing a second semiconductor light emitting device.
  • 15 is a cross-sectional view showing a second semiconductor light emitting device.
  • FIG. 18 is a cross-sectional view of a display device according to a second embodiment.
  • FIG. 19 is a cross-sectional view of a display device according to a third embodiment.
  • FIG. 20 is a cross-sectional view of a display device according to a fourth embodiment.
  • 21 is a cross-sectional view of a display device according to a fifth embodiment.
  • the display device described in this specification includes a TV, a Shinage, a mobile phone, a smart phone, a head-up display (HUD) for a car, a backlight unit for a laptop computer, a display for VR or AR, and the like.
  • a TV a Shinage
  • a mobile phone a smart phone
  • a head-up display HUD
  • a backlight unit for a laptop computer
  • a display for VR or AR and the like.
  • the configuration according to the embodiment described in this specification can be applied to a device capable of displaying even a new product type to be developed in the future.
  • FIG 3 illustrates a living room of a house in which a display device according to an exemplary embodiment is disposed.
  • the display device 100 of the embodiment can display the status of various electronic products such as a washing machine 101, a robot cleaner 102, and an air purifier 103, and the electronic products and IOT-based and can control each electronic product based on the user's setting data.
  • various electronic products such as a washing machine 101, a robot cleaner 102, and an air purifier 103
  • the electronic products and IOT-based can control each electronic product based on the user's setting data.
  • the display device 100 may include a flexible display fabricated on a thin and flexible substrate.
  • a flexible display can be bent or rolled like paper while maintaining characteristics of a conventional flat panel display.
  • a unit pixel means a minimum unit for implementing one color.
  • a unit pixel of the flexible display may be implemented by a light emitting device.
  • the light emitting device may be a Micro-LED or a Nano-LED, but is not limited thereto.
  • FIG. 4 is a block diagram schematically illustrating a display device according to an exemplary embodiment
  • FIG. 5 is a circuit diagram illustrating an example of a pixel of FIG. 4 .
  • a display device may include a display panel 10 , a driving circuit 20 , a scan driving unit 30 and a power supply circuit 50 .
  • the display device 100 may drive a light emitting element in an active matrix (AM) method or a passive matrix (PM) method.
  • AM active matrix
  • PM passive matrix
  • the driving circuit 20 may include a data driver 21 and a timing controller 22 .
  • the display panel 10 may be formed in a rectangular shape, but is not limited thereto. That is, the display panel 10 may be formed in a circular or elliptical shape. At least one side of the display panel 10 may be formed to be bent with a predetermined curvature.
  • the display panel 10 may be divided into a display area DA and a non-display area NDA disposed around the display area DA.
  • the display area DA is an area where the pixels PX are formed to display an image.
  • the display panel 10 includes data lines (D1 to Dm, where m is an integer greater than or equal to 2), scan lines (S1 to Sn, where n is an integer greater than or equal to 2) crossing the data lines (D1 to Dm), and a high potential voltage.
  • pixels PXs connected to the high potential voltage line VDDL supplied, the low potential voltage line VSSL supplied with the low potential voltage, and the data lines D1 to Dm and the scan lines S1 to Sn can include
  • Each of the pixels PX may include a first sub-pixel PX1 , a second sub-pixel PX2 , and a third sub-pixel PX3 .
  • the first sub-pixel PX1 emits light of a first color of a first main wavelength
  • the second sub-pixel PX2 emits light of a second color of a second main wavelength
  • the third sub-pixel PX3 emits light of a second color.
  • a third color light having a third main wavelength may be emitted.
  • the first color light may be red light
  • the second color light may be green light
  • the third color light may be blue light, but are not limited thereto.
  • FIG. 4 it is illustrated that each of the pixels PX includes three sub-pixels, but is not limited thereto. That is, each of the pixels PX may include four or more sub-pixels.
  • Each of the first sub-pixel PX1 , the second sub-pixel PX2 , and the third sub-pixel PX3 includes at least one of the data lines D1 to Dm, at least one of the scan lines S1 to Sn, and a high voltage signal. It can be connected to the upper voltage line (VDDL).
  • the first sub-pixel PX1 may include light emitting elements LD, a plurality of transistors for supplying current to the light emitting elements LD, and at least one capacitor Cst.
  • each of the first sub-pixel PX1 , the second sub-pixel PX2 , and the third sub-pixel PX3 may include only one light emitting element LD and at least one capacitor Cst. may be
  • Each of the light emitting elements LD may be a semiconductor light emitting diode including a first electrode, a plurality of conductive semiconductor layers, and a second electrode.
  • the first electrode may be an anode electrode and the second electrode may be a cathode electrode, but is not limited thereto.
  • the light emitting device LD may be one of a horizontal light emitting device, a flip chip type light emitting device, and a vertical light emitting device.
  • the plurality of transistors may include a driving transistor DT supplying current to the light emitting elements LD and a scan transistor ST supplying a data voltage to a gate electrode of the driving transistor DT.
  • the driving transistor DT has a gate electrode connected to the source electrode of the scan transistor ST, a source electrode connected to the high potential voltage line VDDL to which a high potential voltage is applied, and first electrodes of the light emitting elements LD.
  • a connected drain electrode may be included.
  • the scan transistor ST has a gate electrode connected to the scan line (Sk, k is an integer satisfying 1 ⁇ k ⁇ n), a source electrode connected to the gate electrode of the driving transistor DT, and data lines Dj, j an integer that satisfies 1 ⁇ j ⁇ m).
  • the capacitor Cst is formed between the gate electrode and the source electrode of the driving transistor DT.
  • the storage capacitor Cst charges a difference between the gate voltage and the source voltage of the driving transistor DT.
  • the driving transistor DT and the scan transistor ST may be formed of thin film transistors.
  • the driving transistor DT and the scan transistor ST are formed of P-type MOSFETs (Metal Oxide Semiconductor Field Effect Transistors), but the present invention is not limited thereto.
  • the driving transistor DT and the scan transistor ST may be formed of N-type MOSFETs. In this case, positions of the source and drain electrodes of the driving transistor DT and the scan transistor ST may be changed.
  • each of the first sub-pixel PX1 , the second sub-pixel PX2 , and the third sub-pixel PX3 includes one driving transistor DT, one scan transistor ST, and one capacitor ( 2T1C (2 Transistor - 1 capacitor) having Cst) is illustrated, but the present invention is not limited thereto.
  • Each of the first sub-pixel PX1 , the second sub-pixel PX2 , and the third sub-pixel PX3 may include a plurality of scan transistors ST and a plurality of capacitors Cst.
  • the second sub-pixel PX2 and the third sub-pixel PX3 may be expressed with substantially the same circuit diagram as the first sub-pixel PX1 , a detailed description thereof will be omitted.
  • the driving circuit 20 outputs signals and voltages for driving the display panel 10 .
  • the driving circuit 20 may include a data driver 21 and a timing controller 22 .
  • the data driver 21 receives digital video data DATA and a source control signal DCS from the timing controller 22 .
  • the data driver 21 converts the digital video data DATA into analog data voltages according to the source control signal DCS and supplies them to the data lines D1 to Dm of the display panel 10 .
  • the timing controller 22 receives digital video data DATA and timing signals from the host system.
  • the timing signals may include a vertical sync signal, a horizontal sync signal, a data enable signal, and a dot clock.
  • the host system may be an application processor of a smart phone or tablet PC, a monitor, a system on chip of a TV, and the like.
  • the timing controller 22 generates control signals for controlling operation timings of the data driver 21 and the scan driver 30 .
  • the control signals may include a source control signal DCS for controlling the operation timing of the data driver 21 and a scan control signal SCS for controlling the operation timing of the scan driver 30 .
  • the driving circuit 20 may be disposed in the non-display area NDA provided on one side of the display panel 10 .
  • the driving circuit 20 may be formed of an integrated circuit (IC) and mounted on the display panel 10 using a chip on glass (COG) method, a chip on plastic (COP) method, or an ultrasonic bonding method.
  • COG chip on glass
  • COP chip on plastic
  • ultrasonic bonding method The present invention is not limited to this.
  • the driving circuit 20 may be mounted on a circuit board (not shown) instead of the display panel 10 .
  • the data driver 21 may be mounted on the display panel 10 using a chip on glass (COG) method, a chip on plastic (COP) method, or an ultrasonic bonding method, and the timing controller 22 may be mounted on a circuit board. there is.
  • COG chip on glass
  • COP chip on plastic
  • the scan driver 30 receives the scan control signal SCS from the timing controller 22 .
  • the scan driver 30 generates scan signals according to the scan control signal SCS and supplies them to the scan lines S1 to Sn of the display panel 10 .
  • the scan driver 30 may include a plurality of transistors and be formed in the non-display area NDA of the display panel 10 .
  • the scan driver 30 may be formed as an integrated circuit, and in this case, it may be mounted on a gate flexible film attached to the other side of the display panel 10 .
  • the circuit board may be attached to pads provided on one edge of the display panel 10 using an anisotropic conductive film. Due to this, the lead lines of the circuit board may be electrically connected to the pads.
  • the circuit board may be a flexible printed circuit board, a printed circuit board, or a flexible film such as a chip on film. The circuit board may be bent under the display panel 10 . Accordingly, one side of the circuit board may be attached to one edge of the display panel 10 and the other side may be disposed under the display panel 10 and connected to a system board on which a host system is mounted.
  • the power supply circuit 50 may generate voltages necessary for driving the display panel 10 from the main power supplied from the system board and supply the voltages to the display panel 10 .
  • the power supply circuit 50 generates a high potential voltage (VDD) and a low potential voltage (VSS) for driving the light emitting elements (LD) of the display panel 10 from the main power supply to generate the display panel 10. can be supplied to the high potential voltage line (VDDL) and the low potential voltage line (VSSL).
  • the power supply circuit 50 may generate and supply driving voltages for driving the driving circuit 20 and the scan driving unit 30 from the main power.
  • FIG. 6 is an enlarged view of a first panel area in the display device of FIG. 3;
  • the display device 100 of the embodiment may be manufactured by mechanically and electrically connecting a plurality of panel areas such as the first panel area A1 by tiling.
  • the first panel area A1 may include a plurality of semiconductor light emitting devices 150 arranged for each unit pixel (PX in FIG. 4 ).
  • the unit pixel PX may include a first sub-pixel PX1 , a second sub-pixel PX2 , and a third sub-pixel PX3 .
  • a plurality of red semiconductor light emitting elements 150R are disposed in the first sub-pixel PX1
  • a plurality of green semiconductor light emitting elements 150G are disposed in the second sub-pixel PX2
  • a plurality of blue semiconductor light emitting elements 150B may be disposed in the third sub-pixel PX3.
  • the unit pixel PX may further include a fourth sub-pixel in which the semiconductor light emitting device is not disposed, but is not limited thereto.
  • FIG. 7 is an enlarged view of area A2 of FIG. 6 .
  • a display device 100 may include a substrate 200 , assembled wires 201 and 202 , an insulating layer 206 , and a plurality of semiconductor light emitting devices 150 . More components than this may be included.
  • the assembly wiring may include a first assembly wiring 201 and a second assembly wiring 202 spaced apart from each other.
  • the first assembling wire 201 and the second assembling wire 202 may be provided to generate dielectrophoretic force for assembling the semiconductor light emitting device 150 .
  • the semiconductor light emitting device 150 may be one of a horizontal semiconductor light emitting device, a flip chip semiconductor light emitting device, and a vertical semiconductor light emitting device.
  • the semiconductor light emitting device 150 may include a red semiconductor light emitting device 150, a green semiconductor light emitting device 150G, and a blue semiconductor light emitting device 150B0 to form a sub-pixel, but is not limited thereto.
  • red phosphor and green phosphor may be provided to implement red and green, respectively.
  • the substrate 200 may be a support member for supporting components disposed on the substrate 200 or a protection member for protecting components.
  • the substrate 200 may be a rigid substrate or a flexible substrate.
  • the substrate 200 may be formed of sapphire, glass, silicon or polyimide.
  • the substrate 200 may include a flexible material such as polyethylene naphthalate (PEN) or polyethylene terephthalate (PET).
  • PEN polyethylene naphthalate
  • PET polyethylene terephthalate
  • the substrate 200 may be a transparent material, but is not limited thereto.
  • the substrate 200 may be a backplane provided with circuits in the sub-pixels PX1, PX2, and PX3 shown in FIGS. 4 and 5, for example, transistors ST and DT, capacitors Cst, and signal wires. However, it is not limited thereto.
  • the insulating layer 206 may include an insulating and flexible organic material such as polyimide, PAC, PEN, PET, polymer, etc., or an inorganic material such as silicon oxide (SiO2) or silicon nitride series (SiNx), and may include a substrate. 200 and may form a single substrate.
  • an insulating and flexible organic material such as polyimide, PAC, PEN, PET, polymer, etc.
  • an inorganic material such as silicon oxide (SiO2) or silicon nitride series (SiNx)
  • the insulating layer 206 may be a conductive adhesive layer having adhesiveness and conductivity, and the conductive adhesive layer may have flexibility and thus enable a flexible function of the display device.
  • the insulating layer 206 may be an anisotropy conductive film (ACF) or a conductive adhesive layer such as an anisotropic conductive medium or a solution containing conductive particles.
  • the conductive adhesive layer may be a layer that is electrically conductive in a direction perpendicular to the thickness but electrically insulating in a direction horizontal to the thickness.
  • the insulating layer 206 may include an assembly hole 203 into which the semiconductor light emitting device 150 is inserted. Therefore, during self-assembly, the semiconductor light emitting device 150 can be easily inserted into the assembly hole 203 of the insulating layer 206 .
  • the assembly hole 203 may be called an insertion hole, a fixing hole, an alignment hole, or the like.
  • the assembly hole 203 may be different according to the shape of the semiconductor light emitting device 150 .
  • each of a red semiconductor light emitting device, a green semiconductor light emitting device, and a blue semiconductor light emitting device may have a different shape, and may have an assembly hole 203 having a shape corresponding to the shape of each of these semiconductor light emitting devices.
  • the assembly hole 203 may include a first assembly hole for assembling a red semiconductor light emitting device, a second assembly hole for assembling a green semiconductor light emitting device, and a third assembly hole for assembling a blue semiconductor light emitting device. there is.
  • the red semiconductor light emitting device has a circular shape
  • the green semiconductor light emitting device has a first elliptical shape having a first minor axis and a second major axis
  • the blue semiconductor light emitting device has a second elliptical shape having a second minor axis and a second major axis. may, but is not limited thereto.
  • the second major axis of the elliptical shape of the blue semiconductor light emitting device may be greater than the second major axis of the elliptical shape of the green semiconductor light emitting device, and the second minor axis of the elliptical shape of the blue semiconductor light emitting device may be smaller than the first minor axis of the elliptical shape of the green semiconductor light emitting device.
  • a method of mounting the semiconductor light emitting device 150 on the substrate 200 may include, for example, a self-assembly method (FIG. 8) and a transfer method.
  • FIG. 8 is a diagram illustrating an example in which a semiconductor light emitting device according to an embodiment is assembled to a substrate by a self-assembly method.
  • the substrate 200 may be a panel substrate of a display device.
  • the substrate 200 will be described as a panel substrate of a display device, but the embodiment is not limited thereto.
  • the substrate 200 may be formed of glass or polyimide.
  • the substrate 200 may include a flexible material such as polyethylene naphthalate (PEN) or polyethylene terephthalate (PET).
  • PEN polyethylene naphthalate
  • PET polyethylene terephthalate
  • the substrate 200 may be a transparent material, but is not limited thereto.
  • the semiconductor light emitting device 150 may be put into a chamber 1300 filled with a fluid 1200 .
  • the fluid 1200 may be water such as ultrapure water, but is not limited thereto.
  • a chamber may also be called a water bath, container, vessel, or the like.
  • the substrate 200 may be disposed on the chamber 1300 .
  • the substrate 200 may be introduced into the chamber 1300 .
  • a pair of assembly wires 201 and 202 corresponding to each of the semiconductor light emitting devices 150 to be assembled may be disposed on the substrate 200 .
  • the assembled wires 201 and 202 may be formed of transparent electrodes (ITO) or may include a metal material having excellent electrical conductivity.
  • the assembled wires 201 and 202 may be titanium (Ti), chromium (Cr), nickel (Ni), aluminum (Al), platinum (Pt), gold (Au), tungsten (W), molybdenum (Mo) ) It may be formed of at least one or an alloy thereof.
  • An electric field is formed between the assembled wirings 201 and 202 by an externally supplied voltage, and a dielectrophoretic force may be formed between the assembled wirings 201 and 202 by the electric field.
  • the semiconductor light emitting element 150 can be fixed to the assembly hole 203 on the substrate 200 by this dielectrophoretic force.
  • the gap between the assembly lines 201 and 202 is smaller than the width of the semiconductor light emitting device 150 and the width of the assembly hole 203, so that the assembly position of the semiconductor light emitting device 150 using an electric field can be fixed more precisely. there is.
  • An insulating layer 206 is formed on the assembled wires 201 and 202 to protect the assembled wires 201 and 202 from the fluid 1200 and prevent current flowing through the assembled wires 201 and 202 from leaking.
  • the insulating layer 206 may be formed of a single layer or multiple layers of an inorganic insulator such as silica or alumina or an organic insulator.
  • the insulating layer 206 may include an insulating and flexible material such as polyimide, PEN, PET, or the like, and may be integrally formed with the substrate 200 to form a single substrate.
  • the insulating layer 206 may be an adhesive insulating layer or a conductive adhesive layer having conductivity. Since the insulating layer 206 is flexible, it can enable a flexible function of the display device.
  • the insulating layer 206 has a barrier rib, and an assembly hole 203 may be formed by the barrier rib. For example, when the substrate 200 is formed, a portion of the insulating layer 206 is removed, so that each of the semiconductor light emitting devices 150 may be assembled into the assembly hole 203 of the insulating layer 206 .
  • An assembly hole 203 to which the semiconductor light emitting devices 150 are coupled may be formed in the substrate 200 , and a surface on which the assembly hole 203 is formed may contact the fluid 1200 .
  • the assembly hole 203 may guide an accurate assembly position of the semiconductor light emitting device 150 .
  • the assembly hole 203 may have a shape and size corresponding to the shape of the semiconductor light emitting device 150 to be assembled at a corresponding position. Accordingly, it is possible to prevent assembly of other semiconductor light emitting elements or assembly of a plurality of semiconductor light emitting elements into the assembly hole 203 .
  • the assembly device 1100 including a magnetic material may move along the substrate 200 .
  • a magnetic material for example, a magnet or an electromagnet may be used.
  • the assembly device 1100 may move while in contact with the substrate 200 in order to maximize the area of the magnetic field into the fluid 1200 .
  • the assembly device 1100 may include a plurality of magnetic bodies or may include a magnetic body having a size corresponding to that of the substrate 200 . In this case, the moving distance of the assembling device 1100 may be limited within a predetermined range.
  • the semiconductor light emitting device 150 in the chamber 1300 may move toward the assembly device 1100 by the magnetic field generated by the assembly device 1100 .
  • the semiconductor light emitting device 150 may enter the assembly hole 203 and come into contact with the substrate 200 .
  • the semiconductor light emitting device 150 in contact with the substrate 200 is prevented from being separated by the movement of the assembly device 1100 by the electric field applied by the assembly wires 201 and 202 formed on the substrate 200. It can be.
  • a predetermined solder layer (not shown) is further formed between the semiconductor light emitting device 150 assembled on the assembly hole 203 of the substrate 200 and the substrate 200 to improve the bonding strength of the semiconductor light emitting device 150.
  • an electrode wiring (not shown) is connected to the semiconductor light emitting device 150 to apply power.
  • At least one insulating layer may be formed by a post process.
  • At least one insulating layer may be a transparent resin or a resin containing a reflective material or a scattering material.
  • the embodiment minimizes the line resistance by reducing the number of assembly wires for assembling a plurality of semiconductor light emitting devices so that the width of each of the first bus wire and the second bus wire crossing the substrate is the maximum width, thereby increasing the assembly rate. It is possible to improve, simplify circuits, and design assembly wiring for high-resolution or ultra-high-resolution displays.
  • FIG. 9 is a plan view illustrating the display device according to the first embodiment.
  • 10 is a cross-sectional view of the display device according to the first embodiment.
  • the display device 300 includes a substrate 310, a first assembly line 320_1, a second assembly line 320_2, a barrier rib 340, and first to second assembly lines 320_1. It includes third semiconductor light emitting devices 151 , 152 , and 153 .
  • the display device 300 according to the first embodiment includes a first insulating layer 330, a second insulating layer 360, first electrode wires 371, 373, and 375, and second electrode wires 372, 374, and 376. ) may be included.
  • the display device 300 according to the first embodiment may include more components than these, but is not limited thereto.
  • each of the substrate 310 and the barrier rib 340 is the same as the substrate 200 and the insulating layer 206 shown in FIG. 5, a detailed description thereof will be omitted.
  • the substrate 310 may include a plurality of pixels 301 , 302 , and 303 .
  • Each of the plurality of pixels 301 , 302 , and 303 may include emission pixels PX11 , PX12 , and PX13 and dummy pixels PX21 , PX22 , and PX23 .
  • the light emitting pixels may include a first light emitting sub-pixel PX11 , a second light emitting sub-pixel PX12 , and a third light emitting sub-pixel PX13 .
  • the light emitting pixels emit light from the first to third semiconductor light emitting elements 151, 152, and 153 disposed in the first light emitting sub-pixel PX11, the second light emitting sub-pixel PX12, and the third light emitting sub-pixel PX13. It may be a pixel displaying an image.
  • the dummy pixel may include a first dummy sub-pixel PX21 , a second dummy sub-pixel PX22 , and a third dummy sub-pixel PX23 .
  • the dummy pixel includes at least one of the first to third semiconductor light emitting devices 151 , 152 , and 153 in the first light emitting sub-pixel PX11 , the second light emitting sub-pixel PX12 , and the third light emitting sub-pixel PX13 of the light emitting pixels.
  • the first to third semiconductor light emitting devices 151 , 152 , and 153 that are not disposed or are disposed in the first light emitting sub-pixel PX11 , the second light emitting sub-pixel PX12 , and the third light emitting sub-pixel PX13 are When the light emission is defective, the first to third semiconductor light emitting devices 151 and 152 disposed in the first dummy sub-pixel PX21, the second dummy sub-pixel PX22, and the third dummy sub-pixel PX23 instead of the light emitting pixels. , 153) may be emitted.
  • the first to third semiconductor light emitting elements 151, 152, and 153 are disposed in the first light emitting sub-pixel PX11, the second light emitting sub-pixel PX12, and the third light emitting sub-pixel PX13 of the light emitting pixels.
  • First to third semiconductor light emitting devices 151, 152, and 153 disposed in the first light emitting sub-pixel PX11, the second light emitting sub-pixel PX12, and the third light emitting sub-pixel PX13 of the light emitting pixels preferentially They may be connected in a circuit so as to emit light.
  • first to third semiconductor light emitting elements 151, 152, and 153 are present in the first light emitting sub-pixel PX11, the second light emitting sub-pixel PX12, and the third light emitting sub-pixel PX13 of the light emitting pixels.
  • the first to third semiconductor light emitting devices 151 , 152 , and 153 that are not disposed or are disposed in the first light emitting sub-pixel PX11 , the second light emitting sub-pixel PX12 , and the third light emitting sub-pixel PX13 have defective light emission.
  • the first to third semiconductor light emitting devices 151, 152, and 153 disposed in the first dummy sub-pixel PX21, the second dummy sub-pixel PX22, and the third dummy sub-pixel PX23 of the dummy pixels may be circuit-wise switched to emit light.
  • the first assembly wire 320_1 and the second assembly wire 320_2 may be disposed on the substrate 310 .
  • the first assembly wiring 320_1 and the second assembly wiring 320_2 form dielectrophoretic force to form the first to third semiconductor light emitting devices 151, 152, 153) can be assembled.
  • the first assembly line 320_1 and/or the second assembly line 320_2 may be used as electrode wires for emitting light from the first to third semiconductor light emitting devices 151 , 152 , and 153 .
  • first and second assembly wires 320_1 and 320_2 are spaced apart from each other on the same plane
  • the first and second assembly wires 320_1 and 320_2 are disposed on different layers. It can be.
  • an insulating layer (not shown) is disposed between the first assembly wire 320_1 and the second assembly wire 320_2, and one of the first assembly wire 320_1 and the second assembly wire 320_2 is It is disposed under the insulating layer and other assembly wires may be disposed above the insulating layer.
  • each of the first and second assembled wires 320_1 and 320_2 is the same as the electrode wires 201 and 202 shown in FIG. 5 , a detailed description thereof will be omitted.
  • the first insulating layer 330 may be disposed on the substrate 310 .
  • the first and second assembled wires 320_1 and 320_2 may be disposed between the first insulating layer 330 and the substrate 310 .
  • the first assembly wire 320_1 and the second assembly wire 320_2 may be disposed on the same layer, for example, the substrate 310 . That is, the first assembly wiring 320_1 and the second assembly wiring 320_2 may contact the upper surface of the substrate 310 .
  • the first assembly wire 320_1 and the second assembly wire 320_2 may be spaced apart from each other to prevent an electrical short.
  • An AC voltage may be applied to the first assembly line 320_1 and the second assembly line 320_2 so that a dielectrophoretic force may be formed between the first assembly line 320_1 and the second assembly line 320_2 .
  • the first to third semiconductor light emitting devices 151 , 152 , and 153 located in the assembly holes 345 , 346 , and 347 may be fixed by this dielectrophoretic force. Since the first assembly line 320_1 and the second assembly line 320_2 are horizontally arranged on the same layer, the dielectrophoretic force formed between the first assembly line 320_1 and the second assembly line 320_2 is uniform. Therefore, the first to third semiconductor light emitting devices 151 , 152 , and 153 may be positioned at the center of the assembly holes 345 , 346 , and 347 .
  • the first insulating layer 330 protects the first assembly line 320_1 and the second assembly line 320_2 from fluid (1200 in FIG. 6 ), and protects the first assembly line 320_1 and the second assembly line 320_2. leakage current can be prevented.
  • the first insulating layer 330 may increase dielectrophoretic force.
  • the first insulating layer 330 may be a dielectric layer.
  • the first insulating layer 330 may be formed of a material having a high permittivity.
  • the dielectrophoretic force may be proportional to the permittivity of the first insulating layer 330 .
  • the dielectrophoretic force formed between the first assembly line 320_1 and the second assembly line 320_2 is increased by the first insulating layer 330 made of a material having a high permittivity, so that the increased dielectrophoretic force Accordingly, the first to third semiconductor light emitting devices 151, 152, and 153 located in the assembly holes 345, 346, and 347 may be more firmly fixed.
  • the first insulating layer 330 may be formed of a single layer or multiple layers of an inorganic material or an organic material such as silica or alumina.
  • the first insulating layer 330 may include an insulating and flexible material such as polyimide, PEN, or PET.
  • the first insulating layer 330 may be integrally formed with the substrate 310 to form one substrate. That is, the first assembly line 320_1 and the second assembly line 320_2 may be buried in the substrate 310 .
  • the first insulating layer 330 may be an adhesive insulating layer or a conductive adhesive layer having conductivity.
  • the first assembly line 320_1 and the second assembly line 320_2 are surrounded by an insulating layer so that the first assembly line 320_1 and the second assembly line 320_2 respectively An electrical short between conductive adhesive layers can be prevented.
  • the display device 300 may have a flexible function.
  • the barrier rib 340 may be disposed on the substrate 310 .
  • the barrier rib 340 may be disposed on the first assembly line 320_1 and the second assembly line 320_2.
  • the barrier rib 340 may be referred to as an insulating layer.
  • the partition wall 340 may have a plurality of assembly holes 345 , 346 , and 347 .
  • the assembly holes 345, 346, and 347 may be provided in the sub-pixels PX11, PX12, PX13, PX21, PX22, and PX23 of the pixels 301, 302, and 303, but are not limited thereto.
  • the pixels 301, 302, and 303 include the first sub-pixels PX11 and PX21, the second sub-pixels PX12 and PX22, and the third sub-pixels PX13 and PX23
  • the first assembly hole ( 345 is located in the first sub-pixels PX11 and PX21
  • the second assembling hole 346 is located in the second sub-pixels PX12 and PX22
  • the third assembling hole 347 is located in the third sub-pixel ( PX13, PX23).
  • the first to third assembly holes 345, 346, and 347 guide and fix the assembly of the first to third semiconductor light emitting elements 151, 152, and 153, and the first to third assembly holes 345, 346, and 347 are moved by a magnetic material during self-assembly.
  • the third semiconductor light emitting devices 151 , 152 , and 153 may be moved into the assembly holes 345 , 346 , and 347 near the assembly holes 345 , 346 , and 347 and fixed to the assembly holes 345 , 346 , and 347 .
  • the first semiconductor light emitting device 151 is fixed to the first assembly hole 345
  • the second semiconductor light emitting device 152 is fixed to the second assembly hole 346
  • the third semiconductor light emitting device 153 may be fixed to the third assembly hole 347 .
  • first to third assembly holes 345 , 346 , and 347 are illustrated as having inclined inner side surfaces, but may have inner side surfaces perpendicular to the upper surface of the substrate 310 .
  • the first to third semiconductor light emitting elements 151, 152, and 153 are formed by the first to third assembly holes 345, 346, and 347 having inclined inner side surfaces. 347) can be easily inserted into.
  • the first to third semiconductor light emitting devices 151 , 152 , and 153 may be disposed on the substrate 310 .
  • the first to third semiconductor light emitting devices 151 , 152 , and 153 may be disposed in the first to third assembly holes 345 , 346 , and 347 .
  • the first to third semiconductor light emitting devices 151, 152, and 153 are formed through the first to third assembly holes 345 by a dielectrophoretic force formed by the first assembly line 320_1 and the second assembly line 320_2. , 346, 347).
  • the first to third semiconductor light emitting devices 151, 152, and 153 may be formed of a semiconductor material, for example, a group IV compound or a group III-V compound.
  • the first to third semiconductor light emitting devices 151, 152, and 153 are members that generate light according to electrical signals.
  • the first to third semiconductor light emitting devices 151 , 152 , and 153 disposed in each assembly hole 345 , 346 , and 347 may be one of a blue semiconductor light emitting device, a green semiconductor light emitting device, and a red semiconductor light emitting device.
  • the first semiconductor light emitting device 151 disposed in the first assembly hole 345 is a blue semiconductor light emitting device and the second assembly hole 346
  • the semiconductor light emitting device 153 disposed in the third assembly hole 347 may be a red semiconductor light emitting device.
  • a semiconductor light emitting device will be described in more detail with reference to FIGS. 14 and 15 .
  • 14 and 15 show the second semiconductor light emitting element 152, but the first semiconductor light emitting element 151 and the third semiconductor light emitting element 153 are the second semiconductor light emitting element shown in FIGS. 14 and 15. 152) may have the same structure.
  • the first semiconductor light emitting device 151 and the third semiconductor light emitting device 153 may have shapes different from those of the second semiconductor light emitting device 152 shown in FIGS. 14 and 15 (see FIGS. 11 to 13). .
  • 14 is a plan view showing a second semiconductor light emitting device.
  • 15 is a cross-sectional view showing a second semiconductor light emitting device.
  • the second semiconductor light emitting device 152 includes a first conductivity type semiconductor layer 1151, an active layer 1152, a second conductivity type semiconductor layer 1153 and a passivation layer ( 1154) may be included.
  • the first electrode may be disposed on the top surface of the first conductivity type semiconductor layer 1151
  • the second electrode may be disposed on the top surface of the second conductivity type semiconductor layer 1153 .
  • the second semiconductor light emitting device 152 according to the first embodiment may include more components than these.
  • the passivation layer 1154 may be called an insulating layer, a protective layer, or the like.
  • the first conductivity type semiconductor layer 1151 , the active layer 1152 , and the second conductivity type semiconductor layer 1153 may be referred to as a light emitting unit.
  • the active layer 1152 may be disposed on the first conductivity type semiconductor layer 1151 and the second conductivity type semiconductor layer 1153 may be disposed on the active layer 1152, but this is not limited thereto.
  • the first conductivity-type semiconductor layer 1151, the active layer 1152, and the second conductivity-type semiconductor layer 1153 may be sequentially grown on a wafer (not shown) using deposition equipment such as MOCVD. Thereafter, the second conductivity-type semiconductor layer 1153, the active layer 1152, and the first conductivity-type semiconductor layer 1151 may be etched in a vertical direction using an etching process.
  • the second semiconductor light emitting device 152 can be manufactured.
  • the first conductivity type semiconductor layer 1151 may include a first conductivity type dopant
  • the second conductivity type semiconductor layer 1153 may include a second conductivity type dopant.
  • the first conductivity type dopant may be an n-type dopant such as silicon (Si)
  • the second conductivity type dopant may be a p-type dopant such as boron (B).
  • the first conductivity type semiconductor layer 1151 may be a location for generating electrons
  • the second conductivity type semiconductor layer 1153 may be a location for forming holes.
  • the active layer 1152 is a place for generating light and may be referred to as a light emitting layer.
  • the first electrode 154 may be disposed on lower portions of the light emitting units 151 , 152 , and 153 .
  • the first electrode 154 may be disposed on a side of the light emitting units 151 , 152 , and 153 .
  • the second electrode 155 may be disposed on top of the light emitting parts 151 , 152 , and 153 .
  • the first electrode 154 and the second electrode 155 supply current to the light emitting units 151, 152, and 153 so that the light emitting units 151, 152, and 153 emit light having a luminance corresponding to the current.
  • the first electrode 154 and the second electrode 155 may be made of a metal having excellent electrical conductivity.
  • the first electrode 154 and the second electrode 155 may be formed of at least one layer.
  • the first electrode 154 and the second electrode 155 may be made of different metals, but are not limited thereto.
  • At least one of the first electrode 154 and the second electrode 155 may include a magnetic layer.
  • the second semiconductor light emitting element 152 including a magnetic layer acts on the magnetic body of the assembly device 1100 to form a magnetic body. can be moved towards Accordingly, the second semiconductor light emitting device 152 may be moved along the moving direction of the magnetic material of the assembling device 1100 . As described above, the moving second semiconductor light emitting device 152 may be pulled by the dielectrophoretic force formed in the assembly hole 346 on the substrate 310 and assembled into the assembly hole 346 .
  • the first electrode 154 may include a reflective layer. In this case, since the light generated in the active layer 1152 is reflected, light extraction efficiency may be improved and luminance may be improved.
  • the passivation layer 1154 may be disposed on the side of the light emitting units 151 , 152 , and 153 .
  • the passivation layer 1154 may be disposed on top of the light emitting units 151 , 152 , and 153 .
  • the passivation layer 1154 may be disposed on the second electrode 155 of the light emitting units 151 , 152 , and 153 .
  • the passivation layer 1154 may protect the light emitting parts 151 , 152 , and 153 .
  • the passivation layer 1154 may block leakage current of the light emitting units 151 , 152 , and 153 .
  • Leakage current may flow through the side surfaces of the light emitting units 151 , 152 , and 153 , that is, through the side surfaces of the first conductive semiconductor layer 1151 , the active layer 1152 , and the second conductive semiconductor layer 1153 . there is.
  • the passivation layer 1154 is formed on the side surfaces of the first conductivity type semiconductor layer 1151 , the active layer 1152 , and the second conductivity type semiconductor layer 1153 , leakage current can be prevented.
  • the passivation layer 1154 may assist assembly of the second semiconductor light emitting device 152 . That is, by adjusting the arrangement area of the first electrode 154 and the passivation layer 1154 disposed on the outer side of the second semiconductor light emitting element 152, the first assembly line 320_1 and the second assembly line 320_2 are formed. The second semiconductor light emitting device 152 may be pulled into the assembly hole 346 by a dielectrophoretic force formed therebetween.
  • the first electrode 154 of the second semiconductor light emitting device 152 is disposed to be close to the first assembly line 320_1 and the second assembly line 320_2, and the passivation layer 1154 is the first assembly line ( 320_1) and the second assembly wire 320_2, the second semiconductor light emitting device 152 may be pulled into the assembly hole 346 by dielectrophoretic force. Therefore, after the second semiconductor light emitting device 152 is pulled into the assembly hole 346 by dielectrophoretic force, it can be continuously fixed in the assembly hole 346 . Thereafter, the second semiconductor light emitting device 152 may be fixed in the assembly hole 345 by natural forces such as surface tension or van der Waals force even if dielectrophoretic force is not generated.
  • a second opening 1202 on which the passivation layer 1154 is not formed may be formed in a portion of the second electrode 155 of the light emitting units 151 , 152 , and 153 .
  • the electrode wire 372 may be electrically connected to the second electrode 155 of the second semiconductor light emitting element 152 through the second opening 1202 .
  • the passivation layer 1154 may be formed on some side portions of the light emitting units 151 , 152 , and 153 . That is, the passivation layer 1154 is disposed on one area of the side of the light emitting units 151, 152, and 153, and the first electrode 154 is disposed on another area of the side of the light emitting units 151, 152, and 153. can
  • Forming the first electrode 154 on the side of the light emitting units 151 , 152 , and 153 is to easily electrically connect to the connection electrode 350 .
  • the contact area between the connection electrode 350 and the first electrode 154 may increase. In this case, current flows more smoothly through the light emitting units 151, 152, and 153 and a greater amount of light is output, which means that luminance is improved.
  • the first to third semiconductor light emitting devices 151, 152, and 153 may be horizontal semiconductor light emitting devices.
  • the first electrode and the second electrode (not shown) of each of the first to third semiconductor light emitting devices 151, 152, and 153 may be positioned toward the same direction.
  • the first electrode and the second electrode of the semiconductor light emitting device may be disposed to face upward.
  • a first opening 1201 is formed to expose a first electrode (not shown) disposed on the upper surface of the first conductivity type semiconductor layer 1151, and a second conductivity type semiconductor layer 1151 is formed.
  • a second opening 1202 may be formed to expose a second electrode (not shown) disposed on the upper surface of the semiconductor layer 1153 .
  • the first electrode wire 373 is electrically connected to the first electrode of the second semiconductor light emitting element 152 through the first opening 1201, and through the second opening 1202.
  • the second electrode wire 374 may be electrically connected to the second electrode of the second semiconductor light emitting device 152 .
  • the second insulating layer 360 may be disposed on the substrate 310 .
  • the second insulating layer 360 is disposed on the barrier rib 340 and the first to third semiconductor light emitting devices 151 , 152 , and 153 .
  • the second insulating layer 360 may be disposed in the assembly holes 345 , 346 , and 347 .
  • the second insulating layer 360 may be formed of an organic material or an inorganic material.
  • a portion of the second insulating layer 360 may be removed to form a contact hole exposing the first electrode and the second electrode of each of the first to third semiconductor light emitting devices 151 , 152 , and 153 .
  • the first electrode wirings 371, 373, and 375 and the second electrode wirings 372, 374, and 376 are connected to the first electrode and the respective first to third semiconductor light emitting devices 151, 152, and 153 It may be electrically connected to the second electrode.
  • the first to third semiconductor light emitting devices 151 , 152 , and 153 may emit light by the voltage applied to the first electrode wiring and the second electrode wiring.
  • Light having a luminance corresponding to the current flowing through the first to third semiconductor light emitting devices 151, 152, and 153 by the voltage applied to the first electrode wiring and the second electrode wiring is emitted from the first to third semiconductor light emitting devices ( 151, 152, and 153) may be generated in each active layer 1152.
  • Voltages applied to each of the first to third semiconductor light emitting devices 151, 152, and 153 are different, and luminance of light generated by each of the first to third semiconductor light emitting devices 151, 152, and 153 by the different voltages may be different.
  • One of the first electrode wiring and the second electrode wiring connected to the first to third semiconductor light emitting devices 151 , 152 , and 153 may be a common wiring connected in common.
  • the electrode wires 375 may be common wires connected to each other.
  • the electrode wire 375 may be grounded, but is not limited thereto.
  • the first to third assembly holes 345 of the barrier rib 340 are formed using voltages applied to the first and second assembly wires 320_1 and 320_2.
  • the first electrode wiring and the second electrode wiring are respectively formed in the first to third semiconductor light emitting devices 151 by a post process. , 152, 153) can be electrically connected.
  • a full color image may be displayed by generating light having a desired luminance.
  • the first to third semiconductor light emitting devices 151, 152, and 153 may have different shapes.
  • the second semiconductor light emitting device 152 may have a circular shape (FIG. 12)
  • the first semiconductor light emitting device 151 and the third semiconductor light emitting device 153 may have shapes other than circular.
  • the first semiconductor light emitting device 151 and the third semiconductor light emitting device 153 may have an elliptical shape.
  • the first semiconductor light emitting device 151 may have an elliptical shape having a first long axis X11 and a first short axis Y11.
  • the third semiconductor light emitting device 153 may have an elliptical shape having a second major axis X12 and a second minor axis Y12.
  • the first long axis X11 of the first semiconductor light emitting device 151 may be greater than the second long axis X12 of the third semiconductor light emitting device 153 .
  • the first short axis Y11 of the first semiconductor light emitting device 151 may be smaller than the second short axis Y12 of the third semiconductor light emitting device 153, but is not limited thereto.
  • the diameter D of the second semiconductor light emitting device 152 is smaller than the first short axis Y11 of the first semiconductor light emitting device 151 and/or the second short axis Y12 of the third semiconductor light emitting device 153. It may be large, but is not limited thereto.
  • the shapes of the first to third assembly holes 345 , 346 and 347 may correspond to the shapes of the first to third semiconductor light emitting devices 151 , 152 and 153 .
  • the first assembly hole 345 may have a shape corresponding to that of the first semiconductor light emitting device 151 .
  • the second assembly hole 346 may have a shape corresponding to that of the second semiconductor light emitting device 152 .
  • the third assembly hole 347 may have a shape corresponding to that of the third semiconductor light emitting device 153 .
  • the shape sizes of the first to third assembly holes 345, 346, and 347 may be larger than the shape sizes of the first to third semiconductor light emitting devices 151, 152, and 153. .
  • the first to third semiconductor light emitting devices 151, 152, and 153 have different shapes, and the first to third assembly holes 345, 346, and 347 have different shapes, and the first to third assembling holes 345, 346, and 347 have different shapes. It may have a shape corresponding to the shape of the semiconductor light emitting devices 151 , 152 , and 153 . Accordingly, each of the first to third semiconductor light emitting devices 151, 152, and 153 is assembled into the first to third assembly holes 345, 346, and 347 having the same shape as its own and has a different shape. Since it is not assembled into the first to third assembly holes 345, 346, and 347, the assembly rate can be remarkably improved.
  • first assembling wires 1a, 2a, and 3a and second assembling wires are required. (1b, 2b, 3b) should be placed over the entire area of the large-area substrate.
  • first assembling wires 1a, 2a, and 3a and second assembling wires 1b, 2b, and 3b are disposed across the center of the substrate between the upper and lower sides of the substrate.
  • one phase of assembly wiring is required, for example, three pairs, namely the first pair, to assemble a red semiconductor light emitting element, a green semiconductor light emitting element, and a blue semiconductor light emitting element disposed in each sub-pixel of a pixel.
  • assembly wires 1a and 1b, a second pair of assembly wires 2a and 2b, and a third pair of assembly wires 3a and 3b are required. That is, to assemble the red semiconductor light emitting device, the green semiconductor light emitting device, and the blue semiconductor light emitting device disposed in each sub-pixel of the pixels 301, 302, and 303, six assembling wires 1a, 1b, 2a, 2b, 3a, 3b) is required.
  • each of the assembly wires 1a, 1b, 2a, 2b, 3a, and 3b decreases toward high resolution or ultra-high resolution
  • the process margin also decreases, so that the assembly wires 1a, 1b, 2a, 2b, 3a, and 3b ) is difficult to form.
  • An electrical short may occur between the assembled wires 1a, 1b, 2a, 2b, 3a, and 3b.
  • line resistance can be minimized by increasing the line widths of the first bus line 321 and the second bus line 322 disposed across the center of the substrate 310 . Accordingly, the first to third semiconductor light emitting devices 151 , 152 , and 153 are smoothly and stably assembled in all regions of the substrate 310 , and the assembly rate may be improved.
  • the embodiment requires only two wires per pixel 301, 302, and 303, that is, the first bus wire 321 and the second bus wire 322, the number of wires is reduced by 1/3 compared to the conventional one (FIG. 1). It is easy to control the voltage supply of these wirings 321 and 322 by reducing to , and the circuit can also be simplified.
  • the embodiment requires only two wires per pixel 301, 302, and 303, that is, the first bus wire 321 and the second bus wire 322, the distance between the branch wires 323, 324, 325, and 326 is can be designed broadly. Accordingly, even if the display device 300 with high resolution or ultra-high resolution is implemented, electrical shorts between wires do not occur, and thus wiring-related defects can be prevented.
  • the first assembly line 320_1 and/or the second assembly line 320_2 may include at least one layer.
  • the first assembled wiring 320_1 may include a first bus wiring 321 and a plurality of first branch wirings 323 and 324 .
  • the first bus wire 321 may be disposed in the plurality of pixels 301 , 302 , and 303 .
  • the first bus wire 321 may be long in the second direction y.
  • the first bus wiring 321 may be disposed from the upper side to the lower side or from the lower side to the upper side across the center of the substrate 310 along the second direction y.
  • the plurality of first branch wires 323 and 324 may branch from the first bus wire 321 .
  • each of the plurality of first branch wires 323 and 324 may be branched from a plurality of sides of the first bus wire 321 and disposed along the first direction (x).
  • the first bus wiring 321 and the plurality of first branch wirings 323 and 324 may be integrally formed of the same metal, but is not limited thereto.
  • the second assembly wiring 320_2 may include a second bus wiring 322 and a plurality of second branch wirings 325 and 326 .
  • the second bus wiring 322 may be disposed in the plurality of pixels 301 , 302 , and 303 .
  • the second bus wire 322 may be long in the second direction y.
  • the second bus wiring 322 may be disposed from the upper side to the lower side or from the lower side to the upper side across the center of the substrate 310 along the second direction y.
  • the second bus wiring 322 may be disposed parallel to the first bus wiring 321 .
  • the second bus wires 322 may be disposed along the second direction y while maintaining equal intervals from the first bus wires 321 .
  • the plurality of second branch wires 325 and 326 may branch from the second bus wire 322 .
  • each of the plurality of second branch wires 325 and 326 may be branched from a plurality of sides of the second bus wire 322 and disposed along the first direction (-x).
  • each of the plurality of second branch wires 325 and 326 may be disposed along the first direction ( ⁇ x) from the plurality of sides of the second bus wire 322 toward the first bus wire 321 .
  • the second branch wires 325 and 326 may be disposed parallel to the first branch wires 323 and 324 .
  • the first branch wires 323 and 324 and the second branch wires 325 and 326 may be integrally formed of the same metal, but are not limited thereto.
  • the first bus wiring 321, the plurality of first branch wirings 323 and 324, the second bus wiring 322, and the plurality of second branch wirings 325 and 326 may be integrally formed of the same metal. However, it is not limited thereto.
  • Each of the first to third semiconductor light emitting devices 151, 152, and 153 includes first to third assembly holes 345, 346, 347) can be placed.
  • the first to third assembly holes 345, 346, and 347 may be arranged in a line along the first direction (x).
  • the first branch wiring includes a 1-1 branch wiring 323 branched from the first bus wiring 321 and a plurality of 1-2 branch wirings 324 branched from the 1-1 branch wiring 323. can do.
  • the width of the 1-2nd branch wiring 324 may be smaller than the width of the 1-1st branch wiring 323, but is not limited thereto.
  • one of the plurality of 1-2 branch wirings 324 , one 1-2 branch wiring 324_1 is disposed in the first pixel 301
  • the other of the plurality of 1-2 branch wirings 324 is disposed in the first pixel 301
  • the 1-2 branch wiring 324_2 may be disposed in the second pixel 302 .
  • the 1-1st branch wiring 323 extends from one side of the first bus wiring 321 located between the first pixel 301 and the second pixel 302, and connects the first pixel 301 and the second pixel 302. It may be disposed between two pixels 302 .
  • one 1-2 branch wiring 324_1 and another 1-2 branch wiring 324_2 may be symmetrically disposed with respect to the 1-1 branch wiring 323, but this is not limited thereto.
  • One 1-2nd branch wire 324_1 may extend from the end of the 1-1st branch wire 323 along the (+)y direction and be disposed in the first pixel 301 .
  • Another 1-2nd branch wiring 324_2 may extend from the end of the 1-1st branch wiring 323 along the (-)y direction and be disposed in the second pixel 302 .
  • the second branch wiring includes a 2-1 branch wiring 325 branched from the second bus wiring 322 and a plurality of 2-2 branch wirings 326 branched from the 2-1 branch wiring 325. can do.
  • the width of the 2-2nd branch wiring 326 may be smaller than the width of the 2-1st branch wiring 325, but is not limited thereto.
  • one 2-2nd branch wiring 326_1 of the plurality of 2-2nd branch wirings 326 is disposed in the second pixel 302, and the other of the plurality of 2-2nd branch wirings 326
  • the 2-2 branch wiring 326_2 may be disposed in the third pixel 303 .
  • the 2-1st branch wiring 325 extends from one side of the second bus wiring 322 located between the second pixel 302 and the third pixel 303, and It can be arranged between 3 pixels 303 .
  • one 2-2 branch wiring 326_1 and another 2-2 branch wiring 326_2 may be symmetrically arranged with respect to the 2-1 branch wiring 325, but this is not limited thereto.
  • One 2-2nd branch wire 326_1 may extend from the end of the 2-1st branch wire 325 along the (+)y direction and be disposed in the second pixel 302 .
  • the other 2-2nd branch wiring 326_2 may extend from the end of the 2-1st branch wiring 325 along the (-)y direction and be disposed in the third pixel 303 .
  • the 1-1st branch wiring 323 and the 2-1st branch wiring 325 may be alternately or staggeredly disposed along the second direction y.
  • a 1-1 branch wiring 323 is disposed between the first pixel 301 and the second pixel 302 along the second direction, and between the second pixel 302 and the third pixel 303 A 2-1st branch wiring 325 may be disposed.
  • a 1-1 branch wiring 323 may be disposed between the third pixel 303 and the fourth pixel
  • a 2-1 branch wiring 325 may be disposed between the fourth pixel and the fifth pixel.
  • the first bus wires 321 and the second bus wires 322 may be arranged side by side along the second direction y.
  • a part of the first branch wirings 323 and 324 between the first bus wiring 321 and the second bus wiring 322 in the plurality of pixels 301, 302, and 303, that is, the first-second branch wiring ( 324_1 and 324_2 and parts of the second branch wires 325 and 326, that is, 2-2 branch wires 326_1 and 326_2 may be disposed.
  • 2-2 branch wirings 326_1 and 326_2 are disposed adjacent to the first bus wiring 321, and 1-2 branch wirings 324_1 and 324_2 are disposed adjacent to the second bus wiring 322. It can be.
  • the 1-2nd branch wirings 324_1 and 324_2 and the 2-2nd branch wirings 326_1 and 326_2 may be disposed adjacent to each other.
  • the first bus wiring 321, the 2-2 branch wirings 326_1 and 326_2, the 1-2 branch wirings 324_1 and 324_2, and the second bus wiring 322 along the first direction (x) can be placed.
  • the first assembly wire 320_1 may include a plurality of first assembly electrodes 327a, 328a, and 329a and a plurality of second assembly electrodes 327b, 328b, and 329b.
  • the first assembly electrode may include a 1-1 assembly electrode 327a, a 1-2 assembly electrode 328a, and a 1-3 assembly electrode 329a.
  • the second assembly electrode may include a 2-1 assembly electrode 327b, a 2-2 assembly electrode 328b, and a 2-3 assembly electrode 329b.
  • the plurality of first assembly electrodes 327a, 328a, and 329a may be branched from the first bus wire 321 and/or the first branch wires 323 and 324.
  • the first assembly electrode 327a may be branched from the first bus wire 321 .
  • the first assembly electrodes 328a and 329a may be branched from portions of the first branch wires 323 and 324, that is, first and second branch wires 324_1 and 324_2.
  • the plurality of second assembly electrodes 327b, 328b, and 329b may be branched from the second bus wire 322 and/or the second branch wires 325 and 326.
  • the second assembly electrode 329b may branch from the second bus line 322 .
  • the second assembly electrodes 327b and 328b may branch from portions of the second branch wires 325 and 326, that is, 2-2 branch wires 326_1 and 326_2.
  • the first to third semiconductor light emitting devices 151, 152, and 153 have first to third assembly holes on the first assembly electrodes 327a, 328a, and 329a and the second assembly electrodes 327b, 328b, and 329b. (345, 346, 347).
  • the first semiconductor light emitting device 151 includes a 1-1 assembly electrode 327a branched from the first bus wire 321 and a 2-1 assembly branch branched from the 2-2 branch wires 326_1 and 326_2. It may be disposed in the first assembly hole 345 on the electrode 327b.
  • the second semiconductor light emitting element 152 may include a first-second assembly electrode 328a branched from the first-second branch wires 324_1 and 324_2 and a second branched electrode 328a branched from the second-second branch wires 326_1 and 326_2.
  • 2-2 may be disposed in the second assembly hole 346 on the assembly electrode 328b.
  • the 1-3 assembly electrodes 329a branched from the 1-2 branch wirings 324_1 and 324_2 and the 2-3 assembly branched from the second bus wiring 322 It may be disposed in the third assembly hole 347 on the electrode 329b.
  • the width w1 of the first bus wiring 321 is greater than the width w3 of the first branch wiring 323 or the width w4 of the second branch wiring 325.
  • the width w2 of the second bus wire 322 may be greater than the width w3 of the first branch wire 323 or the width w4 of the second branch wire 325 .
  • the width of the first bus line 321 and the width of the second bus line 322 may be the same, but are not limited thereto.
  • the widths of the first branch wires 323 and 324 and the widths of the second branch wires 325 and 326 may be the same, but are not limited thereto.
  • the width of the first bus line 321 may be greater than the width w7 of the first assembly electrodes 327a, 328a, and 329a or the width w8 of the second assembly electrodes 327b, 328b, and 329b.
  • the width of the second bus line 322 may be greater than the width w7 of the first assembly electrodes 327a, 328a, and 329a or the width w8 of the second assembly electrodes 327b, 328b, and 329b.
  • the distance d3 between the 1-1st branch wiring 323 and the 2-2nd branch wiring 326 is the widths w3 and w5 of the first branch wirings 323 and 324 or the second branch wiring 325 , 326) may be larger than the widths w4 and w6.
  • the first to third semiconductor light emitting elements 151, 152, and 153 are formed by first to third semiconductor light emitting devices 151, 152, 153. Assembling defects may be minimized by preventing assembly in areas other than the assembly holes 345 , 346 , and 347 .
  • the width w5 of the 1-2nd branch wiring 324 is equal to or smaller than the width w3 of the 1-1st branch wiring 323, and the width w6 of the 2-2nd branch wiring 326 may be equal to or smaller than the width w4 of the 2-1st branch wiring 325, but is not limited thereto.
  • the distance d1 between the first bus wire 321 and the 2-1st branch wire 325 may be greater than the long axis X11 of the first semiconductor light emitting element 151 .
  • the distance d1 between the first bus wire 321 and the 2-1st branch wire 325 is the distance d1 of the long axes X11 and X12 of the first to third semiconductor light emitting devices 151, 152, and 153, respectively. It may be larger than the largest long axis (X11).
  • the distance d2 between the second bus wire 322 and the 1-1st branch wire 323 may be greater than the long axis X11 of the first semiconductor light emitting element 151 .
  • the distance d2 between the second bus wire 322 and the 1-1st branch wire 323 is the distance d2 of the long axes X11 and X12 of the first to third semiconductor light emitting devices 151, 152, and 153, respectively. It may be larger than the largest long axis (X11).
  • the distance d3 between the 1-1st branch wiring 323 and the 2-2nd branch wiring 326 may be greater than the long axis X11 of the first semiconductor light emitting element 151 .
  • the distance d3 between the 1-1st branch wiring 323 and the 2-2nd branch wiring 326 is the long axis X11, X12) may be larger than the largest long axis (X11).
  • the assembly rate is much higher in the examples than in the comparative example. That is, in the comparative example, the width of the assembled wiring crossing the entire area of the substrate 310 is small, and the voltage applied to the assembled wiring causes a voltage drop due to the large line resistance of the assembled wiring, so that the dielectrophoretic force is smaller than the set value. assembly rate is reduced.
  • the number of assembly wires is reduced by 1/3 compared to the comparative example, and the first assembly wiring 320_1 and the second assembly wiring 320_2, specifically, the first bus wiring 321 And, by significantly widening the width of each of the second bus wires 322 to minimize line resistance, voltage drop due to line resistance can be prevented and assembly rate can be dramatically improved.
  • the assemblage rate of the embodiment may be 99.94% or more.
  • FIG. 18 is a cross-sectional view of a display device according to a second embodiment.
  • the second embodiment is the same as the first embodiment except for the reflective layers 381, 382, and 383.
  • components having the same shape, structure and/or function as those in the first embodiment are assigned the same reference numerals and detailed descriptions are omitted.
  • the display device 300A includes a substrate 310, a first assembly line 320_1, a second assembly line 320_2, a barrier rib 340, and first to third semiconductors. It includes light emitting elements (151, 152, 153).
  • the display device 300A includes a first insulating layer 330, a second insulating layer 360, first electrode wires 371, 373, and 375, and second electrode wires 372, 374, and 376. ) may be included.
  • the display device 300A according to the second embodiment may include a third insulating layer 315 and reflective layers 381 , 382 , and 383 .
  • the reflective layers 381 , 382 , and 383 may reflect light traveling in a downward direction from the first to third semiconductor light emitting devices 151 , 152 , and 153 upward.
  • the reflective layers 381 , 382 , and 383 may include a metal having excellent reflective properties, such as aluminum (Al) or silver (Ag).
  • the reflective layers 381 , 382 , and 383 may be disposed on the substrate 310 .
  • the reflective layers 381 , 382 , and 383 may be disposed between the substrate 310 and the first to third semiconductor layers.
  • the first reflective layer 381 is disposed between the substrate 310 and the first semiconductor light emitting device 151 to reflect the first light traveling downward from the first semiconductor light emitting device 151 upward.
  • the second reflective layer 382 may be disposed between the substrate 310 and the second semiconductor light emitting device 152 to reflect the second light traveling downward from the second semiconductor light emitting device 152 upward.
  • the third reflective layer 383 may be disposed between the substrate 310 and the third semiconductor light emitting device 153 to reflect the third light traveling downward from the third semiconductor light emitting device 153 upward. there is.
  • An assembly electrode may be disposed between each of the first to third reflective layers 381 , 382 , and 383 and the first to third semiconductor light emitting devices 151 , 152 , and 153 .
  • the assembly electrode may be made of a transparent material so that the light generated by each of the first to third semiconductor light emitting devices 151 , 152 , and 153 can easily reach the reflective layers 381 , 382 , and 383 .
  • the assembled electrode may include a transparent conductive layer.
  • the assembled electrode may include ITO, IZO, and the like.
  • the assembly electrodes may be disposed on the first bus wiring 321 , the first branch wirings 323 and 324 , the second bus wiring 322 , and the second branch wirings 325 and 326 .
  • the assembling electrode may be formed in a first region located under the assembling holes 345, 346, and 347, and in the first branch wires 323 and 324, the second bus wires 322, and the second branch wires 325 and 326, respectively. It may include a second area corresponding to .
  • the first region of the assembly electrode may be positioned between the first to third semiconductor light emitting devices 151 , 152 , and 153 and the reflective layers 381 , 382 , and 383 .
  • the second region of the assembly electrode may be disposed on the first bus wiring 321 , the first branch wirings 323 and 324 , the second bus wiring 322 , and the second branch wirings 325 and 326 .
  • the width w11 of the first reflective layer 381 may be greater than the distance d1 between the first bus wire 321 and the 2-2 branch wire 326 .
  • the width w12 of the second reflective layer 382 may be greater than the distance d4 between the 1-2nd branch wiring 324 and the 2-2nd branch wiring 326 .
  • the width w13 of the third reflective layer 383 may be greater than the distance d2 between the second bus wire 322 and the 1-2 branch wire 324 .
  • the width w11 of the first reflective layer 381 is greater than the width w13 of the third reflective layer 383, and the width w13 of the third reflective layer 383 is greater than the width w12 of the second reflective layer 382.
  • a third insulating layer 315 may be disposed on the reflective layers 381 , 382 , and 383 .
  • the third insulating layer 315 may insulate the reflective layers 381 , 382 , and 383 and the first assembly line 320_1 and/or the second assembly line 320_2 from being electrically shorted.
  • the reflective layers 381 , 382 , and 383 are disposed on the lower side of each of the first to third semiconductor light emitting devices 151 , 152 , and 153 , so that luminance can be improved.
  • the reflective layers 381, 382, and 383 may be omitted, and the assembly electrode shown in FIG. 18 may be made of a reflective metal such as aluminum (Al) or silver (Ag).
  • FIG. 19 is a cross-sectional view of a display device according to a third embodiment.
  • each of the first to third semiconductor light emitting devices 151, 152, and 153 is a vertical semiconductor light emitting device, and one of the first assembly wiring 320_1 and the second assembly wiring 320_2 is used. It is the same as the first embodiment or the second embodiment except that it is used as an electrode wiring.
  • components having the same shape, structure, and/or function as those in the first or second embodiment are assigned the same reference numerals and detailed descriptions are omitted.
  • a display device 300B includes a substrate 310, a first assembly line 320_1, a second assembly line 320_2, a barrier rib 340, and first to third semiconductors. It includes light emitting elements (151, 152, 153).
  • the display device 300B may include a first insulating layer 330 , a second insulating layer 360 , and second electrode wires 372 , 374 , and 376 .
  • the first to third semiconductor light emitting devices 151, 152, and 153 may be vertical semiconductor light emitting devices.
  • the first electrode and the second electrode (not shown) may be disposed below and above the light emitting units ( 1151 , 1152 , and 1153 in FIG. 15 ). Accordingly, in order to emit light from the first to third semiconductor light emitting devices 151 , 152 , and 153 , electrode wires must be connected to the lower and upper sides of the first to third semiconductor light emitting devices 151 , 152 , and 153 , respectively.
  • the second assembled wiring 320_2 may be used as an electrode wiring for emitting light from the first to third semiconductor light emitting devices 151 , 152 , and 153 .
  • the first assembly line 320_1 and the second assembly line 320_2 may be disposed on different layers.
  • the first assembly wire 320_1 may be disposed below the first insulating layer 330 and the second assembly wire 320_2 may be disposed above the first insulating layer 330 .
  • upper surfaces of the second assembly wires 320_2 may be exposed to the outside through the first to third assembly holes 345 , 346 , and 347 .
  • the first to third semiconductor light emitting devices 151, 152, and 153 when the first to third semiconductor light emitting devices 151, 152, and 153 are disposed in the first to third assembly holes 345, 346, and 347, the first to third semiconductor light emitting devices 151, 152, 153), that is, the first electrode may be electrically connected to the upper surface of the second assembly wire 320_2.
  • the second assembly wire 320_2 is a common wire and may be grounded, but is not limited thereto.
  • the first assembly wiring 320_1 includes the first bus wiring 321, the first branch wirings 323 and 324, and the first assembly electrodes 327a, 328a, and 329a.
  • the second assembly wire 320_2 may include the second bus wire 322 , the second branch wires 325 and 326 , and the second assembly electrodes 327b , 328b and 329b.
  • the lower side of each of the first to third semiconductor light emitting devices 151, 152, and 153 may be electrically connected to the second assembly electrodes 327b, 328b, and 329b.
  • each of the first to third semiconductor light emitting devices 151 , 152 , and 153 may be electrically connected to electrode wires 372 , 374 , and 376 .
  • the third embodiment by using vertical semiconductor light emitting devices as the first to third semiconductor light emitting devices 151, 152, and 153, electrical connection can be facilitated.
  • the second assembly line 320_2 used for assembling the first to third semiconductor light emitting devices 151, 152, and 153 is connected to the first to third semiconductor light emitting devices 151, 152, 153), it is possible to simplify the structure and improve productivity.
  • FIG. 20 is a cross-sectional view of a display device according to a fourth embodiment.
  • each of the first to third semiconductor light emitting devices 151, 152, and 153 is a vertical semiconductor light emitting device, and each side of each of the first to third semiconductor light emitting devices 151, 152, and 153 is electrically connected. It is similar to the first to third embodiments except for the connection electrodes 351, 352, and 353 connected to .
  • components having the same shape, structure, and/or function as those in the first to third embodiments are assigned the same reference numerals and detailed descriptions are omitted.
  • a display device 300C includes a substrate 310, a first assembly line 320_1, a second assembly line 320_2, a barrier rib 340, and first to third semiconductors. It includes light emitting elements (151, 152, 153).
  • the display device 300C may include a first insulating layer 330 , a second insulating layer 360 , and second electrode wires 372 , 374 , and 376 .
  • the display device 300C according to the fourth embodiment may include connection electrodes 351, 352, and 353.
  • connection electrodes 351 , 352 , and 353 may be disposed in the assembly holes 345 , 346 , and 347 . That is, the first connection electrode 351 may be disposed along the circumference of the first semiconductor light emitting device 151 within the first assembly hole 345 .
  • the second connection electrode 352 may be disposed along the circumference of the second semiconductor "T light element in the second assembly hole 346.
  • the third connection electrode 353 is formed in the third assembly hole 347. It may be disposed along the circumference of the third semiconductor light emitting element 153 .
  • connection electrodes 351, 352, and 353 is connected to the first assembly line 320_1 or the second assembly line 320_2 through the first insulating layer 330, and the other side is connected to the first to third semiconductor light emitting devices. (151, 152, 153) can be connected to each side.
  • one side of the first connection electrode 351 is connected to the top surfaces of the 1-1st assembly electrode 327a and the 2-1st assembly electrode 327b through the first insulating layer 330, and the other side is connected to the first assembly electrode 327a and the 2-1st assembly electrode 327b.
  • 1 may be connected to a side of the semiconductor light emitting device 151 .
  • the first electrode wire 372 may be connected to an upper side of the first semiconductor light emitting element 151 . Accordingly, the first light is generated in the first semiconductor light emitting device 151 by the first voltage applied to the 1-1 assembly electrode 327a and the 2-1 assembly electrode 327 b and the first electrode wire.
  • one side of the second connection electrode 352 is connected to the upper surfaces of the first and second assembly electrodes 328a and the second and second assembly electrodes 328b through the first insulating layer 330, and the other side is connected to the first and second assembly electrodes 328a and 328b.
  • 2 may be connected to the side of the semiconductor light emitting device 152 .
  • the second electrode wire 374 may be connected to an upper side of the second semiconductor light emitting element 152 . Accordingly, the second light is generated in the second semiconductor light emitting device 152 by the second voltage applied to the 1-2nd assembly electrode 328a and 2-2nd assembly electrode 328b and the second electrode wire.
  • one side of the third connection electrode 353 is connected to the upper surfaces of the 1-3 assembly electrodes 329a and 2-3 assembly electrodes 329 b through the first insulating layer 330, and the other side is connected to the first assembly electrode 329a and the 2-3 assembly electrode 329 b.
  • 3 may be connected to the side of the semiconductor light emitting device 153.
  • a third electrode wire 376 may be connected to an upper side of the third semiconductor light emitting element 153 . Accordingly, third light is generated in the third semiconductor light emitting device 153 by the third voltage applied to the 1-3 assembly electrodes 329a and 2-3 assembly electrodes 329 b and the third electrode wire.
  • the first light is red light
  • the second light is green light
  • the third light is blue light
  • color light can be obtained by mixing these lights.
  • connection electrode is disposed along the circumference of each of the first to third semiconductor light emitting devices 151, 152, and 153, so that each sub-pixel PX11, PX12, PX13, PX21, PX22, and PX23
  • the contact area between each side of the first to third semiconductor light emitting devices 151, 152, and 153 and the connection electrode is the same to prevent non-uniformity in luminance between the sub-pixels PX11, PX12, PX13, PX21, PX22, and PX23 to improve image quality.
  • 21 is a cross-sectional view of a display device according to a fifth embodiment.
  • the fifth embodiment is the same as the first to fourth embodiments except for the first assembly line 320_1 and the second assembly line 320_2.
  • components having the same shape, structure, and/or function as those in the first to fourth embodiments are assigned the same reference numerals and detailed descriptions are omitted.
  • the display device 300D may include a first assembly line 320_1 and a second assembly line 320_2.
  • the first assembly wire 320_1 may include a first bus wire 321 , a plurality of first branch wires 323 and 324 , and a plurality of first assembly electrodes 327a , 328a and 329a.
  • the second assembly wire 320_2 may include a second bus wire 322 , a plurality of second branch wires 325 and 326 , and a plurality of second assembly electrodes 327b , 328b and 329b.
  • the first branch wiring may include a 1-1 branch wiring 323 and a 1-2 branch wiring 324 .
  • the 1-1st branch wiring 323 and the 1-2nd branch wiring 324 may be disposed in each of the pixels 301 , 302 , and 303 .
  • the 1-1st branch wire 323 may be disposed along the first direction on the first side of the first bus wire 321 disposed along the second direction in the pixels 301 , 302 , and 303 .
  • the 1-2nd branch wire 324 may be disposed along the first direction on the second side of the first bus wire 321 disposed along the second direction in the pixels 301 , 302 , and 303 .
  • the 1-1st branch wiring 323 and the 1-2nd branch wiring 324 may be disposed parallel to each other along the first direction.
  • the pixels 301, 302, and 303 may be emission pixels PX11, PX12, and PX13 or dummy pixels PX21, PX22, and PX23.
  • the second branch wirings 325 and 326 may be disposed between the 1-1 branch wiring 323 and the 1-2 branch wiring 324 in the pixels 301 , 302 , and 303 .
  • the second branch wires 325 and 326 may be disposed adjacent to the 1-1st branch wires 323 in the pixels 301 , 302 and 303 .
  • the second branch wires 325 and 326 may be disposed parallel to the 1-1 branch wires 323 along the first direction in the pixels 301 , 302 and 303 .
  • the second branch wires 325 and 326 may be disposed adjacent to the first and second branch wires 324 in the pixels 301 , 302 and 303 .
  • the second branch wires 325 and 326 may be disposed parallel to the first and second branch wires 324 along the first direction in the pixels 301 , 302 and 303 .
  • first assembly electrodes 327a, 328a, and 329a and the second assembly electrodes 327b, 328b, and 329b may be disposed between the 1-1 branch wiring 323 and the second branch wiring 325 and 326. there is.
  • first assembly electrodes 327a, 328a, and 329a and the second assembly electrodes 327b, 328b, and 329b may be disposed between the 1-2 branch wires 324 and the second branch wires 325 and 326. there is.
  • each of the 1-1st assembly electrode 327a, the 1-2nd assembly electrode 328a, and the 1-3rd assembly electrode 329a may branch from the 1-1st branch wiring 323.
  • each of the 2-1 assembly electrode 327b, 2-2 assembly electrode 328 b, and 2-3 assembly electrode 329 b is connected to the 1-1 branch wiring 323 from one side of the second branch wiring.
  • the first assembly hole 345 is disposed on the 1-1 assembly electrode 327a and the 2-1 assembly electrode 327 b
  • the second assembly hole 346 is the 1-2 assembly electrode ( 328a) and the 2-2 assembly electrode 328 b
  • the third assembly hole 347 may be disposed on the 1-3 assembly electrode 329 a and the 2-3 assembly electrode 329 b.
  • the first assembly hole 345 , the second assembly hole 346 , and the third assembly hole 347 may be located in the light emitting pixels PX11 , PX12 , and PX13 .
  • the first semiconductor light emitting device 151 is disposed in the first assembly hole 345
  • the second semiconductor light emitting device 152 is disposed in the second assembly hole 346
  • the third assembly hole 347 is disposed in the third assembly hole 347 .
  • a semiconductor light emitting device 153 may be disposed.
  • each of the 1-1 assembly electrode 327a, 1-2 assembly electrode 328a, and 1-3 assembly electrode 329a may branch from the 1-2 branch wiring 324.
  • each of the 2-1 assembly electrode 327b, 2-2 assembly electrode 328b, and 2-3 assembly electrode 329b is connected to the 1-2 branch wiring 324 from the other side of the second branch wiring. can diverge towards
  • the first assembly hole 345 is disposed on the 1-1 assembly electrode 327a and the 2-1 assembly electrode 327 b
  • the second assembly hole 346 is the 1-2 assembly electrode ( 328a) and the 2-2 assembly electrode 328 b
  • the third assembly hole 347 may be disposed on the 1-3 assembly electrode 329 a and the 2-3 assembly electrode 329 b.
  • the first assembly hole 345 , the second assembly hole 346 , and the third assembly hole 347 may be located in the dummy pixels PX21 , PX22 , and PX23 .
  • the first semiconductor light emitting device 151 is disposed in the first assembly hole 345
  • the second semiconductor light emitting device 152 is disposed in the second assembly hole 346
  • the third assembly hole 347 is disposed in the third assembly hole 347 .
  • a semiconductor light emitting device 153 may be disposed.
  • the fifth embodiment by providing only the first branch wires 323 and 324 and the second branch wires 325 and 326 branched once from the first bus wire 321 and the second bus wire 322, The layout of the first branch wires 323 and 324 and the second branch wires 325 and 326 can be further simplified.
  • the distance between the first branch wires 323 and 324 and the second branch wires 325 and 326 is further increased, so that other than the first to third assembly holes 345 , 346 , 347
  • the dielectrophoretic force between the first branch wirings 323 and 324 and the second branch wirings 325 and 326 is minimized in the region of Assembling defects may be minimized by preventing assembly in areas other than the assembly holes 345 , 346 , and 347 .
  • the embodiment may be adopted in the display field for displaying images or information.
  • the embodiment can be adopted in the field of display displaying images or information using a semiconductor light emitting device.
  • the semiconductor light-emitting device may be a micro-level semiconductor light-emitting device or a nano-level semiconductor light-emitting device.

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Abstract

디스플레이 장치는 기판, 제1 조립 배선, 제2 조립 배선, 격벽 및 제1 내지 제3 반도체 발광 소자를 포함한다. 복수의 화소 각각은 제1 내지 제3 서브 화소를 포함한다. 제1 내지 제3 조립 홀이 제1 내지 제3 서브 화소에 위치된다. 제1 조립 배선은 복수의 화소에 제1 버스 배선과, 제1 버스 배선으로부터 분기되는 복수의 제1 브랜치 배선을 포함한다. 제2 조립 배선은 복수의 화소에 제2 버스 배선과, 제2 버스 배선으로부터 분기되는 복수의 제2 브랜치 배선을 포함한다. 제1 내지 제3 반도체 발광 소자 각각은 제1 버스 배선, 제2 버스 배선, 제1 브랜치 배선 및 제2 브랜치 배선 사이의 제1 내지 제3 조립 홀에 배치될 수 있다.

Description

디스플레이 장치
실시예는 디스플레이 장치에 관한 것이다.
디스플레이 장치는 발광 다이오드(Light Emitting Diode)와 같은 자발광 소자를 화소의 광원으로 이용하여 고화질의 영상을 표시한다. 발광 다이오드는 열악한 환경 조건에서도 우수한 내구성을 나타내며, 장수명 및 고휘도가 가능하여 차세대 디스플레이 장치의 광원으로 각광받고 있다.
최근, 신뢰성이 높은 무기 결정 구조의 재료를 이용하여 초소형의 발광 다이오드를 제조하고, 이를 디스플레이 장치의 패널(이하, "디스플레이 패널"이라 함)에 배치하여 차세대 광원으로 이용하기 위한 연구가 진행되고 있다.
이러한 디스플레이 장치는 평판 디스플레이를 넘어, 플렉서블 디스플레이, 폴더블(folderable) 디스플레이, 스트레처블(strechable) 디스플레이, 롤러블(rollable) 디스플레이 등과 같이 다양한 형태로 확대되고 있다.
고해상도를 구현하기 위해서 점차 화소의 사이즈가 작아지고 있고, 이와 같이 작아진 사이즈의 수많은 화소에 발광 소자가 정렬되어야 하므로, 마이크로 또는 나노 스케일 정도로 작은 초소형의 발광 다이오드의 제조에 대한 연구가 활발하게 이루어지고 있다.
통상 디스플레이 장치는 수 천만 개 이상의 화소를 포함한다. 따라서, 사이즈가 작은 수 천만 개 이상의 화소 각각에 적어도 하나 이상의 발광 소자들을 정렬하는 것이 매우 어렵기 때문에, 최근 디스플레이 패널에 발광 소자들을 정렬하는 방안에 대한 다양한 연구가 활발하게 진행되고 있다.
발광 소자의 사이즈가 작아짐에 따라, 이들 발광 소자를 기판 상에 신속하고 정확하게 전사하는 것이 매우 중요한 해결 과제로 대두되고 있다. 최근 개발되고 있는 전사 기술에는 픽앤-플레이스 공법(pick and place process), 레이저 리프트 오프 방식(Laser Lift-off method) 또는 자가 조립 방식(self-assembly method) 등이 있다. 특히, 자성체(또는 자석)를 이용하여 발광 소자를 기판 상에 전사하는 자가 조립 방식이 최근 각광받고 있다.
자가 조립 방식에서는 유체가 수용된 소조 내에 수많은 발광 소자가 투하되고 자성체의 이동에 따라 유체 속에 투하된 발광 소자를 기판의 화소로 이동시켜, 발광 소자가 각 화소에 정렬되고 있다. 따라서, 자가 조립 방식은 수많은 발광 소자를 신속하고 정확하게 기판 상에 전사할 수 있어 차세대 전사 방식으로 각광받고 있다.
도 1은 발광 소자를 조립하기 위한 복수의 조립 배선을 포함하는 디스플레이 장치를 도시한다.
도 1에 도시한 바와 같이, 디스플레이 장치는 일 방향을 따라 배치된 복수의 조립 배선(1a, 1b, 2a, 2b, 3a, 3b)를 포함한다.
예컨대, 제1 쌍의 조립 배선(1a, 1b), 제2 쌍의 조립 배선(2a, 2b) 및 제3 쌍의 조립 배선(3a, 3b)이 구비된다. 예컨대, 도 2에 도시한 바와 같이, 단위 화소(PX)에는 적색 반도체 발광 소자(7), 녹색 반도체 발광 소자(8) 및 청색 반도체 발광 소자(9)가 조립된다. 즉, 적색 반도체 발광 소자(7)가 제1 쌍의 조립 배선(1a, 1b) 상의 조립 홀(4)에 조립된다. 제2 쌍의 조립 배선(2a, 2b)의 전압에 의해 녹색 반도체 발광 소자(8)가 제2 쌍의 조립 배선(2a, 2b) 상의 조립 홀(5)에 조립된다. 제3 쌍의 조립 배선(3a, 3b)의 전압에 의해 청색 반도체 발광 소자(9)가 제3 쌍의 조립 배선(3a, 3b) 상의 조립 홀(6)에 조립된다.
디스플레이 장치의 화면 사이즈가 커질수록 복수의 조립 배선(1a, 1b, 2a, 2b, 3a, 3b) 각각의 길이가 길어진다. 복수의 조립 배선(1a, 1b, 2a, 2b, 3a, 3b) 각각의 길이가 길어질수록 복수의 조립 배선(1a, 1b, 2a, 2b, 3a, 3b) 각각의 선저항에 의해 전압의 왜곡이 발생된다.
예컨대, 복수의 조립 배선(1a, 1b, 2a, 2b, 3a, 3b)의 상측에서 복수의 조립 배선(1a, 1b, 2a, 2b, 3a, 3b)으로 전압이 인가되는 경우, 해당 전압은 복수의 조립 배선(1a, 1b, 2a, 2b, 3a, 3b)의 상측에서 하측으로 갈수록 선저항에 의한 왜곡으로 하측에서의 전압은 상측에서의 전압보다 작아진다. 이러한 경우, 복수의 조립 배선(1a, 1b, 2a, 2b, 3a, 3b)의 상측에서 인가된 전압이 발광 소자가 안정적으로 조립 홀(4, 5, 6)에 조립되기 위한 전압인 경우, 복수의 조립 배선(1a, 1b, 2a, 2b, 3a, 3b)의 하측의 전압은 상층의 전압보다 작다. 전압에 의해 유전영동힘의 세기가 결정되므로, 전압이 작아지면 유전영동힘의 세기가 작아진다. 따라서, 복수의 조립 배선(1a, 1b, 2a, 2b, 3a, 3b)의 하측에서 발광 소자가 조립 홀(4, 5, 6)에 조립되지 않아 조립율이 저하되는 문제가 있다.
한편, 도 1 및 도 2에 도시한 바와 같이, 단위 화소(PX)에 적색 반도체 발광 소자(7), 녹색 반도체 발광 소자(8) 및 청색 반도체 발광 소자를 조립하기 위해 6개의 조립 배선(1a, 1b, 2a, 2b, 3a, 3b)이 필요하다. 디스플레이 장치의 좌측에서 우측으로 가면서 수많은 단위 화소(PX)가 정의되므로, 디스플레이 장치에 가로 방향을 따라 정의된 단위 화소(PX)의 개수에 6배인 조립 배선(1a, 1b, 2a, 2b, 3a, 3b)이 필요하다. 따라서, 수많은 조립 배선(1a, 1b, 2a, 2b, 3a, 3b)에 전압을 개별적으로 인가해줘야 하므로, 회로가 복잡해지는 문제가 있다.
아울러, 고해상도나 초고해상도로 갈수록 조립 배선(1a, 1b, 2a, 2b, 3a, 3b) 각각의 선폭이 작아짐에 따라 공정 마진도 줄어들어 점점 더 조립 배선(1a, 1b, 2a, 2b, 3a, 3b)을 형성하기 어렵다. 조립 배선(1a, 1b, 2a, 2b, 3a, 3b) 간에 연결되어 전기적인 쇼트가 발생될 수 있다.
실시예는 전술한 문제 및 다른 문제를 해결하는 것을 목적으로 한다.
실시예의 다른 목적은 전압 강화를 최소화하여 조립율을 향상시킬 있는 디스플레이 장치를 제공하는 것이다.
또한 실시예의 또 다른 목적은 고해상도나 초고해상도에서 조립 배선의 형성이 용이한 디스플레이 장치를 제공하는 것이다.
또한 실시예의 또 다른 목적은 전극 배선을 구동하기 위한 회로를 단순화할 수 있는 디스플레이 장치를 제공하는 것이다.
실시예의 기술적 과제는 본 항목에 기재된 것에 한정되지 않으며, 발명의 설명을 통해 파악될 수 있는 것을 포함한다.
상기 또는 다른 목적을 달성하기 위해 실시예의 일 측면에 따르면, 디스플레이 장치는, 복수의 화소를 포함하는 기판 -상기 복수의 화소 각각은 제1 내지 제3 서브 화소를 포함함-; 상기 기판 상에 제1 조립 배선; 상기 기판 상에 제2 조립 배선; 상기 복수의 화소 각각의 상기 제1 내지 제3 서브 화소에 제1 내지 제3 조립 홀을 갖는 격벽; 및 제1 내지 제3 반도체 발광 소자를 포함하고, 상기 제1 조립 배선은, 상기 복수의 화소에 제1 버스 배선; 및 상기 제1 버스 배선으로부터 분기되는 복수의 제1 브랜치 배선을 포함하고, 상기 제2 조립 배선은, 상기 복수의 화소에 제2 버스 배선; 및 상기 제2 버스 배선으로부터 분기되는 복수의 제2 브랜치 배선을 포함하며, 상기 제1 내지 제3 반도체 발광 소자 각각은, 상기 제1 버스 배선, 상기 제2 버스 배선, 상기 제1 브랜치 배선 및 상기 제2 브랜치 배선 사이의 상기 제1 내지 제3 조립 홀에 배치될 수 있다.
상기 제1 조립 배선은, 상기 복수의 제1 브랜치 배선 각각에서 분기되는 복수의 제1 조립 전극을 포함하고, 상기 제2 조립 배선은, 상기 복수의 제2 브랜치 배선 각각에서 분기되고 상기 복수의 제1 조립 전극과 마주보는 복수의 제2 조립 전극을 포함하며, 상기 제1 내지 제3 반도체 발광 소자 각각은, 상기 제1 조립 전극 및 상기 제2 조립 전극 상의 상기 제1 내지 제3 조립 홀에 배치될 수 있다.
상기 제1 조립 전극은 상기 제1 버스 배선에서 분기되고, 상기 제1 내지 제3 반도체 발광 소자 중 하나의 반도체 발광 소자는 상기 제1 버스 배선에서 분기된 제1 조립 배선 및 상기 제2 브랜치 배선에서 분가된 제2 조립 전극 상에 배치될 수 있다.
상기 제2 조립 전극은 상기 제2 버스 배선에서 분기되고, 상기 제1 내지 제3 반도체 발광 소자 중 다른 반도체 발광 소자는 상기 제1 브랜치 배선에서 분기된 제1 조립 전극 및 상기 제2 버스 배선에서 분기된 제2 조립 전극 상에 배치될 수 있다.
상기 제1 버스 배선의 폭은 상기 제1 조립 전극의 폭보다 크고, 상기 제2 버스 배선의 폭은 상기 제2 조립 전극의 폭보다 클 수 있다.
상기 제1 브랜치 배선은, 상기 제1 버스 배선으로부터 분기되는 제1-1 브랜치 배선; 및 상기 제1-1 브랜치 배선으로부터 분기되는 복수의 제1-2 브랜치 배선을 포함할 수 있다.
상기 복수의 화소는 서로 인접하는 제1 화소 및 제2 화소를 포함하고, 상기 복수의 제1-2 브랜치 배선 중 하나의 제1-2 브랜치 배선은 상기 제1 화소에 배치되고, 상기 복수의 제1-2 브랜치 배선 중 다른 제1-2 브랜치 배선은 상기 제2 화소에 배치될 수 있다.
상기 제2 브랜치 배선은, 상기 제2 버스 배선으로부터 분기되는 제2-1 브랜치 배선; 및 상기 제2-1 브랜치 배선으로부터 분기되는 복수의 제2-2 브랜치 배선을 포함할 수 있다.
상기 복수의 화소는 상기 제2 화소와 인접하는 제3 화소를 포함하고, 상기 복수의 제2-2 브랜치 배선 중 하나의 제2-2 브랜치 배선은 상기 제2 화소에 배치되고, 상기 복수의 제2-2 브랜치 배선 중 다른 제2-2 브랜치 배선은 상기 제3 화소에 배치될 수 있다.
실시예는 도 9, 도 10 및 도 16에 도시한 바와 같이, 기판(310)의 전 영역을 가로지르는 제1 버스 배선(321) 및 제2 버스 배선(322) 각각의 폭(W1, W2)을 최대 폭이 되도록 하여 선저항을 최소화할 수 있다. 이에 따라, 제1 버스 배선(321) 및 제2 버스 배선(322) 각각의 선저항에 의한 전압 강하를 방지하여, 기판(310)의 전 영역의 각 조립 홀(345, 346, 347)에 원하는 유전영동힘이 형성되어 조립율이 향상될 수 있다.
실시예는 도 9, 도 10 및 도 16에 도시한 바와 같이, 화소(301, 302, 303) 당 2개의 조립 배선(320_1, 320_2)에 의해 배치됨으로써, 2개의 조립 배선(320_1, 320_2)를 이용하여 제1 내지 제3 반도체 발광 소자(151, 152, 153)가 조립될 수 있다. 즉, 종래에 화소 당 6개의 조립 배선이 필요한 데 반해, 실시예는 조립 배선의 개수를 1/3로 줄일 수 있어, 고해상도나 초고해상도 디스플레이서도 전기적인 쇼트의 발생 없이 안정적인 조립 배선의 레이아웃이 가능하다.
실시예는 도 9, 도 10 및 도 16에 도시한 바와 같이, 종래에 비해 획기적으로 조립 배선(321, 322)의 개수를 줄일 수 있어, 이들 조립 배선(321, 322)을 구동하기 위한 회로가 단순해질 수 있다.
실시예의 적용 가능성의 추가적인 범위는 이하의 상세한 설명으로부터 명백해질 것이다. 그러나 실시예의 사상 및 범위 내에서 다양한 변경 및 수정은 당업자에게 명확하게 이해될 수 있으므로, 상세한 설명 및 바람직한 실시예와 같은 특정 실시예는 단지 예시로 주어진 것으로 이해되어야 한다.
도 1은 발광 소자를 조립하기 위한 복수의 조립 배선을 포함하는 디스플레이 장치를 도시한다.
도 2는 도 1의 단위 화소를 도시한다.
도 3은 실시예에 따른 디스플레이 장치가 배치된 주택의 거실을 도시한다.
도 4는 실시예에 따른 디스플레이 장치를 개략적으로 보여주는 블록도이다.
도 5는 도 4의 화소의 일 예를 보여주는 회로도이다.
도 6은 도 3의 디스플레이 장치에서 제1 패널영역의 확대도이다.
도 7은 도 6의 A2 영역의 확대도이다.
도 8는 실시예에 따른 발광 소자가 자가 조립 방식에 의해 기판에 조립되는 예를 나타내는 도면이다.
도 9는 제1 실시예에 따른 디스플레이 장치를 도시한 평면도이다.
도 10은 제1 실시예에 따른 디스플레이 장치를 도시한 단면도이다.
도 11은 제1 반도체 발광 소자의 형상을 도시한다.
도 12는 제2 반도체 발광 소자의 형상을 도시한다.
도 13은 제3 반도체 발광 소자의 형상을 도시한다.
도 14는 제2 반도체 발광 소자를 도시한 평면도이다.
도 15는 제2 반도체 발광 소자를 도시한 단면도이다.
도 16은 제1 조립 배선 및 제2 조립 배선의 배치 형상을 도시한다.
도 17은 비교예 및 실시예에 따른 조립율을 보여준다.
도 18은 제2 실시예에 따른 디스플레이 장치를 도시한 단면도이다.
도 19는 제3 실시예에 따른 디스플레이 장치를 도시한 단면도이다.
도 20은 제4 실시예에 따른 디스플레이 장치를 도시한 단면도이다.
도 21은 제5 실시예에 따른 디스플레이 장치를 도시한 단면도이다.
도면들에 도시된 구성 요소들의 크기, 형상, 수치 등은 실제와 상이할 수 있다. 또한, 동일한 구성 요소들에 대해서 도면들 간에 서로 상이한 크기, 형상, 수치 등으로 도시되더라도, 이는 도면 상의 하나의 예시일 뿐이며, 동일한 구성 요소들에 대해서는 도면들 간에 서로 동일한 크기, 형상, 수치 등을 가질 수 있다.
이하, 첨부된 도면을 참조하여 본 명세서에 개시된 실시예를 상세히 설명하되, 도면 부호에 관계없이 동일하거나 유사한 구성요소는 동일한 참조 번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다. 이하의 설명에서 사용되는 구성요소에 대한 접미사 '모듈' 및 '부'는 명세서 작성의 용이함이 고려되어 부여되거나 혼용되는 것으로서, 그 자체로 서로 구별되는 의미 또는 역할을 갖는 것은 아니다. 또한, 첨부된 도면은 본 명세서에 개시된 실시예를 쉽게 이해할 수 있도록 하기 위한 것이며, 첨부된 도면에 의해 본 명세서에 개시된 기술적 사상이 제한되는 것은 아니다. 또한, 층, 영역 또는 기판과 같은 요소가 다른 구성요소 '상(on)'에 존재하는 것으로 언급될 때, 이것은 직접적으로 다른 요소 상에 존재하거나 또는 그 사이에 다른 중간 요소가 존재할 수도 있는 것을 포함한다.
본 명세서에서 설명되는 디스플레이 장치에는 TV, 샤이니지, 휴대폰, 스마트 폰(smart phone), 자동차용 HUD(head-Up Display), 노트북 컴퓨터(laptop computer)용 백라이트 유닛, VR이나 AR용 디스플레이 등이 포함될 수 있다. 그러나, 본 명세서에 기재된 실시예에 따른 구성은 추후 개발되는 새로운 제품형태이라도, 디스플레이가 가능한 장치에도 적용될 수 있다.
이하 실시예에 따른 발광 소자 및 이를 포함하는 디스플레이 장치에 대해 설명한다.
도 3은 실시예에 따른 디스플레이 장치가 배치된 주택의 거실을 도시한다.
도 3을 참조하면, 실시예의 디스플레이 장치(100)는 세탁기(101), 로봇 청소기(102), 공기 청정기(103) 등의 각종 전자 제품의 상태를 표시할 수 있고, 각 전자 제품들과 IOT 기반으로 통신할 수 있으며 사용자의 설정 데이터에 기초하여 각 전자 제품들을 제어할 수도 있다.
실시예에 따른 디스플레이 장치(100)는 얇고 유연한 기판 위에 제작되는 플렉서블 디스플레이(flexible display)를 포함할 수 있다. 플렉서블 디스플레이는 기존의 평판 디스플레이의 특성을 유지하면서, 종이와 같이 휘어지거나 말릴 수 있다.
플렉서블 디스플레이에서 시각정보는 매트릭스 형태로 배치되는 단위 화소(unit pixel)의 발광이 독자적으로 제어됨에 의하여 구현될 수 있다. 단위 화소는 하나의 색을 구현하기 위한 최소 단위를 의미한다. 플렉서블 디스플레이의 단위 화소는 발광 소자에 의하여 구현될 수 있다. 실시예에서 발광 소자는 Micro-LED나 Nano-LED일 수 있으나 이에 한정되는 것은 아니다.
도 4는 실시예에 따른 디스플레이 장치를 개략적으로 보여주는 블록도이고, 도 5는 도 4의 화소의 일 예를 보여주는 회로도이다.
도 4 및 도 5를 참조하면, 실시예에 따른 디스플레이 장치는 디스플레이 패널(10), 구동 회로(20), 스캔 구동부(30) 및 전원 공급 회로(50)를 포함할 수 있다.
실시예의 디스플레이 장치(100)는 액티브 매트릭스(AM, Active Matrix)방식 또는 패시브 매트릭스(PM, Passive Matrix) 방식으로 발광 소자를 구동할 수 있다.
구동 회로(20)는 데이터 구동부(21)와 타이밍 제어부(22)를 포함할 수 있다.
디스플레이 패널(10)은 직사각형으로 이루어질 수 있지만, 이에 대해서는 한정하지 않는다. 즉, 디스플레이 패널(10)은 원형 또는 타원형으로 형성될 수 있다. 디스플레이 패널(10)의 적어도 일 측은 소정의 곡률로 구부러지도록 형성될 수 있다.
디스플레이 패널(10)은 표시 영역(DA)과 표시 영역(DA)의 주변에 배치된 비표시 영역(NDA)으로 구분될 수 있다. 표시 영역(DA)은 화소(PX)들이 형성되어 영상을 디스플레이하는 영역이다. 디스플레이 패널(10)은 데이터 라인들(D1~Dm, m은 2 이상의 정수), 데이터 라인들(D1~Dm)과 교차되는 스캔 라인들(S1~Sn, n은 2 이상의 정수), 고전위 전압이 공급되는 고전위 전압 라인(VDDL), 저전위 전압이 공급되는 저전위 전압 라인(VSSL) 및 데이터 라인들(D1~Dm)과 스캔 라인들(S1~Sn)에 접속된 화소(PX)들을 포함할 수 있다.
화소(PX)들 각각은 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3)를 포함할 수 있다. 제1 서브 화소(PX1)는 제1 주 파장의 제1 컬러 광을 발광하고, 제2 서브 화소(PX2)는 제2 주 파장의 제2 컬러 광을 발광하며, 제3 서브 화소(PX3)는 제3 주 파장의 제3 컬러 광을 발광할 수 있다. 제1 컬러 광은 적색 광, 제2 컬러 광은 녹색 광, 제3 컬러 광은 청색 광일 수 있으나, 이에 한정되지 않는다. 또한, 도 4에서는 화소(PX)들 각각이 3 개의 서브 화소들을 포함하는 것을 예시하였으나, 이에 한정되지 않는다. 즉, 화소(PX)들 각각은 4 개 이상의 서브 화소들을 포함할 수 있다.
제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3) 각각은 데이터 라인들(D1~Dm) 중 적어도 하나, 스캔 라인들(S1~Sn) 중 적어도 하나 및 고전위 전압 라인(VDDL)에 접속될 수 있다. 제1 서브 화소(PX1)는 도 5과 같이 발광 소자(LD)들과 발광 소자(LD)들에 전류를 공급하기 위한 복수의 트랜지스터들과 적어도 하나의 커패시터(Cst)를 포함할 수 있다.
도면에 도시되지 않았지만, 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3) 각각은 단지 하나의 발광 소자(LD)와 적어도 하나의 커패시터(Cst)를 포함할 수도 있다.
발광 소자(LD)들 각각은 제1 전극, 복수의 도전형 반도체층 및 제2 전극을 포함하는 반도체 발광 다이오드일 수 있다. 여기서, 제1 전극은 애노드 전극, 제2 전극은 캐소드 전극일 수 있지만, 이에 대해서는 한정하지 않는다.
발광 소자(LD)는 수평형 발광 소자, 플립칩형 발광 소자 및 수직형 발광 소자 중 하나일 수 있다.
복수의 트랜지스터들은 도 5와 같이 발광 소자(LD)들에 전류를 공급하는 구동 트랜지스터(DT), 구동 트랜지스터(DT)의 게이트 전극에 데이터 전압을 공급하는 스캔 트랜지스터(ST)를 포함할 수 있다. 구동 트랜지스터(DT)는 스캔 트랜지스터(ST)의 소스 전극에 접속되는 게이트 전극, 고전위 전압이 인가되는 고전위 전압 라인(VDDL)에 접속되는 소스 전극 및 발광 소자(LD)들의 제1 전극들에 접속되는 드레인 전극을 포함할 수 있다. 스캔 트랜지스터(ST)는 스캔 라인(Sk, k는 1≤k≤n을 만족하는 정수)에 접속되는 게이트 전극, 구동 트랜지스터(DT)의 게이트 전극에 접속되는 소스 전극 및 데이터 라인(Dj, j는 1≤j≤m을 만족하는 정수)에 접속되는 드레인 전극을 포함할 수 있다.
커패시터(Cst)는 구동 트랜지스터(DT)의 게이트 전극과 소스 전극 사이에 형성된다. 스토리지 커패시터(Cst)는 구동 트랜지스터(DT)의 게이트 전압과 소스 전압의 차이값을 충전한다.
구동 트랜지스터(DT)와 스캔 트랜지스터(ST)는 박막 트랜지스터(thin film transistor)로 형성될 수 있다. 또한, 도 5에서는 구동 트랜지스터(DT)와 스캔 트랜지스터(ST)가 P 타입 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)으로 형성된 것을 중심으로 설명하였으나, 본 발명은 이에 한정되지 않는다. 구동 트랜지스터(DT)와 스캔 트랜지스터(ST)는 N 타입 MOSFET으로 형성될 수도 있다. 이 경우, 구동 트랜지스터(DT)와 스캔 트랜지스터(ST)들 각각의 소스 전극과 드레인 전극의 위치는 변경될 수 있다.
또한, 도 5에서는 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3) 각각이 하나의 구동 트랜지스터(DT), 하나의 스캔 트랜지스터(ST) 및 하나의 커패시터(Cst)를 갖는 2T1C (2 Transistor - 1 capacitor)를 포함하는 것을 예시하였으나, 본 발명은 이에 한정되지 않는다. 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3) 각각은 복수의 스캔 트랜지스터(ST)들과 복수의 커패시터(Cst)들을 포함할 수 있다.
제2 서브 화소(PX2)와 제3 서브 화소(PX3)는 제1 서브 화소(PX1)와 실질적으로 동일한 회로도로 표현될 수 있으므로, 이들에 대한 자세한 설명은 생략한다.
구동 회로(20)는 디스플레이 패널(10)을 구동하기 위한 신호들과 전압들을 출력한다. 이를 위해, 구동 회로(20)는 데이터 구동부(21)와 타이밍 제어부(22)를 포함할 수 있다.
데이터 구동부(21)는 타이밍 제어부(22)로부터 디지털 비디오 데이터(DATA)와 소스 제어 신호(DCS)를 입력 받는다. 데이터 구동부(21)는 소스 제어 신호(DCS)에 따라 디지털 비디오 데이터(DATA)를 아날로그 데이터 전압들로 변환하여 디스플레이 패널(10)의 데이터 라인들(D1~Dm)에 공급한다.
타이밍 제어부(22)는 호스트 시스템으로부터 디지털 비디오 데이터(DATA)와 타이밍 신호들을 입력받는다. 타이밍 신호들은 수직동기신호(vertical sync signal), 수평동기신호(horizontal sync signal), 데이터 인에이블 신호(data enable signal) 및 도트 클럭(dot clock)을 포함할 수 있다. 호스트 시스템은 스마트폰 또는 태블릿 PC의 어플리케이션 프로세서, 모니터, TV의 시스템 온 칩 등일 수 있다.
타이밍 제어부(22)는 데이터 구동부(21)와 스캔 구동부(30)의 동작 타이밍을 제어하기 위한 제어신호들을 생성한다. 제어신호들은 데이터 구동부(21)의 동작 타이밍을 제어하기 위한 소스 제어 신호(DCS)와 스캔 구동부(30)의 동작 타이밍을 제어하기 위한 스캔 제어 신호(SCS)를 포함할 수 있다.
구동 회로(20)는 디스플레이 패널(10)의 일 측에 마련된 비표시 영역(NDA)에서 배치될 수 있다. 구동 회로(20)는 집적회로(integrated circuit, IC)로 형성되어 COG(chip on glass) 방식, COP(chip on plastic) 방식, 또는 초음파 접합 방식으로 디스플레이 패널(10) 상에 장착될 수 있으나, 본 발명은 이에 한정되지 않는다. 예를 들어, 구동 회로(20)는 디스플레이 패널(10)이 아닌 회로 보드(미도시) 상에 장착될 수 있다.
데이터 구동부(21)는 COG(chip on glass) 방식, COP(chip on plastic) 방식, 또는 초음파 접합 방식으로 디스플레이 패널(10) 상에 장착되고, 타이밍 제어부(22)는 회로 보드 상에 장착될 수 있다.
스캔 구동부(30)는 타이밍 제어부(22)로부터 스캔 제어 신호(SCS)를 입력 받는다. 스캔 구동부(30)는 스캔 제어 신호(SCS)에 따라 스캔 신호들을 생성하여 디스플레이 패널(10)의 스캔 라인들(S1~Sn)에 공급한다. 스캔 구동부(30)는 다수의 트랜지스터들을 포함하여 디스플레이 패널(10)의 비표시 영역(NDA)에 형성될 수 있다. 또는, 스캔 구동부(30)는 집적 회로로 형성될 수 있으며, 이 경우 디스플레이 패널(10)의 다른 일 측에 부착되는 게이트 연성 필름 상에 장착될 수 있다.
회로 보드는 이방성 도전 필름(anisotropic conductive film)을 이용하여 디스플레이 패널(10)의 일 측 가장자리에 마련된 패드들 상에 부착될 수 있다. 이로 인해, 회로 보드의 리드 라인들은 패드들에 전기적으로 연결될 수 있다. 회로 보드는 연성 인쇄 회로 보드(flexible printed circuit board), 인쇄 회로 보드(printed circuit board) 또는 칩온 필름(chip on film)과 같은 연성 필름(flexible film)일 수 있다. 회로 보드는 디스플레이 패널(10)의 하부로 벤딩(bending)될 수 있다. 이로 인해, 회로 보드의 일 측은 디스플레이 패널(10)의 일 측 가장자리에 부착되며, 타 측은 디스플레이 패널(10)의 하부에 배치되어 호스트 시스템이 장착되는 시스템 보드에 연결될 수 있다.
전원 공급 회로(50)는 시스템 보드로부터 인가되는 메인 전원으로부터 디스플레이 패널(10)의 구동에 필요한 전압들을 생성하여 디스플레이 패널(10)에 공급할 수 있다. 예를 들어, 전원 공급 회로(50)는 메인 전원으로부터 디스플레이 패널(10)의 발광 소자(LD)들을 구동하기 위한 고전위 전압(VDD)과 저전위 전압(VSS)을 생성하여 디스플레이 패널(10)의 고전위 전압 라인(VDDL)과 저전위 전압 라인(VSSL)에 공급할 수 있다. 또한, 전원 공급 회로(50)는 메인 전원으로부터 구동 회로(20)와 스캔 구동부(30)를 구동하기 위한 구동 전압들을 생성하여 공급할 수 있다.
도 6은 도3의 디스플레이 장치에서 제1 패널영역의 확대도이다.
도 6을 참조하면, 실시예의 디스플레이 장치(100)는 제1 패널영역(A1)과 같은 복수의 패널영역들이 타일링에 의해 기구적, 전기적 연결되어 제조될 수 있다.
제1 패널영역(A1)은 단위 화소(도 4의 PX) 별로 배치된 복수의 반도체 발광 소자(150)를 포함할 수 있다.
예컨대, 단위 화소(PX)는 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3)를 포함할 수 있다. 예컨대, 복수의 적색 반도체 발광 소자(150R)가 제1 서브 화소(PX1)에 배치되고, 복수의 녹색 반도체 발광 소자(150G)가 제2 서브 화소(PX2)에 배치되며, 복수의 청색 반도체 발광 소자(150B)가 제3 서브 화소(PX3)에 배치될 수 있다. 단위 화소(PX)는 반도체 발광 소자가 배치되지 않는 제4 서브 화소를 더 포함할 수도 있지만, 이에 대해서는 한정하지 않는다.
도 7은 도 6의 A2 영역의 확대도이다.
도 7을 참조하면, 실시예의 디스플레이 장치(100)는 기판(200), 조립 배선(201, 202), 절연층(206) 및 복수의 반도체 발광 소자(150)를 포함할 수 있다. 이보다 더 많은 구성 요소들이 포함될 수 있다.
조립 배선은 서로 이격된 제1 조립 배선(201) 및 제2 조립 배선(202)을 포함할 수 있다. 제1 조립 배선(201) 및 제2 조립 배선(202)은 반도체 발광 소자(150)를 조립하기 위해 유전영동힘을 생성하기 위해 구비될 수 있다. 예컨대, 반도체 발광 소자(150)는 수평형 반도체 발광 소자, 플립칩형 반도체 발광 소자 및 수직형 반도체 발광 소자 중 하나일 수 있다.
반도체 발광 소자(150)는 각각 단위 화소(sub-pixel)를 이루기 위하여 적색 반도체 발광 소자(150), 녹색 반도체 발광 소자(150G) 및 청색 반도체 발광 소자(150B0를 포함할 수 있으나 이에 한정되는 것은 아니며, 적색 형광체와 녹색 형광체 등을 구비하여 각각 적색과 녹색을 구현할 수도 있다.
기판(200)은 그 기판(200) 상에 배치되는 구성 요소들을 지지하는 지지 부재이거나 구성 요소들을 보호하는 보호 부재일 수 있다.
기판(200)은 리지드(rigid) 기판이거나 플렉서블(flexible) 기판일 수 있다. 기판(200)은 사파이어, 유리, 실리콘이나 폴리이미드(Polyimide)로 형성될 수 있다. 또한 기판(200)은 PEN(Polyethylene Naphthalate), PET(Polyethylene Terephthalate) 등의 유연성 있는 재질을 포함할 수 있다. 또한, 기판(200)은 투명한 재질일 수 있으나 이에 한정되는 것은 아니다.
기판(200)은 도 4 및 도 5에 도시된 서브 화소(PX1, PX2, PX3) 내의 회로, 예컨대 트랜지스터(ST, DT), 커패시터(Cst), 신호 배선 등이 구비된 백플레인(backplane)일 수 있지만, 이에 대해서는 한정하지 않는다.
절연층(206)은 폴리이미드, PAC, PEN, PET, 폴리머 등과 같이 절연성과 유연성 있는 유기물 재질이나 실리콘 옥사이드(SiO2)나 실리콘 나이트라이드 계열(SiNx) 등을 같은 무기물 재질을 포함할 수 있으며, 기판(200)과 일체로 이루어져 하나의 기판을 형성할 수도 있다.
절연층(206)은 접착성과 전도성을 가지는 전도성 접착층일 수 있고, 전도성 접착층은 연성을 가져서 디스플레이 장치의 플렉서블 기능을 가능하게 할 수 있다. 예를 들어, 절연층(206)은 이방성 전도성 필름(ACF, anisotropy conductive film)이거나 이방성 전도매질, 전도성 입자를 함유한 솔루션(solution) 등의 전도성 접착층일 수 있다. 전도성 접착층은 두께에 대해 수직방향으로는 전기적으로 전도성이나, 두께에 대해 수평방향으로는 전기적으로 절연성을 가지는 레이어일 수 있다.
절연층(206)은 반도체 발광 소자(150)가 삽입되기 위한 조립 홀(203)을 포함할 수 있다. 따라서, 자가 조립시, 반도체 발광 소자(150)가 절연층(206)의 조립 홀(203)에 용이하게 삽입될 수 있다. 조립 홀(203)은 삽입 홀, 고정 홀, 정렬 홀 등으로 불릴 수 있다.
조립 홀(203)은 반도체 발광 소자(150)의 형상에 따라 상이할 수 있다. 예컨대, 적색 반도체 발광 소자, 녹색 반도체 발광 소자 및 청색 반도체 발광 소자 각각은 상이한 형상을 가지며, 이들 반도체 발광 소자 각각의 형상에 대응하는 형상을 갖는 조립 홀(203)을 가질 수 있다. 예컨대, 조립 홀(203)은 적색 반도체 발광 소자가 조립되기 위한 제1 조립 홀, 녹색 반도체 발광 소자가 조립되기 위한 제2 조립 홀 및 청색 반도체 발광 소자가 조립되기 위한 제3 조립 홀을 포함할 수 있다. 예컨대, 적색 반도체 발광 소자는 원형을 가지고, 녹색 반도체 발광 소자는 제1 단축과 제2 장축을 갖는 제1 타원형을 가지며, 청색 반도체 발광 소자는 제2 단축과 제2 장축을 갖는 제2 타원형을 가질 수 있지만, 이에 대해서는 한정하지 않는다. 청색 반도체 발광 소자의 타원형의 제2 장축은 녹색 반도체 발광 소자의 타원형의 제2 장축보다 크고, 청색 반도체 발광 소자의 타원형의 제2 단축은 녹색 반도체 발광 소자의 타원형의 제1 단축보다 작을 수 있다.
한편, 반도체 발광 소자(150)를 기판(200) 상에 장착하는 방식은 예컨대, 자가 조립 방식(도 8)과 전사 방식 등이 있을 수 있다.
도 8는 실시예에 따른 반도체 발광 소자가 자가 조립 방식에 의해 기판에 조립되는 예를 나타내는 도면이다.
도 7 및 도 8를 참조하여 반도체 발광 소자의 자가 조립 방식을 설명한다.
기판(200)은 디스플레이 장치의 패널 기판일 수 있다. 이후 설명에서는 기판(200)은 디스플레이 장치의 패널 기판인 경우로 설명하나 실시예가 이에 한정되는 것은 아니다.
기판(200)은 유리나 폴리이미드(Polyimide)로 형성될 수 있다. 또한 기판(200)은 PEN(Polyethylene Naphthalate), PET(Polyethylene Terephthalate) 등의 유연성 있는 재질을 포함할 수 있다. 또한, 기판(200)은 투명한 재질일 수 있으나 이에 한정되는 것은 아니다.
도 8를 참조하면, 반도체 발광 소자(150)는 유체(1200)가 채워진 챔버(1300)에 투입될 수 있다. 유체(1200)는 초순수 등의 물일 수 있으나 이에 한정되는 것은 아니다. 챔버는 수조, 컨테이너, 용기 등으로 불릴 수 있다.
이 후, 기판(200)이 챔버(1300) 상에 배치될 수 있다. 실시예에 따라, 기판(200)은 챔버(1300) 내로 투입될 수도 있다.
도 7에 도시한 바와 같이, 기판(200)에는 조립될 반도체 발광 소자(150) 각각에 대응하는 한 쌍의 조립 배선(201, 202)이 배치될 수 있다.
조립 배선(201, 202)은 투명 전극(ITO)으로 형성되거나, 전기 전도성이 우수한 금속물질을 포함할 수 있다. 예를 들어, 조립 배선(201, 202)은 티탄(Ti), 크롬(Cr), 니켈(Ni), 알루미늄(Al), 백금(Pt), 금(Au), 텅스텐(W), 몰리브덴(Mo) 중 적어도 어느 하나 또는 이들의 합금으로 형성될 수 있다.
조립 배선(201, 202)은 외부에서 공급된 전압에 의해 전기장이 형성되고, 이 전기장에 의해 유전영동힘이 조립 배선(201, 202) 사이에 형성될 수 있다. 이 유전영동힘에 의해 기판(200) 상의 조립 홀(203)에 반도체 발광 소자(150)를 고정시킬 수 있다.
조립 배선(201, 202) 간의 간격은 반도체 발광 소자(150)의 폭 및 조립 홀(203)의 폭보다 작게 형성되어, 전기장을 이용한 반도체 발광 소자(150)의 조립 위치를 보다 정밀하게 고정할 수 있다.
조립 배선(201, 202) 상에는 절연층(206)이 형성되어, 조립 배선(201, 202)을 유체(1200)로부터 보호하고, 조립 배선(201, 202)에 흐르는 전류의 누출을 방지할 수 있다. 절연층(206)은 실리카, 알루미나 등의 무기물 절연체 또는 유기물 절연체가 단일층 또는 다층으로 형성될 수 있다.
또한 절연층(206)은 폴리이미드, PEN, PET 등과 같이 절연성과 유연성 있는 재질을 포함할 수 있으며, 기판(200)과 일체로 이루어져 하나의 기판을 형성할 수도 있다.
절연층(206)은 접착성이 있는 절연층일 수 있거나, 전도성을 가지는 전도성 접착층일 수 있다. 절연층(206)은 연성이 있어서 디스플레이 장치의 플렉서블 기능을 가능하게 할 수 있다.
절연층(206)은 격벽을 가지고, 이 격벽에 의해 조립 홀(203)이 형성될 수 있다. 예컨대, 기판(200)의 형성 시, 절연층(206)의 일부가 제거됨으로써, 반도체 발광 소자(150)들 각각이 절연층(206)의 조립 홀(203)에 조립될 수 있다.
기판(200)에는 반도체 발광 소자(150)들이 결합되는 조립 홀(203)이 형성되고, 조립 홀(203)이 형성된 면은 유체(1200)와 접촉할 수 있다. 조립 홀(203)은 반도체 발광 소자(150)의 정확한 조립 위치를 가이드할 수 있다.
한편, 조립 홀(203)은 대응하는 위치에 조립될 반도체 발광 소자(150)의 형상에 대응하는 형상 및 크기를 가질 수 있다. 이에 따라, 조립 홀(203)에 다른 반도체 발광 소자가 조립되거나 복수의 반도체 발광 소자들이 조립되는 것을 방지할 수 있다.
다시 도 8를 참조하면, 기판(200)이 배치된 후, 자성체를 포함하는 조립 장치(1100)가 기판(200)을 따라 이동할 수 있다. 자성체로 예컨대, 자석이나 전자석이 사용될 수 있다. 조립 장치(1100)는 자기장이 미치는 영역을 유체(1200) 내로 최대화하기 위해, 기판(200)과 접촉한 상태로 이동할 수 있다. 실시예에 따라서는, 조립 장치(1100)가 복수의 자성체를 포함하거나, 기판(200)과 대응하는 크기의 자성체를 포함할 수도 있다. 이 경우, 조립 장치(1100)의 이동 거리는 소정 범위 이내로 제한될 수도 있다.
조립 장치(1100)에 의해 발생하는 자기장에 의해, 챔버(1300) 내의 반도체 발광 소자(150)는 조립 장치(1100)를 향해 이동할 수 있다.
반도체 발광 소자(150)는 조립 장치(1100)를 향해 이동 중, 조립 홀(203)로 진입하여 기판(200)과 접촉될 수 있다.
이때, 기판(200)에 형성된 조립 배선(201, 202)에 의해 가해지는 전기장에 의해, 기판(200)에 접촉된 반도체 발광 소자(150)가 조립 장치(1100)의 이동에 의해 이탈되는 것이 방지될 수 있다.
즉, 상술한 전자기장을 이용한 자가 조립 방식에 의해, 반도체 발광 소자(150)들 각각이 기판(200)에 조립되는 데 소요되는 시간을 급격히 단축시킬 수 있으므로, 대면적 고화소 디스플레이를 보다 신속하고 경제적으로 구현할 수 있다.
기판(200)의 조립 홀(203) 상에 조립된 반도체 발광 소자(150)와 기판(200) 사이에는 소정의 솔더층(미도시)이 더 형성되어 반도체 발광 소자(150)의 결합력을 향상시킬 수 있다.
이후 반도체 발광 소자(150)에 전극 배선(미도시)이 연결되어 전원을 인가할 수 있다.
다음으로 도시되지 않았지만, 후공정에 의해 적어도 하나 이상의 절연층이 형성될 수 있다. 적어도 하나 이상의 절연층은 투명 레진이거나 또는 반사물질, 산란물질이 포함된 레진일 수 있다.
한편, 실시예는 복수의 반도체 발광 소자를 조립하기 위한 조립 배선의 개수를 줄여 기판을 가로지르는 제1 버스 배선 및 제2 버스 배선 각각의 폭을 최대 폭이 되도록 하여 선저항을 최소화함으로써, 조립율을 향상시키고 회로를 단순화하고 고해상도나 초고해상도 디스플레이를 위한 조립 배선 설계가 가능하다.
이하에서 누락된 설명은 도 3 내지 도 8 및 해당 도면과 관련하여 상술된 설명으로부터 용이하게 이해될 수 있다.
[제1 실시예]
도 9는 제1 실시예에 따른 디스플레이 장치를 도시한 평면도이다. 도 10은 제1 실시예에 따른 디스플레이 장치를 도시한 단면도이다.
도 9 및 도 10을 참조하면, 제1 실시예에 따른 디스플레이 장치(300)는 기판(310), 제1 조립 배선(320_1), 제2 조립 배선(320_2), 격벽(340) 및 제1 내지 제3 반도체 발광 소자(151, 152, 153)를 포함한다. 제1 실시예에 따른 디스플레이 장치(300)는 제1 절연층(330), 제2 절연층(360), 제1 전극 배선(371, 373, 375) 및 제2 전극 배선(372, 374, 376)를 포함할 수 있다. 제1 실시예에 따른 디스플레이 장치(300)는 이보다 더 많은 구성 요소를 포함할 수 있지만, 이에 대해서는 한정하지 않는다.
기판(310) 및 격벽(340) 각각은 도 5에 도시한 기판(200) 및 절연층(206)과 동일하므로, 상세한 설명은 생략한다.
기판(310)은 복수의 화소(301, 302, 303)를 포함할 수 있다. 복수의 화소(301, 302, 303) 각각은 발광 화소(PX11, PX12, PX13) 및 더미 화소(PX21, PX22, PX23)을 포함할 수 있다.
발광 화소는 제1 발광 서브 화소(PX11), 제2 발광 서브 화소(PX12) 및 제3 발광 서브 화소(PX13)을 포함할 수 있다. 발광 화소는 제1 발광 서브 화소(PX11), 제2 발광 서브 화소(PX12) 및 제3 발광 서브 화소(PX13)에 배치된 제1 내지 제3 반도체 발광 소자(151, 152, 153)가 발광되어 영상을 디플레이하는 화소일 수 있다.
더미 화소는 제1 더미 서브 화소(PX21), 제2 더미 서브 화소(PX22) 및 제3 더미 서브 화소(PX23)을 포함할 수 있다. 더미 화소는 발광 화소의 제1 발광 서브 화소(PX11), 제2 발광 서브 화소(PX12) 및 제3 발광 서브 화소(PX13)에 제1 내지 제3 반도체 발광 소자(151, 152, 153) 중 적어도 하나가 배치되지 않거나 제1 발광 서브 화소(PX11), 제2 발광 서브 화소(PX12) 및 제3 발광 서브 화소(PX13)에 배치된 제1 내지 제3 반도체 발광 소자(151, 152, 153)가 발광 불량인 경우, 발광 화소 대신에 제1 더미 서브 화소(PX21), 제2 더미 서브 화소(PX22) 및 제3 더미 서브 화소(PX23)에 배치된 제1 내지 제3 반도체 발광 소자(151, 152, 153)가 발광될 수 있다.
예컨대, 발광 화소의 제1 발광 서브 화소(PX11), 제2 발광 서브 화소(PX12) 및 제3 발광 서브 화소(PX13)에 제1 내지 제3 반도체 발광 소자(151, 152, 153)가 배치되고, 더미 화소의 제1 더미 서브 화소(PX21), 제2 더미 서브 화소(PX22) 및 제3 더미 서브 화소(PX23)에 제1 내지 제3 반도체 발광 소자(151, 152, 153)가 배치되더라도, 우선적으로 발광 화소의 제1 발광 서브 화소(PX11), 제2 발광 서브 화소(PX12) 및 제3 발광 서브 화소(PX13)에 배치된 제1 내지 제3 반도체 발광 소자(151, 152, 153)가 발광되도록 회로적으로 연결될 수 있다. 만일 발광 화소의 제1 발광 서브 화소(PX11), 제2 발광 서브 화소(PX12) 및 제3 발광 서브 화소(PX13)에 제1 내지 제3 반도체 발광 소자(151, 152, 153) 중 적어도 하나가 배치되지 않거나 제1 발광 서브 화소(PX11), 제2 발광 서브 화소(PX12) 및 제3 발광 서브 화소(PX13)에 배치된 제1 내지 제3 반도체 발광 소자(151, 152, 153)가 발광 불량인 경우, 더미 화소의 제1 더미 서브 화소(PX21), 제2 더미 서브 화소(PX22) 및 제3 더미 서브 화소(PX23)에 배치된 제1 내지 제3 반도체 발광 소자(151, 152, 153)가 발광되도록 회로적으로 스위칭 연결될 수 있다.
제1 조립 배선(320_1) 및 제2 조립 배선(320_2)은 기판(310) 상에 배치될 수 있다. 제1 조립 배선(320_1) 및 제2 조립 배선(320_2)은 유전영동힘을 형성하여 격벽(340)의 조립 홀(345, 346, 347)에 제1 내지 제3 반도체 발광 소자(151, 152, 153)를 조립할 수 있다. 아울러, 제1 조립 배선(320_1) 및/또는 제2 조립 배선(320_2) 제1 내지 제3 반도체 발광 소자(151, 152, 153)를 발광시키기 위한 전극 배선으로 사용될 수도 있다.
도면에는 제1 조립 배선(320_1) 및 제2 조립 배선(320_2)가 동일 평면 상에서 서로 이격되는 것으로 도시되고 있지만, 제1 조립 배선(320_1) 및 제2 조립 배선(320_2)는 서로 상이한 층에 배치될 수 있다. 예컨대, 제1 조립 배선(320_1)과 제2 조립 배선(320_2) 사이에 절연층(미도시)가 배치되고, 제1 조립 배선(320_1) 및 제2 조립 배선(320_2) 중 하나의 조립 배선은 절연층 아래에 배치되고 다른 조립 배선은 절연층 위에 배치될 수 있다.
제1 및 제2 조립 배선(320_1, 320_2) 각각은 도 5에 도시한 전극 배선(201, 202)과 동일하므로, 상세한 설명은 생략한다.
제1 절연층(330)은 기판(310) 상에 배치될 수 있다. 제1 및 제2 조립 배선(320_1, 320_2)가 제1 절연층(330)과 기판(310) 사이에 배치될 수 있다. 제1 조립 배선(320_1)과 제2 조립 배선(320_2)은 동일한 층, 예컨대 기판(310) 상에 배치될 수 있다. 즉, 제1 조립 배선(320_1) 및 제2 조립 배선(320_2)은 기판(310)의 상면에 접할 수 있다. 제1 조립 배선(320_1)과 제2 조립 배선(320_2)은 전기적인 쇼트를 방지하기 위해 서로 이격될 수 있다. 제1 조립 배선(320_1)과 제2 조립 배선(320_2)에 교류 전압이 인가되어, 제1 조립 배선(320_1)과 제2 조립 배선(320_2) 사이에 유전영동힘이 형성될 수 있다. 이 유전영동힘에 의해 조립 홀(345, 346, 347) 내 위치된 제1 내지 제3 반도체 발광 소자(151, 152, 153)가 고정될 수 있다. 제1 조립 배선(320_1)과 제2 조립 배선(320_2)이 동일한 층 상에 수평으로 나란하게 배치되므로, 제1 조립 배선(320_1)과 제2 조립 배선(320_2) 사이에 형성된 유전영동힘이 균일하므로, 제1 내지 제3 반도체 발광 소자(151, 152, 153)는 조립 홀(345, 346, 347)의 중심에 정위치될 수 있다.
제1 절연층(330)은 제1 조립 배선(320_1) 및 제2 조립 배선(320_2)을 유체(도 6의 1200)로부터 보호하고, 제1 조립 배선(320_1)과 제2 조립 배선(320_2)에 흐르는 누설 전류를 방지할 수 있다.
제1 절연층(330)은 유전영동힘을 증가시킬 수 있다. 예컨대, 제1 절연층(330)은 유전층일 수 있다. 제1 절연층(330)은 유전율이 높은 물질로 형성될 수 있다. 유전영동힘은 제1 절연층(330)의 유전율에 비례할 수 있다. 따라서, 유전율이 높은 물질로 이루어진 제1 절연층(330)에 의해 제1 조립 배선(320_1) 및 제2 조립 배선(320_2) 사이에 형성된 유전영동힘이 증가되어, 이와 같이 증가된 유전영동힘에 의해 조립 홀(345, 346, 347) 내에 위치된 제1 내지 제3 반도체 발광 소자(151, 152, 153)가 보다 단단하게 고정될 수 있다.
예컨대, 제1 절연층(330)은 실리카, 알루미나 등의 무기 물질 또는 유기 물질이 단일층 또는 다층으로 형성될 수 있다.
예컨대, 제1 절연층(330)은 폴리이미드, PEN, PET 등과 같이 절연성과 유연성 있는 재질을 포함할 수 있다. 예컨대, 제1 절연층(330)은 기판(310)과 일체로 이루어져 하나의 기판을 형성할 수도 있다. 즉, 기판(310)에 제1 조립 배선(320_1)과 제2 조립 배선(320_2)이 매립될 수 있다.
제1 절연층(330)은 접착성이 있는 절연층일 수 있거나, 전도성을 가지는 전도성 접착층일 수 있다. 제1 절연층(330)이 전도성 접착층일 경우, 제1 조립 배선(320_1)과 제2 조립 배선(320_2)은 절연층으로 둘러싸 제1 조립 배선(320_1) 및 제2 조립 배선(320_2) 각각과 전도성 접착층 사이의 전기적인 쇼트를 방지할 수 있다. 예컨대, 제1 절연층(330)은 연성이 있어서 디스플레이 장치(300)의 플렉서블 기능을 가능하게 할 수 있다.
격벽(340)은 기판(310) 상에 배치될 수 있다. 예컨대, 격벽(340)은 제1 조립 배선(320_1) 및 제2 조립 배선(320_2) 상에 배치될 수 있다. 격벽(340)은 절연층으로 불릴 수 있다. 격벽(340)은 복수의 조립 홀(345, 346, 347)를 가질 수 있다. 조립 홀(345, 346, 347)은 화소(301, 302, 303)의 서브 화소(PX11, PX12, PX13, PX21, PX22, PX23)에 구비될 수 있지만, 이에 대해서는 한정하지 않는다. 예컨대, 화소(301, 302, 303)가 제1 서브 화소(PX11, PX21), 제2 서브 화소(PX12, PX22) 및 제3 서브 화소(PX13, PX23)를 포함하는 경우, 제1 조립 홀(345)는 제1 서브 화소(PX11, PX21)에 위치되고, 제2 조립 홀(346)은 제2 서브 화소(PX12, PX22)에 위치되며, 제3 조립 홀(347)은 제3 서브 화소(PX13, PX23)에 위치될 수 있다.
제1 내지 제3 조립 홀(345, 346, 347)은 제1 내지 제3 반도체 발광 소자(151, 152, 153)의 조립을 가이드 및 고정하는 것으로서, 자가조립시 자성체에 의해 이동되는 제1 내지 제3 반도체 발광 소자(151, 152, 153)가 조립 홀(345, 346, 347) 근처에서 조립 홀(345, 346, 347) 내로 이동되어 조립 홀(345, 346, 347)에 고정될 수 있다. 예컨대, 제1 반도체 발광 소자(151)가 제1 조립 홀(345)에 고정되고, 제2 반도체 발광 소자(152)가 제2 조립 홀(346)에 고정되며, 제3 반도체 발광 소자(153)가 제3 조립 홀(347)에 고정될 수 있다.
도면에는 제1 내지 제3 조립 홀(345, 346, 347)이 경사진 내 측면을 갖는 것으로 도시되고 있지만, 기판(310)의 상면에 대해 수직인 내 측면을 가질 수도 있다. 경사진 내 측면을 갖는 제1 내지 제3 조립 홀(345, 346, 347)에 의해 제1 내지 제3 반도체 발광 소자(151, 152, 153)가 제1 내지 제3 조립 홀(345, 346, 347) 내로 용이하게 삽입될 수 있다.
제1 내지 제3 반도체 발광 소자(151, 152, 153)가 기판(310) 상에 배치될 수 있다. 예컨대, 제1 내지 제3 반도체 발광 소자(151, 152, 153)는 제1 내지 제3 조립 홀(345, 346, 347)에 배치돌 수 있다. 예컨대, 제1 내지 제3 반도체 발광 소자(151, 152, 153)는 제1 조립 배선(320_1) 및 제2 조립 배선(320_2)에 의해 형성된 유전영동힘에 의해 제1 내지 제3 조립 홀(345, 346, 347)에 고정될 수 있다.
제1 내지 제3 반도체 발광 소자(151, 152, 153)는 반도체 물질, 예컨대 Ⅳ족 화합물 또는 III-V족 화합물로 형성될 수 있다. 제1 내지 제3 반도체 발광 소자(151, 152, 153)는 전기적 신호에 따라 광을 생성하는 부재이다.
각 조립 홀(345, 346, 347)에 배치된 제1 내지 제3 반도체 발광 소자(151, 152, 153)는 청색 반도체 발광 소자, 녹색 반도체 발광 소자 및 적색 반도체 발광 소자 중 하나일 수 있다. 예컨대, 3개의 조립 홀(345, 346, 347)이 나란하게 배치된 경우, 제1 조립 홀(345)에 배치된 제1 반도체 발광 소자(151)는 청색 반도체 발광 소자이고 제2 조립 홀(346)에 배치된 반도체 발광 소자(152)는 녹색 반도체 발광 소자이며, 제3 조립 홀(347)에 배치된 반도체 발광 소자(153)는 적색 반도체 발광 소자일 수 있다.
도 14 및 도 15를 참조하여 실시예에 따른 반도체 발광 소자를 보다 상세히 설명한다. 도 14 및 도 15는 제2 반도체 발광 소자(152)를 도시하고 있지만, 제1 반도체 발광 소자(151) 및 제3 반도체 발광 소자(153)은 도 14 및 도 15에 도시한 제2 반도체 발광 소자152)와 동일한 구조를 가질 수 있다. 다만, 제1 반도체 발광 소자(151) 및 제3 반도체 발광 소자(153)은 도 14 및 도 15에 도시한 제2 반도체 발광 소자152)와 상이한 형상을 가질 수 있다(도 11 내지 도 13 참조).
도 14는 제2 반도체 발광 소자를 도시한 평면도이다. 도 15는 제2 반도체 발광 소자를 도시한 단면도이다.
도 14 및 도 15를 참조하면, 실시예에 따른 제2 반도체 발광 소자(152)는 제1 도전형 반도체층(1151), 활성층(1152), 제2 도전형 반도체층(1153) 및 패시베이션층(1154)을 포함할 수 있다. 도시되지 않았지만, 제1 전극은 제1 도전형 반도체층(1151)의 상면 상에 배치되고, 제2 전극은 제2 도전형 반도체층(1153)의 상면 상에 배치될 수 있다. 제1 실시예에 따른 제2 반도체 발광 소자(152)는 이보다 더 많은 구성 요소를 포함할 수 있다. 패시베이션층(1154)은 절연층, 보호층 등으로 불릴 수 있다. 제1 도전형 반도체층(1151), 활성층(1152), 제2 도전형 반도체층(1153)은 발광부로 명명될 수 있다.
예컨대, 활성층(1152)이 제1 도전형 반도체층(1151) 상에 배치되고, 제2 도전형 반도체층(1153)이 활성층(1152) 상에 배치될 수 있지만, 이에 대해서는 한정하지 않는다.
제1 도전형 반도체층(1151), 활성층(1152) 및 제2 도전형 반도체층(1153)은 MOCVD와 같은 증착 장비를 이용하여 웨이퍼(미도시) 상에서 순차적으로 성장될 수 있다. 이후, 식각 공정을 이용하여 제2 도전형 반도체층(1153), 활성층(1152) 및 제1 도전형 반도체층(1151)의 순서로 수직 방향을 따라 식각될 수 있다. 이후, 제1 도전형 반도체층(1151)의 측면 일부를 제외한 나머지 영역, 즉 제1 도전형 반도체층(1151)의 측면의 다른 일부, 활성층(1152)의 측면 및 제2 도전형 반도체층(1153)의 측면 둘레를 따라 패시베이션층(1154)이 형성됨으로써, 제2 반도체 발광 소자(152)가 제조될 수 있다.
제1 도전형 반도체층(1151)은 제1 도전형 도펀트를 포함하고, 제2 도전형 반도체층(1153)은 제2 도전형 도펀트를 포함할 수 있다. 예컨대, 제1 도전형 도펀트는 실리콘(Si)과 같은 n형 도펀트이고, 제2 도전형 도펀트는 보론(B)과 같은 p형 도펀트일 수 있다.
예컨대, 제1 도전형 반도체층(1151)은 전자를 생성하는 장소이고, 제2 도전형 반도체층(1153)은 홀을 형성하는 장소일 수 있다. 활성층(1152)은 광을 생성하는 장소로서 발광층으로 불릴 수 있다.
제1 전극(154)은 발광부(151, 152, 153)의 하부 상에 배치될 수 있다. 제1 전극(154)은 발광부(151, 152, 153)의 측부 상에 배치될 수 있다. 제2 전극(155)은 발광부(151, 152, 153)의 상부 상에 배치될 수 있다. 제1 전극(154) 및 제2 전극(155)은 발광부(151, 152, 153)에 전류를 공급하여 발광부(151, 152, 153)에서 이 전류에 상응하는 휘도를 갖는 광이 발광될 수 있다.
제1 전극(154) 및 제2 전극(155)은 전기 전도도가 우수한 금속으로 이루어질 수 있다. 제1 전극(154) 및 제2 전극(155)은 적어도 하나 이상의 층으로 이루어질 수 있다. 제1 전극(154) 및 제2 전극(155)은 상이한 금속으로 이루어질 수 있지만, 이에 대해서는 한정하지 않는다.
예컨대, 제1 전극(154) 및 제2 전극(155) 중 적어도 하나의 전극은 자성층을 포함할 수 있다. 예컨대, 도 6에 도시한 바와 같이, 조립 장치(1100)의 자성체에 의해 자화되는 경우, 자성층을 포함하는 제2 반도체 발광 소자(152)가 조립 장치(1100)의 자성체에 인력이 작용하여 자성체를 향해 이동될 수 있다. 따라서, 조립 장치(1100)의 자성체의 이동 방향을 따라 제2 반도체 발광 소자(152)가 이동될 수 있다. 이와 같이 이동 중인 제2 반도체 발광 소자(152)가 기판(310) 상의 조립 홀(346)에 형성된 유전영동힘에 의해 당겨져 조립 홀(346)에 조립될 수 있다.
한편, 제1 전극(154)은 반사층을 포함할 수 있다. 이러한 경우, 활성층(1152)에서 생성된 광이 반사됨으로써, 광 추출 효율이 향상되어 휘도가 향상될 수 있다.
패시베이션층(1154)는 발광부(151, 152, 153)의 측부 상에 배치될 수 있다. 패시베이션층(1154)은 발광부(151, 152, 153)의 상부 상에 배치될 수 있다. 예컨대, 패시베이션층(1154)은 발광부(151, 152, 153)의 제2 전극(155) 상에 배치될 수 있다.
예컨대, 패시베이션층(1154)은 발광부(151, 152, 153)를 보호할 수 있다.
예컨대, 패시베이션층(1154)은 발광부(151, 152, 153)의 누설 전류를 차단할 수 있다. 발광부(151, 152, 153)의 측면, 즉 제1 도전형 반도체층(1151)의 측면, 활성층(1152)의 측면 및 제2 도전형 반도체층(1153)의 측면을 통해 누설 전류가 흐를 수 있다. 제1 도전형 반도체층(1151)의 측면, 활성층(1152)의 측면 및 제2 도전형 반도체층(1153)의 측면에 패시베이션층(1154)이 형성됨으로써, 누설 전류가 방지될 수 있다.
예컨대, 패시베이션층(1154)은 제2 반도체 발광 소자(152)의 조립을 도와줄 수 있다. 즉, 제2 반도체 발광 소자(152)의 외 측면에 배치된 제1 전극(154)과 패시베이션층(1154)의 배치 면적을 조절함으로써, 제1 조립 배선(320_1)과 제2 조립 배선(320_2) 사이에 형성된 유전영동힘에 의해 제2 반도체 발광 소자(152)가 조립 홀(346) 내로 당겨질 수 있다. 예컨대, 제2 반도체 발광 소자(152)의 제1 전극(154)이 제1 조립 배선(320_1)과 제2 조립 배선(320_2)에 근접하도록 배치되고, 패시베이션층(1154)이 제1 조립 배선(320_1)과 제2 조립 배선(320_2)에서 멀리 배치됨으로써, 유전영동힘에 의해 제2 반도체 발광 소자(152)가 조립 홀(346) 내로 당겨질 수 있다. 따라서, 유전영동힘에 의해 제2 반도체 발광 소자(152)가 조립 홀(346) 내로 당겨진 후 지속적으로 조립 홀(346) 내에 고정될 수 있다. 이후에는 유전영동힘이 발생되지 않더라도 표면 장력이나 반데르발스 힘 등과 같은 자연력에 의해 제2 반도체 발광 소자(152)가 조립 홀(345) 내에 고정될 수 있다.
예컨대, 발광부(151, 152, 153)의 제2 전극(155)의 일부에는 패시베이션층(1154)이 형성되지 않은 제2 개구(1202)가 형성될 수 있다. 나중에 설명하겠지만, 제2 개구(1202)를 통해 전극 배선(372)이 제2 반도체 발광 소자(152)의 제2 전극(155)에 전기적으로 연결될 수 있다.
한편, 패시베이션층(1154)은 발광부(151, 152, 153)의 측부 일부에 형성될 수 있다. 즉, 패시베이션층(1154)은 발광부(151, 152, 153)의 측부의 일 영역에 배치되고, 제1 전극(154)은 발광부(151, 152, 153)의 측부의 다른 영역에 배치될 수 있다.
제1 전극(154)을 발광부(151, 152, 153)의 측부에 형성하는 것은 연결 전극(350)에 전기적으로 용이하게 연결하기 위함이다. 제1 전극(154)을 발광부(151, 152, 153)의 측부에 보다 넓은 면적으로 형성할수록, 연결 전극(350)과 제1 전극(154) 사이의 접촉 면적이 클 수 있다. 이러한 경우, 발광부(151, 152, 153)에 보다 원활하게 전류가 흘러 보다 많은 광량이 출력되고, 이는 곧 휘도가 향상됨을 의미한다.
한편, 제1 내지 제3 반도체 발광 소자(151, 152, 153)는 수평형 반도체 발광 소자일 수 있다. 이러한 경우, 제1 내지 제3 반도체 발광 소자(151, 152, 153) 각각의 제1 전극 및 제2 전극(미도시)는 동일 방향을 향해 위치될 수 있다. 도 10에 도시한 바와 같이, 반도체 발광 소자의 제1 전극 및 제2 전극은 상부 방향을 향하도록 배치될 수 있다.
도 14 및 도 15에 도시한 바와 같이, 제1 도전형 반도체층(1151)의 상면 상에 배치된 제1 전극(미도시)이 노출되도록 제1 개구(1201)가 형성되고, 제2 도전형 반도체층(1153)의 상면 상에 배치된 제2 전극(미도시)이 노출되도록 제2 개구(1202)가 형성될 수 있다. 도 10에 도시한 바와 같이, 제1 개구(1201)를 통해 제1 전극 배선(373)이 제2 반도체 발광 소자(152)의 제1 전극에 전기적으로 연결되고, 제2 개구(1202)를 통해 제2 전극 배선(374)이 제2 반도체 발광 소자(152)의 제2 전극에 전기적으로 연결될 수 있다.
다시 도 10을 참조하면, 제2 절연층(360)은 기판(310) 상에 배치될 수 있다. 예컨대, 제2 절연층(360)은 격벽(340) 및 제1 내지 제3 반도체 발광 소자(151, 152, 153) 상에 배치될 서 있다. 제2 절연층(360)은 조립 홀(345, 346, 347)에 배치될 수 있다. 제2 절연층(360)은 유기 물질이나 무기 물질로 형성될 수 있다.
예컨대, 제2 절연층(360)의 일부가 제거되어 제1 내지 제3 반도체 발광 소자(151, 152, 153) 각각의 제1 전극 및 제2 전극이 노출되는 콘택홀이 형성될 수 있다. 이 컨택홀을 통해 제1 전극 배선(371, 373, 375) 및 제2 전극 배선(372, 374, 376)가 제1 내지 제3 반도체 발광 소자(151, 152, 153) 각각의 제1 전극 및 제2 전극에 전기적으로 연결될 수 있다. 제1 전극 배선 및 제2 전극 배선에 인가된 전압에 의해 제1 내지 제3 반도체 발광 소자(151, 152, 153)가 발광될 수 있다. 제1 전극 배선 및 제2 전극 배선에 인가된 전압에 의해 제1 내지 제3 반도체 발광 소자(151, 152, 153)에 흐르는 전류에 상응하는 휘도를 갖는 광이 제1 내지 제3 반도체 발광 소자(151, 152, 153) 각각의 활성층(1152)에서 생성될 수 있다. 제1 내지 제3 반도체 발광 소자(151, 152, 153) 각각에 인가되는 전압이 상이하고, 그 상이한 전압에 의해 제1 내지 제3 반도체 발광 소자(151, 152, 153) 각각에서 생성된 광의 휘도가 상이할 수 있다.
제1 내지 제3 반도체 발광 소자(151, 152, 153)에 연결된 제1 전극 배선 및 제2 전극 배선 중 하나는 공통으로 연결된 공통 배선일 수 있다. 예컨대, 제1 반도체 발광 소자(151)에 연결된 제1 전극 배선(371), 제2 반도체 발광 소자(152)에 연결된 제2 전극 배선(373) 및 제3 반도체 발광 소자(153)에 연결된 제3 전극 배선(375)은 서로 연결된 공통 배선일 수 있다. 예컨대, 제1 반도체 발광 소자(151)에 연결된 제1 전극 배선(371), 제2 반도체 발광 소자(152)에 연결된 제2 전극 배선(373) 및 제3 반도체 발광 소자(153)에 연결된 제3 전극 배선(375)는 그라운드 접지될 수 있지만, 이에 대해서는 한정하지 않는다.
제1 실시예에 따른 디스플레이 장치(300)에서, 제1 조립 배선(320_1) 및 제2 조립 배선(320_2)에 인가된 전압을 이용하여 격벽(340)의 제1 내지 제3 조립 홀(345, 346, 347)에 제1 내지 제3 반도체 발광 소자(151, 152, 153)가 조립된 후, 후공정에 의해 제1 전극 배선 및 제2 전극 배선이 각각 제1 내지 제3 반도체 발광 소자(151, 152, 153)에 전기적으로 연결될 수 있다. 따라서, 제1 전극 배선 및 제2 전극 배선을 이용하여 제1 내지 제3 반도체 발광 소자(151, 152, 153)에 서로 상이한 전압을 인가하여, 제1 내지 제3 반도체 발광 소자(151, 152, 153)로부터 원하는 휘도의 광이 생성되어 풀 컬러 영상이 디스플레이될 수 있다.
한편, 실시예에서, 제1 내지 제3 반도체 발광 소자(151, 152, 153)는 서로 상이한 형상을 가질 수 있다. 예컨대, 제2 반도체 발광 소자(152)는 원형을 가지고(도 12), 제1 반도체 발광 소자(151) 및 제3 반도체 발광 소자(153)는 원형이 아닌 다른 형상을 가질 수 있다. 예컨대, 도 11 및 도 13에 도시한 바와 같이, 제1 반도체 발광 소자(151) 및 제3 반도체 발광 소자(153)는 타원형을 가질 수 있다. 예컨대, 제1 반도체 발광 소자(151)는 제1 장축(X11) 및 제1 단축(Y11)을 갖는 타원형을 가질 수 있다. 예컨대, 제3 반도체 발광 소자(153)는 제2 장축(X12) 및 제2 단축(Y12)을 갖는 타원형을 가질 수 있다. 예컨대, 제1 반도체 발광 소자(151)의 제1 장축(X11)은 제3 반도체 발광 소자(153)의 제2 장축(X12)보다 클 수 있다. 예컨대, 제1 반도체 발광 소자(151)의 제1 단축(Y11)은 제3 반도체 발광 소자(153)의 제2 단축(Y12)보다 작을 수 있지만, 이에 대해서는 한정하지 않는다. 예컨대, 제2 반도체 발광 소자(152)의 직경(D)은 제1 반도체 발광 소자(151)의 제1 단축(Y11) 및/또는 제3 반도체 발광 소자(153)의 제2 단축(Y12)보다 클 수 있지만, 이에 대해서는 한정하지 않는다.
제1 내지 제3 조립 홀(345, 346, 347)의 형상은 제1 내지 제3 반도체 발광 소자(151, 152, 153)의 형상에 대응할 수 있다. 예컨대, 제1 조립 홀(345)은 제1 반도체 발광 소자(151)의 형상에 대응하는 형상을 가질 수 있다. 예컨대, 제2 조립 홀(346)은 제2 반도체 발광 소자(152)의 형상에 대응하는 형상을 가질 수 있다. 예컨대, 제3 조립 홀(347)은 제3 반도체 발광 소자(153)의 형상에 대응하는 형상을 가질 수 있다. 조립이 보다 더 용이해지도록, 제1 내지 제3 조립 홀(345, 346, 347)의 형상의 사이즈는 제1 내지 제3 반도체 발광 소자(151, 152, 153)의 형상의 사이즈보다 클 수 있다.
정리하면, 제1 내지 제3 반도체 발광 소자(151, 152, 153)가 서로 상이한 형상을 가지고, 제1 내지 제3 조립 홀(345, 346, 347)이 서로 상이한 형상을 가지며 제1 내지 제3 반도체 발광 소자(151, 152, 153)의 형상에 대응하는 형상을 가질 수 있다. 이에 따라, 제1 내지 제3 반도체 발광 소자(151, 152, 153) 각각은 자신의 형상과 동일한 형상을 갖는 제1 내지 제3 조립 홀(345, 346, 347)에 조립되고 다른 형상을 갖는 제1 내지 제3 조립 홀(345, 346, 347)에 조립되지 않으므로, 조립율이 현저하게 향상될 수 있다.
한편, 도 1에 도시한 바와 같이, 대면적 화면을 갖는 디스플레이 장치에서 대면적 기판의 전 영역에 복수의 반도체 발광 소자를 조립하기 위해서는 제1 조립 배선(1a, 2a, 3a) 및 제2 조립 배선(1b, 2b, 3b)이 대면적 기판의 전 영역에 배치되어야 한다. 예컨대, 기판의 상측과 하측 사이에서 기판의 중심을 가로질러 제1 조립 배선(1a, 2a, 3a) 및 제2 조립 배선(1b, 2b, 3b)이 배치된다. 반도체 발광 소자 하나를 조립하기 위해 한상의 조립 배선이 필요하여, 예컨대 화소의 각 서브 화소에 배치된 적색 반도체 발광 소자, 녹색 반도체 발광 소자 및 청색 반도체 발광 소자를 조립하기 위해 3쌍, 즉 제1 쌍의 조립 배선(1a, 1b), 제2 쌍의 조립 배선(2a, 2b) 및 제3 쌍의 조립 배선(3a, 3b)이 필요하다. 즉, 화소(301, 302, 303)의 각 서브 화소에 배치된 적색 반도체 발광 소자, 녹색 반도체 발광 소자 및 청색 반도체 발광 소자를 조립하기 위해 6개의 조립 배선(1a, 1b, 2a, 2b, 3a, 3b)이 필요하다. 이와 같이 화소(301, 302, 303)에 6개의 조립 배선(1a, 1b, 2a, 2b, 3a, 3b)이 배치되므로, 조립 배선(1a, 1b, 2a, 2b, 3a, 3b) 각각의 폭이 매주 좁다. 조립 배선(1a, 1b, 2a, 2b, 3a, 3b) 각각의 폭이 좁을수록 선 저항이 커진다.
따라서, 기판의 일측, 예컨대 상측에서 제1 조립 배선(1a, 2a, 3a) 및 제2 조립 배선(1b, 2b, 3b)에 전압이 인가되는 경우, 제1 조립 배선(1a, 2a, 3a) 및 제2 조립 배선(1b, 2b, 3b) 각각의 선저항으로 인한 전압 강하가 발생하여, 기판의 하측의 전압은 기판의 상측의 전압보다 작아진다. 따라서, 기판의 하측이나 그 부분에서는 원하는 만큼의 유전영동힘이 형성되지 않아 반도체 발광 소자의 조립율이 저하되는 문제가 있다.
또한, 화소 당 6개의 조립 배선(1a, 1b, 2a, 2b, 3a, 3b)이 배치되어, 기판 상에 배치된 수많은 조립 배선의 전압 공급을 제어해야 하므로, 회로가 복잡해지는 문제가 있다.
아울러, 고해상도나 초고해상도로 갈수록 조립 배선(1a, 1b, 2a, 2b, 3a, 3b) 각각의 선폭이 작아짐에 따라 공정 마진도 줄어들어 점점 더 조립 배선(1a, 1b, 2a, 2b, 3a, 3b)을 형성하기 어렵다. 조립 배선(1a, 1b, 2a, 2b, 3a, 3b) 간에 연결되어 전기적인 쇼트가 발생될 수 있다.
실시예는 도 9에 도시한 바와 같이, 기판(310)의 중심을 가로질러 배치되는 제1 버스 배선(321)과 제2 버스 배선(322)의 선폭을 증가시켜 선저항을 최소화할 있다. 이에 따라, 기판(310)의 전 영역에서 제1 내지 제3 반도체 발광 소자(151, 152, 153)가 원활하고 안정적으로 조립되어 조립율이 향상될 수 있다.
실시예는 화소(301, 302, 303) 당 2개의 배선, 즉 제1 버스 배선(321)과 제2 버스 배선(322)만이 필요하므로, 종래(도 1)에 비해 배선의 개수를 1/3로 줄여 이들 배선(321, 322)의 전압 공급을 제어하기 수월하며 회로 또한 단순해질 수 있다.
실시예는 화소(301, 302, 303) 당 2개의 배선, 즉 제1 버스 배선(321)과 제2 버스 배선(322)만이 필요하므로, 브랜치 배선(323, 324, 325, 326) 간의 간격이 넓게 설계될 수 있다. 이에 따라, 고해상도나 초고해상도의 디스플레이 장치(300)가 구현되더라도, 배선 간의 전기적인 쇼트가 발생되지 않아 배선 관련 불량을 방지할 수 있다.
한편, 도 9를 참조하여, 제1 조립 배선(320_1) 및 제2 조립 배선(320_2)를 보다 상세히 설명한다. 제1 조립 배선(320_1) 및/또는 제2 조립 배선(320_2)은 적어도 하나 이상의 층을 포함할 수 있다.
제1 조립 배선(320_1)은 제1 버스 배선(321) 및 복수의 제1 브랜치 배선(323, 324)을 포함할 수 있다. 제1 버스 배선(321)은 복수의 화소(301, 302, 303)에 배치될 수 있다. 예컨대, 제1 버스 배선(321)은 제2 방향(y)을 따라 길게 배치될 수 있다. 예컨대, 제1 버스 배선(321)은 제2 방향(y)을 따라 기판(310)의 중심을 가로질러 상측에서 하측을 향해 또는 하측에서 상측을 향해 배치될 수 있다. 복수의 제1 브랜치 배선(323, 324)은 제1 버스 배선(321)으로부터 분기될 수 있다. 예컨대, 복수의 제1 브랜치 배선(323, 324) 각각은 제1 버스 배선(321)의 복수의 측부로부터 분기되어 제1 방향(x)을 따라 배치될 수 있다. 예컨대, 제1 버스 배선(321) 및 복수의 제1 브랜치 배선(323, 324)은 동일한 금속으로 일체로 형성될 수 있지만, 이에 대해서는 한정하지 않는다.
제2 조립 배선(320_2)은 제2 버스 배선(322) 및 복수의 제2 브랜치 배선(325, 326)을 포함할 수 있다. 제2 버스 배선(322)은 복수의 화소(301, 302, 303)에 배치될 수 있다. 예컨대, 제2 버스 배선(322)은 제2 방향(y)을 따라 길게 배치될 수 있다. 예컨대, 제2 버스 배선(322)은 제2 방향(y)을 따라 기판(310)의 중심을 가로질러 상측에서 하측을 향해 또는 하측에서 상측을 향해 배치될 수 있다. 예컨대, 제2 버스 배선(322)은 제1 버스 배선(321)에 나란하게 배치될 수 있다. 예컨대, 제2 버스 배선(322)은 제1 버스 배선(321)에 등간격을 유지한 채 제2 방향(y)을 따라 배치될 수 있다. 복수의 제2 브랜치 배선(325, 326)은 제2 버스 배선(322)으로부터 분기될 수 있다. 예컨대, 복수의 제2 브랜치 배선(325, 326) 각각은 제2 버스 배선(322)의 복수의 측부로부터 분기되어 제1 방향(-x)을 따라 배치될 수 있다. 예컨대, 복수의 제2 브랜치 배선(325, 326) 각각은 제2 버스 배선(322)의 복수의 측부로부터 제1 버스 배선(321)을 향해 제1 방향(-x)을 따라 배치될 수 있다. 예컨대, 제2 브랜치 배선(325, 326)은 제1 브랜치 배선(323, 324)에 나란하게 배치될 수 있다. 제1 브랜치 배선(323, 324) 및 제2 브랜치 배선(325, 326)은 동일한 금속으로 일체로 형성될 수 있지만, 이에 대해서는 한정하지 않는다. 예컨대, 제1 버스 배선(321), 복수의 제1 브랜치 배선(323, 324), 제2 버스 배선(322) 및 복수의 제2 브랜치 배선(325, 326)은 동일한 금속으로 일체로 형성될 수 있지만, 이에 대해서는 한정하지 않는다.
제1 내지 제3 반도체 발광 소자(151, 152, 153) 각각은 제1 브랜치 배선(323, 324) 및 제2 브랜치 배선(325, 326) 사이의 제1 내지 제3 조립 홀(345, 346, 347)에 배치될 수 있다. 제1 내지 제3 조립 홀(345, 346, 347)은 제1 방향(x)을 따라 일렬로 위치될 수 있다.
제1 브랜치 배선은 제1 버스 배선(321)으로부터 분기되는 제1-1 브랜치 배선(323) 및 제1-1 브랜치 배선(323)으로부터 분기되는 복수의 제1-2 브랜치 배선(324)을 포함할 수 있다. 예컨대, 제1-2 브랜치 배선(324)의 폭은 제1-1 브랜치 배선(323)의 폭보다 작을 수 있지만, 이에 대해서는 한정하지 않는다.
예컨대, 복수의 제1-2 브랜치 배선(324) 중 하나의 제1-2 브랜치 배선(324_1)는 제1 화소(301)에 배치되고, 복수의 제1-2 브랜치 배선(324) 중 다른 제1-2 브랜치 배선(324_2)는 제2 화소(302)에 배치될 수 있다.
예컨대, 제1-1 브랜치 배선(323)은 제1 화소(301)와 제2 화소(302) 사이에 위치된 제1 버스 배선(321)의 일측으로부터 연장되어, 제1 화소(301)와 제2 화소(302) 사이에 배치될 수 있다. 이러한 경우, 하나의 제1-2 브랜치 배선(324_1)과 다른 제1-2 브랜치 배선(324_2)은 제1-1 브랜치 배선(323)을 기준으로 대칭으로 배치될 수 있지만, 이에 대해서는 한정하지 않는다. 하나의 제1-2 브랜치 배선(324_1)은 제1-1 브랜치 배선(323)의 끝단으로부터 (+)y 방향을 따라 연장되어 제1 화소(301)에 배치될 수 있다. 다른 제1-2 브랜치 배선(324_2)은 제1-1 브랜치 배선(323)의 끝단으로부터 (-)y 방향을 따라 연장되어 제2 화소(302)에 배치될 수 있다.
제2 브랜치 배선은 제2 버스 배선(322)으로부터 분기되는 제2-1 브랜치 배선(325) 및 제2-1 브랜치 배선(325)으로부터 분기되는 복수의 제2-2 브랜치 배선(326)을 포함할 수 있다. 예컨대, 제2-2 브랜치 배선(326)의 폭은 제2-1 브랜치 배선(325)의 폭보다 작을 수 있지만, 이에 대해서는 한정하지 않는다.
예컨대, 복수의 제2-2 브랜치 배선(326) 중 하나의 제2-2 브랜치 배선(326_1)는 제2 화소(302)에 배치되고, 복수의 제2-2 브랜치 배선(326) 중 다른 제2-2 브랜치 배선(326_2)는 제3 화소(303)에 배치될 수 있다.
예컨대, 제2-1 브랜치 배선(325)은 제2 화소(302)와 제3 화소(303) 사이에 위치된 제2 버스 배선(322)의 일측으로부터 연장되어, 제2 화소(302)와 제3 화소(303) 사이에 배치될 수 있다. 이러한 경우, 하나의 제2-2 브랜치 배선(326_1)과 다른 제2-2 브랜치 배선(326_2)은 제2-1 브랜치 배선(325)을 기준으로 대칭으로 배치될 수 있지만, 이에 대해서는 한정하지 않는다. 하나의 제2-2 브랜치 배선(326_1)은 제2-1 브랜치 배선(325)의 끝단으로부터 (+)y 방향을 따라 연장되어 제2 화소(302)에 배치될 수 있다. 다른 제2-2 브랜치 배선(326_2)은 제2-1 브랜치 배선(325)의 끝단으로부터 (-)y 방향을 따라 연장되어 제3 화소(303)에 배치될 수 있다.
예컨대, 제1-1 브랜치 배선(323)과 제2-1 브랜치 배선(325)은 제2 방향(y)을 따라 교대로 또는 엇갈리게 배치될 수 있다. 예컨대, 제2 방향을 따라 제1 화소(301)와 제2 화소(302) 사이에는 제1-1 브랜치 배선(323)이 배치되고, 제2 화소(302)와 제3 화소(303) 사이에는 제2-1 브랜치 배선(325)이 배치될 수 있다. 이어서, 제3 화소(303)와 제4 화소 사이에는 제1-1 브랜치 배선(323)이 배치되고, 제4 화소와 제5 화소 사이에는 제2-1 브랜치 배선(325)이 배치될 수 있다.
예컨대 복수의 화소(301, 302, 303)에서 제2 방향(y)을 따라 나란하게 제1 버스 배선(321)과 제2 버스 배선(322)이 배치될 수 있다. 예컨대, 복수의 화소(301, 302, 303)에서 제1 버스 배선(321)과 제2 버스 배선(322) 사이에 제1 브랜치 배선(323, 324)의 일부, 즉 제1-2 브랜치 배선(324_1, 324_2)와 제2 브랜치 배선(325, 326)의 일부, 즉 제2-2 브랜치 배선(326_1, 326_2)이 배치될 수 있다. 예컨대, 제1 버스 배선(321)에 인접하여 제2-2 브랜치 배선(326_1, 326_2)이 배치되고, 제2 버스 배선(322)에 인접하여 제1-2 브랜치 배선(324_1, 324_2)이 배치될 수 있다. 예컨대, 제1-2 브랜치 배선(324_1, 324_2)와 제2-2 브랜치 배선(326_1, 326_2)는 서로 인접하여 배치될 수 있다. 예컨대, 제1 방향(x)을 따라 제1 버스 배선(321), 제2-2 브랜치 배선(326_1, 326_2), 제1-2 브랜치 배선(324_1, 324_2) 및 제2 버스 배선(322)이 배치될 수 있다.
한편, 제1 조립 배선(320_1)은 복수의 제1 조립 전극(327a, 328a, 329a) 및 복수의 제2 조립 전극(327b, 328b, 329b)을 포함할 수 있다. 예컨대, 제1 조립 전극은 제1-1 조립 전극(327a), 제1-2 조립 전극(328a) 및 제1-3 조립 전극(329a)을 포함할 수 있다. 예컨대, 제2 조립 전극은 제2-1 조립 전극(327b), 제2-2 조립 전극(328b) 및 제2-3 조립 전극(329b)을 포함할 수 있다.
복수의 제1 조립 전극(327a, 328a, 329a)은 제1 버스 배선(321) 및/또는 제1 브랜치 배선(323, 324)에서 분기될 수 있다. 예컨대, 제1 조립 전극(327a)은 제1 버스 배선(321)에서 분기될 수 있다. 예컨대, 제1 조립 전극((328a, 329a)은 제1 브랜치 배선(323, 324)의 일부, 즉 제1-2 브랜치 배선(324_1, 324_2)에서 분기될 수 있다.
복수의 제2 조립 전극(327b, 328b, 329b)은 제2 버스 배선(322) 및/또는 제2 브랜치 배선(325, 326)에서 분기될 수 있다. 예컨대, 제2 조립 전극(329b)은 제2 버스 배선(322)에서 분기될 수 있다. 예컨대, 제2 조립 전극((327b, 328b)은 제2 브랜치 배선(325, 326)의 일부, 즉 제2-2 브랜치 배선(326_1, 326_2)에서 분기될 수 있다.
이러한 경우, 제1 내지 제3 반도체 발광 소자(151, 152, 153)는 제1 조립 전극(327a, 328a, 329a) 및 제2 조립 전극(327b, 328b, 329b) 상의 제1 내지 제3 조립 홀(345, 346, 347)에 배치될 수 있다. 예컨대, 제1 반도체 발광 소자(151)는 제1 버스 배선(321)에서 분기된 제1-1 조립 전극(327a) 및 제2-2 브랜치 배선(326_1, 326_2)에서 분기된 제2-1 조립 전극(327b) 상의 제1 조립 홀(345)에 배치될 수 있다. 예컨대, 제2 반도체 발광 소자(152)는 제1-2 브랜치 배선(324_1, 324_2)에서 분기된 제1-2 조립 전극(328a) 및 제2-2 브랜치 배선(326_1, 326_2)에서 분기된 제2-2 조립 전극(328b) 상의 제2 조립 홀(346)에 배치될 수 있다. 예컨대, 제3 반도체 발광 소자(153)는 제1-2 브랜치 배선(324_1, 324_2)에서 분기된 제1-3 조립 전극(329a) 및 제2 버스 배선(322)에서 분기된 제2-3 조립 전극(329b) 상의 제3 조립 홀(347)에 배치될 수 있다.
한편, 도 16에 도시한 바와 같이, 제1 버스 배선(321)의 폭(w1)은 제1 브랜치 배선(323)의 폭(w3) 또는 제2 브랜치 배선(325)의 폭(w4)보다 클 수 있다. 아울러, 제2 버스 배선(322)의 폭(w2)은 1 브랜치 배선(323)의 폭(w3) 또는 제2 브랜치 배선(325)의 폭(w4)보다 클 수 있다. 제1 버스 배선(321)의 폭과 제2 버스 배선(322)의 폭은 동일할 수 있지만, 이에 대해서는 한정하지 않는다. 제1 브랜치 배선(323, 324)의 폭과 제2 브랜치 배선(325, 326)의 폭은 동일할 수 있지만, 이에 대해서는 한정하지 않는다.
예컨대, 제1 버스 배선(321)의 폭은 제1 조립 전극(327a, 328a, 329a)의 폭(w7) 또는 제2 조립 전극(327b, 328b, 329b)의 폭(w8)보다 클 수 있다. 제2 버스 배선(322)의 폭은 제1 조립 전극(327a, 328a, 329a)의 폭(w7) 또는 제2 조립 전극(327b, 328b, 329b)의 폭(w8)보다 클 수 있다.
이와 같이, 제1 버스 배선(321) 및/또는 제2 버스 배선(322)의 폭(w1, w2)이 크도록 함으로써 제1 버스 배선(321) 및 제2 버스 배선(322) 각각의 선저항을 최소화하여 전압 강화가 억제함으로써, 기판(310)의 전 영역 상에서 제1 내지 제3 반도체 발광 소자(151, 152, 153)의 조립 불량을 방지하여 조립율을 향상시킬 수 있다.
예컨대, 제1-1 브랜치 배선(323)과 제2-2 브랜치 배선(326)의 거리(d3)는 제1 브랜치 배선(323, 324)의 폭(w3, w5) 또는 제2 브랜치 배선(325, 326)의 폭(w4, w6)보다 클 수 있다. 제1-1 브랜치 배선(323)과 제2-2 브랜치 배선(326)의 거리(d3)를 크도록 함으로써, 제1 내지 제3 반도체 발광 소자(151, 152, 153)가 제1 내지 제3 조립 홀(345, 346, 347) 이외의 영역에서 잘 조립되지 않도록 하여 조립 불량을 최소화할 수 있다.
예컨대, 제1-2 브랜치 배선(324)의 폭(w5)은 제1-1 브랜치 배선(323)의 폭(w3)과 같거나 작고, 제2-2 브랜치 배선(326)의 폭(w6)은 제2-1 브랜치 배선(325)의 폭(w4)과 같거나 작을 수 있지만, 이에 대해서는 한정하지 않는다.
예컨대, 제1 버스 배선(321)과 제2-1 브랜치 배선(325)의 거리(d1)는 제1 반도체 발광 소자(151)의 장축(X11)보다 클 수 있다. 다시 말해, 제1 버스 배선(321)과 제2-1 브랜치 배선(325)의 거리(d1)은 제1 내지 제3 반도체 발광 소자(151, 152, 153) 각각의 장축(X11, X12) 중 가장 큰 장축(X11)보다 클 수 있다. 예컨대, 제2 버스 배선(322)과 제1-1 브랜치 배선(323)의 거리(d2)는 제1 반도체 발광 소자(151)의 장축(X11)보다 클 수 있다. 다시 말해, 제2 버스 배선(322)과 제1-1 브랜치 배선(323)의 거리(d2)는 제1 내지 제3 반도체 발광 소자(151, 152, 153) 각각의 장축(X11, X12) 중 가장 큰 장축(X11)보다 클 수 있다. 1 버스 배선과 제2-1 브랜치 배선(325)의 거리(d1) 또는 제2 버스 배선(322)과 제1-1 브랜치 배선(323)의 거리(d2)를 크도록 함으로써, 제1 내지 제3 반도체 발광 소자(151, 152, 153)가 제1 내지 제3 조립 홀(345, 346, 347) 이외의 영역에서 잘 조립되지 않도록 하여 조립 불량을 최소화할 수 있다.
예컨대, 제1-1 브랜치 배선(323)과 제2-2 브랜치 배선(326) 사이의 거리(d3)는 제1 반도체 발광 소자(151)의 장축(X11)보다 클 수 있다. 다시 말해, 제1-1 브랜치 배선(323)과 제2-2 브랜치 배선(326) 사이의 거리(d3)는 제1 내지 제3 반도체 발광 소자(151, 152, 153) 각각의 장축(X11, X12) 중 가장 큰 장축(X11)보다 클 수 있다. 제1-1 브랜치 배선(323)과 제2-2 브랜치 배선(326) 사이의 거리(d3)를 크도록 함으로써, 제1 내지 제3 반도체 발광 소자(151, 152, 153)가 제1 내지 제3 조립 홀(345, 346, 347) 이외의 영역에서 잘 조립되지 않도록 하여 조립 불량을 최소화할 수 있다.
도 17에 도시한 바와 같이, 비교예 비해 실시예에서 조립율이 훨씬 높음을 알 수 있다. 즉, 비교예에서는 기판(310)의 전 영역을 가로지는 조립 배선의 폭이 작아, 조립 배선에 인가된 전압이 조립 배선의 커다란 선저항을 인한 전압 강하가 발생되어 유전영동힘이 설정값보다 작아 조립율이 저하된다. 이에 반해, 실시예에서는 비교예에 비해 조립 배선의 개수를 1/3로 줄이고, 그만큼 준 면적에 제1 조립 배선(320_1) 및 제2 조립 배선(320_2), 구체적으로 제1 버스 배선(321) 및 제2 버스 배선(322) 각각의 폭을 획기적으로 넓혀 선저항을 최소화함으로써, 선저항에 의한 전압 강하를 방지하여 조립율을 획기적으로 향상시킬 수 있다. 예컨대, 도 17에 도시한 바와 같이, 실시예의 조립율은 99.94% 이상일 수 있다.
[제2 실시예]
도 18은 제2 실시예에 따른 디스플레이 장치를 도시한 단면도이다.
제2 실시예는 반사층(381, 382, 383)을 제외하고 제1 실시예와 동일하다. 제2 실시예에서 제1 실시예와 동일한 형상, 구조 및/또는 기능을 갖는 구성 요소에 대해서는 동일한 도면 부호를 부여하고 상세한 설명을 생략한다.
도 18을 참조하면, 제2 실시예에 따른 디스플레이 장치(300A)는 기판(310), 제1 조립 배선(320_1), 제2 조립 배선(320_2), 격벽(340) 및 제1 내지 제3 반도체 발광 소자(151, 152, 153)를 포함한다.
제2 실시예에 따른 디스플레이 장치(300A)는 제1 절연층(330), 제2 절연층(360), 제1 전극 배선(371, 373, 375) 및 제2 전극 배선(372, 374, 376)를 포함할 수 있다.
제2 실시예에 따른 디스플레이 장치(300A)는 제3 절연층(315) 및 반사층(381, 382, 383)을 포함할 수 있다.
반사층(381, 382, 383)은 제1 내지 제3 반도체 발광 소자(151, 152, 153)에서 하부 방향으로 진행된 광을 상부 방향으로 반사시킬 수 있다. 반사층(381, 382, 383)은 반사 특성이 우수한 금속, 예컨대 알루미늄(Al), 은(Ag) 등을 포함할 수 있다.
예컨대, 반사층(381, 382, 383)은 기판(310) 상에 배치될 수 있다. 예컨대, 반사층(381, 382, 383)은 기판(310)과 제1 내지 제3 반도체층 사이에 배치될 수 있다. 구체적으로, 제1 반사층(381)은 기판(310)과 제1 반도체 발광 소자(151) 사이에 배치되어, 제1 반도체 발광 소자(151)에서 하부 방향으로 진행된 제1 광을 상부 방향으로 반사시킬 수 있다. 예컨대, 제2 반사층(382)은 기판(310)과 제2 반도체 발광 소자(152) 사이에 배치되어, 제2 반도체 발광 소자(152)에서 하부 방향으로 진행된 제2 광을 상부 방향으로 반사시킬 수 있다. 예컨대, 제3 반사층(383)은 기판(310)과 제3 반도체 발광 소자(153) 사이에 배치되어, 제3 반도체 발광 소자(153)에서 하부 방향으로 진행된 제3 광을 상부 방향으로 반사시킬 수 있다.
제1 내지 제3 반사층(381, 382, 383) 각각과 제1 내지 제3 반도체 발광 소자(151, 152, 153) 사이에 조립 전극이 배치될 수 있다. 이러한 경우, 제1 내지 제3 반도체 발광 소자(151, 152, 153) 각각에서 생성된 광이 반사층(381, 382, 383)에 용이하게 도달되도록 조립 전극은 투명한 재질로 이루어질 수 있다. 예컨대, 조립 전극은 투명 전도층을 포함할 수 있다. 예컨대, 조립 전극은 ITO, IZO 등을 포함할 수 있다.
예컨대, 조립 전극은 제1 버스 배선(321), 제1 브랜치 배선(323, 324), 제2 버스 배선(322) 및 제2 브랜치 배선(325, 326) 상에 배치될 수 있다. 이는 투명한 재질로 이루어진 조립 전극의 형성시 제1 버스 배선(321), 제1 브랜치 배선(323, 324), 제2 버스 배선(322) 및 제2 브랜치 배선(325, 326)이 손상되거나 제거되는 것을 방지하기 위함이다.
예컨대, 조립 전극은 조립 홀(345, 346, 347) 아래에 위치하는 제1 영역과 제1 브랜치 배선(323, 324), 제2 버스 배선(322) 및 제2 브랜치 배선(325, 326) 각각에 대응하는 제2 영역을 포함할 수 있다. 조립 전극의 제1 영역은 제1 내지 제3 반도체 발광 소자(151, 152, 153)와 반사층(381, 382, 383) 사이에 위치될 수 있다. 조립 전극의 제2 영역은 제1 버스 배선(321), 제1 브랜치 배선(323, 324), 제2 버스 배선(322) 및 제2 브랜치 배선(325, 326) 상에 배치될 수 있다.
예컨대, 제1 반사층(381)의 폭(w11)은 제1 버스 배선(321)과 제2-2 브랜치 배선(326) 사이의 거리(d1)보다 클 수 있다. 예컨대, 제2 반사층(382)의 폭(w12)은 제1-2 브랜치 배선(324)와 제2-2 브랜치 배선(326) 사이의 거리(d4)보다 클 수 있다. 예컨대, 제3 반사층(383)의 폭(w13)은 제2 버스 배선(322)과 제1-2 브랜치 배선(324) 사이의 거리(d2)보다 클 수 있다. 제1 반사층(381)의 폭(w11)은 제3 반사층(383)의 폭(w13)보다 크고, 제3 반사층(383)의 폭(w13)은 제2 반사층(382)의 폭(w12)보다 클 수 있다. 이와 같이, 반사층(381, 382, 383을 크도록 함으로써, 제1 내지 제3 반도체 발광 소자(151, 152, 153)에서 하부 방향으로 진행된 광이 누설되지 않도록 하여 휘도를 향상시킬 수 있다.
한편, 제3 절연층(315)이 반사층(381, 382, 383) 상에 배치될 수 있다. 제3 절연층(315)은 반사층(381, 382, 383)과 제1 조립 배선(320_1) 및/또는 제2 조립 배선(320_2)이 전기적으로 쇼트되지 않도록 절연시킬 수 있다.
제2 실시예에 따르면, 제1 내지 제3 반도체 발광 소자(151, 152, 153) 각각의 하측 상에 반사층(381, 382, 383)이 배치됨으로써, 휘도가 향상될 수 있다.
다른 예로서, 반사층(381, 382, 383)을 생략하고, 도 18에 도시된 조립 전극이 알루미늄(Al), 은(Ag) 등과 같은 반사 금속으로 이루어질 수도 있다.
[제3 실시예]
도 19는 제3 실시예에 따른 디스플레이 장치를 도시한 단면도이다.
제3실시예는 제1 내지 제3 반도체 발광 소자(151, 152, 153) 각각이 수직형 반도체 발광 소자이고, 제1 조립 배선(320_1) 및 제2 조립 배선(320_2) 중 하나의 조립 배선을 전극 배선으로 사용하는 것을 제외하고 제1 실시예 또는 제2 실시예와 동일하다. 제3 실시예에서 제1 실시예 또는 제2 실시예와 동일한 형상, 구조 및/또는 기능을 갖는 구성 요소에 대해서는 동일한 도면 부호를 부여하고 상세한 설명을 생략한다.
도 19를 참조하면, 제3 실시예에 따른 디스플레이 장치(300B)는 기판(310), 제1 조립 배선(320_1), 제2 조립 배선(320_2), 격벽(340) 및 제1 내지 제3 반도체 발광 소자(151, 152, 153)를 포함한다.
제3 실시예에 따른 디스플레이 장치(300B)는 제1 절연층(330), 제2 절연층(360) 및 제2 전극 배선(372, 374, 376)를 포함할 수 있다.
제1 내지 제3 반도체 발광 소자(151, 152, 153)는 수직형 반도체 발광 소자일 수 있다. 수직형 반도체 발광 소자에서 제1 전극 및 제2 전극(미도시)이 발광부(도 15의 1151, 1152, 1153)의 하측 및 상측에 배치될 수 있다. 이에 따라, 제1 내지 제3 반도체 발광 소자(151, 152, 153)를 발광시키기 위해서 제1 내지 제3 반도체 발광 소자(151, 152, 153)의 하측 및 상측 각각에 전극 배선이 연결되어야 한다.
제3 실시예에서는 제2 조립 배선(320_2)을 제1 내지 제3 반도체 발광 소자(151, 152, 153)를 발광하기 위한 전극 배선으로 사용할 수 있다. 이를 위해, 제1 조립 배선(320_1) 및 제2 조립 배선(320_2)이 상이한 층에 배치될 수 있다. 예컨대, 제1 조립 배선(320_1)은 제1 절연층(330) 아래에 배치되고, 제2 조립 배선(320_2)은 제1 절연층(330) 위에 배치될 수 있다. 이러한 경우, 제2 조립 배선(320_2)의 상면은 제1 내지 제3 조립 홀(345, 346, 347)에 의해 외부에 노출될 수 있다. 즉, 제1 내지 제3 조립 홀(345, 346, 347)에 제1 내지 제3 반도체 발광 소자(151, 152, 153)가 배치된 경우, 제1 내지 제3 반도체 발광 소자(151, 152, 153)의 하측, 즉 제1 전극은 제2 조립 배선(320_2)의 상면과 전기적으로 연결될 수 있다. 이러한 경우, 제2 조립 배선(320_2)은 공통 배선으로서, 그라운드 접지될 수 있지만, 이에 대해서는 한정하지 않는다.
제1 및 제2 실시예에서 상술한 바와 같이, 제1 조립 배선(320_1)은 제1 버스 배선(321), 제1 브랜치 배선(323, 324) 및 제1 조립 전극(327a, 328a, 329a)을 포함하고, 제2 조립 배선(320_2)은 제2 버스 배선(322), 제2 브랜치 배선(325, 326) 및 제2 조립 전극(327b, 328b, 329b)을 포함할 수 있다. 이러한 경우, 제1 내지 제3 반도체 발광 소자(151, 152, 153) 각각의 하측은 제2 조립 전극(327b, 328b, 329b)에 전기적으로 연결될 수 있다.
한편, 제1 내지 제3 반도체 발광 소자(151, 152, 153) 각각의 상측은 전극 배선(372, 374, 376)에 전기적으로 연결될 수 있다.
제3 실시예에 따르면, 수직형 반도체 발광 소자를 제1 내지 제3 반도체 발광 소자(151, 152, 153)로서 사용함으로써, 전기적 연결이 용이할 수 있다.
아울러, 제3 실시예에 따르면, 제1 내지 제3 반도체 발광 소자(151, 152, 153)의 조립에 사용되는 제2 조립 배선(320_2)을 제1 내지 제3 반도체 발광 소자(151, 152, 153)의 발광에도 사용함으로써, 구조를 단순화하고 생산성을 향상시킬 수 있다.
[제4 실시예]
도 20은 제4 실시예에 따른 디스플레이 장치를 도시한 단면도이다.
제4 실시예는 제1 내지 제3 반도체 발광 소자(151, 152, 153) 각각이 수직형 반도체 발광 소자이고, 제1 내지 제3 반도체 발광 소자(151, 152, 153)의 각각의 측부를 전기적으로 연결하는 연결 전극(351, 352, 353)을 제외하고 제1 내지 제3 실시예와 유사하다. 제4 실시예에서 제1 내지 제3 실시예와 동일한 형상, 구조 및/또는 기능을 갖는 구성 요소에 대해서는 동일한 도면 부호를 부여하고 상세한 설명을 생략한다.
도 20을 참조하면, 제4 실시예에 따른 디스플레이 장치(300C)는 기판(310), 제1 조립 배선(320_1), 제2 조립 배선(320_2), 격벽(340) 및 제1 내지 제3 반도체 발광 소자(151, 152, 153)를 포함한다.
제4 실시예에 따른 디스플레이 장치(300C)는 제1 절연층(330), 제2 절연층(360) 및 제2 전극 배선(372, 374, 376)를 포함할 수 있다.
제4 실시예에 따른 디스플레이 장치(300C)는 연결 전극(351, 352, 353)을 포함할 수 있다.
연결 전극(351, 352, 353)은 조립 홀(345, 346, 347) 내에 배치될 수 있다. 즉, 제1 연결 전극(351)은 제1 조립 홀(345) 내에서 제1 반도체 발광 소자(151)의 둘레를 따라 배치될 수 있다. 제2 연결 전극(352)는 제2 조립 홀(346) 내에서 제2 반도체 "T광 소자의 둘레를 따라 배치될 수 있다. 제3 연결 전극(353)은 제3 조립 홀(347) 내에서 제3 반도체 발광 소자(153)의 둘레를 따라 배치될 수 있다.
연결 전극(351, 352, 353)의 일측은 제1 절연층(330)을 통해 제1 조립 배선(320_1) 또는 제2 조립 배선(320_2)에 연결되고, 타측은 제1 내지 제3 반도체 발광 소자(151, 152, 153) 각각의 측부에 연결될 수 있다.
예컨대, 제1 연결 전극(351)의 일측은 제1 절연층(330)을 통해 제1-1 조립 전극(327a) 및 제2-1 조립 전극(327b) 각각의 상면에 연결되고, 타측은 제1 반도체 발광 소자(151)의 측부에 연결될 수 있다. 또한, 제1 전극 배선(372)가 제1 반도체 발광 소자(151)의 상측에 연결될 수 있다. 이에 따라, 제1-1 조립 전극(327a) 및 제2-1 조립 전극(327b)과 제1 전극 배선에 인가된 제1 전압에 의해 제1 반도체 발광 소자(151)에서 제1 광이 생성될 수 있다.
예컨대, 제2 연결 전극(352)의 일측은 제1 절연층(330)을 통해 제1-2 조립 전극(328a) 및 제2-2 조립 전극(328b) 각각의 상면에 연결되고, 타측은 제2 반도체 발광 소자(152)의 측부에 연결될 수 있다. 또한, 제2 전극 배선(374)가 제2 반도체 발광 소자(152)의 상측에 연결될 수 있다. 이에 따라, 제1-2 조립 전극(328a) 및 제2-2 조립 전극(328b)과 제2 전극 배선에 인가된 제2 전압에 의해 제2 반도체 발광 소자(152)에서 제2 광이 생성될 수 있다.
예컨대, 제3 연결 전극(353)의 일측은 제1 절연층(330)을 통해 제1-3 조립 전극(329a) 및 제2-3 조립 전극(329b) 각각의 상면에 연결되고, 타측은 제3 반도체 발광 소자(153)의 측부에 연결될 수 있다. 또한, 제3 전극 배선(376)가 제3 반도체 발광 소자(153)의 상측에 연결될 수 있다. 이에 따라, 제1-3 조립 전극(329a) 및 제2-3 조립 전극(329b)과 제3 전극 배선에 인가된 제3 전압에 의해 제3 반도체 발광 소자(153)에서 제3 광이 생성될 수 있다.
예컨대, 제1 광은 적색 광이고, 제2 광은 녹색 광이며, 제3 광은 청색 광으로서, 이들 광의 혼합에 의해 컬러 광이 얻어질 수 있다.
제4 실시예에 따르면, 제1 내지 제3 반도체 발광 소자(151, 152, 153) 각각의 둘레를 따라 연결 전극이 배치됨으로써, 각 서브 화소(PX11, PX12, PX13, PX21, PX22, PX23) 별로 제1 내지 제3 반도체 발광 소자(151, 152, 153) 각각의 측부와 연결 전극 간의 접촉 면적이 동일하여 서브 화소(PX11, PX12, PX13, PX21, PX22, PX23) 간의 휘도 불균일을 방지하여 화질을 향상시킬 수 있다.
[제5 실시예]
도 21은 제5 실시예에 따른 디스플레이 장치를 도시한 단면도이다.
제5 실시예는 제1 조립 배선(320_1) 및 제2 조립 배선(320_2)을 제외하고 제1 내지 제4 실시예와 동일하다. 제5 실시예에서 제1 내지 제4 실시예와 동일한 형상, 구조 및/또는 기능을 갖는 구성 요소에 대해서는 동일한 도면 부호를 부여하고 상세한 설명을 생략한다.
도 21에 도시한 바와 같이, 제5 실시예에 따른 디스플레이 장치(300D)는 제1 조립 배선(320_1) 및 제2 조립 배선(320_2)를 포함할 수 있다.
예컨대, 제1 조립 배선(320_1)은 제1 버스 배선(321), 복수의 제1 브랜치 배선(323, 324) 및 복수의 제1 조립 전극(327a, 328a, 329a)을 포함할 수 있다. 예컨대, 제2 조립 배선(320_2)은 제2 버스 배선(322), 복수의 제2 브랜치 배선(325, 326) 및 복수의 제2 조립 전극(327b, 328b, 329b)을 포함할 수 있다.
예컨대, 제1 브랜치 배선은 제1-1 브랜치 배선(323) 및 제1-2 브랜치 배선(324)을 포함할 수 있다. 예컨대, 제1-1 브랜치 배선(323) 및 제1-2 브랜치 배선(324)은 화소(301, 302, 303)마다 배치될 수 있다. 예컨대, 제1-1 브랜치 배선(323)은 화소(301, 302, 303)에서 제2 방향을 따라 배치된 제1 버스 배선(321)의 제1 측에서 제1 방향을 따라 배치될 수 있다. 제1-2 브랜치 배선(324)은 화소(301, 302, 303)에서 제2 방향을 따라 배치된 제1 버스 배선(321)의 제2 측에서 제1 방향을 따라 배치될 수 있다. 예컨대, 제1-1 브랜치 배선(323)과 제1-2 브랜치 배선(324)은 제1 방향을 따라 서로 평행하게 배치될 수 있다. 여기서, 화소(301, 302, 303)는 발광 화소(PX11, PX12, PX13) 또는 더미 화소(PX21, PX22, PX23)일 있다.
제2 브랜치 배선(325, 326)은 화소(301, 302, 303)에서 제1-1 브랜치 배선(323)과 제1-2 브랜치 배선(324) 사이에 배치될 수 있다. 예컨대, 제2 브랜치 배선(325, 326)은 화소(301, 302, 303)에서 제1-1 브랜치 배선(323)과 인접하여 배치될 수 있다. 예컨대, 제2 브랜치 배선(325, 326)은 화소(301, 302, 303)에서 제1 방향을 따라 제1-1 브랜치 배선(323)과 평행하게 배치될 수 있다. 예컨대, 제2 브랜치 배선(325, 326)은 화소(301, 302, 303)에서 제1-2 브랜치 배선(324)과 인접하여 배치될 수 있다. 예컨대, 제2 브랜치 배선(325, 326)은 화소(301, 302, 303)에서 제1 방향을 따라 제1-2 브랜치 배선(324)과 평행하게 배치될 수 있다.
예컨대, 제1 조립 전극(327a, 328a, 329a) 및 제2 조립 전극(327b, 328b, 329b)은 제1-1 브랜치 배선(323)과 제2 브랜치 배선(325, 326) 사이에 배치될 수 있다. 예컨대, 제1 조립 전극(327a, 328a, 329a) 및 제2 조립 전극(327b, 328b, 329b)은 제1-2 브랜치 배선(324)과 제2 브랜치 배선(325, 326) 사이에 배치될 수 있다.
예컨대, 제1-1 조립 전극(327a), 제1-2 조립 전극(328a) 및 제1-3 조립 전극(329a) 각각은 제1-1 브랜치 배선(323)으로부터 분기될 수 있다. 예컨대, 제2-1 조립 전극(327b), 제2-2 조립 전극(328b) 및 제2-3 조립 전극(329b) 각각은 제2 브랜지 배선의 일측으로부터 제1-1 브랜치 배선(323)을 향해 분기될 수 있다. 이러한 경우, 제1 조립 홀(345)은 제1-1 조립 전극(327a) 및 제2-1 조립 전극(327b) 상에 배치되고, 제2 조립 홀(346)은 제1-2 조립 전극(328a) 및 제2-2 조립 전극(328b) 상에 배치되며, 제3 조립 홀(347)은 제1-3 조립 전극(329a) 및 제2-3 조립 전극(329b) 상에 배치될 수 있다. 제1 조립 홀(345), 제2 조립 홀(346) 및 제3 조립 홀(347)은 발광 화소(PX11, PX12, PX13)에 위치될 수 있다. 제1 조립 홀(345)에 제1 반도체 발광 소자(151)가 배치되고, 제2 조립 홀(346)에 제2 반도체 발광 소자(152)가 배치되며, 제3 조립 홀(347)에 제3 반도체 발광 소자(153)가 배치될 수 있다.
예컨대, 제1-1 조립 전극(327a), 제1-2 조립 전극(328a) 및 제1-3 조립 전극(329a) 각각은 제1-2 브랜치 배선(324)으로부터 분기될 수 있다. 예컨대, 제2-1 조립 전극(327b), 제2-2 조립 전극(328b) 및 제2-3 조립 전극(329b) 각각은 제2 브랜지 배선의 타측으로부터 제1-2 브랜치 배선(324)을 향해 분기될 수 있다. 이러한 경우, 제1 조립 홀(345)은 제1-1 조립 전극(327a) 및 제2-1 조립 전극(327b) 상에 배치되고, 제2 조립 홀(346)은 제1-2 조립 전극(328a) 및 제2-2 조립 전극(328b) 상에 배치되며, 제3 조립 홀(347)은 제1-3 조립 전극(329a) 및 제2-3 조립 전극(329b) 상에 배치될 수 있다. 제1 조립 홀(345), 제2 조립 홀(346) 및 제3 조립 홀(347)은 더미 화소(PX21, PX22, PX23)에 위치될 수 있다. 제1 조립 홀(345)에 제1 반도체 발광 소자(151)가 배치되고, 제2 조립 홀(346)에 제2 반도체 발광 소자(152)가 배치되며, 제3 조립 홀(347)에 제3 반도체 발광 소자(153)가 배치될 수 있다.
제5 실시예에 따르면, 제1 버스 배선(321) 및 제2 버스 배선(322)에서 1회 분기된 제1 브랜치 배선(323, 324)과 제2 브랜치 배선(325, 326)만을 구비함으로써, 제1 브랜치 배선(323, 324) 및 제2 브랜치 배선(325, 326)의 레이아웃이 보다 더 단순해질 수 있다.
아울러, 제5 실시예에 따르면, 제1 브랜치 배선(323, 324) 및 제2 브랜치 배선(325, 326) 간의 거리가 더욱 더 멀어져, 제1 내지 제3 조립 홀(345, 346, 347) 이외의 영역에서 제1 브랜치 배선(323, 324) 및 제2 브랜치 배선(325, 326) 간의 유전영동힘이 최소화되어 제1 내지 제3 반도체 발광 소자(151, 152, 153)가 제1 내지 제3 조립 홀(345, 346, 347) 이외의 영역에서 잘 조립되지 않도록 하여 조립 불량을 최소화할 수 있다.
상기의 상세한 설명은 모든 면에서 제한적으로 해석되어서는 아니되고 예시적인 것으로 고려되어야 한다. 실시예의 범위는 첨부된 청구항의 합리적 해석에 의해 결정되어야 하고, 실시예의 등가적 범위 내에서의 모든 변경은 실시예의 범위에 포함된다.
실시예는 영상이나 정보를 디스플레이하는 디스플레이 분야에 채택될 수 있다.
실시예는 반도체 발광 소자를 이용하여 영상이나 정보를 디스플레이하는 디스플레이 분야에 채택될 수 있다. 반도체 발광 소자는 마이크로급 반도체 발광 소자나 나노급 반도체 발광 소자일 수 있다.

Claims (18)

  1. 복수의 화소를 포함하는 기판 -상기 복수의 화소 각각은 제1 내지 제3 서브 화소를 포함함-;
    상기 기판 상에 제1 조립 배선;
    상기 기판 상에 제2 조립 배선;
    상기 복수의 화소 각각의 상기 제1 내지 제3 서브 화소에 제1 내지 제3 조립 홀을 갖는 격벽; 및
    제1 내지 제3 반도체 발광 소자를 포함하고,
    상기 제1 조립 배선은,
    상기 복수의 화소에 제1 버스 배선; 및
    상기 제1 버스 배선으로부터 분기되는 복수의 제1 브랜치 배선을 포함하고,
    상기 제2 조립 배선은,
    상기 복수의 화소에 제2 버스 배선; 및
    상기 제2 버스 배선으로부터 분기되는 복수의 제2 브랜치 배선을 포함하며,
    상기 제1 내지 제3 반도체 발광 소자 각각은,
    상기 제1 버스 배선, 상기 제2 버스 배선, 상기 제1 브랜치 배선 및 상기 제2 브랜치 배선 사이의 상기 제1 내지 제3 조립 홀에 배치되는
    디스플레이 장치.
  2. 제1항에 있어서,
    상기 제1 조립 배선은,
    상기 복수의 제1 브랜치 배선 각각에서 분기되는 복수의 제1 조립 전극을 포함하고,
    상기 제2 조립 배선은,
    상기 복수의 제2 브랜치 배선 각각에서 분기되고 상기 복수의 제1 조립 전극과 마주보는 복수의 제2 조립 전극을 포함하며,
    상기 제1 내지 제3 반도체 발광 소자 각각은,
    상기 제1 조립 전극 및 상기 제2 조립 전극 상의 상기 제1 내지 제3 조립 홀에 배치되는
    디스플레이 장치,
  3. 제1항에 있어서,
    상기 제1 조립 전극은 상기 제1 버스 배선에서 분기되고,
    상기 제1 내지 제3 반도체 발광 소자 중 하나의 반도체 발광 소자는 상기 제1 버스 배선에서 분기된 제1 조립 배선 및 상기 제2 브랜치 배선에서 분가된 제2 조립 전극 상에 배치되는
    디스플레이 장치.
  4. 제3항에 있어서,
    상기 제2 조립 전극은 상기 제2 버스 배선에서 분기되고,
    상기 제1 내지 제3 반도체 발광 소자 중 다른 반도체 발광 소자는 상기 제1 브랜치 배선에서 분기된 제1 조립 전극 및 상기 제2 버스 배선에서 분기된 제2 조립 전극 상에 배치되는
    디스플레이 장치.
  5. 제1항에 있어서,
    상기 제1 버스 배선의 폭은 상기 제1 조립 전극의 폭보다 크고,
    상기 제2 버스 배선의 폭은 상기 제2 조립 전극의 폭보다 큰
    디스플레이 장치.
  6. 제1항에 있어서,
    상기 제1 내지 제3 반도체 발광 소자는 적색 반도체 발광 소자, 녹색 반도체 발광 소자 및 청색 반도체 발광 소자를 포함하는
    디스플레이 장치.
  7. 제1항에 있어서,
    상기 제1 버스 배선과 상기 제2 버스 배선은 나란하게 배치되는
    디스플레이 장치.
  8. 제1항에 있어서,
    상기 제1 브랜치 배선과 상기 제2 브랜치 배선은 나란하게 배치되는
    디스플레이 장치.
  9. 제1항에 있어서,
    상기 제1 브랜치 배선은,
    상기 제1 버스 배선으로부터 분기되는 제1-1 브랜치 배선; 및
    상기 제1-1 브랜치 배선으로부터 분기되는 복수의 제1-2 브랜치 배선을 포함하는
    디스플레이 장치.
  10. 제9항에 있어서,
    상기 복수의 화소는 서로 인접하는 제1 화소 및 제2 화소를 포함하고,
    상기 복수의 제1-2 브랜치 배선 중 하나의 제1-2 브랜치 배선은 상기 제1 화소에 배치되고,
    상기 복수의 제1-2 브랜치 배선 중 다른 제1-2 브랜치 배선은 상기 제2 화소에 배치되는
    디스플레이 장치.
  11. 제10항에 있어서,
    상기 제2 브랜치 배선은,
    상기 제2 버스 배선으로부터 분기되는 제2-1 브랜치 배선; 및
    상기 제2-1 브랜치 배선으로부터 분기되는 복수의 제2-2 브랜치 배선을 포함하는
    디스플레이 장치.
  12. 제11항에 있어서,
    상기 복수의 화소는 상기 제2 화소와 인접하는 제3 화소를 포함하고,
    상기 복수의 제2-2 브랜치 배선 중 하나의 제2-2 브랜치 배선은 상기 제2 화소에 배치되고,
    상기 복수의 제2-2 브랜치 배선 중 다른 제2-2 브랜치 배선은 상기 제3 화소에 배치되는
    디스플레이 장치.
  13. 제11항에 있어서,
    상기 제1 버스 배선의 폭은 상기 제1-1 브랜치 배선의 폭보다 크고,
    상기 제2 버스 배선의 폭은 상기 제1-1 브랜치 배선의 폭보다 큰
    디스플레이 장치.
  14. 제11항에 있어서,
    상기 제1 버스 배선의 폭과 상기 제2 버스 배선의 폭은 동일하고,
    상기 제1-1 브랜치 배선의 폭과 상기 브랜치 배선의 폭은 동일한
    디스플레이 장치.
  15. 제11항에 있어서,
    상기 제1-1 브랜치 배선과 상기 제2-2 브랜치 배선의 거리는 상기 제1-1 브랜치 배선의 폭보다 큰
    디스플레이 장치.
  16. 제11항에 있어서,
    상기 제1 내지 제3 반도체 발광 소자 중 적어도 하나의 반도체 발광 소자는 단축과 장축을 가지고,
    상기 제1 버스 배선과 상기 제2-1 브랜치 배선의 거리는 상기 하나의 반도체 발광 소자의 상기 장축의 길이보다 큰
    디스플레이 장치.
  17. 제16항에 있어서,
    상기 제2 버스 배선과 상기 제1-1 브랜치 배선의 거리는 상기 하나의 반도체 발광 소자의 상기 장축의 길이보다 큰
    디스플레이 장치.
  18. 제16항에 있어서,
    상기 제1-1 브랜치 배선과 상기 제2-2 브랜치 배선의 거리는 상기 하나의 반도체 발광 소자의 상기 장축의 길이보다 큰
    디스플레이 장치.
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