WO2023074972A1 - 디스플레이 장치 - Google Patents

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WO2023074972A1
WO2023074972A1 PCT/KR2021/015518 KR2021015518W WO2023074972A1 WO 2023074972 A1 WO2023074972 A1 WO 2023074972A1 KR 2021015518 W KR2021015518 W KR 2021015518W WO 2023074972 A1 WO2023074972 A1 WO 2023074972A1
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WO
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light emitting
semiconductor light
insulating layer
emitting device
display device
Prior art date
Application number
PCT/KR2021/015518
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English (en)
French (fr)
Inventor
이홍철
양두환
김영도
Original Assignee
엘지전자 주식회사
엘지디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
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Priority to PCT/KR2021/015518 priority Critical patent/WO2023074972A1/ko
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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/15—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components having potential barriers, specially adapted for light emission
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/52—Encapsulations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/62—Arrangements for conducting electric current to or from the semiconductor body, e.g. lead-frames, wire-bonds or solder balls

Definitions

  • the embodiment relates to a display device.
  • a display device uses a self-light emitting element such as a light emitting diode as a light source of a pixel to display a high-quality image.
  • a self-light emitting element such as a light emitting diode
  • Light emitting diodes exhibit excellent durability even under harsh environmental conditions, and are in the limelight as a light source for next-generation display devices because of their long lifespan and high luminance.
  • Such display devices are expanding into various forms such as flexible displays, foldable displays, stretchable displays, and rollable displays beyond flat panel displays.
  • a typical display device includes more than tens of millions of pixels. Therefore, since it is very difficult to align at least one or more light emitting elements in each of tens of millions of small-sized pixels, various researches on arranging light emitting elements in a display panel have recently been actively conducted.
  • Transfer technologies that have recently been developed include a pick and place process, a laser lift-off method, or a self-assembly method.
  • a self-assembly method in which a light emitting device is transferred onto a substrate using a magnetic material (or magnet) has recently been in the spotlight.
  • the self-assembly method In the self-assembly method, a number of light emitting elements are dropped into the tank containing the fluid, and the light emitting elements dropped into the fluid are moved to the pixels of the substrate according to the movement of the magnetic material, and the light emitting elements are arranged in each pixel. Therefore, the self-assembly method can quickly and accurately transfer a number of light emitting devices onto a substrate, and thus is attracting attention as a next-generation transfer method.
  • 1 is an exemplary diagram illustrating a conventional display device.
  • first and second assembled wires 2 and 3 and electrode wires 4 are disposed on a substrate 1 .
  • the electrode wire 4 is connected to the light emitting element 8 is electrically connected to the lower side of
  • the distance between the first assembly line 2 and the second assembly line 3 is decreasing for high resolution display, which is increasingly required. Therefore, since there is no space margin for disposing the electrode wiring 4 between the first assembly wiring 2 and the second assembly wiring 3, the electrode wiring 4 cannot be disposed any more. Accordingly, it is urgent to develop a new electrode wiring structure.
  • a bonding electrode is disposed below the light emitting element 8 and is electrically connected to the electrode wiring 4 by using a bonding process.
  • Bonding electrodes are made of low-melting point solder due to limitations in high-temperature processes. However, there is a problem in that the adhesive strength of the solder is weak and the light emitting element 8 is detached.
  • Embodiments are aimed at solving the foregoing and other problems.
  • Another object of the embodiments is to provide a display device that presents a novel electrical connection structure.
  • Another object of the embodiments is to provide a display device capable of improving a lighting rate.
  • Another object of the embodiments is to provide a display device capable of improving assembly defects.
  • the display device includes a substrate; first and second assembling wires on the substrate; a first insulating layer on the first and second assembled wires; a barrier rib having a hole on the first insulating layer; a semiconductor light emitting element in the hole; and a connecting portion electrically connecting a side portion of the semiconductor light emitting device and at least one of the first and second assembly lines, wherein a distance between an inner surface of the hole and an outer surface of the semiconductor light emitting device is the semiconductor light emitting device. It may be 50% to 200% of the thickness of the light emitting device.
  • the display device may include a second insulating layer between the first insulating layer and the semiconductor light emitting element.
  • the second insulating layer may be a stopper.
  • the display device may include a third insulating layer between the second insulating layer and the semiconductor light emitting element.
  • the third insulating layer may include an adhesive layer.
  • connection part may be disposed along a circumference of the semiconductor light emitting device in the hole.
  • the semiconductor light emitting device may include a light emitting unit including a first region and a second region on the first region; a first electrode around at least a side surface of the first region of the light emitting unit; and a passivation layer around side surfaces of the second region of the light emitting unit.
  • the connecting portion may include a groove, and a fourth insulating layer may be included in the groove.
  • the display device includes a fifth insulating layer on the semiconductor light emitting element and the barrier rib; and an electrode wiring electrically connected to an upper portion of the semiconductor light emitting device through the fifth insulating layer.
  • the embodiment may have a structure of double barrier ribs 340 and 341.
  • the barrier rib 340 may have a thickness T1.
  • the barrier rib 340 may include a hole ( 345 in FIG. 11 ) having a diameter D1 .
  • the second barrier rib 341 may have a second thickness T2 greater than the thickness T1 of the barrier rib 340 .
  • the second barrier rib 341 may include a second hole 346 having a second diameter D2 greater than the diameter D1 of the barrier rib 340 .
  • the semiconductor light emitting device 150 is assembled into the second hole 346 having a relatively small second diameter D2
  • the outer side of the assembled semiconductor light emitting device 150 and the second barrier rib 341 A distance L2 between the inner side surfaces of the second hole 346 may be narrow. In this case, the semiconductor semiconductor light emitting device 150 assembled in the second hole 346 of the second barrier rib 341 may not escape out of the second hole 346 .
  • the outer side of the semiconductor light emitting device 150 and the inner side of the hole 345 are provided by the hole 345 of the barrier rib 340 by removing the second barrier rib 341. Disconnection may not occur when the metal layer 371a is increased in thickness by widening the gap L1 therebetween. Accordingly, as shown in FIG. 22 , the semiconductor light emitting device 150 and at least one of the first assembly wires 321 and the second assembly wires 322 are electrically connected to each other by the connection portion 371 without disconnection. can be connected to
  • the third insulating layer 334 is formed by patterning the photoresist film 333a, which can be cured by light, to form the semiconductor light emitting device 150 and the second insulating layer 332. ), the semiconductor light emitting device 150 can be stably adhered to the second insulating layer 332 by the third insulating layer 334 .
  • the connecting portion 371 is disposed along the side circumference of the semiconductor light emitting device 150, the contact area between the semiconductor light emitting device 150 and the connecting portion 371 can be maximized to improve luminance and sub-pixels. It is possible to secure the luminance uniformity between (PX1, PX2, PX3).
  • FIG. 1 shows a conventional display device.
  • FIG. 2 illustrates a living room of a house in which a display device according to an exemplary embodiment is disposed.
  • FIG. 3 is a schematic block diagram of a display device according to an exemplary embodiment.
  • FIG. 4 is a circuit diagram showing an example of a pixel of FIG. 3 .
  • FIG. 5 is an enlarged view of a first panel area in the display device of FIG. 2 .
  • FIG. 6 is an enlarged view of area A2 of FIG. 5 .
  • FIG. 7 is a view showing an example in which a light emitting device according to an embodiment is assembled to a substrate by a self-assembly method.
  • FIG. 8 shows a display device according to the applicant's undisclosed technology.
  • FIG 9 is a plan view illustrating the display device according to the first embodiment.
  • FIG. 10 is a cross-sectional view of the display device according to the first embodiment.
  • FIG. 11 is a cross-sectional view illustrating a first sub-pixel of FIG. 10 .
  • FIG. 12 is a cross-sectional view of the semiconductor light emitting device of FIG. 10 .
  • FIG. 24 is a cross-sectional view of a display device according to a second embodiment.
  • the display device described in this specification includes a TV, a Shinage, a mobile phone, a smart phone, a head-up display (HUD) for a car, a backlight unit for a laptop computer, a display for VR or AR, and the like.
  • a TV a Shinage
  • a mobile phone a smart phone
  • a head-up display HUD
  • a backlight unit for a laptop computer
  • a display for VR or AR and the like.
  • the configuration according to the embodiment described in this specification can be applied to a device capable of displaying even a new product type to be developed in the future.
  • FIG. 2 illustrates a living room of a house in which a display device according to an exemplary embodiment is disposed.
  • the display device 100 of the embodiment may display the status of various electronic products such as a washing machine 101, a robot cleaner 102, and an air purifier 103, and may display the status of each electronic product and an IOT based and can control each electronic product based on the user's setting data.
  • various electronic products such as a washing machine 101, a robot cleaner 102, and an air purifier 103
  • the display device 100 may include a flexible display fabricated on a thin and flexible substrate.
  • a flexible display can be bent or rolled like paper while maintaining characteristics of a conventional flat panel display.
  • a unit pixel means a minimum unit for implementing one color.
  • a unit pixel of the flexible display may be implemented by a light emitting device.
  • the light emitting device may be a Micro-LED or a Nano-LED, but is not limited thereto.
  • FIG. 3 is a block diagram schematically illustrating a display device according to an exemplary embodiment
  • FIG. 4 is a circuit diagram illustrating an example of a pixel of FIG. 3 .
  • a display device may include a display panel 10 , a driving circuit 20 , a scan driving unit 30 and a power supply circuit 50 .
  • the display device 100 may drive a light emitting element in an active matrix (AM) method or a passive matrix (PM) method.
  • AM active matrix
  • PM passive matrix
  • the driving circuit 20 may include a data driver 21 and a timing controller 22 .
  • the display panel 10 may be formed in a rectangular shape, but is not limited thereto. That is, the display panel 10 may be formed in a circular or elliptical shape. At least one side of the display panel 10 may be formed to be bent with a predetermined curvature.
  • the display panel 10 may be divided into a display area DA and a non-display area NDA disposed around the display area DA.
  • the display area DA is an area where the pixels PX are formed to display an image.
  • the display panel 10 includes data lines (D1 to Dm, where m is an integer greater than or equal to 2), scan lines (S1 to Sn, where n is an integer greater than or equal to 2) crossing the data lines (D1 to Dm), and a high potential voltage.
  • pixels PXs connected to the high potential voltage line VDDL supplied, the low potential voltage line VSSL supplied with the low potential voltage, and the data lines D1 to Dm and the scan lines S1 to Sn can include
  • Each of the pixels PX may include a first sub-pixel PX1 , a second sub-pixel PX2 , and a third sub-pixel PX3 .
  • the first sub-pixel PX1 emits light of a first color of a first main wavelength
  • the second sub-pixel PX2 emits light of a second color of a second main wavelength
  • the third sub-pixel PX3 emits light of a second color.
  • a third color light having a third main wavelength may be emitted.
  • the first color light may be red light
  • the second color light may be green light
  • the third color light may be blue light, but are not limited thereto.
  • FIG. 3 it is illustrated that each of the pixels PX includes three sub-pixels, but is not limited thereto. That is, each of the pixels PX may include four or more sub-pixels.
  • Each of the first sub-pixel PX1 , the second sub-pixel PX2 , and the third sub-pixel PX3 includes at least one of the data lines D1 to Dm, at least one of the scan lines S1 to Sn, and a high voltage signal. It may be connected to the upper voltage line (VDDL).
  • the first sub-pixel PX1 may include light emitting elements LD, a plurality of transistors for supplying current to the light emitting elements LD, and at least one capacitor Cst.
  • each of the first sub-pixel PX1 , the second sub-pixel PX2 , and the third sub-pixel PX3 may include only one light emitting element LD and at least one capacitor Cst. may be
  • Each of the light emitting elements LD may be a semiconductor light emitting diode including a first electrode, a plurality of conductive semiconductor layers, and a second electrode.
  • the first electrode may be an anode electrode and the second electrode may be a cathode electrode, but is not limited thereto.
  • the light emitting device LD may be one of a horizontal light emitting device, a flip chip type light emitting device, and a vertical light emitting device.
  • the plurality of transistors may include a driving transistor DT supplying current to the light emitting elements LD and a scan transistor ST supplying a data voltage to a gate electrode of the driving transistor DT, as shown in FIG. 4 .
  • the driving transistor DT has a gate electrode connected to the source electrode of the scan transistor ST, a source electrode connected to the high potential voltage line VDDL to which a high potential voltage is applied, and first electrodes of the light emitting elements LD.
  • a connected drain electrode may be included.
  • the scan transistor ST has a gate electrode connected to the scan line (Sk, k is an integer satisfying 1 ⁇ k ⁇ n), a source electrode connected to the gate electrode of the driving transistor DT, and data lines Dj, j an integer that satisfies 1 ⁇ j ⁇ m).
  • the capacitor Cst is formed between the gate electrode and the source electrode of the driving transistor DT.
  • the storage capacitor Cst charges a difference between the gate voltage and the source voltage of the driving transistor DT.
  • the driving transistor DT and the scan transistor ST may be formed of thin film transistors.
  • the driving transistor DT and the scan transistor ST have been mainly described as being formed of P-type MOSFETs (Metal Oxide Semiconductor Field Effect Transistors), but the present invention is not limited thereto.
  • the driving transistor DT and the scan transistor ST may be formed of N-type MOSFETs. In this case, positions of the source and drain electrodes of the driving transistor DT and the scan transistor ST may be changed.
  • each of the first sub-pixel PX1 , the second sub-pixel PX2 , and the third sub-pixel PX3 includes one driving transistor DT, one scan transistor ST, and one capacitor ( 2T1C (2 Transistor - 1 capacitor) having Cst) is illustrated, but the present invention is not limited thereto.
  • Each of the first sub-pixel PX1 , the second sub-pixel PX2 , and the third sub-pixel PX3 may include a plurality of scan transistors ST and a plurality of capacitors Cst.
  • the second sub-pixel PX2 and the third sub-pixel PX3 may be expressed with substantially the same circuit diagram as the first sub-pixel PX1 , a detailed description thereof will be omitted.
  • the driving circuit 20 outputs signals and voltages for driving the display panel 10 .
  • the driving circuit 20 may include a data driver 21 and a timing controller 22 .
  • the data driver 21 receives digital video data DATA and a source control signal DCS from the timing controller 22 .
  • the data driver 21 converts the digital video data DATA into analog data voltages according to the source control signal DCS and supplies them to the data lines D1 to Dm of the display panel 10 .
  • the timing controller 22 receives digital video data DATA and timing signals from the host system.
  • the timing signals may include a vertical sync signal, a horizontal sync signal, a data enable signal, and a dot clock.
  • the host system may be an application processor of a smart phone or tablet PC, a monitor, a system on chip of a TV, and the like.
  • the timing controller 22 generates control signals for controlling operation timings of the data driver 21 and the scan driver 30 .
  • the control signals may include a source control signal DCS for controlling the operation timing of the data driver 21 and a scan control signal SCS for controlling the operation timing of the scan driver 30 .
  • the driving circuit 20 may be disposed in the non-display area NDA provided on one side of the display panel 10 .
  • the driving circuit 20 may be formed of an integrated circuit (IC) and mounted on the display panel 10 using a chip on glass (COG) method, a chip on plastic (COP) method, or an ultrasonic bonding method.
  • COG chip on glass
  • COP chip on plastic
  • ultrasonic bonding method The present invention is not limited to this.
  • the driving circuit 20 may be mounted on a circuit board (not shown) instead of the display panel 10 .
  • the data driver 21 may be mounted on the display panel 10 using a chip on glass (COG) method, a chip on plastic (COP) method, or an ultrasonic bonding method, and the timing controller 22 may be mounted on a circuit board. there is.
  • COG chip on glass
  • COP chip on plastic
  • the scan driver 30 receives the scan control signal SCS from the timing controller 22 .
  • the scan driver 30 generates scan signals according to the scan control signal SCS and supplies them to the scan lines S1 to Sn of the display panel 10 .
  • the scan driver 30 may include a plurality of transistors and be formed in the non-display area NDA of the display panel 10 .
  • the scan driver 30 may be formed as an integrated circuit, and in this case, it may be mounted on a gate flexible film attached to the other side of the display panel 10 .
  • the circuit board may be attached to pads provided on one edge of the display panel 10 using an anisotropic conductive film. Due to this, the lead lines of the circuit board may be electrically connected to the pads.
  • the circuit board may be a flexible printed circuit board, a printed circuit board, or a flexible film such as a chip on film. The circuit board may be bent under the display panel 10 . Accordingly, one side of the circuit board may be attached to one edge of the display panel 10 and the other side may be disposed under the display panel 10 and connected to a system board on which a host system is mounted.
  • the power supply circuit 50 may generate voltages necessary for driving the display panel 10 from the main power supplied from the system board and supply the voltages to the display panel 10 .
  • the power supply circuit 50 generates a high potential voltage (VDD) and a low potential voltage (VSS) for driving the light emitting elements (LD) of the display panel 10 from the main power supply to generate the display panel 10. can be supplied to the high potential voltage line (VDDL) and the low potential voltage line (VSSL).
  • the power supply circuit 50 may generate and supply driving voltages for driving the driving circuit 20 and the scan driving unit 30 from the main power.
  • FIG. 5 is an enlarged view of a first panel area in the display device of FIG. 3;
  • the display device 100 of the embodiment may be manufactured by mechanically and electrically connecting a plurality of panel areas such as the first panel area A1 by tiling.
  • the first panel area A1 may include a plurality of semiconductor light emitting devices 150 arranged for each unit pixel (PX in FIG. 3 ).
  • the unit pixel PX may include a first sub-pixel PX1 , a second sub-pixel PX2 , and a third sub-pixel PX3 .
  • a plurality of red semiconductor light emitting elements 150R are disposed in the first sub-pixel PX1
  • a plurality of green semiconductor light emitting elements 150G are disposed in the second sub-pixel PX2
  • a plurality of blue semiconductor light emitting elements 150B may be disposed in the third sub-pixel PX3.
  • the unit pixel PX may further include a fourth sub-pixel in which the semiconductor light emitting device is not disposed, but is not limited thereto.
  • FIG. 6 is an enlarged view of area A2 of FIG. 5 .
  • a display device 100 may include a substrate 200 , assembled wires 201 and 202 , an insulating layer 206 , and a plurality of semiconductor light emitting devices 150 . More components than this may be included.
  • the assembly wiring may include a first assembly wiring 201 and a second assembly wiring 202 spaced apart from each other.
  • the first assembling wire 201 and the second assembling wire 202 may be provided to generate dielectrophoretic force for assembling the semiconductor light emitting device 150 .
  • the semiconductor light emitting device 150 may be one of a horizontal semiconductor light emitting device, a flip chip semiconductor light emitting device, and a vertical semiconductor light emitting device.
  • the semiconductor light emitting device 150 may include a red semiconductor light emitting device 150, a green semiconductor light emitting device 150G, and a blue semiconductor light emitting device 150B0 to form a sub-pixel, but is not limited thereto.
  • red phosphor and green phosphor may be provided to implement red and green, respectively.
  • the substrate 200 may be a support member for supporting components disposed on the substrate 200 or a protection member for protecting components.
  • the substrate 200 may be a rigid substrate or a flexible substrate.
  • the substrate 200 may be formed of sapphire, glass, silicon or polyimide.
  • the substrate 200 may include a flexible material such as polyethylene naphthalate (PEN) or polyethylene terephthalate (PET).
  • PEN polyethylene naphthalate
  • PET polyethylene terephthalate
  • the substrate 200 may be a transparent material, but is not limited thereto.
  • the substrate 200 may be a backplane provided with circuits in the sub-pixels PX1, PX2, and PX3 shown in FIGS. 3 and 4, for example, transistors ST and DT, capacitors Cst, and signal wires. However, it is not limited thereto.
  • the insulating layer 206 may include an insulating and flexible organic material such as polyimide, PAC, PEN, PET, polymer, etc., or an inorganic material such as silicon oxide (SiO2) or silicon nitride series (SiNx), and may include a substrate. 200 and may form a single substrate.
  • an insulating and flexible organic material such as polyimide, PAC, PEN, PET, polymer, etc.
  • an inorganic material such as silicon oxide (SiO2) or silicon nitride series (SiNx)
  • the insulating layer 206 may be a conductive adhesive layer having adhesiveness and conductivity, and the conductive adhesive layer may have flexibility and thus enable a flexible function of the display device.
  • the insulating layer 206 may be an anisotropy conductive film (ACF) or a conductive adhesive layer such as an anisotropic conductive medium or a solution containing conductive particles.
  • the conductive adhesive layer may be a layer that is electrically conductive in a direction perpendicular to the thickness but electrically insulating in a direction horizontal to the thickness.
  • the insulating layer 206 may include an assembly hole 203 into which the semiconductor light emitting device 150 is inserted. Therefore, during self-assembly, the semiconductor light emitting device 150 can be easily inserted into the assembly hole 203 of the insulating layer 206 .
  • the assembly hole 203 may be called an insertion hole, a fixing hole, an alignment hole, or the like.
  • the assembly hole 203 may be called a hole, groove, groove, recess, pocket, or the like.
  • the assembly hole 203 may be different according to the shape of the semiconductor light emitting device 150 .
  • each of a red semiconductor light emitting device, a green semiconductor light emitting device, and a blue semiconductor light emitting device may have a different shape, and may have an assembly hole 203 having a shape corresponding to the shape of each of these semiconductor light emitting devices.
  • the assembly hole 203 may include a first assembly hole for assembling a red semiconductor light emitting device, a second assembly hole for assembling a green semiconductor light emitting device, and a third assembly hole for assembling a blue semiconductor light emitting device. there is.
  • the red semiconductor light emitting device has a circular shape
  • the green semiconductor light emitting device has a first elliptical shape having a first minor axis and a second major axis
  • the blue semiconductor light emitting device has a second elliptical shape having a second minor axis and a second major axis. may, but is not limited thereto.
  • the second major axis of the elliptical shape of the blue semiconductor light emitting device may be greater than the second major axis of the elliptical shape of the green semiconductor light emitting device, and the second minor axis of the elliptical shape of the blue semiconductor light emitting device may be smaller than the first minor axis of the elliptical shape of the green semiconductor light emitting device.
  • a method of mounting the semiconductor light emitting device 150 on the substrate 200 may include, for example, a self-assembly method (FIG. 7) and a transfer method.
  • FIG. 7 is a diagram illustrating an example in which a semiconductor light emitting device according to an embodiment is assembled to a substrate by a self-assembly method.
  • the substrate 200 may be a panel substrate of a display device.
  • the substrate 200 will be described as a panel substrate of a display device, but the embodiment is not limited thereto.
  • the substrate 200 may be formed of glass or polyimide.
  • the substrate 200 may include a flexible material such as polyethylene naphthalate (PEN) or polyethylene terephthalate (PET).
  • PEN polyethylene naphthalate
  • PET polyethylene terephthalate
  • the substrate 200 may be a transparent material, but is not limited thereto.
  • the semiconductor light emitting device 150 may be put into a chamber 1300 filled with a fluid 1200 .
  • the fluid 1200 may be water such as ultrapure water, but is not limited thereto.
  • a chamber may also be called a water bath, container, vessel, or the like.
  • the substrate 200 may be disposed on the chamber 1300 .
  • the substrate 200 may be introduced into the chamber 1300 .
  • a pair of assembly wires 201 and 202 corresponding to each of the semiconductor light emitting devices 150 to be assembled may be disposed on the substrate 200 .
  • the assembled wires 201 and 202 may be formed of transparent electrodes (ITO) or may include a metal material having excellent electrical conductivity.
  • the assembled wires 201 and 202 may be titanium (Ti), chromium (Cr), nickel (Ni), aluminum (Al), platinum (Pt), gold (Au), tungsten (W), molybdenum (Mo) ) It may be formed of at least one or an alloy thereof.
  • An electric field is formed between the assembled wirings 201 and 202 by an externally supplied voltage, and a dielectrophoretic force may be formed between the assembled wirings 201 and 202 by the electric field.
  • the semiconductor light emitting device 150 can be fixed to the assembly hole 203 on the substrate 200 by this dielectrophoretic force.
  • the gap between the assembly lines 201 and 202 is smaller than the width of the semiconductor light emitting device 150 and the width of the assembly hole 203, so that the assembly position of the semiconductor light emitting device 150 using an electric field can be fixed more precisely. there is.
  • An insulating layer 206 is formed on the assembled wires 201 and 202 to protect the assembled wires 201 and 202 from the fluid 1200 and prevent current flowing through the assembled wires 201 and 202 from leaking.
  • the insulating layer 206 may be formed of a single layer or multiple layers of an inorganic insulator such as silica or alumina or an organic insulator.
  • the insulating layer 206 may include an insulating and flexible material such as polyimide, PEN, PET, or the like, and may be integrally formed with the substrate 200 to form a single substrate.
  • the insulating layer 206 may be an adhesive insulating layer or a conductive adhesive layer having conductivity. Since the insulating layer 206 is flexible, it can enable a flexible function of the display device.
  • the insulating layer 206 has a barrier rib, and an assembly hole 203 may be formed by the barrier rib. For example, when the substrate 200 is formed, a portion of the insulating layer 206 is removed, so that each of the semiconductor light emitting devices 150 may be assembled into the assembly hole 203 of the insulating layer 206 .
  • An assembly hole 203 to which the semiconductor light emitting devices 150 are coupled may be formed in the substrate 200 , and a surface on which the assembly hole 203 is formed may contact the fluid 1200 .
  • the assembly hole 203 may guide an accurate assembly position of the semiconductor light emitting device 150 .
  • the assembly hole 203 may have a shape and size corresponding to the shape of the semiconductor light emitting device 150 to be assembled at a corresponding position. Accordingly, it is possible to prevent assembly of other semiconductor light emitting elements or assembly of a plurality of semiconductor light emitting elements into the assembly hole 203 .
  • the assembly device 1100 including a magnetic material may move along the substrate 200 .
  • a magnetic material for example, a magnet or an electromagnet may be used.
  • the assembly device 1100 may move while in contact with the substrate 200 in order to maximize the area of the magnetic field into the fluid 1200 .
  • the assembly device 1100 may include a plurality of magnetic bodies or may include a magnetic body having a size corresponding to that of the substrate 200 . In this case, the moving distance of the assembling device 1100 may be limited within a predetermined range.
  • the semiconductor light emitting device 150 in the chamber 1300 may move toward the assembly device 1100 by the magnetic field generated by the assembly device 1100 .
  • the semiconductor light emitting device 150 may enter the assembly hole 203 and come into contact with the substrate 200 .
  • the semiconductor light emitting device 150 in contact with the substrate 200 is prevented from being separated by the movement of the assembly device 1100 by the electric field applied by the assembly wires 201 and 202 formed on the substrate 200. It can be.
  • a predetermined solder layer (not shown) is further formed between the semiconductor light emitting device 150 assembled on the assembly hole 203 of the substrate 200 and the substrate 200 to improve the bonding strength of the semiconductor light emitting device 150.
  • an electrode wiring (not shown) is connected to the semiconductor light emitting device 150 to apply power.
  • At least one insulating layer may be formed by a post process.
  • At least one insulating layer may be a transparent resin or a resin containing a reflective material or a scattering material.
  • the assembly rate of the semiconductor light emitting device may be improved by using the double barrier rib structure.
  • stable electrical connection is possible without disconnection along the side circumference of the semiconductor light emitting device by using a double barrier rib structure, thereby improving luminance and securing luminance uniformity.
  • FIG. 8 shows a display device according to the applicant's undisclosed technology.
  • the first and second assembly wires 2 and 3 are disposed on the substrate 1, and the light emitting element 8 is formed on the barrier rib 6 by using the first and second assembly wires 2 and 3. It is assembled in the assembly hole (7). Thereafter, a metal film 9 is deposited on the barrier rib 6, and the metal film 9 is etched to electrically connect to the side of the light emitting element 8.
  • the distance between the outer side of the light emitting element 8 and the inner side of the assembly hole 7 is too narrow, so that the outer side of the light emitting element 8 and the inner side of the assembly hole 7 are too narrow.
  • the metal film 9 deposited between the side surfaces is difficult to deposit stably, resulting in electrical disconnection. Such electrical disconnection has a problem of causing lighting failure.
  • the assembly hole 7 needs to be enlarged, which runs counter to high resolution. That is, although the diameter of the assembly hole 7 needs to be increased to electrically connect the side of the light emitting element 8 , resolution may decrease when the diameter of the assembly hole 7 increases.
  • FIG. 9 is a plan view illustrating the display device according to the first embodiment.
  • 10 is a cross-sectional view of the display device according to the first embodiment.
  • 11 is a cross-sectional view illustrating a first sub-pixel of FIG. 10 .
  • the display device 300 includes a substrate 310, a first assembly line 321, a second assembly line 322, a first insulating layer 331,
  • the barrier rib 340 , the semiconductor light emitting device 150 , and the connection portion 371 may be included.
  • the substrate 310 may be a support member for supporting components disposed on the substrate 310 or a protection member for protecting the components.
  • each pixel may include a first sub-pixel PX1 , a second sub-pixel PX2 , and a third sub-pixel PX3 .
  • the first and second assembled wires 321 and 322 may be disposed on the substrate 310 .
  • the first and second assembled wires 321 and 322 and the upper surface of the substrate 310 may be in contact, but are not limited thereto.
  • the first and second assembled wires 321 and 322 may be disposed on the same layer.
  • the first and second assembly lines 321 and 322 may be disposed parallel to each other.
  • the first and second assembly lines 321 and 322 may serve to assemble the semiconductor light emitting device 150 into the hole 345 in a self-assembly method.
  • the moving semiconductor light emitting device 150 may be assembled into the hole 345 by the assembly device 1100 in FIG. 7 by dielectrophoretic force.
  • the first insulating layer 331 may be disposed on the substrate 310 .
  • the first insulating layer 331 may be made of an inorganic material or an organic material.
  • the first insulating layer 331 may be made of a material having a permittivity related to dielectrophoretic force. Accordingly, the dielectrophoretic force formed by the voltage applied to the first assembly line 321 and the second assembly line 322 may vary depending on the permittivity of the first insulating layer 331 .
  • the barrier rib 340 may be disposed on the first insulating layer 331 .
  • the barrier rib 340 may have a plurality of holes 345 through which the semiconductor light emitting device 150 is assembled.
  • an inner side surface and a bottom surface of the hole 345 may be exposed to the outside.
  • at least one hole 345 may be provided in each of the first to third sub-pixels PX1 , PX2 , and PX3 .
  • the thickness T1 of the barrier rib 340 may be determined in consideration of the thickness T11 of the semiconductor light emitting device 150 .
  • the thickness T1 of the barrier rib 340 may be smaller than the thickness T11 of the semiconductor light emitting device 150 .
  • the upper side of the semiconductor light emitting device 150 may be positioned higher than the upper side of the barrier rib 340 . That is, the upper side of the semiconductor light emitting device 150 may protrude upward from the upper surface of the barrier rib 340 .
  • the thickness T1 of the barrier rib 340 may be 10% to 70% of the thickness T11 of the semiconductor light emitting device 150 .
  • the thickness T1 of the barrier rib 340 is less than 10% of the thickness T11 of the semiconductor light emitting device 150, color mixing of light between the semiconductor light emitting devices 150 may occur.
  • the thickness T1 of the barrier rib 340 exceeds 70% of the thickness T11 of the semiconductor light emitting device 150, electrical disconnection may occur in the connection portion 371 because the hole 345 is deep.
  • another barrier rib (hereinafter, referred to as a second barrier rib (341 in FIG. 15 )) may be disposed on the barrier rib 340 .
  • the second diameter D2 of the second hole 346 of the second partition wall 341 may be smaller than the diameter D1 of the hole 345 of the partition wall 340 .
  • the second diameter D2 of the second hole 346 may be greater than the diameter D11 of the semiconductor light emitting device 150 .
  • the diameter D1 of the hole 345 may be 150% to 300% of the diameter D11 of the semiconductor light emitting device 150 .
  • the semiconductor light emitting device 150 is assembled into the hole 345 of the barrier rib 340, the distance between the outer side of the semiconductor light emitting device 150 and the inner side of the hole 345 of the barrier 340 is large.
  • the semiconductor light emitting device 150 assembled in the hole 345 is not fixed and may be moved by a fluid or may come out of the hole 345 .
  • the second barrier rib 341 is disposed on the barrier rib 340 and is reduced to the second diameter D2 by the second hole 346 of the second barrier rib 341, the second hole 346 Even if the assembled semiconductor light emitting device 150 is moved by fluid, it does not come out of the second hole 346 .
  • the semiconductor light emitting device 150 is stably fixed in the second hole 346 by the second hole 346 of the second barrier rib 341 and does not come out of the second hole 346 . Thereafter, by removing the second barrier rib 341 in a later process, the diameter D1 may be increased from the second diameter D2 to the diameter D1 by the hole 345 of the barrier rib 340 . Accordingly, the distance L1 between the outer side of the semiconductor light emitting device 150 assembled in the hole 345 of the barrier rib 340 and the inner side of the hole 345 is secured as much as possible so that the connection portion 371 is stable without disconnection. can be formed as
  • the semiconductor light emitting device 150 may be disposed in the hole 345 .
  • the semiconductor light emitting device 150 includes a red semiconductor light emitting device disposed on the first sub-pixel PX1 , a green semiconductor light emitting device disposed on the second sub-pixel PX2 , and a blue semiconductor light emitting device disposed on the third sub-pixel PX3 .
  • a semiconductor light emitting device may be included.
  • the red semiconductor light emitting device may generate red light
  • the green semiconductor light emitting device may generate green light
  • the blue semiconductor light emitting device may generate blue light. Accordingly, a color image may be displayed by red light emitted from the first sub-pixel PX1 , green light emitted from the second sub-pixel PX2 , and blue light emitted from the third sub-pixel PX3 .
  • the semiconductor light emitting device 150 may be made of an inorganic semiconductor material.
  • the semiconductor light emitting device 150 may be made of a Group 2-6 compound semiconductor material or a Group 3-5 compound semiconductor material, but is not limited thereto.
  • the semiconductor light emitting device 150 includes a first conductivity type semiconductor layer 151 including a first conductivity type dopant, an active layer 152, and a second conductivity type including a second conductivity type dopant.
  • a semiconductor layer 153 may be included.
  • the first conductivity type dopant may be a p-type dopant
  • the second conductivity type dopant may be an n-type dopant, but is not limited thereto.
  • the first conductivity type semiconductor layer 151 , the active layer 152 , and the second conductivity type semiconductor layer 153 may constitute a light emitting unit.
  • the semiconductor light emitting device 150 includes a passivation layer 157 disposed along the periphery of the light emitting units 151, 152, and 153 and a first electrode 154 disposed below the light emitting units 151, 152, and 153. can do.
  • the first electrode 154 may include an ohmic layer, at least one electrode layer, an adhesive layer, a magnetic layer, a bonding layer, and the like.
  • a portion of the passivation layer 157 on the upper side of the light emitting portions 151, 152, and 153 is removed to expose the upper side of the light emitting portions 151, 152, and 153 to the outside, but the passivation layer ( 157) may not be removed. As shown in FIG. 12, a portion of the passivation layer 157 on the upper side of the light emitting portions 151, 152, and 153 is removed to expose the upper side of the light emitting portions 151, 152, and 153 to the outside, but the passivation layer ( 157) may not be removed. As shown in FIG.
  • the fifth insulating layer When a contact hole is formed in 335 , a portion of the passivation layer 157 on the upper side of the light emitting portions 151 , 152 , and 153 may be removed to communicate with the contact hole of the fifth insulating layer 335 .
  • the semiconductor light emitting device 150 may include a second electrode disposed above the light emitting units 151 , 152 , and 153 .
  • the second electrode may include an ohmic layer, a magnetic layer, a transparent conductive layer, and the like.
  • FIG. 12 shows a vertical type semiconductor light emitting device 150
  • the embodiment may be equally applied to a horizontal type semiconductor light emitting device or a flip chip type semiconductor light emitting device.
  • the end 154a of the first electrode 154 may be positioned on the side of the light emitting parts 151 , 152 , and 153 .
  • the end 154a of the first electrode 154 may be positioned along the side circumference of the light emitting parts 151 , 152 , and 153 .
  • the end 154a of the first electrode 154 may be positioned along the side circumference of the first conductivity type semiconductor layer 151 .
  • the first electrode 154 may extend from the lower side of the light emitting units 151 , 152 , and 153 to the side.
  • the light emitting units 151, 152, and 153 may include a first region 158a and a second region 158b.
  • the first region 158a may include a portion of the first conductivity type semiconductor layer 151 .
  • the second region 158b may include another part of the first conductivity type semiconductor layer 151 , the active layer 152 , and the second conductivity type semiconductor layer 153 .
  • the first electrode 154 is disposed around the side surface of the first region 158a of the light emitting units 151, 152, and 153
  • the passivation layer 157 is the first electrode 157 of the light emitting units 151, 152, and 153. 2 may be disposed around the side of the region 158b.
  • the connecting portion 371 may electrically connect a side portion of the semiconductor light emitting device 150 and at least one assembly wire among the first and second assembly wires 321 and 322 .
  • at least one of the first and second assembly wires 321 and 322 may be an electrode wire. That is, at least one of the first and second assembly wires 321 and 322 may supply a voltage to the first electrode 154 of the semiconductor light emitting device 150 through the connection part 371 .
  • connection portion 371 may be made of a metal having excellent electrical conductivity and deposition characteristics.
  • the connecting portion 371 may be formed of one or more of Ti, Ni, Mo, MoTi, Cu, Cr, Al, and the like.
  • the connection portion 371 may be formed using a deposition process such as sputtering, but is not limited thereto.
  • the diameter D1 of the hole 345 of the barrier rib 340 is much larger than the diameter D11 of the semiconductor light emitting device 150 .
  • the distance L1 between the inner side of the hole 345 and the outer side of the semiconductor light emitting device 150 may be 50% to 200% of the thickness T11 of the semiconductor light emitting device 150 .
  • the semiconductor light emitting device 150 may have a thickness T11 of 10 ⁇ m or less and a diameter D11 of 50 ⁇ m or less, but are not limited thereto.
  • connection portion 371 can be stably formed without disconnection.
  • connection portion 371 may be disposed along the circumference of the semiconductor light emitting device 150 within the hole 345 of the barrier rib 340 . Therefore, since the electrical connection between the connection portion 371 and the semiconductor light emitting device 150 is continued along the circumference of the semiconductor light emitting device 150, the contact area between the connection portion 371 and the semiconductor light emitting device 150 can be maximized. . Accordingly, the voltage supplied through at least one of the first and second assembly wires 321 and 322 is applied along the circumference of the semiconductor light emitting element 150 through the connection portion 371. By being supplied to the first electrode 154, a uniform luminance without luminance deviation between the sub-pixels PX1, PX2, and PX3 can be secured by smooth current flow.
  • connection part 371 may include a first connection part 371-1, a second connection part 371-2, and a third connection part 371-3.
  • the first connection portion 371 - 1 may come into contact with an upper surface of at least one of the first and second assembly wires 321 and 322 .
  • the second connection part 371 - 2 may extend from one side of the first connection part 371 - 1 and come into contact with the side surface of the first electrode 154 of the semiconductor light emitting device 150 .
  • the third connection part 371 - 3 may extend from the other side of the first connection part 371 - 1 and come into contact with the inner side of the partition wall 340 , that is, the inner side of the hole 345 .
  • connection part 371 may include a groove 376 . That is, the groove 376 may be formed on the connecting portion 371 .
  • the groove 376 may have a dent shape, but is not limited thereto.
  • the connecting portion 371 is thinly formed on at least one of the first and second assembly wires 321 and 322, the first electrode 154 of the semiconductor light emitting device 150, and the inner side of the barrier rib 340 by a deposition process. By being formed to a thickness, the groove 376 can be formed. That is, the groove 376 may be surrounded by the connection part 371 on the connection part 371 .
  • the end 372 of the second connector 371-2 and the end 154a of the first electrode 154 may be positioned on the same line.
  • the end 372 of the second connector 371-2 and the end 154a of the first electrode 154 may be positioned on the same horizontal line. Therefore, the connecting portion 371 contacts at least one of the first and second assembled wiring lines 321 and 322, the first electrode 154 of the semiconductor light emitting device 150, and the barrier rib 340, so that the connecting portion ( 371) is strengthened to prevent attachment and detachment of the connecting portion 371, thereby improving reliability.
  • the end 373 of the third connection part 371 - 3 may be located lower than the upper surface of the partition wall 340 .
  • the end 373 of the third connection part 371 - 3 may be formed only on the inner side of the partition wall 340 .
  • the barrier rib 340 may be a separation member, a spacer, a blocking member, a dam, or a bank that prevents a short circuit of the connection portion 371 formed in each of the adjacent sub-pixels PX1 , PX2 , and PX3 .
  • the end 373 of the third connection part 371 - 3 may be formed on the upper surface of the barrier rib 340 .
  • the third connection portion 371 - 3 may be formed not only on the inner side of the barrier rib 340 but also on the upper surface of the barrier rib 340 .
  • the third connection part 371 - 3 may be spaced apart from the third connection part 371 - 3 of the adjacent sub-pixels PX1 , PX2 , and PX3 and the upper surface of the barrier rib 340 .
  • the display device 300 may include a second insulating layer 332 .
  • the second insulating layer 332 is formed between the first insulating layer 331 and the semiconductor light emitting device 150 and may be a stopper.
  • the barrier rib 340 and the second barrier rib (341 in FIG. 15 ) are formed of the same material, for example, an organic material
  • the barrier rib 340 may also be removed.
  • the second insulating layer 332 may be formed on the entire area of the substrate 310 to protect the barrier rib 340 . That is, the second insulating layer 332 may be formed on the first insulating layer 331 within the hole 345 of the barrier rib 340 and may be formed on the barrier rib 340 in other areas. Therefore, even if the second barrier rib 341 is removed using an etching process, the barrier rib 340 is not removed by the second insulating layer 332 .
  • the second insulating layer 332 is a material that is not etched by an etchant for etching the second barrier rib 341, and may be formed of, for example, an inorganic material.
  • the second insulating layer 332 may be made of SiO x , SiN x , SiON, or the like.
  • the thickness of the second insulating layer 332 may be 10 nm to 100 nm, but is not limited thereto. When the thickness of the second insulating layer 332 is less than 10 nm, when the second barrier rib 341 is removed, the etchant penetrates the barrier rib 340 through the second insulating layer 332 and the barrier rib 340 may also be removed. When the thickness of the second insulating layer 332 exceeds 100 nm, the thickness of the display device 300 may increase.
  • the display device 300 may include a third insulating layer 333 .
  • the third insulating layer 333 may be disposed between the second insulating layer 332 and the semiconductor light emitting device 150 .
  • the third insulating layer 333 may include an adhesive layer for bonding the semiconductor light emitting device 150 to the second insulating layer 332 .
  • the third insulating layer 333 may be made of a photosensitive material such as photoresist.
  • a photosensitive material may be applied on the substrate 310 .
  • a photoresist film made of a photoresist material may be formed between the second insulating layer 332 and the semiconductor light emitting device 150 .
  • a third insulating layer 333 is formed between the semiconductor light emitting element 150 and the second insulating layer 332, and the semiconductor light emitting element 150 is formed by the third insulating layer 333. ) may be adhered to the second insulating layer 332 .
  • the third insulating layer 333 may be omitted.
  • the display device 300 may include a fourth insulating layer 334 .
  • the fourth insulating layer 334 may be made of an organic material.
  • the fourth insulating layer 334 may be disposed in the groove 376 formed on the connection part 371 .
  • the first connection part 371-1 is disposed on the lower side of the fourth insulating layer 334
  • the second connection part 371-2 is disposed on the first side of the fourth insulating layer 334.
  • the third connection portion 371 - 3 may be disposed on the second side of the fourth insulating layer 334 .
  • the first connection part 371 - 1 may be disposed between the lower side of the fourth insulating layer 334 and at least one of the first and second assembly wires 321 and 322 .
  • the second connection part 371 - 2 may be disposed between the first side of the fourth insulating layer 334 and the first electrode 154 of the semiconductor light emitting device 150 .
  • the third connection portion 371 - 3 may be disposed between the second side portion of the fourth insulating layer 334 and the barrier rib 340 .
  • the ends 372 and 373 of at least one of the second connection part 371-2 and the third connection part 371-3 and the upper surface 334a of the fourth insulating layer 334 may be located on the same line. there is.
  • the position of the ends 372 and 373 of at least one of the second connection part 371-2 and the third connection part 371-3 may be determined by the top surface 334a of the fourth insulating layer 334. there is. That is, as the upper surface 334a of the fourth insulating layer 334 is higher, the position of at least one end 372 or 373 of the second connection part 371-2 or the third connection part 371-3 is also higher than the substrate 310. ) can be increased from the upper surface of
  • the display device 300 may include a fifth insulating layer 335 and an electrode wire 380 .
  • the fifth insulating layer 335 may be disposed on the semiconductor light emitting device 150 and the barrier rib 340 .
  • the fifth insulating layer 335 may be made of an organic material.
  • At least one insulating layer of the first insulating layer 331, the fourth insulating layer 334, the fifth insulating layer 335, and the barrier rib 340 may be formed of the same type of organic material, but for this Not limited.
  • the electrode wiring 380 may be electrically connected to an upper portion of the semiconductor light emitting device 150 through the fifth insulating layer 335 . Therefore, the first voltage is applied to the lower side of the semiconductor light emitting device 150, that is, the first electrode 154, through the connecting portion 371 and at least one of the first assembly line 321 and the second assembly line 322. , and the second voltage may be supplied to the upper side of the semiconductor light emitting device 150 through the electrode wiring 380 . Accordingly, a current flows through the semiconductor light emitting device 150 due to a potential difference between the first voltage and the second voltage, and electrons generated in the first conductivity type semiconductor layer 151 and electrons generated in the second conductivity type semiconductor layer 153 are generated. Holes recombine in the active layer 152 to generate light of a specific wavelength.
  • Comparative Example 1 is an electrically connected structure using a bonding electrode such as solder
  • Comparative Example 2 is an electrical connection structure in the case of a large thickness of the partition wall. It is an electrical connection structure in the case where the diameter D1 of the hole 345 is smaller than the barrier rib of No. 2 and is larger than that of the hole of Comparative Example 2.
  • the comparative example is an electrical connection structure using a bonding electrode such as solder, and in the embodiment, the thickness T1 of the barrier rib 340 is thin and the diameter D1 of the hole 345 is wide.
  • the lighting rate was 71.6% in comparison.
  • the lighting rate was 100% in the embodiment.
  • the thickness T1 of the barrier rib 340 is thin and the diameter D1 of the hole 345 is wide so that the connection portion 371 is formed along the circumference of the semiconductor light emitting device 150.
  • a substrate 310 may be provided.
  • a first assembly line 321 and a second assembly line 322 may be disposed on the substrate 310 .
  • a first insulating layer 331 may be disposed on the first assembly line 321 and the second assembly line 322 .
  • a barrier rib 340 including a plurality of holes 345 may be disposed on the first insulating layer 331 .
  • a second insulating layer 332 may be disposed on the first insulating layer 331 and the barrier rib 340 .
  • a second barrier rib 341 may be disposed on the second insulating layer 332 corresponding to the barrier rib 340 .
  • the second barrier rib 341 may be disposed on top and side surfaces of the barrier rib 340 .
  • the hole 345 of the barrier rib 340 may have a diameter D1
  • the second hole 346 of the second barrier rib 341 may have a second diameter D2
  • the second diameter D2 of the second hole 346 of the second partition wall 341 may be smaller than the diameter D1 of the hole 345 of the partition wall 340 .
  • the semiconductor light emitting device 150 may be assembled into the second hole 346 of the second barrier rib 341 using a self-assembly method as shown in FIG. 7 .
  • the semiconductor light emitting device 150 may have a thickness of T11 and a diameter of D11.
  • the thickness T2 (or height) of the second barrier rib 341 may be 80% to 130% of the thickness T11 of the semiconductor light emitting device 150 .
  • the second diameter D2 of the second hole 346 of the second barrier rib 341 may be 100% to 130% of the diameter D11 of the semiconductor light emitting device 150 .
  • the second distance L2 between the inner side of the second hole 346 and the outer side of the semiconductor light emitting device 150 may be 0% to 15%.
  • the semiconductor light emitting device 150 is stably assembled. and can be fixed.
  • a photoresist layer 333a may be formed by coating a photoresist material on the substrate 310 .
  • the photoresist film 333a may be formed not only on the upper surface of the barrier rib 340 but also in the hole 345 of the barrier rib 340 .
  • the photosensitive film 333a is formed between the semiconductor light emitting element 150 and the second insulating layer 332. may be formed between layers 332 .
  • the semiconductor light emitting device 150 may be assembled and maintained on the second hole 346 by dielectrophoretic force even before the photoresist layer 333a is formed. At this time, since the semiconductor light emitting device 150 is maintained by the dielectrophoretic force, the semiconductor light emitting device 150 contacts the bottom of the second hole 346, that is, the upper surface of the second insulating layer 332, or is positioned on top of it. It can be. For example, a separation space may be formed between the semiconductor light emitting device 150 and the second insulating layer 332 by separating the second insulating layer 332 from the upper surface of the semiconductor light emitting device 150 .
  • the photosensitive material When a photosensitive material is applied, the photosensitive material may be positioned in the separation space to form a photosensitive film 333a.
  • the semiconductor light emitting device 150 may be firmly adhered to the second insulating layer 332 by irradiating light to cure the photoresist layer 333a.
  • the photoresist film and the second barrier rib 341 may be removed using an etching process.
  • the photoresist film may be removed.
  • the semiconductor light emitting device 150 serves as a mask
  • the photoresist layer between the semiconductor light emitting device 150 and the second insulating layer 332 may not be removed and become the third insulating layer 333 . Accordingly, the semiconductor light emitting device 150 may be firmly adhered to the second insulating layer 332 by the third insulating layer 333 .
  • dry etching using O2 plasma may be performed to remove the second barrier rib 341 .
  • the second plasma may serve as a stopper to protect the barrier rib 340 .
  • the barrier rib 340 may be lowered. Since the diameter D1 of the hole 345 of the partition wall 340 is greater than the second diameter D2 of the second hole 346 of the second partition wall 341, the hole 345 can be further inserted. . Accordingly, the distance L1 between the outer side of the semiconductor light emitting device 150 and the inner side of the hole 345 of the barrier rib 340 is further increased, so that the connecting portion 371 can be easily formed without disconnection in a subsequent process. can
  • a metal layer 371a may be formed by depositing a metal on the substrate 310 .
  • a metal layer 371a may be formed on the barrier rib 340 .
  • a metal layer 371a may be formed on the semiconductor light emitting device 150 .
  • the first assembling wire 321 and the second assembling wire 322 are formed between the inner side of the barrier rib 340, that is, the inner side of the hole 345, and the outer side of the semiconductor light emitting device 150. ) may be formed on at least one of the assembled wires.
  • a groove 376 is formed on the metal film 371a positioned between the inner side surface of the barrier rib 340 and the semiconductor light emitting device 150. It can be.
  • the metal layer 371a may be formed of one or more of Ti, Ni, Mo, MoTi, Cu, Cr, and Al.
  • an organic layer 334a may be formed on the metal layer 371a.
  • an organic layer 334a may be formed on the metal layer 371a. After that, the organic layer 334a may be removed. For example, the organic layer 334a may be removed to expose the metal layer 371a on the barrier rib 340, so that the organic layer 334a remains only in the groove 376 and becomes the fourth insulating layer 334.
  • an etching process is performed using the fourth insulating layer 334 disposed in the groove 376 as a mask, and a metal film buried by the fourth insulating layer 334 and not exposed to the outside
  • the remaining metal layer 371a except for 371a may be removed.
  • the metal film 371a buried by the fourth insulating layer 334 and not removed may become the connection portion 371 .
  • the fourth insulating layer 334 may be used as a mask for determining the height of the connecting portion 371 .
  • the height of the metal film 371a buried by the fourth insulating layer 334 also increases, so the height of the connection portion 371 may also increase.
  • the end 372 of the second connection portion 371 - 2 may be positioned on the side of the first electrode 154 of the semiconductor light emitting device 150 .
  • a fifth insulating layer 335 may be formed on the substrate 310, and a contact hole may be formed in the fifth insulating layer 335 to expose an upper side of the semiconductor light emitting device 150. there is.
  • the electrode wiring (electrically connected to the upper side of the semiconductor light emitting device 150 through the contact hole of the fifth insulating layer 335) 380) may be formed.
  • FIG. 24 is a cross-sectional view of a display device according to a second embodiment.
  • the second embodiment is the same as the first embodiment except that the location of the connecting portion 371 is changed.
  • the same reference numerals are given to components having the same shape, structure and/or function as those in the first embodiment, and detailed descriptions are omitted.
  • the display device 300A includes a substrate 310, a first assembly line 321, a second assembly line 322, a first insulating layer 331, and a barrier rib 340. ), the semiconductor light emitting device 150, 150 and the connection part 371 may be included.
  • the position of the connecting portion 371 may be higher than that of the first embodiment.
  • the thickness of the fourth insulating layer 334 may be thicker than that of the first embodiment.
  • the location of the connection portion 371 may be determined by the thickness of the fourth insulating layer 334 . As the thickness of the fourth insulating layer 334 increases, the position of the connection portion 371 may increase.
  • the top surface 334a of the fourth insulating layer 334 may be positioned on the same line as the end 154a of the first electrode 154 of the semiconductor light emitting device 150 . Accordingly, in the first embodiment, the end 372 of the second connection portion 371 - 2 may also coincide with the end 154a of the first electrode 154 of the semiconductor light emitting device 150 .
  • the top surface 334a of the fourth insulating layer 334 is positioned on the passivation layer 157 on the side of the light emitting portions 151, 152, and 153 of the semiconductor light emitting device 150.
  • the end 372 of the second connection portion 371-2 formed by the upper surface 334a of the fourth insulating layer 334 is on the passivation layer 157 on the side surface of the light emitting portions 151, 152, and 153.
  • the end 373 of the third connection part 371 - 3 may be located on the upper surface of the partition wall 340 .
  • the connecting portion 371 contacts not only the first electrode 154 of the semiconductor light emitting device 150 but also the passivation layer 157 and contacts not only the inner side surface of the barrier rib 340 but also the top surface, the adhesive strength of the connecting portion 371 Reliability can be further improved as this is further strengthened.
  • the embodiment may be adopted in the display field for displaying images or information.
  • the embodiment can be adopted in the display field for displaying images or information using a semiconductor light emitting device.
  • the semiconductor light-emitting device may be a micro-level semiconductor light-emitting device or a nano-level semiconductor light-emitting device.
  • the embodiment may be adopted for a TV, signage, smart phone, mobile phone, mobile terminal, automobile HUD, notebook backlight unit, VR or AR display device.

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Abstract

디스플레이 장치는 기판과, 기판 상에 제1 및 제2 조립 배선과, 제1 및 제2 조립 배선 상에 제1 절연층과, 제1 절연층 상에 홀을 갖는 격벽과, 홀에 반도체 발광 소자와, 반도체 발광 소자의 측부와 제1 및 제2 조립 배선 중 적어도 하나의 조립 배선을 전기적으로 연결하는 연결부를 포함한다. 홀의 내측면과 반도체 발광 소자의 외측면 사이의 간격은 반도체 발광 소자의 두께의 50% 내지 200%일 수 있다.

Description

디스플레이 장치
실시예는 디스플레이 장치에 관한 것이다.
디스플레이 장치는 발광 다이오드(Light Emitting Diode)와 같은 자발광 소자를 화소의 광원으로 이용하여 고화질의 영상을 표시한다. 발광 다이오드는 열악한 환경 조건에서도 우수한 내구성을 나타내며, 장수명 및 고휘도가 가능하여 차세대 디스플레이 장치의 광원으로 각광받고 있다.
최근, 신뢰성이 높은 무기 결정 구조의 재료를 이용하여 초소형의 발광 다이오드를 제조하고, 이를 디스플레이 장치의 패널(이하, "디스플레이 패널"이라 함)에 배치하여 차세대 광원으로 이용하기 위한 연구가 진행되고 있다.
이러한 디스플레이 장치는 평판 디스플레이를 넘어, 플렉서블 디스플레이, 폴더블(folderable) 디스플레이, 스트레처블(strechable) 디스플레이, 롤러블(rollable) 디스플레이 등과 같이 다양한 형태로 확대되고 있다.
고해상도를 구현하기 위해서 점차 화소의 사이즈가 작아지고 있고, 이와 같이 작아진 사이즈의 수많은 화소에 발광 소자가 정렬되어야 하므로, 마이크로 또는 나노 스케일 정도로 작은 초소형의 발광 다이오드의 제조에 대한 연구가 활발하게 이루어지고 있다.
통상 디스플레이 장치는 수 천만 개 이상의 화소를 포함한다. 따라서, 사이즈가 작은 수 천만 개 이상의 화소 각각에 적어도 하나 이상의 발광 소자들을 정렬하는 것이 매우 어렵기 때문에, 최근 디스플레이 패널에 발광 소자들을 정렬하는 방안에 대한 다양한 연구가 활발하게 진행되고 있다.
발광 소자의 사이즈가 작아짐에 따라, 이들 발광 소자를 기판 상에 신속하고 정확하게 전사하는 것이 매우 중요한 해결 과제로 대두되고 있다. 최근 개발되고 있는 전사 기술에는 픽앤-플레이스 공법(pick and place process), 레이저 리프트 오프 방식(Laser Lift-off method) 또는 자가 조립 방식(self-assembly method) 등이 있다. 특히, 자성체(또는 자석)를 이용하여 발광 소자를 기판 상에 전사하는 자가 조립 방식이 최근 각광받고 있다.
자가 조립 방식에서는 유체가 수용된 소조 내에 수많은 발광 소자가 투하되고 자성체의 이동에 따라 유체 속에 투하된 발광 소자를 기판의 화소로 이동시켜, 발광 소자가 각 화소에 정렬되고 있다. 따라서, 자가 조립 방식은 수많은 발광 소자를 신속하고 정확하게 기판 상에 전사할 수 있어 차세대 전사 방식으로 각광받고 있다.
도 1은 종래의 디스플레이 장치를 도시한 일 예시도이다.
도 1에 도시한 바와 같이, 기판(1) 상에 제1 및 제2 조립 배선(2, 3)과 전극 배선(4)이 배치된다. 이러한 경우, 제1 및 제2 조립 배선(2, 3)을 이용하여 격벽(6)의 조립 홀(7)에 발광 소자(8)가 조립된 후, 전극 배선(4)이 발광 소자(8)의 하측에 전기적으로 연결된다.
최근 점점 더 요구되는 고해상도 디스플레이를 위해 제1 조립 배선(2)과 제2 조립 배선(3) 사이의 간격이 줄어들고 있다. 따라서, 제1 조립 배선(2)과 제2 조립 배선(3) 사이에 전극 배선(4)을 배치할 공간 마진이 없어, 더 이상 전극 배선(4)이 배치될 수 없다. 이에 따라, 새로운 전극 배선 구조의 개발이 시급하다.
한편, 발광 소자(8)의 하측에 본딩 전극이 배치되어, 본딩 공정을 이용하여 전극 배선(4)과 전기적으로 연결된다.
고온 공정의 제약 등으로 인해 저융점 솔더로 본딩 전극이 이루어진다. 하지만, 솔더는 부착력이 약해, 발광 소자(8)가 이탈되는 문제가 있다.
아울러, 본딩 공정시 본딩 전극이 균일한 두께를 유지하지 못해, 발광 소자(8)가 기울어져 전극 배선(4)과의 접촉 불량으로 점등 불량이 발생되는 문제가 있다.
실시예는 전술한 문제 및 다른 문제를 해결하는 것을 목적으로 한다.
실시예의 다른 목적은 새로운 구조의 전기적 연결 구조를 제시한 디스플레이 장치를 제공하는 것이다.
또한 실시예의 또 다른 목적은 점등율을 향상시킬 수 있는 디스플레이 장치를 제공하는 것이다.
또한 실시예의 또 다른 목적은 조립 불량을 향상시킬 수 있는 디스플레이 장치를 제공하는 것이다.
실시예의 기술적 과제는 본 항목에 기재된 것에 한정되지 않으며, 발명의 설명을 통해 파악될 수 있는 것을 포함한다.
상기 또는 다른 목적을 달성하기 위해 실시예의 일 측면에 따르면, 디스플레이 장치는, 기판; 상기 기판 상에 제1 및 제2 조립 배선; 상기 제1 및 제2 조립 배선 상에 제1 절연층; 상기 제1 절연층 상에 홀을 갖는 격벽; 상기 홀에 반도체 발광 소자; 및 상기 반도체 발광 소자의 측부와 상기 제1 및 제2 조립 배선 중 적어도 하나의 조립 배선을 전기적으로 연결하는 연결부를 포함하고, 상기 홀의 내측면과 상기 반도체 발광 소자의 외측면 사이의 간격은 상기 반도체 발광 소자의 두께의 50% 내지 200%일 수 있다.
디스플레이 장치는 상기 제1 절연층과 상기 반도체 발광 소자 사이에 제2 절연층을 포함할 수 있다. 상기 제2 절연층은 스토퍼일 수 있다.
디스플레이 장치는 상기 제2 절연층과 상기 반도체 발광 소자 사이에 제3 절연층을 포함할 수 있다. 상기 제3 절연층은 접착층을 포함할 수 있다.
상기 연결부는, 상기 홀 내에서 상기 반도체 발광 소자의 둘레를 따라 배치될 수 있다.
상기 반도체 발광 소자는, 제1 영역과 상기 제1 영역 상에 제2 영역을 포함하는 발광부; 적어도 상기 발광부의 상기 제1 영역의 측면 둘레에 제1 전극; 및 상기 발광부의 상기 제2 영역의 측면 둘레에 패시베이션층을 포함할 수 있다.
상기 연결부는 홈을 포함하고, 상기 홈에 제4 절연층을 포함할 수 있다.
디스플레이 장치는 상기 반도체 발광 소자 및 상기 격벽 상에 제5 절연층; 및 상기 제5 절연층을 통해 상기 반도체 발광 소자의 상부와 전기적으로 연결되는 전극 배선을 포함할 수 있다.
실시예는 도 15에 도시한 바와 같이, 이중 격벽(340, 341) 구조를 가질 수 있다. 예컨대, 격벽(340)은 두께(T1)를 가질 수 있다. 격벽(340)은 직경(D1)을 갖는 홀(도 11의 345)을 포함할 수 있다. 제2 격벽(341)은 격벽(340)의 두께(T1)보다 큰 제2 두께(T2)를 가질 수 있다. 제2 격벽(341)은 격벽(340)의 직경(D1)보다 큰 제2 직경(D2)을 갖는 제2 홀(346)을 포함할 수 있다.
자가 조립시, 반도체 발광 소자(150)가 비교적 작은 제2 직경(D2)를 갖는 제2 홀(346) 내로 조립되므로, 상기 조립된 반도체 발광 소자(150)의 외 측면과 제2 격벽(341)의 제2 홀(346)의 내 측면 사이의 간격(L2)이 좁을 수 있다. 이러한 경우, 제2 격벽(341)의 제2 홀(346)에 조립된 반도체 반도체 발광 소자(150)가 제2 홀(346)의 밖으로 이탈되지 않을 수 있다.
또한, 도 16 내지 도 21에 도시한 바와 같이, 제2 격벽(341)을 제거하여 격벽(340)의 홀(345)에 의해 반도체 발광 소자(150)의 외 측면과 홀(345)의 내 측면 사이의 간격(L1)을 넓혀 금속막(371a)의 증차시 단선이 발생되지 않을 수 있다. 이에 따라, 도 22에 도시한 바와 같이, 단선 없는 연결부(371)에 의해 반도체 발광 소자(150)와 제1 조립 배선(321) 및 제2 조립 배선(322) 중 적어도 하나의 조립 배선이 서로 전기적으로 연결될 수 있다.
특히, 실시예는 연결부(371)을 통해 반도체 발광 소자(150)의 측면 연결이 가능하므로, 반도체 발광 소자(150)의 사이즈가 소형화되더라도 단선 없이 안정적인 전기적 연결이 가능하다.
또한, 실시예는 도 16 및 도 17에 도시한 바와 같이, 광에 의해 경화가 가능한 감광막(333a)을 패터닝하여 제3 절연층(334)이 반도체 발광 소자(150)와 제2 절연층(332) 사이에 배치됨으로써, 제3 절연층(334)에 의해 반도체 발광 소자(150)가 제2 절연층(332)에 안정적으로 접착될 수 있다.
아울러, 실시예는 반도체 발광 소자(150)의 측부 둘레를 따라 연결부(371)이 배치되므로, 반도체 발광 소자(150)와 연결부(371) 사이의 접촉 면적을 극대화하여 휘도를 향상시킬 수 있고 서브 화소(PX1, PX2, PX3) 간 휘도 균일도를 확보할 수 있다.
실시예의 적용 가능성의 추가적인 범위는 이하의 상세한 설명으로부터 명백해질 것이다. 그러나 실시예의 사상 및 범위 내에서 다양한 변경 및 수정은 당업자에게 명확하게 이해될 수 있으므로, 상세한 설명 및 바람직한 실시예와 같은 특정 실시예는 단지 예시로 주어진 것으로 이해되어야 한다.
도 1은 종래의 디스플레이 장치를 도시한다.
도 2은 실시예에 따른 디스플레이 장치가 배치된 주택의 거실을 도시한다.
도 3는 실시예에 따른 디스플레이 장치를 개략적으로 보여주는 블록도이다.
도 4는 도 3의 화소의 일 예를 보여주는 회로도이다.
도 5은 도 2의 디스플레이 장치에서 제1 패널영역의 확대도이다.
도 6은 도 5의 A2 영역의 확대도이다.
도 7는 실시예에 따른 발광 소자가 자가 조립 방식에 의해 기판에 조립되는 예를 나타내는 도면이다.
도 8은 출원인의 비공개 기술에 따른 디스플레이 장치를 도시한다.
도 9는 제1 실시예에 따른 디스플레이 장치를 도시한 평면도이다.
도 10은 제1 실시예에 따른 디스플레이 장치를 도시한 단면도이다.
도 11은 도 10의 제1 서브 화소를 도시한 단면도이다.
도 12는 반도체 도 10의 반도체 발광 소자를 도시한 단면도이다.
도 13은 비교예 및 실시예의 전기적 특성을 보여주는 그래프이다.
도 14a 및 도 14b는 비교예 및 실시예의 점등 상태를 보여준다.
도 15 내지 도 23은 제1 실시예에 따른 디스플레이 장치의 제조 방법을 도시한다.
도 24는 제2 실시예에 따른 디스플레이 장치를 도시한 단면도이다.
도면들에 도시된 구성 요소들의 크기, 형상, 수치 등은 실제와 상이할 수 있다. 또한, 동일한 구성 요소들에 대해서 도면들 간에 서로 상이한 크기, 형상, 수치 등으로 도시되더라도, 이는 도면 상의 하나의 예시일 뿐이며, 동일한 구성 요소들에 대해서는 도면들 간에 서로 동일한 크기, 형상, 수치 등을 가질 수 있다.
이하, 첨부된 도면을 참조하여 본 명세서에 개시된 실시예를 상세히 설명하되, 도면 부호에 관계없이 동일하거나 유사한 구성요소는 동일한 참조 번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다. 이하의 설명에서 사용되는 구성요소에 대한 접미사 '모듈' 및 '부'는 명세서 작성의 용이함이 고려되어 부여되거나 혼용되는 것으로서, 그 자체로 서로 구별되는 의미 또는 역할을 갖는 것은 아니다. 또한, 첨부된 도면은 본 명세서에 개시된 실시예를 쉽게 이해할 수 있도록 하기 위한 것이며, 첨부된 도면에 의해 본 명세서에 개시된 기술적 사상이 제한되는 것은 아니다. 또한, 층, 영역 또는 기판과 같은 요소가 다른 구성요소 '상(on)'에 존재하는 것으로 언급될 때, 이것은 직접적으로 다른 요소 상에 존재하거나 또는 그 사이에 다른 중간 요소가 존재할 수도 있는 것을 포함한다.
본 명세서에서 설명되는 디스플레이 장치에는 TV, 샤이니지, 휴대폰, 스마트 폰(smart phone), 자동차용 HUD(head-Up Display), 노트북 컴퓨터(laptop computer)용 백라이트 유닛, VR이나 AR용 디스플레이 등이 포함될 수 있다. 그러나, 본 명세서에 기재된 실시예에 따른 구성은 추후 개발되는 새로운 제품형태이라도, 디스플레이가 가능한 장치에도 적용될 수 있다.
이하 실시예에 따른 발광 소자 및 이를 포함하는 디스플레이 장치에 대해 설명한다.
도 2은 실시예에 따른 디스플레이 장치가 배치된 주택의 거실을 도시한다.
도 2을 참조하면, 실시예의 디스플레이 장치(100)는 세탁기(101), 로봇 청소기(102), 공기 청정기(103) 등의 각종 전자 제품의 상태를 표시할 수 있고, 각 전자 제품들과 IOT 기반으로 통신할 수 있으며 사용자의 설정 데이터에 기초하여 각 전자 제품들을 제어할 수도 있다.
실시예에 따른 디스플레이 장치(100)는 얇고 유연한 기판 위에 제작되는 플렉서블 디스플레이(flexible display)를 포함할 수 있다. 플렉서블 디스플레이는 기존의 평판 디스플레이의 특성을 유지하면서, 종이와 같이 휘어지거나 말릴 수 있다.
플렉서블 디스플레이에서 시각정보는 매트릭스 형태로 배치되는 단위 화소(unit pixel)의 발광이 독자적으로 제어됨에 의하여 구현될 수 있다. 단위 화소는 하나의 색을 구현하기 위한 최소 단위를 의미한다. 플렉서블 디스플레이의 단위 화소는 발광 소자에 의하여 구현될 수 있다. 실시예에서 발광 소자는 Micro-LED나 Nano-LED일 수 있으나 이에 한정되는 것은 아니다.
도 3는 실시예에 따른 디스플레이 장치를 개략적으로 보여주는 블록도이고, 도 4는 도 3의 화소의 일 예를 보여주는 회로도이다.
도 3 및 도 4를 참조하면, 실시예에 따른 디스플레이 장치는 디스플레이 패널(10), 구동 회로(20), 스캔 구동부(30) 및 전원 공급 회로(50)를 포함할 수 있다.
실시예의 디스플레이 장치(100)는 액티브 매트릭스(AM, Active Matrix)방식 또는 패시브 매트릭스(PM, Passive Matrix) 방식으로 발광 소자를 구동할 수 있다.
구동 회로(20)는 데이터 구동부(21)와 타이밍 제어부(22)를 포함할 수 있다.
디스플레이 패널(10)은 직사각형으로 이루어질 수 있지만, 이에 대해서는 한정하지 않는다. 즉, 디스플레이 패널(10)은 원형 또는 타원형으로 형성될 수 있다. 디스플레이 패널(10)의 적어도 일 측은 소정의 곡률로 구부러지도록 형성될 수 있다.
디스플레이 패널(10)은 표시 영역(DA)과 표시 영역(DA)의 주변에 배치된 비표시 영역(NDA)으로 구분될 수 있다. 표시 영역(DA)은 화소(PX)들이 형성되어 영상을 디스플레이하는 영역이다. 디스플레이 패널(10)은 데이터 라인들(D1~Dm, m은 2 이상의 정수), 데이터 라인들(D1~Dm)과 교차되는 스캔 라인들(S1~Sn, n은 2 이상의 정수), 고전위 전압이 공급되는 고전위 전압 라인(VDDL), 저전위 전압이 공급되는 저전위 전압 라인(VSSL) 및 데이터 라인들(D1~Dm)과 스캔 라인들(S1~Sn)에 접속된 화소(PX)들을 포함할 수 있다.
화소(PX)들 각각은 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3)를 포함할 수 있다. 제1 서브 화소(PX1)는 제1 주 파장의 제1 컬러 광을 발광하고, 제2 서브 화소(PX2)는 제2 주 파장의 제2 컬러 광을 발광하며, 제3 서브 화소(PX3)는 제3 주 파장의 제3 컬러 광을 발광할 수 있다. 제1 컬러 광은 적색 광, 제2 컬러 광은 녹색 광, 제3 컬러 광은 청색 광일 수 있으나, 이에 한정되지 않는다. 또한, 도 3에서는 화소(PX)들 각각이 3 개의 서브 화소들을 포함하는 것을 예시하였으나, 이에 한정되지 않는다. 즉, 화소(PX)들 각각은 4 개 이상의 서브 화소들을 포함할 수 있다.
제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3) 각각은 데이터 라인들(D1~Dm) 중 적어도 하나, 스캔 라인들(S1~Sn) 중 적어도 하나 및 고전위 전압 라인(VDDL)에 접속될 수 있다. 제1 서브 화소(PX1)는 도 4과 같이 발광 소자(LD)들과 발광 소자(LD)들에 전류를 공급하기 위한 복수의 트랜지스터들과 적어도 하나의 커패시터(Cst)를 포함할 수 있다.
도면에 도시되지 않았지만, 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3) 각각은 단지 하나의 발광 소자(LD)와 적어도 하나의 커패시터(Cst)를 포함할 수도 있다.
발광 소자(LD)들 각각은 제1 전극, 복수의 도전형 반도체층 및 제2 전극을 포함하는 반도체 발광 다이오드일 수 있다. 여기서, 제1 전극은 애노드 전극, 제2 전극은 캐소드 전극일 수 있지만, 이에 대해서는 한정하지 않는다.
발광 소자(LD)는 수평형 발광 소자, 플립칩형 발광 소자 및 수직형 발광 소자 중 하나일 수 있다.
복수의 트랜지스터들은 도 4와 같이 발광 소자(LD)들에 전류를 공급하는 구동 트랜지스터(DT), 구동 트랜지스터(DT)의 게이트 전극에 데이터 전압을 공급하는 스캔 트랜지스터(ST)를 포함할 수 있다. 구동 트랜지스터(DT)는 스캔 트랜지스터(ST)의 소스 전극에 접속되는 게이트 전극, 고전위 전압이 인가되는 고전위 전압 라인(VDDL)에 접속되는 소스 전극 및 발광 소자(LD)들의 제1 전극들에 접속되는 드레인 전극을 포함할 수 있다. 스캔 트랜지스터(ST)는 스캔 라인(Sk, k는 1≤k≤n을 만족하는 정수)에 접속되는 게이트 전극, 구동 트랜지스터(DT)의 게이트 전극에 접속되는 소스 전극 및 데이터 라인(Dj, j는 1≤j≤m을 만족하는 정수)에 접속되는 드레인 전극을 포함할 수 있다.
커패시터(Cst)는 구동 트랜지스터(DT)의 게이트 전극과 소스 전극 사이에 형성된다. 스토리지 커패시터(Cst)는 구동 트랜지스터(DT)의 게이트 전압과 소스 전압의 차이값을 충전한다.
구동 트랜지스터(DT)와 스캔 트랜지스터(ST)는 박막 트랜지스터(thin film transistor)로 형성될 수 있다. 또한, 도 4에서는 구동 트랜지스터(DT)와 스캔 트랜지스터(ST)가 P 타입 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)으로 형성된 것을 중심으로 설명하였으나, 본 발명은 이에 한정되지 않는다. 구동 트랜지스터(DT)와 스캔 트랜지스터(ST)는 N 타입 MOSFET으로 형성될 수도 있다. 이 경우, 구동 트랜지스터(DT)와 스캔 트랜지스터(ST)들 각각의 소스 전극과 드레인 전극의 위치는 변경될 수 있다.
또한, 도 4에서는 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3) 각각이 하나의 구동 트랜지스터(DT), 하나의 스캔 트랜지스터(ST) 및 하나의 커패시터(Cst)를 갖는 2T1C (2 Transistor - 1 capacitor)를 포함하는 것을 예시하였으나, 본 발명은 이에 한정되지 않는다. 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3) 각각은 복수의 스캔 트랜지스터(ST)들과 복수의 커패시터(Cst)들을 포함할 수 있다.
제2 서브 화소(PX2)와 제3 서브 화소(PX3)는 제1 서브 화소(PX1)와 실질적으로 동일한 회로도로 표현될 수 있으므로, 이들에 대한 자세한 설명은 생략한다.
구동 회로(20)는 디스플레이 패널(10)을 구동하기 위한 신호들과 전압들을 출력한다. 이를 위해, 구동 회로(20)는 데이터 구동부(21)와 타이밍 제어부(22)를 포함할 수 있다.
데이터 구동부(21)는 타이밍 제어부(22)로부터 디지털 비디오 데이터(DATA)와 소스 제어 신호(DCS)를 입력 받는다. 데이터 구동부(21)는 소스 제어 신호(DCS)에 따라 디지털 비디오 데이터(DATA)를 아날로그 데이터 전압들로 변환하여 디스플레이 패널(10)의 데이터 라인들(D1~Dm)에 공급한다.
타이밍 제어부(22)는 호스트 시스템으로부터 디지털 비디오 데이터(DATA)와 타이밍 신호들을 입력받는다. 타이밍 신호들은 수직동기신호(vertical sync signal), 수평동기신호(horizontal sync signal), 데이터 인에이블 신호(data enable signal) 및 도트 클럭(dot clock)을 포함할 수 있다. 호스트 시스템은 스마트폰 또는 태블릿 PC의 어플리케이션 프로세서, 모니터, TV의 시스템 온 칩 등일 수 있다.
타이밍 제어부(22)는 데이터 구동부(21)와 스캔 구동부(30)의 동작 타이밍을 제어하기 위한 제어신호들을 생성한다. 제어신호들은 데이터 구동부(21)의 동작 타이밍을 제어하기 위한 소스 제어 신호(DCS)와 스캔 구동부(30)의 동작 타이밍을 제어하기 위한 스캔 제어 신호(SCS)를 포함할 수 있다.
구동 회로(20)는 디스플레이 패널(10)의 일 측에 마련된 비표시 영역(NDA)에서 배치될 수 있다. 구동 회로(20)는 집적회로(integrated circuit, IC)로 형성되어 COG(chip on glass) 방식, COP(chip on plastic) 방식, 또는 초음파 접합 방식으로 디스플레이 패널(10) 상에 장착될 수 있으나, 본 발명은 이에 한정되지 않는다. 예를 들어, 구동 회로(20)는 디스플레이 패널(10)이 아닌 회로 보드(미도시) 상에 장착될 수 있다.
데이터 구동부(21)는 COG(chip on glass) 방식, COP(chip on plastic) 방식, 또는 초음파 접합 방식으로 디스플레이 패널(10) 상에 장착되고, 타이밍 제어부(22)는 회로 보드 상에 장착될 수 있다.
스캔 구동부(30)는 타이밍 제어부(22)로부터 스캔 제어 신호(SCS)를 입력 받는다. 스캔 구동부(30)는 스캔 제어 신호(SCS)에 따라 스캔 신호들을 생성하여 디스플레이 패널(10)의 스캔 라인들(S1~Sn)에 공급한다. 스캔 구동부(30)는 다수의 트랜지스터들을 포함하여 디스플레이 패널(10)의 비표시 영역(NDA)에 형성될 수 있다. 또는, 스캔 구동부(30)는 집적 회로로 형성될 수 있으며, 이 경우 디스플레이 패널(10)의 다른 일 측에 부착되는 게이트 연성 필름 상에 장착될 수 있다.
회로 보드는 이방성 도전 필름(anisotropic conductive film)을 이용하여 디스플레이 패널(10)의 일 측 가장자리에 마련된 패드들 상에 부착될 수 있다. 이로 인해, 회로 보드의 리드 라인들은 패드들에 전기적으로 연결될 수 있다. 회로 보드는 연성 인쇄 회로 보드(flexible printed circuit board), 인쇄 회로 보드(printed circuit board) 또는 칩온 필름(chip on film)과 같은 연성 필름(flexible film)일 수 있다. 회로 보드는 디스플레이 패널(10)의 하부로 벤딩(bending)될 수 있다. 이로 인해, 회로 보드의 일 측은 디스플레이 패널(10)의 일 측 가장자리에 부착되며, 타 측은 디스플레이 패널(10)의 하부에 배치되어 호스트 시스템이 장착되는 시스템 보드에 연결될 수 있다.
전원 공급 회로(50)는 시스템 보드로부터 인가되는 메인 전원으로부터 디스플레이 패널(10)의 구동에 필요한 전압들을 생성하여 디스플레이 패널(10)에 공급할 수 있다. 예를 들어, 전원 공급 회로(50)는 메인 전원으로부터 디스플레이 패널(10)의 발광 소자(LD)들을 구동하기 위한 고전위 전압(VDD)과 저전위 전압(VSS)을 생성하여 디스플레이 패널(10)의 고전위 전압 라인(VDDL)과 저전위 전압 라인(VSSL)에 공급할 수 있다. 또한, 전원 공급 회로(50)는 메인 전원으로부터 구동 회로(20)와 스캔 구동부(30)를 구동하기 위한 구동 전압들을 생성하여 공급할 수 있다.
도 5은 도3의 디스플레이 장치에서 제1 패널영역의 확대도이다.
도 5을 참조하면, 실시예의 디스플레이 장치(100)는 제1 패널영역(A1)과 같은 복수의 패널영역들이 타일링에 의해 기구적, 전기적 연결되어 제조될 수 있다.
제1 패널영역(A1)은 단위 화소(도 3의 PX) 별로 배치된 복수의 반도체 발광 소자(150)를 포함할 수 있다.
예컨대, 단위 화소(PX)는 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3)를 포함할 수 있다. 예컨대, 복수의 적색 반도체 발광 소자(150R)가 제1 서브 화소(PX1)에 배치되고, 복수의 녹색 반도체 발광 소자(150G)가 제2 서브 화소(PX2)에 배치되며, 복수의 청색 반도체 발광 소자(150B)가 제3 서브 화소(PX3)에 배치될 수 있다. 단위 화소(PX)는 반도체 발광 소자가 배치되지 않는 제4 서브 화소를 더 포함할 수도 있지만, 이에 대해서는 한정하지 않는다.
도 6은 도 5의 A2 영역의 확대도이다.
도 6을 참조하면, 실시예의 디스플레이 장치(100)는 기판(200), 조립 배선(201, 202), 절연층(206) 및 복수의 반도체 발광 소자(150)를 포함할 수 있다. 이보다 더 많은 구성 요소들이 포함될 수 있다.
조립 배선은 서로 이격된 제1 조립 배선(201) 및 제2 조립 배선(202)을 포함할 수 있다. 제1 조립 배선(201) 및 제2 조립 배선(202)은 반도체 발광 소자(150)를 조립하기 위해 유전영동힘을 생성하기 위해 구비될 수 있다. 예컨대, 반도체 발광 소자(150)는 수평형 반도체 발광 소자, 플립칩형 반도체 발광 소자 및 수직형 반도체 발광 소자 중 하나일 수 있다.
반도체 발광 소자(150)는 각각 단위 화소(sub-pixel)를 이루기 위하여 적색 반도체 발광 소자(150), 녹색 반도체 발광 소자(150G) 및 청색 반도체 발광 소자(150B0를 포함할 수 있으나 이에 한정되는 것은 아니며, 적색 형광체와 녹색 형광체 등을 구비하여 각각 적색과 녹색을 구현할 수도 있다.
기판(200)은 그 기판(200) 상에 배치되는 구성 요소들을 지지하는 지지 부재이거나 구성 요소들을 보호하는 보호 부재일 수 있다.
기판(200)은 리지드(rigid) 기판이거나 플렉서블(flexible) 기판일 수 있다. 기판(200)은 사파이어, 유리, 실리콘이나 폴리이미드(Polyimide)로 형성될 수 있다. 또한 기판(200)은 PEN(Polyethylene Naphthalate), PET(Polyethylene Terephthalate) 등의 유연성 있는 재질을 포함할 수 있다. 또한, 기판(200)은 투명한 재질일 수 있으나 이에 한정되는 것은 아니다.
기판(200)은 도 3 및 도 4에 도시된 서브 화소(PX1, PX2, PX3) 내의 회로, 예컨대 트랜지스터(ST, DT), 커패시터(Cst), 신호 배선 등이 구비된 백플레인(backplane)일 수 있지만, 이에 대해서는 한정하지 않는다.
절연층(206)은 폴리이미드, PAC, PEN, PET, 폴리머 등과 같이 절연성과 유연성 있는 유기물 재질이나 실리콘 옥사이드(SiO2)나 실리콘 나이트라이드 계열(SiNx) 등을 같은 무기물 재질을 포함할 수 있으며, 기판(200)과 일체로 이루어져 하나의 기판을 형성할 수도 있다.
절연층(206)은 접착성과 전도성을 가지는 전도성 접착층일 수 있고, 전도성 접착층은 연성을 가져서 디스플레이 장치의 플렉서블 기능을 가능하게 할 수 있다. 예를 들어, 절연층(206)은 이방성 전도성 필름(ACF, anisotropy conductive film)이거나 이방성 전도매질, 전도성 입자를 함유한 솔루션(solution) 등의 전도성 접착층일 수 있다. 전도성 접착층은 두께에 대해 수직방향으로는 전기적으로 전도성이나, 두께에 대해 수평방향으로는 전기적으로 절연성을 가지는 레이어일 수 있다.
절연층(206)은 반도체 발광 소자(150)가 삽입되기 위한 조립 홀(203)을 포함할 수 있다. 따라서, 자가 조립시, 반도체 발광 소자(150)가 절연층(206)의 조립 홀(203)에 용이하게 삽입될 수 있다. 조립 홀(203)은 삽입 홀, 고정 홀, 정렬 홀 등으로 불릴 수 있다.
조립 홀(203)은 홀, 홈, 그루브, 리세스, 포켓 등으로 불릴 수 있다.
조립 홀(203)은 반도체 발광 소자(150)의 형상에 따라 상이할 수 있다. 예컨대, 적색 반도체 발광 소자, 녹색 반도체 발광 소자 및 청색 반도체 발광 소자 각각은 상이한 형상을 가지며, 이들 반도체 발광 소자 각각의 형상에 대응하는 형상을 갖는 조립 홀(203)을 가질 수 있다. 예컨대, 조립 홀(203)은 적색 반도체 발광 소자가 조립되기 위한 제1 조립 홀, 녹색 반도체 발광 소자가 조립되기 위한 제2 조립 홀 및 청색 반도체 발광 소자가 조립되기 위한 제3 조립 홀을 포함할 수 있다. 예컨대, 적색 반도체 발광 소자는 원형을 가지고, 녹색 반도체 발광 소자는 제1 단축과 제2 장축을 갖는 제1 타원형을 가지며, 청색 반도체 발광 소자는 제2 단축과 제2 장축을 갖는 제2 타원형을 가질 수 있지만, 이에 대해서는 한정하지 않는다. 청색 반도체 발광 소자의 타원형의 제2 장축은 녹색 반도체 발광 소자의 타원형의 제2 장축보다 크고, 청색 반도체 발광 소자의 타원형의 제2 단축은 녹색 반도체 발광 소자의 타원형의 제1 단축보다 작을 수 있다.
한편, 반도체 발광 소자(150)를 기판(200) 상에 장착하는 방식은 예컨대, 자가 조립 방식(도 7)과 전사 방식 등이 있을 수 있다.
도 7는 실시예에 따른 반도체 발광 소자가 자가 조립 방식에 의해 기판에 조립되는 예를 나타내는 도면이다.
도 6 및 도 7를 참조하여 반도체 발광 소자의 자가 조립 방식을 설명한다.
기판(200)은 디스플레이 장치의 패널 기판일 수 있다. 이후 설명에서는 기판(200)은 디스플레이 장치의 패널 기판인 경우로 설명하나 실시예가 이에 한정되는 것은 아니다.
기판(200)은 유리나 폴리이미드(Polyimide)로 형성될 수 있다. 또한 기판(200)은 PEN(Polyethylene Naphthalate), PET(Polyethylene Terephthalate) 등의 유연성 있는 재질을 포함할 수 있다. 또한, 기판(200)은 투명한 재질일 수 있으나 이에 한정되는 것은 아니다.
도 7를 참조하면, 반도체 발광 소자(150)는 유체(1200)가 채워진 챔버(1300)에 투입될 수 있다. 유체(1200)는 초순수 등의 물일 수 있으나 이에 한정되는 것은 아니다. 챔버는 수조, 컨테이너, 용기 등으로 불릴 수 있다.
이 후, 기판(200)이 챔버(1300) 상에 배치될 수 있다. 실시예에 따라, 기판(200)은 챔버(1300) 내로 투입될 수도 있다.
도 6에 도시한 바와 같이, 기판(200)에는 조립될 반도체 발광 소자(150) 각각에 대응하는 한 쌍의 조립 배선(201, 202)이 배치될 수 있다.
조립 배선(201, 202)은 투명 전극(ITO)으로 형성되거나, 전기 전도성이 우수한 금속물질을 포함할 수 있다. 예를 들어, 조립 배선(201, 202)은 티탄(Ti), 크롬(Cr), 니켈(Ni), 알루미늄(Al), 백금(Pt), 금(Au), 텅스텐(W), 몰리브덴(Mo) 중 적어도 어느 하나 또는 이들의 합금으로 형성될 수 있다.
조립 배선(201, 202)은 외부에서 공급된 전압에 의해 전기장이 형성되고, 이 전기장에 의해 유전영동힘이 조립 배선(201, 202) 사이에 형성될 수 있다. 이 유전영동힘에 의해 기판(200) 상의 조립 홀(203)에 반도체 발광 소자(150)를 고정시킬 수 있다.
조립 배선(201, 202) 간의 간격은 반도체 발광 소자(150)의 폭 및 조립 홀(203)의 폭보다 작게 형성되어, 전기장을 이용한 반도체 발광 소자(150)의 조립 위치를 보다 정밀하게 고정할 수 있다.
조립 배선(201, 202) 상에는 절연층(206)이 형성되어, 조립 배선(201, 202)을 유체(1200)로부터 보호하고, 조립 배선(201, 202)에 흐르는 전류의 누출을 방지할 수 있다. 절연층(206)은 실리카, 알루미나 등의 무기물 절연체 또는 유기물 절연체가 단일층 또는 다층으로 형성될 수 있다.
또한 절연층(206)은 폴리이미드, PEN, PET 등과 같이 절연성과 유연성 있는 재질을 포함할 수 있으며, 기판(200)과 일체로 이루어져 하나의 기판을 형성할 수도 있다.
절연층(206)은 접착성이 있는 절연층일 수 있거나, 전도성을 가지는 전도성 접착층일 수 있다. 절연층(206)은 연성이 있어서 디스플레이 장치의 플렉서블 기능을 가능하게 할 수 있다.
절연층(206)은 격벽을 가지고, 이 격벽에 의해 조립 홀(203)이 형성될 수 있다. 예컨대, 기판(200)의 형성 시, 절연층(206)의 일부가 제거됨으로써, 반도체 발광 소자(150)들 각각이 절연층(206)의 조립 홀(203)에 조립될 수 있다.
기판(200)에는 반도체 발광 소자(150)들이 결합되는 조립 홀(203)이 형성되고, 조립 홀(203)이 형성된 면은 유체(1200)와 접촉할 수 있다. 조립 홀(203)은 반도체 발광 소자(150)의 정확한 조립 위치를 가이드할 수 있다.
한편, 조립 홀(203)은 대응하는 위치에 조립될 반도체 발광 소자(150)의 형상에 대응하는 형상 및 크기를 가질 수 있다. 이에 따라, 조립 홀(203)에 다른 반도체 발광 소자가 조립되거나 복수의 반도체 발광 소자들이 조립되는 것을 방지할 수 있다.
다시 도 7를 참조하면, 기판(200)이 배치된 후, 자성체를 포함하는 조립 장치(1100)가 기판(200)을 따라 이동할 수 있다. 자성체로 예컨대, 자석이나 전자석이 사용될 수 있다. 조립 장치(1100)는 자기장이 미치는 영역을 유체(1200) 내로 최대화하기 위해, 기판(200)과 접촉한 상태로 이동할 수 있다. 실시예에 따라서는, 조립 장치(1100)가 복수의 자성체를 포함하거나, 기판(200)과 대응하는 크기의 자성체를 포함할 수도 있다. 이 경우, 조립 장치(1100)의 이동 거리는 소정 범위 이내로 제한될 수도 있다.
조립 장치(1100)에 의해 발생하는 자기장에 의해, 챔버(1300) 내의 반도체 발광 소자(150)는 조립 장치(1100)를 향해 이동할 수 있다.
반도체 발광 소자(150)는 조립 장치(1100)를 향해 이동 중, 조립 홀(203)로 진입하여 기판(200)과 접촉될 수 있다.
이때, 기판(200)에 형성된 조립 배선(201, 202)에 의해 가해지는 전기장에 의해, 기판(200)에 접촉된 반도체 발광 소자(150)가 조립 장치(1100)의 이동에 의해 이탈되는 것이 방지될 수 있다.
즉, 상술한 전자기장을 이용한 자가 조립 방식에 의해, 반도체 발광 소자(150)들 각각이 기판(200)에 조립되는 데 소요되는 시간을 급격히 단축시킬 수 있으므로, 대면적 고화소 디스플레이를 보다 신속하고 경제적으로 구현할 수 있다.
기판(200)의 조립 홀(203) 상에 조립된 반도체 발광 소자(150)와 기판(200) 사이에는 소정의 솔더층(미도시)이 더 형성되어 반도체 발광 소자(150)의 결합력을 향상시킬 수 있다.
이후 반도체 발광 소자(150)에 전극 배선(미도시)이 연결되어 전원을 인가할 수 있다.
다음으로 도시되지 않았지만, 후공정에 의해 적어도 하나 이상의 절연층이 형성될 수 있다. 적어도 하나 이상의 절연층은 투명 레진이거나 또는 반사물질, 산란물질이 포함된 레진일 수 있다.
한편, 실시예는 이중 격벽 구조를 이용하여, 반도체 발광 소자의 조립율을 향상시킬 수 있다. 실시예는 이중 격벽 구조를 이용하여 반도체 발광 소자의 측부 둘레를 따라 단선없이 안정적으로 전기적 연결이 가능하여 휘도를 향상시키고 휘도 균일도를 확보할 수 있다.
이하에서 누락된 설명은 도 2 내지 도 7 및 해당 도면과 관련하여 상술된 설명으로부터 용이하게 이해될 수 있다.
도 8은 출원인의 비공개 기술에 따른 디스플레이 장치를 도시한다.
도 8에 도시한 바와 같이, 발광 소자(8)의 하측 대신 측부에 전기적 연결하는 연구가 개발되고 있다.
즉, 기판(1) 상에 제1 및 제2 조립 배선(2, 3)이 배치되고, 제1 및 제2 조립 배선(2, 3)을 이용하여 발광 소자(8)가 격벽(6)의 조립 홀(7)에 조립된다. 이후, 격벽(6) 상에 금속막(9)이 증착되고, 이 금속막(9)을 식각하여 발광 소자(8)의 측부 상에 전기적으로 연결된다.
하지만, 도 8에 도시한 바와 같이, 발광 소자(8)의 외 측면과 조립 홀(7)의 내 측면 사이의 간격이 너무 좁아, 발광 소자(8)의 외 측면과 조립 홀(7)의 내 측면 사이에 증착된 금속막(9)은 안정적으로 증착되기 어려워 전기적 단선이 발생된다. 이러한 전기적 단선은 점등 불량을 야기하는 문제가 있다.
이를 해결하기 위해 발광 소자(8)의 외 측면과 조립 홀(7)의 내 측면 사이의 간격을 넓히기 위해서는 조립 홀(7)이 커져야 하고, 이는 고 해상도에 역행하는 문제가 있다. 즉, 발광 소자(8)의 측부의 전기적 연결을 위해서는 조립 홀(7)의 직경을 증가시켜야 하지만, 조립 홀(7)의 직경이 증가되면 해상도는 떨어질 수 있다.
따라서, 고 해상도를 구현하면서 발광 소자(8)의 측부에 대한 전기적 연결이 용이한 새로운 공정이나 구조의 개발이 시급하다.
상술한 문제를 해소하기 위해 하기의 제1 실시예 및 제2 실시예가 상세히 설명된다.
[제1 실시예]
도 9는 제1 실시예에 따른 디스플레이 장치를 도시한 평면도이다. 도 10은 제1 실시예에 따른 디스플레이 장치를 도시한 단면도이다. 도 11은 도 10의 제1 서브 화소를 도시한 단면도이다.
도 9 내지 도 11을 참조하면, 제1 실시예에 따른 디스플레이 장치(300)는 기판(310), 제1 조립 배선(321), 제2 조립 배선(322), 제1 절연층(331), 격벽(340), 반도체 발광 소자(150) 및 연결부(371)을 포함할 수 있다.
기판(310)은 그 기판(310) 상에 배치되는 구성 요소들을 지지하는 지지 부재이거나 구성 요소들을 보호하는 보호 부재일 수 있다.
기판(310) 상에 복수의 화소가 정의되고, 각 화소는 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3)를 포함할 수 있다.
제1 및 제2 조립 배선(321, 322)은 기판(310) 상에 배치될 수 있다. 예컨대, 제1 및 제2 조립 배선(321, 322) 및 기판(310)의 상면에 접할 수 있지만, 이에 대해서는 한정하지 않는다. 예컨대, 제1 및 제2 조립 배선(321, 322)은 동일한 층에 배치될 수 있다. 예컨대, 제1 및 제2 조립 배선(321, 322)은 서로 나란하게 배치될 수 있다. 제1 및 제2 조립 배선(321, 322)은 자가 조립 방식에서 반도체 발광 소자(150)를 홀(345)에 조립하는 역할을 할 수 있다. 즉, 자가 조립시 제1 및 제2 조립 배선(321, 322)에 공급된 전압에 의해 전기장이 제1 조립 배선(321) 및 제2 조립 배선(322) 사이에 생성되고, 이 전기장에 의해 형성된 유전영동힘에 의해 조립 장치(도 7의 1100)에 의해 이동 중인 반도체 발광 소자(150)가 홀(345)에 조립될 수 있다.
제1 절연층(331)은 기판(310) 상에 배치될 수 있다. 예컨대, 제1 절연층(331)은 무기 물질이나 유기 물질로 이루어질 수 있다. 예컨대, 제1 절연층(331)은 유전영동힘과 관련된 유전율을 갖는 물질로 이루어질 수 있다. 따라서, 제1 조립 배선(321)과 제2 조립 배선(322)에 인가된 전압에 의해 형성된 유전영동힘은 제1 절연층(331)의 유전율에 따라 달라질 수 있다.
격벽(340)은 제1 절연층(331) 상에 배치될 수 있다. 격벽(340)은 반도체 발광 소자(150)가 조립되기 위한 복수의 홀(345)을 가질 수 있다. 예컨대, 홀(345)의 내 측면과 바닥면은 외부에 노출될 수 있다. 예컨대, 제1 내지 제3 서브 화소(PX1, PX2, PX3) 각각에 적어도 하나의 홀(345)이 구비될 수 있다.
격벽(340)은 반도체 발광 소자(150)의 두께(T11)를 고려하여 그 두께(T1)가 결정될 수 있다. 예컨대, 격벽(340)의 두께(T1)는 반도체 발광 소자(150)의 두께(T11)보다 작을 수 있다. 따라서, 반도체 발광 소자(150)의 상측은 격벽(340)의 상면보다 더 높게 위치될 수 있다. 즉, 반도체 발광 소자(150)의 상측은 격벽(340)의 상면으로부터 상부 방향으로 돌출될 수 있다. 예컨대, 격벽(340)의 두께(T1)는 반도체 발광 소자(150)의 두께(T11)의 10% 내지 70%일 수 있다. 격벽(340)의 두께(T1)가 반도체 발광 소자(150)의 두께(T11)의 10%미만인 경우, 반도체 발광 소자(150) 간의 광의 혼색이 발생될 수 있다. 격벽(340)의 두께(T1)가 반도체 발광 소자(150)의 두께(T11)의 70%를 초과한 경우, 홀(345) 내의 깊이가 깊어 연결부(371)에 전기적 단선일 발생할 수 있다.
나중에 설명하겠지만, 격벽(340) 상에 또 다른 격벽(이하, 제2 격벽(도 15의 341)이라 함)이 배치될 수 있다. 이때, 제2 격벽(341)의 제2 홀(346)의 제2 직경(D2)은 격벽(340)의 홀(345)의 직경(D1)보다 작을 수 있다. 제2 홀(346)의 제2 직경(D2)은 반도체 발광 소자(150)의 직경(D11)보다 클 수 있다. 홀(345)의 직경(D1)은 반도체 발광 소자(150)의 직경(D11)의 150% 내지 300%일 수 있다.
만일 격벽(340)의 홀(345) 내로 반도체 발광 소자(150)가 조립되는 경우, 반도체 발광 소자(150)의 외 측면과 격벽(340)의 홀(345)의 내 측면 사이의 거리가 커 상기 홀(345) 내에 조립된 반도체 발광 소자(150)가 고정되지 않고 유체에 의해 유동되거나 홀(345) 밖으로 이탈될 수 있다. 하지만, 격벽(340) 상에 제2 격벽(341)이 배치되어 제2 격벽(341)의 제2 홀(346)에 의해 제2 직경(D2)로 작아지는 경우, 제2 홀(346) 내로 조립된 반도체 발광 소자(150)가 유체에 의해 유동되더라도 제2 홀(346) 밖으로 이탈되지 않는다. 즉, 제2 격벽(341)의 제2 홀(346)에 의해 반도체 발광 소자(150)가 제2 홀(346) 내에서 안정적으로 고정되며 제2 홀(346) 밖으로 이탈되지 않는다. 이후 후공정에 의해, 제2 격벽(341)이 제거됨으로써, 격벽(340)의 홀(345)에 의해 직경(D1)이 제2 직경(D2)에서 직경(D1)으로 증가될 수 있다. 이에 따라, 격벽(340)의 홀(345)에 조립된 반도체 발광 소자(150)의 외 측면과 홀(345)의 내 측면 사이의 간격(L1)을 최대한 확보하여 연결부(371)가 단선없이 안정적으로 형성될 수 있다.
반도체 발광 소자(150)는 홀(345)에 배치될 수 있다. 예컨대, 반도체 발광 소자(150)는 제1 서브 화소(PX1)에 배치된 적색 반도체 발광 소자, 제2 서브 화소(PX2)에 배치된 녹색 반도체 발광 소자 및 제3 서브 화소(PX3)에 배치된 청색 반도체 발광 소자를 포함할 수 있다. 적색 반도체 발광 소자는 적색 광을 생성하고, 녹색 반도체 발광 소자는 녹색 광을 생성하며, 청색 반도체 발광 소자는 청색 광을 생성할 수 있다. 따라서, 제1 서브 화소(PX1)에서 출사된 적색 광, 제2 서브 화소(PX2)에서 출사된 녹색 광 및 제3 서브 화소(PX3)에서 출사된 청색 광에 의해 컬러 영상이 표시될 수 있다.
반도체 발광 소자(150)는 무기질 반도체 재질로 이루어질 수 있다. 예컨대, 반도체 발광 소자(150)는 2족-6족 화합물 반도체 재질 또는 3족-5족 화합물 반도체 재질로 이루어질 수 있지만, 이에 대해서는 한정하지 않는다.
도 12에 도시한 바와 같이, 반도체 발광 소자(150)는 제1 도전형 도펀트를 포함하는 제1 도전형 반도체층(151), 활성층(152) 및 제2 도전형 도펀트를 포함하는 제2 도전형 반도체층(153)을 포함할 수 있다. 예컨대, 제1 도전형 도펀트는 p형 도펀트이고, 제2 도전형 도펀트는 n형 도펀트일 수 있지만, 이에 대해서는 한정하지 않는다. 제1 도전형 반도체층(151), 활성층(152) 및 제2 도전형 반도체층(153)은 발광부를 구성할 수 있다.
반도체 발광 소자(150)는 발광부(151, 152, 153)의 둘레를 따라 배치된 패시베이션층(157)과 발광부(151, 152, 153)의 하측에 배치된 제1 전극(154)을 포함할 수 있다. 예컨대, 제1 전극(154)은 오믹층, 적어도 하나 이상의 전극층, 접착층, 자성층, 본딩층 등을 포함할 수 있다.
도 12에서, 발광부(151, 152, 153)의 상측 상의 패시베이션층(157)의 일부가 제거되어 발광부(151, 152, 153)의 상측이 외부에 노출되는 것으로 도시되고 있지만, 패시베이션층(157)의 일부가 제거되지 않을 수도 있다. 도 11에 도시한 바와 같이, 패시베이션층(157)의 일부가 제거되지 않은 반도체 발광 소자(150)는 기판(310) 상에 조립되고 제5 절연층(335)이 형성된 후, 제5 절연층(335)에 콘택홀이 형성될 때 발광부(151, 152, 153)의 상측 상의 패시베이션층(157)의 일부가 제거되어, 제5 절연층(335)의 콘택홀과 연통될 수 있다.
한편, 도시되지 않았지만, 반도체 발광 소자(150)는 발광부(151, 152, 153)의 상측에 배치된 제2 전극을 포함할 수 있다. 제2 전극은 오믹층, 자성층, 투명한 도전층 등을 포함할 수 있다.
도 12는 수직형 반도체 발광 소자(150)를 도시하고 있지만, 실시예는 수평형 반도체 발광 소자나 플립칩형 반도체 발광 소자에도 동일하게 적용될 수 있다.
실시예에서, 제1 전극(154)의 끝단(154a)은 발광부(151, 152, 153)의 측부 상에 위치될 수 있다. 예컨대, 제1 전극(154)의 끝단(154a)은 발광부(151, 152, 153)의 측부 둘레를 따라 위치될 수 있다. 예컨대, 제1 전극(154)의 끝단(154a)은 제1 도전형 반도체층(151)의 측부 둘레를 따라 위치될 수 있다. 예컨대, 제1 전극(154)은 발광부(151, 152, 153)의 하측에서 측부로 연장될 수 있다.
한편, 발광부(151, 152, 153)는 제1 영역(158a) 및 제2 영역(158b)을 포함할 수 있다. 예컨대, 제1 영역(158a)은 제1 도전형 반도체층(151)의 일부를 포함할 수 있다. 예컨대, 제2 영역(158b)은 제1 도전형 반도체층(151)의 다른 일부, 활성층(152) 및 제2 도전형 반도체층(153)을 포함할 수 있다.
이러한 경우, 제1 전극(154)은 발광부(151, 152, 153)의 제1 영역(158a)의 측면 둘레에 배치되고, 패시베이션층(157)은 발광부(151, 152, 153)의 제2 영역(158b)의 측면 둘레에 배치될 수 있다.
연결부(371)는 반도체 발광 소자(150)의 측부와 제1 및 제2 조립 배선(321, 322) 중 적어도 하나의 조립 배선을 전기적으로 연결할 수 있다. 이러한 경우, 제1 및 제2 조립 배선(321, 322) 중 적어도 하나의 조립 배선은 전극 배선일 수 있다. 즉, 제1 및 제2 조립 배선(321, 322) 중 적어도 하나의 조립 배선은 연결부(371)를 통해 전압을 반도체 발광 소자(150)의 제1 전극(154)으로 공급할 수 있다.
연결부(371)는 전기 전도도 및 증착 특성이 우수한 금속으로 이루어질 수 있다. 예컨대, 연결부(371)는 Ti, Ni, Mo, MoTi, Cu, Cr, Al 등에서 하나 또는 그 이상으로 이루어질 수 있다. 예컨대, 연결부(371)는 스퍼터링과 같은 증착 공정을 이용하여 형성될 수 있지만, 이에 대해서는 한정하지 않는다.
상술한 바와 같이, 격벽(340)의 홀(345)의 직경(D1)은 반도체 발광 소자(150)의 직경(D11)에 비해 매우 넓다. 예컨대, 홀(345)의 내 측면과 반도체 발광 소자(150)의 외 측면 사이의 간격(L1)은 반도체 발광 소자(150)의 두께(T11)의 50% 내지 200%일 수 있다. 예컨대, 반도체 발광 소자(150)는 10㎛이하의 두께(T11)를 가지고, 50㎛이하의 직경(D11)을 가질 수 있지만, 이에 대해서는 한정하지 않는다.
이와 같이, 격벽(340)의 홀(345)의 내 측면과 반도체 발광 소자(150)의 외 측면 사이의 간격(L1)이 매우 넓기 때문에, 증착 공정에 의해 금속이 격벽(340)의 홀(345)의 내 측면과 반도체 발광 소자(150)의 외 측면 사이의 영역에 형성되는 경우, 연결부(371)가 단선없이 안정적으로 형성될 수 있다.
예컨대, 연결부(371)는 격벽(340)의 홀(345) 내에서 반도체 발광 소자(150)의 둘레를 따라 배치될 수 있다. 따라서, 연결부(371)와 반도체 발광 소자(150)간의 전기적인 연결이 반도체 발광 소자(150)의 둘레를 따라 이어지므로, 연결부(371)와 반도체 발광 소자(150) 간의 접촉 면적이 극대화할 수 있다. 이에 따라, 제1 및 제2 조립 배선(321, 322) 중 적어도 하나의 조립 배선을 통해 공급된 전압이 연결부(371)를 통해 반도체 발광 소자(150)의 둘레를 따라 반도체 발광 소자(150)의 제1 전극(154)으로 공급됨으로써, 보다 원활한 전류 흐름에 의해 서브 화소(PX1, PX2, PX3) 간에 휘도 편차 없이 균일한 휘도를 확보할 수 있다.
연결부(371)는 제1 연결부(371-1), 제2 연결부(371-2) 및 제3 연결부(371-3)을 포함할 수 있다.
예컨대, 제1 연결부(371-1)는 제1 및 제2 조립 배선(321, 322) 중 적어도 하나의 조립 배선의 상면에 접할 수 있다. 예컨대, 제2 연결부(371-2)는 제1 연결부(371-1)의 일측에서 연장되어 반도체 발광 소자(150)의 제1 전극(154)의 측면에 접할 수 있다. 예컨대, 제3 연결부(371-3)는 제1 연결부(371-1)의 타측에서 연장되어 격벽(340)의 내 측면, 즉 홀(345)의 내 측면에 접할 수 있다.
한편, 연결부(371)는 홈(376)을 포함할 수 있다. 즉, 홈(376)은 연결부(371) 상에 형성될 수 있다. 홈(376)은 덴트(dent) 형상을 가질 수 있지만, 이에 대해서는 한정하지 않는다. 연결부(371)가 제1 및 제2 조립 배선(321, 322) 중 적어도 조립 배선, 반도체 발광 소자(150)의 제1 전극(154) 및 격벽(340)의 내 측면 상에 증착 공정에 의해 얇은 두께로 형성됨으로써, 홈(376)이 형성될 수 있다. 즉 홈(376)은 연결부(371) 상에서 연결부(371)에 의해 둘러싸일 수 있다.
일 예로서, 제2 연결부(371-2)의 끝단(372)과 제1 전극(154)의 끝단(154a)은 동일 선 상에 위치될 수 있다. 예컨대, 제2 연결부(371-2)의 끝단(372)과 제1 전극(154)의 끝단(154a)은 동일 수평선 상에 위치될 수 있다. 따라서, 연결부(371)가 제1 및 제2 조립 배선(321, 322) 중 적어도 하나의 조립 배선, 반도체 발광 소자(150)의 제1 전극(154) 및 격벽(340)과 접함으로써, 연결부(371)의 부착력이 강화되어 연결부(371)의 탈착을 방지하여 신뢰성을 제고할 수 있다.
한편, 제3 연결부(371-3)의 끝단(373)은 격벽(340)의 상면보다 낮게 위치될 수 있다. 예컨대, 제3 연결부(371-3)의 끝단(373)은 격벽(340)의 내 측면에만 형성될 수 있다.
격벽(340)은 인접하는 서브 화소(PX1, PX2, PX3) 각각에 형성된 연결부(371)의 쇼트를 방지하여 주는 분리 부재, 스페이서, 차단 부재, 댐(dam), 뱅크(bank)일 수 있다.
다른 예로서, 제3 연결부(371-3)의 끝단(373)은 격벽(340)의 상면에 형성될 수 있다. 이러한 경우, 제3 연결부(371-3)는 격벽(340)의 내측뿐만 아니라 격벽(340)의 상면에도 형성될 수 있다. 이때, 제3 연결부(371-3)는 인접하는 서브 화소(PX1, PX2, PX3)의 제3 연결부(371-3)와 격벽(340)의 상면에서 서로 이격될 수 있다.
한편, 제1 실시예에 따른 디스플레이 장치(300)는 제2 절연층(332)을 포함할 수 있다. 예컨대, 제2 절연층(332)은 제1 절연층(331)과 반도체 발광 소자(150) 사이에 형성되는 것으로서, 스토퍼(stopper)일 수 있다.
나중에 설명하겠지만, 격벽(340)과 제2 격벽(도 15의 341)이 동일한 물질, 예컨대 유기물질로 형성된 경우, 제2 격벽(341)을 제거할 때 격벽(340)도 제거될 수 있다. 따라서, 격벽(340)을 보호하기 위해 기판(310)의 전 영역 상에 제2 절연층(332)이 형성될 수 있다. 즉, 제2 절연층(332)이 격벽(340)의 홀(345) 내에서 제1 절연층(331) 상에 형성되고 그 외의 영역에서 격벽(340) 상에 형성될 수 있다. 따라서, 식각 공정을 이용하여 제2 격벽(341)을 제거하더라도, 제2 절연층(332)에 의해 격벽(340)이 제거되지 않는다.
이를 위해, 제2 절연층(332)은 제2 격벽(341)을 식각하기 위한 식각액에 의해 식각되지 않는 물질로서, 예컨대 무기 물질로 이루어질 수 있다. 예컨대, 제2 절연층(332)은 SiOx, SiNx, SiON 등으로 이루어질 수 있다. 제2 절연층(332)은 10nm ~ 100nm일 수 있지만, 이에 대해서는 한정하지 않는다. 제2 절연층(332)이 10nm 미만인 경우, 제2 격벽(341)의 제거시 식각액이 제2 절연층(332)을 뚫고 격벽(340)으로 침투하여 격벽(340)도 제거될 수 있다. 제2 절연층(332)이 100nm를 초과한 경우, 디스플레이 장치(300)의 두께가 증가될 수 있다.
한편, 제1 실시예에 따른 디스플레이 장치(300)는 제3 절연층(333)을 포함할 수 있다. 제3 절연층(333)은 제2 절연층(332)과 반도체 발광 소자(150) 사이에 배치될 수 있다.
제3 절연층(333)은 반도체 발광 소자(150)를 제2 절연층(332)에 접착시키기 위한 접착층을 포함할 수 있다. 예컨대, 제3 절연층(333)은 포토레지스트와 같은 감광 물질로 이루어질 수 있다.
나중에 설명하겠지만, 반도체 발광 소자(150)가 조립된 후, 기판(310) 상에 감광 물질이 도포될 수 있다. 이러한 경우, 제2 절연층(332)과 반도체 발광 소자(150) 사이에 감광 물질로 이루어진 감광막이 형성될 수 있다. 감광막이 광 조사에 의해 경화됨으로써, 반도체 발광 소자(150)와 제2 절연층(332) 사이에 제3 절연층(333)이 형성되어, 제3 절연층(333)에 의해 반도체 발광 소자(150)가 제2 절연층(332)에 접착될 수 있다.
반도체 발광 소자(150)가 조립된 후 제2 절연층(332)에 단단하게 고정되는 경우, 제3 절연층(333)은 생략될 수 있다.
한편, 제1 실시예에 따른 디스플레이 장치(300)는 제4 절연층(334)을 포함할 수 있다. 제4 절연층(334)은 유기 물질로 이루어질 수 있다.
예컨대, 제4 절연층(334)은 연결부(371) 상에 형성된 홈(376)에 배치될 수 있다. 이러한 경우, 제1 연결부(371-1)는 제4 절연층(334)의 하측 상에 배치되고, 제2 연결부(371-2)는 제4 절연층(334)의 제1 측부 상에 배치되며, 제3 연결부(371-3)는 제4 절연층(334)의 제2 측부 상에 배치될 수 있다. 다시 말해, 제1 연결부(371-1)는 제4 절연층(334)의 하측과 제1 및 제2 조립 배선(321, 322) 중 적어도 하나의 조립 배선 사이에 배치될 수 있다. 제2 연결부(371-2)는 제4 절연층(334)의 제1 측부와 반도체 발광 소자(150)의 제1 전극(154) 사이에 배치될 수 있다. 제3 연결부(371-3)는 제4 절연층(334)의 제2 측부와 격벽(340) 사이에 배치될 수 있다.
예컨대, 제2 연결부(371-2) 및 제3 연결부(371-3) 중 적어도 하나의 끝단(372, 373)과 제4 절연층(334)의 상면(334a)은 동일 선 상에 위치될 수 있다. 나중에 설명하겠지만, 제2 연결부(371-2) 및 제3 연결부(371-3) 중 적어도 하나의 끝단(372, 373)의 위치는 제4 절연층(334)의 상면(334a)에 의해 결정될 수 있다. 즉, 제4 절연층(334)의 상면(334a)이 높을수록 제2 연결부(371-2) 및 제3 연결부(371-3) 중 적어도 하나의 끝단(372, 373)의 위치 또한 기판(310)의 상면으로부터 증가될 수 있다.
제1 실시예에 따른 디스플레이 장치(300)는 제5 절연층(335) 및 전극 배선(380)을 포함할 수 있다. 제5 절연층(335)은 반도체 발광 소자(150) 및 격벽(340) 상에 배치될 수 있다. 예컨대, 제5 절연층(335)은 유기 물질로 이루어질 수 있다.
예컨대, 제1 절연층(331), 제4 절연층(334), 제5 절연층(335) 및 격벽(340) 중 적어도 하나 이상의 절연층은 동일한 종류의 유기 물질로 형성될 수 있지만, 이에 대해서는 한정하지 않는다.
전극 배선(380)은 제5 절연층(335)을 통해 반도체 발광 소자(150)의 상부와 전기적으로 연결될 수 있다. 따라서, 제1 조립 배선(321) 및 제2 조립 배선(322) 중 적어도 하나의 조립 배선과 연결부(371)를 통해 제1 전압이 반도체 발광 소자(150)의 하측, 즉 제1 전극(154)으로 공급되고, 전극 배선(380)을 통해 반도체 발광 소자(150)의 상측으로 제2 전압이 공급될 수 있다. 이에 따라, 제1 전압과 제2 전압 간의 전위차에 의해 전류가 반도체 발광 소자(150)에 흘러, 제1 도전형 반도체층(151)에서 생성된 전자와 제2 도전형 반도체층(153)에서 생성된 정공이 활성층(152)에서 재결합하여 특정 파장의 광이 생성될 수 있다.
도 13은 비교예 및 실시예의 전기적 특성을 보여주는 그래프이다.
비교예1은 솔더와 같은 본딩 전극을 이용하여 전기적으로 연결된 구조이고, 비교예2는 격벽의 두께가 큰 경우의 전기적인 연결 구조이며, 실시예는 격벽(340)의 두께(T1)가 비교예2의 격벽보다 작고 홀(345)의 직경(D1)은 비교예2의 홀보다 더 큰 경우의 전기적인 연결 구조이다.
도 13에 도시한 바와 같이, 동일 전압 기준으로 비교예1 및 비교에2에 비해 실시예의 반도체 발광 소자(150)에서 더 큰 전류가 흐름을 알 수 있다. 예컨대, 비교예1, 비교예2 및 실시예 각각에서 반도체 발광 소자(150)로 동일한 전압, 즉 3.5V가 공급되는 경우, 비교예1 및 비교예2의 반도체 발광 소자에는 대략 5.0E-05A의 전류가 흐르는데 반해, 실시예의 반도체 발광 소자(150)에는 1.0E-04A의 전류가 흐를 수 있다. 따라서, 비교예1 및 비교예2에 비해 실시예의 반도체 발광 소자(150)에서 매우 높은 전류가 흐르므로 보다 높은 광 출력을 얻어 휘도가 향상될 수 있다. 또한, 비교예1 및 비교예2에 비해 실시예의 반도체 발광 소자(150)는 동일한 휘도를 얻기 위해 더 낮은 전압이 필요하므로 소비 전력을 줄일 수 있다.
도 14a 및 도 14b는 비교예 및 실시예의 점등 상태를 보여준다.
비교예는 솔더와 같은 본딩 전극을 이용하여 전기적으로 연결된 구조이고, 실시예에서 격벽(340)의 두께(T1)는 얇고 홀(345)의 직경(D1)은 넓은 경우의 전기적인 연결 구조이다.
도 14a에 도시한 바와 같이, 비교에에서는 점등율이 71.6%을 보였다. 이에 반해, 도 14b에 도시한 바와 같이, 실시예에서는 점등율이 100%을 보였다.
즉, 실시예서와 같이 격벽(340)의 두께(T1)는 얇고 홀(345)의 직경(D1)은 넓게 하여 연결부(371)가 반도체 발광 소자(150)의 둘레를 따라 반도체 발광 소자(150)의 측부에 전기적으로 연결됨으로써, 전기적 연결 불량을 방지하여 100%의 점등율을 달성할 수 있었다.
도 15 내지 도 23은 제1 실시예에 따른 디스플레이 장치의 제조 방법을 도시한다.
도 15에 도시한 바와 같이, 기판(310)이 마련될 수 있다. 기판(310) 상에 제1 조립 배선(321) 및 제2 조립 배선(322)이 배치될 수 있다. 제1 조립 배선(321) 및 제2 조립 배선(322) 상에 제1 절연층(331)이 배치될 수 있다. 제1 절연층(331) 상에 복수의 홀(345)을 포함하는 격벽(340)이 배치될 수 있다. 제1 절연층(331) 및 격벽(340) 상에 제2 절연층(332)이 배치될 수 있다. 격벽(340)에 대응하는 제2 절연층(332) 상에 제2 격벽(341)이 배치될 수 있다. 제2 격벽(341)은 격벽(340)의 상면 및 측면 상에 배치될 수 있다.
예컨대, 격벽(340)의 홀(345)은 직경(D1)을 가지고, 제2 격벽(341)의 제2 홀(346)은 제2 직경(D2)을 가질 수 있다. 이때, 제2 격벽(341)의 제2 홀(346)의 제2 직경(D2)은 격벽(340)의 홀(345)의 직경(D1)보다 작을 수 있다.
도 7에 도시한 바와 같은 자가 조립 방식을 이용하여 제2 격벽(341)의 제2 홀(346)에 반도체 발광 소자(150)가 조립될 수 있다. 예컨대, 반도체 발광 소자(150)의 두께는 T11이고, 직경은 D11일 수 있다. 이러한 경우, 제2 격벽(341)의 두께(T2)(또는 높이)는 반도체 발광 소자(150)의 두께(T11)의 80% 내지 130%일 수 있다. 예컨대, 제2 격벽(341)의 제2 홀(346)의 제2 직경(D2)은 반도체 발광 소자(150)의 직경(D11)의 100% 내지 130%일 수 있다. 따라서, 제2 홀(346)의 내 측면과 반도체 발광 소자(150)의 외 측면 사이의 제2 간격(L2)는 0% 내지 15%일 수 있다.
따라서, 제2 격벽(341)의 제2 홀(346)의 제2 직경(D2)을 반도체 발광 소자(150)의 직경(D11)보다 약간 더 넓게 함으로써, 반도체 발광 소자(150)가 안정적으로 조립 및 고정될 수 있다.
도 16에 도시한 바와 같이, 기판(310) 상에 감광 물질을 도포하여 감광막(333a)을 형성할 수 있다. 예컨대, 감광막(333a)가 격벽(340)의 상면뿐만 아니라 격벽(340)의 홀(345) 내에도 형성될 수 있다. 특히, 격벽(340)의 홀(345) 내에서 감광 물질이 반도체 발광 소자(150)와 제2 절연층(332) 사이도 도포되므로, 감광막(333a)가 반도체 발광 소자(150)와 제2 절연층(332) 사이에 형성될 수 있다.
감광막(333a)가 형성되기 이전부터 유전영동힘에 의해 반도체 발광 소자(150)가 제2 홀(346) 상에 조립되어 유지될 수 있다. 이때, 유전영동힘에 의해 반도체 발광 소자(150)가 유지되므로, 반도체 발광 소자(150)가 제2 홀(346)의 바닥부, 즉 제2 절연층(332)의 상면과 접하거나 그 위에 위치될 수 있다. 예컨대, 반도체 발광 소자(150)가 제2 절연층(332)이 상면으로부터 이격되어, 반도체 발광 소자(150)와 제2 절연층(332) 사이에 이격 공간이 형성될 수 있다.
감광 물질이 도포되는 경우, 상기 이격 공간에 감광 물질이 위치되어 감광막(333a)이 형성될 수 있다.
감광막(333a)의 형성 후 광을 조사하여 감광막(333a)를 경화함으로써, 감광막(333a)에 의해 반도체 발광 소자(150)가 제2 절연층(332)에 단단하게 접착될 수 있다.
도 17에 도시한 바와 같이, 식각 공정을 이용하여 감광막 및 제2 격벽(341)을 제거할 수 있다.
먼저, 감광막이 제거될 수 있다. 이때, 반도체 발광 소자(150)가 마스크 역할을 하므로, 반도체 발광 소자(150)와 제2 절연층(332) 사이의 감광막은 제거되지 않고 제3 절연층(333)이 될 수 있다. 따라서, 제3 절연층(333)에 의해 반도체 발광 소자(150)가 제2 절연층(332)에 단단하게 접착될 수 있다. 이후, O2 플라즈마를 이용한 건식 식각이 수행되어, 제2 격벽(341)이 제거될 수 있다. 이때, 제2 절연층(332)이 O2 플라즈마에 의해 제거되지 않으므로, 제2 플라즈마는 격벽(340)을 보호하기 위한 스토퍼일 수 있다.
제2 격벽(341)이 제거됨으로써, 격벽(340)만이 기판(310) 상에 남게 된다. 격벽(340)의 두께(T1)은 제2 격벽(341)의 두께(T2)보다 작으므로, 격벽(340)이 낮아질 수 있다. 격벽(340)의 홀(345)의 직경(D1)이 제2 격벽(341)의 제2 홀(346)의 제2 직경(D2)보다 크므로, 홀(345)이 더욱 더 넣어질 수 있다. 이에 따라, 반도체 발광 소자(150)의 외 측면과 격벽(340)의 홀(345)의 내 측면 사이의 간격(L1)이 더욱 더 커져, 이후 공정에서 연결부(371)가 단선없이 용이하게 형성될 수 있다.
도 18에 도시한 바와 같이, 격벽(340)의 홀(345) 내에서 홀(345)의 내 측면과 반도체 발광 소자(150) 사이의 제2 절연층(332) 및 제1 절연층(331)이 제거됨으로써, 제1 조립 배선(321) 및 제2 조립 배선(322) 중 적어도 하나의 조립 배선이 외부에 노출될 수 있다.
도 19에 도시한 바와 같이, 기판(310) 상에 금속이 증착되어 금속막(371a)이 형성될 수 있다. 예컨대, 금속막(371a)가 격벽(340) 상에 형성될 수 있다. 예컨대, 금속막(371a)이 반도체 발광 소자(150) 상에 형성될 수 있다. 예컨대, 금속막(371a)이 격벽(340)의 내 측면, 즉 홀(345)의 내 측면과 반도체 발광 소자(150)의 외 측면 사이의 제1 조립 배선(321) 및 제2 조립 배선(322) 중 적어도 하나의 조립 배선 상에 형성될 수 있다.
예컨대, 금속막(371a)는 10nm 내지 100nm로서 매우 얇은 두께로 형성되므로, 격벽(340)의 내 측면과 반도체 발광 소자(150) 사이에 위치된 금속막(371a) 상에 홈(376)이 형성될 수 있다.
예컨대, 금속막(371a)은 Ti, Ni, Mo, MoTi, Cu, Cr, Al 등에서 하나 또는 그 이상으로 이루어질 수 있다.
도 20에 도시한 바와 같이, 금속막(371a) 상에 유기막(334a)이 형성될 수 있다
도 21에 도시한 바와 같이, 유기막(334a)이 금속막(371a) 상에 형성될 수 있다. 이후, 유기막(334a)가 제거될 수 있다. 예컨대, 격벽(340) 상의 금속막(371a)이 노출되도록 유기막(334a)이 제거됨으로써, 홈(376)에만 유기막(334a)이 남아 제4 절연층(334)이 될 수 있다.
도 22에 도시한 바와 같이, 홈(376)에 배치된 제4 절연층(334)을 마스크로 하여 식각 공정이 수행되어, 제4 절연층(334)에 의해 매립되어 외부에 노출되지 않는 금속막(371a)를 제외한 나머지 금속막(371a)은 제거될 수 있다. 제4 절연층(334)에 의해 매립되어 제거되지 않은 금속막(371a)은 연결부(371)이 될 수 있다.
따라서, 제4 절연층(334)은 연결부(371)의 높이를 결정하기 위한 마스크로 사용될 수 있다. 제4 절연층(334)의 두께가 클수록 제4 절연층(334)에 의해 매립된 금속막(371a)의 높이도 크므로, 연결부(371)의 높이도 높을 수 있다. 제4 절연층(334)의 두께를 조절함으로써, 제2 연결부(371-2)의 끝단(372)이 반도체 발광 소자(150)의 제1 전극(154)의 측부 상에 위치될 수 있다.
도 23에 도시한 바와 같이, 기판(310) 상에 제5 절연층(335)이 형성되고, 반도체 발광 소자(150)의 상측이 노출되도록 제5 절연층(335)에 콘택홀이 형성될 수 있다.
제5 절연층(335) 상에 금속막(371a)이 형성된 후, 패턴 공정이 수행되어 제5 절연층(335)의 콘택홀을 통해 반도체 발광 소자(150)의 상측에 전기적으로 연결된 전극 배선(380)이 형성될 수 있다.
[제2 실시예]
도 24는 제2 실시예에 따른 디스플레이 장치를 도시한 단면도이다.
제2 실시예는 연결부(371)의 위치가 달라진 것을 제외하고 제1 실시예와 동일하다. 제2 실시예에서 제1 실시예와 동일한 형상, 구조 및/또는 기능을 갖는 구성 요소에 대해서는 동일한 도면 부호를 부여하고 상세한 설명은 생략한다.
도 24를 참조하면, 제2 실시예에 따른 디스플레이 장치(300A)는 기판(310), 제1 조립 배선(321), 제2 조립 배선(322), 제1 절연층(331), 격벽(340), 반도체 발광 소자(150)(150) 및 연결부(371)을 포함할 수 있다.
제2 실시예에서, 연결부(371)의 위치가 제1 실시예보다 더 높을 수 있다. 이를 위해, 제4 절연층(334)의 두께가 제1 실시예보다 더 두꺼울 수 있다. 상술한 바와 같이, 연결부(371)의 위치는 제4 절연층(334)의 두께에 의해 결정될 수 있다. 제4 절연층(334)의 두께가 클수록 연결부(371)의 위치가 높아질 수 있다.
제1 실시예에서, 제4 절연층(334)의 상면(334a)은 반도체 발광 소자(150)의 제1 전극(154)의 끝단(154a)과 동일 선 상에 위치될 수 있다. 이에 따라, 제1 실시예에서, 제2 연결부(371-2)의 끝단(372) 또한 반도체 발광 소자(150)의 제1 전극(154)의 끝단(154a)과 일치할 수 있다.
이와 달리, 제2 실시예에서, 제4 절연층(334)의 상면(334a)은 반도체 발광 소자(150)의 발광부(151, 152, 153)의 측면의 패시베이션층(157) 상에 위치될 수 있다. 이러한 경우, 제4 절연층(334)의 상면(334a)만큼 형성된 제2 연결부(371-2)의 끝단(372)은 발광부(151, 152, 153)의 측면의 패시베이션층(157) 상에 위치될 수 있다. 또한, 제3 연결부(371-3)의 끝단(373)은 격벽(340)의 상면 상에 위치될 수 있다. 따라서, 연결부(371)가 반도체 발광 소자(150)의 제1 전극(154)뿐만 아니라 패시베이션층(157)에도 접하며, 격벽(340)의 내 측면뿐만 아니라 상면에도 접하므로, 연결부(371)의 부착력이 더욱 더 강화되어 신뢰성이 더욱 더 제고될 수 있다.
상기의 상세한 설명은 모든 면에서 제한적으로 해석되어서는 아니되고 예시적인 것으로 고려되어야 한다. 실시예의 범위는 첨부된 청구항의 합리적 해석에 의해 결정되어야 하고, 실시예의 등가적 범위 내에서의 모든 변경은 실시예의 범위에 포함된다.
실시예는 영상이나 정보를 디스플레이하는 디스플레이 분야에 채택될 수 있다. 실시예는 반도체 발광 소자를 이용하여 영상이나 정보를 디스플레이하는 디스플레이 분야에 채택될 수 있다. 반도체 발광 소자는 마이크로급 반도체 발광 소자나 나노급 반도체 발광 소자일 수 있다.
예컨대, 실시예는 TV, 사이니지, 스마트 폰, 모바일 폰, 이동 단말기, 자동차용 HUD, 노트북용 백라이트 유닛, VR이나 AR용 디스플레이 장치에 채택될 수 있다.

Claims (18)

  1. 기판;
    상기 기판 상에 제1 및 제2 조립 배선;
    상기 제1 및 제2 조립 배선 상에 제1 절연층;
    상기 제1 절연층 상에 홀을 갖는 격벽;
    상기 홀에 반도체 발광 소자; 및
    상기 반도체 발광 소자의 측부와 상기 제1 및 제2 조립 배선 중 적어도 하나의 조립 배선을 전기적으로 연결하는 연결부를 포함하고,
    상기 홀의 내측면과 상기 반도체 발광 소자의 외측면 사이의 간격은 상기 반도체 발광 소자의 두께의 50% 내지 200%인
    디스플레이 장치.
  2. 제1항에 있어서,
    상기 제1 절연층과 상기 반도체 발광 소자 사이에 제2 절연층을 포함하는
    디스플레이 장치.
  3. 제2항에 있어서,
    상기 제2 절연층은 스토퍼인
    디스플레이 장치.
  4. 제1항 있어서,
    상기 제2 절연층과 상기 반도체 발광 소자 사이에 제3 절연층을 포함하는
    디스플레이 장치.
  5. 제4항에 있어서,
    상기 제3 절연층은 접착층을 포함하는
    디스플레이 장치.
  6. 제4항에 있어서,
    상기 제3 절연층은 감광 물질을 포함하는
    디스플레이 장치.
  7. 제1항에 있어서,
    상기 연결부는,
    상기 홀 내에서 상기 반도체 발광 소자의 둘레를 따라 배치되는
    디스플레이 장치.
  8. 제1항에 있어서,
    상기 반도체 발광 소자는,
    제1 영역과 상기 제1 영역 상에 제2 영역을 포함하는 발광부;
    적어도 상기 발광부의 상기 제1 영역의 측면 둘레에 제1 전극; 및
    상기 발광부의 상기 제2 영역의 측면 둘레에 패시베이션층을 포함하는
    디스플레이 장치.
  9. 제8항 있어서,
    상기 연결부는 홈을 포함하고,
    상기 홈에 제4 절연층을 포함하는
    디스플레이 장치.
  10. 제9항에 있어서,
    상기 연결부는,
    상기 제4 절연층의 하측 상에 제1-1 연결부;
    상기 제1-1 연결부에서 연장되어, 상기 제4 절연층의 제1 측부 상에 제1-2 연결부; 및
    상기 제1-1 연결부에서 연장되어 상기 제4 절연층의 제2 측부 상에 제1-3 연결부를 포함하는
    디스플레이 장치.
  11. 제10항에 있어서,
    상기 1-1 연결부는 상기 제1 및 제2 조립 배선 중 적어도 하나의 조립 배선에 접하고,
    상기 제1-2 연결부는 상기 제1 전극에 접하는
    디스플레이 장치.
  12. 제10항에 있어서,
    상기 제1-2 연결부의 끝단과 상기 제1 전극의 끝단은 동일 선 상에 위치되는
    디스플레이 장치.
  13. 제10항에 있어서,
    상기 제1-2 연결부의 끝단은 상기 패시베이션층 상에 위치되는
    디스플레이 장치.
  14. 제10항에 있어서,
    상기 제1-3 연결부의 끝단은 상기 격벽의 내측면에 접하고, 상기 격벽의 상면보다 낮게 위치되는
    디스플레이 장치.
  15. 제10항에 있어서,
    상기 제1-2 연결부 및 상기 제1-3 연결부 중 적어도 하나의 끝단과 상기 제4 절연층의 상면은 동일 선 상에 위치되는
    디스플레이 장치.
  16. 제1항에 있어서,
    상기 반도체 발광 소자 및 상기 격벽 상에 제5 절연층; 및
    상기 제5 절연층을 통해 상기 반도체 발광 소자의 상부와 전기적으로 연결되는 전극 배선을 포함하는
    디스플레이 장치.
  17. 제1항 있어서,
    상기 격벽의 두께는 상기 반도체 발광 소자의 두께의 10% 내지 70%인
    디스플레이 장치.
  18. 제1항 있어서,
    상기 홀의 직경은 상기 반도체 발광 소자의 직경의 150% 내지 300%인
    디스플레이 장치.
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