WO2023033213A1 - 디스플레이 패널용 반도체 발광소자 및 이를 포함하는 디스플레이 장치 - Google Patents

디스플레이 패널용 반도체 발광소자 및 이를 포함하는 디스플레이 장치 Download PDF

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light emitting
reflective electrode
disposed
emitting device
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방형석
정석구
여환국
이재춘
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엘지전자 주식회사
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    • H01L33/62—Arrangements for conducting electric current to or from the semiconductor body, e.g. lead-frames, wire-bonds or solder balls

Definitions

  • the embodiment relates to a semiconductor light emitting device for a display panel and a display device including the same.
  • LCDs liquid crystal displays
  • OLED displays OLED displays
  • micro-LED displays micro-LED displays
  • a micro-LED display is a display using a micro-LED, which is a semiconductor light emitting device having a diameter or cross-sectional area of 100 ⁇ m or less, as a display device.
  • Micro-LED display has excellent performance in many characteristics such as contrast ratio, response speed, color reproducibility, viewing angle, brightness, resolution, lifespan, luminous efficiency or luminance because it uses micro-LED, which is a semiconductor light emitting device, as a display element.
  • the micro-LED display has the advantage of being free to adjust the size or resolution as screens can be separated and combined in a modular manner, and can implement a flexible display.
  • Transfer technologies that have recently been developed include a pick and place process, a laser lift-off method, or a self-assembly method.
  • the self-assembly method is a method in which a semiconductor light emitting device finds an assembly position in a fluid by itself, and is advantageous for implementing a large-screen display device.
  • the R, G, and B color light quantity ratios to the required range of emission angles must be equal, and the R, G, and B color combinations must maintain the same color coordinates.
  • the semiconductor light emitting device functioning as a display element of a display panel has a high light emission efficiency and at the same time match the light quantity ratio according to the light emission angle of the R, G, and B light sources in order to secure a color viewing angle.
  • 1a to 1c are luminance profile data of a Micro LED-based display in related art.
  • FIG. 1A is light emission characteristic data in which side emission light (Ls) dominates in a related art micro LED display
  • FIG. 1B is a panel luminance profile by side emission light (Ls)
  • FIG. 1C is a Micro LED-based display. It is a luminance profile distribution for each angle of .
  • the ratio of side emission light Ls emitted to the side surface of the micro LED chip is high.
  • the side emission light Ls toward the side of the micro LED chip travels at a large angle, and accordingly a) the ratio of light above the total reflection angle increases, thereby reducing light efficiency, and 2) especially As shown in Figure 1c, side lobes of the luminance profile by the light emitted at a large angle are created, and 3) each RGB chip has a different refractive index and geometric shape, and accordingly, the light of three colors of wavelengths is generated at all angles. This causes difficulties in getting the proportions right.
  • the luminance profile side lobe becomes the main cause of the difficulty in matching the luminance profile for each angle of the RGB chip and becomes a major factor in Mura.
  • the emission profile of the micro LED display is very sensitive to the geometry of the micro LED chip, such as the inclination of the light source surface.
  • One of the technical challenges of the embodiment is to provide a semiconductor light emitting device for a display panel capable of improving light efficiency of a Micro LED-based display and at the same time improving a color viewing angle, and a display device including the same.
  • the embodiment makes one of the technical tasks to solve the problem of generating a luminance side lobe.
  • the ratio of the amount of light emitted to the side of the chip increases due to the small chip size. It becomes a factor, and it causes luminance side lobe problem.
  • one of the technical challenges of the embodiment is to solve the issue of light emission profile sensitivity that is sensitive to the geometric shape of the micro LED chip.
  • the geometry of a mass-produced chip is manufactured with slightly different shapes depending on process conditions and positions on a wafer.
  • the light emission profile of each pixel is sensitive to the geometry of the micro LED chip, it is difficult to secure the color viewing angle of the display.
  • the embodiment makes improvement of the ambient CR (Contrast Ratio) of the display panel one of the technical tasks. For example, among the spontaneous light sources, the ambient CR (Contrast Ratio) of the display panel is degraded due to severe external light incident in the OLED, so it is necessary to improve the ambient CR (Contrast Ratio) in the display panel using the spontaneous light source. do.
  • one of the technical tasks is to improve the light output efficiency by improving the light output limit.
  • a total light reflection mode is generally formed inside a micro LED chip, and the total light reflection mode disappears without being able to emit light to the outside of the chip, causing a decrease in light efficiency.
  • a semiconductor light emitting device for a display panel includes a light emitting structure including a first conductivity type semiconductor layer, an active layer, and a second conductivity type semiconductor layer, a first electrode layer electrically connected to the first conductivity type semiconductor layer, and , A second reflective electrode layer electrically connected to the second conductivity-type semiconductor layer, a passivation layer disposed on the light emitting structure, and a first reflective electrode layer disposed on a side surface of the light emitting structure.
  • the first reflective electrode layer may include a 1-1 reflective electrode layer contacting a side surface of the light emitting structure and a 1-2 reflective electrode layer connected to the 1-1 reflective electrode layer and disposed on the passivation layer.
  • a height of an upper end of the first and second reflective electrode layers may be less than or equal to a height of the active layer.
  • the embodiment may further include a first scattering structure layer disposed on a lower surface of the light emitting structure.
  • the first scattering structure layer may be disposed between the active layer and the second reflective electrode layer.
  • the first scattering structure layer may be integrally formed with the second reflective electrode layer.
  • the first scattering structure layer may be formed of the same material as that of the second reflective electrode layer.
  • the embodiment may further include a second passivation layer disposed on the first-second reflective electrode layer.
  • the semiconductor light emitting device display device includes a first electrode and a second electrode spaced apart from each other on a substrate, an insulating layer disposed on the first and second electrodes, and an insulating layer disposed on the insulating layer. and a first barrier rib including a first assembly hole and a semiconductor light emitting device disposed in the first assembly hole.
  • the semiconductor light emitting device includes a light emitting structure including a first conductivity type semiconductor layer, an active layer, and a second conductivity type semiconductor layer, a first electrode layer electrically connected to the first conductivity type semiconductor layer, and a light emitting structure on It may include a passivation layer disposed and a first reflective electrode layer disposed on a side surface of the light emitting structure.
  • the embodiment may further include a second reflective electrode layer electrically connected to the second conductivity type semiconductor layer.
  • the first reflective electrode layer may include a 1-1 reflective electrode layer contacting a side surface of the light emitting structure and a 1-2 reflective electrode layer connected to the 1-1 reflective electrode layer and disposed on the passivation layer.
  • the embodiment may further include a first scattering structure layer disposed on a lower surface of the light emitting structure.
  • the first scattering structure layer may be disposed between the active layer and the second reflective electrode layer.
  • the embodiment may further include a second passivation layer disposed on the first and second reflective electrode layers.
  • the embodiment may further include a first connection electrode or a second connection electrode electrically connecting at least one of the first electrode and the second electrode to the second reflective electrode layer of the semiconductor light emitting device.
  • the embodiment may further include a first light absorbing layer disposed under the insulating layer.
  • the embodiment may further include a second insulating layer disposed on the first barrier rib and a second light absorbing layer disposed on the second insulating layer.
  • the embodiment may include a third reflective layer within the insulating layer, and further include a second scattering structure layer on the lower surface of the light emitting structure of the semiconductor light emitting device.
  • the insulating layer may further include an insulating reflective layer.
  • a semiconductor light emitting device for a display panel and a display device including the same includes a light reflection layer on the side of a micro LED chip and a light scattering and light reflection surface on the bottom of the chip, thereby improving the light efficiency of the Micro LED-based display and at the same time luminance side lobe problem There are complex technical effects that can improve the color viewing angle by solving .
  • the embodiment can improve light emission efficiency by limiting the formation of a total reflection mode inside the micro LED based on the light scattering structure, and can prevent the light emission profile from sensitively responding to the geometry of the chip.
  • the embodiment has a special technical effect of improving the ambient contrast ratio (CR) of the display panel by blocking external light incident by disposing the light absorption layer below the pixel structure.
  • CR ambient contrast ratio
  • the embodiment it is easy to secure the color viewing angle of the display panel by improving the light emission profile of the micro LED chip and pixel, and the chip and panel yield can be increased based on the expansion of the tolerance for the geometry of the micro LED chip, and the light emission efficiency is improved. It works.
  • 1a to 1c are luminance profile data of a Micro LED-based display in the related art.
  • FIG 2 is an exemplary view of a living room of a house in which a display device 100 according to an embodiment is disposed.
  • 3A is a block diagram schematically illustrating a display device according to an exemplary embodiment
  • 3B is a circuit diagram showing an example of a pixel of FIG. 3A;
  • FIG. 4 is an enlarged view of a first panel area A1 in the display device of FIG. 1;
  • FIG. 5 is a cross-sectional view along line B1-B2 of region A2 of FIG. 4;
  • FIG. 6 is a view showing an example in which a light emitting device according to an embodiment is assembled to a substrate by a self-assembly method.
  • FIG. 7 is a partially enlarged view of area A3 of FIG. 6;
  • FIG 8 is a cross-sectional view of a first semiconductor light emitting device display 300A according to an embodiment.
  • 9A to 9D are cross-sectional views of a manufacturing process of the first semiconductor light emitting device display 300A according to the embodiment shown in FIG. 8 .
  • FIG. 10A is a cross-sectional view of the first semiconductor light emitting device 150A in the first semiconductor light emitting device display 300A shown in FIG. 8 .
  • 10B is a cross-sectional view of a 1-2 semiconductor light emitting device 150A2 according to a further embodiment.
  • 11 and 12 are light emission profile data compared to the prior art in Comparative Example 1 and Comparative Example 2, respectively.
  • 13 is comparison data of a light output profile in an embodiment and a conventional light output profile.
  • FIG. 14 is a cross-sectional view of a second semiconductor light emitting device display 300B according to an embodiment.
  • 15 is a cross-sectional view of the second semiconductor light emitting device 150B in the second semiconductor light emitting device display 300B according to the 14th embodiment.
  • 16 is a cross-sectional view of a third semiconductor light emitting device display 300C according to an embodiment.
  • Display devices described in this specification include digital TVs, mobile phones, smart phones, laptop computers, digital broadcasting terminals, personal digital assistants (PDAs), portable multimedia players (PMPs), navigation devices, and slates. ) PC, tablet PC, ultra-book, desktop computer, etc. may be included.
  • PDAs personal digital assistants
  • PMPs portable multimedia players
  • PC tablet PC
  • ultra-book desktop computer, etc.
  • the configuration according to the embodiment described in this specification can be applied to a device capable of displaying even a new product type to be developed in the future.
  • FIG. 2 illustrates a living room of a house in which a display device 100 according to an embodiment is disposed.
  • the display device 100 of the embodiment can display the status of various electronic products such as the washing machine 101, the robot cleaner 102, and the air purifier 103, can communicate with each electronic product based on IOT, and can provide user It is also possible to control each electronic product based on the setting data of the .
  • the display device 100 may include a flexible display fabricated on a thin and flexible substrate.
  • a flexible display can be bent or rolled like paper while maintaining characteristics of a conventional flat panel display.
  • a unit pixel means a minimum unit for implementing one color.
  • a unit pixel of the flexible display may be implemented by a light emitting device.
  • the light emitting device may be a Micro-LED or a Nano-LED, but is not limited thereto.
  • FIG. 3A is a block diagram schematically illustrating a display device according to an exemplary embodiment
  • FIG. 3B is a circuit diagram illustrating an example of a pixel of FIG. 3A.
  • a display device may include a display panel 10 , a driving circuit 20 , a scan driving unit 30 and a power supply circuit 50 .
  • the display device 100 of the embodiment may drive a light emitting element in an active matrix (AM) method or a passive matrix (PM) method.
  • AM active matrix
  • PM passive matrix
  • the driving circuit 20 may include a data driver 21 and a timing controller 22 .
  • the display panel 10 may be divided into a display area DA and a non-display area NDA disposed around the display area DA.
  • the display area DA is an area where the pixels PX are formed to display an image.
  • the display panel 10 includes data lines (D1 to Dm, where m is an integer greater than or equal to 2), scan lines (S1 to Sn, where n is an integer greater than or equal to 2) crossing the data lines (D1 to Dm), and a high potential voltage. It may include pixels PXs connected to a high-potential voltage line supplied thereto, a low-potential voltage line supplied with a low-potential voltage, data lines D1 to Dm, and scan lines S1 to Sn.
  • Each of the pixels PX may include a first sub-pixel PX1 , a second sub-pixel PX2 , and a third sub-pixel PX3 .
  • the first sub-pixel PX1 emits light of a first color of a first wavelength
  • the second sub-pixel PX2 emits light of a second color of a second wavelength
  • the third sub-pixel PX3 emits light of a third color.
  • a third color light of a wavelength may be emitted.
  • the first color light may be red light
  • the second color light may be green light
  • the third color light may be blue light, but are not limited thereto.
  • 3A illustrates that each of the pixels PX includes three sub-pixels, but is not limited thereto. That is, each of the pixels PX may include four or more sub-pixels.
  • Each of the first sub-pixel PX1 , the second sub-pixel PX2 , and the third sub-pixel PX3 includes at least one of the data lines D1 to Dm, at least one of the scan lines S1 to Sn, and a high voltage signal. It can be connected to the above voltage line.
  • the first sub-pixel PX1 may include light emitting elements LD, a plurality of transistors for supplying current to the light emitting elements LD, and at least one capacitor Cst.
  • each of the first sub-pixel PX1 , the second sub-pixel PX2 , and the third sub-pixel PX3 may include only one light emitting element LD and at least one capacitor Cst. may be
  • Each of the light emitting elements LD may be a semiconductor light emitting diode including a first electrode, a plurality of conductive semiconductor layers, and a second electrode.
  • the first electrode may be an anode electrode and the second electrode may be a cathode electrode, but is not limited thereto.
  • the plurality of transistors may include a driving transistor DT supplying current to the light emitting elements LD and a scan transistor ST supplying a data voltage to a gate electrode of the driving transistor DT.
  • the driving transistor DT has a gate electrode connected to the source electrode of the scan transistor ST, a source electrode connected to a high potential voltage line to which a high potential voltage is applied, and a drain connected to the first electrodes of the light emitting devices LD. electrodes may be included.
  • the scan transistor ST has a gate electrode connected to the scan line (Sk, k is an integer satisfying 1 ⁇ k ⁇ n), a source electrode connected to the gate electrode of the driving transistor DT, and data lines Dj, j an integer that satisfies 1 ⁇ j ⁇ m).
  • the capacitor Cst is formed between the gate electrode and the source electrode of the driving transistor DT.
  • the storage capacitor Cst may charge a difference between the gate voltage and the source voltage of the driving transistor DT.
  • the driving transistor DT and the scan transistor ST may be formed of thin film transistors.
  • the driving transistor DT and the scan transistor ST have been mainly described as being formed of P-type MOSFETs (Metal Oxide Semiconductor Field Effect Transistors), but the present invention is not limited thereto.
  • the driving transistor DT and the scan transistor ST may be formed of N-type MOSFETs. In this case, positions of the source and drain electrodes of the driving transistor DT and the scan transistor ST may be changed.
  • each of the first sub-pixel PX1 , the second sub-pixel PX2 , and the third sub-pixel PX3 includes one driving transistor DT, one scan transistor ST, and one capacitor ( 2T1C (2 Transistor - 1 capacitor) having Cst) is illustrated, but the present invention is not limited thereto.
  • Each of the first sub-pixel PX1 , the second sub-pixel PX2 , and the third sub-pixel PX3 may include a plurality of scan transistors ST and a plurality of capacitors Cst.
  • the driving circuit 20 outputs signals and voltages for driving the display panel 10 .
  • the driving circuit 20 may include a data driver 21 and a timing controller 22 .
  • the data driver 21 receives digital video data DATA and a source control signal DCS from the timing controller 22 .
  • the data driver 21 converts the digital video data DATA into analog data voltages according to the source control signal DCS and supplies them to the data lines D1 to Dm of the display panel 10 .
  • the timing controller 22 receives digital video data DATA and timing signals from the host system.
  • the timing signals may include a vertical sync signal, a horizontal sync signal, a data enable signal, and a dot clock.
  • the host system may be an application processor of a smart phone or tablet PC, a monitor, or a system-on-chip of a TV.
  • the scan driver 30 receives the scan control signal SCS from the timing controller 22 .
  • the scan driver 30 generates scan signals according to the scan control signal SCS and supplies them to the scan lines S1 to Sn of the display panel 10 .
  • the scan driver 30 may include a plurality of transistors and be formed in the non-display area NDA of the display panel 10 .
  • the scan driver 30 may be formed as an integrated circuit, and in this case, it may be mounted on a gate flexible film attached to the other side of the display panel 10 .
  • the power supply circuit 50 generates a high potential voltage (VDD) and a low potential voltage (VSS) for driving the light emitting elements (LD) of the display panel 10 from the main power to generate the high potential voltage of the display panel 10. It can supply lines and low-potential voltage lines. Also, the power supply circuit 50 may generate and supply driving voltages for driving the driving circuit 20 and the scan driving unit 30 from the main power.
  • VDD high potential voltage
  • VSS low potential voltage
  • LD light emitting elements
  • FIG. 4 is an enlarged view of the first panel area A1 in the display device of FIG. 1 .
  • the display device 100 of the embodiment may be manufactured by mechanically and electrically connecting a plurality of panel areas such as the first panel area A1 by tiling.
  • the first panel area A1 may include a plurality of light emitting devices 150 arranged for each unit pixel (PX in FIG. 3A).
  • the unit pixel PX may include a first sub-pixel PX1 , a second sub-pixel PX2 , and a third sub-pixel PX3 .
  • a plurality of red light emitting elements 150R are disposed in the first sub-pixel PX1
  • a plurality of green light emitting elements 150G are disposed in the second sub-pixel PX2
  • a plurality of blue light emitting elements 150B may be disposed in the third sub-pixel PX3.
  • the unit pixel PX may further include a fourth sub-pixel in which no light emitting element is disposed, but is not limited thereto.
  • the light emitting device 150 may be a semiconductor light emitting device.
  • FIG. 5 is a cross-sectional view taken along line B1-B2 of region A2 of FIG. 4 .
  • the display device 100 of the embodiment includes a substrate 200a, spaced apart wiring lines 201a and 202a, a first insulating layer 211a, a second insulating layer 211b, and a third insulating layer ( 206) and a plurality of light emitting devices 150.
  • the wiring may include a first wiring 201a and a second wiring 202a spaced apart from each other.
  • the first wiring 201a and the second wiring 202a may function as panel wiring for applying power to the light emitting device 150 in the panel, and in the case of self-assembly of the light emitting device 150, a dielectric for assembly. It may also perform the function of an assembly electrode for generating a migration force.
  • the wires 201a and 202a may be formed of transparent electrodes (ITO) or may include metal materials having excellent electrical conductivity.
  • the wirings 201a and 202a are made of titanium (Ti), chromium (Cr), nickel (Ni), aluminum (Al), platinum (Pt), gold (Au), tungsten (W), molybdenum (Mo) It may be formed of at least one or an alloy thereof.
  • a first insulating layer 211a may be disposed between the first wiring 201a and the second wiring 202a, and the second insulating layer on the first wiring 201a and the second wiring 202a ( 211b) may be arranged.
  • the first insulating layer 211a and the second insulating layer 211b may be an oxide film or a nitride film, but are not limited thereto.
  • the light emitting device 150 may include, but is not limited to, a red light emitting device 150R, a green light emitting device 150G, and a blue light emitting device 150B0 to form a sub-pixel, respectively. It is also possible to implement red and green colors by providing a green phosphor or the like.
  • the substrate 200a may be formed of glass or polyimide.
  • the substrate 200a may include a flexible material such as polyethylene naphthalate (PEN) or polyethylene terephthalate (PET).
  • PEN polyethylene naphthalate
  • PET polyethylene terephthalate
  • the substrate 200a may be a transparent material, but is not limited thereto.
  • the substrate 200a may function as a support substrate in a panel, and may also function as a substrate for assembly when self-assembling a light emitting device.
  • the third insulating layer 206 may include an insulating and flexible material such as polyimide, PEN, or PET, and may be integrally formed with the substrate 200a to form a single substrate.
  • the third insulating layer 206 may be a conductive adhesive layer having adhesiveness and conductivity, and the conductive adhesive layer may be flexible and thus enable a flexible function of the display device.
  • the third insulating layer 206 may be an anisotropy conductive film (ACF) or a conductive adhesive layer such as an anisotropic conductive medium or a solution containing conductive particles.
  • the conductive adhesive layer may be a layer that is electrically conductive in a direction perpendicular to the thickness but electrically insulating in a direction horizontal to the thickness.
  • the distance between the wirings 201a and 202a is smaller than the width of the light emitting element 150 and the width of the assembly hole 203H, so that the assembly position of the light emitting element 150 using an electric field can be more precisely fixed.
  • a third insulating layer 206 is formed on the wirings 201a and 202a to protect the wirings 201a and 202a from the fluid 1200 and prevent current flowing through the wirings 201a and 202a from leaking.
  • the third insulating layer 206 may be formed of a single layer or multiple layers of an inorganic insulator such as silica or alumina or an organic insulator.
  • the third insulating layer 206 may include an insulating and flexible material such as polyimide, PEN, PET, or the like, and may be integrally formed with the substrate 200a to form a single substrate.
  • the third insulating layer 206 has a barrier rib, and an assembly hole 203H may be formed by the barrier rib.
  • the third insulating layer 206 may include an assembly hole 203H into which the light emitting element 150 is inserted (see FIG. 6 ). Accordingly, during self-assembly, the light emitting device 150 can be easily inserted into the assembly hole 203H of the third insulating layer 206 .
  • the assembly hole 203H may be called an insertion hole, a fixing hole, an alignment hole, or the like.
  • the assembly hole 203H may have a shape and size corresponding to the shape of the light emitting device 150 to be assembled at the corresponding position. Accordingly, it is possible to prevent assembling another light emitting device or assembling a plurality of light emitting devices into the assembly hole 203H.
  • FIG. 6 is a view showing an example in which a light emitting device according to an embodiment is assembled to a substrate by a self-assembly method
  • FIG. 7 is a partially enlarged view of an area A3 of FIG. 6
  • 7 is a diagram showing a state in which area A3 is rotated 180 degrees for convenience of description.
  • FIGS. 6 and 7 An example of assembling the semiconductor light emitting device according to the embodiment to a display panel by a self-assembly method using an electromagnetic field will be described based on FIGS. 6 and 7 .
  • the assembly substrate 200 described below may also function as a panel substrate 200a in a display device after assembling a light emitting device, but the embodiment is not limited thereto.
  • the semiconductor light emitting device 150 may be put into a chamber 1300 filled with a fluid 1200, and the semiconductor light emitting device 150 may be moved to the substrate 200 by a magnetic field generated from the assembly device 1100. ) can be moved.
  • the light emitting device 150 adjacent to the assembly hole 203H of the assembly substrate 200 may be assembled into the assembly hole 230 by dielectrophoretic force of the electric field of the assembly electrodes.
  • the fluid 1200 may be water such as ultrapure water, but is not limited thereto.
  • a chamber may also be called a water bath, container, vessel, or the like.
  • the assembly substrate 200 may be disposed on the chamber 1300 .
  • the assembly substrate 200 may be put into the chamber 1300 .
  • the semiconductor light emitting device 150 may be implemented as a vertical type semiconductor light emitting device as shown, but is not limited thereto and a horizontal type light emitting device may be employed.
  • the semiconductor light emitting device 150 may include a magnetic layer (not shown) having a magnetic material.
  • the magnetic layer may include a metal having magnetism, such as nickel (Ni). Since the semiconductor light emitting device 150 injected into the fluid includes a magnetic layer, it can move to the substrate 200 by a magnetic field generated from the assembly device 1100 .
  • the magnetic layer may be disposed above or below or on both sides of the light emitting device.
  • the semiconductor light emitting device 150 may include a passivation layer 156 surrounding top and side surfaces.
  • the passivation layer 156 may be formed of an inorganic insulator such as silica or alumina through PECVD, LPCVD, sputtering deposition, or the like.
  • the passivation layer 156 may be formed by spin-coating an organic material such as photoresist or a polymer material.
  • the semiconductor light emitting device 150 may include a first conductivity type semiconductor layer 152a, a second conductivity type semiconductor layer 152c, and an active layer 152b disposed therebetween.
  • the first conductivity type semiconductor layer 152a may be an n-type semiconductor layer
  • the second conductivity type semiconductor layer 152c may be a p-type semiconductor layer, but is not limited thereto.
  • the first electrode layer 154a may be connected to the first conductivity-type semiconductor layer 152a, and the second reflective electrode layer 154b may be connected to the second conductivity-type semiconductor layer 152c. To this end, partial regions of the first conductivity type semiconductor layer 152a and the second conductivity type semiconductor layer 152c may be exposed to the outside. Accordingly, in a manufacturing process of a display device after the semiconductor light emitting device 150 is assembled to the assembly substrate 200 , a portion of the passivation layer 156 may be etched.
  • the assembly substrate 200 may include a pair of first and second assembly electrodes 201 and 202 corresponding to each of the semiconductor light emitting devices 150 to be assembled.
  • the first assembly electrode 201 and the second assembly electrode 202 may be formed by stacking a single metal, a metal alloy, or a metal oxide in multiple layers.
  • the first assembly electrode 201 and the second assembly electrode 202 are Cu, Ag, Ni, Cr, Ti, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf It may be formed including at least one of and is not limited thereto.
  • first assembled electrode 201 and the second assembled electrode 202 may include indium tin oxide (ITO), indium zinc oxide (IZO), indium zinc tin oxide (IZTO), indium aluminum zinc oxide (IAZO), and IGZO ( indium gallium zinc oxide), IGTO (indium gallium tin oxide), AZO (aluminum zinc oxide), ATO (antimony tin oxide), GZO (gallium zinc oxide), IZON (IZO Nitride), AGZO (Al-Ga ZnO), IGZO (In-Ga ZnO), ZnO, IrOx, RuOx, NiO, RuOx/ITO, Ni/IrOx/Au, and Ni/IrOx/Au/ITO.
  • ITO indium tin oxide
  • IZO indium zinc oxide
  • IZTO indium aluminum zinc oxide
  • IGZO indium gallium zinc oxide
  • IGTO indium gallium tin oxide
  • AZO aluminum zinc
  • the first assembly electrode 201 and the second assembly electrode 202 emit an electric field when AC voltage is applied, so that the semiconductor light emitting device 150 inserted into the assembly hole 203H can be fixed by dielectrophoretic force. there is.
  • the distance between the first assembly electrode 201 and the second assembly electrode 202 may be smaller than the width of the semiconductor light emitting device 150 and the width of the assembly hole 203H, and the width of the semiconductor light emitting device 150 using an electric field
  • the assembly position can be fixed more precisely.
  • An insulating layer 212 is formed on the first assembly electrode 201 and the second assembly electrode 202 to protect the first assembly electrode 201 and the second assembly electrode 202 from the fluid 1200, and Leakage of current flowing through the first assembled electrode 201 and the second assembled electrode 202 can be prevented.
  • the insulating layer 212 may be formed of a single layer or multiple layers of an inorganic insulator such as silica or alumina or an organic insulator.
  • the insulating layer 212 may have a minimum thickness to prevent damage to the first assembly electrode 201 and the second assembly electrode 202 when the semiconductor light emitting device 150 is assembled, and the semiconductor light emitting device 150 may have a maximum thickness for being stably assembled.
  • a barrier rib 207 may be formed on the insulating layer 212 .
  • a partial region of the barrier rib 207 may be positioned above the first assembly electrode 201 and the second assembly electrode 202 , and the remaining region may be located above the assembly substrate 200 .
  • assembly holes 203H through which the semiconductor light emitting devices 150 are coupled and assembled to the assembly substrate 200. can be formed.
  • Assembling holes 203H to which the semiconductor light emitting devices 150 are coupled are formed in the assembly substrate 200 , and a surface on which the assembly holes 203H are formed may contact the fluid 1200 .
  • the assembly hole 203H may guide an accurate assembly position of the semiconductor light emitting device 150 .
  • the assembly hole 203H may have a shape and size corresponding to the shape of the semiconductor light emitting device 150 to be assembled at the corresponding position. Accordingly, it is possible to prevent assembly of other semiconductor light emitting devices or a plurality of semiconductor light emitting devices into the assembly hole 203H.
  • the assembly device 1100 applying a magnetic field may move along the assembly substrate 200 .
  • the assembling device 1100 may be a permanent magnet or an electromagnet.
  • the assembly device 1100 may move in a state of being in contact with the assembly substrate 200 in order to maximize the area of the magnetic field into the fluid 1200 .
  • the assembly device 1100 may include a plurality of magnetic bodies or may include magnetic bodies having a size corresponding to that of the assembly substrate 200 . In this case, the moving distance of the assembling device 1100 may be limited within a predetermined range.
  • the semiconductor light emitting device 150 in the chamber 1300 may move toward the assembly device 1100 and the assembly substrate 200 by the magnetic field generated by the assembly device 1100 .
  • the semiconductor light emitting device 150 enters into the assembly hole 203H by a dielectrophoretic force (DEP force) formed by the electric field of the assembly electrodes of the assembly board.
  • DEP force dielectrophoretic force
  • the assembled wires 201 and 202 form an electric field by AC power, and dielectrophoretic force can be formed between the assembled wires 201 and 202 by the electric field.
  • the semiconductor light emitting device 150 can be fixed to the assembly hole 203H on the substrate 200 by this dielectrophoretic force.
  • a predetermined solder layer (not shown) may be formed between the assembled electrode and the light emitting device 150 assembled on the assembly hole 203H of the substrate 200 to improve the bonding strength of the light emitting device 150 .
  • a molding layer (not shown) may be formed in the assembly hole 203H of the assembly substrate 200 .
  • the molding layer may be a transparent resin or a resin containing a reflective material or a scattering material.
  • One of the technical challenges of the embodiment is to provide a semiconductor light emitting device for a display panel capable of improving light efficiency of a Micro LED-based display and at the same time improving a color viewing angle, and a display device including the same.
  • the embodiment makes one of the technical tasks to solve the problem of generating a luminance side lobe.
  • one of the technical challenges of the embodiment is to solve the issue of light emission profile sensitivity that is sensitive to the geometric shape of the micro LED chip.
  • the embodiment makes improvement of the ambient CR (Contrast Ratio) of the display panel one of the technical tasks.
  • one of the technical tasks is to improve the light output efficiency by improving the light output limit.
  • FIG. 8 is a cross-sectional view of a first semiconductor light emitting device display 300A according to an embodiment
  • 9A to 9D are cross-sectional views of a manufacturing process of the first semiconductor light emitting device display 300A according to the embodiment shown in FIG. 8 .
  • a first semiconductor light emitting device display 300A includes a first electrode 201, a second electrode 202 and the first electrode 201 spaced apart from each other on a substrate 200. , the insulating layer 212 disposed on the second electrodes 201 and 202, and the first barrier rib 207 disposed on the insulating layer 212 and including a first assembly hole 203a (see FIG. 9A) ); and a first semiconductor light emitting device 150A disposed in the first assembly hole 203a.
  • At least one of the first electrode 201 and the second electrode 202 is electrically connected to the second reflective electrode layer 154b (see FIG. 10) of the first semiconductor light emitting device 150A. It may include a first connection electrode 221 or a second connection electrode 222 of.
  • the embodiment may further include a second insulating layer 208 disposed on the first barrier rib 207 .
  • the embodiment may further include a first light absorbing layer 205 disposed under the insulating layer 212 .
  • the embodiment may further include a second light absorbing layer 209 disposed on the second insulating layer 208 .
  • the embodiment may include a third connection electrode 223 electrically connected to the first electrode layer 154a (see FIG. 10 ) of the first semiconductor light emitting device 150A.
  • FIG. 9A is a cross-sectional view of a first assembled substrate structure 200A in a semiconductor light emitting device display according to an embodiment.
  • the first assembled substrate structure 200A in the semiconductor light emitting device display includes a first electrode 201, a second electrode 202 and the first, It may include an insulating layer 212 disposed on the second electrodes 201 and 202 and a first barrier rib 207 disposed on the insulating layer 212 and including a first assembly hole 203a. .
  • the first barrier rib 207 includes a 1-1 barrier rib 207a disposed on the first and second electrodes 201 and 202 and a 1-1 barrier rib 207a disposed on the 1-1 barrier rib 207a. 2 partition walls 207b may be included.
  • An embodiment may include a first light absorbing layer 205 disposed under the insulating layer 212 .
  • the first light absorbing layer 205 may be made of any one of Zn, Cu, In, Se, and Ga, but is not limited thereto.
  • the first semiconductor light emitting device 150A is positioned in the first assembly hole 203a of the first assembly substrate structure 200A, and the first electrode 201 and the second electrode 202 As AC power is applied, the first semiconductor light emitting device 150A may be assembled on the first electrode 201 and the second electrode 202 by DEP force.
  • first through hole 210T1 and a second through hole ( 210T2) may be formed.
  • a first connection electrode 221 and a second connection electrode 222 may be formed in the first through hole 210T1 and the second through hole 210T2 , respectively.
  • the first connection electrode 221 or the second connection electrode 222 may be formed through a plating process or a deposition process, but is not limited thereto.
  • the first connection electrode 221 is connected to the 1-1 connection electrode 221a disposed in the first through hole 210T1 and the 1-1 connection electrode 221a, and is connected to the first connection electrode 221a.
  • a first-second connection electrode 221b disposed on one side of the semiconductor light emitting device 150A may be included.
  • connection electrode 222 is connected to the 2-1st connection electrode 222a disposed in the second through hole 210T2 and the 2-1st connection electrode 222a, and is connected to the first semiconductor light emitting device.
  • (150A) may include a second-second connection electrode (222b) disposed on the other side.
  • a third connection electrode 223 electrically connected to the first electrode layer 154a (see FIG. 10 ) of the first semiconductor light emitting device 150A may be formed.
  • the third connection electrode 223 may be a light-transmitting electrode.
  • the third connection electrode 223 may be indium tin oxide (ITO), indium zinc oxide (IZO), indium zinc tin oxide (IZTO), indium aluminum zinc oxide (IAZO), or indium gallium zinc oxide (IGZO).
  • IGTO indium gallium tin oxide
  • AZO aluminum zinc oxide
  • ATO antimony tin oxide
  • GZO gallium zinc oxide
  • IZON IZO Nitride
  • AGZO Al-Ga ZnO
  • IGZO In-Ga ZnO
  • ZnO IrOx, RuOx, NiO, RuOx/ITO, Ni/IrOx/Au, and Ni/IrOx/Au/ITO.
  • a second insulating layer 208 may be formed on the barrier rib 207 .
  • a second light absorbing layer 209 may be formed on the second insulating layer 208 .
  • the second light absorbing layer 209 may be made of any one of Zn, Cu, In, Se, and Ga, but is not limited thereto.
  • the first assembly hole 203a may be filled with a light-transmitting resin to form the first molding part 210 .
  • FIG. 10A is a cross-sectional view of the first semiconductor light emitting device 150A in the first semiconductor light emitting device display 300A shown in FIG. 8 .
  • a first semiconductor light emitting device 150A includes a light emitting structure 152 including a first conductivity type semiconductor layer 152a, an active layer 152b, and a second conductivity type semiconductor layer 152c, and the first conductivity type semiconductor layer 152a. It may include a first electrode layer 154a electrically connected to the first conductivity type semiconductor layer 152a and a second reflective electrode layer 154b electrically connected to the second conductivity type semiconductor layer 152c.
  • the first semiconductor light emitting device 150A may include a passivation layer 156 formed on a surface of the light emitting structure 152 .
  • the first semiconductor light emitting device 150A may include a first reflective electrode layer 157 disposed on a side surface of the light emitting structure 152 .
  • the first reflective electrode layer 157 is connected to the 1-1 reflective electrode layer 157a contacting the side surface of the light emitting structure 152 and the 1-1 reflective electrode layer 157a, and is formed on the passivation layer 156.
  • a first-second reflective electrode layer 157b may be disposed.
  • the 1-1 reflective electrode layer 157a and the 1-2 reflective electrode layer 157b may be formed of a metal layer including Al, Ag, or an alloy including Al or Ag, but are not limited thereto.
  • the 1-1st reflective electrode layer 157a and the 1-2nd reflective electrode layer 157b may have electrical conductivity, and a part thereof contacts a bottom surface or a partial side surface of the light emitting structure 152, thereby forming a light emitting structure ( 152) can be supplied with power.
  • the height of the top of the first and second reflective electrode layers 157b may be less than or equal to the height of the active layer 152b, but is not limited thereto.
  • the first semiconductor light emitting device 150A may include a first scattering structure layer 155 disposed on a lower surface of the light emitting structure 152 .
  • the first scattering structure layer 155 may be integrally formed with the second reflective electrode layer 154b, but is not limited thereto.
  • the second reflective electrode layer 154b may function as a reflective metal layer.
  • the second reflective electrode layer 154b may be formed of a metal layer including Al, Ag, or an alloy including Al or Ag, but is not limited thereto.
  • first scattering structure layer 155 may be formed of the same material as the material of the second reflective electrode layer 154b, but is not limited thereto.
  • a vertical cross section of the first scattering structure layer 155 may be a polygonal shape or a semicircular shape, but is not limited thereto.
  • the first scattering structure layer 155 may be disposed between the active layer 152b as a light emitting source and the second reflective electrode layer 154b serving as a reflective layer under the chip.
  • the first scattering structure layer 155 may be formed through a curve at the bottom of the light emitting structure 152 or a curve in the shape of the second reflective electrode layer 154b.
  • FIG. 10B is a cross-sectional view of the 1-2 semiconductor light emitting device 150A2 according to an additional embodiment.
  • the 1-2nd semiconductor light emitting device 150A2 may adopt the technical characteristics of the first semiconductor light emitting device 150A, and hereinafter, the technical characteristics of the 1-2nd semiconductor light emitting device 150A2 will be mainly described.
  • the 1-2nd semiconductor light emitting device 150A2 may include a second passivation layer 159 disposed on the 1-2nd reflective electrode layer 157b.
  • the second passivation layer 159 may have both an insulating property and a light absorbing function.
  • the first semiconductor light emitting device 150A includes a 1-1 reflective electrode layer 157a and a 1-2 reflective electrode layer 157b on a side surface of a light source, and moves toward the side. It is possible to reduce the luminance side lobe generated in the micro LED display by blocking light emission and providing the first scattering structure layer 155 and the second reflective electrode layer 154b having a reflective function at the bottom of the light emitting structure 152. There are special technical effects that exist.
  • Fresnel Reflection light between the pixel layer and the air layer can be utilized, so there is a technical effect of securing additional light efficiency.
  • side light is reflected by the 1-1 reflective electrode layer 157a and the 1-2 reflective electrode layer 157b disposed on the side surface of the light emitting structure 152, and the first semiconductor light emitting device 150A
  • the permittivity is remarkably increased, and the DEP force is remarkably increased during assembly using dielectrophoresis, which has a special technical effect of improving assembly speed and assembly accuracy.
  • the 1-1 reflective electrode layer 157a disposed on the side surface of the light emitting structure 152 is in contact with the second reflective electrode layer 154b and the side surface of the light emitting structure 152, thereby improving power application efficiency.
  • the first-second reflective electrode layer 157b has a special technical effect capable of significantly improving electrical characteristics by significantly improving the contact area of the first connection electrode 221 and the second connection electrode 222 formed later. .
  • the 1-2 reflective electrode layer 157b extends to the upper side of the passivation layer 156 disposed on the side of the light emitting structure 152, so that it may contact the active layer 152b or the first conductivity type semiconductor layer 152a.
  • FIG. 11 and 12 are light output profile data compared to the conventional one in the first comparative example and the second comparative example, and FIG. 13 is the light output profile comparison data in the embodiment and the conventional light output profile.
  • the prior art (Ref) has a structure without a reflective metal on the side of the semiconductor light emitting device
  • the first comparative example has a structure with a reflective metal on the side of the semiconductor light emitting device.
  • the light output amount was about 14.0 (lm) in the conventional structure (Ref), but the light output amount decreased by about 20% to about 11.2 (lm) in the first comparative example (R1).
  • a metal reflective layer is not formed on the side of the LED except for disposing the reflector at the bottom of the light emitting device chip.
  • the conventional structure (Ref) has a structure without a reflective metal layer on the side of the semiconductor light emitting device
  • the first comparative example has a structure with a scattering layer on the lower side of the semiconductor light emitting device.
  • the light output amount was about 14.0 (lm), but in the second comparative example (R2), the light output amount slightly increased by about 9.2% to about 15.3 (lm).
  • PSS LEDs which are used to implement Micro LED displays, are used with the sapphire substrate removed, and when this chip is placed on the pixel reflector, the luminance increase rate remains below 10%, and the luminance side lobe issue has not been resolved.
  • the conventional (Ref) structure has no reflective metal on the side of the semiconductor light emitting device, and as shown in FIG. 10A, the first semiconductor light emitting device 150A according to the embodiment (E) has a light source side
  • the 1-1 reflective electrode layer 157a and the 1-2 reflective electrode layer 157b are provided to block light output to the side, and the first scattering structure layer 155 and the reflective function are provided at the bottom of the light emitting structure 152.
  • the light output amount was about 14.0 (lm) in the conventional structure (Ref), but the light output amount significantly increased by about 23.6% to about 17.3 (lm) in the embodiment (E).
  • the 1-1 reflective electrode layer 157a and the 1-2 reflective electrode layer 157b are provided on the side of the light emitting structure 152 to block light output to the side, and to block light emission to the side,
  • the first scattering structure layer 155 and the second reflective electrode layer 154b having a reflective function the amount of light emitted from the side is reduced and the amount of light emitted is increased by about 24%, especially in the embodiment, the amount of light emitted in the vertical direction increased, achieving a level similar to the amount of light emitted at high angles, and a more uniform luminance profile at all angles can be secured.
  • the embodiment was able to secure more advanced functions by increasing the luminance in the vertical direction and solve the issues of the existing technology, and the luminance Side Lobe ((SLE) in the embodiment has a special technical effect of significantly improving, and these technical The effect was an effect that was difficult to predict with the combination of conventional structures.
  • SLE luminance Side Lobe
  • FIG. 14 is a cross-sectional view of a second semiconductor light emitting device display 300B according to an embodiment
  • FIG. 15 is a second semiconductor light emitting device ( 150B).
  • the second semiconductor light emitting device display 300B and the second semiconductor light emitting device 150B may adopt the technical features of the first semiconductor light emitting device display 300A and the first semiconductor light emitting device 150A described above. Main characteristics of the second semiconductor light emitting device display 300B and the second semiconductor light emitting device 150B will be described.
  • the second semiconductor light emitting device display 300B includes the third reflective layer 250 in the insulating layer 212, and the light emitting structure 152 of the second semiconductor light emitting device 150B A second scattering structure layer 155b may be included on the bottom surface.
  • the third reflective layer 250 may be formed of a metal layer including Al, Ag, or an alloy including Al or Ag, but is not limited thereto.
  • the second scattering structure layer 155b may be formed of the same material as the material of the third reflection layer 250, but is not limited thereto.
  • a vertical cross section of the second scattering structure layer 155b may be a polygonal shape or a semicircular shape, but is not limited thereto.
  • the second semiconductor light emitting device display 300B includes a 1-1 reflective electrode layer 157a and a 1-2 reflective electrode layer 157b on the side of the light source of the second semiconductor light emitting device 150B to prevent light emission to the side surface.
  • the vertical component of the light emitted from the light source is increased to increase light efficiency and light scattering.
  • the structure has a technical effect of increasing light efficiency by extracting trap light inside the LED and at the same time having a light emission effect closer to a Lambertian based on a diffusing effect.
  • the embodiment increases the amount of light emitted in the vertical direction, achieves a level similar to the amount of light emitted at a high angle, and can secure a more uniform luminance profile at all angles.
  • the embodiment was able to secure more advanced functions and solve issues of the existing technology by increasing the luminance in the vertical direction, and there is a special technical effect that the luminance side lobe (SLE) in the embodiment is remarkably improved.
  • SLE luminance side lobe
  • FIG. 16 is a cross-sectional view of the third semiconductor light emitting device display 300C according to the embodiment.
  • the third semiconductor light emitting device display 300C and the second semiconductor light emitting device 150B adopt the technical features of the first and second semiconductor light emitting device displays 300A and 300B and the second semiconductor light emitting device 150B described above.
  • the main characteristics of the third semiconductor light emitting device display 300B will be described below.
  • the insulating layer of the third semiconductor light emitting device display 300C may be an insulating reflective layer 212B.
  • the insulating reflective layer 212B may be a Distributed Bragg Reflector (DBR) including a plurality of insulating layers, but is not limited thereto.
  • DBR Distributed Bragg Reflector
  • the third semiconductor light emitting device display 300C includes the 1-1 reflective electrode layer 157a and the 1-2 reflective electrode layer 157b on the side of the light source of the second semiconductor light emitting device 150B to prevent light emission to the side.
  • the second scattering structure layer 155b and the insulating reflective layer 212B having a reflective function at the bottom of the light emitting structure 152 the vertical component of the light emitted from the light source is increased to increase the light efficiency, and the light scattering structure has a technical effect of increasing light efficiency by extracting trap light inside the LED and at the same time having a light emission effect closer to a Lambertian based on a diffusing effect.
  • the amount of light emitted in the vertical direction is increased, achieving a level similar to the amount of light emitted at a high angle, and a more uniform luminance profile can be secured at all angles.
  • the embodiment was able to secure more advanced functions and solve issues of the existing technology by increasing the luminance in the vertical direction, and there is a special technical effect that the luminance side lobe (SLE) in the embodiment is remarkably improved.
  • SLE luminance side lobe
  • the embodiment may be adopted in the display field for displaying images or information.
  • the embodiment may be adopted in the display field for displaying images or information using a semiconductor light emitting device.
  • the embodiment may be adopted in the display field for displaying images or information using micro-level or nano-level semiconductor light emitting devices.

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Abstract

실시예는 디스플레이 패널용 반도체 발광소자 및 이를 포함하는 디스플레이 장치에 관한 것이다. 실시예에 따른 디스플레이 패널용 반도체 발광소자는, 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층을 포함하는 발광구조물과, 상기 제1 도전형 반도체층에 전기적으로 연결되는 제1 전극층과, 상기 제2 도전형 반도체층과 전기적으로 연결되는 제2 반사 전극층과, 상기 발광구조물 상에 배치되는 패시베이션층 및 상기 발광구조물의 측면에 배치되는 제1 반사 전극층을 포함할 수 있다. 상기 제1 반사 전극층은, 상기 발광구조물의 측면과 접하는 제1-1 반사 전극층과 상기 제1-1 반사 전극층과 연결되며 상기 패시베이션층 상에 배치되는 제1-2 반사 전극층을 포함할 수 있다.

Description

디스플레이 패널용 반도체 발광소자 및 이를 포함하는 디스플레이 장치
실시예는 디스플레이 패널용 반도체 발광소자 및 이를 포함하는 디스플레이 장치에 관한 것이다.
대면적 디스플레이는 액정디스플레이(LCD), OLED 디스플레이, 그리고 마이크로-LED 디스플레이(Micro-LED display) 등이 있다.
마이크로-LED 디스플레이는 100㎛ 이하의 직경 또는 단면적을 가지는 반도체 발광소자인 마이크로-LED를 표시소자로 사용하는 디스플레이이다.
마이크로-LED 디스플레이는 반도체 발광소자인 마이크로-LED를 표시소자로 사용하기 때문에 명암비, 응답속도, 색 재현율, 시야각, 밝기, 해상도, 수명, 발광효율이나 휘도 등 많은 특성에서 우수한 성능을 가지고 있다.
특히 마이크로-LED 디스플레이는 화면을 모듈 방식으로 분리, 결합할 수 있어 크기나 해상도 조절이 자유로운 장점 및 플렉서블 디스플레이 구현이 가능한 장점이 있다.
그런데 대형 마이크로-LED 디스플레이는 수백만 개 이상의 마이크로-LED가 필요로 하기 때문에 마이크로-LED를 디스플레이 패널에 신속하고 정확하게 전사하기 어려운 기술적 문제가 있다.
최근 개발되고 있는 전사기술에는 픽앤-플레이스 공법(pick and place process), 레이저 리프트 오프법(Laser Lift-off method) 또는 자가조립 방식(self-assembly method) 등이 있다.
이 중에서, 자가조립 방식은 유체 내에서 반도체 발광소자가 조립위치를 스스로 찾아가는 방식으로서 대화면의 디스플레이 장치의 구현에 유리한 방식이다.
최근에 미국등록특허 제9,825,202 등에서 자가조립에 적합한 마이크로-LED 구조를 제시한 바 있으나, 아직 마이크로-LED의 자가조립을 통하여 디스플레이를 제조하는 기술에 대한 연구가 미비한 실정이다.
특히 종래기술에서 대형 디스플레이에 수백만 개 이상의 반도체 발광소자를 신속하게 전사하는 경우 전사 속도(transfer speed)는 향상시킬 수 있으나 전사 불량률(transfer error rate)이 높아질 수 있어 전사 수율(transfer yield)이 낮아지는 기술적 문제가 있다.
관련 기술에서 유전영동(dielectrophoresis, DEP)을 이용한 자가조립 방식의 전사공정이 시도되고 있으나 DEP force의 불균일성 등으로 인해 자가 조립률이 낮은 문제가 있다.
한편, 반도체 발광소자가 조명의 발광원이 아닌 디스플레이 패널의 발광원으로 기능을 하기 위해서는 색 시야각(color viewing angle) 확보가 매우 중요하며, 소비전력 저감을 위해 높은 광효율도 필요하다.
그런데, 색 시야각(color viewing angle) 확보를 위해서는 필요 범위의 출사 각도에 대한, R, G, B Color 광량 비율이 동등해야 하고, R, G, B Color 조합이 동일한 색좌표를 유지해야 한다.
이에 따라 디스플레이 패널의 표시 소자로 기능하는 반도체 발광소자는 출광 효율이 높음과 동시에 색 시야각 확보를 위하여 R, G, B 광원들의 출 광각에 따른 광량 비율을 일치시키는 것이 매우 중요하다.
특히 내부 연구에 의하면 디스플레이 패널의 표시 소자로 기능하는 반도체 발광소자에서는 휘도(Luminance) Profile에 있어서 시청자가 위치하는 상단측 방향이 아닌 측면 픽셀방향으로 방출되는 휘도가 증가하는 사이드 로브(Side Lobe) 현상이 발생하는 문제가 있다.
도 1 a 내지 도 1c는 관련기술에 있어서 Micro LED 기반 디스플레이의 휘도 프로파일 데이터이다.
구체적으로 도 1a는 관련기술의 micro LED 디스플레이에서 측면 방출광(Ls)이 지배적인 출광특성 데이터이며, 도 1b는 측면 방출광(Ls)에 의한 패널의 휘도 Profile이며, 도 1c는 Micro LED 기반 디스플레이의 각도별 휘도 프로파일 분포도이다.
도 1a를 참조하면, micro LED 칩은 상면 대비 측면의 면적이 상대적으로 크기 때문에 micro LED 칩의 측면으로 출사되는 측면 방출광(Ls)의 비율이 높다.
구체적으로 도 1b와 같이, micro LED 칩의 측면으로의 측면 발출광(Ls)은 큰 각도로 진행하며, 이에 따라 a) 전반사 각도 이상의 빛의 비율 증가하고, 이로 인해 광효율이 감소하며, 2) 특히 도 1c와 같이, 큰 각도로 출사된 광에 의한 휘도 Profile의 Side Lobe을 만들며, 3) RGB 각각의 칩들은 서로 다른 굴절률과 기하학적 형상을 가지며, 이에 따라 모든 각도에서 3가지 색깔의 파장의 빛의 비율을 맞추는 데에 대한 어려움을 야기한다.
이에 따라 휘도 Profile Side Lobe는 RGB 칩의 각도 별 휘도 Profile 매칭의 난제 발생의 주요 원인이 되며 Mura의 주요 요인이 되고 있다.
한편, 내부 연구에 의하면 측면 출광량을 줄이기 위해 측면 반사구조를 연구하였으나 휘도 Profile Side Lobe가 제대로 개선되지 못했으며, 특히 현저한 출광량 감소의 문제가 연구되었다.
이에 따라 단순히 발광 칩의 측면에 반사구조를 채용하는 경우 높은 출광 각도에서 출광량이 증가하는 휘도 Side Lobe가 여전히 발생하고 있다. 또한 마이크로 LED 디스플레이의 출광 Profile은 광원면의 기울기 등 마이크로 LED 칩의 기하학적 형태에 매우 민감한 이슈가 있다.
따라서, 이와 같은 특성을 갖는 R, G, B 마이크로 LED 칩을 광원으로 하는 디스플레이의 색 시야각을 확보하는 것은 매우 어려우며, 필요한 출광각 영역에서의 보다 균일한 출광량 분포를 얻을 수 있고, 광원의 기하학적 형태에 덜 민감한 광원을 확보하는 것이 필요하다.
실시예의 기술적 과제 중의 하나는, Micro LED 기반 Display의 광효율을 향상함과 동시에 색 시야각을 향상시킬 수 있는 디스플레이 패널용 반도체 발광소자 및 이를 포함하는 디스플레이 장치를 제공하고자 함이다.
구체적으로 실시예는 휘도 Side Lobe 발생문제를 해결하고자 함을 기술적 과제 중의 하나로 한다.
예를 들어, Micro LED의 경우, 작은 칩사이즈로 인하여, 칩의 측면으로 출사되는 광량의 비율이 증가하게 되는데, 칩의 측면으로의 출사광은 디스플레이 패널에서 높은 출사각을 갖는 광량을 증가하게 만드는 요인이 되며, 휘도 Side Lobe 문제를 발생시키고 있다.
또한 실시예는 마이크로 LED 칩의 기하학적 형태에 민감한 출광 Profile 민감도 이슈를 해결하고자 함을 기술적 과제 중의 하나로 한다.
예를 들어, 양산 칩의 기하학적 형태는 공정 조건에 따라 그리고 Wafer 상의 위치에 따라 그 형태가 약간씩 다르게 제작되고 있다. 그런데 각각의 픽셀에서의 출광 Profile이 마이크로 LED 칩의 기하학적 구조에 민감할 경우, 디스플레이의 색 시야각 확보에 어려운 문제가 있다.
또한 실시예는 디스플레이 패널의 엠비어트(Ambient) CR(Contrast Ratio) 향상을 기술적 과제 중의 하나로 한다. 예를 들어, 자발 광원 중에 OLED는 외부 광 입사가 심하여 디스플레이 패널의 Ambient CR(Contrast Ratio)이 저하되고 있는 바, 자발 광원을 이용한 디스플레이 패널에서의 엠비어트(Ambient) CR(Contrast Ratio) 향상이 필요하다.
또한 실시예는 출광량 한계를 개선하여 출광효율을 향상하고자 함을 기술적 과제 중의 하나로 한다.
예를 들어, 종래기술에서는 일반적으로 마이크로 LED 칩 내부에 광 전반사 모드가 형성되며, 광 전반사 모드는 칩 외부로 출광되지 못하고 소멸하여 광효율 저하를 야기하고 있다.
실시예의 기술적 과제는 본 항목에 기재된 것에 한정되지 않으며, 명세서를 통해 파악될 수 있는 것을 포함한다.
실시예에 따른 디스플레이 패널용 반도체 발광소자는, 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층을 포함하는 발광구조물과, 상기 제1 도전형 반도체층에 전기적으로 연결되는 제1 전극층과, 상기 제2 도전형 반도체층과 전기적으로 연결되는 제2 반사 전극층과, 상기 발광구조물 상에 배치되는 패시베이션층 및 상기 발광구조물의 측면에 배치되는 제1 반사 전극층을 포함할 수 있다.
상기 제1 반사 전극층은, 상기 발광구조물의 측면과 접하는 제1-1 반사 전극층과 상기 제1-1 반사 전극층과 연결되며 상기 패시베이션층 상에 배치되는 제1-2 반사 전극층을 포함할 수 있다.
상기 제1-2 반사 전극층의 상단의 높이는 상기 활성층의 높이 이하로 위치될 수 있다.
실시예는 상기 발광구조물의 저면에 배치되는 제1 산란 구조층을 더 포함할 수 있다.
상기 제1 산란 구조층은 상기 활성층과 상기 제2 반사 전극층 사이에 배치될 수 있다.
상기 제1 산란 구조층은 상기 제2 반사 전극층과 일체로 형성될 수 있다.
상기 제1 산란 구조층은 상기 제2 반사 전극층의 물질과 같은 물질로 형성될 수 있다.
실시예는 상기 제1-2 반사 전극층 상에 배치되는 제2 패시베이션층을 더 포함할 수 있다.
또한 실시예에 따른 반도체 발광소자 디스플레이 장치는, 소정의 기판 상에 이격되어 배치되는 제1 전극, 제2 전극과, 상기 제1, 제2 전극들 상에 배치되는 절연층과, 상기 절연층 상에 배치되며 제1 조립 홀을 포함하는 제1 격벽 및 상기 제1 조립 홀에 배치되는 반도체 발광소자를 포함할 수 있다.
상기 반도체 발광소자는, 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층을 포함하는 발광구조물과, 상기 제1 도전형 반도체층에 전기적으로 연결되는 제1 전극층과, 상기 발광구조물 상에 배치되는 패시베이션층 및 상기 발광구조물의 측면에 배치되는 제1 반사 전극층을 포함할 수 있다.
실시예는 상기 제2 도전형 반도체층과 전기적으로 연결되는 제2 반사 전극층을 더 포함할 수 있다.
상기 제1 반사 전극층은, 상기 발광구조물의 측면과 접하는 제1-1 반사 전극층과 상기 제1-1 반사 전극층과 연결되며 상기 패시베이션층 상에 배치되는 제1-2 반사 전극층을 포함할 수 있다.
실시예는 상기 발광구조물의 저면에 배치되는 제1 산란 구조층을 더 포함할 수 있다.
상기 제1 산란 구조층은 상기 활성층과 상기 제2 반사 전극층 사이에 배치될 수있다.
실시예는 상기 제1-2 반사 전극층상에 배치되는 제2 패시베이션층을 더 포함할수 있다.
실시예는 상기 제1 전극 또는 상기 제2 전극 중 적어도 하나와 상기 반도체 발광소자의 제2 반사 전극층과 전기적으로 연결하는 제1 연결 전극 또는 제2 연결 전극을 더 포함할 수 있다.
실시예는 상기 절연층 아래에 배치되는 제1 광 흡수층을 더 포함할 수 있다.
실시예는 상기 제1 격벽 상에 배치되는 제2 절연층 및 상기 제2 절연층 상에 배치되는 제2 광 흡수층을 더 포함할 수 있다.
실시예는 상기 절연층 내에 제3 반사층을 구비하며, 상기 반도체 발광소자의 발광구조물 저면에 제2 산란 구조층을 더 포함할 수 있다.
실시예는 상기 절연층은 절연성 반사층을 더 포함할 수 있다.
실시예에 따른 디스플레이 패널용 반도체 발광소자 및 이를 포함하는 디스플레이 장치는 마이크로 LED 칩 측면의 광 반사층과 칩 하단의 광산란 및 광반사면을 포함함으로써 Micro LED 기반 Display의 광효율을 향상함과 동시에 휘도 Side Lobe 문제를 해결함으로써 색 시야각을 향상시킬 수 있는 복합적 기술적 효과가 있다.
또한 실시예는 광산란 구조를 바탕으로 마이크로 LED 내부에 전반사 모드가 형성되는 것을 제한함으로써 출광 효율을 향상시키고, 출광 Profile이 칩의 기하학적 형태에 민감하게 반응하는 것을 방지할 수 있다.
또한 실시예는 픽셀 구조 하측에 광흡수층을 배치함으로써 외부 광 입사를 차단하여 디스플레이 패널의 엠비어트(Ambient) CR(Contrast Ratio)를 향상시킬 수 있는 특별한 기술적 효과가 있다.
또한 실시예는 마이크로 LED 칩 및 픽셀의 출광 Profile 개선하여 디스플레 패널의 색 시야각 확보가 용이하며, 마이크로 LED 칩의 Geometry에 대한 공차 확대 기반으로 칩 및 패널 수율 증가할 수 있으며, 출광 효율 향상되는 복합적 기술적 효과가 있다.
실시예의 기술적 효과는 본 항목에 기재된 것에 한정되지 않으며, 명세서와 도면을 통해 파악될 수 있는 것을 포함한다.
도 1 a 내지 도 1c는 관련기술에 있어서 Micro LED 기반 디스플레이의 휘도 프로파일 데이터.
도 2는 실시예에 따른 디스플레이 장치(100)가 배치된 주택의 거실에 대한 예시도.
도 3a는 실시예에 따른 디스플레이 장치를 개략적으로 보여주는 블록도.
도 3b은 도 3a의 화소의 일 예를 보여주는 회로도.
도 4는 도 1의 디스플레이 장치에서 제1 패널영역(A1)의 확대도.
도 5는 도 4의 A2 영역의 B1-B2 선을 따른 단면도.
도 6은 실시예에 따른 발광소자가 자가조립 방식에 의해 기판에 조립되는 예를 나타내는 도면.
도 7은 도 6의 A3 영역의 부분 확대도.
도 8은 실시예에 따른 제1 반도체 발광소자 디스플레이(300A)의 단면도.
도 9a 내지 도 9d는 도 8에 도시된 실시예에 따른 제1 반도체 발광소자 디스플레이(300A)의 제조공정 단면도.
도 10a는 도 8에 도시된 제1 반도체 발광소자 디스플레이(300A)에서 제1 반도체 발광소자(150A)의 단면도.
도 10b는 추가 실시예에 따른 제1-2 반도체 발광소자(150A2)의 단면도.
도 11과 도 12는 각각 제1 비교예와 제2 비교예에서 종래 대비 출광 Profile 데이터.
도 13은 실시예에서의 출광 Profile과 종래 출광 Profile 비교 데이터.
도 14는 실시예에 따른 제2 반도체 발광소자 디스플레이(300B)의 단면도.
도 15는 제14에 도시된 실시예에 따른 제2 반도체 발광소자 디스플레이(300B)에서 제2 반도체 발광소자(150B)의 단면도.
도 16은 실시예에 따른 제3 반도체 발광소자 디스플레이(300C)의 단면도.
이하, 첨부된 도면을 참조하여 본 명세서에 개시된 실시예를 상세히 설명하기로 한다. 이하의 설명에서 사용되는 구성요소에 대한 접미사 '모듈' 및 '부'는 명세서 작성의 용이함이 고려되어 부여되거나 혼용되는 것으로서, 그 자체로 서로 구별되는 의미 또는 역할을 갖는 것은 아니다. 또한, 첨부된 도면은 본 명세서에 개시된 실시예를 쉽게 이해할 수 있도록 하기 위한 것이며, 첨부된 도면에 의해 본 명세서에 개시된 기술적 사상이 제한되는 것은 아니다. 또한, 층, 영역 또는 기판과 같은 요소가 다른 구성요소 '상(on)'에 존재하는 것으로 언급될 때, 이것은 직접적으로 다른 요소 상에 존재하거나 또는 그 사이에 다른 중간 요소가 존재할 수도 있는 것을 포함한다.
본 명세서에서 설명되는 디스플레이 장치에는 디지털 TV, 휴대폰, 스마트 폰(smart phone), 노트북 컴퓨터(laptop computer), 디지털방송용 단말기, PDA(personal digital assistants), PMP(portable multimedia player), 네비게이션, 슬레이트(Slate) PC, 태블릿(Tablet) PC, 울트라 북(Ultra-Book), 데스크탑 컴퓨터 등이 포함될 수 있다. 그러나, 본 명세서에 기재된 실시예에 따른 구성은 추후 개발되는 새로운 제품형태이라도, 디스플레이가 가능한 장치에도 적용될 수 있다.
이하 실시예에 따른 발광소자 및 이를 포함하는 디스플레이 장치에 대해 설명한다.
이하 실시예에 따른 반도체 발광소자 및 이를 포함하는 디스플레이 장치에 대해 설명한다.
도 2는 실시예에 따른 디스플레이 장치(100)가 배치된 주택의 거실을 도시한다.
실시예의 디스플레이 장치(100)는 세탁기(101), 로봇 청소기(102), 공기 청정기(103) 등의 각종 전자 제품의 상태를 표시할 수 있고, 각 전자 제품들과 IOT 기반으로 통신할 수 있으며 사용자의 설정 데이터에 기초하여 각 전자 제품들을 제어할 수도 있다.
실시예에 따른 디스플레이 장치(100)는 얇고 유연한 기판 위에 제작되는 플렉서블 디스플레이(flexible display)를 포함할 수 있다. 플렉서블 디스플레이는 기존의 평판 디스플레이의 특성을 유지하면서, 종이와 같이 휘어지거나 말릴 수 있다.
플렉서블 디스플레이에서 시각정보는 매트릭스 형태로 배치되는 단위 화소(unit pixel)의 발광이 독자적으로 제어됨에 의하여 구현될 수 있다. 단위 화소는 하나의 색을 구현하기 위한 최소 단위를 의미한다. 플렉서블 디스플레이의 단위 화소는 발광소자에 의하여 구현될 수 있다. 실시예에서 발광소자는 Micro-LED나 Nano-LED일 수 있으나 이에 한정되는 것은 아니다.
도 3a는 실시예에 따른 디스플레이 장치를 개략적으로 보여주는 블록도이고, 도 3b은 도 3a의 화소의 일 예를 보여주는 회로도이다.
도 3a 및 도 3b을 참조하면, 실시예에 따른 디스플레이 장치는 디스플레이 패널(10), 구동 회로(20), 스캔 구동부(30) 및 전원 공급 회로(50)를 포함할 수 있다.
실시예의 디스플레이 장치(100)는 액티브 매트릭스(AM, Active Matrix)방식 또는 패시브 매트릭스(PM, Passive Matrix) 방식으로 발광소자를 구동할 수 있다.
구동 회로(20)는 데이터 구동부(21)와 타이밍 제어부(22)를 포함할 수 있다.
디스플레이 패널(10)은 표시 영역(DA)과 표시 영역(DA)의 주변에 배치된 비표시 영역(NDA)으로 구분될 수 있다. 표시 영역(DA)은 화소(PX)들이 형성되어 영상을 디스플레이하는 영역이다. 디스플레이 패널(10)은 데이터 라인들(D1~Dm, m은 2 이상의 정수), 데이터 라인들(D1~Dm)과 교차되는 스캔 라인들(S1~Sn, n은 2 이상의 정수), 고전위 전압이 공급되는 고전위 전압 라인, 저전위 전압이 공급되는 저전위 전압 라인 및 데이터 라인들(D1~Dm)과 스캔 라인들(S1~Sn)에 접속된 화소(PX)들을 포함할 수 있다.
화소(PX)들 각각은 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3)를 포함할 수 있다. 제1 서브 화소(PX1)는 제1 파장의 제1 컬러 광을 발광하고, 제2 서브 화소(PX2)는 제2 파장의 제2 컬러 광을 발광하며, 제3 서브 화소(PX3)는 제3 파장의 제3 컬러 광을 발광할 수 있다. 제1 컬러 광은 적색 광, 제2 컬러 광은 녹색 광, 제3 컬러 광은 청색 광일 수 있으나, 이에 한정되지 않는다. 또한, 도 3a에서는 화소(PX)들 각각이 3 개의 서브 화소들을 포함하는 것을 예시하였으나, 이에 한정되지 않는다. 즉, 화소(PX)들 각각은 4 개 이상의 서브 화소들을 포함할 수 있다.
제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3) 각각은 데이터 라인들(D1~Dm) 중 적어도 하나, 스캔 라인들(S1~Sn) 중 적어도 하나 및 고전위 전압 라인에 접속될 수 있다. 제1 서브 화소(PX1)는 도 3b과 같이 발광소자(LD)들과 발광소자(LD)들에 전류를 공급하기 위한 복수의 트랜지스터들과 적어도 하나의 커패시터(Cst)를 포함할 수 있다.
도면에 도시되지 않았지만, 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3) 각각은 단지 하나의 발광소자(LD)와 적어도 하나의 커패시터(Cst)를 포함할 수도 있다.
발광소자(LD)들 각각은 제1 전극, 복수의 도전형 반도체층 및 제2 전극을 포함하는 반도체 발광 다이오드일 수 있다. 여기서, 제1 전극은 애노드 전극, 제2 전극은 캐소드 전극일 수 있지만, 이에 대해서는 한정하지 않는다.
도 3b을 참조하면 복수의 트랜지스터들은 발광소자(LD)들에 전류를 공급하는 구동 트랜지스터(DT), 구동 트랜지스터(DT)의 게이트 전극에 데이터 전압을 공급하는 스캔 트랜지스터(ST)를 포함할 수 있다. 구동 트랜지스터(DT)는 스캔 트랜지스터(ST)의 소스 전극에 접속되는 게이트 전극, 고전위 전압이 인가되는 고전위 전압 라인에 접속되는 소스 전극 및 발광소자(LD)들의 제1 전극들에 접속되는 드레인 전극을 포함할 수 있다. 스캔 트랜지스터(ST)는 스캔 라인(Sk, k는 1≤k≤n을 만족하는 정수)에 접속되는 게이트 전극, 구동 트랜지스터(DT)의 게이트 전극에 접속되는 소스 전극 및 데이터 라인(Dj, j는 1≤j≤m을 만족하는 정수)에 접속되는 드레인 전극을 포함할 수 있다.
커패시터(Cst)는 구동 트랜지스터(DT)의 게이트 전극과 소스 전극 사이에 형성된다. 스토리지 커패시터(Cst)는 구동 트랜지스터(DT)의 게이트 전압과 소스 전압의 차이값을 충전할 수 있다.
구동 트랜지스터(DT)와 스캔 트랜지스터(ST)는 박막 트랜지스터(thin film transistor)로 형성될 수 있다. 또한, 도 3b에서는 구동 트랜지스터(DT)와 스캔 트랜지스터(ST)가 P 타입 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)으로 형성된 것을 중심으로 설명하였으나, 본 발명은 이에 한정되지 않는다. 구동 트랜지스터(DT)와 스캔 트랜지스터(ST)는 N 타입 MOSFET으로 형성될 수도 있다. 이 경우, 구동 트랜지스터(DT)와 스캔 트랜지스터(ST)들 각각의 소스 전극과 드레인 전극의 위치는 변경될 수 있다.
또한, 도 3b에서는 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3) 각각이 하나의 구동 트랜지스터(DT), 하나의 스캔 트랜지스터(ST) 및 하나의 커패시터(Cst)를 갖는 2T1C (2 Transistor - 1 capacitor)를 포함하는 것을 예시하였으나, 본 발명은 이에 한정되지 않는다. 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3) 각각은 복수의 스캔 트랜지스터(ST)들과 복수의 커패시터(Cst)들을 포함할 수 있다.
다시 도 3a를 참조하면, 구동 회로(20)는 디스플레이 패널(10)을 구동하기 위한 신호들과 전압들을 출력한다. 이를 위해, 구동 회로(20)는 데이터 구동부(21)와 타이밍 제어부(22)를 포함할 수 있다.
데이터 구동부(21)는 타이밍 제어부(22)로부터 디지털 비디오 데이터(DATA)와 소스 제어 신호(DCS)를 입력 받는다. 데이터 구동부(21)는 소스 제어 신호(DCS)에 따라 디지털 비디오 데이터(DATA)를 아날로그 데이터 전압들로 변환하여 디스플레이 패널(10)의 데이터 라인들(D1~Dm)에 공급한다.
타이밍 제어부(22)는 호스트 시스템으로부터 디지털 비디오 데이터(DATA)와 타이밍 신호들을 입력받는다. 타이밍 신호들은 수직동기신호(vertical sync signal), 수평동기신호(horizontal sync signal), 데이터 인에이블 신호(data enable signal) 및 도트 클럭(dot clock)을 포함할 수 있다. 호스트 시스템은 스마트폰 또는 태블릿 PC의 어플리케이션 프로세서, 모니터, TV의 시스템 온 칩 등일 수 있다.
스캔 구동부(30)는 타이밍 제어부(22)로부터 스캔 제어 신호(SCS)를 입력 받는다. 스캔 구동부(30)는 스캔 제어 신호(SCS)에 따라 스캔 신호들을 생성하여 디스플레이 패널(10)의 스캔 라인들(S1~Sn)에 공급한다. 스캔 구동부(30)는 다수의 트랜지스터들을 포함하여 디스플레이 패널(10)의 비표시 영역(NDA)에 형성될 수 있다. 또는, 스캔 구동부(30)는 집적 회로로 형성될 수 있으며, 이 경우 디스플레이 패널(10)의 다른 일 측에 부착되는 게이트 연성 필름 상에 장착될 수 있다.
전원 공급 회로(50)는 메인 전원으로부터 디스플레이 패널(10)의 발광소자(LD)들을 구동하기 위한 고전위 전압(VDD)과 저전위 전압(VSS)을 생성하여 디스플레이 패널(10)의 고전위 전압 라인과 저전위 전압 라인에 공급할 수 있다. 또한, 전원 공급 회로(50)는 메인 전원으로부터 구동 회로(20)와 스캔 구동부(30)를 구동하기 위한 구동 전압들을 생성하여 공급할 수 있다.
다음으로 도 4는 도 1의 디스플레이 장치에서 제1 패널영역(A1)의 확대도이다.
도 4에 의하면, 실시예의 디스플레이 장치(100)는 제1 패널영역(A1)과 같은 복수의 패널영역들이 타일링에 의해 기구적, 전기적 연결되어 제조될 수 있다.
제1 패널영역(A1)은 단위 화소(도 3a의 PX) 별로 배치된 복수의 발광소자(150)를 포함할 수 있다.
예컨대, 단위 화소(PX)는 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3)를 포함할 수 있다. 예컨대, 복수의 적색 발광소자(150R)가 제1 서브 화소(PX1)에 배치되고, 복수의 녹색 발광소자(150G)가 제2 서브 화소(PX2)에 배치되며, 복수의 청색 발광소자(150B)가 제3 서브 화소(PX3)에 배치될 수 있다. 단위 화소(PX)는 발광소자가 배치되지 않는 제4 서브 화소를 더 포함할 수도 있지만, 이에 대해서는 한정하지 않는다. 한편, 발광소자(150)는 반도체 발광소자일 수 있다.
다음으로 도 5는 도 4의 A2 영역의 B1-B2 선을 따른 단면도이다.
도 5를 참조하면, 실시예의 디스플레이 장치(100)는 기판(200a), 이격 배치된 배선(201a, 202a), 제1 절연층(211a), 제2 절연층(211b), 제3 절연층(206) 및 복수의 발광소자(150)를 포함할 수 있다.
배선은 서로 이격된 제1 배선(201a) 및 제2 배선(202a)을 포함할 수 있다. 제1 배선(201a) 및 제2 배선(202a)은 패널에서 발광소자(150)에 전원을 인가하기 위한 패널 배선을 기능을 할 수 있으며, 발광소자(150)의 자가 조립의 경우 조립을 위한 유전영동 힘을 생성하기 위한 조립 전극 기능을 수행할 수도 있다.
배선(201a, 202a)은 투명 전극(ITO)으로 형성되거나, 전기 전도성이 우수한 금속물질을 포함할 수 있다. 예를 들어, 배선(201a, 202a)은 티탄(Ti), 크롬(Cr), 니켈(Ni), 알루미늄(Al), 백금(Pt), 금(Au), 텅스텐(W), 몰리브덴(Mo) 중 적어도 어느 하나 또는 이들의 합금으로 형성될 수 있다.
상기 제1 배선(201a) 및 제2 배선(202a) 사이에 제1 절연층(211a)이 배치될 수 있고, 상기 제1 배선(201a) 및 제2 배선(202a) 상에 제2 절연층(211b)이 배치될 수 있다. 상기 제1 절연층(211a)과 상기 제2 절연층(211b)은 산화막, 질화막 등일 수 있으나 이에 한정되는 것은 아니다.
발광소자(150)는 각각 단위 화소(sub-pixel)를 이루기 위하여 적색 발광소자(150R), 녹색 발광소자(150G) 및 청색 발광소자(150B0를 포함할 수 있으나 이에 한정되는 것은 아니며, 적색 형광체와 녹색 형광체 등을 구비하여 각각 적색과 녹색을 구현할 수도 있다.
기판(200a)은 유리나 폴리이미드(Polyimide)로 형성될 수 있다. 또한 기판(200a)은 PEN(Polyethylene Naphthalate), PET(Polyethylene Terephthalate) 등의 유연성 있는 재질을 포함할 수 있다. 또한, 기판(200a)은 투명한 재질일 수 있으나 이에 한정되는 것은 아니다. 상기 기판(200a)은 패널에서의 지지 기판으로 기능할 수 있으며, 발광소자의 자가 조립시 조립용 기판으로 기능할 수도 있다.
제3 절연층(206)은 폴리이미드, PEN, PET 등과 같이 절연성과 유연성 있는 재질을 포함할 수 있으며, 기판(200a)과 일체로 이루어져 하나의 기판을 형성할 수도 있다.
제3 절연층(206)은 접착성과 전도성을 가지는 전도성 접착층일 수 있고, 전도성 접착층은 연성이 있어서 디스플레이 장치의 플렉서블 기능을 가능하게 할 수 있다. 예를 들어, 제3 절연층(206)은 이방성 전도성 필름(ACF, anisotropy conductive film)이거나 이방성 전도매질, 전도성 입자를 함유한 솔루션(solution) 등의 전도성 접착층일 수 있다. 전도성 접착층은 두께에 대해 수직방향으로는 전기적으로 전도성이나, 두께에 대해 수평방향으로는 전기적으로 절연성을 가지는 레이어일 수 있다.
배선(201a, 202a) 간의 간격은 발광소자(150)의 폭 및 조립 홀(203H)의 폭보다 작게 형성되어, 전기장을 이용한 발광소자(150)의 조립 위치를 보다 정밀하게 고정할 수 있다.
배선(201a, 202a) 상에는 제3 절연층(206)이 형성되어, 배선(201a, 202a)을 유체(1200)로부터 보호하고, 배선(201a, 202a)에 흐르는 전류의 누출을 방지할 수 있다. 제3 절연층(206)은 실리카, 알루미나 등의 무기물 절연체 또는 유기물 절연체가 단일층 또는 다층으로 형성될 수 있다.
또한 제3 절연층(206)은 폴리이미드, PEN, PET 등과 같이 절연성과 유연성 있는 재질을 포함할 수 있으며, 기판(200a)과 일체로 이루어져 하나의 기판을 형성할 수도 있다.
제3 절연층(206)은 격벽을 가지고, 이 격벽에 의해 조립 홀(203H)이 형성될 수 있다. 예를 들어, 제3 절연층(206)은 발광소자(150)가 삽입되기 위한 조립 홀(203H)을 포함할 수 있다(도 6 참조). 따라서, 자가 조립시, 발광소자(150)가 제3 절연층(206)의 조립 홀(203H)에 용이하게 삽입될 수 있다. 조립 홀(203H)은 삽입 홀, 고정 홀, 정렬 홀 등으로 불릴 수 있다.
조립 홀(203H)은 대응하는 위치에 조립될 발광소자(150)의 형상에 대응하는 형상 및 크기를 가질 수 있다. 이에 따라, 조립 홀(203H)에 다른 발광소자가 조립되거나 복수의 발광소자들이 조립되는 것을 방지할 수 있다.
다음으로 도 6은 실시예에 따른 발광소자가 자가조립 방식에 의해 기판에 조립되는 예를 나타내는 도면이며, 도 7은 도 6의 A3 영역의 부분 확대도이다. 도 7은 설명 편의를 위해 A3 영역을 180도 회전시킨 상태의 도면이다.
도 6 및 도 7을 기초로 실시예에 따른 반도체 발광소자를 전자기장을 이용한 자가조립 방식에 의해 디스플레이 패널에 조립되는 예를 설명하기로 한다.
이후 설명되는 조립 기판(200)은 발광소자의 조립 후에 디스플레이 장치에서 패널 기판(200a)의 기능도 할 수 있으나, 실시예가 이에 한정되는 것은 아니다.
도 6을 참조하면, 반도체 발광소자(150)는 유체(1200)가 채워진 챔버(1300)에 투입될 수 있으며, 조립 장치(1100)로부터 발생하는 자기장에 의해 반도체 발광소자(150)는 기판(200)로 이동할 수 있다. 이때 조립 기판(200)의 조립 홀(203H)에 인접한 발광소자(150)는 조립 전극들의 전기장에 의한 유전영동 힘에 의해 조립 홀(230)에 조립될 수 있다. 상기 유체(1200)는 초순수 등의 물일 수 있으나 이에 한정되는 것은 아니다. 챔버는 수조, 컨테이너, 용기 등으로 불릴 수 있다.
반도체 발광소자(150)가 챔버(1300)에 투입된 후, 조립 기판(200)이 챔버(1300) 상에 배치될 수 있다. 실시 예에 따라, 조립 기판(200)은 챔버(1300) 내로 투입될 수도 있다.
도 7을 참조하면 반도체 발광소자(150)는 도시된 바와 같이 수직형 반도체 발광소자로 구현될 수 있으나 이에 한정되지 않고 수평형 발광소자가 채용될 수 있다.
반도체 발광소자(150)는 자성체를 갖는 자성층(미도시)을 포함할 수 있다. 상기 자성층은 니켈(Ni) 등 자성을 갖는 금속을 포함할 수 있다. 유체 내로 투입된 반도체 발광소자(150)는 자성층을 포함하므로, 조립 장치(1100)로부터 발생하는 자기장에 의해 기판(200)로 이동할 수 있다. 상기 자성층은 발광소자의 상측 또는 하측 또는 양측에 모두 배치될 수 있다.
상기 반도체 발광소자(150)는 상면 및 측면을 둘러싸는 패시베이션층(156)을 포함할 수 있다. 패시베이션층(156)은 실리카, 알루미나 등의 무기물 절연체를 PECVD, LPCVD, 스퍼터링 증착법 등을 통해 형성될 수 있다. 또한 패시베이션층(156)은 포토레지스트, 고분자 물질과 같은 유기물을 스핀 코팅하는 방법을 통해 형성될 수 있다.
상기 반도체 발광소자(150)는 제1 도전형 반도체층(152a), 제2 도전형 반도체층(152c) 및 그 사이에 배치되는 활성층(152b)을 포함할 수 있다. 상기 제1 도전형 반도체층(152a)은 n형 반도체층일 수 있고, 제2 도전형 반도체층(152c)은 p형 반도체층일 수 있으나 이에 한정되는 것은 아니다.
상기 제1 도전형 반도체층(152a)에는 제1 전극층(154a)이 연결될 수 있고, 제2 도전형 반도체층(152c)에는 제2 반사 전극층(154b)이 연결될 수 있다. 이를 위해서는 제1 도전형 반도체층(152a) 및 제2 도전형 반도체층(152c)의 일부 영역이 외부로 노출될 수 있다. 이에 따라 반도체 발광소자(150)가 조립 기판(200)에 조립된 후에 디스플레이 장치의 제조 공정에서, 패시베이션층(156) 중 일부 영역이 식각될 수 있다.
조립 기판(200)은 조립될 반도체 발광소자(150) 각각에 대응하는 한 쌍의 제1 조립 전극(201) 및 제2 조립 전극(202)을 포함할 수 있다. 상기 제1 조립 전극(201), 제2 조립 전극(202)은 단일 금속 혹은 금속합금, 금속산화물 등을 다중으로 적층하여 형성할 수 있다. 예를 들어, 상기 제1 조립 전극(201), 제2 조립 전극(202)은 Cu, Ag, Ni, Cr, Ti, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf 중 적어도 하나를 포함하여 형성될 수 있으며 이에 한정되는 않는다. 또한 상기 제1 조립 전극(201), 제2 조립 전극(202)은 ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IZON(IZO Nitride), AGZO(Al-Ga ZnO), IGZO(In-Ga ZnO), ZnO, IrOx, RuOx, NiO, RuOx/ITO, Ni/IrOx/Au, 및 Ni/IrOx/Au/ITO 중 적어도 하나를 포함하여 형성될 수 있으며 이에 한정되지 않는다.
상기 제1 조립 전극(201), 제2 조립 전극(202)은 교류 전압이 인가됨에 따라 전기장을 방출함으로써, 조립 홀(203H)로 투입된 반도체 발광소자(150)를 유전영동 힘에 의해 고정시킬 수 있다. 상기 제1 조립 전극(201), 제2 조립 전극(202) 간의 간격은 반도체 발광소자(150)의 폭 및 조립 홀(203H)의 폭보다 작을 수 있으며, 전기장을 이용한 반도체 발광소자(150)의 조립 위치를 보다 정밀하게 고정할 수 있다.
제1 조립 전극(201), 제2 조립 전극(202) 상에는 절연층(212)이 형성되어, 제1 조립 전극(201), 제2 조립 전극(202)을 유체(1200)로부터 보호하고, 제1 조립 전극(201), 제2 조립 전극(202)에 흐르는 전류의 누출을 방지할 수 있다. 예컨대 상기 절연층(212)은 실리카, 알루미나 등의 무기물 절연체 또는 유기물 절연체가 단일층 또는 다층으로 형성될 수 있다. 절연층(212)은, 반도체 발광소자(150)의 조립 시 제1 조립 전극(201), 제2 조립 전극(202)의 손상을 방지하기 위한 최소 두께를 가질 수 있고, 반도체 발광소자(150)가 안정적으로 조립되기 위한 최대 두께를 가질 수 있다.
절연층(212)의 상부에는 격벽(207)이 형성될 수 있다. 격벽(207)의 일부 영역은 제1 조립 전극(201), 제2 조립 전극(202)의 상부에 위치하고, 나머지 영역은 조립 기판(200)의 상부에 위치할 수 있다.
한편, 조립 기판(200)의 제조 시 절연층(212) 상부 전체에 형성된 격벽 중 일부가 제거됨으로써, 반도체 발광소자(150)들 각각이 조립 기판(200)에 결합 및 조립되는 조립 홀(203H)이 형성될 수 있다.
조립 기판(200)에는 반도체 발광소자(150)들이 결합되는 조립 홀(203H)이 형성되고, 조립 홀(203H)이 형성된 면은 유체(1200)와 접촉할 수 있다. 조립 홀(203H)은 반도체 발광소자(150)의 정확한 조립 위치를 가이드할 수 있다.
한편, 조립 홀(203H)은 대응하는 위치에 조립될 반도체 발광소자(150)의 형상에 대응하는 형상 및 크기를 가질 수 있다. 이에 따라, 조립 홀(203H)에 다른 반도체 발광소자가 조립되거나 복수의 반도체 발광소자들이 조립되는 것을 방지할 수 있다.
다시 6을 참조하면, 조립 기판(200)이 챔버에 배치된 후에 자기장을 가하는 조립 장치(1100)가 조립 기판(200)을 따라 이동할 수 있다. 상기 조립 장치(1100)는 영구 자석이거나 전자석일 수 있다.
조립 장치(1100)는 자기장이 미치는 영역을 유체(1200) 내로 최대화하기 위해, 조립 기판(200)과 접촉한 상태로 이동할 수 있다. 실시예에 따라서는, 조립 장치(1100)가 복수의 자성체를 포함하거나, 조립 기판(200)과 대응하는 크기의 자성체를 포함할 수도 있다. 이 경우, 조립 장치(1100)의 이동 거리는 소정 범위 이내로 제한될 수도 있다.
조립 장치(1100)에 의해 발생하는 자기장에 의해 챔버(1300) 내의 반도체 발광소자(150)는 조립 장치(1100) 및 조립 기판(200)을 향해 이동할 수 있다.
도 7을 참조하면, 반도체 발광소자(150)는 조립 장치(1100)를 향해 이동 중 조립 기판의 조립 전극의 전기장에 의해 형성되는 유전영동 힘(DEP force)에 의해 조립 홀(203H)로 진입하여 고정될 수 있다.
구체적으로 조립 배선(201, 202)은 교류 전원에 의해 전기장을 형성하고, 이 전기장에 의해 유전영동 힘이 조립 배선(201, 202) 사이에 형성될 수 있다. 이 유전영동 힘에 의해 기판(200) 상의 조립 홀(203H)에 반도체 발광소자(150)를 고정시킬 수 있다.
이때 기판(200)의 조립 홀(203H) 상에 조립된 발광소자(150)와 조립 전극 사이에 소정의 솔더층(미도시)이 형성되어 발광소자(150)의 결합력을 향상시킬 수 있다.
또한 조립 후 조립 기판(200)의 조립 홀(203H)에 몰딩층(미도시)이 형성될 수 있다. 몰딩층은 투명 레진이거나 또는 반사물질, 산란물질이 포함된 레진일 수 있다.
상술한 전자기장을 이용한 자가조립 방식에 의해, 반도체 발광소자들 각각이 기판에 조립되는 데 소요되는 시간을 급격히 단축시킬 수 있으므로, 대면적 고화소 디스플레이를 보다 신속하고 경제적으로 구현할 수 있다.
실시예의 기술적 과제 중의 하나는, Micro LED 기반 Display의 광효율을 향상함과 동시에 색 시야각을 향상시킬 수 있는 디스플레이 패널용 반도체 발광소자 및 이를 포함하는 디스플레이 장치를 제공하고자 함이다.
구체적으로 실시예는 휘도 Side Lobe 발생문제를 해결하고자 함을 기술적 과제 중의 하나로 한다. 또한 실시예는 마이크로 LED 칩의 기하학적 형태에 민감한 출광 Profile 민감도 이슈를 해결하고자 함을 기술적 과제 중의 하나로 한다. 또한 실시예는 디스플레이 패널의 엠비어트(Ambient) CR(Contrast Ratio) 향상을 기술적 과제 중의 하나로 한다. 또한 실시예는 출광량 한계를 개선하여 출광효율을 향상하고자 함을 기술적 과제 중의 하나로 한다.
도 8은 실시예에 따른 제1 반도체 발광소자 디스플레이(300A)의 단면도이며,
도 9a 내지 도 9d는 도 8에 도시된 실시예에 따른 제1 반도체 발광소자 디스플레이(300A)의 제조공정 단면도이다.
도 8을 참조하면, 실시예에 따른 제1 반도체 발광소자 디스플레이(300A)는, 소정의 기판(200) 상에 이격되어 배치되는 제1 전극(201), 제2 전극(202) 및 상기 제1, 제2 전극들(201, 202) 상에 배치되는 절연층(212) 및 상기 절연층(212) 상에 배치되며 제1 조립 홀(203a)(도 9a 참조)을 포함하는 제1 격벽(207); 및 상기 제1 조립 홀(203a)에 배치되는 제1 반도체 발광소자(150A)를 포함할 수 있다.
실시예는 상기 제1 전극(201) 또는 제2 전극(202) 중 적어도 하나와 상기 제1 반도체 발광소자(150A)의 제2 반사 전극층(154b)(도 10 참조)과 전기적으로 연결하는 적어도 하나의 제1 연결 전극(221) 또는 제2 연결 전극(222)을 포함할 수 있다.
또한 실시예는 제1 격벽(207) 상에 배치되는 제2 절연층(208)을 더 포함할 수 있다. 또한 실시예는 상기 절연층(212) 아래에 배치되는 제1 광 흡수층(205)을 더 포함할 수 있다. 또한 실시예는 상기 제2 절연층(208) 상에 배치되는 제2 광 흡수층(209)을 더 포함할 수 있다.
또한 실시예는 상기 제1 반도체 발광소자(150A)의 제1 전극층(154a)(도 10 참조)과 전기적으로 연결하는 제3 연결 전극(223)을 포함할 수 있다.
이하여 도 9a 내지 도 9d를 참조하여 실시예에 따른 제1 반도체 발광소자 디스플레이(300A)의 기술적 특징을 설명하기로 한다.
우선, 도 9a는 실시예에 따른 반도체 발광소자 디스플레이에서의 제1 조립 기판구조(200A)의 단면도이다.
실시예에 따른 반도체 발광소자 디스플레이에서의 제1 조립 기판구조(200A)는, 소정의 기판(200a) 상에 이격되어 배치되는 제1 전극(201), 제2 전극(202) 및 상기 제1, 제2 전극들(201, 202) 상에 배치되는 절연층(212) 및 상기 절연층(212) 상에 배치되며 제1 조립 홀(203a)을 포함하는 제1 격벽(207)을 포함할 수 있다.
상기 제1 격벽(207)은 상기 제1, 제2 전극들(201, 202) 상에 배치되는 제1-1 격벽(207a)과 상기 제1-1 격벽(207a) 상에 배치되는 제1-2 격벽(207b)을 포함할 수 있다.
실시예는 상기 절연층(212) 아래에 배치되는 제1 광 흡수층(205)을 포함할 수 있다. 상기 제1 광 흡수층(205)은 Zn, Cu, In, Se, Ga 중 어느 하나의 원소로 이루질 수 있으나 이에 한정되는 것은 아니다.
다음으로 도 9b를 참조하면, 제1 조립 기판구조(200A)의 제1 조립 홀(203a) 내에 제1 반도체 발광소자(150A)가 위치되고, 제1 전극(201), 제2 전극(202)에 교류전원이 인가됨에 따라 DEP force에 의해 제1 반도체 발광소자(150A)가 상기 제1 전극(201) 및 제2 전극(202) 상에 조립될 수 있다.
이후 상기 절열층(212)과 상기 제1 광 흡수층(205)의 일부가 제거되어 제1 전극(201)과 제2 전극(202)을 노출시키는 제1 관통 홀(210T1)과 제2 관통 홀(210T2)이 형성될 수 있다.
이후 도 9c와 같이, 상기 제1 관통 홀(210T1)과 제2 관통 홀(210T2)에 각각 제1 연결 전극(221)과 제2 연결 전극(222)이 형성될 수 있다. 상기 제1 연결 전극(221) 또는 제2 연결 전극(222)은 도금공정 또는 증착공정으로 형성될 수 있으나 이에 한정되는 것은 아니다.
예를 들어, 제1 연결 전극(221)은 상기 제1 관통 홀(210T1)에 배치되는 제1-1 연결 전극(221a)과, 상기 제1-1 연결 전극(221a)과 연결되며 상기 제1 반도체 발광소자(150A)의 일 측면상에 배치되는 제1-2 연결 전극(221b)을 포함할 수 있다.
또한 제2 연결 전극(222)은 상기 제2 관통 홀(210T2)에 배치되는 제2-1 연결 전극(222a)과, 상기 제2-1 연결 전극(222a)과 연결되며 상기 제1 반도체 발광소자(150A)의 타 측면상에 배치되는 제2-2 연결 전극(222b)을 포함할 수 있다.
다음으로 도 9d와 같이, 상기 제1 반도체 발광소자(150A)의 제1 전극층(154a)(도 10 참조)과 전기적으로 연결하는 제3 연결 전극(223)이 형성될 수 있다. 상기 제3 연결 전극(223)은 투광성 전극일 수 있다. 예를 들어, 상기 제3 연결 전극(223)은 ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IZON(IZO Nitride), AGZO(Al-Ga ZnO), IGZO(In-Ga ZnO), ZnO, IrOx, RuOx, NiO, RuOx/ITO, Ni/IrOx/Au, 및 Ni/IrOx/Au/ITO 중 적어도 하나를 포함하여 형성될 수 있으며 이에 한정되지 않는다.
이후 상기 격벽(207) 상에 제2 절연층(208)이 형성될 수 있다. 또한 상기 제2 절연층(208) 상에 제2 광 흡수층(209)이 형성될 수 있다.
상기 제2 광 흡수층(209)은 Zn, Cu, In, Se, Ga 중 어느 하나의 원소로 이루질 수 있으나 이에 한정되는 것은 아니다.
이후 상기 제1 조립 홀(203a)은 투광성 레진 등으로 채워서 제1 몰딩부(210)를 형성할 수 있다.
다음으로 도 10a는 도 8에 도시된 제1 반도체 발광소자 디스플레이(300A)에서 제1 반도체 발광소자(150A)의 단면도이다.
실시예에 따른 제1 반도체 발광소자(150A)는, 제1 도전형 반도체층(152a), 활성층(152b) 및 제2 도전형 반도체층(152c)을 포함하는 발광구조물(152)과, 상기 제1 도전형 반도체층(152a)에 전기적으로 연결되는 제1 전극층(154a)과, 상기 제2 도전형 반도체층(152c)과 전기적으로 연결되는 제2 반사 전극층(154b)을 포함할 수 있다.
실시예에 따른 제1 반도체 발광소자(150A)는 상기 발광구조물(152)의 표면에 형성되는 패시베이션층(156)을 포함할 수 있다.
실시예에 따른 제1 반도체 발광소자(150A)는 상기 발광구조물(152)의 측면에 배치되는 제1 반사 전극층(157)을 포함할 수 있다.
상기 제1 반사 전극층(157)은 상기 발광구조물(152)의 측면과 접하는 제1-1 반사 전극층(157a)과 상기 제1-1 반사 전극층(157a)과 연결되며 상기 패시베이션층(156) 상에 배치되는 제1-2 반사 전극층(157b)을 포함할 수 있다.
상기 제1-1 반사 전극층(157a)과 제1-2 반사 전극층(157b)은 Al, Ag, 혹은 Al이나 Ag를 포함하는 합금을 포함하는 금속층으로 이루어질 수 있으나 이에 한정되는 것은 아니다.
상기 제1-1 반사 전극층(157a)과 상기 제1-2 반사 전극층(157b)은 전기전도성을 가질 수 있으며, 그 일부가 발광구조물(152)의 하단면 또는 일부 측면에 접촉함으로써, 발광구조물(152)에 전원을 인가할 수 있다.
상기 제1-2 반사 전극층(157b)의 상단의 높이는 상기 활성층(152b)의 높이 이하로 배치될 수 있으나 이에 한정되는 것은 아니다.
실시예에 따른 제1 반도체 발광소자(150A)는 상기 발광구조물(152)의 저면에 배치되는 제1 산란 구조층(155)을 포함할 수 있다.
상기 제1 산란 구조층(155)은 상기 제2 반사 전극층(154b)과 일체로 형성될 수 있으나 이에 한정되는 것은 아니다.
상기 제2 반사 전극층(154b)은 반사 금속층 기능을 할 수 있다. 예를 들어, 상기 제2 반사 전극층(154b)은 Al, Ag, 혹은 Al이나 Ag를 포함하는 합금을 포함하는 금속층으로 이루어질 수 있으나 이에 한정되는 것은 아니다.
또한 상기 제1 산란 구조층(155)은 상기 제2 반사 전극층(154b)의 물질과 같은 물질로 형성될 수 있으나 이에 한정되는 것은 아니다.
상기 제1 산란 구조층(155)의 수직 단면은 다각형, 반원 등일 있으나 이에 한정되는 것은 아니다.
상기 제1 산란 구조층(155)은 발광원인 활성층(152b)과 칩 하부에서 반사층 기능을 하는 제2 반사 전극층(154b) 사이에 배치될 수 있다.
상기 제1 산란 구조층(155)은 발광구조물(152) 하단의 굴곡 또는 제2 반사 전극층(154b) 형상의 굴곡을 통해 형성될 수 있다.
다음으로 도 10b는 추가 실시예에 따른 제1-2 반도체 발광소자(150A2)의 단면도이다.
제1-2 반도체 발광소자(150A2)는 제1 반도체 발광소자(150A)의 기술적 특징을 채용할 수 있으며, 이하 제1-2 반도체 발광소자(150A2)의 기술적 특징을 중심으로 설명하기로 한다.
상기 제1-2 반도체 발광소자(150A2)는 상기 제1-2 반사 전극층(157b) 상에 배치되는 제2 패시베이션층(159)을 포함할 수 있다. 상기 제2 패시베이션층(159)은 절연성이 있으면서 광 흡수기능을 겸비할 수 있다.
도 9a와 도 10a를 함께 참조하면, 실시예에 따른 제1 반도체 발광소자(150A)는 광원 측면에 제1-1 반사 전극층(157a)과 제1-2 반사 전극층(157b)을 구비하여 측면으로의 광 출사를 차단하고, 발광구조물(152) 하단에 제1 산란 구조층(155)과 반사기능을 하는 제2 반사 전극층(154b)을 구비함으로써 micro LED 디스플레이에서 발생하는 휘도 Side Lobe을 저감할 수 있는 특별한 기술적 효과가 있다.
또한 실시예에서 픽셀 반사판이 포함된 픽셀 구조의 경우, 픽셀층과 공기층 간 Fresnel Reflection 광을 활용할 수 있어서 추가적인 광효율을 확보할 수 있는 기술적 효과가 있다.
또한 실시예에 의하면 발광구조물(152) 측면에 배치되는 제1-1 반사 전극층(157a)과 제1-2 반사 전극층(157b)에 의해 측면 광을 반사할 뿐만 아니라 제1 반도체 발광소자(150A)에서 금속층이 차지하는 볼륨을 증대시킴으로써 유전율을 현저히 높여서 유전영동을 이용한 조립시 DEP force가 현저히 상승함으로써 조립 속도, 조립의 정확도를 향상시키는 특별한 기술적 효과가 있다.
또한 실시예에 의하면 발광구조물(152) 측면에 배치되는 제1-1 반사 전극층(157a)은 제2 반사 전극층(154b) 및 발광구조물(152)의 측면과 접함으로써 전원인가 효율을 향상시킬 수 있고, 상기 제1-2 반사 전극층(157b)은 이후 형성되는 제1 연결 전극(221) 및 제2 연결 전극(222)의 접촉 면적을 현저히 향상시킴으로써 전기적 특성을 현저히 향상시킬 수 있는 특별한 기술적 효과가 있다.
또한 상기 제1-2 반사 전극층(157b)은 발광구조물(152) 측면에 배치되는 패시베이션층(156) 상측으로 연장되어 배치됨으로써 활성층(152b)이나 제1 도전형 반도체층(152a)과의 접촉 가능성을 없애면서도 전극면적, 반사 면적을 향상시키는 특별한 기술적 효과가 있다.
도 11과 도 12는 각각 제1 비교예와 제2 비교예에서 종래 대비 출광 Profile 데이터이며, 도 13은 실시예에서의 출광 Profile과 종래 출광 Profile 비교 데이터이다.
도 11을 참조하면, 종래(Ref)는 반도체 발광소자의 측면에 반사 메탈이 없는 구조이며, 제1 비교예는 반도체 발광소자의 측면에 반사 메탈이 있는 구조이다.
LED 칩의 내부에서는 많은 광 전반사가 일어나며, LED 측면에 Metal 반사층을 증착할 경우, Metal 반사의 광 흡수율이 Dielectric 광 전반사의 광 흡수율에 비해 높기 때문에 많은 경우 출광량이 감소하게 된다.
예를 들어, 종래 구조(Ref)에서는 출광량이 약 14.0 (lm)이었는데, 제1 비교예(R1)에서는 출광량이 약 11.2 (lm)으로 약 20% 가까이 출광량이 감소하였다.
이에 따라 관련 기술에서는 발광소자 칩의 하단에 반사판을 배치시키는 외에 LED의 측면에 Metal 반사층을 형성하지 않게 된다.
특히 제1 비교예(Ref)에서는 Metal 반사층 LED와 하단 반사판이 있는 픽셀과의 조합의 경우에 약 20%의 현저한 출광량 감소뿐만 아니라 상당한 수준의 휘도 Side Lobe(SLR1) 이슈가 존재하는 기술적 문제가 있다.
다음으로 도 12를 참조하면, 종래(Ref)는 반도체 발광소자 측면에 반사 메탈층이 없는 구조이며, 제1 비교예는 반도체 발광소자 하단에 산란층이 있는 구조이다.
종래 구조에서는 출광량이 약 14.0 (lm)이었는데, 제2 비교예(R2)에서는 출광량이 약 15.3 (lm)으로 약 9.2% 정도 출광량이 약간 증가하였다.
사파이어 기판이 부착되어 있는 LED의 경우, PSS 산란구조가 포함된 LED는 산란구조가 포함되지 않은 LED 대비 출광량이 약 30% 증가하는 것으로 연구되고 있다.
그러나 Micro LED 디스플레이 구현을 위해 사용되는, 사파이어 기판을 제거한 PSS LED가 사용되며 이 칩을 픽셀의 반사판 위에 배치할 경우, 휘도 증가율이 10% 이하에 머무르고, 휘도 Side Lobe 이슈 또한 해결되지 않았다.
도 12를 참조하면, PSS LED와 하단 반사판이 있는 픽셀과의 조합의 경우 출광량은 약간 약 9.2% 증가하였으나 상당한 수준의 휘도 Side Lobe(SLR2) 이슈가 여전히 문제가 되고 있다.
다음으로, 도 13을 참조하면, 종래(Ref)는 반도체 발광소자의 측면에 반사 메탈이 없는 구조이며, 도 10a와 같이, 실시예(E)에 따른 제1 반도체 발광소자(150A)는 광원 측면에 제1-1 반사 전극층(157a)과 제1-2 반사 전극층(157b)을 구비하여 측면으로의 광 출사를 차단하고, 발광구조물(152) 하단에 제1 산란 구조층(155)과 반사기능을 하는 제2 반사 전극층(154b)을 구비함으로써 micro LED 디스플레이에서 발생하는 휘도 Side Lobe을 저감할 수 있는 특별한 기술적 효과가 있다.
구체적으로 종래 구조(Ref)에서는 출광량이 약 14.0 (lm)이었는데, 실시예(E)에서는 출광량이 약 17.3 (lm)으로 약 23.6% 정도 현저히 출광량이 증가하였다.
특히 실시예에서는 발광구조물(152) 측면에 제1-1 반사 전극층(157a)과 제1-2 반사 전극층(157b)을 구비하여 측면으로의 광 출사를 차단하고, 발광구조물(152) 하단에 제1 산란 구조층(155)과 반사기능을 하는 제2 반사 전극층(154b)을 구비함으로써 측면 출광량을 줄이는 것이 뿐만 아니라 출광량을 약 24 % 가까이 향상시키고, 특히 실시예에서는 수직방향의 출광량이 증가하여, 높은 각도로 출광되는 광량과 유사한 수준을 달성하고 있고, 모든 각도로 보다 균일한 휘도 Profile을 확보할 수 있다.
이에 따라 실시예는 수직 방향 휘도를 증가시켜 보다 진보된 기능을 확보하고 기존 기술의 이슈를 해결할 수 있었으며, 실시예에서의 휘도 Side Lobe((SLE)는 현저히 개선되는 특별한 기술적 효과가 있으며, 이러한 기술적 효과는 종래 구조의 결합으로는 예상되기 어려운 효과였다.
다음으로 도 14는 실시예에 따른 제2 반도체 발광소자 디스플레이(300B)의 단면도이며, 도 15는 제14에 도시된 실시예에 따른 제2 반도체 발광소자 디스플레이(300B)에서 제2 반도체 발광소자(150B)의 단면도이다.
제2 반도체 발광소자 디스플레이(300B)와 제2 반도체 발광소자(150B)는 앞서 기술된 제1 반도체 발광소자 디스플레이(300A)와 제1 반도체 발광소자(150A)의 기술적 특징을 채용할 수 있으며, 이하 제2 반도체 발광소자 디스플레이(300B)와 제2 반도체 발광소자(150B)의 주된 특징을 설명하기로 한다.
도 14와 도 15를 참조하면, 제2 반도체 발광소자 디스플레이(300B)는 절연층(212) 내에 제3 반사층(250)을 구비하며, 상기 제2 반도체 발광소자(150B)의 발광구조물(152) 저면에 제2 산란 구조층(155b)을 포함할 수 있다.
상기 제3 반사층(250)은 Al, Ag, 혹은 Al이나 Ag를 포함하는 합금을 포함하는 금속층으로 이루어질 수 있으나 이에 한정되는 것은 아니다.
상기 제2 산란 구조층(155b)은 상기 제3 반사층(250)의 물질과 같은 물질로 형성될 수 있으나 이에 한정되는 것은 아니다. 상기 제2 산란 구조층(155b)의 수직 단면은 다각형, 반원 등일 있으나 이에 한정되는 것은 아니다.
제2 반도체 발광소자 디스플레이(300B)는 제2 반도체 발광소자(150B)의 광원 측면에 제1-1 반사 전극층(157a)과 제1-2 반사 전극층(157b)을 구비하여 측면으로의 광 출사를 차단하고, 발광구조물(152) 하단에 제2 산란 구조층(155b)과 반사기능을 하는 제3 반사층(250)을 포함함으로써 광원에서 출광된 빛의 수직 성분을 증가시켜 광효율을 증가시키며, 광 산란구조는 LED 내부 트랩(Trap) 광을 추출(Extraction)시킴으로써 광효율을 증가시킴과 동시에 디퓨징(Diffusing) 효과를 기반으로 보다 램버시안(Lambertian)에 가까운 출광 효과를 갖도록 하는 기술적 효과가 있다.
또한 실시예는 수직방향의 출광량이 증가하여, 높은 각도로 출광되는 광량과 유사한 수준을 달성하고 있고, 모든 각도로 보다 균일한 휘도 Profile을 확보할 수 있다.
이에 따라 실시예는 수직 방향 휘도를 증가시켜 보다 진보된 기능을 확보하고 기존 기술의 이슈를 해결할 수 있었으며, 실시예에서의 휘도 Side Lobe((SLE)는 현저히 개선되는 특별한 기술적 효과가 있다.
다음으로 도 16은 실시예에 따른 제3 반도체 발광소자 디스플레이(300C)의 단면도이다.
제3 반도체 발광소자 디스플레이(300C)와 제2 반도체 발광소자(150B)는 앞서 기술된 제1, 제2 반도체 발광소자 디스플레이(300A, 300B)와 제2 반도체 발광소자(150B)의 기술적 특징을 채용할 수 있으며, 이하 제3 반도체 발광소자 디스플레이(300B)의 주된 특징을 설명하기로 한다.
도 16을 참조하면, 제3 반도체 발광소자 디스플레이(300C)는 절연층이 절연 반사층(212B)일 수 있다.
예를 들어, 상기 절연 반사층(212B)은 복수의 절연층을 포함하는 DBR(Distributed Bragg Reflector)일 수 있으나 이에 한정되는 것은 아니다.
제3 반도체 발광소자 디스플레이(300C)는 제2 반도체 발광소자(150B)의 광원 측면에 제1-1 반사 전극층(157a)과 제1-2 반사 전극층(157b)을 구비하여 측면으로의 광 출사를 차단하고, 발광구조물(152) 하단에 제2 산란 구조층(155b)과 반사기능을 하는 절연 반사층(212B)을 포함함으로써 광원에서 출광된 빛의 수직 성분을 증가시켜 광효율을 증가시키며, 광 산란구조는 LED 내부 트랩(Trap) 광을 추출(Extraction)시킴으로써 광효율을 증가시킴과 동시에 디퓨징(Diffusing) 효과를 기반으로 보다 램버시안(Lambertian)에 가까운 출광 효과를 갖도록 하는 기술적 효과가 있다.
또한 실시예는 수직방향의 출광량이 증가하여, 높은 각도로 출광되는 광량과 유사한 수준을 달성하고 있었고, 모든 각도로 보다 균일한 휘도 Profile을 확보할 수 있다.
이에 따라 실시예는 수직 방향 휘도를 증가시켜 보다 진보된 기능을 확보하고 기존 기술의 이슈를 해결할 수 있었으며, 실시예에서의 휘도 Side Lobe((SLE)는 현저히 개선되는 특별한 기술적 효과가 있다.
상기의 상세한 설명은 모든 면에서 제한적으로 해석되어서는 아니되고 예시적인 것으로 고려되어야 한다. 실시예의 범위는 첨부된 청구항의 합리적 해석에 의해 결정되어야 하고, 실시예의 등가적 범위 내에서의 모든 변경은 실시예의 범위에 포함된다.
실시예는 영상이나 정보를 디스플레이하는 디스플레이 분야에 채택될 수 있다.
실시예는 반도체 발광소자를 이용하여 영상이나 정보를 디스플레이하는 디스플레이 분야에 채택될 수 있다.
실시예는 마이크로급이나 나노급 반도체 발광소자를 이용하여 영상이나 정보를 디스플레이하는 디스플레이 분야에 채택될 수 있다.

Claims (18)

  1. 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층을 포함하는 발광구조물;
    상기 제1 도전형 반도체층에 전기적으로 연결되는 제1 전극층;
    상기 제2 도전형 반도체층과 전기적으로 연결되는 제2 반사 전극층;
    상기 발광구조물 상에 배치되는 패시베이션층; 및
    상기 발광구조물의 측면에 배치되는 제1 반사 전극층;을 포함하며,
    상기 제1 반사 전극층은,
    상기 발광구조물의 측면과 접하는 제1-1 반사 전극층과 상기 제1-1 반사 전극층과 연결되며 상기 패시베이션층 상에 배치되는 제1-2 반사 전극층을 포함하는, 디스플레이 패널용 반도체 발광소자.
  2. 제1항에 있어서,
    상기 제1-2 반사 전극층의 상단의 높이는 상기 활성층의 높이 이하로 위치되는 디스플레이 패널용 반도체 발광소자.
  3. 제1항에 있어서,
    상기 발광구조물의 저면에 배치되는 제1 산란 구조층을 더 포함하는 디스플레이 패널용 반도체 발광소자.
  4. 제3항에 있어서,
    상기 제1 산란 구조층은 상기 활성층과 상기 제2 반사 전극층 사이에 배치되는 디스플레이 패널용 반도체 발광소자.
  5. 제4항에 있어서,
    상기 제1 산란 구조층은 상기 제2 반사 전극층과 일체로 형성되는 디스플레이 패널용 반도체 발광소자.
  6. 제4항에 있어서,
    상기 제1 산란 구조층은 상기 제2 반사 전극층의 물질과 같은 물질로 형성되는 디스플레이 패널용 반도체 발광소자.
  7. 제1항에 있어서,
    상기 제1-2 반사 전극층 상에 배치되는 제2 패시베이션층을 더 포함하는 디스플레이 패널용 반도체 발광소자.
  8. 소정의 기판 상에 이격되어 배치되는 제1 전극, 제2 전극;
    상기 제1, 제2 전극들 상에 배치되는 절연층;
    상기 절연층 상에 배치되며 제1 조립 홀을 포함하는 제1 격벽; 및
    상기 제1 조립 홀에 배치되는 반도체 발광소자;를 포함하며,
    상기 반도체 발광소자는,
    제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층을 포함하는 발광구조물;
    상기 제1 도전형 반도체층에 전기적으로 연결되는 제1 전극층;
    상기 발광구조물 상에 배치되는 패시베이션층; 및
    상기 발광구조물의 측면에 배치되는 제1 반사 전극층;을 포함하는, 디스플레이 장치.
  9. 제8항에 있어서,
    상기 제2 도전형 반도체층과 전기적으로 연결되는 제2 반사 전극층을 더 포함하는, 디스플레이 장치.
  10. 제8항에 있어서,
    상기 제1 반사 전극층은,
    상기 발광구조물의 측면과 접하는 제1-1 반사 전극층과 상기 제1-1 반사 전극층과 연결되며 상기 패시베이션층 상에 배치되는 제1-2 반사 전극층을 포함하는, 디스플레이 장치.
  11. 제10항에 있어서,
    상기 발광구조물의 저면에 배치되는 제1 산란 구조층을 더 포함하는 디스플레이 장치.
  12. 제11항에 있어서,
    상기 제1 산란 구조층은 상기 활성층과 상기 제2 반사 전극층 사이에 배치되는 디스플레이 장치.
  13. 제12항에 있어서,
    상기 제1-2 반사 전극층상에 배치되는 제2 패시베이션층을 더 포함하는 디스플레이 장치.
  14. 제11항에 있어서,
    상기 제1 전극 또는 상기 제2 전극 중 적어도 하나와 상기 반도체 발광소자의 제2 반사 전극층과 전기적으로 연결하는 제1 연결 전극 또는 제2 연결 전극을 더 포함하는 디스플레이 장치.
  15. 제11항에 있어서,
    상기 절연층 아래에 배치되는 제1 광 흡수층을 더 포함하는 디스플레이 장치.
  16. 제15항에 있어서,
    상기 제1 격벽 상에 배치되는 제2 절연층; 및
    상기 제2 절연층 상에 배치되는 제2 광 흡수층;을 더 포함하는 디스플레이 장치.
  17. 제8항에 있어서,
    상기 절연층 내에 제3 반사층을 구비하며, 상기 반도체 발광소자의 발광구조물 저면에 제2 산란 구조층을 더 포함하는 디스플레이 장치.
  18. 제8항에 있어서,
    상기 절연층은 절연성 반사층을 포함하는 디스플레이 장치.
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