KR20240049279A - 디스플레이 패널용 반도체 발광소자 및 이를 포함하는 디스플레이 장치 - Google Patents

디스플레이 패널용 반도체 발광소자 및 이를 포함하는 디스플레이 장치 Download PDF

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Abstract

실시예는 디스플레이 패널용 반도체 발광소자 및 이를 포함하는 디스플레이 장치에 관한 것이다.
실시예에 따른 디스플레이 패널용 반도체 발광소자는, 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층을 포함하는 발광구조물과, 상기 제1 도전형 반도체층에 전기적으로 연결되는 제1 전극층과, 상기 제2 도전형 반도체층과 전기적으로 연결되는 제2 반사 전극층과, 상기 발광구조물 상에 배치되는 패시베이션층 및 상기 발광구조물의 측면에 배치되는 제1 반사 전극층을 포함할 수 있다.
상기 제1 반사 전극층은, 상기 발광구조물의 측면과 접하는 제1-1 반사 전극층과 상기 제1-1 반사 전극층과 연결되며 상기 패시베이션층 상에 배치되는 제1-2 반사 전극층을 포함할 수 있다.

Description

디스플레이 패널용 반도체 발광소자 및 이를 포함하는 디스플레이 장치
실시예는 디스플레이 패널용 반도체 발광소자 및 이를 포함하는 디스플레이 장치에 관한 것이다.
대면적 디스플레이는 액정디스플레이(LCD), OLED 디스플레이, 그리고 마이크로-LED 디스플레이(Micro-LED display) 등이 있다.
마이크로-LED 디스플레이는 100㎛ 이하의 직경 또는 단면적을 가지는 반도체 발광소자인 마이크로-LED를 표시소자로 사용하는 디스플레이이다.
마이크로-LED 디스플레이는 반도체 발광소자인 마이크로-LED를 표시소자로 사용하기 때문에 명암비, 응답속도, 색 재현율, 시야각, 밝기, 해상도, 수명, 발광효율이나 휘도 등 많은 특성에서 우수한 성능을 가지고 있다.
특히 마이크로-LED 디스플레이는 화면을 모듈 방식으로 분리, 결합할 수 있어 크기나 해상도 조절이 자유로운 장점 및 플렉서블 디스플레이 구현이 가능한 장점이 있다.
그런데 대형 마이크로-LED 디스플레이는 수백만 개 이상의 마이크로-LED가 필요로 하기 때문에 마이크로-LED를 디스플레이 패널에 신속하고 정확하게 전사하기 어려운 기술적 문제가 있다.
최근 개발되고 있는 전사기술에는 픽앤-플레이스 공법(pick and place process), 레이저 리프트 오프법(Laser Lift-off method) 또는 자가조립 방식(self-assembly method) 등이 있다.
이 중에서, 자가조립 방식은 유체 내에서 반도체 발광소자가 조립위치를 스스로 찾아가는 방식으로서 대화면의 디스플레이 장치의 구현에 유리한 방식이다.
최근에 미국등록특허 제9,825,202 등에서 자가조립에 적합한 마이크로-LED 구조를 제시한 바 있으나, 아직 마이크로-LED의 자가조립을 통하여 디스플레이를 제조하는 기술에 대한 연구가 미비한 실정이다.
특히 종래기술에서 대형 디스플레이에 수백만 개 이상의 반도체 발광소자를 신속하게 전사하는 경우 전사 속도(transfer speed)는 향상시킬 수 있으나 전사 불량률(transfer error rate)이 높아질 수 있어 전사 수율(transfer yield)이 낮아지는 기술적 문제가 있다.
관련 기술에서 유전영동(dielectrophoresis, DEP)을 이용한 자가조립 방식의 전사공정이 시도되고 있으나 DEP force의 불균일성 등으로 인해 자가 조립률이 낮은 문제가 있다.
한편, 반도체 발광소자가 조명의 발광원이 아닌 디스플레이 패널의 발광원으로 기능을 하기 위해서는 색 시야각(color viewing angle) 확보가 매우 중요하며, 소비전력 저감을 위해 높은 광효율도 필요하다.
그런데, 색 시야각(color viewing angle) 확보를 위해서는 필요 범위의 출사 각도에 대한, R, G, B Color 광량 비율이 동등해야 하고, R, G, B Color 조합이 동일한 색좌표를 유지해야 한다.
이에 따라 디스플레이 패널의 표시 소자로 기능하는 반도체 발광소자는 출광 효율이 높음과 동시에 색 시야각 확보를 위하여 R, G, B 광원들의 출 광각에 따른 광량 비율을 일치시키는 것이 매우 중요하다.
특히 내부 연구에 의하면 디스플레이 패널의 표시 소자로 기능하는 반도체 발광소자에서는 휘도(Luminance) Profile에 있어서 시청자가 위치하는 상단측 방향이 아닌 측면 픽셀방향으로 방출되는 휘도가 증가하는 사이드 로브(Side Lobe) 현상이 발생하는 문제가 있다.
도 1 a 내지 도 1c는 관련기술에 있어서 Micro LED 기반 디스플레이의 휘도 프로파일 데이터이다.
구체적으로 도 1a는 관련기술의 micro LED 디스플레이에서 측면 방출광(Ls)이 지배적인 출광특성 데이터이며, 도 1b는 측면 방출광(Ls)에 의한 패널의 휘도 Profile이며, 도 1c는 Micro LED 기반 디스플레이의 각도별 휘도 프로파일 분포도이다.
도 1a를 참조하면, micro LED 칩은 상면 대비 측면의 면적이 상대적으로 크기 때문에 micro LED 칩의 측면으로 출사되는 측면 방출광(Ls)의 비율이 높다.
구체적으로 도 1b와 같이, micro LED 칩의 측면으로의 측면 발출광(Ls)은 큰 각도로 진행하며, 이에 따라 a) 전반사 각도 이상의 빛의 비율 증가하고, 이로 인해 광효율이 감소하며, 2) 특히 도 1c와 같이, 큰 각도로 출사된 광에 의한 휘도 Profile의 Side Lobe을 만들며, 3) RGB 각각의 칩들은 서로 다른 굴절률과 기하학적 형상을 가지며, 이에 따라 모든 각도에서 3가지 색깔의 파장의 빛의 비율을 맞추는 데에 대한 어려움을 야기한다.
이에 따라 휘도 Profile Side Lobe는 RGB 칩의 각도 별 휘도 Profile 매칭의 난제 발생의 주요 원인이 되며 Mura의 주요 요인이 되고 있다.
한편, 내부 연구에 의하면 측면 출광량을 줄이기 위해 측면 반사구조를 연구하였으나 휘도 Profile Side Lobe가 제대로 개선되지 못했으며, 특히 현저한 출광량 감소의 문제가 연구되었다.
이에 따라 단순히 발광 칩의 측면에 반사구조를 채용하는 경우 높은 출광 각도에서 출광량이 증가하는 휘도 Side Lobe가 여전히 발생하고 있다. 또한 마이크로 LED 디스플레이의 출광 Profile은 광원면의 기울기 등 마이크로 LED 칩의 기하학적 형태에 매우 민감한 이슈가 있다.
따라서, 이와 같은 특성을 갖는 R, G, B 마이크로 LED 칩을 광원으로 하는 디스플레이의 색 시야각을 확보하는 것은 매우 어려우며, 필요한 출광각 영역에서의 보다 균일한 출광량 분포를 얻을 수 있고, 광원의 기하학적 형태에 덜 민감한 광원을 확보하는 것이 필요하다.
실시예의 기술적 과제 중의 하나는, Micro LED 기반 Display의 광효율을 향상함과 동시에 색 시야각을 향상시킬 수 있는 디스플레이 패널용 반도체 발광소자 및 이를 포함하는 디스플레이 장치를 제공하고자 함이다.
구체적으로 실시예는 휘도 Side Lobe 발생문제를 해결하고자 함을 기술적 과제 중의 하나로 한다.
예를 들어, Micro LED의 경우, 작은 칩사이즈로 인하여, 칩의 측면으로 출사되는 광량의 비율이 증가하게 되는데, 칩의 측면으로의 출사광은 디스플레이 패널에서 높은 출사각을 갖는 광량을 증가하게 만드는 요인이 되며, 휘도 Side Lobe 문제를 발생시키고 있다.
또한 실시예는 마이크로 LED 칩의 기하학적 형태에 민감한 출광 Profile 민감도 이슈를 해결하고자 함을 기술적 과제 중의 하나로 한다.
예를 들어, 양산 칩의 기하학적 형태는 공정 조건에 따라 그리고 Wafer 상의 위치에 따라 그 형태가 약간씩 다르게 제작되고 있다. 그런데 각각의 픽셀에서의 출광 Profile이 마이크로 LED 칩의 기하학적 구조에 민감할 경우, 디스플레이의 색 시야각 확보에 어려운 문제가 있다.
또한 실시예는 디스플레이 패널의 엠비어트(Ambient) CR(Contrast Ratio) 향상을 기술적 과제 중의 하나로 한다. 예를 들어, 자발 광원 중에 OLED는 외부 광 입사가 심하여 디스플레이 패널의 Ambient CR(Contrast Ratio)이 저하되고 있는 바, 자발 광원을 이용한 디스플레이 패널에서의 엠비어트(Ambient) CR(Contrast Ratio) 향상이 필요하다.
또한 실시예는 출광량 한계를 개선하여 출광효율을 향상하고자 함을 기술적 과제 중의 하나로 한다.
예를 들어, 종래기술에서는 일반적으로 마이크로 LED 칩 내부에 광 전반사 모드가 형성되며, 광 전반사 모드는 칩 외부로 출광되지 못하고 소멸하여 광효율 저하를 야기하고 있다.
실시예의 기술적 과제는 본 항목에 기재된 것에 한정되지 않으며, 명세서를 통해 파악될 수 있는 것을 포함한다.
실시예에 따른 디스플레이 패널용 반도체 발광소자는, 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층을 포함하는 발광구조물과, 상기 제1 도전형 반도체층에 전기적으로 연결되는 제1 전극층과, 상기 제2 도전형 반도체층과 전기적으로 연결되는 제2 반사 전극층과, 상기 발광구조물 상에 배치되는 패시베이션층 및 상기 발광구조물의 측면에 배치되는 제1 반사 전극층을 포함할 수 있다.
상기 제1 반사 전극층은, 상기 발광구조물의 측면과 접하는 제1-1 반사 전극층과 상기 제1-1 반사 전극층과 연결되며 상기 패시베이션층 상에 배치되는 제1-2 반사 전극층을 포함할 수 있다.
상기 제1-2 반사 전극층의 상단의 높이는 상기 활성층의 높이 이하로 위치될 수 있다.
실시예는 상기 발광구조물의 저면에 배치되는 제1 산란 구조층을 더 포함할 수 있다.
상기 제1 산란 구조층은 상기 활성층과 상기 제2 반사 전극층 사이에 배치될 수 있다.
상기 제1 산란 구조층은 상기 제2 반사 전극층과 일체로 형성될 수 있다.
상기 제1 산란 구조층은 상기 제2 반사 전극층의 물질과 같은 물질로 형성될 수 있다.
실시예는 상기 제1-2 반사 전극층 상에 배치되는 제2 패시베이션층을 더 포함할 수 있다.
또한 실시예에 따른 반도체 발광소자 디스플레이 장치는, 소정의 기판 상에 이격되어 배치되는 제1 전극, 제2 전극과, 상기 제1, 제2 전극들 상에 배치되는 절연층과, 상기 절연층 상에 배치되며 제1 조립 홀을 포함하는 제1 격벽 및 상기 제1 조립 홀에 배치되는 반도체 발광소자를 포함할 수 있다.
상기 반도체 발광소자는, 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층을 포함하는 발광구조물과, 상기 제1 도전형 반도체층에 전기적으로 연결되는 제1 전극층과, 상기 발광구조물 상에 배치되는 패시베이션층 및 상기 발광구조물의 측면에 배치되는 제1 반사 전극층을 포함할 수 있다.
실시예는 상기 제2 도전형 반도체층과 전기적으로 연결되는 제2 반사 전극층을 더 포함할 수 있다.
상기 제1 반사 전극층은, 상기 발광구조물의 측면과 접하는 제1-1 반사 전극층과 상기 제1-1 반사 전극층과 연결되며 상기 패시베이션층 상에 배치되는 제1-2 반사 전극층을 포함할 수 있다.
실시예는 상기 발광구조물의 저면에 배치되는 제1 산란 구조층을 더 포함할 수 있다.
상기 제1 산란 구조층은 상기 활성층과 상기 제2 반사 전극층 사이에 배치될 수있다.
실시예는 상기 제1-2 반사 전극층상에 배치되는 제2 패시베이션층을 더 포함할수 있다.
실시예는 상기 제1 전극 또는 상기 제2 전극 중 적어도 하나와 상기 반도체 발광소자의 제2 반사 전극층과 전기적으로 연결하는 제1 연결 전극 또는 제2 연결 전극을 더 포함할 수 있다.
실시예는 상기 절연층 아래에 배치되는 제1 광 흡수층을 더 포함할 수 있다.
실시예는 상기 제1 격벽 상에 배치되는 제2 절연층 및 상기 제2 절연층 상에 배치되는 제2 광 흡수층을 더 포함할 수 있다.
실시예는 상기 절연층 내에 제3 반사층을 구비하며, 상기 반도체 발광소자의 발광구조물 저면에 제2 산란 구조층을 더 포함할 수 있다.
실시예는 상기 절연층은 절연성 반사층을 더 포함할 수 있다.
실시예에 따른 디스플레이 패널용 반도체 발광소자 및 이를 포함하는 디스플레이 장치는 마이크로 LED 칩 측면의 광 반사층과 칩 하단의 광산란 및 광반사면을 포함함으로써 Micro LED 기반 Display의 광효율을 향상함과 동시에 휘도 Side Lobe 문제를 해결함으로써 색 시야각을 향상시킬 수 있는 복합적 기술적 효과가 있다.
또한 실시예는 광산란 구조를 바탕으로 마이크로 LED 내부에 전반사 모드가 형성되는 것을 제한함으로써 출광 효율을 향상시키고, 출광 Profile이 칩의 기하학적 형태에 민감하게 반응하는 것을 방지할 수 있다.
또한 실시예는 픽셀 구조 하측에 광흡수층을 배치함으로써 외부 광 입사를 차단하여 디스플레이 패널의 엠비어트(Ambient) CR(Contrast Ratio)를 향상시킬 수 있는 특별한 기술적 효과가 있다.
또한 실시예는 마이크로 LED 칩 및 픽셀의 출광 Profile 개선하여 디스플레 패널의 색 시야각 확보가 용이하며, 마이크로 LED 칩의 Geometry에 대한 공차 확대 기반으로 칩 및 패널 수율 증가할 수 있으며, 출광 효율 향상되는 복합적 기술적 효과가 있다.
실시예의 기술적 효과는 본 항목에 기재된 것에 한정되지 않으며, 명세서와 도면을 통해 파악될 수 있는 것을 포함한다.
도 1 a 내지 도 1c는 관련기술에 있어서 Micro LED 기반 디스플레이의 휘도 프로파일 데이터.
도 2는 실시예에 따른 디스플레이 장치(100)가 배치된 주택의 거실에 대한 예시도.
도 3a는 실시예에 따른 디스플레이 장치를 개략적으로 보여주는 블록도.
도 3b은 도 3a의 화소의 일 예를 보여주는 회로도.
도 4는 도 1의 디스플레이 장치에서 제1 패널영역(A1)의 확대도.
도 5는 도 4의 A2 영역의 B1-B2 선을 따른 단면도.
도 6은 실시예에 따른 발광소자가 자가조립 방식에 의해 기판에 조립되는 예를 나타내는 도면.
도 7은 도 6의 A3 영역의 부분 확대도.
도 8은 실시예에 따른 제1 반도체 발광소자 디스플레이(300A)의 단면도.
도 9a 내지 도 9d는 도 8에 도시된 실시예에 따른 제1 반도체 발광소자 디스플레이(300A)의 제조공정 단면도.
도 10a는 도 8에 도시된 제1 반도체 발광소자 디스플레이(300A)에서 제1 반도체 발광소자(150A)의 단면도.
도 10b는 추가 실시예에 따른 제1-2 반도체 발광소자(150A2)의 단면도.
도 11과 도 12는 각각 제1 비교예와 제2 비교예에서 종래 대비 출광 Profile 데이터.
도 13은 실시예에서의 출광 Profile과 종래 출광 Profile 비교 데이터.
도 14는 실시예에 따른 제2 반도체 발광소자 디스플레이(300B)의 단면도.
도 15는 제14에 도시된 실시예에 따른 제2 반도체 발광소자 디스플레이(300B)에서 제2 반도체 발광소자(150B)의 단면도.
도 16은 실시예에 따른 제3 반도체 발광소자 디스플레이(300C)의 단면도.
이하, 첨부된 도면을 참조하여 본 명세서에 개시된 실시예를 상세히 설명하기로 한다. 이하의 설명에서 사용되는 구성요소에 대한 접미사 '모듈' 및 '부'는 명세서 작성의 용이함이 고려되어 부여되거나 혼용되는 것으로서, 그 자체로 서로 구별되는 의미 또는 역할을 갖는 것은 아니다. 또한, 첨부된 도면은 본 명세서에 개시된 실시예를 쉽게 이해할 수 있도록 하기 위한 것이며, 첨부된 도면에 의해 본 명세서에 개시된 기술적 사상이 제한되는 것은 아니다. 또한, 층, 영역 또는 기판과 같은 요소가 다른 구성요소 '상(on)'에 존재하는 것으로 언급될 때, 이것은 직접적으로 다른 요소 상에 존재하거나 또는 그 사이에 다른 중간 요소가 존재할 수도 있는 것을 포함한다.
본 명세서에서 설명되는 디스플레이 장치에는 디지털 TV, 휴대폰, 스마트 폰(smart phone), 노트북 컴퓨터(laptop computer), 디지털방송용 단말기, PDA(personal digital assistants), PMP(portable multimedia player), 네비게이션, 슬레이트(Slate) PC, 태블릿(Tablet) PC, 울트라 북(Ultra-Book), 데스크탑 컴퓨터 등이 포함될 수 있다. 그러나, 본 명세서에 기재된 실시예에 따른 구성은 추후 개발되는 새로운 제품형태이라도, 디스플레이가 가능한 장치에도 적용될 수 있다.
이하 실시예에 따른 발광소자 및 이를 포함하는 디스플레이 장치에 대해 설명한다.
이하 실시예에 따른 반도체 발광소자 및 이를 포함하는 디스플레이 장치에 대해 설명한다.
도 2는 실시예에 따른 디스플레이 장치(100)가 배치된 주택의 거실을 도시한다.
실시예의 디스플레이 장치(100)는 세탁기(101), 로봇 청소기(102), 공기 청정기(103) 등의 각종 전자 제품의 상태를 표시할 수 있고, 각 전자 제품들과 IOT 기반으로 통신할 수 있으며 사용자의 설정 데이터에 기초하여 각 전자 제품들을 제어할 수도 있다.
실시예에 따른 디스플레이 장치(100)는 얇고 유연한 기판 위에 제작되는 플렉서블 디스플레이(flexible display)를 포함할 수 있다. 플렉서블 디스플레이는 기존의 평판 디스플레이의 특성을 유지하면서, 종이와 같이 휘어지거나 말릴 수 있다.
플렉서블 디스플레이에서 시각정보는 매트릭스 형태로 배치되는 단위 화소(unit pixel)의 발광이 독자적으로 제어됨에 의하여 구현될 수 있다. 단위 화소는 하나의 색을 구현하기 위한 최소 단위를 의미한다. 플렉서블 디스플레이의 단위 화소는 발광소자에 의하여 구현될 수 있다. 실시예에서 발광소자는 Micro-LED나 Nano-LED일 수 있으나 이에 한정되는 것은 아니다.
도 3a는 실시예에 따른 디스플레이 장치를 개략적으로 보여주는 블록도이고, 도 3b은 도 3a의 화소의 일 예를 보여주는 회로도이다.
도 3a 및 도 3b을 참조하면, 실시예에 따른 디스플레이 장치는 디스플레이 패널(10), 구동 회로(20), 스캔 구동부(30) 및 전원 공급 회로(50)를 포함할 수 있다.
실시예의 디스플레이 장치(100)는 액티브 매트릭스(AM, Active Matrix)방식 또는 패시브 매트릭스(PM, Passive Matrix) 방식으로 발광소자를 구동할 수 있다.
구동 회로(20)는 데이터 구동부(21)와 타이밍 제어부(22)를 포함할 수 있다.
디스플레이 패널(10)은 표시 영역(DA)과 표시 영역(DA)의 주변에 배치된 비표시 영역(NDA)으로 구분될 수 있다. 표시 영역(DA)은 화소(PX)들이 형성되어 영상을 디스플레이하는 영역이다. 디스플레이 패널(10)은 데이터 라인들(D1~Dm, m은 2 이상의 정수), 데이터 라인들(D1~Dm)과 교차되는 스캔 라인들(S1~Sn, n은 2 이상의 정수), 고전위 전압이 공급되는 고전위 전압 라인, 저전위 전압이 공급되는 저전위 전압 라인 및 데이터 라인들(D1~Dm)과 스캔 라인들(S1~Sn)에 접속된 화소(PX)들을 포함할 수 있다.
화소(PX)들 각각은 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3)를 포함할 수 있다. 제1 서브 화소(PX1)는 제1 파장의 제1 컬러 광을 발광하고, 제2 서브 화소(PX2)는 제2 파장의 제2 컬러 광을 발광하며, 제3 서브 화소(PX3)는 제3 파장의 제3 컬러 광을 발광할 수 있다. 제1 컬러 광은 적색 광, 제2 컬러 광은 녹색 광, 제3 컬러 광은 청색 광일 수 있으나, 이에 한정되지 않는다. 또한, 도 3a에서는 화소(PX)들 각각이 3 개의 서브 화소들을 포함하는 것을 예시하였으나, 이에 한정되지 않는다. 즉, 화소(PX)들 각각은 4 개 이상의 서브 화소들을 포함할 수 있다.
제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3) 각각은 데이터 라인들(D1~Dm) 중 적어도 하나, 스캔 라인들(S1~Sn) 중 적어도 하나 및 고전위 전압 라인에 접속될 수 있다. 제1 서브 화소(PX1)는 도 3b과 같이 발광소자(LD)들과 발광소자(LD)들에 전류를 공급하기 위한 복수의 트랜지스터들과 적어도 하나의 커패시터(Cst)를 포함할 수 있다.
도면에 도시되지 않았지만, 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3) 각각은 단지 하나의 발광소자(LD)와 적어도 하나의 커패시터(Cst)를 포함할 수도 있다.
발광소자(LD)들 각각은 제1 전극, 복수의 도전형 반도체층 및 제2 전극을 포함하는 반도체 발광 다이오드일 수 있다. 여기서, 제1 전극은 애노드 전극, 제2 전극은 캐소드 전극일 수 있지만, 이에 대해서는 한정하지 않는다.
도 3b을 참조하면 복수의 트랜지스터들은 발광소자(LD)들에 전류를 공급하는 구동 트랜지스터(DT), 구동 트랜지스터(DT)의 게이트 전극에 데이터 전압을 공급하는 스캔 트랜지스터(ST)를 포함할 수 있다. 구동 트랜지스터(DT)는 스캔 트랜지스터(ST)의 소스 전극에 접속되는 게이트 전극, 고전위 전압이 인가되는 고전위 전압 라인에 접속되는 소스 전극 및 발광소자(LD)들의 제1 전극들에 접속되는 드레인 전극을 포함할 수 있다. 스캔 트랜지스터(ST)는 스캔 라인(Sk, k는 1≤k≤n을 만족하는 정수)에 접속되는 게이트 전극, 구동 트랜지스터(DT)의 게이트 전극에 접속되는 소스 전극 및 데이터 라인(Dj, j는 1≤j≤m을 만족하는 정수)에 접속되는 드레인 전극을 포함할 수 있다.
커패시터(Cst)는 구동 트랜지스터(DT)의 게이트 전극과 소스 전극 사이에 형성된다. 스토리지 커패시터(Cst)는 구동 트랜지스터(DT)의 게이트 전압과 소스 전압의 차이값을 충전할 수 있다.
구동 트랜지스터(DT)와 스캔 트랜지스터(ST)는 박막 트랜지스터(thin film transistor)로 형성될 수 있다. 또한, 도 3b에서는 구동 트랜지스터(DT)와 스캔 트랜지스터(ST)가 P 타입 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)으로 형성된 것을 중심으로 설명하였으나, 본 발명은 이에 한정되지 않는다. 구동 트랜지스터(DT)와 스캔 트랜지스터(ST)는 N 타입 MOSFET으로 형성될 수도 있다. 이 경우, 구동 트랜지스터(DT)와 스캔 트랜지스터(ST)들 각각의 소스 전극과 드레인 전극의 위치는 변경될 수 있다.
또한, 도 3b에서는 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3) 각각이 하나의 구동 트랜지스터(DT), 하나의 스캔 트랜지스터(ST) 및 하나의 커패시터(Cst)를 갖는 2T1C (2 Transistor - 1 capacitor)를 포함하는 것을 예시하였으나, 본 발명은 이에 한정되지 않는다. 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3) 각각은 복수의 스캔 트랜지스터(ST)들과 복수의 커패시터(Cst)들을 포함할 수 있다.
다시 도 3a를 참조하면, 구동 회로(20)는 디스플레이 패널(10)을 구동하기 위한 신호들과 전압들을 출력한다. 이를 위해, 구동 회로(20)는 데이터 구동부(21)와 타이밍 제어부(22)를 포함할 수 있다.
데이터 구동부(21)는 타이밍 제어부(22)로부터 디지털 비디오 데이터(DATA)와 소스 제어 신호(DCS)를 입력 받는다. 데이터 구동부(21)는 소스 제어 신호(DCS)에 따라 디지털 비디오 데이터(DATA)를 아날로그 데이터 전압들로 변환하여 디스플레이 패널(10)의 데이터 라인들(D1~Dm)에 공급한다.
타이밍 제어부(22)는 호스트 시스템으로부터 디지털 비디오 데이터(DATA)와 타이밍 신호들을 입력받는다. 타이밍 신호들은 수직동기신호(vertical sync signal), 수평동기신호(horizontal sync signal), 데이터 인에이블 신호(data enable signal) 및 도트 클럭(dot clock)을 포함할 수 있다. 호스트 시스템은 스마트폰 또는 태블릿 PC의 어플리케이션 프로세서, 모니터, TV의 시스템 온 칩 등일 수 있다.
스캔 구동부(30)는 타이밍 제어부(22)로부터 스캔 제어 신호(SCS)를 입력 받는다. 스캔 구동부(30)는 스캔 제어 신호(SCS)에 따라 스캔 신호들을 생성하여 디스플레이 패널(10)의 스캔 라인들(S1~Sn)에 공급한다. 스캔 구동부(30)는 다수의 트랜지스터들을 포함하여 디스플레이 패널(10)의 비표시 영역(NDA)에 형성될 수 있다. 또는, 스캔 구동부(30)는 집적 회로로 형성될 수 있으며, 이 경우 디스플레이 패널(10)의 다른 일 측에 부착되는 게이트 연성 필름 상에 장착될 수 있다.
전원 공급 회로(50)는 메인 전원으로부터 디스플레이 패널(10)의 발광소자(LD)들을 구동하기 위한 고전위 전압(VDD)과 저전위 전압(VSS)을 생성하여 디스플레이 패널(10)의 고전위 전압 라인과 저전위 전압 라인에 공급할 수 있다. 또한, 전원 공급 회로(50)는 메인 전원으로부터 구동 회로(20)와 스캔 구동부(30)를 구동하기 위한 구동 전압들을 생성하여 공급할 수 있다.
다음으로 도 4는 도 1의 디스플레이 장치에서 제1 패널영역(A1)의 확대도이다.
도 4에 의하면, 실시예의 디스플레이 장치(100)는 제1 패널영역(A1)과 같은 복수의 패널영역들이 타일링에 의해 기구적, 전기적 연결되어 제조될 수 있다.
제1 패널영역(A1)은 단위 화소(도 3a의 PX) 별로 배치된 복수의 발광소자(150)를 포함할 수 있다.
예컨대, 단위 화소(PX)는 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3)를 포함할 수 있다. 예컨대, 복수의 적색 발광소자(150R)가 제1 서브 화소(PX1)에 배치되고, 복수의 녹색 발광소자(150G)가 제2 서브 화소(PX2)에 배치되며, 복수의 청색 발광소자(150B)가 제3 서브 화소(PX3)에 배치될 수 있다. 단위 화소(PX)는 발광소자가 배치되지 않는 제4 서브 화소를 더 포함할 수도 있지만, 이에 대해서는 한정하지 않는다. 한편, 발광소자(150)는 반도체 발광소자일 수 있다.
다음으로 도 5는 도 4의 A2 영역의 B1-B2 선을 따른 단면도이다.
도 5를 참조하면, 실시예의 디스플레이 장치(100)는 기판(200a), 이격 배치된 배선(201a, 202a), 제1 절연층(211a), 제2 절연층(211b), 제3 절연층(206) 및 복수의 발광소자(150)를 포함할 수 있다.
배선은 서로 이격된 제1 배선(201a) 및 제2 배선(202a)을 포함할 수 있다. 제1 배선(201a) 및 제2 배선(202a)은 패널에서 발광소자(150)에 전원을 인가하기 위한 패널 배선을 기능을 할 수 있으며, 발광소자(150)의 자가 조립의 경우 조립을 위한 유전영동 힘을 생성하기 위한 조립 전극 기능을 수행할 수도 있다.
배선(201a, 202a)은 투명 전극(ITO)으로 형성되거나, 전기 전도성이 우수한 금속물질을 포함할 수 있다. 예를 들어, 배선(201a, 202a)은 티탄(Ti), 크롬(Cr), 니켈(Ni), 알루미늄(Al), 백금(Pt), 금(Au), 텅스텐(W), 몰리브덴(Mo) 중 적어도 어느 하나 또는 이들의 합금으로 형성될 수 있다.
상기 제1 배선(201a) 및 제2 배선(202a) 사이에 제1 절연층(211a)이 배치될 수 있고, 상기 제1 배선(201a) 및 제2 배선(202a) 상에 제2 절연층(211b)이 배치될 수 있다. 상기 제1 절연층(211a)과 상기 제2 절연층(211b)은 산화막, 질화막 등일 수 있으나 이에 한정되는 것은 아니다.
발광소자(150)는 각각 단위 화소(sub-pixel)를 이루기 위하여 적색 발광소자(150R), 녹색 발광소자(150G) 및 청색 발광소자(150B0를 포함할 수 있으나 이에 한정되는 것은 아니며, 적색 형광체와 녹색 형광체 등을 구비하여 각각 적색과 녹색을 구현할 수도 있다.
기판(200a)은 유리나 폴리이미드(Polyimide)로 형성될 수 있다. 또한 기판(200a)은 PEN(Polyethylene Naphthalate), PET(Polyethylene Terephthalate) 등의 유연성 있는 재질을 포함할 수 있다. 또한, 기판(200a)은 투명한 재질일 수 있으나 이에 한정되는 것은 아니다. 상기 기판(200a)은 패널에서의 지지 기판으로 기능할 수 있으며, 발광소자의 자가 조립시 조립용 기판으로 기능할 수도 있다.
제3 절연층(206)은 폴리이미드, PEN, PET 등과 같이 절연성과 유연성 있는 재질을 포함할 수 있으며, 기판(200a)과 일체로 이루어져 하나의 기판을 형성할 수도 있다.
제3 절연층(206)은 접착성과 전도성을 가지는 전도성 접착층일 수 있고, 전도성 접착층은 연성이 있어서 디스플레이 장치의 플렉서블 기능을 가능하게 할 수 있다. 예를 들어, 제3 절연층(206)은 이방성 전도성 필름(ACF, anisotropy conductive film)이거나 이방성 전도매질, 전도성 입자를 함유한 솔루션(solution) 등의 전도성 접착층일 수 있다. 전도성 접착층은 두께에 대해 수직방향으로는 전기적으로 전도성이나, 두께에 대해 수평방향으로는 전기적으로 절연성을 가지는 레이어일 수 있다.
배선(201a, 202a) 간의 간격은 발광소자(150)의 폭 및 조립 홀(203H)의 폭보다 작게 형성되어, 전기장을 이용한 발광소자(150)의 조립 위치를 보다 정밀하게 고정할 수 있다.
배선(201a, 202a) 상에는 제3 절연층(206)이 형성되어, 배선(201a, 202a)을 유체(1200)로부터 보호하고, 배선(201a, 202a)에 흐르는 전류의 누출을 방지할 수 있다. 제3 절연층(206)은 실리카, 알루미나 등의 무기물 절연체 또는 유기물 절연체가 단일층 또는 다층으로 형성될 수 있다.
또한 제3 절연층(206)은 폴리이미드, PEN, PET 등과 같이 절연성과 유연성 있는 재질을 포함할 수 있으며, 기판(200a)과 일체로 이루어져 하나의 기판을 형성할 수도 있다.
제3 절연층(206)은 격벽을 가지고, 이 격벽에 의해 조립 홀(203H)이 형성될 수 있다. 예를 들어, 제3 절연층(206)은 발광소자(150)가 삽입되기 위한 조립 홀(203H)을 포함할 수 있다(도 6 참조). 따라서, 자가 조립시, 발광소자(150)가 제3 절연층(206)의 조립 홀(203H)에 용이하게 삽입될 수 있다. 조립 홀(203H)은 삽입 홀, 고정 홀, 정렬 홀 등으로 불릴 수 있다.
조립 홀(203H)은 대응하는 위치에 조립될 발광소자(150)의 형상에 대응하는 형상 및 크기를 가질 수 있다. 이에 따라, 조립 홀(203H)에 다른 발광소자가 조립되거나 복수의 발광소자들이 조립되는 것을 방지할 수 있다.
다음으로 도 6은 실시예에 따른 발광소자가 자가조립 방식에 의해 기판에 조립되는 예를 나타내는 도면이며, 도 7은 도 6의 A3 영역의 부분 확대도이다. 도 7은 설명 편의를 위해 A3 영역을 180도 회전시킨 상태의 도면이다.
도 6 및 도 7을 기초로 실시예에 따른 반도체 발광소자를 전자기장을 이용한 자가조립 방식에 의해 디스플레이 패널에 조립되는 예를 설명하기로 한다.
이후 설명되는 조립 기판(200)은 발광소자의 조립 후에 디스플레이 장치에서 패널 기판(200a)의 기능도 할 수 있으나, 실시예가 이에 한정되는 것은 아니다.
도 6을 참조하면, 반도체 발광소자(150)는 유체(1200)가 채워진 챔버(1300)에 투입될 수 있으며, 조립 장치(1100)로부터 발생하는 자기장에 의해 반도체 발광소자(150)는 기판(200)로 이동할 수 있다. 이때 조립 기판(200)의 조립 홀(203H)에 인접한 발광소자(150)는 조립 전극들의 전기장에 의한 유전영동 힘에 의해 조립 홀(230)에 조립될 수 있다. 상기 유체(1200)는 초순수 등의 물일 수 있으나 이에 한정되는 것은 아니다. 챔버는 수조, 컨테이너, 용기 등으로 불릴 수 있다.
반도체 발광소자(150)가 챔버(1300)에 투입된 후, 조립 기판(200)이 챔버(1300) 상에 배치될 수 있다. 실시 예에 따라, 조립 기판(200)은 챔버(1300) 내로 투입될 수도 있다.
도 7을 참조하면 반도체 발광소자(150)는 도시된 바와 같이 수직형 반도체 발광소자로 구현될 수 있으나 이에 한정되지 않고 수평형 발광소자가 채용될 수 있다.
반도체 발광소자(150)는 자성체를 갖는 자성층(미도시)을 포함할 수 있다. 상기 자성층은 니켈(Ni) 등 자성을 갖는 금속을 포함할 수 있다. 유체 내로 투입된 반도체 발광소자(150)는 자성층을 포함하므로, 조립 장치(1100)로부터 발생하는 자기장에 의해 기판(200)로 이동할 수 있다. 상기 자성층은 발광소자의 상측 또는 하측 또는 양측에 모두 배치될 수 있다.
상기 반도체 발광소자(150)는 상면 및 측면을 둘러싸는 패시베이션층(156)을 포함할 수 있다. 패시베이션층(156)은 실리카, 알루미나 등의 무기물 절연체를 PECVD, LPCVD, 스퍼터링 증착법 등을 통해 형성될 수 있다. 또한 패시베이션층(156)은 포토레지스트, 고분자 물질과 같은 유기물을 스핀 코팅하는 방법을 통해 형성될 수 있다.
상기 반도체 발광소자(150)는 제1 도전형 반도체층(152a), 제2 도전형 반도체층(152c) 및 그 사이에 배치되는 활성층(152b)을 포함할 수 있다. 상기 제1 도전형 반도체층(152a)은 n형 반도체층일 수 있고, 제2 도전형 반도체층(152c)은 p형 반도체층일 수 있으나 이에 한정되는 것은 아니다.
상기 제1 도전형 반도체층(152a)에는 제1 전극층(154a)이 연결될 수 있고, 제2 도전형 반도체층(152c)에는 제2 반사 전극층(154b)이 연결될 수 있다. 이를 위해서는 제1 도전형 반도체층(152a) 및 제2 도전형 반도체층(152c)의 일부 영역이 외부로 노출될 수 있다. 이에 따라 반도체 발광소자(150)가 조립 기판(200)에 조립된 후에 디스플레이 장치의 제조 공정에서, 패시베이션층(156) 중 일부 영역이 식각될 수 있다.
조립 기판(200)은 조립될 반도체 발광소자(150) 각각에 대응하는 한 쌍의 제1 조립 전극(201) 및 제2 조립 전극(202)을 포함할 수 있다. 상기 제1 조립 전극(201), 제2 조립 전극(202)은 단일 금속 혹은 금속합금, 금속산화물 등을 다중으로 적층하여 형성할 수 있다. 예를 들어, 상기 제1 조립 전극(201), 제2 조립 전극(202)은 Cu, Ag, Ni, Cr, Ti, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf 중 적어도 하나를 포함하여 형성될 수 있으며 이에 한정되는 않는다. 또한 상기 제1 조립 전극(201), 제2 조립 전극(202)은 ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IZON(IZO Nitride), AGZO(Al-Ga ZnO), IGZO(In-Ga ZnO), ZnO, IrOx, RuOx, NiO, RuOx/ITO, Ni/IrOx/Au, 및 Ni/IrOx/Au/ITO 중 적어도 하나를 포함하여 형성될 수 있으며 이에 한정되지 않는다.
상기 제1 조립 전극(201), 제2 조립 전극(202)은 교류 전압이 인가됨에 따라 전기장을 방출함으로써, 조립 홀(203H)로 투입된 반도체 발광소자(150)를 유전영동 힘에 의해 고정시킬 수 있다. 상기 제1 조립 전극(201), 제2 조립 전극(202) 간의 간격은 반도체 발광소자(150)의 폭 및 조립 홀(203H)의 폭보다 작을 수 있으며, 전기장을 이용한 반도체 발광소자(150)의 조립 위치를 보다 정밀하게 고정할 수 있다.
제1 조립 전극(201), 제2 조립 전극(202) 상에는 절연층(212)이 형성되어, 제1 조립 전극(201), 제2 조립 전극(202)을 유체(1200)로부터 보호하고, 제1 조립 전극(201), 제2 조립 전극(202)에 흐르는 전류의 누출을 방지할 수 있다. 예컨대 상기 절연층(212)은 실리카, 알루미나 등의 무기물 절연체 또는 유기물 절연체가 단일층 또는 다층으로 형성될 수 있다. 절연층(212)은, 반도체 발광소자(150)의 조립 시 제1 조립 전극(201), 제2 조립 전극(202)의 손상을 방지하기 위한 최소 두께를 가질 수 있고, 반도체 발광소자(150)가 안정적으로 조립되기 위한 최대 두께를 가질 수 있다.
절연층(212)의 상부에는 격벽(207)이 형성될 수 있다. 격벽(207)의 일부 영역은 제1 조립 전극(201), 제2 조립 전극(202)의 상부에 위치하고, 나머지 영역은 조립 기판(200)의 상부에 위치할 수 있다.
한편, 조립 기판(200)의 제조 시 절연층(212) 상부 전체에 형성된 격벽 중 일부가 제거됨으로써, 반도체 발광소자(150)들 각각이 조립 기판(200)에 결합 및 조립되는 조립 홀(203H)이 형성될 수 있다.
조립 기판(200)에는 반도체 발광소자(150)들이 결합되는 조립 홀(203H)이 형성되고, 조립 홀(203H)이 형성된 면은 유체(1200)와 접촉할 수 있다. 조립 홀(203H)은 반도체 발광소자(150)의 정확한 조립 위치를 가이드할 수 있다.
한편, 조립 홀(203H)은 대응하는 위치에 조립될 반도체 발광소자(150)의 형상에 대응하는 형상 및 크기를 가질 수 있다. 이에 따라, 조립 홀(203H)에 다른 반도체 발광소자가 조립되거나 복수의 반도체 발광소자들이 조립되는 것을 방지할 수 있다.
다시 6을 참조하면, 조립 기판(200)이 챔버에 배치된 후에 자기장을 가하는 조립 장치(1100)가 조립 기판(200)을 따라 이동할 수 있다. 상기 조립 장치(1100)는 영구 자석이거나 전자석일 수 있다.
조립 장치(1100)는 자기장이 미치는 영역을 유체(1200) 내로 최대화하기 위해, 조립 기판(200)과 접촉한 상태로 이동할 수 있다. 실시예에 따라서는, 조립 장치(1100)가 복수의 자성체를 포함하거나, 조립 기판(200)과 대응하는 크기의 자성체를 포함할 수도 있다. 이 경우, 조립 장치(1100)의 이동 거리는 소정 범위 이내로 제한될 수도 있다.
조립 장치(1100)에 의해 발생하는 자기장에 의해 챔버(1300) 내의 반도체 발광소자(150)는 조립 장치(1100) 및 조립 기판(200)을 향해 이동할 수 있다.
도 7을 참조하면, 반도체 발광소자(150)는 조립 장치(1100)를 향해 이동 중 조립 기판의 조립 전극의 전기장에 의해 형성되는 유전영동 힘(DEP force)에 의해 조립 홀(203H)로 진입하여 고정될 수 있다.
구체적으로 조립 배선(201, 202)은 교류 전원에 의해 전기장을 형성하고, 이 전기장에 의해 유전영동 힘이 조립 배선(201, 202) 사이에 형성될 수 있다. 이 유전영동 힘에 의해 기판(200) 상의 조립 홀(203H)에 반도체 발광소자(150)를 고정시킬 수 있다.
이때 기판(200)의 조립 홀(203H) 상에 조립된 발광소자(150)와 조립 전극 사이에 소정의 솔더층(미도시)이 형성되어 발광소자(150)의 결합력을 향상시킬 수 있다.
또한 조립 후 조립 기판(200)의 조립 홀(203H)에 몰딩층(미도시)이 형성될 수 있다. 몰딩층은 투명 레진이거나 또는 반사물질, 산란물질이 포함된 레진일 수 있다.
상술한 전자기장을 이용한 자가조립 방식에 의해, 반도체 발광소자들 각각이 기판에 조립되는 데 소요되는 시간을 급격히 단축시킬 수 있으므로, 대면적 고화소 디스플레이를 보다 신속하고 경제적으로 구현할 수 있다.
실시예의 기술적 과제 중의 하나는, Micro LED 기반 Display의 광효율을 향상함과 동시에 색 시야각을 향상시킬 수 있는 디스플레이 패널용 반도체 발광소자 및 이를 포함하는 디스플레이 장치를 제공하고자 함이다.
구체적으로 실시예는 휘도 Side Lobe 발생문제를 해결하고자 함을 기술적 과제 중의 하나로 한다. 또한 실시예는 마이크로 LED 칩의 기하학적 형태에 민감한 출광 Profile 민감도 이슈를 해결하고자 함을 기술적 과제 중의 하나로 한다. 또한 실시예는 디스플레이 패널의 엠비어트(Ambient) CR(Contrast Ratio) 향상을 기술적 과제 중의 하나로 한다. 또한 실시예는 출광량 한계를 개선하여 출광효율을 향상하고자 함을 기술적 과제 중의 하나로 한다.
도 8은 실시예에 따른 제1 반도체 발광소자 디스플레이(300A)의 단면도이며,
도 9a 내지 도 9d는 도 8에 도시된 실시예에 따른 제1 반도체 발광소자 디스플레이(300A)의 제조공정 단면도이다.
도 8을 참조하면, 실시예에 따른 제1 반도체 발광소자 디스플레이(300A)는, 소정의 기판(200) 상에 이격되어 배치되는 제1 전극(201), 제2 전극(202) 및 상기 제1, 제2 전극들(201, 202) 상에 배치되는 절연층(212) 및 상기 절연층(212) 상에 배치되며 제1 조립 홀(203a)(도 9a 참조)을 포함하는 제1 격벽(207); 및 상기 제1 조립 홀(203a)에 배치되는 제1 반도체 발광소자(150A)를 포함할 수 있다.
실시예는 상기 제1 전극(201) 또는 제2 전극(202) 중 적어도 하나와 상기 제1 반도체 발광소자(150A)의 제2 반사 전극층(154b)(도 10 참조)과 전기적으로 연결하는 적어도 하나의 제1 연결 전극(221) 또는 제2 연결 전극(222)을 포함할 수 있다.
또한 실시예는 제1 격벽(207) 상에 배치되는 제2 절연층(208)을 더 포함할 수 있다. 또한 실시예는 상기 절연층(212) 아래에 배치되는 제1 광 흡수층(205)을 더 포함할 수 있다. 또한 실시예는 상기 제2 절연층(208) 상에 배치되는 제2 광 흡수층(209)을 더 포함할 수 있다.
또한 실시예는 상기 제1 반도체 발광소자(150A)의 제1 전극층(154a)(도 10 참조)과 전기적으로 연결하는 제3 연결 전극(223)을 포함할 수 있다.
이하여 도 9a 내지 도 9d를 참조하여 실시예에 따른 제1 반도체 발광소자 디스플레이(300A)의 기술적 특징을 설명하기로 한다.
우선, 도 9a는 실시예에 따른 반도체 발광소자 디스플레이에서의 제1 조립 기판구조(200A)의 단면도이다.
실시예에 따른 반도체 발광소자 디스플레이에서의 제1 조립 기판구조(200A)는, 소정의 기판(200a) 상에 이격되어 배치되는 제1 전극(201), 제2 전극(202) 및 상기 제1, 제2 전극들(201, 202) 상에 배치되는 절연층(212) 및 상기 절연층(212) 상에 배치되며 제1 조립 홀(203a)을 포함하는 제1 격벽(207)을 포함할 수 있다.
상기 제1 격벽(207)은 상기 제1, 제2 전극들(201, 202) 상에 배치되는 제1-1 격벽(207a)과 상기 제1-1 격벽(207a) 상에 배치되는 제1-2 격벽(207b)을 포함할 수 있다.
실시예는 상기 절연층(212) 아래에 배치되는 제1 광 흡수층(205)을 포함할 수 있다. 상기 제1 광 흡수층(205)은 Zn, Cu, In, Se, Ga 중 어느 하나의 원소로 이루질 수 있으나 이에 한정되는 것은 아니다.
다음으로 도 9b를 참조하면, 제1 조립 기판구조(200A)의 제1 조립 홀(203a) 내에 제1 반도체 발광소자(150A)가 위치되고, 제1 전극(201), 제2 전극(202)에 교류전원이 인가됨에 따라 DEP force에 의해 제1 반도체 발광소자(150A)가 상기 제1 전극(201) 및 제2 전극(202) 상에 조립될 수 있다.
이후 상기 절열층(212)과 상기 제1 광 흡수층(205)의 일부가 제거되어 제1 전극(201)과 제2 전극(202)을 노출시키는 제1 관통 홀(210T1)과 제2 관통 홀(210T2)이 형성될 수 있다.
이후 도 9c와 같이, 상기 제1 관통 홀(210T1)과 제2 관통 홀(210T2)에 각각 제1 연결 전극(221)과 제2 연결 전극(222)이 형성될 수 있다. 상기 제1 연결 전극(221) 또는 제2 연결 전극(222)은 도금공정 또는 증착공정으로 형성될 수 있으나 이에 한정되는 것은 아니다.
예를 들어, 제1 연결 전극(221)은 상기 제1 관통 홀(210T1)에 배치되는 제1-1 연결 전극(221a)과, 상기 제1-1 연결 전극(221a)과 연결되며 상기 제1 반도체 발광소자(150A)의 일 측면상에 배치되는 제1-2 연결 전극(221b)을 포함할 수 있다.
또한 제2 연결 전극(222)은 상기 제2 관통 홀(210T2)에 배치되는 제2-1 연결 전극(222a)과, 상기 제2-1 연결 전극(222a)과 연결되며 상기 제1 반도체 발광소자(150A)의 타 측면상에 배치되는 제2-2 연결 전극(222b)을 포함할 수 있다.
다음으로 도 9d와 같이, 상기 제1 반도체 발광소자(150A)의 제1 전극층(154a)(도 10 참조)과 전기적으로 연결하는 제3 연결 전극(223)이 형성될 수 있다. 상기 제3 연결 전극(223)은 투광성 전극일 수 있다. 예를 들어, 상기 제3 연결 전극(223)은 ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IZON(IZO Nitride), AGZO(Al-Ga ZnO), IGZO(In-Ga ZnO), ZnO, IrOx, RuOx, NiO, RuOx/ITO, Ni/IrOx/Au, 및 Ni/IrOx/Au/ITO 중 적어도 하나를 포함하여 형성될 수 있으며 이에 한정되지 않는다.
이후 상기 격벽(207) 상에 제2 절연층(208)이 형성될 수 있다. 또한 상기 제2 절연층(208) 상에 제2 광 흡수층(209)이 형성될 수 있다.
상기 제2 광 흡수층(209)은 Zn, Cu, In, Se, Ga 중 어느 하나의 원소로 이루질 수 있으나 이에 한정되는 것은 아니다.
이후 상기 제1 조립 홀(203a)은 투광성 레진 등으로 채워서 제1 몰딩부(210)를 형성할 수 있다.
다음으로 도 10a는 도 8에 도시된 제1 반도체 발광소자 디스플레이(300A)에서 제1 반도체 발광소자(150A)의 단면도이다.
실시예에 따른 제1 반도체 발광소자(150A)는, 제1 도전형 반도체층(152a), 활성층(152b) 및 제2 도전형 반도체층(152c)을 포함하는 발광구조물(152)과, 상기 제1 도전형 반도체층(152a)에 전기적으로 연결되는 제1 전극층(154a)과, 상기 제2 도전형 반도체층(152c)과 전기적으로 연결되는 제2 반사 전극층(154b)을 포함할 수 있다.
실시예에 따른 제1 반도체 발광소자(150A)는 상기 발광구조물(152)의 표면에 형성되는 패시베이션층(156)을 포함할 수 있다.
실시예에 따른 제1 반도체 발광소자(150A)는 상기 발광구조물(152)의 측면에 배치되는 제1 반사 전극층(157)을 포함할 수 있다.
상기 제1 반사 전극층(157)은 상기 발광구조물(152)의 측면과 접하는 제1-1 반사 전극층(157a)과 상기 제1-1 반사 전극층(157a)과 연결되며 상기 패시베이션층(156) 상에 배치되는 제1-2 반사 전극층(157b)을 포함할 수 있다.
상기 제1-1 반사 전극층(157a)과 제1-2 반사 전극층(157b)은 Al, Ag, 혹은 Al이나 Ag를 포함하는 합금을 포함하는 금속층으로 이루어질 수 있으나 이에 한정되는 것은 아니다.
상기 제1-1 반사 전극층(157a)과 상기 제1-2 반사 전극층(157b)은 전기전도성을 가질 수 있으며, 그 일부가 발광구조물(152)의 하단면 또는 일부 측면에 접촉함으로써, 발광구조물(152)에 전원을 인가할 수 있다.
상기 제1-2 반사 전극층(157b)의 상단의 높이는 상기 활성층(152b)의 높이 이하로 배치될 수 있으나 이에 한정되는 것은 아니다.
실시예에 따른 제1 반도체 발광소자(150A)는 상기 발광구조물(152)의 저면에 배치되는 제1 산란 구조층(155)을 포함할 수 있다.
상기 제1 산란 구조층(155)은 상기 제2 반사 전극층(154b)과 일체로 형성될 수 있으나 이에 한정되는 것은 아니다.
상기 제2 반사 전극층(154b)은 반사 금속층 기능을 할 수 있다. 예를 들어, 상기 제2 반사 전극층(154b)은 Al, Ag, 혹은 Al이나 Ag를 포함하는 합금을 포함하는 금속층으로 이루어질 수 있으나 이에 한정되는 것은 아니다.
또한 상기 제1 산란 구조층(155)은 상기 제2 반사 전극층(154b)의 물질과 같은 물질로 형성될 수 있으나 이에 한정되는 것은 아니다.
상기 제1 산란 구조층(155)의 수직 단면은 다각형, 반원 등일 있으나 이에 한정되는 것은 아니다.
상기 제1 산란 구조층(155)은 발광원인 활성층(152b)과 칩 하부에서 반사층 기능을 하는 제2 반사 전극층(154b) 사이에 배치될 수 있다.
상기 제1 산란 구조층(155)은 발광구조물(152) 하단의 굴곡 또는 제2 반사 전극층(154b) 형상의 굴곡을 통해 형성될 수 있다.
다음으로 도 10b는 추가 실시예에 따른 제1-2 반도체 발광소자(150A2)의 단면도이다.
제1-2 반도체 발광소자(150A2)는 제1 반도체 발광소자(150A)의 기술적 특징을 채용할 수 있으며, 이하 제1-2 반도체 발광소자(150A2)의 기술적 특징을 중심으로 설명하기로 한다.
상기 제1-2 반도체 발광소자(150A2)는 상기 제1-2 반사 전극층(157b) 상에 배치되는 제2 패시베이션층(159)을 포함할 수 있다. 상기 제2 패시베이션층(159)은 절연성이 있으면서 광 흡수기능을 겸비할 수 있다.
도 9a와 도 10a를 함께 참조하면, 실시예에 따른 제1 반도체 발광소자(150A)는 광원 측면에 제1-1 반사 전극층(157a)과 제1-2 반사 전극층(157b)을 구비하여 측면으로의 광 출사를 차단하고, 발광구조물(152) 하단에 제1 산란 구조층(155)과 반사기능을 하는 제2 반사 전극층(154b)을 구비함으로써 micro LED 디스플레이에서 발생하는 휘도 Side Lobe을 저감할 수 있는 특별한 기술적 효과가 있다.
또한 실시예에서 픽셀 반사판이 포함된 픽셀 구조의 경우, 픽셀층과 공기층 간 Fresnel Reflection 광을 활용할 수 있어서 추가적인 광효율을 확보할 수 있는 기술적 효과가 있다.
또한 실시예에 의하면 발광구조물(152) 측면에 배치되는 제1-1 반사 전극층(157a)과 제1-2 반사 전극층(157b)에 의해 측면 광을 반사할 뿐만 아니라 제1 반도체 발광소자(150A)에서 금속층이 차지하는 볼륨을 증대시킴으로써 유전율을 현저히 높여서 유전영동을 이용한 조립시 DEP force가 현저히 상승함으로써 조립 속도, 조립의 정확도를 향상시키는 특별한 기술적 효과가 있다.
또한 실시예에 의하면 발광구조물(152) 측면에 배치되는 제1-1 반사 전극층(157a)은 제2 반사 전극층(154b) 및 발광구조물(152)의 측면과 접함으로써 전원인가 효율을 향상시킬 수 있고, 상기 제1-2 반사 전극층(157b)은 이후 형성되는 제1 연결 전극(221) 및 제2 연결 전극(222)의 접촉 면적을 현저히 향상시킴으로써 전기적 특성을 현저히 향상시킬 수 있는 특별한 기술적 효과가 있다.
또한 상기 제1-2 반사 전극층(157b)은 발광구조물(152) 측면에 배치되는 패시베이션층(156) 상측으로 연장되어 배치됨으로써 활성층(152b)이나 제1 도전형 반도체층(152a)과의 접촉 가능성을 없애면서도 전극면적, 반사 면적을 향상시키는 특별한 기술적 효과가 있다.
도 11과 도 12는 각각 제1 비교예와 제2 비교예에서 종래 대비 출광 Profile 데이터이며, 도 13은 실시예에서의 출광 Profile과 종래 출광 Profile 비교 데이터이다.
도 11을 참조하면, 종래(Ref)는 반도체 발광소자의 측면에 반사 메탈이 없는 구조이며, 제1 비교예는 반도체 발광소자의 측면에 반사 메탈이 있는 구조이다.
LED 칩의 내부에서는 많은 광 전반사가 일어나며, LED 측면에 Metal 반사층을 증착할 경우, Metal 반사의 광 흡수율이 Dielectric 광 전반사의 광 흡수율에 비해 높기 때문에 많은 경우 출광량이 감소하게 된다.
예를 들어, 종래 구조(Ref)에서는 출광량이 약 14.0 (lm)이었는데, 제1 비교예(R1)에서는 출광량이 약 11.2 (lm)으로 약 20% 가까이 출광량이 감소하였다.
이에 따라 관련 기술에서는 발광소자 칩의 하단에 반사판을 배치시키는 외에 LED의 측면에 Metal 반사층을 형성하지 않게 된다.
특히 제1 비교예(Ref)에서는 Metal 반사층 LED와 하단 반사판이 있는 픽셀과의 조합의 경우에 약 20%의 현저한 출광량 감소뿐만 아니라 상당한 수준의 휘도 Side Lobe(SLR1) 이슈가 존재하는 기술적 문제가 있다.
다음으로 도 12를 참조하면, 종래(Ref)는 반도체 발광소자 측면에 반사 메탈층이 없는 구조이며, 제1 비교예는 반도체 발광소자 하단에 산란층이 있는 구조이다.
종래 구조에서는 출광량이 약 14.0 (lm)이었는데, 제2 비교예(R2)에서는 출광량이 약 15.3 (lm)으로 약 9.2% 정도 출광량이 약간 증가하였다.
사파이어 기판이 부착되어 있는 LED의 경우, PSS 산란구조가 포함된 LED는 산란구조가 포함되지 않은 LED 대비 출광량이 약 30% 증가하는 것으로 연구되고 있다.
그러나 Micro LED 디스플레이 구현을 위해 사용되는, 사파이어 기판을 제거한 PSS LED가 사용되며 이 칩을 픽셀의 반사판 위에 배치할 경우, 휘도 증가율이 10% 이하에 머무르고, 휘도 Side Lobe 이슈 또한 해결되지 않았다.
도 12를 참조하면, PSS LED와 하단 반사판이 있는 픽셀과의 조합의 경우 출광량은 약간 약 9.2% 증가하였으나 상당한 수준의 휘도 Side Lobe(SLR2) 이슈가 여전히 문제가 되고 있다.
다음으로, 도 13을 참조하면, 종래(Ref)는 반도체 발광소자의 측면에 반사 메탈이 없는 구조이며, 도 10a와 같이, 실시예(E)에 따른 제1 반도체 발광소자(150A)는 광원 측면에 제1-1 반사 전극층(157a)과 제1-2 반사 전극층(157b)을 구비하여 측면으로의 광 출사를 차단하고, 발광구조물(152) 하단에 제1 산란 구조층(155)과 반사기능을 하는 제2 반사 전극층(154b)을 구비함으로써 micro LED 디스플레이에서 발생하는 휘도 Side Lobe을 저감할 수 있는 특별한 기술적 효과가 있다.
구체적으로 종래 구조(Ref)에서는 출광량이 약 14.0 (lm)이었는데, 실시예(E)에서는 출광량이 약 17.3 (lm)으로 약 23.6% 정도 현저히 출광량이 증가하였다.
특히 실시예에서는 발광구조물(152) 측면에 제1-1 반사 전극층(157a)과 제1-2 반사 전극층(157b)을 구비하여 측면으로의 광 출사를 차단하고, 발광구조물(152) 하단에 제1 산란 구조층(155)과 반사기능을 하는 제2 반사 전극층(154b)을 구비함으로써 측면 출광량을 줄이는 것이 뿐만 아니라 출광량을 약 24 % 가까이 향상시키고, 특히 실시예에서는 수직방향의 출광량이 증가하여, 높은 각도로 출광되는 광량과 유사한 수준을 달성하고 있고, 모든 각도로 보다 균일한 휘도 Profile을 확보할 수 있다.
이에 따라 실시예는 수직 방향 휘도를 증가시켜 보다 진보된 기능을 확보하고 기존 기술의 이슈를 해결할 수 있었으며, 실시예에서의 휘도 Side Lobe((SLE)는 현저히 개선되는 특별한 기술적 효과가 있으며, 이러한 기술적 효과는 종래 구조의 결합으로는 예상되기 어려운 효과였다.
다음으로 도 14는 실시예에 따른 제2 반도체 발광소자 디스플레이(300B)의 단면도이며, 도 15는 제14에 도시된 실시예에 따른 제2 반도체 발광소자 디스플레이(300B)에서 제2 반도체 발광소자(150B)의 단면도이다.
제2 반도체 발광소자 디스플레이(300B)와 제2 반도체 발광소자(150B)는 앞서 기술된 제1 반도체 발광소자 디스플레이(300A)와 제1 반도체 발광소자(150A)의 기술적 특징을 채용할 수 있으며, 이하 제2 반도체 발광소자 디스플레이(300B)와 제2 반도체 발광소자(150B)의 주된 특징을 설명하기로 한다.
도 14와 도 15를 참조하면, 제2 반도체 발광소자 디스플레이(300B)는 절연층(212) 내에 제3 반사층(250)을 구비하며, 상기 제2 반도체 발광소자(150B)의 발광구조물(152) 저면에 제2 산란 구조층(155b)을 포함할 수 있다.
상기 제3 반사층(250)은 Al, Ag, 혹은 Al이나 Ag를 포함하는 합금을 포함하는 금속층으로 이루어질 수 있으나 이에 한정되는 것은 아니다.
상기 제2 산란 구조층(155b)은 상기 제3 반사층(250)의 물질과 같은 물질로 형성될 수 있으나 이에 한정되는 것은 아니다. 상기 제2 산란 구조층(155b)의 수직 단면은 다각형, 반원 등일 있으나 이에 한정되는 것은 아니다.
제2 반도체 발광소자 디스플레이(300B)는 제2 반도체 발광소자(150B)의 광원 측면에 제1-1 반사 전극층(157a)과 제1-2 반사 전극층(157b)을 구비하여 측면으로의 광 출사를 차단하고, 발광구조물(152) 하단에 제2 산란 구조층(155b)과 반사기능을 하는 제3 반사층(250)을 포함함으로써 광원에서 출광된 빛의 수직 성분을 증가시켜 광효율을 증가시키며, 광 산란구조는 LED 내부 트랩(Trap) 광을 추출(Extraction)시킴으로써 광효율을 증가시킴과 동시에 디퓨징(Diffusing) 효과를 기반으로 보다 램버시안(Lambertian)에 가까운 출광 효과를 갖도록 하는 기술적 효과가 있다.
또한 실시예는 수직방향의 출광량이 증가하여, 높은 각도로 출광되는 광량과 유사한 수준을 달성하고 있고, 모든 각도로 보다 균일한 휘도 Profile을 확보할 수 있다.
이에 따라 실시예는 수직 방향 휘도를 증가시켜 보다 진보된 기능을 확보하고 기존 기술의 이슈를 해결할 수 있었으며, 실시예에서의 휘도 Side Lobe((SLE)는 현저히 개선되는 특별한 기술적 효과가 있다.
다음으로 도 16은 실시예에 따른 제3 반도체 발광소자 디스플레이(300C)의 단면도이다.
제3 반도체 발광소자 디스플레이(300C)와 제2 반도체 발광소자(150B)는 앞서 기술된 제1, 제2 반도체 발광소자 디스플레이(300A, 300B)와 제2 반도체 발광소자(150B)의 기술적 특징을 채용할 수 있으며, 이하 제3 반도체 발광소자 디스플레이(300B)의 주된 특징을 설명하기로 한다.
도 16을 참조하면, 제3 반도체 발광소자 디스플레이(300C)는 절연층이 절연 반사층(212B)일 수 있다.
예를 들어, 상기 절연 반사층(212B)은 복수의 절연층을 포함하는 DBR(Distributed Bragg Reflector)일 수 있으나 이에 한정되는 것은 아니다.
제3 반도체 발광소자 디스플레이(300C)는 제2 반도체 발광소자(150B)의 광원 측면에 제1-1 반사 전극층(157a)과 제1-2 반사 전극층(157b)을 구비하여 측면으로의 광 출사를 차단하고, 발광구조물(152) 하단에 제2 산란 구조층(155b)과 반사기능을 하는 절연 반사층(212B)을 포함함으로써 광원에서 출광된 빛의 수직 성분을 증가시켜 광효율을 증가시키며, 광 산란구조는 LED 내부 트랩(Trap) 광을 추출(Extraction)시킴으로써 광효율을 증가시킴과 동시에 디퓨징(Diffusing) 효과를 기반으로 보다 램버시안(Lambertian)에 가까운 출광 효과를 갖도록 하는 기술적 효과가 있다.
또한 실시예는 수직방향의 출광량이 증가하여, 높은 각도로 출광되는 광량과 유사한 수준을 달성하고 있었고, 모든 각도로 보다 균일한 휘도 Profile을 확보할 수 있다.
이에 따라 실시예는 수직 방향 휘도를 증가시켜 보다 진보된 기능을 확보하고 기존 기술의 이슈를 해결할 수 있었으며, 실시예에서의 휘도 Side Lobe((SLE)는 현저히 개선되는 특별한 기술적 효과가 있다.
상기의 상세한 설명은 모든 면에서 제한적으로 해석되어서는 아니되고 예시적인 것으로 고려되어야 한다. 실시예의 범위는 첨부된 청구항의 합리적 해석에 의해 결정되어야 하고, 실시예의 등가적 범위 내에서의 모든 변경은 실시예의 범위에 포함된다.
실시예는 영상이나 정보를 디스플레이하는 디스플레이 분야에 채택될 수 있다.
실시예는 반도체 발광소자를 이용하여 영상이나 정보를 디스플레이하는 디스플레이 분야에 채택될 수 있다.
실시예는 마이크로급이나 나노급 반도체 발광소자를 이용하여 영상이나 정보를 디스플레이하는 디스플레이 분야에 채택될 수 있다.

Claims (18)

  1. 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층을 포함하는 발광구조물;
    상기 제1 도전형 반도체층에 전기적으로 연결되는 제1 전극층;
    상기 제2 도전형 반도체층과 전기적으로 연결되는 제2 반사 전극층;
    상기 발광구조물 상에 배치되는 패시베이션층; 및
    상기 발광구조물의 측면에 배치되는 제1 반사 전극층;을 포함하며,
    상기 제1 반사 전극층은,
    상기 발광구조물의 측면과 접하는 제1-1 반사 전극층과 상기 제1-1 반사 전극층과 연결되며 상기 패시베이션층 상에 배치되는 제1-2 반사 전극층을 포함하는, 디스플레이 패널용 반도체 발광소자.
  2. 제1항에 있어서,
    상기 제1-2 반사 전극층의 상단의 높이는 상기 활성층의 높이 이하로 위치되는 디스플레이 패널용 반도체 발광소자.
  3. 제1항에 있어서,
    상기 발광구조물의 저면에 배치되는 제1 산란 구조층을 더 포함하는 디스플레이 패널용 반도체 발광소자.
  4. 제3항에 있어서,
    상기 제1 산란 구조층은 상기 활성층과 상기 제2 반사 전극층 사이에 배치되는 디스플레이 패널용 반도체 발광소자.
  5. 제4항에 있어서,
    상기 제1 산란 구조층은 상기 제2 반사 전극층과 일체로 형성되는 디스플레이 패널용 반도체 발광소자.
  6. 제4항에 있어서,
    상기 제1 산란 구조층은 상기 제2 반사 전극층의 물질과 같은 물질로 형성되는 디스플레이 패널용 반도체 발광소자.
  7. 제1항에 있어서,
    상기 제1-2 반사 전극층 상에 배치되는 제2 패시베이션층을 더 포함하는 디스플레이 패널용 반도체 발광소자.
  8. 소정의 기판 상에 이격되어 배치되는 제1 전극, 제2 전극;
    상기 제1, 제2 전극들 상에 배치되는 절연층;
    상기 절연층 상에 배치되며 제1 조립 홀을 포함하는 제1 격벽; 및
    상기 제1 조립 홀에 배치되는 반도체 발광소자;를 포함하며,
    상기 반도체 발광소자는,
    제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층을 포함하는 발광구조물;
    상기 제1 도전형 반도체층에 전기적으로 연결되는 제1 전극층;
    상기 발광구조물 상에 배치되는 패시베이션층; 및
    상기 발광구조물의 측면에 배치되는 제1 반사 전극층;을 포함하는, 디스플레이 장치.
  9. 제8항에 있어서,
    상기 제2 도전형 반도체층과 전기적으로 연결되는 제2 반사 전극층을 더 포함하는, 디스플레이 장치.
  10. 제8항에 있어서,
    상기 제1 반사 전극층은,
    상기 발광구조물의 측면과 접하는 제1-1 반사 전극층과 상기 제1-1 반사 전극층과 연결되며 상기 패시베이션층 상에 배치되는 제1-2 반사 전극층을 포함하는, 디스플레이 장치.
  11. 제10항에 있어서,
    상기 발광구조물의 저면에 배치되는 제1 산란 구조층을 더 포함하는 디스플레이 장치.
  12. 제11항에 있어서,
    상기 제1 산란 구조층은 상기 활성층과 상기 제2 반사 전극층 사이에 배치되는 디스플레이 장치.
  13. 제12항에 있어서,
    상기 제1-2 반사 전극층상에 배치되는 제2 패시베이션층을 더 포함하는 디스플레이 장치.
  14. 제11항에 있어서,
    상기 제1 전극 또는 상기 제2 전극 중 적어도 하나와 상기 반도체 발광소자의 제2 반사 전극층과 전기적으로 연결하는 제1 연결 전극 또는 제2 연결 전극을 더 포함하는 디스플레이 장치.
  15. 제11항에 있어서,
    상기 절연층 아래에 배치되는 제1 광 흡수층을 더 포함하는 디스플레이 장치.
  16. 제15항에 있어서,
    상기 제1 격벽 상에 배치되는 제2 절연층; 및
    상기 제2 절연층 상에 배치되는 제2 광 흡수층;을 더 포함하는 디스플레이 장치.
  17. 제8항에 있어서,
    상기 절연층 내에 제3 반사층을 구비하며, 상기 반도체 발광소자의 발광구조물 저면에 제2 산란 구조층을 더 포함하는 디스플레이 장치.
  18. 제8항에 있어서,
    상기 절연층은 절연성 반사층을 포함하는 디스플레이 장치.
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