KR20240049637A - 반도체 발광소자를 포함하는 디스플레이 장치 - Google Patents

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Abstract

실시예는 반도체 발광소자를 포함하는 디스플레이 장치에 관한 것이다.
실시예에 따른 반도체 발광소자를 포함하는 디스플레이 장치는, 기판과, 상기 기판 상에 이격되어 배치되는 제1 조립 전극과 제2 조립 전극과, 상기 제1 조립 전극과 상기 제2 조립 전극 사이에 배치되는 절연층과, 상기 제1 조립 전극, 제2 조립 전극 및 절연층 상에 조립 홀을 구비하며 배치되는 조립 격벽과, 상기 조립 홀 내의 상기 절연층, 상기 제1 조립 전극 상에 배치되는 어닐링된 투광성 전극층과, 상기 어닐링된 투광성 전극층 상에 접하여 배치되는 반도체 발광소자를 포함할 수 있다.

Description

반도체 발광소자를 포함하는 디스플레이 장치
실시예는 반도체 발광소자를 포함하는 디스플레이 장치에 관한 것이다.
대면적 디스플레이는 액정디스플레이(LCD), OLED 디스플레이, 그리고 마이크로-LED 디스플레이(Micro-LED display) 등이 있다.
마이크로-LED 디스플레이는 100㎛ 이하의 직경 또는 단면적을 가지는 반도체 발광소자인 마이크로-LED를 표시소자로 사용하는 디스플레이이다.
마이크로-LED 디스플레이는 반도체 발광소자인 마이크로-LED를 표시소자로 사용하기 때문에 명암비, 응답속도, 색 재현율, 시야각, 밝기, 해상도, 수명, 발광효율이나 휘도 등 많은 특성에서 우수한 성능을 가지고 있다.
특히 마이크로-LED 디스플레이는 화면을 모듈 방식으로 분리, 결합할 수 있어 크기나 해상도 조절이 자유로운 장점 및 플렉서블 디스플레이 구현이 가능한 장점이 있다.
그런데 대형 마이크로-LED 디스플레이는 수백만 개 이상의 마이크로-LED가 필요로 하기 때문에 마이크로-LED를 디스플레이 패널에 신속하고 정확하게 전사하기 어려운 기술적 문제가 있다.
최근 개발되고 있는 전사기술에는 픽앤-플레이스 공법(pick and place process), 레이저 리프트 오프법(Laser Lift-off method) 또는 자가조립 방식(self-assembly method) 등이 있다.
이 중에서, 자가조립 방식은 유체 내에서 반도체 발광소자가 조립위치를 스스로 찾아가는 방식으로서 대화면의 디스플레이 장치의 구현에 유리한 방식이다.
최근에 미국등록특허 제9,825,202 등에서 자가조립에 적합한 마이크로-LED 구조를 제시한 바 있으나, 아직 마이크로-LED의 자가조립을 통하여 디스플레이를 제조하는 기술에 대한 연구가 미비한 실정이다.
특히 종래기술에서 대형 디스플레이에 수백만 개 이상의 반도체 발광소자를 신속하게 전사하는 경우 전사 속도(transfer speed)는 향상시킬 수 있으나 전사 불량률(transfer error rate)이 높아질 수 있어 전사 수율(transfer yield)이 낮아지는 기술적 문제가 있다.
관련 기술에서 유전영동(dielectrophoresis, DEP)을 이용한 자가조립 방식의 전사공정이 시도되고 있으나 DEP force의 불균일성 등으로 인해 자가 조립률이 낮은 문제가 있다.
한편, 비공개 내부기술에 의하면, 자가 조립을 위해서는 DEP Force가 필요한데, DEP Force의 균일한 제어의 어려움으로 자가 조립을 이용한 조립 시 반도체 발광소자가 조립 홀 내에서 정위치가 아닌 곳으로 쏠림 현상이 발생하는 문제가 있다. 또한 이러한 반도체 발광소자의 쏠림 현상으로 인해 이후 전기적 컨택 공정에 있어서 전기적 접촉 특성이 저하되어 점등률이 저하되는 문제가 있다.
그러므로 비공개 내부기술에 의하면 자기 조립을 위해 DEP Force가 필요하나 DEP Force를 이용하는 경우 반도체 발광소자의 쏠림 현상으로 인해 전기적 접촉 특성이 저하되는 기술적 모순에 직면하고 있다.
실시예의 기술적 과제 중의 하나는 유전영동(dielectrophoresis, DEP)을 이용한 자가조립 방식에서 DEP force의 불균일성 등으로 인해 자가 조립률이 낮은 문제를 해결하고자 함이다.
또한 실시예의 기술적 과제 중의 하나는 자가조립된 발광소자의 전극과 소정의 패널 전극 사이의 전기적 접촉특성이 저하되어 점등률이 저하되는 문제를 해결하고자 함이다.
실시예의 기술적 과제는 본 항목에 기재된 것에 한정되지 않으며, 명세서를 전체를 통해 파악될 수 있는 것을 포함한다.
실시예에 따른 반도체 발광소자를 포함하는 디스플레이 장치는, 기판과, 상기 기판 상에 이격되어 배치되는 제1 조립 전극과 제2 조립 전극과, 상기 제1 조립 전극과 상기 제2 조립 전극 사이에 배치되는 절연층과, 상기 제1 조립 전극, 제2 조립 전극 및 절연층 상에 조립 홀을 구비하며 배치되는 조립 격벽과, 상기 조립 홀 내의 상기 절연층, 상기 제1 조립 전극 상에 배치되는 어닐링된 투광성 전극층과, 상기 어닐링된 투광성 전극층 상에 접하여 배치되는 반도체 발광소자를 포함할 수 있다.
상기 투광성 전극층의 수평 폭은 상기 반도체 발광소자의 수평 폭 이상이며, 상기 조립 홀의 수평 폭에 비해 작을 수 있다.
상기 투광성 전극층의 표면은 O2 플라즈마 또는 Ar 플라즈마 처리될 수 있다.
실시예는 상기 반도체 발광소자의 본딩 메탈과 상기 투광성 전극층 사이에 배치되는 전도성 결합층을 더 포함할 수 있다.
실시예는 상기 전도성 결합층은 상기 본딩 메탈과 상기 투광성 전극층 물질의 금속간 화합물을 포함할 수 있다.
상기 전도성 결합층의 두께는 1.0~2.0 nm 범위일 수 있다.
상기 본딩 메탈은 돌출 본딩부를 포함할 수 있다.
상기 전도성 결합층은, 상기 돌출 본딩부와 상기 투광성 전극층 사이에 배치될 수 있다.
실시예에 따른 반도체 발광소자 및 이를 포함하는 디스플레이 장치에 의하면, 유전영동(dielectrophoresis, DEP)을 이용한 자가조립 방식에서 DEP force의 불균일성 등으로 인해 자가 조립률이 낮은 문제를 해결할 수 있는 기술적 효과가 있다.
예를 들어, 실시예에 의하면, 내부 기술과 달리 조립 배선인 제1 조립 전극(201) 상에 투광성 유전층(230)이 배치됨에 따라 전기장이 제1 조립 전극(201)과 제2 조립 전극(202)상에 균일하게 생성되므로, 반도체 발광소자(150)가 조립 홀 내에 정조립 가능한 기술적 효과가 있다.
또한 반도체 발광소자(150)가 조립된 후, 본딩 공정에 의한 어닐링(annealing) 공정이 수행되어, 투광성 유전층(230)이 투광성 전극(240)으로 변화됨에 따라 저항이 현저히 낮아져 전도성이 향상됨에 따라 패널 전극으로서 기능을 할 수 있다.
이에 따라 실시예에 의하면 반도체 발광소자(150)가 조립 홀 내에 정조립 가능한 기술적 효과가 뿐만 아니라, 반도체 발광소자(150) 하측에 배치된 본딩 메탈(155) 전체 영역과 투광성 전극(240)이 접촉됨에 따라 본딩 불량을 원천적으로 해소하여 점등 불량 방지 및 수율 향상이 가능한 복합적 기술적 효과가 있다.
또한 실시예에 의하면 반도체 발광소자(chip) 본딩 메탈(155)과 하부 조립 전극 사이에 투광성 유전층(230)을 배치하여 후면 본딩 메탈의 표면 morphology를 커버하면서 발광소자의 후면 메탈과 패널 배선 간의 접촉특성이 현저히 개선되어 점등 불량을 해결하는 기술적 효과가 있다.
또한 제2 실시예에 의하면, 상기 전도성 결합층(190)에 의해 상기 본딩 메탈(155)과 상기 투광성 전극층(240)간의 결합력을 향상시킬 뿐만 아니라 전기 전도도를 향상시킬 수 있는 기술적 효과가 있다.
또한 제3 실시예에 의하면, 상기 제2 전도성 결합층(192)에 의해 상기 본딩 메탈(155)과 상기 투광성 전극층(240)간의 결합력을 향상시킬 뿐만 아니라 전기 전도도가 향상되며, 또한 투광성 전극(240)과 본딩 메탈(155) 간의 접촉 면적을 확보함으로써 전도성이 우수한 복합적 기술적 효과가 있다.
실시예의 기술적 효과는 본 항목에 기재된 것에 한정되지 않으며, 명세서 전체를 통해 파악될 수 있는 것을 포함한다.
도 1은 실시예에 따른 디스플레이 장치가 배치된 주택의 거실에 대한 예시도.
도 2는 실시예에 따른 디스플레이 장치를 개략적으로 보여주는 블록도.
도 3은 도 2의 화소의 일 예를 보여주는 회로도.
도 4는 도 1의 디스플레이 장치에서 제1 패널영역의 확대도.
도 5는 도 4의 A2 영역의 B1-B2 선을 따른 단면도.
도 6은 실시예에 따른 발광소자가 자가조립 방식에 의해 기판에 조립되는 예시도.
도 7은 도 6의 A3 영역의 부분 확대도.
도 8a 내지 도 8b는 내부기술에 따른 디스플레이 장치(300)에서 자가조립 예시도.
도 8c는 내부기술에 따른 디스플레이 장치에서 자가조립 사진.
도 8d는 내부 기술에의 자가 조립시 발생되는 틸트 현상을 나타내는 도면.
도 8e는 내부기술에 따른 디스플레이 패널에서 발광소자(chip)과 본딩 메탈의 FIB(focused ion beam) 사진.
도 8f는 내부 기술에서 본딩 메탈의 표면 이미지 사진.
도 9a 내지 도 9d는 제1 실시예에 따른 반도체 발광소자를 구비하는 디스플레이 장치(301)의 조립 공정의 예시도.
도 9e는 실시예에 따른 디스플레이 패널에서의 점등 데이터.
도 10은 제2 실시예에 따른 반도체 발광소자를 구비하는 디스플레이 장치(302)의 예시도.
도 11은 제3 실시예에 따른 반도체 발광소자를 구비하는 디스플레이 장치(303)의 예시도.
도 12는 도 11에 도시된 제3 실시예에 따른 반도체 발광소자를 구비하는 디스플레이 장치(303)의 부분 확대도.
이하, 첨부된 도면을 참조하여 본 명세서에 개시된 실시예를 상세히 설명하기로 한다. 이하의 설명에서 사용되는 구성요소에 대한 접미사 '모듈' 및 '부'는 명세서 작성의 용이함이 고려되어 부여되거나 혼용되는 것으로서, 그 자체로 서로 구별되는 의미 또는 역할을 갖는 것은 아니다. 또한, 첨부된 도면은 본 명세서에 개시된 실시예를 쉽게 이해할 수 있도록 하기 위한 것이며, 첨부된 도면에 의해 본 명세서에 개시된 기술적 사상이 제한되는 것은 아니다. 또한, 층, 영역 또는 기판과 같은 요소가 다른 구성요소 '상(on)'에 존재하는 것으로 언급될 때, 이것은 직접적으로 다른 요소 상에 존재하거나 또는 그 사이에 다른 중간 요소가 존재할 수도 있는 것을 포함한다.
본 명세서에서 설명되는 디스플레이 장치에는 디지털 TV, 휴대폰, 스마트 폰(smart phone), 노트북 컴퓨터(laptop computer), 디지털방송용 단말기, PDA(personal digital assistants), PMP(portable multimedia player), 네비게이션, 슬레이트(Slate) PC, 태블릿(Tablet) PC, 울트라 북(Ultra-Book), 데스크탑 컴퓨터 등이 포함될 수 있다. 그러나, 본 명세서에 기재된 실시예에 따른 구성은 추후 개발되는 새로운 제품형태이라도, 디스플레이가 가능한 장치에도 적용될 수 있다.
이하 실시예에 따른 발광소자 및 이를 포함하는 디스플레이 장치에 대해 설명한다.
이하 실시예에 따른 반도체 발광소자 및 이를 포함하는 디스플레이 장치에 대해 설명한다.
도 1은 실시예에 따른 디스플레이 장치(100)가 배치된 주택의 거실을 도시한다.
실시예의 디스플레이 장치(100)는 세탁기(101), 로봇 청소기(102), 공기 청정기(103) 등의 각종 전자 제품의 상태를 표시할 수 있고, 각 전자 제품들과 IOT 기반으로 통신할 수 있으며 사용자의 설정 데이터에 기초하여 각 전자 제품들을 제어할 수도 있다.
실시예에 따른 디스플레이 장치(100)는 얇고 유연한 기판 위에 제작되는 플렉서블 디스플레이(flexible display)를 포함할 수 있다. 플렉서블 디스플레이는 기존의 평판 디스플레이의 특성을 유지하면서, 종이와 같이 휘어지거나 말릴 수 있다.
플렉서블 디스플레이에서 시각정보는 매트릭스 형태로 배치되는 단위 화소(unit pixel)의 발광이 독자적으로 제어됨에 의하여 구현될 수 있다. 단위 화소는 하나의 색을 구현하기 위한 최소 단위를 의미한다. 플렉서블 디스플레이의 단위 화소는 발광소자에 의하여 구현될 수 있다. 실시예에서 발광소자는 Micro-LED나 Nano-LED일 수 있으나 이에 한정되는 것은 아니다.
다음으로 도 2는 실시예에 따른 디스플레이 장치를 개략적으로 보여주는 블록도이고, 도 3은 도 2의 화소의 일 예를 보여주는 회로도이다.
도 2 및 도 3을 참조하면, 실시예에 따른 디스플레이 장치는 디스플레이 패널(10), 구동 회로(20), 스캔 구동부(30) 및 전원 공급 회로(50)를 포함할 수 있다.
실시예의 디스플레이 장치(100)는 액티브 매트릭스(AM, Active Matrix)방식 또는 패시브 매트릭스(PM, Passive Matrix) 방식으로 발광소자를 구동할 수 있다.
구동 회로(20)는 데이터 구동부(21)와 타이밍 제어부(22)를 포함할 수 있다.
디스플레이 패널(10)은 표시 영역(DA)과 표시 영역(DA)의 주변에 배치된 비표시 영역(NDA)으로 구분될 수 있다. 표시 영역(DA)은 화소(PX)들이 형성되어 영상을 디스플레이하는 영역이다. 디스플레이 패널(10)은 데이터 라인들(D1~Dm, m은 2 이상의 정수), 데이터 라인들(D1~Dm)과 교차되는 스캔 라인들(S1~Sn, n은 2 이상의 정수), 고전위 전압이 공급되는 고전위 전압 라인, 저전위 전압이 공급되는 저전위 전압 라인 및 데이터 라인들(D1~Dm)과 스캔 라인들(S1~Sn)에 접속된 화소(PX)들을 포함할 수 있다.
화소(PX)들 각각은 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3)를 포함할 수 있다. 제1 서브 화소(PX1)는 제1 파장의 제1 컬러 광을 발광하고, 제2 서브 화소(PX2)는 제2 파장의 제2 컬러 광을 발광하며, 제3 서브 화소(PX3)는 제3 파장의 제3 컬러 광을 발광할 수 있다. 제1 컬러 광은 적색 광, 제2 컬러 광은 녹색 광, 제3 컬러 광은 청색 광일 수 있으나, 이에 한정되지 않는다. 또한, 도 2에서는 화소(PX)들 각각이 3 개의 서브 화소들을 포함하는 것을 예시하였으나, 이에 한정되지 않는다. 즉, 화소(PX)들 각각은 4 개 이상의 서브 화소들을 포함할 수 있다.
제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3) 각각은 데이터 라인들(D1~Dm) 중 적어도 하나, 스캔 라인들(S1~Sn) 중 적어도 하나 및 고전위 전압 라인에 접속될 수 있다. 제1 서브 화소(PX1)는 도 3과 같이 발광소자(LD)들과 발광소자(LD)들에 전류를 공급하기 위한 복수의 트랜지스터들과 적어도 하나의 커패시터(Cst)를 포함할 수 있다.
도면에 도시되지 않았지만, 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3) 각각은 단지 하나의 발광소자(LD)와 적어도 하나의 커패시터(Cst)를 포함할 수도 있다.
발광소자(LD)들 각각은 제1 전극, 복수의 도전형 반도체층 및 제2 전극을 포함하는 반도체 발광 다이오드일 수 있다. 여기서, 제1 전극은 애노드 전극, 제2 전극은 캐소드 전극일 수 있지만, 이에 대해서는 한정하지 않는다.
도 3을 참조하면 복수의 트랜지스터들은 발광소자(LD)들에 전류를 공급하는 구동 트랜지스터(DT), 구동 트랜지스터(DT)의 게이트 전극에 데이터 전압을 공급하는 스캔 트랜지스터(ST)를 포함할 수 있다. 구동 트랜지스터(DT)는 스캔 트랜지스터(ST)의 소스 전극에 접속되는 게이트 전극, 고전위 전압이 인가되는 고전위 전압 라인에 접속되는 소스 전극 및 발광소자(LD)들의 제1 전극들에 접속되는 드레인 전극을 포함할 수 있다. 스캔 트랜지스터(ST)는 스캔 라인(Sk, k는 1≤k≤n을 만족하는 정수)에 접속되는 게이트 전극, 구동 트랜지스터(DT)의 게이트 전극에 접속되는 소스 전극 및 데이터 라인(Dj, j는 1≤j≤m을 만족하는 정수)에 접속되는 드레인 전극을 포함할 수 있다.
커패시터(Cst)는 구동 트랜지스터(DT)의 게이트 전극과 소스 전극 사이에 형성된다. 스토리지 커패시터(Cst)는 구동 트랜지스터(DT)의 게이트 전압과 소스 전압의 차이값을 충전할 수 있다.
구동 트랜지스터(DT)와 스캔 트랜지스터(ST)는 박막 트랜지스터(thin film transistor)로 형성될 수 있다. 또한, 도 3에서는 구동 트랜지스터(DT)와 스캔 트랜지스터(ST)가 P 타입 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)으로 형성된 것을 중심으로 설명하였으나, 본 발명은 이에 한정되지 않는다. 구동 트랜지스터(DT)와 스캔 트랜지스터(ST)는 N 타입 MOSFET으로 형성될 수도 있다. 이 경우, 구동 트랜지스터(DT)와 스캔 트랜지스터(ST)들 각각의 소스 전극과 드레인 전극의 위치는 변경될 수 있다.
또한, 도 3에서는 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3) 각각이 하나의 구동 트랜지스터(DT), 하나의 스캔 트랜지스터(ST) 및 하나의 커패시터(Cst)를 갖는 2T1C (2 Transistor - 1 capacitor)를 포함하는 것을 예시하였으나, 본 발명은 이에 한정되지 않는다. 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3) 각각은 복수의 스캔 트랜지스터(ST)들과 복수의 커패시터(Cst)들을 포함할 수 있다.
다시 도 2를 참조하면, 구동 회로(20)는 디스플레이 패널(10)을 구동하기 위한 신호들과 전압들을 출력한다. 이를 위해, 구동 회로(20)는 데이터 구동부(21)와 타이밍 제어부(22)를 포함할 수 있다.
데이터 구동부(21)는 타이밍 제어부(22)로부터 디지털 비디오 데이터(DATA)와 소스 제어 신호(DCS)를 입력 받는다. 데이터 구동부(21)는 소스 제어 신호(DCS)에 따라 디지털 비디오 데이터(DATA)를 아날로그 데이터 전압들로 변환하여 디스플레이 패널(10)의 데이터 라인들(D1~Dm)에 공급한다.
타이밍 제어부(22)는 호스트 시스템으로부터 디지털 비디오 데이터(DATA)와 타이밍 신호들을 입력 받는다. 타이밍 신호들은 수직동기신호(vertical sync signal), 수평동기신호(horizontal sync signal), 데이터 인에이블 신호(data enable signal) 및 도트 클럭(dot clock)을 포함할 수 있다. 호스트 시스템은 스마트폰 또는 태블릿 PC의 어플리케이션 프로세서, 모니터, TV의 시스템 온 칩 등일 수 있다.
스캔 구동부(30)는 타이밍 제어부(22)로부터 스캔 제어 신호(SCS)를 입력 받는다. 스캔 구동부(30)는 스캔 제어 신호(SCS)에 따라 스캔 신호들을 생성하여 디스플레이 패널(10)의 스캔 라인들(S1~Sn)에 공급한다. 스캔 구동부(30)는 다수의 트랜지스터들을 포함하여 디스플레이 패널(10)의 비표시 영역(NDA)에 형성될 수 있다. 또는, 스캔 구동부(30)는 집적 회로로 형성될 수 있으며, 이 경우 디스플레이 패널(10)의 다른 일 측에 부착되는 게이트 연성 필름 상에 장착될 수 있다.
전원 공급 회로(50)는 메인 전원으로부터 디스플레이 패널(10)의 발광소자(LD)들을 구동하기 위한 고전위 전압(VDD)과 저전위 전압(VSS)을 생성하여 디스플레이 패널(10)의 고전위 전압 라인과 저전위 전압 라인에 공급할 수 있다. 또한, 전원 공급 회로(50)는 메인 전원으로부터 구동 회로(20)와 스캔 구동부(30)를 구동하기 위한 구동 전압들을 생성하여 공급할 수 있다.
다음으로 도 4는 도 1의 디스플레이 장치에서 제1 패널영역(A1)의 확대도이다.
도 4에 의하면, 실시예의 디스플레이 장치(100)는 제1 패널영역(A1)과 같은 복수의 패널영역들이 타일링에 의해 기구적, 전기적 연결되어 제조될 수 있다.
제1 패널영역(A1)은 단위 화소(도 2의 PX) 별로 배치된 복수의 발광소자(150)를 포함할 수 있다.
예컨대, 단위 화소(PX)는 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3)를 포함할 수 있다. 예컨대, 복수의 적색 발광소자(150R)가 제1 서브 화소(PX1)에 배치되고, 복수의 녹색 발광소자(150G)가 제2 서브 화소(PX2)에 배치되며, 복수의 청색 발광소자(150B)가 제3 서브 화소(PX3)에 배치될 수 있다. 단위 화소(PX)는 발광소자가 배치되지 않는 제4 서브 화소를 더 포함할 수도 있지만, 이에 대해서는 한정하지 않는다. 한편, 발광소자(150)는 반도체 발광소자일 수 있다.
다음으로 도 5는 도 4의 A2 영역의 B1-B2 선을 따른 단면도이다.
도 5를 참조하면, 실시예의 디스플레이 장치(100)는 기판(200a), 이격 배치된 배선(201a, 202a), 제1 절연층(211a), 제2 절연층(211b), 제3 절연층(206) 및 복수의 발광소자(150)를 포함할 수 있다.
배선은 서로 이격된 제1 배선(201a) 및 제2 배선(202a)을 포함할 수 있다. 제1 배선(201a) 및 제2 배선(202a)은 패널에서 발광소자(150)에 전원을 인가하기 위한 패널 배선을 기능을 할 수 있으며, 발광소자(150)의 자가 조립의 경우 조립을 위한 유전영동 힘을 생성하기 위한 조립 전극 기능을 수행할 수도 있다.
배선(201a, 202a)은 투명 전극(ITO)으로 형성되거나, 전기 전도성이 우수한 금속물질을 포함할 수 있다. 예를 들어, 배선(201a, 202a)은 티탄(Ti), 크롬(Cr), 니켈(Ni), 알루미늄(Al), 백금(Pt), 금(Au), 텅스텐(W), 몰리브덴(Mo) 중 적어도 어느 하나 또는 이들의 합금으로 형성될 수 있다.
상기 제1 배선(201a) 및 제2 배선(202a) 사이에 제1 절연층(211a)이 배치될 수 있고, 상기 제1 배선(201a) 및 제2 배선(202a) 상에 제2 절연층(211b)이 배치될 수 있다. 상기 제1 절연층(211a)과 상기 제2 절연층(211b)은 산화막, 질화막 등일 수 있으나 이에 한정되는 것은 아니다.
발광소자(150)는 각각 단위 화소(sub-pixel)를 이루기 위하여 적색 발광소자(150R), 녹색 발광소자(150G) 및 청색 발광소자(150B0를 포함할 수 있으나 이에 한정되는 것은 아니며, 적색 형광체와 녹색 형광체 등을 구비하여 각각 적색과 녹색을 구현할 수도 있다.
기판(200a)은 유리나 폴리이미드(Polyimide)로 형성될 수 있다. 또한 기판(200a)은 PEN(Polyethylene Naphthalate), PET(Polyethylene Terephthalate) 등의 유연성 있는 재질을 포함할 수 있다. 또한, 기판(200)은 투명한 재질일 수 있으나 이에 한정되는 것은 아니다. 상기 기판(200a)은 패널에서의 지지 기판으로 기능할 수 있으며, 발광소자의 자가 조립시 조립용 기판으로 기능할 수도 있다.
제3 절연층(206)은 폴리이미드, PEN, PET 등과 같이 절연성과 유연성 있는 재질을 포함할 수 있으며, 기판(200a)과 일체로 이루어져 하나의 기판을 형성할 수도 있다.
제3 절연층(206)은 접착성과 전도성을 가지는 전도성 접착층일 수 있고, 전도성 접착층은 연성이 있어서 디스플레이 장치의 플렉서블 기능을 가능하게 할 수 있다. 예를 들어, 제3 절연층(206)은 이방성 전도성 필름(ACF, anisotropy conductive film)이거나 이방성 전도매질, 전도성 입자를 함유한 솔루션(solution) 등의 전도성 접착층일 수 있다. 전도성 접착층은 두께에 대해 수직방향으로는 전기적으로 전도성이나, 두께에 대해 수평방향으로는 전기적으로 절연성을 가지는 레이어일 수 있다.
제1, 제2 배선(201a, 202a) 간의 간격은 발광소자(150)의 폭 및 조립 홀(203H)의 폭보다 작게 형성되어, 전기장을 이용한 발광소자(150)의 조립 위치를 보다 정밀하게 고정할 수 있다.
제1, 제2 배선(201a, 202a) 상에는 제3 절연층(206)이 형성되어, 제1, 제2 배선(201a, 202a)을 유체(1200)로부터 보호하고, 제1, 제2 배선(201a, 202a)에 흐르는 전류의 누출을 방지할 수 있다. 제3 절연층(206)은 실리카, 알루미나 등의 무기물 절연체 또는 유기물 절연체가 단일층 또는 다층으로 형성될 수 있다.
또한 제3 절연층(206)은 폴리이미드, PEN, PET 등과 같이 절연성과 유연성 있는 재질을 포함할 수 있으며, 기판(200)과 일체로 이루어져 하나의 기판을 형성할 수도 있다.
제3 절연층(206)은 격벽을 가지고, 이 격벽에 의해 조립 홀(203H)이 형성될 수 있다. 예를 들어, 제3 절연층(206)은 발광소자(150)가 삽입되기 위한 조립 홀(203H)을 포함할 수 있다(도 6 참조). 따라서, 자가 조립시, 발광소자(150)가 제3 절연층(206)의 조립 홀(203H)에 용이하게 삽입될 수 있다. 조립 홀(203H)은 삽입 홀, 고정 홀, 정렬 홀 등으로 불릴 수 있다.
조립 홀(203H)은 대응하는 위치에 조립될 발광소자(150)의 형상에 대응하는 형상 및 크기를 가질 수 있다. 이에 따라, 조립 홀(203H)에 다른 발광소자가 조립되거나 복수의 발광소자들이 조립되는 것을 방지할 수 있다.
다음으로 도 6은 실시예에 따른 발광소자가 자가조립 방식에 의해 기판에 조립되는 예를 나타내는 도면이며, 도 7은 도 6의 A3 영역의 부분 확대도이다. 도 7은 설명 편의를 위해 A3 영역을 180도 회전시킨 상태의 도면이다.
도 6 및 도 7을 기초로 실시예에 따른 반도체 발광소자를 전자기장을 이용한 자가조립 방식에 의해 디스플레이 패널에 조립되는 예를 설명하기로 한다.
이후 설명되는 조립 기판(200)은 발광소자의 조립 후에 디스플레이 장치에서 패널 기판(200a)의 기능도 할 수 있으나, 실시예가 이에 한정되는 것은 아니다.
도 6을 참조하면, 반도체 발광소자(150)는 유체(1200)가 채워진 챔버(1300)에 투입될 수 있으며, 조립 장치(1100)로부터 발생하는 자기장에 의해 반도체 발광소자(150)는 조립 기판(200)으로 이동할 수 있다. 이때 조립 기판(200)의 조립 홀(203H)에 인접한 발광소자(150)는 조립 전극들의 전기장에 의한 유전영동 힘에 의해 조립 홀(230)에 조립될 수 있다. 상기 유체(1200)는 초순수 등의 물일 수 있으나 이에 한정되는 것은 아니다. 챔버는 수조, 컨테이너, 용기 등으로 불릴 수 있다.
반도체 발광소자(150)가 챔버(1300)에 투입된 후, 조립 기판(200)이 챔버(1300) 상에 배치될 수 있다. 실시 예에 따라, 조립 기판(200)은 챔버(1300) 내로 투입될 수도 있다.
도 7을 참조하면 반도체 발광소자(150)는 도시된 바와 같이 수직형 반도체 발광소자로 구현될 수 있으나 이에 한정되지 않고 수평형 발광소자가 채용될 수 있다.
반도체 발광소자(150)는 자성체를 갖는 자성층(미도시)을 포함할 수 있다. 상기 자성층은 니켈(Ni) 등 자성을 갖는 금속을 포함할 수 있다. 유체 내로 투입된 반도체 발광소자(150)는 자성층을 포함하므로, 조립 장치(1100)로부터 발생하는 자기장에 의해 조립 기판(200)로 이동할 수 있다. 상기 자성층은 발광소자의 상측 또는 하측 또는 양측에 모두 배치될 수 있다.
상기 반도체 발광소자(150)는 상면 및 측면을 둘러싸는 패시베이션층(156)을 포함할 수 있다. 패시베이션층(156)은 실리카, 알루미나 등의 무기물 절연체를 PECVD, LPCVD, 스퍼터링 증착법 등을 통해 형성될 수 있다. 또한 패시베이션층(156)은 포토레지스트, 고분자 물질과 같은 유기물을 스핀 코팅하는 방법을 통해 형성될 수 있다.
상기 반도체 발광소자(150)는 제1 도전형 반도체층(152a), 제2 도전형 반도체층(152c) 및 그 사이에 배치되는 활성층(152b)을 포함할 수 있다. 상기 제1 도전형 반도체층(152a)은 n형 반도체층일 수 있고, 제2 도전형 반도체층(152c)은 p형 반도체층일 수 있으나 이에 한정되는 것은 아니다.
상기 제1 도전형 반도체층(152a)에는 제1 전극층(154a)이 배치될 수 있고, 제2 도전형 반도체층(152c)에 제2 전극층(154b)이 배치될 수 있다. 이를 위해서는 제1 도전형 반도체층(152a) 또는 제2 도전형 반도체층(152c)의 일부 영역이 외부로 노출될 수 있다. 이에 따라 반도체 발광소자(150)가 조립 기판(200)에 조립된 후에 디스플레이 장치의 제조 공정에서, 패시베이션층(156) 중 일부 영역이 식각될 수 있다.
조립 기판(200)은 조립될 반도체 발광소자(150) 각각에 대응하는 한 쌍의 제1 조립 전극(201) 및 제2 조립 전극(202)을 포함할 수 있다. 상기 제1 조립 전극(201), 제2 조립 전극(202)은 단일 금속 혹은 금속합금, 금속산화물 등을 다중으로 적층하여 형성할 수 있다. 예를 들어, 상기 제1 조립 전극(201), 제2 조립 전극(202)은 Cu, Ag, Ni, Cr, Ti, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf 중 적어도 하나를 포함하여 형성될 수 있으며 이에 한정되는 않는다.
또한 상기 제1 조립 전극(201), 제2 조립 전극(202)은 ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IZON(IZO Nitride), AGZO(Al-Ga ZnO), IGZO(In-Ga ZnO), ZnO, IrOx, RuOx, NiO, RuOx/ITO, Ni/IrOx/Au, 및 Ni/IrOx/Au/ITO 중 적어도 하나를 포함하여 형성될 수 있으며 이에 한정되지 않는다.
상기 제1 조립 전극(201), 제2 조립 전극(202)은 교류 전압이 인가됨에 따라 전기장을 방출함으로써, 조립 홀(203H)로 투입된 반도체 발광소자(150)를 유전영동 힘에 의해 고정시킬 수 있다. 상기 제1 조립 전극(201), 제2 조립 전극(202) 간의 간격은 반도체 발광소자(150)의 폭 및 조립 홀(203H)의 폭보다 작을 수 있으며, 전기장을 이용한 반도체 발광소자(150)의 조립 위치를 보다 정밀하게 고정할 수 있다.
제1 조립 전극(201), 제2 조립 전극(202) 상에는 절연층(212)이 형성되어, 제1 조립 전극(201), 제2 조립 전극(202)을 유체(1200)로부터 보호하고, 제1 조립 전극(201), 제2 조립 전극(202)에 흐르는 전류의 누출을 방지할 수 있다. 예컨대 상기 절연층(212)은 실리카, 알루미나 등의 무기물 절연체 또는 유기물 절연체가 단일층 또는 다층으로 형성될 수 있다. 절연층(212)은, 반도체 발광소자(150)의 조립 시 제1 조립 전극(201), 제2 조립 전극(202)의 손상을 방지하기 위한 최소 두께를 가질 수 있고, 반도체 발광소자(150)가 안정적으로 조립되기 위한 최대 두께를 가질 수 있다.
절연층(212)의 상부에는 조립 격벽(207)이 형성될 수 있다. 조립 격벽(207)의 일부 영역은 제1 조립 전극(201), 제2 조립 전극(202)의 상부에 위치하고, 나머지 영역은 조립 기판(200)의 상부에 위치할 수 있다.
한편, 조립 기판(200)의 제조 시 절연층(212) 상부 전체에 형성된 격벽 중 일부가 제거됨으로써, 반도체 발광소자(150)들 각각이 조립 기판(200)에 결합 및 조립되는 조립 홀(203H)이 형성될 수 있다.
조립 기판(200)에는 반도체 발광소자(150)들이 결합되는 조립 홀(203H)이 형성되고, 조립 홀(203H)이 형성된 면은 유체(1200)와 접촉할 수 있다. 조립 홀(203H)은 반도체 발광소자(150)의 정확한 조립 위치를 가이드할 수 있다.
한편, 조립 홀(203H)은 대응하는 위치에 조립될 반도체 발광소자(150)의 형상에 대응하는 형상 및 크기를 가질 수 있다. 이에 따라, 조립 홀(203H)에 다른 반도체 발광소자가 조립되거나 복수의 반도체 발광소자들이 조립되는 것을 방지할 수 있다.
다시 6을 참조하면, 조립 기판(200)이 챔버에 배치된 후에 자기장을 가하는 조립 장치(1100)가 조립 기판(200)을 따라 이동할 수 있다. 상기 조립 장치(1100)는 영구 자석이거나 전자석일 수 있다.
조립 장치(1100)는 자기장이 미치는 영역을 유체(1200) 내로 최대화하기 위해, 조립 기판(200)과 접촉한 상태로 이동할 수 있다. 실시예에 따라서는, 조립 장치(1100)가 복수의 자성체를 포함하거나, 조립 기판(200)과 대응하는 크기의 자성체를 포함할 수도 있다. 이 경우, 조립 장치(1100)의 이동 거리는 소정 범위 이내로 제한될 수도 있다.
조립 장치(1100)에 의해 발생하는 자기장에 의해 챔버(1300) 내의 반도체 발광소자(150)는 조립 장치(1100) 및 조립 기판(200)을 향해 이동할 수 있다.
도 7을 참조하면, 반도체 발광소자(150)는 조립 장치(1100)를 향해 이동 중 조립 기판의 조립 전극의 전기장에 의해 형성되는 유전영동 힘(DEP force)에 의해 조립 홀(203H)로 진입하여 고정될 수 있다.
구체적으로 제1, 제2 조립 배선(201, 202)은 교류 전원에 의해 전기장을 형성하고, 이 전기장에 의해 유전영동 힘이 조립 배선(201, 202) 사이에 형성될 수 있다. 이 유전영동 힘에 의해 조립 기판(200) 상의 조립 홀(203H)에 반도체 발광소자(150)를 고정시킬 수 있다.
이때 조립 기판(200)의 조립 홀(203H) 상에 조립된 발광소자(150)와 조립 전극 사이에 소정의 솔더층(미도시)이 형성되어 발광소자(150)의 결합력을 향상시킬 수 있다.
또한 조립 후 조립 기판(200)의 조립 홀(203H)에 몰딩층(미도시)이 형성될 수 있다. 몰딩층은 투명 레진이거나 또는 반사물질, 산란물질이 포함된 레진일 수 있다.
상술한 전자기장을 이용한 자가조립 방식에 의해, 반도체 발광소자들 각각이 기판에 조립되는 데 소요되는 시간을 급격히 단축시킬 수 있으므로, 대면적 고화소 디스플레이를 보다 신속하고 경제적으로 구현할 수 있다.
다음으로 도 8a 내지 도 8b는 내부기술에 따른 디스플레이 장치(300)에서 자가조립 예시도이며, 도 8c는 내부기술에 따른 디스플레이 장치에서 자가조립 사진이다.
내부기술에 따른 디스플레이 장치(300)에서는 제1 조립 전극(201) 또는 제2 조립 전극(202) 중 어느 하나와 반도체 발광소자(150)의 본딩 메탈(155)을 본딩(Boding) 공정을 통해 컨택시키고 있다.
그런데 반도체 발광소자(150)가 소형화되면서 본딩 영역도 축소되는 문제를 해결하기 위해, 도 8a 내지 도 8b와 같이 기존 Vdd 라인은 생략하고 그 역할을 전극 배선 한쪽으로 전체 오픈(open) 시키는 방법을 사용한다.
그런데 이 방법을 사용하게 되면 유체내 DEP에 의해 제1 조립 전극(201)으로 끌려온 반도체 발광소자(150)가 제1 조립 전극(201)과 접촉되어 도통이 된다. 이에 따라 절연층(212)에 의해 오픈되지 않은 제2 조립 전극(202)으로 전기장 힘이 집중되어 결과적으로 한쪽 방향으로 치우치며 조립이 되는 문제가 있다.
도 8b 및 도 8c를 참조하면 반도체 발광소자(150)의 본딩 메탈(155)과 패널 전극으로 기능하는 제1 조립 전극(201)간의 접촉영역(C)이 매우 작아서 접촉불량이 발생할 수 있다.
즉, 비공개 내부기술에 의하면, 자가 조립을 위해서는 DEP Force가 필요한데, DEP Force의 균일한 제어의 어려움으로 자가 조립을 이용한 조립 시 반도체 발광소자가 조립 홀 내에서 정위치가 아닌 곳으로 쏠림 현상이 발생하는 문제가 있다.
또한 이러한 반도체 발광소자의 쏠림 현상으로 인해 이후 전기적 컨택 공정에 있어서 전기적 접촉 특성이 저하되어 점등률 불량이 발생하고, 수율이 저하되는 문제가 있다.
그러므로 비공개 내부기술에 의하면 자기 조립을 위해 DEP Force가 필요하나 DEP Force를 이용하는 경우 반도체 발광소자의 쏠림 현상으로 인해 전기적 접촉 특성이 저하되는 기술적 모순에 직면하고 있다.
다음으로 도 8d는 내부 기술에 따른 자가 조립시 발생될 수 있는 틸트 현상을 나타내는 도면이다.
내부 기술에 의하면, 조립 기판(200) 상의 제1, 제2 조립 전극들(201, 202) 상에 절연층(212)이 배치되고, 조립 조립 격벽(207)에 의해 설정되는 조립 홀(H)에 반도체 발광소자(150)의 유전영동 힘에 의한 자가 조립을 진행하였다. 그런데 내부 기술에 의하면 제2 조립 전극(202)으로 전기장 힘이 집중되어 결과적으로 한쪽 방향으로 치우치며 조립이 되는 문제가 있고 이로 인해 자가조립이 제대로 되지 못하고 조립 홀(H) 내에서 틸트되는 문제가 연구되었다.
또한 도 8e는 내부기술에 따른 디스플레이 패널에서 발광소자(chip)과 본딩 메탈의 FIB(focused ion beam) 사진이며, 도 8f는 내부 기술에서 본딩 메탈의 표면 이미지 사진이다.
도 8e와 같이, 내부 기술에 따른 반도체 발광소자에서 후면 본딩 메탈은 표면 morphology가 좋지 않으며, 발광소자의 후면 본딩 메탈과 패널 배선 간의 접촉특성이 좋지 않아서 점등 불량이 발생하고 있다.
또한 내부 기술에 의하면 후면 본딩 메탈은 조립 전극과 직접 접하게 되는데 본딩 메탈의 표면 불 균일로 인해 전기적 접촉 불량이 발생하고 있다.
예를 들어, 도 8f는 내부 기술에 따른 디스플레이 패널에서의 점등 데이터이다.
내부 기술에 의하면 후면 본딩 메탈의 표면 특성의 불량으로 약 점등(B: Bad) 또는 미 점등(F: Fail)의 점등 불량이 발생하고 있고 양호한 점등(G: Good)이 이루어 지지 않고 있으며, 점등률이 93.94% 수준으로 연구되었다.
내부 기술에서 발광소자의 전극층은 Ti, Cu, Pt, Ag, Au 등의 재질이 사용가능한데 이러한 재질의 전극층에 Sn 또는 In 등 재질의 본딩 메탈이 형성되는 경우 표면이 뭉침현상 등으로 인해 울퉁불퉁하게 된다.
한편, 내부기술에서 본딩 메탈의 표면 특성을 개선하기 위해 증착속도를 빠르게 하였으나 뭉침현상이 일부 완화되더라도 증착속도 증대에 따라 그레인 사이즈가 작아져서 접촉력 저하되는 또 다른 문제가 발견되었으며, 본딩 메탈의 표면 특성을 개선하는 문제가 쉽지 않은 상황이었다.
실시예의 기술적 과제 중의 하나는 유전영동(dielectrophoresis, DEP)을 이용한 자가조립 방식에서 DEP force의 불균일성 등으로 인해 자가 조립률이 낮은 문제를 해결하고자 함이다.
또한 실시예의 기술적 과제 중의 하나는 자가조립된 발광소자의 전극과 소정의 패널 전극 사이의 전기적 접촉특성이 저하되어 점등률이 저하되는 문제를 해결하고자 함이다.
또한 실시예의 기술적 과제 중의 하나는 마이크로LED 패널 구현을 위한 극초소형칩 기반의 대면적 본딩 기술 확보 가능하며 조립 및 본딩 공정 최적화를 통해 품질 향상이 가능한 반도체 발광소자를 포함하는 디스플레이 장치를 제공하고자 한다.
다음으로 도 9a 내지 도 9d는 제1 실시예에 따른 반도체 발광소자를 구비하는 디스플레이 장치(301)(이하 '제1 실시예'는 '실시예'로 약칭하기로 한다)의 제조공정 예시도이다.
도 9d를 참조하면, 실시예에 따른 반도체 발광소자를 구비하는 디스플레이 장치(301)는, 기판(200)과, 상기 기판(200) 상에 이격되어 배치되는 제1 조립 전극(201)과 제2 조립 전극(202)과, 상기 제1 조립 전극(201)과 상기 제2 조립 전극(202) 사이에 배치되는 절연층(212)과, 상기 제1 조립 전극(201), 제2 조립 전극(202) 및 절연층(212) 상에 조립 홀(H)을 구비하며 배치되는 조립 격벽(207)과, 상기 조립 홀(H) 내의 상기 절연층(212), 상기 제1 조립 전극(201) 상에 배치되는 어닐링된 투광성 전극층(240) 및 상기 어닐링된 투광성 전극층(240) 상에 접하여 배치되는 반도체 발광소자(150)를 포함할 수 있다.
이하 도 9a 내지 도 9d를 참조하여 실시예에 따른 반도체 발광소자를 구비하는 디스플레이 장치(301)의 기술적 특징을 설명하기로 한다.
도 9a를 참조하면, 제1 실시예(301)는, 조립 기판(200) 상에 이격되어 배치되는 제1 조립 전극(201)과 제2 조립 전극(202)과, 상기 제1 조립 전극(201)과 상기 제2 조립 전극(202) 사이에 배치되는 절연층(212)을 형성할 수 있다.
이때, 상기 절연층(212)은 상기 제2 조립 전극(202)을 커버하나, 상기 제1 조립 전극(201)은 커버하지 않을 수 있다.
예를 들어, 상기 절연층(212)은 상기 제2 조립 전극(202) 상측에 배치될 수 있고, 상기 제1 조립 전극(201)의 하측에 배치될 수 있다.
이후 상기 제1 조립 전극(201), 제2 조립 전극(202) 및 절연층(212) 상에 조립 홀(H)을 구비하는 조립 격벽(207)을 형성할 수 있다.
이후 상기 조립 홀(H) 내의 상기 절연층(212), 상기 제1 조립 전극(201) 상에 투광성 유전층(230)이 배치될 수 있다.
상기 투광성 유전층(230)의 수평 폭은 이후 조립될 반도체 발광소자(150)의 수평 폭과 같거나 클 수 있다.
예를 들어, 상기 투광성 유전층(230)은 상기 절연층(212)의 일부와 상기 제1 조립 전극(201)의 일부에 배치될 수 있다. 상기 투광성 유전층(230)은 이후 열압착(TP)을 통한 어닐링을 통해 투광성 전극(240)으로 전환될 수 있는 물질일 수 있다.
예를 들어, 상기 투광성 유전층(230)은 Ti, Zn, Al, Ga 중 적어도 하나 이상을 포함한 indium oxide 또는 gallium oxide 또는 aluminum oxide 또는 antimony oxide 중 어느 하나일 수 있으나 이에 한정되는 것은 아니다.
실시예에서 상기 투광성 유전층(230)은 조립 전극에 비해서 얇게 형성될 수 있다. 예를 들어, 투광성 유전층(230)은 100nm 이하로 형성될 수 있다. 또한 상기 투광성 유전층(230)은 80nm 이하로 형성될 수 있다. 또한 투광성 유전층(230)은 60nm 이하로 형성될 수 있다.
또한 상기 투광성 유전층(230)은 2nm 이상으로 형성될 수 있다. 또한 상기 투광성 유전층(230)은 5nm 이상으로 형성될 수 있다.
이후 도 9b와 같이 반도체 발광소자(150)가 소정의 유체 내에서 투입되고, 제1 조립 전극(201)과 제2 조립 전극(202) 사이에 DEP force가 발생할 수 있으며, 도 9c와 같이 조립 홀 내에 조립될 수 있다.
실시예에 의하면, 내부 기술과 달리 조립 배선인 제1 조립 전극(201) 상에 투광성 유전층(230)이 배치됨에 따라 전기장이 제1 조립 전극(201)과 제2 조립 전극(202)상에 균일하게 생성되므로, 반도체 발광소자(150)가 조립 홀 내에 정조립 가능한 특별한 기술적 효과가 있다.
이후 도 9d와 같이 열압착(TP)을 통해 본딩 메탈(155)이 열 압착되어 본딩될 수 있다.
이때 투광성 유전층(230)은 어닐링되어 투광성 전극(240)으로 변환되어 전기 전도도를 띄게 된다.
예를 들어, 투광성 유전층(230)은 Bonder 장비를 통해 300~350℃이상의 열압착에 의해 투광성 전극(240)으로 변환되어 저항이 약 3.0 × 10-3(Ω. ㎝)이하로 현저히 낮아지면서 전기 전도도가 높아지게 된다.
실시예에서 투광성 유전층(230)은 어닐링됨에 따라 Grain boundary가 제거되어 전도율 상승될 수 있다.
실시예에 의하면, 내부 기술과 달리 조립 배선인 제1 조립 전극(201) 상에 투광성 유전층(230)이 배치됨에 따라 전기장이 제1 조립 전극(201)과 제2 조립 전극(202)상에 균일하게 생성되므로, 반도체 발광소자(150)가 조립 홀 내에 정조립 가능한 기술적 효과가 있다.
또한 반도체 발광소자(150)가 조립된 후, 어닐링(annealing) 공정과 본딩 공정이 수행되어, 투광성 유전층(230)이 투광성 전극(240)으로 변화됨에 따라 저항이 현저히 낮아져 전도성이 향상됨에 따라 패널 전극으로서 기능을 할 수 있다.
이 경우, 반도체 발광소자(150) 하측에 배치된 본딩 메탈(155) 전체 영역과 투광성 전극(240)이 접촉됨에 따라 본딩 불량을 원천적으로 해소하여 점등 불량 방지 및 수율 향상이 가능한 특별한 기술적 효과가 있다.
또한 실시예에 의하면 반도체 발광소자(chip) 본딩 메탈(155)과 하부 조립 전극 사이에 투광성 유전층(230)을 배치하여 후면 본딩 메탈의 표면 morphology를 커버하면서 발광소자의 후면 메탈과 패널 배선 간의 접촉특성이 현저히 개선되어 점등 불량을 해결하는 기술적 효과가 있다.
실시예에서 투광성 전극층(240)은 ITO(indium tin oxide), IAZO(indium aluminum zinc oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IZON(IZO Nitride), AGZO(Al-Ga ZnO), IGZO(In-Ga ZnO) 중 적어도 하나를 포함하여 형성될 수 있으며, 이러한 재료에 한정되는 않는다.
실시예에서 상기 투광성 전극층(240)은 조립 전극에 비해서 얇게 형성될 수 있다.
예를 들어, 투광성 전극층(240)은 100nm 이하로 형성될 수 있다. 또한 상기 투광성 전극층(240)은 80nm 이하로 형성될 수 있다. 또한 상기 투광성 전극층(240)은 60nm 이하로 형성될 수 있다.
또한 상기 투광성 전극층(240)은 2nm 이상으로 형성될 수 있다. 또한 상기 투광성 전극층(240)은 5nm 이상으로 형성될 수 있다.
실시예에 따른 어닐링된 투광성 전극층(240)은 본딩 메탈의 녹는 점에 비해 높은 녹는 점을 구비하고 있으므로 신뢰성의 문제가 없는 특별한 기술적 효과가 있다.
종래 발광소자를 이용한 전자소자 분야에서 ITO는 발광소자의 상부 전극층에 채용은 되었으나, ITO의 전도성이 상대적으로 낮아서 하부 전극층 물질로 채용되기는 어려웠다. 또한 ITO의 물성이 충격에 약한 취성이 있어서 열 압착 공정이 진행되는 본딩 메탈 재질로 채용하기에는 기술적 장벽이 있었다.
한편, 실시예에 의하면 상대적으로 취성에 강한 투광성 유전층(230)에 열 압착 본딩공정이 진행됨에 따라 충격이 흡수되면서 어닐링이 진행되므로 본딩 메탈과 접촉력이 우수하면서도 투광성 전극층(240)의 신뢰성을 향상시킬 수 있는 기술적 효고가 있다.
또한 실시예는 열 압착 공정 전에 투광성 유전체층(230)에 O2 플라즈마 또는 Ar 플라즈마 처리함으로써 본딩 메탈과의 접촉력을 향상시킬 수 있으며 어닐링 된 투광성 전극층(240)의 신뢰성이 향상되는 기술적 효과가 있다.
또한 O2 플라즈마 또는 Ar 플라즈마 처리에 의해 투광성 유전체층(230)의 표면이 친수성화 됨으로써 투광성 유전체(230) 상에 열압착되는 본딩 메탈의 표면 특성이 현저히 개선되어 뭉침 현상 없이 균일하게 형성되는 기술적 효과가 있다.
이에 따라 실시예에 의하면 반도체 발광소자(150)가 조립 홀 내에 정조립 가능한 기술적 효과가 뿐만 아니라, 반도체 발광소자(150) 하측에 배치된 본딩 메탈(155) 전체 영역과 투광성 전극(240)이 접촉됨에 따라 본딩 불량을 원천적으로 해소하여 점등 불량 방지 및 수율 향상이 가능한 복합적 기술적 효과가 있다.
예를 들어, 도 9e는 실시예에 따른 디스플레이 패널에서의 점등 데이터이다. 실시예에 의하면 반도체 발광소자(150) 하측에 배치된 본딩 메탈(155) 전체 영역과 투광성 전극(240)이 접촉되고, 반도체 발광소자의 본딩 메탈과 조립 전극 사이의 접촉 특성이 현저히 개선됨에 따라 점등 불량을 방지하여 양호한 점등(G: Good)이 이루어 짐에 의해 약 점등이나 미 점등의 문제를 해결한 특별한 기술적 효과가 있다.
다음으로 도 10은 제2 실시예에 따른 반도체 발광소자를 구비하는 디스플레이 장치(302)의 예시도이다.
제2 실시예에 따른 디스플레이 장치(302)는 제1 실시예의 기술적 특징을 채용할 수 있으며, 이하 제2 실시예의 주된 특징을 중심으로 기술하기로 한다.
제2 실시예에 따른 디스플레이 장치(302)는 반도체 발광소자의 본딩 메탈(155)과 상기 투광성 전극층(240) 사이에 배치되는 전도성 결합층(190)을 더 포함할 수 있다.
예를 들어, 상기 전도성 결합층(190)은 상기 본딩 메탈(155)과 상기 투광성 전극층(240) 물질의 금속간 화합물(intermetallic compound)을 포함할 수 있다.
제2 실시예에 의하면, 상기 전도성 결합층(190)에 의해 상기 본딩 메탈(155)과 상기 투광성 전극층(240)간의 결합력을 향상시킬 뿐만 아니라 전기 전도도를 향상시킬 수 있는 기술적 효과가 있다.
예를 들어, 상기 전도성 결합층(190)은 1.0~2.0 nm 두께로 형성됨에 따라 계면간 결합력에 기여할 뿐만 아니라 터널링 효과에 의해 전기 전도도도 향상되는 특별한 기술적 효과 있다.
다음으로 도 11은 제3 실시예에 따른 반도체 발광소자를 구비하는 디스플레이 장치(303)의 예시도이고, 도 12는 도 11의 부분 확대도이다.
제3 실시예에 따른 디스플레이 장치(303)는 제1 실시예 및 제2 실시예의 기술적 특징을 채용할 수 있으며, 이하 제3 실시예의 주된 특징을 중심으로 기술하기로 한다.
제3 실시예에서 본딩 메탈(155)은 돌출 본딩부(192)를 더 포함할 수 있다. 상기 돌출 본딩부(192)와 투광성 전극층(240) 사이에 제2 전도성 결합층(190)이 배치될 수 있다.
제3 실시예의 본딩 메탈(155)이 돌출 본딩부(192)를 포함함에 따라 상대적으로 더 높은 열압착이 가해지는 돌출 본딩부(192)에서 상기 본딩 메탈(155)과 상기 투광성 전극층(240) 물질 간의 금속간 화합물(intermetallic compound)인 제2 전도성 결합층(190)이 형성될 수 있다.
이에 따라 제3 실시예에 의하면, 상기 제2 전도성 결합층(192)에 의해 상기 본딩 메탈(155)과 상기 투광성 전극층(240)간의 결합력을 향상시킬 뿐만 아니라 전기 전도도가 향상되며, 또한 투광성 전극(240)과 본딩 메탈(155) 간의 접촉 면적을 확보함으로써 전도성이 우수한 복합적 기술적 효과가 있다.
상기의 상세한 설명은 모든 면에서 제한적으로 해석되어서는 아니되고 예시적인 것으로 고려되어야 한다. 실시예의 범위는 첨부된 청구항의 합리적 해석에 의해 결정되어야 하고, 실시예의 등가적 범위 내에서의 모든 변경은 실시예의 범위에 포함된다.
실시예는 영상이나 정보를 디스플레이하는 디스플레이 분야에 채택될 수 있다.
실시예는 반도체 발광소자를 이용하여 영상이나 정보를 디스플레이하는 디스플레이 분야에 채택될 수 있다.
실시예는 마이크로급이나 나노급 반도체 발광소자를 이용하여 영상이나 정보를 디스플레이하는 디스플레이 분야에 채택될 수 있다.

Claims (8)

  1. 기판;
    상기 기판 상에 이격되어 배치되는 제1 조립 전극과 제2 조립 전극;
    상기 제1 조립 전극과 상기 제2 조립 전극 사이에 배치되는 절연층;
    상기 제1 조립 전극, 제2 조립 전극 및 절연층 상에 조립 홀을 구비하며 배치되는 조립 격벽;
    상기 조립 홀 내의 상기 절연층, 상기 제1 조립 전극 상에 배치되는 어닐링된 투광성 전극층; 및
    상기 어닐링된 투광성 전극층 상에 접하여 배치되는 반도체 발광소자;를 포함하는 반도체 발광소자를 포함하는 디스플레이 장치.
  2. 제1항에 있어서,
    상기 투광성 전극층의 수평 폭은 상기 반도체 발광소자의 수평 폭 이상이며, 상기 조립 홀의 수평 폭에 비해 작은 것을 특징으로 하는 반도체 발광소자를 포함하는 디스플레이 장치.
  3. 제2항에 있어서,
    상기 투광성 전극층의 표면은 O2 플라즈마 또는 Ar 플라즈마 처리된 것을 특징으로 하는 반도체 발광소자를 포함하는 디스플레이 장치.
  4. 제1 항에 있어서,
    상기 반도체 발광소자의 본딩 메탈과 상기 투광성 전극층 사이에 배치되는 전도성 결합층을 더 포함하는, 반도체 발광소자를 포함하는 디스플레이 장치.
  5. 제4 항에 있어서,
    상기 전도성 결합층은 상기 본딩 메탈과 상기 투광성 전극층 물질의 금속간 화합물을 포함하는, 반도체 발광소자를 포함하는 디스플레이 장치.
  6. 제5 항에 있어서,
    상기 전도성 결합층의 두께는 1.0~2.0 nm 범위인, 반도체 발광소자를 포함하는 디스플레이 장치.
  7. 제4항에 있어서,
    상기 본딩 메탈은 돌출 본딩부를 포함하는, 반도체 발광소자를 포함하는 디스플레이 장치.
  8. 제7항에 있어서,
    상기 전도성 결합층은, 상기 돌출 본딩부와 상기 투광성 전극층 사이에 배치되는, 반도체 발광소자를 포함하는 디스플레이 장치.
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