KR20230095862A - 화소용 반도체 발광소자의 전사를 위한 기판 구조 및 이를 포함하는 디스플레이 장치 - Google Patents

화소용 반도체 발광소자의 전사를 위한 기판 구조 및 이를 포함하는 디스플레이 장치 Download PDF

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허윤호
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Abstract

실시예에 따른 화소용 반도체 발광소자의 전사를 위한 기판 구조는 복수의 조립 배선을 구비하는 기판; 및 상기 복수의 조립 배선 상에 배치되며, 소정의 반도체 발광소자가 조립되는 조립 홀을 구비하는 격벽;을 포함하며, 상기 복수의 조립 배선은 상호 이격되어 배치되는 제1 전극, 제3 전극과,상기 제1 전극 상에 배치되는 제2 전극 및 상기 제3 전극 상에 배치되는 제4 전극을 포함하고, 상기 제1 전극의 수평방향의 폭은 상기 제3 전극의 수평방향의 폭보다 클 수 있다.

Description

화소용 반도체 발광소자의 전사를 위한 기판 구조 및 이를 포함하는 디스플레이 장치{A Substrate structure for transferring semiconductor light emitting devices for pixels and Display device including the same}
실시예는 화소용 반도체 발광소자의 전사를 위한 기판 구조 및 이를 포함하는 디스플레이 장치에 관한 것이다.
대면적 디스플레이는 액정디스플레이(LCD), OLED 디스플레이, 그리고 마이크로-LED 디스플레이(Micro-LED display) 등이 있다.
마이크로-LED 디스플레이는 100㎛ 이하의 직경 또는 단면적을 가지는 반도체 발광 소자인 마이크로-LED를 표시소자로 사용하는 디스플레이이다.
마이크로-LED 디스플레이는 반도체 발광 소자인 마이크로-LED를 표시소자로 사용하기 때문에 명암비, 응답속도, 색 재현율, 시야각, 밝기, 해상도, 수명, 발광효율이나 휘도 등 많은 특성에서 우수한 성능을 가지고 있다.
특히 마이크로-LED 디스플레이는 화면을 모듈 방식으로 분리, 결합할 수 있어 크기나 해상도 조절이 자유로운 장점 및 플렉서블 디스플레이 구현이 가능한 장점이 있다.
그런데 대형 마이크로-LED 디스플레이는 수백만 개 이상의 마이크로-LED가 필요로 하기 때문에 마이크로-LED를 디스플레이 패널에 신속하고 정확하게 전사하기 어려운 기술적 문제가 있다.
최근 개발되고 있는 전사기술에는 픽앤-플레이스 공법(pick and place process), 레이저 리프트 오프법(Laser Lift-off method) 또는 자가조립 방식(self-assembly method) 등이 있다.
이 중에서, 자가조립 방식은 유체 내에서 반도체 발광 소자가 조립위치를 스스로 찾아가는 방식으로서 대화면의 디스플레이 장치의 구현에 유리한 방식이다.
한편, 전사기판이 고해상도로 구현되면서, 많은 수의 화소에 따라 전극의 길이가 증가하고, 두께가 얇아지게 되었다. 이에 따라, 전극의 저항이 증가되며, 이는 신호전달속도 지연 및 전압강하의 현상이 발생할 수 있다. 이에 따라, 칩 조립에 불량이 발생하는 문제점이 있다.
실시예는 전술한 문제 및 다른 문제를 해결하는 것을 목적으로 한다.
실시예의 다른 목적은 반도체 발광소자의 조립율을 향상시키는 것이다.
또한, 실시예의 또 다른 목적은 LED 칩을 기판에 전사할 때 전압강하 현상을 방지하는 것이다.
또한, 실시예의 또 다른 목적은 LED 칩을 기판에 전사할 때 RC delay 현상을 방지하는 것이다.
또한, 실시예의 또 다른 목적은 LED 칩의 미조립 및 불량조립을 방지하는 것이다.
또한, 실시예의 또 다른 목적은 DEP force를 균일하게 형성하는 것이다.
또한, 실시예의 또 다른 목적은 저전압과 고주파수에서도 조립을 가능하게 하는 것이다.
실시예에 따른 화소용 반도체 발광소자의 전사를 위한 기판 구조는 복수의 조립 배선을 구비하는 기판; 및 상기 복수의 조립 배선 상에 배치되며, 소정의 반도체 발광소자가 조립되는 조립 홀을 구비하는 격벽;을 포함하며, 상기 복수의 조립 배선은 상호 이격되어 배치되는 제1 전극,제3 전극과, 상기 제1 전극 상에 배치되는 제2 전극 및 상기 제3 전극 상에 배치되는 제4 전극을 포함하고, 상기 제1 전극의 수평방향의 폭은 상기 제3 전극의 수평방향의 폭보다 클 수 있다.
또한 실시예에서 상기 조립 홀은 상기 제1 전극보다 상기 제3 전극에 가깝도록 배치될 수 있다.
또한 실시예에서 상기 제2 전극의 수평방향의 폭은 상기 제4 전극의 수평방향의 폭보다 클 수 있다.
또한 실시예에서 상기 제1 전극의 수평방향의 폭은 상기 제3 전극의 수평방향의 폭의 1배 내지 4배일 수 있다.
또한 실시예에서 상기 제4 전극의 수평방향의 폭은 상기 제2 전극의 수평방향의 폭의 1/5배 내지 1배일 수 있다.
또한 실시예에서 상기 제2 전극과 상기 제4 전극은 상기 조립 홀과 수직으로 중첩하며, 상기 제1 전극과 상기 제3 전극은 상기 조립 홀과 수직으로 중첩하지 않을 수 있다.
또한 실시예에서 상기 제2 전극은 상기 제1 전극을 덮으며, 상기 제4 전극은 상기 제2 전극을 덮을 수 있다.
또한 실시예에서 상기 제1 전극의 두께는 상기 제2 전극의 두께보다 클 수 있다.
또한, 다른 실시예에 따른 화소용 반도체 발광소자의 전사를 위한 기판 구조는 복수의 조립 배선을 구비하는 기판; 및 상기 복수의 조립 배선 상에 배치되며, 소정의 반도체 발광소자가 조립되는 조립 홀을 구비하는 격벽;을 포함하며, 상기 복수의 조립 배선은 상호 이격되어 배치되는 제1 전극, 제3 전극과, 상기 제1 전극 상에 배치되는 제2 전극 및 상기 제3 전극 상에 배치되는 제4 전극을 포함하고, 상기 제1 전극은 제1-1 전극 및 상기 제1-1 전극으로부터 상기 조립 홀 방향으로 돌출되는 제1-2 전극을 포함하며, 상기 제1-2 전극은 상기 조립 홀과 수직으로 중첩할 수 있다.
또한 실시예에서 상기 제3 전극은 제3-1 전극 및 상기 제3-1 전극으로부터 돌출되는 제3-2 전극을 포함하며, 상기 제3-2 전극은 상기 조립 홀과 수직으로 중첩할 수 있다.
또한 실시예에서 상기 제1-1 전극의 수평방향의 폭은 상기 제1-2 전극의 수평방향의 폭보다 작을 수 있다.
실시예에 따른 화소용 반도체 발광소자의 전사를 위한 기판 구조 및 이를 포함하는 디스플레이 장치는 반도체 발광소자의 자가조립 시 조립율을 향상시킬 수 있는 기술적 효과가 있다.
또한, 실시예는 반도체 발광소자의 자가조립 시 전압강하 현상을 방지할 수 있는 기술적 효과가 있다.
예를 들어, 실시예는 복수의 조립 배선 폭의 비율을 달리하여 전압강하 현상을 방지할 수 있다.
또한, 실시예는 반도체 발광소자의 자가조립 시 RC delay 현상을 방지할 수 있는 기술적 효과가 있다.
예를 들어, 실시예는 복수의 조립 배선 폭의 비율을 달리하여 RC delay 현상을 방지할 수 있다.
또한, 실시예는 반도체 발광소자의 자가조립 시 칩의 미조립 및 불량조립을 방지할 수 있는 기술적 효과가 있다.
또한, 실시예는 DEP force를 강하게 형성하여 조립력을 향상시킬 수 있는 기술적 효과가 있다.
또한, 실시예는 저전압과 고주파수에서도 조립을 가능하게 하는 기술적 효과가 있다.
예를 들어, 실시예는 RC delay를 감소시켜 저전압과 고주파수에서도 조립을 가능하게 할 수 있다.
또한, 실시예는 DEP force를 균일하게 형성하여 조립력을 향상시킬 수 있는 기술적 효과가 있다.
예를 들어, 실시예는 조립 홀을 저항이 높은 전극에 가깝도록 형성하여 DEP force를 균일하게 형성할 수 있다.
실시예의 적용 가능성의 추가적인 범위는 이하의 상세한 설명으로부터 명백해질 것이다. 그러나 실시예의 사상 및 범위 내에서 다양한 변경 및 수정은 당업자에게 명확하게 이해될 수 있으므로, 상세한 설명 및 바람직한 실시예와 같은 특정 실시예는 단지 예시로 주어진 것으로 이해되어야 한다.
도 1은 실시예에 따른 디스플레이 장치가 배치된 주택의 거실에 대한 예시도.
도 2는 실시예에 따른 디스플레이 장치를 개략적으로 보여주는 블록도.
도 3은 도 2의 화소의 일 예를 보여주는 회로도.
도 4는 도 1의 디스플레이 장치에서 제1 패널영역의 확대도.
도 5는 도 4의 A2 영역의 B1-B2 선을 따른 단면도.
도 6은 실시예에 따른 발광 소자가 자가 조립 방식에 의해 기판에 조립되는 예시도.
도 7은 내부 기술에서의 화소용 반도체 발광소자의 전사를 위한 기판 구조의 평면도.
도 8은 비공개 내부 기술에서의 반도체 발광 소자의 자가 조립에서의 불량 이슈를 나타낸 개념도.
도 9는 제1 실시예에 따른 화소용 반도체 발광소자의 전사를 위한 기판 구조의 평면도.
도 10은 도 9에서 AA'선을 따라 단면을 도시한 단면도.
도 11은 도 9에서 BB'선을 따라 단면을 도시한 단면도.
도 12는 제2 실시예에 따른 화소용 반도체 발광소자의 전사를 위한 기판 구조의 평면도.
도 13은 제2 실시예에 따른 화소용 반도체 발광소자의 전사를 위한 기판 구조 및 이를 포함하는 디스플레이 장치의 평면도.
이하, 첨부된 도면을 참조하여 본 명세서에 개시된 실시예를 상세히 설명하기로 한다. 이하의 설명에서 사용되는 구성요소에 대한 접미사 '모듈' 및 '부'는 명세서 작성의 용이함이 고려되어 부여되거나 혼용되는 것으로서, 그 자체로 서로 구별되는 의미 또는 역할을 갖는 것은 아니다. 또한, 첨부된 도면은 본 명세서에 개시된 실시예를 쉽게 이해할 수 있도록 하기 위한 것이며, 첨부된 도면에 의해 본 명세서에 개시된 기술적 사상이 제한되는 것은 아니다. 또한, 층, 영역 또는 기판과 같은 요소가 다른 구성요소 '상(on)'에 존재하는 것으로 언급될 때, 이것은 직접적으로 다른 요소 상에 존재하거나 또는 그 사이에 다른 중간 요소가 존재할 수도 있는 것을 포함한다.
본 명세서에서 설명되는 디스플레이 장치에는 디지털 TV, 휴대폰, 스마트 폰(smart phone), 노트북 컴퓨터(laptop computer), 디지털방송용 단말기, PDA(personal digital assistants), PMP(portable multimedia player), 네비게이션, 슬레이트(Slate) PC, 태블릿(Tablet) PC, 울트라 북(Ultra-Book), 데스크탑 컴퓨터 등이 포함될 수 있다. 그러나, 본 명세서에 기재된 실시예에 따른 구성은 추후 개발되는 새로운 제품형태이라도, 디스플레이가 가능한 장치에도 적용될 수 있다.
이하 실시예에 따른 발광소자 및 이를 포함하는 디스플레이 장치에 대해 설명한다.
도 1은 실시예에 따른 디스플레이 장치(100)가 배치된 주택의 거실을 도시한다.
실시예의 디스플레이 장치(100)는 세탁기(101), 로봇 청소기(102), 공기 청정기(103) 등의 각종 전자 제품의 상태를 표시할 수 있고, 각 전자 제품들과 IOT 기반으로 통신할 수 있으며 사용자의 설정 데이터에 기초하여 각 전자 제품들을 제어할 수도 있다.
실시예에 따른 디스플레이 장치(100)는 얇고 유연한 기판 위에 제작되는 플렉서블 디스플레이(flexible display)를 포함할 수 있다. 플렉서블 디스플레이는 기존의 평판 디스플레이의 특성을 유지하면서, 종이와 같이 휘어지거나 말릴 수 있다.
플렉서블 디스플레이에서 시각정보는 매트릭스 형태로 배치되는 단위 화소(unit pixel)의 발광이 독자적으로 제어됨에 의하여 구현될 수 있다. 단위 화소는 하나의 색을 구현하기 위한 최소 단위를 의미한다. 플렉서블 디스플레이의 단위 화소는 발광소자에 의하여 구현될 수 있다. 실시예에서 발광소자는 Micro-LED나 Nano-LED일 수 있으나 이에 한정되는 것은 아니다.
도 2는 실시예에 따른 디스플레이 장치를 개략적으로 보여주는 블록도이고, 도 3은 도 2의 화소의 일 예를 보여주는 회로도이다.
도 2 및 도 3을 참조하면, 실시예에 따른 디스플레이 장치는 디스플레이 패널(10), 구동 회로(20), 스캔 구동부(30) 및 전원 공급 회로(45)를 포함할 수 있다.
실시예의 디스플레이 장치(100)는 액티브 매트릭스(AM, Active Matrix)방식 또는 패시브 매트릭스(PM, Passive Matrix) 방식으로 발광소자를 구동할 수 있다.
구동 회로(20)는 데이터 구동부(21)와 타이밍 제어부(22)를 포함할 수 있다.
디스플레이 패널(10)은 표시 영역(DA)과 표시 영역(DA)의 주변에 배치된 비표시 영역(NDA)으로 구분될 수 있다. 표시 영역(DA)은 화소(PX)들이 형성되어 영상을 디스플레이하는 영역이다. 디스플레이 패널(10)은 데이터 라인들(D1~Dm, m은 2 이상의 정수), 데이터 라인들(D1~Dm)과 교차되는 스캔 라인들(S1~Sn, n은 2 이상의 정수), 고전위 전압이 공급되는 고전위 전압 라인, 저전위 전압이 공급되는 저전위 전압 라인 및 데이터 라인들(D1~Dm)과 스캔 라인들(S1~Sn)에 접속된 화소(PX)들을 포함할 수 있다.
화소(PX)들 각각은 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3)를 포함할 수 있다. 제1 서브 화소(PX1)는 제1 파장의 제1 컬러 광을 발광하고, 제2 서브 화소(PX2)는 제2 파장의 제2 컬러 광을 발광하며, 제3 서브 화소(PX3)는 제3 파장의 제3 컬러 광을 발광할 수 있다. 제1 컬러 광은 적색 광, 제2 컬러 광은 녹색 광, 제3 컬러 광은 청색 광일 수 있으나, 이에 한정되지 않는다. 또한, 도 2에서는 화소(PX)들 각각이 3 개의 서브 화소들을 포함하는 것을 예시하였으나, 이에 한정되지 않는다. 즉, 화소(PX)들 각각은 4 개 이상의 서브 화소들을 포함할 수 있다.
제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3) 각각은 데이터 라인들(D1~Dm) 중 적어도 하나, 스캔 라인들(S1~Sn) 중 적어도 하나 및 고전위 전압 라인에 접속될 수 있다. 제1 서브 화소(PX1)는 도 3과 같이 발광소자(LD)들과 발광소자(LD)들에 전류를 공급하기 위한 복수의 트랜지스터들과 적어도 하나의 커패시터(Cst)를 포함할 수 있다.
도면에 도시되지 않았지만, 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3) 각각은 단지 하나의 발광소자(LD)와 적어도 하나의 커패시터(Cst)를 포함할 수도 있다.
발광소자(LD)들 각각은 제1 전극, 복수의 도전형 반도체층 및 제2 전극을 포함하는 반도체 발광 다이오드일 수 있다. 여기서, 제1 전극은 애노드 전극, 제2 전극은 캐소드 전극일 수 있지만, 이에 대해서는 한정하지 않는다.
도 3을 참조하면 복수의 트랜지스터들은 발광소자(LD)들에 전류를 공급하는 구동 트랜지스터(DT), 구동 트랜지스터(DT)의 게이트 전극에 데이터 전압을 공급하는 스캔 트랜지스터(ST)를 포함할 수 있다. 구동 트랜지스터(DT)는 스캔 트랜지스터(ST)의 소스 전극에 접속되는 게이트 전극, 고전위 전압이 인가되는 고전위 전압 라인에 접속되는 소스 전극 및 발광소자(LD)들의 제1 전극들에 접속되는 드레인 전극을 포함할 수 있다. 스캔 트랜지스터(ST)는 스캔 라인(Sk, k는 1≤k≤n을 만족하는 정수)에 접속되는 게이트 전극, 구동 트랜지스터(DT)의 게이트 전극에 접속되는 소스 전극 및 데이터 라인(Dj, j는 1≤j≤m을 만족하는 정수)에 접속되는 드레인 전극을 포함할 수 있다.
커패시터(Cst)는 구동 트랜지스터(DT)의 게이트 전극과 소스 전극 사이에 형성된다. 스토리지 커패시터(Cst)는 구동 트랜지스터(DT)의 게이트 전압과 소스 전압의 차이값을 충전할 수 있다.
구동 트랜지스터(DT)와 스캔 트랜지스터(ST)는 박막 트랜지스터(thin film transistor)로 형성될 수 있다. 또한, 도 3에서는 구동 트랜지스터(DT)와 스캔 트랜지스터(ST)가 P 타입 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)으로 형성된 것을 중심으로 설명하였으나, 본 발명은 이에 한정되지 않는다. 구동 트랜지스터(DT)와 스캔 트랜지스터(ST)는 N 타입 MOSFET으로 형성될 수도 있다. 이 경우, 구동 트랜지스터(DT)와 스캔 트랜지스터(ST)들 각각의 소스 전극과 드레인 전극의 위치는 변경될 수 있다.
또한, 도 3에서는 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3) 각각이 하나의 구동 트랜지스터(DT), 하나의 스캔 트랜지스터(ST) 및 하나의 커패시터(Cst)를 갖는 2T1C (2 Transistor - 1 capacitor)를 포함하는 것을 예시하였으나, 본 발명은 이에 한정되지 않는다. 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3) 각각은 복수의 스캔 트랜지스터(ST)들과 복수의 커패시터(Cst)들을 포함할 수 있다.
다시 도 2를 참조하면, 구동 회로는 디스플레이 패널(10)을 구동하기 위한 신호들과 전압들을 출력한다. 이를 위해, 구동 회로는 데이터 구동부(21)와 타이밍 제어부(22)를 포함할 수 있다.
데이터 구동부(21)는 타이밍 제어부(22)로부터 디지털 비디오 데이터(DATA)와 소스 제어 신호(DCS)를 입력 받는다. 데이터 구동부(21)는 소스 제어 신호(DCS)에 따라 디지털 비디오 데이터(DATA)를 아날로그 데이터 전압들로 변환하여 디스플레이 패널(10)의 데이터 라인들(D1~Dm)에 공급한다.
타이밍 제어부(22)는 호스트 시스템으로부터 디지털 비디오 데이터(DATA)와 타이밍 신호들을 입력받는다. 타이밍 신호들은 수직동기신호(vertical sync signal), 수평동기신호(horizontal sync signal), 데이터 인에이블 신호(data enable signal) 및 도트 클럭(dot clock)을 포함할 수 있다. 호스트 시스템은 스마트폰 또는 태블릿 PC의 어플리케이션 프로세서, 모니터, TV의 시스템 온 칩 등일 수 있다.
스캔 구동부(30)는 타이밍 제어부(22)로부터 스캔 제어 신호(SCS)를 입력 받는다. 스캔 구동부(30)는 스캔 제어 신호(SCS)에 따라 스캔 신호들을 생성하여 디스플레이 패널(10)의 스캔 라인들(S1~Sn)에 공급한다. 스캔 구동부(30)는 다수의 트랜지스터들을 포함하여 디스플레이 패널(10)의 비표시 영역(NDA)에 형성될 수 있다. 또는, 스캔 구동부(30)는 집적 회로로 형성될 수 있으며, 이 경우 디스플레이 패널(10)의 다른 일 측에 부착되는 게이트 연성 필름 상에 장착될 수 있다.
전원 공급 회로(45)는 메인 전원으로부터 디스플레이 패널(10)의 발광소자(LD)들을 구동하기 위한 고전위 전압(VDD)과 저전위 전압(VSS)을 생성하여 디스플레이 패널(10)의 고전위 전압 라인과 저전위 전압 라인에 공급할 수 있다. 또한, 전원 공급 회로(45)는 메인 전원으로부터 구동 회로와 스캔 구동부(30)를 구동하기 위한 구동 전압들을 생성하여 공급할 수 있다.
도 4은 도 1의 디스플레이 장치에서 제1 패널영역(A1)의 확대도이다.
도 4에 의하면, 실시예의 디스플레이 장치(100)는 제1 패널영역(A1)과 같은 복수의 패널영역들이 타일링에 의해 기구적, 전기적 연결되어 제조될 수 있다.
제1 패널영역(A1)은 단위 화소(도 2의 PX) 별로 배치된 복수의 발광소자(150)를 포함할 수 있다.
예컨대, 단위 화소(PX)는 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3)를 포함할 수 있다. 예컨대, 복수의 적색 발광소자(150R)가 제1 서브 화소(PX1)에 배치되고, 복수의 녹색 발광소자(150G)가 제2 서브 화소(PX2)에 배치되며, 복수의 청색 발광소자(150B)가 제3 서브 화소(PX3)에 배치될 수 있다. 단위 화소(PX)는 발광소자가 배치되지 않는 제4 서브 화소를 더 포함할 수도 있지만, 이에 대해서는 한정하지 않는다. 한편, 발광소자(150)는 반도체 발광소자일 수 있다.
다음으로 도 5는 도 4의 A2 영역의 B1-B2 선을 따른 단면도이다.
도 5를 참조하면, 실시예의 디스플레이 장치(100)는 기판(200), 조립 배선(201, 202), 제1 절연층(211a), 제2 절연층(211b), 제3 절연층(206) 및 복수의 발광소자(150)를 포함할 수 있다.
조립 배선은 서로 이격된 제1 조립 배선(201) 및 제2 조립 배선(202)을 포함할 수 있다. 제1 조립 배선(201) 및 제2 조립 배선(202)은 발광소자(150)를 조립하기 위해 유전영동 힘을 생성하기 위해 구비될 수 있다. 또한 상기 제1 조립 배선(201) 및 제2 조립 배선(202)은 상기 발광소자의 전극과 전기적으로 연결되어 디스플레이 패널의 전극으로 기능할 수도 있다.
조립 배선(201, 202)은 투광성 전극(ITO)으로 형성되거나, 전기 전도성이 우수한 금속물질을 포함할 수 있다. 예를 들어, 조립 배선(201, 202)은 티탄(Ti), 크롬(Cr), 니켈(Ni), 알루미늄(Al), 백금(Pt), 금(Au), 텅스텐(W), 몰리브덴(Mo) 중 적어도 어느 하나 또는 이들의 합금으로 형성될 수 있다.
상기 제1 조립 배선(201) 및 제2 조립 배선(202) 사이에 제1 절연층(211a)이 배치될 수 있고, 상기 제1 조립 배선(201) 및 제2 조립 배선(202) 상에 제2 절연층(211b)이 배치될 수 있다. 상기 제1 절연층(211a)과 상기 제2 절연층(211b)은 산화막, 질화막 등일 수 있으나 이에 한정되는 것은 아니다.
발광소자(150)는 각각 단위 화소(sub-pixel)를 이루기 위하여 적색 발광소자(150), 녹색 발광소자(150G) 및 청색 발광소자(150B0를 포함할 수 있으나 이에 한정되는 것은 아니며, 적색 형광체와 녹색 형광체 등을 구비하여 각각 적색과 녹색을 구현할 수도 있다.
기판(200)은 유리나 폴리이미드(Polyimide)로 형성될 수 있다. 또한 기판(200)은 PEN(Polyethylene Naphthalate), PET(Polyethylene Terephthalate) 등의 유연성 있는 재질을 포함할 수 있다. 또한, 기판(200)은 투광성한 재질일 수 있으나 이에 한정되는 것은 아니다.
제3 절연층(206)은 폴리이미드, PEN, PET 등과 같이 절연성과 유연성 있는 재질을 포함할 수 있으며, 기판(200)과 일체로 이루어져 하나의 기판을 형성할 수도 있다.
제3 절연층(206)은 접착성과 전도성을 가지는 전도성 접착층일 수 있고, 전도성 접착층은 연성이 있어서 디스플레이 장치의 플렉서블 기능을 가능하게 할 수 있다. 예를 들어, 제3 절연층(206)은 이방성 전도성 필름(ACF, anisotropy conductive film)이거나 이방성 전도매질, 전도성 입자를 함유한 솔루션(solution) 등의 전도성 접착층일 수 있다. 전도성 접착층은 두께에 대해 수직방향으로는 전기적으로 전도성이나, 두께에 대해 수평방향으로는 전기적으로 절연성을 가지는 레이어일 수 있다.
제3 절연층(206)은 발광소자(150)가 삽입되기 위한 조립 홀(203)을 포함할 수 있다(도 6 참조). 따라서, 자가 조립시, 발광소자(150)가 제3 절연층(206)의 조립 홀(203)에 용이하게 삽입될 수 있다. 조립 홀(203)은 삽입 홀, 고정 홀, 정렬 홀 등으로 불릴 수 있다.
조립 배선(201, 202) 간의 간격은 발광소자(150)의 폭 및 조립 홀(203)의 폭보다 작게 형성되어, 전기장을 이용한 발광소자(150)의 조립 위치를 보다 정밀하게 고정할 수 있다.
조립 배선(201, 202) 상에는 제3 절연층(206)이 형성되어, 조립 배선(201, 202)을 유체(1200)로부터 보호하고, 조립 배선(201, 202)에 흐르는 전류의 누출을 방지할 수 있다. 제3 절연층(206)은 실리카, 알루미나 등의 무기물 절연체 또는 유기물 절연체가 단일층 또는 다층으로 형성될 수 있다.
또한 제3 절연층(206)은 폴리이미드, PEN, PET 등과 같이 절연성과 유연성 있는 재질을 포함할 수 있으며, 기판(200)과 일체로 이루어져 하나의 기판을 형성할 수도 있다.
제3 절연층(206)은 접착성이 있는 절연층일 수 있거나, 전도성을 가지는 전도성 접착층일 수 있다. 제3 절연층(206)은 연성이 있어서 디스플레이 장치의 플렉서블 기능을 가능하게 할 수 있다.
제3 절연층(206)은 격벽을 가지고, 이 격벽에 의해 조립 홀(203)이 형성될 수 있다. 예컨대, 기판(200)의 형성 시, 제3 절연층(206)의 일부가 제거됨으로써, 발광소자(150)들 각각이 제3 절연층(206)의 조립 홀(203)에 조립될 수 있다.
기판(200)에는 발광소자(150)들이 결합되는 조립 홀(203)이 형성되고, 조립 홀(203)이 형성된 면은 유체(1200)와 접촉할 수 있다. 조립 홀(203)은 발광소자(150)의 정확한 조립 위치를 가이드할 수 있다.
한편, 조립 홀(203)은 대응하는 위치에 조립될 발광소자(150)의 형상에 대응하는 형상 및 크기를 가질 수 있다. 이에 따라, 조립 홀(203)에 다른 발광소자가 조립되거나 복수의 발광소자들이 조립되는 것을 방지할 수 있다.
도 6은 실시예에 따른 발광소자가 자가 조립 방식에 의해 기판에 조립되는 예를 나타내는 도면이며, 도면들을 참조하여 발광소자의 자가 조립 방식을 설명한다.
기판(200)은 디스플레이 장치의 패널 기판일 수 있다. 이후 설명에서는 기판(200)은 디스플레이 장치의 패널 기판인 경우로 설명하나 실시예가 이에 한정되는 것은 아니다.
도 6을 참조하면, 복수의 발광소자(150)는 유체(1200)가 채워진 챔버(1300)에 투입될 수 있다. 유체(1200)는 초순수 등의 물일 수 있으나 이에 한정되는 것은 아니다. 챔버는 수조, 컨테이너, 용기 등으로 불릴 수 있다.
이 후, 기판(200)이 챔버(1300) 상에 배치될 수 있다. 실시예에 따라, 기판(200)은 챔버(1300) 내로 투입될 수도 있다.
도 5에 도시한 바와 같이, 기판(200)에는 조립될 발광소자(150) 각각에 대응하는 한 쌍의 조립 배선(201, 202)이 배치될 수 있다.
도 6을 참조하면, 기판(200)이 배치된 후, 자성체를 포함하는 조립 장치(1100)가 기판(200)을 따라 이동할 수 있다. 자성체로 예컨대, 자석이나 전자석이 사용될 수 있다. 조립 장치(1100)는 자기장이 미치는 영역을 유체(1200) 내로 최대화하기 위해, 기판(200)과 접촉한 상태로 이동할 수 있다. 실시예에 따라서는, 조립 장치(1100)가 복수의 자성체를 포함하거나, 기판(200)과 대응하는 크기의 자성체를 포함할 수도 있다. 이 경우, 조립 장치(1100)의 이동 거리는 소정 범위 이내로 제한될 수도 있다.
조립 장치(1100)에 의해 발생하는 자기장에 의해, 챔버(1300) 내의 발광소자(150)는 조립 장치(1100)를 향해 이동할 수 있다.
발광소자(150)는 조립 장치(1100)를 향해 이동 중, 유전영동 힘(DEP force)에 의해 조립 홀(203)로 진입하여 기판(200)과 접촉될 수 있다.
구체적으로 조립 배선(201, 202)은 외부에서 공급된 전원에 의해 전기장을 형성하고, 이 전기장에 의해 유전영동 힘이 조립 배선(201, 202) 사이에 형성될 수 있다. 이 유전영동 힘에 의해 기판(200) 상의 조립 홀(203)에 발광소자(150)를 고정시킬 수 있다.
기판(200)에 형성된 조립 배선(201, 202)에 의해 가해지는 전기장에 의해, 기판(200)에 접촉된 발광소자(150)가 조립 장치(1100)의 이동에 의해 이탈되는 것이 방지될 수 있다. 실시예에 의하면, 상술한 전자기장을 이용한 자가 조립 방식에 의해, 발광소자(150)들 각각이 기판(200)에 조립되는 데 소요되는 시간을 급격히 단축시킬 수 있으므로, 대면적 고화소 디스플레이를 보다 신속하고 경제적으로 구현할 수 있다.
이때 기판(200)의 조립 홀(203) 상에 조립된 발광소자(150)와 조립 전극 사이에 소정의 솔더층(미도시)이 형성되어 발광소자(150)의 결합력을 향상시킬 수 있다.
다음으로 기판(200)의 조립 홀(203)에 몰딩층(미도시)이 형성될 수 있다. 몰딩층은 투광성 레진이거나 또는 반사물질, 산란물질이 포함된 레진일 수 있다.
이하 실시예에 따른 화소용 반도체 발광소자의 전사를 위한 기판 구조에 대해 설명한다.
도 7은 비공개 내부 기술에서의 반도체 발광소자가 조립된 디스플레이 장치의 평면도이다. 도 7을 참조하면, 기판 상에 복수의 조립 배선(20)이 배치될 수 있다. 상기 복수의 조립 배선(20)은 제1 전극(21) 및 제2 전극(22)을 포함할 수 있다. 상기 제1 전극(21)은 상기 제2 전극(22) 아래에 배치될 수 있다.
상기 복수의 조립 배선(20) 상에는 절연막(미도시)이 배치될 수 있다. 상기 기판 상에 조립 홀(35)을 구비하는 격벽이 배치될 수 있으며, 상기 조립 홀(35)에는 반도체 발광소자가 조립될 수 있다.
저해상도 기판에서는 기판에 배치되는 화소의 수가 많지 않고, 전극의 폭을 충분히 확보할 수 있기 때문에, 저저항의 특성을 확보하여 정상 조립율이 높을 수 있다.
하지만, 고해상도 기판에서는 저해상도 기판에 비하여 동일 기판에 배치되는 화소의 수가 증가됨에 따라, 전극의 폭이 저해상도 대비 30% 내지 80% 수준으로 줄어들 수 있다. 따라서, 고해상도 전극의 저항이 저해상도 대비 약 12 내지 167배 수준으로 증가하며, 전압강하 및 신호지연(RC delay)이 발생할 수 있다.
또한, 제2 전극(22)은 조립영역에 위치하며, DEP force를 균일하게 형성하기 위해 낮은 두께가 필요한데, 이에 따라 상기 제2 전극(22)의 저항은 증가하여, 전압강하 및 신호지연이 발생하는 문제점이 있다.
도 8는 비공개 내부기술에서의 반도체 발광소자의 디스플레이 장치에서 불량 조립 이슈를 나타낸 개념도이다. 앞서 도 7과 같이 전사기판이 고해상도로 제작됨에 따라, 전압강하 및 신호지연 현상이 발생할 수 있으며, 도 8과 같은 불량 조립 및 미 조립이 발생할 수 있다. 도 8을 참조하면, 반도체 발광소자는 제1 반도체 발광소자(50a), 제2 반도체 발광소자(50b), 제3 반도체 발광소자(50c) 및 제4 반도체 발광소자(50d)를 포함할 수 있다. 상기 제1 반도체 발광소자(50a)는 정 조립된 반도체 발광소자일 수 있으며, 제2 반도체 발광소자(50b)는 미 조립된 반도체 발광소자일 수 있으며, 제3 반도체 발광소자(50c)는 중첩 조립된 반도체 발광소자일 수 있으며, 제4 반도체 발광소자(50d)는 불량 조립된 반도체 발광소자일 수 있다. 반도체 발광소자가 미 조립 또는 불량 조립됨에 따라 디스플레이 장치의 성능 저하의 이슈가 존재한다.
따라서, 이하의 실시예를 통해 반도체 발광소자의 조립율을 향상시킬 수 있는 방법을 설명하도록 한다.
도 9는 실시예에 따른 화소용 반도체 발광소자의 전사를 위한 기판 구조의 평면도이다. 도 9를 참조하면, 디스플레이 장치는 기판, 절연막, 격벽 및 복수의 조립 배선을 포함할 수 있다.
상기 기판 상에 복수의 조립 배선이 배치될 수 있다. 상기 복수의 조립 배선은 서로 이격되어 배치되는 제1 전극(121), 제3 전극(123)과 상기 제1 전극(121) 상에 배치된 제2 전극(122) 및 상기 제3 전극(123) 상에 배치된 제4 전극(124)을 포함할 수 있다. 상기 제1 전극(121)은 제2 전극(122)의 아래에 배치되며, 상기 제3 전극(123)은 제4 전극(124) 아래에 배치될 수 있다.
상기 제2 전극(121)은 상기 제2 전극(121)의 적어도 일부를 커버할 수 있으며, 상기 제4 전극(124)은 제3 전극(123)의 적어도 일부를 커버할 수 있다.
상기 제2 전극(122)과 제4 전극(124)은 이격되어 배치될 수 있다. 또한, 상기 복수의 전극 상에 절연막(미도시)이 배치될 수 있으며, 상기 복수의 전극 상에 조립 홀(135)을 구비하는 격벽(115)이 배치될 수 있다.
상기 제1, 제2 전극(121, 122) 및 제3, 제4 전극(123, 124)은 서로 다른 전원이 교류로 인가되며, DEP force를 형성하여 반도체 발광소자(150)가 조립 홀(135)에 조립되도록 할 수 있다.
상기 제1 전극(121) 및 제2 전극(122)은 금속층 또는 금속 산화물 층으로 형성될 수 있다. 예를 들어, Cu, Al, Mo, Indium, Ti, Ag 중 어느 하나를 포함하는 금속층, 합금 또는 금속 산화물 층으로 형성될 수 있으나 이에 한정하지 않는다. 상기 제1 전극(121)의 두께는 제2 전극(122)의 두께보다 크며, 상기 제3 전극(123)의 두께는 제4 전극(124)의 두께보다 클 수 있다.
상기 제2 전극(122)은 제1 전극(121)보다 부식에 강한 물질로 형성될 수 있다. 상기 제2 전극(122)은 제1 전극(121)을 덮으며, 유체 내에서 자가 조립 시 제1 전극(121)을 보호해줄 수 있는 기술적 효과가 있다. 상기 제4 전극(124)과 제3 전극(123)도 제2 전극(122) 및 제1 전극(121)과 각각 동일하게 형성될 수 있다.
한편, 상기 제1 전극(121)은 제1-1 전극(121a)과 제1-2 전극(121b)을 포함할 수 있다. 상기 제1-2 전극(121b)은 상기 제1-1 전극(121a)으로부터 조립 홀(135) 방향으로 돌출되어 배치될 수 있다. 상기 제2 전극(122)은 상기 제1-2 전극(121b)을 덮을 수 있으며, 상기 조립 홀(135)과 수직으로 중첩될 수 있다.
또한, 상기 제3 전극(123)은 제3-1 전극(123a)과 제3-2 전극(123b)을 포함할 수 있다. 상기 제3-2 전극(123b)은 상기 제3-1 전극(123a)으로부터 조립 홀(135) 방향으로 돌출되어 배치될 수 있다. 상기 제4 전극(124)은 상기 제3-2 전극(123b)을 덮을 수 있으며, 상기 조립 홀(135)과 수직으로 중첩될 수 있다.
반도체 발광소자의 자가조립 시 제1 전극(121)과 제3 전극(123)에 교류 전원을 인가하며, 이와 전기적으로 연결되어 있는 제2 전극(122)과 제4 전극(124)을 통해 반도체 발광소자에 DEP force를 가하여 반도체 발광소자를 조립 시킬 수 있다. 상기 제1 전극(121)과 제3 전극(123)은 제2 전극(122) 및 제4 전극(124)보다 큰 두께를 가지므로 DEP force 형성 시 조립 배선의 저항을 낮춰주는 역할을 수행할 수 있다. 이때, 상기 제2 전극(122) 아래에 상기 제1-2 전극(121b)이 배치되고, 상기 제4 전극(124) 아레에 상기 제3-2 전극(123b)이 배치됨에 따라, 저항이 감소하여 DEP force가 강하게 형성될 수 있다. 따라서, DEP force가 강하게 형성됨에 따라 조립력이 향상되는 기술적 효과가 있다.
도 10은 도 9의 AA'선의 단면을 도시한 단면도이다. 도 10을 참조하면, 기판(110) 상에 복수의 조립 배선(120)이 배치될 수 있다. 절연막(113)은 상기 복수의 조립 배선(120)을 덮도록 배치될 수 있다. 또한, 상기 절연막(113) 상에는 격벽(115)이 배치될 수 있다.
상기 복수의 조립 배선(120)은 제1 전극(121), 제2 전극(122), 제3 전극(123) 및 제4 전극(124)을 포함할 수 있다. 상기 제2 전극(122)은 제1 전극(121)의 상면과 측면을 덮도록 배치되며, 상기 제4 전극(124)은 제3 전극(123)의 상면과 측면을 덮도록 배치될 수 있다.
상기 제1 전극(121)은 제1-1 전극이며, 상기 제3 전극(123)은 제3-1 전극일 수 있다.
이어서, 도 11은 도 9에서 BB'선의 단면을 도시한 단면도이다. 도 11을 참조하면, 기판(110) 상에 복수의 조립 배선(120)이 배치될 수 있다. 절연막(113)은 상기 복수의 조립 배선(120)을 덮도록 배치될 수 있다. 또한, 상기 절연막(113) 상에는 조립 홀(135)을 구비하는 격벽(115)이 배치될 수 있다.
상기 복수의 조립 배선(120)은 제1 전극(121), 제2 전극(122), 제3 전극(123) 및 제4 전극(124)을 포함할 수 있다. 상기 제2 전극(122)은 제1 전극(121)의 상면과 측면을 덮도록 배치될 수 있으며, 상기 제4 전극(124)은 제3 전극(123)의 상면과 측면을 덮도록 배치될 수 있다.
상기 제1, 제2 전극(121, 122) 및 제3, 제4 전극(123, 124)은 서로 다른 전원이 교류로 인가되며, DEP force를 형성하여 반도체 발광소자(150)가 조립 홀(135)에 조립되도록 할 수 있다.
잠시 도 9를 참조하면, 도 9의 BB'선에서의 복수의 조립 배선(120)은 AA'선에서의 복수의 조립 배선(120)보다 큰 폭을 가질 수 있다. 도 11에서의 제1 전극(121)은 제1-1 전극(121a)과 제1-2 전극(121b)을 포함할 수 있으며, 제3 전극(123)은 제3-1 전극(123a)과 제3-2 전극(123b)을 포함할 수 있다. 상기 제2 전극(122) 아래에 상기 제1-2 전극(121b)이 배치되고, 상기 제4 전극(124) 아래에 상기 제3-2 전극(123b)이 배치됨에 따라, 저항이 감소하여 DEP force가 강하게 형성될 수 있다. 따라서, DEP force가 강하게 형성됨에 따라 조립력이 향상되는 기술적 효과가 있다.
도 12는 제2 실시예에 따른 화소용 반도체 발광소자의 전사를 위한 기판 구조의 평면도이다. 도 12를 참조하면, 디스플레이 장치는 기판, 절연막, 격벽 및 복수의 조립 배선을 포함할 수 있다. 상기 복수의 조립 배선(120)은 제1 전극(121), 제2 전극(122), 제3 전극(123) 및 제4 전극(124)을 포함할 수 있다. 상기 제1 전극(121)과 제3 전극(123)은 이격되어 배치되며, 상기 제1 전극(121)은 제2 전극(122)의 아래에 배치되고, 상기 제3 전극(123)은 제4 전극(124) 아래에 배치될 수 있다.
상기 제1 전극(121)은 제3 전극(123)과 평행하게 일 방향으로 배치될 수 있으며, 상기 제2 전극(122)은 일 방향으로 배치되는 제1 전극(121)을 덮으며, 상기 조립 홀(135)의 아래에 배치되도록 연장될 수 있다.
상기 제3 전극(123)은 제1 전극(121)과 평행하게 일 방향으로 배치될 수 있으며, 상기 제4 전극(124)은 일 방향으로 배치되는 제3 전극(123)을 덮으며, 상기 조립 홀(135)의 아래에 배치되도록 연장될 수 있다.
상기 제2 전극(122)은 제1 전극(121)보다 부식에 강한 물질로 형성될 수 있다. 상기 제2 전극(122)은 제1 전극(121)을 덮으며, 유체 내에서 자가 조립 시 제1 전극(121)을 보호해줄 수 있는 기술적 효과가 있다. 상기 제4 전극(124)과 제3 전극(123)도 제2 전극(122) 및 제1 전극(121)과 각각 동일하게 형성될 수 있다.
이 때, 상기 제1 전극(121)의 제1 폭(W1)는 상기 제3 전극의 제3 폭(W3)의 100% 내지 400%일 수 있다. 또한, 상기 제4 전극의 제4 폭(W4)는 상기 제2 전극의 제2 폭(W2)의 20% 내지 100%일 수 있다.
반도체 발광소자의 자가조립 시 제1 전극(121)과 제3 전극(123)에 교류 전원을 인가하며, 이와 전기적으로 연결되어 있는 제2 전극(122)과 제4 전극(124)을 통해 반도체 발광소자에 DEP force를 가하여 반도체 발광소자를 조립 시킬 수 있다. 상기 제1 전극(121)과 제3 전극(123)은 제2 전극(122) 및 제4 전극(124)보다 큰 두께를 가지므로 DEP force 형성 시 조립 배선의 저항을 낮춰주는 역할을 수행할 수 있다. 또한, 조립 홀(135)에 중첩하는 제2 전극(122) 및 제4 전극(124)은 상기 제1 전극(121) 및 제3 전극(123)보다 얇은 두께를 가지기 때문에 DEP force를 균일하게 형성할 수 있으며, 조립 홀의 깊이를 충분히 확보하도록 형성할 수 있다.
한편, 상기 제1 전극(121)이 제3 전극(123)보다 큰 폭을 가짐에 따라, 제1 전극(121)의 저항은 제3 전극(123)의 저항보다 낮아질 수 있다. 반면에, 교류 전원이 인가되어 DEP force를 형성하는 두 전극이 서로 다른 저항을 가짐에 따라, 발생되는 DEP force가 불균일해질 수 있다. 이에 따라, 상기 제1 전극(121)과 제3 전극(123)에서 발생되는 DEP force를 균일하게 형성하기 위해, 상기 조립 홀(135)은 상기 제3 전극(123)에 가깝도록 치우쳐서 배치될 수 있다.
상기 조립 홀(135)은 상기 제3 전극에 가깝도록 치우쳐서 배치될 수 있다. 상기 제1 전극(121)과 조립 홀(135) 사이의 제1 거리(L1)는 상기 제3 전극(123)과 조립 홀(135) 사이의 제2 거리(L3)보다 클 수 있다. 자세하게, 상기 제1 전극(121)과 조립 홀(135) 사이의 제1 거리(L1)와 상기 제3 전극(123)과 조립 홀(135) 사이의 제2 거리(L3)의 차이는 상기 제2 전극(122)의 제2 폭(W2)과 상기 제4 전극(124) 제4 폭(W4)의 차이의 0% 내지 150%일 수 있다.
이에 따라, 실시예는 두 전극의 두께를 달리하여 전압 강하 및 RC delay 현상을 방지할 수 있다. 또한, 조립 홀(135)을 상대적으로 저항이 높은 제3 전극(123)에 가깝도록 형성하여 DEP force를 균일하게 형성하고 조립율을 향상시킬 수 있는 기술적 효과가 있다.
한편, 상기 복수의 조립 배선(120)은 금속 또는 금속 산화물 등으로 형성될 수 있다. 예를 들어, 상기 복수의 조립 배선(120)은 Cu, Al, Mo, Indium, Ti, Ag 중 어느 하나 이상을 포함하는 금속층, 합금 또는 금속 산화물층으로 형성될 수 있으나, 이에 한정하지 않는다. 금속 산화물층으로 형성하는 경우, sputter, E-beam, evaporation, electroplating, atomic layer deposition 등의 방법이 이용될 수 있다. 상기 제1 전극(121)은 상기 제2 전극보다 두꺼울 수 있으며, 면적은 작을 수 있다. 또한, 상기 제3 전극(123)은 상기 제4 전극(124)보다 두꺼울 수 있으며, 면적은 작을 수 있다.
상기 제1 전극(121)의 제1 폭(W1)이 증가하면, RC delay가 감소할 수 있다. 다시, 상기 제1 전극(121)의 제1 폭(W1)과 상기 제3 전극(123)의 제3 폭(W3)의 비율에 있어서, 제1 폭(W1)이 제3 폭(W3) 대비 증가하면, RC delay가 감소할 수 있다.
자가 조립 시 RC delay가 감소하게 되면, 저전압과 고주파수에서도 조립이 가능해지며, LED 칩의 정 조립율이 향상될 수 있는 기술적 효과가 있다.
도 13은 제2 실시예에 따른 화소용 반도체 발광소자의 전사를 위한 기판 구조 및 이를 포함하는 디스플레이 장치의 단면도이다. 도 13을 참조하면, 기판(110) 상에 복수 개의 조립 배선(120)이 상호 이격되어 배치될 수 있다. 상기 복수 개의 조립 배선(120) 상에는 절연막(113)이 배치될 수 있다. 상기 절연막(113) 상에는 조립 홀(135)을 구비하는 격벽(115)이 배치될 수 있다. 상기 복수 개의 조립 배선(120)에는 교류 전원이 인가되어 DEP force를 발생시켜 반도체 발광소자(150)를 조립 홀(135) 내에 조립시킬 수 있다.
상기 복수 개의 조립 배선(120)은 서로 이격되어 배치되는 제1 전극(121) 및 제3 전극(123) 및 상기 제1 전극(121)을 덮는 제2 전극(122), 상기 제3 전극(123)을 덮는 제4 전극(124)을 포함할 수 있다.
상기 제2 전극(122)은 일 방향으로 배치되는 제1 전극(121)을 덮으며, 상기 조립 홀(135)과 중첩하도록, 상기 조립 홀(135) 아래에 연장되어 배치될 수 있다. 상기 제4 전극(124)은 일 방향으로 배치되는 제3 전극(123)을 덮으며, 상기 조립 홀(135)과 중첩하도록, 상기 조립 홀(135) 아래에 연장되어 배치될 수 있다
상기 제1 전극(121)의 수평방향의 폭은 상기 제3 전극(123)의 수평방향의 폭보다 클 수 있다. 기판(110) 내에서 상기 제1 전극(121)의 폭과 상기 제3 전극(123)의 폭의 비율을 달리하여 RC delay를 감소시킬 수 있는 기술적 효과가 있다.
상기 제1 전극(121)은 상기 제2 전극(122)보다 큰 두께를 가져서 낮은 저항을 가지게 되어, 전기적으로 연결되어 있는 제2 전극(122)의 저항을 낮출 수 있으며, 상기 제2 전극(122)은 상기 조립 홀(135)에 중첩되어 DEP force를 발생시켜 반도체 발광소자(150)를 조립 홀(135)에 조립시킬 수 있다. 상기 제3 전극(123)은 상기 제4 전극(124)보다 큰 두께를 가져서 낮은 저항을 가지게 되어, 전기적으로 연결되어 있는 제4 전극(124)의 저항을 낮출 수 있으며, 상기 제4 전극(124)은 상기 조립 홀(135)에 중첩되어 DEP force를 발생시켜 반도체 발광소자(150)를 조립 홀(135)에 조립시킬 수 있다.
또한, 제2 전극(122)의 수평방향의 폭은 상기 제4 전극(124)의 수평방향의 폭보다 클 수 있다.
한편, 상기 제1 전극(121)은 상기 제3 전극(123)보다 큰 폭을 가지며, 이에 따라 더 낮은 저항을 가질 수 있다. 그러므로 상기 제1 전극(121)과 제3 전극(123)이 서로 다른 저항을 가지게 되어 DEP force의 불균일이 발생할 수 있다. 따라서, 제2 실시예는 조립 홀(135)을 저항이 더 높은 제3 전극(123)에 가깝도록 형성하여 DEP force를 균일하게 형성할 수 있도록 하는 기술적 효과가 있다. DEP force가 균일하게 형성됨에 따라 조립력이 향상될 수 있는 기술적 효과가 있다.
실시예에 따른 화소용 반도체 발광소자의 전사를 위한 기판 구조 및 이를 포함하는 디스플레이 장치는 반도체 발광소자의 자가조립 시 조립율을 향상시킬 수 있는 기술적 효과가 있다.
또한, 실시예는 반도체 발광소자의 자가조립 시 전압강하 현상을 방지할 수 있는 기술적 효과가 있다.
예를 들어, 실시예는 복수의 조립 배선 폭의 비율을 달리하여 전압강하 현상을 방지할 수 있다.
또한, 실시예는 반도체 발광소자의 자가조립 시 RC delay 현상을 방지할 수 있는 기술적 효과가 있다.
예를 들어, 실시예는 복수의 조립 배선 폭의 비율을 달리하여 RC delay 현상을 방지할 수 있다.
또한, 실시예는 반도체 발광소자의 자가조립 시 칩의 미조립 및 불량조립을 방지할 수 있는 기술적 효과가 있다.
또한, 실시예는 DEP force를 강하게 형성하여 조립력을 향상시킬 수 있는 기술적 효과가 있다.
또한, 실시예는 저전압과 고주파수에서도 조립을 가능하게 하는 기술적 효과가 있다.
예를 들어, 실시예는 RC delay를 감소시켜 저전압과 고주파수에서도 조립을 가능하게 할 수 있다.
또한, 실시예는 DEP force를 균일하게 형성하여 조립력을 향상시킬 수 있는 기술적 효과가 있다.
예를 들어, 실시예는 조립 홀을 저항이 높은 전극에 가깝도록 형성하여 DEP force를 균일하게 형성할 수 있다.
21: 데이터 구동부
22: 타이밍 제어부
PX: 화소
PX1: 제1 서브 화소
PX2: 제2 서브 화소
PX3: 제3 서브 화소
Cst: 커패시터
DT: 구동 트랜지스터
A1: 제1 패널 영역
10, 110: 기판
13, 113: 절연막
15, 115: 격벽
20, 120: 전극
21, 121: 제1 전극
22, 122: 제2 전극
35H, 135, 135: 조립 홀
50, 150: 반도체 발광소자
121a: 제1-1 전극
121b: 제1-2 전극
123a: 제3-1 전극
123b: 제3-2 전극
123: 제3 전극
124: 제4 전극
150: 반도체 발광소자

Claims (11)

  1. 복수의 조립 배선을 구비하는 기판; 및
    상기 복수의 조립 배선 상에 배치되며, 소정의 반도체 발광소자가 조립되는 조립 홀을 구비하는 격벽;을 포함하며,
    상기 복수의 조립 배선은, 상호 이격되어 배치되는 제1 전극, 제3 전극과, 상기 제1 전극 상에 배치되는 제2 전극 및 상기 제3 전극 상에 배치되는 제4 전극을 포함하고,
    상기 제1 전극의 수평방향의 폭은 상기 제3 전극의 수평방향의 폭보다 큰, 화소용 반도체 발광소자의 전사를 위한 기판 구조.
  2. 제1항에 있어서,
    상기 조립 홀은 상기 제1 전극보다 상기 제3 전극에 가깝도록 배치되는, 화소용 반도체 발광소자의 전사를 위한 기판 구조.
  3. 제1항에 있어서,
    상기 제2 전극의 수평방향의 폭은 상기 제4 전극의 수평방향의 폭보다 큰, 화소용 반도체 발광소자의 전사를 위한 기판 구조.
  4. 제1항에 있어서,
    상기 제1 전극의 수평방향의 폭은 상기 제3 전극의 수평방향의 폭의 1배 내지 4배인, 화소용 반도체 발광소자의 전사를 위한 기판 구조.
  5. 제3항에 있어서,
    상기 제4 전극의 수평방향의 폭은 상기 제2 전극의 수평방향의 폭의 1/5배 내지 1배인, 화소용 반도체 발광소자의 전사를 위한 기판 구조.
  6. 제1항에 있어서,
    상기 제2 전극과 상기 제4 전극은 상기 조립 홀과 수직으로 중첩하며,
    상기 제1 전극과 상기 제3 전극은 상기 조립 홀과 수직으로 중첩하지 않는, 화소용 반도체 발광소자의 전사를 위한 기판 구조.
  7. 제1항에 있어서,
    상기 제2 전극은 상기 제1 전극을 덮으며,
    상기 제4 전극은 상기 제2 전극을 덮는, 화소용 반도체 발광소자의 전사를 위한 기판 구조.
  8. 제1항에 있어서,
    상기 제1 전극의 두께는 상기 제2 전극의 두께보다 큰, 화소용 반도체 발광소자의 전사를 위한 기판 구조.
  9. 복수의 조립 배선을 구비하는 기판; 및
    상기 복수의 조립 배선 상에 배치되며, 소정의 반도체 발광소자가 조립되는 조립 홀을 구비하는 격벽;을 포함하며,
    상기 복수의 조립 배선은 상호 이격되어 배치되는 제1 전극, 제3 전극과, 상기 제1 전극 상에 배치되는 제2 전극 및 상기 제3 전극 상에 배치되는 제4 전극을 포함하고,
    상기 제1 전극은 제1-1 전극 및 상기 제1-1 전극으로부터 상기 조립 홀을 향해서 돌출되는 제1-2 전극을 포함하며,
    상기 제1-2 전극은 상기 조립 홀과 수직으로 중첩하는, 화소용 반도체 발광소자의 전사를 위한 기판 구조.
  10. 제9항에 있어서,
    상기 제3 전극은 제3-1 전극 및 상기 제3-1 전극으로부터 상기 조립 홀을 향해서 돌출되는 제3-2 전극을 포함하며,
    상기 제3-2 전극은 상기 조립 홀과 수직으로 중첩하는, 화소용 반도체 발광소자의 전사를 위한 기판 구조.
  11. 제9항에 있어서,
    상기 제1-1 전극의 수평방향의 폭은 상기 제1-2 전극의 수평방향의 폭보다 작은 화소용 반도체 발광소자의 전사를 위한 기판 구조.
KR1020220181059A 2021-12-22 2022-12-21 화소용 반도체 발광소자의 전사를 위한 기판 구조 및 이를 포함하는 디스플레이 장치 KR20230095862A (ko)

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