WO2023132385A1 - 반도체 발광소자의 디스플레이 장치 - Google Patents

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WO2023132385A1
WO2023132385A1 PCT/KR2022/000233 KR2022000233W WO2023132385A1 WO 2023132385 A1 WO2023132385 A1 WO 2023132385A1 KR 2022000233 W KR2022000233 W KR 2022000233W WO 2023132385 A1 WO2023132385 A1 WO 2023132385A1
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light emitting
semiconductor light
emitting device
layer
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송선용
최원석
권정효
신준오
김영도
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엘지전자 주식회사
엘지디스플레이 주식회사
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Definitions

  • the embodiment relates to a display device of a semiconductor light emitting device.
  • LCDs liquid crystal displays
  • OLED displays OLED displays
  • micro-LED displays micro-LED displays
  • a micro-LED display is a display using a micro-LED, which is a semiconductor light emitting device having a diameter or cross-sectional area of 100 ⁇ m or less, as a display device.
  • Micro-LED display has excellent performance in many characteristics such as contrast ratio, response speed, color reproducibility, viewing angle, brightness, resolution, lifespan, luminous efficiency or luminance because it uses micro-LED, which is a semiconductor light emitting device, as a display element.
  • the micro-LED display has the advantage of being free to adjust the size or resolution as screens can be separated and combined in a modular manner, and can implement a flexible display.
  • Transfer technologies that have recently been developed include a pick and place process, a laser lift-off method, or a self-assembly method.
  • the self-assembly method is a method in which a semiconductor light emitting device finds an assembly position in a fluid by itself, and is advantageous for implementing a large-screen display device.
  • DEP force is required for self-assembly, but when using DEP force, the semiconductor light emitting device faces a technical contradiction in that the electrical contact characteristics are deteriorated due to the leaning phenomenon.
  • One of the technical problems of the embodiment is to solve the problem of electrical contact in a panel wiring process for electrically connecting assembled electrodes and semiconductor light emitting devices.
  • one of the technical challenges of the embodiment is to solve the problem of low self-assembly rate due to non-uniformity of DEP force in the self-assembly method using dielectrophoresis (DEP).
  • one of the technical problems of the embodiment is that the semiconductor light emitting device to be assembled enters the assembly hole by blocking the entrance of the assembly hole as the distribution of DEP force is strongly formed not only inside the assembly hole but also on the upper side of the assembly hole. This is to solve the problem of the screening effect that cannot be achieved.
  • a display device including a semiconductor light emitting device includes a substrate, a first assembly electrode and a second assembly electrode spaced apart from each other on the substrate, and disposed on the first assembly electrode and the second assembly electrode. an insulating layer, an assembly partition including a predetermined assembly hole and disposed on the insulating layer, a plating layer electrically connected to the first assembly electrode and the second assembly electrode, and a plating layer disposed in the assembly hole and disposed by the plating layer
  • a semiconductor light emitting device electrically connected to the first assembly electrode and the second assembly electrode may be included.
  • the insulating layer may include a center insulating layer disposed on a bottom surface of the semiconductor light emitting device and edge insulating layers disposed spaced apart from both sides of the center insulating layer.
  • the center insulating layer may include a recess of an insulating layer, and a first thickness of the center insulating layer may be smaller than a second thickness of the edge insulating layer.
  • the plating layer may include a first plating layer disposed between a bottom surface of the semiconductor light emitting device and the center insulating layer, and a second plating layer disposed between a side surface of the semiconductor light emitting device and the first and second assembly electrodes. there is.
  • the first plating layer may also be disposed in a recess of an insulating layer of the center insulating layer.
  • One end of the second plating layer is in contact with upper surfaces of the first and second assembly electrodes exposed by the center insulating layer and the edge insulating layer, and the other end of the second plating layer is in contact with the first plating layer, and the semiconductor light emitting device can come into contact with the side of
  • the semiconductor light emitting device includes a first conductivity type semiconductor layer, an active layer, and a second conductivity type semiconductor layer sequentially disposed, and in the semiconductor light emitting device, a portion of a side surface of the second conductivity type semiconductor layer is the first conductivity type semiconductor layer. It may include a protruding semiconductor layer extending laterally than the semiconductor layer.
  • the first plating layer may also be formed on the protruding semiconductor layer.
  • a display device including a semiconductor light emitting device includes a substrate, a first assembly electrode and a second assembly electrode spaced apart from each other on the substrate, and on the first assembly electrode and the second assembly electrode. an insulating layer disposed on, an assembly barrier rib disposed on the insulating layer including a predetermined assembly hole, a plating layer disposed in the assembly hole and electrically connected to the first assembly electrode and the second assembly electrode, and the plating layer disposed in the assembly hole.
  • a semiconductor light emitting device electrically connected to the first assembled electrode and the second assembled electrode may be included.
  • the semiconductor light emitting device includes a first conductivity type semiconductor layer, an active layer, and a second conductivity type semiconductor layer sequentially disposed, and in the semiconductor light emitting device, a portion of a side surface of the second conductivity type semiconductor layer is the first conductivity type semiconductor layer. It may include a protruding semiconductor layer extending laterally than the semiconductor layer.
  • the plating layer may include a first plating layer disposed between a bottom surface of the semiconductor light emitting device and the center insulating layer, and a second plating layer disposed between a side surface of the semiconductor light emitting device and the first and second assembly electrodes. there is.
  • the first plating layer may also be formed on the protruding semiconductor layer.
  • the semiconductor light emitting device display device it is possible to solve the problem of electrical contact in a panel wiring process of electrically connecting the assembly electrode and the semiconductor light emitting device.
  • the plating layer 240 includes a second plating layer 240b disposed between the side surface of the semiconductor light emitting device 150 and the first and second assembly electrodes 210 and 220. Electrical reliability may be improved by improving electrical contact performance in a panel wiring process for electrically connecting the assembled electrode and the semiconductor light emitting device.
  • the embodiment it is possible to reduce assembly defects by removing solder from the bottom surface of the semiconductor light emitting device chip in the internal technology, and to prevent separation of the light emitting device chip that may occur during the metal contact process.
  • the plating layer 240 includes a first plating layer 240a disposed between the bottom surface of the semiconductor light emitting device 150 and the center insulating layer 212c, so that the entire bottom surface of the semiconductor light emitting device 150 There is a special technical effect that can significantly improve the luminance of the display by evenly applying power to the display.
  • the lower side of the semiconductor light emitting device 150 receives more DEP force by the protruding semiconductor layer 152P, there is a special technical effect of controlling the vertical direction of the semiconductor light emitting device 150 .
  • the semiconductor light emitting device 150N is a vertical light emitting device
  • the semiconductor light emitting device has a protruding semiconductor layer 152P, and a higher DEP force is applied to the protruding semiconductor layer 152P, the direction of the second conductivity type semiconductor layer 152c is directed toward the assembly electrodes 210 and 220.
  • the entrance of the assembly hole cannot be blocked by preventing semiconductor light emitting devices that are not to be assembled from being located on the upper side of the assembly hole, and the problem of the screening effect in which the semiconductor light emitting device to be assembled does not enter the assembly hall is solved.
  • FIG. 1 is an exemplary view of a living room of a house in which a display device according to an embodiment is disposed;
  • FIG. 2 is a block diagram schematically illustrating a display device according to an exemplary embodiment
  • FIG. 3 is a circuit diagram showing an example of a pixel of FIG. 2;
  • FIG. 4 is an enlarged view of a first panel area in the display device of FIG. 1;
  • FIG. 5 is a cross-sectional view along line B1-B2 of region A2 of FIG. 4;
  • FIG. 6 is an exemplary view in which a light emitting device according to an embodiment is assembled to a substrate by a self-assembly method
  • FIG. 7 is a partially enlarged view of area A3 of FIG. 6;
  • 8A to 8B are examples of self-assembly in a display device 300 according to an internal technology.
  • Figure 8c is a self-assembly photograph of the display device according to the internal technology.
  • 8D is a view showing a tilt phenomenon that occurs during self-assembly to an internal technology.
  • FIB focused ion beam
  • 8F is lighting data in a display panel in internal technology.
  • FIG. 9 is a cross-sectional view of a display device 301 including a semiconductor light emitting device according to an embodiment.
  • 10 to 18 are cross-sectional views of a manufacturing process of a display device 301 having a semiconductor light emitting device according to an embodiment.
  • 19 is a cross-sectional view of a display device 301 including a semiconductor light emitting device according to an embodiment.
  • Display devices described in this specification include digital TVs, mobile phones, smart phones, laptop computers, digital broadcasting terminals, personal digital assistants (PDAs), portable multimedia players (PMPs), navigation devices, and slates. ) PC, tablet PC, ultra-book, desktop computer, etc. may be included.
  • PDAs personal digital assistants
  • PMPs portable multimedia players
  • PC tablet PC
  • ultra-book desktop computer, etc.
  • the configuration according to the embodiment described in this specification can be applied to a device capable of displaying even a new product type to be developed in the future.
  • FIG. 1 illustrates a living room of a house in which a display device 100 according to an exemplary embodiment is disposed.
  • the display device 100 of the embodiment can display the status of various electronic products such as the washing machine 101, the robot cleaner 102, and the air purifier 103, can communicate with each electronic product based on IOT, and can provide user It is also possible to control each electronic product based on the setting data of the .
  • the display device 100 may include a flexible display fabricated on a thin and flexible substrate.
  • a flexible display can be bent or rolled like paper while maintaining characteristics of a conventional flat panel display.
  • a unit pixel means a minimum unit for implementing one color.
  • a unit pixel of the flexible display may be implemented by a light emitting device.
  • the light emitting device may be a Micro-LED or a Nano-LED, but is not limited thereto.
  • FIG. 2 is a block diagram schematically illustrating a display device according to an exemplary embodiment
  • FIG. 3 is a circuit diagram illustrating an example of a pixel of FIG. 2 .
  • a display device may include a display panel 10 , a driving circuit 20 , a scan driving unit 30 and a power supply circuit 50 .
  • the display device 100 of the embodiment may drive a light emitting element in an active matrix (AM) method or a passive matrix (PM) method.
  • AM active matrix
  • PM passive matrix
  • the driving circuit 20 may include a data driver 21 and a timing controller 22 .
  • the display panel 10 may be divided into a display area DA and a non-display area NDA disposed around the display area DA.
  • the display area DA is an area where the pixels PX are formed to display an image.
  • the display panel 10 includes data lines (D1 to Dm, where m is an integer greater than or equal to 2), scan lines (S1 to Sn, where n is an integer greater than or equal to 2) crossing the data lines (D1 to Dm), and a high potential voltage. It may include pixels PXs connected to a high-potential voltage line supplied thereto, a low-potential voltage line supplied with a low-potential voltage, data lines D1 to Dm, and scan lines S1 to Sn.
  • Each of the pixels PX may include a first sub-pixel PX1 , a second sub-pixel PX2 , and a third sub-pixel PX3 .
  • the first sub-pixel PX1 emits light of a first color of a first wavelength
  • the second sub-pixel PX2 emits light of a second color of a second wavelength
  • the third sub-pixel PX3 emits light of a third color.
  • a third color light of a wavelength may be emitted.
  • the first color light may be red light
  • the second color light may be green light
  • the third color light may be blue light, but are not limited thereto.
  • FIG. 2 it is illustrated that each of the pixels PX includes three sub-pixels, but is not limited thereto. That is, each of the pixels PX may include four or more sub-pixels.
  • Each of the first sub-pixel PX1 , the second sub-pixel PX2 , and the third sub-pixel PX3 includes at least one of the data lines D1 to Dm, at least one of the scan lines S1 to Sn, and a high voltage signal. It can be connected to the above voltage line.
  • the first sub-pixel PX1 may include light emitting elements LDs, a plurality of transistors for supplying current to the light emitting elements LDs, and at least one capacitor Cst.
  • each of the first sub-pixel PX1 , the second sub-pixel PX2 , and the third sub-pixel PX3 may include only one light emitting element LD and at least one capacitor Cst. may be
  • Each of the light emitting elements LD may be a semiconductor light emitting diode including a first electrode, a plurality of conductive semiconductor layers, and a second electrode.
  • the first electrode may be an anode electrode and the second electrode may be a cathode electrode, but is not limited thereto.
  • the plurality of transistors may include a driving transistor DT supplying current to the light emitting elements LD and a scan transistor ST supplying a data voltage to a gate electrode of the driving transistor DT.
  • the driving transistor DT has a gate electrode connected to the source electrode of the scan transistor ST, a source electrode connected to a high potential voltage line to which a high potential voltage is applied, and a drain connected to the first electrodes of the light emitting devices LD. electrodes may be included.
  • the scan transistor ST has a gate electrode connected to the scan line (Sk, k is an integer satisfying 1 ⁇ k ⁇ n), a source electrode connected to the gate electrode of the driving transistor DT, and data lines Dj, j an integer that satisfies 1 ⁇ j ⁇ m).
  • the capacitor Cst is formed between the gate electrode and the source electrode of the driving transistor DT.
  • the storage capacitor Cst may charge a difference between the gate voltage and the source voltage of the driving transistor DT.
  • the driving transistor DT and the scan transistor ST may be formed of thin film transistors.
  • the driving transistor DT and the scan transistor ST have been mainly described as being formed of P-type MOSFETs (Metal Oxide Semiconductor Field Effect Transistors), but the present invention is not limited thereto.
  • the driving transistor DT and the scan transistor ST may be formed of N-type MOSFETs. In this case, positions of the source and drain electrodes of the driving transistor DT and the scan transistor ST may be changed.
  • each of the first sub-pixel PX1 , the second sub-pixel PX2 , and the third sub-pixel PX3 includes one driving transistor DT, one scan transistor ST, and one capacitor ( Although including a 2T1C (2 Transistor-1 capacitor) having Cst) has been exemplified, the present invention is not limited thereto.
  • Each of the first sub-pixel PX1 , the second sub-pixel PX2 , and the third sub-pixel PX3 may include a plurality of scan transistors ST and a plurality of capacitors Cst.
  • the driving circuit 20 outputs signals and voltages for driving the display panel 10 .
  • the driving circuit 20 may include a data driver 21 and a timing controller 22 .
  • the data driver 21 receives digital video data DATA and a source control signal DCS from the timing controller 22 .
  • the data driver 21 converts the digital video data DATA into analog data voltages according to the source control signal DCS and supplies them to the data lines D1 to Dm of the display panel 10 .
  • the timing controller 22 receives digital video data DATA and timing signals from the host system.
  • the timing signals may include a vertical sync signal, a horizontal sync signal, a data enable signal, and a dot clock.
  • the host system may be an application processor of a smart phone or tablet PC, a monitor, a system on chip of a TV, and the like.
  • the scan driver 30 receives the scan control signal SCS from the timing controller 22 .
  • the scan driver 30 generates scan signals according to the scan control signal SCS and supplies them to the scan lines S1 to Sn of the display panel 10 .
  • the scan driver 30 may include a plurality of transistors and be formed in the non-display area NDA of the display panel 10 .
  • the scan driver 30 may be formed as an integrated circuit, and in this case, it may be mounted on a gate flexible film attached to the other side of the display panel 10 .
  • the power supply circuit 50 generates a high potential voltage (VDD) and a low potential voltage (VSS) for driving the light emitting elements (LD) of the display panel 10 from the main power to generate the high potential voltage of the display panel 10. It can supply lines and low-potential voltage lines. Also, the power supply circuit 50 may generate and supply driving voltages for driving the driving circuit 20 and the scan driving unit 30 from the main power.
  • VDD high potential voltage
  • VSS low potential voltage
  • LD light emitting elements
  • FIG. 4 is an enlarged view of the first panel area A1 in the display device of FIG. 1 .
  • the display device 100 of the embodiment may be manufactured by mechanically and electrically connecting a plurality of panel areas such as the first panel area A1 by tiling.
  • the first panel area A1 may include a plurality of light emitting devices 150 disposed for each unit pixel (PX in FIG. 2 ).
  • the unit pixel PX may include a first sub-pixel PX1 , a second sub-pixel PX2 , and a third sub-pixel PX3 .
  • a plurality of red light emitting elements 150R are disposed in the first sub-pixel PX1
  • a plurality of green light emitting elements 150G are disposed in the second sub-pixel PX2
  • a plurality of blue light emitting elements 150B may be disposed in the third sub-pixel PX3.
  • the unit pixel PX may further include a fourth sub-pixel in which no light emitting element is disposed, but is not limited thereto.
  • the light emitting device 150 may be a semiconductor light emitting device.
  • FIG. 5 is a cross-sectional view taken along line B1-B2 of region A2 of FIG. 4 .
  • the display device 100 of the embodiment includes a substrate 200a, spaced apart wiring lines 201a and 202a, a first insulating layer 211a, a second insulating layer 211b, and a third insulating layer ( 206) and a plurality of light emitting devices 150.
  • the wiring may include a first wiring 201a and a second wiring 202a spaced apart from each other.
  • the first wiring 201a and the second wiring 202a may function as panel wiring for applying power to the light emitting device 150 in the panel, and in the case of self-assembly of the light emitting device 150, a dielectric for assembly. It may also perform the function of an assembly electrode for generating a migration force.
  • the wires 201a and 202a may be formed of transparent electrodes (ITO) or may include metal materials having excellent electrical conductivity.
  • the wirings 201a and 202a are made of titanium (Ti), chromium (Cr), nickel (Ni), aluminum (Al), platinum (Pt), gold (Au), tungsten (W), molybdenum (Mo) It may be formed of at least one or an alloy thereof.
  • a first insulating layer 211a may be disposed between the first wiring 201a and the second wiring 202a, and the second insulating layer on the first wiring 201a and the second wiring 202a ( 211b) may be arranged.
  • the first insulating layer 211a and the second insulating layer 211b may be an oxide film or a nitride film, but are not limited thereto.
  • the light emitting device 150 may include, but is not limited to, a red light emitting device 150R, a green light emitting device 150G, and a blue light emitting device 150B0 to form a sub-pixel, respectively. It is also possible to implement red and green colors by providing a green phosphor or the like.
  • the substrate 200a may be formed of glass or polyimide.
  • the substrate 200a may include a flexible material such as polyethylene naphthalate (PEN) or polyethylene terephthalate (PET).
  • PEN polyethylene naphthalate
  • PET polyethylene terephthalate
  • the substrate 200 may be a transparent material, but is not limited thereto.
  • the substrate 200a may function as a support substrate in a panel, and may also function as a substrate for assembly when self-assembling a light emitting device.
  • the third insulating layer 206 may include an insulating and flexible material such as polyimide, PEN, or PET, and may be integrally formed with the substrate 200a to form a single substrate.
  • the third insulating layer 206 may be a conductive adhesive layer having adhesiveness and conductivity, and the conductive adhesive layer may be flexible and thus enable a flexible function of the display device.
  • the third insulating layer 206 may be an anisotropy conductive film (ACF) or a conductive adhesive layer such as an anisotropic conductive medium or a solution containing conductive particles.
  • the conductive adhesive layer may be a layer that is electrically conductive in a direction perpendicular to the thickness but electrically insulating in a direction horizontal to the thickness.
  • the distance between the first and second wirings 201a and 202a is smaller than the width of the light emitting element 150 and the width of the assembly hole 203H, so that the assembly position of the light emitting element 150 using an electric field is more accurately fixed. can do.
  • a third insulating layer 206 is formed on the first and second wirings 201a and 202a to protect the first and second wirings 201a and 202a from the fluid 1200, and the first and second wirings ( 201a, 202a) can prevent leakage of current.
  • the third insulating layer 206 may be formed of a single layer or multiple layers of an inorganic insulator such as silica or alumina or an organic insulator.
  • the third insulating layer 206 may include an insulating and flexible material such as polyimide, PEN, PET, or the like, and may be integrally formed with the substrate 200 to form a single substrate.
  • the third insulating layer 206 has a barrier rib, and an assembly hole 203H may be formed by the barrier rib.
  • the third insulating layer 206 may include an assembly hole 203H into which the light emitting element 150 is inserted (see FIG. 6 ). Accordingly, during self-assembly, the light emitting device 150 can be easily inserted into the assembly hole 203H of the third insulating layer 206 .
  • the assembly hole 203H may be called an insertion hole, a fixing hole, an alignment hole, or the like.
  • the assembly hole 203H may have a shape and size corresponding to the shape of the light emitting device 150 to be assembled at the corresponding position. Accordingly, it is possible to prevent assembly of another light emitting element or a plurality of light emitting elements into the assembly hole 203H.
  • FIG. 6 is a view showing an example in which a light emitting device according to an embodiment is assembled to a substrate by a self-assembly method
  • FIG. 7 is a partially enlarged view of an area A3 of FIG. 6
  • 7 is a diagram showing a state in which area A3 is rotated 180 degrees for convenience of description.
  • FIGS. 6 and 7 An example of assembling the semiconductor light emitting device according to the embodiment to a display panel by a self-assembly method using an electromagnetic field will be described based on FIGS. 6 and 7 .
  • the assembly substrate 200 described below may also function as a panel substrate 200a in a display device after assembling a light emitting device, but the embodiment is not limited thereto.
  • the semiconductor light emitting device 150 may be put into a chamber 1300 filled with a fluid 1200, and the semiconductor light emitting device 150 may be assembled by a magnetic field generated from the assembly device 1100. 200) can be moved.
  • the light emitting device 150 adjacent to the assembly hole 203H of the assembly substrate 200 may be assembled into the assembly hole 230 by dielectrophoretic force of the electric field of the assembly electrodes.
  • the fluid 1200 may be water such as ultrapure water, but is not limited thereto.
  • a chamber may also be called a water bath, container, vessel, or the like.
  • the assembly substrate 200 may be disposed on the chamber 1300 .
  • the assembly substrate 200 may be put into the chamber 1300 .
  • the semiconductor light emitting device 150 may be implemented as a vertical type semiconductor light emitting device as shown, but is not limited thereto and a horizontal type light emitting device may be employed.
  • the semiconductor light emitting device 150 may include a magnetic layer (not shown) having a magnetic material.
  • the magnetic layer may include a metal having magnetism, such as nickel (Ni). Since the semiconductor light emitting device 150 injected into the fluid includes a magnetic layer, it can move to the assembly substrate 200 by a magnetic field generated from the assembly device 1100 .
  • the magnetic layer may be disposed above or below or on both sides of the light emitting device.
  • the semiconductor light emitting device 150 may include a passivation layer 156 surrounding top and side surfaces.
  • the passivation layer 156 may be formed of an inorganic insulator such as silica or alumina through PECVD, LPCVD, sputtering deposition, or the like.
  • the passivation layer 156 may be formed by spin-coating an organic material such as photoresist or a polymer material.
  • the semiconductor light emitting device 150 may include a first conductivity type semiconductor layer 152a, a second conductivity type semiconductor layer 152c, and an active layer 152b disposed therebetween.
  • the first conductivity type semiconductor layer 152a may be an n-type semiconductor layer
  • the second conductivity type semiconductor layer 152c may be a p-type semiconductor layer, but is not limited thereto.
  • a first electrode layer 154a may be disposed on the first conductivity-type semiconductor layer 152a, and a second electrode layer 154b may be disposed on the second conductivity-type semiconductor layer 152c. To this end, a partial region of the first conductivity type semiconductor layer 152a or the second conductivity type semiconductor layer 152c may be exposed to the outside. Accordingly, in a manufacturing process of a display device after the semiconductor light emitting device 150 is assembled to the assembly substrate 200 , a portion of the passivation layer 156 may be etched.
  • the assembly substrate 200 may include a pair of first and second assembly electrodes 201 and 202 corresponding to each of the semiconductor light emitting devices 150 to be assembled.
  • the first assembly electrode 201 and the second assembly electrode 202 may be formed by stacking a single metal, a metal alloy, or a metal oxide in multiple layers.
  • the first assembly electrode 201 and the second assembly electrode 202 are Cu, Ag, Ni, Cr, Ti, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf It may be formed including at least one of and is not limited thereto.
  • first assembled electrode 201 and the second assembled electrode 202 may include indium tin oxide (ITO), indium zinc oxide (IZO), indium zinc tin oxide (IZTO), indium aluminum zinc oxide (IAZO), and IGZO ( indium gallium zinc oxide), IGTO (indium gallium tin oxide), AZO (aluminum zinc oxide), ATO (antimony tin oxide), GZO (gallium zinc oxide), IZON (IZO Nitride), AGZO (Al-Ga ZnO), IGZO (In-Ga ZnO), ZnO, IrOx, RuOx, NiO, RuOx/ITO, Ni/IrOx/Au, and Ni/IrOx/Au/ITO.
  • ITO indium tin oxide
  • IZO indium zinc oxide
  • IZTO indium aluminum zinc oxide
  • IGZO indium gallium zinc oxide
  • IGTO indium gallium tin oxide
  • AZO aluminum zinc
  • the first assembly electrode 201 and the second assembly electrode 202 emit an electric field when AC voltage is applied, so that the semiconductor light emitting device 150 inserted into the assembly hole 203H can be fixed by dielectrophoretic force. there is.
  • the distance between the first assembly electrode 201 and the second assembly electrode 202 may be smaller than the width of the semiconductor light emitting device 150 and the width of the assembly hole 203H, and the width of the semiconductor light emitting device 150 using an electric field
  • the assembly position can be fixed more precisely.
  • An insulating layer 212 is formed on the first assembly electrode 201 and the second assembly electrode 202 to protect the first assembly electrode 201 and the second assembly electrode 202 from the fluid 1200, and Leakage of current flowing through the first assembled electrode 201 and the second assembled electrode 202 can be prevented.
  • the insulating layer 212 may be formed of a single layer or multiple layers of an inorganic insulator such as silica or alumina or an organic insulator.
  • the insulating layer 212 may have a minimum thickness to prevent damage to the first assembly electrode 201 and the second assembly electrode 202 when the semiconductor light emitting device 150 is assembled, and the semiconductor light emitting device 150 may have a maximum thickness for being stably assembled.
  • a barrier rib 207 may be formed on the insulating layer 212 .
  • a partial region of the barrier rib 207 may be positioned above the first assembly electrode 201 and the second assembly electrode 202 , and the remaining region may be located above the assembly substrate 200 .
  • assembly holes 203H through which the semiconductor light emitting devices 150 are coupled and assembled to the assembly substrate 200. can be formed.
  • Assembling holes 203H to which the semiconductor light emitting devices 150 are coupled are formed in the assembly substrate 200 , and a surface on which the assembly holes 203H are formed may contact the fluid 1200 .
  • the assembly hole 203H may guide an accurate assembly position of the semiconductor light emitting device 150 .
  • the assembly hole 203H may have a shape and size corresponding to the shape of the semiconductor light emitting device 150 to be assembled at the corresponding position. Accordingly, it is possible to prevent assembly of other semiconductor light emitting devices or a plurality of semiconductor light emitting devices into the assembly hole 203H.
  • the assembly device 1100 applying a magnetic field may move along the assembly substrate 200 .
  • the assembling device 1100 may be a permanent magnet or an electromagnet.
  • the assembly device 1100 may move in a state of being in contact with the assembly substrate 200 in order to maximize the area of the magnetic field into the fluid 1200 .
  • the assembly device 1100 may include a plurality of magnetic bodies or may include magnetic bodies having a size corresponding to that of the assembly substrate 200 . In this case, the moving distance of the assembling device 1100 may be limited within a predetermined range.
  • the semiconductor light emitting device 150 in the chamber 1300 may move toward the assembly device 1100 and the assembly substrate 200 by the magnetic field generated by the assembly device 1100 .
  • the semiconductor light emitting device 150 enters into the assembly hole 203H by a dielectrophoretic force (DEP force) formed by the electric field of the assembly electrodes of the assembly board.
  • DEP force dielectrophoretic force
  • the first and second assembly lines 201 and 202 form an electric field by an AC power source, and dielectrophoretic force may be formed between the assembly lines 201 and 202 by the electric field.
  • the semiconductor light emitting device 150 can be fixed to the assembly hole 203H on the assembly substrate 200 by this dielectrophoretic force.
  • a predetermined solder layer (not shown) may be formed between the assembled electrode and the light emitting device 150 assembled on the assembly hole 203H of the assembly board 200 to improve the bonding strength of the light emitting device 150 .
  • a molding layer (not shown) may be formed in the assembly hole 203H of the assembly substrate 200 .
  • the molding layer may be a transparent resin or a resin containing a reflective material or a scattering material.
  • FIGS. 8A to 8B are examples of self-assembly in the display device 300 according to the internal technology
  • FIG. 8C is a picture of the self-assembly in the display device according to the internal technology.
  • either the first assembly electrode 201 or the second assembly electrode 202 is contacted with the bonding metal 155 of the semiconductor light emitting device 150 through a bonding process. is making
  • the semiconductor light emitting device 150 brought to the first assembly electrode 201 by the DEP in the fluid contacts the first assembly electrode 201 and becomes conductive. Accordingly, there is a problem in that the electric field force is concentrated on the second assembly electrode 202 that is not opened by the insulating layer 212, and as a result, the assembly is biased in one direction.
  • a contact area C between the bonding metal 155 of the semiconductor light emitting device 150 and the first assembly electrode 201 functioning as a panel electrode is very small, so contact failure may occur.
  • DEP force is required for self-assembly, but when using DEP force, the semiconductor light emitting device faces a technical contradiction in that the electrical contact characteristics are deteriorated due to the leaning phenomenon.
  • FIG. 8D is a diagram illustrating a tilt phenomenon that may occur during self-assembly according to an internal technology.
  • the insulating layer 212 is disposed on the first and second assembled electrodes 201 and 202 on the assembly substrate 200, and the assembly hole 207H is set by the assembly partition wall 207. Then, self-assembly of the semiconductor light emitting device 150 by dielectrophoretic force was performed.
  • the electric field force is concentrated on the second assembly electrode 202, and as a result, there is a problem that the assembly is biased in one direction. has been studied
  • FIG. 8e is a FIB (focused ion beam) picture of a light emitting device (chip) and bonding metal in a display panel according to an internal technology
  • FIG. 8f is lighting data in a display panel according to an internal technology.
  • the surface morphology of the backside bonding metal is poor, and the contact characteristics between the backside bonding metal of the light emitting device and the panel wiring are not good, resulting in lighting defects.
  • the rear bonding metal is in direct contact with the assembly electrode, but electrical contact failure occurs due to the uneven surface of the bonding metal.
  • FIG. 8F is lighting data in a display panel according to an internal technology.
  • materials such as Ti, Cu, Pt, Ag, Au, etc. can be used for the electrode layer of the light emitting element.
  • a bonding metal such as Sn or In is formed on the electrode layer of these materials, the surface becomes bumpy due to agglomeration, etc. .
  • the deposition rate was increased to improve the surface characteristics of the bonding metal, but even if the agglomeration phenomenon was partially alleviated, another problem was found that the grain size decreased as the deposition rate increased and the contact force decreased, and the surface characteristics of the bonding metal It was not an easy situation to improve.
  • a display device 301 including a semiconductor light emitting device according to an embodiment will be described with reference to FIGS. 9 to 19 .
  • FIG. 9 is a cross-sectional view of a display device 301 including a semiconductor light emitting device according to an embodiment.
  • One of the technical problems of the embodiment is to solve the problem of electrical contact in a panel wiring process for electrically connecting assembled electrodes and semiconductor light emitting devices.
  • one of the technical challenges of the embodiment is to solve the problem of low self-assembly rate due to non-uniformity of DEP force in the self-assembly method using dielectrophoresis (DEP).
  • one of the technical problems of the embodiment is that the semiconductor light emitting device to be assembled enters the assembly hole by blocking the entrance of the assembly hole as the distribution of DEP force is strongly formed not only inside the assembly hole but also on the upper side of the assembly hole. This is to solve the problem of the screening effect that cannot be achieved.
  • a display device 301 having a semiconductor light emitting device includes a substrate 200, a first assembly electrode 210, a second assembly electrode 220, an insulating layer 212, and an assembly
  • the barrier rib 207 , the plating layer 240 , and the semiconductor light emitting device 150 may be included.
  • the display device 301 including the semiconductor light emitting device includes a substrate 200, first assembly electrodes 210 and second assembly electrodes 220 disposed on the substrate 200 to be spaced apart from each other. and an insulating layer 212 disposed on the first assembly electrode 210 and the second assembly electrode 220, and a predetermined assembly hole 207H disposed on the insulating layer 212.
  • a semiconductor light emitting device 150 electrically connected to the first assembly electrode 210 and the second assembly electrode 220 may be included.
  • the insulating layer 212 may include a center insulating layer 212c disposed on the bottom surface of the semiconductor light emitting device 150 and edge insulating layers 212a disposed spaced apart from both sides of the center insulating layer 212c. .
  • the center insulating layer 212c may include a recess 212r (see FIG. 12 ) of the insulating layer, and the first thickness T1 of the center insulating layer 212c is equal to that of the edge insulating layer 212a. It may be smaller than the second thickness T2.
  • the plating layer 240 includes the first plating layer 240a disposed between the bottom surface of the semiconductor light emitting device 150 and the center insulating layer 212c, the side surfaces of the semiconductor light emitting device 150, and the first and second plating layers 240a.
  • a second plating layer 240b disposed between the two assembly electrodes 210 and 220 may be included.
  • the first plating layer 240a may also be disposed in the recess 212r of the insulating layer of the center insulating layer 212c.
  • One end of the second plating layer 240b may contact upper surfaces of the first and second assembly electrodes 210 and 220 exposed by the center insulating layer 212c and the edge insulating layer 212a.
  • the other end of the second plating layer 240b may contact the first plating layer 240a and may contact a side surface of the semiconductor light emitting device 150 .
  • the first assembling electrode 210, the second assembly electrode 220 and the semiconductor light emitting device 150 are electrically connected to each other by providing a plating layer 240 to assemble the assembly.
  • a technical effect that can solve the problem of electrical contact in the panel wiring process that electrically connects the electrode and the semiconductor light emitting device.
  • the insulating layer 212 disposed on the first and second assembly electrodes 210 and 220 is the center insulating layer 212c disposed on the bottom surface of the semiconductor light emitting device 150 and the center insulating layer.
  • An edge insulating layer 212a is spaced apart from both sides of 212c, and the center insulating layer 212c may include a recess 212r of the insulating layer.
  • the plating layer 240 electrically connecting the first assembly electrode 210 and the second assembly electrode 220 and the semiconductor light emitting element 150 is the bottom surface of the semiconductor light emitting element 150 and the center insulation.
  • the second plating layer 240b contacts the upper surfaces of the first and second assembly electrodes 210 and 220 exposed by the center insulating layer 212c and the edge insulating layer 212a, and the first plating layer 240a may also be disposed in the recess 212r of the insulating layer of the center insulating layer 212c.
  • the plating layer 240 includes a second plating layer 240b disposed between the side surface of the semiconductor light emitting device 150 and the first and second assembly electrodes 210 and 220, and the assembly electrode and the semiconductor Electrical reliability may be improved by improving electrical contact performance in a panel wiring process for electrically connecting light emitting devices.
  • the embodiment it is possible to reduce assembly defects by removing solder from the bottom surface of the semiconductor light emitting device chip in the internal technology, and to prevent separation of the light emitting device chip that may occur during the metal contact process.
  • the plating layer 240 includes a first plating layer 240a disposed between the bottom surface of the semiconductor light emitting device 150 and the center insulating layer 212c, so that the entire bottom surface of the semiconductor light emitting device 150 There is a special technical effect that can significantly improve the luminance of the display by evenly applying power to the display.
  • FIG. 10 to 18 are cross-sectional views of a manufacturing process of a display device 301 including a semiconductor light emitting device according to an embodiment
  • FIG. 19 is a cross-sectional view of a display device 301 including a semiconductor light emitting device according to an embodiment.
  • a display device 301 having a semiconductor light emitting device includes an assembly substrate 200, a first assembly electrode 210, a second assembly electrode 220, an insulating layer 212, An assembly partition 207 and an assembly hole 207H may be included.
  • the assembly substrate 200 may include a pair of first and second assembly electrodes 210 and 220 corresponding to each of the semiconductor light emitting devices 150N to be assembled.
  • the first assembly electrode 210 and the second assembly electrode 220 may be formed by stacking a single metal, metal alloy, or metal oxide in multiple layers.
  • the first assembly electrode 210 and the second assembly electrode 220 are Cu, Ag, Ni, Cr, Ti, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf It may be formed including at least one of and is not limited thereto.
  • first assembly electrode 210 and the second assembly electrode 220 may include indium tin oxide (ITO), indium zinc oxide (IZO), indium zinc tin oxide (IZTO), indium aluminum zinc oxide (IAZO), and IGZO ( indium gallium zinc oxide), IGTO (indium gallium tin oxide), AZO (aluminum zinc oxide), ATO (antimony tin oxide), GZO (gallium zinc oxide), IZON (IZO Nitride), AGZO (Al-Ga ZnO), IGZO (In-Ga ZnO), ZnO, IrOx, RuOx, NiO, RuOx/ITO, Ni/IrOx/Au, and Ni/IrOx/Au/ITO.
  • ITO indium tin oxide
  • IZO indium zinc oxide
  • IZTO indium aluminum zinc oxide
  • IGZO indium gallium zinc oxide
  • IGTO indium gallium tin oxide
  • AZO aluminum zinc
  • the first assembly electrode 210 and the second assembly electrode 220 emit an electric field when AC voltage is applied, thereby fixing the semiconductor light emitting device 150N inserted into the assembly hole 207H by dielectrophoretic force. there is.
  • the distance between the first assembly electrode 210 and the second assembly electrode 220 may be smaller than the width of the semiconductor light emitting device 150N and the width of the assembly hole 207H, and the width of the semiconductor light emitting device 150N using an electric field
  • the assembly position can be fixed more precisely.
  • An insulating layer 212 is formed on the first assembly electrode 210 and the second assembly electrode 220 to protect the first assembly electrode 210 and the second assembly electrode 220 from the fluid 1200, and Leakage of current flowing through the first assembled electrode 210 and the second assembled electrode 220 can be prevented.
  • the insulating layer 212 may be formed of a single layer or multiple layers of an inorganic insulator such as silica or alumina or an organic insulator.
  • the insulating layer 212 may have a minimum thickness to prevent damage to the first assembly electrode 210 and the second assembly electrode 220 when the semiconductor light emitting element 150N is assembled, and the semiconductor light emitting element 150N may have a maximum thickness for being stably assembled.
  • a barrier rib 207 may be formed on the insulating layer 212 .
  • a partial region of the barrier rib 207 may be positioned above the first assembly electrode 210 and the second assembly electrode 220 , and the remaining region may be located above the assembly substrate 200 .
  • assembly holes 207H through which the semiconductor light emitting devices 150N are coupled and assembled to the assembly substrate 200. can be formed.
  • Assembling holes 207H to which the semiconductor light emitting devices 150N are coupled are formed in the assembly substrate 200 , and a surface on which the assembly holes 207H are formed may come into contact with a fluid.
  • the assembly hole 207H may guide an accurate assembly position of the semiconductor light emitting device 150N.
  • the assembly hole 207H may have a shape and size corresponding to the shape of the semiconductor light emitting device 150N to be assembled at the corresponding position. Accordingly, it is possible to prevent another semiconductor light emitting device from being assembled into the assembly hole 207H or from assembling a plurality of semiconductor light emitting devices.
  • a portion of the insulating layer 212 may be removed to form an insulating layer hole 212H exposing upper surfaces of the first and second assembly electrodes 210 and 220 .
  • the insulating layer 212 includes a center preliminary insulating layer 212b disposed on the bottom surface of the semiconductor light emitting device 150 and an edge insulating layer 212a disposed spaced apart from both sides of the center preliminary insulating layer 212b.
  • the center preliminary insulating layer 212b may be partially etched to form a recess 212r of the insulating layer having a third thickness T3, thereby forming a center insulating layer 212c.
  • the first thickness T1 of the center insulating layer 212c may be smaller than the second thickness T2 of the edge insulating layer 212a.
  • FIG. 13 is a perspective illustration of the center insulating layer 212c in the embodiment.
  • the center insulating layer 212c in FIG. 12 may be a cross-sectional view taken along line C1-C1' in FIG. 13 .
  • the center insulating layer 212c may be formed by forming a recess 212r of the insulating layer with respect to the center preliminary insulating layer 212b.
  • the recess 212r of the insulating layer may include a polygonal trench such as a quadrangle or a triangle. Also, the recess 212r of the insulating layer may include a semicircular or semielliptical curved recess.
  • the first plating layer is formed between the bottom surface of the semiconductor light emitting device 150 and the center insulating layer 212c. Since (240a) is efficiently formed, power can be evenly applied to the entire bottom surface of the semiconductor light emitting device 150, so that there is a special technical effect of remarkably improving the luminance of the display.
  • the semiconductor light emitting device 150N may be put into a chamber filled with fluid, and the semiconductor light emitting device 150N may be placed on the assembly substrate 200 by a magnetic field generated from a predetermined magnetic assembly device. can move to
  • the light emitting element 150N adjacent to the assembly hole 207H of the assembly board 200 is placed in the assembly hole 207 by the dielectrophoretic force (DEP) caused by the electric field of the first and second assembly electrodes 210 and 220.
  • DEP dielectrophoretic force
  • FIG. 15 is a cross-sectional view of the semiconductor light emitting device 150 in the embodiment, and the semiconductor light emitting device 150N may be implemented as a vertical semiconductor light emitting device as shown, but is not limited thereto, and a horizontal light emitting device can be hired
  • the semiconductor light emitting device 150N may include a first conductivity type semiconductor layer 152a, a second conductivity type semiconductor layer 152c, and an active layer 152b disposed therebetween.
  • the first conductivity type semiconductor layer 152a may be an n-type semiconductor layer
  • the second conductivity type semiconductor layer 152c may be a p-type semiconductor layer, but is not limited thereto.
  • a first electrode layer 154a may be disposed on the first conductivity-type semiconductor layer 152a, and a second electrode layer 154b may be disposed on the second conductivity-type semiconductor layer 152c. To this end, a partial region of the first conductivity type semiconductor layer 152a or the second conductivity type semiconductor layer 152c may be exposed to the outside.
  • the semiconductor light emitting device 150N may include a magnetic layer (not shown) having a magnetic material.
  • the magnetic layer may include a metal having magnetism, such as nickel (Ni). Since the semiconductor light emitting device 150N injected into the fluid includes a magnetic layer, it can move to the assembly substrate 200 by a magnetic field generated from the assembly device.
  • the magnetic layer may be disposed above or below or on both sides of the light emitting device.
  • the semiconductor light emitting device 150N may include a passivation layer 156 surrounding top and side surfaces.
  • the passivation layer 156 may be formed of an inorganic insulator such as silica or alumina through PECVD, LPCVD, sputtering deposition, or the like. In a manufacturing process of a display device after the semiconductor light emitting device 150N is assembled on the assembly substrate 200 , a portion of the passivation layer 156 may be etched.
  • the semiconductor light emitting device 150N may include a protruding semiconductor layer 152P.
  • a portion of the side surface of the second conductivity type semiconductor layer 152c may protrude laterally than the first conductivity type semiconductor layer 152a.
  • the passivation layer 156 may be exposed without being formed on the protruding semiconductor layer 152P.
  • the lower side of the semiconductor light emitting device 150 receives more DEP force by the protruding semiconductor layer 152P, there is a special technical effect of controlling the vertical direction of the semiconductor light emitting device 150 .
  • the orientation of the first conductivity type semiconductor layer 152a and the second conductivity type semiconductor layer 152c are electrically connected to the assembly electrodes 210 and 220. important in
  • the semiconductor light emitting device 150N is a vertical light emitting device, it is difficult to control the directionality of the first conductivity type semiconductor layer 152a and the second conductivity type semiconductor layer 152c.
  • the semiconductor light emitting device has a protruding semiconductor layer 152P, and since a higher DEP force is applied to the protruding semiconductor layer 152P, the direction of the second conductivity type semiconductor layer 152c can be controlled in the direction of the assembly electrodes 210 and 220.
  • the first assembly electrode 210 and the second assembly electrode 220 AC signals can be applied.
  • a V+/V- signal is applied to the second assembly electrode 220, and the first assembly electrode 210 may be grounded.
  • the first assembly electrode 210 is grounded, and V+/V- is applied to the second assembly electrode 220 to prevent a voltage drop, thereby having a special technical effect of maintaining high assembly force.
  • grounding of the first assembly electrode 210 serves to shield an electric field in an area other than the assembly area, thereby having a special technical effect for minimizing the effect of the semiconductor light emitting device sticking to the barrier rib.
  • the distribution of DEP Force is strongly and uniformly distributed in the center inside the assembly hole through electric field shielding on the upper side of the assembly hole, and the strength of the distribution can be controlled weakly on the upper side of the assembly hole.
  • the E field (log) on the upper side of the assembly hall of the assembly partition wall 207 is about 6 (log scale standard), which is about 1,000 to 10,000 times lower than other internal technologies. It is a state.
  • the V+/V- signal is applied to the second assembled electrode 220 and the first assembled electrode 210 is grounded, it is possible to implement an assembled electrode structure having an electrical shielding effect.
  • the E field gradient around the bulkhead is small, so that the distribution of DEP Force is strong and uniformly distributed in the center inside the assembly hole, and the distribution strength can be controlled weakly on the upper side of the assembly hole.
  • the entrance of the assembly hole cannot be blocked by preventing semiconductor light emitting devices that are not to be assembled from being located on the upper side of the assembly hole, and the problem of the screening effect in which the semiconductor light emitting device to be assembled does not enter the assembly hall is solved.
  • a semiconductor light emitting device 150N may be positioned on the center insulating layer 212c of the assembly hole 207H.
  • FIG. 13 is a perspective view of the center insulating layer 212c in the embodiment, and the center insulating layer 212c in FIG. 16a may be a cross-sectional view taken along line C1-C1' in FIG. 13 .
  • 16b may be a cross-sectional view along a line perpendicular to the line C1-C1' in FIG. 13 .
  • a photoresist film 290 may be used for fixing on the insulating layer of the semiconductor light emitting device 150N during a plating process.
  • a predetermined photoresist film 290 may be spray-coated on the semiconductor light emitting device 150N disposed on the central preliminary insulating layer 212b, and the first and second assembled electrodes ( The photoresist film 290 in the area where the electrodes 210 and 220 exist is removed by developing, and the photoresist film 290 in the area where the first and second assembly electrodes 210 and 220 are not present remains as shown in FIG. ) can be fixed.
  • the photoresist film 290 may be negative PR, but is not limited thereto.
  • the insulating layer 212 disposed on the first and second assembly electrodes 210 and 220 includes the center insulating layer 212c disposed on the bottom surface of the semiconductor light emitting device 150 and the insulating layer 212c disposed on the bottom surface of the semiconductor light emitting device 150 Edge insulating layers 212a are spaced apart from both sides of the center insulating layer 212c, and the center insulating layer 212c may include a recess 212r of the insulating layer.
  • some regions of the semiconductor light emitting device 150N may be spaced apart from the center insulating layer 212c by the recess 212r of the insulating layer, but the remaining regions may be separated from the center preliminary insulating layer ( 212b) can be maintained.
  • the recess 212r of the insulating layer may include a trench having a polygonal shape such as a quadrangle or a triangle, or a curvature recess such as a semicircular shape or a semielliptical shape.
  • the photoresist film 290 shown in FIG. 16B is removed so as not to be positioned at the entrance of the recess 212r of the insulating layer.
  • the plating layer 240 includes a first plating layer 240a disposed between the bottom surface of the semiconductor light emitting device 150 and the center insulating layer 212c, thereby forming a semiconductor light emitting device. (150) There is a special technical effect that can remarkably improve the luminance of the display because power can be evenly applied to the entire bottom surface.
  • the first plating layer 240a may include SnAg or Cu plating, but is not limited thereto.
  • the first plating layer 240a In the process of forming the first plating layer 240a in the embodiment, by applying a predetermined negative power to the protruding semiconductor layer 152P, the first plating layer 240a is formed on the bottom surface of the semiconductor light emitting device 150 and the center insulating layer. There is a special technical effect of efficiently plating between (212c).
  • the first plating layer 240a may also be disposed in the recess 212r of the insulating layer of the center insulating layer 212c.
  • a plating layer is formed from the first and second assembled electrodes 210 and 220.
  • the semiconductor light emitting device 150N and the insulating layer of the center insulating layer 212c are blocked, it is difficult to form the plating layer.
  • a predetermined negative power is applied to the protruding semiconductor layer 152P, and the second electrode layer 154b of the semiconductor light emitting device 150N functions as a seed layer, so that the first plating layer 240a is the semiconductor light emitting device.
  • the first plating layer 240a is the semiconductor light emitting device.
  • the first plating layer 240a may also be formed on the protruding semiconductor layer 152P, and through this, the subsequent forming process of the second plating layer 240b may proceed more smoothly.
  • the formation process of the first plating layer 240a proceeds through the recess 212r of the insulating layer of the center insulating layer 212c, so that the gap between the lower surface of the semiconductor light emitting device 150 and the center insulating layer 212c is reached. Since the first plating layer 240a is efficiently formed on the bottom surface of the semiconductor light emitting device 150, power can be evenly applied to the whole surface, thereby having a special technical effect of remarkably improving the luminance of the display.
  • the second plating layer 240b may be formed by applying negative power to the first and second assembly electrodes 210 and 220 .
  • the second plating layer 240b may contact upper surfaces of the first and second assembly electrodes 210 and 220 exposed by the center insulating layer 212c and the edge insulating layer 212a.
  • the plating layer 240 electrically connecting the first assembly electrode 210 and the second assembly electrode 220 and the semiconductor light emitting device 150 is formed between the bottom surface of the semiconductor light emitting device 150 and the center.
  • a first plating layer 240a disposed between the insulating layer 212c and a second plating layer 240b disposed between the side surface of the semiconductor light emitting device 150 and the first and second assembly electrodes 210 and 220. can do.
  • the plating layer 240 includes a second plating layer 240b disposed between the side surface of the semiconductor light emitting device 150 and the first and second assembly electrodes 210 and 220, and the assembly electrode and the semiconductor Electrical reliability may be improved by improving electrical contact performance in a panel wiring process for electrically connecting light emitting devices.
  • the embodiment it is possible to reduce assembly defects by removing solder from the bottom surface of the semiconductor light emitting device chip in the internal technology, and to prevent separation of the light emitting device chip that may occur during the metal contact process.
  • the plating layer 240 includes a first plating layer 240a disposed between the bottom surface of the semiconductor light emitting device 150 and the center insulating layer 212c, so that the entire bottom surface of the semiconductor light emitting device 150 is evenly distributed. Since power can be applied, there is a special technical effect that can remarkably improve the luminance of the display.
  • FIG. 19 is a cross-sectional view of the display device 301 of the semiconductor light emitting device.
  • a predetermined light-transmitting resin 251 may be filled in the assembly hole 207H, which is electrically connected to the semiconductor light emitting device 150N.
  • a second panel wiring 260 may be formed.
  • the plating layer 240 electrically connecting the assembly electrode and the semiconductor light emitting device is formed between the side surface of the semiconductor light emitting device 150 and the first and second assembly electrodes 210 and 220. Electrical reliability may be improved by improving electrical contact performance in a panel wiring process for electrically connecting the assembled electrode and the semiconductor light emitting device by including the disposed second plating layer 240b.
  • the embodiment it is possible to reduce assembly defects by removing solder from the bottom surface of the semiconductor light emitting device chip in the internal technology, and to prevent separation of the light emitting device chip that may occur during the metal contact process.
  • the plating layer 240 includes a first plating layer 240a disposed between the bottom surface of the semiconductor light emitting device 150 and the center insulating layer 212c, so that the entire bottom surface of the semiconductor light emitting device 150 There is a special technical effect that can significantly improve the luminance of the display by evenly applying power to the display.
  • the lower side of the semiconductor light emitting device 150 receives more DEP force by the protruding semiconductor layer 152P, there is a special technical effect of controlling the vertical direction of the semiconductor light emitting device 150 .
  • the entrance of the assembly hole cannot be blocked by preventing semiconductor light emitting devices that are not to be assembled from being located on the upper side of the assembly hole, and the problem of the screening effect in which the semiconductor light emitting device to be assembled does not enter the assembly hall is solved.
  • the embodiment may be adopted in the display field for displaying images or information.
  • the embodiment may be adopted in the display field for displaying images or information using a semiconductor light emitting device.
  • the embodiment may be adopted in the display field for displaying images or information using micro-level or nano-level semiconductor light emitting devices.

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Abstract

실시예는 반도체 발광소자를 포함하는 디스플레이 장치에 관한 것이다. 실시예에 따른 반도체 발광소자를 포함하는 디스플레이 장치는, 기판과, 상기 기판 상에 이격되어 배치된 제1 조립 전극, 제2 조립 전극과, 상기 제1 조립 전극, 상기 제2 조립 전극 상에 배치되는 절연층과, 소정의 조립 홀을 포함하며 상기 절연층 상에 배치되는 조립 격벽과, 상기 제1 조립 전극, 제2 조립 전극과 전기적으로 연결되는 도금층 및 상기 조립 홀 내에 배치되며 상기 도금층에 의해 상기 제1 조립 전극, 제2 조립 전극과 전기적으로 연결되는 반도체 발광소자를 포함할 수 있다. 상기 절연층은, 상기 반도체 발광소자 저면에 배치되는 센터 절연층과 상기 센터 절연층의 양측에 이격되어 배치된 에지 절연층을 포함할 수 있다.

Description

반도체 발광소자의 디스플레이 장치
실시예는 반도체 발광소자의 디스플레이 장치에 관한 것이다.
대면적 디스플레이는 액정디스플레이(LCD), OLED 디스플레이, 그리고 마이크로-LED 디스플레이(Micro-LED display) 등이 있다.
마이크로-LED 디스플레이는 100㎛ 이하의 직경 또는 단면적을 가지는 반도체 발광소자인 마이크로-LED를 표시소자로 사용하는 디스플레이이다.
마이크로-LED 디스플레이는 반도체 발광소자인 마이크로-LED를 표시소자로 사용하기 때문에 명암비, 응답속도, 색 재현율, 시야각, 밝기, 해상도, 수명, 발광효율이나 휘도 등 많은 특성에서 우수한 성능을 가지고 있다.
특히 마이크로-LED 디스플레이는 화면을 모듈 방식으로 분리, 결합할 수 있어 크기나 해상도 조절이 자유로운 장점 및 플렉서블 디스플레이 구현이 가능한 장점이 있다.
그런데 대형 마이크로-LED 디스플레이는 수백만 개 이상의 마이크로-LED가 필요로 하기 때문에 마이크로-LED를 디스플레이 패널에 신속하고 정확하게 전사하기 어려운 기술적 문제가 있다.
최근 개발되고 있는 전사기술에는 픽앤-플레이스 공법(pick and place process), 레이저 리프트 오프법(Laser Lift-off method) 또는 자가조립 방식(self-assembly method) 등이 있다.
이 중에서, 자가조립 방식은 유체 내에서 반도체 발광소자가 조립위치를 스스로 찾아가는 방식으로서 대화면의 디스플레이 장치의 구현에 유리한 방식이다.
최근에 미국등록특허 제9,825,202 등에서 자가조립에 적합한 마이크로-LED 구조를 제시한 바 있으나, 아직 마이크로-LED의 자가조립을 통하여 디스플레이를 제조하는 기술에 대한 연구가 미비한 실정이다.
특히 종래기술에서 대형 디스플레이에 수백만 개 이상의 반도체 발광소자를 신속하게 전사하는 경우 전사 속도(transfer speed)는 향상시킬 수 있으나 전사 불량률(transfer error rate)이 높아질 수 있어 전사 수율(transfer yield)이 낮아지는 기술적 문제가 있다.
관련 기술에서 유전영동(dielectrophoresis, DEP)을 이용한 자가조립 방식의 전사공정이 시도되고 있으나 DEP force의 불균일성 등으로 인해 자가 조립률이 낮은 문제가 있다.
한편, 비공개 내부기술에 의하면, 자가 조립을 위해서는 DEP Force가 필요한데, DEP Force의 균일한 제어의 어려움으로 자가 조립을 이용한 조립 시 반도체 발광소자가 조립 홀 내에서 정위치가 아닌 곳으로 쏠림 현상이 발생하는 문제가 있다.
또한 이러한 반도체 발광소자의 쏠림 현상으로 인해 이후 전기적 컨택 공정에 있어서 전기적 접촉 특성이 저하되어 점등률이 저하되는 문제가 있다.
그러므로 비공개 내부기술에 의하면 자기 조립을 위해 DEP Force가 필요하나 DEP Force를 이용하는 경우 반도체 발광소자의 쏠림 현상으로 인해 전기적 접촉 특성이 저하되는 기술적 모순에 직면하고 있다.
또한 비공개 내부기술에서의 자가 조립 후 조립 전극과 반도체 발광소자를 증착을 통해 전기적으로 연결하는 패널 배선공정을 진행하고 있으나, 패널 배선 공정에 있어서 전기적 컨택의 이슈가 발생하고 있다.
또한 비공개 내부기술에 의하면, DEP Force를 이용한 자가조립 시 DEP Force의 분포가 조립 홀 내부뿐만 아니라 조립 홀 상측에도 강하게 형성되고 있다. 이에 따라 조립 대상이 아닌 반도체 발광소자가 조립 홀 입구를 막음으로 인해 조립될 반도체 발광소자가 조립 홀로 진입하지 못하는 스크린 현상(screening effect)이 발생되는 문제가 있다.
실시예의 기술적 과제 중의 하나는, 조립 전극과 반도체 발광소자를 전기적으로 연결하는 패널 배선공정에서 전기적 컨택의 문제를 해결하고자 함이다.
또한 실시예의 기술적 과제 중의 하나는, 유전영동(dielectrophoresis, DEP)을 이용한 자가조립 방식에서 DEP force의 불균일성 등으로 인해 자가 조립률이 낮은 문제를 해결하고자 함이다.
또한 실시예의 기술적 과제 중의 하나는 DEP Force의 분포가 조립 홀 내부뿐만 아니라 조립 홀 상측에도 강하게 형성됨에 따라 조립 대상이 아닌 반도체 발광소자가 조립 홀 입구를 막음으로 인해 조립될 반도체 발광소자가 조립 홀로 진입하지 못하는 스크린 현상(screening effect)의 문제를 해결하고자 함이다.
실시예의 기술적 과제는 본 항목에 기재된 것에 한정되지 않으며, 명세서를 전체를 통해 파악될 수 있는 것을 포함한다.
실시예에 따른 반도체 발광소자를 포함하는 디스플레이 장치는, 기판과, 상기 기판 상에 이격되어 배치된 제1 조립 전극, 제2 조립 전극과, 상기 제1 조립 전극, 상기 제2 조립 전극 상에 배치되는 절연층과, 소정의 조립 홀을 포함하며 상기 절연층 상에 배치되는 조립 격벽과, 상기 제1 조립 전극, 제2 조립 전극과 전기적으로 연결되는 도금층 및 상기 조립 홀 내에 배치되며 상기 도금층에 의해 상기 제1 조립 전극, 제2 조립 전극과 전기적으로 연결되는 반도체 발광소자를 포함할 수 있다.
상기 절연층은, 상기 반도체 발광소자 저면에 배치되는 센터 절연층과 상기 센터 절연층의 양측에 이격되어 배치된 에지 절연층을 포함할 수 있다.
상기 센터 절연층은 절연층의 리세스를 포함하고, 상기 센터 절연층의 제1 두께는 상기 에지 절연층의 제2 두께보다 작을 수 있다.
상기 도금층은, 상기 반도체 발광소자의 저면과 상기 센터 절연층 사이에 배치되는 제1 도금층과 상기 반도체 발광소자의 측면과 상기 제1, 제2 조립 전극들 사이에 배치되는 제2 도금층을 포함할 수 있다.
상기 제1 도금층은 상기 센터 절연층의 절연층의 리세스에도 배치될 수 있다.
상기 제2 도금층의 일단은 상기 센터 절연층과 상기 에지 절연층에 의해 노출되는 제1, 제2 조립 전극들의 상면과 접하며, 상기 제2 도금층의 타단은 상기 제1 도금층과 접하며, 상기 반도체 발광소자의 측면과 접할 수 있다.
상기 반도체 발광소자는, 순차적으로 배치된 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층을 포함하며, 상기 반도체 발광소자는 상기 제2 도전형 반도체층의 측면 일부가 상기 제1 도전형 반도체층 보다 측면으로 연장된 돌출된 반도체층을 포함할 수 있다.
상기 제1 도금층은 상기 돌출된 반도체층 상에도 형성될 수 있다.
또한, 실시예에 따른 반도체 발광소자를 포함하는 디스플레이 장치는, 기판과, 상기 기판 상에 이격되어 배치된 제1 조립 전극, 제2 조립 전극과, 상기 제1 조립 전극, 상기 제2 조립 전극 상에 배치되는 절연층과, 소정의 조립 홀을 포함하며 상기 절연층 상에 배치되는 조립 격벽과, 상기 제1 조립 전극, 제2 조립 전극과 전기적으로 연결되는 도금층 및 상기 조립 홀 내에 배치되며 상기 도금층에 의해 상기 제1 조립 전극, 제2 조립 전극과 전기적으로 연결되는 반도체 발광소자를 포함할 수 있다.
상기 반도체 발광소자는, 순차적으로 배치된 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층을 포함하며, 상기 반도체 발광소자는 상기 제2 도전형 반도체층의 측면 일부가 상기 제1 도전형 반도체층 보다 측면으로 연장된 돌출된 반도체층을 포함할 수 있다.
상기 도금층은, 상기 반도체 발광소자의 저면과 상기 센터 절연층 사이에 배치되는 제1 도금층과 상기 반도체 발광소자의 측면과 상기 제1, 제2 조립 전극들 사이에 배치되는 제2 도금층을 포함할 수 있다.
상기 제1 도금층은 상기 돌출된 반도체층 상에도 형성될 수 있다.
실시예에 따른 반도체 발광소자 디스플레이 장치에 의하면, 조립 전극과 반도체 발광소자를 전기적으로 연결하는 패널 배선공정에서 전기적 컨택의 문제를 해결할 수 있다.
예를 들어, 실시예에 의하면, 상기 도금층(240)이 상기 반도체 발광소자(150)의 측면과 상기 제1, 제2 조립 전극들(210,220) 사이에 배치되는 제2 도금층(240b)을 포함하여 조립 전극과 반도체 발광소자를 전기적으로 연결하는 패널 배선공정에서 전기적 컨택 성능을 향상시켜 전기적 신뢰성을 향상시킬 수 있다.
이에 따라 실시예에 의하면 내부기술에서 반도체 발광소자 칩의 저면에 솔더를 제거하여 조립 불량을 줄일 수 있으며, 메탈 컨택 공정 중 발생할 수 있는 발광소자 칩의 이탈을 방지할 수 있다.
또한 실시예에 의하면, 상기 도금층(240)은 상기 반도체 발광소자(150)의 저면과 상기 센터 절연층(212c) 사이에도 배치되는 제1 도금층(240a)을 포함함으로써 반도체 발광소자(150) 저면 전면에 고르게 전원이 인가 가능하여 디스플레이의 휘도를 현저히 향상시킬 수 있는 특별한 기술적 효과가 있다.
또한 실시예에 의하면, 돌출된 반도체층(152P)에 의해 DEP force를 반도체 발광소자(150)의 하측이 더 받으므로 반도체 발광소자(150)의 상하 방향성의 제어가 되는 특별한 기술적 효과가 있다.
예를 들어, 종래에서 반도체 발광소자(150N)자 수직형 발광소자인 경우, 제1 도전형 반도체층(152a)과 제2 도전형 반도체층(152c)의 방향성 제어가 어려웠는데, 실시예에 의하면 반도체 발광소자가 돌출된 반도체층(152P)를 구비하며, 돌출된 반도체층(152P)에 더 높은 DEP force가 가해지므로, 제2 도전형 반도체층(152c)의 방향을 조립 전극들(210,220) 방향으로 제어할 수 있는 특별한 기술적 효과가 있다.
또한 실시예에 의하면, 유전영동(dielectrophoresis, DEP)을 이용한 자가조립 방식에서 DEP force의 불균일성 등으로 인해 자가 조립률이 낮은 문제를 해결할 수 있는 기술적 효과가 있다.
또한 실시예에 의하면 조립 홀 상측에 조립 대상이 아닌 반도체 발광소자가 위치하지 못하도록 하여 조립 홀 입구를 막지 못하고, 조립될 반도체 발광소자가 조립 홀로 진입하지 못하는 스크린 현상(screening effect)의 문제를 해결하여 DEP Force를 균일하게 조립할 조립 홀에 집중시킴으로써 조립 수율을 현저히 증가시킬 수 있는 기술적 효과가 있다.
실시예의 기술적 효과는 본 항목에 기재된 것에 한정되지 않으며, 발명의 설명으로부터 파악되는 것을 포함한다.
도 1은 실시예에 따른 디스플레이 장치가 배치된 주택의 거실에 대한 예시도.
도 2는 실시예에 따른 디스플레이 장치를 개략적으로 보여주는 블록도.
도 3은 도 2의 화소의 일 예를 보여주는 회로도.
도 4는 도 1의 디스플레이 장치에서 제1 패널영역의 확대도.
도 5는 도 4의 A2 영역의 B1-B2 선을 따른 단면도.
도 6은 실시예에 따른 발광소자가 자가조립 방식에 의해 기판에 조립되는 예시도.
도 7은 도 6의 A3 영역의 부분 확대도.
도 8a 내지 도 8b는 내부기술에 따른 디스플레이 장치(300)에서 자가조립 예시도.
도 8c는 내부기술에 따른 디스플레이 장치에서 자가조립 사진.
도 8d는 내부 기술에의 자가 조립시 발생되는 틸트 현상을 나타내는 도면.
도 8e는 내부기술에 따른 디스플레이 패널에서 발광소자(chip)과 본딩 메탈의 FIB(focused ion beam) 사진.
도 8f는 내부 기술에서의 디스플레이 패널에서의 점등 데이터.
도 9는 실시예에 따른 반도체 발광소자를 구비하는 디스플레이 장치(301)의 단면도.
도 10 내지 도 18은 실시예에 따른 반도체 발광소자를 구비하는 디스플레이 장치(301)의 제조공정 단면도.
도 19는 실시예에 따른 반도체 발광소자를 구비하는 디스플레이 장치(301)의 단면도.
이하, 첨부된 도면을 참조하여 본 명세서에 개시된 실시예를 상세히 설명하기로 한다. 이하의 설명에서 사용되는 구성요소에 대한 접미사 '모듈' 및 '부'는 명세서 작성의 용이함이 고려되어 부여되거나 혼용되는 것으로서, 그 자체로 서로 구별되는 의미 또는 역할을 갖는 것은 아니다. 또한, 첨부된 도면은 본 명세서에 개시된 실시예를 쉽게 이해할 수 있도록 하기 위한 것이며, 첨부된 도면에 의해 본 명세서에 개시된 기술적 사상이 제한되는 것은 아니다. 또한, 층, 영역 또는 기판과 같은 요소가 다른 구성요소 '상(on)'에 존재하는 것으로 언급될 때, 이것은 직접적으로 다른 요소 상에 존재하거나 또는 그 사이에 다른 중간 요소가 존재할 수도 있는 것을 포함한다.
본 명세서에서 설명되는 디스플레이 장치에는 디지털 TV, 휴대폰, 스마트 폰(smart phone), 노트북 컴퓨터(laptop computer), 디지털방송용 단말기, PDA(personal digital assistants), PMP(portable multimedia player), 네비게이션, 슬레이트(Slate) PC, 태블릿(Tablet) PC, 울트라 북(Ultra-Book), 데스크탑 컴퓨터 등이 포함될 수 있다. 그러나, 본 명세서에 기재된 실시예에 따른 구성은 추후 개발되는 새로운 제품형태이라도, 디스플레이가 가능한 장치에도 적용될 수 있다.
이하 실시예에 따른 발광소자 및 이를 포함하는 디스플레이 장치에 대해 설명한다.
이하 실시예에 따른 반도체 발광소자의 디스플레이 장치에 대해 설명한다.
도 1은 실시예에 따른 디스플레이 장치(100)가 배치된 주택의 거실을 도시한다.
실시예의 디스플레이 장치(100)는 세탁기(101), 로봇 청소기(102), 공기 청정기(103) 등의 각종 전자 제품의 상태를 표시할 수 있고, 각 전자 제품들과 IOT 기반으로 통신할 수 있으며 사용자의 설정 데이터에 기초하여 각 전자 제품들을 제어할 수도 있다.
실시예에 따른 디스플레이 장치(100)는 얇고 유연한 기판 위에 제작되는 플렉서블 디스플레이(flexible display)를 포함할 수 있다. 플렉서블 디스플레이는 기존의 평판 디스플레이의 특성을 유지하면서, 종이와 같이 휘어지거나 말릴 수 있다.
플렉서블 디스플레이에서 시각정보는 매트릭스 형태로 배치되는 단위 화소(unit pixel)의 발광이 독자적으로 제어됨에 의하여 구현될 수 있다. 단위 화소는 하나의 색을 구현하기 위한 최소 단위를 의미한다. 플렉서블 디스플레이의 단위 화소는 발광소자에 의하여 구현될 수 있다. 실시예에서 발광소자는 Micro-LED나 Nano-LED일 수 있으나 이에 한정되는 것은 아니다.
다음으로 도 2는 실시예에 따른 디스플레이 장치를 개략적으로 보여주는 블록도이고, 도 3은 도 2의 화소의 일 예를 보여주는 회로도이다.
도 2 및 도 3을 참조하면, 실시예에 따른 디스플레이 장치는 디스플레이 패널(10), 구동 회로(20), 스캔 구동부(30) 및 전원 공급 회로(50)를 포함할 수 있다.
실시예의 디스플레이 장치(100)는 액티브 매트릭스(AM, Active Matrix)방식 또는 패시브 매트릭스(PM, Passive Matrix) 방식으로 발광소자를 구동할 수 있다.
구동 회로(20)는 데이터 구동부(21)와 타이밍 제어부(22)를 포함할 수 있다.
디스플레이 패널(10)은 표시 영역(DA)과 표시 영역(DA)의 주변에 배치된 비표시 영역(NDA)으로 구분될 수 있다. 표시 영역(DA)은 화소(PX)들이 형성되어 영상을 디스플레이하는 영역이다. 디스플레이 패널(10)은 데이터 라인들(D1~Dm, m은 2 이상의 정수), 데이터 라인들(D1~Dm)과 교차되는 스캔 라인들(S1~Sn, n은 2 이상의 정수), 고전위 전압이 공급되는 고전위 전압 라인, 저전위 전압이 공급되는 저전위 전압 라인 및 데이터 라인들(D1~Dm)과 스캔 라인들(S1~Sn)에 접속된 화소(PX)들을 포함할 수 있다.
화소(PX)들 각각은 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3)를 포함할 수 있다. 제1 서브 화소(PX1)는 제1 파장의 제1 컬러 광을 발광하고, 제2 서브 화소(PX2)는 제2 파장의 제2 컬러 광을 발광하며, 제3 서브 화소(PX3)는 제3 파장의 제3 컬러 광을 발광할 수 있다. 제1 컬러 광은 적색 광, 제2 컬러 광은 녹색 광, 제3 컬러 광은 청색 광일 수 있으나, 이에 한정되지 않는다. 또한, 도 2에서는 화소(PX)들 각각이 3 개의 서브 화소들을 포함하는 것을 예시하였으나, 이에 한정되지 않는다. 즉, 화소(PX)들 각각은 4 개 이상의 서브 화소들을 포함할 수 있다.
제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3) 각각은 데이터 라인들(D1~Dm) 중 적어도 하나, 스캔 라인들(S1~Sn) 중 적어도 하나 및 고전위 전압 라인에 접속될 수 있다. 제1 서브 화소(PX1)는 도 3과 같이 발광소자(LD)들과 발광소자(LD)들에 전류를 공급하기 위한 복수의 트랜지스터들과 적어도 하나의 커패시터(Cst)를 포함할 수 있다.
도면에 도시되지 않았지만, 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3) 각각은 단지 하나의 발광소자(LD)와 적어도 하나의 커패시터(Cst)를 포함할 수도 있다.
발광소자(LD)들 각각은 제1 전극, 복수의 도전형 반도체층 및 제2 전극을 포함하는 반도체 발광 다이오드일 수 있다. 여기서, 제1 전극은 애노드 전극, 제2 전극은 캐소드 전극일 수 있지만, 이에 대해서는 한정하지 않는다.
도 3을 참조하면 복수의 트랜지스터들은 발광소자(LD)들에 전류를 공급하는 구동 트랜지스터(DT), 구동 트랜지스터(DT)의 게이트 전극에 데이터 전압을 공급하는 스캔 트랜지스터(ST)를 포함할 수 있다. 구동 트랜지스터(DT)는 스캔 트랜지스터(ST)의 소스 전극에 접속되는 게이트 전극, 고전위 전압이 인가되는 고전위 전압 라인에 접속되는 소스 전극 및 발광소자(LD)들의 제1 전극들에 접속되는 드레인 전극을 포함할 수 있다. 스캔 트랜지스터(ST)는 스캔 라인(Sk, k는 1≤k≤n을 만족하는 정수)에 접속되는 게이트 전극, 구동 트랜지스터(DT)의 게이트 전극에 접속되는 소스 전극 및 데이터 라인(Dj, j는 1≤j≤m을 만족하는 정수)에 접속되는 드레인 전극을 포함할 수 있다.
커패시터(Cst)는 구동 트랜지스터(DT)의 게이트 전극과 소스 전극 사이에 형성된다. 스토리지 커패시터(Cst)는 구동 트랜지스터(DT)의 게이트 전압과 소스 전압의 차이값을 충전할 수 있다.
구동 트랜지스터(DT)와 스캔 트랜지스터(ST)는 박막 트랜지스터(thin film transistor)로 형성될 수 있다. 또한, 도 3에서는 구동 트랜지스터(DT)와 스캔 트랜지스터(ST)가 P 타입 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)으로 형성된 것을 중심으로 설명하였으나, 본 발명은 이에 한정되지 않는다. 구동 트랜지스터(DT)와 스캔 트랜지스터(ST)는 N 타입 MOSFET으로 형성될 수도 있다. 이 경우, 구동 트랜지스터(DT)와 스캔 트랜지스터(ST)들 각각의 소스 전극과 드레인 전극의 위치는 변경될 수 있다.
또한, 도 3에서는 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3) 각각이 하나의 구동 트랜지스터(DT), 하나의 스캔 트랜지스터(ST) 및 하나의 커패시터(Cst)를 갖는 2T1C(2 Transistor-1 capacitor)를 포함하는 것을 예시하였으나, 본 발명은 이에 한정되지 않는다. 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3) 각각은 복수의 스캔 트랜지스터(ST)들과 복수의 커패시터(Cst)들을 포함할 수 있다.
다시 도 2를 참조하면, 구동 회로(20)는 디스플레이 패널(10)을 구동하기 위한 신호들과 전압들을 출력한다. 이를 위해, 구동 회로(20)는 데이터 구동부(21)와 타이밍 제어부(22)를 포함할 수 있다.
데이터 구동부(21)는 타이밍 제어부(22)로부터 디지털 비디오 데이터(DATA)와 소스 제어 신호(DCS)를 입력 받는다. 데이터 구동부(21)는 소스 제어 신호(DCS)에 따라 디지털 비디오 데이터(DATA)를 아날로그 데이터 전압들로 변환하여 디스플레이 패널(10)의 데이터 라인들(D1~Dm)에 공급한다.
타이밍 제어부(22)는 호스트 시스템으로부터 디지털 비디오 데이터(DATA)와 타이밍 신호들을 입력 받는다. 타이밍 신호들은 수직동기신호(vertical sync signal), 수평동기신호(horizontal sync signal), 데이터 인에이블 신호(data enable signal) 및 도트 클럭(dot clock)을 포함할 수 있다. 호스트 시스템은 스마트폰 또는 태블릿 PC의 어플리케이션 프로세서, 모니터, TV의 시스템 온 칩 등일 수 있다.
스캔 구동부(30)는 타이밍 제어부(22)로부터 스캔 제어 신호(SCS)를 입력 받는다. 스캔 구동부(30)는 스캔 제어 신호(SCS)에 따라 스캔 신호들을 생성하여 디스플레이 패널(10)의 스캔 라인들(S1~Sn)에 공급한다. 스캔 구동부(30)는 다수의 트랜지스터들을 포함하여 디스플레이 패널(10)의 비표시 영역(NDA)에 형성될 수 있다. 또는, 스캔 구동부(30)는 집적 회로로 형성될 수 있으며, 이 경우 디스플레이 패널(10)의 다른 일 측에 부착되는 게이트 연성 필름 상에 장착될 수 있다.
전원 공급 회로(50)는 메인 전원으로부터 디스플레이 패널(10)의 발광소자(LD)들을 구동하기 위한 고전위 전압(VDD)과 저전위 전압(VSS)을 생성하여 디스플레이 패널(10)의 고전위 전압 라인과 저전위 전압 라인에 공급할 수 있다. 또한, 전원 공급 회로(50)는 메인 전원으로부터 구동 회로(20)와 스캔 구동부(30)를 구동하기 위한 구동 전압들을 생성하여 공급할 수 있다.
다음으로 도 4는 도 1의 디스플레이 장치에서 제1 패널영역(A1)의 확대도이다.
도 4에 의하면, 실시예의 디스플레이 장치(100)는 제1 패널영역(A1)과 같은 복수의 패널영역들이 타일링에 의해 기구적, 전기적 연결되어 제조될 수 있다.
제1 패널영역(A1)은 단위 화소(도 2의 PX) 별로 배치된 복수의 발광소자(150)를 포함할 수 있다.
예컨대, 단위 화소(PX)는 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3)를 포함할 수 있다. 예컨대, 복수의 적색 발광소자(150R)가 제1 서브 화소(PX1)에 배치되고, 복수의 녹색 발광소자(150G)가 제2 서브 화소(PX2)에 배치되며, 복수의 청색 발광소자(150B)가 제3 서브 화소(PX3)에 배치될 수 있다. 단위 화소(PX)는 발광소자가 배치되지 않는 제4 서브 화소를 더 포함할 수도 있지만, 이에 대해서는 한정하지 않는다. 한편, 발광소자(150)는 반도체 발광소자일 수 있다.
다음으로 도 5는 도 4의 A2 영역의 B1-B2 선을 따른 단면도이다.
도 5를 참조하면, 실시예의 디스플레이 장치(100)는 기판(200a), 이격 배치된 배선(201a, 202a), 제1 절연층(211a), 제2 절연층(211b), 제3 절연층(206) 및 복수의 발광소자(150)를 포함할 수 있다.
배선은 서로 이격된 제1 배선(201a) 및 제2 배선(202a)을 포함할 수 있다. 제1 배선(201a) 및 제2 배선(202a)은 패널에서 발광소자(150)에 전원을 인가하기 위한 패널 배선을 기능을 할 수 있으며, 발광소자(150)의 자가 조립의 경우 조립을 위한 유전영동 힘을 생성하기 위한 조립 전극 기능을 수행할 수도 있다.
배선(201a, 202a)은 투명 전극(ITO)으로 형성되거나, 전기 전도성이 우수한 금속물질을 포함할 수 있다. 예를 들어, 배선(201a, 202a)은 티탄(Ti), 크롬(Cr), 니켈(Ni), 알루미늄(Al), 백금(Pt), 금(Au), 텅스텐(W), 몰리브덴(Mo) 중 적어도 어느 하나 또는 이들의 합금으로 형성될 수 있다.
상기 제1 배선(201a) 및 제2 배선(202a) 사이에 제1 절연층(211a)이 배치될 수 있고, 상기 제1 배선(201a) 및 제2 배선(202a) 상에 제2 절연층(211b)이 배치될 수 있다. 상기 제1 절연층(211a)과 상기 제2 절연층(211b)은 산화막, 질화막 등일 수 있으나 이에 한정되는 것은 아니다.
발광소자(150)는 각각 단위 화소(sub-pixel)를 이루기 위하여 적색 발광소자(150R), 녹색 발광소자(150G) 및 청색 발광소자(150B0를 포함할 수 있으나 이에 한정되는 것은 아니며, 적색 형광체와 녹색 형광체 등을 구비하여 각각 적색과 녹색을 구현할 수도 있다.
기판(200a)은 유리나 폴리이미드(Polyimide)로 형성될 수 있다. 또한 기판(200a)은 PEN(Polyethylene Naphthalate), PET(Polyethylene Terephthalate) 등의 유연성 있는 재질을 포함할 수 있다. 또한, 기판(200)은 투명한 재질일 수 있으나 이에 한정되는 것은 아니다. 상기 기판(200a)은 패널에서의 지지 기판으로 기능할 수 있으며, 발광소자의 자가 조립시 조립용 기판으로 기능할 수도 있다.
제3 절연층(206)은 폴리이미드, PEN, PET 등과 같이 절연성과 유연성 있는 재질을 포함할 수 있으며, 기판(200a)과 일체로 이루어져 하나의 기판을 형성할 수도 있다.
제3 절연층(206)은 접착성과 전도성을 가지는 전도성 접착층일 수 있고, 전도성 접착층은 연성이 있어서 디스플레이 장치의 플렉서블 기능을 가능하게 할 수 있다. 예를 들어, 제3 절연층(206)은 이방성 전도성 필름(ACF, anisotropy conductive film)이거나 이방성 전도매질, 전도성 입자를 함유한 솔루션(solution) 등의 전도성 접착층일 수 있다. 전도성 접착층은 두께에 대해 수직방향으로는 전기적으로 전도성이나, 두께에 대해 수평방향으로는 전기적으로 절연성을 가지는 레이어일 수 있다.
제1, 제2 배선(201a, 202a) 간의 간격은 발광소자(150)의 폭 및 조립 홀(203H)의 폭보다 작게 형성되어, 전기장을 이용한 발광소자(150)의 조립 위치를 보다 정밀하게 고정할 수 있다.
제1, 제2 배선(201a, 202a) 상에는 제3 절연층(206)이 형성되어, 제1, 제2 배선(201a, 202a)을 유체(1200)로부터 보호하고, 제1, 제2 배선(201a, 202a)에 흐르는 전류의 누출을 방지할 수 있다. 제3 절연층(206)은 실리카, 알루미나 등의 무기물 절연체 또는 유기물 절연체가 단일층 또는 다층으로 형성될 수 있다.
또한 제3 절연층(206)은 폴리이미드, PEN, PET 등과 같이 절연성과 유연성 있는 재질을 포함할 수 있으며, 기판(200)과 일체로 이루어져 하나의 기판을 형성할 수도 있다.
제3 절연층(206)은 격벽을 가지고, 이 격벽에 의해 조립 홀(203H)이 형성될 수 있다. 예를 들어, 제3 절연층(206)은 발광소자(150)가 삽입되기 위한 조립 홀(203H)을 포함할 수 있다(도 6 참조). 따라서, 자가 조립시, 발광소자(150)가 제3 절연층(206)의 조립 홀(203H)에 용이하게 삽입될 수 있다. 조립 홀(203H)은 삽입 홀, 고정 홀, 정렬 홀 등으로 불릴 수 있다.
조립 홀(203H)은 대응하는 위치에 조립될 발광소자(150)의 형상에 대응하는 형상 및 크기를 가질 수 있다. 이에 따라, 조립 홀(203H)에 다른 발광소자가 조립되거나 복수의 발광소자들이 조립되는 것을 방지할 수 있다.
다음으로 도 6은 실시예에 따른 발광소자가 자가조립 방식에 의해 기판에 조립되는 예를 나타내는 도면이며, 도 7은 도 6의 A3 영역의 부분 확대도이다. 도 7은 설명 편의를 위해 A3 영역을 180도 회전시킨 상태의 도면이다.
도 6 및 도 7을 기초로 실시예에 따른 반도체 발광소자를 전자기장을 이용한 자가조립 방식에 의해 디스플레이 패널에 조립되는 예를 설명하기로 한다.
이후 설명되는 조립 기판(200)은 발광소자의 조립 후에 디스플레이 장치에서 패널 기판(200a)의 기능도 할 수 있으나, 실시예가 이에 한정되는 것은 아니다.
도 6을 참조하면, 반도체 발광소자(150)는 유체(1200)가 채워진 챔버(1300)에 투입될 수 있으며, 조립 장치(1100)로부터 발생하는 자기장에 의해 반도체 발광소자(150)는 조립 기판(200)으로 이동할 수 있다. 이때 조립 기판(200)의 조립 홀(203H)에 인접한 발광소자(150)는 조립 전극들의 전기장에 의한 유전영동 힘에 의해 조립 홀(230)에 조립될 수 있다. 상기 유체(1200)는 초순수 등의 물일 수 있으나 이에 한정되는 것은 아니다. 챔버는 수조, 컨테이너, 용기 등으로 불릴 수 있다.
반도체 발광소자(150)가 챔버(1300)에 투입된 후, 조립 기판(200)이 챔버(1300) 상에 배치될 수 있다. 실시 예에 따라, 조립 기판(200)은 챔버(1300) 내로 투입될 수도 있다.
도 7을 참조하면 반도체 발광소자(150)는 도시된 바와 같이 수직형 반도체 발광소자로 구현될 수 있으나 이에 한정되지 않고 수평형 발광소자가 채용될 수 있다.
반도체 발광소자(150)는 자성체를 갖는 자성층(미도시)을 포함할 수 있다. 상기 자성층은 니켈(Ni) 등 자성을 갖는 금속을 포함할 수 있다. 유체 내로 투입된 반도체 발광소자(150)는 자성층을 포함하므로, 조립 장치(1100)로부터 발생하는 자기장에 의해 조립 기판(200)로 이동할 수 있다. 상기 자성층은 발광소자의 상측 또는 하측 또는 양측에 모두 배치될 수 있다.
상기 반도체 발광소자(150)는 상면 및 측면을 둘러싸는 패시베이션층(156)을 포함할 수 있다. 패시베이션층(156)은 실리카, 알루미나 등의 무기물 절연체를 PECVD, LPCVD, 스퍼터링 증착법 등을 통해 형성될 수 있다. 또한 패시베이션층(156)은 포토레지스트, 고분자 물질과 같은 유기물을 스핀 코팅하는 방법을 통해 형성될 수 있다.
상기 반도체 발광소자(150)는 제1 도전형 반도체층(152a), 제2 도전형 반도체층(152c) 및 그 사이에 배치되는 활성층(152b)을 포함할 수 있다. 상기 제1 도전형 반도체층(152a)은 n형 반도체층일 수 있고, 제2 도전형 반도체층(152c)은 p형 반도체층일 수 있으나 이에 한정되는 것은 아니다.
상기 제1 도전형 반도체층(152a)에는 제1 전극층(154a)이 배치될 수 있고, 제2 도전형 반도체층(152c)에 제2 전극층(154b)이 배치될 수 있다. 이를 위해서는 제1 도전형 반도체층(152a) 또는 제2 도전형 반도체층(152c)의 일부 영역이 외부로 노출될 수 있다. 이에 따라 반도체 발광소자(150)가 조립 기판(200)에 조립된 후에 디스플레이 장치의 제조 공정에서, 패시베이션층(156) 중 일부 영역이 식각될 수 있다.
조립 기판(200)은 조립될 반도체 발광소자(150) 각각에 대응하는 한 쌍의 제1 조립 전극(201) 및 제2 조립 전극(202)을 포함할 수 있다. 상기 제1 조립 전극(201), 제2 조립 전극(202)은 단일 금속 혹은 금속합금, 금속산화물 등을 다중으로 적층하여 형성할 수 있다. 예를 들어, 상기 제1 조립 전극(201), 제2 조립 전극(202)은 Cu, Ag, Ni, Cr, Ti, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf 중 적어도 하나를 포함하여 형성될 수 있으며 이에 한정되는 않는다.
또한 상기 제1 조립 전극(201), 제2 조립 전극(202)은 ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IZON(IZO Nitride), AGZO(Al-Ga ZnO), IGZO(In-Ga ZnO), ZnO, IrOx, RuOx, NiO, RuOx/ITO, Ni/IrOx/Au, 및 Ni/IrOx/Au/ITO 중 적어도 하나를 포함하여 형성될 수 있으며 이에 한정되지 않는다.
상기 제1 조립 전극(201), 제2 조립 전극(202)은 교류 전압이 인가됨에 따라 전기장을 방출함으로써, 조립 홀(203H)로 투입된 반도체 발광소자(150)를 유전영동 힘에 의해 고정시킬 수 있다. 상기 제1 조립 전극(201), 제2 조립 전극(202) 간의 간격은 반도체 발광소자(150)의 폭 및 조립 홀(203H)의 폭보다 작을 수 있으며, 전기장을 이용한 반도체 발광소자(150)의 조립 위치를 보다 정밀하게 고정할 수 있다.
제1 조립 전극(201), 제2 조립 전극(202) 상에는 절연층(212)이 형성되어, 제1 조립 전극(201), 제2 조립 전극(202)을 유체(1200)로부터 보호하고, 제1 조립 전극(201), 제2 조립 전극(202)에 흐르는 전류의 누출을 방지할 수 있다. 예컨대 상기 절연층(212)은 실리카, 알루미나 등의 무기물 절연체 또는 유기물 절연체가 단일층 또는 다층으로 형성될 수 있다. 절연층(212)은, 반도체 발광소자(150)의 조립 시 제1 조립 전극(201), 제2 조립 전극(202)의 손상을 방지하기 위한 최소 두께를 가질 수 있고, 반도체 발광소자(150)가 안정적으로 조립되기 위한 최대 두께를 가질 수 있다.
절연층(212)의 상부에는 격벽(207)이 형성될 수 있다. 격벽(207)의 일부 영역은 제1 조립 전극(201), 제2 조립 전극(202)의 상부에 위치하고, 나머지 영역은 조립 기판(200)의 상부에 위치할 수 있다.
한편, 조립 기판(200)의 제조 시 절연층(212) 상부 전체에 형성된 격벽 중 일부가 제거됨으로써, 반도체 발광소자(150)들 각각이 조립 기판(200)에 결합 및 조립되는 조립 홀(203H)이 형성될 수 있다.
조립 기판(200)에는 반도체 발광소자(150)들이 결합되는 조립 홀(203H)이 형성되고, 조립 홀(203H)이 형성된 면은 유체(1200)와 접촉할 수 있다. 조립 홀(203H)은 반도체 발광소자(150)의 정확한 조립 위치를 가이드할 수 있다.
한편, 조립 홀(203H)은 대응하는 위치에 조립될 반도체 발광소자(150)의 형상에 대응하는 형상 및 크기를 가질 수 있다. 이에 따라, 조립 홀(203H)에 다른 반도체 발광소자가 조립되거나 복수의 반도체 발광소자들이 조립되는 것을 방지할 수 있다.
다시 6을 참조하면, 조립 기판(200)이 챔버에 배치된 후에 자기장을 가하는 조립 장치(1100)가 조립 기판(200)을 따라 이동할 수 있다. 상기 조립 장치(1100)는 영구 자석이거나 전자석일 수 있다.
조립 장치(1100)는 자기장이 미치는 영역을 유체(1200) 내로 최대화하기 위해, 조립 기판(200)과 접촉한 상태로 이동할 수 있다. 실시예에 따라서는, 조립 장치(1100)가 복수의 자성체를 포함하거나, 조립 기판(200)과 대응하는 크기의 자성체를 포함할 수도 있다. 이 경우, 조립 장치(1100)의 이동 거리는 소정 범위 이내로 제한될 수도 있다.
조립 장치(1100)에 의해 발생하는 자기장에 의해 챔버(1300) 내의 반도체 발광소자(150)는 조립 장치(1100) 및 조립 기판(200)을 향해 이동할 수 있다.
도 7을 참조하면, 반도체 발광소자(150)는 조립 장치(1100)를 향해 이동 중 조립 기판의 조립 전극의 전기장에 의해 형성되는 유전영동 힘(DEP force)에 의해 조립 홀(203H)로 진입하여 고정될 수 있다.
구체적으로 제1, 제2 조립 배선(201, 202)은 교류 전원에 의해 전기장을 형성하고, 이 전기장에 의해 유전영동 힘이 조립 배선(201, 202) 사이에 형성될 수 있다. 이 유전영동 힘에 의해 조립 기판(200) 상의 조립 홀(203H)에 반도체 발광소자(150)를 고정시킬 수 있다.
이때 조립 기판(200)의 조립 홀(203H) 상에 조립된 발광소자(150)와 조립 전극 사이에 소정의 솔더층(미도시)이 형성되어 발광소자(150)의 결합력을 향상시킬 수 있다.
또한 조립 후 조립 기판(200)의 조립 홀(203H)에 몰딩층(미도시)이 형성될 수 있다. 몰딩층은 투명 레진이거나 또는 반사물질, 산란물질이 포함된 레진일 수 있다.
상술한 전자기장을 이용한 자가조립 방식에 의해, 반도체 발광소자들 각각이 기판에 조립되는 데 소요되는 시간을 급격히 단축시킬 수 있으므로, 대면적 고화소 디스플레이를 보다 신속하고 경제적으로 구현할 수 있다.
다음으로 도 8a 내지 도 8b는 내부기술에 따른 디스플레이 장치(300)에서 자가조립 예시도이며, 도 8c는 내부기술에 따른 디스플레이 장치에서 자가조립 사진이다.
내부기술에 따른 디스플레이 장치(300)에서는 제1 조립 전극(201) 또는 제2 조립 전극(202) 중 어느 하나와 반도체 발광소자(150)의 본딩 메탈(155)을 본딩(Boding) 공정을 통해 컨택시키고 있다.
그런데 반도체 발광소자(150)가 소형화되면서 본딩 영역도 축소되는 문제를 해결하기 위해, 도 8a 내지 도 8b와 같이 기존 Vdd 라인은 생략하고 그 역할을 전극 배선 한쪽으로 전체 오픈(open) 시키는 방법을 사용한다.
그런데 이 방법을 사용하게 되면 유체내 DEP에 의해 제1 조립 전극(201)으로 끌려온 반도체 발광소자(150)가 제1 조립 전극(201)과 접촉되어 도통이 된다. 이에 따라 절연층(212)에 의해 오픈되지 않은 제2 조립 전극(202)으로 전기장 힘이 집중되어 결과적으로 한쪽 방향으로 치우치며 조립이 되는 문제가 있다.
도 8b 및 도 8c를 참조하면 반도체 발광소자(150)의 본딩 메탈(155)과 패널 전극으로 기능하는 제1 조립 전극(201)간의 접촉영역(C)이 매우 작아서 접촉불량이 발생할 수 있다.
즉, 비공개 내부기술에 의하면, 자가 조립을 위해서는 DEP Force가 필요한데, DEP Force의 균일한 제어의 어려움으로 자가 조립을 이용한 조립 시 반도체 발광소자가 조립 홀 내에서 정위치가 아닌 곳으로 쏠림 현상이 발생하는 문제가 있다.
또한 이러한 반도체 발광소자의 쏠림 현상으로 인해 이후 전기적 컨택 공정에 있어서 전기적 접촉 특성이 저하되어 점등률 불량이 발생하고, 수율이 저하되는 문제가 있다.
그러므로 비공개 내부기술에 의하면 자기 조립을 위해 DEP Force가 필요하나 DEP Force를 이용하는 경우 반도체 발광소자의 쏠림 현상으로 인해 전기적 접촉 특성이 저하되는 기술적 모순에 직면하고 있다.
다음으로 도 8d는 내부 기술에 따른 자가 조립시 발생될 수 있는 틸트 현상을 나타내는 도면이다.
내부 기술에 의하면, 조립 기판(200) 상의 제1, 제2 조립 전극들(201, 202) 상에 절연층(212)이 배치되고, 조립 조립 격벽(207)에 의해 설정되는 조립 홀(207H)에 반도체 발광소자(150)의 유전영동 힘에 의한 자가 조립을 진행하였다. 그런데 내부 기술에 의하면 제2 조립 전극(202)으로 전기장 힘이 집중되어 결과적으로 한쪽 방향으로 치우치며 조립이 되는 문제가 있고 이로 인해 자가조립이 제대로 되지 못하고 조립 홀(207H) 내에서 틸트되는 문제가 연구되었다.
또한 도 8e는 내부기술에 따른 디스플레이 패널에서 발광소자(chip)과 본딩 메탈의 FIB(focused ion beam) 사진이며, 도 8f는 내부 기술에서의 디스플레이 패널에서의 점등 데이터이다.
도 8e와 같이, 내부 기술에 따른 반도체 발광소자에서 후면 본딩 메탈은 표면 morphology가 좋지 않으며, 발광소자의 후면 본딩 메탈과 패널 배선 간의 접촉특성이 좋지 않아서 점등 불량이 발생하고 있다.
또한 내부 기술에 의하면 후면 본딩 메탈은 조립 전극과 직접 접하게 되는데 본딩 메탈의 표면 불 균일로 인해 전기적 접촉 불량이 발생하고 있다.
예를 들어, 도 8f는 내부 기술에 따른 디스플레이 패널에서의 점등 데이터이다.
내부 기술에 의하면 자가조립 방식에서 DEP force의 불균일성 등으로 인한 쏠림 현상 또는 후면 본딩 메탈의 표면 특성의 불량으로 약 점등(B: Bad) 또는 미 점등(F: Fail)의 점등 불량이 발생하고 있고 양호한 점등(G: Good)이 이루어 지지 않고 있으며, 점등률이 93.94% 수준으로 연구되었다.
내부 기술에서 발광소자의 전극층은 Ti, Cu, Pt, Ag, Au 등의 재질이 사용가능한데 이러한 재질의 전극층에 Sn 또는 In 등 재질의 본딩 메탈이 형성되는 경우 표면이 뭉침현상 등으로 인해 울퉁불퉁하게 된다.
한편, 내부기술에서 본딩 메탈의 표면 특성을 개선하기 위해 증착속도를 빠르게 하였으나 뭉침현상이 일부 완화되더라도 증착속도 증대에 따라 그레인 사이즈가 작아져서 접촉력 저하되는 또 다른 문제가 발견되었으며, 본딩 메탈의 표면 특성을 개선하는 문제가 쉽지 않은 상황이었다.
다음으로 도 9 내지 도 19를 참조하여 실시예에 따른 반도체 발광소자를 구비하는 디스플레이 장치(301)를 설명하기로 한다.
도 9는 실시예에 따른 반도체 발광소자를 구비하는 디스플레이 장치(301)의 단면도이다.
실시예의 기술적 과제 중의 하나는, 조립 전극과 반도체 발광소자를 전기적으로 연결하는 패널 배선공정에서 전기적 컨택의 문제를 해결하고자 함이다.
또한 실시예의 기술적 과제 중의 하나는, 유전영동(dielectrophoresis, DEP)을 이용한 자가조립 방식에서 DEP force의 불균일성 등으로 인해 자가 조립률이 낮은 문제를 해결하고자 함이다.
또한 실시예의 기술적 과제 중의 하나는 DEP Force의 분포가 조립 홀 내부뿐만 아니라 조립 홀 상측에도 강하게 형성됨에 따라 조립 대상이 아닌 반도체 발광소자가 조립 홀 입구를 막음으로 인해 조립될 반도체 발광소자가 조립 홀로 진입하지 못하는 스크린 현상(screening effect)의 문제를 해결하고자 함이다.
도 9를 참조하면, 실시예에 따른 반도체 발광소자를 구비하는 디스플레이 장치(301)는 기판(200), 제1 조립 전극(210), 제2 조립 전극(220), 절연층(212), 조립 격벽(207), 도금층(240), 반도체 발광소자(150)를 포함할 수 있다.
구체적으로 실시예에 따른 반도체 발광소자를 구비하는 디스플레이 장치(301)는 기판(200)과, 상기 기판(200) 상에 이격되어 배치된 제1 조립 전극(210), 제2 조립 전극(220)과, 상기 제1 조립 전극(210), 상기 제2 조립 전극(220) 상에 배치되는 절연층(212)과, 소정의 조립 홀(207H)을 포함하며 상기 절연층(212) 상에 배치되는 조립 격벽(207)과, 상기 제1 조립 전극(210), 제2 조립 전극(220)과 전기적으로 연결되는 도금층(240)과, 상기 조립 홀(207H) 내에 배치되며 상기 도금층(240)에 의해 상기 제1 조립 전극(210), 제2 조립 전극(220)과 전기적으로 연결되는 반도체 발광소자(150)를 포함할 수 있다.
상기 절연층(212)은 상기 반도체 발광소자(150) 저면에 배치되는 센터 절연층(212c)과 상기 센터 절연층(212c)의 양측에 이격되어 배치된 에지 절연층(212a)을 포함할 수 있다.
상기 센터 절연층(212c)은 절연층의 리세스(212r)(도 12 참조)를 포함할 수 있고, 상기 센터 절연층(212c)의 제1 두께(T1)는 상기 에지 절연층(212a)의 제2 두께(T2)보다 작을 수 있다.
상기 도금층(240)은, 상기 반도체 발광소자(150)의 저면과 상기 센터 절연층(212c) 사이에 배치되는 제1 도금층(240a)과 상기 반도체 발광소자(150)의 측면과 상기 제1, 제2 조립 전극들(210,220) 사이에 배치되는 제2 도금층(240b)을 포함할 수 있다.
상기 제1 도금층(240a)은 상기 센터 절연층(212c)의 절연층의 리세스(212r)에도 배치될 수 있다.
상기 제2 도금층(240b)의 일단은 상기 센터 절연층(212c)과 상기 에지 절연층(212a)에 의해 노출되는 제1, 제2 조립 전극들(210,220)의 상면과 접할 수 있다.
또한 상기 제2 도금층(240b)의 타단은 상기 제1 도금층(240a)과 접하며, 상기 반도체 발광소자(150)의 측면과 접할 수 있다.
실시예에 따른 반도체 발광소자의 디스플레이 장치에 의하면, 상기 제1 조립 전극(210), 제2 조립 전극(220)과 상기 반도체 발광소자(150)를 전기적으로 연결되는 도금층(240)을 구비함으로써 조립 전극과 반도체 발광소자를 전기적으로 연결하는 패널 배선공정에서 전기적 컨택의 문제를 해결할 수 있는 기술적 효과가 있다.
예를 들어, 실시예에서 제1, 제2 조립 전극들(210,220) 상에 배치되는 절연층(212)은 상기 반도체 발광소자(150) 저면에 배치되는 센터 절연층(212c)과 상기 센터 절연층(212c)의 양측에 이격되어 배치된 에지 절연층(212a)을 포함하며, 상기 센터 절연층(212c)은 절연층의 리세스(212r)를 포함할 수 있다.
이때 상기 제1 조립 전극(210), 제2 조립 전극(220)과 상기 반도체 발광소자(150)를 전기적으로 연결하는 상기 도금층(240)은, 상기 반도체 발광소자(150)의 저면과 상기 센터 절연층(212c) 사이에 배치되는 제1 도금층(240a)과 상기 반도체 발광소자(150)의 측면과 상기 제1, 제2 조립 전극들(210,220) 사이에 배치되는 제2 도금층(240b)을 포함할 수 있다.
상기 제2 도금층(240b)은 상기 센터 절연층(212c)과 상기 에지 절연층(212a)에 의해 노출되는 제1, 제2 조립 전극들(210,220)의 상면과 접하며, 상기 제1 도금층(240a)은 상기 센터 절연층(212c)의 절연층의 리세스(212r)에도 배치될 수 있다.
실시예에 의하면, 상기 도금층(240)이 상기 반도체 발광소자(150)의 측면과 상기 제1, 제2 조립 전극들(210,220) 사이에 배치되는 제2 도금층(240b)을 포함하여 조립 전극과 반도체 발광소자를 전기적으로 연결하는 패널 배선공정에서 전기적 컨택 성능을 향상시켜 전기적 신뢰성을 향상시킬 수 있다.
이에 따라 실시예에 의하면 내부기술에서 반도체 발광소자 칩의 저면에 솔더를 제거하여 조립 불량을 줄일 수 있으며, 메탈 컨택 공정 중 발생할 수 있는 발광소자 칩의 이탈을 방지할 수 있다.
또한 실시예에 의하면, 상기 도금층(240)은 상기 반도체 발광소자(150)의 저면과 상기 센터 절연층(212c) 사이에도 배치되는 제1 도금층(240a)을 포함함으로써 반도체 발광소자(150) 저면 전면에 고르게 전원이 인가 가능하여 디스플레이의 휘도를 현저히 향상시킬 수 있는 특별한 기술적 효과가 있다.
이하 도 10 내지 도 19를 참조하여 이건출원 발명의 기술적 특징을 보다 상세히 상술하기로 한다.
도 10 내지 도 18은 실시예에 따른 반도체 발광소자를 구비하는 디스플레이 장치(301)의 제조공정 단면이며, 도 19는 실시예에 따른 반도체 발광소자를 구비하는 디스플레이 장치(301)의 단면도이다.
도 10을 참조하면, 실시예에 따른 반도체 발광소자를 구비하는 디스플레이 장치(301)는 조립 기판(200), 제1 조립 전극(210), 제2 조립 전극(220), 절연층(212), 조립 격벽(207), 조립 홀(207H)을 포함할 수 있다.
상기 조립 기판(200)은 조립될 반도체 발광소자(150N) 각각에 대응하는 한 쌍의 제1 조립 전극(210) 및 제2 조립 전극(220)을 포함할 수 있다. 상기 제1 조립 전극(210), 제2 조립 전극(220)은 단일 금속 혹은 금속합금, 금속산화물 등을 다중으로 적층하여 형성할 수 있다. 예를 들어, 상기 제1 조립 전극(210), 제2 조립 전극(220)은 Cu, Ag, Ni, Cr, Ti, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf 중 적어도 하나를 포함하여 형성될 수 있으며 이에 한정되는 않는다.
또한 상기 제1 조립 전극(210), 제2 조립 전극(220)은 ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IZON(IZO Nitride), AGZO(Al-Ga ZnO), IGZO(In-Ga ZnO), ZnO, IrOx, RuOx, NiO, RuOx/ITO, Ni/IrOx/Au, 및 Ni/IrOx/Au/ITO 중 적어도 하나를 포함하여 형성될 수 있으며 이에 한정되지 않는다.
상기 제1 조립 전극(210), 제2 조립 전극(220)은 교류 전압이 인가됨에 따라 전기장을 방출함으로써, 조립 홀(207H)로 투입된 반도체 발광소자(150N)를 유전영동 힘에 의해 고정시킬 수 있다. 상기 제1 조립 전극(210), 제2 조립 전극(220) 간의 간격은 반도체 발광소자(150N)의 폭 및 조립 홀(207H)의 폭보다 작을 수 있으며, 전기장을 이용한 반도체 발광소자(150N)의 조립 위치를 보다 정밀하게 고정할 수 있다.
제1 조립 전극(210), 제2 조립 전극(220) 상에는 절연층(212)이 형성되어, 제1 조립 전극(210), 제2 조립 전극(220)을 유체(1200)로부터 보호하고, 제1 조립 전극(210), 제2 조립 전극(220)에 흐르는 전류의 누출을 방지할 수 있다. 예컨대 상기 절연층(212)은 실리카, 알루미나 등의 무기물 절연체 또는 유기물 절연체가 단일층 또는 다층으로 형성될 수 있다. 절연층(212)은, 반도체 발광소자(150N)의 조립 시 제1 조립 전극(210), 제2 조립 전극(220)의 손상을 방지하기 위한 최소 두께를 가질 수 있고, 반도체 발광소자(150N)가 안정적으로 조립되기 위한 최대 두께를 가질 수 있다.
절연층(212)의 상부에는 격벽(207)이 형성될 수 있다. 격벽(207)의 일부 영역은 제1 조립 전극(210), 제2 조립 전극(220)의 상부에 위치하고, 나머지 영역은 조립 기판(200)의 상부에 위치할 수 있다.
한편, 조립 기판(200)의 제조 시 절연층(212) 상부 전체에 형성된 격벽 중 일부가 제거됨으로써, 반도체 발광소자(150N)들 각각이 조립 기판(200)에 결합 및 조립되는 조립 홀(207H)이 형성될 수 있다.
조립 기판(200)에는 반도체 발광소자(150N)들이 결합되는 조립 홀(207H)이 형성되고, 조립 홀(207H)이 형성된 면은 유체와 접촉할 수 있다. 조립 홀(207H)은 반도체 발광소자(150N)의 정확한 조립 위치를 가이드할 수 있다.
한편, 조립 홀(207H)은 대응하는 위치에 조립될 반도체 발광소자(150N)의 형상에 대응하는 형상 및 크기를 가질 수 있다. 이에 따라, 조립 홀(207H)에 다른 반도체 발광소자가 조립되거나 복수의 반도체 발광소자들이 조립되는 것을 방지할 수 있다.
다음으로 도 11을 참조하면, 상기 절연층(212)의 일부가 제거되어 상기 제1, 제2 조립 전극들(210,220)의 상면을 노출하는 절연층 홀(212H)이 형성될 수 있다.
이를 통해 상기 절연층(212)은, 상기 반도체 발광소자(150) 저면에 배치되는 센터 예비 절연층(212b)과 상기 센터 예비 절연층(212b)의 양측에 이격되어 배치된 에지 절연층(212a)을 포함할 수 있다.
다음으로 도 12를 참조하면, 상기 센터 예비 절연층(212b)을 일부 식각하여 제3 두께(T3)의 절연층의 리세스(212r)를 형성함으로써 센터 절연층(212c)을 형성할 수 있다.
상기 절연층의 리세스(212r)가 형성됨으로써 상기 센터 절연층(212c)의 제1 두께(T1)는 상기 에지 절연층(212a)의 제2 두께(T2)보다 작을 수 있다.
도 13은 실시예에서 센터 절연층(212c)에 대한 사시 예시도이다. 도 12에서의 센터 절연층(212c)은 도 13에서 C1-C1' 선을 따른 단면도일 수 있다.
상기 센터 절연층(212c)은, 센터 예비 절연층(212b)에 대해 절연층의 리세스(212r)를 형성함으로써 형성될 수 있다.
상기 절연층의 리세스(212r)는 사각형, 삼각형 등의 다각형 형상의 트렌치를 포함할 수 있다. 또한 상기 절연층의 리세스(212r)는 반원형, 반 타원형 등의 곡률 리세스를 포함할 수 있다.
실시예에 의하면 센터 절연층(212c)의 절연층의 리세스(212r)를 통해 이후 진행되는 도금층 형성공정에서 상기 반도체 발광소자(150)의 저면과 상기 센터 절연층(212c) 사이에 제1 도금층(240a)이 효율적으로 형성됨으로써 반도체 발광소자(150) 저면 전면에 고르게 전원이 인가 가능하여 디스플레이의 휘도를 현저히 향상시킬 수 있는 특별한 기술적 효과가 있다.
다음으로 도 14를 참조하면, 반도체 발광소자(150N)가 유체가 채워진 챔버에 투입될 수 있으며, 소정의 자성을 띈 조립 장치로부터 발생하는 자기장에 의해 반도체 발광소자(150N)는 조립 기판(200)으로 이동할 수 있다.
이때 조립 기판(200)의 조립 홀(207H)에 인접한 발광소자(150N)는 제1, 제2 조립 전극들(210,220)의 전기장에 의한 유전영동 힘(DEP force)에 의해 조립 홀(207)에 조립될 수 있다.
다음으로 도 15는 실시예에서의 반도체 발광소자(150)의 단면도이며, 상기 반도체 발광소자(150N)는 도시된 바와 같이 수직형 반도체 발광소자로 구현될 수 있으나 이에 한정되지 않고 수평형 발광소자가 채용될 수 있다.
상기 반도체 발광소자(150N)는 제1 도전형 반도체층(152a), 제2 도전형 반도체층(152c) 및 그 사이에 배치되는 활성층(152b)을 포함할 수 있다. 상기 제1 도전형 반도체층(152a)은 n형 반도체층일 수 있고, 제2 도전형 반도체층(152c)은 p형 반도체층일 수 있으나 이에 한정되는 것은 아니다.
상기 제1 도전형 반도체층(152a)에는 제1 전극층(154a)이 배치될 수 있고, 제2 도전형 반도체층(152c)에 제2 전극층(154b)이 배치될 수 있다. 이를 위해서는 제1 도전형 반도체층(152a) 또는 제2 도전형 반도체층(152c)의 일부 영역이 외부로 노출될 수 있다.
반도체 발광소자(150N)는 자성체를 갖는 자성층(미도시)을 포함할 수 있다. 상기 자성층은 니켈(Ni) 등 자성을 갖는 금속을 포함할 수 있다. 유체 내로 투입된 반도체 발광소자(150N)는 자성층을 포함하므로, 조립 장치로부터 발생하는 자기장에 의해 조립 기판(200)로 이동할 수 있다. 상기 자성층은 발광소자의 상측 또는 하측 또는 양측에 모두 배치될 수 있다.
상기 반도체 발광소자(150N)는 상면 및 측면을 둘러싸는 패시베이션층(156)을 포함할 수 있다. 패시베이션층(156)은 실리카, 알루미나 등의 무기물 절연체를 PECVD, LPCVD, 스퍼터링 증착법 등을 통해 형성될 수 있다. 반도체 발광소자(150N)가 조립 기판(200)에 조립된 후에 디스플레이 장치의 제조 공정에서, 패시베이션층(156) 중 일부 영역이 식각될 수 있다.
실시예에 따른 상기 반도체 발광소자(150N)는 돌출된 반도체층(152P)을 포함할 수 있다. 예를 들어, 상기 반도체 발광소자(150N)에서 제2 도전형 반도체층(152c)의 측면 일부가 상기 제1 도전형 반도체층(152a) 보다 측면으로 돌출될 수 있다.
또한 상기 돌출된 반도체층(152P) 상에는 패시베이션층(156)이 형성되지 않고 노출될 수 있다.
실시예에 의하면, 돌출된 반도체층(152P)에 의해 DEP force를 반도체 발광소자(150)의 하측이 더 받으므로 반도체 발광소자(150)의 상하 방향성의 제어가 되는 특별한 기술적 효과가 있다.
예를 들어, 상기 반도체 발광소자(150N)자 수직형 발광소자인 경우, 제1 도전형 반도체층(152a)과 제2 도전형 반도체층(152c)의 방향성은 조립 전극들(210,220)과 전기적 연결에 있어서 중요하다.
종래기술에서는 반도체 발광소자(150N)자 수직형 발광소자인 경우, 제1 도전형 반도체층(152a)과 제2 도전형 반도체층(152c)의 방향성 제어가 어려웠는데, 실시예에 의하면 반도체 발광소자가 돌출된 반도체층(152P)를 구비하며, 돌출된 반도체층(152P)에 더 높은 DEP force가 가해지므로, 제2 도전형 반도체층(152c)의 방향을 조립 전극들(210,220) 방향으로 제어할 수 있는 특별한 기술적 효과가 있다.
다시 도 14를 참조하면, 실시예에서 제1 조립 전극(210)과 제2 조립 전극(220)에 조립 신호 인가 방법과 관련하여, 제1 조립 전극(210)과 제2 조립 전극(220)에 교류 신호를 인가할 수 있다. 이때 제2 조립 전극(220)에 V+/V- 신호를 인가하고, 제1 조립 전극(210)은 접지Ground) 될 수 있다.
실시예에서 제1 조립 전극(210)은 접지되고 제2 조립 전극(220)에 V+/V-를 인가하여 전압 강하를 방지하여 높은 조립력을 유지할 수 있는 특별한 기술적 효과가 있다.
또한 실시예에서 제1 조립 전극(210)에 접지를 둠에 따라 조립 영역 이외의 영역에 전기장 차폐 역할을 함으로써 격벽에 반도체 발광소자가 붙는 영향을 최소화하기 위한 특별한 기술적 효과가 있다.
예를 들어, 실시예에 의하면 조립 홀 상측에 전계 차폐를 통해 DEP Force의 분포가 조립 홀 내부 센터에서 강하고 균일하게 분포하도록 하고, 조립 홀 상측에서는 그 분포 강도를 약하게 제어할 수 있다. 이를 통해 조립 홀 상측에 조립 대상이 아닌 반도체 발광소자가 위치하지 못하도록 하여 조립 홀 입구를 막지 못하고, 조립될 반도체 발광소자가 조립 홀로 진입하지 못하는 스크린 현상(screening effect)의 문제를 해결할 수 있는 특별한 기술적 효과가 있다.
실시예가 적용된 전기장(E field) gradient 분포에 의하면, 조립 격벽(207) 조립 홀 상측의 E field(log)는 약 6이며(log scale 기준), 다른 내부 기술에 비해서 약 1,000배 내지 10,000배 정도 낮아진 상태이다.
그러므로 실시예에 의하면 제2 조립 전극(220)에 V+/V-신호를 인가하고, 제1 조립 전극(210)은 접지Ground) 됨에 따라 전기 차폐 효과 있는 조립 전극 구조를 구현할 수 있으며, 이에 따라 조립 격벽 주위의 E filed gradient 가 적어 DEP Force의 분포가 조립 홀 내부 센터에서 강하고 균일하게 분포하도록 하고, 조립 홀 상측에서는 그 분포 강도를 약하게 제어할 수 있다.
결국 실시예에 의하면 조립 홀 상측에 조립 대상이 아닌 반도체 발광소자가 위치하지 못하도록 하여 조립 홀 입구를 막지 못하고, 조립될 반도체 발광소자가 조립 홀로 진입하지 못하는 스크린 현상(screening effect)의 문제를 해결하여 DEP Force를 균일하게 조립할 조립 홀에 집중시킴으로써 조립 수율을 현저히 증가시킬 수 있는 특별한 기술적 효과가 있다.
다음으로 도 16a를 참조하면, 조립 홀(207H)의 센터 절연층(212c) 상에 반도체 발광소자(150N)가 위치될 수 있다.
앞서 기술한 바와 같이, 도 13은 실시예에서 센터 절연층(212c)에 대한 사시 예시도이며, 16a에서의 센터 절연층(212c)은 도 13에서 C1-C1' 선을 따른 단면도일 수 있다.
한편, 16b는 도 13에서 C1-C1' 선에 수직한 선을 따른 단면도일 수 있다.
도 16b를 참조하면, 도금공정 중에 반도체 발광소자(150N)의 절연층 상에 고정을 위해 감광막(290)을 이용할 수 있다. 예를 들어, 센터 예비 절연층(212b) 상에 배치된 반도체 발광소자(150N) 상에 소정의 감광막(290) 스프레이 코팅할 수 있으며, 패터닝을 통해 도 16a와 같이 제1, 제2 조립 전극(210, 220)이 있는 영역의 감광막(290)을 현상하여 제거하고, 도 16b와 같이 제1, 제2 조립 전극(210, 220)이 없는 영역의 감광막(290)은 잔존하여 반도체 발광소자(150N)를 고정할 수 있다.
상기 감광막(290)은 Negative PR일 수 있으나 이에 한정되는 것은 아니다.
다시 도 16a를 참조하면, 실시예에서 제1, 제2 조립 전극들(210,220) 상에 배치되는 절연층(212)은 상기 반도체 발광소자(150) 저면에 배치되는 센터 절연층(212c)과 상기 센터 절연층(212c)의 양측에 이격되어 배치된 에지 절연층(212a)을 포함하며, 상기 센터 절연층(212c)은 절연층의 리세스(212r)를 포함할 수 있다.
즉, 도 16에 도시된 바와 달리, 반도체 발광소자(150N)의 일부 영역은 절연층의 리세스(212r)에 의해 센터 절연층(212c)과 이격될 수 있으나, 나머지 영역은 센터 예비 절연층(212b)과 접한 상태를 유지할 수 있다.
상기 절연층의 리세스(212r)는 사각형, 삼각형 등의 다각형 형상의 트렌치 또는 반원형, 반 타원형 등의 곡률 리세스를 포함할 수 있다.
상기 절연층의 리세스(212r) 입구에는 도 16b에 도시된 감광막(290)이 위치하지 않게 제거된다.
다음으로 도 17을 참조하면, 실시예는 상기 도금층(240)은 상기 반도체 발광소자(150)의 저면과 상기 센터 절연층(212c) 사이에도 배치되는 제1 도금층(240a)을 포함함으로써 반도체 발광소자(150) 저면 전면에 고르게 전원이 인가 가능하여 디스플레이의 휘도를 현저히 향상시킬 수 있는 특별한 기술적 효과가 있다.
상기 제1 도금층(240a)은 SnAg 또는 Cu 도금을 포함할 수 있으나 이에 한정되는 것은 아니다.
실시예에서 제1 도금층(240a) 형성공정에 있어서, 돌출된 반도체층(152P)에 소정의 음의 전원을 인가함으로써 제1 도금층(240a)이 반도체 발광소자(150)의 저면과 상기 센터 절연층(212c) 사이에 효율적으로 도금되는 특별한 기술적 효과가 있다.
상기 제1 도금층(240a)은 상기 센터 절연층(212c)의 절연층의 리세스(212r)에도 배치될 수 있다.
내부연구에 의하면, 반도체 발광소자(150N)와 센터 절연층(212c)의 절연층 사이에 도금층 형성이 원할하지 못한 기술적 어려움이 있었다.
예를 들어, 제1, 제2 조립 전극들(210, 220)에 대해서만 음의 전원을 인가한 상태에서 도금이 진행되는 경우, 제1, 제2 조립 전극들(210, 220)로부터 도금층이 형성되어 확장됨에 따라 반도체 발광소자(150N)와 센터 절연층(212c)의 절연층 사이의 입구가 막히어 도금층 형성이 원할하지 못한 어려움이 있었다.
그런데 실시예에서 돌출된 반도체층(152P)에 소정의 음의 전원을 인가하고, 반도체 발광소자(150N)의 제2 전극층(154b)이 시드층 기능을 함으로써 제1 도금층(240a)이 반도체 발광소자(150)의 저면과 상기 센터 절연층(212c) 사이에 효과적으로 도금되는 특별한 기술적 효과가 있다.
또한 실시예에 의하면 상기 제1 도금층(240a)은 돌출된 반도체층(152P) 상에도 형성될 수 있고, 이를 통해 이후 진행되는 제2 도금층(240b)의 형성공정이 더욱 원활이 진행될 수 있다.
실시예에 의하면 센터 절연층(212c)의 절연층의 리세스(212r)를 통해 제1 도금층(240a) 형성공정이 진행됨으로써 상기 반도체 발광소자(150)의 저면과 상기 센터 절연층(212c) 사이에 제1 도금층(240a)이 효율적으로 형성됨으로써 반도체 발광소자(150) 저면 전면에 고르게 전원이 인가 가능하여 디스플레이의 휘도를 현저히 향상시킬 수 있는 특별한 기술적 효과가 있다.
다음으로 도 18을 참조하면, 상기 제1, 제2 조립 전극들(210, 220)에 대해서도 음의 전원을 인가함으로써 제2 도금층(240b)이 형성될 수 있다.
상기 제2 도금층(240b)은 상기 센터 절연층(212c)과 상기 에지 절연층(212a)에 의해 노출되는 제1, 제2 조립 전극들(210,220)의 상면과 접할 수 있다.
이에 따라 상기 제1 조립 전극(210), 제2 조립 전극(220)과 상기 반도체 발광소자(150)를 전기적으로 연결하는 상기 도금층(240)은, 상기 반도체 발광소자(150)의 저면과 상기 센터 절연층(212c) 사이에 배치되는 제1 도금층(240a)과 상기 반도체 발광소자(150)의 측면과 상기 제1, 제2 조립 전극들(210,220) 사이에 배치되는 제2 도금층(240b)을 포함할 수 있다.
실시예에 의하면, 상기 도금층(240)이 상기 반도체 발광소자(150)의 측면과 상기 제1, 제2 조립 전극들(210,220) 사이에 배치되는 제2 도금층(240b)을 포함하여 조립 전극과 반도체 발광소자를 전기적으로 연결하는 패널 배선공정에서 전기적 컨택 성능을 향상시켜 전기적 신뢰성을 향상시킬 수 있다.
이에 따라 실시예에 의하면 내부기술에서 반도체 발광소자 칩의 저면에 솔더를 제거하여 조립 불량을 줄일 수 있으며, 메탈 컨택 공정 중 발생할 수 있는 발광소자 칩의 이탈을 방지할 수 있다.
또한 실시예는 상기 도금층(240)은 상기 반도체 발광소자(150)의 저면과 상기 센터 절연층(212c) 사이에도 배치되는 제1 도금층(240a)을 포함함으로써 반도체 발광소자(150) 저면 전면에 고르게 전원이 인가 가능하여 디스플레이의 휘도를 현저히 향상시킬 수 있는 특별한 기술적 효과가 있다.
다음으로 도 19는 반도체 발광소자의 디스플레이 장치(301)의 단면도이다.
도 19를 참조하면, 도 16b에 도시된 감광막(290)이 제거된 후에 조립 홀(207H)에 소정의 투광성 레진(251)을 충진할 수 있으며, 상기 반도체 발광소자(150N)와 전기적으로 연결되는 제2 패널 배선(260)을 형성할 수 있다.
실시예에 따른 반도체 발광소자 디스플레이 장치에 의하면, 조립 전극과 반도체 발광소자를 전기적으로 연결하는 도금층(240)이 반도체 발광소자(150)의 측면과 제1, 제2 조립 전극들(210,220) 사이에 배치되는 제2 도금층(240b)을 포함하여 조립 전극과 반도체 발광소자를 전기적으로 연결하는 패널 배선공정에서 전기적 컨택 성능을 향상시켜 전기적 신뢰성을 향상시킬 수 있다.
이에 따라 실시예에 의하면 내부기술에서 반도체 발광소자 칩의 저면에 솔더를 제거하여 조립 불량을 줄일 수 있으며, 메탈 컨택 공정 중 발생할 수 있는 발광소자 칩의 이탈을 방지할 수 있다.
또한 실시예에 의하면, 상기 도금층(240)은 상기 반도체 발광소자(150)의 저면과 상기 센터 절연층(212c) 사이에도 배치되는 제1 도금층(240a)을 포함함으로써 반도체 발광소자(150) 저면 전면에 고르게 전원이 인가 가능하여 디스플레이의 휘도를 현저히 향상시킬 수 있는 특별한 기술적 효과가 있다.
또한 실시예에 의하면, 돌출된 반도체층(152P)에 의해 DEP force를 반도체 발광소자(150)의 하측이 더 받으므로 반도체 발광소자(150)의 상하 방향성의 제어가 되는 특별한 기술적 효과가 있다.
또한 실시예에 의하면, 유전영동(dielectrophoresis, DEP)을 이용한 자가조립 방식에서 DEP force의 불균일성 등으로 인해 자가 조립률이 낮은 문제를 해결할 수 있는 기술적 효과가 있다.
또한 실시예에 의하면 조립 홀 상측에 조립 대상이 아닌 반도체 발광소자가 위치하지 못하도록 하여 조립 홀 입구를 막지 못하고, 조립될 반도체 발광소자가 조립 홀로 진입하지 못하는 스크린 현상(screening effect)의 문제를 해결하여 DEP Force를 균일하게 조립할 조립 홀에 집중시킴으로써 조립 수율을 현저히 증가시킬 수 있는 기술적 효과가 있다.
상기의 상세한 설명은 모든 면에서 제한적으로 해석되어서는 아니되고 예시적인 것으로 고려되어야 한다. 실시예의 범위는 첨부된 청구항의 합리적 해석에 의해 결정되어야 하고, 실시예의 등가적 범위 내에서의 모든 변경은 실시예의 범위에 포함된다.
실시예는 영상이나 정보를 디스플레이하는 디스플레이 분야에 채택될 수 있다.
실시예는 반도체 발광소자를 이용하여 영상이나 정보를 디스플레이하는 디스플레이 분야에 채택될 수 있다.
실시예는 마이크로급이나 나노급 반도체 발광소자를 이용하여 영상이나 정보를 디스플레이하는 디스플레이 분야에 채택될 수 있다.

Claims (11)

  1. 기판;
    상기 기판 상에 이격되어 배치된 제1 조립 전극, 제2 조립 전극;
    상기 제1 조립 전극, 상기 제2 조립 전극 상에 배치되는 절연층;
    소정의 조립 홀을 포함하며 상기 절연층 상에 배치되는 조립 격벽;
    상기 제1 조립 전극, 제2 조립 전극과 전기적으로 연결되는 도금층; 및
    상기 조립 홀 내에 배치되며 상기 도금층에 의해 상기 제1 조립 전극, 제2 조립 전극과 전기적으로 연결되는 반도체 발광소자;를 포함하는 반도체 발광소자의 디스플레이 장치.
  2. 제1항에 있어서,
    상기 절연층은,
    상기 반도체 발광소자 저면에 배치되는 센터 절연층과 상기 센터 절연층의 양측에 이격되어 배치된 에지 절연층을 포함하는, 반도체 발광소자의 디스플레이 장치.
  3. 제2항에 있어서,
    상기 센터 절연층은 절연층의 리세스를 포함하고,
    상기 센터 절연층의 제1 두께는 상기 에지 절연층의 제2 두께보다 작은, 반도체 발광소자의 디스플레이 장치.
  4. 제3항에 있어서,
    상기 도금층은, 상기 반도체 발광소자의 저면과 상기 센터 절연층 사이에 배치되는 제1 도금층과 상기 반도체 발광소자의 측면과 상기 제1, 제2 조립 전극들 사이에 배치되는 제2 도금층을 포함하는, 반도체 발광소자의 디스플레이 장치.
  5. 제4항에 있어서,
    상기 제1 도금층은 상기 센터 절연층의 절연층의 리세스에도 배치되는, 반도체 발광소자의 디스플레이 장치.
  6. 제4항에 있어서,
    상기 제2 도금층의 일단은 상기 센터 절연층과 상기 에지 절연층에 의해 노출되는 제1, 제2 조립 전극들의 상면과 접하며,
    상기 제2 도금층의 타단은 상기 제1 도금층과 접하며, 상기 반도체 발광소자의 측면과 접하는, 반도체 발광소자의 디스플레이 장치.
  7. 제4항에 있어서,
    상기 반도체 발광소자는, 순차적으로 배치된 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층을 포함하며,
    상기 반도체 발광소자는 상기 제2 도전형 반도체층의 측면 일부가 상기 제1 도전형 반도체층 보다 측면으로 연장된 돌출된 반도체층을 포함하는, 반도체 발광소자의 디스플레이 장치.
  8. 제7항에 있어서,
    상기 제1 도금층은 상기 돌출된 반도체층 상에도 형성되는 반도체 발광소자의 디스플레이 장치.
  9. 기판;
    상기 기판 상에 이격되어 배치된 제1 조립 전극, 제2 조립 전극;
    상기 제1 조립 전극, 상기 제2 조립 전극 상에 배치되는 절연층;
    소정의 조립 홀을 포함하며 상기 절연층 상에 배치되는 조립 격벽;
    상기 제1 조립 전극, 제2 조립 전극과 전기적으로 연결되는 도금층; 및
    상기 조립 홀 내에 배치되며 상기 도금층에 의해 상기 제1 조립 전극, 제2 조립 전극과 전기적으로 연결되는 반도체 발광소자;를 포함하며,
    상기 반도체 발광소자는, 순차적으로 배치된 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층을 포함하며,
    상기 반도체 발광소자는 상기 제2 도전형 반도체층의 측면 일부가 상기 제1 도전형 반도체층 보다 측면으로 연장된 돌출된 반도체층을 포함하는, 반도체 발광소자의 디스플레이 장치.
  10. 제9항에 있어서,
    상기 도금층은, 상기 반도체 발광소자의 저면과 상기 센터 절연층 사이에 배치되는 제1 도금층과 상기 반도체 발광소자의 측면과 상기 제1, 제2 조립 전극들 사이에 배치되는 제2 도금층을 포함하는, 반도체 발광소자의 디스플레이 장치.
  11. 제10항에 있어서,
    상기 제1 도금층은 상기 돌출된 반도체층 상에도 형성되는 반도체 발광소자의 디스플레이 장치.
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