WO2023191151A1 - 반도체 발광 소자 및 디스플레이 장치 - Google Patents

반도체 발광 소자 및 디스플레이 장치 Download PDF

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WO2023191151A1
WO2023191151A1 PCT/KR2022/004698 KR2022004698W WO2023191151A1 WO 2023191151 A1 WO2023191151 A1 WO 2023191151A1 KR 2022004698 W KR2022004698 W KR 2022004698W WO 2023191151 A1 WO2023191151 A1 WO 2023191151A1
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WO
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light emitting
electrode
semiconductor light
permanent magnet
emitting device
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Application number
PCT/KR2022/004698
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English (en)
French (fr)
Inventor
박형조
최윤영
Original Assignee
엘지전자 주식회사
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    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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    • H01L33/02—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/14—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a carrier transport control structure, e.g. highly-doped semiconductor layer or current-blocking structure
    • H—ELECTRICITY
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    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/36—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes
    • H01L33/38—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes with a particular shape

Definitions

  • LCDs liquid crystal displays
  • OLED displays OLED displays
  • Micro-LED displays Micro-LED displays
  • micro-LED displays require more than millions of micro-LEDs, there is a technical problem that makes it difficult to quickly and accurately transfer micro-LEDs to the display panel.
  • Transfer technologies that have been recently developed include the pick and place process, laser lift-off method, or self-assembly method.
  • the semiconductor light emitting device is provided with a magnetic layer that is magnetized by an external magnet.
  • the magnetic layer is made of a ferromagnetic material such as cobalt (Co) or nickel (Ni).
  • the magnetization direction (arrow in FIG. 2) is formed in a direction parallel to the surface of the semiconductor light-emitting device 1, or the magnetization direction (arrow in FIG. 3) is formed in a direction perpendicular to the surface of the semiconductor light-emitting device 2. do.
  • the first magnetization characteristic curve 3 is a magnetization characteristic curve when the magnetization direction (arrow in FIG. 2) is formed in a direction parallel to the surface of the semiconductor light emitting device 1.
  • the second magnetization characteristic curve 4 is a magnetization characteristic curve when the magnetization direction (arrow in FIG. 3) is formed in a direction perpendicular to the surface of the semiconductor light emitting device 2.
  • the magnetization intensity (B1) is the direction in which the magnetization direction (arrow in FIG. 8) is perpendicular to the surface of the semiconductor light-emitting device 2. is greater than the magnetization intensity (B2) when formed.
  • each semiconductor light-emitting device since the magnetization direction of each semiconductor light-emitting device is randomly formed and the magnetization intensity is different, when numerous semiconductor light-emitting devices are moved in the fluid by an external magnet, as shown in FIG. 5, numerous semiconductor light-emitting devices 5 and 6 stick together and form a cluster. When the semiconductor light emitting devices 5 and 6 are stuck to each other like this, there is a problem that one of the semiconductor light emitting devices 5 and 6 is difficult to assemble into the corresponding hole on the substrate, resulting in a decrease in the assembly rate.
  • the embodiments aim to solve the above-described problems and other problems.
  • Another object of the embodiment is to provide a semiconductor light emitting device and a display device that can improve the assembly rate.
  • another purpose of the embodiment is to provide a semiconductor light emitting device and a display device that can improve yield or productivity.
  • the light emitting unit includes a first region and a second light emitting region surrounding the first light emitting region, the permanent magnet layer is in contact with the surface of the first light emitting region, and the first electrode is located in the second light emitting region. can come into contact with the surface.
  • the second electrode may have a shape corresponding to the shape of the permanent magnet layer.
  • the permanent magnet layer may include a pattern embedded in the first electrode.
  • the permanent magnet layer may include one of a magnet material having a coercive force of at least 500Oe, a ceramic magnet material, and a metal magnet material.
  • the electrical conductivity of the permanent magnet layer may be smaller than the electrical conductivity of the first electrode.
  • a display device includes: a substrate including a plurality of sub-pixels; a plurality of first assembly wirings for each of the plurality of sub-pixels; a plurality of second assembly wirings for each of the plurality of sub-pixels; a partition wall having a plurality of assembly holes in each of the plurality of sub-pixels; a plurality of semiconductor light emitting devices in each of the plurality of assembly holes; and a connection electrode surrounding a side of each of the plurality of semiconductor light emitting devices.
  • each light emitting element includes: a light emitting unit; a permanent magnetic layer on at least one side of the lower or upper side of the light emitting unit; a first electrode on the lower side of the light emitting unit; and a second electrode on the upper side of the light emitting unit, wherein the first electrode may be in contact with the lower side of the light emitting unit.
  • the permanent magnet layers of each of the plurality of semiconductor light emitting devices may have the same magnetization intensity.
  • the permanent magnet layers of each of the plurality of semiconductor light emitting devices may have the same magnetization direction.
  • the electrical conductivity of the permanent magnet layer may be smaller than the electrical conductivity of the first electrode.
  • the permanent magnet layers 158 of each of the plurality of semiconductor light emitting devices 150 manufactured on a wafer basis using a magnetization device may have the same magnetization direction and/or the same magnetization intensity.
  • the magnetization process is optimized so that the permanent magnet layer 158 of each of the semiconductor light-emitting devices 150 has the same magnetization direction and/or the same magnetization intensity. You can. Therefore, as shown in FIG. 17, when the magnetic field of the external magnet 1000 is applied and moved during self-assembly, the plurality of semiconductor light-emitting devices 150 in the fluid are aligned in the same direction with respect to the external magnet 1000 and are immediately positioned upward.
  • the semiconductor light emitting device 150 corresponding to each assembly hole on the substrate can be accurately and quickly assembled, and the assembly rate and yield can be significantly improved.
  • the number of semiconductor light emitting devices 150 that follow the external magnet 1000 is similar or almost the same whenever the external magnet 1000 moves, reproducibility can be ensured and productivity can be improved.
  • the first semiconductor light-emitting device, the second semiconductor light-emitting device, and the third semiconductor light-emitting device that generate different color lights are all provided with a permanent magnet layer 158 having the same magnetization direction and/or the same magnetization intensity. You can have it. Therefore, through a single self-assembly process, the first semiconductor light-emitting device, the second semiconductor light-emitting device, and the third semiconductor light-emitting device can be accurately and quickly assembled into each assembly hole on the board at the same time, thereby improving the assembly rate and yield. In addition, productivity can be increased by dramatically shortening the process.
  • the permanent magnet layer 158 may be a current blocking layer. That is, the electrical conductivity of the permanent magnet layer 158 may be smaller than that of the first electrode 154. Therefore, when a current flows perpendicularly to the light emitting portion 150a due to the voltage applied between the first electrode 154 and the second electrode 155, the current avoids the permanent magnet layer 158 and flows into the permanent magnet layer 158. ) It is possible to obtain a current spreading effect that flows in a curved manner to the first electrode 154 located nearby. Accordingly, by supplying current to a wider area of the active layer of the light emitting unit, the amount of light generated can be increased and luminance can be improved.
  • Figure 1 shows the magnetization characteristic curve of a ferromagnetic material.
  • Figure 2 shows the magnetization direction being parallel to the surface of the semiconductor light emitting device.
  • Figure 6 shows a living room of a house where a display device according to an embodiment is installed.
  • Figure 7 is a block diagram schematically showing a display device according to an embodiment.
  • FIG. 8 is a circuit diagram showing an example of the pixel of FIG. 7.
  • FIG. 9 is an enlarged view of the first panel area in the display device of FIG. 6.
  • Figure 10 is an enlarged view of area A2 in Figure 9.
  • Figure 11 is a diagram showing an example in which a light emitting device according to an embodiment is assembled on a substrate by a self-assembly method.
  • FIG. 12 is a partial enlarged view of area A3 in FIG. 11.
  • Figure 14 is a cross-sectional view showing a semiconductor light-emitting device according to the first embodiment.
  • Figure 17 shows the movement of an external magnet and a plurality of semiconductor light emitting devices during self-assembly.
  • FIG. 18A shows the flow of current in a semiconductor light emitting device according to a comparative example.
  • Figure 20 is a plan view showing the first electrode and permanent magnet layer of the semiconductor light emitting device according to the second embodiment.
  • Figure 21 shows the flow of current in a semiconductor light emitting device according to the second embodiment.
  • Figure 22 is a cross-sectional view showing a semiconductor light-emitting device according to the third embodiment.
  • Figure 23 is a plan view showing the first electrode and permanent magnet layer of the semiconductor light emitting device according to the third embodiment.
  • Figure 24 shows the flow of current in a semiconductor light emitting device according to the third embodiment.
  • Figure 25 is a cross-sectional view showing a semiconductor light-emitting device according to the fourth embodiment.
  • Figure 26 is a cross-sectional view showing a semiconductor light-emitting device according to the fifth embodiment.
  • Figure 27 is a plan view showing a display device according to an embodiment.
  • FIG. 28 is a cross-sectional view taken along line C1-C2 of the first sub-pixel in the display device according to the embodiment of FIG. 27.
  • Display devices described in this specification include TVs, shines, mobile phones, smart phones, head-up displays (HUDs) for automobiles, backlight units for laptop computers, displays for VR or AR, etc. You can. However, the configuration according to the embodiment described in this specification can be applied to a device capable of displaying even if it is a new product type that is developed in the future.
  • HUDs head-up displays
  • Figure 6 shows a living room of a house where a display device according to an embodiment is installed.
  • the display device 100 of the embodiment can display the status of various electronic products such as a washing machine 101, a robot vacuum cleaner 102, and an air purifier 103, and displays the status of each electronic product and an IOT-based You can communicate with each other and control each electronic product based on the user's setting data.
  • the display device 100 may include a flexible display manufactured on a thin and flexible substrate.
  • Flexible displays can bend or curl like paper while maintaining the characteristics of existing flat displays.
  • a unit pixel refers to the minimum unit for implementing one color.
  • a unit pixel of a flexible display may be implemented by a light-emitting device.
  • the light emitting device may be Micro-LED or Nano-LED, but is not limited thereto.
  • a display device may include a display panel 10, a driving circuit 20, a scan driver 30, and a power supply circuit 50.
  • the display device 100 of the embodiment may drive the light emitting device in an active matrix (AM) method or a passive matrix (PM) method.
  • AM active matrix
  • PM passive matrix
  • the driving circuit 20 may include a data driver 21 and a timing control unit 22.
  • the display panel 10 may be divided into a display area (DA) and a non-display area (NDA) disposed around the display area (DA).
  • the display area DA is an area where pixels PX are formed to display an image.
  • the display panel 10 includes data lines (D1 to Dm, m is an integer greater than 2), scan lines (S1 to Sn, n is an integer greater than 2) that intersect the data lines (D1 to Dm), and a high potential voltage.
  • the pixels (PX) connected to the high-potential voltage line (VDDL) supplied, the low-potential voltage line (VSSL) supplied with the low-potential voltage, and the data lines (D1 to Dm) and scan lines (S1 to Sn). It can be included.
  • Each of the first sub-pixel (PX1), the second sub-pixel (PX2), and the third sub-pixel (PX3) includes at least one of the data lines (D1 to Dm), at least one of the scan lines (S1 to Sn), and It can be connected to the above voltage line (VDDL).
  • the first sub-pixel PX1 may include light-emitting devices LD, a plurality of transistors for supplying current to the light-emitting devices LD, and at least one capacitor Cst.
  • each of the first sub-pixel (PX1), the second sub-pixel (PX2), and the third sub-pixel (PX3) may include only one light emitting element (LD) and at least one capacitor (Cst). It may be possible.
  • Each of the light emitting elements LD may be a semiconductor light emitting diode including a first electrode, a plurality of conductive semiconductor layers, and a second electrode.
  • the first electrode may be an anode electrode and the second electrode may be a cathode electrode, but this is not limited.
  • the light emitting device may be one of a horizontal light emitting device, a flip chip type light emitting device, and a vertical light emitting device.
  • the plurality of transistors may include a driving transistor (DT) that supplies current to the light emitting elements (LD) and a scan transistor (ST) that supplies a data voltage to the gate electrode of the driving transistor (DT).
  • the driving transistor DT is connected to a gate electrode connected to the source electrode of the scan transistor ST, a source electrode connected to the high potential voltage line VDDL to which a high potential voltage is applied, and the first electrodes of the light emitting elements LD. It may include a connected drain electrode.
  • the scan transistor (ST) has a gate electrode connected to the scan line (Sk, k is an integer satisfying 1 ⁇ k ⁇ n), a source electrode connected to the gate electrode of the driving transistor (DT), and a data line (Dj, j). It may include a drain electrode connected to an integer satisfying 1 ⁇ j ⁇ m.
  • the capacitor Cst is formed between the gate electrode and the source electrode of the driving transistor DT.
  • the storage capacitor (Cst) charges the difference between the gate voltage and source voltage of the driving transistor (DT).
  • the driving transistor (DT) and the scan transistor (ST) may be formed of a thin film transistor.
  • the driving transistor (DT) and the scan transistor (ST) are explained with a focus on being formed of a P-type MOSFET (Metal Oxide Semiconductor Field Effect Transistor), but the present invention is not limited thereto.
  • the driving transistor (DT) and scan transistor (ST) may be formed of an N-type MOSFET. In this case, the positions of the source and drain electrodes of the driving transistor (DT) and the scan transistor (ST) may be changed.
  • each of the first sub-pixel (PX1), the second sub-pixel (PX2), and the third sub-pixel (PX3) includes one driving transistor (DT), one scan transistor (ST), and one capacitor ( Although it is exemplified to include 2T1C (2 Transistor - 1 capacitor) with Cst), the present invention is not limited thereto.
  • Each of the first sub-pixel (PX1), the second sub-pixel (PX2), and the third sub-pixel (PX3) may include a plurality of scan transistors (ST) and a plurality of capacitors (Cst).
  • the second sub-pixel (PX2) and the third sub-pixel (PX3) can be represented by substantially the same circuit diagram as the first sub-pixel (PX1), detailed descriptions thereof will be omitted.
  • the driving circuit 20 outputs signals and voltages for driving the display panel 10.
  • the driving circuit 20 may include a data driver 21 and a timing controller 22.
  • the data driver 21 receives digital video data (DATA) and source control signal (DCS) from the timing control unit 22.
  • the data driver 21 converts digital video data (DATA) into analog data voltages according to the source control signal (DCS) and supplies them to the data lines (D1 to Dm) of the display panel 10.
  • the timing control unit 22 receives digital video data (DATA) and timing signals from the host system.
  • Timing signals may include a vertical sync signal, a horizontal sync signal, a data enable signal, and a dot clock.
  • the host system may be an application processor in a smartphone or tablet PC, a monitor, or a system-on-chip in a TV.
  • the timing control unit 22 generates control signals to control the operation timing of the data driver 21 and the scan driver 30.
  • the control signals may include a source control signal (DCS) for controlling the operation timing of the data driver 21 and a scan control signal (SCS) for controlling the operation timing of the scan driver 30.
  • DCS source control signal
  • SCS scan control signal
  • the driving circuit 20 may be disposed in the non-display area (NDA) provided on one side of the display panel 10.
  • the driving circuit 20 may be formed of an integrated circuit (IC) and mounted on the display panel 10 using a chip on glass (COG) method, a chip on plastic (COP) method, or an ultrasonic bonding method.
  • COG chip on glass
  • COP chip on plastic
  • ultrasonic bonding method The present invention is not limited to this.
  • the driving circuit 20 may be mounted on a circuit board (not shown) rather than on the display panel 10.
  • the data driver 21 may be mounted on the display panel 10 using a chip on glass (COG) method, a chip on plastic (COP) method, or an ultrasonic bonding method, and the timing control unit 22 may be mounted on a circuit board. there is.
  • COG chip on glass
  • COP chip on plastic
  • the scan driver 30 receives a scan control signal (SCS) from the timing control unit 22.
  • the scan driver 30 generates scan signals according to the scan control signal SCS and supplies them to the scan lines S1 to Sn of the display panel 10.
  • the scan driver 30 may include a plurality of transistors and may be formed in the non-display area NDA of the display panel 10.
  • the scan driver 30 may be formed as an integrated circuit, and in this case, it may be mounted on a gate flexible film attached to the other side of the display panel 10.
  • the power supply circuit 50 may generate voltages necessary for driving the display panel 10 from the main power supplied from the system board and supply them to the display panel 10.
  • the power supply circuit 50 generates a high potential voltage (VDD) and a low potential voltage (VSS) for driving the light emitting elements (LD) of the display panel 10 from the main power supply to It can be supplied to the high potential voltage line (VDDL) and low potential voltage line (VSSL).
  • the power supply circuit 50 may generate and supply driving voltages for driving the driving circuit 20 and the scan driver 30 from the main power supply.
  • FIG. 9 is an enlarged view of the first panel area in the display device of FIG. 3.
  • the display device 100 of the embodiment may be manufactured by mechanically and electrically connecting a plurality of panel areas, such as the first panel area A1, by tiling.
  • the first panel area A1 may include a plurality of semiconductor light emitting devices 150 arranged for each unit pixel (PX in FIG. 7).
  • the unit pixel PX may include a first sub-pixel PX1, a second sub-pixel PX2, and a third sub-pixel PX3.
  • a plurality of red semiconductor light-emitting devices 150R are disposed in the first sub-pixel PX1
  • a plurality of green semiconductor light-emitting devices 150G are disposed in the second sub-pixel PX2
  • a plurality of blue semiconductor light-emitting devices are disposed in the second sub-pixel PX2.
  • (150B) may be disposed in the third sub-pixel (PX3).
  • the unit pixel PX may further include a fourth sub-pixel in which a semiconductor light-emitting device is not disposed, but this is not limited.
  • Figure 10 is an enlarged view of area A2 in Figure 9.
  • the display device 100 of the embodiment may include a substrate 200, assembly wiring 201 and 202, an insulating layer 206, and a plurality of semiconductor light emitting devices 150. More components may be included than this.
  • the assembly wiring may include a first assembly wiring 201 and a second assembly wiring 202 that are spaced apart from each other.
  • the first assembly wiring 201 and the second assembly wiring 202 may be provided to generate dielectrophoresis force (DEP force) to assemble the semiconductor light emitting device 150.
  • the semiconductor light emitting device 150 may be one of a horizontal semiconductor light emitting device, a flip chip type semiconductor light emitting device, and a vertical semiconductor light emitting device.
  • the semiconductor light-emitting device 150 may include, but is not limited to, a red semiconductor light-emitting device 150, a green semiconductor light-emitting device 150G, and a blue semiconductor light-emitting device 150B0 to form a unit pixel (sub-pixel).
  • red and green phosphors may be provided to implement red and green colors, respectively.
  • the substrate 200 may be a support member that supports components disposed on the substrate 200 or a protection member that protects the components.
  • the substrate 200 may be a rigid substrate or a flexible substrate.
  • the substrate 200 may be made of sapphire, glass, silicon, or polyimide. Additionally, the substrate 200 may include a flexible material such as PEN (Polyethylene Naphthalate) or PET (Polyethylene Terephthalate). Additionally, the substrate 200 may be made of a transparent material, but is not limited thereto.
  • the substrate 200 may function as a support substrate in a display panel, and may also function as an assembly substrate when self-assembling a light emitting device.
  • the substrate 200 may be a backplane equipped with circuits in the sub-pixels (PX1, PX2, PX3) shown in FIGS. 7 and 8, such as transistors (ST, DT), capacitors (Cst), signal wires, etc.
  • PX1, PX2, PX3 sub-pixels shown in FIGS. 7 and 8, such as transistors (ST, DT), capacitors (Cst), signal wires, etc.
  • ST, DT transistors
  • Cst capacitors
  • signal wires etc.
  • the insulating layer 206 may include an insulating and flexible organic material such as polyimide, PAC, PEN, PET, polymer, etc., or an inorganic material such as silicon oxide (SiO2) or silicon nitride series (SiNx), and may include a substrate. (200) may be integrated to form one substrate.
  • the insulating layer 206 may be a conductive adhesive layer that has adhesiveness and conductivity, and the conductive adhesive layer may be flexible and enable a flexible function of the display device.
  • the insulating layer 206 may be an anisotropic conductive film (ACF) or a conductive adhesive layer such as an anisotropic conductive medium or a solution containing conductive particles.
  • the conductive adhesive layer may be a layer that is electrically conductive in a direction perpendicular to the thickness, but electrically insulating in a direction horizontal to the thickness.
  • the insulating layer 206 may include an assembly hole 203 into which the semiconductor light emitting device 150 is inserted. Therefore, during self-assembly, the semiconductor light emitting device 150 can be easily inserted into the assembly hole 203 of the insulating layer 206.
  • the assembly hole 203 may be called an insertion hole, a fixing hole, an alignment hole, etc.
  • the assembly hall 203 may also be called a hall.
  • the assembly hole 203 may be called a hole, groove, groove, recess, pocket, etc.
  • the assembly hole 203 may be different depending on the shape of the semiconductor light emitting device 150.
  • the red semiconductor light emitting device, the green semiconductor light emitting device, and the blue semiconductor light emitting device each have different shapes, and may have an assembly hole 203 having a shape corresponding to the shape of each of these semiconductor light emitting devices.
  • the assembly hole 203 may include a first assembly hole for assembling a red semiconductor light emitting device, a second assembly hole for assembling a green semiconductor light emitting device, and a third assembly hole for assembling a blue semiconductor light emitting device. there is.
  • the red semiconductor light emitting device has a circular shape
  • the green semiconductor light emitting device has a first oval shape with a first minor axis and a second major axis
  • the blue semiconductor light emitting device has a second oval shape with a second minor axis and a second major axis.
  • the second major axis of the oval shape of the blue semiconductor light emitting device may be greater than the second major axis of the oval shape of the green semiconductor light emitting device
  • the second minor axis of the oval shape of the blue semiconductor light emitting device may be smaller than the first minor axis of the oval shape of the green semiconductor light emitting device.
  • methods for mounting the semiconductor light emitting device 150 on the substrate 200 may include, for example, a self-assembly method (FIG. 11) and a transfer method.
  • FIG. 11 is a diagram showing an example in which a light emitting device according to an embodiment is assembled on a substrate by a self-assembly method
  • FIG. 12 is a partial enlarged view of area A3 of FIG. 11.
  • Figure 12 is a diagram with area A3 rotated by 180 degrees for convenience of explanation.
  • FIGS. 11 and 12 Based on FIGS. 11 and 12 , an example in which a semiconductor light emitting device according to an embodiment is assembled into a display panel by a self-assembly method using an electromagnetic field will be described.
  • the assembled substrate 200 which will be described later, can also function as the panel substrate 200a in a display device after assembly of the light emitting device, but the embodiment is not limited thereto.
  • the semiconductor light emitting device 150 may be introduced into the chamber 1300 filled with the fluid 1200, and the semiconductor light emitting device 150 may be placed on the assembly substrate ( 200). At this time, the light emitting device 150 adjacent to the assembly hole 207H of the assembly substrate 200 may be assembled into the assembly hole 207H by DEP force caused by the electric field of the assembly wiring.
  • the fluid 1200 may be water such as ultrapure water, but is not limited thereto.
  • the chamber may be called a water tank, container, container, etc.
  • the assembled substrate 200 may be placed on the chamber 1300. Depending on the embodiment, the assembled substrate 200 may be input into the chamber 1300.
  • the semiconductor light emitting device 150 may be implemented as a vertical semiconductor light emitting device as shown, but is not limited to this and a horizontal light emitting device may be employed.
  • the semiconductor light emitting device 150 may include a magnetic layer (not shown) containing a magnetic material.
  • the magnetic layer may include a magnetic metal such as nickel (Ni). Since the semiconductor light emitting device 150 introduced into the fluid includes a magnetic layer, it can move to the assembly substrate 200 by the magnetic field generated from the assembly device 1100.
  • the magnetic layer may be disposed on the top or bottom or on both sides of the light emitting device.
  • the semiconductor light emitting device 150 may include a passivation layer 156 surrounding the top and side surfaces.
  • the passivation layer 156 may be formed using an inorganic insulator such as silica or alumina through PECVD, LPCVD, sputtering deposition, etc. Additionally, the passivation layer 156 may be formed by spin coating an organic material such as photoresist or polymer material.
  • the semiconductor light emitting device 150 may include a first conductivity type semiconductor layer 152a, a second conductivity type semiconductor layer 152c, and an active layer 152b disposed between them.
  • the first conductive semiconductor layer 152a may be an n-type semiconductor layer
  • the second conductive semiconductor layer 152c may be a p-type semiconductor layer, but are not limited thereto.
  • the first conductive semiconductor layer 152a, the second conductive semiconductor layer 152c, and the active layer 152b disposed between them may constitute the light emitting unit 152.
  • the light emitting unit 152 may be called a light emitting layer, a light emitting area, etc.
  • the first electrode (layer) 154a may be disposed under the first conductivity type semiconductor layer 152a, and the second electrode (layer) 154b may be disposed on the second conductivity type semiconductor layer 152c. there is. To this end, a partial area of the first conductivity type semiconductor layer 152a or the second conductivity type semiconductor layer 152c may be exposed to the outside. Accordingly, in the manufacturing process of the display device after the semiconductor light emitting device 150 is assembled on the assembly substrate 200, some areas of the passivation layer 156 may be etched.
  • the first electrode 154a may include at least one layer.
  • the first electrode 154a may include an ohmic layer, a reflective layer, a magnetic layer, a conductive layer, an anti-oxidation layer, an adhesive layer, etc.
  • the ohmic layer may include Au, AuBe, etc.
  • the reflective layer may include Al, Ag, etc.
  • the magnetic layer may include Ni, Co, etc.
  • the conductive layer may include Cu or the like.
  • the anti-oxidation layer may include Mo and the like.
  • the adhesive layer may include Cr, Ti, etc.
  • the second electrode 154b may include a transparent conductive layer.
  • the second electrode 154b may include ITO, IZO, etc.
  • the assembly substrate 200 may include a pair of first assembly wiring lines 201 and second assembly wiring lines 202 corresponding to each of the semiconductor light emitting devices 150 to be assembled.
  • Each of the first assembled wiring 201 and the second assembled wiring 202 may be formed by stacking multiple single metals, metal alloys, metal oxides, etc.
  • the first assembled wiring 201 and the second assembled wiring 202 each have Cu, Ag, Ni, Cr, Ti, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf It may be formed including at least one of the following, but is not limited thereto.
  • first assembly wiring 201 and the second assembly wiring 202 each include indium tin oxide (ITO), indium zinc oxide (IZO), indium zinc tin oxide (IZTO), indium aluminum zinc oxide (IAZO), and IGZO ( indium gallium zinc oxide), indium gallium tin oxide (IGTO), aluminum zinc oxide (AZO), antimony tin oxide (ATO), gallium zinc oxide (GZO), IZO Nitride (IZON), Al-Ga ZnO (AGZO), IGZO (In-Ga ZnO), ZnO, IrOx, RuOx, NiO, RuOx/ITO, Ni/IrOx/Au, and Ni/IrOx/Au/ITO, but is not limited thereto.
  • the gap between the first assembly wiring 201 and the second assembly wiring 202 may be smaller than the width of the semiconductor light emitting device 150 and the width of the assembly hole 207H, and the assembly of the semiconductor light emitting device 150 using an electric field. The position can be fixed more precisely.
  • An insulating layer 215 is formed on the first assembled wiring 201 and the second assembled wiring 202 to protect the first assembled wiring 201 and the second assembled wiring 202 from the fluid 1200, and Leakage of current flowing through the first assembly wiring 201 and the second assembly wiring 202 can be prevented.
  • the insulating layer 215 may be formed of a single layer or multiple layers of an inorganic insulator such as silica or alumina or an organic insulator.
  • the insulating layer 215 may have a minimum thickness to prevent damage to the first assembly wiring 201 and the second assembly wiring 202 when assembling the semiconductor light emitting device 150. can have a maximum thickness for stable assembly.
  • a partition 207 may be formed on the insulating layer 215. Some areas of the partition wall 207 may be located on top of the first assembly wiring 201 and the second assembly wiring 202, and the remaining area may be located on the top of the assembly substrate 200.
  • An assembly hole 207H where the semiconductor light emitting devices 150 are coupled is formed in the assembly substrate 200, and the surface where the assembly hole 207H is formed may be in contact with the fluid 1200.
  • the assembly hole 207H can guide the exact assembly position of the semiconductor light emitting device 150.
  • the assembly hole 207H may have a shape and size corresponding to the shape of the semiconductor light emitting device 150 to be assembled at the corresponding location. Accordingly, it is possible to prevent another semiconductor light emitting device from being assembled or a plurality of semiconductor light emitting devices from being assembled into the assembly hole 207H.
  • Assembly device 1100 may be a permanent magnet or an electromagnet.
  • the assembly device 1100 may move while in contact with the assembly substrate 200 in order to maximize the area to which the magnetic field is applied within the fluid 1200.
  • the assembly device 1100 may include a plurality of magnetic materials or may include a magnetic material of a size corresponding to that of the assembly substrate 200. In this case, the moving distance of the assembly device 1100 may be limited to within a predetermined range.
  • the semiconductor light emitting device 150 in the chamber 1300 may move toward the assembly device 1100 and the assembly substrate 200 by the magnetic field generated by the assembly device 1100.
  • the semiconductor light emitting device 150 enters the assembly hole 207H and is fixed by the DEP force formed by the electric field between the assembly wires 201 and 202 while moving toward the assembly device 1100. You can.
  • the first and second assembly wirings 201 and 202 generate an electric field using an AC power source, and a DEP force may be formed between the assembly wirings 201 and 202 due to this electric field.
  • the semiconductor light emitting device 150 can be fixed to the assembly hole 207H on the assembly substrate 200 by this DEP force.
  • a predetermined solder layer (not shown) is formed between the light emitting device 150 assembled on the assembly hole 207H of the assembly substrate 200 and the assembly wiring 201 and 202 to improve the bonding force of the light emitting device 150. It can be improved.
  • a molding layer (not shown) may be formed in the assembly hole 207H of the assembly substrate 200.
  • the molding layer may be a transparent resin or a resin containing a reflective material or a scattering material.
  • the time required to assemble each semiconductor light-emitting device on a substrate can be drastically shortened, making it possible to implement a large-area, high-pixel display more quickly and economically.
  • a Vdd line is disposed between the first assembly wiring 201 and the second assembly wiring 202 and can be used as an electrode wiring for electrically contacting the semiconductor light emitting device 150.
  • the gap between the first assembly wiring 201 and the second assembly wiring 202 also narrows, and the first assembly wiring 201 and the second assembly wiring 202 If the gap between them narrows, a problem may occur in which the first assembly wiring 201 or the second assembly wiring 202 is electrically short-circuited with the Vdd line.
  • FIGS. 13 to 28 Descriptions omitted below can be easily understood from FIGS. 1 to 12 and the description given above in relation to the corresponding drawings.
  • Figure 13 is a perspective view showing a semiconductor light emitting device according to the first embodiment.
  • Figure 14 is a cross-sectional view showing a semiconductor light-emitting device according to the first embodiment.
  • the semiconductor light emitting device 150 includes a light emitting part 150a, a permanent magnet layer 158, a first electrode 154, a second electrode 155, and a passivation. It may include a layer 157.
  • the semiconductor light emitting device 150 according to the first embodiment may include more components than these, but is not limited thereto.
  • the light emitting unit 150a may include at least one first conductivity type semiconductor layer 151, an active layer 152, and at least one second conductivity type semiconductor layer 153.
  • a permanent magnet layer 158 may be disposed below the light emitting portion 150a.
  • the permanent magnet layer 158 always maintains a magnetized state, and for this purpose, it can have a coercive force (H c ) of at least 500 Oe.
  • the permanent magnet layer 158 may be made of a ceramic magnet material such as ferrite.
  • the permanent magnet layer 158 may be made of a metal magnet material such as alicotide, rare earth, etc.
  • a semiconductor light emitting device includes a magnetized layer such as cobalt (Co) with a coercive force (H c in FIG. 1) of 100 Oe or less
  • the magnetization intensity is very small.
  • the magnetization strength is small and the permanently magnetized state cannot be maintained.
  • the magnetized state can be maintained only when a magnetic field is applied from an external magnetic field.
  • the magnetization direction or magnetization intensity in the magnetization layer of each of the plurality of semiconductor light emitting devices may change.
  • the permanent magnet layer 158 of the embodiment has a coercive force (H c ) of 500 Oe or more, so the remanent magnetization (B11) may also be large.
  • the magnetization intensity may be determined by residual magnetization. That is, the residual magnetization may be the magnetization intensity. For example, the greater the residual magnetization, the greater the magnetization intensity B11 may be.
  • the permanent magnet layer 158 having a coercive force (H c ) of 500 Oe or more can always be maintained in a magnetized state.
  • the permanent magnet layer 158 of each of the plurality of semiconductor light emitting devices 150 may have the same magnetization direction and/or magnetization intensity.
  • the magnetization direction may be, for example, a direction parallel to or perpendicular to the surface of each light emitting element, but is not limited thereto.
  • the magnetization intensity is greater than that of the magnetic layer made of ferromagnetic material such as cobalt described in undisclosed internal technology, and may be greater than the magnetization intensity immediately reacted by the external magnet 1000 during self-assembly.
  • the semiconductor light-emitting device 150 immediately moves toward the external magnet 1000. It can be. Accordingly, as the external magnet 1000 moves, the semiconductor light emitting device 150 can also immediately move along the movement direction of the external magnet 1000.
  • the external magnet 1000 may be the assembly device 1100 of FIG. 11 .
  • a plurality of light emitting units 150a may be formed on the wafer. That is, a plurality of semiconductor layers, that is, at least one first conductivity type semiconductor layer 151, an active layer 152, and at least one second conductivity type semiconductor layer 153 are deposited on the wafer, and the second conductivity type semiconductor layer is deposited on the wafer.
  • a second electrode 155 may be formed on the layer 153. By mesa-etching the second electrode 155 and the plurality of semiconductor layers 151, 152, and 153 using a mask layer such as a photosensitive film, the second electrode 155 and the light emitting portion 150a separated from each other can be formed. there is. Thereafter, after the second electrode 155 is attached on the temporary substrate, the wafer can be removed.
  • a permanent magnet layer 158 may be formed under the first conductive semiconductor layer 151 from which the wafer was removed.
  • a permanent magnet material in powder form and having a coercive force (H c ) of 500 Oe or more is deposited and sintered under the first conductive semiconductor layer 151, thereby forming the permanent magnet layer 158.
  • the permanent magnet layer 158 may be in a non-magnetized state.
  • the permanent magnet layer 158 can be formed using a magnetic material having a coercive force (H c ) of 500Oe or more.
  • H c coercive force
  • NdFeB neodymium
  • H c coercive force
  • the permanent magnet layer 158 of the embodiment is made of a permanent magnet material with a coercive force (H c ) of 500Oe or more, once magnetized to a certain magnetization intensity by a magnetizing device, the magnetization intensity is maintained at a constant permanent magnet characteristic. You can have it.
  • the magnetization direction or magnetization intensity of each of the plurality of permanent magnet layers 158 formed on the plurality of light emitting units 150a may become the same.
  • the first electrode 154 is formed on the permanent magnet layer 158, and the temporary substrate is removed, thereby forming a plurality of semiconductor light emitting devices 150.
  • the permanent magnet layers 158 of each of the plurality of semiconductor light emitting devices 150 formed in this way may have the same magnetization direction and/or the same magnetization intensity.
  • a plurality of semiconductor light emitting devices 150 may be introduced into the fluid.
  • the magnetization direction or magnetization intensity of the permanent magnet layer 158 of each of the plurality of semiconductor light emitting devices 150 introduced into the fluid may be the same.
  • the magnetization direction of the permanent magnet layer 158 of each of the plurality of semiconductor light emitting devices 150 in the fluid is the same, so the plurality of light emitting devices 150 may be aligned in the same direction with respect to the external magnet 1000.
  • each of the plurality of light emitting devices may be aligned with respect to the external magnet 1000 so that the permanent magnet layer 158 faces the external magnet 1000 .
  • the magnetization intensity of the permanent magnet layer 158 of each of the plurality of semiconductor light-emitting devices 150 in the fluid is the same, the attractive force between each of the plurality of semiconductor light-emitting devices 150 and the external magnet 1000 is the same, so that the external magnet ( 1000), the moving speed may be the same.
  • each assembly hole on the substrate emits semiconductor light corresponding to the assembly hole. Since the device 150 can be assembled accurately and quickly, the assembly rate can be significantly improved.
  • the magnetic layers of each semiconductor light-emitting device have different magnetization directions, so that when the external magnet moves, the plurality of semiconductor light-emitting devices have different orientations with respect to the external magnet. Not only are they aligned, but due to different magnetization directions, adjacent semiconductor light emitting devices can stick to each other and form a cluster.
  • the magnetic layers of each semiconductor light-emitting device may have different magnetization strengths, so the movement speed of each of the plurality of semiconductor light-emitting devices according to the external magnet may be different.
  • the corresponding semiconductor light emitting device is not assembled in each assembly hole or is assembled in an overlapping manner, which significantly reduces the assembly rate. You can. If the assembly is not assembled in the assembly hole or is assembled in an overlapping manner, the yield is significantly reduced due to poor assembly. In addition, since the number of semiconductor light emitting devices that follow the external magnet is different each time the external magnet moves, there is a problem in that reproducibility is not secured and productivity is reduced.
  • a plurality of semiconductor light-emitting devices 150 including a permanent magnet layer 158 are provided, and the magnetization direction or magnetization of the permanent magnet layer 158 of each of the plurality of semiconductor light-emitting devices 150 is provided.
  • the semiconductor light emitting device 150 is aligned in the same direction with respect to the external magnet 1000 and can be quickly moved, thereby significantly improving assembly rate and yield.
  • the number of semiconductor light emitting devices 150 that follow the external magnet 1000 is similar or almost the same whenever the external magnet 1000 moves, reproducibility can be ensured and productivity can be improved.
  • the permanent magnet layer 158 may be disposed on a portion of the lower side of the light emitting portion 150a, and the first electrode 154 may be disposed on another portion of the lower portion of the light emitting portion 150a.
  • the light emitting unit 150a may include a first light emitting area 150a-1 and a second light emitting area 150a-2.
  • the second light-emitting area 150a-2 may surround the first light-emitting area 150a-1.
  • the first light-emitting area 150a-1 may be the center area of the light-emitting part 150a
  • the second light-emitting area 150a-2 may be an edge area of the light-emitting part 150a.
  • the permanent magnet layer 158 may contact the surface of the first light-emitting area 150a-1, and the first electrode 154 may contact the surface of the second light-emitting area 150a-2.
  • the first electrode 154 may also have a circular shape.
  • the second electrode 155 may also have a circular shape, but this is not limited.
  • the permanent magnet layer 158 may also have a circular shape.
  • the first electrode 154 may be disposed along the perimeter of the permanent magnet layer 158.
  • the diameter D12 of the permanent magnet layer 158 may be smaller than the diameter D11 of the first magnet.
  • the diameter D12 of the permanent magnet layer 158 may be the same as the diameter D2 of the second electrode 155, but this is not limited.
  • the permanent magnet layer 158 may be disposed between the light emitting unit 150a and the first electrode 154.
  • the first electrode 154 may surround the permanent magnet layer 158.
  • the first electrode 154 may cover the permanent magnet layer 158. That is, the permanent magnet layer 158 may not be exposed to the outside by the first electrode 154.
  • the first electrode 154 may include multiple layers.
  • the first electrode 154 may include an ohmic layer, a reflective layer, a conductive layer, an anti-oxidation layer, an adhesive layer, etc.
  • the permanent magnet layer 158 is disposed below the first light-emitting area 150a-1 of the light-emitting part 150a, and the first electrode 154 is the first light-emitting area 150a-1 of the light-emitting part 150a. 2 It may be placed below the light emitting area 150a-2.
  • the permanent magnet layer 158 may be a current blocking layer.
  • the permanent magnet layer 158 may have an electrical conductivity that is smaller than that of the first electrode 154.
  • the permanent magnet layer 158 may have a resistance value greater than that of the first electrode 154. Accordingly, it is more difficult for the current in the light emitting unit 150a to flow through the permanent magnet layer 158 than through the first electrode 154.
  • the electrical conductivity of the permanent magnet layer 158 containing neodymium (NdFeB) is, for example, 0.1 ⁇ 10 6 to 1 ⁇ 10 6 S/m
  • the electrical conductivity of the first electrode 154 is, for example, 1 ⁇ 10 6 to 1 ⁇ 10 6 S/m. It may be 7 ⁇ 10 6 S/m, but is not limited to this.
  • FIG. 18A shows the flow of current in a semiconductor light emitting device according to a comparative example.
  • Figure 18b shows the flow of current in the semiconductor light emitting device according to the first embodiment.
  • the semiconductor light emitting device is not provided with a permanent magnet layer, and as shown in FIG. 18B, in the first embodiment, the semiconductor light emitting device may be provided with a permanent magnet layer 158. .
  • a current I corresponding to the voltage may flow through the light emitting unit 150a.
  • the current I flows vertically within the light emitting unit 150a, that is, between the first electrode 154 and the second electrode 155, the amount of light generated may be limited. That is, since the current I has difficulty flowing horizontally in the active layer 152 of the light emitting unit 150a and only flows vertically, the light generation area is limited and the amount of light generation may also be limited.
  • the current I flows vertically between the first electrode 154 and the second electrode 155. That is, when the first electrode 154 and the second electrode 155 are placed face to face, the current I is concentrated toward the center of the first electrode 154, so the center of the first electrode 154 and the A strong current (I) flows between the centers of the two electrodes 155. As the current (I) flows vertically, the area to which the current (I) is supplied becomes limited among all areas of the active layer 152. Accordingly, since light is generated only in a portion of the entire area of the active layer 152, that is, in the central area, the amount of light generated decreases, which in turn causes a decrease in luminance of the semiconductor light emitting device.
  • the permanent magnet layer 158 may be disposed to face the second electrode 155. That is, the permanent magnet layer 158 is disposed below the first light-emitting area 150a-1, which is the central area of the light-emitting part 150a, and the first electrode 154 is the first light-emitting area 150a-1, which is the edge area of the light-emitting part 150a. 2 It may be placed below the light emitting area 150a-2. For example, when a voltage is applied to the first electrode 154 and the second electrode 155, a current (I) corresponding to the voltage may flow through the light emitting unit 150a.
  • I current
  • the electrical conductivity of the permanent magnet layer 158 may be smaller than the electrical conductivity of the first electrode 154. Accordingly, the current (I) flowing in the light emitting unit 150a flows between the first electrode 154 and the second electrode 155 rather than flowing vertically between the permanent magnet layer 158 and the second electrode 155 facing each other. It can bend and flow between them. That is, due to the difference in electrical conductivity between the permanent magnet layer 158 and the first electrode 154, the current I is bent and flows from the second electrode 155 toward the first electrode 154 within the light emitting portion 150a. You can.
  • the second electrode 155 is shown as having a shape corresponding to the shape of the permanent magnet layer 158, but this is not limited.
  • the area (or size) of the second electrode 155 and the area (or size) of the permanent magnet layer 158 may be the same.
  • the area of the second electrode 155 may be larger than the area of the permanent magnet layer 158. That is, the second electrode 155 is disposed on the entire area of the light emitting part 150a, and the permanent magnet layer 158 is located in a partial area of the light emitting part 150a, that is, below the first light emitting area 150a-1. can be placed.
  • the permanent magnet layer 158 may be disposed in the groove 154a of the first electrode 154.
  • the first electrode 154 may be formed to surround the permanent magnet layer 158. . Accordingly, a groove 154a may be formed in the first electrode 154 by the permanent magnet layer 158, and the permanent magnet layer 158 may be formed in the groove 154a.
  • Figure 19 is a cross-sectional view showing a semiconductor light-emitting device according to the second embodiment.
  • the second embodiment is the same as the first embodiment except for the permanent magnet layer 158.
  • components having the same structure, shape, and/or function as those of the first embodiment are assigned the same reference numerals and detailed descriptions are omitted.
  • the semiconductor light emitting device 150A according to the second embodiment includes a light emitting portion 150a, a permanent magnet layer 158, a first electrode 154, a second electrode 155, and a passivation layer 157. ) may include.
  • the semiconductor light emitting device 150A according to the second embodiment may include more components, but is not limited thereto.
  • the permanent magnet layer 158 may be disposed below the light emitting portion 150a.
  • the permanent magnet layer 158 may be disposed between the light emitting unit 150a and the first electrode 154.
  • the permanent magnet layer 158 always maintains a magnetized state and, for example, may have a coercive force (H c ) of at least 500 Oe.
  • the permanent magnet layer 158 may be made of a ceramic magnet material such as ferrite.
  • the permanent magnet layer 158 may be made of a metal magnet material such as alicotide, rare earth, etc.
  • the permanent magnet layer 158 may include a plurality of dot patterns 158a.
  • the first electrode 154 may surround a plurality of dot patterns 158a.
  • the first electrode 154 may contact the surface of the light emitting unit 150a between the plurality of dot patterns 158a.
  • a plurality of dot patterns 158a of the permanent magnet layer 158 may be disposed on the first electrode 154.
  • the electrical conductivity of each of the plurality of dot patterns 158a may be smaller than that of the first electrode 154.
  • the dot patterns 158a are shown as having a circular shape and spaced apart at regular intervals, but they may have other shapes, such as squares, or may be spaced apart at random intervals.
  • the second electrode 155 may have an area equal to that of the permanent magnet including the plurality of dot patterns 158a, but this is not limited.
  • Figure 21 shows the flow of current in a semiconductor light emitting device according to the second embodiment.
  • a current I corresponding to the voltage may flow through the light emitting unit 150a.
  • each of the plurality of dot patterns 158a constituting the permanent magnet layer 158 may be greater than the resistance value of the first electrode 154.
  • a plurality of dot patterns 158a of the permanent magnet layer 158 and the first electrode 154 are in contact with the lower side of the light emitting portion 150a.
  • the first electrode 154 may surround each of the plurality of dot patterns 158a and may contact the lower side of the light emitting unit 150a between the plurality of dot patterns 158a.
  • Current I may flow vertically from the second electrode 155 to the first electrode 154 within the light emitting unit 150a.
  • Current I may flow vertically between the first electrode 154 and the second electrode 155 between the plurality of dot patterns 158a.
  • each of the plurality of dot patterns 158a disposed on the lower side of the light emitting unit 150a is smaller than the electrical conductivity of the first electrode 154, which means that the plurality of dot patterns 158a This may mean that each resistance value is greater than the resistance value of the first electrode 154.
  • the current I flowing vertically from the second electrode 155 toward each of the plurality of dots tends to flow to the first electrode 154 rather than to the plurality of dot patterns 158a. That is, the current (I) flowing from the second electrode 155 toward each of the plurality of dot patterns 158a has a large resistance value of each of the plurality of dot patterns 158a, so the first electrode 154 has a smaller resistance value. can flow. Accordingly, the current I flowing toward the plurality of dot patterns 158a from the upper side of the light emitting unit 150a is bent toward the first electrode 154 between the plurality of dot patterns 158a and forms the first electrode 154. can flow.
  • the permanent magnet layer disposed below the light emitting part 150a Due to the plurality of dot patterns 158a constituting (158), the current I flowing vertically from the second electrode 155 toward each of the plurality of dot patterns 158a is between the plurality of dot patterns 158a. It may be bent toward the first electrode 154. Accordingly, a current spreading effect in which the current I flowing through the light emitting unit 150a is supplied to a wider area of the active layer 152 can be obtained. Brightness may be improved due to an increase in the amount of light generated in the active layer 152.
  • the permanent magnet layer 158 including a plurality of dot patterns 158a may have a preset magnetization direction and magnetization intensity. For example, after a plurality of light emitting units 150a (including the second electrode 155) are formed on the wafer, the second electrode 155 formed on each light emitting unit 150a may be attached to the temporary substrate and the wafer may be removed. There is. Thereafter, a permanent magnet layer 158 having a plurality of dot patterns 158a may be formed on a portion of the surface of the light emitting portion 150a exposed by removing the wafer. At this time, the permanent magnet may be in an initialized state in which it does not have permanent magnet characteristics, that is, constant magnetization strength.
  • the permanent magnet layer 158 of each of the plurality of light emitting units 150a has a specific magnetization direction or a specific magnetization direction. It may have permanent magnet properties with magnetization strength. At this time, the permanent magnet layers 158 of each of the plurality of light emitting units 150a may have the same magnetization direction or the same magnetization intensity. Thereafter, the first electrode 154 is formed on the permanent magnet layer 158 and the temporary substrate is removed, thereby forming a plurality of semiconductor light emitting devices 150A. At this time, the permanent magnet layers 158 of each of the plurality of semiconductor light emitting devices 150A may have the same magnetization direction and/or the same magnetization intensity.
  • a plurality of semiconductor light-emitting devices 150A including a permanent magnet layer 158 are provided, and the magnetization direction or magnetization intensity of the permanent magnet layer 158 of each of the plurality of semiconductor light-emitting devices 150A is By being identical, the semiconductor light emitting device 150A can be aligned and quickly moved in the same direction with respect to the external magnet 1000, thereby significantly improving assembly rate and yield. In addition, since the number of semiconductor light emitting devices 150A following the external magnet 1000 is similar or almost the same every time the external magnet 1000 moves, reproducibility can be ensured and productivity can be improved.
  • Figure 22 is a cross-sectional view showing a semiconductor light-emitting device according to the third embodiment.
  • the third embodiment is the same as the first and second embodiments except for the permanent magnet layer 158.
  • components having the same structure, shape, and/or function as those of the first and second embodiments are assigned the same reference numerals and detailed descriptions are omitted.
  • the semiconductor light emitting device 150B according to the third embodiment includes a light emitting portion 150a, a permanent magnet layer 158, a first electrode 154, a second electrode 155, and a passivation layer 157. ) may include.
  • the semiconductor light emitting device 150B according to the third embodiment may include more components, but is not limited thereto.
  • the permanent magnet layer 158 may be disposed below the light emitting portion 150a.
  • the permanent magnet layer 158 may be disposed between the light emitting unit 150a and the first electrode 154.
  • the permanent magnet layer 158 always maintains a magnetized state and, for example, may have a coercive force (H c ) of at least 500 Oe.
  • the permanent magnet layer 158 may be made of a ceramic magnet material such as ferrite.
  • the permanent magnet layer 158 may be made of a metal magnet material such as alicotide, rare earth, etc.
  • the permanent magnet layer 158 may include at least one ring pattern 158b. That is, the permanent magnet layer 158 may have a hollow interior that is open up and down.
  • the outer diameter of the ring pattern 158b may be smaller than the diameter of the first electrode 154.
  • the outer diameter of the ring pattern 158b may be equal to or larger than the diameter of the second electrode 155, but this is not limited.
  • the second electrode 155 may have an area equal to that of the ring pattern 158b, but this is not limited.
  • a first ring pattern may be disposed on the lower side of the light emitting unit 150a, and a second ring pattern may be disposed to surround the first ring pattern.
  • the first ring pattern and the second ring pattern may be disposed on the same surface, that is, on the lower surface of the light emitting unit 150a, but this is not limited.
  • the first electrode 154 may surround at least one ring pattern 158b.
  • the first electrode 154 may contact the surface of the light emitting unit 150a at least one of the inside of the ring pattern 158b or the outside of the ring pattern 158b. For example, the first electrode 154 may contact the surface of the light emitting unit 150a inside the ring pattern 158b. For example, the first electrode 154 may contact the surface of the light emitting unit 150a outside the ring pattern 158b.
  • the second electrode 155 may have a shape corresponding to the shape of the ring pattern 158b, but this is not limited.
  • the second electrode 155 may have a ring pattern to correspond to the ring pattern 158b of the permanent magnet layer 158.
  • the second electrode 155 may have a plate shape regardless of the ring pattern 158b of the permanent magnet layer 158. That is, the second electrode 155 may not have a hollow space that is open up and down on the inside.
  • At least one ring pattern 158b of the permanent magnet layer 158 may be disposed on the first electrode 154.
  • the electrical conductivity of at least one ring pattern 158b may be smaller than that of the first electrode 154.
  • At least one ring pattern 158b is shown as having a circular shape, but it may have another shape, such as a square.
  • Figure 24 shows the flow of current in a semiconductor light emitting device according to the third embodiment.
  • a current (I) corresponding to the voltage may flow through the light emitting unit 150a.
  • the resistance value of at least one ring pattern 158b constituting the permanent magnet layer 158 may be greater than the resistance value of the first electrode 154.
  • at least one ring pattern 158b of the permanent magnet layer 158 and the first electrode 154 are in contact with the lower side of the light emitting portion 150a.
  • the first electrode 154 may surround the at least one ring pattern 158b and contact the lower side of the light emitting unit 150a from the inside or outside of the at least one ring pattern 158b.
  • Current I may flow vertically from the second electrode 155 to the first electrode 154 within the light emitting unit 150a.
  • Current I may flow vertically between the first electrode 154 and the second electrode 155 located inside the at least one ring pattern 158b. In addition, current I may flow vertically between the first electrode 154 and the second electrode 155 located outside the at least one ring pattern 158b.
  • the electrical conductivity of at least one ring pattern 158b disposed on the lower side of the light emitting unit 150a is smaller than the electrical conductivity of the first electrode 154, which means that the at least one ring pattern 158b ) may mean that the resistance value is greater than the resistance value of the first electrode 154.
  • the current I flowing vertically from the second electrode 155 toward the at least one ring pattern 158b tends to flow toward the first electrode 154 rather than through the at least one ring pattern 158b. That is, the current (I) flowing from the second electrode 155 toward the at least one ring pattern 158b has a large resistance value, so the first electrode 154 has a smaller resistance value. can flow. Accordingly, the current I flowing from the upper side of the light emitting unit 150a toward the at least one ring pattern 158b flows toward the first electrode 154 located inside or outside the at least one ring pattern 158b. It may be bent and flow to the first electrode 154.
  • the permanent magnet layer disposed below the light emitting part 150a Due to the at least one ring pattern (158b) constituting (158), the current (I) flowing vertically from the second electrode 155 toward the at least one ring pattern (158b) is connected to the at least one ring pattern (158b). It may be bent toward the first electrode 154 located inside or outside. Accordingly, a current spreading effect in which the current I flowing through the light emitting unit 150a is supplied to a wider area of the active layer 152 can be obtained. Brightness may be improved due to an increase in the amount of light generated in the active layer 152.
  • the permanent magnet layer 158 including at least one ring pattern 158b may have a preset magnetization direction and magnetization intensity. For example, after a plurality of light emitting units 150a (including the second electrode 155) are formed on the wafer, the second electrode 155 formed on each light emitting unit 150a may be attached to the temporary substrate and the wafer may be removed. There is. Thereafter, a permanent magnet layer 158 having at least one ring pattern 158b may be formed on a portion of the surface of the light emitting portion 150a exposed by removing the wafer. At this time, the permanent magnet may be in an initialized state in which it does not have permanent magnet characteristics, that is, constant magnetization strength.
  • the permanent magnet layer 158 of each of the plurality of light emitting units 150a has a specific magnetization direction or a specific magnetization direction. It may have permanent magnet properties with magnetization strength. At this time, the permanent magnet layers 158 of each of the plurality of light emitting units 150a may have the same magnetization direction or the same magnetization intensity. Thereafter, the first electrode 154 is formed on the permanent magnet layer 158 and the temporary substrate is removed, thereby forming a plurality of semiconductor light emitting devices 150B. At this time, the permanent magnet layers 158 of each of the plurality of semiconductor light emitting devices 150B may have the same magnetization direction and/or the same magnetization intensity.
  • At least one ring pattern 158b including a permanent magnet layer 158 is provided, and the magnetization direction or magnetization intensity of the permanent magnet layer 158 of each of the plurality of semiconductor light emitting devices 150B is By being identical, the semiconductor light emitting device 150B is aligned in the same direction with respect to the external magnet 1000 and can be quickly moved, thereby significantly improving assembly rate and yield. In addition, since the number of semiconductor light emitting devices 150B following the external magnet 1000 is similar or almost the same whenever the external magnet 1000 moves, reproducibility can be secured and productivity can be improved.
  • Figure 25 is a cross-sectional view showing a semiconductor light-emitting device according to the fourth embodiment.
  • the fourth embodiment is the same as the first embodiment except for the permanent magnet layer 158.
  • components having the same structure, shape, and/or function as those of the first embodiment are assigned the same reference numerals and detailed descriptions are omitted.
  • the semiconductor light emitting device 150C according to the fourth embodiment includes a light emitting portion 150a, a permanent magnet layer 158, a first electrode 154 (154), a second electrode 155, and a passivation layer. It may include a layer 157.
  • the semiconductor light emitting device 150C according to the fourth embodiment may include more components, but is not limited thereto.
  • the permanent magnet layer 158 may be disposed below the light emitting portion 150a.
  • the permanent magnet layer 158 may be disposed between the light emitting unit 150a and the first electrode 154.
  • the permanent magnet layer 158 may be disposed from the top to the inside of the first electrode 154. That is, a groove 154a is formed on the upper side of the first electrode 154, and the permanent magnet layer 158 can be placed in this groove 154a.
  • the permanent magnet layer 158 may be disposed from the bottom to the inside of the light emitting portion 150a. That is, a groove 154b is formed on the lower side of the light emitting part 150a, and the permanent magnet layer 158 can be placed in this groove 154b.
  • the light emitting unit 150a may include a first light emitting area 150a-1 and a second light emitting area 150a-2 surrounding the first light emitting area 150a-1.
  • the first light-emitting area 150a-1 may be a central area of the light-emitting part 150a
  • the second light-emitting area 150a-2 may be an edge area of the light-emitting part 150a.
  • a groove 154b may be formed on the lower surface of the first light emitting area 150a-1.
  • a permanent magnet layer 158 may be placed in this groove 154b.
  • the groove 154b may have a shape corresponding to the shape of the second electrode 155. Accordingly, the permanent magnet disposed in the groove 15b may have a shape corresponding to the shape of the second electrode 155.
  • the fourth embodiment can be equally applied to the permanent magnet layer 158 of the second embodiment (FIG. 19) and the permanent magnet layer 158 of the third embodiment (FIG. 22).
  • a plurality of dot patterns 158a of the permanent magnet layer 158 may be disposed in the groove 154b formed on the lower side of the light emitting portion 150a.
  • the groove 154b may have a shape corresponding to the shape of each of the plurality of dot patterns 158a.
  • At least one ring pattern 158b of the permanent magnet layer 158 may be disposed in the groove 154b formed on the lower side of the light emitting portion 150a.
  • the groove 154b may have a shape corresponding to the shape of the ring pattern 158b.
  • the permanent magnet layer 158 is disposed in a partial area below the light emitting portion 150a, and the electrical conductivity of the permanent magnet layer 158 is smaller than the electrical conductivity of the first electrode 154, so light is emitted.
  • a current spreading effect in which the current I flowing in the portion 150a is supplied to a wider area of the active layer 152 can be obtained. Brightness may be improved due to an increase in the amount of light generated in the active layer 152.
  • a magnetization process may be performed so that the permanent magnet layers 158 of each of the plurality of semiconductor light emitting devices 150C manufactured on a wafer basis have the same magnetization direction and/or the same magnetization intensity.
  • the permanent magnet layers 158 of each of the plurality of semiconductor light emitting devices 150C manufactured on different wafers may also have the same magnetization direction and/or the same magnetization intensity. That is, both the plurality of first semiconductor light emitting devices 150C manufactured based on the first wafer and the plurality of second semiconductor light emitting devices 150C manufactured based on the second wafer have the same magnetization direction and/or the same magnetization intensity.
  • a magnet layer 158 may be provided.
  • a plurality of lights are emitted when the external magnet 1000 is moved.
  • the element is aligned in the same direction with respect to the external magnet 1000 and can be immediately moved along the movement direction of the external magnet 1000. Accordingly, during self-assembly, the semiconductor light emitting device 150C corresponding to each assembly hole on the substrate can be accurately and quickly assembled, and the assembly rate and yield can be significantly improved.
  • the number of semiconductor light emitting devices 150C following the external magnet 1000 is similar or almost the same whenever the external magnet 1000 moves, reproducibility can be ensured and productivity can be improved.
  • Figure 26 is a cross-sectional view showing a semiconductor light-emitting device according to the fifth embodiment.
  • the fifth embodiment is the same as the first to fourth embodiments except for the permanent magnet layer 158.
  • components having the same structure, shape, and/or function as those of the first to fourth embodiments are assigned the same reference numerals and detailed descriptions are omitted.
  • the semiconductor light emitting device 150D includes a light emitting portion 150a, a permanent magnet layer 158, a first electrode 154 (154), a second electrode 155, and a passivation layer. It may include a layer 157.
  • the semiconductor light emitting device 150D according to the third embodiment may include more components, but is not limited thereto.
  • the permanent magnet layer 158 may be disposed below the light emitting portion 150a.
  • the permanent magnet layer 158 may be disposed between the light emitting unit 150a and the first electrode 154.
  • the permanent magnet layer 158 always maintains a magnetized state and, for example, may have a coercive force (H c ) of at least 500 Oe.
  • the permanent magnet layer 158 may be made of a ceramic magnet material such as ferrite.
  • the permanent magnet layer 158 may be made of a metal magnet material such as alicotide, rare earth, etc.
  • the permanent magnet layer 158 may include a pattern 158c embedded in the first electrode 154.
  • the pattern 158c may be a plurality of dot patterns (158a in FIG. 9), at least one ring pattern (158b in FIG. 22), or a pattern of another shape.
  • the second electrode 155 formed on each light emitting unit 150a may be attached to the temporary substrate and the wafer may be removed. There is. Thereafter, the 1-1 electrode may be formed on a portion of the surface of the light emitting portion 150a exposed by removing the wafer. Thereafter, a permanent magnet layer 158 including a pattern 158c may be formed on the 1-1 electrode, and a 1-2 electrode may be formed to surround the permanent magnet layer 158.
  • the first electrode 154 may be composed of the 1-1 electrode and the 1-2 electrode.
  • the 1-1 electrode and the 1-2 electrode may include the same or different metals.
  • the permanent magnet layer 158 may be buried by the 1-1 electrode and the 1-2 electrode. That is, the permanent magnet layer 158 may be embedded in the first electrode 154.
  • the permanent magnet layer 158 embedded in the first electrode 154 may be in an initialized state that does not have permanent magnet characteristics, that is, constant magnetization intensity. Accordingly, by applying a magnetic field to the permanent magnet layer 158 of each of the plurality of light emitting units 150a using a magnetizing device, the permanent magnet layer 158 of each of the plurality of light emitting units 150a has a specific magnetization direction or a specific magnetization direction. It may have permanent magnet properties with magnetization strength. At this time, the permanent magnet layers 158 of each of the plurality of light emitting units 150a may have the same magnetization direction or the same magnetization intensity.
  • the magnetization process described above may be performed after the permanent magnet layer 158 is embedded in the first electrode 154, or may be performed with the permanent magnet exposed to the outside before the first and second electrodes are formed.
  • the temporary substrate is removed, thereby forming a plurality of semiconductor light emitting devices 150D.
  • the permanent magnet layers 158 of each of the plurality of semiconductor light emitting devices 150D may have the same magnetization direction and/or the same magnetization intensity.
  • the permanent magnet layer 158 including the pattern 158c when embedded in the first electrode 154, the permanent magnet layer 158 functions as a resistor to obtain a current spreading effect. Since the electrical conductivity of the permanent magnet layer 158 is lower than that of the first electrode 154, the resistance value of the permanent magnet layer 158 may be greater than the resistance value of the first electrode 154.
  • the thickness of the first electrode 154 layer is increased by the permanent magnet layer 158 embedded in the first electrode 154.
  • the thickness of the first electrode 154 provided with the permanent magnet layer 158 that is, the first electrode area 154-1, is smaller than that of the first electrode 154 provided with the permanent magnet layer 158. It is smaller than the thickness of the electrode 154 and the second electrode area 154-2.
  • the resistance value of the first electrode 154 is also different depending on the presence or absence of the permanent magnet layer 158.
  • the resistance value of the first electrode area 154-1 is greater than the resistance value of the second electrode area 154-2. Therefore, when a voltage is applied between the first electrode 154 and the second electrode 155 and the current (I) flows perpendicularly to the light emitting unit (150a), the current (I) flows from the second electrode 155 to It can flow better to the second electrode area 154-2 of the first electrode 154 than to the first electrode area 154-1 of the first electrode 154. Accordingly, since most of the current I flows to the second electrode region 154-2, avoiding the first electrode region 154-1, a current spreading effect can be obtained.
  • the current I is supplied to a wider area of the active layer 152 and the amount of light generated increases, so luminance can be improved. Therefore, it is possible to implement a high-brightness display using the semiconductor light-emitting device 150D of the embodiment.
  • a plurality of lights are emitted when the external magnet 1000 is moved.
  • the element is aligned in the same direction with respect to the external magnet and can be instantly moved along the movement direction of the external magnet 1000. Accordingly, during self-assembly, the semiconductor light emitting device 150D corresponding to each assembly hole on the substrate can be accurately and quickly assembled, and the assembly rate and yield can be significantly improved.
  • the number of semiconductor light emitting devices 150D following the external magnet 1000 is similar or almost the same whenever the external magnet 1000 moves, reproducibility can be secured and productivity can be improved.
  • the permanent magnet layer 158 is shown as being disposed below the light emitting portion 150a, but the permanent magnet layer 158 may be placed above the light emitting unit 150a. That is, the permanent magnet layer 158 may be disposed between the light emitting unit 150a and the second electrode 155. For example, the permanent magnet layer 158 may be disposed in the central area of the light emitting unit 150a, that is, between the first light emitting area 150a-1 and the second electrode 155.
  • the structure, shape and/or function of the permanent magnet layer 158 may be the same as the permanent magnet layer 158 described in the first to fifth embodiments.
  • Figure 27 is a plan view showing a display device according to an embodiment.
  • FIG. 28 is a cross-sectional view taken along line C1-C2 of the first sub-pixel in the display device according to the embodiment of FIG. 27.
  • the display device 301 includes a substrate 310, a plurality of first assembly wirings 321, a plurality of second assembly wirings 322, and a first insulating layer 320. ), a partition wall 340, a plurality of semiconductor light emitting devices (150-1, 150-2, 150-3), a second insulating layer 350, a plurality of connection electrodes 370, and a plurality of signal lines (SL1, SL2) , SL3, SL4).
  • the plurality of semiconductor light emitting devices 150-1, 150-2, and 150-3 are at least one of the semiconductor light emitting devices 150, 150A, 150B, 150C, and 150D according to the first to fifth embodiments described above. It may be a light emitting device.
  • a plurality of sub-pixels may be defined on the substrate 310.
  • the first sub-pixel (PX1), the second sub-pixel (PX2), and the third sub-pixel (PX3) are shown as being arranged along the second direction (Y), but this is not limited.
  • Sub-pixel rows may be arranged in parallel with each other along the first direction (X).
  • At least one assembly hole 340H1, 340H2, and 340H3 may be provided in each of the first sub-pixel (PX1), the second sub-pixel (PX2), and the third sub-pixel (PX3).
  • a plurality of semiconductor light emitting devices 150-1 are formed by the DEP force formed between the first assembly wiring 321 and the second assembly wiring 322 in each of the plurality of sub-pixels (PX1, PX2, and PX3).
  • 150-2, 150-3) can each be assembled in the assembly holes (340H1, 340H2, 340H3).
  • the first semiconductor light emitting device 150-1 is formed in the first assembly hole ( 340H1) can be assembled.
  • the second semiconductor light emitting device 150-2 is formed in the second assembly hole ( 340H2) can be assembled.
  • the third semiconductor light emitting device 150-3 is formed through the third assembly hole ( 340H3) can be assembled.
  • a tolerance margin for forming the assembly holes (340H1, 340H2, 340H3) and a margin for easily assembling the semiconductor light emitting devices (150-1, 150-2, 150-3) within the assembly holes (340H1, 340H2, 340H3) may be determined by considering such factors. For example, the size of the assembly holes 340H1, 340H2, and 340H3 may be larger than the size of the semiconductor light emitting devices 150-1, 150-2, and 150-3.
  • the semiconductor light emitting devices 150-1, 150-2, and 150-3 are assembled in the center of the assembly holes 340H1, 340H2, and 340H3, the semiconductor light emitting devices 150-1, 150-2, and 150-3
  • the distance between the outer side and the inner side of the assembly hole (340H1, 340H2, 340H3) may be 2 ⁇ m or less, but is not limited thereto.
  • the assembly holes 340H1, 340H2, and 340H3 may have a shape corresponding to the shape of the semiconductor light emitting devices 150-1, 150-2, and 150-3.
  • the assembly holes 340H1, 340H2, and 340H3 may also be circular.
  • the assembly holes 340H1, 340H2, and 340H3 may also be rectangular.
  • the assembly holes 340H1, 340H2, and 340H3 in each of the first sub-pixel (PX1), the second sub-pixel (PX2), and the third sub-pixel (PX3) may have the same shape, that is, a circular shape.
  • the third semiconductor light emitting device 150-3 disposed in PX3) may have a shape corresponding to the assembly holes 340H1, 340H2, and 340H3, that is, a circular shape.
  • the first semiconductor light emitting device (150-1), the second semiconductor light-emitting device 150-2, and the third semiconductor light-emitting device 150-3 each sequentially correspond to the sub-pixels (PX1, PX2, PX3) assembly holes (340H1, 340H2) , 340H3), but there is no limitation thereto.
  • the first semiconductor light emitting device 150-1 is assembled in the first assembly hole 340H1 of the first sub-pixel PX1 of the substrate 310, and the second semiconductor light emitting device 150-2 is installed on the substrate ( It is assembled in the second assembly hole 340H2 of the second sub-pixel PX2 of the substrate 310, and the third semiconductor light emitting device 150-3 is assembled into the third assembly hole of the third sub-pixel PX3 of the substrate 310.
  • the shapes of the first semiconductor light-emitting device 150-1, the second semiconductor light-emitting device 150-2, and the third semiconductor light-emitting device 150-3 may be the same, but this is not limited.
  • Each of the assembly holes 340H1, 340H2, and 340H3 has a shape corresponding to the shape of the first semiconductor light emitting device 150-1, the second semiconductor light emitting device 150-2, and the third semiconductor light emitting device 150-3. It may have a size larger than each of the first semiconductor light emitting device 150-1, the second semiconductor light emitting device 150-2, and the third semiconductor light emitting device 150-3.
  • the assembly holes 340H1, 340H2, and 340H3 in each of the first sub-pixel (PX1), the second sub-pixel (PX2), and the third sub-pixel (PX3) may have different shapes.
  • the first assembly hole 340H1 in the first sub-pixel PX1 has a circular shape
  • the second assembly hole 340H2 in the second sub-pixel PX2 has a first minor axis and a first major axis.
  • 1 has an oval shape
  • the third assembly hole 340H3 in the third sub-pixel PX3 may have a second oval shape with a second minor axis smaller than the first minor axis and a second major axis larger than the first major axis.
  • the first semiconductor light emitting device 150-1 has a shape corresponding to the first assembly hole 340H1 of the first sub-pixel PX1, that is, a circular shape
  • the second semiconductor light emitting device 150-2 has a circular shape. It has a shape corresponding to the second assembly hole 340H2 of the second sub-pixel (PX2), that is, a first oval shape
  • the third semiconductor light emitting device 150-3 is connected to the third assembly hole of the third sub-pixel (PX3). It may have a shape corresponding to (340H3), that is, a second oval shape.
  • the assembly holes 340H1, 340H2, and 340H3 have different shapes
  • the first to third semiconductor light emitting devices 150-1 and 150-2 have shapes corresponding to each of the assembly holes 340H1, 340H2, and 340H3.
  • 150-3 the first to third semiconductor light emitting devices 150-1, 150-2, and 150-3 can be simultaneously assembled into the corresponding assembly holes 340H1, 340H2, and 340H3 during self-assembly. That is, even if the first semiconductor light emitting device 150-1, the second semiconductor light emitting device 150-2, and the third semiconductor light emitting device 150-3 are mixed in the fluid 1200 for self-assembly, the substrate 310 ) semiconductor elements (150-1, 150-2, 150-3) can be assembled.
  • the first semiconductor light emitting device 150-1 having a shape corresponding to the shape of the first assembly hole 340H1 may be assembled in the first assembly hole 340H1 of the first sub-pixel PX1.
  • a second semiconductor light emitting device 150-2 having a shape corresponding to the shape of the second assembly hole 340H2 may be assembled in the second assembly hole 340H2 of the second sub-pixel PX2.
  • a third semiconductor light emitting device 150-3 having a shape corresponding to the shape of the third assembly hole 340H3 may be assembled in the third assembly hole 340H3 of the third sub-pixel PX3.
  • each of the first semiconductor light emitting device 150-1, the second semiconductor light emitting device 150-2, and the third semiconductor light emitting device 150-3, which have different shapes, has an assembly hole ( Since it is assembled on 340H1, 340H2, 340H3), assembly defects can be prevented.
  • the first semiconductor light emitting device 150-1 includes a light emitting unit 150a, a first electrode 154 below the light emitting unit 150a, a second electrode 155 on the light emitting unit 150a, and a light emitting unit ( It may include a passivation layer 157 surrounding 150a).
  • the light emitting unit 150a is a place that generates light and may include at least one first conductivity type semiconductor layer 151, an active layer 152, and at least one second conductivity type semiconductor layer 153.
  • the first conductivity type semiconductor layer 151 may include a first dopant, such as Si
  • the second conductivity type semiconductor layer 153 may include a second dopant, such as Mn.
  • connection electrode 370 may be disposed in the assembly holes 340H1, 340H2, and 340H3.
  • the connection electrode 370 may be disposed around the semiconductor light emitting devices 10-1, 150-2, and 150-3 within the assembly holes 340H1, 340H2, and 340H3.
  • connection electrode 370 may connect the lower side of the semiconductor light emitting device to at least one of the first assembly wiring 321 and the second assembly wiring 322.
  • connection electrode 370 may also be connected to the second semiconductor light-emitting device 150-2 of the second sub-pixel (PX2) or the third semiconductor light-emitting device 150-3 of the third sub-pixel (PX3).
  • the second semiconductor light emitting device 150-2 or the third semiconductor light emitting device 150-3 may have the same structure as the first semiconductor light emitting device 150-1 except for the shape.
  • connection electrode 370 is disposed along the circumference of the semiconductor light emitting devices 150-1, 150-2, and 150-3 within the assembly hole 340H1, so that the connection electrode 370 ), the partition wall 340 and the semiconductor light emitting devices 150-1, 150-2, and 150-3 are firmly fixed, so that fixation can be strengthened.
  • the second insulating layer 350 is disposed on the partition wall 340 to protect the first semiconductor light emitting device 150-1.
  • the second insulating layer 350 is disposed in the assembly hole 340H1 around the semiconductor light emitting device 150-1, and can firmly fix the semiconductor light emitting device 150-1.
  • the second insulating layer 350 is disposed on the semiconductor light-emitting device 150-1 to protect the semiconductor light-emitting device 150-1 from external shocks and prevent contamination by foreign substances.
  • the second insulating layer 350 may serve as a planarization layer that allows a layer formed in a later process to be formed at a constant thickness. Accordingly, the upper surface of the second insulating layer 350 may have a flat surface.
  • the second insulating layer 350 may be formed of an organic material or an inorganic material. Accordingly, the electrode wires 362-1, 362-2, and 362-3 can be easily formed on the upper surface of the second insulating layer 350 having a flat surface without disconnection.
  • a plurality of electrode wires 362-1, 362-2, and 362-3 may be disposed on each of the plurality of semiconductor light emitting devices 150-1, 150-2, and 150-3.
  • Each of the first sub-pixel (PX1), the second sub-pixel (PX2), and the third sub-pixel (PX3) may include electrode wires 362-1, 362-2, and 362-3.
  • the electrode wires 362-1, 362-2, and 362-3 may be disposed above the first semiconductor light emitting device 150-1 disposed in the first sub-pixel PX1.
  • the first electrode wire 362-1 may be connected to the second side of the first semiconductor light emitting device 150-1 through the first contact hole 350H1.
  • the second electrode wire 362-2 may be disposed above the second semiconductor light emitting device 150-2 disposed in the second sub-pixel PX2.
  • the second electrode wire 362-2 may be connected to the second side of the second semiconductor light emitting device 150-2 through the second contact hole 350H2.
  • the third electrode wire 362-3 may be disposed above the third semiconductor light emitting device 150-3 disposed in the third sub-pixel PX3.
  • the third electrode wire 362-3 may be connected to the second side of the third semiconductor light emitting device 150-3 through the third contact hole 350H3.
  • the first electrode wire 362-1 may be disposed on the second insulating layer 350.
  • the first electrode wire 362-1 may be made of a transparent conductive material that allows light to pass through.
  • the first electrode wire 362-1 may include ITO, IZO, etc., but is not limited thereto.
  • the second electrode wire 362-2 and the third electrode wire 362-3 may also be disposed on the second insulating layer 350.
  • the first assembly wiring 321 and/or the second assembly wiring 322 are used as the first electrode wiring, and the electrode wirings 362-1 and 362-2 , 362-3) may be the second electrode wiring. Accordingly, the first semiconductor light emitting device 150- 1) may emit a first color light, for example, red light.
  • the display device 301 may include a plurality of signal lines SL1, SL2, SL3, and SL4.
  • the plurality of signals may include a first signal line (SL1), a second signal line (SL2), a third signal line (SL3), and a fourth signal line (SL4).
  • a plurality of signal lines (SL1, SL2, SL3, and SL4) may be arranged on the same layer.
  • the plurality of signal lines SL1, SL2, SL3, and SL4 may be arranged in a different layer from the electrode wires 362-1, 362-2, and 362-3. Accordingly, the plurality of signal lines (SL1, SL2, SL3, SL4) and the electrode wires (362-1, 362-2, 362-3) can be electrically connected through the plurality of contact holes (351H1, 351H2, 351H3).
  • the first signal line SL1 and the first electrode wire 362-1 may be electrically connected through the first contact hole 351H1.
  • the second signal line SL2 and the second electrode wire 362-2 may be electrically connected through the second contact hole 351H2.
  • the third signal line SL3 and the third electrode wire 362-3 may be electrically connected through the third contact hole 351H3.
  • the fourth signal line SL4 and the first assembly wiring 321 and/or the second assembly wiring 322 may be electrically connected through the contact hole 352.
  • the plurality of signal lines SL1, SL2, SL3, and SL4 may be disposed on a different layer from the first and second assembled wirings 321 and 322.
  • the first signal line SL1 may be electrically connected to a plurality of first sub-pixels PX1.
  • the first signal line SL1 is connected to the second electrode 155 of the first semiconductor light emitting device 150-1 through the first electrode wiring 362-1 of each of the plurality of first sub-pixels PX1. Can be electrically connected.
  • the second signal line SL2 may be electrically connected to a plurality of second sub-pixels PX2.
  • the second signal line SL2 is connected to the second electrode 155 of the second semiconductor light emitting device 150-2 through the second electrode wiring 362-2 of each of the plurality of second sub-pixels PX2. Can be electrically connected.
  • the third signal line SL3 may be electrically connected to a plurality of third sub-pixels PX3.
  • the third signal line SL3 is connected to the second electrode 155 of the third semiconductor light emitting device 150-3 through the third electrode wiring 362-3 of each of the plurality of third sub-pixels PX3. Can be electrically connected.
  • the fourth signal line SL4 may be commonly connected to the first sub-pixel (PX1), the second sub-pixel (PX2), and the third sub-pixel (PX3).
  • the fourth signal line SL4 is connected to the first assembly line 321 of the first sub-pixel PX1 and/or the second assembly line 322 of the first semiconductor light emitting device 150-1. It may be electrically connected to the electrode 154.
  • the fourth signal line SL4 is connected to the first assembly line 321 of the second sub-pixel PX2 and/or the second assembly line 322 of the second semiconductor light emitting device 150-2. It may be electrically connected to the electrode 154.
  • the fourth signal line SL4 is connected to the first assembly line 321 of the third sub-pixel PX3 and/or the second assembly line 322 of the third semiconductor light emitting device 150-3. It may be electrically connected to the electrode 154.
  • a positive (+) voltage may be supplied to each of the first signal line (SL1), the second signal line (SL2), and the third signal line (SL3).
  • the fourth signal line SL4 may be grounded or supplied with a negative (-) voltage.
  • the positive (+) voltage supplied to each of the first signal line (SL1), the second signal line (SL2), and the third signal line (SL3) may be the same, but this is not limited.
  • the first signal line SL1 connected to the first sub-pixel PX1 may be the high potential voltage line VDDL shown in FIG. 7 .
  • the second signal line (SL2) connected to the second sub-pixel (PX2) and the third signal line (SL3) connected to the third sub-pixel (PX3) also serve as a high-potential signal line (VDDL), and a high-potential voltage (Figure A VDD of 6) can be supplied.
  • the fourth signal line SL4 commonly connected to each of the first sub-pixel (PX1), the second sub-pixel (PX2), and the third sub-pixel (PX3) is a low-potential signal line (VSSL), and is a low-potential voltage (VSS in FIG. 6) may be supplied.
  • a driving transistor (DT in FIG. 7) may be provided between the semiconductor light emitting device 150-2 and the third signal line SL3 and the third semiconductor light emitting device 150-3 of the third sub-pixel PX3. there is.
  • the gate terminal of the driving transistor (DT) may be connected to the data line (Dj) through the scan transistor (ST).
  • the first sub-pixel (PX1), the second sub-pixel (PX2), and the third sub-pixel (PX3) each include a scan transistor (ST), a driving transistor (DT), and a semiconductor light emitting device (150-1, 150-2). , 150-3) may be provided.
  • the driving transistor DT may be connected to the scan transistor ST and the semiconductor light emitting devices 150-1, 150-2, and 150-3, and the scan transistor ST may be connected to the data line Dj.
  • the driving transistors (ST) of the first sub-pixel (PX1), the second sub-pixel (PX2), and the third sub-pixel (PX3) are connected to the high potential signal line (VDDL), that is, the first to third signal lines (SL1, It can be connected to SL2, SL3).
  • the semiconductor light emitting elements 150-1, 150-2, and 150-3 of the first sub-pixel (PX1), the second sub-pixel (PX2), and the third sub-pixel (PX3) each have a low potential signal line (VSSL), That is, it may be connected to the fourth signal line SL4.
  • the current flowing in the driving transistor (ST) varies depending on the data voltage supplied to the data line (Dj), and this different current causes the first sub-pixel (PX1), the second sub-pixel (PX2), and the third sub-pixel
  • the intensity of light, that is, the luminance or gradation, of each of the semiconductor light emitting devices 150-1, 150-2, and 150-3 of (PX3) is different, so that images with different brightnesses can be displayed.
  • the permanent magnet layer 158 of the semiconductor light-emitting device 150-1 serves as a current blocking layer, thereby obtaining a current spreading effect in the semiconductor light-emitting device 150-1, thereby improving luminance. . Therefore, it is possible to realize high image quality using a high-brightness display.
  • the current (I) is supplied to a wider area of the active layer 152 and the amount of light generation increases,
  • the display device described above may be a display panel. That is, in the embodiment, the display device and the display panel may be understood to have the same meaning.
  • a display device in a practical sense may include a display panel and a controller (or processor) capable of controlling the display panel to display an image.
  • Embodiments may be adopted in the field of displays that display images or information. Embodiments may be adopted in the field of displays that display images or information using semiconductor light-emitting devices.
  • the semiconductor light-emitting device may be a micro-level semiconductor light-emitting device or a nano-level semiconductor light-emitting device.
  • embodiments can be adopted in TVs, signage, smart phones, mobile phones, mobile terminals, HUDs for automobiles, backlight units for laptops, and display devices for VR or AR.

Abstract

반도체 발광 소자는 발광부와, 발광부의 하측 또는 상측 중 적어도 일측 상에 영구 자성층과, 발광부의 하측 상에 제1 전극과, 발광부의 상측 상에 제2 전극을 포함한다. 제1 전극은 발광부의 하측에 접한다.

Description

반도체 발광 소자 및 디스플레이 장치
실시예는 반도체 발광 소자 및 디스플레이 장치에 관한 것이다.
대면적 디스플레이는 액정디스플레이(LCD), OLED 디스플레이, 그리고 마이크로-LED 디스플레이(Micro-LED display) 등이 있다.
마이크로-LED 디스플레이는 100㎛ 이하의 직경 또는 단면적을 가지는 반도체 발광 소자인 마이크로-LED를 표시소자로 사용하는 디스플레이이다.
마이크로-LED 디스플레이는 반도체 발광 소자인 마이크로-LED를 표시소자로 사용하기 때문에 명암비, 응답속도, 색 재현율, 시야각, 밝기, 해상도, 수명, 발광효율이나 휘도 등 많은 특성에서 우수한 성능을 가지고 있다.
특히 마이크로-LED 디스플레이는 화면을 모듈 방식으로 분리, 결합할 수 있어 크기나 해상도 조절이 자유로운 장점 및 플렉서블 디스플레이 구현이 가능한 장점이 있다.
그런데 대형 마이크로-LED 디스플레이는 수백만 개 이상의 마이크로-LED가 필요로 하기 때문에 마이크로-LED를 디스플레이 패널에 신속하고 정확하게 전사하기 어려운 기술적 문제가 있다.
최근 개발되고 있는 전사기술에는 픽앤-플레이스 공법(pick and place process), 레이저 리프트 오프법(Laser Lift-off method) 또는 자가조립 방식(self-assembly method) 등이 있다.
이 중에서, 자가조립 방식은 유체 내에서 반도체 발광 소자가 조립위치를 스스로 찾아가는 방식으로서 대화면의 디스플레이 장치의 구현에 유리한 방식이다.
하지만, 아직 마이크로-LED의 자가조립을 통하여 디스플레이를 제조하는 기술에 대한 연구가 미비한 실정이다.
특히 종래기술에서 대형 디스플레이에 수백만 개 이상의 반도체 발광 소자를 신속하게 전사하는 경우 전사 속도(transfer speed)는 향상시킬 수 있으나 전사 불량률(transfer error rate)이 높아질 수 있어 전사 수율(transfer yield)이 낮아지는 기술적 문제가 있다.
관련 기술에서 유전영동(dielectrophoresis, DEP)을 이용한 자가조립 방식의 전사공정이 시도되고 있으나 DEP force의 불균일성 등으로 인해 자가 조립률이 낮은 문제가 있다.
한편, 비공개 내부 기술에 의하면, 자가 조립 시 외부 자석을 이용하여 유체 내의 수많은 반도체 발광 소자를 이동시키고 있다. 이를 위해, 반도체 발광 소자에 외부 자석에 의해 자화되는 자성층이 구비된다. 자성층은 코발트(Co)나 니켈(Ni) 등과 같은 강자성 재질로 이루어진다.
코발트(Co)나 니켈(Ni) 등과 같은 강자성 재질은 도 1에 도시된 바와 같이, 자화 특성 곡선에서 항자력(Coercivity, Hc)이 100Oe이하로 작아, 외부 자석의 종류나 가해지는 자기장에 따라 수시로 자화 방향이나 자화 세기가 달라진다. 도 1에서, 가로축은 자기장(magnetic field)을 나타내고, 세로축은 자화(magnetization)를 나타낼 수 있다. 항자력(Hc)은 자화가 되지 않은 강자성 재질에 외부 자기장을 증가시켜 자화를 포화시킨 후에, 외부 자기장을 반대방향으로 증가시켜 자화를 없애는데 필요한 자기장을 말한다.
따라서, 외부 자석에 의해 유체 내에 자기장이 인가되면, 유체 내의 수많은 반도체 발광 소자 각각의 자화 방향이 랜덤하게 형성되고 자화 세기도 상이해진다.
즉, 반도체 발광 소자(1)의 표면에 평행한 방향으로 자화 방향(도 2의 화살표)이 형성되거나, 반도체 발광 소자(2)의 표면에 수직한 방향으로 자화 방향(도 3의 화살표)이 형성된다.
도 4에 제1 자화 특성 곡선(3)과 제2 자화 특성 곡선(4)가 도시되고 있다. 제1 자화 특성 곡선(3)은 반도체 발광 소자(1)의 표면에 평행한 방향으로 자화 방향(도 2의 화살표)이 형성되는 경우의 자화 특성 곡선이다. 제2 자화 특성 곡선(4)는 반도체 발광 소자(2)의 표면에 수직한 방향으로 자화 방향(도 3의 화살표)이 형성되는 경우의 자화 특성 곡선이다.
도 4에 도시한 바와 같이, 자화 방향(도 2의 화살표)이 반도체 발광 소자의 표면에 평행한 방향으로 형성될 때와 자화 방향(도 3의 화살표)이 반도체 발광 소자(2)의 표면에 수직한 방향으로 형성될 때 각각 자화 세기(B1, B2)가 상이하다. 여기서, 자화 세기(B1, B2)는 자기장의 인가에 의해 포화된 후 자기장이 0으로 감소될 때에 잔류하는 잔류 자화(remanent magnetization)일 수 있다.
자화 방향(도 7의 화살표)이 반도체 발광 소자의 표면에 평행한 방향으로 형성될 때의 자화 세기(B1)가 자화 방향(도 8의 화살표)이 반도체 발광 소자(2)의 표면에 수직한 방향으로 형성될 때의 자화 세기(B2)보다 크다.
따라서, 코발트(Co)나 니켈(Ni) 등과 같은 강자성 재질로 이루어진 자성층이 구비된 반도체 발광 소자들을 이용하여 자가 조립이 수행되는 경우, 외부 자석에 의해 반도체 발광 소자 각각의 자화 방향이 랜덤하게 형성되고 자화 세기가 상이하다. 반도체 발광 소자 각각의 자화 방향이 랜덤하게 형성되고 자화 세기가 상이한 경우, 외부 자석의 이동에 의해 이동되는 반도체 발광 소자 각각의 이동 속도가 달라진다. 이러한 경우, 외부 자석을 따라 이동되는 반도체 발광 소자의 개수가 줄어들어, 기판 상에 반도체 발광 소자가 조립되는 비율, 조립율이 현저하게 저하되는 문제가 있다.
또한, 반도체 발광 소자 각각의 자화 방향이 랜덤하게 형성되고 자화 세기가 상이하므로, 유체 내에 수많은 반도체 발광 소자가 외부 자석에 의해 이동시, 도 5에 도시한 바와 같이, 수많은 반도체 발광 소자(5, 6)가 서로 달라붙어 군집으로 형성된다. 이와 같이 반도체 발광 소자(5, 6)가 서로 달라붙은 경우, 이들 반도체 발광 소자(5, 6) 중 하나의 반도체 발광 소자가 기판 상의 해당 홀에 조립되기 어려워 조립율이 저하되는 문제가 있다.
아울러, 수많은 반도체 발광 소자들이 항구적으로 자화가 가능한 영구자석이 아니므로, 외부 자석의 종류나 외부 자석의 자기장 세기에 따라 수많은 반도체 발광 소자들 각각의 자화 방향이나 자화 세기의 재현성이 확보되지 않아, 자가 조립을 위한 공정 조건을 최적화하기 어려워 수율이나 생산성이 저하되는 문제가 있다.
실시예는 전술한 문제 및 다른 문제를 해결하는 것을 목적으로 한다.
실시예의 다른 목적은 조립율을 향상시킬 수 있는 반도체 발광 소자 및 디스플레이 장치를 제공하는 것이다.
또한, 실시예의 또 다른 목적은 수율이나 생산성을 향상시킬 수 있는 반도체 발광 소자 및 디스플레이 장치를 제공하는 것이다.
실시예의 기술적 과제는 본 항목에 기재된 것에 한정되지 않으며, 발명의 설명을 통해 파악될 수 있는 것을 포함한다.
상기 또는 다른 목적을 달성하기 위해 실시예의 일 측면에 따르면, 반도체 발광 소자는, 발광부; 상기 발광부의 하측 또는 상측 중 적어도 일측 상에 영구 자성층; 상기 발광부의 하측 상에 제1 전극; 및 상기 발광부의 상측 상에 제2 전극;을 포함하고, 상기 제1 전극은 상기 발광부의 하측에 접한다.
상기 제1 전극은 상기 영구 자석층을 둘러쌀 수 있다.
상기 발광부는, 제1 영역과 상기 제1 발광 영역을 둘러싸는 제2 발광 영역을 포함하고, 상기 영구 자석층은 상기 제1 발광 영역의 표면에 접하고, 상기 제1 전극은 상기 제2 발광 영역의 표면에 접할 수 있다. 상기 제2 전극은 상기 영구 자석층의 형상에 대응하는 형상을 가질 수 있다.
상기 영구 자석층은 복수의 도트 패턴을 포함하고, 상기 제1 전극은 상기 복수의 도트 패턴을 둘러쌀 수 있다. 상기 제1 전극은 상기 복수의 도트 패턴 사이에서 상기 발광부의 표면에 접할 수 있다.
상기 영구 자석층은 적어도 하나의 링 패턴을 포함하고, 상기 제1 전극은 상기 적어도 하나의 링 패턴을 둘러쌀 수 있다. 상기 제1 전극은 상기 링 패턴의 내측 또는 상기 링 패턴의 외측 중 적어도 하나에서 상기 발광부의 표면에 접할 수 있다. 상기 제2 전극은 상기 링 패턴의 형상에 대응하는 형상을 가질 수 있다.
상기 영구 자석층은 전류 차단층을 포함할 수 있다.
상기 영구 자석층은, 상기 제1 전극의 홈에 배치될 수 있다.
상기 영구 자석층은, 상기 발광부의 홈에 배치될 수 있다.
상기 영구 자석층은 상기 제1 전극에 매립된 패턴을 포함할 수 있다.
상기 영구 자석층은, 적어도 500Oe이상의 항자력을 갖는 자석 재질, 세라믹 자석 재질 및 금속 자석 재질 중 하나를 포함할 수 있다.
상기 영구 자석층의 전기 전도도는 상기 제1 전극의 전기 전도도보다 작을 수 있다.
실시예의 다른 측면에 따르면, 디스플레이 장치는, 복수의 서브 화소를 포함하는 기판; 상기 복수의 서브 화소에 각각 복수의 제1 조립 배선; 상기 복수의 서브 화소에 각각 복수의 제2 조립 배선; 상기 복수의 서브 화소에 각각 복수의 조립 홀을 갖는 격벽; 상기 복수의 조립 홀에 각각 복수의 반도체 발광 소자; 및 상기 복수의 반도체 발광 소자 각각의 측부를 둘러싸는 연결 전극; 상기 복수의 반도체 발광 소자 각각의 상측 상에 전극 배선;을 포함하고, 상기 연결 전극은 상기 제1 조립 배선 또는 상기 제2 조립 배선 중 적어도 하나의 조립 배선에 연결되고, 상기 복수의 반도체 발광 소자는, 제1 서브 화소에 배치되어 제1 컬러 광을 생성하는 제1 반도체 발광 소자; 제2 서브 화소에 배치되어 제2 컬러 광을 생성하는 제2 반도체 발광 소자; 및 제3 서브 화소에 배치되어 제3 컬러 광을 생성하는 제3 반도체 발광 소자;를 포함하고, 상기 제1 컬러 광, 상기 제2 컬러 광 및 상기 제3 컬러 광은 상이하고, 상기 복수의 반도체 발광 소자는 각각, 발광부; 상기 발광부의 하측 또는 상측 중 적어도 일측 상에 영구 자성층; 상기 발광부의 하측 상에 제1 전극; 및 상기 발광부의 상측 상에 제2 전극;을 포함하고, 상기 제1 전극은 상기 발광부의 하측에 접할 수 있다.
상기 복수의 반도체 발광 소자 각각의 영구 자석층은 동일한 자화 세기를 가질 수 있다.
상기 복수의 반도체 발광 소자 각각의 영구 자석층은 동일한 자화 방향을 가질 수 있다.
상기 영구 자석층의 전기 전도도는 상기 제1 전극의 전기 전도도보다 작을 수 있다.
도 14에 도시한 바와 같이, 반도체 발광 소자(150)의 하측에 영구 자석층(158)에 배치될 수 있다. 영구 자석층(158)은 반도체 발광 소자(150)의 상측에 배치될 수도 있다. 영구 자석층(158)은 500Oe이상의 항자력(Hc)을 가질 수 있다.
실시예에 따르면, 착자 장치를 이용하여 웨이퍼 기반에서 제조된 복수의 반도체 발광 소자(150) 각각의 영구 자석층(158)가 동일한 자화 방향 및/또는 동일한 자화 세기를 가질 수 있다. 아울러, 반도체 발광 소자(150) 각각이 서로 상이한 웨이퍼 상에서 제조되더라도, 착자 공정을 최적화하여 이들 반도체 발광 소자(150) 각각의 영구 자석층(158)은 동일한 동일한 자화 방향 및/또는 동일한 자화 세기를 가질 수 있다. 따라서, 도 17에 도시한 바와 같이, 자가 조립시 외부 자석(1000)의 자기장 인가 및 이동시, 유체 내의 복수의 반도체 발광 소자(150)이 외부 자석(1000)에 대해 동일한 방향으로 정렬되고 즉각적으로 위부 자석(100)을 향해 이동(화살표)될 수 있다. 이에 따라, 자가 조립시 기판 상의 각 조립 홀에 대응하는 반도체 발광 소자(150)가 정확하고 신속히 조립될 수 있어, 조립율 및 수율이 현저히 향상될 수 있다. 아울러, 외부 자석(1000)의 이동시마다 외부 자석(1000)을 따르는 반도체 발광 소자(150)의 개수가 유사하거나 거의 동일하므로, 재현성이 확보되어 생산성이 향상될 수 있다.
한편, 디스플레이 구현을 위해 서로 상이한 컬러 광을 생성하는 제1 반도체 발광 소자, 제2 반도체 발광 소자 및 제3 반도체 발광 소자 모두 동일한 동일한 자화 방향 및/또는 동일한 자화 세기를 갖는 영구 자석층(158)을 가질 수 있다. 따라서, 1회의 자가 조립 공정을 통해 제1 반도체 발광 소자, 제2 반도체 발광 소자 및 제3 반도체 발광 소자가 동시에 기판 상의 각 조립 홀에 정확하고 신속하게 조립될 수 있어, 조립율 및 수율이 향상될 뿐만 아니라 공정을 획기적을 단축하여 생산성을 높일 수 있다.
한편, 영구 자석층(158)은 전류 차단층일 수 있다. 즉, 영구 자석층(158)의 전기 전도도는 제1 전극(154)의 전기 전도도보다 작을 수 있다. 따라서, 제1 전극(154)과 제2 전극(155) 사이에 인가된 전압에 의해 발광부(150a)에 수직으로 전류가 흐르는 경우, 전류가 영구 자석층(158)을 피해 영구 자석층(158) 주변에 위치된 제1 전극(154)으로 휘어져 흐르는 전류 스프레딩 효과를 얻을 수 있다. 이에 따라, 전류가 발광부의 활성층의 더 넓은 영역에 공급됨으로써, 광 생성량이 증가되어 휘도가 향상될 수 있다.
실시예의 적용 가능성의 추가적인 범위는 이하의 상세한 설명으로부터 명백해질 것이다. 그러나 실시예의 사상 및 범위 내에서 다양한 변경 및 수정은 당업자에게 명확하게 이해될 수 있으므로, 상세한 설명 및 바람직한 실시예와 같은 특정 실시예는 단지 예시로 주어진 것으로 이해되어야 한다.
도 1은 강자성 강자성 재질의 자화 특성 곡선을 도시한다.
도 2는 자화 방향이 반도체 발광 소자의 표면에 평행한 방향으로 형성된 모습을 도시한다.
도 3은 자화 방향이 반도체 발광 소자의 표면에 수직한 방향으로 형성된 모습을 도시한다.
도 4는 도 2 및 도 3에 도시된 자화 방향일 때의 자화 특성 곡선을 도시한다.
도 5는 반도체 발광 소자가 달라붙은 모습을 도시한다.
도 6은 실시예에 따른 디스플레이 장치가 배치된 주택의 거실을 도시한다.
도 7는 실시예에 따른 디스플레이 장치를 개략적으로 보여주는 블록도이다.
도 8는 도 7의 화소의 일 예를 보여주는 회로도이다.
도 9은 도 6의 디스플레이 장치에서 제1 패널영역의 확대도이다.
도 10은 도 9의 A2 영역의 확대도이다.
도 11는 실시예에 따른 발광 소자가 자가 조립 방식에 의해 기판에 조립되는 예를 나타내는 도면이다.
도 12은 도 11의 A3 영역의 부분 확대도이다.
도 13은 제1 실시예에 따른 반도체 발광 소자를 도시한 사시도이다.
도 14는 제1 실시예에 따른 반도체 발광 소자를 도시한 단면도이다.
도 15는 제1 실시예에 따른 반도체 발광 소자의 제1 전극과 영구 자석층을 도시한 평면도이다.
도 16은 제1 실시예에 따른 반도체 발광 소자의 영구 자석층의 자화 특성 곡선을 도시한다.
도 17은 자가 조립시 외부 자석과 복수의 반도체 발광 소자의 이동 모습을 도시한다.
도 18a는 비교예에 따른 반도체 발광 소자에서의 전류의 흐름을 도시한다.
도 18b는 제1 실시예에 따른 반도체 발광 소자에서의 전류의 흐름을 도시한다.
도 19는 제2 실시예에 따른 반도체 발광 소자를 도시한 단면도이다.
도 20은 제2 실시예에 따른 반도체 발광 소자의 제1 전극과 영구 자석층을 도시한 평면도이다.
도 21은 제2 실시예에 따른 반도체 발광 소자에서의 전류의 흐름을 도시한다.
도 22는 제3 실시예에 따른 반도체 발광 소자를 도시한 단면도이다.
도 23은 제3 실시예에 따른 반도체 발광 소자의 제1 전극과 영구 자석층을 도시한 평면도이다.
도 24는 제3 실시예에 따른 반도체 발광 소자에서의 전류의 흐름을 도시한다.
도 25는 제4 실시예에 따른 반도체 발광 소자를 도시한 단면도이다.
도 26은 제5 실시예에 따른 반도체 발광 소자를 도시한 단면도이다.
도 27은 실시예에 따른 디스플레이 장치를 도시한 평면도이다.
도 28은 도 27의 실시예에 따른 디스플레이 장치에서 제1 서브 화소의 C1-C2라인을 따라 절단한 단면도이다.
도면들에 도시된 구성 요소들의 크기, 형상, 수치 등은 실제와 상이할 수 있다. 또한, 동일한 구성 요소들에 대해서 도면들 간에 서로 상이한 크기, 형상, 수치 등으로 도시되더라도, 이는 도면 상의 하나의 예시일 뿐이며, 동일한 구성 요소들에 대해서는 도면들 간에 서로 동일한 크기, 형상, 수치 등을 가질 수 있다.
이하, 첨부된 도면을 참조하여 본 명세서에 개시된 실시예를 상세히 설명하되, 도면 부호에 관계없이 동일하거나 유사한 구성요소는 동일한 참조 번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다. 이하의 설명에서 사용되는 구성요소에 대한 접미사 '모듈' 및 '부'는 명세서 작성의 용이함이 고려되어 부여되거나 혼용되는 것으로서, 그 자체로 서로 구별되는 의미 또는 역할을 갖는 것은 아니다. 또한, 첨부된 도면은 본 명세서에 개시된 실시예를 쉽게 이해할 수 있도록 하기 위한 것이며, 첨부된 도면에 의해 본 명세서에 개시된 기술적 사상이 제한되는 것은 아니다. 또한, 층, 영역 또는 기판과 같은 요소가 다른 구성요소 '상(on)'에 존재하는 것으로 언급될 때, 이것은 직접적으로 다른 요소 상에 존재하거나 또는 그 사이에 다른 중간 요소가 존재할 수도 있는 것을 포함한다.
본 명세서에서 설명되는 디스플레이 장치에는 TV, 샤이니지, 휴대폰, 스마트 폰(smart phone), 자동차용 HUD(head-Up Display), 노트북 컴퓨터(laptop computer)용 백라이트 유닛, VR이나 AR용 디스플레이 등이 포함될 수 있다. 그러나, 본 명세서에 기재된 실시예에 따른 구성은 추후 개발되는 새로운 제품형태이라도, 디스플레이가 가능한 장치에도 적용될 수 있다.
이하 실시예에 따른 발광 소자 및 이를 포함하는 디스플레이 장치에 대해 설명한다.
도 6은 실시예에 따른 디스플레이 장치가 배치된 주택의 거실을 도시한다.
도 6을 참조하면, 실시예의 디스플레이 장치(100)는 세탁기(101), 로봇 청소기(102), 공기 청정기(103) 등의 각종 전자 제품의 상태를 표시할 수 있고, 각 전자 제품들과 IOT 기반으로 통신할 수 있으며 사용자의 설정 데이터에 기초하여 각 전자 제품들을 제어할 수도 있다.
실시예에 따른 디스플레이 장치(100)는 얇고 유연한 기판 위에 제작되는 플렉서블 디스플레이(flexible display)를 포함할 수 있다. 플렉서블 디스플레이는 기존의 평판 디스플레이의 특성을 유지하면서, 종이와 같이 휘어지거나 말릴 수 있다.
플렉서블 디스플레이에서 시각정보는 매트릭스 형태로 배치되는 단위 화소(unit pixel)의 발광이 독자적으로 제어됨에 의하여 구현될 수 있다. 단위 화소는 하나의 색을 구현하기 위한 최소 단위를 의미한다. 플렉서블 디스플레이의 단위 화소는 발광 소자에 의하여 구현될 수 있다. 실시예에서 발광 소자는 Micro-LED나 Nano-LED일 수 있으나 이에 한정되는 것은 아니다.
도 7는 실시예에 따른 디스플레이 장치를 개략적으로 보여주는 블록도이고, 도 8는 도 7의 화소의 일 예를 보여주는 회로도이다.
도 7 및 도 8를 참조하면, 실시예에 따른 디스플레이 장치는 디스플레이 패널(10), 구동 회로(20), 스캔 구동부(30) 및 전원 공급 회로(50)를 포함할 수 있다.
실시예의 디스플레이 장치(100)는 액티브 매트릭스(AM, Active Matrix)방식 또는 패시브 매트릭스(PM, Passive Matrix) 방식으로 발광 소자를 구동할 수 있다.
구동 회로(20)는 데이터 구동부(21)와 타이밍 제어부(22)를 포함할 수 있다.
디스플레이 패널(10)은 직사각형으로 이루어질 수 있지만, 이에 대해서는 한정하지 않는다. 즉, 디스플레이 패널(10)은 원형 또는 타원형으로 형성될 수 있다. 디스플레이 패널(10)의 적어도 일 측은 소정의 곡률로 구부러지도록 형성될 수 있다.
디스플레이 패널(10)은 표시 영역(DA)과 표시 영역(DA)의 주변에 배치된 비표시 영역(NDA)으로 구분될 수 있다. 표시 영역(DA)은 화소(PX)들이 형성되어 영상을 디스플레이하는 영역이다. 디스플레이 패널(10)은 데이터 라인들(D1~Dm, m은 2 이상의 정수), 데이터 라인들(D1~Dm)과 교차되는 스캔 라인들(S1~Sn, n은 2 이상의 정수), 고전위 전압이 공급되는 고전위 전압 라인(VDDL), 저전위 전압이 공급되는 저전위 전압 라인(VSSL) 및 데이터 라인들(D1~Dm)과 스캔 라인들(S1~Sn)에 접속된 화소(PX)들을 포함할 수 있다.
화소(PX)들 각각은 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3)를 포함할 수 있다. 제1 서브 화소(PX1)는 제1 주 파장의 제1 컬러 광을 발광하고, 제2 서브 화소(PX2)는 제2 주 파장의 제2 컬러 광을 발광하며, 제3 서브 화소(PX3)는 제3 주 파장의 제3 컬러 광을 발광할 수 있다. 제1 컬러 광은 적색 광, 제2 컬러 광은 녹색 광, 제3 컬러 광은 청색 광일 수 있으나, 이에 한정되지 않는다. 또한, 도 7에서는 화소(PX)들 각각이 3 개의 서브 화소들을 포함하는 것을 예시하였으나, 이에 한정되지 않는다. 즉, 화소(PX)들 각각은 4 개 이상의 서브 화소들을 포함할 수 있다.
제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3) 각각은 데이터 라인들(D1~Dm) 중 적어도 하나, 스캔 라인들(S1~Sn) 중 적어도 하나 및 고전위 전압 라인(VDDL)에 접속될 수 있다. 제1 서브 화소(PX1)는 도 8과 같이 발광 소자(LD)들과 발광 소자(LD)들에 전류를 공급하기 위한 복수의 트랜지스터들과 적어도 하나의 커패시터(Cst)를 포함할 수 있다.
도면에 도시되지 않았지만, 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3) 각각은 단지 하나의 발광 소자(LD)와 적어도 하나의 커패시터(Cst)를 포함할 수도 있다.
발광 소자(LD)들 각각은 제1 전극, 복수의 도전형 반도체층 및 제2 전극을 포함하는 반도체 발광 다이오드일 수 있다. 여기서, 제1 전극은 애노드 전극, 제2 전극은 캐소드 전극일 수 있지만, 이에 대해서는 한정하지 않는다.
발광 소자(LD)는 수평형 발광 소자, 플립칩형 발광 소자 및 수직형 발광 소자 중 하나일 수 있다.
복수의 트랜지스터들은 도 8와 같이 발광 소자(LD)들에 전류를 공급하는 구동 트랜지스터(DT), 구동 트랜지스터(DT)의 게이트 전극에 데이터 전압을 공급하는 스캔 트랜지스터(ST)를 포함할 수 있다. 구동 트랜지스터(DT)는 스캔 트랜지스터(ST)의 소스 전극에 접속되는 게이트 전극, 고전위 전압이 인가되는 고전위 전압 라인(VDDL)에 접속되는 소스 전극 및 발광 소자(LD)들의 제1 전극들에 접속되는 드레인 전극을 포함할 수 있다. 스캔 트랜지스터(ST)는 스캔 라인(Sk, k는 1≤k≤n을 만족하는 정수)에 접속되는 게이트 전극, 구동 트랜지스터(DT)의 게이트 전극에 접속되는 소스 전극 및 데이터 라인(Dj, j는 1≤j≤m을 만족하는 정수)에 접속되는 드레인 전극을 포함할 수 있다.
커패시터(Cst)는 구동 트랜지스터(DT)의 게이트 전극과 소스 전극 사이에 형성된다. 스토리지 커패시터(Cst)는 구동 트랜지스터(DT)의 게이트 전압과 소스 전압의 차이값을 충전한다.
구동 트랜지스터(DT)와 스캔 트랜지스터(ST)는 박막 트랜지스터(thin film transistor)로 형성될 수 있다. 또한, 도 8에서는 구동 트랜지스터(DT)와 스캔 트랜지스터(ST)가 P 타입 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)으로 형성된 것을 중심으로 설명하였으나, 본 발명은 이에 한정되지 않는다. 구동 트랜지스터(DT)와 스캔 트랜지스터(ST)는 N 타입 MOSFET으로 형성될 수도 있다. 이 경우, 구동 트랜지스터(DT)와 스캔 트랜지스터(ST)들 각각의 소스 전극과 드레인 전극의 위치는 변경될 수 있다.
또한, 도 8에서는 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3) 각각이 하나의 구동 트랜지스터(DT), 하나의 스캔 트랜지스터(ST) 및 하나의 커패시터(Cst)를 갖는 2T1C (2 Transistor - 1 capacitor)를 포함하는 것을 예시하였으나, 본 발명은 이에 한정되지 않는다. 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3) 각각은 복수의 스캔 트랜지스터(ST)들과 복수의 커패시터(Cst)들을 포함할 수 있다.
제2 서브 화소(PX2)와 제3 서브 화소(PX3)는 제1 서브 화소(PX1)와 실질적으로 동일한 회로도로 표현될 수 있으므로, 이들에 대한 자세한 설명은 생략한다.
구동 회로(20)는 디스플레이 패널(10)을 구동하기 위한 신호들과 전압들을 출력한다. 이를 위해, 구동 회로(20)는 데이터 구동부(21)와 타이밍 제어부(22)를 포함할 수 있다.
데이터 구동부(21)는 타이밍 제어부(22)로부터 디지털 비디오 데이터(DATA)와 소스 제어 신호(DCS)를 입력 받는다. 데이터 구동부(21)는 소스 제어 신호(DCS)에 따라 디지털 비디오 데이터(DATA)를 아날로그 데이터 전압들로 변환하여 디스플레이 패널(10)의 데이터 라인들(D1~Dm)에 공급한다.
타이밍 제어부(22)는 호스트 시스템으로부터 디지털 비디오 데이터(DATA)와 타이밍 신호들을 입력받는다. 타이밍 신호들은 수직동기신호(vertical sync signal), 수평동기신호(horizontal sync signal), 데이터 인에이블 신호(data enable signal) 및 도트 클럭(dot clock)을 포함할 수 있다. 호스트 시스템은 스마트폰 또는 태블릿 PC의 어플리케이션 프로세서, 모니터, TV의 시스템 온 칩 등일 수 있다.
타이밍 제어부(22)는 데이터 구동부(21)와 스캔 구동부(30)의 동작 타이밍을 제어하기 위한 제어신호들을 생성한다. 제어신호들은 데이터 구동부(21)의 동작 타이밍을 제어하기 위한 소스 제어 신호(DCS)와 스캔 구동부(30)의 동작 타이밍을 제어하기 위한 스캔 제어 신호(SCS)를 포함할 수 있다.
구동 회로(20)는 디스플레이 패널(10)의 일 측에 마련된 비표시 영역(NDA)에서 배치될 수 있다. 구동 회로(20)는 집적회로(integrated circuit, IC)로 형성되어 COG(chip on glass) 방식, COP(chip on plastic) 방식, 또는 초음파 접합 방식으로 디스플레이 패널(10) 상에 장착될 수 있으나, 본 발명은 이에 한정되지 않는다. 예를 들어, 구동 회로(20)는 디스플레이 패널(10)이 아닌 회로 보드(미도시) 상에 장착될 수 있다.
데이터 구동부(21)는 COG(chip on glass) 방식, COP(chip on plastic) 방식, 또는 초음파 접합 방식으로 디스플레이 패널(10) 상에 장착되고, 타이밍 제어부(22)는 회로 보드 상에 장착될 수 있다.
스캔 구동부(30)는 타이밍 제어부(22)로부터 스캔 제어 신호(SCS)를 입력 받는다. 스캔 구동부(30)는 스캔 제어 신호(SCS)에 따라 스캔 신호들을 생성하여 디스플레이 패널(10)의 스캔 라인들(S1~Sn)에 공급한다. 스캔 구동부(30)는 다수의 트랜지스터들을 포함하여 디스플레이 패널(10)의 비표시 영역(NDA)에 형성될 수 있다. 또는, 스캔 구동부(30)는 집적 회로로 형성될 수 있으며, 이 경우 디스플레이 패널(10)의 다른 일 측에 부착되는 게이트 연성 필름 상에 장착될 수 있다.
회로 보드는 이방성 도전 필름(anisotropic conductive film)을 이용하여 디스플레이 패널(10)의 일 측 가장자리에 마련된 패드들 상에 부착될 수 있다. 이로 인해, 회로 보드의 리드 라인들은 패드들에 전기적으로 연결될 수 있다. 회로 보드는 연성 인쇄 회로 보드(flexible printed circuit board), 인쇄 회로 보드(printed circuit board) 또는 칩온 필름(chip on film)과 같은 연성 필름(flexible film)일 수 있다. 회로 보드는 디스플레이 패널(10)의 하부로 벤딩(bending)될 수 있다. 이로 인해, 회로 보드의 일 측은 디스플레이 패널(10)의 일 측 가장자리에 부착되며, 타 측은 디스플레이 패널(10)의 하부에 배치되어 호스트 시스템이 장착되는 시스템 보드에 연결될 수 있다.
전원 공급 회로(50)는 시스템 보드로부터 인가되는 메인 전원으로부터 디스플레이 패널(10)의 구동에 필요한 전압들을 생성하여 디스플레이 패널(10)에 공급할 수 있다. 예를 들어, 전원 공급 회로(50)는 메인 전원으로부터 디스플레이 패널(10)의 발광 소자(LD)들을 구동하기 위한 고전위 전압(VDD)과 저전위 전압(VSS)을 생성하여 디스플레이 패널(10)의 고전위 전압 라인(VDDL)과 저전위 전압 라인(VSSL)에 공급할 수 있다. 또한, 전원 공급 회로(50)는 메인 전원으로부터 구동 회로(20)와 스캔 구동부(30)를 구동하기 위한 구동 전압들을 생성하여 공급할 수 있다.
도 9은 도3의 디스플레이 장치에서 제1 패널영역의 확대도이다.
도 9을 참조하면, 실시예의 디스플레이 장치(100)는 제1 패널영역(A1)과 같은 복수의 패널영역들이 타일링에 의해 기구적, 전기적 연결되어 제조될 수 있다.
제1 패널영역(A1)은 단위 화소(도 7의 PX) 별로 배치된 복수의 반도체 발광 소자(150)를 포함할 수 있다.
예컨대, 단위 화소(PX)는 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3)를 포함할 수 있다. 예컨대, 복수의 적색 반도체 발광 소자(150R)가 제1 서브 화소(PX1)에 배치되고, 복수의 녹색 반도체 발광 소자(150G)가 제2 서브 화소(PX2)에 배치되며, 복수의 청색 반도체 발광 소자(150B)가 제3 서브 화소(PX3)에 배치될 수 있다. 단위 화소(PX)는 반도체 발광 소자가 배치되지 않는 제4 서브 화소를 더 포함할 수도 있지만, 이에 대해서는 한정하지 않는다.
도 10은 도 9의 A2 영역의 확대도이다.
도 10을 참조하면, 실시예의 디스플레이 장치(100)는 기판(200), 조립 배선(201, 202), 절연층(206) 및 복수의 반도체 발광 소자(150)를 포함할 수 있다. 이보다 더 많은 구성 요소들이 포함될 수 있다.
조립 배선은 서로 이격된 제1 조립 배선(201) 및 제2 조립 배선(202)을 포함할 수 있다. 제1 조립 배선(201) 및 제2 조립 배선(202)은 반도체 발광 소자(150)를 조립하기 위해 유전영동 힘(DEP force)을 생성하기 위해 구비될 수 있다. 예컨대, 반도체 발광 소자(150)는 수평형 반도체 발광 소자, 플립칩형 반도체 발광 소자 및 수직형 반도체 발광 소자 중 하나일 수 있다.
반도체 발광 소자(150)는 각각 단위 화소(sub-pixel)를 이루기 위하여 적색 반도체 발광 소자(150), 녹색 반도체 발광 소자(150G) 및 청색 반도체 발광 소자(150B0를 포함할 수 있으나 이에 한정되는 것은 아니며, 적색 형광체와 녹색 형광체 등을 구비하여 각각 적색과 녹색을 구현할 수도 있다.
기판(200)은 그 기판(200) 상에 배치되는 구성 요소들을 지지하는 지지 부재이거나 구성 요소들을 보호하는 보호 부재일 수 있다.
기판(200)은 리지드(rigid) 기판이거나 플렉서블(flexible) 기판일 수 있다. 기판(200)은 사파이어, 유리, 실리콘이나 폴리이미드(Polyimide)로 형성될 수 있다. 또한 기판(200)은 PEN(Polyethylene Naphthalate), PET(Polyethylene Terephthalate) 등의 유연성 있는 재질을 포함할 수 있다. 또한, 기판(200)은 투명한 재질일 수 있으나 이에 한정되는 것은 아니다. 기판(200)은 디스플레이 패널에서의 지지 기판으로 기능할 수 있으며, 발광 소자의 자가 조립시 조립용 기판으로 기능할 수도 있다.
기판(200)은 도 7 및 도 8에 도시된 서브 화소(PX1, PX2, PX3) 내의 회로, 예컨대 트랜지스터(ST, DT), 커패시터(Cst), 신호 배선 등이 구비된 백플레인(backplane)일 수 있지만, 이에 대해서는 한정하지 않는다.
절연층(206)은 폴리이미드, PAC, PEN, PET, 폴리머 등과 같이 절연성과 유연성 있는 유기물 재질이나 실리콘 옥사이드(SiO2)나 실리콘 나이트라이드 계열(SiNx) 등을 같은 무기물 재질을 포함할 수 있으며, 기판(200)과 일체로 이루어져 하나의 기판을 형성할 수도 있다.
절연층(206)은 접착성과 전도성을 가지는 전도성 접착층일 수 있고, 전도성 접착층은 연성을 가져서 디스플레이 장치의 플렉서블 기능을 가능하게 할 수 있다. 예를 들어, 절연층(206)은 이방성 전도성 필름(ACF, anisotropy conductive film)이거나 이방성 전도매질, 전도성 입자를 함유한 솔루션(solution) 등의 전도성 접착층일 수 있다. 전도성 접착층은 두께에 대해 수직방향으로는 전기적으로 전도성이나, 두께에 대해 수평방향으로는 전기적으로 절연성을 가지는 레이어일 수 있다.
절연층(206)은 반도체 발광 소자(150)가 삽입되기 위한 조립 홀(203)을 포함할 수 있다. 따라서, 자가 조립시, 반도체 발광 소자(150)가 절연층(206)의 조립 홀(203)에 용이하게 삽입될 수 있다. 조립 홀(203)은 삽입 홀, 고정 홀, 정렬 홀 등으로 불릴 수 있다. 조립 홀(203)은 홀로 불릴 수도 있다.
조립 홀(203)은 홀, 홈, 그루브, 리세스, 포켓 등으로 불릴 수 있다.
조립 홀(203)은 반도체 발광 소자(150)의 형상에 따라 상이할 수 있다. 예컨대, 적색 반도체 발광 소자, 녹색 반도체 발광 소자 및 청색 반도체 발광 소자 각각은 상이한 형상을 가지며, 이들 반도체 발광 소자 각각의 형상에 대응하는 형상을 갖는 조립 홀(203)을 가질 수 있다. 예컨대, 조립 홀(203)은 적색 반도체 발광 소자가 조립되기 위한 제1 조립 홀, 녹색 반도체 발광 소자가 조립되기 위한 제2 조립 홀 및 청색 반도체 발광 소자가 조립되기 위한 제3 조립 홀을 포함할 수 있다. 예컨대, 적색 반도체 발광 소자는 원형을 가지고, 녹색 반도체 발광 소자는 제1 단축과 제2 장축을 갖는 제1 타원형을 가지며, 청색 반도체 발광 소자는 제2 단축과 제2 장축을 갖는 제2 타원형을 가질 수 있지만, 이에 대해서는 한정하지 않는다. 청색 반도체 발광 소자의 타원형의 제2 장축은 녹색 반도체 발광 소자의 타원형의 제2 장축보다 크고, 청색 반도체 발광 소자의 타원형의 제2 단축은 녹색 반도체 발광 소자의 타원형의 제1 단축보다 작을 수 있다.
한편, 반도체 발광 소자(150)를 기판(200) 상에 장착하는 방식은 예컨대, 자가 조립 방식(도 11)과 전사 방식 등이 있을 수 있다.
도 11은 실시예에 따른 발광 소자가 자가조립 방식에 의해 기판에 조립되는 예를 나타내는 도면이며, 도 12은 도 11의 A3 영역의 부분 확대도이다. 도 12은 설명 편의를 위해 A3 영역을 180도 회전시킨 상태의 도면이다.
도 11 및 도 12을 바탕으로 실시예에 따른 반도체 발광 소자를 전자기장을 이용한 자가조립 방식에 의해 디스플레이 패널에 조립되는 예를 설명하기로 한다.
이후 설명되는 조립 기판(200)은 발광 소자의 조립 후에 디스플레이 장치에서 패널 기판(200a)의 기능도 할 수 있으나, 실시예가 이에 한정되는 것은 아니다.
도 11을 참조하면, 반도체 발광 소자(150)는 유체(1200)가 채워진 챔버(1300)에 투입될 수 있으며, 조립 장치(1100)로부터 발생하는 자기장에 의해 반도체 발광 소자(150)는 조립 기판(200)으로 이동할 수 있다. 이때 조립 기판(200)의 조립 홀(207H)에 인접한 발광 소자(150)는 조립 배선들의 전기장에 의한 DEP force에 의해 조립 홀(207H)에 조립될 수 있다. 유체(1200)는 초순수 등의 물일 수 있으나 이에 한정되는 것은 아니다. 챔버는 수조, 컨테이너, 용기 등으로 불릴 수 있다.
반도체 발광 소자(150)가 챔버(1300)에 투입된 후, 조립 기판(200)이 챔버(1300) 상에 배치될 수 있다. 실시 예에 따라, 조립 기판(200)은 챔버(1300) 내로 투입될 수도 있다.
도 12을 참조하면 반도체 발광 소자(150)는 도시된 바와 같이 수직형 반도체 발광 소자로 구현될 수 있으나 이에 한정되지 않고 수평형 발광 소자가 채용될 수 있다.
반도체 발광 소자(150)는 자성체를 갖는 자성층(미도시)을 포함할 수 있다. 자성층은 니켈(Ni) 등 자성을 갖는 금속을 포함할 수 있다. 유체 내로 투입된 반도체 발광 소자(150)는 자성층을 포함하므로, 조립 장치(1100)로부터 발생하는 자기장에 의해 조립 기판(200)로 이동할 수 있다. 자성층은 발광 소자의 상측 또는 하측 또는 양측에 모두 배치될 수 있다.
반도체 발광 소자(150)는 상면 및 측면을 둘러싸는 패시베이션층(156)을 포함할 수 있다. 패시베이션층(156)은 실리카, 알루미나 등의 무기물 절연체를 PECVD, LPCVD, 스퍼터링 증착법 등을 통해 형성될 수 있다. 또한 패시베이션층(156)은 포토레지스트, 고분자 물질과 같은 유기물을 스핀 코팅하는 방법을 통해 형성될 수 있다.
반도체 발광 소자(150)는 제1 도전형 반도체층(152a), 제2 도전형 반도체층(152c) 및 그 사이에 배치되는 활성층(152b)을 포함할 수 있다. 제1 도전형 반도체층(152a)은 n형 반도체층일 수 있고, 제2 도전형 반도체층(152c)은 p형 반도체층일 수 있으나 이에 한정되는 것은 아니다. 제1 도전형 반도체층(152a), 제2 도전형 반도체층(152c) 및 그 사이에 배치되는 활성층(152b)는 발광부(152)를 구성할 수 있다. 발광부(152)는 발광층, 발광 영역 등으로 불릴 수 있다.
제1 전극(층)(154a)이 제1 도전형 반도체층(152a) 아래에 배치될 수 있고, 제2 전극(층)(154b)이 제2 도전형 반도체층(152c) 상에 배치될 수 있다. 이를 위해서는 제1 도전형 반도체층(152a) 또는 제2 도전형 반도체층(152c)의 일부 영역이 외부로 노출될 수 있다. 이에 따라 반도체 발광 소자(150)가 조립 기판(200)에 조립된 후에 디스플레이 장치의 제조 공정에서, 패시베이션층(156) 중 일부 영역이 식각될 수 있다.
제1 전극(154a)은 적어도 하나 이상의 층을 포함할 수 있다. 예컨대, 제1 전극(154a)은 오믹층, 반사층, 자성층, 전도층, 산화 방지층, 접착층 등을 포함할 수 있다. 오믹층은 Au, AuBe 등을 포함할 수 있다. 반사층은 Al, Ag 등을 포함할 수 있다. 자성층은 Ni, Co 등을 포함할 수 있다. 도전층은 Cu 등을 포함할 수 있다. 산화 방지층은 Mo 등을 포함할 수 있다. 접착층은 Cr, Ti 등을 포함할 수 있다.
제2 전극(154b)은 투명한 도전층을 포함할 수 있다. 예컨대, 제2 전극(154b)는 ITO, IZO 등을 포함할 수 있다.
조립 기판(200)은 조립될 반도체 발광 소자(150) 각각에 대응하는 한 쌍의 제1 조립 배선(201) 및 제2 조립 배선(202)을 포함할 수 있다. 제1 조립 배선(201) 및 제2 조립 배선(202) 각각은 단일 금속 혹은 금속합금, 금속산화물 등을 다중으로 적층하여 형성할 수 있다. 예를 들어, 제1 조립 배선(201) 및 제2 조립 배선(202) 각각은 Cu, Ag, Ni, Cr, Ti, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf 중 적어도 하나를 포함하여 형성될 수 있으며 이에 한정되는 않는다.
또한 제1 조립 배선(201) 및 제2 조립 배선(202) 각각은 ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IZON(IZO Nitride), AGZO(Al-Ga ZnO), IGZO(In-Ga ZnO), ZnO, IrOx, RuOx, NiO, RuOx/ITO, Ni/IrOx/Au, 및 Ni/IrOx/Au/ITO 중 적어도 하나를 포함하여 형성될 수 있으며 이에 한정되지 않는다.
제1 조립 배선(201) 및 제2 조립 배선(202)은 교류 전압이 인가됨에 따라 전기장이 형성되고, 이 전기장에 의한 DEP force에 의해 조립 홀(207H)로 투입된 반도체 발광 소자(150)가 고정될 수 있다. 제1 조립 배선(201) 및 제2 조립 배선(202) 간의 간격은 반도체 발광 소자(150)의 폭 및 조립 홀(207H)의 폭보다 작을 수 있으며, 전기장을 이용한 반도체 발광 소자(150)의 조립 위치를 보다 정밀하게 고정할 수 있다.
제1 조립 배선(201) 및 제2 조립 배선(202) 상에는 절연층(215)이 형성되어, 제1 조립 배선(201) 및 제2 조립 배선(202)을 유체(1200)로부터 보호하고, 제1 조립 배선(201) 및 제2 조립 배선(202)에 흐르는 전류의 누출을 방지할 수 있다. 예컨대 절연층(215)은 실리카, 알루미나 등의 무기물 절연체 또는 유기물 절연체가 단일층 또는 다층으로 형성될 수 있다. 절연층(215)은, 반도체 발광 소자(150)의 조립 시 제1 조립 배선(201) 및 제2 조립 배선(202)의 손상을 방지하기 위한 최소 두께를 가질 수 있고, 반도체 발광 소자(150)가 안정적으로 조립되기 위한 최대 두께를 가질 수 있다.
절연층(215)의 상부에는 격벽(207)이 형성될 수 있다. 격벽(207)의 일부 영역은 제1 조립 배선(201) 및 제2 조립 배선(202)의 상부에 위치하고, 나머지 영역은 조립 기판(200)의 상부에 위치할 수 있다.
한편, 조립 기판(200)의 제조 시 절연층(215) 상부에 형성된 격벽 중 일부가 제거됨으로써, 반도체 발광 소자(150)들 각각이 조립 기판(200)에 결합 및 조립되는 조립 홀(207H)이 형성될 수 있다.
조립 기판(200)에는 반도체 발광 소자(150)들이 결합되는 조립 홀(207H)이 형성되고, 조립 홀(207H)이 형성된 면은 유체(1200)와 접촉할 수 있다. 조립 홀(207H)은 반도체 발광 소자(150)의 정확한 조립 위치를 가이드할 수 있다.
한편, 조립 홀(207H)은 대응하는 위치에 조립될 반도체 발광 소자(150)의 형상에 대응하는 형상 및 크기를 가질 수 있다. 이에 따라, 조립 홀(207H)에 다른 반도체 발광 소자가 조립되거나 복수의 반도체 발광 소자들이 조립되는 것을 방지할 수 있다.
다시 도 11을 참조하면, 조립 기판(200)이 챔버에 배치된 후에 자기장을 가하는 조립 장치(1100)가 조립 기판(200)을 따라 이동할 수 있다. 조립 장치(1100)는 영구 자석이거나 전자석일 수 있다.
조립 장치(1100)는 자기장이 미치는 영역을 유체(1200) 내로 최대화하기 위해, 조립 기판(200)과 접촉한 상태로 이동할 수 있다. 실시예에 따라서는, 조립 장치(1100)가 복수의 자성체를 포함하거나, 조립 기판(200)과 대응하는 크기의 자성체를 포함할 수도 있다. 이 경우, 조립 장치(1100)의 이동 거리는 소정 범위 이내로 제한될 수도 있다.
조립 장치(1100)에 의해 발생하는 자기장에 의해 챔버(1300) 내의 반도체 발광 소자(150)는 조립 장치(1100) 및 조립 기판(200)을 향해 이동할 수 있다.
도 12을 참조하면, 반도체 발광 소자(150)는 조립 장치(1100)를 향해 이동 중 조립 배선(201, 202) 사이의 전기장에 의해 형성되는 DEP force에 의해 조립 홀(207H)로 진입하여 고정될 수 있다.
구체적으로 제1, 제2 조립 배선(201, 202)은 교류 전원에 의해 전기장을 형성하고, 이 전기장에 의해 DEP force이 조립 배선(201, 202) 사이에 형성될 수 있다. 이 DEP force에 의해 조립 기판(200) 상의 조립 홀(207H)에 반도체 발광 소자(150)를 고정시킬 수 있다.
이때 조립 기판(200)의 조립 홀(207H) 상에 조립된 발광 소자(150)와 조립 배선(201, 202) 사이에 소정의 솔더층(미도시)이 형성되어 발광 소자(150)의 결합력을 향상시킬 수 있다.
또한 조립 후 조립 기판(200)의 조립 홀(207H)에 몰딩층(미도시)이 형성될 수 있다. 몰딩층은 투명 레진이거나 또는 반사물질, 산란물질이 포함된 레진일 수 있다.
상술한 전자기장을 이용한 자가조립 방식에 의해, 반도체 발광 소자들 각각이 기판에 조립되는 데 소요되는 시간을 급격히 단축시킬 수 있으므로, 대면적 고화소 디스플레이를 보다 신속하고 경제적으로 구현할 수 있다.
한편, 도시되지 않았지만, 제1 조립 배선(201)과 제2 조립 배선(202) 사이에 Vdd 라인이 배치되어, 반도체 발광 소자(150)에 전기적으로 컨택하기 위한 위한 전극 배선으로 사용될 수 있다.
하지만, 반도체 발광 소자(150)가 소형화됨에 따라 제1 조립 배선(201)과 제2 조립 배선(202) 사이의 간격 또한 좁아지게 되고, 제1 조립 배선(201)과 제2 조립 배선(202) 사이의 간격이 좁아지는 경우, 제1 조립 배선(201) 또는 제2 조립 배선(202)가 Vdd 라인과 전기적으로 쇼트되는 문제가 발생할 수 있다.
이하, 도 13 내지 도 28을 참조하여 상술한 문제를 해결하기 위한 다양한 실시예를 설명한다. 이하에서 누락된 설명은 도 도 1 내지 도 12 및 해당 도면과 관련하여 상술된 설명으로부터 용이하게 이해될 수 있다.
[제1 실시예]
도 13은 제1 실시예에 따른 반도체 발광 소자를 도시한 사시도이다. 도 14는 제1 실시예에 따른 반도체 발광 소자를 도시한 단면도이다.
도 13 및 도 14를 참조하면, 제1 실시예에 따른 반도체 발광 소자(150)는 발광부(150a), 영구 자석층(158), 제1 전극(154), 제2 전극(155) 및 패시베이션층(157)을 포함할 수 있다. 제1 실시예에 따른 반도체 발광 소자(150)는 이보다 더 많은 구성 요소를 포함할 수 있지만, 이에 대해서는 한정하지 않는다.
발광부(150a)는 적어도 하나 이상의 제1 도전형 반도체층(151), 활성층(152) 및 적어도 하나 이상의 제2 도전형 반도체층(153)을 포함할 수 있다.
발광부(150a), 제1 전극(154), 제2 전극(155) 및 패시베이션층(157)은 도 12와 관련하여 앞서 설명된 바 있으므로, 상세한 설명은 생략한다.
실시예에서, 영구 자석층(158)이 발광부(150a) 아래에 배치될 수 있다. 영구 자석층(158)은 항상 자화된 상태를 유지하는 것으로서, 이를 위해서 적어도 500Oe이상의 항자력(Hc)을 가질 수 있다. 예컨대, 영구 자석층(158)은 페라이트와 같은 세라믹 자석 재질로 이루어질 수 있다. 예컨대, 영구 자석층(158)은 알리코, 희토류 등과 같은 금속 자석 재질로 이루어질 수 있다.
앞서 기술한 바와 같이, 비공개 내부 기술에 의하면, 반도체 발광 소자에 코발트(Co)와 같이 항자력(도 1의 Hc)이 100Oe이하인 자화층이 포함되는 경우, 자화 세기가 매우 작다. 자화 세기가 작아 영구적으로 자화된 상태가 유지될 수 없다. 즉, 외부 자기장에서 자기장이 인가될 때에 한해 자화된 상태가 유지될 수 있다. 이러한 경우, 외부 자석에서 자기장이 인가될 때마다, 복수의 반도체 발광 소자 각각의 자화층에서의 자화 방향이나 자화 세기가 달라질 수 있다.
하지만, 도 16에 도시한 바와 같이, 실시예의 영구 자석층(158)은 500Oe이상의 항자력(Hc)를 가지므로, 잔류 자화(remanent magnetization, B11) 또한 클 수 있다. 여기서, 잔류 자화에 의해 자화 세기가 결정될 수 있다. 즉, 잔류 자화가 자화 세기일 수 있다. 예컨대, 잔류 자화가 클수록 자화 세기(B11)가 클 수 있다.
500Oe이상의 항자력(Hc)를 갖는 영구 자석층(158)은 항상 자화된 상태가 유지될 수 있다. 이러한 경우, 외부 자석에서 자기장이 인가될 때마다, 복수의 반도체 발광 소자(150) 각각의 영구 자석층(158)은 동일한 자화 방향 및/또는 자화 세기를 가질 수 있다. 여기서, 자화 방향은 예컨대, 발광 소자 각가의 표면에 평행한 방향이나 수직한 방향일 수 있지만, 이에 대해서는 한정하지 않는다. 자화 세기는 비공개 내부 기술에서 기술된 코발트 등과 같은 강자성 재질로 이루어진 자성층보다 큰 자화 세기를 가지는 것으로서, 자가 조립시 외부 자석(1000)에 의해 즉각적으로 반응하는 자화 세기 이상일 수 있다. 즉, 외부 자석(1000)의 자기장이 해당 반도체 발광 소자(150)에게 영향을 미치는 거리도 외부 자석(1000)이 이동하는 경우, 반도체 발광 소자(150)가 즉각적으로 외부 자석(1000)을 향해 이동될 수 있다. 이에 따라, 외부 자석(1000)이 이동하는 대로, 반도체 발광 소자(150) 또한 즉각적으로 외부 자석(1000)의 이동 방향을 따라 이동될 수 있다.
외부 자석(1000)는 도 11의 조립 장치(1100)일 수 있다.
실시예의 영구 자석층(158)의 제조 방법을 설명한다.
먼저, 웨이퍼 상에 복수의 발광부(150a)가 형성될 수 있다. 즉, 웨이퍼 상에 복수의 반도체층, 즉 적어도 하나 이상의 제1 도전형 반도체층(151), 활성층(152) 및 적어도 하나 이상의 제2 도전형 반도체층(153)이 증착되고, 제2 도전형 반도체층(153) 상에 제2 전극(155)이 형성될 수 있다. 감광막과 같은 마스크층을 이용하여 제2 전극(155)과 복수의 반도체층(151, 152, 153)이 메사 식각됨으로써, 서로 분리된 제2 전극(155) 및 발광부(150a)가 형성될 수 있다. 이후, 임시 기판 상에 제2 전극(155)이 부착된 후, 웨이퍼가 제거될 수 있다. 이후, 웨이퍼가 제거된 제1 도전형 반도체층(151) 아래에 영구 자석층(158)이 형성될 수 있다. 예컨대, 500Oe이상의 항자력(Hc)를 갖고 분말 형태를 갖는 영구 자석 재질이 제1 도전형 반도체층(151) 아래에 증착되고 소결됨으로써, 영구 자석층(158)이 형성될 수 있다. 이때, 영구 자석층(158)은 자화가 되지 않은 상태일 수 있다.
영구 자석 특성을 갖도록 하기 위해 착자 장치를 이용하여 강력한 자기장을 가하는 경우, 영구 자석층(158)의 각 자구의 자기 모멘트가 착자 장치에서 가해진 자기장의 방향으로 회전해, 이윽고 포화 상태의 포화 자기 분극이 되어 자화가 완료될 수 있다. 이에 따라, 500Oe이상의 항자력(Hc)를 갖는 자석 재질을 이용하여 영구 자석층(158)이 형성될 수 있다. 예컨대, 500Oe이상의 항자력(Hc)를 갖는 영구 자석 재질로 네오디뮴(NdFeB) 등이 사용될 수 있지만, 이에 대해서는 한정하지 않는다.
실시예의 영구 자석층(158)은 500Oe이상의 항자력(Hc)를 갖는 영구 자석 재질로 이루어지므로, 착자 장치에 의해 한번 일정 자화 세기를 갖도록 자화가 되면 그 자화 세기가 일정하게 유지되는 영구 자석 특성을 가질 수 있다.
착자 장치를 이용한 자화 공정을 통해 복수의 발광부(150a) 상에 형성된 복수의 영구 자석층(158) 각각의 자화 방향이 동일해지거나 자화 세기가 동일해질 수 있다.
영구 자석층(158)이 형성된 후, 영구 자석층(158) 상에 제1 전극(154)이 형성되고, 임시 기판이 제거됨으로써, 복수의 반도체 발광 소자(150)가 형성될 수 있다. 이와 같이 형성된 복수의 반도체 발광 소자(150) 각각의 영구 자석층(158)은 동일한 자화 방향 및/또는 동일한 자화 세기를 가질 수 있다.
한편, 앞서 기술한 바와 같이, 복수의 반도체 발광 소자(150) 각각의 영구 자석층(158)의 자화 방향이나 자화 세기가 동일한 경우, 자가 조립시 복수의 반도체 발광 소자(150)의 이동 제어가 용이할 수 있다.
도 17에 도시한 바와 같이, 자가 조립시 복수의 반도체 발광 소자(150)가 유체에 투입될 수 있다. 이때, 유체에 투입된 복수의 반도체 발광 소자(150) 각각의 영구 자석층(158)의 자화 방향이나 자화 세기가 동일할 수 있다.
외부 자석(1000)에 의해 자기장이 가해되고 외부 자석(1000)이 이동되는 경우, 유체 내의 복수의 반도체 발광 소자(150) 각각의 영구 자석층(158)의 자화 방향이 동일하므로, 복수의 발광 소자가 외부 자석(1000)에 대해 동일한 방향으로 정렬될 수 있다. 예컨대, 복수의 발광 소자 각각이 외부 자석(1000)에 대해 영구 자석층(158)이 외부 자석(1000)을 향하도록 정렬될 수 있다.
아울러, 유체 내의 복수의 반도체 발광 소자(150) 각각의 영구 자석층(158)의 자화 세기가 동일하므로, 복수의 반도체 발광 소자(150) 각각과 외부 자석(1000) 간의 인력이 동일하여 외부 자석(1000)의 이동에 의해 이동되는 속도가 동일할 수 있다.
이에 따라, 복수의 발광 소자 각각이 외부 자석(1000)에 대해 동일하게 정렬되고 복수의 반도체 발광 소자(150) 각각의 이동 속도가 동일하므로, 기판 상의 각 조립 홀에 그 조립 홀에 대응하는 반도체 발광 소자(150)가 정확하고 신속히 조립될 수 있어, 조립율이 현저히 향상될 수 있다.
비공개 내부 기술에 따르면, 코발트와 같은 자성층이 구비된 복수의 반도체 발광 소자에서는 각 반도체 발광 소자의 자성층이 서로 상이한 자화 방향을 가져, 외부 자석의 이동시 외부 자석에 대해 복수의 반도체 발광 소자가 서로 상이한 방향으로 정렬될 뿐만 아니라 서로 상이한 자화 방향으로 인해 인접한 반도체 발광 소자들끼리 달라붙어 군집이 형성될 수 있다. 또한, 코발트와 같은 자성층이 구비된 복수의 반도체 발광 소자에서는 각 반도체 발광 소자의 자성층이 서로 상이한 자화 세기를 가져, 외부 자석에 따르는 복수의 반도체 발광 소자 각각의 이동 속도가 제각각일 수 있다. 따라서, 기판의 원하는 조립 홀로 해당 반도체 발광 소자를 이동시키는데 시간이 많이 걸리고 군집 형상의 복수의 반도체 발광 소자로 인해 각 조립 홀에 그에 대응하는 반도체 발광 소자가 조립되지 않거나 중첩으로 조립되어 조립율이 현저히 떨어질 수 있다. 조립 홀에 조립되지 않거나 중첩으로 조립되는 경우, 조립 불량이므로 수율이 현저히 떨어지는 문제가 있다. 아울러, 외부 자석의 이동시마다 외부 자석을 따르는 반도체 발광 소자의 개수가 상이하므로, 재현성을 확보하지 못해 생산성이 떨어지는 문제가 있다.
하지만, 실시예에 따르면, 영구 자석층(158)을 포함하는 복수의 반도체 발광 소자(150)가 구비되고, 이들 복수의 반도체 발광 소자(150) 각각의 영구 자석층(158)의 자화 방향이나 자화 세기가 동일함으로써, 반도체 발광 소자(150)가 외부 자석(1000)에 대해 동일한 방향으로 정렬되고 신속히 이동되어 조립율 및 수율이 현저히 향상될 수 있다. 아울러, 외부 자석(1000)의 이동시마다 외부 자석(1000)을 따르는 반도체 발광 소자(150)의 개수가 유사하거나 거의 동일하므로, 재현성이 확보되어 생산성이 향상될 수 있다.
한편, 영구 자석층(158)은 발광부(150a)의 하측 일부에 배치되고, 제1 전극(154)은 발광부(150a)의 하측의 다른 일부에 배치될 수 있다.
도 14에 도시한 바와 같이, 발광부(150a)는 제1 발광 영역(150a-1)과 제2 발광 영역(150a-2)을 포함할 수 있다. 제2 발광 영역(150a-2)은 제1 발광 영역(150a-1)을 둘러쌀 수 있다. 예컨대, 제1 발광 영역(150a-1)은 발광부(150a)의 중심 영역이고, 제2 발광 영역(150a-2)은 발광부(150a)의 가장자리 영역일 수 있다.
예컨대, 영구 자석층(158)은 제1 발광 영역(150a-1)의 표면에 접하고, 제1 전극(154)은 제2 발광 영역(150a-2)의 표면에 접할 수 있다.
도 15에 도시한 바와 같이, 발광부(150a)가 원형을 갖는 경우, 제1 전극(154) 또한 원형을 가질 수 있다. 제2 전극(155) 또한 원형을 가질 수 있지만, 이에 대해서는 한정하지 않는다. 예컨대, 영구 자석층(158) 또한 원형을 가질 수 있다. 제1 전극(154)은 영구 자석층(158)의 둘레를 따라 배치될 수 있다.
도 14 및 도 15에 도시한 바와 같이, 영구 자석층(158)의 직경(D12)은 제1 자석의 직경(D11)보다 작을 수 있다. 영구 자석층(158)의 직경(D12)은 제2 전극(155)의 직경(D2)과 동일할 수 있지만, 이에 대해서는 한정하지 않는다.
예컨대, 영구 자석층(158)은 발광부(150a)와 제1 전극(154) 사이에 배치될 수 있다. 예컨대, 제1 전극(154)은 영구 자석층(158)을 둘러쌀 수 있다. 예컨대, 제1 전극(154)은 영구 자석층(158)을 덮을 수 있다. 즉, 영구 자석층(158)은 제1 전극(154)에 의해 외부에 노출되지 않을 수 있다.
제1 전극(154)은 복수의 층을 포함할 수 있다. 예컨대, 제1 전극(154)은 오믹층, 반사층, 전도층, 산화 방지층, 접착층 등을 포함할 수 있다.
한편, 앞서 기술한 바와 같이, 영구 자석층(158)은 발광부(150a)의 제1 발광 영역(150a-1)의 하측에 배치되고, 제1 전극(154)은 발광부(150a)의 제2 발광 영역(150a-2)의 하측에 배치될 수 있다.
이러한 경우, 영구 자석층(158)은 전류 차단층일 수 있다. 예컨대, 영구 자석층(158)은 제1 전극(154)의 전기 전도도보다 작은 전기 전도도를 가질 수 있다. 예컨대, 영구 자석층(158)은 제1 전극(154)의 저항값보다 큰 저항값을 가질 수 있다. 이에 따라, 발광부(150a) 내의 전류가 제1 전극(154)보다는 영구 자석층(158)에서 더 흐르기 어렵다.
네오디뮴(NdFeB)을 포함하는 영구 자석층(158)의 전기 전도도는 예컨대, 0.1×106 ~ 1×106S/m이고, 제1 전극(154)의 전기 전도도는 예컨대, 1×106 ~ 7×106S/m일 수 있지만, 이에 대해서는 한정하지 않는다
도 18a는 비교예에 따른 반도체 발광 소자에서의 전류의 흐름을 도시한다. 도 18b는 제1 실시예에 따른 반도체 발광 소자에서의 전류의 흐름을 도시한다.
도 18a에 도시한 바와 같이, 비교예에는 반도체 발광 소자에 영구 자석층이 구비되지 않고, 도 18b에 도시한 바와 같이 제1 실시예에는 반도체 발광 소자에 영구 자석층(158)이 구비될 수 있다.
도 18a에 도시한 바와 같이, 제1 전극(154)과 제2 전극(155)에 전압이 인가된 경우, 해당 전압에 상응하는 전류(I)가 발광부(150a)에 흐를 수 있다. 이러한 경우, 전류(I)가 발광부(150a) 내, 즉 제1 전극(154) 및 제2 전극(155) 사이에서 수직으로 흐르므로, 광 생성량이 제한적일 수 있다. 즉, 전류(I)가 발광부(150a)의 활성층(152)에서 수평으로 흐르기 어렵고 단지 수직으로만 흐르므로, 광 생성 영역이 제한적이므로 광 생성량 또한 제한적일 수 있다.
즉, 제1 전극(154)과 제2 전극(155)의 면대 면으로 수직으로 배치되므로, 제1 전극(154)과 제2 전극(155) 사이에 전류(I)가 수직으로 흐른다. 즉, 면대면으로 제1 전극(154)과 제2 전극(155)이 배치되는 경우, 전류(I)가 제1 전극(154)의 중심으로 몰리므로, 제1 전극(154)의 중심과 제2 전극(155)의 중심 사이에 강하게 전류(I)가 흐른다. 이와 같이 전류(I)가 수직으로 흐를수록 활성층(152)의 전 영역 중에서 해당 전류(I)가 공급되는 영역이 제한적이다. 따라서, 활성층(152)의 전 영역 중 일부 영역, 즉 중심 영역에만 광이 생성되므로, 광 생성량이 줄어들고 이는 곧 반도체 발광 소자의 휘도 저하를 야기한다.
도 18b에 도시한 바와 같이, 제1 실시예의 반도체 발광 소자(150)에 따르면, 제2 전극(155)과 마주보도록 영구 자석층(158)이 배치될 수 있다. 즉, 영구 자석층(158)이 발광부(150a)의 중심 영역인 제1 발광 영역(150a-1) 하측에 배치되고, 제1 전극(154)이 발광부(150a)의 가장 자리 영역인 제2 발광 영역(150a-2) 하측에 배치될 수 있다. 예컨대, 제1 전극(154)과 제2 전극(155)에 전압이 인가된 경우, 해당 전압에 상응하는 전류(I)가 발광부(150a)에 흐를 수 있다. 이때, 영구 자석층(158)의 전기 전도도가 제1 전극(154)의 전기 전도도보다 작을 수 있다. 이에 따라, 발광부(150a)에 흐르는 전류(I)가 서로 마주보는 영구 자석층(158)과 제2 전극(155) 사이에서 수직으로 흐르기보다는 제1 전극(154)과 제2 전극(155) 사이에서 휘어져 흐를 수 있다. 즉, 영구 자석층(158)과 제1 전극(154) 간의 전기 전도도 차이로 인해 전류(I)가 발광부(150a) 내에서 제2 전극(155)으로부터 제1 전극(154)을 향해 휘어져 흐를 수 있다. 이와 같이, 전류(I)가 제1 전극(154)과 제2 전극(155) 사이에 휘어져 흘러 전류(I)를 활성층(152)의 더 넓은 영역으로 공급하는 전류 스프레딩 효과를 얻을 수 있다. 따라서, 활성층(152)에서의 광 생성량이 증가되어 휘도가 향상될 수 있다.
도 18b에는 제2 전극(155)이 영구 자석층(158)의 형상에 대응하는 형상을 갖는 것으로 도시되고 있지만, 이에 대해서는 한정하지 않는다. 예컨대, 제2 전극(155)의 면적(또는 사이즈)와 영구 자석층(158)의 면적(또는 사이즈)가 동일할 수 있다. 이와 달리, 제2 전극(155)의 면적이 영구 자석층(158)의 면적보다 클 수 있다. 즉, 제2 전극(155)은 발광부(150a)의 전 영역 상에 배치되고, 영구 자석층(158)은 발광부(150a)의 일부 영역, 즉 제1 발광 영역(150a-1) 하측에 배치될 수 있다.
한편, 영구 자석층(158)은 제1 전극(154)의 홈(154a)에 배치될 수 있다. 제조 공정시 발광부(150a)의 제1 발광 영역(150a-1) 상에 영구 자석층(158)이 형성된 후, 제1 전극(154)이 영구 자석층(158)을 둘러싸도록 형성될 수 있다. 이에 따라, 영구 자석층(158)에 의해 제1 전극(154)에 홈(154a)이 형성될 수 있고, 이 홈(154a)에 영구 자석층(158)이 형성될 수 있다.
[제2 실시예]
도 19는 제2 실시예에 따른 반도체 발광 소자를 도시한 단면도이다.
제2 실시예는 영구 자석층(158)을 제외하고 제1 실시예와 동일하다. 제2 실시예에서 제1 실시예와 동일한 구조, 형상 및/또는 기능을 갖는 구성 요소에 대해서는 동일한 도면 부호를 부여하고 상세한 설명을 생략한다.
도 20을 참조하면, 제2 실시예에 따른 반도체 발광 소자(150A)는 발광부(150a), 영구 자석층(158), 제1 전극(154), 제2 전극(155) 및 패시베이션층(157)을 포함할 수 있다. 제2 실시예에 따른 반도체 발광 소자(150A)는 이보다 더 많은 구성 요소를 포함할 수 있지만, 이에 대해서는 한정하지 않는다.
발광부(150a), 제1 전극(154), 제2 전극(155) 및 패시베이션층(157)은 도 12와 관련하여 앞서 설명된 바 있으므로, 상세한 설명은 생략한다.
실시예에서, 영구 자석층(158)은 발광부(150a) 아래에 배치될 수 있다. 예컨대, 영구 자석층(158)은 발광부(150a)와 제1 전극(154) 사이에 배치될 수 있다.
영구 자석층(158)은 항상 자화된 상태를 유지하는 것으로서, 예컨대 적어도 500Oe이상의 항자력(Hc)을 가질 수 있다. 예컨대, 영구 자석층(158)은 페라이트와 같은 세라믹 자석 재질로 이루어질 수 있다. 예컨대, 영구 자석층(158)은 알리코, 희토류 등과 같은 금속 자석 재질로 이루어질 수 있다.
한편, 도 20에 도시한 바와 같이, 영구 자석층(158)은 복수의 도트 패턴(158a)을 포함할 수 있다.
제1 전극(154)은 복수의 도트 패턴(158a)을 둘러쌀 수 있다. 예컨대, 제1 전극(154)은 복수의 도트 패턴(158a) 사이에서 발광부(150a)의 표면에 접할 수 있다.
영구 자석층(158)의 복수의 도트 패턴(158a)이 제1 전극(154) 상에 배치될 수 있다. 복수의 도트 패턴(158a) 각각의 전기 전도도는 제1 전극(154)의 전기 전도도보다 작을 수 있다.
도면에는 도트 패턴(158a)이 원형을 갖고 일정한 간격으로 이격되는 것으로 도시되고 있지만, 사각형과 같이 다른 형상을 가질 수도 있고 랜덤한 간격으로 이격될 수도 있다.
한편, 제2 전극(155)은 복수의 도트 패턴(158a)을 포함하는 영구 자성의 면적과 동일한 면적을 가질 수 있지만, 이에 대해서는 한정하지 않는다.
도 21은 제2 실시예에 따른 반도체 발광 소자에서의 전류의 흐름을 도시한다.
도 21에 도시한 바와 같이, 제1 전극(154)과 제2 전극(155)에 전압이 인가된 경우, 해당 전압에 상응하는 전류(I)가 발광부(150a)에 흐를 수 있다.
이러한 경우, 영구 자석층(158)을 구성하는 복수의 도트 패턴(158a) 각각의 저항값이 제1 전극(154)의 저항값보다 클 수 있다. 아울러, 발광부(150a)의 하측에 영구 자석층(158)의 복수의 도트 패턴(158a)과 제1 전극(154)이 접하고 있다. 특히, 제1 전극(154)은 복수의 도트 패턴(158a) 각각을 둘러싸고 복수의 도트 패턴(158a) 사이에서 발광부(150a)의 하측에 접할 수 있다.
전류(I)가 발광부(150a) 내에서 제2 전극(155)에서 제1 전극(154)을 향해 수직으로 흐를 수 있다.
복수의 도트 패턴(158a) 사이의 제1 전극(154)과 제2 전극(155) 사이에서는 전류(I)가 수직으로 흐를 수 있다.
하지만, 전류(I)가 제2 전극(155)과 복수의 도트 패턴(158a) 각각의 사이에서는 전류(I)가 수직을 흐르기 어렵다. 즉, 앞서 기술한 바와 같이, 발광부(150a)의 하측에 배치된 복수의 도트 패턴(158a) 각각의 전기 전도도가 제1 전극(154)의 전기 전도도보다 작고, 이는 복수의 도트 패턴(158a) 각각의 저항값이 제1 전극(154)의 저항값보다 큼을 의미할 수 있다.
이에 따라, 제2 전극(155)에서 복수의 도트 각각을 향해 수직으로 흐르는 전류(I)는 복수의 도트 패턴(158a)으로 흐르기보다는 제1 전극(154)으로 흐르기 쉽다. 즉, 제2 전극(155)에서 복수의 도트 패턴(158a) 각각을 향해 흐르는 전류(I)는 복수의 도트 패턴(158a) 각각의 저항값이 크므로 보다 저항값이 작은 제1 전극(154)으로 흐를 수 있다. 이에 따라, 발광부(150a)의 상측에서 복수의 도트 패턴(158a)을 향해 흐르는 전류(I)는 복수의 도트 패턴(158a) 사이의 제1 전극(154)을 향해 휘어져 제1 전극(154)으로 흐를 수 있다.
실시예에 따르면, 제2 전극(155)과 제1 전극(154)에 인가된 전압에 의해 발광부(150a)에서 전류(I)가 흐를 때, 발광부(150a) 하측에 배치된 영구 자석층(158)을 구성하는 복수의 도트 패턴(158a)에 기인하여 제2 전극(155)에서 복수의 도트 패턴(158a) 각각을 향해 수직으로 흐르는 전류(I)가 복수의 도트 패턴(158a) 사이의 제1 전극(154)을 향해 휘어질 수 있다. 이에 따라, 발광부(150a)에 흐르는 전류(I)가 활성층(152)의 더 넓은 영역으로 공급되는 전류 스프레딩 효과를 얻을 수 있다. 활성층(152)에서의 광 생성량 증가로 인해 휘도가 향상될 수 있다.
한편, 복수의 도트 패턴(158a)을 포함하는 영구 자석층(158)은 기 설정된 자화 방향과 자화 세기를 가질 수 있다. 예컨대, 웨이퍼 상에 복수의 발광부(150a)(제2 전극(155) 포함)이 형성된 후, 발광부(150a) 각각에 형성된 제2 전극(155)이 임시 기판에 부착되고 웨이퍼가 제거될 수 있다. 이후, 웨이퍼가 제거되어 노출된 발광부(150a)의 표면 일부 상에 복수의 도트 패턴(158a)을 갖는 영구 자석층(158)이 형성될 수 있다. 이때, 영구 자석은 영구 자석 특성, 즉 일정한 자화 세기를 갖지 못한 초기화 상태일 수 있다. 이에 따라, 착자 장치를 이용하여 복수의 발광부(150a) 각각의 영구 자석층(158)에 자기장을 가해함으로써, 복수의 발광부(150a) 각각의 영구 자석층(158)이 특정한 자화 방향이나 특정한 자화 세기를 갖는 영구 자석 특성을 가질 수 있다. 이떄, 복수의 발광부(150a) 각각의 영구 자석층(158)은 서로 동일한 자화 방향이나 동일한 자화 세기를 가질 수 있다. 이후, 영구 자석층(158) 상에 제1 전극(154)이 형성되고 임시 기판이 제거됨으로써, 복수의 반도체 발광 소자(150A)가 형성될 수 있다. 이때, 복수의 반도체 발광 소자(150A) 각각의 영구 자석층(158)은 동일한 자화 방향 및/또는 동일한 자화 세기를 가질 수 있다.
실시예에 따르면, 영구 자석층(158)을 포함하는 복수의 반도체 발광 소자(150A)가 구비되고, 이들 복수의 반도체 발광 소자(150A) 각각의 영구 자석층(158)의 자화 방향이나 자화 세기가 동일함으로써, 반도체 발광 소자(150A)가 외부 자석(1000)에 대해 동일한 방향으로 정렬되고 신속히 이동되어 조립율 및 수율이 현저히 향상될 수 있다. 아울러, 외부 자석(1000)의 이동시마다 외부 자석(1000)을 따르는 반도체 발광 소자(150A)의 개수가 유사하거나 거의 동일하므로, 재현성이 확보되어 생산성이 향상될 수 있다.
[제3 실시예]
도 22는 제3 실시예에 따른 반도체 발광 소자를 도시한 단면도이다.
제3 실시예는 영구 자석층(158)을 제외하고 제1 실시예 및 제2 실시예와 동일하다. 제3 실시예에서 제1 실시예 및 제2 실시예와 동일한 구조, 형상 및/또는 기능을 갖는 구성 요소에 대해서는 동일한 도면 부호를 부여하고 상세한 설명을 생략한다.
도 22를 참조하면, 제3 실시예에 따른 반도체 발광 소자(150B)는 발광부(150a), 영구 자석층(158), 제1 전극(154), 제2 전극(155) 및 패시베이션층(157)을 포함할 수 있다. 제3 실시예에 따른 반도체 발광 소자(150B)는 이보다 더 많은 구성 요소를 포함할 수 있지만, 이에 대해서는 한정하지 않는다.
발광부(150a), 제1 전극(154), 제2 전극(155) 및 패시베이션층(157)은 도 12와 관련하여 앞서 설명된 바 있으므로, 상세한 설명은 생략한다.
실시예에서, 영구 자석층(158)은 발광부(150a) 아래에 배치될 수 있다. 예컨대, 영구 자석층(158)은 발광부(150a)와 제1 전극(154) 사이에 배치될 수 있다.
영구 자석층(158)은 항상 자화된 상태를 유지하는 것으로서, 예컨대 적어도 500Oe이상의 항자력(Hc)을 가질 수 있다. 예컨대, 영구 자석층(158)은 페라이트와 같은 세라믹 자석 재질로 이루어질 수 있다. 예컨대, 영구 자석층(158)은 알리코, 희토류 등과 같은 금속 자석 재질로 이루어질 수 있다.
한편, 영구 자석층(158)은 적어도 하나의 링 패턴(158b)를 포함할 수 있다. 즉, 영구 자석층(158)은 내측에 상하로 개방되는 중공을 가질 수 있다. 예컨대, 링 패턴(158b)의 외경은 제1 전극(154)의 직경보다 작을 수 있다. 예컨대, 링 패턴(158b)의 외경은 제2 전극(155)의 직경과 동일하거나 클 수 있지만, 이에 대해서는 한정하지 않는다. 제2 전극(155)은 링 패턴(158b)의 면적과 동일한 면적을 가질 수 있지만, 이에 대해서는 한정하지 않는다.
도면에는 하나의 링 패턴(158b)이 도시되지만, 2개 이상의 링 패턴(158b)이 구비될 수도 있다. 예컨대, 발광부(150a)의 하측 상에 제1 링 패턴이 배치되고, 제1 링 패턴을 둘러싸도록 제2 링 패턴이 배치될 수 있다. 제1 링 패턴과 제2 링 패턴은 동일 면, 즉 발광부(150a)의 하면 상에 배치될 수 있지만, 이에 대해서는 한정하지 않는다.
제1 전극(154)은 적어도 하나의 링 패턴(158b)을 둘러쌀 수 있다.
제1 전극(154)은 링 패턴(158b)의 내측 또는 링 패턴(158b)의 외측 중 적어도 하나에서 발광부(150a)의 표면에 접할 수 있다. 예컨대, 제1 전극(154)은 링 패턴(158b)의 내측에서 발광부(150a)의 표면에 접할 수 있다. 예컨대, 제1 전극(154)은 링 패턴(158b)의 외측에서 발광부(150a)의 표면에 접할 수 있다.
한편, 제2 전극(155)은 링 패턴(158b)의 형상에 대응하는 형상을 가질 수 있지만, 이에 대해서는 한정하지 않는다. 예컨대, 제2 전극(155)은 영구 자석층(158)의 링 패턴(158b)과 대응하도록 링 패턴을 가질 수 있다. 예컨대, 제2 전극(155)은 영구 자석층(158)의 링 패턴(158b)과 관계없이 플레이트 형상을 가질 수 있다. 즉, 제2 전극(155)은 내측에 상하로 개방되는 중공이 형성되지 않을 수 있다
도 23에 도시한 바와 같이, 영구 자석층(158)의 적어도 하나의 링 패턴(158b)이 제1 전극(154) 상에 배치될 수 있다. 적어도 하나의 링 패턴(158b)의 전기 전도도는 제1 전극(154)의 전기 전도도보다 작을 수 있다.
도면에는 적어도 하나의 링 패턴(158b)이 원형을 갖는 것으로 도시되고 있지만, 사각형과 같이 다른 형상을 가질 수도 있다.
도 24는 제3 실시예에 따른 반도체 발광 소자에서의 전류의 흐름을 도시한다.
도 24에 도시한 바와 같이, 제1 전극(154)과 제2 전극(155)에 전압이 인가된 경우, 해당 전압에 상응하는 전류(I)가 발광부(150a)에 흐를 수 있다.
이러한 경우, 영구 자석층(158)을 구성하는 적어도 하나의 링 패턴(158b)의 저항값이 제1 전극(154)의 저항값보다 클 수 있다. 아울러, 발광부(150a)의 하측에 영구 자석층(158)의 적어도 하나의 링 패턴(158b)과 제1 전극(154)이 접하고 있다. 특히, 제1 전극(154)은 적어도 하나의 링 패턴(158b)을 둘러싸고 적어도 하나의 링 패턴(158b)의 내측이나 외측에서 발광부(150a)의 하측에 접할 수 있다.
전류(I)가 발광부(150a) 내에서 제2 전극(155)에서 제1 전극(154)을 향해 수직으로 흐를 수 있다.
적어도 하나의 링 패턴(158b)의 내측에 위치된 제1 전극(154)과 제2 전극(155) 사이에서는 전류(I)가 수직으로 흐를 수 있다. 아울러, 적어도 하나의 링 패턴(158b)의 외측에 위치된 제1 전극(154)과 제2 전극(155) 사이에서는 전류(I)가 수직으로 흐를 수 있다.
하지만, 전류(I)가 제2 전극(155)과 영구 자석층(158)의 적어도 하나의 링 패턴(158b) 사이에서는 전류(I)가 수직을 흐르기 어렵다. 즉, 앞서 기술한 바와 같이, 발광부(150a)의 하측에 배치된 적어도 하나의 링 패턴(158b)의 전기 전도도가 제1 전극(154)의 전기 전도도보다 작고, 이는 적어도 하나의 링 패턴(158b)의 저항값이 제1 전극(154)의 저항값보다 큼을 의미할 수 있다.
이에 따라, 제2 전극(155)에서 적어도 하나의 링 패턴(158b)을 향해 수직으로 흐르는 전류(I)는 적어도 하나의 링 패턴(158b)으로 흐르기보다는 제1 전극(154)으로 흐르기 쉽다. 즉, 제2 전극(155)에서 적어도 하나의 링 패턴(158b)을 향해 흐르는 전류(I)는 적어도 하나의 링 패턴(158b)의 저항값이 크므로 보다 저항값이 작은 제1 전극(154)으로 흐를 수 있다. 이에 따라, 발광부(150a)의 상측에서 적어도 하나의 링 패턴(158b)을 향해 흐르는 전류(I)는 적어도 하나의 링 패턴(158b)의 내측 또는 외측에 위치된 제1 전극(154)을 향해 휘어져 제1 전극(154)으로 흐를 수 있다.
실시예에 따르면, 제2 전극(155)과 제1 전극(154)에 인가된 전압에 의해 발광부(150a)에서 전류(I)가 흐를 때, 발광부(150a) 하측에 배치된 영구 자석층(158)을 구성하는 적어도 하나의 링 패턴(158b)에 기인하여 제2 전극(155)에서 적어도 하나의 링 패턴(158b)을 향해 수직으로 흐르는 전류(I)가 적어도 하나의 링 패턴(158b)의 내측이나 외측에 위치된 제1 전극(154)을 향해 휘어질 수 있다. 이에 따라, 발광부(150a)에 흐르는 전류(I)가 활성층(152)의 더 넓은 영역으로 공급되는 전류 스프레딩 효과를 얻을 수 있다. 활성층(152)에서의 광 생성량 증가로 인해 휘도가 향상될 수 있다.
한편, 적어도 하나의 링 패턴(158b)을 포함하는 영구 자석층(158)은 기 설정된 자화 방향과 자화 세기를 가질 수 있다. 예컨대, 웨이퍼 상에 복수의 발광부(150a)(제2 전극(155) 포함)이 형성된 후, 발광부(150a) 각각에 형성된 제2 전극(155)이 임시 기판에 부착되고 웨이퍼가 제거될 수 있다. 이후, 웨이퍼가 제거되어 노출된 발광부(150a)의 표면 일부 상에 적어도 하나의 링 패턴(158b)을 갖는 영구 자석층(158)이 형성될 수 있다. 이때, 영구 자석은 영구 자석 특성, 즉 일정한 자화 세기를 갖지 못한 초기화 상태일 수 있다. 이에 따라, 착자 장치를 이용하여 복수의 발광부(150a) 각각의 영구 자석층(158)에 자기장을 가해함으로써, 복수의 발광부(150a) 각각의 영구 자석층(158)이 특정한 자화 방향이나 특정한 자화 세기를 갖는 영구 자석 특성을 가질 수 있다. 이떄, 복수의 발광부(150a) 각각의 영구 자석층(158)은 서로 동일한 자화 방향이나 동일한 자화 세기를 가질 수 있다. 이후, 영구 자석층(158) 상에 제1 전극(154)이 형성되고 임시 기판이 제거됨으로써, 복수의 반도체 발광 소자(150B)가 형성될 수 있다. 이때, 복수의 반도체 발광 소자(150B) 각각의 영구 자석층(158)은 동일한 자화 방향 및/또는 동일한 자화 세기를 가질 수 있다.
실시예에 따르면, 영구 자석층(158)을 포함하는 적어도 하나의 링 패턴(158b)가 구비되고, 이들 복수의 반도체 발광 소자(150B) 각각의 영구 자석층(158)의 자화 방향이나 자화 세기가 동일함으로써, 반도체 발광 소자(150B)가 외부 자석(1000)에 대해 동일한 방향으로 정렬되고 신속히 이동되어 조립율 및 수율이 현저히 향상될 수 있다. 아울러, 외부 자석(1000)의 이동시마다 외부 자석(1000)을 따르는 반도체 발광 소자(150B)의 개수가 유사하거나 거의 동일하므로, 재현성이 확보되어 생산성이 향상될 수 있다.
[제4 실시예]
도 25는 제4 실시예에 따른 반도체 발광 소자를 도시한 단면도이다.
제4 실시예는 영구 자석층(158)을 제외하고 제1 실시예와 동일하다. 제4 실시예에서 제1 실시예와 동일한 구조, 형상 및/또는 기능을 갖는 구성 요소에 대해서는 동일한 도면 부호를 부여하고 상세한 설명을 생략한다.
도 25를 참조하면, 제4 실시예에 따른 반도체 발광 소자(150C)는 발광부(150a), 영구 자석층(158), 제1 전극(154)(154), 제2 전극(155) 및 패시베이션층(157)을 포함할 수 있다. 제4 실시예에 따른 반도체 발광 소자(150C)는 이보다 더 많은 구성 요소를 포함할 수 있지만, 이에 대해서는 한정하지 않는다.
발광부(150a), 제1 전극(154)(154), 제2 전극(155) 및 패시베이션층(157)은 도 12와 관련하여 앞서 설명된 바 있으므로, 상세한 설명은 생략한다.
실시예에서, 영구 자석층(158)은 발광부(150a) 아래에 배치될 수 있다. 예컨대, 영구 자석층(158)은 발광부(150a)와 제1 전극(154) 사이에 배치될 수 있다.
제1 실시예(도 14)에서, 영구 자석층(158)은 제1 전극(154)의 상측에서 내측으로 배치될 수 있다. 즉, 제1 전극(154)의 상측에 홈(154a)이 형성되고, 이 홈(154a)에 영구 자석층(158)이 배치될 수 있다.
이와 달리, 제4 실시예(도 25)에서, 영구 자석층(158)은 발광부(150a)의 하측에서 내측으로 배치될 수 있다. 즉, 발광부(150a)의 하측에 홈(154b)가 형성되고, 이 홈(154b)에 영구 자석층(158)이 배치될 수 있다.
예컨대, 발광부(150a)는 제1 발광 영역(150a-1)과 제1 발광 영역(150a-1)을 둘러싸는 제2 발광 영역(150a-2)을 포함할 수 있다. 제1 발광 영역(150a-1)은 발광부(150a)의 중심 영역이고, 제2 발광 영역(150a-2)은 발광부(150a)의 가장자리 영역일 수 있다.
예컨대, 제1 발광 영역(150a-1)의 하면에 홈(154b)이 형성될 수 있다. 이 홈(154b)에 영구 자석층(158)이 배치될 수 있다.
홈(154b)은 제2 전극(155)의 형상에 대응하는 형상을 가질 수 있다. 따라서, 홈(15b)에 배치된 영구 자석은 제2 전극(155)의 형상에 대응하는 형상을 가질 수 있다.
제4 실시예는 제2 실시예(도 19)의 영구 자석층(158)과 제3 실시예(도 22)의 영구 자석층(158)에 동일하게 적용될 수 있다.
예컨대, 영구 자석층(158)의 복수의 도트 패턴(158a)이 발광부(150a)의 하측에 형성된 홈(154b)에 배치될 수 있다. 이때, 홈(154b)은 복수의 도트 패턴(158a) 각각의 형상에 대응하는 형상을 가질 수 있다.
예컨대, 영구 자석층(158)의 적어도 하나의 링 패턴(158b)이 발광부(150a)의 하측에 형성된 홈(154b)에 배치될 수 있다. 이때, 홈(154b)은 링 패턴(158b)의 형상에 대응하는 형상을 가질 수 있다.
실시예에 따르면, 발광부(150a)의 하측의 일부 영역에 영구 자석층(158)이 배치되고, 영구 자석층(158)의 전기 전도도가 제1 전극(154)의 전기 전도도보다 작으므로, 발광부(150a)에 흐르는 전류(I)가 활성층(152)의 더 넓은 영역으로 공급되는 전류 스프레딩 효과를 얻을 수 있다. 활성층(152)에서의 광 생성량 증가로 인해 휘도가 향상될 수 있다.
한편, 웨이퍼 기반으로 제조된 복수의 반도체 발광 소자(150C) 각각의 영구 자석층(158)이 동일한 자화 방향 및/또는 동일한 자화 세기를 갖도록 착자 공정이 수행될 수 있다. 마찬가지로, 서로 상이한 웨이퍼 기반으로 제조된 복수의 반도체 발광 소자(150C) 각각의 영구 자석층(158) 또한 동일한 자화 방향 및/또는 동일한 자화 세기를 가질 수 있다. 즉, 제1 웨이퍼 기반으로 제조된 복수의 제1 반도체 발광 소자(150C)와 제2 웨이퍼 기반으로 제조된 복수의 제2 반도체 발광 소자(150C) 모두 동일한 자화 방향 및/또는 동일한 자화 세기를 갖는 영구 자석층(158)을 구비할 수 있다.
실시예에 따르면, 동일한 자화 방향 및/또는 자화 세기를 갖는 영구 자석층(158)을 각각 구비하는 복수의 반도체 발광 소자(150C)를 이용하여 자가 조립시, 외부 자석(1000)의 이동시 복수의 발광 소자가 외부 자석(1000)에 대해 동일한 방향으로 정렬되어 즉각적으로 외부 자석(1000)의 이동 방향을 따라 이동될 수 있다. 이에 따라, 자가 조립시 기판 상의 각 조립 홀에 대응하는 반도체 발광 소자(150C)가 정확하고 신속히 조립될 수 있어, 조립율 및 수율이 현저히 향상될 수 있다. 아울러, 외부 자석(1000)의 이동시마다 외부 자석(1000)을 따르는 반도체 발광 소자(150C)의 개수가 유사하거나 거의 동일하므로, 재현성이 확보되어 생산성이 향상될 수 있다.
[제5 실시예]
도 26은 제5 실시예에 따른 반도체 발광 소자를 도시한 단면도이다.
제5 실시예는 영구 자석층(158)을 제외하고 제1 내지 제4 실시예와 동일하다. 제5 실시예에서 제1 내지 제4 실시예와 동일한 구조, 형상 및/또는 기능을 갖는 구성 요소에 대해서는 동일한 도면 부호를 부여하고 상세한 설명을 생략한다.
도 26을 참조하면, 제5 실시예에 따른 반도체 발광 소자(150D)는 발광부(150a), 영구 자석층(158), 제1 전극(154)(154), 제2 전극(155) 및 패시베이션층(157)을 포함할 수 있다. 제3 실시예에 따른 반도체 발광 소자(150D)는 이보다 더 많은 구성 요소를 포함할 수 있지만, 이에 대해서는 한정하지 않는다.
발광부(150a), 제1 전극(154)(154), 제2 전극(155) 및 패시베이션층(157)은 도 12와 관련하여 앞서 설명된 바 있으므로, 상세한 설명은 생략한다.
실시예에서, 영구 자석층(158)은 발광부(150a) 아래에 배치될 수 있다. 예컨대, 영구 자석층(158)은 발광부(150a)와 제1 전극(154) 사이에 배치될 수 있다.
영구 자석층(158)은 항상 자화된 상태를 유지하는 것으로서, 예컨대 적어도 500Oe이상의 항자력(Hc)을 가질 수 있다. 예컨대, 영구 자석층(158)은 페라이트와 같은 세라믹 자석 재질로 이루어질 수 있다. 예컨대, 영구 자석층(158)은 알리코, 희토류 등과 같은 금속 자석 재질로 이루어질 수 있다.
한편, 영구 자석층(158)은 제1 전극(154)에 매립된 패턴(158c)을 포함할 수 있다. 여기서, 패턴(158c)은 복수의 도트 패턴(도 9의 158a)이나 적어도 하나 이상의 링 패턴(도22의 158b)이거나 그 외 다른 형상의 패턴일 수 있다.
예컨대, 웨이퍼 상에 복수의 발광부(150a)(제2 전극(155) 포함)가 형성된 후, 발광부(150a) 각각에 형성된 제2 전극(155)이 임시 기판에 부착되고 웨이퍼가 제거될 수 있다. 이후, 웨이퍼가 제거되어 노출된 발광부(150a)의 표면 일부 상에 제1-1 전극이 형성될 수 있다. 이후, 제1-1 전극 상에 패턴(158c)을 포함하는 영구 자석층(158)이 형성되고, 영구 자석층(158)을 둘러싸도록 제1-2 전극이 형성될 수 있다. 제1-1 전극과 제1-2 전극에 의해 제1 전극(154)이 구성될 수 있다. 제1-1 전극과 제1-2 전극은 동일하거나 상이한 금속을 포함할 수 있다. 제1-1 전극과 제1-2 전극에 의해 영구 자석층(158)이 매립될 수 있다. 즉 제1 전극(154)에 영구 자석층(158)이 매립될 수 있다.
한편, 제1 전극(154)에 매립된 영구 자석층(158)은 영구 자석 특성, 즉 일정한 자화 세기를 갖지 못한 초기화 상태일 수 있다. 이에 따라, 착자 장치를 이용하여 복수의 발광부(150a) 각각의 영구 자석층(158)에 자기장을 가해함으로써, 복수의 발광부(150a) 각각의 영구 자석층(158)이 특정한 자화 방향이나 특정한 자화 세기를 갖는 영구 자석 특성을 가질 수 있다. 이떄, 복수의 발광부(150a) 각각의 영구 자석층(158)은 서로 동일한 자화 방향이나 동일한 자화 세기를 가질 수 있다.
상술한 착자 공정은 제1 전극(154)에 영구 자석층(158)이 매립된 이후에 수행되거나 제1-2 전극이 형성되기 전에 영구 자석이 외부에 노출된 상태에서 수행될 수 있다.
이후, 임시 기판이 제거됨으로써, 복수의 반도체 발광 소자(150D)가 형성될 수 있다. 이때, 복수의 반도체 발광 소자(150D) 각각의 영구 자석층(158)은 동일한 자화 방향 및/또는 동일한 자화 세기를 가질 수 있다.
한편, 제1 전극(154)에 패턴(158c)을 포함하는 영구 자석층(158)이 매립되는 경우, 영구 자석층(158)이 저항체로서의 역할을 하여 전류 스프레딩 효과를 얻을 수 있다. 영구 자석층(158)의 전기 전도도가 제1 전극(154)의 전기 전도도보다 작으므로, 영구 자석층(158)의 저항값이 제1 전극(154)의 저항값보다 클 수 있다.
아울러, 제1 전극(154)이 발광부(150a)의 하측의 전 영역에 접하고 있지만, 제1 전극(154)에 매립된 영구 자석층(158)에 의해 제1 전극(154)층의 두께가 상이하다. 예컨대, 제1 전극(154) 중에서 영구 자석층(158)이 구비되는 제1 전극(154), 즉 제1 전극 영역(154-1)의 두께가 영구 자석층(158)이 구비되지 않은 제1 전극(154), 제2 전극 영역(154-2)의 두께보다 작다.
이에 따라, 제1 전극(154) 또한 영구 자석층(158)의 존재 유무에 따라 저항값이 상이하다. 예컨대, 제1 전극 영역(154-1)의 저항값이 제2 전극 영역(154-2)의 저항값보다 크다. 따라서, 제1 전극(154)과 제2 전극(155) 사이에 전압이 인가되어 발광부(150a)에 수직으로 전류(I)가 흐르는 경우, 전류(I)가 제2 전극(155)에서 제1 전극(154)의 제1 전극 영역(154-1)보다 제1 전극(154)의 제2 전극 영역(154-2)으로 더 잘 흐를 수 있다. 따라서, 대부분의 전류(I)가 제1 전극 영역(154-1)을 피해서 제2 전극 영역(154-2)으로 흐르므로, 전류 스프레딩 효과가 얻어질 수 있다. 따라서, 전류(I)가 활성층(152)의 더 넓은 영역으로 공급되어 광 생성량이 증가되므로, 휘도가 향상될 수 있다. 따라서, 실시예의 반도체 발광 소자(150D)를 이용하여 고휘도 디스플레이 구현이 가능하다.
실시예에 따르면, 동일한 자화 방향 및/또는 자화 세기를 갖는 영구 자석층(158)을 각각 구비하는 복수의 반도체 발광 소자(150D)를 이용하여 자가 조립시, 외부 자석(1000)의 이동시 복수의 발광 소자가 외부 자석에 대해 동일한 방향으로 정렬되어 즉각적으로 외부 자석(1000)의 이동 방향을 따라 이동될 수 있다. 이에 따라, 자가 조립시 기판 상의 각 조립 홀에 대응하는 반도체 발광 소자(150D)가 정확하고 신속히 조립될 수 있어, 조립율 및 수율이 현저히 향상될 수 있다. 아울러, 외부 자석(1000)의 이동시마다 외부 자석(1000)을 따르는 반도체 발광 소자(150D)의 개수가 유사하거나 거의 동일하므로, 재현성이 확보되어 생산성이 향상될 수 있다.
한편, 도 14, 도 19, 도 22, 도 25 및 도 26에 도시한 바와 같이, 영구 자석층(158)이 발광부(150a)의 하측에 배치되는 것으로 도시되고 있지만, 영구 자석층(158)은 발광부(150a)의 상측에 배치될 수도 있다. 즉, 영구 자석층(158)은 발광부(150a)와 제2 전극(155) 사이에 배치될 수 있다. 예컨대, 영구 자석층(158)은 발광부(150a)의 중심 영역, 즉 제1 발광 영역(150a-1)과 제2 전극(155) 사이에 배치될 수 있다. 영구 자석층(158)의 구조, 형상 및/또는 기능은 제1 내지 제5 실시예에 기술된 영구 자석층(158)과 동일할 수 있다.
[디스플레이 장치]
도 27은 실시예에 따른 디스플레이 장치를 도시한 평면도이다. 도 28은 도 27의 실시예에 따른 디스플레이 장치에서 제1 서브 화소의 C1-C2라인을 따라 절단한 단면도이다.
도 27 및 도 28를 참조하면, 실시예에 따른 디스플레이 장치(301)는 기판(310), 복수의 제1 조립 배선(321), 복수의 제2 조립 배선(322), 제1 절연층(320), 격벽(340), 복수의 반도체 발광 소자(150-1, 150-2, 150-3), 제2 절연층(350), 복수의 연결 전극(370) 및 복수의 신호 라인(SL1, SL2, SL3, SL4)을 포함할 수 있다.
복수의 반도체 발광 소자(150-1, 150-2, 150-3)는 앞서 기술한 제1 내지 제5 실시예에 따른 반도체 발광 소자(150, 150A, 150B, 150C, 150D) 중 적어도 하나의 반도체 발광 소자일 수 있다.
기판(310), 복수의 제1 조립 배선(321), 복수의 제2 조립 배선(322), 제1 절연층(320) 및 격벽(340)은 앞서 기술된 바 있으므로, 상세한 설명을 생략한다.
기판(310) 상에 복수의 서브 화소(PX1, PX2, PX3)이 정의될 수 있다. 도면에는 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3)이 제2 방향(Y)을 따라 배열되는 것으로 도시되고 있지만, 이에 대해서는 한정하지 않는다.
복수의 제1 서브 화소(PX1)을 포함하는 제1 서브 화소 열, 복수의 제2 서브 화소(PX2)을 포함하는 제2 서브 화소 열 및 복수의 제3 서브 화소(PX3)을 포함하는 제3 서브 화소 열이 서로 나란하게 제1 방향(X)을 따라 배열될 수 있다.
제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3) 각각에 적어도 하나의 조립 홀(340H1, 340H2, 340H3)이 구비될 수 있다.
자가 조립 공정을 통해, 복수의 서브 화소(PX1, PX2, PX3) 각각에서 제1 조립 배선(321)과 제2 조립 배선(322) 사이에 형성된 DEP force에 의해 복수의 반도체 발광 소자(150-1, 150-2, 150-3) 각각이 조립 홀(340H1, 340H2, 340H3)에 조립될 수 있다. 예컨대, 제1 서브 화소(PX1)에 구비된 제1 조립 배선(321)과 제2 조립 배선(322) 사이에 형성된 DEP force에 의해 제1 반도체 발광 소자(150-1)가 제1 조립 홀(340H1)에 조립될 수 있다. 예컨대, 제2 서브 화소(PX2)에 구비된 제1 조립 배선(321)과 제2 조립 배선(322) 사이에 형성된 DEP force에 의해 제2 반도체 발광 소자(150-2)가 제2 조립 홀(340H2)에 조립될 수 있다. 예컨대, 제3 서브 화소(PX3)에 구비된 제1 조립 배선(321)과 제2 조립 배선(322) 사이에 형성된 DEP force에 의해 제3 반도체 발광 소자(150-3)가 제3 조립 홀(340H3)에 조립될 수 있다.
조립 홀(340H1, 340H2, 340H3)의 형성을 위한 공차 마진과 조립 홀(340H1, 340H2, 340H3) 내에 반도체 발광 소자(150-1, 150-2, 150-3)가 용이하게 조립되도록 하기 위한 마진 등을 고려하여 조립 홀(340H1, 340H2, 340H3)의 사이즈가 결정될 수 있다. 예컨대, 조립 홀(340H1, 340H2, 340H3)의 사이즈는 반도체 발광 소자(150-1, 150-2, 150-3)의 사이즈보다 클 수 있다. 예컨대, 반도체 발광 소자(150-1, 150-2, 150-3)가 조립 홀(340H1, 340H2, 340H3)의 중심에 조립되었을 때 반도체 발광 소자(150-1, 150-2, 150-3)의 외 측면과 조립 홀(340H1, 340H2, 340H3)의 내 측면 사이의 거리는 2㎛ 이하일 수 있지만, 이에 대해서는 한정하지 않는다.
예컨대, 조립 홀(340H1, 340H2, 340H3)은 반도체 발광 소자(150-1, 150-2, 150-3)의 형상에 대응하는 형상을 가질 수 있다. 예컨대, 반도체 발광 소자(150-1, 150-2, 150-3)가 원형인 경우, 조립 홀(340H1, 340H2, 340H3) 또한 원형일 수 있다. 예컨대, 반도체 발광 소자(150-1, 150-2, 150-3)가 직사각형인 경우, 조립 홀(340H1, 340H2, 340H3) 또한 직사각형일 수 있다.
일 예로서, 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3) 각각에서의 조립 홀(340H1, 340H2, 340H3)이 동일한 형상, 즉 원형을 가질 수 있다. 이러한 경우, 제1 서브 화소(PX1)에 배치되는 제1 반도체 발광 소자(150-1), 제2 서브 화소(PX2)에 배치되는 제2 반도체 발광 소자(150-2) 및 제3 서브 화소(PX3)에 배치되는 제3 반도체 발광 소자(150-3)는 조립 홀(340H1, 340H2, 340H3)에 대응하는 형상, 즉 원형을 가질 수 있다.
이와 같이, 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3) 각각에서의 조립 홀(340H1, 340H2, 340H3)이 동일한 형상을 갖는 경우, 제1 반도체 발광 소자(150-1), 제2 반도체 발광 소자(150-2) 및 제3 반도체 발광 소자(150-3) 각각이 순차적으로 대응하는 서브 화소(PX1, PX2, PX3) 각각의 조립 홀(340H1, 340H2, 340H3)에 조립될 수 있지만, 이에 대해서는 한정하지 않는다. 예컨대, 제1 반도체 발광 소자(150-1)가 기판(310)의 제1 서브 화소(PX1)의 제1 조립 홀(340H1)에 조립되고, 제2 반도체 발광 소자(150-2)가 기판(310)의 제2 서브 화소(PX2)의 제2 조립 홀(340H2)에 조립되며, 제3 반도체 발광 소자(150-3)가 기판(310)의 제3 서브 화소(PX3)의 제3 조립 홀(340H3)에 조립될 수 있다. 이러한 경우, 제1 반도체 발광 소자(150-1), 제2 반도체 발광 소자(150-2) 및 제3 반도체 발광 소자(150-3) 각각의 형상은 동일할 수 있지만, 이에 대해서는 한정하지 않는다. 조립 홀(340H1, 340H2, 340H3) 각각은 제1 반도체 발광 소자(150-1), 제2 반도체 발광 소자(150-2) 및 제3 반도체 발광 소자(150-3) 각각의 형상에 대응하는 형상을 가지되, 제1 반도체 발광 소자(150-1), 제2 반도체 발광 소자(150-2) 및 제3 반도체 발광 소자(150-3) 각각의 사이즈보다 큰 사이즈를 가질 수 있다.
다른 예로서, 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3) 각각에서의 조립 홀(340H1, 340H2, 340H3)이 상이한 형상을 가질 수 있다. 예컨대, 제1 서브 화소(PX1)에서의 제1 조립 홀(340H1)은 원형을 가지고, 제2 서브 화소(PX2)에서의 제2 조립 홀(340H2)은 제1 단축과 제1 장축을 갖는 제1 타원형을 가지며, 제3 서브 화소(PX3)에서의 제3 조립 홀(340H3)은 제1 단축보다 작은 제2 단축과 제1 장축보다 큰 제2 장축을 갖는 제2 타원형을 가질 수 있다. 이러한 경우, 제1 반도체 발광 소자(150-1)는 제1 서브 화소(PX1)의 제1 조립 홀(340H1)에 대응하는 형상, 즉 원형을 가지고, 제2 반도체 발광 소자(150-2)는 제2 서브 화소(PX2)의 제2 조립 홀(340H2)에 대응하는 형상, 즉 제1 타원형을 가지며, 제3 반도체 발광 소자(150-3)는 제3 서브 화소(PX3)의 제3 조립 홀(340H3)에 대응하는 형상, 즉 제2 타원형을 가질 수 있다.
이와 같이 서로 상이한 형상을 갖는 조립 홀들(340H1, 340H2, 340H3)과 그 조립 홀들(340H1, 340H2, 340H3) 각각에 대응하는 형상을 갖는 제1 내지 제3 반도체 발광 소자(150-1, 150-2, 150-3)에 의해, 제1 내지 제3 반도체 발광 소자(150-1, 150-2, 150-3)가 자가 조립시 동시에 해당 조립 홀(340H1, 340H2, 340H3)에 조립될 수 있다. 즉, 자가 조립을 위해 유체(1200) 내에 제1 반도체 발광 소자(150-1), 제2 반도체 발광 소자(150-2) 및 제3 반도체 발광 소자(150-3)가 혼합되더라도, 기판(310) 상의 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3) 각각의 조립 홀(340H1, 340H2, 340H3)에 대응하는 반도체 소자(150-1, 150-2, 150-3)가 조립될 수 있다. 즉, 제1 서브 화소(PX1)의 제1 조립 홀(340H1)에는 그 제1 조립 홀(340H1)의 형상에 대응하는 형상을 갖는 제1 반도체 발광 소자(150-1)가 조립될 수 있다. 제2 서브 화소(PX2)의 제2 조립 홀(340H2)에는 그 제2 조립 홀(340H2)의 형상에 대응하는 형상을 갖는 제2 반도체 발광 소자(150-2)가 조립될 수 있다. 제3 서브 화소(PX3)의 제3 조립 홀(340H3)에는 그 제3 조립 홀(340H3)의 형상에 대응하는 형상을 갖는 제3 반도체 발광 소자(150-3)가 조립될 수 있다. 따라서, 서로 상이한 형상을 갖는 제1 반도체 발광 소자(150-1), 제2 반도체 발광 소자(150-2) 및 제3 반도체 발광 소자(150-3) 각각이 자신의 형상에 대응하는 조립 홀(340H1, 340H2, 340H3)에 조립되므로, 조립 불량을 방지할 수 있다.
한편, 제1 반도체 발광 소자(150-1)는 발광부(150a), 발광부(150a) 아래의 제1 전극(154), 발광부(150a) 상에 제2 전극(155) 및 발광부(150a)를 둘러싸는 패시베이션층(157)을 포함할 수 있다.
발광부(150a)는 광을 생성하는 장소로서, 적어도 하나 이상의 제1 도전형 반도체층(151), 활성층(152) 및 적어도 하나 이상의 제2 도전형 반도체층(153)을 포함할 수 있다. 예컨대, 제1 도전형 반도체층(151)은 제1 도펀트, 예컨대 Si 등을 포함하고, 제2 도전형 반도체층(153)은 제2 도펀트, 예컨대 Mn 등을 포함할 수 있다.
한편, 연결 전극(370)이 조립 홀(340H1, 340H2, 340H3)에 배치될 수 있다. 예컨대, 연결 전극(370)은 조립 홀(340H1, 340H2, 340H3) 내에서 반도체 발광 소자(10-1, 150-2, 150-3) 둘레에 배치될 수 있다.
연결 전극(370)은 반도체 발광 소자의 하측을 제1 조립 배선(321) 또는 제2 조립 배선(322) 중 적어도 하나의 조립 배선을 연결할 수 있다.
도시되지 않았지만, 연결 전극(370)은 제2 서브 화소(PX2)의 제2 반도체 발광 소자(150-2)나 제3 서브 화소(PX3)의 제3 반도체 발광 소자(150-3)에도 연결될 수 있다. 제2 반도체 발광 소자(150-2)나 제3 반도체 발광 소자(150-3)은 형상을 제외하고 제1 반도체 발광 소자(150-1)의 구조와 동일할 수 있다.
또한, 도 28에 도시한 바와 같이, 연결 전극(370)이 조립 홀(340H1) 내에서 반도체 발광 소자(150-1, 150-2, 150-3)의 둘레를 따라 배치됨으로써, 연결 전극(370)에 의해 격벽(340)과 반도체 발광 소자(150-1, 150-2, 150-3)가 단단히 고정되어, 고정성이 강화될 수 있다.
한편, 제2 절연층(350)은 격벽(340) 상에 배치되어, 제1 반도체 발광 소자(150-1)를 보호할 수 있다. 제2 절연층(350)은 반도체 발광 소자(150-1) 주변의 조립 홀(340H1)에 배치되어, 반도체 발광 소자(150-1)를 단단하게 고정시킬 수 있다. 또한, 제2 절연층(350)은 반도체 발광 소자(150-1) 상에 배치되어, 반도체 발광 소자(150-1)를 외부의 충격으로부터 보호하고, 이물질에 의해 오염되는 것을 방지할 수 있다.
제2 절연층(350)은 이후 공정에서 형성되는 레이어(layer)가 일정한 두께로 형성될 수 있도록 하는 평탄화층으로서의 역할을 할 수 있다. 이에 따라, 제2 절연층(350)의 상면은 평평한 면을 가질 수 있다. 제2 절연층(350)은 유기 물질 또는 무기 물질로 형성될 수 있다. 이에 따라, 전극 배선(362-1, 362-2, 362-3)이 평평한 면을 갖는 제2 절연층(350)의 상면 상에 단선 없이 용이하게 형성될 수 있다.
복수의 전극 배선(362-1, 362-2, 362-3)는 복수의 반도체 발광 소자(150-1, 150-2, 150-3) 각각의 상측 상에 배치될 수 있다. 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3) 각각은 전극 배선(362-1, 362-2, 362-3)을 포함할 수 있다.
예컨대, 전극 배선(362-1, 362-2, 362-3)은 제1 서브 화소(PX1)에 배치된 제1 반도체 발광 소자(150-1)의 상측에 배치될 수 있다. 제1 전극 배선(362-1)은 제1 컨택홀(350H1)을 통해 제1 반도체 발광 소자(150-1)의 제2 측에 연결될 수 있다. 예컨대, 제2 전극 배선(362-2)은 제2 서브 화소(PX2)에 배치된 제2 반도체 발광 소자(150-2)의 상측에 배치될 수 있다. 제2 전극 배선(362-2)은 제2 컨택홀(350H2)을 통해 제2 반도체 발광 소자(150-2)의 제2 측에 연결될 수 있다. 예컨대, 제3 전극 배선(362-3)은 제3 서브 화소(PX3)에 배치된 제3 반도체 발광 소자(150-3)의 상측에 배치될 수 있다. 제3 전극 배선(362-3)은 제3 컨택홀(350H3)을 통해 제3 반도체 발광 소자(150-3)의 제2 측에 연결될 수 있다.
제1 전극 배선(362-1)은 제2 절연층(350) 상에 배치될 수 있다. 예컨대, 제1 전극 배선(362-1)은 광이 투과될 수 있는 투명한 도전성 재질로 이루어질 수 있다. 예컨대, 제1 전극 배선(362-1)은 ITO, IZO 등을 포함할 수 있지만, 이에 대해서는 한정하지 않는다.
도시되지 않았지만, 제2 전극 배선(362-2) 및 제3 전극 배선(362-3) 또한 제2 절연층(350) 상에 배치될 수 있다.
한편, 복수의 서브 화소(PX1, PX2, PX3) 각각에서 제1 조립 배선(321) 및/또는 제2 조립 배선(322)은 제1 전극 배선으로 사용되고, 전극 배선(362-1, 362-2, 362-3)은 제2 전극 배선이 될 수 있다. 따라서, 제1 조립 배선(321) 및/또는 제2 조립 배선(322)과 전극 배선(362-1, 362-2, 362-3) 사이에 인가된 전압에 의해 제1 반도체 발광 소자(150-1)가 제1 컬러 광, 예컨대 적색 광을 발광할 수 있다.
한편, 실시예에 따른 디스플레이 장치(301)는 복수의 신호 라인(SL1, SL2, SL3, SL4)을 포함할 수 있다. 복수의 신호는 제1 신호 라인(SL1), 제2 신호 라인(SL2), 제3 신호 라인(SL3) 및 제4 신호 라인(SL4)을 포함할 수 있다. 복수의 신호 라인(SL1, SL2, SL3, SL4)은 동일 층에 배치될 수 있다.
복수의 신호 라인(SL1, SL2, SL3, SL4)은 전극 배선(362-1, 362-2, 362-3)과 상이한 층에 배치될 수 있다. 이에 따라, 복수의 신호 라인(SL1, SL2, SL3, SL4)과 전극 배선(362-1, 362-2, 362-3)은 복수의 컨택홀(351H1, 351H2, 351H3)을 통해 전기적으로 연결될 수 있다. 예컨대, 제1 신호 라인(SL1)과 제1 전극 배선(362-1)은 제1 컨택홀(351H1)을 통해 전기적으로 연결될 수 있다. 예컨대, 제2 신호 라인(SL2)과 제2 전극 배선(362-2)은 제2 컨택홀(351H2)을 통해 전기적으로 연결될 수 있다. 예컨대, 제3 신호 라인(SL3)과 제3 전극 배선(362-3)은 제3 컨택홀(351H3)을 통해 전기적으로 연결될 수 있다. 예컨대, 제4 신호 라인(SL4)과 제1 조립 배선(321) 및/또는 제2 조립 배선(322)은 컨택홀(352)을 통해 전기적으로 연결될 수 있다.
복수의 신호 라인(SL1, SL2, SL3, SL4)은 제1 조립 배선(321) 및 제2 조립 배선(322)과 상이한 층에 배치될 수 있다.
한편, 제1 신호 라인(SL1)은 복수의 제1 서브 화소(PX1)에 전기적으로 연결될 수 있다. 예컨대, 제1 신호 라인(SL1)은 복수의 제1 서브 화소(PX1) 각각의 제1 전극 배선(362-1)을 통해 제1 반도체 발광 소자(150-1)의 제2 전극(155)에 전기적으로 연결될 수 있다.
제2 신호 라인(SL2)은 복수의 제2 서브 화소(PX2)에 전기적으로 연결될 수 있다. 예컨대, 제2 신호 라인(SL2)은 복수의 제2 서브 화소(PX2) 각각의 제2 전극 배선(362-2)을 통해 제2 반도체 발광 소자(150-2)의 제2 전극(155)에 전기적으로 연결될 수 있다.
제3 신호 라인(SL3)은 복수의 제3 서브 화소(PX3)에 전기적으로 연결될 수 있다. 예컨대, 제3 신호 라인(SL3)은 복수의 제3 서브 화소(PX3) 각각의 제3 전극 배선(362-3)을 통해 제3 반도체 발광 소자(150-3)의 제2 전극(155)에 전기적으로 연결될 수 있다.
제4 신호 라인(SL4)은 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3)에 공통으로 연결될 수 있다. 예컨대, 제4 신호 라인(SL4)은 제1 서브 화소(PX1)의 제1 조립 배선(321) 및/또는 제2 조립 배선(322)을 통해 제1 반도체 발광 소자(150-1)의 제1 전극(154)에 전기적으로 연결될 수 있다. 예컨대, 제4 신호 라인(SL4)은 제2 서브 화소(PX2)의 제1 조립 배선(321) 및/또는 제2 조립 배선(322)을 통해 제2 반도체 발광 소자(150-2)의 제1 전극(154)에 전기적으로 연결될 수 있다. 예컨대, 제4 신호 라인(SL4)은 제3 서브 화소(PX3)의 제1 조립 배선(321) 및/또는 제2 조립 배선(322)을 통해 제3 반도체 발광 소자(150-3)의 제1 전극(154)에 전기적으로 연결될 수 있다.
예컨대, 제1 신호 라인(SL1), 제2 신호 라인(SL2) 및 제3 신호 라인(SL3) 각각은 양(+)의 전압이 공급될 수 있다. 예컨대, 제4 신호 라인(SL4)은 그라운드 접지되거나 음(-)의 전압이 공급될 수 있다. 제1 신호 라인(SL1), 제2 신호 라인(SL2) 및 제3 신호 라인(SL3) 각각으로 공급되는 양(+)의 전압은 동일할 수 있지만, 이에 대해서는 한정하지 않는다.
예컨대, 제1 서브 화소(PX1)에 연결된 제1 신호 라인(SL1)은 도 7에 도시된 고전위 전압 라인(VDDL)일 수 있다. 예컨대, 제2 서브 화소(PX2)에 연결된 제2 신호 라인(SL2) 및 제3 서브 화소(PX3)에 연결된 제3 신호 라인(SL3) 또한 고전위 신호 라인(VDDL)으로서, 고전위 전압(도 6의 VDD)가 공급될 수 있다. 예컨대, 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3) 각각에 공통으로 연결된 제4 신호 라인(SL4)은 저전위 신호 라인(VSSL)으로서, 저전위 전압(도 6의 VSS)가 공급될 수 있다.
도면에 도시되지 않았지만, 제1 신호 라인(SL1)과 제1 서브 화소(PX1)의 제1 반도체 발광 소자(150-1), 제2 신호 라인(SL2)과 제2 서브 화소(PX2)의 제2 반도체 발광 소자(150-2) 및 제3 신호 라인(SL3)과 제3 서브 화소(PX3)의 제3 반도체 발광 소자(150-3) 사이에 구동 트랜지스터(도 7의 DT)가 구비될 수 있다. 이때, 구동 트래지스터(DT)의 게이트 단자는 스캔 트래지스터(ST)를 통해 데이터 라인(Dj)과 연결될 수 있다.
따라서, 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3) 각각에는 스캔 트랜지스터(ST), 구동 트랜지스터(DT) 및 반도체 발광 소자(150-1, 150-2, 150-3)가 구비될 수 있다. 이때, 구동 트랜지스터(DT)는 스캔 트랜지스터(ST) 및 반도체 발광 소자(150-1, 150-2, 150-3)가 연결되고, 스캔 트랜지스터(ST)는 데이터 라인(Dj)에 연결될 수 있다. 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3)의 구동 트랜지스터(ST)는 각각 고전위 신호 라인(VDDL), 즉 제1 내지 제3 신호 라인(SL1, SL2, SL3)에 연결될 수 있다. 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3)의 반도체 발광 소자(150-1, 150-2, 150-3)는 각각 저전위 신호 라인(VSSL), 즉 제4 신호 라인(SL4)에 연결될 수 있다.
데이터 라인(Dj)으로 공급되는 데이터 전압에 따라 구동 트랜지스터(ST)에 흐르는 전류가 상이해지고, 이와 같이 상이한 전류에 의해 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3)의 반도체 발광 소자(150-1, 150-2, 150-3) 각각의 광의 세기, 즉 휘도나 계조가 상이해져, 서로 상이한 밝기를 갖는 영상이 표시될 수 있다.
실시예에 따르면, 반도체 발광 소자(150-1)의 영구 자석층(158)이 전류 차단층으로서의 역할을 하여, 반도체 발광 소자(150-1)에서 전류 스프레딩 효과를 얻어 휘도가 향상될 수 있다. 따라서, 고 휘도의 디스플레에 의한 고 화질 구현이 가능하다.
대부분의 전류(I)가 제1 전극 영역(154-1)을 피해서 제2 전극 영역(154-2)으로 흐르므로, 전류 스프레딩 효과가 얻어질 수 있다. 따라서, 전류(I)가 활성층(152)의 더 넓은 영역으로 공급되어 광 생성량이 증가되므로,
한편, 앞서 기술한 디스플레이 장치는 디스플레이 패널일 수 있다. 즉, 실시예에서, 디스플레이 장치와 디스플레이 패널은 동일한 의미로 이해될 수 있다. 실시예에서, 실질적인 의미에서의 디스플레이 장치는 디스플레이 패널과 영상을 디스플레이하기 위해 디스플레이 패널을 제어할 수 있는 컨트롤러(또는 프로세서)를 포함할 수 있다.
상기의 상세한 설명은 모든 면에서 제한적으로 해석되어서는 아니되고 예시적인 것으로 고려되어야 한다. 실시예의 범위는 첨부된 청구항의 합리적 해석에 의해 결정되어야 하고, 실시예의 등가적 범위 내에서의 모든 변경은 실시예의 범위에 포함된다.
실시예는 영상이나 정보를 디스플레이하는 디스플레이 분야에 채택될 수 있다. 실시예는 반도체 발광 소자를 이용하여 영상이나 정보를 디스플레이하는 디스플레이 분야에 채택될 수 있다. 반도체 발광 소자는 마이크로급 반도체 발광 소자나 나노급 반도체 발광 소자일 수 있다.
예컨대, 실시예는 TV, 사이니지, 스마트 폰, 모바일 폰, 이동 단말기, 자동차용 HUD, 노트북용 백라이트 유닛, VR이나 AR용 디스플레이 장치에 채택될 수 있다.

Claims (19)

  1. 발광부;
    상기 발광부의 하측 또는 상측 중 적어도 일측 상에 영구 자성층;
    상기 발광부의 하측 상에 제1 전극; 및
    상기 발광부의 상측 상에 제2 전극;을 포함하고,
    상기 제1 전극은 상기 발광부의 하측에 접하는
    반도체 발광 소자.
  2. 제1항에 있어서,
    상기 제1 전극은 상기 영구 자석층을 둘러싸는
    반도체 발광 소자.
  3. 제1항에 있어서,
    상기 발광부는,
    제1 영역과 상기 제1 발광 영역을 둘러싸는 제2 발광 영역을 포함하고,
    상기 영구 자석층은 상기 제1 발광 영역의 표면에 접하고,
    상기 제1 전극은 상기 제2 발광 영역의 표면에 접하는
    반도체 발광 소자.
  4. 제3항에 있어서,
    상기 제2 전극은 상기 영구 자석층의 형상에 대응하는 형상을 갖는
    반도체 발광 소자.
  5. 제1항에 있어서,
    상기 영구 자석층은 복수의 도트 패턴을 포함하고,
    상기 제1 전극은 상기 복수의 도트 패턴을 둘러싸는
    반도체 발광 소자.
  6. 제5항에 있어서,
    상기 제1 전극은 상기 복수의 도트 패턴 사이에서 상기 발광부의 표면에 접하는
    반도체 발광 소자.
  7. 제1항에 있어서,
    상기 영구 자석층은 적어도 하나의 링 패턴을 포함하고,
    상기 제1 전극은 상기 적어도 하나의 링 패턴을 둘러싸는
    반도체 발광 소자.
  8. 제7항에 있어서,
    상기 제1 전극은 상기 링 패턴의 내측 또는 상기 링 패턴의 외측 중 적어도 하나에서 상기 발광부의 표면에 접하는
    반도체 발광 소자.
  9. 제7항에 있어서,
    상기 제2 전극은 상기 링 패턴의 형상에 대응하는 형상을 갖는
    반도체 발광 소자.
  10. 제1항에 있어서,
    상기 영구 자석층은 전류 차단층을 포함하는
    반도체 발광 소자.
  11. 제1항에 있어서,
    상기 영구 자석층은,
    상기 제1 전극의 홈에 배치되는
    반도체 발광 소자.
  12. 제1항에 있어서,
    상기 영구 자석층은,
    상기 발광부의 홈에 배치되는
    반도체 발광 소자.
  13. 제1항에 있어서,
    상기 영구 자석층은 상기 제1 전극에 매립된 패턴을 포함하는
    반도체 발광 소자.
  14. 제1항에 있어서,
    상기 영구 자석층은,
    적어도 500Oe이상의 항자력을 갖는 자석 재질, 세라믹 자석 재질 및 금속 자석 재질 중 하나를 포함하는
    반도체 발광 소자.
  15. 제1항에 있어서,
    상기 영구 자석층의 전기 전도도는 상기 제1 전극의 전기 전도도보다 작은
    반도체 발광 소자.
  16. 복수의 서브 화소를 포함하는 기판;
    상기 복수의 서브 화소에 각각 복수의 제1 조립 배선;
    상기 복수의 서브 화소에 각각 복수의 제2 조립 배선;
    상기 복수의 서브 화소에 각각 복수의 조립 홀을 갖는 격벽;
    상기 복수의 조립 홀에 각각 복수의 반도체 발광 소자; 및
    상기 복수의 반도체 발광 소자 각각의 측부를 둘러싸는 연결 전극;
    상기 복수의 반도체 발광 소자 각각의 상측 상에 전극 배선;을 포함하고,
    상기 연결 전극은 상기 제1 조립 배선 또는 상기 제2 조립 배선 중 적어도 하나의 조립 배선에 연결되고,
    상기 복수의 반도체 발광 소자는,
    제1 서브 화소에 배치되어 제1 컬러 광을 생성하는 제1 반도체 발광 소자;
    제2 서브 화소에 배치되어 제2 컬러 광을 생성하는 제2 반도체 발광 소자; 및
    제3 서브 화소에 배치되어 제3 컬러 광을 생성하는 제3 반도체 발광 소자;를 포함하고,
    상기 제1 컬러 광, 상기 제2 컬러 광 및 상기 제3 컬러 광은 상이하고,
    상기 복수의 반도체 발광 소자는 각각,
    발광부;
    상기 발광부의 하측 또는 상측 중 적어도 일측 상에 영구 자성층;
    상기 발광부의 하측 상에 제1 전극; 및
    상기 발광부의 상측 상에 제2 전극;을 포함하고,
    상기 제1 전극은 상기 발광부의 하측에 접하는
    디스플레이 장치.
  17. 제16항에 있어서,
    상기 복수의 반도체 발광 소자 각각의 영구 자석층은 동일한 자화 세기를 갖는
    디스플레이 장치.
  18. 제16항에 있어서,
    상기 복수의 반도체 발광 소자 각각의 영구 자석층은 동일한 자화 방향을 갖는
    디스플레이 장치.
  19. 제16항에 있어서,
    상기 영구 자석층의 전기 전도도는 상기 제1 전극의 전기 전도도보다 작은
    디스플레이 장치.
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