KR20240135004A - 반도체 발광 소자 및 디스플레이 장치 - Google Patents

반도체 발광 소자 및 디스플레이 장치 Download PDF

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Abstract

반도체 발광 소자는 제1 영역과 제1 영역 상에 제2 영역을 포함하는 발광부와, 제1 전극와, 제2 영역 상에 제2 전극과, 제2 영역을 둘러싸는 패시베이션층을 포함한다. 제1 전극은 제1 영역을 둘러싸는 제1 도전층과, 제1 영역을 둘러싸고, 제1 도전층 상에 제2 도전층을 포함한다.

Description

반도체 발광 소자 및 디스플레이 장치
실시예는 반도체 발광 소자 및 디스플레이 장치에 관한 것이다.
대면적 디스플레이는 액정디스플레이(LCD), OLED 디스플레이, 그리고 마이크로-LED 디스플레이(Micro-LED display) 등이 있다.
마이크로-LED 디스플레이는 100㎛ 이하의 직경 또는 단면적을 가지는 반도체 발광 소자인 마이크로-LED를 표시소자로 사용하는 디스플레이이다.
마이크로-LED 디스플레이는 반도체 발광 소자인 마이크로-LED를 표시소자로 사용하기 때문에 명암비, 응답속도, 색 재현율, 시야각, 밝기, 해상도, 수명, 발광효율이나 휘도 등 많은 특성에서 우수한 성능을 가지고 있다.
특히 마이크로-LED 디스플레이는 화면을 모듈 방식으로 분리, 결합할 수 있어 크기나 해상도 조절이 자유로운 장점 및 플렉서블 디스플레이 구현이 가능한 장점이 있다.
그런데 대형 마이크로-LED 디스플레이는 수백만 개 이상의 마이크로-LED가 필요로 하기 때문에 마이크로-LED를 디스플레이 패널에 신속하고 정확하게 전사하기 어려운 기술적 문제가 있다.
최근 개발되고 있는 전사기술에는 픽앤-플레이스 공법(pick and place process), 레이저 리프트 오프법(Laser Lift-off method) 또는 자가조립 방식(self-assembly method) 등이 있다.
이 중에서, 자가조립 방식은 유체 내에서 반도체 발광 소자가 조립위치를 스스로 찾아가는 방식으로서 대화면의 디스플레이 장치의 구현에 유리한 방식이다.
한편, 비공개 내부기술에 의하면, 자가 조립 방식에 의해 기판 상에 조립된 발광 소자는 열 압착 방식에 의해 전기적으로 연결된다. 즉, 발광 소자의 하부에 구비된 본딩층이 열 압착에 의해 녹아 기판의 전기적 배선과 전기적으로 연결된다.
하지만, 본딩층에 의한 열 압착 방식은 다음과 같은 문제가 있다. 도 1 내지 도 4를 참조하여, 해당 문제들을 설명한다.
도 1은 본딩 물질이 발광 소자 주변으로 빠져나가는 모습을 도시한다.
도 1에 도시한 바와 같이, 발광 소자(4)가 조립 홀(3)에 조립된 후 발광 소자(4)가 열 압착되는 경우, 발광 소자(4) 하측의 본딩 물질(5)이 발광 소자(4)와 기판(1) 사이에 머무르기보다는 발광 소자(4) 주변으로 빠져나간다. 이와 같이 본딩 물질(5)이 발광 소자(4) 주변으로 빠져나가 본딩 물질(5) 중 일부는 발광 소자(4)의 높이만큼 뾰족한 첨탑을 이룬다. 후공정에 의해 전극 배선(미도시)이 발광 소자(4)의 상측에 배치되는 경우, 전극 배선이 본딩 물질(5)과 전기적으로 접촉되어 발광 소자(5)의 상부와 하부가 전기적으로 쇼트되는 문제가 발생된다.
도 2는 비공개 내부기술에 따른 발광 소자를 도시한 단면도이다.
도 2에 도시한 바와 같이, 비공개 내부기술에 따른 발광 소자의 하측에 본딩 물질(5)이 구비된다. 즉, 비공개 내부기술에는 본딩 물질(5)이 열 압착시 측 방향으로 빠져나가지 않도록 하는 구조가 구비되지 않고 있다.
따라서, 도 2에 도시된 비공개 내부기술에 따른 발광 소자를 도 1에 도시한 바와 같이, 열 압착 방식을 이용하여 기판(1) 상에 열 압착하는 경우, 열 압착 공정시 발생된 열에 의해 녹은 본딩 물질(5)이 발광 소자(4)의 하측에 머무르지 않고 발광 소자(4)의 주변으로 빠져나간다.
도 3은 발광 소자가 이탈되는 모습을 도시한다.
앞서 본딩 물질(5)이 발광 소자(4) 주변으로 빠져나간 경우, 발광 소자(4)와 기판(1) 사이에 본딩 물질(5)이 거의 존재하지 않아, 도 3에 도시한 바와 같이, 발광 소자(4)가 기판(1)에 부착되지 않고 이탈된다. 즉, 본딩 물질(5)에 의해 발광 소자(5)가 기판(1)에 부착된다. 발광 소자(5)가 기판(1)에 강하게 부착되기 위해서는 열 압착에도 불구하고 발광 소자(5) 하측에 소정의 본딩 물질(5)이 존재해야 한다. 하지만, 열 압착시 발광 소자(5)의 하측에 구비된 본딩 물질(5)의 대부분이 발광 소자(5) 주변으로 빠져나가고 발광 소자(5)의 하측에 소량의 본딩 물질(5)만이 남게 된다. 따라서, 발광 소자(5)가 강하게 기판(1)에 부착되지 않게 되어, 발광 소자(5)가 기판(1)으로부터 쉽게 이탈되는 문제가 있다. 발광 소자(5)의 이탈은 조립율을 저하시키고 조립 불량이나 점등 불량을 야기한다.
도 4는 발광 소자와 기판의 전기적 배선의 전기적 연결 불량을 도시한다.
도 4에 도시한 바와 같이, 열 압착에 의해 본딩 물질(5)이 발광 소자(4)의 주변으로 빠져나가는 경우, 발광 소자(4)의 하측에 남아 있는 본딩 물질(5)이 거의 없어(X 영역 참조) 본딩 물질(5)을 매개로 한 발광 소자(4)와 기판(1)이 전기적 연결 불량이 발생된다. 즉, 발광 소자(4)와 기판(1) 사이에 본딩 물질(5)이 연속적으로 존재하지 않고 국부적으로 존재하게 되므로, 발광 소자(4)와 기판(1) 사이에 전기적 연결 또한 국부적으로 연결된다. 이는 발광 소자(4)와 기판(1) 사이의 전기적 저항의 증가로 이어져 기판(1)의 전기적 신호가 발광 소자(4)로 용이하게 공급되지 않아 휘도가 저하되는 문제가 있다.
한편, 열 압착시 발광 소자의 상측에서 히터를 갖는 프레스가 발광 소자를 가압하게 되고, 이때 히터의 열이 발광 소자를 통해 발광 소자의 하측에 구비된 본딩 물질을 녹인다. 통상 히터의 열은 발광 소자의 주변에 비해 발광 소자의 중심을 통해 발광 소자의 하측으로 집중적으로 공급되므로, 발광 소자의 중심에 대응하는 본딩 물질과 발광 소자의 주변에 대응하는 본딩 물질 간의 녹는 시점이 달라진다. 즉, 본딩 물질의 위치에 따라 녹는 시점이 달라지고, 이는 원활한 본딩 공정을 제약하는 요인이 된다. 즉, 본딩 공정 시간이 길어지거나 본딩 불량이 발생된다.
실시예는 전술한 문제 및 다른 문제를 해결하는 것을 목적으로 한다.
실시예의 다른 목적은 솔더 메탈이 필요 없는 새로운 구조의 반도체 발광 소자 및 디스플레이 장치를 제공하는 것이다.
또한, 실시예의 또 다른 목적은 컨택 불량을 방지할 수 있는 반도체 발광 소자 및 디스플레이 장치를 제공하는 것이다.
또한 실시예의 또 다른 목적은 조립 불량 및 점등 불량을 방지할 수 있는 반도체 발광 소자 및 디스플레이 장치를 제공하는 것이다.
실시예의 기술적 과제는 본 항목에 기재된 것에 한정되지 않으며, 발명의 설명을 통해 파악될 수 있는 것을 포함한다.
상기 또는 다른 목적을 달성하기 위해 실시예의 일 측면에 따르면, 반도체 발광 소자는, 제1 영역과 상기 제1 영역 상에 제2 영역을 포함하는 발광부; 제1 전극; 상기 제2 영역 상에 제2 전극; 및 상기 제2 영역을 둘러싸는 패시베이션층;을 포함하고, 상기 제1 전극은, 상기 제1 영역을 둘러싸는 제1 도전층; 및 상기 제1 영역을 둘러싸고, 상기 제1 도전층 상에 제2 도전층;을 포함한다.
상기 제1 전극은, 상기 제1 영역 아래에 제3 도전층을 포함할 수 있다. 상기 제3 도전층은, 상기 제1 도전층 아래에 배치될 수 있다.
상기 제1 도전층은 전극층, 자외선 차단층, 가시광선 투과층 또는 상기 제1 도전층은 열 흡수층일 수 있다.
상기 제2 도전층은 전극층이고, 상기 제3 도전층은 자성층일 수 있다.
상기 제1 영역과 상기 제2 영역 사이에 단차부를 가지며. 상기 단착부의 폭은 상기 제2 영역의 직경과 상기 제1 영역의 직경 간의 차이 값일 수 있다. 상기 제2 도전층은 상기 단차부에 배치될 수 있다.
상기 발광부는, 제1 도전형 반도체층; 상기 제1 도전형 반도체층 상에 활성층; 및 상기 활성층 상에 제2 도전형 반도체층;을 포함하고, 상기 제1 영역은 상기 제1 도전형 반도체층을 포함하고, 상기 제2 영역은 상기 활성층 및 상기 제2 도전형 반도체층을 포함할 수 있다.
실시예의 다른 측면에 따르면, 디스플레이 장치는, 복수의 서브 화소를 포함하는 기판; 상기 복수의 서브 화소에 각각 복수의 제1 조립 배선; 상기 복수의 서브 화소에 각각 복수의 제2 조립 배선; 상기 복수의 서브 화소에 각각 복수의 조립 홀을 갖는 격벽; 상기 복수의 조립 홀에 각각 복수의 반도체 발광 소자; 상기 복수의 반도체 발광 소자 각각의 상측의 제1 측 상에 복수의 제1 전극 배선; 상기 복수의 반도체 발광 소자 각각의 상측의 제2 측 상에 복수의 제2 전극 배선;을 포함하고, 상기 복수의 반도체 발광 소자는 각각, 제1 영역과 상기 제1 영역 상에 제2 영역을 포함하는 발광부; 제1 전극; 상기 제2 영역 상에 제2 전극; 및 상기 제2 영역을 둘러싸는 패시베이션층;을 포함하고, 상기 제1 전극은, 상기 제1 영역을 둘러싸는 제1 도전층; 및 상기 제1 영역을 둘러싸고, 상기 제1 도전층 상에 제2 도전층;을 포함한다.
상기 제1 전극은, 상기 제1 영역 및 상기 제1 도전층 아래에 제3 도전층을 포함할 수 있다. 상기 복수의 제1 전극 배선은 각각 각각 상기 제1 도전층, 상기 제2 도전층 또는 상기 제3 도전층 중 적어도 하나 이상의 도전층에 연결되고, 상기 복수의 제2 전극 배선은 각각 상기 복수의 반도체 발광 소자의 상기 제2 전극에 연결될 수 있다.
실시예의 또 다른 측면에 따르면, 디스플레이 장치는, 복수의 서브 화소를 포함하는 기판; 상기 복수의 서브 화소에 각각 복수의 제1 조립 배선; 상기 복수의 서브 화소에 각각 복수의 제2 조립 배선; 상기 복수의 서브 화소에 각각 복수의 조립 홀을 갖는 격벽; 상기 복수의 조립 홀에 각각 복수의 반도체 발광 소자; 및 상기 복수의 반도체 발광 소자 각각의 측부를 둘러싸는 연결 전극; 상기 복수의 반도체 발광 소자 각각의 상측 상에 전극 배선;을 포함하고, 상기 복수의 반도체 발광 소자는 각각, 제1 영역과 상기 제1 영역 상에 제2 영역을 포함하는 발광부; 제1 전극; 상기 제2 영역 상에 제2 전극; 및 상기 제2 영역을 둘러싸는 패시베이션층;을 포함하고, 상기 제1 전극은, 상기 제1 영역을 둘러싸는 제1 도전층; 및 상기 제1 영역을 둘러싸고, 상기 제1 도전층 상에 제2 도전층;을 포함할 수 있다.
상기 제1 전극은, 상기 제1 영역 및 상기 제1 도전층 아래에 제3 도전층을 포함할 수 있다. 상기 연결 전극은, 상기 제1 조립 배선 또는 상기 제2 조립 배선 중 적어도 하나의 조립 배선과 상기 제1 도전층, 상기 제2 도전층 또는 상기 제3 도전층 중 적어도 하나 이상의 도전층을 연결할 수 있다.
실시예는 도 11 및 도 12에 도시한 바와 같이, 제1 전극 배선(361)과 제2 전극 배선(362)을 동일 면 상에 배치함으로써, 구조가 단순하고 신호 라인과의 전기적 연결성이 용이할 수 있다.
실시예는 도 17 및 도 18에 도시한 바와 같이, 제1 조립 배선(321) 및/또는 제2 조립 배선(322)을 전극 배선으로 사용함으로써, 해당 조립 배선(321, 322)을 별도로 형성하지 않아도 되므로 구조가 단순할 수 있다. 이때, 연결 전극(370)이 반도체 발광 소자(150-1, 150-2, 150-3) 각각의 제1 도전형 반도체층(151)의 둘레를 따라 반도체 발광 소자(150-1, 150-2, 150-3)의 제1 도전형 반도체층(151)의 외측면과 면 접촉됨으로써, 보다 더 원활한 전류 흐름에 의해 광 효율이 향상될 수 있다.
실시예는 도 13 및 도 14에 도시한 바와 같이, 반도체 발광 소자(150-1)의 제1 전극(154)을 구성하는 제3 도전층(154-3)을 포함할 수 있다. 제3 도전층(154-3)은 자성층으로서, 제1 영역(150a)뿐만 아니라 링 형상을 갖는 제1 도전층(154-1) 아래에도 배치되어 그 면적이 확장되므로, 제3 도전층(154-3)의 자화도가 증가될 이동되어, 조립 수율을 현저히 향상시킬 수 있다. 아울러, 제3 도전층(154-3)은 금속을 포함하므로, 전류를 원할하게 흐르도록 하기 위한 전극층으로서의 역할을 할 수도 있다.
한편, 실시예는 반도체 발광 소자(150-1)의 제1 전극(154)을 구성하는 제1 도전층(154-1)이 제1 영역(150a)의 둘레를 따라 배치되고, 제2 도전층(154-2)과 제3 도전층(154-3) 사이에 배치됨으로써, 다음과 같은 다양한 기술적 장점을 가질 수 있다.
제1 도전층(154-1)은 전극층일 수 있다. 즉, 제1 도전층(154-1)은 전기 전도도가 우수한 전도성 산화 재질로 이루어질 수 있다. 이에 따라, 제1 영역(150a)에서 제1 도전층(154-1)으로 용이하게 흐를 수 있다. 특히, 제1 도전층(154-1)이 제1 영역(150a)의 둘레를 따라 배치되므로, 제1 영역(150a)의 전 영역에서 제1 도전층(154-1)을 통해 전류가 제1 전극 배선(361)으로 흐를 수 있다. 이에 따라, 제1 영역(150a), 즉 제1 도전형 반도체층(151)에서 보다 많은 전자가 생성되어, 광 효율 향상에 기여할 수 있다.
또한, 제2 도전층(154-2)은 자외선 차단층이거나 가시광선 투과층일 수 있다. 예컨대, 반도체 발광 소자(150-1)의 제조 공정 중 LLO 공정(도 15c)시 사용되는 레이저 빔의 파장은 자외선 파장이므로, 해당 레이저 빔이 조사되는 경우 제1 도전층(154-1)에 의해 해당 레이저 빔이 차단되어, 해당 레이저가 빔이 제1 도전층(154-1)을 투과하여 제2 도전층(154-2)으로 조사되지 않으므로, 제2 도전층(154-2)이 해당 레이저 빔으로부터 보호될 수 있다. 예컨대, 반도체 발광 소자(150-1에서 발광되는 컬러 광은 가시광선 파장이므로, 해당 컬러 광은 제1 도전층(154-1)을 투과하여 외부로 방출될 수 있다. 도 12에 도시한 바와 같이, 반도체 발광 소자에서 제1 도전층(154-1)을 통해 컬러 광이 방출되는 경우, 해당 컬러 광은 제1 조립 배선(231), 제2 조립 배선(232) 또는 격벽(340)의 내측면에 의해 굴절되거나 반사되어 전방으로 출사되므로, 균일한 광 출력이 가능하고 광 효율이 향상될 수 있다.
아울러, 제1 도전층(154-1)은 열 흡수층일 수 있다. 반도체 발광 소자(150-1)의 제조 공정 중 LLO 공정(도 15c)에 의해 제1 기판(1000)과 반도체 발광 소자(150-1)가 서로 분리될 수 있다. 이때, 제1 도전층(154-1)은 레이저 빔이 조사되는 경우, 레이저 빔을 흡수하여 열로 변환함으로써, 제1 도전층(154-1) 내의 열에 의해 온도가 급격히 증가될 수 있다 이와 같이 급격이 증가된 온도가 제1 영역(150a)을 통해 제1 기판(1000)과 반도체 발광 소자(150-1) 사이의 계면으로 전달됨으로써, 제1 기판(1000)과 반도체 발광 소자(150-1) 간의 분리를 촉진시킬 수 있다.
한편, 실시예는 반도체 발광 소자(150-1)의 하측 주변에 제1 전극(154)을 구성하는 제1 도전층(154-1), 제2 도전층(154-2) 및/또는 제3 도전층(154-3)이 배치됨으로써, 전류가 제1 영역(150a)의 전 영역으로부터 1 도전층(154-1), 제2 도전층(154-2) 및/또는 제3 도전층(154-3)을 통해 제1 전극 배선(361)으로 흐르므로, 제1 영역(150a), 즉 제1 도전형 반도체층(151)에서 보다 많은 전자의 생성을 통해 광 효율이 향상될 수 있다.
실시예의 적용 가능성의 추가적인 범위는 이하의 상세한 설명으로부터 명백해질 것이다. 그러나 실시예의 사상 및 범위 내에서 다양한 변경 및 수정은 당업자에게 명확하게 이해될 수 있으므로, 상세한 설명 및 바람직한 실시예와 같은 특정 실시예는 단지 예시로 주어진 것으로 이해되어야 한다.
도 1은 본딩 물질이 발광 소자 주변으로 빠져나가는 모습을 도시한다.
도 2는 비공개 내부기술에 따른 발광 소자를 도시한 단면도이다.
도 3은 발광 소자가 이탈되는 모습을 도시한다.
도 4는 발광 소자와 기판의 전기적 배선의 전기적 연결 불량을 도시한다.
도 5은 실시예에 따른 디스플레이 장치가 배치된 주택의 거실을 도시한다.
도 6는 실시예에 따른 디스플레이 장치를 개략적으로 보여주는 블록도이다.
도 7는 도 6의 화소의 일 예를 보여주는 회로도이다.
도 8은 도 5의 디스플레이 장치에서 제1 패널영역의 확대도이다.
도 9은 도 8의 A2 영역의 확대도이다.
도 10는 실시예에 따른 발광 소자가 자가 조립 방식에 의해 기판에 조립되는 예를 나타내는 도면이다.
도 11은 제1 실시예에 따른 디스플레이 장치를 도시한 평면도이다.
도 12는 도 11의 C1-C2라인을 따라 절단한 단면도이다.
도 13은 실시예에 따른 반도체 발광 소자를 도시한 평면도이다.
도 14는 도 13의 D1-D2라인을 따라 절단한 단면도이다.
도 15a 내지 도 15e는 실시예에 따른 반도체 발광 소자의 제조 공정을 도시한다.
도 16은 ITO의 파장에 따른 광 투과도를 보여준다.
도 17은 제2 실시예에 따른 디스플레이 장치를 도시한 평면도이다.
도 18은 도 17의 E1-E2라인을 따라 절단한 단면도이다.
도면들에 도시된 구성 요소들의 크기, 형상, 수치 등은 실제와 상이할 수 있다. 또한, 동일한 구성 요소들에 대해서 도면들 간에 서로 상이한 크기, 형상, 수치 등으로 도시되더라도, 이는 도면 상의 하나의 예시일 뿐이며, 동일한 구성 요소들에 대해서는 도면들 간에 서로 동일한 크기, 형상, 수치 등을 가질 수 있다.
이하, 첨부된 도면을 참조하여 본 명세서에 개시된 실시예를 상세히 설명하되, 도면 부호에 관계없이 동일하거나 유사한 구성요소는 동일한 참조 번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다. 이하의 설명에서 사용되는 구성요소에 대한 접미사 '모듈' 및 '부'는 명세서 작성의 용이함이 고려되어 부여되거나 혼용되는 것으로서, 그 자체로 서로 구별되는 의미 또는 역할을 갖는 것은 아니다. 또한, 첨부된 도면은 본 명세서에 개시된 실시예를 쉽게 이해할 수 있도록 하기 위한 것이며, 첨부된 도면에 의해 본 명세서에 개시된 기술적 사상이 제한되는 것은 아니다. 또한, 층, 영역 또는 기판과 같은 요소가 다른 구성요소 '상(on)'에 존재하는 것으로 언급될 때, 이것은 직접적으로 다른 요소 상에 존재하거나 또는 그 사이에 다른 중간 요소가 존재할 수도 있는 것을 포함한다.
본 명세서에서 설명되는 디스플레이 장치에는 TV, 샤이니지, 휴대폰, 스마트 폰(smart phone), 자동차용 HUD(head-Up Display), 노트북 컴퓨터(laptop computer)용 백라이트 유닛, VR이나 AR용 디스플레이 등이 포함될 수 있다. 그러나, 본 명세서에 기재된 실시예에 따른 구성은 추후 개발되는 새로운 제품형태이라도, 디스플레이가 가능한 장치에도 적용될 수 있다.
이하 실시예에 따른 발광 소자 및 이를 포함하는 디스플레이 장치에 대해 설명한다.
도 5은 실시예에 따른 디스플레이 장치가 배치된 주택의 거실을 도시한다.
도 5을 참조하면, 실시예의 디스플레이 장치(100)는 세탁기(101), 로봇 청소기(102), 공기 청정기(103) 등의 각종 전자 제품의 상태를 표시할 수 있고, 각 전자 제품들과 IOT 기반으로 통신할 수 있으며 사용자의 설정 데이터에 기초하여 각 전자 제품들을 제어할 수도 있다.
실시예에 따른 디스플레이 장치(100)는 얇고 유연한 기판 위에 제작되는 플렉서블 디스플레이(flexible display)를 포함할 수 있다. 플렉서블 디스플레이는 기존의 평판 디스플레이의 특성을 유지하면서, 종이와 같이 휘어지거나 말릴 수 있다.
플렉서블 디스플레이에서 시각정보는 매트릭스 형태로 배치되는 단위 화소(unit pixel)의 발광이 독자적으로 제어됨에 의하여 구현될 수 있다. 단위 화소는 하나의 색을 구현하기 위한 최소 단위를 의미한다. 플렉서블 디스플레이의 단위 화소는 발광 소자에 의하여 구현될 수 있다. 실시예에서 발광 소자는 Micro-LED나 Nano-LED일 수 있으나 이에 한정되는 것은 아니다.
도 6는 실시예에 따른 디스플레이 장치를 개략적으로 보여주는 블록도이고, 도 7는 도 6의 화소의 일 예를 보여주는 회로도이다.
도 6 및 도 7를 참조하면, 실시예에 따른 디스플레이 장치는 디스플레이 패널(10), 구동 회로(20), 스캔 구동부(30) 및 전원 공급 회로(50)를 포함할 수 있다.
실시예의 디스플레이 장치(100)는 액티브 매트릭스(AM, Active Matrix)방식 또는 패시브 매트릭스(PM, Passive Matrix) 방식으로 발광 소자를 구동할 수 있다.
구동 회로(20)는 데이터 구동부(21)와 타이밍 제어부(22)를 포함할 수 있다.
디스플레이 패널(10)은 직사각형으로 이루어질 수 있지만, 이에 대해서는 한정하지 않는다. 즉, 디스플레이 패널(10)은 원형 또는 타원형으로 형성될 수 있다. 디스플레이 패널(10)의 적어도 일 측은 소정의 곡률로 구부러지도록 형성될 수 있다.
디스플레이 패널(10)은 표시 영역(DA)과 표시 영역(DA)의 주변에 배치된 비표시 영역(NDA)으로 구분될 수 있다. 표시 영역(DA)은 화소(PX)들이 형성되어 영상을 디스플레이하는 영역이다. 디스플레이 패널(10)은 데이터 라인들(D1~Dm, m은 2 이상의 정수), 데이터 라인들(D1~Dm)과 교차되는 스캔 라인들(S1~Sn, n은 2 이상의 정수), 고전위 전압이 공급되는 고전위 전압 라인(VDDL), 저전위 전압이 공급되는 저전위 전압 라인(VSSL) 및 데이터 라인들(D1~Dm)과 스캔 라인들(S1~Sn)에 접속된 화소(PX)들을 포함할 수 있다.
화소(PX)들 각각은 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3)를 포함할 수 있다. 제1 서브 화소(PX1)는 제1 주 파장의 제1 컬러 광을 발광하고, 제2 서브 화소(PX2)는 제2 주 파장의 제2 컬러 광을 발광하며, 제3 서브 화소(PX3)는 제3 주 파장의 제3 컬러 광을 발광할 수 있다. 제1 컬러 광은 적색 광, 제2 컬러 광은 녹색 광, 제3 컬러 광은 청색 광일 수 있으나, 이에 한정되지 않는다. 또한, 도 6에서는 화소(PX)들 각각이 3 개의 서브 화소들을 포함하는 것을 예시하였으나, 이에 한정되지 않는다. 즉, 화소(PX)들 각각은 4 개 이상의 서브 화소들을 포함할 수 있다.
제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3) 각각은 데이터 라인들(D1~Dm) 중 적어도 하나, 스캔 라인들(S1~Sn) 중 적어도 하나 및 고전위 전압 라인(VDDL)에 접속될 수 있다. 제1 서브 화소(PX1)는 도 7과 같이 발광 소자(LD)들과 발광 소자(LD)들에 전류를 공급하기 위한 복수의 트랜지스터들과 적어도 하나의 커패시터(Cst)를 포함할 수 있다.
도면에 도시되지 않았지만, 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3) 각각은 단지 하나의 발광 소자(LD)와 적어도 하나의 커패시터(Cst)를 포함할 수도 있다.
발광 소자(LD)들 각각은 제1 전극, 복수의 도전형 반도체층 및 제2 전극을 포함하는 반도체 발광 다이오드일 수 있다. 여기서, 제1 전극은 애노드 전극, 제2 전극은 캐소드 전극일 수 있지만, 이에 대해서는 한정하지 않는다.
발광 소자(LD)는 수평형 발광 소자, 플립칩형 발광 소자 및 수직형 발광 소자 중 하나일 수 있다.
복수의 트랜지스터들은 도 7와 같이 발광 소자(LD)들에 전류를 공급하는 구동 트랜지스터(DT), 구동 트랜지스터(DT)의 게이트 전극에 데이터 전압을 공급하는 스캔 트랜지스터(ST)를 포함할 수 있다. 구동 트랜지스터(DT)는 스캔 트랜지스터(ST)의 소스 전극에 접속되는 게이트 전극, 고전위 전압이 인가되는 고전위 전압 라인(VDDL)에 접속되는 소스 전극 및 발광 소자(LD)들의 제1 전극들에 접속되는 드레인 전극을 포함할 수 있다. 스캔 트랜지스터(ST)는 스캔 라인(Sk, k는 1≤k≤n을 만족하는 정수)에 접속되는 게이트 전극, 구동 트랜지스터(DT)의 게이트 전극에 접속되는 소스 전극 및 데이터 라인(Dj, j는 1≤j≤m을 만족하는 정수)에 접속되는 드레인 전극을 포함할 수 있다.
커패시터(Cst)는 구동 트랜지스터(DT)의 게이트 전극과 소스 전극 사이에 형성된다. 스토리지 커패시터(Cst)는 구동 트랜지스터(DT)의 게이트 전압과 소스 전압의 차이값을 충전한다.
구동 트랜지스터(DT)와 스캔 트랜지스터(ST)는 박막 트랜지스터(thin film transistor)로 형성될 수 있다. 또한, 도 7에서는 구동 트랜지스터(DT)와 스캔 트랜지스터(ST)가 P 타입 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)으로 형성된 것을 중심으로 설명하였으나, 본 발명은 이에 한정되지 않는다. 구동 트랜지스터(DT)와 스캔 트랜지스터(ST)는 N 타입 MOSFET으로 형성될 수도 있다. 이 경우, 구동 트랜지스터(DT)와 스캔 트랜지스터(ST)들 각각의 소스 전극과 드레인 전극의 위치는 변경될 수 있다.
또한, 도 7에서는 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3) 각각이 하나의 구동 트랜지스터(DT), 하나의 스캔 트랜지스터(ST) 및 하나의 커패시터(Cst)를 갖는 2T1C (2 Transistor - 1 capacitor)를 포함하는 것을 예시하였으나, 본 발명은 이에 한정되지 않는다. 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3) 각각은 복수의 스캔 트랜지스터(ST)들과 복수의 커패시터(Cst)들을 포함할 수 있다.
제2 서브 화소(PX2)와 제3 서브 화소(PX3)는 제1 서브 화소(PX1)와 실질적으로 동일한 회로도로 표현될 수 있으므로, 이들에 대한 자세한 설명은 생략한다.
구동 회로(20)는 디스플레이 패널(10)을 구동하기 위한 신호들과 전압들을 출력한다. 이를 위해, 구동 회로(20)는 데이터 구동부(21)와 타이밍 제어부(22)를 포함할 수 있다.
데이터 구동부(21)는 타이밍 제어부(22)로부터 디지털 비디오 데이터(DATA)와 소스 제어 신호(DCS)를 입력 받는다. 데이터 구동부(21)는 소스 제어 신호(DCS)에 따라 디지털 비디오 데이터(DATA)를 아날로그 데이터 전압들로 변환하여 디스플레이 패널(10)의 데이터 라인들(D1~Dm)에 공급한다.
타이밍 제어부(22)는 호스트 시스템으로부터 디지털 비디오 데이터(DATA)와 타이밍 신호들을 입력받는다. 타이밍 신호들은 수직동기신호(vertical sync signal), 수평동기신호(horizontal sync signal), 데이터 인에이블 신호(data enable signal) 및 도트 클럭(dot clock)을 포함할 수 있다. 호스트 시스템은 스마트폰 또는 태블릿 PC의 어플리케이션 프로세서, 모니터, TV의 시스템 온 칩 등일 수 있다.
타이밍 제어부(22)는 데이터 구동부(21)와 스캔 구동부(30)의 동작 타이밍을 제어하기 위한 제어신호들을 생성한다. 제어신호들은 데이터 구동부(21)의 동작 타이밍을 제어하기 위한 소스 제어 신호(DCS)와 스캔 구동부(30)의 동작 타이밍을 제어하기 위한 스캔 제어 신호(SCS)를 포함할 수 있다.
구동 회로(20)는 디스플레이 패널(10)의 일 측에 마련된 비표시 영역(NDA)에서 배치될 수 있다. 구동 회로(20)는 집적회로(integrated circuit, IC)로 형성되어 COG(chip on glass) 방식, COP(chip on plastic) 방식, 또는 초음파 접합 방식으로 디스플레이 패널(10) 상에 장착될 수 있으나, 본 발명은 이에 한정되지 않는다. 예를 들어, 구동 회로(20)는 디스플레이 패널(10)이 아닌 회로 보드(미도시) 상에 장착될 수 있다.
데이터 구동부(21)는 COG(chip on glass) 방식, COP(chip on plastic) 방식, 또는 초음파 접합 방식으로 디스플레이 패널(10) 상에 장착되고, 타이밍 제어부(22)는 회로 보드 상에 장착될 수 있다.
스캔 구동부(30)는 타이밍 제어부(22)로부터 스캔 제어 신호(SCS)를 입력 받는다. 스캔 구동부(30)는 스캔 제어 신호(SCS)에 따라 스캔 신호들을 생성하여 디스플레이 패널(10)의 스캔 라인들(S1~Sn)에 공급한다. 스캔 구동부(30)는 다수의 트랜지스터들을 포함하여 디스플레이 패널(10)의 비표시 영역(NDA)에 형성될 수 있다. 또는, 스캔 구동부(30)는 집적 회로로 형성될 수 있으며, 이 경우 디스플레이 패널(10)의 다른 일 측에 부착되는 게이트 연성 필름 상에 장착될 수 있다.
회로 보드는 이방성 도전 필름(anisotropic conductive film)을 이용하여 디스플레이 패널(10)의 일 측 가장자리 영역에 마련된 패드들 상에 부착될 수 있다. 이로 인해, 회로 보드의 리드 라인들은 패드들에 전기적으로 연결될 수 있다. 회로 보드는 연성 인쇄 회로 보드(flexible printed circuit board), 인쇄 회로 보드(printed circuit board) 또는 칩온 필름(chip on film)과 같은 연성 필름(flexible film)일 수 있다. 회로 보드는 디스플레이 패널(10)의 하부로 벤딩(bending)될 수 있다. 이로 인해, 회로 보드의 일 측은 디스플레이 패널(10)의 일 측 가장자리 영역에 부착되며, 타 측은 디스플레이 패널(10)의 하부에 배치되어 호스트 시스템이 장착되는 시스템 보드에 연결될 수 있다.
전원 공급 회로(50)는 시스템 보드로부터 인가되는 메인 전원으로부터 디스플레이 패널(10)의 구동에 필요한 전압들을 생성하여 디스플레이 패널(10)에 공급할 수 있다. 예를 들어, 전원 공급 회로(50)는 메인 전원으로부터 디스플레이 패널(10)의 발광 소자(LD)들을 구동하기 위한 고전위 전압(VDD)과 저전위 전압(VSS)을 생성하여 디스플레이 패널(10)의 고전위 전압 라인(VDDL)과 저전위 전압 라인(VSSL)에 공급할 수 있다. 또한, 전원 공급 회로(50)는 메인 전원으로부터 구동 회로(20)와 스캔 구동부(30)를 구동하기 위한 구동 전압들을 생성하여 공급할 수 있다.
도 8은 도3의 디스플레이 장치에서 제1 패널영역의 확대도이다.
도 8을 참조하면, 실시예의 디스플레이 장치(100)는 제1 패널영역(A1)과 같은 복수의 패널영역들이 타일링에 의해 기구적, 전기적 연결되어 제조될 수 있다.
제1 패널영역(A1)은 단위 화소(도 6의 PX) 별로 배치된 복수의 반도체 발광 소자(150)를 포함할 수 있다.
예컨대, 단위 화소(PX)는 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3)를 포함할 수 있다. 예컨대, 복수의 제1 반도체 발광 소자(150R)가 제1 서브 화소(PX1)에 배치되고, 복수의 제2 반도체 발광 소자(150G)가 제2 서브 화소(PX2)에 배치되며, 복수의 제3 반도체 발광 소자(150B)가 제3 서브 화소(PX3)에 배치될 수 있다. 단위 화소(PX)는 반도체 발광 소자가 배치되지 않는 제4 서브 화소를 더 포함할 수도 있지만, 이에 대해서는 한정하지 않는다.
도 9은 도 8의 A2 영역의 확대도이다.
도 9을 참조하면, 실시예의 디스플레이 장치(100)는 기판(200), 조립 배선(201, 202), 절연층(206) 및 복수의 반도체 발광 소자(150)를 포함할 수 있다. 이보다 더 많은 구성 요소들이 포함될 수 있다.
조립 배선은 서로 이격된 제1 조립 배선(201) 및 제2 조립 배선(202)을 포함할 수 있다. 제1 조립 배선(201) 및 제2 조립 배선(202)은 반도체 발광 소자(150)를 조립하기 위해 유전영동 힘(DEP force)을 생성하기 위해 구비될 수 있다. 예컨대, 반도체 발광 소자(150)는 수평형 반도체 발광 소자, 플립칩형 반도체 발광 소자 및 수직형 반도체 발광 소자 중 하나일 수 있다.
반도체 발광 소자(150)는 각각 단위 화소(sub-pixel)를 이루기 위하여 제1 반도체 발광 소자(150), 제2 반도체 발광 소자(150G) 및 제3 반도체 발광 소자(150B0를 포함할 수 있으나 이에 한정되는 것은 아니며, 적색 형광체와 녹색 형광체 등을 구비하여 각각 적색과 녹색을 구현할 수도 있다.
기판(200)은 그 기판(200) 상에 배치되는 구성 요소들을 지지하는 지지 부재이거나 구성 요소들을 보호하는 보호 부재일 수 있다.
기판(200)은 리지드(rigid) 기판이거나 플렉서블(flexible) 기판일 수 있다. 기판(200)은 사파이어, 유리, 실리콘이나 폴리이미드(Polyimide)로 형성될 수 있다. 또한 기판(200)은 PEN(Polyethylene Naphthalate), PET(Polyethylene Terephthalate) 등의 유연성 있는 재질을 포함할 수 있다. 또한, 기판(200)은 투명한 재질일 수 있으나 이에 한정되는 것은 아니다. 기판(200)은 디스플레이 패널에서의 지지 기판으로 기능할 수 있으며, 발광 소자의 자가 조립시 조립용 기판으로 기능할 수도 있다.
기판(200)은 도 6 및 도 7에 도시된 서브 화소(PX1, PX2, PX3) 내의 회로, 예컨대 트랜지스터(ST, DT), 커패시터(Cst), 신호 배선 등이 구비된 백플레인(backplane)일 수 있지만, 이에 대해서는 한정하지 않는다.
절연층(206)은 폴리이미드, PAC, PEN, PET, 폴리머 등과 같이 절연성과 유연성 있는 유기물 재질이나 실리콘 옥사이드(SiO2)나 실리콘 나이트라이드 계열(SiNx) 등을 같은 무기물 재질을 포함할 수 있으며, 기판(200)과 일체로 이루어져 하나의 기판을 형성할 수도 있다.
절연층(206)은 접착성과 전도성을 가지는 전도성 접착층일 수 있고, 전도성 접착층은 연성을 가져서 디스플레이 장치의 플렉서블 기능을 가능하게 할 수 있다. 예를 들어, 절연층(206)은 이방성 전도성 필름(ACF, anisotropy conductive film)이거나 이방성 전도매질, 전도성 입자를 함유한 솔루션(solution) 등의 전도성 접착층일 수 있다. 전도성 접착층은 두께에 대해 수직방향으로는 전기적으로 전도성이나, 두께에 대해 수평방향으로는 전기적으로 절연성을 가지는 레이어일 수 있다.
절연층(206)은 반도체 발광 소자(150)가 삽입되기 위한 조립 홀(203)을 포함할 수 있다. 따라서, 자가 조립시, 반도체 발광 소자(150)가 절연층(206)의 조립 홀(203)에 용이하게 삽입될 수 있다. 조립 홀(203)은 삽입 홀, 고정 홀, 정렬 홀 등으로 불릴 수 있다. 조립 홀(203)은 홀로 불릴 수도 있다.
조립 홀(203)은 홀, 홈, 그루브, 리세스, 포켓 등으로 불릴 수 있다.
조립 홀(203)은 반도체 발광 소자(150)의 형상에 따라 상이할 수 있다. 예컨대, 제1 반도체 발광 소자, 제2 반도체 발광 소자 및 제3 반도체 발광 소자 각각은 상이한 형상을 가지며, 이들 반도체 발광 소자 각각의 형상에 대응하는 형상을 갖는 조립 홀(203)을 가질 수 있다. 예컨대, 조립 홀(203)은 제1 반도체 발광 소자가 조립되기 위한 제1 조립 홀, 제2 반도체 발광 소자가 조립되기 위한 제2 조립 홀 및 제3 반도체 발광 소자가 조립되기 위한 제3 조립 홀을 포함할 수 있다. 예컨대, 제1 반도체 발광 소자는 원형을 가지고, 제2 반도체 발광 소자는 제1 단축과 제2 장축을 갖는 제1 타원형을 가지며, 제3 반도체 발광 소자는 제2 단축과 제2 장축을 갖는 제2 타원형을 가질 수 있지만, 이에 대해서는 한정하지 않는다. 제3 반도체 발광 소자의 타원형의 제2 장축은 제2 반도체 발광 소자의 타원형의 제2 장축보다 크고, 제3 반도체 발광 소자의 타원형의 제2 단축은 제2 반도체 발광 소자의 타원형의 제1 단축보다 작을 수 있다.
한편, 반도체 발광 소자(150)를 기판(200) 상에 장착하는 방식은 예컨대, 자가 조립 방식(도 10)과 전사 방식 등이 있을 수 있다.
도 10은 실시예에 따른 발광 소자가 자가조립 방식에 의해 기판에 조립되는 예를 나타내는 도면이다.
도 10을 바탕으로 실시예에 따른 반도체 발광 소자를 전자기장을 이용한 자가조립 방식에 의해 디스플레이 패널에 조립되는 예를 설명하기로 한다.
이후 설명되는 조립 기판(200)은 발광 소자의 조립 후에 디스플레이 장치에서 패널 기판(200a)의 기능도 할 수 있으나, 실시예가 이에 한정되는 것은 아니다.
도 10을 참조하면, 반도체 발광 소자(150)는 유체(1200)가 채워진 챔버(1300)에 투입될 수 있으며, 조립 장치(1100)로부터 발생하는 자기장에 의해 반도체 발광 소자(150)는 조립 기판(200)으로 이동할 수 있다. 이때 조립 기판(200)의 조립 홀(207H)에 인접한 발광 소자(150)는 조립 배선들의 전기장에 의한 DEP force에 의해 조립 홀(207H)에 조립될 수 있다. 유체(1200)는 초순수 등의 물일 수 있으나 이에 한정되는 것은 아니다. 챔버는 수조, 컨테이너, 용기 등으로 불릴 수 있다.
반도체 발광 소자(150)가 챔버(1300)에 투입된 후, 조립 기판(200)이 챔버(1300) 상에 배치될 수 있다. 실시 예에 따라, 조립 기판(200)은 챔버(1300) 내로 투입될 수도 있다.
조립 기판(200)이 챔버에 배치된 후에 자기장을 가하는 조립 장치(1100)가 조립 기판(200)을 따라 이동할 수 있다. 조립 장치(1100)는 영구 자석이거나 전자석일 수 있다.
조립 장치(1100)는 자기장이 미치는 영역을 유체(1200) 내로 최대화하기 위해, 조립 기판(200)과 접촉한 상태로 이동할 수 있다. 실시예에 따라서는, 조립 장치(1100)가 복수의 자성체를 포함하거나, 조립 기판(200)과 대응하는 크기의 자성체를 포함할 수도 있다. 이 경우, 조립 장치(1100)의 이동 거리는 소정 범위 이내로 제한될 수도 있다.
조립 장치(1100)에 의해 발생하는 자기장에 의해 챔버(1300) 내의 반도체 발광 소자(150)는 조립 장치(1100) 및 조립 기판(200)을 향해 이동할 수 있다.
반도체 발광 소자(150)는 조립 장치(1100)를 향해 이동 중 조립 배선(201, 202) 사이의 전기장에 의해 형성되는 DEP force에 의해 조립 홀(207H)로 진입하여 고정될 수 있다.
구체적으로 제1, 제2 조립 배선(201, 202)은 교류 전원에 의해 전기장을 형성하고, 이 전기장에 의해 DEP force이 조립 배선(201, 202) 사이에 형성될 수 있다. 이 DEP force에 의해 조립 기판(200) 상의 조립 홀(207H)에 반도체 발광 소자(150)를 고정시킬 수 있다.
이때 조립 기판(200)의 조립 홀(207H) 상에 조립된 발광 소자(150)와 조립 배선(201, 202) 사이에 소정의 솔더층(미도시)이 형성되어 발광 소자(150)의 결합력을 향상시킬 수 있다.
또한 조립 후 조립 기판(200)의 조립 홀(207H)에 몰딩층(미도시)이 형성될 수 있다. 몰딩층은 투명 레진이거나 또는 반사물질, 산란물질이 포함된 레진일 수 있다.
상술한 전자기장을 이용한 자가조립 방식에 의해, 반도체 발광 소자들 각각이 기판에 조립되는 데 소요되는 시간을 급격히 단축시킬 수 있으므로, 대면적 고화소 디스플레이를 보다 신속하고 경제적으로 구현할 수 있다.
이하, 도 11 내지 도 18을 참조하여 상술한 문제를 해결하기 위한 다양한 실시예를 설명한다. 이하에서 누락된 설명은 도 1 내지 도 10 및 해당 도면과 관련하여 상술된 설명으로부터 용이하게 이해될 수 있다.
[제1 실시예]
도 11은 제1 실시예에 따른 디스플레이 장치를 도시한 평면도이다. 도 12는 도 11의 C1-C2라인을 따라 절단한 단면도이다.
도 11 및 도 12를 참조하면, 제1 실시예에 따른 디스플레이 장치(300)는 기판(310), 복수의 제1 조립 배선(321), 복수의 제2 조립 배선(322), 격벽(340), 복수의 반도체 발광 소자(150-1, 150-2, 150-3), 복수의 제1 전극 배선(361) 및 복수의 제2 전극 배선(362)을 포함할 수 있다. 제1 실시예에 따른 디스플레이 장치(300)는 이보다 더 많은 구성 요소를 포함할 수 있다.
기판(310)은 복수의 서브 화소(PX1, PX2, PX3)를 포함할 수 있다.
복수의 서브 화소는 제1 방향(X)을 따라 배열된 복수의 제1 서브 화소(PX1)를 포함할 수 있다. 복수의 제1 서브 화소(PX1)는 각각 동일한 컬러 광, 즉 제1 컬러 광을 발광할 수 있다.
예컨대, 복수의 서브 화소는 복수의 제1 서브 화소(PX1) 각각에서 제2 방향(Y)을 따라 인접하고 제1 방향(X)을 따라 배열된 복수의 제2 서브 화소(PX2)를 포함할 수 있다. 복수의 제2 서브 화소(PX2)는 각각 동일한 컬러 광, 즉 제2 컬러 광을 발광할 수 있다.
예컨대, 복수의 서브 화소는 복수의 제2 서브 화소(PX2) 각각에서 제2 방향(Y)을 따라 인접하고 제1 방향(X)을 따라 배열된 복수의 제3 서브 화소(PX3)를 포함할 수 있다. 복수의 제3 서브 화소(PX3)는 동일한 컬러 광, 즉 제3 컬러 광을 발광할 수 있다.
제1 컬러 광은 적색 광이고, 제2 컬러 광은 녹색 광이며, 제3 컬러 광은 청색 광일 수 있지만, 이에 대해서는 한정하지 않는다. 제2 방향(Y)을 따라 배열된 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3)는 풀러 컬러 영상을 표시할 수 있는 단위 화소를 구성할 수 있다. 따라서, 기판(310) 상에 복수의 단위 화소가 배열됨으로써, 대면적의 영상이 디스플레이될 수 있다.
기판(310)은 그 기판(310) 상에 배치되는 구성 요소들을 지지하는 지지 부재이거나 구성 요소들을 보호하는 보호 부재일 수 있다. 기판(310)은 앞서 기술한 바 있으므로, 생략한다.
제1 및 제2 조립 배선(321, 322)는 기판(310) 상에 배치될 수 있다. 즉, 복수의 서브 화소(PX1, PX2, PX3)는 각각 제1 조립 배선(321) 및 제2 조립 배선(322)을 포함할 수 있다. 제1 및 제2 조립 배선(321, 322)은 자가 조립 방식에서 반도체 발광 소자(150-1)를 조립 홀(340H)에 조립하는 역할을 할 수 있다. 즉, 자가 조립시 제1 및 제2 조립 배선(321, 322)에 공급된 전압에 의해 전기장이 제1 조립 배선(321) 및 제2 조립 배선(322) 사이에 생성되고, 이 전기장에 의해 형성된 유전영동힘에 의해 조립 장치(도 10의 1100)에 의해 이동 중인 반도체 발광 소자(150-1)가 조립 홀(340H)에 조립될 수 있다.
복수의 서브 화소(PX1, PX2, PX3) 각각의 동일한 조립 배선은 일체로 형성될 수 있다. 예컨대, 제1 서브 화소(PX1)의 제2 조립 배선(322)는 제2 서브 화소(PX2)의 제2 조립 배선(322)과 일체로 형성될 수 있다. 예컨대, 제2 서브 화소(PX2)의 제1 조립 배선(321)은 제3 서브 화소(PX3)의 제1 조립 배선(321)과 일체로 형성될 수 있다.
제1 조립 배선(321)과 제2 조립 배선(322)은 동일 층에 배치될 수 있다. 즉, 제1 조립 배선(321) 및 제2 조립 배선(322)은 기판(310)가 제1 절연층(320) 사이에 배치될 수 있다. 이러한 경우, 제1 조립 배선(321) 및 제2 조립 배선(322)은 전기적인 쇼트를 방지하기 위해 서로 이격되어 배치될 수 있다.
도면에는 제1 조립 배선(321) 및 제2 조립 배선(322)가 동일 층에 배치되는 것으로 도시되고 있지만, 서로 상이한 층에 배치될 수도 있다.
예컨대, 제1 조립 배선(321)은 제1 절연층(320) 아래에 배치되고, 제2 조립 배선(322)은 제1 절연층(320) 상에 배치될 수 있다. 이러한 경우, 제2 조립 배선(322)의 상면은 외부, 즉 조립 홀(340H)에 노출될 수 있다. 예컨대, 제2 조립 배선(322)은 조립 홀(340H)의 바닥부의 일부를 구성할 수 있다. 반도체 발광 소자(150-1)이 조립 홀(340H)에 조립되는 경우, 반도체 발광 소자(150-1)의 하측이 조립 홀(340H)에서 제2 조립 배선(322)의 상면과 접촉될 수 있다.
다시 도 12를 참조하면, 제1 절연층(320)은 제1 조립 배선(321) 및 제2 조립 배선(322) 상에 배치될 수 있다. 예컨대, 제1 절연층(320)은 이물질에 의해 제1 조립 배선(321)과 제2 조립 배선(322)가 전기적으로 쇼트되지 않도록 할 수 있다. 예컨대, 제1 절연층(320)은 유전율을 갖는 물질로 이루어져, 유전영동힘의 형성에 기여할 수 있다. 예컨대, 제1 절연층(320)은 무기 물질이나 유기 물질로 이루어질 수 있다. 예컨대, 제1 절연층(320)은 유전영동힘과 관련된 유전율을 갖는 물질로 이루어질 수 있다.
격벽(340)은 기판(310) 상에 배치되고 조립 홀(340H)을 가질 수 있다. 복수의 서브 화소(PX1, PX2, PX3)는 각각 적어도 하나 이상의 조립 홀(340H)를 포함할 수 있다. 격벽(340)은 제1 조립 배선(321) 및 제2 조립 배선(322) 상에 배치될 수 있다. 예컨대, 조립 홀(340H)은 제1 조립 배선(321) 및 제2 조립 배선(322) 상에 구비될 수 있다. 격벽(340)은 반도체 발광 소자(150-1)의 두께를 고려하여 그 두께가 결정될 수 있다. 예컨대, 격벽(340)의 두께는 반도체 발광 소자(150-1)의 두께보다 작을 수 있다. 따라서, 반도체 발광 소자(150-1)의 상측은 격벽(340)의 상면보다 더 높게 위치될 수 있다. 즉, 반도체 발광 소자(150-1)의 상측은 격벽(340)의 상면으로부터 상부 방향으로 돌출될 수 있다.
복수의 서브 화소(PX1, PX2, PX3) 각각에서 제1 조립 배선(321)과 제2 조립 배선(322) 사이에 형성된 유전영동힘에 의해 복수의 반도체 발광 소자(150-1, 150-2, 150-3) 각각이 조립 홀(340H)에 조립될 수 있다. 예컨대, 조립 홀(340H)에 하나의 반도체 발광 소자가 조립될 수 있다.
조립 홀(340H)의 형성을 위한 공차 마진과 조립 홀(340H) 내에 반도체 발광 소자(150-1, 150-2, 150-3)가 용이하게 조립되도록 하기 위한 마진 등을 고려하여 조립 홀(340H)의 사이즈가 결정될 수 있다. 예컨대, 조립 홀(340H)의 사이즈는 반도체 발광 소자(150-1, 150-2, 150-3)의 사이즈보다 클 수 있다. 예컨대, 반도체 발광 소자(150-1, 150-2, 150-3)가 조립 홀(340H)의 중심에 조립되었을 때 반도체 발광 소자(150-1, 150-2, 150-3)의 외 측면과 조립 홀(340H)의 내 측면 사이의 거리는 2㎛ 이하일 수 있지만, 이에 대해서는 한정하지 않는다.
예컨대, 조립 홀(340H)은 반도체 발광 소자(150-1, 150-2, 150-3)의 형상에 대응하는 형상을 가질 수 있다. 예컨대, 반도체 발광 소자(150-1, 150-2, 150-3)가 원형인 경우, 조립 홀(340H) 또한 원형일 수 있다. 예컨대, 반도체 발광 소자(150-1, 150-2, 150-3)가 직사각형인 경우, 조립 홀(340H) 또한 직사각형일 수 있다.
일 예로서, 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3) 각각에서의 조립 홀(340H)이 동일한 형상, 즉 원형을 가질 수 있다. 이러한 경우, 제1 서브 화소(PX1)에 배치되는 제1 반도체 발광 소자(150-1), 제2 서브 화소(PX2)에 배치되는 제2 반도체 발광 소자(150-2) 및 제3 서브 화소(PX3)에 배치되는 제3 반도체 발광 소자(150-3)는 조립 홀(340H)에 대응하는 형상, 즉 원형을 가질 수 있다.
이와 같이, 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3) 각각에서의 조립 홀(340H)이 동일한 형상을 갖는 경우, 제1 반도체 발광 소자(150-1), 제2 반도체 발광 소자(150-2) 및 제3 반도체 발광 소자(150-3) 각각이 순차적으로 대응하는 서브 화소(PX1, PX2, PX3) 각각의 조립 홀(340H)에 조립될 수 있지만, 이에 대해서는 한정하지 않는다. 예컨대, 제1 반도체 발광 소자(150-1)가 기판(310)의 제1 서브 화소(PX1)의 조립 홀(340H)에 조립되고, 제2 반도체 발광 소자(150-2)가 기판(310)의 제2 서브 화소(PX2)의 조립 홀(340H)에 조립되며, 제3 반도체 발광 소자(150-3)가 기판(310)의 제3 서브 화소(PX3)의 조립 홀(340H)에 조립될 수 있다. 이러한 경우, 제1 반도체 발광 소자(150-1), 제2 반도체 발광 소자(150-2) 및 제3 반도체 발광 소자(150-3) 각각의 형상은 동일할 수 있지만, 이에 대해서는 한정하지 않는다. 조립 홀(340H) 각각은 제1 반도체 발광 소자(150-1), 제2 반도체 발광 소자(150-2) 및 제3 반도체 발광 소자(150-3) 각각의 형상에 대응하는 형상을 가지되, 제1 반도체 발광 소자(150-1), 제2 반도체 발광 소자(150-2) 및 제3 반도체 발광 소자(150-3) 각각의 사이즈보다 큰 사이즈를 가질 수 있다.
다른 예로서, 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3) 각각에서의 조립 홀(340H)이 상이한 형상을 가질 수 있다. 예컨대, 제1 서브 화소(PX1)에서의 조립 홀(340H)은 원형을 가지고, 제2 서브 화소(PX2)에서의 조립 홀(340H)은 제1 단축과 제1 장축을 갖는 제1 타원형을 가지며, 제3 서브 화소(PX3)에서의 조립 홀(340H)은 제1 단축보다 작은 제2 단축과 제1 장축보다 큰 제2 장축을 갖는 제2 타원형을 가질 수 있다. 이러한 경우, 제1 반도체 발광 소자(150-1)는 제1 서브 화소(PX1)의 조립 홀(340H)에 대응하는 형상, 즉 원형을 가지고, 제2 반도체 발광 소자(150-2)는 제2 서브 화소(PX2)의 조립 홀(340H)에 대응하는 형상, 즉 제1 타원형을 가지며, 제3 반도체 발광 소자(150-3)는 제3 서브 화소(PX3)의 조립 홀(340H)에 대응하는 형상, 즉 제2 타원형을 가질 수 있다.
이와 같이 서로 상이한 형상을 갖는 조립 홀(340H)들과 그 조립 홀(340H)들 각각에 대응하는 형상을 갖는 제1 내지 제3 반도체 발광 소자(150-1, 150-2, 150-3)에 의해, 제1 내지 제3 반도체 발광 소자(150-1, 150-2, 150-3)가 자가 조립시 동시에 해당 조립 홀(340H)에 조립될 수 있다. 즉, 자가 조립을 위해 유체(1200) 내에 제1 반도체 발광 소자(150-1), 제2 반도체 발광 소자(150-2) 및 제3 반도체 발광 소자(150-3)가 혼합되더라도, 기판 상의 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3) 각각의 조립 홀(340H)에 대응하는 반도체 소자가 조립될 수 있다. 즉, 제1 서브 화소(PX1)의 조립 홀(340H)에는 그 조립 홀(340H)의 형상에 대응하는 형상을 갖는 제1 반도체 발광 소자(150-1)가 조립될 수 있다. 제2 서브 화소(PX2)의 조립 홀(340H)에는 그 조립 홀(340H)의 형상에 대응하는 형상을 갖는 제2 반도체 발광 소자(150-2)가 조립될 수 있다. 제3 서브 화소(PX3)의 조립 홀(340H)에는 그 조립 홀(340H)의 형상에 대응하는 형상을 갖는 제3 반도체 발광 소자(150-3)가 조립될 수 있다. 따라서, 서로 상이한 형상을 갖는 제1 반도체 발광 소자(150-1), 제2 반도체 발광 소자(150-2) 및 제3 반도체 발광 소자(150-3) 각각이 자신의 형상에 대응하는 조립 홀(340H)에 조립되므로, 조립 불량을 방지할 수 있다.
한편, 복수의 반도체 발광 소자는 제1 컬러 광을 발광하는 제1 반도체 발광 소자(150-1), 제2 컬러 광을 발광하는 제2 반도체 발광 소자(150-2) 및 제3 컬러 광을 발광하는 제3 반도체 발광 소자(150-3)를 포함할 수 있다. 예컨대, 제1 방향을 따라 배열된 복수의 제1 서브 화소(PX1) 각각에 적어도 하나 이상의 제1 반도체 발광 소자(150-1)가 배치될 수 있다. 예컨대, 제1 방향을 따라 배열된 복수의 제2 서브 화소(PX2) 각각에 적어도 하나 이상의 제2 반도체 발광 소자(150-2)가 배치될 수 있다. 예컨대, 제1 방향을 따라 배열된 복수의 제3 서브 화소(PX3) 각각에 적어도 하나 이상의 제3 반도체 발광 소자(150-3)가 배치될 수 있다.
복수의 제1 전극 배선(361) 및 복수의 제2 전극 배선(362)는 복수의 반도체 발광 소자(150-1, 150-2, 150-3) 각각의 상측 상에 배치될 수 있다. 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3) 각각은 제1 전극 배선(361) 및 제2 전극 배선(362)을 포함할 수 있다.
예컨대, 제1 전극 배선(361) 및 제2 전극 배선(362)은 제1 서브 화소(PX1)에 배치된 제1 반도체 발광 소자(150-1)의 상측에 배치될 수 있다. 제1 전극 배선(361)은 제1 컨택홀(350H1)을 통해 제1 반도체 발광 소자(150-1)의 제1 측에 연결되고, 제2 전극 배선(362)은 제2 컨택홀(350H2)을 통해 제1 반도체 발광 소자(150-1)의 제2 측에 연결될 수 있다. 예컨대, 제1 전극 배선(361) 및 제2 전극 배선(362)은 제2 서브 화소(PX2)에 배치된 제2 반도체 발광 소자(150-2)의 상측에 배치될 수 있다. 제1 전극 배선(361)은 제1 컨택홀(350H1)을 통해 제2 반도체 발광 소자(150-2)의 제1 측에 연결되고, 제2 전극 배선(362)은 제2 컨택홀(350H2)을 통해 제2 반도체 발광 소자(150-2)의 제2 측에 연결될 수 있다. 예컨대, 제1 전극 배선(361) 및 제2 전극 배선(362)은 제3 서브 화소(PX3)에 배치된 제3 반도체 발광 소자(150-3)의 상측에 배치될 수 있다. 제1 전극 배선(361)은 제1 컨택홀(350H1)을 통해 제3 반도체 발광 소자(150-3)의 제1 측에 연결되고, 제2 전극 배선(362)은 제2 컨택홀(350H2)을 통해 제3 반도체 발광 소자(150-3)의 제2 측에 연결될 수 있다.
제1 전극 배선(361) 및 제2 전극 배선(362)은 동일 층 상에 배치될 수 있다. 예컨대, 제1 전극 배선(361) 및 제2 전극 배선(362)은 제2 절연층(350) 상에 배치될 수 있다.
예컨대, 제2 전극 배선(362)은 광이 투과될 수 있는 투명한 도전성 재질로 이루어질 수 있다. 예컨대, 제2 전극 배선(362)은 ITO, IZO 등을 포함할 수 있지만, 이에 대해서는 한정하지 않는다.
제1 전극 배선(361)은 제2 전극 배선(362)과 동일한 재질로 이루어질 수 있다. 또는, 제1 전극 배선(361)은 제2 전극 배선(362)과 상이한 재질로 이루어질 수 있다. 예컨대, 제1 전극 배선(361)은 전기 전도도가 우수한 금속으로 이루어질 수 있다. 제1 전극 배선(361)은 다층 구조를 가질 수 있다.
제2 절연층(350)은 격벽(340) 상에 배치되어, 반도체 발광 소자(150-1)를 보호할 수 있다. 제2 절연층(350)은 반도체 주변의 조립 홀(340H)에 배치되어, 반도체 발광 소자(150-1)를 단단하게 고정시킬 수 있다. 또한, 제2 절연층(350)은 반도체 발광 소자(150-1) 상에 배치되어, 반도체 발광 소자(150-1)를 외부의 충격으로부터 보호하고, 이물질에 의해 오염되는 것을 방지할 수 있다.
제2 절연층(350)은 이후 공정에서 형성되는 레이어(layer)가 일정한 두께로 형성될 수 있도록 하는 평탄화층으로서의 역할을 할 수 있다. 이에 따라, 제2 절연층(350)의 상면은 평평한 면을 가질 수 있다. 제2 절연층(350)은 유기 물질 또는 무기 물질로 형성될 수 있다. 이에 따라, 제1 전극 배선(361) 및 제2 전극 배선(362)이 평평한 면을 갖는 제2 절연층의 상면 상에 단선 없이 용이하게 형성될 수 있다.
제1 전극 배선(361)과 제2 전극 배선(362)에 의해 공급된 전원에 의해 반도체 발광 소자가 발광될 수 있다.
한편, 실시예에서, 반도체 발광 소자의 구조를 변경하여 제1 전극 배선(361)과 제2 전극 배선(362)과 용이하게 연결될 수 있다. 도 13 및 도 14를 참조하여, 실시예의 반도체 발광 소자를 설명한다.
도 13은 실시예에 따른 반도체 발광 소자를 도시한 평면도이다. 도 14는 도 13의 D1-D2라인을 따라 절단한 단면도이다.
도 13 및 도 14를 참조하면, 실시예에 따른 반도체 발광 소자(150-1)는 발광부(151, 152, 153), 제1 전극(154), 제2 전극(155) 및 패시베이션층(157)을 포함할 수 있다. 실시예에 따른 반도체 발광 소자(150-1)는 이보다 더 많은 구성 요소를 포함할 수 있다.
발광부(151, 152, 153)는 소정의 컬러 광을 발광할 수 있다. 발광부는 제1 도전형 반도체층(151), 활성층(152) 및 제2 도전형 반도체층(153)을 포함하지만, 이보다 더 많은 구성 요소가 포함될 수도 있다. 즉, 제1 도전형 반도체층(151), 활성층(152) 및 제2 도전형 반도체층(153) 각각은 복수의 층을 포함할 수 있다.
제1 도전형 반도체층(151), 활성층(152) 및 제2 도전형 반도체층(153)은 MOCVD와 같은 증착 장비를 이용하여 웨이퍼(미도시) 상에서 순차적으로 성장될 수 있다. 즉, 제1 도전형 반도체층(151)이 성장되고, 이어서 제1 도전형 반도체층(151) 상에 활성층(152)이 성장되며, 이어서 활성층(152) 상에 제2 도전형 반도체층(153)이 성장될 수 있다. 이후, 식각 공정을 이용하여 제2 도전형 반도체층(153), 활성층(152) 및 제1 도전형 반도체층(151)의 순서로 수직 방향을 따라 식각될 수 있다. 이와 같은 식각 공정을 통해 기판(도 15a의 1000) 사에 복수의 발광부(151, 152, 153)가 서로 이격되고, 해당 기판(1000)이 제거됨으로써, 복수의 발광부(151, 152, 153)가 분리될 수 있다.
이러한 식각 공정을 통해 다양한 형태의 발광부(151, 152, 153)가 형성될 수 있다. 일 예로서, 도 14에 도시한 바와 같이, 제1 영역(150a)의 직경(D11)이 제2 영역(150b)의 직경(D12)보다 크고, 이들 제1 영역(150a)의 직경(D12)과 제2 영역(150b)의 직경(D12) 간의 차이 값만큼의 폭(W11)을 갖는 단차부(150c)를 갖는 발광부(151, 152, 153)가 형성될 수 있다. 다른 예로서, 도시되지 않았지만, 발광부(151, 152, 153)의 하측에서 상측으로 갈수록 점점 더 직경이 작아지는 메사 구조의 발광부(151, 152, 153)가 형성될 수 있다.
제1 도전형 반도체층(151)은 제1 도전형 도펀트를 포함하고, 제2 도전형 반도체층(153)은 제2 도전형 도펀트를 포함할 수 있다. 예컨대, 제1 도전형 도펀트는 실리콘(Si)과 같은 n형 도펀트이고, 제2 도전형 도펀트는 보론(B)과 같은 p형 도펀트일 수 있다.
예컨대, 제1 도전형 반도체층(151)은 전자를 생성하고, 제2 도전형 반도체층(153)은 홀을 형성할 수 있다. 활성층(152)은 전자와 정공의 재결합에 의해 광을 생성하는 것으로서 발광층으로 불릴 수 있다.
제1 전극(154)은 발광부(151, 152, 153)의 하측 주변에 배치될 수 있다. 예컨대, 제1 전극(154)은 발광부(151, 152, 153)의 측부 일부에 배치될 수 있다. 예컨대, 제1 전극(154)은 발광부(151, 152, 153)의 하측에 배치될 수 있다.
제1 전극(154)은 복수의 층을 포함할 수 있다. 예컨대, 제1 전극(154)은 제1 도전층(154-1), 제2 도전층(154-2) 및 제3 도전층(154-3)을 포함할 수 있지만, 이보다 더 많은 층을 포함할 수도 있다. 즉, 도시되지 않았지만, 제1 전극(154)는 반사층, 접착층, 배리어층 등을 더 포함할 수도 있다.
제2 전극(155)은 발광부(151, 152, 153) 상에 배치될 수 있다. 예컨대, 제2 전극(155)은 제2 도전형 반도체층(153) 상에 배치될 수 있다. 제2전극(155)은 복수의 층을 포함할 수 있다.
예컨대, 제2전극(155)은 투명 도전층 등을 포함할 수 있다. 투명 도전층은 예컨대, ITO, IZO 등으로 이루어질 수 있다. 투명 도전층에 의해 전극 배선(360)에서 공급된 전압에 의한 전류가 제2 도전형 반도체층(153)의 전 영역으로 고르게 퍼지도록 하는 전류 스프레딩 효과가 얻어질 수 있다. 즉, 투명 도전층에 의해 제2 도전형 반도체층(153)의 전 영역에 고르게 전류가 퍼져, 제2 도전형 반도체층(153)의 전 영역에서 정공이 생성되므로, 정공 생성량을 늘려 활성층(152)에서 정공과 전자의 재결합에 의해 생성되는 광량을 증가시켜 광 효율을 높일 수 있다. 광 효율의 증가는 휘도의 향상으로 이어질 수 있다.
패시베이션층(157)은 발광부(151, 152, 153)를 보호할 수 있다. 패시베이션층(157)은 발광부(151, 152, 153)의 외측면에 흐르는 누전 전류를 차단하여 소비 전력을 줄이고, 이물질에 의한 제1 도전형 반도체층(151)의 측면과 제2 도전형 반도체층(153)의 측면 사이의 전기적 쇼트를 방지할 수 있다.
예컨대, 패시베이션층(157)은 발광부(151, 152, 153)를 둘러쌀 수 있다. 예컨대, 패시베이션층(157)은 제2 전극(155)을 둘러쌀 수 있다. 예컨대, 패시베이션층(157)은 발광부(151, 152, 153)의 측부 둘레를 따라 배치되고 제2 전극(155) 상에 배치될 수 있다. 실시예에서, 패시베이션층(157)은 발광부(151, 152, 153)의 제2 영역(150b) 일부 둘레에 배치될 수 있다.
패시베이션층(157)은 자가조립시 반도체 발광 소자(150-1)가 뒤집히지 않고 반도체 발광 소자(150-1)의 하측, 즉 제1 도전형 반도체층(151)의 하면이 제1 절연층(320)의 상면을 마주보도록 할 수 있다. 즉, 자가조립시 반도체 발광 소자(150-1)의 패시베이션층(157)이 제1 조립 배선(321)과 제2 조립 배선(322)에서 멀어지도록 위치될 수 있다. 반도체 발광 소자(150-1)의 하측에는 패시베이션층(157)이 배치되지 않고 있으므로, 반도체 발광 소자(150-1)의 하측은 제1 조립 배선(321)과 제2 조립 배선(322)으로 가까워지도록 위치될 수 있다. 따라서, 자가조립시, 반도체 발광 소자(150-1)의 하측은 제1 절연층(320)을 마주보고 위치되고 반도체 발광 소자(150-1)의 상측은 상부 방향을 향해 위치됨으로써, 반도체 발광 소자(150-1)가 뒤집혀 조립되는 오정렬을 방지할 수 있다.
도면에는 발광부(151, 152, 153)의 상측이 패시베이션층(157)에 의해 덮혀진 것으로 도시되고 있지만, 이에 대해서는 한정하지 않는다. 즉, 발광부(151, 152, 153)의 상측 상의 패시베이션층(157) 일부가 제거되어, 발광부(151, 152, 153)의 상측이 노출된 개구가 형성될 수 있다. 이와 같이 개구가 형성된 발광부(151, 152, 153)를 갖는 반도체 발광 소자(150-1)가 자가 조립 공정을 이용하여 기판(310) 상에 조립된 후, 해당 개구를 통해 제2 전극 배선(도 12의 362)이 연결될 수 있다.
한편, 실시예에서, 발광부(151, 152, 153)는 제1 영역(150a)과 제2 영역(150b)을 포함할 수 있다. 제2 영역(150b)는 제1 영역(150a) 상에 위치될 수 있다. 예컨대, 제1 영역(150a)은 제1 도전형 반도체층(151)을 포함할 수 있다. 예컨대, 제2 영역(150b)은 활성층(152) 및 제2 도전형 반도체층(153)을 포함할 수 있다. 예컨대, 제2 영역(150b)은 제1 도전형 반도체층(151)의 일부를 포함할 수 있다. 제1 영역(150a)은 제1 스트럭쳐로 불리고, 제2 영역(150b)는 제2 스트럭쳐로 불릴 수 있다.
제1 영역(150a)과 제2 영역(150b)은 서로 상이한 직경(D11, D12)을 가질 수 있다. 예컨대, 제1 영역(150a)의 직경(D11)은 제2 영역(150b)의 직경(D12)보다 클 수 있다. 예컨대, 제1 영역(150a)은 지면에 대해 수직인 측면을 갖는 원통형을 가지고, 제2 영역(150b)은 지면에 대해 경사진 측면을 갖는 메사 형태를 가질 수 있다. 즉, 제2 영역(150b)은 하측에서 상측으로 갈수록 점점 더 직경(D12)이 감소할 수 있다.
실시예에서, 발광부(151, 152, 153)는 단차부(150c)를 가질 수 있다. 단차부(150c)는 제1 영역(150a)과 제2 영역(150b) 간의 직경(D11, D12) 차이에 의해 형성될 수 있다 단차부(150c)의 폭(W11)은 제1 영역(150a)의 직경(D11)과 제2 영역(150b)의 직경(D12) 사이의 차이값일 수 있다.
제1 영역(150a)의 일부는 제2 영역(150b)과 수직으로 중첩되고, 제1 영역(150a)의 다른 일부는 제2 영역(150b)과 수직으로 중첩되지 않을 수 있다. 제2 영역(150b)과 수직으로 중첩되지 않는 제1 영역(150a)의 다른 일부의 상면이 단차부(150c)로 정의될 수 있다. 따라서, 단차부(150c)는 제2 영역(150b)의 둘레를 따라 링 형상을 가질 수 있다.
예컨대, 제1 전극(154)은 제1 영역(150a) 상에 배치되고, 제2 전극(155)은 제2 영역(150b) 상에 배치될 수 있다. 또한, 패시베이션층(157)은 제2 영역(150b) 상에 배치될 수 있다. 예컨대, 제2 전극(155)은 제2 영역(150b)의 상측 상에 배치되고, 패시베이션층(157)은 제2 영역(150b)의 측부 둘레를 따라 배치되고 제2 전극(155) 상에 배치될 수 있다. 이에 따라, 패시베이션층(157)은 제2 영역(150b)뿐만 아니라 제2 전극(155)을 보호할 수 있다.
한편, 제1 전극(154)은 앞서 기술한 바와 같이, 제1 도전층(154-1), 제2 도전층(154-2) 및 제3 도전층(154-3)을 포함할 수 있다.
제1 도전층(154-1)은 제1 영역(150a)을 둘러쌀 수 있다. 예컨대, 제1 도전층(154-1)은 제1 영역(150a)의 둘레를 따라 배치될 수 있다. 제1 도전층(154-1)은 도전성 산화 재질을 포함할 수 있다. 예컨대, 제1 도전층(154-1)은 ITO, IZO, AZO 등을 포함할 수 있다. 예컨대, 도전성 산화 재질과 금속이 적층된 다층 구조를 가질 수도 있다.
제2 도전층(154-2)은 제1 영역(150a) 상에 배치될 수 있다. 제2 도전층(154-2)은 제1 영역(150a)을 둘러쌀 수 있다. 제2 도전층(154-2)은 제1 영역(150a)의 둘레를 따라 배치될 수 있다. 제1 도전층(154-1)과 제2 도전층(154-2)은 수직으로 중첩될 수 있다. 제1 도전층(154-1) 및 제2 도전층(154-2)은 제1 영역(150a)과 수평으로 중첩될 수 있다. 제2 도전층(154-2)은 전기 전도도가 우수한 금속으로서, 전류가 제1 영역(150a)에서 제1 전극 배선(361)으로 흐를 뿐만 아니라 전류 손실을 방지할 수 있다. 제2 도전층(154-2)은 다층 구조를 가질 수 있다. 예컨대, 제2 도전층(154-2)은 전극층을 포함할 수 있다. 예컨대, 제2 도전층(154-2)은 배리어층, 반사층, 접합층 등을 포함할 수 있다.
한편, 제2 도전층(154-2)은 단차부(150c)에 배치됨으로써, 제2 도전층(154-2)과 제1 영역(150a)의 접촉 면적이 확장되어, 제1 영역(150a)으로부터 제1 전극 배선(361)으로의 전류 흐름이 보다 용이해질 수 있다.
제1 도전층(154-1)의 폭(W21)은 제2 도전층(154-2)의 폭(W31)보다 클 수 있다. 제1 도전층(154-1)의 폭(W21)은 제2 도전층(154-2)의 폭(W31)과 동일할 수 있다. 나중에 설명하겠지만, 반도체 발광 소자의 제조 공정 중 LLO 공정(도 15c)시, 제1 도전층(154-1)은 레이저로부터 제2 도전층(154-2)을 보호할 수 있다. 제1 도전층(154-1)이 없는 경우, 레이저가 직접 제2 도전층(154-2)에 조사되어 제2 도전층(154-2)이 녹아 제거될 뿐만 아니라 제2 도전층(154-2)의 전기적 특성, 예컨대 전기 전도도가 저하될 수 있다. 따라서, 제1 도전층(154-1)은 LLO 공정시 레이저로부터 제2 도전층(154-2)을 보호하여 제2 도전층(154-2)의 전기적 특성이나 형태를 그대로 유지하여 줄 수 있다.
제3 도전층(154-3)은 제1 영역(150a) 아래에 배치될 수 있다. 또한, 제3 도전층(154-3)은 제1 도전층(154-1) 아래에 배치될 수 있다.
제3 도전층(154-3)은 금속을 포함하는 자성층을 포함하므로, 자석에 의해 자화될 수 있다. 따라서, 자가 조립 시, 조립 장치(도 10의 1100)에 의해 제3 도전층(154-3)이 자화되어, 조립 장치(1100)의 이동시 반도체 발광 소자(150-1)가 보다 빠르고 신속하게 이동되도록 하여, 공정 시간을 단축하고 조립 수율을 향상시킬 수 있다. 예컨대, 제3 도전층(154-3)은 니켈(Ni), 코발트(Co), 철(Fe) 등으로 이루어질 수 있다.
실시예에서, 제3 도전층(154-3)은 제1 영역(150a)뿐만 아니라 링 형상을 갖는 제1 도전층(154-1) 아래에도 배치되어 그 면적이 확장되므로, 제3 도전층(154-3)의 자화도가 증가될 이동되어, 조립 수율을 현저히 향상시킬 수 있다.
아울러, 제3 도전층(154-3)은 금속을 포함하므로, 전류를 원할하게 흐르도록 하기 위한 전극층으로서의 역할을 할 수도 있다.
제1 도전층(154-1)과 제2 도전층(154-2)은 도 13에 도시한 바와 같이, 링 형상을 가질 수 있다. 즉, 제1 도전층(154-1)과 제2 도전층(154-2)은 제1 영역(150a)의 둘레를 따라 배치되므로, 링 형상을 가질 수 있다.
실시예에 따르면, 제1 도전층(154-1)이 제1 영역(150a)의 둘레를 따라 배치되고, 제2 도전층(154-2)과 제3 도전층(154-3) 사이에 배치됨으로써, 다음과 같은 다양한 기술적 장점을 가질 수 있다.
제1 예로서, 제1 도전층(154-1)은 전극층일 수 있다. 즉, 제1 도전층(154-1)은 전기 전도도가 우수한 전도성 산화 재질로 이루어질 수 있다. 예컨대, 제1 도전층(154-1)은 ITO, IZO, AZO 등을 포함할 수 있다. 이에 따라, 제1 영역(150a)에서 제1 도전층(154-1)으로 용이하게 흐를 수 있다. 특히, 제1 도전층(154-1)이 제1 영역(150a)의 둘레를 따라 배치되므로, 제1 영역(150a)의 전 영역에서 제1 도전층(154-1)을 통해 전류가 제1 전극 배선(361)으로 흐를 수 있다. 이에 따라, 제1 영역(150a), 즉 제1 도전형 반도체층(151)에서 보다 많은 전자가 생성되어, 광 효율 향상에 기여할 수 있다.
제2 예로서, 제1 도전층(154-1)은 자외선 차단층이거나 가시광선 투과층일 수 있다. 제1 도전층(154-1)은 앞서 기술한 바와 같이, 예컨대, ITO를 포함할 수 있다.
도 16에 도시한 바와 같이, ITO의 경우, 자외선 파장의 경우 광 투과도가 20% 이하이고, 가시광선 파장의 경우 광 투과도가 70% 이상일 수 있다. 따라서, 제1 도전층(154-1)은 자외선 광은 차단하고, 가시광선은 투과할 수 있다.
예컨대, 반도체 발광 소자의 제조 공정 중 LLO 공정(도 15c)시 사용되는 레이저 빔의 파장은 자외선 파장이므로, 해당 레이저 빔이 조사되는 경우 제1 도전층(154-1)에 의해 해당 레이저 빔이 차단되어, 해당 레이저가 빔이 제1 도전층(154-1)을 투과하여 제2 도전층(154-2)으로 조사되지 않으므로, 제2 도전층(154-2)이 해당 레이저 빔으로부터 보호될 수 있다.
예컨대, 반도체 발광 소자에서 발광되는 컬러 광은 가시광선 파장이므로, 해당 컬러 광은 제1 도전층(154-1)을 투과하여 외부로 방출될 수 있다. 도 12에 도시한 바와 같이, 반도체 발광 소자에서 제1 도전층(154-1)을 통해 컬러 광이 방출되는 경우, 해당 컬러 광은 제1 조립 배선(321), 제2 조립 배선(322) 또는 격벽(340)의 내측면에 의해 굴절되거나 반사되어 전방으로 출사되므로, 균일한 광 출력이 가능하고 광 효율이 향상될 수 있다.
제3 예로서, 제1 도전층(154-1)은 열 흡수층일 수 있다. 반도체 발광 소자의 제조 공정 중 LLO 공정(도 15c)에 의해 제1 기판(1000)과 반도체 발광 소자가 서로 분리될 수 있다. 예컨대, 레이저 빔이 제1 기판(1000)과 반도체 발광 소자 간의 계면 상에 집중적으로 조사됨으로써, 해당 계면의 온도를 증가시켜 해당 계면에서 예컨대, Ga과 N을 분리함으로써, 제1 기판(1000)과 반도체 발광 소자가 서로 분리될 수 있다.
이때, 제1 도전층(154-1)은 레이저 빔이 조사되는 경우, 레이저 빔을 흡수하여 열로 변환함으로써, 제1 도전층(154-1) 내의 열에 의해 온도가 급격히 증가될 수 있다 이와 같이 급격이 증가된 온도가 제1 영역(150a)을 통해 제1 기판(1000)과 반도체 발광 소자 사이의 계면으로 전달됨으로써, 제1 기판(1000)과 반도체 발광 소자 간의 분리를 촉진시킬 수 있다.
다시 도 11 및 도 12를 참조하면, 복수의 제1 전극 배선(361)은 각각 각각 제1 도전층(154-1), 제2 도전층(154-2) 또는 제3 도전층(154-3) 중 적어도 하나 이상의 도전층에 연결될 수 있다. 예컨대, 제1 전극 배선(361)은 제1 컨택홀(350H1)을 통해 제1 도전층(154-1)의 측면에 연결될 수 있다. 예컨대, 제1 전극 배선(361)은 제1 컨택홀(350H1)을 통해 제2 도전층(154-2)의 상면에 연결될 수 있다. 예컨대, 제1 전극 배선(361)은 제1 컨택홀(350H1)을 통해 제2 도전층(154-2)의 측면에 연결될 수 있다. 예컨대, 제1 전극 배선(361)은 제1 컨택홀(350H1)을 통해 제3 도전층(154-3)의 측면에 접할 수 있다.
따라서, 전류가 제1 영역(150a)의 전 영역으로부터 제1 도전층(154-1), 제2 도전층(154-2) 및/또는 제3 도전층(154-3)을 통해 제1 전극 배선(361)으로 흐르므로, 제1 영역(150a), 즉 제1 도전형 반도체층(151)에서 보다 많은 전자의 생성을 통해 광 효율이 향상될 수 있다.
복수의 제2 전극 배선(362)은 제2 컨택홀(35H2)을 통해 각각 복수의 반도체 발광 소자(150-1, 150-2, 150-3)의 제2 전극(155)에 연결될 수 있다.
예컨대, 제2 전극 배선(362)을 통해 (+) 전압이 공급되고, 제1 전극 배선(361)을 통해 (-) 전압이 공급되는 경우, 발광부(151, 152, 153)의 제2 도전형 반도체층(153), 활성층(152) 및 제1 도전형 반도체층(151)을 통해 전류가 흐를 수 있다. 이러한 경우, 제1 영역(150a), 즉 제1 도전형 반도체층(151)의 전 영역이 제1 전극(154)의 제1 도전층(154-1), 제2 도전층(154-2) 및 제3 도전층(154-3)에 접촉되므로, 전류가 제1 영역(150a)에서 제2 전극 배선(362)으로 보다 용이하게 흐를 수 있어, 광 효율이 현저히 향상될 수 있다.
한편, 제1 실시예에 따른 디스플레이 장치(300)는 복수의 신호 라인(SL1, SL2, SL3, SL4)을 포함할 수 있다. 복수의 신호는 제1 신호 라인(SL1), 제2 신호 라인(SL2), 제3 신호 라인(SL3) 및 제4 신호 라인(SL4)을 포함할 수 있다. 복수의 신호 라인(SL1, SL2, SL3, SL4)은 동일 층에 배치될 수 있다.
복수의 신호 라인(SL1, SL2, SL3, SL4)은 제1 전극 배선(361) 및 제2 전극 배선(362)과 상이한 층에 배치될 수 있다. 이에 따라, 복수의 신호 라인(SL1, SL2, SL3, SL4)과 제1 전극 배선(361) 및 제2 전극 배선(362)은 복수의 컨택홀(351H1, 351H2, 351H3, 351H4)을 통해 전기적으로 연결될 수 있다. 예컨대, 제1 신호 라인(SL1)과 제2 전극 배선(362)은 제1 컨택홀(351H1)을 통해 전기적으로 연결될 수 있다. 예컨대, 제2 신호 라인(SL2)과 제2 전극 배선(362)은 제2 컨택홀(351H2)을 통해 전기적으로 연결될 수 있다. 예컨대, 제3 신호 라인(SL3)과 제2 전극 배선(362)은 제3 컨택홀(351H3)을 통해 전기적으로 연결될 수 있다. 예컨대, 제4 신호 라인(SL4)과 제1 전극 배선(361)은 제4 컨택홀(351H4)을 통해 전기적으로 연결될 수 있다.
복수의 신호 라인(SL1, SL2, SL3, SL4)은 제1 조립 배선(321) 및 제2 조립 배선(322)과 상이한 층에 배치될 수 있다.
한편, 제1 신호 라인(SL1)은 복수의 제1 서브 화소(PX1)에 전기적으로 연결될 수 있다. 예컨대, 제1 신호 라인(SL1)은 복수의 제1 서브 화소(PX1) 각각의 제2 전극 배선(362)을 통해 제1 반도체 발광 소자(150-1)의 제2 전극(155)에 전기적으로 연결될 수 있다.
제2 신호 라인(SL2)은 복수의 제2 서브 화소(PX2)에 전기적으로 연결될 수 있다. 예컨대, 제2 신호 라인(SL2)은 복수의 제2 서브 화소(PX2) 각각의 제2 전극 배선(362)을 통해 제2 반도체 발광 소자(150-2)의 제2 전극(155)에 전기적으로 연결될 수 있다.
제3 신호 라인(SL3)은 복수의 제3 서브 화소(PX3)에 전기적으로 연결될 수 있다. 예컨대, 제3 신호 라인(SL3)은 복수의 제3 서브 화소(PX3) 각각의 제2 전극 배선(362)을 통해 제3 반도체 발광 소자(150-3)의 제2 전극(155)에 전기적으로 연결될 수 있다.
제4 신호 라인(SL4)은 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3)에 공통으로 연결될 수 있다. 예컨대, 제4 신호 라인(SL4)은 제1 서브 화소(PX1)의 제1 전극 배선(361)을 통해 제1 반도체 발광 소자(150-1)의 제1 전극(154)에 전기적으로 연결될 수 있다. 예컨대, 제4 신호 라인(SL4)은 제2 서브 화소(PX2)의 제1 전극 배선(361)을 통해 제2 반도체 발광 소자(150-2)의 제1 전극(154)에 전기적으로 연결될 수 있다. 예컨대, 제4 신호 라인(SL4)은 제3 서브 화소(PX3)의 제1 전극 배선(361)을 통해 제3 반도체 발광 소자(150-3)의 제1 전극(154)에 전기적으로 연결될 수 있다.
예컨대, 제1 신호 라인(SL1), 제2 신호 라인(SL2) 및 제3 신호 라인(SL3) 각각은 양(+)의 전압이 공급될 수 있다. 예컨대, 제4 신호 라인(SL4)은 그라운드 접지되거나 음(-)의 전압이 공급될 수 있다. 제1 신호 라인(SL1), 제2 신호 라인(SL2) 및 제3 신호 라인(SL3) 각각으로 공급되는 양(+)의 전압은 동일할 수 있지만, 이에 대해서는 한정하지 않는다.
예컨대, 제1 서브 화소(PX1)에 연결된 제1 신호 라인(SL1)은 도 7에 도시된 고전위 전압 라인(VDDL)일 수 있다. 예컨대, 제2 서브 화소(PX2)에 연결된 제2 신호 라인(SL2) 및 제3 서브 화소(PX3)에 연결된 제3 신호 라인(SL3) 또한 고전위 신호 라인(VDDL)으로서, 고전위 전압(도 6의 VDD)가 공급될 수 있다. 예컨대, 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3) 각각에 공통으로 연결된 제4 신호 라인(SL4)은 저전위 신호 라인(VSSL)으로서, 저전위 전압(도 6의 VSS)가 공급될 수 있다.
도면에 도시되지 않았지만, 제1 신호 라인(SL1)과 제1 서브 화소(PX1)의 제1 반도체 발광 소자(150-1), 제2 신호 라인(SL2)과 제2 서브 화소(PX2)의 제2 반도체 발광 소자(150-2) 및 제3 신호 라인(SL3)과 제3 서브 화소(PX3)의 제3 반도체 발광 소자(150-3) 사이에 구동 트랜지스터(도 7의 DT)가 구비될 수 있다. 이때, 구동 트래지스터(DT)의 게이트 단자는 스캔 트래지스터(ST)를 통해 데이터 라인(Dj)과 연결될 수 있다.
따라서, 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3) 각각에는 스캔 트랜지스터(ST), 구동 트랜지스터(DT) 및 반도체 발광 소자(150-1, 150-2, 150-3)가 구비될 수 있다. 이때, 구동 트랜지스터(DT)는 스캔 트랜지스터(ST) 및 반도체 발광 소자(150-1, 150-2, 150-3)가 연결되고, 스캔 트랜지스터(ST)는 데이터 라인(Dj)에 연결될 수 있다. 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3)의 구동 트랜지스터(ST)는 각각 고전위 신호 라인(VDDL), 즉 제1 내지 제3 신호 라인(SL1, SL2, SL3)에 연결될 수 있다. 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3)의 반도체 발광 소자(150-1, 150-2, 150-3)는 각각 저전위 신호 라인(VSSL), 즉 제4 신호 라인(SL4)에 연결될 수 있다.
데이터 라인(Dj)으로 공급되는 데이터 전압에 따라 구동 트랜지스터(ST)에 흐르는 전류가 상이해지고, 이와 같이 상이한 전류에 의해 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3)의 반도체 발광 소자(150-1, 150-2, 150-3) 각각의 광의 세기, 즉 휘도나 계조가 상이해져, 서로 상이한 밝기를 갖는 영상이 표시될 수 있다.
이하, 도 15a 내지 도 15e를 참조하여 실시예에 따른 반도체 발광 소자의 제조 공정을 설명한다.
도 15a 내지 도 15e는 실시예에 따른 반도체 발광 소자의 제조 공정을 도시한다.
도 15a에 도시한 바와 같이, 제1 기판(1000) 상에 발광부(151, 152, 153)가 형성되고, 발광부(151, 152, 153)의 일측 둘레에 패시베이션층(157)이 형성될 수 있다. 제1 기판(1000)은 발광부(151, 152, 153)의 제1 도전형 반도체층(151), 활성층(152) 및 제2 도전형 반도체층(153)을 성장하기 위한 성장 기판일 수 있다.
구체적으로, 도 15a에 도시한 바와 같이, 제1 기판(1000) 상에 제1 도전형 반도체층(151), 활성층(152) 및 제2 도전형 반도체층(153)이 순차적으로 증착될 수 있다. 제1 도전형 반도체층(151), 활성층(152) 및 제2 도전형 반도체층(153)은 예컨대, MOCVD 장비를 이용하여 증착될 수 있다. 예컨대, 제1 기판(1000)은 사파이어나 GaAs와 같은 반도체 성장용 기판일 수 있다. 제1 도전형 반도체층(151), 활성층(152) 및 제2 도전형 반도체층(153) 각각은 적어도 하나 이상의 층을 포함할 수 있다.
도시되지 않았지만, 제1 도전형 반도체층(151)을 증착하기 전에 제3 반도체층이 증착될 수 있다. 제3 반도체층은 도펀트를 포함하지 않는 언도프트된 반도체층으로서, 제1 도전형 반도체층(151), 활성층(152) 및 제2 도전형 반도체층(153)가 용이하게 성장되도록 하기 위한 시드(seed)로서의 역할을 할 수 있다.
식각 공정이 수행되어, 제2 영역(150b), 단차부(150c) 및 제1 영역(150a)을 갖는 발광부(151, 152, 153)가 형성될 수 있다. 제2 영역(150b)은 메사 식각이 수행되어, 상측에서 하측으로 갈수록 직경이 커질 수 있다. 이와 같은 식각 공정을 통해 제1 기판(1000) 상에 서로 이격된 복수의 발광부(151, 152, 153)가 형성될 수 있다.
제1 영역(150a)의 직경은(D11) 제2 영역(150b)의 직경(D12)보다 클 수 있다. 단차부(150c)가 제1 영역(150a)과 제2 영역(150b) 사이에 형성될 수 있다. 단차부(150c)는 제1 영역(150a)의 상측에 노출된 상면일 수 있다.
이후, 제1 영역(150a) 주변에 패시베이션층(157)이 형성될 수 있다. 예컨대, 패시베이션층(157)은 제1 영역(150a)의 상측에 형성되고, 제1 영역(150a)의 측부 둘레를 따라 형성될 수 있다.
패시베이션층(157)은 이물질에 의해 제1 도전형 반도체층(151)과 제2 도전형 반도체층(153) 간의 전기적 쇼트를 방지할 수 있다. 패시베이션층(157)은 제1 도전형 반도체층(151)과 제2 도전형 반도체층(153) 각각의 측부를 통해 흐르는 누설 전류를 방지할 수 있다. 패시베이션층(157)은 자기 조립시 반도체 발광 소자(도 11의 150-1, 150-2, 150-3)이 뒤집히지 않고 정조립되도록 할 수 있다.
패시베이션층(157)은 무기 재질로서, 예컨대, SiNx나 SiOx일 수 있다.
한편, 제2 도전형 반도체층(153) 상에 제2 전극(155)이 형성될 수 있다. 발광부(151, 152, 153)가 형성되기 전에 제2 전극(155)이 제2 도전형 반도체층(153) 상에 형성될 수 있다. 이후, 제2 전극(155)이 패터닝된 후, 제2 전극(155)을 마스크로 하여 식각 공정이 수행됨으로써, 발광부(151, 152, 153)가 형성될 수 있다.
다른 예로서, 발광부(151, 152, 153)가 형성된 후, 제2 도전형 반도체층(153) 상에 제2 전극(155)이 형성될 수도 있다.
제2 전극(155)은 광, 즉 가시광이 투과되는 도전성 산화 재질로 이루어질 수 있다. 앞서 기술한 바와 같이, 도전성 산화 재질로는 ITO, IZO 등이 사용될 수 있다.
도 15b에 도시한 바와 같이, 포토리쏘그라피 공정이 수행되어, 제1 도전층(154-1) 및 제2 도전층(154-2)이 형성될 수 있다.
예컨대, 제1 기판(1000) 상에 도전성 산화막과 금속막이 증착된 후, 포토리쏘그라피 공정을 수행하여 금속막 및 도전성 산화막이 순차적으로 제거됨으로써, 제1 도전층(154-1) 및 제2 도전층(154-2)이 형성될 수 있다. 이때, 제1 도전층(154-1)의 폭(W21)은 제2 도전층(154-2)의 폭(W31)보다 클 수 있다. 예컨대, 제1 도전층(154-1)은 제2 도전층(154-2)의 끝단으로부터 외측 방향으로 연장되어 형성될 수 있다.
제1 도전층(154-1)은 발광부(151, 152, 153)의 제1 영역(150a)의 측부 둘레를 따라 형성되고, 제2 도전층(154-2)은 제2 도전층(154-2) 상에 형성되며, 제1 영역(150a)의 측부 둘레를 따라 형성될 수 있다. 또한, 제2 도전층(154-2)은 단차부(150c)에 형성될 수도 있다.
예컨대, 제1 도전층(154-1)은 ITO 등과 같은 도전성 산화 재질로 이루어지고, 제2 도전층(154-2)은 서로 상이한 복수의 금속을 포함하는 다층 구조를 가질 수 있다. 예컨대, 제2 도전층(154-2)은 금속층, 반사층 등을 포함할 수 있다.
도 15c에 도시한 바와 같이, 제2 기판(1010)이 발광부(151, 152, 153)의 상측에 접합될 수 있다.
이후, LLO 공정이 수행되어, 발광부(151, 152, 153)와 제1 기판(1000이 서로 분리될 수 있다. 이때, 발광부(151, 152, 153)는 여전이 제2 기판(1010)에 접합될 수 있다. 제1 기판(1000이 분리됨으로써, 제1 도전형 반도체층(151)의 표면과 제1 도전층(154-1)의 표면이 외부에 노출될 수 있다.
즉, 레이저 빔이 제1 기판(1000을 통해 발광부(151, 152, 153)로 조사될 수 있다. 이때, 레이저 빔은 제1 기판(1000과 발광부(151, 152, 153) 사이의 계면에 포커스될 수 있다. 이에 따라, 레이저 빔이 제1 기판(1000과 발광부(151, 152, 153) 사이의 계면에 집붕적으로 조사되어, 해당 계면의 온도가 급격히 상승되어 해당 계면에 인접한 발광부(151, 152, 153)의 Ga과 N가 분리됨으로써, 제1 기판(1000이 발광부(151, 152, 153)로부터 분리될 수 있다.
한편, 레이저 빔은 제1 기판(1000을 통해 제1 도전층(154-1)에도 조사될 수 있다.
앞서 기술한 바와 같이, 제1 도전층(154-1)은 도전성 산화 재질로서, 도 16에 도시한 바와 같이, ITO는 파장에 따라 광 투과도가 달라진다. 예컨대, 자외선 파장의 광은 광 투과도가 20%이하로서 0에 근접하며, 가시광선 파장은 광 투과도가 70%일 수 있다. 이에 따라, 제1 도전층(154-1)은 자외선 파장의 광에 대해서는 자외선 차단층으로서의 역할을 하며, 가시광선 파장의 광에 대해서는 가시광선 투과층으로서의 역할을 할 수 있다.
예컨대, KrF(248nm) 레이저가 사용하여 LLO 공정이 수행되는 경우, 해당 레이저 빔이 제1 기판(1000을 통해 제1 도전층(154-1)에 조사되는 경우, 해당 레이저 빔은 제1 도전층(154-1)에 의해 차단되어 더 이상 진행되지 않는다. 이에 따라, 해당 레이저 빔은 제1 도전층(154-1)에 의해 차단되므로, 제2 도전층(154-2)은 해당 레이저 빔이 조사되지 않는다. 만일 해당 레이저 빔이 제2 도전층(154-2)에 조사되는 경우, 제2 도전층(154-2)은 녹거나 전기적 및/화학적 특성이 변형됨으로써, 더 이상 제2 도전층(154-2), 예컨대 전극층으로서의 기능을 수행할 수 없다. 따라서, 제1 도전층(154-1)은 레이저 빔으로부터 제2 도전층(154-2)을 보호하는 보호층으로서의 역할을 할 수 있다.
해당 레이저 빔이 제2 도전층(154-2)으로 전달되지 못하도록 하기 위해, 앞서 기술한 바와 같이, 제1 도전층(154-1)의 폭(W21)은 제2 도전층(154-2)의 폭(W31)보다 클 수 있다.
도 15d에 도시한 바와 같이, 제1 도전형 반도체층(151) 및 제1 도전형 각각의 상기 노출된 표면 상에 제3 도전층(154-3)이 형성될 수 있다. 제3 도전층(154-3)은 자화 특성이 우수한 강자성 금속을 포함할 수 있다. 제3 도전층(154-3)은 전기 전도도가 우수한 금속을 포함할 수 있다. 제3 도전층(154-3)은 적어도 하나 이상의 층을 포함할 수도 있다.
자가 조립 공정시, 유체 내의 반도체 발광 소자(도 11의 150-1, 150-2, 150-3)를 보다 빠르게 이동시키기 위해서는 반도체 발광 소자(150-1, 150-2, 150-3)의 자성층, 즉 제3 도전층(154-3)의 자화도가 커야 한다. 제3 도전층(154-3)의 자화도를 증가시키기 위해서는 두께를 증가시키거나 면적을 증가시킬 수 있다.
실시예에서는 제3 도전층(154-3)이 제1 도전형 반도체층(151)뿐만 아니라 제1 도전층(154-1) 상에도 형성되어, 제3 도전층(154-3)의 면적이 확장됨으로써, 자화도가 증가될 수 있다. 따라서, 자가 조립 공정시 자석의 이동에 의해 반도체 발광 소자(150-1, 150-2, 150-3)가 신속히 이동될 수 있어, 조립 수율이 향상될 수 있다.
도시되지 않았지만, 제3 도전층(154-3)은 제1 도전층(154-1)의 측부 둘레를 따라 형성될 수도 있다. 도시되지 않았지만, 제3 도전층(154-3)은 제2 도전층(154-2)의 측부 둘레를 따라 형성될 수도 있다. 이에 따라, 제3 도전층(154-3)의 면적이 더욱 더 확장되어, 조립 수율이 현저히 향상될 수 있다. 아울러, 이와 같이, 제3 도전층(154-3)이 제1 도전층(154-1)의 측부 및 제3 도전층(154-3)의 측부 둘레를 감쌈으로써, 발광부(151, 152, 153)와의 결합력이나 고정성이 강화되어, 반도체 발광 소자(150-1, 150-2, 150-3)의 제품 품질에 대한 신뢰성이 제고될 수 있다.
제1 도전층(154-1), 제2 도전층(154-2) 및 제3 도전층(154-3)은 제1 전극(154)을 구성할 수 있다.
도 15e에 도시한 바와 같이, 제2 기판(1010)이 제거됨으로써, 제1 반도체 발광 소자(150-1)가 제조될 수 있다.
도시되지 않았지만, 제2 기판(1010)은 알루미늄(Al)과 같은 희생층이 제2 기판(1010)과 발광부(151, 152, 153) 사이에 구비될 수 있다. 예컨대, 습식 식각 공정이 수행되어 희생층이 제거됨으로써, 제2 기판(1010)과 발광부(151, 152, 153)가 서로 분리될 수 있다. 발광부(151, 152, 153)는 제1 전극(154), 제2 전극(155) 및 패시베이션층(157)과 더불어 제1 반도체 발광 소자(150-1)를 구성할 수 있다.
도 15a 내지 도 15e는 제1 반도체 발광 소자(150-1)의 제조 공정을 도시하고 있지만, 제2 반도체 발광 소자(150-2) 및 제3 반도체 발광 소자(150-3) 또한 도 15a 내지 도 15e에 도시된 제조 공정을 동일하게 적용하여 제조될 수 있다.
[제2 실시예]
도 17은 제2 실시예에 따른 디스플레이 장치를 도시한 평면도이다. 도 18은 도 17의 E1-E2라인을 따라 절단한 단면도이다.
제2 실시예는 연결 전극(370)을 이용하여 반도체 발광 소자(150-1, 150-2, 150-3) 각각의 측부가 연결되는 것을 제외하고 제1 실시예와 유사하다. 제2 실시예에서 제1 실시예와 동일한 형상, 구조 및/또는 기능을 갖는 구성 요소에 대해 동일한 도면 부호를 부여하고 상세한 설명을 생략한다.
도 17 및 도 18을 참조하면, 제2 실시예에 따른 디스플레이 장치(301)는 기판(310), 복수의 제1 조립 배선(321), 복수의 제2 조립 배선(322), 격벽(340), 복수의 반도체 발광 소자(150-1, 150-2, 150-3) 및 복수의 연결 전극(370)을 포함할 수 있다.
기판 상에 복수의 서브 화소(PX1, PX2, PX3)가 배열될 수 있다.
도 18에 도시한 바와 같이, 제1 서브 화소(PX1)는 제1 조립 배선(321), 제2 조립 배선(322), 조립 홀(340H), 제1 반도체 발광 소자(150-1), 연결 전극(370) 및 전극 배선(362)을 포함할 수 있다. 도시되지 않았지만, 제2 서브 화소(PX2) 및 제3 서브 화소(PX3) 또한 제1 서브 화소(PX1)의 구성 요소들을 그대로 포함할 수 있다.
제1 반도체 발광 소자(150-1)는 도 15a 내지 도 15e에 도시된 제조 공정에 의해 제조될 수 있다.
예컨대, 제1 반도체 발광 소자(150-1)는 자가 조립 공정을 통해 조립 홀(340H)에 조립될 수 있다. 즉, 자가 조립 시 제1 조립 배선(321)과 제2 조립 배선(322)에 공급된 전압에 의해 유전영동힘이 형성될 수 있다. 즉, 유전영동힘이 조립 홀(340H)에 형성될 수 있다. 제1 반도체 발광 소자(150-1)가 유체 내에서 자석에 의해 이동되다가 제1 서브 화소(PX1)의 조립 홀(340H)에 형성된 유전영동힘에 의해 조립 홀(340H) 내로 삽입될 수 있다. 조립 홀(340H) 내로 삽입된 제1 반도체 발광 소자(150-1)는 유전영동힘에 의해 고정될 수 있다.
유체가 제거된 후 제1 조립 배선(321)과 제2 조립 배선(322)에 공급 중인 전압이 차단되어 유전영동힘이 소멸하더라도, 제1 반도체 발광 소자(150-1)와 조립 홀(340H) 내의 바닥부 사이의 반데르발스 힘에 의해 제1 반도체 발과 소자가 조립 홀(340H) 내에 여전히 고정될 수 있다.
이후, 식각 공정을 통해 조립 홀(340H) 내에서 제1 반도체 발광 소자(150-1) 주변에 노출될 제1 절연층(320)이 제거되어, 제1 조립 배선(321) 및/또는 제2 조립 배선(322)이 노출될 수 있다.
이후, 금속막이 증착되고 패터닝되어, 조립 홀(340H) 내에서 제1 반도체 발광 소자(150-1) 둘레를 따라 형성될 수 있다. 이에 따라, 연결 전극(370)에 의해 제1 반도체 발광 소자(150-1)의 제1 전극(154)과 제1 조립 배선(321) 및/또는 제2 조립 배선(322)이 연결될 수 있다. 이러한 경우, 제1 조립 배선(321) 및/또는 제2 조립 배선(322)는 컨택홀(352)를 통해 제4 신호 라인(SL4)에 연결될 수 있다.
연결 전극(370)의 두께는 격벽(340)의 두께보다 작을 수 있지만, 이에 대해서는 한정하지 않는다.
연결 전극(370)은 제1 전극(154)의 제1 도전층(154-1)에 연결될 수 있다. 예컨대, 연결 전극(370)은 제1 전극(154)의 제1 도전층(154-1)의 측면에 연결될 수 있다. 연결 전극(370)은 제1 전극(154)의 제2 도전층(154-2)에 연결될 수 있다. 예컨대, 연결 전극(370)은 제1 전극(154)의 제2 도전층(154-2)의 상면 및 측면에 연결될 수 있다. 예컨대, 연결 전극(370)은 제1 전극(154)의 제2 도전층(154-2)의 전 영역을 덮을 수 있다. 연결 전극(370)은 제1 전극(154)의 제3 도전층(154-3)에 연결될 수 있다. 예컨대, 연결 전극(370)은 제1 전극(154)의 제3 전극의 측면에 연결될 수 있다.
따라서, 전류가 제1 영역(150a)의 전 영역으로부터 제1 도전층(154-1), 제2 도전층(154-2) 및/또는 제3 도전층(154-3)을 통해 연결 전극(370)으로 흐르므로, 제1 영역(150a), 즉 제1 도전형 반도체층(151)에서 보다 많은 전자의 생성을 통해 광 효율이 향상될 수 있다.
아울러, 연결 전극(370)이 조립 홀(340H) 내에서 반도체 발광 소자(150-1, 150-2, 150-3)의 둘레를 따라 배치됨으로써, 연결 전극(370)에 의해 격벽(340)과 반도체 발광 소자(150-1, 150-2, 150-3)가 단단히 고정되어, 고정성이 강화될 수 있다.
이후, 격벽(340) 및 제1 반도체 발광 소자(150-1) 상에 제2 절연층(350)이 형성되고, 제2 절연층(350) 상에 전극 배선(362)이 형성될 수 있다. 전극 배선(362)은 제2 절연층(350)에 형성된 컨택홀(350H2)을 통해 제1 반도체 발광 소자(150-1)의 제2 전극(155)에 연결될 수 있다.
이러한 경우, 제1 조립 배선(321) 및/또는 제2 조립 배선(322)은 제1 전극 배선(361)으로 사용되고, 전극 배선(362)은 제2 전극 배선(362)이 될 수 있다. 따라서, 제1 조립 배선(321) 및/또는 제2 조립 배선(322)과 전극 배선(362) 사이에 인가된 전압에 의해 제1 반도체 발과 소자가 제1 컬러 광, 예컨대 적색 광을 발광할 수 있다.
한편, 앞서 기술한 디스플레이 장치는 디스플레이 패널일 수 있다. 즉, 실시예에서, 디스플레이 장치와 디스플레이 패널은 동일한 의미로 이해될 수 있다. 실시예에서, 실질적인 의미에서의 디스플레이 장치는 디스플레이 패널과 영상을 디스플레이하기 위해 디스플레이 패널을 제어할 수 있는 컨트롤러(또는 프로세서)를 포함할 수 있다.
상기의 상세한 설명은 모든 면에서 제한적으로 해석되어서는 아니되고 예시적인 것으로 고려되어야 한다. 실시예의 범위는 첨부된 청구항의 합리적 해석에 의해 결정되어야 하고, 실시예의 등가적 범위 내에서의 모든 변경은 실시예의 범위에 포함된다.
산업상 이용가능성
실시예는 영상이나 정보를 디스플레이하는 디스플레이 분야에 채택될 수 있다. 실시예는 반도체 발광 소자를 이용하여 영상이나 정보를 디스플레이하는 디스플레이 분야에 채택될 수 있다. 반도체 발광 소자는 마이크로급 반도체 발광 소자나 나노급 반도체 발광 소자일 수 있다.
예컨대, 실시예는 TV, 사이니지, 스마트 폰, 모바일 폰, 이동 단말기, 자동차용 HUD, 노트북용 백라이트 유닛, VR이나 AR용 디스플레이 장치에 채택될 수 있다.

Claims (19)

  1. 제1 영역과 상기 제1 영역 상에 제2 영역을 포함하는 발광부;
    제1 전극;
    상기 제2 영역 상에 제2 전극; 및
    상기 제2 영역을 둘러싸는 패시베이션층;을 포함하고,
    상기 제1 전극은,
    상기 제1 영역을 둘러싸는 제1 도전층; 및
    상기 제1 영역을 둘러싸고, 상기 제1 도전층 상에 제2 도전층;을 포함하는
    반도체 발광 소자.
  2. 제1항에 있어서,
    상기 제1 전극은,
    상기 제1 영역 아래에 제3 도전층을 포함하는
    반도체 발광 소자.
  3. 제2항에 있어서,
    상기 제3 도전층은,
    상기 제1 도전층 아래에 배치되는
    반도체 발광 소자.
  4. 제2항에 있어서,
    상기 제1 도전층은 전극층인
    반도체 발광 소자.
  5. 제2항에 있어서,
    상기 제1 도전층은 자외선 차단층인
    반도체 발광 소자.
  6. 제2항에 있어서,
    상기 제1 도전층은 가시광선 투과층인
    반도체 발광 소자.
  7. 제2항에 있어서,
    상기 제1 도전층은 열 흡수층인
    반도체 발광 소자.
  8. 제2항에 있어서,
    상기 제1 도전층은 도전성 산화 재질을 포함하는
  9. 제3항에 있어서,
    상기 제2 도전층은 전극층이고,
    상기 제3 도전층은 자성층인
    반도체 발광 소자.
  10. 제1항에 있어서,
    상기 제1 영역과 상기 제2 영역 사이에 단차부를 가지며.
    상기 단착부의 폭은 상기 제2 영역의 직경과 상기 제1 영역의 직경 간의 차이 값인
    반도체 발광 소자.
  11. 제10항에 있어서,
    상기 제2 도전층은
    상기 단차부에 배치되는
    반도체 발광 소자.
  12. 제1항에 있어서,
    상기 제1 도전층의 폭은 상기 제2 도전층의 폭보다 큰
    반도체 발광 소자.
  13. 제1항에 있어서,
    상기 발광부는,
    제1 도전형 반도체층;
    상기 제1 도전형 반도체층 상에 활성층; 및
    상기 활성층 상에 제2 도전형 반도체층;을 포함하고,
    상기 제1 영역은 상기 제1 도전형 반도체층을 포함하고,
    상기 제2 영역은 상기 활성층 및 상기 제2 도전형 반도체층을 포함하는
    반도체 발광 소자.
  14. 복수의 서브 화소를 포함하는 기판;
    상기 복수의 서브 화소에 각각 복수의 제1 조립 배선;
    상기 복수의 서브 화소에 각각 복수의 제2 조립 배선;
    상기 복수의 서브 화소에 각각 복수의 조립 홀을 갖는 격벽;
    상기 복수의 조립 홀에 각각 복수의 반도체 발광 소자;
    상기 복수의 반도체 발광 소자 각각의 상측의 제1 측 상에 복수의 제1 전극 배선;
    상기 복수의 반도체 발광 소자 각각의 상측의 제2 측 상에 복수의 제2 전극 배선;을 포함하고,
    상기 복수의 반도체 발광 소자는 각각,
    제1 영역과 상기 제1 영역 상에 제2 영역을 포함하는 발광부;
    제1 전극;
    상기 제2 영역 상에 제2 전극; 및
    상기 제2 영역을 둘러싸는 패시베이션층;을 포함하고,
    상기 제1 전극은,
    상기 제1 영역을 둘러싸는 제1 도전층; 및
    상기 제1 영역을 둘러싸고, 상기 제1 도전층 상에 제2 도전층;을 포함하는
    디스플레이 장치.
  15. 제14항에 있어서,
    상기 제1 전극은,
    상기 제1 영역 및 상기 제1 도전층 아래에 제3 도전층을 포함하는
    디스플레이 장치.
  16. 제15항에 있어서,
    상기 복수의 제1 전극 배선은 각각 각각 상기 제1 도전층, 상기 제2 도전층 또는 상기 제3 도전층 중 적어도 하나 이상의 도전층에 연결되고,
    상기 복수의 제2 전극 배선은 각각 상기 복수의 반도체 발광 소자의 상기 제2 전극에 연결되는
    디스플레이 장치.
  17. 복수의 서브 화소를 포함하는 기판;
    상기 복수의 서브 화소에 각각 복수의 제1 조립 배선;
    상기 복수의 서브 화소에 각각 복수의 제2 조립 배선;
    상기 복수의 서브 화소에 각각 복수의 조립 홀을 갖는 격벽;
    상기 복수의 조립 홀에 각각 복수의 반도체 발광 소자; 및
    상기 복수의 반도체 발광 소자 각각의 측부를 둘러싸는 연결 전극;
    상기 복수의 반도체 발광 소자 각각의 상측 상에 전극 배선;을 포함하고,
    상기 복수의 반도체 발광 소자는 각각,
    제1 영역과 상기 제1 영역 상에 제2 영역을 포함하는 발광부;
    제1 전극;
    상기 제2 영역 상에 제2 전극; 및
    상기 제2 영역을 둘러싸는 패시베이션층;을 포함하고,
    상기 제1 전극은,
    상기 제1 영역을 둘러싸는 제1 도전층; 및
    상기 제1 영역을 둘러싸고, 상기 제1 도전층 상에 제2 도전층;을 포함하는
    디스플레이 장치.
  18. 제17항에 있어서,
    상기 제1 전극은,
    상기 제1 영역 및 상기 제1 도전층 아래에 제3 도전층을 포함하는
    디스플레이 장치.
  19. 제18항에 있어서,
    상기 연결 전극은,
    상기 제1 조립 배선 또는 상기 제2 조립 배선 중 적어도 하나의 조립 배선과 상기 제1 도전층, 상기 제2 도전층 또는 상기 제3 도전층 중 적어도 하나 이상의 도전층을 연결하는
    디스플레이 장치.
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