KR20220038229A - 표시 장치 및 그 제조 방법 - Google Patents

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KR20220038229A
KR20220038229A KR1020200120897A KR20200120897A KR20220038229A KR 20220038229 A KR20220038229 A KR 20220038229A KR 1020200120897 A KR1020200120897 A KR 1020200120897A KR 20200120897 A KR20200120897 A KR 20200120897A KR 20220038229 A KR20220038229 A KR 20220038229A
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이항재
남육현
박상훈
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삼성디스플레이 주식회사
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Abstract

일 실시예에 의하면, 기판; 및 상기 기판 상에 위치하고, 표시 방향으로 광을 발산할 수 있는 발광 소자를 포함하는 표시 소자부; 를 포함하고, 상기 표시 소자부는, 각각 상기 발광 소자와 전기적으로 연결되는 제1 컨택 전극 및 제2 컨택 전극, 상기 표시 방향으로 돌출된 형상을 가지는 뱅크 패턴을 포함하고, 상기 제1 컨택 전극, 상기 제2 컨택 전극 및 상기 뱅크 패턴 중 적어도 어느 하나는 투명 전도성 고분자(transparent conductive polymer)를 포함하는, 표시 장치가 제공될 수 있다.

Description

표시 장치 및 그 제조 방법{DISPLAY DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은 표시 장치 및 그 제조 방법에 관한 것이다.
최근 정보 디스플레이에 관한 관심이 고조됨에 따라, 표시 장치에 대한 연구 개발이 지속적으로 이루어지고 있다.
본 발명의 일 과제는, 공정 비용이 절감될 수 있는 표시 장치 및 그 제조 방법을 제공하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 통상의 기술자에게 명확하게 이해될 수 있을 것이다.
본 발명의 일 실시예에 의하면, 기판; 및 상기 기판 상에 위치하고, 표시 방향으로 광을 발산할 수 있는 발광 소자를 포함하는 표시 소자부; 를 포함하고, 상기 표시 소자부는, 각각 상기 발광 소자와 전기적으로 연결되는 제1 컨택 전극 및 제2 컨택 전극, 상기 표시 방향으로 돌출된 형상을 가지는 뱅크 패턴을 포함하고, 상기 제1 컨택 전극, 상기 제2 컨택 전극 및 상기 뱅크 패턴 중 적어도 어느 하나는 투명 전도성 고분자(transparent conductive polymer)를 포함하는, 표시 장치가 제공될 수 있다.
상기 제1 컨택 전극, 상기 제2 컨택 전극, 및 상기 뱅크 패턴은 각각 동일한 조성비의 투명 전도성 고분자로 구성되는, 표시 장치가 제공될 수 있다.
상기 제1 컨택 전극과 상기 제2 컨택 전극은 상기 기판과 상기 발광 소자 사이에 위치하는, 표시 장치가 제공될 수 있다.
상기 제1 컨택 전극과 제1 컨택홀을 통해 전기적으로 연결된 제1 전극 및 상기 제2 컨택 전극과 제2 컨택홀을 통해 전기적으로 연결된 제2 전극을 더 포함하는, 표시 장치가 제공될 수 있다.
상기 제1 컨택홀 및 상기 제2 컨택홀이 형성되고 상기 제1 전극 및 상기 제2 전극 상에 배열된 제1 절연막; 을 더 포함하고, 상기 제1 컨택 전극, 상기 제2 컨택 전극, 및 상기 뱅크 패턴은 상기 제1 절연막 상에 위치하는, 표시 장치가 제공될 수 있다.
상기 투명 전도성 고분자는, 폴리(3,4-에틸렌디옥시티오펜):폴리스티렌 설포네이트(PEDOT:PSS; poly(3,4-ethylenedioxythiophene):poly(styrenesulfonate)), 폴리아세틸렌(polyacetylene), 폴리피롤(polypyrrole), 폴리티오펜(polythiophene), 폴리파라페닐렌(poly(para-phenylene)), 폴리(3,4-에틸렌디옥시티오펜)(poly(3,4-ethlenedixoythiophene)), 폴리페닐렌 설파이드(polyphenylene sulfide), 폴리파라페닐렌 비닐렌(poly(para-phenylene vinylene)), 및 폴리아닐린(polyaniline) 중 적어도 어느 하나를 포함하는, 표시 장치가 제공될 수 있다.
상기 투명 전도성 고분자는, 디메틸 설폭사이드(dimethyl sulfoxide), 메틸피롤리돈(N-methylpyrrolidone), 에틸렌 글라이콜(ethylene glycol), 메탄올(methanol), 에탄올(ethanol), 및 아이소프로필 알코올(isopropyl alcohol) 중 적어도 어느 하나를 포함하는, 표시 장치가 제공될 수 있다.
기판을 준비하는 단계; 상기 기판 상에 제1 전극 및 제2 전극을 형성하는 단계; 상기 제1 전극 및 상기 제2 전극을 커버하도록 제1 절연막을 배열하는 단계; 상기 제1 절연막 상에 투명 전도성 고분자 층을 위치시키는 단계; 상기 투명 전도성 고분자 층 상에 감광성 물질을 포함하는 포토레지스트 층을 도포하는 단계; 제1 마스크를 이용하여 상기 포토레지스트 층의 적어도 일부를 제거하는 단계; 상기 제거하는 단계에서 적어도 일부가 제거된 포토레지스트 층을 식각 마스크로 하여, 상기 투명 전도성 고분자 층을 식각하는 단계; 및 표시 방향으로 광을 발산할 수 있는 발광 소자를 제공하는 단계; 를 포함하는, 표시 장치 제조 방법이 제공될 수 있다.
상기 투명 전도성 고분자 층을 식각하는 단계에서는, 상기 발광 소자의 일 단과 전기적으로 연결되는 제1 컨택 전극 및 상기 발광 소자의 타 단과 전기적으로 연결되는 제2 컨택 전극이 획득되는, 표시 장치 제조 방법이 제공될 수 있다.
상기 투명 전도성 고분자 층을 식각하는 단계에서는, 상기 표시 방향으로 돌출된 형상을 가지는 뱅크 패턴이 획득되는, 표시 장치 제조 방법이 제공될 수 있다.
상기 투명 전도성 고분자 층을 식각하는 단계에서는, 상기 제1 컨택 전극, 상기 제2 컨택 전극, 및 상기 뱅크 패턴이 동일 시점에 형성되는, 표시 장치 제조 방법이 제공될 수 있다.
상기 발광 소자를 제공하는 단계는, 상기 투명 전도성 고분자 층을 식각하는 단계 이후에 수행되어, 상기 제1 컨택 전극의 적어도 일부 및 상기 제2 컨택 전극의 적어도 일부는 상기 기판과 상기 발광 소자 사이에 위치하는, 표시 장치 제조 방법이 제공될 수 있다.
상기 위치시키는 단계에서 제공된 상기 투명 전도성 고분자 층의 적어도 일부는 상기 식각하는 단계에서 제1 및 제2 컨택 전극으로 제공되고, 상기 투명 전도성 고분자 층의 또 다른 적어도 일부는 상기 식각하는 단계에서 뱅크 패턴으로 제공되는, 표시 장치 제조 방법이 제공될 수 있다.
상기 제1 마스크는 제1 투과율을 가지는 제1-1 마스크 영역 및 상기 제1 투과율보다 큰 제2 투과율을 가지는 제1-2 마스크 영역을 포함하는, 표시 장치 제조 방법이 제공될 수 있다.
상기 제거하는 단계에서 평면 상에서 볼 때, 상기 제1 마스크의 상기 제1-1 마스크 영역에 대응하는 상기 투명 전도성 고분자 층의 일부는 제1 컨택 전극 및 제2 컨택 전극으로 제공되고, 상기 제1 마스크의 상기 제1-2 마스크 영역에 대응하는 상기 투명 전도성 고분자 층의 또 다른 일부는 뱅크 패턴으로 제공되는, 표시 장치 제조 방법이 제공될 수 있다.
상기 제1-1 마스크 영역은 하프톤(half-tone) 영역이고, 상기 제1-2 마스크 영역은 풀톤(full-tone) 영역인, 표시 장치 제조 방법이 제공될 수 있다.
상기 투명 전도성 고분자 층은 폴리(3,4-에틸렌디옥시티오펜):폴리스티렌 설포네이트(PEDOT:PSS; poly(3,4-ethylenedioxythiophene):poly(styrenesulfonate)), 폴리아세틸렌(polyacetylene), 폴리피롤(polypyrrole), 폴리티오펜(polythiophene), 폴리파라페닐렌(poly(para-phenylene)), 폴리(3,4-에틸렌디옥시티오펜)(poly(3,4-ethlenedixoythiophene)), 폴리페닐렌 설파이드(polyphenylene sulfide), 폴리파라페닐렌 비닐렌(poly(para-phenylene vinylene)), 및 폴리아닐린(polyaniline) 중 적어도 어느 하나를 포함하는, 표시 장치 제조 방법이 제공될 수 있다.
상기 제1 절연막을 배열하는 단계는, 상기 제1 절연막에 상기 제1 전극과 유체적으로 연결되는 제1 관통홀을 형성하는 단계; 및 상기 제1 절연막에 상기 제2 전극과 유체적으로 연결되는 제2 관통홀을 형성하는 단계; 를 포함하는, 표시 장치 제조 방법이 제공될 수 있다.
상기 투명 전도성 고분자 층을 위치시키는 단계에서는, 상기 투명 전도성 고분자 층의 적어도 일부가 상기 제1 관통홀 및 상기 제2 관통홀에 제공되어, 상기 제1 전극과 상기 투명 전도성 고분자 층을 전기적으로 연결하는 제1 컨택홀 및 상기 제2 전극과 상기 투명 전도성 고분자 층을 전기적으로 연결하는 제2 컨택홀이 형성되는, 표시 장치 제조 방법이 제공될 수 있다.
상기 제1 컨택 전극, 상기 제2 컨택 전극, 및 상기 뱅크 패턴은 각각 동일한 조성비의 투명 전도성 고분자로 구성되는, 표시 장치 제조 방법이 제공될 수 있다.
본 발명의 과제의 해결 수단이 상술한 해결 수단들로 제한되는 것은 아니며, 언급되지 아니한 해결 수단들은 본 명세서 및 첨부된 도면으로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
본 발명의 일 실시예에 의하면, 공정 비용이 감소 된 표시 장치 및 그 제조 방법이 제공될 수 있다.
본 발명의 효과가 상술한 효과들로 제한되는 것은 아니며, 언급되지 아니한 효과들은 본 명세서 및 첨부된 도면으로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
도 1 및 도 2는 일 실시예에 따른 발광 소자를 나타내는 사시도 및 단면도이다.
도 3은 일 실시예에 따른 표시 장치를 나타내는 평면도이다.
도 4 내지 도 6은 일 실시예에 따른 화소를 나타내는 회로도들이다.
도 7은 일 실시예에 따른 표시 장치에 포함된 화소를 나타내는 단면도이다.
도 8은 또 다른 실시예에 따른 표시 장치에 포함된 화소를 나타내는 단면도이다.
도 9는 도 3의 Ⅰ~Ⅰ’에 따른 단면도이다.
도 10 내지 도 13은 일 실시예에 따른 표시 장치의 제조 방법의 공정 단계별 단면도들이다.
도 14 내지 도 18은 또 다른 실시예에 따른 표시 장치의 제조 방법의 공정 단계별 단면도들이다.
본 명세서에 기재된 실시예는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 사상을 명확히 설명하기 위한 것이므로, 본 발명이 본 명세서에 기재된 실시예에 의해 한정되는 것은 아니며, 본 발명의 범위는 본 발명의 사상을 벗어나지 아니하는 수정예 또는 변형예를 포함하는 것으로 해석되어야 한다.
본 명세서에서 사용되는 용어는 본 발명에서의 기능을 고려하여 가능한 현재 널리 사용되고 있는 일반적인 용어를 선택하였으나 이는 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자의 의도, 관례 또는 새로운 기술의 출현 등에 따라 달라질 수 있다. 다만, 이와 달리 특정한 용어를 임의의 의미로 정의하여 사용하는 경우에는 그 용어의 의미에 관하여 별도로 기재할 것이다. 따라서 본 명세서에서 사용되는 용어는 단순한 용어의 명칭이 아닌 그 용어가 가진 실질적인 의미와 본 명세서의 전반에 걸친 내용을 토대로 해석되어야 한다.
본 명세서에 첨부된 도면은 본 발명을 용이하게 설명하기 위한 것으로 도면에 도시된 형상은 본 발명의 이해를 돕기 위하여 필요에 따라 과장되어 표시된 것일 수 있으므로 본 발명이 도면에 의해 한정되는 것은 아니다.
본 명세서에서 본 발명에 관련된 공지의 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에 이에 관한 자세한 설명은 필요에 따라 생략하기로 한다.
본 발명은 표시 장치 및 그 제조 방법에 관한 것이다.
이하에서는, 도 1 내지 도 18을 참조하여 일 실시예에 표시 장치 및 그 제조 방법에 관하여 서술한다.
도 1 및 도 2는 일 실시예에 따른 발광 소자를 나타내는 사시도 및 단면도이다. 도 1 및 도 2에서는 기둥형 발광 소자(LD)를 도시하였으나, 발광 소자(LD)의 종류 및/또는 형상이 이에 한정되지는 않는다.
도 1 및 도 2를 참조하면, 발광 소자(LD)는 제1 반도체층(11) 및 제2 반도체층(13), 및 제1 및 제2 반도체층들(11, 13)의 사이에 개재된 활성층(12)을 포함할 수 있다. 일 예로, 발광 소자(LD)의 연장 방향을 길이(L) 방향이라고 하면, 발광 소자(LD)는 길이(L) 방향을 따라 순차적으로 적층된 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13)을 포함할 수 있다.
발광 소자(LD)는 일 방향을 따라 연장된 기둥 형상으로 제공될 수 있다. 발광 소자(LD)는 제1 단부(EP1)와 제2 단부(EP2)를 가질 수 있다. 발광 소자(LD)의 제1 단부(EP1)에는 제1 및 제2 반도체층들(11, 13) 중 하나가 배치될 수 있다. 발광 소자(LD)의 제2 단부(EP2)에는 제1 및 제2 반도체층들(11, 13) 중 나머지 하나가 배치될 수 있다.
실시예에 따라, 발광 소자(LD)는 식각 방식 등을 통해 기둥 형상으로 제조된 발광 소자일 수 있다. 본 명세서에서, 기둥 형상이라 함은 원 기둥 또는 다각 기둥 등과 같이 길이(L) 방향으로 긴(즉, 종횡비가 1보다 큰) 로드 형상(rod-like shape), 또는 바 형상(bar-like shape)을 포괄하며, 그 단면의 형상이 특별히 한정되지는 않는다. 예를 들어, 발광 소자(LD)의 길이(L)는 그 직경(D)(또는, 횡단면의 폭)보다 클 수 있다.
발광 소자(LD)는 나노 스케일 내지 마이크로 스케일(nanometer scale to micrometer scale) 정도로 작은 크기를 가질 수 있다. 일 예로, 발광 소자(LD)는 각각 나노 스케일 내지 마이크로 스케일 범위의 직경(D)(또는, 폭) 및/또는 길이(L)를 가질 수 있다. 다만, 발광 소자(LD)의 크기가 이에 제한되는 것은 아니며, 발광 소자(LD)를 이용한 발광 장치를 광원으로 이용하는 각종 장치, 일 예로 표시 장치 등의 설계 조건에 따라 발광 소자(LD)의 크기는 다양하게 변경될 수 있다.
제1 반도체층(11)은 제1 도전형의 반도체층일 수 있다. 예를 들어, 제1 반도체층(11)은 N형 반도체층을 포함할 수 있다. 일 예로, 제1 반도체층(11)은 In-AlGaN, GaN, AlGaN, InGaN, AlN, InN 중 어느 하나의 반도체 재료를 포함하며, Si, Ge, Sn 등과 같은 제1 도전형 도펀트가 도핑된 N형 반도체층을 포함할 수 있다. 다만, 제1 반도체층(11)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질로 제1 반도체층(11)을 구성할 수 있다.
활성층(12)은 제1 반도체층(11) 상에 배치되며, 단일 양자 우물(Single-Quantum Well) 또는 다중 양자 우물(Multi-Quantum Well) 구조로 형성될 수 있다. 활성층(12)의 위치는 발광 소자(LD)의 종류에 따라 다양하게 변경될 수 있다.
활성층(12)의 상부 및/또는 하부에는 도전성 도펀트가 도핑된 클래드층(미도시)이 형성될 수 있다. 일 예로, 클래드층은 AlGaN층 또는 InAlGaN층으로 형성될 수 있다. 실시예에 따라, AlGaN, InAlGaN 등의 물질이 활성층(12)을 형성하는 데에 이용될 수 있으며, 이 외에도 다양한 물질이 활성층(12)을 구성할 수 있다.
제2 반도체층(13)은 활성층(12) 상에 배치되며, 제1 반도체층(11)과 상이한 타입의 반도체층을 포함할 수 있다. 예를 들어, 제2 반도체층(13)은 P형 반도체층을 포함할 수 있다. 일 예로, 제2 반도체층(13)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 적어도 하나의 반도체 재료를 포함하며, Mg 등과 같은 제2 도전형 도펀트가 도핑된 P형 반도체층을 포함할 수 있다. 다만, 제2 반도체층(13)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질이 제2 반도체층(13)을 구성할 수 있다.
발광 소자(LD)의 양단에 문턱 전압 이상의 전압을 인가하게 되면, 활성층(12)에서 전자-정공 쌍이 결합하면서 발광 소자(LD)가 발광하게 된다. 이러한 원리를 이용하여 발광 소자(LD)의 발광을 제어함으로써, 발광 소자(LD)를 표시 장치의 화소를 비롯한 다양한 발광 장치의 광원으로 이용할 수 있다.
발광 소자(LD)는 표면에 제공된 절연막(INF)을 더 포함할 수 있다. 절연막(INF)은 적어도 활성층(12)의 외주면을 둘러싸도록 발광 소자(LD)의 표면에 형성될 수 있으며, 이외에도 제1 및 제2 반도체층들(11, 13)의 일 영역을 더 둘러쌀 수 있다.
실시예에 따라, 절연막(INF)은 서로 다른 극성을 가지는 발광 소자(LD)의 양 단부를 노출할 수 있다. 예를 들어, 절연막(INF)은 발광 소자(LD)의 제1 및 제2 단부(EP1, EP2)에 위치한 제1 및 제2 반도체층들(11, 13) 각각의 일단을 노출할 수 있다. 다른 실시예에서, 절연막(INF)은 서로 다른 극성을 가지는 발광 소자(LD)의 제1 및 제2 단부(EP1, EP2)와 인접한 제1 및 제2 반도체층들(11, 13)의 측부를 노출할 수도 있다.
실시예에 따라, 절연막(INF)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx), 및 티타늄 산화물(TiOx) 중 적어도 하나의 절연 물질을 포함하여 단일층 또는 다중층(예를 들어, 알루미늄 산화물(AlOx)과 실리콘 산화물(SiOx)로 구성된 이중층)으로 구성될 수 있으나, 반드시 이에 제한되는 것은 아니다. 실시예에 따라, 절연막(INF)은 생략될 수도 있다.
발광 소자(LD)의 표면, 특히 활성층(12)의 외주면을 커버하도록 절연막(INF)이 제공되는 경우, 활성층(12)이 후술할 제1 화소 전극 또는 제2 화소 전극 등과 단락되는 것을 방지할 수 있다. 이에 따라, 발광 소자(LD)의 전기적 안정성을 확보할 수 있다.
또한, 발광 소자(LD)의 표면에 절연막(INF)이 제공되면, 발광 소자(LD)의 표면 결함을 최소화하여 수명 및 효율을 향상시킬 수 있다. 아울러, 다수의 발광 소자들(LD)이 서로 밀접하여 배치되어 있는 경우에도 발광 소자들(LD)의 사이에서 원치 않는 단락이 발생하는 것을 방지할 수 있다.
일 실시예에서, 발광 소자(LD)는 제1 반도체층(11), 활성층(12), 제2 반도체층(13), 및/또는 이들을 감싸는 절연막(INF) 외에도 추가적인 구성요소를 더 포함할 수 있다. 예를 들면, 발광 소자(LD)는 제1 반도체층(11), 활성층(12) 및/또는 제2 반도체층(13)의 일단 측에 배치된 하나 이상의 형광체층, 활성층, 반도체층 및/또는 전극층을 추가적으로 포함할 수 있다. 일 예로, 발광 소자(LD)의 제1 및 제2 단부들(EP1, EP2)에는 각각 컨택 전극층이 배치될 수 있다. 한편, 도 1 및 도 2에서는 기둥형 발광 소자(LD)를 예시하였으나, 발광 소자(LD)의 종류, 구조 및/또는 형상 등은 다양하게 변경될 수 있다. 예를 들어, 발광 소자(LD)는 다각 뿔 형상을 가지는 코어-쉘 구조로 형성될 수도 있다.
상술한 발광 소자(LD)를 포함한 발광 장치는 표시 장치를 비롯하여 광원을 필요로 하는 다양한 종류의 장치에서 이용될 수 있다. 예를 들어, 표시 패널의 각 화소 내에 복수의 발광 소자들(LD)을 배치하고, 발광 소자들(LD)을 각 화소의 광원으로 이용할 수 있다. 다만, 발광 소자(LD)의 적용 분야가 상술한 예에 한정되지는 않는다. 예를 들어, 발광 소자(LD)는 조명 장치 등과 같이 광원을 필요로 하는 다른 종류의 장치에도 이용될 수 있다.
도 3은 일 실시예에 따른 표시 장치를 나타내는 평면도이다.
도 3에서는 도 1 및 도 2의 실시예들에서 설명한 발광 소자(LD)를 광원으로서 이용할 수 있는 전자 장치의 일 예로서, 표시 장치, 특히 표시 장치에 구비되는 표시 패널(PNL)을 도시하기로 한다.
표시 패널(PNL)의 각 화소 유닛(PXU) 및 이를 구성하는 각각의 화소는 적어도 하나의 발광 소자(LD)를 포함할 수 있다. 편의상, 도 3에서는 표시 영역(DA)을 중심으로 표시 패널(PNL)의 구조를 간략하게 도시하기로 한다. 다만, 실시예에 따라서는 도시되지 않은 적어도 하나의 구동 회로부(일 예로, 주사 구동부 및 데이터 구동부 중 적어도 하나), 배선들 및/또는 패드들이 표시 패널(PNL)에 더 배치될 수 있다.
도 3을 참조하면, 표시 패널(PNL)은 기판(SUB) 및 기판(SUB) 상에 배치된 화소 유닛(PXU)을 포함할 수 있다. 화소 유닛(PXU)은 제1 화소(PXL1), 제2 화소(PXL2) 및/또는 제3 화소(PXL3)를 포함할 수 있다. 이하에서는, 제1 화소(PXL1), 제2 화소(PXL2) 및 제3 화소(PXL3) 중 적어도 하나의 화소를 임의로 지칭하거나 두 종류 이상의 화소들을 포괄적으로 지칭할 때, “화소(PXL)” 또는 “화소들(PXL)”이라 하기로 한다.
기판(SUB)은 표시 패널(PNL)의 베이스 부재를 구성하는 것으로서, 경성 또는 연성의 기판이나 필름일 수 있다. 일 예로, 기판(SUB)은 유리 또는 강화 유리로 이루어진 경성 기판, 플라스틱 또는 금속 재질의 연성 기판(또는, 박막 필름), 또는 적어도 한 층의 절연층일 수 있다. 기판(SUB)의 재료 및/또는 물성이 특별히 한정되지는 않는다.
일 실시예에서, 기판(SUB)은 실질적으로 투명할 수 있다. 여기서, 실질적으로 투명이라 함은 소정의 투과도 이상으로 광을 투과시킬 수 있음을 의미할 수 있다. 다른 실시예에서, 기판(SUB)은 반투명 또는 불투명할 수 있다. 또한, 기판(SUB)은 실시예에 따라서 반사성의 물질을 포함할 수도 있다.
표시 패널(PNL) 및 이를 형성하기 위한 기판(SUB)은 영상을 표시하기 위한 표시 영역(DA) 및 표시 영역(DA)을 제외한 비표시 영역(NDA)을 포함할 수 있다.
표시 영역(DA)에는 화소들(PXL)이 배치될 수 있다. 비표시 영역(NDA)에는 표시 영역(DA)의 화소들(PXL)에 연결되는 각종 배선들, 패드들 및/또는 내장 회로부가 배치될 수 있다. 화소들(PXL)은 스트라이프(stripe) 또는 펜타일(pentile) 배열 구조 등에 따라 규칙적으로 배열될 수 있다. 다만, 화소들(PXL)의 배열 구조가 이에 한정되지는 않으며, 화소들(PXL)은 다양한 구조 및/또는 방식으로 표시 영역(DA)에 배열될 수 있다.
실시예에 따라, 표시 영역(DA)에는 서로 다른 색의 빛을 방출하는 두 종류 이상의 화소들(PXL)이 배치될 수 있다. 일 예로, 표시 영역(DA)에는 제1 색의 빛을 방출하는 제1 화소들(PXL1), 제2 색의 빛을 방출하는 제2 화소들(PXL2), 및 제3 색의 빛을 방출하는 제3 화소들(PXL3)이 배열될 수 있다. 서로 인접하도록 배치된 적어도 하나의 제1 내지 제3 화소들(PXL1, PXL2, PXL3)은 다양한 색의 빛을 방출할 수 있는 하나의 화소 유닛(PXU)을 구성할 수 있다. 예를 들어, 제1 내지 제3 화소들(PXL1, PXL2, PXL3)은 각각 소정 색의 빛을 방출하는 서브 화소일 수 있다. 실시예에 따라, 제1 화소(PXL1)는 적색의 빛을 방출하는 적색 화소일 수 있고, 제2 화소(PXL2)는 녹색의 빛을 방출하는 녹색 화소일 수 있으며, 제3 화소(PXL3)는 청색의 빛을 방출하는 청색 화소일 수 있으나, 이에 한정되지는 않는다.
일 실시예에서, 제1 화소(PXL1), 제2 화소(PXL2) 및 제3 화소(PXL3)는 각각 제1 색의 발광 소자, 제2 색의 발광 소자 및 제3 색의 발광 소자를 광원으로 구비함으로써, 각각 제1 색, 제2 색 및 제3 색의 빛을 방출할 수 있다. 다른 실시예에서, 제1 화소(PXL1), 제2 화소(PXL2) 및 제3 화소(PXL3)는 서로 동일한 색의 빛을 방출하는 발광 소자들을 구비하되, 각각의 발광 소자 상에 배치된 서로 다른 색상의 컬러 변환층 및/또는 컬러 필터를 포함함으로써, 각각 제1 색, 제2 색 및 제3 색의 빛을 방출할 수도 있다. 다만, 각각의 화소 유닛(PXU)을 구성하는 화소들(PXL)의 색상, 종류 및/또는 개수 등이 특별히 한정되지는 않는다. 즉, 각각의 화소(PXL)가 방출하는 빛의 색은 다양하게 변경될 수 있다.
화소(PXL)는 소정의 제어 신호(일 예로, 주사 신호 및 데이터 신호) 및/또는 소정의 전원(일 예로, 제1 전원 및 제2 전원)에 의해 구동되는 적어도 하나의 광원을 포함할 수 있다. 일 실시예에서, 상기 광원은 도 1 및 도 2의 실시예들 중 어느 하나의 실시예에 의한 적어도 하나의 발광 소자(LD), 일 예로, 나노 스케일 내지 마이크로 스케일 정도로 작은 크기를 가지는 초소형 기둥형 발광 소자들(LD)을 포함할 수 있다. 다만, 반드시 이에 제한되는 것은 아니며, 이외에도 다양한 종류의 발광 소자(LD)가 화소(PXL)의 광원으로 이용될 수 있다.
일 실시예에서, 각각의 화소(PXL)는 능동형 화소로 구성될 수 있다. 다만, 표시 장치에 적용될 수 있는 화소들(PXL)의 종류, 구조 및/또는 구동 방식이 특별히 한정되지는 않는다. 예를 들어, 각각의 화소(PXL)는 다양한 구조 및/또는 구동 방식이 수동형 또는 능동형 발광 표시 장치의 화소로 구성될 수 있다.
도 4 내지 도 6은 일 실시예에 따른 화소를 나타내는 회로도들이다. 예를 들어, 도 4 내지 도 6은 능동형 표시 장치에 적용될 수 있는 화소(PXL)의 실시예를 나타낸다. 다만, 화소(PXL) 및 표시 장치의 종류가 이에 한정되는 것은 아니다.
실시예에 따라, 도 4 내지 도 6에 도시된 화소(PXL)는 도 3의 표시 패널(PNL)에 구비된 제1 화소(PXL1), 제2 화소(PXL2) 및 제3 화소(PXL3) 중 어느 하나일 수 있다. 제1 화소(PXL1), 제2 화소(PXL2) 및 제3 화소(PXL3)는 실질적으로 서로 동일 또는 유사한 구조를 가질 수 있다.
도 4를 참조하면, 화소(PXL)는 데이터 신호에 대응하는 휘도의 광을 생성하기 위한 광원 유닛(LSU), 및 광원 유닛(LSU)을 구동하기 위한 화소 회로(PXC)를 포함할 수 있다.
광원 유닛(LSU)은 제1 전원(VDD)과 제2 전원(VSS)의 사이에 연결된 적어도 하나의 발광 소자(LD)를 포함할 수 있다. 예를 들어, 광원 유닛(LSU)은 화소 회로(PXC) 및 제1 전원 배선(PL1)을 경유하여 제1 전원(VDD)에 연결되는 제1 전극(ELT1)(“제1 화소 전극” 또는 “제1 정렬 전극”이라고도 함), 제2 전원 배선(PL2)을 통해 제2 전원(VSS)에 연결되는 제2 전극(ELT2)(“제2 화소 전극” 또는 “제2 정렬 전극”이라고도 함), 및 제1 및 제2 전극들(ELT1, ELT2)의 사이에 서로 동일한 방향으로 연결되는 복수의 발광 소자들(LD)을 포함할 수 있다. 일 실시예에서, 제1 전극(ELT1)은 애노드 전극이고, 제2 전극(ELT2)은 캐소드 전극일 수 있다.
발광 소자들(LD) 각각은 제1 전극(ELT1) 및/또는 화소 회로(PXC)를 통해 제1 전원(VDD)에 연결되는 제1 단부(일 예로, P형 단부) 및 제2 전극(ELT2)을 통해 제2 전원(VSS)에 연결되는 제2 단부(일 예로, N형 단부)를 포함할 수 있다. 즉, 발광 소자들(LD)은 제1 및 제2 전극들(ELT1, ELT2)의 사이에 순방향으로 병렬 연결될 수 있다. 제1 전원(VDD)과 제2 전원(VSS)의 사이에 순방향으로 연결된 각각의 발광 소자(LD)는 각각의 유효 광원을 구성하고, 이러한 유효 광원들이 모여 화소(PXL)의 광원 유닛(LSU)을 구성할 수 있다.
제1 전원(VDD)과 제2 전원(VSS)은 발광 소자들(LD)이 발광할 수 있도록 서로 다른 전위를 가질 수 있다. 일 예로, 제1 전원(VDD)은 고전위 전원으로 설정되고, 제2 전원(VSS)은 저전위 전원으로 설정될 수 있다. 이때, 제1 전원(VDD)과 제2 전원(VSS)의 전위 차는 적어도 화소(PXL)의 발광 기간 동안 발광 소자들(LD)의 문턱 전압 이상으로 설정될 수 있다.
각각의 광원 유닛(LSU)을 구성하는 발광 소자들(LD)의 일 단부(일 예로, P형 단부)는 광원 유닛(LSU)의 일 전극(일 예로, 각 화소(PXL)의 제1 전극(ELT1))을 통해 화소 회로(PXC)에 공통으로 연결되며, 화소 회로(PXC) 및 제1 전원 배선(PL1)을 통해 제1 전원(VDD)에 연결될 수 있다. 발광 소자들(LD)의 타 단부(일 예로, N형 단부)는 광원 유닛(LSU)의 다른 전극(일 예로, 각 화소(PXL)의 제2 전극(ELT2)) 및 제2 전원 배선(PL2)을 통해 제2 전원(VSS)에 공통으로 연결될 수 있다.
발광 소자들(LD)은 해당 화소 회로(PXC)를 통해 공급되는 구동 전류에 대응하는 휘도로 발광할 수 있다. 예를 들어, 각각의 프레임 기간 동안 화소 회로(PXC)는 해당 프레임에서 표현할 계조 값에 대응하는 구동 전류를 광원 유닛(LSU)으로 공급할 수 있다. 광원 유닛(LSU)으로 공급된 구동 전류는 순방향으로 연결된 발광 소자들(LD)에 나뉘어 흐를 수 있다. 이에 따라, 각각의 발광 소자(LD)가 그에 흐르는 전류에 상응하는 휘도로 발광하면서, 광원 유닛(LSU)이 구동 전류에 대응하는 휘도의 광을 방출할 수 있다.
화소 회로(PXC)는 제1 전원(VDD)과 제1 전극(ELT1)의 사이에 연결될 수 있다. 화소 회로(PXC)는 해당 화소(PXL)의 주사선(Si) 및 데이터선(Dj)에 연결될 수 있다. 일 예로, 화소(PXL)가 표시 영역(DA)의 i(i는 자연수)번째 수평 라인(행) 및 j(j는 자연수)번째 수직 라인(열)에 배치되었다고 할 때, 화소(PXL)의 화소 회로(PXC)는 표시 영역(DA)의 i번째 주사선(Si) 및 j번째 데이터선(Dj)에 연결될 수 있다.
실시예에 따라, 화소 회로(PXC)는 복수의 트랜지스터들과 적어도 하나의 커패시터를 포함할 수 있다. 예를 들어, 화소 회로(PXC)는 제1 트랜지스터(T1), 제2 트랜지스터(T2) 및 스토리지 커패시터(Cst)를 포함할 수 있다.
제1 트랜지스터(T1)는 제1 전원(VDD)과 광원 유닛(LSU)의 사이에 연결된다. 예를 들어, 제1 트랜지스터(T1)의 제1 전극(일 예로, 소스 전극)은 제1 전원(VDD)에 연결되고, 제1 트랜지스터(T1)의 제2 전극(일 예로, 드레인 전극)은 제1 전극(ELT1)에 연결될 수 있다. 제1 트랜지스터(T1)의 게이트 전극은 제1 노드(N1)에 연결된다. 이러한 제1 트랜지스터(T1)는 제1 노드(N1)의 전압에 대응하여 광원 유닛(LSU)으로 공급되는 구동 전류를 제어한다. 즉, 제1 트랜지스터(T1)는 화소(PXL)의 구동 전류를 제어하는 구동 트랜지스터일 수 있다.
제2 트랜지스터(T2)는 데이터선(Dj)과 제1 노드(N1)의 사이에 연결된다. 예를 들어, 제2 트랜지스터(T2)의 제1 전극(일 예로, 소스 전극)은 데이터선(Dj)에 연결되고, 제2 트랜지스터(T2)의 제2 전극(일 예로, 드레인 전극)은 제1 노드(N1)에 연결될 수 있다. 제2 트랜지스터(T2)의 게이트 전극은 주사선(Si)에 연결된다. 이러한 제2 트랜지스터(T2)는 주사선(Si)으로부터 게이트-온 전압(일 예로, 로우 레벨 전압)의 주사 신호(SSi)가 공급될 때 턴-온되어, 데이터선(Dj)과 제1 노드(N1)를 전기적으로 연결한다.
각각의 프레임 기간마다 데이터선(Dj)으로는 해당 프레임의 데이터 신호(DSj)가 공급되고, 데이터 신호(DSj)는 게이트-온 전압의 주사 신호(SSi)가 공급되는 기간 동안 턴-온된 제2 트랜지스터(T2)를 통해 제1 노드(N1)로 전달된다. 즉, 제2 트랜지스터(T2)는 각각의 데이터 신호(DSj)를 화소(PXL)의 내부로 전달하기 위한 스위칭 트랜지스터일 수 있다.
스토리지 커패시터(Cst)의 일 전극은 제1 전원(VDD)에 연결되고, 다른 전극은 제1 노드(N1)에 연결된다. 이러한 스토리지 커패시터(Cst)는 각각의 프레임 기간 동안 제1 노드(N1)로 공급되는 데이터 신호(DSj)에 대응하는 전압을 충전한다.
한편, 도 4에서는 화소 회로(PXC)에 포함되는 트랜지스터들, 일 예로 제1 및 제2 트랜지스터들(T1, T2)을 모두 P형 트랜지스터들로 도시하였으나, 반드시 이에 제한되는 것은 아니며, 제1 및 제2 트랜지스터들(T1, T2) 중 적어도 하나는 N형 트랜지스터로 변경될 수도 있다. 이외에도, 화소 회로(PXC)는 다양한 구조 및/또는 구동 방식의 화소 회로로 구성될 수 있다.
도 5를 참조하면, 화소 회로(PXC)는 센싱 제어선(SCLi) 및 센싱선(SLj)에 더 연결될 수 있다. 일 예로, 표시 영역(DA)의 i번째 수평 라인 및 j번째 수직 라인에 배치된 화소(PXL)의 화소 회로(PXC)는 표시 영역(DA)의 i번째 센싱 제어선(SCLi) 및 j번째 센싱선(SLj)에 연결될 수 있다. 화소 회로(PXC)는 제3 트랜지스터(T3)를 더 포함할 수 있다. 또는, 다른 실시예에서는 센싱선(SLj)이 생략되고, 해당 화소(PXL)(또는, 인접 화소)의 데이터선(Dj)을 통해 센싱 신호(SENj)를 검출함에 의해 화소(PXL)의 특성을 검출할 수도 있다.
제3 트랜지스터(T3)는 제1 트랜지스터(T1)와 센싱선(SLj)의 사이에 연결된다. 예를 들어, 제3 트랜지스터(T3)의 일 전극은 제1 전극(ELT1)에 연결된 제1 트랜지스터(T1)의 일 전극(일 예로, 소스 전극)에 연결되고, 제3 트랜지스터(T3)의 다른 전극은 센싱선(SLj)에 연결될 수 있다. 한편, 센싱선(SLj)이 생략되는 경우 제3 트랜지스터(T3)의 다른 전극은 데이터선(Dj)에 연결될 수도 있다.
제3 트랜지스터(T3)의 게이트 전극은 센싱 제어선(SCLi)에 연결된다. 센싱 제어선(SCLi)이 생략되는 경우, 제3 트랜지스터(T3)의 게이트 전극은 주사선(Si)에 연결될 수도 있다. 이와 같은 제3 트랜지스터(T3)는 소정의 센싱 기간 동안 센싱 제어선(SCLi)으로 공급되는 게이트-온 전압(일 예로, 하이 레벨 전압)의 센싱 제어 신호(SCSi)에 의해 턴-온되어 센싱선(SLj)과 제1 트랜지스터(T1)를 전기적으로 연결한다.
실시예에 따라, 센싱 기간은 표시 영역(DA)에 배치된 화소들(PXL) 각각의 특성(일 예로, 제1 트랜지스터(T1)의 문턱 전압 등)을 추출하는 기간일 수 있다. 상기 센싱 기간 동안 데이터선(Dj) 및 제2 트랜지스터(T2)를 통해 제1 노드(N1)에 제1 트랜지스터(T1)가 턴-온될 수 있는 소정의 기준 전압을 공급하거나, 각각의 화소(PXL)를 전류원 등에 연결함에 의해 제1 트랜지스터(T1)를 턴-온시킬 수 있다. 또한, 제3 트랜지스터(T3)로 게이트-온 전압의 센싱 제어 신호(SCSi)를 공급하여 제3 트랜지스터(T3)를 턴-온시킴에 의해 제1 트랜지스터(T1)를 센싱선(SLj)에 연결할 수 있다. 이후, 센싱선(SLj)을 통해 센싱 신호(SENj)를 획득하고, 센싱 신호(SENj)를 이용해 제1 트랜지스터(T1)의 문턱 전압 등을 비롯한 각 화소(PXL)의 특성을 검출할 수 있다. 각 화소(PXL)의 특성에 대한 정보는 표시 영역(DA)에 배치된 화소들(PXL) 사이의 특성 편차가 보상될 수 있도록 영상 데이터를 변환하는 데에 이용될 수 있다.
한편, 도 5에서는 제1, 제2 및 제3 트랜지스터들(T1, T2, T3)이 모두 N형 트랜지스터들인 실시예를 개시하였으나, 반드시 이에 제한되는 것은 아니다. 발명이 이에 한정되지는 않는다. 예를 들어, 제1, 제2 및 제3 트랜지스터들(T1, T2, T3) 중 적어도 하나는 P형 트랜지스터로 변경될 수도 있다.
또한, 도 4 및 도 5에서는 각각의 광원 유닛(LSU)을 구성하는 유효 광원들, 즉 발광 소자들(LD)이 모두 병렬로 연결된 실시예를 도시하였으나, 반드시 이에 제한되는 것은 아니다. 예를 들어, 도 6에 도시된 바와 같이 각 화소(PXL)의 광원 유닛(LSU)이 적어도 2단의 직렬 구조를 포함하도록 구성될 수도 있다. 도 6의 실시예들을 설명함에 있어, 도 4 및 도 5의 실시예들과 유사 또는 동일한 구성(일 예로, 화소 회로(PXC))에 대한 상세한 설명은 생략하기로 한다.
도 6을 참조하면, 광원 유닛(LSU)은 서로 직렬로 연결된 적어도 두 개의 발광 소자들을 포함할 수 있다. 일 예로, 광원 유닛(LSU)은 제1 전원(VDD)과 제2 전원(VSS)의 사이에 순방향으로 직렬 연결된 제1 발광 소자(LD1), 제2 발광 소자(LD2) 및 제3 발광 소자(LD3)를 포함할 수 있다. 제1, 제2 및 제3 발광 소자들(LD1, LD2, LD3)은 각각의 유효 광원을 구성할 수 있다.
이하에서는, 제1, 제2 및 제3 발광 소자들(LD1, LD2, LD3) 중 특정 발광 소자를 지칭할 때에는 해당 발광 소자를 “제1 발광 소자(LD1)”, “제2 발광 소자(LD2)” 또는 “제3 발광 소자(LD3)”로 명기하기로 한다. 그리고, 제1, 제2 및 제3 발광 소자들(LD1, LD2, LD3) 중 적어도 하나의 발광 소자를 임의로 지칭하거나, 제1, 제2 및 제3 발광 소자들(LD1, LD2, LD3)을 포괄적으로 지칭할 때에는 “발광 소자(LD)” 또는 “발광 소자들(LD)”이라 하기로 한다.
제1 발광 소자(LD1)의 제1 단부(일 예로, P형 단부)는 광원 유닛(LSU)의 제1 전극(즉, 제1 화소 전극)(ELT1) 등을 경유하여 제1 전원(VDD)에 연결된다. 그리고, 제1 발광 소자(LD1)의 제2 단부(일 예로, N형 단부)는 제1 중간 전극(IET1)을 통해 제2 발광 소자(LD2)의 제1 단부(일 예로, P형 단부)에 연결된다.
제2 발광 소자(LD2)의 제1 단부는 제1 발광 소자(LD1)의 제2 단부에 연결된다. 그리고, 제2 발광 소자(LD2)의 제2 단부(일 예로, N형 단부)는 제2 중간 전극(IET2)을 통해 제3 발광 소자(LD3)의 제1 단부(일 예로, P형 단부)에 연결된다.
제3 발광 소자(LD3)의 제1 단부는 제2 발광 소자(LD2)의 제2 단부에 연결된다. 그리고, 제3 발광 소자(LD3)의 제2 단부(일 예로, N형 단부)는 광원 유닛(LSU)의 제2 전극(즉, 제2 화소 전극)(ELT2) 등을 경유하여 제2 전원(VSS)에 연결될 수 있다. 상술한 방식으로, 제1, 제2 및 제3 발광 소자들(LD1, LD2, LD3)은 광원 유닛(LSU)의 제1 및 제2 전극들(ELT1, ELT2)의 사이에 순차적으로 직렬 연결될 수 있다.
한편, 도 6에서는 3단 직렬 구조로 발광 소자들(LD)을 연결하는 실시예를 도시하였으나, 반드시 이에 제한되는 것은 아니며, 두 개의 발광 소자들(LD)을 2단 직렬 구조로 연결하거나, 네 개 이상의 발광 소자들(LD)을 4단 이상의 직렬 구조로 연결할 수도 있다.
동일 조건(일 예로, 동일한 크기 및/또는 개수)의 발광 소자들(LD)을 이용하여 동일 휘도를 표현한다고 가정할 때, 발광 소자들(LD)을 직렬 연결한 구조의 광원 유닛(LSU)에서는 발광 소자들(LD)을 병렬 연결한 구조의 광원 유닛(LSU)에 비해 제1 및 제2 전극들(ELT1, ELT2)의 사이에 인가되는 전압은 증가하되, 광원 유닛(LSU)에 흐르는 구동 전류의 크기는 감소할 수 있다. 따라서, 직렬 구조를 적용하여 각 화소(PXL)의 광원 유닛(LSU)을 구성할 경우, 표시 패널(PNL)에 흐르는 패널 전류를 저감할 수 있다.
상술한 실시예들에서와 같이, 각각의 광원 유닛(LSU)은 제1 및 제2 전원들(VDD, VSS)의 사이에 순방향으로 연결되어 각각의 유효 광원을 구성하는 복수의 발광 소자들(LD)을 포함할 수 있다. 또한, 발광 소자들(LD) 사이의 연결 구조는 실시예에 따라 다양하게 변경될 수 있다. 예를 들어, 발광 소자들(LD)은 서로 직렬 또는 병렬로만 연결되거나, 직/병렬 혼합 구조로 연결될 수 있다.
이하에서는, 도 7을 참조하여 일 실시예에 따른 표시 장치에 포함된 화소(PXL)에 관하여 서술하도록 한다.
도 7은 일 실시예에 따른 표시 장치에 포함된 화소를 나타내는 단면도이다.
도 7을 참조하면, 화소(PXL)는 베이스 층(BSL), 화소 회로부(PCL), 및 표시 소자부(DPL)를 포함할 수 있다. 도 7 및 도 8에서는 설명의 편의를 위해, 도 4 내지 도 6에 도시된 트랜지스터들 중 제1 트랜지스터(T1)에 대응되는 트래지스터에 관한 구성을 기준으로 서술하도록 한다.
베이스 층(BSL)은 경성 또는 연성의 기판일 수 있다. 베이스 층(BSL)은 도 3을 참조하여 상술한 기판(SUB)일 수 있다. 일 예에 따르면, 베이스 층(BSL)은 경성(rigid) 소재 혹은 가요성(flexible) 소재를 포함할 수 있다. 일 예에 따르면, 가요성 소재는 폴리스티렌(polystyrene), 폴리비닐알코올(polyvinyl alcohol), 폴리메틸메타크릴레이트(Polymethyl methacrylate), 폴리에테르술폰(polyethersulfone), 폴리아크릴레이트(polyacrylate), 폴리에테르이미드(polyetherimide), 폴리에틸렌 나프탈레이트(polyethylene naphthalate), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate), 폴리페닐렌 설파이드(polyphenylene sulfide), 폴리아릴레이트(polyarylate), 폴리이미드(polyimide), 폴리카보네이트(polycarbonate), 셀룰로오스 트리아세테이트(cellulose triacetate), 셀룰로오스아세테이트 프로피오네이트(cellulose acetate propionate) 중 적어도 하나를 포함할 수 있다. 다만, 본 발명의 실시예에 적용되는 베이스 층(BSL)의 소재는 특정 예시에 한정되지 않는다.
화소 회로부(PCL)는 버퍼막(BFL), 제1 트랜지스터(T1), 게이트 절연막(GI), 제1 층간 절연막(ILD1), 제2 층간 절연막(ILD2), 브릿지 패턴(BRP), 전원선(PLE), 제1 컨택부(CNT1), 제2 컨택부(CNT2), 및 보호막(PSV)을 포함할 수 있다.
버퍼막(BFL)은 베이스 층(BSL) 상에 위치할 수 있다. 버퍼막(BFL)은 불순물이 외부로부터 확산되는 것을 방지할 수 있다. 버퍼막(BFL)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx) 등과 같은 금속 산화물 중 적어도 하나를 포함할 수 있다.
제1 트랜지스터(T1)는 박막 트랜지스터일 수 있다. 일 예에 따르면, 제1 트랜지스터(T1)는 박막 트랜지스터 중 구동 트랜지스터일 수 있다. 제1 트랜지스터(T1)는 반도체 층(SCL), 게이트 전극(GE), 소스 전극(SE), 및 드레인 전극(DE)을 포함할 수 있다.
반도체 층(SCL)은 버퍼막(BFL) 상에 위치할 수 있다. 반도체 층(SCL)은 폴리실리콘(polysilicon), 아몰퍼스 실리콘(amorphous silicon) 및 산화물 반도체 중 적어도 하나를 포함할 수 있다.
반도체 층(SCL)은 소스 전극(SE)과 접촉하는 제1 접촉 영역 및 드레인 전극(DE)과 접촉하는 제2 접촉 영역을 포함할 수 있다.
상기 제1 접촉 영역과 상기 제2 접촉 영역은 불순물이 도핑된 반도체 패턴일 수 있다. 상기 제1 접촉 영역과 상기 제2 접촉 영역 사이의 영역은 채널 영역일 수 있다. 상기 채널 영역은 불순물이 도핑되지 않은 진성 반도체 패턴일 수 있다.
게이트 절연막(GI)은 반도체 층(SCL) 상에 제공될 수 있다. 게이트 절연막(GI)은 무기 재료를 포함할 수 있다. 일 예에 따르면, 게이트 절연막(GI)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy) 및 알루미늄 산화물(AlOx) 중 적어도 하나를 포함할 수 있다. 실시예에 따라, 게이트 절연막(GI)은 유기 재료를 포함할 수도 있다.
게이트 전극(GE)은 게이트 절연막(GI) 상에 위치할 수 있다. 게이트 전극(GE)의 위치는 반도체 층(SCL)의 채널 영역의 위치와 대응될 수 있다. 예를 들어, 게이트 전극(GE)은 게이트 절연막(GI)을 사이에 두고 반도체 층(SCL)의 채널 영역 상에 배치될 수 있다.
제1 층간 절연막(ILD1)은 게이트 전극(GE) 상에 위치할 수 있다. 제1 층간 절연막(ILD1)은 게이트 절연막(GI)과 마찬가지로, 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy) 및 알루미늄 산화물(AlOx) 중 적어도 하나를 포함할 수 있다.
소스 전극(SE)과 드레인 전극(DE)은 제1 층간 절연막(ILD1) 상에 위치할 수 있다. 소스 전극(SE)은 게이트 절연막(GI)과 제1 층간 절연막(ILD1)을 관통하여 반도체 층(SCL)의 제1 접촉 영역과 접촉하고, 드레인 전극(DE)은 게이트 절연막(GI)과 제1 층간 절연막(ILD1)을 관통하여 반도체 층(SCL)의 제2 접촉 영역과 접촉할 수 있다.
제2 층간 절연막(ILD2)은 소스 전극(SE)과 드레인 전극(DE) 상에 위치할 수 있다. 제2 층간 절연막(ILD2)은 제1 층간 절연막(ILD1) 및 게이트 절연막(GI)과 마찬가지로, 무기 재료를 포함할 수 있다. 무기 재료로는, 제1 층간 절연막(ILD1) 및 게이트 절연막(GI)의 구성 물질로 예시된 물질들, 일 예로, 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy) 및 알루미늄 산화물(AlOx) 중 적어도 하나를 포함할 수 있다. 실시예에 따라, 제2 층간 절연막(ILD2)은 유기 재료를 포함할 수도 있다.
브릿지 패턴(BRP)은 제2 층간 절연막(ILD2) 상에 배치될 수 있다. 브릿지 패턴(BRP)은 제2 층간 절연막(ILD2)을 관통하는 컨택홀을 통해 드레인 전극(DE)과 전기적으로 연결될 수 있다.
전원선(PLE)은 제2 층간 절연막(ILD2) 상에 배치될 수 있다. 전원선(PLE)은 도 4 내지 도 6을 참조하여 상술한 제2 전원 배선(PL2)으로부터 전원을 인가 받을 수 있다.
보호막(PSV)은 제2 층간 절연막(ILD2) 상에 위치할 수 있다. 보호막(PSV)은 브릿지 패턴(BRP) 및 전원선(PLE)을 커버할 수 있다.
보호막(PSV)은 유기 절연막, 무기 절연막, 또는 상기 무기 절연막 상에 배치된 상기 유기 절연막을 포함하는 형태로 제공될 수 있다.
보호막(PSV)은 브릿지 패턴(BRP)의 일 영역과 전기적으로 연결되는 제1 컨택부(CNT1) 및 전원선(PLE)의 일 영역과 전기적으로 연결되는 제2 컨택부(CNT2)를 포함할 수 있다.
표시 소자부(DPL)는 제1 전극(ELT1), 제2 전극(ELT2), 제1 절연막(INS1), 제1 컨택홀(CH1), 제2 컨택홀(CH2), 뱅크 패턴(BNP), 제1 컨택 전극(CNE1), 제2 컨택 전극(CNE2), 발광 소자(LD), 뱅크(BNK), 및 제2 절연막(INS2)을 포함할 수 있다.
제1 전극(ELT1)은 보호막(PSV) 상에 배열될 수 있다. 제1 전극(ELT1)은 제2 전극(ELT2)과 동일한 층에 형성될 수 있다. 제1 전극(ELT1)은 제1 컨택부(CNT1)와 전기적으로 연결되어, 제1 전원(VDD)으로부터 전압이 인가되는 경로일 수 있다.
제2 전극(ELT2)은 보호막(PSV) 상에 배열될 수 있다. 제2 전극(ELT2)은 제1 전극(ELT1)과 동일한 층에 형성될 수 있다. 제2 전극(ELT2)은 제2 컨택부(CNT2)와 전기적으로 연결되어, 제2 전원(VSS)으로부터 전압이 인가되는 경로일 수 있다.
제1 전극(ELT1) 및 제2 전극(ELT2)은 발광 소자(LD)의 발광 효율이 개선되도록 발광 소자(LD)로부터 발산되는 광을 표시 장치의 표시 방향으로 반사할 수 있다. 이 때, 상기 표시 방향은 제3 방향(DR3)을 의미할 수 있다.
제1 절연막(INS1)은 보호막(PSV) 상에 위치할 수 있다. 제1 절연막(INS1)은 제2 층간 절연막(ILD2)과 마찬가지로, 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy) 및 알루미늄 산화물(AlOx) 중 적어도 하나를 포함할 수 있다.
제1 절연막(INS1)은 제1 전극(ELT1) 및 제2 전극(ELT2) 상에 배치되어, 전기적 연결을 안정시키고, 외부 영향을 감쇄시킬 수 있다.
뱅크(BNK)는 화소(PXL)의 발광 영역(도 9의 'EMA' 참조)을 정의하는 구조물일 수 있다. 발광 영역(EMA)은 발광 소자(LD)로부터 광이 방출되는 영역을 의미할 수 있다. 예를 들어, 뱅크(BNK)는 화소(PXL)의 발광 소자(LD)를 둘러싸도록 인접한 발광 소자(LD) 사이의 경계 영역에 배치될 수 있다.
뱅크(BNK)는 유기 재료 혹은 무기 재료 중 적어도 어느 하나를 포함할 수 있다.
제1 컨택 전극(CNE1) 및 제2 컨택 전극(CNE2)은 제1 절연막(INS1) 상에 위치할 수 있다. 제1 컨택 전극(CNE1) 및 제2 컨택 전극(CNE2)은 화소 회로부(PCL)와 발광 소자(LD) 사이에 위치할 수 있다. 제1 컨택 전극(CNE1) 및 제2 컨택 전극(CNE2)은 베이스 층(BSL)과 발광 소자(LD) 사이에 위치할 수 있다. 제1 컨택 전극(CNE1)은 제1 절연막(INS1)에 형성된 제1 컨택홀(CH1)을 통해 제1 전극(ELT1)과 전기적으로 연결될 수 있다. 제2 컨택 전극(CNE2)은 제1 절연막(INS1)에 형성된 제2 컨택홀(CH2)을 통해 제2 전극(ELT2)과 전기적으로 연결될 수 있다.
제1 전극(ELT1)을 통해 제공된 전기적 신호는 제1 컨택 전극(CNE1)을 통해 발광 소자(LD)에 제공될 수 있고, 이 때 제공된 전기적 신호를 기초로 발광 소자(LD)는 광을 발산할 수 있다. 제2 전극(ELT2)을 통해 제공된 전기적 신호는 제2 컨택 전극(CNE2)을 통해 발광 소자(LD)에 제공될 수 있다.
뱅크 패턴(BNP)은 상부 방향(일 예에 따르면, 상기 상부 방향은 제3 방향(DR3)을 의미할 수 있음)으로 돌출된 형상을 가질 수 있다. 뱅크 패턴(BNP)은 평면 상에서 볼 때 발광 소자(LD)가 배열되는 영역을 둘러싸는 형태로 배열될 수 있다.
제1 컨택 전극(CNE1), 제2 컨택 전극(CNE2), 및 뱅크 패턴(BNP)은 동일 공정 내에서 형성될 수 있다. 제1 컨택 전극(CNE1), 제2 컨택 전극(CNE2), 및 뱅크 패턴(BNP)은 단일 식각 공정 내에 형성될 수 있다. 제1 컨택 전극(CNE1), 제2 컨택 전극(CNE2), 및 뱅크 패턴(BNP)은, 식각 대상 레이어가 적층되고, 상기 식각 대상 레이어의 위치 별로 상이하게 식각되어 획득될 수 있다.
제1 컨택 전극(CNE1), 제2 컨택 전극(CNE2), 및 뱅크 패턴(BNP)은 동일한 물질을 포함할 수 있다. 제1 컨택 전극(CNE1), 제2 컨택 전극(CNE2), 및 뱅크 패턴(BNP)은 각각 동일한 물질로 구성될 수 있다. 일 예에 따르면, 제1 컨택 전극(CNE1), 제2 컨택 전극(CNE2), 및 뱅크 패턴(BNP)은 각각 투명 전도성 소재를 포함할 수 있다. 특히 제1 컨택 전극(CNE1), 제2 컨택 전극(CNE2), 및 뱅크 패턴(BNP)은 투명 전도성 고분자(transparent conductive polymer)를 포함할 수 있고, 일 예에 따르면, 제1 컨택 전극(CNE1), 제2 컨택 전극(CNE2), 및 뱅크 패턴(BNP)은 각각 동일한 조성비의 투명 전도성 고분자로 구성될 수 있다.
본 명세서에서 정의되는 "투명"은 소정의 투과도 이상으로 광을 투과시킬 수 있음을 의미할 수 있다. 제1 컨택 전극(CNE1) 및 제2 컨택 전극(CNE2)은 투명 전도성 소재를 포함하여 소정의 투광도를 만족할 수 있고, 이에 따라 발광 소자(LD)로부터 출력되는 광은 제1 및 제2 컨택 전극(CNE1, CNE2)을 투과하여 외부로 방출될 수 있다.
뱅크 패턴(BNP), 제1 및 제2 컨택 전극(CNE1, CNE2)에 관한 공정 및 상기 투명 전도성 고분자에 관한 상세한 내용은 도 10 내지 도 18을 참조하여 후술되므로 중복될 수 있는 내용은 생략하도록 한다.
발광 소자(LD)는 제1 컨택 전극(CNE1) 및 제2 컨택 전극(CNE2) 상에 위치할 수 있다. 발광 소자(LD)의 일 단부는 제1 컨택 전극(CNE1)과 접하고, 발광 소자(LD)의 타 단부는 제2 컨택 전극(CNE2)과 접할 수 있다. 발광 소자(LD)는 도 1 및 도 2를 참조하여 상술한 구조를 가질 수 있다.
제2 절연막(INS2)은 뱅크(BNK), 뱅크 패턴(BNP), 제1 컨택 전극(CNE1), 제2 컨택 전극(CNE2), 및 발광 소자(LD) 상에 배열될 수 있다. 제2 절연막(INS2)은 유기 재료 혹은 무기 재료 중 어느 하나를 포함할 수 있다. 제2 절연막(INS2)은 외부 영향으로부터 표시 소자부(DPL)의 구성을 보호할 수 있다. 실시 형태에 따라, 제2 절연막(INS2)의 적어도 일부는 발광 소자(LD)의 배면 상에 위치할 수 있다. 발광 소자(LD)의 배면 상에 형성된 제2 절연막(INS2)은 제2 절연막(INS2)이 발광 소자(LD) 상에 형성되는 과정에서 제1 절연막(INS1)과 발광 소자(LD) 사이의 빈 틈을 채울 수 있다.
이하에서는, 도 8을 참조하여 또 다른 실시예에 따른 표시 장치에 포함된 화소(PXL)에 관하여 서술하도록 한다. 다만 전술한 내용과 중복될 수 있는 내용에 대해서는 생략하도록 한다.
도 8은 또 다른 실시예에 따른 표시 장치에 포함된 화소를 나타내는 단면도이다.
또 다른 실시예 따른 표시 장치에 포함된 화소(PXL)는 제3 절연막(INS3) 및 제4 절연막(INS4)을 더 포함할 수 있고, 뱅크 패턴(BNP)을 포함하지 않을 수 있다.
또 다른 실시예에 따른 표시 장치에 포함된 화소(PXL)와 일 실시예에 따른 표시 장치에 포함된 화소(PXL)는 각각의 발광 소자(LD), 제1 및 제2 컨택 전극(CNE1, CNE2)에 관한 위치 관계가 상이할 수 있다.
도 8을 참조하면, 발광 소자(LD)는 제1 절연막(INS1) 상에 위치할 수 있다. 예를 들어, 제1 절연막(INS1)은 소정의 홈을 가질 수 있고, 발광 소자(LD)의 적어도 일부가 상기 소정의 홈으로부터 형성된 일 단부에 접하고, 발광 소자(LD)의 또 다른 일부가 상기 소정의 홈으로부터 형성된 타 단부에 접할 수 있다.
제3 절연막(INS3)은 발광 소자(LD) 상에 위치할 수 있다. 제3 절연막(INS3)은 도 2를 참조하여 상술한 발광 소자(LD)의 활성층(12)을 커버할 수 있다. 제3 절연막(INS3)의 적어도 일부는 발광 소자(LD)의 배면 상에 위치할 수 있다. 발광 소자(LD)의 배면 상에 형성된 제3 절연막(INS3)은 제3 절연막(INS3)이 발광 소자(LD) 상에 형성되는 과정에서 제1 절연막(INS1)과 발광 소자(LD) 사이의 빈 틈을 채울 수 있다.
제3 절연막(INS3)은 유기 재료 혹은 무기 재료 중 적어도 어느 하나를 포함할 수 있다. 이 때, 제3 절연막(INS3)이 유기 재료를 포함하는 경우, 상기 제3 절연막(INS3)은 유기 절연막일 수 있다.
제1 컨택 전극(CNE1) 및 제2 컨택 전극(CNE2) 각각의 적어도 일부는 발광 소자(LD) 상에 위치할 수 있다. 제1 컨택 전극(CNE1) 및 제2 컨택 전극(CNE2)은 발광 소자(LD)와 전기적으로 연결될 수 있다.
제1 컨택 전극(CNE1) 및 제2 컨택 전극(CNE2)은 도 7을 참조하여 상술한 바와 마찬가지로 투명 전도성 고분자를 포함할 수 있다.
또 다른 실시예에 따른 표시 장치에 포함된 제2 절연막(INS2)은 뱅크(BNK), 제1 컨택 전극(CNE1), 제3 절연막(INS3) 및 발광 소자(LD) 상에 위치할 수 있다. 즉 실시 형태에 따라, 제2 절연막(INS2)은 제1 컨택 전극(CNE1)과 제2 컨택 전극(CNE2) 사이에 배치될 수 있다. 이와 같이 제1 컨택 전극(CNE1)과 제2 컨택 전극(CNE2) 사이에 제2 절연막(INS2)을 형성하게 되면, 발광 소자(LD)의 일 단부 및 타 단부 간의 전기적 안정성을 확보할 수 있다. 이에 따라, 발광 소자(LD)의 일 단부 및 타 단부 사이에서 쇼트 결함이 발생하는 것을 방지할 수 있다.
제4 절연막(INS4)은 뱅크(BNK), 제2 절연막(INS2), 및 제2 컨택 전극(CNE2) 상에 배열될 수 있다. 예를 들어, 제4 절연막(INS4)은 표시 소자부(DPL)의 최외곽을 커버하여, 외부 영향으로부터 표시 소자부(DPL)의 구성을 보호할 수 있다.
제4 절연막(INS4)은 유기 물질 혹은 무기 물질을 포함할 수 있고, 예를 들어, 제4 절연막(INS4)은 제1 절연막(INS1)을 참조하여 예시적으로 열거한 물질 중 어느 하나를 포함할 수 있다.
이하에서는, 도 9를 참조하여, 일 실시예에 따른 표시 장치에 구비된 광 제어부(LCP) 및 상부 기판(UPL)에 관하여 서술한다. 다만 설명의 편의를 위해, 화소 회로부(PCL) 및 표시 소자부(DPL)에 관한 구체적인 구조 및 중복될 수 있는 내용은 생략하며 광 제어부(LCP)를 포함한 구조에 관하여 상세하게 서술한다.
도 9는 도 3의 Ⅰ~Ⅰ'에 따른 단면도이다.
광 제어부(LCP)는 표시 소자부(DPL) 상에 위치할 수 있다. 광 제어부(LCP)는 색상 변환부(CCL) 및 색상 필터부(CFL)를 포함할 수 있다.
실시 형태에 따라 표시 소자부(DPL)와 광 제어부(LCP) 사이에 위치하는 충진층(510)이 제공될 수 있다. 충진층(510)은 에폭시, 우레탄 아크릴레이트, 에폭시 아크릴레이트 또는 실리콘 류(예를 들어, 비스페놀 A 타입 에폭시, 싸이클로 알리파틱 에폭시 레진, 페닐 실리콘 레진, 고무, 알리파틱 우레탄 아크릴레이트 등) 계열의 수지를 포함할 수 있다. 혹은 충진층(510)은 헥사메틸디실록산(hexamethyldisiloxane), 옥타메틸트리실록산(octamethyltrisiloxane), 데카메틸테트라실록산(decamethyltetrasiloxane), 도데카메틸펜타실록산(dodecamethylpentasiloxane) 및 폴리디메틸실록산(polydimethylsiloxanes)으로 이루어진 군에서 선택된 물질을 포함할 수 있다. 하지만 충진층(510)에 포함되는 물질은 상술된 예시에 한정되지 않으며, 공지된 다양한 충진재가 적용될 수 있다.
색상 변환부(CCL)는 블랙 매트릭스(BM), 복수의 파장 변환 패턴(530, 540), 및 제1 광 투과 패턴(550)을 포함할 수 있다. 복수의 파장 변환 패턴(530, 540)은 제1 파장 변환 패턴(530) 및 제2 파장 변환 패턴(540)을 포함할 수 있다.
블랙 매트릭스(BM)는 비발광 영역(NEA) 내의 색상 필터부(CFL)와 표시 소자부(DPL) 사이에 위치할 수 있다. 블랙 매트릭스(BM)는 발광 영역(EMA) 및 비발광 영역(NEA)을 정의할 수 있다.
발광 영역(EMA)은 광이 방출되는 영역을 의미하며, 비발광 영역(NEA)은 광이 방출되지 않는 영역을 의미할 수 있다. 예를 들어, 블랙 매트릭스(BM)가 배치되는 영역은 광이 방출되지 않는 비발광 영역(NEA)에 해당할 수 있다. 블랙 매트릭스(BM)는 차광성 및/또는 반사성 물질을 포함할 수 있다.
제1 파장 변환 패턴(530)은 평면 상에서 볼 때, 제1 화소(PXL1)의 발광 영역(EMA) 내에 위치할 수 있다.
제1 파장 변환 패턴(530)은 제1 파장 변환 물질(531), 제1 베이스 수지(532) 및 제1 산란체(533)를 포함할 수 있다.
제1 파장 변환 물질(531)은 인가되는 광의 피크 파장을 변환시킬 수 있다. 일 예에 따르면 제1 파장 변환 물질(531)은 청색광을 610nm 내지 650nm의 파장을 가지는 적색광으로 변환시킬 수 있다.
제1 파장 변환 물질(531)은 양자점(QD; Quantum Dot), 양자 막대 혹은 형광체일 수 있다.
이 때, 양자점은 전자가 전도대에서 가전자대로 전이하면서 특정 파장의 광을 방출하는 입자상 물질을 의미할 수 있다. 양자점은 반도체 나노 결정 물질일 수 있다. 양자점은 그 조성 및 크기에 따라 특정 밴드갭을 가져 광을 흡수한 후 고유의 파장을 갖는 광을 방출할 수 있다. 양자점의 반도체 나노 결정의 예로는 IV족계 나노 결정, II-VI족계 화합물 나노 결정, III-V족계 화합물 나노 결정, IV-VI족계 나노 결정 또는 이들의 조합 등을 들 수 있다.
제1 베이스 수지(532)는 광 투과율이 높고, 제1 파장 변환 물질(531)에 대한 분산 특성이 우수할 수 있다. 예를 들어, 제1 베이스 수지(532)는 에폭시계 수지, 아크릴계 수지, 카도계 수지 또는 이미드계 수지 등의 유기 재료를 포함할 수 있다.
제1 산란체(533)는 제1 베이스 수지(532)와 상이한 굴절율을 가지고, 제1 베이스 수지(532)와 광학 계면을 형성할 수 있다. 제1 산란체(533)는 광 산란 입자일 수 있다. 일 예에 따르면, 제1 산란체(533)는 금속 산화물 입자 또는 유기 입자일 수 있다.
제2 파장 변환 패턴(540)은 평면 상에서 볼 때, 제2 화소(PXL2)의 발광 영역(EMA) 내에 위치할 수 있다. 제2 파장 변환 패턴(540)은 제2 파장 변환 물질(541), 제2 베이스 수지(542) 및 제2 산란체(543)를 포함할 수 있다.
제2 파장 변환 물질(541)은 인가되는 광의 피크 파장을 변환시킬 수 있다. 일 예에 따르면 제2 파장 변환 물질(541)은 청색광을 510nm 내지 550nm의 파장을 가지는 녹색광으로 변환시킬 수 있다.
제2 파장 변환 물질(541)은 양자점, 양자 막대 혹은 형광체일 수 있다.
제2 베이스 수지(542)는 광 투과율이 높고, 제2 파장 변환 물질(541)에 대한 분산 특성이 우수할 수 있다. 예를 들어, 제2 베이스 수지(542)는 제1 베이스 수지(532)와 마찬가지로, 에폭시계 수지, 아크릴계 수지, 카도계 수지 또는 이미드계 수지 등의 유기 재료를 포함할 수 있다.
제2 산란체(543)는 제2 베이스 수지(542)와 상이한 굴절율을 가지고, 제2 베이스 수지(542)와 광학 계면을 형성할 수 있다. 제2 산란체(543)는 광 산란 입자일 수 있다.
제1 광 투과 패턴(550)은 평면 상에서 볼 때, 제3 화소(PXL3)의 발광 영역(EMA) 내에 위치할 수 있다. 제1 광 투과 패턴(550)은 제3 베이스 수지(552) 및 제3 산란체(553)를 포함할 수 있다.
제3 베이스 수지(552)는 광 투과율이 높고, 제3 산란체(553)에 대한 분산 특성이 우수할 수 있다. 예를 들어, 제3 베이스 수지(552)는 제1 베이스 수지(532)과 마찬가지로, 에폭시계 수지, 아크릴계 수지, 카도계 수지 또는 이미드계 수지 등의 유기 재료를 포함할 수 있다.
제3 산란체(553)는 제3 베이스 수지(552)와 상이한 굴절율을 가지고, 제3 베이스 수지(552)와 광학 계면을 형성할 수 있다. 일 예에 따르면, 제3 산란체(553)는 광 산란 입자일 수 있다.
캡핑층(582)은 컬러 필터(CF)와 함께 제1 파장 변환 패턴(530), 제2 파장 변환 패턴(540), 및 제1 광 투과 패턴(550)을 밀봉할 수 있고, 이에 따라 외부로부터 수분 또는 공기 등의 불순물이 침투하여 제1 파장 변환 패턴(530), 제2 파장 변환 패턴(540) 및 제1 광 투과 패턴(550)을 손상시키거나 오염시키는 것을 방지할 수 있다. 캡핑층(582)은 무기 재료 혹은 유기 재료 중 적어도 어느 하나를 포함할 수 있다.
색상 필터부(CFL)는 차광 패턴(LBP) 및 복수의 컬러 필터(CF)를 포함할 수 있다. 복수의 컬러 필터(CF)는 제1 컬러 필터(CF1), 제2 컬러 필터(CF2), 및 제3 컬러 필터(CF3)를 포함할 수 있다.
차광 패턴(LBP)은 비발광 영역(NEA) 내에 위치할 수 있다. 차광 패턴(LBP)은 발광 영역(EMA)의 경계를 따라 배치되고, 광 투과를 차단할 수 있다. 차광 패턴(LBP)은 차광성 재료를 포함할 수 있다. 일 예에 따르면 차광 패턴(LBP)은 블랙 매트릭스(BM)와 동일한 물질로 구성될 수 있으나 이에 한정되지 않는다.
복수의 컬러 필터(CF) 중 어느 하나는 특정 파장을 가지는 광을 선택적으로 투과하되, 상기 특정 파장과 상이한 파장의 광을 흡수할 수 있다. 컬러 필터(CF)를 통과한 광은 적색(red), 녹색(green) 및 청색(blue)의 삼원색 등 기본색(primary color) 중 하나를 표시할 수 있다. 다만 컬러 필터(CF)를 통과한 광의 표시 색이 기본색으로 제한되는 것은 아니며, 청록색(cyan), 자홍색(magenta), 옐로(yellow) 및 화이트(white) 계열의 색 중 어느 하나를 표시할 수도 있다.
제1 컬러 필터(CF1)는 제1 화소(PXL1)의 발광 영역(EMA)에 배치될 수 있다. 제1 컬러 필터(CF1)는 제1 색의 광을 투과하되, 제2 색의 광 및 제3 색의 광을 흡수할 수 있다. 제1 컬러 필터(CF1)는 제1 색에 관한 색제(colorant)를 포함할 수 있다.
제2 컬러 필터(CF2)는 제2 화소(PXL2)의 발광 영역(EMA)에 배치될 수 있다. 제2 컬러 필터(CF2)는 제2 색의 광을 투과하되, 제1 색의 광 및 제3 색의 광을 흡수할 수 있다. 제2 컬러 필터(CF2)는 제2 색에 관한 색제를 포함할 수 있다.
제3 컬러 필터(CF3)는 제3 화소(PXL3)의 발광 영역(EMA)에 배치될 수 있다. 제3 컬러 필터(CF3)는 제3 색의 광을 투과하되, 제1 색의 광 및 제2 색의 광을 흡수할 수 있다. 제3 컬러 필터(CF3)는 제3 색에 관한 색제를 포함할 수 있다.
상부 기판(UPL)는 광 제어부(LCP) 상에 배치될 수 있다. 상부 기판(UPL)은 광 투과성을 가지는 물질을 포함할 수 있다. 상부 기판(UPL)은 경성(rigid) 기판이거나 가요성(flexible) 기판일 수 있다. 일 예에 따르면, 상부 기판(UPL)은 윈도우 부재 혹은 봉지 기판일 수 있다.
이하에서는 도 10 내지 도 13을 참조하여 일 실시예에 따른 표시 장치의 제조 방법에 관하여 서술한다.
도 10 내지 도 13은 일 실시예에 따른 표시 장치의 제조 방법의 공정 단계별 단면도들이다.
도 10을 참조하면, 베이스 층(BSL) 및 베이스 층(BSL) 상에 위치한 화소 회로부(PCL)를 준비할 수 있다. 화소 회로부(PCL) 상에는 제1 전극(ELT1) 및 제2 전극(ELT2)이 형성될 수 있다. 도 10에 상세히 도시되지 않았으나, 제1 전극(ELT1) 및 제2 전극(ELT2)은 각각 화소 회로부(PCL)에 구비된 제1 컨택부(CNT1) 및 제2 컨택부(CNT2)와 전기적으로 연결될 수 있다. 그리고 제1 절연막(INS1)은 제1 전극(ELT1) 및 제2 전극(ELT2)을 덮도록 배열될 수 있다.
제1 절연막(INS1)에는 제1 전극(ELT1) 및 제2 전극(ELT2)과 각각 유체적으로 연결되는 컨택홀이 형성될 수 있다. 상기 컨택홀은 제1 절연막(INS1)을 관통하는 홀(hole) 형상을 가질 수 있다.
도 11을 참조하면, 투명 전도성 고분자 층(100)을 제1 절연막(INS1) 상에 위치시킬 수 있다. 투명 전도성 고분자 층(100)은 투명 전도성 고분자를 포함할 수 있다.
일 예에 따르면, 투명 전도성 고분자는 폴리(3,4-에틸렌디옥시티오펜):폴리스티렌 설포네이트(PEDOT:PSS; poly(3,4-ethylenedioxythiophene):poly(styrenesulfonate)), 폴리아세틸렌(polyacetylene), 폴리피롤(polypyrrole), 폴리티오펜(polythiophene), 폴리파라페닐렌(poly(para-phenylene)), 폴리(3,4-에틸렌디옥시티오펜)(poly(3,4-ethlenedixoythiophene)), 폴리페닐렌 설파이드(polyphenylene sulfide), 폴리파라페닐렌 비닐렌(poly(para-phenylene vinylene)), 및 폴리아닐린(polyaniline) 중 적어도 어느 하나를 포함할 수 있으나 이에 한정되지 않는다.
실시 형태에 따라 투명 전도성 고분자 층(100)에는, 투명 전도성 고분자 층(100)의 전기 전도성이 향상되도록 소정의 도펀트가 첨가될 수 있다.
일 예에 따르면, 상기 소정의 도펀트는 디메틸 설폭사이드(dimethyl sulfoxide), 메틸피롤리돈(N-methylpyrrolidone), 에틸렌 글라이콜(ethylene glycol), 메탄올(methanol), 에탄올(ethanol), 및 아이소프로필 알코올(isopropyl alcohol) 중 적어도 어느 하나를 포함할 수 있다.
투명 전도성 고분자 층(100)의 두께는 이후 획득되는 뱅크 패턴(BNP)의 두께보다 적어도 얇거나 동일할 수 있다.
투명 전도성 고분자 층(100)의 적어도 일부는 제1 컨택 전극(CNE1), 제2 컨택 전극(CNE2), 및 뱅크 패턴(BNP)이 위치하는 영역에 위치할 수 있다. 즉 투명 전도성 고분자 층(100)이 제1 절연막(INS1) 상에 위치한 이후 수행되는 식각 공정에 의해 제거되지 않는 적어도 일부는 제1 컨택 전극(CNE1), 제2 컨택 전극(CNE2), 및 뱅크 패턴(BNP) 중 적어도 어느 하나일 수 있다.
투명 전도성 고분자 층(100)의 적어도 일부는 제1 절연막(INS1)에 형성된 관통홀에 제공될 수 있다. 투명 전도성 고분자 층(100)의 적어도 일부는 제1 컨택홀(CH1) 및 제2 컨택홀(CH2)에 제공될 수 있다. 투명 전도성 고분자 층(100)은 투명 전도성 고분자를 포함하여 소정의 전기 전도도를 가지므로, 제1 전극(ELT1) 및 제2 전극(ELT2) 각각은 제1 컨택홀(CH1) 및 제2 컨택홀(CH2)을 통해 투명 전도성 고분자 층(100)과 전기적으로 연결될 수 있다.
도 12를 참조하면, 투명 전도성 고분자 층(100)에 대한 노광(photolithography) 공정, 현상(develop) 공정, 및 식각(etching) 공정을 수행할 수 있다. 도면에 도시되지 않았으나, 투명 전도성 고분자 층(100) 상에는 감광성 물질(photosensitive material)을 포함하는 포토레지스트 층이 도포될 수 있다.
투명 전도성 고분자 층(100)에 대한 노광 및 현상 공정에서는 제1-1 마스크 영역(200a) 및 제1-2 마스크 영역(200b)을 포함하는 제1 마스크(200)가 이용될 수 있다. 제1-1 마스크 영역(200a)에서 제1 마스크(200)의 광 투과율은 제1-2 마스크 영역(200b)에서 제1 마스크(200)의 광 투과율보다 적어도 작을 수 있다. 일 예에 따르면, 제1-1 마스크 영역(200a)은 하프톤(half-tone) 영역일 수 있고, 제1-2 마스크 영역(200b)은 풀톤(full-tone) 영역일 수 있다.
노광 공정을 진행하는 경우, 제1-1 마스크 영역(200a)은 평면 상에서 볼 때, 제1 컨택 전극(CNE1) 및/또는 제2 컨택 전극(CNE2)과 중첩할 수 있다. 제1-2 마스크 영역(200b)은 평면 상에서 볼 때, 뱅크 패턴(BNP)과 중첩할 수 있다.
제1 마스크(200)의 제1-1 마스크 영역(200a)과 제1 마스크(200)의 제1-2 마스크 영역(200b) 간의 광 투과율 차이로 인해, 상기 포토레지스트 층이 제거되는 양이 제1 마스크(200)의 영역 별로 상이할 수 있다. 이로 인해 노광 공정이 수행된 이후, 제1 및 제2 컨택 전극(CNE1, 2)에 대응되는 영역에서의 상기 포토레지스트 층의 두께는 뱅크 패턴(BNP)에 대응되는 영역에서의 상기 포토레지스트 층의 두께와 상이할 수 있다.
이후, 노광 공정이 수행되어 적어도 일부 영역에 대한 두께가 상이한 상기 포토레지스트 층을 식각 마스크로 이용하여 투명 전도성 고분자 층(100)을 식각할 수 있다. 본 식각 공정이 수행되는 경우 투명 전도성 고분자 층(100)의 적어도 일부가 제거되어, 뱅크 패턴(BNP), 제1 및 제2 컨택 전극(CNE1, CNE2)이 제공될 수 있고, 뱅크 패턴(BNP)의 두께는 제1 및 제2 컨택 전극(CNE1, CNE2)의 두께에 비해 두꺼울 수 있다.
결국 뱅크 패턴(BNP)과 제1 및 제2 컨택 전극(CNE1, CNE2)은 동일한 공정 내에서 수행될 수 있다. 뱅크 패턴(BNP)과 제1 및 제2 컨택 전극(CNE1, CNE2)은 동일 시점에 획득될 수 있다. 따라서 뱅크 패턴(BNP)과 제1 및 제2 컨택 전극(CNE1, CNE2)을 별개 공정에서 수행되는 경우와 비교 할 때, 일 실시예에 의하면, 공정 단계가 생략될 수 있고, 요구되는 마스크 개수가 감소될 수 있으며 결국 요구되는 공정 비용이 감소될 수 있다.
도 13을 참조하면, 발광 소자(LD)를 제1 컨택 전극(CNE1) 및 제2 컨택 전극(CNE2) 상에 배열할 수 있다. 도 7을 참조하여 상술한 바와 같이 발광 소자(LD)의 일 단은 제1 컨택 전극(CNE1)과 연결되고, 발광 소자(LD)의 타 단은 제2 컨택 전극(CNE2)과 연결될 수 있다.
그리고 획득된 뱅크 패턴(BNP), 제1 및 제2 컨택 전극(CNE1, CNE2), 및 발광 소자(LD) 상에는 제2 절연막(INS2)이 배열될 수 있다. 도 7에서 상술한 바와 같이 제2 절연막(INS2)은 표시 소자부(DPL), 특히 발광 소자(LD)에 대한 외부 영향을 감쇄시킬 수 있다.
이하에서는, 도 14 내지 도 18을 참조하여 또 다른 실시예에 따른 표시 장치의 제조 방법에 관하여 서술한다. 또 다른 실시예와 관련하여, 상술된 내용과 중복될 수 있는 내용은 간략히 서술한다.
도 14 내지 도 18은 또 다른 실시예에 따른 표시 장치의 제조 방법의 공정 단계별 단면도들이다. 이하에서는, 도 10 내지 도 13을 참조하여 상술한 내용과 중복되는 내용을 간략히 설명하거나 생략하도록 한다.
도 14를 참조하면, 베이스 층(BSL) 및 베이스 층(BSL) 상에 위치한 화소 회로부(PCL)를 준비할 수 있다. 화소 회로부(PCL) 상에는 제1 전극(ELT1) 및 제2 전극(ELT2)이 위치될 수 있다.
도 15를 참조하면, 발광 소자(LD)를 제1 절연막(INS1) 상에 배치시킬 수 있다. 제1 절연막(INS1)에는 소정의 개구가 구비되어, 발광 소자(LD)의 배면 중 적어도 일부는 제1 절연막(INS1)과 물리적으로 접촉하지 않을 수 있다. 발광 소자(LD)가 제1 절연막(INS1) 상에 위치되면, 발광 소자(LD) 상에 제3 절연막(INS3)을 배열할 수 있다. 제3 절연막(INS3)은 발광 소자(LD)의 제1 단부 및 상기 제1 단부와는 반대 측의 제2 단부가 개방되도록 발광 소자(LD) 상에 배열될 수 있다. 그리고 도 8을 참조하여 상술한 바와 같이 실시 형태에 따라, 제3 절연막(INS3)의 적어도 일부는 제1 절연막(INS1)의 상기 소정의 개구에 제공될 수 있다.
도 16을 참조하면, 제1 절연막(INS1) 상에 투명 전도성 고분자 층(100)을 형성할 수 있다. 투명 전도성 고분자 층(100)은 발광 소자(LD) 및 제3 절연막(INS3)을 적어도 커버하도록 위치될 수 있다. 투명 전도성 고분자 층(100)은 소정의 투과율 및 소정의 전기 전도성을 가지는 투명 전도성 고분자를 적어도 포함할 수 있다. 투명 전도성 고분자 층(100)의 적어도 일부는 제1 절연막(INS1)에 형성된 제1 컨택홀(CH1) 및 제2 컨택홀(CH2)에 제공될 수 있다. 이로 인해 투명 전도성 고분자 층(100)은 제1 전극(ELT1) 및 제2 전극(ELT2)에 전기적으로 연결될 수 있다.
도 17을 참조하면, 투명 전도성 고분자 층(100)이 형성된 이후, 형성된 투명 전도성 고분자 층(100)에 대한 노광 공정, 현상 공정, 및 식각 공정을 수행할 수 있다. 도면에 도시되지 않았으나 포토레지스트 층이 적층될 수 있다. 투명 전도성 고분자 층(100)에 대한 노광 및 현상 공정에서는 제2 마스크 영역(300a)을 포함하는 제2 마스크(300)가 이용될 수 있다.
제2 마스크(300)의 제2 마스크 영역(300a)에 투과되는 광은 입사되는 광에 비해 낮은 세기를 가질 수 있다. 제2 마스크(300)의 제2 마스크 영역(300a)에서의 투과율은 제2 마스크(300)의 제2 마스크 영역(300a) 외 영역에서의 투과율보다 클 수 있다. 일 예에 따르면, 제2 마스크 영역(300a)은 하프톤 영역일 수 있다.
노광 공정을 진행하는 경우, 제2 마스크(300)의 제2 마스크 영역(300a)은 제1 컨택 전극(CNE1) 및/또는 제2 컨택 전극(CNE2)과 중첩할 수 있다. 평면 상에서 볼 때, 제1 컨택 전극(CNE1)의 배열되는 영역 및 제2 컨택 전극(CNE2)이 배열되는 영역은 제2 마스크 영역(300a) 내에 위치할 수 있다. 이로 인해, 제2 마스크 영역(300a)에 대응되는 상기 포토레지스트 층의 두께는 제2 마스크 영역(300a)에 대응되지 않는 상기 포토레지스트 층의 두께와 상이할 수 있고, 노광 공정 중 적어도 일부가 제거된 상기 포토레지스트 층을 식각 마스크로 사용하여 투명 전도성 고분자 층(100)을 식각할 수 있다. 식각 공정이 진행되면, 제1 컨택 전극(CNE1) 및 제2 컨택 전극(CNE2)이 제공될 수 있다.
도 18을 참조하면, 제1 절연막(INS1) 및 제1 컨택 전극(CNE1) 상에 제2 절연막(INS2)을 위치시킬 수 있다. 제2 절연막(INS2)의 적어도 일부는 발광 소자(LD) 상에 위치하되, 제1 컨택 전극(CNE1)과 제2 컨택 전극(CNE2) 사이에 위치할 수 있다. 제1 절연막(INS1)을 위치한 이후, 제1 절연막(INS1), 제2 절연막(INS2), 및 제2 컨택 전극(CNE2) 상에 제4 절연막(INS4)을 위치시킬 수 있다. 도 18에서는, 제2 절연막(INS2)의 적어도 일부가 제1 컨택 전극(CNE1)과 제2 컨택 전극(CNE2) 사이, 및 제1 컨택 전극(CNE1) 상에 위치하고, 제4 절연막(INS4)이 제2 절연막(INS2) 상에 위치하는 것으로 표현되었으나, 이에 한정되지 않는다. 실시 형태에 따라, 제4 절연막(INS4)의 적어도 일부가 제1 컨택 전극(CNE1)과 제2 컨택 전극(CNE2) 사이, 및 제2 컨택 전극(CNE2) 상에 위치하고, 제2 절연막(INS2)이 제4 절연막(INS4) 상에 위치할 수 있다.
결국 실시예에 따른 표시 장치는, 제1 컨택 전극(CNE1) 및 제2 컨택 전극(CNE2)이 동일 공정 내에서 형성될 수 있고, 더 나아가 제1 및 제2 컨택 전극(CNE1, CNE2)은 뱅크 패턴(BNP)과 동일 공정 내에서 형성될 수 있다. 이는 공정 단계가 간소화 혹은 생략될 수 있다는 점을 시사하고, 이로 인해 실시예에 따른 표시 장치를 제조하기 위해 소요되는 비용이 경감될 수 있음을 의미한다.
이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 따라서, 이상에서 설명한 본 발명의 실시예들은 서로 별개로 또는 조합되어 구현되는 것도 가능하다.
따라서, 본 발명에 개시된 실시 예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시 예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
LD: 발광 소자
PNL: 표시 패널
PXL: 화소
DA, NDA: 표시 영역, 비표시 영역
PXC: 화소 회로
BSL: 베이스 층
PCL: 화소 회로부
DPL: 표시 소자부
LCP: 광 제어부
ELT1, ELT2: 제1 전극, 제2 전극
CNE1, CNE2: 제1 컨택 전극, 제2 컨택 전극
BNP: 뱅크 패턴
BNK: 뱅크
100: 투명 전도성 고분자 층
200: 제1 마스크
200a, 200b: 제1-1 마스크 영역, 제1-2 마스크 영역
300: 제2 마스크
300a: 제2 마스크 영역

Claims (20)

  1. 기판; 및
    상기 기판 상에 위치하고, 표시 방향으로 광을 발산할 수 있는 발광 소자를 포함하는 표시 소자부; 를 포함하고,
    상기 표시 소자부는, 각각 상기 발광 소자와 전기적으로 연결되는 제1 컨택 전극 및 제2 컨택 전극, 상기 표시 방향으로 돌출된 형상을 가지는 뱅크 패턴을 포함하고,
    상기 제1 컨택 전극, 상기 제2 컨택 전극 및 상기 뱅크 패턴 중 적어도 어느 하나는 투명 전도성 고분자(transparent conductive polymer)를 포함하는, 표시 장치.
  2. 제1 항에 있어서,
    상기 제1 컨택 전극, 상기 제2 컨택 전극, 및 상기 뱅크 패턴은 각각 동일한 조성비의 투명 전도성 고분자로 구성되는, 표시 장치.
  3. 제1 항에 있어서,
    상기 제1 컨택 전극과 상기 제2 컨택 전극은 상기 기판과 상기 발광 소자 사이에 위치하는, 표시 장치.
  4. 제1 항에 있어서,
    상기 제1 컨택 전극과 제1 컨택홀을 통해 전기적으로 연결된 제1 전극 및 상기 제2 컨택 전극과 제2 컨택홀을 통해 전기적으로 연결된 제2 전극을 더 포함하는, 표시 장치.
  5. 제4 항에 있어서,
    상기 제1 컨택홀 및 상기 제2 컨택홀이 형성되고 상기 제1 전극 및 상기 제2 전극 상에 배열된 제1 절연막; 을 더 포함하고,
    상기 제1 컨택 전극, 상기 제2 컨택 전극, 및 상기 뱅크 패턴은 상기 제1 절연막 상에 위치하는, 표시 장치.
  6. 제1 항에 있어서,
    상기 투명 전도성 고분자는, 폴리(3,4-에틸렌디옥시티오펜):폴리스티렌 설포네이트(PEDOT:PSS; poly(3,4-ethylenedioxythiophene):poly(styrenesulfonate)), 폴리아세틸렌(polyacetylene), 폴리피롤(polypyrrole), 폴리티오펜(polythiophene), 폴리파라페닐렌(poly(para-phenylene)), 폴리(3,4-에틸렌디옥시티오펜)(poly(3,4-ethlenedixoythiophene)), 폴리페닐렌 설파이드(polyphenylene sulfide), 폴리파라페닐렌 비닐렌(poly(para-phenylene vinylene)), 및 폴리아닐린(polyaniline) 중 적어도 어느 하나를 포함하는, 표시 장치.
  7. 제6 항에 있어서,
    상기 투명 전도성 고분자는, 디메틸 설폭사이드(dimethyl sulfoxide), 메틸피롤리돈(N-methylpyrrolidone), 에틸렌 글라이콜(ethylene glycol), 메탄올(methanol), 에탄올(ethanol), 및 아이소프로필 알코올(isopropyl alcohol) 중 적어도 어느 하나를 포함하는, 표시 장치.
  8. 기판을 준비하는 단계;
    상기 기판 상에 제1 전극 및 제2 전극을 형성하는 단계;
    상기 제1 전극 및 상기 제2 전극을 커버하도록 제1 절연막을 배열하는 단계;
    상기 제1 절연막 상에 투명 전도성 고분자 층을 위치시키는 단계;
    상기 투명 전도성 고분자 층 상에 감광성 물질을 포함하는 포토레지스트 층을 도포하는 단계;
    제1 마스크를 이용하여 상기 포토레지스트 층의 적어도 일부를 제거하는 단계;
    상기 제거하는 단계에서 적어도 일부가 제거된 포토레지스트 층을 식각 마스크로 하여, 상기 투명 전도성 고분자 층을 식각하는 단계; 및
    표시 방향으로 광을 발산할 수 있는 발광 소자를 제공하는 단계; 를 포함하는, 표시 장치 제조 방법.
  9. 제8 항에 있어서,
    상기 투명 전도성 고분자 층을 식각하는 단계에서는, 상기 발광 소자의 일 단과 전기적으로 연결되는 제1 컨택 전극 및 상기 발광 소자의 타 단과 전기적으로 연결되는 제2 컨택 전극이 획득되는, 표시 장치 제조 방법.
  10. 제9 항에 있어서,
    상기 투명 전도성 고분자 층을 식각하는 단계에서는, 상기 표시 방향으로 돌출된 형상을 가지는 뱅크 패턴이 획득되는, 표시 장치 제조 방법.
  11. 제10 항에 있어서,
    상기 투명 전도성 고분자 층을 식각하는 단계에서는, 상기 제1 컨택 전극, 상기 제2 컨택 전극, 및 상기 뱅크 패턴이 동일 시점에 형성되는, 표시 장치 제조 방법.
  12. 제10 항에 있어서,
    상기 발광 소자를 제공하는 단계는, 상기 투명 전도성 고분자 층을 식각하는 단계 이후에 수행되어, 상기 제1 컨택 전극의 적어도 일부 및 상기 제2 컨택 전극의 적어도 일부는 상기 기판과 상기 발광 소자 사이에 위치하는, 표시 장치 제조 방법.
  13. 제10 항에 있어서,
    상기 위치시키는 단계에서 제공된 상기 투명 전도성 고분자 층의 적어도 일부는 상기 식각하는 단계에서 제1 및 제2 컨택 전극으로 제공되고, 상기 투명 전도성 고분자 층의 또 다른 적어도 일부는 상기 식각하는 단계에서 뱅크 패턴으로 제공되는, 표시 장치 제조 방법.
  14. 제10 항에 있어서,
    상기 제1 마스크는 제1 투과율을 가지는 제1-1 마스크 영역 및 상기 제1 투과율보다 큰 제2 투과율을 가지는 제1-2 마스크 영역을 포함하는, 표시 장치 제조 방법.
  15. 제14 항에 있어서,
    상기 제거하는 단계에서 평면 상에서 볼 때, 상기 제1 마스크의 상기 제1-1 마스크 영역에 대응하는 상기 투명 전도성 고분자 층의 일부는 제1 컨택 전극 및 제2 컨택 전극으로 제공되고, 상기 제1 마스크의 상기 제1-2 마스크 영역에 대응하는 상기 투명 전도성 고분자 층의 또 다른 일부는 뱅크 패턴으로 제공되는, 표시 장치 제조 방법.
  16. 제14 항에 있어서,
    상기 제1-1 마스크 영역은 하프톤(half-tone) 영역이고, 상기 제1-2 마스크 영역은 풀톤(full-tone) 영역인, 표시 장치 제조 방법.
  17. 제8 항에 있어서,
    상기 투명 전도성 고분자 층은 폴리(3,4-에틸렌디옥시티오펜):폴리스티렌 설포네이트(PEDOT:PSS; poly(3,4-ethylenedioxythiophene):poly(styrenesulfonate)), 폴리아세틸렌(polyacetylene), 폴리피롤(polypyrrole), 폴리티오펜(polythiophene), 폴리파라페닐렌(poly(para-phenylene)), 폴리(3,4-에틸렌디옥시티오펜)(poly(3,4-ethlenedixoythiophene)), 폴리페닐렌 설파이드(polyphenylene sulfide), 폴리파라페닐렌 비닐렌(poly(para-phenylene vinylene)), 및 폴리아닐린(polyaniline) 중 적어도 어느 하나를 포함하는, 표시 장치 제조 방법.
  18. 제8 항에 있어서,
    상기 제1 절연막을 배열하는 단계는, 상기 제1 절연막에 상기 제1 전극과 유체적으로 연결되는 제1 관통홀을 형성하는 단계; 및 상기 제1 절연막에 상기 제2 전극과 유체적으로 연결되는 제2 관통홀을 형성하는 단계; 를 포함하는, 표시 장치 제조 방법.
  19. 제18 항에 있어서,
    상기 투명 전도성 고분자 층을 위치시키는 단계에서는, 상기 투명 전도성 고분자 층의 적어도 일부가 상기 제1 관통홀 및 상기 제2 관통홀에 제공되어, 상기 제1 전극과 상기 투명 전도성 고분자 층을 전기적으로 연결하는 제1 컨택홀 및 상기 제2 전극과 상기 투명 전도성 고분자 층을 전기적으로 연결하는 제2 컨택홀이 형성되는, 표시 장치 제조 방법.
  20. 제10 항에 있어서,
    상기 제1 컨택 전극, 상기 제2 컨택 전극, 및 상기 뱅크 패턴은 각각 동일한 조성비의 투명 전도성 고분자로 구성되는, 표시 장치 제조 방법.
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