KR20220038230A - 표시 장치 - Google Patents

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KR20220038230A
KR20220038230A KR1020200120899A KR20200120899A KR20220038230A KR 20220038230 A KR20220038230 A KR 20220038230A KR 1020200120899 A KR1020200120899 A KR 1020200120899A KR 20200120899 A KR20200120899 A KR 20200120899A KR 20220038230 A KR20220038230 A KR 20220038230A
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조성원
이현욱
최수민
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삼성디스플레이 주식회사
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Abstract

본 발명의 일 실시예에 의하면, 표시 영역, 비표시 영역, 및 상기 표시 영역과 상기 비표시 영역 사이에 위치하는 오픈 영역을 포함하는 표시 장치로서, 기판; 상기 기판 상에 위치하는, 트랜지스터; 적어도 일부가 상기 트랜지스터와 중첩하고, 또 다른 적어도 일부가 상기 오픈 영역과 중첩하는 백 게이트 전극; 상기 트랜지스터 상에 위치하고, 상기 오픈 영역과 중첩하는 개구부를 포함하는 보호막; 및 상기 오픈 영역 내에서 상기 백 게이트 전극과 중첩하는 커버층; 을 포함하는 표시 장치가 제공될 수 있다.

Description

표시 장치{DISPLAY DEVICE}
본 발명은 표시 장치에 관한 것이다.
최근 정보 디스플레이에 관한 관심이 고조됨에 따라, 표시 장치에 대한 연구 개발이 지속적으로 이루어지고 있다.
본 발명의 일 과제는, 외부 영향이 저감되고, 식각 공정 시 전극 구성에 대한 손상이 방지될 수 있는, 표시 장치를 제공하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 통상의 기술자에게 명확하게 이해될 수 있을 것이다.
본 발명의 일 실시예에 의하면, 표시 영역, 비표시 영역, 및 상기 표시 영역과 상기 비표시 영역 사이에 위치하는 오픈 영역을 포함하는 표시 장치로서, 기판; 상기 기판 상에 위치하는, 트랜지스터; 적어도 일부가 상기 트랜지스터와 중첩하고, 또 다른 적어도 일부가 상기 오픈 영역과 중첩하는 백 게이트 전극; 상기 트랜지스터 상에 위치하고, 상기 오픈 영역과 중첩하는 개구부를 포함하는 보호막; 및 상기 오픈 영역 내에서 상기 백 게이트 전극과 중첩하는 커버층; 을 포함하는 표시 장치가 제공될 수 있다.
상기 트랜지스터는 제1 물질을 포함하는 반도체 층을 포함하고, 상기 커버층은 상기 제1 물질을 포함하는, 표시 장치가 제공될 수 있다.
상기 트랜지스터는 반도체 층을 포함하고, 상기 반도체 층과 상기 커버층은 동일한 물질로 구성되는, 표시 장치가 제공될 수 있다.
상기 제1 물질은 폴리실리콘(polysilicon), 아몰퍼스 실리콘(amorphous silicon) 및 산화물 반도체 중 적어도 어느 하나를 포함하는, 표시 장치가 제공될 수 있다.
상기 반도체 층과 상기 커버층은 동일 공정 내에서 형성되는, 표시 장치가 제공될 수 있다.
상기 반도체 층 상에 위치하고, 상기 오픈 영역과 중첩하는 개구부를 포함하는 층간 절연막; 을 더 포함하는, 표시 장치가 제공될 수 있다.
상기 백 게이트 전극의 적어도 일부는, 상기 기판과 상기 트랜지스터 사이에 배열되고, 상기 백 게이트 전극의 또 다른 일부는 상기 기판과 상기 커버층 사이에 배열되는, 표시 장치가 제공될 수 있다.
상기 커버층은, 상기 보호막에 대한 식각 공정이 수행될 때, 상기 오픈 영역 내에 배열된 상기 백 게이트 전극에 대한 에치 스토퍼 레이어인, 표시 장치가 제공될 수 있다.
상기 오픈 영역 내에 위치하고, 상기 보호막과 동일한 층에 배열되는 절연막; 을 더 포함하는, 표시 장치가 제공될 수 있다.
상기 백 게이트 전극은, 각각 상기 오픈 영역 내에 배열되고, 서로 물리적으로 이격된 제1 백 게이트 전극 및 제2 백 게이트 전극을 포함하고, 상기 커버층은 상기 제1 백 게이트 전극 및 상기 제2 백 게이트 전극을 일체로 커버하는, 표시 장치가 제공될 수 있다.
상기 백 게이트 전극은, 각각 상기 오픈 영역 내에 배열되고, 서로 물리적으로 이격된 제1 백 게이트 전극 및 제2 백 게이트 전극을 포함하고, 상기 커버층은, 각각 상기 오픈 영역 내에 배열되되 서로 물리적으로 이격되고, 평면 상에서 볼 때 상기 제1 백 게이트 전극과 중첩하는 제1 커버층; 및 상기 제2 백 게이트 전극과 중첩하는 제2 커버층; 을 포함하는, 표시 장치가 제공될 수 있다.
상기 오픈 영역 내에 위치한 백 게이트 전극은 평면 상에서 볼 때, 커버층이 위치하는 영역 내부에 배열되는, 표시 장치가 제공될 수 있다.
상기 표시 영역에서는 외부로 광이 제공되고, 상기 비표시 영역에서는 외부로 광이 제공되지 않는, 표시 장치가 제공될 수 있다.
상기 오픈 영역은, 상기 표시 영역의 적어도 일부를 둘러싸는 형태로 제공되는, 표시 장치가 제공될 수 있다.
상기 백 게이트 전극 상에 위치하는 버퍼막; 및 상기 버퍼막 상에 위치하는 반도체 층; 을 더 포함하고, 상기 반도체 층과 상기 커버층은 서로 동일 레이어에 형성된, 표시 장치가 제공될 수 있다.
상기 반도체 층 및 상기 커버층은 하나의 절연막에 의해 커버되는, 표시 장치가 제공될 수 있다.
상기 오픈 영역은 상기 보호막이 배열되지 않는 영역으로 정의되는, 표시 장치가 제공될 수 있다.
본 발명의 과제의 해결 수단이 상술한 해결 수단들로 제한되는 것은 아니며, 언급되지 아니한 해결 수단들은 본 명세서 및 첨부된 도면으로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
본 발명의 일 실시예에 의하면, 외부 영향이 저감되고, 식각 공정 시 전극 구성에 대한 손상이 방지될 수 있는, 표시 장치가 제공될 수 있다.
본 발명의 효과가 상술한 효과들로 제한되는 것은 아니며, 언급되지 아니한 효과들은 본 명세서 및 첨부된 도면으로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
도 1 및 도 2는 일 실시예에 따른 발광 소자를 나타내는 사시도 및 단면도이다.
도 3은 일 실시예에 따른 표시 장치를 나타내는 평면도이다.
도 4는 본 발명의 일 실시예에 의한 화소를 나타내는 회로도이다.
도 5는 도 3의 Ⅰ~Ⅰ’에 따른 단면도이다.
도 6 및 도 7은 도 3의 EA1 영역에 대한 확대도이다.
도 8은 도 6의 Ⅱ~Ⅱ’에 따른 단면도이다.
도 9는 도 6의 Ⅲ~Ⅲ’에 따른 단면도이다.
도 10은 도 6의 Ⅳ~Ⅳ’에 따른 단면도이다.
도 11은 도 7의 Ⅴ~Ⅴ’에 따른 단면도이다.
본 명세서에 기재된 실시예는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 사상을 명확히 설명하기 위한 것이므로, 본 발명이 본 명세서에 기재된 실시예에 의해 한정되는 것은 아니며, 본 발명의 범위는 본 발명의 사상을 벗어나지 아니하는 수정예 또는 변형예를 포함하는 것으로 해석되어야 한다.
본 명세서에서 사용되는 용어는 본 발명에서의 기능을 고려하여 가능한 현재 널리 사용되고 있는 일반적인 용어를 선택하였으나 이는 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자의 의도, 관례 또는 새로운 기술의 출현 등에 따라 달라질 수 있다. 다만, 이와 달리 특정한 용어를 임의의 의미로 정의하여 사용하는 경우에는 그 용어의 의미에 관하여 별도로 기재할 것이다. 따라서 본 명세서에서 사용되는 용어는 단순한 용어의 명칭이 아닌 그 용어가 가진 실질적인 의미와 본 명세서의 전반에 걸친 내용을 토대로 해석되어야 한다.
본 명세서에 첨부된 도면은 본 발명을 용이하게 설명하기 위한 것으로 도면에 도시된 형상은 본 발명의 이해를 돕기 위하여 필요에 따라 과장되어 표시된 것일 수 있으므로 본 발명이 도면에 의해 한정되는 것은 아니다.
본 명세서에서 본 발명에 관련된 공지의 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에 이에 관한 자세한 설명은 필요에 따라 생략하기로 한다.
본 발명은 표시 장치에 관한 것이다. 이하에서는, 도 1 내지 도 11을 참조하여, 실시예에 따른 표시 장치에 관하여 설명한다.
도 1 및 도 2는 일 실시예에 따른 발광 소자를 나타내는 사시도 및 단면도이다. 도 1 및 도 2에서는 기둥형 발광 소자(LD)를 도시하였으나, 발광 소자(LD)의 종류 및/또는 형상이 이에 한정되지는 않는다.
도 1 및 도 2를 참조하면, 발광 소자(LD)는 제1 반도체층(11) 및 제2 반도체층(13), 및 제1 및 제2 반도체층들(11, 13)의 사이에 개재된 활성층(12)을 포함할 수 있다. 일 예로, 발광 소자(LD)의 연장 방향을 길이(L) 방향이라고 하면, 발광 소자(LD)는 길이(L) 방향을 따라 순차적으로 적층된 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13)을 포함할 수 있다.
발광 소자(LD)는 일 방향을 따라 연장된 기둥 형상으로 제공될 수 있다. 발광 소자(LD)는 제1 단부(EP1)와 제2 단부(EP2)를 가질 수 있다. 발광 소자(LD)의 제1 단부(EP1)에는 제1 및 제2 반도체층들(11, 13) 중 하나가 배치될 수 있다. 발광 소자(LD)의 제2 단부(EP2)에는 제1 및 제2 반도체층들(11, 13) 중 나머지 하나가 배치될 수 있다.
실시예에 따라, 발광 소자(LD)는 식각 방식 등을 통해 기둥 형상으로 제조된 발광 소자일 수 있다. 본 명세서에서, 기둥 형상이라 함은 원 기둥 또는 다각 기둥 등과 같이 길이(L) 방향으로 긴(즉, 종횡비가 1보다 큰) 로드 형상(rod-like shape), 또는 바 형상(bar-like shape)을 포괄하며, 그 단면의 형상이 특별히 한정되지는 않는다. 예를 들어, 발광 소자(LD)의 길이(L)는 그 직경(D)(또는, 횡단면의 폭)보다 클 수 있다.
발광 소자(LD)는 나노 스케일 내지 마이크로 스케일(nanometer scale to micrometer scale) 정도로 작은 크기를 가질 수 있다. 일 예로, 발광 소자(LD)는 각각 나노 스케일 내지 마이크로 스케일 범위의 직경(D)(또는, 폭) 및/또는 길이(L)를 가질 수 있다. 다만, 발광 소자(LD)의 크기가 이에 제한되는 것은 아니며, 발광 소자(LD)를 이용한 발광 장치를 광원으로 이용하는 각종 장치, 일 예로 표시 장치 등의 설계 조건에 따라 발광 소자(LD)의 크기는 다양하게 변경될 수 있다.
제1 반도체층(11)은 제1 도전형의 반도체층일 수 있다. 예를 들어, 제1 반도체층(11)은 N형 반도체층을 포함할 수 있다. 일 예로, 제1 반도체층(11)은 In-AlGaN, GaN, AlGaN, InGaN, AlN, InN 중 어느 하나의 반도체 재료를 포함하며, Si, Ge, Sn 등과 같은 제1 도전형 도펀트가 도핑된 N형 반도체층을 포함할 수 있다. 다만, 제1 반도체층(11)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질로 제1 반도체층(11)을 구성할 수 있다.
활성층(12)은 제1 반도체층(11) 상에 배치되며, 단일 양자 우물(Single-Quantum Well) 또는 다중 양자 우물(Multi-Quantum Well) 구조로 형성될 수 있다. 활성층(12)의 위치는 발광 소자(LD)의 종류에 따라 다양하게 변경될 수 있다.
활성층(12)의 상부 및/또는 하부에는 도전성 도펀트가 도핑된 클래드층(미도시)이 형성될 수 있다. 일 예로, 클래드층은 AlGaN층 또는 InAlGaN층으로 형성될 수 있다. 실시예에 따라, AlGaN, InAlGaN 등의 물질이 활성층(12)을 형성하는 데에 이용될 수 있으며, 이 외에도 다양한 물질이 활성층(12)을 구성할 수 있다.
제2 반도체층(13)은 활성층(12) 상에 배치되며, 제1 반도체층(11)과 상이한 타입의 반도체층을 포함할 수 있다. 예를 들어, 제2 반도체층(13)은 P형 반도체층을 포함할 수 있다. 일 예로, 제2 반도체층(13)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 적어도 하나의 반도체 재료를 포함하며, Mg 등과 같은 제2 도전형 도펀트가 도핑된 P형 반도체층을 포함할 수 있다. 다만, 제2 반도체층(13)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질이 제2 반도체층(13)을 구성할 수 있다.
발광 소자(LD)의 양단에 문턱 전압 이상의 전압을 인가하게 되면, 활성층(12)에서 전자-정공 쌍이 결합하면서 발광 소자(LD)가 발광하게 된다. 이러한 원리를 이용하여 발광 소자(LD)의 발광을 제어함으로써, 발광 소자(LD)를 표시 장치의 화소를 비롯한 다양한 발광 장치의 광원으로 이용할 수 있다.
발광 소자(LD)는 표면에 제공된 절연막(INF)을 더 포함할 수 있다. 절연막(INF)은 적어도 활성층(12)의 외주면을 둘러싸도록 발광 소자(LD)의 표면에 형성될 수 있으며, 이외에도 제1 및 제2 반도체층들(11, 13)의 일 영역을 더 둘러쌀 수 있다.
실시예에 따라, 절연막(INF)은 서로 다른 극성을 가지는 발광 소자(LD)의 양 단부를 노출할 수 있다. 예를 들어, 절연막(INF)은 발광 소자(LD)의 제1 및 제2 단부(EP1, EP2)에 위치한 제1 및 제2 반도체층들(11, 13) 각각의 일단을 노출할 수 있다. 다른 실시예에서, 절연막(INF)은 서로 다른 극성을 가지는 발광 소자(LD)의 제1 및 제2 단부(EP1, EP2)와 인접한 제1 및 제2 반도체층들(11, 13)의 측부를 노출할 수도 있다.
실시예에 따라, 절연막(INF)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx), 및 티타늄 산화물(TiOx) 중 적어도 하나의 절연 물질을 포함하여 단일층 또는 다중층(예를 들어, 알루미늄 산화물(AlOx)과 실리콘 산화물(SiOx)로 구성된 이중층)으로 구성될 수 있으나, 반드시 이에 제한되는 것은 아니다. 실시예에 따라, 절연막(INF)은 생략될 수도 있다.
발광 소자(LD)의 표면, 특히 활성층(12)의 외주면을 커버하도록 절연막(INF)이 제공되는 경우, 활성층(12)이 후술할 제1 화소 전극 또는 제2 화소 전극 등과 단락되는 것을 방지할 수 있다. 이에 따라, 발광 소자(LD)의 전기적 안정성을 확보할 수 있다.
또한, 발광 소자(LD)의 표면에 절연막(INF)이 제공되면, 발광 소자(LD)의 표면 결함을 최소화하여 수명 및 효율을 향상시킬 수 있다. 아울러, 다수의 발광 소자들(LD)이 서로 밀접하여 배치되어 있는 경우에도 발광 소자들(LD)의 사이에서 원치 않는 단락이 발생하는 것을 방지할 수 있다.
일 실시예에서, 발광 소자(LD)는 제1 반도체층(11), 활성층(12), 제2 반도체층(13), 및/또는 이들을 감싸는 절연막(INF) 외에도 추가적인 구성요소를 더 포함할 수 있다. 예를 들면, 발광 소자(LD)는 제1 반도체층(11), 활성층(12) 및/또는 제2 반도체층(13)의 일단 측에 배치된 하나 이상의 형광체층, 활성층, 반도체층 및/또는 전극층을 추가적으로 포함할 수 있다. 일 예로, 발광 소자(LD)의 제1 및 제2 단부들(EP1, EP2)에는 각각 컨택 전극층이 배치될 수 있다. 한편, 도 1 및 도 2에서는 기둥형 발광 소자(LD)를 예시하였으나, 발광 소자(LD)의 종류, 구조 및/또는 형상 등은 다양하게 변경될 수 있다. 예를 들어, 발광 소자(LD)는 다각 뿔 형상을 가지는 코어-쉘 구조로 형성될 수도 있다.
상술한 발광 소자(LD)를 포함한 발광 장치는 표시 장치를 비롯하여 광원을 필요로 하는 다양한 종류의 장치에서 이용될 수 있다. 예를 들어, 표시 패널의 각 화소 내에 복수의 발광 소자들(LD)을 배치하고, 발광 소자들(LD)을 각 화소의 광원으로 이용할 수 있다. 다만, 발광 소자(LD)의 적용 분야가 상술한 예에 한정되지는 않는다. 예를 들어, 발광 소자(LD)는 조명 장치 등과 같이 광원을 필요로 하는 다른 종류의 장치에도 이용될 수 있다.
도 3은 일 실시예에 따른 표시 장치를 나타내는 평면도이다.
도 3에서는 도 1 및 도 2의 실시예들에서 설명한 발광 소자(LD)를 광원으로서 이용할 수 있는 전자 장치의 일 예로서, 표시 장치, 특히 표시 장치에 구비되는 표시 패널(PNL)을 도시하기로 한다.
표시 패널(PNL)의 각 화소 유닛(PXU) 및 이를 구성하는 각각의 화소는 적어도 하나의 발광 소자(LD)를 포함할 수 있다. 편의상, 도 3에서는 표시 영역(DA)을 중심으로 표시 패널(PNL)의 구조를 간략하게 도시하기로 한다. 다만, 실시예에 따라서는 도시되지 않은 적어도 하나의 구동 회로부(일 예로, 주사 구동부 및 데이터 구동부 중 적어도 하나), 배선들 및/또는 패드들이 표시 패널(PNL)에 더 배치될 수 있다.
도 3을 참조하면, 표시 패널(PNL)은 기판(SUB) 및 기판(SUB) 상에 배치된 화소 유닛(PXU)을 포함할 수 있다. 화소 유닛(PXU)은 제1 화소(PXL1), 제2 화소(PXL2) 및/또는 제3 화소(PXL3)를 포함할 수 있다. 이하에서는, 제1 화소(PXL1), 제2 화소(PXL2) 및 제3 화소(PXL3) 중 적어도 하나의 화소를 임의로 지칭하거나 두 종류 이상의 화소들을 포괄적으로 지칭할 때, “화소(PXL)” 또는 “화소들(PXL)”이라 하기로 한다.
기판(SUB)은 표시 패널(PNL)의 베이스 부재를 구성하는 것으로서, 경성 또는 연성의 기판이나 필름일 수 있다. 일 예로, 기판(SUB)은 유리 또는 강화 유리로 이루어진 경성 기판, 플라스틱 또는 금속 재질의 연성 기판(또는, 박막 필름), 또는 적어도 한 층의 절연층일 수 있다. 기판(SUB)의 재료 및/또는 물성이 특별히 한정되지는 않는다.
일 실시예에서, 기판(SUB)은 실질적으로 투명할 수 있다. 여기서, 실질적으로 투명이라 함은 소정의 투과도 이상으로 광을 투과시킬 수 있음을 의미할 수 있다. 다른 실시예에서, 기판(SUB)은 반투명 또는 불투명할 수 있다. 또한, 기판(SUB)은 실시예에 따라서 반사성의 물질을 포함할 수도 있다.
표시 패널(PNL) 및 이를 형성하기 위한 기판(SUB)은 영상을 표시하기 위한 표시 영역(DA) 및 표시 영역(DA)을 제외한 비표시 영역(NDA)을 포함할 수 있다.
표시 영역(DA)에는 화소들(PXL)이 배치될 수 있다. 비표시 영역(NDA)에는 표시 영역(DA)의 화소들(PXL)에 연결되는 각종 배선들, 패드들 및/또는 내장 회로부가 배치될 수 있다. 화소들(PXL)은 스트라이프(stripe) 또는 펜타일(pentile) 배열 구조 등에 따라 규칙적으로 배열될 수 있다. 다만, 화소들(PXL)의 배열 구조가 이에 한정되지는 않으며, 화소들(PXL)은 다양한 구조 및/또는 방식으로 표시 영역(DA)에 배열될 수 있다.
실시예에 따라, 표시 영역(DA)에는 서로 다른 색의 빛을 방출하는 두 종류 이상의 화소들(PXL)이 배치될 수 있다. 일 예로, 표시 영역(DA)에는 제1 색의 빛을 방출하는 제1 화소들(PXL1), 제2 색의 빛을 방출하는 제2 화소들(PXL2), 및 제3 색의 빛을 방출하는 제3 화소들(PXL3)이 배열될 수 있다. 서로 인접하도록 배치된 적어도 하나의 제1 내지 제3 화소들(PXL1, PXL2, PXL3)은 다양한 색의 빛을 방출할 수 있는 하나의 화소 유닛(PXU)을 구성할 수 있다. 예를 들어, 제1 내지 제3 화소들(PXL1, PXL2, PXL3)은 각각 소정 색의 빛을 방출하는 서브 화소일 수 있다. 실시예에 따라, 제1 화소(PXL1)는 적색의 빛을 방출하는 적색 화소일 수 있고, 제2 화소(PXL2)는 녹색의 빛을 방출하는 녹색 화소일 수 있으며, 제3 화소(PXL3)는 청색의 빛을 방출하는 청색 화소일 수 있으나, 이에 한정되지는 않는다.
일 실시예에서, 제1 화소(PXL1), 제2 화소(PXL2) 및 제3 화소(PXL3)는 각각 제1 색의 발광 소자, 제2 색의 발광 소자 및 제3 색의 발광 소자를 광원으로 구비함으로써, 각각 제1 색, 제2 색 및 제3 색의 빛을 방출할 수 있다. 다른 실시예에서, 제1 화소(PXL1), 제2 화소(PXL2) 및 제3 화소(PXL3)는 서로 동일한 색의 빛을 방출하는 발광 소자들을 구비하되, 각각의 발광 소자 상에 배치된 서로 다른 색상의 컬러 변환층 및/또는 컬러 필터를 포함함으로써, 각각 제1 색, 제2 색 및 제3 색의 빛을 방출할 수도 있다. 다만, 각각의 화소 유닛(PXU)을 구성하는 화소들(PXL)의 색상, 종류 및/또는 개수 등이 특별히 한정되지는 않는다. 즉, 각각의 화소(PXL)가 방출하는 빛의 색은 다양하게 변경될 수 있다.
화소(PXL)는 소정의 제어 신호(일 예로, 주사 신호 및 데이터 신호) 및/또는 소정의 전원(일 예로, 제1 전원 및 제2 전원)에 의해 구동되는 적어도 하나의 광원을 포함할 수 있다. 일 실시예에서, 상기 광원은 도 1 및 도 2의 실시예들 중 어느 하나의 실시예에 의한 적어도 하나의 발광 소자(LD), 일 예로, 나노 스케일 내지 마이크로 스케일 정도로 작은 크기를 가지는 초소형 기둥형 발광 소자들(LD)을 포함할 수 있다. 다만, 반드시 이에 제한되는 것은 아니며, 이외에도 다양한 종류의 발광 소자(LD)가 화소(PXL)의 광원으로 이용될 수 있다.
일 실시예에 의하면, 각각의 화소(PXL)는 능동형 화소로 구성될 수 있다. 다만, 표시 장치에 적용될 수 있는 화소들(PXL)의 종류, 구조 및/또는 구동 방식이 특별히 한정되지는 않는다. 예를 들어, 각각의 화소(PXL)는 다양한 구조 및/또는 구동 방식이 수동형 또는 능동형 발광 표시 장치의 화소로 구성될 수 있다.
일 실시예에 의하면, 표시 패널(PNL)은 오픈 영역(OPA)을 포함할 수 있다.
오픈 영역(OPA)의 적어도 일부는 표시 패널(PNL) 내에 위치할 수 있다. 오픈 영역(OPA)은 표시 패널(PNL)의 외곽 영역을 따라서 형성될 수 있다. 오픈 영역(OPA)은 표시 영역(DA)을 둘러싸는 형태로 제공될 수 있다.
오픈 영역(OPA)은 표시 영역(DA)과 비표시 영역(NDA) 사이에 위치할 수 있다. 다만 실시 형태에 따라, 오픈 영역(OPA)이 표시 영역(DA) 내에 위치하여 표시 영역(DA)의 적어도 일부를 둘러싸는 형태로 제공되거나, 오픈 영역(OPA)이 비표시 영역(NDA) 내에 위치하여, 표시 패널(PNL) 내의 적어도 일부 영역을 둘러싸는 형태로 제공될 수 있다.
오픈 영역(OPA)은 적어도 일부의 레이어가 제거된 영역을 의미할 수 있다. 오픈 영역(OPA)은 비아층의 기능을 수행하는 보호막(도 5의 'PSV' 참조)이 배열되지 않는 영역으로 정의될 수 있다. 오픈 영역(OPA)에 관한 상세한 설명은 도 6 내지 도 11을 참조하여 후술되므로, 중복될 수 있는 내용에 대해서는 생략한다.
도 4는 본 발명의 일 실시예에 의한 화소를 나타내는 회로도이다. 예를 들어, 도 4는 능동형 표시 장치에 적용될 수 있는 화소(PXL)의 실시예를 나타낸다. 다만, 본 발명의 실시예가 적용될 수 있는 화소(PXL) 및 표시 장치의 종류가 이에 한정되지는 않는다.
실시예에 따라, 도 4에 도시된 화소(PXL)는 제1 화소(PXL1), 제2 화소(PXL2), 및 제3 화소(PXL3) 중 어느 하나일 수 있다.
도 4를 참조하면, 화소(PXL)는 데이터 신호에 대응하는 휘도의 빛을 생성하기 위한 발광부(EMU)를 포함할 수 있다. 발광부(EMU)는 발광 소자(LD)를 포함할 수 있다. 발광 소자(LD)는 제1 발광 소자(LDs1), 제2 발광 소자(LDs2), 제3 발광 소자(LDs3), 및 제4 발광 소자(LDs4)를 포함할 수 있다. 화소 회로(PXC)는 발광부(EMU)를 구동할 수 있다.
발광부(EMU)는 제1 전원(VDD)과 제2 전원(VSS)의 사이에 연결된 발광 소자(LD)를 포함할 수 있다. 발광 소자들(LD)의 제1 단부(EP1, 일 예로, P형 단부)는, 화소 회로(PXC) 및 제1 전원선(PL1) 등을 경유하여 제1 전원(VDD)에 연결되고, 발광 소자들(LD)의 제2 단부(EP2, 일 예로, N형 단부)는, 제2 전원선(PL2) 등을 경유하여 제2 전원(VSS)에 연결될 수 있다.
실시예에 따라, 발광 소자들(LD)은 제1 전원(VDD)과 제2 전원(VSS)의 사이에서 다양한 연결 구조를 통해 서로 연결될 수 있다. 일 예로, 발광 소자들(LD)은 서로 병렬로만 연결되거나, 서로 직렬로만 연결될 수 있다. 또는, 발광 소자들(LD)은 직/병렬 혼합 구조로 연결될 수 있다.
예를 들어, 발광 소자들(LD)은 도 4에 도시된 바와 같이 4개의 직렬 단에 나뉘어 서로 직/병렬로 연결될 수 있다. 이 경우, 각각의 직렬 단은 한 쌍의 전극들(일 예로, 두 개의 전극들)과, 상기 한 쌍의 전극들의 사이에 연결되는 적어도 하나의 발광 소자(LD)를 포함할 수 있다. 여기서, 각각의 직렬 단을 구성하는 발광 소자들(LD)의 개수는 서로 동일하거나 상이할 수 있으며, 발광 소자들(LD)의 개수가 특별히 한정되지는 않는다.
예를 들어, 제1 직렬 단은, 제1 전극(EL1), 제2 전극(EL2) 및 제1 및 제2 전극들(EL1, EL2)의 사이에 연결된 적어도 하나의 제1 발광 소자(LDs1)를 포함하고, 제2 직렬 단은, 제3 전극(EL3), 제4 전극(EL4) 및 제3 및 제4 전극들(EL3, EL4)의 사이에 연결된 적어도 하나의 제2 발광 소자(LDs2)를 포함할 수 있다. 유사하게, 제3 직렬 단은, 제5 전극(EL5), 제6 전극(EL6) 및 제5 및 제6 전극들(EL5, EL6)의 사이에 연결된 적어도 하나의 제3 발광 소자(LDs3)를 포함하고, 제4 직렬 단은, 제7 전극(EL7), 제8 전극(EL8) 및 제7 및 제8 전극들(EL7, EL8)의 사이에 연결된 적어도 하나의 제4 발광 소자(LDs4)를 포함할 수 있다.
제1 전극(EL1)은 발광부(EMU)의 제1 화소 전극(혹은 애노드 전극)일 수 있다. 그리고, 발광부(EMU)의 마지막 전극, 일 예로 제8 전극(EL8)은 발광부(EMU)의 제2 화소 전극(혹은 캐소드 전극)일 수 있다.
제2 내지 제7 전극(EL2~EL7)은, 각각의 중간 전극을 구성할 수 있다. 예를 들어, 제2 전극(EL2) 및 제3 전극(EL3)은 서로 일체 또는 비일체로 연결되어 제1 중간 전극(IET1)을 구성할 수 있다. 이와 유사하게, 제4 전극(EL4) 및 제5 전극(EL5)은 서로 일체 또는 비일체로 연결되어 제2 중간 전극(IET2)을 구성하고, 제6 전극(EL6) 및 제7 전극(EL7)은 서로 일체 또는 비일체로 연결되어 제3 중간 전극(IET3)을 구성할 수 있다. 이 경우, 제2 및 제3 전극들(EL2, EL3)을 통합하여 하나의 제1 중간 전극(IET1)으로 간주하고, 제4 및 제5 전극들(EL4, EL5)을 통합하여 하나의 제2 중간 전극(IET2)으로 간주하며, 제6 및 제7 전극들(EL6, EL7)을 통합하여 하나의 제3 중간 전극(IET3)으로 간주할 수 있다.
도 4에서는 발광 소자들(LD)이 4단 직/병렬 혼합 구조로 연결한 실시 형태가 도시되었으나, 이에 한정되지는 않는다. 예를 들어, 발광 소자들(LD)은 2단의 직렬 또는 직/병렬 혼합 구조로 연결되거나, 발광 소자들(LD)은 4단 이상의 직렬 또는 직/병렬 혼합 구조로 연결될 수 있다.
또한, 도 4에서는 발광 소자들(LD)이 직/병렬 혼합 구조로 연결한 실시예가 도시되었으나, 이에 한정되지는 않는다. 예를 들어, 각 화소(PXL)의 발광부(EMU)에 구비된 발광 소자들(LD)은 서로 직렬 혹은 병렬로만 연결될 수 있다.
발광 소자들(LD) 각각은, 제1 화소 전극(일 예로, 제1 전극(EL1)), 화소 회로(PXC) 및/또는 제1 전원선(PL1) 등을 경유하여 제1 전원(VDD)에 연결되는 제1 단부(일 예로, P형 단부)와, 제2 화소 전극(일 예로, 제8 전극(EL8)) 및 제2 전원선(PL2) 등을 경유하여 제2 전원(VSS)에 연결되는 제2 단부(일 예로, N형 단부)를 포함할 수 있다. 즉, 발광 소자들(LD)은 제1 전원(VDD)과 제2 전원(VSS)의 사이에 순방향으로 연결될 수 있다. 이와 같이 순방향으로 연결된 각각의 발광 소자(LD)는 각각의 유효 광원을 구성하고, 이러한 유효 광원들이 모여 화소(PXL)의 발광부(EMU)를 구성할 수 있다.
제1 전원(VDD)과 제2 전원(VSS)은 발광 소자들(LD)이 발광할 수 있도록 서로 다른 전위를 가질 수 있다. 일 예로, 제1 전원(VDD)은 고전위 전원으로 설정되고, 제2 전원(VSS)은 저전위 전원으로 설정될 수 있다. 이때, 제1 전원(VDD)과 제2 전원(VSS)은 화소(PXL)의 발광 기간 동안 발광 소자들(LD)이 발광할 수 있을 정도의 전위 차를 가질 수 있다.
발광 소자들(LD)은 해당 화소 회로(PXC)를 통해 구동 전류가 공급될 때 상기 구동 전류에 대응하는 휘도로 발광할 수 있다. 예를 들어, 각각의 프레임 기간 동안 화소 회로(PXC)는 해당 프레임에서 표현할 계조 값에 대응하는 구동 전류를 발광부(EMU)로 공급할 수 있다. 이에 따라, 발광 소자들(LD)이 구동 전류에 상응하는 휘도로 발광하면서, 발광부(EMU)가 구동 전류에 대응하는 휘도를 표현할 수 있게 된다.
일 실시예에서, 발광부(EMU)는, 각각의 유효 광원을 구성하는 발광 소자들(LD) 외에 적어도 하나의 비유효 광원을 더 포함할 수도 있다. 일 예로, 적어도 하나의 직렬 단에는, 역방향으로 배열되거나, 적어도 일 단부가 플로우팅된 적어도 하나의 비유효 발광 소자가 더 연결되어 있을 수 있다. 비유효 발광 소자는, 제1 및 제2 전극(EL1, 2)의 사이에 소정의 구동 전압(일 예로, 순방향의 구동 전압)이 인가되더라도 비활성화된 상태를 유지하게 되고, 이에 따라 실질적으로 비발광 상태를 유지할 수 있다.
화소 회로(PXC)는 제1 전원(VDD)과 발광부(EMU)의 사이에 연결될 수 있다. 이러한 화소 회로(PXC)는 해당 화소(PXL)의 주사선(SL) 및 데이터선(DL)에 연결될 수 있다. 또한, 화소 회로(PXC)는 센싱 신호선(SSL) 및 센싱선(SENL)에 선택적으로 더 연결될 수 있다.
화소 회로(PXC)는 제1 트랜지스터(M1), 제2 트랜지스터(M2), 제3 트랜지스터(M3), 및 스토리지 커패시터(Cst)를 포함할 수 있다.
제1 트랜지스터(M1)는 제1 전원(VDD)과 발광부(EMU)의 제1 전극(EL1) 사이에 연결될 수 있다. 그리고, 제1 트랜지스터(M1)의 게이트 전극은 제1 노드(N1)에 연결될 수 있다. 이러한 제1 트랜지스터(M1)는 제1 노드(N1)의 전압에 대응하여 발광부(EMU)로 공급되는 구동 전류를 제어할 수 있다. 즉, 제1 트랜지스터(M1)는 화소(PXL)의 구동 전류를 제어하는 구동 트랜지스터일 수 있다.
또한, 화소 회로(PXC)는 제1 전극(EL1)에 연결되는 백 게이트 전극(BGE)을 더 포함할 수 있다. 백 게이트 전극(BGE)은 절연층을 사이에 두고 게이트 전극과 중첩되도록 배치될 수 있다.
제2 트랜지스터(M2)는 데이터선(DL)과 제1 노드(N1)의 사이에 연결될 수 있다. 제2 트랜지스터(M2)의 게이트 전극은 주사선(SL)에 연결될 수 있다. 이러한 제2 트랜지스터(M2)는, 주사선(SL)으로부터 게이트-온 전압(일 예로, 하이 레벨 전압)의 주사 신호가 공급될 때 턴-온되어, 데이터선(DL)과 제1 노드(N1)를 전기적으로 연결할 수 있다.
각각의 프레임 기간마다 데이터선(DL)으로는 해당 프레임의 데이터 신호가 공급되고, 상기 데이터 신호는 게이트-온 전압의 주사 신호가 공급되는 기간 동안 턴-온된 제2 트랜지스터(M2)를 통해 제1 노드(N1)로 전달될 수 있다. 즉, 제2 트랜지스터(M2)는 각각의 데이터 신호를 화소(PXL)의 내부로 전달하기 위한 스위칭 트랜지스터일 수 있다.
스토리지 커패시터(Cst)의 일 전극은 제1 노드(N1)에 연결되고, 다른 전극은 발광부(EMU)의 제1 전극(EL1)(또는, 제1 트랜지스터(M1)의 제2 전극)에 연결될 수 있다. 이러한 스토리지 커패시터(Cst)는 각각의 프레임 기간 동안 제1 노드(N1)로 공급되는 데이터 신호에 대응하는 전압을 충전할 수 있다.
제3 트랜지스터(M3)는 발광부(EMU)의 제1 전극(EL1)과 센싱선(SENL)의 사이에 연결될 수 있다. 그리고, 제3 트랜지스터(M3)의 게이트 전극은 센싱 신호선(SSL)에 연결될 수 있다. 이러한 제3 트랜지스터(M3)는 소정의 센싱 기간 동안 센싱 신호선(SSL)에 공급되는 센싱 신호에 따라 발광부(EMU)의 제1 전극(EL1)에 인가된 전압 값(또는, 발광 소자(LD)의 애노드 전극에 인가된 전압 값)을 센싱선(SENL)으로 전달할 수 있다. 센싱선(SENL)을 통해 전달된 전압 값은 외부 회로(일 예로, 타이밍 제어부)에 제공될 수 있고, 상기 외부 회로는 제공된 전압 값에 기초하여 각 화소(PXL)의 특성 정보(예컨대, 제1 트랜지스터(M1)의 문턱 전압 등)를 추출할 수 있다. 추출된 특성 정보는 화소들(PXL) 사이의 특성 편차가 보상되도록 입력 영상 데이터를 변환하는 데에 이용될 수 있다.
한편, 도 4에서는 화소 회로(PXC)에 포함되는 트랜지스터들, 일 예로 제1, 제2 및 제3 트랜지스터들(M1, M2, M3)을 모두 N형 트랜지스터들로 도시하였으나, 본 발명이 이에 한정되지는 않는다. 즉, 제1, 제2 및 제3 트랜지스터들(M1, M2, M3) 중 적어도 하나는 P형 트랜지스터로 변경될 수도 있다. 또 다른 실시예에서는, 화소 회로(PXC)가 P형 및 N형의 트랜지스터들을 복합적으로 포함할 수도 있다. 예를 들어, 화소 회로(PXC)에 포함되는 트랜지스터들 중 일부는 P형 트랜지스터이고, 나머지는 N형 트랜지스터일 수도 있다. 이 경우, 트랜지스터들의 타입에 따라 각각의 트랜지스터를 구동하기 위한 제어 신호(일 예로, 주사 신호, 데이터 신호 및/또는 센싱 신호)의 전압 레벨이 조절될 수 있다.
또한, 화소(PXL)의 구조 및 구동 방식은 실시예에 따라 다양하게 변경될 수 있다. 예를 들어, 화소 회로(PXC)는 도 4에 도시된 실시예 외에도, 다양한 구조 및/또는 구동 방식의 화소 회로로 구성될 수 있다.
일 예로, 화소 회로(PXC)는 제3 트랜지스터(M3)를 포함하지 않을 수 있다. 또한, 화소 회로(PXC)는 제1 트랜지스터(M1)의 문턱 전압 등을 보상하기 위한 트랜지스터, 제1 노드(N1) 또는 발광부(EMU)의 제1 전극(EL1)의 전압을 초기화하기 위한 트랜지스터, 발광부(EMU)로 구동 전류가 공급되는 기간을 제어하기 위한 트랜지스터, 및/또는 제1 노드(N1)의 전압을 부스팅하기 위한 부스팅 커패시터 등과 같은 추가적인 회로 소자들을 더 포함할 수도 있다. 또 다른 실시예에서, 각각의 화소(PXL)가 수동형 발광 표시 장치 등에 구성될 경우, 화소 회로(PXC)는 생략될 수 있다.
도 5는 도 3의 Ⅰ~Ⅰ'에 따른 단면도이다. 도 5는 화소(PXL)의 단면을 개략적으로 나타낸 도면일 수 있다.
도 5를 참조하면, 화소(PXL)는 베이스 층(BSL), 화소 회로부(PCL), 및 표시 소자부(DPL)를 포함할 수 있다. 도 5에서는 설명의 편의를 위하여 도 4에 도시된 제1 내지 제3 트랜지스터(M1~M3) 중 제1 트랜지스터(M1)에 대응되는 트랜지스터에 관한 구성을 기준으로 서술한다.
베이스 층(BSL)은 경성 또는 연성의 기판일 수 있다. 일 예에 따르면, 베이스 층(BSL)은 경성(rigid) 소재 혹은 가요성(flexible) 소재를 포함할 수 있다. 일 예에 따르면, 가요성 소재는 폴리스티렌(polystyrene), 폴리비닐알코올(polyvinyl alcohol), 폴리메틸메타크릴레이트(Polymethyl methacrylate), 폴리에테르술폰(polyethersulfone), 폴리아크릴레이트(polyacrylate), 폴리에테르이미드(polyetherimide), 폴리에틸렌 나프탈레이트(polyethylene naphthalate), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate), 폴리페닐렌 설파이드(polyphenylene sulfide), 폴리아릴레이트(polyarylate), 폴리이미드(polyimide), 폴리카보네이트(polycarbonate), 셀룰로오스 트리아세테이트(cellulose triacetate), 셀룰로오스아세테이트 프로피오네이트(cellulose acetate propionate) 중 적어도 하나를 포함할 수 있다. 다만, 본 발명의 실시예에 적용되는 베이스 층(BSL)의 소재는 특정 예시에 한정되지 않는다.
화소 회로부(PCL)는 버퍼막(BFL), 백 게이트 전극(BGE) 제1 트랜지스터(M1), 게이트 절연막(GI), 제1 층간 절연막(ILD1), 제2 층간 절연막(ILD2), 브릿지 패턴(BRP), 전원선(PLE), 제1 컨택부(CNT1), 제2 컨택부(CNT2), 및 보호막(PSV)을 포함할 수 있다.
버퍼막(BFL)은 베이스 층(BSL) 상에 위치할 수 있다. 버퍼막(BFL)은 불순물이 외부로부터 확산되는 것을 방지할 수 있다. 버퍼막(BFL)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx) 등과 같은 금속 산화물 중 적어도 하나를 포함할 수 있다.
백 게이트 전극(BGE)은 베이스 층(BSL) 상에 위치할 수 있다. 백 게이트 전극(BGE)의 적어도 일부는 버퍼막(BFL)에 의해 커버될 수 있다. 백 게이트 전극(BGE)은 평면 상에서 볼 때 게이트 전극(GE)과 중첩할 수 있다.
제1 트랜지스터(M1)는 박막 트랜지스터일 수 있다. 일 예에 따르면, 제1 트랜지스터(M1)는 박막 트랜지스터 중 구동 트랜지스터일 수 있다. 제1 트랜지스터(M1)는 반도체 층(SCL), 게이트 전극(GE), 소스 전극(SE), 및 드레인 전극(DE)을 포함할 수 있다.
반도체 층(SCL)은 버퍼막(BFL) 상에 위치할 수 있다. 반도체 층(SCL)은 폴리실리콘(polysilicon), 아몰퍼스 실리콘(amorphous silicon) 및 산화물 반도체(예를 들어, IGZO(Indium Gallium Zinc Oxide)) 중 적어도 하나를 포함할 수 있다.
반도체 층(SCL)은 소스 전극(SE)과 접촉하는 제1 접촉 영역 및 드레인 전극(DE)과 접촉하는 제2 접촉 영역을 포함할 수 있다.
상기 제1 접촉 영역과 상기 제2 접촉 영역은 불순물이 도핑된 반도체 패턴일 수 있다. 상기 제1 접촉 영역과 상기 제2 접촉 영역 사이의 영역은 채널 영역일 수 있다. 상기 채널 영역은 불순물이 도핑되지 않은 진성 반도체 패턴일 수 있다.
게이트 절연막(GI)은 반도체 층(SCL) 상에 제공될 수 있다. 게이트 절연막(GI)은 무기 재료를 포함할 수 있다. 일 예에 따르면, 게이트 절연막(GI)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy) 및 알루미늄 산화물(AlOx) 중 적어도 하나를 포함할 수 있다. 실시예에 따라, 게이트 절연막(GI)은 유기 재료를 포함할 수도 있다.
게이트 전극(GE)은 게이트 절연막(GI) 상에 위치할 수 있다. 게이트 전극(GE)의 위치는 반도체 층(SCL)의 채널 영역의 위치와 대응될 수 있다. 예를 들어, 게이트 전극(GE)은 게이트 절연막(GI)을 사이에 두고 반도체 층(SCL)의 채널 영역 상에 배치될 수 있다.
제1 층간 절연막(ILD1)은 게이트 전극(GE) 상에 위치할 수 있다. 제1 층간 절연막(ILD1)은 게이트 절연막(GI)과 마찬가지로, 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy) 및 알루미늄 산화물(AlOx) 중 적어도 하나를 포함할 수 있다.
소스 전극(SE)과 드레인 전극(DE)은 제1 층간 절연막(ILD1) 상에 위치할 수 있다. 소스 전극(SE)은 게이트 절연막(GI)과 제1 층간 절연막(ILD1)을 관통하여 반도체 층(SCL)의 제1 접촉 영역과 접촉하고, 드레인 전극(DE)은 게이트 절연막(GI)과 제1 층간 절연막(ILD1)을 관통하여 반도체 층(SCL)의 제2 접촉 영역과 접촉할 수 있다.
제2 층간 절연막(ILD2)은 소스 전극(SE)과 드레인 전극(DE) 상에 위치할 수 있다. 제2 층간 절연막(ILD2)은 제1 층간 절연막(ILD1) 및 게이트 절연막(GI)과 마찬가지로, 무기 재료를 포함할 수 있다. 무기 재료로는, 제1 층간 절연막(ILD1) 및 게이트 절연막(GI)의 구성 물질로 예시된 물질들, 일 예로, 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy) 및 알루미늄 산화물(AlOx) 중 적어도 하나를 포함할 수 있다. 실시예에 따라, 제2 층간 절연막(ILD2)은 유기 재료를 포함할 수도 있다.
브릿지 패턴(BRP)은 제2 층간 절연막(ILD2) 상에 배치될 수 있다. 브릿지 패턴(BRP)은 제2 층간 절연막(ILD2)을 관통하는 컨택홀을 통해 소스 전극(SE)과 전기적으로 연결될 수 있다.
전원선(PLE)은 제2 층간 절연막(ILD2) 상에 배치될 수 있다. 전원선(PLE)은 도 4를 참조하여 상술한 제2 전원(VSS)으로부터 전원을 인가받을 수 있다.
보호막(PSV)은 제2 층간 절연막(ILD2) 상에 위치할 수 있다. 보호막(PSV)은 브릿지 패턴(BRP) 및 전원선(PLE)을 커버할 수 있다.
보호막(PSV)은 비아층일 수 있다. 보호막(PSV)은 유기 절연막, 무기 절연막, 또는 상기 무기 절연막 상에 배치된 상기 유기 절연막을 포함하는 형태로 제공될 수 있다.
보호막(PSV)은 브릿지 패턴(BRP)의 일 영역과 전기적으로 연결되는 제1 컨택부(CNT1) 및 전원선(PLE)의 일 영역과 전기적으로 연결되는 제2 컨택부(CNT2)를 포함할 수 있다.
표시 소자부(DPL)는 뱅크 패턴(BNP), 제1 전극(EL1), 제2 전극(EL2), 제1 절연막(INS1), 발광 소자(LD), 제1 컨택 전극(CNE1), 제2 컨택 전극(CNE2), 제2 절연막(INS2), 뱅크(BNK), 및 제3 절연막(INS3)을 포함할 수 있다.
뱅크 패턴(BNP)은 상부 방향으로 돌출된 형상을 가질 수 있고, 뱅크 패턴(BNP) 상에는 제1 전극(EL1) 및 제2 전극(EL2)이 배열되어, 반사 격벽이 형성될 수 있다. 반사 격벽이 형성되어 발광 소자(LD)의 광 효율이 개선될 수 있다.
제1 전극(EL1)은 보호막(PSV) 상에 배열될 수 있다. 제1 전극(EL1)은 도 4를 참조하여 상술한 제1 전원(VDD)의 전압이 인가될 수 있는 경로일 수 있고, 발광 소자(LD)에 대한 전기적 정보가 제공될 수 있는 경로일 수 있다.
제2 전극(EL2)은 보호막(PSV) 상에 배열될 수 있다. 제2 전극(EL2)은 도 4를 참조하여 상술한 제2 전원(VSS)의 전압이 인가될 수 있는 경로일 수 있다.
제1 전극(EL1) 및 제2 전극(EL2)은 발광 소자(LD)의 발광 효율이 개선되도록 발광 소자(LD)로부터 발산된 광을 표시 방향으로 반사할 수 있다. 이 때, 상기 표시 방향은 제3 방향(DR3)일 수 있다.
제1 절연막(INS1)은 보호막(PSV) 상에 위치할 수 있다. 제1 절연막(INS1)은 제2 층간 절연막(ILD2)과 마찬가지로, 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiON) 및 알루미늄 산화물(AlOx) 중 적어도 하나를 포함할 수 있다.
제1 절연막(INS1)의 적어도 일부는 제1 컨택 전극(CNE1), 제2 컨택 전극(CNE2), 제1 전극(EL1), 및/또는 제2 전극(EL2) 상에 배치되어, 전기적 연결을 안정시키고, 외부 영향을 감쇄시킬 수 있다.
제1 절연막(INS1) 상에는 발광 소자(LD)가 위치할 수 있다. 일 예에 따르면, 제1 절연막(INS1)은 소정의 홈을 가질 수 있고, 발광 소자(LD)의 적어도 일부가 상기 홈으로부터 형성된 단부에 접하고, 발광 소자(LD)의 또 다른 일부가 상기 홈로 인해 형성된 또 다른 단부에 접할 수 있다.
발광 소자(LD)는 제1 전극(EL1)과 제2 전극(EL2) 사이의 제1 절연막(INS1) 상에 위치할 수 있다. 발광 소자(LD)는 나노 혹은 마이크로 스케일을 가진 무기물을 포함한 소자일 수 있다.
발광 소자(LD)는 제1 반도체층, 제2 반도체층, 활성층 및 절연막을 포함할 수 있다. 제1 반도체층은 소정의 타입을 가지는 반도체층을 포함할 수 있고, 제2 반도체층은 상기 제1 반도체층과는 상이한 타입의 반도체층을 포함할 수 있다. 일 예로, 상기 제1 반도체층은 N형 반도체층을 포함하되, 상기 제2 반도체층은 P형 반도체층을 포함할 수 있다.
상기 제1 반도체층 및 상기 제2 반도체층은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 적어도 어느 하나의 반도체 재료를 포함할 수 있다.
활성층은 제1 반도체층과 제2 반도체층 사이에 위치할 수 있다. 상기 활성층은 단일 또는 다중 양자 우물 구조를 가질 수 있다.
발광 소자(LD)의 양단에 소정의 전압 이상의 전계가 인가되는 경우, 활성층 내에서 전자-정공 쌍이 결합하며 광이 발산될 수 있다.
제2 절연막(INS2)은 발광 소자(LD) 상에 위치할 수 있다. 제2 절연막(INS2)은 발광 소자(LD)의 상기 활성층에 대응되는 영역을 커버하도록 형성될 수 있다. 제2 절연막(INS2)은 유기 재료 혹은 무기 재료 중 적어도 어느 하나를 포함할 수 있다.
실시 형태에 따라 제2 절연막(INS2)의 적어도 일부는 발광 소자(LD)의 배면 상에 위치할 수 있다. 발광 소자(LD)의 배면 상에 형성된 제2 절연막(INS2)은 제2 절연막(INS2)이 발광 소자(LD) 상에 형성되는 과정에서 제1 절연막(INS1)과 발광 소자(LD) 사이의 빈 틈을 채울 수 있다.
제1 컨택 전극(CNE1) 및 제2 컨택 전극(CNE2)은 제1 절연막(INS1) 상에 위치할 수 있다. 제1 컨택 전극(CNE1) 및 제2 컨택 전극(CNE2)은 각각 제1 절연막(INS1)에 형성된 컨택홀을 통해 제1 전극(EL1) 및 제2 전극(EL2)에 전기적으로 연결될 수 있다.
제1 컨택 전극(CNE1) 및 제2 컨택 전극(CNE2)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide) 및 ITZO(Indium Tin Zinc Oxide)를 포함한 도전성 물질 중 적어도 어느 하나를 포함할 수 있다.
제1 전극(EL1)을 통해 제공된 전기적 신호는 제1 컨택 전극(CNE1)을 통해 발광 소자(LD)에 제공될 수 있고, 이 때 제공된 전기적 신호를 기초로 발광 소자(LD)는 광을 발산할 수 있다.
제2 전극(EL2)을 통해 제공된 전기적 신호는 제2 컨택 전극(CNE2)을 통해 발광 소자(LD)에 제공될 수 있다.
뱅크(BNK)는 화소(PXL)의 발광 영역을 정의하는 구조물일 수 있다. 발광 영역(EMA)은 발광 소자(LD)로부터 광이 방출되는 영역을 의미할 수 있다. 예를 들어, 뱅크(BNK)는 화소(PXL)의 발광 소자(LD)를 둘러싸도록 인접한 발광 소자(LD) 사이의 경계 영역에 배치될 수 있다.
제3 절연막(INS3)은 뱅크(BNK), 제1 컨택 전극(CNE1), 제2 컨택 전극(CNE2), 및 제2 절연막(INS2) 상에 배열될 수 있다. 제3 절연막(INS3)은 유기 재료 혹은 무기 재료 중 어느 하나를 포함할 수 있다. 제3 절연막(INS3)은 외부 영향으로부터 표시 소자부(DPL)를 보호할 수 있다.
발광 소자(LD), 및 전극 등에 관한 배치 관계는 도 5를 참조하여 상술한 예시에 한정되지 않으며, 변형 가능한 다양한 실시 형태에 따른 배치 관계가 구현될 수 있다.
이하에서는, 도 6 내지 도 11을 참조하여, 실시예에 따른 표시 장치의 오픈 영역(OPA)에 관하여 설명한다.
도 6 및 도 7은 도 3의 EA1 영역에 대한 확대도이다. 도 8은 도 6의 Ⅱ~Ⅱ'에 따른 단면도이다. 도 9는 도 6의 Ⅲ~Ⅲ'에 따른 단면도이다. 도 10은 도 6의 Ⅳ~Ⅳ'에 따른 단면도이다. 도 11은 도 7의 Ⅴ~Ⅴ'에 따른 단면도이다.
도 6 내지 도 11을 참조하면, 백 게이트 전극(BGE) 및 백 게이트 전극(BGE)의 적어도 일부를 커버할 수 있는 커버층(COL)이 제공될 수 있다. 도 6 및 도 7에서는, 도면이 명확히 표현되도록 커버층(COL)에 별도 패터닝이 수행되지 않았다.
백 게이트 전극(BGE)은 복수 개로 구성되어 각각 소정의 방향으로 연장될 수 있다. 백 게이트 전극(BGE)은 오픈 영역(OPA)에서 제1 방향(DR1)을 따라서 연장되는 형태로 제공될 수 있다. 다만, 이에 한정되지 않고 백 게이트 전극(BGE)의 적어도 일부는 오픈 영역(OPA)에서 제2 방향(DR2)과 제1 방향(DR1) 사이의 일 방향 혹은 제2 방향(DR2)을 따라서 연장되는 형태로 제공될 수 있다.
백 게이트 전극(BGE)은 평면 상에서 볼 때, 커버층(COL)과 중첩될 수 있다. 백 게이트 전극(BGE)은 평면 상에서 볼 때, 커버층(COL)에 대응되는 영역 내부에 포함될 수 있다. 예를 들어, 도 6 및 도 10을 참조하면 일 실시예에 따른 커버층(COL)은 평면 상에서 볼 때, 오픈 영역(OPA)보다 넓은 영역에 배치되어, 오픈 영역(OPA)을 커버할 수 있다. 이로 인해 커버층(COL)은 서로 물리적으로 이격된 백 게이트 전극(BGE)을 모두 커버할 수 있다.
다만 도 7 및 도 11을 참조하면, 또 다른 실시예에 따른 커버층(COL)은 오픈 영역(OPA)에서 서로 물리적으로 이격되어 복수 개로 구비될 수 있다. 예를 들어, 커버층(COL)은 평면 상에서 볼 때, 오픈 영역(OPA) 내에서 서로 물리적으로 이격된 제1 커버층(COL1), 제2 커버층(COL2), 및 제3 커버층(COL3)을 포함할 수 있다. 백 게이트 전극(BGE)은 평면 상에서 볼 때, 오픈 영역(OPA) 내에서 서로 물리적으로 이격된 제1 백 게이트 전극(BGE1), 제2 백 게이트 전극(BGE2), 및 제3 백 게이트 전극(BGE3)을 포함할 수 있다. 이 때, 제1 백 게이트 전극(BGE1)은 평면 상에서 볼 때, 제1 커버층(COL1)과 중첩할 수 있고, 제2 및 제3 커버층(COL2, 3)과 중첩하지 않을 수 있다. 제2 백 게이트 전극(BGE2)은 평면 상에서 볼 때, 제2 커버층(COL2)과 중첩할 수 있고, 제1 및 제3 커버층(COL1, 3)과 중첩하지 않을 수 있다. 제3 백 게이트 전극(BGE3)은 평면 상에서 볼 때, 제3 커버층(COL3)과 중첩할 수 있고, 제1 및 제2 커버층(COL1, 2)과 중첩하지 않을 수 있다.
커버층(COL)은 도 5를 참조하여 상술한 반도체 층(SCL)과 동일한 레이어에 형성될 수 있다. 커버층(COL)은 반도체 층(SCL)과 마찬가지로 버퍼막(BFL) 상에 형성되어, 적어도 일부가 게이트 절연막(GI)에 의해 커버될 수 있다.
커버층(COL)은 반도체 층(SCL)과 동일한 공정 내에서 형성될 수 있다. 반도체 층(SCL)과 커버층(COL)이 형성(혹은 획득)되는 시점은 서로 동일할 수 있다
예를 들어, 반도체 층(SCL)과 커버층(COL)은 단일 마스크가 사용된 일 공정 중 형성될 수 있다. 버퍼막(BFL) 상에는 반도체 층(SCL) 및 커버층(COL)이 제공되기 위한 소정의 물질이 적층되고, 적층된 상기 소정의 물질에 대하여 포토 공정 및 식각 공정이 수행될 수 있다. 결국 커버층(COL)은 반도체 층(SCL)을 형성하기 위해 마련된 마스크 외 별도의 마스크가 제공되지 않는 경우에도 형성될 수 있다.
커버층(COL)은 반도체 층(SCL)과 동일한 물질을 포함할 수 있다. 실시예에 의하면, 커버층(COL)과 반도체 층(SCL)은 동일 공정 내에서 적층된 물질의 적어도 일부일 수 있고, 실질적으로 서로 동일한 물질로 구성될 수 있다.
일 예에 따르면, 커버층(COL)은 폴리실리콘(polysilicon), 아몰퍼스 실리콘(amorphous silicon) 및 산화물 반도체(예를 들어, IGZO(Indium Gallium Zinc Oxide)) 중 적어도 어느 하나를 포함할 수 있으나, 이에 한정되지 않는다.
도 8 내지 도 11을 참조하면, 오픈 영역(OPA) 내에는 적어도 일부의 레이어가 제거될 수 있다. 오픈 영역(OPA) 내에는 비아층이 배열되지 않을 수 있다. 예를 들어, 도 8 내지 도 11을 참조하면, 보호막(PSV) 및 제2 층간 절연막(ILD2)은 오픈 영역(OPA) 내에 배열되지 않을 수 있다. 이에 따라 보호막(PSV) 및 제2 층간 절연막(ILD2)에는 개구부가 형성될 수 있다. 보호막(PSV) 및 제2 층간 절연막(ILD2)은 개구부를 포함할 수 있다. 상기 개구부와 오픈 영역(OPA)은 평면상에서 볼 때 서로 중첩할 수 있다.
오픈 영역(OPA)은 표시 패널(PNL) 내의 개별 구성에 대한 외부 영향을 저감시킬 수 있다. 예를 들어, 오픈 영역(OPA)은 표시 패널(PNL)의 외곽을 따라서 형성되어, 외부로부터 제공될 수 있는 수분 및 또는 미세 입자의 영향을 감소시킬 수 있다. 표시 영역(DA) 내에 위치한 제1 내지 제3 트랜지스터(M1~M3)에 대한 외부 영향이 저감될 수 있다.
외부 영향이 저감되는 것은, 오픈 영역(OPA)을 경계로 표시 패널(PNL)의 내부와 외부가 구분되기 때문일 수 있다. 특히, 별도의 오픈 영역(OPA)이 구비되지 않고 개별 레이어 중 어느 하나가 유기 절연막으로 구현되는 경우, 상기 유기 절연막은 투습성이 높으며, 특히 수분은 표시 패널(PNL)의 내부 영역에 침투되기 쉬울 수 있다. 이 때, 유기 절연막으로 구현된 개별 레이어(일 예로, 보호막(PSV))가 제거된 영역인 오픈 영역(OPA)이 구비되어 수분 침투가 저감될 수 있다.
도 8 및 도 9를 참조하면, 오픈 영역(OPA)에서는, 개별 레이어 중 적어도 어느 하나가 배치되지 않을 수 있다. 예를 들어, 오픈 영역(OPA)에는 보호막(PSV) 및 제2 층간 절연막(ILD2)이 위치하지 않을 수 있다. 다만, 이에 한정되지 않고 오픈 영역(OPA)에서 다양한 레이어 중 적어도 일부가 제거될 수 있다. 예를 들어, 오픈 영역(OPA)에는 보호막(PSV)만이 제거되거나, 보호막(PSV), 제1 층간 절연막(ILD1), 및 제2 층간 절연막(ILD2)이 제거될 수 있다. 이하에서는, 설명의 편의상 오픈 영역(OPA)에서 제거되는 레이어는 보호막(PSV) 및 제2 층간 절연막(ILD2)인 것을 기준으로 서술하나, 이에 한정되지 않고 다양한 실시 형태가 구현될 수 있다.
도 8 내지 도 11에서는 설명의 명확성을 위하여 적어도 일부가 제거된 영역에 별도의 물질이 위치하지 않는 것으로 도시하였다. 오픈 영역(OPA)이 형성된 이후 별도 공정이 수행됨에 따라 유기 물질 혹은 무기 물질 중 적어도 어느 하나를 포함하는 절연막이 구비될 수 있다. 이 때, 상기 절연막은 오픈 영역(OPA) 내에 위치하되, 보호막(PSV)과 동일한 층에 배열될 수 있다.
커버층(COL)은 평면 상에서 볼 때, 오픈 영역(OPA)과 중첩할 수 있다. 오픈 영역(OPA) 내에 배열되지 않은 백 게이트 전극(BGE)은 커버층(COL)과 중첩하지 않을 수 있으나, 커버층(COL)은 평면 상에서 볼 때, 오픈 영역(OPA) 내에 위치한 백 게이트 전극(BGE)과 적어도 중첩할 수 있다.
커버층(COL)은 오픈 영역(OPA)을 형성하기 위한 공정이 수행될 때, 백 게이트 전극(BGE)을 보호할 수 있다. 커버층(COL)은 오픈 영역(OPA)을 형성하기 위한 에칭 공정의 백 게이트 전극(BGE)에 대한 에치 스토퍼 레이어(etch stopper layer)로 기능할 수 있다.
실시예에 따른 표시 장치에는, 커버층(COL)이 구비되어, 오픈 영역(OPA)을 형성하기 위한 에칭 공정이 수행되는 경우에도, 백 게이트 전극(BGE)에 대한 손상이 방지될 수 있다. 더 나아가, 커버층(COL)은 표시 장치에 구비되는 반도체 층(SCL)과 동일 마스크 공정 내에서 패터닝되고, 이로 인해 별도로 소요되는 마스크가 요구되지 않는다. 즉 상술한 기술적 효과가 발생되기 위한 추가 구성을 구비하는 경우에도 추가적인 공정 비용이 절감될 수 있다.
이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 따라서, 이상에서 설명한 본 발명의 실시예들은 서로 별개로 또는 조합되어 구현되는 것도 가능하다.
따라서, 본 발명에 개시된 실시 예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시 예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
LD: 발광 소자
PNL: 표시 패널
PXL: 화소
OPA: 오픈 영역
PCL: 화소 회로부
DPL: 표시 소자부
M1~M3: 제1 트랜지스터 ~ 제3 트랜지스터
ILD1, ILD2: 제1 층간 절연막, 제2 층간 절연막
PSV: 보호막
COL: 커버층
BGE: 백 게이트 전극

Claims (17)

  1. 표시 영역, 비표시 영역, 및 상기 표시 영역과 상기 비표시 영역 사이에 위치하는 오픈 영역을 포함하는 표시 장치로서,
    기판;
    상기 기판 상에 위치하는, 트랜지스터;
    적어도 일부가 상기 트랜지스터와 중첩하고, 또 다른 적어도 일부가 상기 오픈 영역과 중첩하는 백 게이트 전극;
    상기 트랜지스터 상에 위치하고, 상기 오픈 영역과 중첩하는 개구부를 포함하는 보호막; 및
    상기 오픈 영역 내에서 상기 백 게이트 전극과 중첩하는 커버층; 을 포함하는, 표시 장치.
  2. 제1 항에 있어서,
    상기 트랜지스터는 제1 물질을 포함하는 반도체 층을 포함하고, 상기 커버층은 상기 제1 물질을 포함하는, 표시 장치.
  3. 제1 항에 있어서,
    상기 트랜지스터는 반도체 층을 포함하고, 상기 반도체 층과 상기 커버층은 동일한 물질로 구성되는, 표시 장치.
  4. 제2 항에 있어서,
    상기 제1 물질은 폴리실리콘(polysilicon), 아몰퍼스 실리콘(amorphous silicon) 및 산화물 반도체 중 적어도 어느 하나를 포함하는, 표시 장치.
  5. 제2 항에 있어서,
    상기 반도체 층과 상기 커버층은 동일 공정 내에서 형성되는, 표시 장치.
  6. 제2 항에 있어서,
    상기 반도체 층 상에 위치하고, 상기 오픈 영역과 중첩하는 개구부를 포함하는 층간 절연막; 을 더 포함하는, 표시 장치.
  7. 제1 항에 있어서,
    상기 백 게이트 전극의 적어도 일부는, 상기 기판과 상기 트랜지스터 사이에 배열되고, 상기 백 게이트 전극의 또 다른 일부는 상기 기판과 상기 커버층 사이에 배열되는, 표시 장치.
  8. 제7 항에 있어서,
    상기 커버층은, 상기 보호막에 대한 식각 공정이 수행될 때, 상기 오픈 영역 내에 배열된 상기 백 게이트 전극에 대한 에치 스토퍼 레이어인, 표시 장치.
  9. 제1 항에 있어서,
    상기 오픈 영역 내에 위치하고, 상기 보호막과 동일한 층에 배열되는 절연막; 을 더 포함하는, 표시 장치.
  10. 제1 항에 있어서,
    상기 백 게이트 전극은, 각각 상기 오픈 영역 내에 배열되고, 서로 물리적으로 이격된 제1 백 게이트 전극 및 제2 백 게이트 전극을 포함하고,
    상기 커버층은 상기 제1 백 게이트 전극 및 상기 제2 백 게이트 전극을 일체로 커버하는, 표시 장치.
  11. 제1 항에 있어서,
    상기 백 게이트 전극은, 각각 상기 오픈 영역 내에 배열되고, 서로 물리적으로 이격된 제1 백 게이트 전극 및 제2 백 게이트 전극을 포함하고,
    상기 커버층은, 각각 상기 오픈 영역 내에 배열되되 서로 물리적으로 이격되고, 평면 상에서 볼 때 상기 제1 백 게이트 전극과 중첩하는 제1 커버층; 및 상기 제2 백 게이트 전극과 중첩하는 제2 커버층; 을 포함하는, 표시 장치.
  12. 제1 항에 있어서,
    상기 오픈 영역 내에 위치한 백 게이트 전극은 평면 상에서 볼 때, 커버층이 위치하는 영역 내부에 배열되는, 표시 장치.
  13. 제1 항에 있어서,
    상기 표시 영역에서는 외부로 광이 제공되고, 상기 비표시 영역에서는 외부로 광이 제공되지 않는, 표시 장치.
  14. 제1 항에 있어서,
    상기 오픈 영역은 상기 표시 영역의 적어도 일부를 둘러싸는 형태로 제공되는, 표시 장치.
  15. 제1 항에 있어서,
    상기 백 게이트 전극 상에 위치하는 버퍼막; 및 상기 버퍼막 상에 위치하는 반도체 층; 을 더 포함하고, 상기 반도체 층과 상기 커버층은 서로 동일 레이어에 형성된, 표시 장치.
  16. 제15 항에 있어서,
    상기 반도체 층 및 상기 커버층은 하나의 절연막에 의해 커버되는, 표시 장치.
  17. 제1 항에 있어서,
    상기 오픈 영역은 상기 보호막이 배열되지 않는 영역으로 정의되는, 표시 장치.
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