KR20220052432A - 화소 및 이를 구비한 표시 장치 - Google Patents

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KR20220052432A
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Abstract

표시 장치는 화소를 포함한다. 화소는 발광 유닛 및 화소 회로를 포함한다. 화소 회로는 제1 모드에서 발광 유닛에 제1 전류 이동 방향으로 제1 구동 전류를 제공하고, 제2 모드에서 제1 전류 이동 방향과 다른 제2 전류 이동 방향으로 제2 구동 전류를 제공한다. 발광 유닛은, 상호 이격되어 배치되는 제1 전극 및 제2 전극; 제1 전극 및 제2 전극 사이에 제1 전류 이동 방향으로 연결되는 제1 발광 소자; 및 제1 전극 및 제2 전극 사이에 제2 전류 이동 방향으로 연결되는 제2 발광 소자를 포함한다.

Description

화소 및 이를 구비한 표시 장치{PIXEL AND DISPLAY DEVICE INCLUDING THE SAME}
본 발명은 화소 및 이를 구비한 표시 장치에 관한 것이다.
정보 디스플레이에 관한 관심이 고조되고 휴대가 가능한 정보 매체를 이용하려는 요구가 높아지면서, 표시 장치에 대한 요구 및 상업화가 중점적으로 이루어지고 있다.
본 발명의 일 목적은 휘도 편차를 개선할 수 있는 화소 및 이를 포함하는 표시 장치를 제공하는 것이다.
본 발명의 다른 목적은 수명을 향상시킬 수 있는 표시 장치를 제공하는 것이다.
본 발명의 일 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 화소는, 제1 전원 라인 및 제2 전원 라인 사이에 연결되는 발광 유닛; 및 제1 모드에서 상기 발광 유닛에 제1 전류 이동 방향으로 제1 구동 전류를 제공하고, 제2 모드에서 상기 제1 전류 이동 방향과 다른 제2 전류 이동 방향으로 제2 구동 전류를 제공하는 화소 회로를 포함한다. 상기 발광 유닛은, 상호 이격되어 배치되는 제1 전극 및 제2 전극; 상기 제1 전극 및 상기 제2 전극 사이에 상기 제1 전류 이동 방향으로 연결되는 제1 발광 소자; 및 상기 제1 전극 및 상기 제2 전극 사이에 상기 제2 전류 이동 방향으로 연결되는 제2 발광 소자를 포함한다.
일 실시예에 의하면, 상기 화소 회로는, 상기 제1 전원 라인과 상기 제1 전극 사이에 연결되는 제1 구동 트랜지스터; 데이터 라인 및 상기 제1 구동 트랜지스터의 게이트 전극 사이에 연결되는 제1 스캔 트랜지스터로서, 게이트 전극이 제1 스캔 라인에 연결되는 상기 제1 스캔 트랜지스터; 및 상기 제1 구동 트랜지스터의 게이트 전극 및 상기 제1 전극 사이에 형성되는 제1 스토리지 커패시터를 포함하며, 상기 제2 전극은 상기 제2 전원 라인에 연결될 수 있다.
일 실시예에 의하면, 상기 화소 회로는, 리드아웃 라인 및 상기 제1 전극 사이에 연결되고, 게이트 전극이 제1 센싱 라인에 연결되는 제1 센싱 트랜지스터를 더 포함할 수 있다.
일 실시예에 의하면, 상기 화소 회로는, 상기 제1 전원 라인과 상기 제1 전극 사이에 연결되는 제2 구동 트랜지스터; 및 상기 데이터 라인 및 상기 제2 구동 트랜지스터의 게이트 전극 사이에 연결되는 제2 스캔 트랜지스터로서, 게이트 전극이 제2 스캔 라인에 연결되는 상기 제2 스캔 트랜지스터를 더 포함할 수 있다.
일 실시예에 의하면, 상기 화소 회로는, 상기 제2 구동 트랜지스터의 게이트 전극 및 상기 구동 트랜지스터의 일 전극 사이에 형성되는 제2 스토리지 커패시터를 더 포함할 수 있다.
일 실시예에 의하면, 상기 제2 스토리지 커패시터는 상기 제2 구동 트랜지스터의 게이트 전극 및 상기 제1 전극 사이에 형성될 수 있다.
일 실시예에 의하면, 상기 제2 스토리지 커패시터는 상기 제2 구동 트랜지스터의 게이트 전극 및 상기 제1 전원 라인 사이에 형성될 수 있다.
일 실시예에 의하면, 상기 제1 모드에서, 상기 제1 스캔 트랜지스터 및 상기 제1 센싱 트랜지스터가 턴-온되고, 상기 제2 스캔 트랜지스터는 턴-오프되며, 상기 제2 모드에서, 상기 제2 스캔 트랜지스터 및 상기 제1 센싱 트랜지스터가 턴-온되고, 상기 제1 스캔 트랜지스터는 턴-오프될 수 있다.
일 실시예에 의하면, 상기 화소 회로는 제1 주기를 가지고 제1 모드 및 제2 모드에서 교번하여 구동되며, 상기 제1 주기는 1프레임보다 크거나 같을 수 있다.
일 실시예에 의하면, 상기 제1 전원 라인에 인가되는 제1 전원 전압의 전압 레벨 및 상기 제2 전원 라인에 인가되는 제2 전원 전압의 전압 레벨은 상기 제1 주기를 가지고 상호 변할(interchanged) 수 있다.
일 실시예에 의하면, 상기 화소는, 상기 제1 전원 라인 및 제3 전원 라인 사이에 연결되며 게이트 전극이 제어 라인에 연결되는 제1 전원 제어 트랜지스터; 및 상기 제1 전원 라인 및 제4 전원 라인 사이에 연결되며 게이트 전극이 상기 제어 라인에 연결되는 제2 전원 제어 트랜지스터를 더 포함하고, 상기 제1 전원 제어 트랜지스터 및 상기 제2 전원 제어 트랜지스터 중 하나는 N형 트랜지스터이며, 상기 제1 전원 제어 트랜지스터 및 상기 제2 전원 제어 트랜지스터 중 다른 하나는 P형 트랜지스터일 수 있다.
일 실시예에 의하면, 상기 화소는, 상기 제2 전원 라인 및 제4 전원 라인 사이에 연결되며 게이트 전극이 상기 제어 라인에 연결되는 제3 전원 제어 트랜지스터; 및 상기 제2 전원 라인 및 제3 전원 라인 사이에 연결되며 게이트 전극이 상기 제어 라인에 연결되는 제4 전원 제어 트랜지스터를 더 포함하고, 상기 제3 전원 제어 트랜지스터는 상기 제1 전원 제어 트랜지스터와 동일한 타입의 트랜지스터이고, 상기 제4 전원 제어 트랜지스터는 상기 제2 전원 제어 트랜지스터와 동일한 타입의 트랜지스터일 수 있다.
일 실시예에 의하면, 상기 제1 발광 소자의 제1 단부 및 상기 제2 발광 소자의 제2 단부는 상기 제1 전극에 전기적으로 연결되고, 상기 제1 발광 소자의 제2 단부 및 상기 제2 발광 소자의 제1 단부는 상기 제2 전극에 전기적으로 연결되며, 상기 제1 발광 소자의 제1 단부 및 상기 제1 발광 소자의 제1 단부는 동일한 타입의 반도체층에 대응할 수 있다.
일 실시예에 의하면, 상기 발광 유닛 내에서, 상기 제1 발광 소자의 총 개수는 상기 제2 발광 소자의 총 개수와 실질적으로 같을 수 있다.
일 실시예에 의하면, 상기 발광 유닛은 상기 제1 전극 및 상기 제2 전극 사이에 연결되는 복수의 발광 소자 패키지들을 더 포함하고, 상기 발광 소자 패키지들 각각은 제1 리드 전극, 제2 리드 전극, 및 상기 제1 리드 전극 및 상기 제2 리드 전극 사이에 상호 다른 전류 이동 방향들로 배열된 한 쌍의 발광 소자들을 포함하며, 상기 한 쌍의 발광 소자들은 상기 제1 발광 소자 및 상기 제2 발광 소자를 포함할 수 있다.
일 실시예에 의하면, 상기 복수의 발광 소자 패키지들 중 일부는 상기 제1 전극 및 상기 제2 전극 사이에서 상호 직렬 연결될 수 있다.
본 발명의 일 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 표시 장치는, 화소들; 스캔 라인들을 통해 상기 화소들에 스캔 신호들을 공급하고, 센싱 라인들을 통해 상기 화소들에 센싱 신호들을 공급하는 스캔 구동부; 및 데이터 라인들을 통해 상기 화소들에 데이터 신호를 공급하고, 리드아웃 라인들을 통해 상기 화소들에 초기화 신호를 공급하는 데이터 구동부를 포함한다. 상기 화소들 각각은, 제1 전원 라인 및 제2 전원 라인 사이에 연결되는 발광 유닛; 및 제1 모드에서 상기 스캔 신호들 중 제1 스캔 신호 및 상기 센싱 신호들 중 제1 센싱 신호에 응답하여 상기 발광 유닛에 제1 전류 이동 방향으로 제1 구동 전류를 제공하고, 제2 모드에서 상기 스캔 신호들 중 제2 스캔 신호 및 상기 제1 센싱 신호에 응답하여 상기 제1 전류 이동 방향과 다른 제2 전류 이동 방향으로 제2 구동 전류를 제공하는 화소 회로를 포함한다. 상기 발광 유닛은, 상호 이격되어 배치되는 제1 전극 및 제2 전극; 상기 제1 전극 및 상기 제2 전극 사이에 상기 제1 전류 이동 방향으로 연결되는 제1 발광 소자; 및 상기 제1 전극 및 상기 제2 전극 사이에 상기 제2 전류 이동 방향으로 연결되는 제2 발광 소자를 포함한다.
일 실시예에 의하면, 상기 발광 유닛 내에서, 상기 제1 발광 소자의 총 개수는 상기 제2 발광 소자의 총 개수와 실질적으로 같을 수 있다.
일 실시예에 의하면, 상기 표시 장치는, 상기 제1 전원 라인을 통해 제1 전원 전압을, 상기 제2 전원 라인을 통해 제2 전원 전압을, 상기 화소들에 공급하는 전원 공급부를 더 포함하고, 상기 전원 공급부는 상기 제1 전원 전압의 전압 레벨 및 상기 제2 전원 전압의 전압 레벨을 제1 주기를 가지고 상호 가변시킬(interchange) 수 있다.
일 실시예에 의하면, 상기 표시 장치는, 제3 전원 라인에 제1 전원 전압을, 제4 전원 라인에 제2 전원 전압을 공급하는 전원 공급부를 더 포함하고, 상기 화소들 각각은, 상기 제1 전원 라인 및 상기 제3 전원 라인 사이에 연결되며 게이트 전극이 제어 라인에 연결되는 제1 전원 제어 트랜지스터; 및 상기 제1 전원 라인 및 상기 제4 전원 라인 사이에 연결되며 게이트 전극이 상기 제어 라인에 연결되는 제2 전원 제어 트랜지스터를 더 포함하고, 상기 제1 전원 제어 트랜지스터 및 상기 제2 전원 제어 트랜지스터 중 하나는 N형 트랜지스터이며, 상기 제1 전원 제어 트랜지스터 및 상기 제2 전원 제어 트랜지스터 중 다른 하나는 P형 트랜지스터일 수 있다.
본 발명의 실시예에 따른 화소 및 이를 포함하는 표시 장치는 발광 유닛을 포함하되, 발광 유닛은 제1 전극 및 제2 전극 사이에 상호 다른 극성 방향으로 배열된 적어도 한 쌍의 제1 발광 소자 및 제2 발광 소자를 포함할 수 있다. 제1 발광 소자 및 제2 발광 소자를 쌍을 이뤄 배열되므로, 제1 발광 소자의 비율 및 제2 발광 소자의 비율이 화소 및 표시 장치에서 전체적으로 균일하게 나타나고, 화소 및 표시 장치의 휘도 편차가 개선될 수 있다.
또한, 화소 및 표시 장치는 제1 모드에서 발광 유닛에 제1 전류 이동 방향으로 제1 구동 전류를 제공하고, 제2 모드에서 발광 유닛에 제2 전류 이동 방향으로 제2 구동 전류를 제공할 수 있다. 제1 모드 및 제2 모드가 특정 주기로 교번되는 경우, 발광 유닛 내 제1 발광 소자 및 제2 발광 소자가 교번하여 발광하며, 하나의 전류 방향에 응답하여 제1 발광 소자 또는 제2 발광 소자만이 발광되는 경우에 비해, 발광 유닛의 수명이 향상될 수 있다.
본 발명의 일 실시예에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1a는 일 실시예에 따른 발광 소자를 개략적으로 도시한 사시도이다.
도 1b는 도 1a의 발광 소자의 단면도이다.
도 2a는 일 실시예에 따른 발광 소자 패키지를 나타내는 평면도이다.
도 2b는 도 2a의 발광 소자 패키지의 등가 회로도이다.
도 2c는 도 2a의 발광 소자 패키지의 일 예를 나타내는 단면도이다.
도 3은 일 실시예에 따른 표시 장치를 개략적으로 도시한 평면도이다.
도 4a 및 도 4b는 도 3의 표시 장치에 포함된 화소의 일 실시예를 나타내는 회로도들이다.
도 5a는 도 4a 및 도 4b의 화소에 포함된 발광 유닛의 일 예를 나타내는 평면도이다.
도 5b는 도 5a의 발광 유닛의 등가 회로도이다.
도 5c는 도 4a 및 도 4b의 화소에 포함된 발광 유닛의 다른 예를 나타내는 평면도이다.
도 6a 내지 도 6c는 도 4a 및 도 4b의 화소의 동작의 일 예를 나타내는 도면들이다.
도 7a 내지 도 7c는 도 4a 및 도 4b의 화소의 동작의 다른 예를 나타내는 도면들이다.
도 8은 일 실시예에 따른 표시 장치를 나타내는 블록도이다.
도 9a 및 도 9b는 도 3의 표시 장치에 포함된 화소의 다른 실시예를 나타내는 회로도들이다.
도 10a 및 도 10b는 도 9a 및 도 9b의 화소의 동작의 일 예를 나타내는 도면들이다.
도 11a 및 도 11b는 도 9a 및 도 9b의 화소의 동작의 다른 예를 나타내는 도면들이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1a는 일 실시예에 따른 발광 소자를 개략적으로 도시한 사시도이다. 도 1b는 도 1a의 발광 소자의 단면도이다. 본 발명의 일 실시예에 있어서, 발광 소자의 종류 및/또는 형상이 도 1a 및 도 1b에 도시된 실시예에 한정되지는 않는다.
도 1a 및 도 1b를 참조하면, 발광 소자(LD)는 제1 반도체층(11), 제2 반도체층(13), 제1 및 제2 반도체층들(11, 13) 사이에 개재된 활성층(12)을 포함할 수 있다. 일 예로, 발광 소자(LD)는 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13)이 순차적으로 적층된 발광 적층체를 구현할 수 있다.
발광 소자(LD)는 일 방향으로 연장된 형상으로 제공될 수 있다. 발광 소자(LD)의 연장 방향을 길이 방향이라고 하면, 발광 소자(LD)는 연장 방향을 따라 일 단부(또는 하 단부)와 타 단부(또는 상 단부)를 포함할 수 있다. 발광 소자(LD)의 일 단부(또는 하 단부)에는 제1 및 제2 반도체층들(11, 13) 중 어느 하나의 반도체층, 발광 소자(LD)의 타 단부(또는 상 단부)에는 제1 및 제2 반도체층들(11, 13) 중 나머지 반도체층이 배치될 수 있다. 일 예로, 발광 소자(LD)의 일 단부(또는 하 단부)에는 제1 반도체층(11)이 배치되고, 발광 소자(LD)의 타 단부(또는 상 단부)에는 제2 반도체층(13)이 배치될 수 있다.
발광 소자(LD)는 다양한 형상으로 제공될 수 있다. 일 예로, 발광 소자(LD)는 길이 방향으로 긴(즉, 종횡비가 1보다 큰) 로드 형상(rod-like shape), 또는 바 형상(bar-like shape)을 가질 수 있다. 본 발명의 일 실시예에 있어서, 길이 방향으로의 발광 소자(LD)의 길이(L)는 그의 직경(D, 또는 횡단면의 폭)보다 클 수 있다. 이러한 발광 소자(LD)는 일 예로 마이크로 스케일(micro scale) 또는 나노 스케일(nano scale) 정도의 직경(D) 및/또는 길이(L)를 가질 정도로 초소형으로 제작된 발광 다이오드(Light Emitting Diode, LED)를 포함할 수 있다.
발광 소자(LD)의 직경(D)은 0.5㎛ 내지 500㎛ 정도일 수 있으며, 그 길이(L)는 1㎛ 내지 10㎛ 정도일 수 있다. 다만, 발광 소자(LD)의 직경(D) 및 길이(L)가 이에 한정되는 것은 아니며, 발광 소자(LD)가 적용되는 조명 장치 또는 자발광 표시 장치의 요구 조건(또는 설계 조건)에 부합되도록 발광 소자(LD)의 크기가 변경될 수 있다.
제1 반도체층(11)은 일 예로 적어도 하나의 n형 반도체층을 포함할 수 있다. 예를 들어, 제1 반도체층(11)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 어느 하나의 반도체 재료를 포함하며, Si, Ge, Sn 등과 같은 제1 도전성의 도펀트(또는 n형 도펀트)가 도핑된 n형 반도체층일 수 있다. 다만, 제1 반도체층(11)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질로 제1 반도체층(11)을 구성할 수 있다. 본 발명의 일 실시예에 있어서, 제1 반도체층(11)은 제1 도전성의 도펀트(또는 n형 도펀트)가 도핑된 질화갈륨(GaN) 반도체 물질을 포함할 수 있다. 제1 반도체층(11)은 발광 소자(LD)의 길이(L) 방향을 따라 활성층(12)과 접촉하는 상부 면과 외부로 노출된 하부 면을 포함할 수 있다. 제1 반도체층(11)의 하부 면은 발광 소자(LD)의 일 단부(또는 하 단부)일 수 있다.
활성층(12)은 제1 반도체층(11) 상에 배치되며, 단일 또는 다중 양자 우물(Quantum Wells) 구조로 형성될 수 있다. 일 예로, 활성층(12)이 다중 양자 우물 구조로 형성되는 경우, 활성층(12)은 장벽층(barrier layer, 미도시), 스트레인 강화층(strain reinforcing layer), 및 웰층(well layer)이 하나의 유닛으로 주기적으로 반복 적층될 수 있다. 스트레인 강화층은 장벽층보다 더 작은 격자 상수를 가져 웰층에 인가되는 스트레인, 일 예로, 압축 스트레인을 더 강화할 수 있다. 다만, 활성층(12)의 구조가 상술한 실시예에 한정되는 것은 아니다.
활성층(12)은 400nm 내지 900nm의 파장을 갖는 광을 방출할 수 있으며, 이중 헤테로 구조(Double Hetero structure)를 사용할 수 있다. 본 발명의 일 실시예에서, 발광 소자(LD)의 길이(L) 방향을 따라 활성층(12)의 상부 및/또는 하부에는 도전성의 도펀트가 도핑된 클래드층(Clad layer, 미도시)이 형성될 수도 있다. 일 예로, 클래드층은 AlGaN층 또는 InAlGaN층으로 형성될 수 있다. 실시예에 따라, AlGaN, InAlGaN 등의 물질이 활성층(12)을 형성하는 데에 이용될 수 있으며, 이 외에도 다양한 물질이 활성층(12)을 구성할 수 있다. 활성층(12)은 제1 반도체층(11)과 접촉하는 제1 면 및 제2 반도체층(13)과 접촉하는 제2 면을 포함할 수 있다.
발광 소자(LD)의 양 단부에 소정 전압 이상의 전계를 인가하게 되면, 활성층(12)에서 전자-정공 쌍이 결합하면서 발광 소자(LD)가 발광하게 된다. 이러한 원리를 이용하여 발광 소자(LD)의 발광을 제어함으로써, 발광 소자(LD)를 표시 장치의 화소를 비롯한 다양한 발광 장치의 광원(또는 발광원)으로 이용할 수 있다.
제2 반도체층(13)은 활성층(12)의 제2 면 상에 배치되며, 제1 반도체층(11)과 상이한 타입의 반도체층을 포함할 수 있다. 일 예로, 제2 반도체층(13)은 적어도 하나의 p형 반도체층을 포함할 수 있다. 예를 들어, 제2 반도체층(13)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 적어도 하나의 반도체 재료를 포함하며, Mg 등과 같은 제2 도전성의 도펀트(또는 p형 도펀트)가 도핑된 p형 반도체층을 포함할 수 있다. 다만, 제2 반도체층(13)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질이 제2 반도체층(13)을 구성할 수 있다. 본 발명의 일 실시예에 있어서, 제2 반도체층(13)은 제2 도전성의 도펀트(또는 p형 도펀트)가 도핑된 질화갈륨(GaN) 반도체 물질을 포함할 수 있다. 제2 반도체층(13)은 발광 소자(LD)의 길이(L) 방향을 따라 활성층(12)의 제2 면과 접촉하는 하부 면과 외부로 노출된 상부 면을 포함할 수 있다. 여기서, 제2 반도체층(13)의 상부 면은 발광 소자(LD)의 타 단부(또는 상 단부)일 수 있다.
본 발명의 일 실시예에 있어서, 제1 반도체층(11)과 제2 반도체층(13)은 발광 소자(LD)의 길이(L) 방향으로 서로 상이한 두께를 가질 수 있다. 일 예로, 발광 소자(LD)의 길이(L) 방향을 따라 제1 반도체층(11)이 제2 반도체층(13)보다 상대적으로 두꺼운 두께를 가질 수 있다. 이에 따라, 발광 소자(LD)의 활성층(12)은 제1 반도체층(11)의 하부 면보다 제2 반도체층(13)의 상부 면에 더 인접하게 위치할 수 있다.
한편, 제1 반도체층(11)과 제2 반도체층(13)이 각각 하나의 층으로 구성된 것으로 도시하고 있으나, 본 발명이 이에 한정되는 것은 아니다. 본 발명의 일 실시예에 있어서, 활성층(12)의 물질에 따라 제1 반도체층(11)과 제2 반도체층(13) 각각은 적어도 하나 이상의 층들, 일 예로 클래드층 및/또는 TSBR(Tensile Strain Barrier Reducing) 층을 더 포함할 수도 있다. TSBR 층은 격자 구조가 다른 반도체층들 사이에 배치되어 격자 상수(Lattice constant) 차이를 줄이기 위한 완충 역할을 하는 스트레인(strain) 완화층일 수 있다. TSBR 층은 p-GaInP, p-AlInP, p-AlGaInP 등과 같은 p형 반도체층으로 구성될 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
실시예에 따라, 발광 소자(LD)는 상술한 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13) 외에도 제2 반도체층(13) 상부에 배치되는 추가 전극(미도시, 이하 '제1 추가 전극' 이라 함)을 더 포함할 수도 있다. 또한, 다른 실시예에 따라, 제1 반도체층(11)의 일 단에 배치되는 하나의 다른 추가 전극(미도시, 이하 '제2 추가 전극'이라 함)을 더 포함할 수도 있다.
제1 및 제2 추가 전극들 각각은 오믹(Ohmic) 컨택 전극일 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 제1 및 제2 추가 전극들은 쇼트키(Schottky) 컨택 전극일 수 있다. 제1 및 제2 추가 전극들은 도전성 재료(또는 물질)를 포함할 수 있다. 예를 들어, 제1 및 제2 추가 전극들은, 크롬(Cr), 티타늄(Ti), 알루미늄(Al), 금(Au), 니켈(Ni), 및 이들의 산화물 또는 합금 등을 단독 또는 혼합하여 사용한 불투명 금속을 포함할 수 있으나, 본 발명이 이에 한정되지 않는다. 실시예에 따라, 제1 및 제2 추가 전극들은 인듐 주석 산화물(ITO, indium tin oxide), 인듐 아연 산화물(IZO, indium zinc oxide), 아연 산화물(ZnO, zinc oxide), 인듐 갈륨 아연 산화물(IGZO, indium gallium zinc oxide), 인듐 주석 아연 산화물(ITZO, indium tin zinc oxide)과 같은 투명 도전성 산화물을 포함할 수도 있다.
제1 및 제2 추가 전극들에 포함된 물질은 서로 동일하거나 상이할 수 있다. 제1 및 제2 추가 전극들은 실질적으로 투명 또는 반투명할 수 있다. 이에 따라, 발광 소자(LD)에서 생성된 광은 제1 및 제2 추가 전극들 각각을 투과하여 발광 소자(LD)의 외부로 방출될 수 있다. 실시예에 따라, 발광 소자(LD)에서 생성된 광이 제1 및 제2 추가 전극들을 투과하지 않고 발광 소자(LD)의 양 단부를 제외한 영역을 통해 발광 소자(LD)의 외부로 방출되는 경우 제1 및 제2 추가 전극들은 불투명 금속을 포함할 수도 있다.
본 발명의 일 실시예에 있어서, 발광 소자(LD)는 절연막(INF)을 더 포함할 수 있다. 다만, 실시예에 따라, 절연막(INF)은 생략될 수도 있으며, 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13) 중 일부만을 덮도록 제공될 수도 있다.
절연막(INF)은 활성층(12)이 제1 및 제2 반도체층들(11, 13) 외의 전도성 물질과 접촉하여 발생할 수 있는 전기적 단락을 방지할 수 있다. 또한, 절연막(INF)은 발광 소자(LD)의 표면 결함을 최소화하여 발광 소자(LD)의 수명 및 발광 효율을 향상시킬 수 있다. 또한, 복수의 발광 소자(LD)들이 밀접하게 배치되는 경우, 절연막(INF)은 발광 소자(LD)들 사이에서 발생할 수 있는 원치 않은 단락을 방지할 수 있다. 활성층(12)이 외부의 전도성 물질과 단락이 발생하는 것을 방지할 수 있다면, 절연막(INF)의 구비 여부가 한정되지는 않는다.
절연막(INF)은 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13)을 포함한 발광 적층체의 외주면을 전체적으로 둘러싸는 형태로 제공될 수 있다.
상술한 실시예에서, 절연막(INF)이 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13) 각각의 외주면을 전체적으로 둘러싸는 형태로 설명하였으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 발광 소자(LD)가 제1 추가 전극을 포함하는 경우, 절연막(INF)은 제1 반도체층(11), 활성층(12), 제2 반도체층(13), 및 제1 추가 전극 각각의 외주면을 전체적으로 둘러쌀 수 있다. 또한, 다른 실시예에 따라, 절연막(INF)은 제1 추가 전극의 외주면을 전체적으로 둘러싸지 않거나 제1 추가 전극의 외주면의 일부만을 둘러싸고 제1 추가 전극의 외주면의 나머지를 둘러싸지 않을 수도 있다. 또한, 실시예에 따라, 발광 소자(LD)의 타 단부(또는 상단부)에 제1 추가 전극이 배치되고, 발광 소자(LD)의 일 단부(또는 하 단부)에 제2 추가 전극이 배치될 경우, 절연막(INF)은 제1 및 제2 추가 전극들 각각의 적어도 일 영역을 노출할 수도 있다.
절연막(INF)은 투명한 절연 물질을 포함할 수 있다. 예를 들어, 절연막(INF)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiON), 알루미늄 산화물(AlOx) 및 이산화 타이타늄(TiO2) 등으로 이루어지는 군으로부터 선택된 하나 이상의 절연 물질을 포함할 수 있으나, 본 발명이 이에 한정되지는 않으며, 절연성을 갖는 다양한 재료가 절연막(INF)의 재료로 사용될 수 있다. 또한, 실시예에 따라, 절연막(INF)은 이중막으로 구성될 수도 있다.
상술한 발광 소자(LD)는, 다양한 표시 장치의 발광원으로 이용될 수 있다. 발광 소자(LD)는 표면 처리 과정을 거쳐 제조될 수 있다. 예를 들어, 다수의 발광 소자(LD)들을 유동성의 용액(또는 용매)에 혼합하여 각각의 화소 영역(일 예로, 각 화소의 발광 영역 또는 각 서브 화소의 발광 영역)에 공급할 때, 발광 소자(LD)들이 용액 내에 불균일하게 응집하지 않고 균일하게 분사될 수 있도록 각각의 발광 소자(LD)를 표면 처리할 수 있다.
상술한 발광 소자(LD)를 포함한 발광 유닛(또는 발광 장치)은, 표시 장치를 비롯하여 광원을 필요로 하는 다양한 종류의 전자 장치에서 이용될 수 있다. 예를 들어, 표시 패널의 각 화소의 화소 영역 내에 복수 개의 발광 소자(LD)들을 배치하는 경우, 발광 소자(LD)들은 각 화소의 광원으로 이용될 수 있다. 다만, 발광 소자(LD)의 적용 분야가 상술한 예에 한정되지 않는다. 예를 들어, 발광 소자(LD)는 조명 장치 등과 같이 광원을 필요로 하는 다른 종류의 전자 장치에도 이용될 수 있다.
도 2a는 일 실시예에 따른 발광 소자 패키지를 나타내는 평면도이다. 도 2b는 도 2a의 발광 소자 패키지의 등가 회로도이다. 도 2c는 도 2a의 발광 소자 패키지의 일 예를 나타내는 단면도이다.
도 1a 내지 도 2c를 참조하면, 발광 소자 패키지(LDP)는 제1 발광 소자(LD1), 제2 발광 소자(LD2), 제1 리드 전극(E_LEAD1), 및 제2 리드 전극(E_LEAD2)을 포함할 수 있다.
제1 발광 소자(LD1) 및 제2 발광 소자(LD2) 각각은 도 1a 및 도 1b를 참조하여 설명한 발광 소자(LD)와 실질적으로 동일하거나 유사할 수 있다.
제1 발광 소자(LD1) 및 제2 발광 소자(LD2)는 상호 다른 극성 방향(또는, 상호 다른 전류 이동 방향)으로 배열될 수 있다.
제1 리드 전극(E_LEAD1)은 제1 발광 소자(LD1) 및 제2 발광 소자(LD2)의 상호 다른 반도체층들에 연결될 수 있다. 제1 리드 전극(E_LEAD1)은 제1 발광 소자(LD1) 및 제2 발광 소자(LD2)의 상호 다른 반도체층들에 물리적 또는 전기적으로 연결될 수 있다. 도 2a에 도시된 바와 같이, 제1 리드 전극(E_LEAD1)은 제1 발광 소자(LD1)의 p형 반도체층(즉, 제3 반도체층(13), 도 1b 참조)에 연결되고, 제2 발광 소자(LD2)의 n형 반도체층(즉, 제1 반도체층(11), 도 1b 참조)에 연결될 수 있다.
제1 리드 전극(E_LEAD1)과 유사하게, 제2 리드 전극(E_LEAD2)은 제1 발광 소자(LD1) 및 제2 발광 소자(LD2)의 상호 다른 반도체층들에 연결될 수 있다. 도 2a에 도시된 바와 같이, 제2 리드 전극(E_LEAD2)은 제1 발광 소자(LD1)의 n형 반도체층(즉, 제1 반도체층(11), 도 1b 참조)에 연결되고, 제2 발광 소자(LD2)의 p형 반도체층(즉, 제2 반도체층(13), 도 1b 참조)에 연결될 수 있다.
즉, 제1 발광 소자(LD1) 및 제2 발광 소자(LD2)는 제1 리드 전극(E_LEAD1) 및 제2 리드 전극(E_LEAD2) 사이에서 상호 다른 극성 방향(또는, 상호 다른 전류 이동 방향)으로 연결될 수 있다.
제1 리드 전극(E_LEAD1) 및 제2 리드 전극(E_LEAD2)은 도 1a 및 도 1b를 참조하여 설명한 제1 및 제2 추가 전극들과 각각 실질적으로 동일하거나 유사하므로, 중복되는 설명은 반복하지 않기로 한다.
실시예들에서, 발광 소자 패키지(LDP) 내에서, 제1 발광 소자(LD1) 및 제2 발광 소자(LD2)는 일체로 구성될 수 있다.
도 2c에 도시된 바와 같이, 제2 리드 전극(E_LEAD2) 상에, 제1 발광 소자(LD1)의 제1 반도체층(11a), 활성층(12a), 및 제2 반도체층(13a)이 순차적으로 적층될 수 있다. 또한, 제1 절연막(INF1)을 사이에 두고 제1 발광 소자(LD1)의 일 측에서, 제2 리드 전극(E_LEAD2) 상에, 제2 발광 소자(LD2)의 제2 반도체층(13b), 활성층(12b), 및 제1 반도체층(11b)이 순차적으로 적층될 수 있다. 제1 발광 소자(LD1)의 제2 반도체층(13a) 및 제2 발광 소자(LD2)의 제1 반도체층(11b) 상에 제1 리드 전극(E_LEAD1)이 배치될 수 있다. 제2 절연막(INF2)은 제1 발광 소자(LD1) 및 제2 발광 소자(LD2)를 포함하는 발광 적층체의 외주면을 전체적으로 둘러싸는 형태로 제공될 수 있다.
즉, 제1 발광 소자(LD1) 및 제2 발광 소자(LD2)는 상호 다른 방향으로 결합되거나 패키징되고, 제1 리드 전극(E_LEAD1) 및 제2 리드 전극(E_LEAD2)과 연결되어, 하나의 발광 소자 패키지(LDP)를 구성할 수 있다.
참고로, 마이크로 스케일 또는 나노 스케일 정도의 직경(D) 및/또는 길이(L)를 가지는 발광 소자(LD, 도 1a, 도 1b 참조)들을 포함하는 표시 장치를 제조하는 경우, 발광 소자(LD)들은 소정의 용액 내에 분산된 형태로 준비되어, 잉크젯 프린팅 방식이나 슬릿 코팅 방식 등을 통해 표시 장치의 기판(예를 들어, 화소 영역) 상에 공급된다. 이후, 기판 상에 기 형성된 정렬 전극들 사이에 소정의 전압이 걸리면, 정렬 전극 사이에 전계가 형성되면서, 발광 소자(LD)들이 정렬 전극들 사이에 자가 정렬하게 된다. 다만, 발광 소자(LD)를 자가 정렬 과정에서 발광 소자(LD)들의 일부는 원하는 방향으로 배열되지 않을 수 있으며, 예를 들어, 원하는 방향(즉, 원하는 전류 이동 방향)과 다른 방향으로 배열될 수 있으며, 발광 소자(LD)들의 일부, 즉, 다른 방향으로 배열된 역방향 발광 소자는 유효 광원을 구성하는데 기여하지 못한다. 또한, 이러한 역방향 발광 소자는 기판 상에 균일하게 발생하지 않고, 기판의 특정 영역에 집중되거나 위치별로 다른 비율로 발생할 수 있으며, 이는 휘도 편차 및 군집성 암점/얼룩으로 시인될 수 있으며, 표시 장치의 표시 품질을 저하시킬 수 있다.
따라서, 본 발명의 실시예들에 따른 발광 소자 패키지(LDP)는 상호 다른 극성 방향으로 배열된 제1 발광 소자(LD1) 및 제2 발광 소자(LD2)를 패키징하여 구성되므로, 발광 소자 패키지(LDP)의 정렬 비율은 표시 장치 전체적으로 균일하게 나타날 수 있다. 따라서, 표시 장치의 휘도 편차가 개선될 수 있다.
또한, 후술하여 설명하는 양방향 구동 기술(즉, 양방향 구동을 위한 화소 구조)을 통해 발광 소자 패키지(LDP) 내 제1 발광 소자(LD1) 및 제2 발광 소자(LD2)를 교번하여 모두 발광시킴으로써, 표시 장치의 수명이 향상될 수 있다.
한편, 도 2a 내지 도 2c에서, 발광 소자 패키지(LDP)는 한 쌍의 제1 발광 소자(LD1) 및 제2 발광 소자(LD2)를 포함하는 것으로 설명하였으나, 발광 소자 패키지(LDP)가 이에 한정되는 것은 아니다. 예를 들어, 발광 소자 패키지(LDP)는 2쌍 이상의 제1 및 제2 발광 소자들(LD1, LD2)을 포함할 수도 있다.
도 3은 일 실시예에 따른 표시 장치를 개략적으로 도시한 평면도이다. 특히, 도 3은, 도 1a 및 도 1b에 도시된 발광 소자(LD) 또는 도 2a 내지 도 2c에 도시된 발광 소자 패키지(LDP)를 광원으로 사용한 표시 장치의 개략적인 평면도이다. 발광 소자 패키지(LDP)는 발광 소자(LD)를 포함하므로, 발광 소자(LD) 및 발광 소자 패키지(LDP)가 적용되는 구성에 대해서는 발광 소자(LD) 및 발광 소자 패키지(LDP)를 발광 소자(LD)로 표현하여, 이하 설명한다.
도 3에 있어서, 편의를 위하여 영상이 표시되는 표시 영역(DA)을 중심으로 표시 장치(DD)의 구조를 간략하게 도시하였다.
도 1a 내지 도 3를 참조하면, 표시 장치(DD)는 기판(SUB), 기판(SUB) 상에 제공되며 적어도 하나의 발광 소자(LD)를 각각 포함하는 복수의 화소(PXL)들, 기판(SUB) 상에 제공되며 화소(PXL)들을 구동하는 구동부, 및 화소(PXL)들과 구동부를 연결하는 배선부를 포함할 수 있다.
표시 장치(DD)가 스마트폰, 텔레비전, 태블릿 PC, 이동 전화기, 영상 전화기, 전자책 리더기, 데스크탑 PC, 랩탑 PC, 넷북 컴퓨터, 워크스테이션, 서버, PDA, PMP(portable multimedia player), MP3 플레이어, 의료기기, 카메라, 또는 웨어러블 등과 같이 적어도 일 면에 표시 면이 적용된 전자 장치라면 본 발명이 적용될 수 있다.
표시 장치(DD)는 발광 소자(LD)를 구동하는 방식에 따라 패시브 매트릭스형(Passive Matrix type) 표시 장치와 액티브 매트릭스형(Active Matrix type) 표시 장치로 분류될 수 있다. 일 예로, 표시 장치(DD)가 액티브 매트릭스형으로 구현되는 경우, 화소(PXL)들 각각은 발광 소자(LD)에 공급되는 전류량을 제어하는 구동 트랜지스터와 구동 트랜지스터로 데이터 신호를 전달하는 스위칭 트랜지스터 등을 포함할 수 있다.
표시 장치(DD)는 다양한 형상으로 제공될 수 있으며, 일 예로, 서로 평행한 두 쌍의 변들을 가지는 직사각형의 판상으로 제공될 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 표시 장치(DD)가 직사각형의 판상으로 제공되는 경우, 두 쌍의 변들 중 어느 한 쌍의 변이 다른 한 쌍의 변보다 길게 제공될 수 있다. 직사각형의 판상으로 제공되는 표시 장치(DD)는 하나의 장 변과 하나의 단 변이 접하는(또는 만나는) 모서리부가 라운드 형상을 가질 수 있다.
기판(SUB)은 표시 영역(DA) 및 비표시 영역(NDA)을 포함할 수 있다.
표시 영역(DA)은 영상을 표시하는 화소(PXL)들이 제공되는 영역일 수 있다. 비표시 영역(NDA)은 화소(PXL)들을 구동하기 위한 구동부 및 화소(PXL)들과 구동부를 연결하는 배선부의 일부가 제공되는 영역일 수 있다. 편의를 위해, 도 3에서는 하나의 화소(PXL)만이 도시되었으나 실질적으로 복수개의 화소(PXL)들이 기판(SUB)의 표시 영역(DA)에 제공될 수 있다.
비표시 영역(NDA)은 표시 영역(DA)의 적어도 일측에 제공될 수 있다. 비표시 영역(NDA)은 표시 영역(DA)의 둘레(또는 가장자리)를 둘러쌀 수 있다. 비표시 영역(NDA)에는 화소(PXL)들에 연결된 배선부와 배선부에 연결되며 화소(PXL)들을 구동하기 위한 구동부가 제공될 수 있다.
배선부는 구동부와 화소(PXL)들을 전기적으로 연결할 수 있다. 배선부는 각 화소(PXL)에 신호를 제공하며 각 화소(PXL)에 연결된 신호 라인들, 일 예로, 스캔 라인, 데이터 라인, 발광 제어 라인 등과 연결되는 팬아웃(fan-out) 라인일 수 있다. 또한, 배선부는 각 화소(PXL)의 전기적 특성 변화를 실시간으로 보상하기 위하여 각 화소(PXL)에 연결된 신호 라인들, 일 예로, 제어 라인, 센싱 라인 등과 연결되는 팬아웃(fan-out) 라인일 수 있다.
기판(SUB)은 투명 절연 물질을 포함하여 광의 투과가 가능할 수 있다. 기판(SUB)은 경성(rigid) 기판이거나 가요성(flexible) 기판일 수 있다.
기판(SUB) 상의 일 영역은 표시 영역(DA)으로 제공되어 화소(PXL)들이 배치되고, 기판(SUB) 상의 나머지 영역은 비표시 영역(NDA)으로 제공될 수 있다. 일 예로, 기판(SUB)은, 각각의 화소(PXL)가 배치되는 화소 영역들을 포함한 표시 영역(DA)과, 표시 영역(DA)의 주변에 배치되는(또는 표시 영역(DA)에 인접한) 비표시 영역(NDA)을 포함할 수 있다.
화소(PXL)들 각각은 기판(SUB) 상의 표시 영역(DA) 내에 제공될 수 있다. 본 발명의 일 실시예에 있어서, 화소(PXL)들은 스트라이프(stripe) 배열 구조 또는 펜타일(pentile) 배열 구조로 표시 영역(DA)에 배열될 수 있으나, 본 발명이 이에 한정되지는 않는다.
각각의 화소(PXL)는 대응되는 스캔 신호 및 데이터 신호에 의해 구동되는 적어도 하나 이상의 발광 소자(LD)를 포함할 수 있다. 발광 소자(LD)는 마이크로 스케일 또는 나노 스케일 정도로 작은 크기를 가지며 인접하게 배치된 발광 소자들과 서로 병렬로 연결될 수 있으나, 이에 본 발명이 한정되는 것은 아니다. 발광 소자(LD)는 각 화소(PXL)의 광원을 구성할 수 있다.
각각의 화소(PXL)는 소정의 신호(일 예로, 스캔 신호 및 데이터 신호) 및/또는 소정의 전원(일 예로, 제1 구동 전원 및 제2 구동 전원)에 의해 구동되는 적어도 하나의 광원, 일 예로, 도 1a 및 도 1b에 도시된 발광 소자(LD)를 포함할 수 있다. 다만, 본 발명의 실시예에서 각각의 화소(PXL)의 광원으로 이용될 수 있는 발광 소자(LD)의 종류가 이에 한정되지는 않는다.
구동부는 배선부를 통해 각각의 화소(PXL)에 소정의 신호 및 소정의 전원을 제공하며, 이에 따라 화소(PXL)의 구동을 제어할 수 있다. 구동부는 스캔 구동부, 발광 구동부, 및 데이터 구동부, 및 타이밍 제어부를 포함할 수 있다.
도 4a 및 도 4b는 도 3의 표시 장치에 포함된 화소의 일 실시예를 나타내는 회로도들이다. 도 4a 및 도 4b는 도 3에 도시된 하나의 화소(PXL)에 포함된 구성 요소들의 전기적 연결 관계를 나타낸다.
도 4a 및 도 4b에서는, 도 3에 도시된 화소들 각각에 포함된 구성 요소들뿐만 아니라 상기 구성 요소들이 제공되는 영역까지 포괄하여 화소(PXL)로 지칭한다.
도 1a 내지 도 4b를 참조하면, 하나의 화소(PXL, 이하 '화소'라 함)는 데이터 신호에 대응하는 휘도의 광을 생성하는 발광 유닛(EMU)을 포함할 수 있다. 또한, 화소(PXL)는 발광 유닛(EMU)을 구동하기 위한 화소 회로(PXC)를 선택적으로 더 포함할 수 있다.
발광 유닛(EMU)은 제1 전원 라인(PL1)과 제2 전원 라인(PL2) 사이에 병렬로 연결된 복수의 발광 소자(LD)들을 포함할 수 있다. 제1 전원 라인(PL1)에는 제1 구동 전원(VDD)의 전압(또는, 제1 전원 전압)이 인가되고, 제2 전원 라인(PL2)에는 제2 구동 전원(VSS)의 전압(또는, 제2 전원 전압)이 인가될 수 있다. 제1 구동 전원(VDD)과 제2 구동 전원(VSS)은 서로 다른 전위를 가질 수 있다. 일 예로, 제1 구동 전원(VDD)은 고전위 전원으로 설정되고, 제2 구동 전원(VSS)은 저전위 전원으로 설정될 수 있다. 실시예에 따라, 제1 구동 전원(VDD)은 저전위 전원으로 설정되고, 제2 구동 전원(VSS)은 고전위 전원으로 설정될 수 있다.
예를 들어, 발광 유닛(EMU)은, 화소 회로(PXC) 및 제1 전원 라인(PL1)을 경유하여 제1 구동 전원(VDD)에 연결된 제1 전극(EL1, 또는 "제1 정렬 전극")과, 제2 전원 라인(PL2)을 통해 제2 구동 전원(VSS)에 연결된 제2 전극(EL2, 또는 "제2 정렬 전극")과, 제1 및 제2 전극들(EL1, EL2) 사이에 상호 다른 방향(또는, 극성 방향, 전류 이동 방향)으로 병렬 연결되는 제1 발광 소자(LD1) 및 제2 발광 소자(LD2)를 포함할 수 있다. 제1 발광 소자(LD1) 및 제2 발광 소자(LD2)는, 도 2a 내지 도 2c를 참조하여 설명한 바와 같이, 발광 소자 패키지(LDP)를 구성할 수 있다. 즉, 발광 유닛(EMU)은 발광 소자 패키지(LDP)를 포함할 수 있다.
발광 유닛(EMU)에 포함된 제1 발광 소자(LD1)는, 제1 전극(EL1)을 통해 제1 구동 전원(VDD)에 연결되는 일 단부 및 제2 전극(EL2)을 통해 제2 구동 전원(VSS)에 연결된 타 단부를 포함할 수 있다. 발광 유닛(EMU)에 포함된 제2 발광 소자(LD2)는, 제2 전극(EL2)을 통해 제2 구동 전원(VSS)에 연결되는 일 단부 및 제1 전극(EL1)을 통해 제1 구동 전원(VDD)에 연결되는 타 단부를 포함할 수 있다.
상이한 전위의 전압들이 각각 공급되는 제1 전극(EL1)과 제2 전극(EL2) 사이에 상호 다른 방향으로 병렬 연결된 제1 발광 소자(LD1) 및 제2 발광 소자(LD2)(또는, 발광 소자 패키지(LDP))는 유효 광원을 구성할 수 있다. 후술하여 설명하겠지만, 제1 발광 소자(LD1)는 제1 모드에서 유효 광원을 구성하며, 제2 발광 소자(LD2)는 제2 모드에서 유효 광원을 구성할 수 있다. 이러한 유효 광원들이 모여 화소(PXL)의 발광 유닛(EMU)을 구성할 수 있다. 여기서, 제1 모드는 제1 발광 소자(LD1)를 발광시키는 모드이며, 제2 모드는 제2 발광 소자(LD2)를 발광시키는 모드로 정의될 수 있다.
발광 유닛(EMU)의 발광 소자(LD)들은 해당 화소 회로(PXC)를 통해 공급되는 구동 전류에 대응하는 휘도로 발광할 수 있다. 예를 들어, 각각의 프레임 기간 동안 화소 회로(PXC)는 해당 프레임 데이터의 계조 값에 대응하는 구동 전류를 발광 유닛(EMU)으로 공급할 수 있다. 발광 유닛(EMU)으로 공급된 구동 전류는 제1 발광 소자(LD1) 또는 제2 발광 소자(LD2)에 흐를 수 있다. 제1 발광 소자(LD1) 또는 제2 발광 소자(LD2)가 그에 흐르는 전류에 상응하는 휘도로 발광하면서, 발광 유닛(EMU)이 구동 전류에 대응하는 휘도의 광을 방출할 수 있다.
예를 들어, 제1 전류 이동 방향으로 흐르는 구동 전류가 발광 유닛(EMU)에 공급되는 경우, 제1 발광 소자(LD1)가 발광할 수 있다. 제2 발광 소자(LD2)는 제1 및 제2 전극들(EL1, EL2) 사이에 소정의 구동 전압(일 예로, 순방향의 구동 전압)이 인가되더라도 비활성된 상태를 유지하게 되고, 이에 따라 제2 발광 소자(LD2)에는 실질적으로 전류가 흐르지 않게 된다. 다른 예로, 제2 전류 이동 방향으로 흐르는 구동 전류가 발광 유닛(EMU)에 공급되는 경우, 제2 발광 소자(LD2)가 발광할 수 있다. 제1 발광 소자(LD1)는 제1 및 제2 전극들(EL1, EL2) 사이에 소정의 구동 전압(일 예로, 역방향의 구동 전압)이 인가되더라도 비활성된 상태를 유지하게 되고, 이에 따라 제1 발광 소자(LD1)에는 실질적으로 전류가 흐르지 않게 된다.
발광 유닛(EMU)의 보다 구체적인 실시예에 대해서는 도 5a 내지 도 5c를 참조하여 후술하기로 한다.
화소 회로(PXC)는 제1 전원 라인(PL1) 및 발광 유닛(EMU) 사이에 연결되며, 제1 모드에서 발광 유닛(EMU)에 제1 전류 이동 방향으로 제1 구동 전류를 제공하고, 제2 모드에서 발광 유닛(EMU)에 제2 전류 이동 방향으로 제2 구동 전류를 제공할 수 있다.
화소 회로(PXC)는 해당 화소(PXL)의 제1 스캔 라인(SCL1), 제2 스캔 라인(SCL2), 리드아웃 라인(RL), 및 데이터 라인(DL)에 접속될 수 있다.
실시예에 따라, 화소 회로(PXC)는 제1 구동 트랜지스터(T_D1), 제1 스캔 트랜지스터(T_SC1), 제1 스토리지 커패시터(CST1), 및 제1 센싱 트랜지스터(T_SS1)를 포함할 수 있다. 또한, 화소 회로(PXC)는 제2 구동 트랜지스터(T_D2), 제2 스캔 트랜지스터(T_SC2), 및 제2 스토리지 커패시터(CST2)를 더 포함할 수 있다.
제1 구동 트랜지스터(T_D1)의 제1 단자는 제1 전원 라인(PL1)에 전기적으로 접속될 수 있고, 제2 단자는 발광 유닛(EMU)의 제1 전극(EL1)에 전기적으로 접속될 수 있다. 여기서, 제1 구동 트랜지스터(T_D1)의 제1 단자는 드레인 전극이고, 제1 구동 트랜지스터(T_D1)의 제2 단자는 소스 전극일 수 있다. 제1 구동 트랜지스터(T_D1)의 게이트 전극은 제1 스캔 트랜지스터(T_SC1)의 제2 단자에 연결될 수 있다. 제1 구동 트랜지스터(T_D1)는 게이트 전극에 인가되는 전압에 대응하여, 발광 유닛(EMU)으로 공급되는 제1 구동 전류(즉, 제1 전류 이동 방향으로 흐르는 구동 전류)의 양을 제어한다.
제1 스캔 트랜지스터(T_SC1)의 제1 단자는 데이터 라인(DL)에 전기적으로 접속될 수 있고, 제2 단자는 제1 구동 트랜지스터(T_D1)의 게이트 전극에 전기적으로 접속될 수 있다. 여기서, 제1 스캔 트랜지스터(T_SC1)의 제1 단자와 제2 단자는 서로 다른 단자로, 예컨대 제1 단자가 소스 전극이면 제2 단자는 드레인 전극일 수 있다. 그리고, 제1 스캔 트랜지스터(T_SC1)의 게이트 전극은 제1 스캔 라인(SCL1)에 접속될 수 있다. 제1 스캔 트랜지스터(T_SC1)는 제1 스캔 라인(SCL1)으로부터 제1 스캔 트랜지스터(T_SC1)가 턴-온될 수 있는 전압(예컨대, 하이(High) 전압)의 제1 스캔 신호가 공급될 때 턴-온되어, 데이터 라인(DL)과 제1 구동 트랜지스터(T_D1)의 게이트 전극을 전기적으로 연결한다. 이때, 데이터 라인(DL)으로는 해당 프레임의 데이터 신호가 공급되고, 이에 따라 제1 구동 트랜지스터(T_D1)의 게이트 전극으로 데이터 신호가 전달된다.
제1 센싱 트랜지스터(T_SS1)의 제1 단자는 리드아웃 라인(RL)에 전기적으로 접속될 수 있고, 제2 단자는 제1 구동 트랜지스터(T_D1)의 제2 단자(또는, 발광 유닛(EMU)의 제1 전극(EL1))에 전기적으로 접속될 수 있다. 제1 센싱 트랜지스터(T_SS1)의 게이트 전극은 제1 센싱 라인(SSL1)에 접속될 수 있다. 제1 센싱 트랜지스터(T_SS1)는 제1 센싱 라인(SSL1)으로부터 제1 센싱 트랜지스터(T_SS1)가 턴-온될 수 있는 전압(예컨대, 하이(High) 전압)의 제1 센싱 신호가 공급될 때 턴-온되어, 리드아웃 라인(RL)과 제1 구동 트랜지스터(T_D1)의 제2 단자를 전기적으로 연결한다. 이때, 리드아웃 라인(RL)으로는 초기화 전압이 공급되고, 이에 따라 제1 구동 트랜지스터(T_D1)의 제2 단자에 초기화 전압이 인가된다. 여기서, 초기화 전압은, 제2 전원 라인(PL2)과의 관계에서, 발광 유닛(EMU)을 비발광시키는 전압 레벨을 갖도록 설정될 수 있다.
제1 스토리지 커패시터(CST1)는 제1 구동 트랜지스터(T_D1)의 게이트 전극 및 제2 단자 사이에 형성될 수 있다. 제1 스토리지 커패시터(CST1)의 일 전극은 제1 구동 트랜지스터(T_D1)의 게이트 전극에 접속될 수 있고, 다른 전극은 제1 구동 트랜지스터(T_D1)의 제2 단자(또는, 발광 유닛(EMU)의 제1 전극(EL1))에 접속될 수 있다.
제1 스토리지 커패시터(CST1)는 제1 구동 트랜지스터(T_D1)의 게이트 전극으로 공급되는 데이터 신호에 대응하는 전압(예를 들어, 데이터 전압 및 초기화 전압 간의 차이에 대응하는 전압)을 충전하고, 다음 프레임의 데이터 신호가 공급될 때까지 충전된 전압을 유지한다.
제2 구동 트랜지스터(T_D2)의 제1 단자는 제1 전원 라인(PL1)에 전기적으로 접속될 수 있고, 제2 단자는 발광 유닛(EMU)의 제1 전극(EL1)에 전기적으로 접속될 수 있다. 여기서, 제2 구동 트랜지스터(T_D2)의 제1 단자는 소스 전극이고, 제2 구동 트랜지스터(T_D2)의 제2 단자는 드레인 전극일 수 있다. 제2 구동 트랜지스터(T_D2)의 게이트 전극은 제2 스캔 트랜지스터(T_SC2)의 제2 단자에 연결될 수 있다. 제2 구동 트랜지스터(T_D2)는 게이트 전극에 인가되는 전압에 대응하여, 발광 유닛(EMU)으로 공급되는 제2 구동 전류(즉, 제1 전류 이동 방향과 반대인 제2 전류 이동 방향으로 흐르는 구동 전류)의 양을 제어한다.
제2 스캔 트랜지스터(T_SC2)의 제1 단자는 데이터 라인(DL)에 전기적으로 접속될 수 있고, 제2 단자는 제2 구동 트랜지스터(T_D2)의 게이트 전극에 전기적으로 접속될 수 있다. 제2 스캔 트랜지스터(T_SC2)의 게이트 전극은 제2 스캔 라인(SCL2)에 접속될 수 있다. 제2 스캔 트랜지스터(T_SC2)는 제2 스캔 라인(SCL2)으로부터 제2 스캔 트랜지스터(T_SC2)가 턴-온될 수 있는 전압(예컨대, 하이(High) 전압)의 제2 스캔 신호가 공급될 때 턴-온되어, 데이터 라인(DL)과 제2 구동 트랜지스터(T_D2)의 게이트 전극을 전기적으로 연결한다. 이때, 데이터 라인(DL)으로는 해당 프레임의 데이터 신호가 공급되고, 이에 따라 제2 구동 트랜지스터(T_D2)의 게이트 전극으로 데이터 신호가 전달된다.
제2 스토리지 커패시터(CST2)는 제2 구동 트랜지스터(T_D2)의 게이트 전극 및 제2 단자 사이에 형성될 수 있다. 제2 스토리지 커패시터(CST2)의 일 전극은 제2 구동 트랜지스터(T_D2)의 게이트 전극에 접속될 수 있고, 다른 전극은 제2 구동 트랜지스터(T_D2)의 제2 단자(또는, 발광 유닛(EMU)의 제1 전극(EL1))에 접속될 수 있다.
제2 스토리지 커패시터(CST2)는 제2 구동 트랜지스터(T_D2)의 게이트 전극으로 공급되는 데이터 신호에 대응하는 전압(예를 들어, 데이터 전압 및 초기화 전압 간의 차이에 대응하는 전압)을 충전하고, 다음 프레임의 데이터 신호가 공급될 때까지 충전된 전압을 유지한다.
한편, 도 4a에서 제2 스토리지 커패시터(CST2)가 제2 구동 트랜지스터(T_D2)의 게이트 전극 및 제2 단자 사이에 형성되는 것으로 설명하였으나, 제2 스토리지 커패시터(CST2)가 이에 한정되는 것은 아니다. 도 4b에 도시된 바와 같이, 제2 스토리지 커패시터(CST2)는 제2 구동 트랜지스터(T_D2)의 게이트 전극 및 제1 단자 사이에 형성될 수 있다. 이 경우, 제2 스토리지 커패시터(CST2)는 제2 구동 트랜지스터(T_D2)의 게이트 전극으로 공급되는 데이터 신호에 대응하는 전압(예를 들어, 데이터 전압 및 제1 전원 라인(PL1)에 인가되는 전압 간의 차이에 대응하는 전압)을 충전하고, 다음 프레임의 데이터 신호가 공급될 때까지 충전된 전압을 유지할 수 있다.
한편, 도 4a 및 도 4b에서 화소 회로(PXC)에 포함되는 트랜지스터들, 예컨대, 제1 구동 트랜지스터(T_D1), 제1 스캔 트랜지스터(T_SC1), 제1 센싱 트랜지스터(T_SS1), 제2 구동 트랜지스터(T_D2), 및 제2 스캔 트랜지스터(T_SC2)를 모두 N타입의 트랜지스터들로 도시하였으나, 본 발명이 이에 한정되지는 않는다. 즉, 화소 회로(PXC)에 포함된 제1 구동 트랜지스터(T_D1), 제1 스캔 트랜지스터(T_SC1), 제1 센싱 트랜지스터(T_SS1), 제2 구동 트랜지스터(T_D2), 및 제2 스캔 트랜지스터(T_SC2) 중 적어도 하나는 P타입의 트랜지스터로 변경될 수도 있다.
상술한 바와 같이, 화소(PXL)의 화소 회로(PXC)는, 제1 모드에서 발광 유닛(EMU)에 제1 전류 이동 방향으로 제1 구동 전류를 제공하고, 제2 모드에서 발광 유닛(EMU)에 제2 전류 이동 방향으로 제2 구동 전류를 제공할 수 있다. 따라서, 제1 모드에서 발광 유닛(EMU) 내 제1 발광 소자(LD1)가 발광하고, 제2 모드에서 발광 유닛(EMU) 내 제2 발광 소자(LD2)가 발광할 수 있다. 제1 모드 및 제2 모드가 특정 주기로 교번되는 경우, 제1 발광 소자(LD1) 및 제2 발광 소자(LD2)가 교번하여 발광하며, 하나의 전류 방향에 응답하여 제1 발광 소자(LD1) 또는 제2 발광 소자(LD2)만이 발광되는 경우에 비해, 발광 유닛(EMU)의 수명이 향상될 수 있다.
도 5a는 도 4a 및 도 4b의 화소에 포함된 발광 유닛의 일 예를 나타내는 평면도이다. 도 5b는 도 5a의 발광 유닛의 등가 회로도이다. 도 5c는 도 4a 및 도 4b의 화소에 포함된 발광 유닛의 다른 예를 나타내는 평면도이다.
도 1a 내지 도 5b를 참조하면, 발광 유닛(EMU)는 기판(SUB, 도 3 참조) 상의 특정 영역에 형성될 수 있다. 예를 들어, 발광 유닛(EMU)은 하나의 화소(PXL)에 대응하는 화소 영역에 형성될 수 있다.
화소(PXL)는 상호 물리적으로 분리되거나 이격된 제1 전극(EL1), 제2 전극(EL2), 및 제3 전극(EL3)(또는, 중간 전극)을 포함할 수 있다. 제1 전극(EL1), 및 제2 전극(EL2)은 도 4a 및 도 4b를 참조하여 설명한 제1 전극(EL1) 및 제2 전극(EL2)에 각각 대응할 수 있다.
제1 전극(EL1), 제3 전극(EL3), 및 제2 전극(EL2)은 제1 방향(DR1)을 따라 순차적으로 배열될 수 있다. 즉, 제1 전극(EL1) 및 제2 전극(EL2)은 제1 방향(DR1)을 따라 상호 이격되어 배치되며, 제3 전극(EL3)은 제1 전극(EL1) 및 제2 전극(EL2) 사이에 배치될 수 있다.
제1 전극(EL1), 제2 전극(EL2), 및 제3 전극(EL3) 각각은 제1 방향(DR1)과 교차하는 제2 방향(DR2)으로 연장할 수 있다.
다만, 제1 전극(EL1), 제2 전극(EL2), 및 제3 전극(EL3)이 이에 한정되지는 않는다. 예를 들어, 제1 전극(EL1), 제2 전극(EL2), 및 제3 전극(EL3)의 형상 및/또는 상호 배치 관계 등은 다양하게 변경될 수 있다. 예를 들어, 제1 전극(EL1), 제2 전극(EL2), 및 제3 전극(EL3)은 부분적으로 굴곡진 형상을 가질 수 있다.
제1 전극(EL1)은 제1 컨택홀을 통해 도 4a를 참조하여 설명한 제1 구동 트랜지스터(T_D1) 및 제2 구동 트랜지스터(T_D2)와 연결되고, 제2 전극(EL2)은 제2 컨택홀을 통해 도 4a를 참조하여 설명한 제2 전원 라인(PL2)(또는, 제2 구동 전원(VSS))에 연결될 수 있다.
실시예에 따라, 제1 전극(EL1), 제2 전극(EL2), 및 제3 전극(EL3) 각각은, 단일층 또는 다중층 구조를 가질 수 있다. 일 예로, 제1 전극(EL1), 제2 전극(EL2), 및 제3 전극(EL3)은 반사 전극 및 도전성 캡핑층을 포함한 다중층 구조를 가질 수 있다. 또한, 반사 전극은, 단일층 또는 다중층 구조를 가질 수 있다. 일 예로, 반사 전극은 적어도 하나의 반사성 도전층을 포함하며, 반사성 도전층의 상부 및/또는 하부에 배치되는 적어도 하나의 투명 도전층을 선택적으로 더 포함할 수 있다.
발광 유닛(EMU)는 적어도 한 쌍의 제1 발광 소자(LD1) 및 제2 발광 소자(LD2)를 포함할 수 있다. 즉, 발광 유닛(EMU)는 발광 소자 패키지(LDP)를 포함할 수 있다.
제1 발광 소자(LD1) 및 제2 발광 소자(LD2)는 제1 전극(EL1) 및 제3 전극(EL3) 사이에 상호 다른 방향으로 배치될 수 있다. 제1 전극(EL1) 및 제3 전극(EL3) 사이에서, 제1 발광 소자(LD1)의 제1 단부(예를 들어, p형 반도체층)는 제1 전극(EL1)과 마주하고, 제1 발광 소자(LD1)의 제2 단부(예를 들어, n형 반도체층)는 제3 전극(EL3)과 마주할 수 있다. 제1 전극(EL1) 및 제3 전극(EL3) 사이에서, 제2 발광 소자(LD2)의 제1 단부(예를 들어, p형 반도체층)는 제3 전극(EL3)과 마주하며, 제2 발광 소자(LD2)의 제2 단부(예를 들어, n형 반도체층)는 제1 전극(EL1)과 마주할 수 있다.
달리 말해, 발광 소자 패키지(LDP)의 일 전극(예를 들어, 제1 리드 전극(E_LEAD1), 도 2a 참조)은 제1 전극(EL1)과 마주하며, 발광 소자 패키지(LDP)의 타 전극(예를 들어, 제2 리드 전극(E_LEAD2), 도 2a 참조)은 제3 전극(EL3)과 마주할 수 있다.
제1 발광 소자(LD1) 및 제2 발광 소자(LD2)가 복수 개로 제공되는 경우, 복수의 제1 발광 소자(LD1)들은 제1 전극(EL1) 및 제3 전극(EL3) 사이에 제1 전류 이동 방향으로 상호 병렬로 연결되고, 복수의 제2 발광 소자(LD2)들은 제1 전극(EL1) 및 제3 전극(EL3) 사이에 제2 전류 이동 방향으로 상호 병렬로 연결되며, 도 5b에 도시된 제1 스테이지(SET1)를 구성할 수 있다.
또한, 제1 발광 소자(LD1) 및 제2 발광 소자(LD2)는 제3 전극(EL3) 및 제2 전극(EL2) 사이에 상호 다른 방향으로 배치될 수 있다. 제3 전극(EL3) 및 제2 전극(EL2) 사이에서 제1 발광 소자(LD1) 및 제2 발광 소자(LD2)의 배치는, 제1 전극(EL1) 및 제3 전극(EL3) 사이에서 제1 발광 소자(LD1) 및 제2 발광 소자(LD2)의 배치와 실질적으로 동일하거나 유사하므로, 중복되는 설명은 반복하지 않기로 한다.
제1 발광 소자(LD1) 및 제2 발광 소자(LD2)가 복수 개로 제공되는 경우, 복수의 제1 발광 소자(LD1)들은 제3 전극(EL3) 및 제2 전극(EL2) 사이에 제1 전류 이동 방향으로 상호 병렬로 연결되고, 복수의 제2 발광 소자(LD2)들은 제3 전극(EL3) 및 제2 전극(EL2) 사이에 제2 전류 이동 방향으로 상호 병렬로 연결되며, 도 5b에 도시된 제2 스테이지(SET2)를 구성할 수 있다.
한편, 도 5a에서 제1 발광 소자(LD1) 및 제2 발광 소자(LD2)(또는, 발광 소자 패키지(LDP))가 제1 전극(EL1), 제2 전극(EL2), 및 제3 전극(EL3)의 사이에서 제1 방향(DR1)으로 정렬된 것으로 도시하였으나, 이에 한정되는 것은 아니다. 예를 들어, 제1 전극(EL1), 제2 전극(EL2), 및 제3 전극(EL3) 사이에서 사선 방향으로 발광 소자가 더 배열될 수도 있다.
제1 발광 소자(LD1) 및 제2 발광 소자(LD2)는 제1 전극(EL1) 및 제2 전극(EL2) 사이에 전기적으로 연결될 수 있다.
일 실시예에서, 제1 전극(EL1) 및 제3 전극(EL3) 사이에서, 제1 발광 소자(LD1)의 제1 단부는 적어도 하나의 컨택 전극, 일 예로 제1 컨택 전극(CNE1)을 통해 제1 전극(EL1)에 전기적으로 연결될 수 있다. 유사하게, 제2 발광 소자(LD2)의 제2 단부는 제1 컨택 전극(CNE1)을 통해 제1 전극(EL1)에 전기적으로 연결될 수 있다.
또한, 제1 전극(EL1) 및 제3 전극(EL3) 사이에서, 제1 발광 소자(LD1)의 제2 단부 및 제2 발광 소자(LD2)의 제1 단부는 제3 컨택 전극(CNE3)을 통해 제3 전극(EL3)에 연결될 수 있다. 유사하게, 제3 전극(EL3) 및 제2 전극(EL2) 사이에서, 제1 발광 소자(LD1)의 제1 단부 및 제2 발광 소자(LD2)의 제2 단부는 제3 컨택 전극(CNE3)을 통해 제3 전극(EL3)에 연결될 수 있다. 다만, 본 발명이 이에 한정되지는 않는다. 제3 컨택 전극(CNE3)은 제3 전극(EL3)에 연결되지 않을 수도 있다.
또한, 제3 전극(EL3) 및 제2 전극(EL2) 사이에서, 제1 발광 소자(LD1)의 제2 단부 및 제2 발광 소자(LD2)의 제1 단부는 제2 컨택 전극(CNE2)을 통해 제2 전극(EL2)에 전기적으로 연결될 수 있다.
실시예에 따라, 제1 발광 소자(LD1) 및 제2 발광 소자(LD2)(또는, 발광 소자 패키지(LDP))는 소정의 용액 내에 분산된 형태로 준비되어, 잉크젯 프린팅 방식이나 슬릿 코팅 방식 등을 통해 화소 영역에 공급될 수 있다. 일 예로, 제1 발광 소자(LD1) 및 제2 발광 소자(LD2)(또는, 발광 소자 패키지(LDP))는 휘발성 용매에 섞여 화소 영역에 공급될 수 있다. 이때, 제1 전극(EL1) 및 제3 전극(EL3) 사이에, 또한, 제3 전극(EL3) 및 제2 전극(EL2) 사이에 소정의 전압이 걸리면, 제1 전극(EL1) 및 제3 전극(EL3) 사이에, 또한, 제3 전극(EL3) 및 제2 전극(EL2) 사이에 전계가 형성되면서, 제1 전극(EL1), 제2 전극(EL2), 및 제3 전극(EL3) 사이에 제1 발광 소자(LD1) 및 제2 발광 소자(LD2)(또는, 발광 소자 패키지(LDP))가 자가 정렬하게 된다. 제1 발광 소자(LD1) 및 제2 발광 소자(LD2)(또는, 발광 소자 패키지(LDP))가 정렬된 이후에 용매를 휘발시키거나 이외의 다른 방식으로 제거함으로써, 제1 전극(EL1), 제2 전극(EL2), 및 제3 전극(EL3)의 사이에 제1 발광 소자(LD1) 및 제2 발광 소자(LD2)(또는, 발광 소자 패키지(LDP))가 안정적으로 배열될 수 있다.
한 쌍의 제1 발광 소자(LD1) 및 제2 발광 소자(LD2)가 발광 소자 패키지(LDP)를 구성하는 경우, 제1 전류 이동 방향으로 배열된 제1 발광 소자(LD1)과 제2 전류 이동 방향으로 배열된 제2 발광 소자(LD2)의 비율은 1:1로 동일할 수 있다. 즉, 발광 유닛(EMU) 내 제1 발광 소자(LD1)의 총 개수는 제2 발광 소자(LD2)의 총 개수와 실질적으로 같을 수 있다.
따라서, 표시 장치의 휘도는 표시 장치 전체적으로 균일하게 나타날 수 있다.
또한, 발광 소자 패키지(LDP)에 있어서 정렬 방향(예를 들어, 정방향 또는 역방향)은 무의미하므로, 특정 극성 방향만을 가지는 발광 소자들 각각의 정렬도를 향상시키기 위한 공정은, 발광 소자 패키지(LDP)를 정렬함에 있어서 필요하지 않을 수 있다. 즉, 발광 소자 패키지(LDP)의 정렬도를 높이기 위한 구성이 요구되지 않으므로, 제조 공정이 단순화될 수 있다.
나아가, 제1 모드에서 발광하는 제1 발광 소자(LD1)에 의한 휘도와 제2 모드에서 발광하는 제2 발광 소자(LD2)에 의한 휘도는 동일할 수 있으며, 이에 따라 화소(PXL)가 교번하여 제1 모드 및 제2 모드로 동작하더라도, 화소(PXL)의 모드 전환시 휘도 변화가 발생하지 않을 수 있다.
한편, 도 5a 및 도 5b에서 발광 유닛(EMU)은 직렬 연결된 제1 스테이지(SET1) 및 제2 스테이지(SET2)를 포함하는 것으로 설명하였으나, 이에 한정되는 것은 아니다. 도 5c에 도시된 바와 같이, 발광 유닛(EMU_1)은 제1 전극(EL1_1) 및 제2 전극(EL2_1)과, 제1 전극(EL1_1) 및 제2 전극(EL2_1) 사이에 배치되는 제1 발광 소자(LD1) 및 제2 발광 소자(LD2)와, 제1 발광 소자(LD1)의 제1 단부 및 제2 발광 소자(LD2)의 제2 단부를 제1 전극(EL1_1)에 연결시키는 제1 컨택 전극(CNE1_1)과, 제1 발광 소자(LD1)의 제2 단부 및 제2 발광 소자(LD2)의 제1 단부를 제2 전극(EL2_1)에 연결시키는 제2 컨택 전극(CNE2_1)을 포함할 수도 있다. 즉, 발광 유닛(EMU) 내에서 제1 발광 소자(LD1) 및 제2 발광 소자(LD2)는 상호 다른 방향으로 병렬로만 연결될 수 있다. 이와 달리, 발광 유닛(EMU)은 다양한 방식으로 직/병렬 혼합 구조로 연결된 발광 소자 패키지(LDP)를 포함할 수도 있다.
도 6a 내지 도 6c는 도 4a 및 도 4b의 화소의 동작의 일 예를 나타내는 도면들이다. 도 6a 내지 도 6c에는, 도 4a 및 도 4b의 화소(PXL)의 제1 모드에서의 동작을 위한 타이밍도와, 이에 따른 화소(PXL)의 회로도 및 발광 유닛(EMU)의 동작이 도시되었다.
도 4a 내지 도 6c를 참조하면, 복수의 프레임들(또는, 프레임 구간들) 중에서 홀수 번째 프레임(Odd Frame)에서, 화소(PXL)가 제1 모드에서 구동되는 것으로 설명한다. 다만, 이는 예시적인 것으로, 화소(PXL)는 연속하는 2 이상의 프레임들 동안 제1 모드에서 구동될 수도 있다.
제1 모드에서, 제1 전원 라인(PL1)에는 하이(High) 레벨(또는, 고전위)을 가지는 제1 구동 전원(VDD)이 인가될 수 있다. 제2 전원 라인(PL2)에는 로우(Low) 레벨(또는, 저전위)을 가지는 제2 구동 전원(VSS)이 인가될 수 있다.
제1 스캔 라인(SCL1)에 인가되는 제1 스캔 신호(SC1)가 하이 레벨(또는, 턴-온 전압 레벨, 게이트-온 전압 레벨)을 가질 수 있다. 이 경우, 제1 스캔 트랜지스터(T_SC1)가 턴-온되고, 데이터 라인(DL)에 인가되는 데이터 전압(DV)이 제1 구동 트랜지스터(T_D1)의 게이트 전극에 인가될 수 있다.
이와 동시에, 제1 센싱 라인(SSL1)에 인가되는 제1 센싱 신호(SS1)가 하이 레벨을 가질 수 있다. 이 경우, 제1 센싱 트랜지스터(T_SS1)가 턴-온되고, 리드아웃 라인(RL)에 인가되는 초기화 전압(VINT)이 제1 구동 트랜지스터(T_D1)의 제2 단자(또는, 소스 전극)에 인가될 수 있다.
제1 스토리지 커패시터(CST1)는 데이터 전압(DV) 및 초기화 전압(VINT)간의 차이에 대응하는 전압을 저장할 수 있다. 데이터 전압(DV)이 제1 스토리지 커패시터(CST1)에 기록되는 동안, 초기화 전압(VINT)에 의해 발광 유닛(EMU)은 발광하지 않을 수 있다.
한편, 제1 스캔 신호(SC1) 및 제1 센싱 신호(SS1)가 하이 레벨로부터 로우 레벨을 가지도록 변하는 경우, 제1 구동 트랜지스터(T_D1)는 제1 스토리지 커패시터(CST1)에 저장된 전압에 대응하여 제1 전류 이동 방향으로 흐르는 제1 구동 전류(ID1)를 발광 유닛(EMU)에 공급할 수 있다.
이 경우, 발광 유닛(EMU) 내 제1 전류 이동 방향으로 배열된 제1 발광 소자(LD1)에 제1 구동 전류(ID1)가 흐르며, 제1 발광 소자(LD1)는 제1 구동 전류(ID1)에 대응하는 휘도를 가지고 발광할 수 있다.
한편, 제1 모드에서, 제2 스캔 라인(SCL2)에 인가되는 제2 스캔 신호(SC2)는 로우(Low) 레벨(또는, 턴-오프 전압 레벨, 게이트-오프 전압 레벨)로 유지될 수 있다. 따라서, 제2 스캔 트랜지스터(T_SC2)는 턴-오프 상태를 유지 하며, 제2 구동 트랜지스터(T_D2)의 게이트 전극에는 데이터 전압(DV)이 인가되지 않을 수 있다. 또한, 발광 유닛(EMU) 내 제2 전류 이동 방향으로 배열된 제2 발광 소자(LD2)에는 제1 구동 전류(ID1)가 흐르지 않으므로, 제2 발광 소자(LD2)는 발광하지 않을 수 있다.
도 6c에 도시된 바와 같이, 발광 유닛(EMU) 내 제1 발광 소자(LD1)가 고르게 발광하므로, 군집성 암점이나 얼룩이 발생하지 않을 수 있다.
도 7a 내지 도 7c는 도 4a 및 도 4b의 화소의 동작의 다른 예를 나타내는 도면들이다. 도 7a 내지 도 7c에는, 도 4a 및 도 4b의 화소(PXL)의 제2 모드에서의 동작을 위한 타이밍도와, 이에 따른 화소(PXL)의 회로도 및 발광 유닛(EMU)의 동작이 도시되었다.
도 4a 내지 도 5c, 및 도 7a 내지 도 7c를 참조하면, 복수의 프레임들(또는, 프레임 구간들) 중에서 짝수 번째 프레임(Even Frame)에서, 화소(PXL)가 제2 모드에서 구동되는 것으로 설명한다. 다만, 이는 예시적인 것으로, 화소(PXL)는 연속하는 2 이상의 프레임들 동안 제2 모드에서 구동될 수도 있다.
제2 모드에서, 제1 전원 라인(PL1)에는 로우 레벨(또는, 저전위)을 가지는 제1 구동 전원(VDD)이 인가되고, 제2 전원 라인(PL2)에는 하이 레벨(또는, 고전위)을 가지는 제2 구동 전원(VSS)이 인가될 수 있다. 제1 모드와 비교하여, 제1 전원 라인(PL1) 및 제2 전원 라인(PL2)에 인가되는 전압 레벨이 상호 변한다(interchanged). 화소(PXL) 또는, 화소 회로(PXC)가 특정 주기(예를 들어, 적어도 하나의 프레임)를 가지고 제1 모드 및 제2 모드에서 교번하여 구동되는 경우, 제1 전원 라인(PL1)에 인가되는 제1 구동 전원(VDD)(또는, 제1 전원 전압)의 전압 레벨 및 제2 전원 라인(PL2)에 인가되는 제2 구동 전원(VSS)(또는, 제2 전원 전압)의 전압 레벨은 상기 특정 주기를 가지고 상호 변할 수 있다.
제2 스캔 라인(SCL2)에 인가되는 제2 스캔 신호(SC2)가 하이 레벨(또는, 턴-온 전압 레벨, 게이트-온 전압 레벨)을 가질 수 있다. 이 경우, 제2 스캔 트랜지스터(T_SC2)가 턴-온되고, 데이터 라인(DL)에 인가되는 데이터 전압(DV)이 제2 구동 트랜지스터(T_D2)의 게이트 전극에 인가될 수 있다.
이와 동시에, 제1 센싱 라인(SSL1)에 인가되는 제1 센싱 신호(SS1)가 하이 레벨을 가질 수 있다. 이 경우, 제1 센싱 트랜지스터(T_SS1)가 턴-온되고, 리드아웃 라인(RL)에 인가되는 초기화 전압(VINT)이 제2 구동 트랜지스터(T_D2)의 제2 단자(또는, 드레인 전극)에 인가될 수 있다. 초기화 전압(VINT)에 의해 발광 유닛(EMU)은 발광하지 않을 수 있다.
제2 스토리지 커패시터(CST2)는 데이터 전압(DV) 및 초기화 전압(VINT)간의 차이에 대응하는 전압을 저장할 수 있다. 다른 실시예에서, 도 4c에 도시된 바와 같이, 제2 스토리지 커패시터(CST2)는 데이터 전압(DV) 및 제2 전원 라인(PL2)에 인가되는 제1 구동 전원(VDD)의 전압 레벨 간의 차이에 대응하는 전압을 저장할 수 있다.
한편, 제2 스캔 신호(SC2) 및 제1 센싱 신호(SS1)가 하이 레벨로부터 로우 레벨을 가지도록 변하는 경우, 제2 구동 트랜지스터(T_D2)는 제2 스토리지 커패시터(CST2)에 저장된 전압에 대응하여 제2 전류 이동 방향으로 흐르는 제2 구동 전류(ID2)를 발광 유닛(EMU)에 공급할 수 있다.
이 경우, 발광 유닛(EMU) 내 제2 전류 이동 방향으로 배열된 제2 발광 소자(LD2)에 제2 구동 전류(ID2)가 흐르며, 제2 발광 소자(LD2)는 제2 구동 전류(ID2)에 대응하는 휘도를 가지고 발광할 수 있다.
한편, 제2 모드에서, 제1 스캔 라인(SCL1)에 인가되는 제1 스캔 신호(SC1)는 로우 레벨(또는, 턴-오프 전압 레벨, 게이트-오프 전압 레벨)로 유지될 수 있다. 따라서, 제1 스캔 트랜지스터(T_SC1)는 턴-오프 상태를 유지하며, 제1 구동 트랜지스터(T_D1)의 게이트 전극에는 데이터 전압(DV)이 인가되지 않을 수 있다. 또한, 발광 유닛(EMU) 내 제1 전류 이동 방향으로 배열된 제1 발광 소자(LD1)에는 제2 구동 전류(ID2)가 흐르지 않으므로, 제1 발광 소자(LD1)는 발광하지 않을 수 있다.
도 7c에 도시된 바와 같이, 발광 유닛(EMU) 내 제2 발광 소자(LD2)가 고르게 발광하므로, 군집성 암점이나 얼룩이 발생하지 않을 수 있다. 또한, 도 6c와 비교하여, 제1 발광 소자(LD1)와 동일한 비율(또는, 개수)의 제2 발광 소자(LD2)가 발광하므로, 제1 모드 및 제2 모드 간에 발광 유닛(EMU)의 휘도 변화가 발생하지 않을 수 있다. 따라서, 화소(PXL)가 교변하여 제1 모드 및 제2 모드에서 구동되는 경우, 제1 발광 소자(LD1) 및 제2 발광 소자(LD2)가 고르게 이용되면서 수명이 2배로 증가할 수 있다.
도 8은 일 실시예에 따른 표시 장치를 나타내는 블록도이다. 실시예에 따라, 도 8은 도 4a 및 도 4b의 화소(PXL)를 포함할 수 있다.
도 8을 참조하면, 표시 장치(DD)는 표시부(110)(또는, 표시 패널), 스캔 구동부(120)(또는, scan driver, gate driver), 데이터 구동부(130)(또는, data driver, source driver), 센싱부(140)(또는, 센싱 구동부), 타이밍 제어부(150)(또는, timing controller), 및 전원 공급부(160)를 포함할 수 있다.
표시부(110)는 제1 스캔 라인들(SCL1-1 내지 SCL1-n, 단, n은 양의 정수), 제2 스캔 라인들(SCL2-1 내지 SCL2-n, 단, n은 양의 정수), 데이터 라인들(DL1 내지 DLm, 단, m은 양의 정수), 및 화소(PXL)를 포함할 수 있다. 또한, 표시부(110)는 센싱 라인들(SSL1-1 내지 SSL1-n), 및 리드아웃 라인들(RL1 내지 RLm)을 더 포함할 수 있다.
화소(PXL)는 제1 스캔 라인들(SCL1-1 내지 SCL1-n), 제2 스캔 라인들(SCL2-1 내지 SCL2-n), 데이터 라인들(DL1 내지 DLm)에 의해 구획된 영역(예를 들어, 화소 영역)에 제공될 수 있다.
화소(PXL)는 제1 스캔 라인들(SCL1-1 내지 SCL1-n) 중 대응되는 하나, 제2 스캔 라인들(SCL2-1 내지 SCL2n) 중 대응되는 하나, 및 데이터 라인들(DL1 내지 DLm) 중 대응되는 하나에 연결될 수 있다. 또한, 화소(PXL)는 센싱 라인들(SSL11 내지 SSL1n) 중 대응되는 하나, 및 리드아웃 라인들(RL1 내지 RLm) 중 대응되는 하나에 연결될 수 있다.
화소(PXL)는, 도 4a 및 도 4b를 참조하여 설명한 바와 같이, 제1 및 제2 발광 소자들(LD1, LD2)(또는, 발광 소자 패키지(LDP)) 및 제1 및 제2 발광 소자들(LD1, LD2)에 구동 전류를 제공하거나 제공하기 위한 적어도 하나의 트랜지스터를 포함할 수 있다.
화소(PXL)는, 제1 모드에서, 제1 스캔 라인(예를 들어, 제1-i 스캔 라인(SCL1-i), 단 i는 n보다 작거나 같은 양의 정수)을 통해 제공되는 제1 스캔 신호에 응답하여 데이터 라인(예를 들어, 제j 데이터 라인(DLj), 단 j는 m보다 작거나 같은 양의 정수)을 통해 제공되는 데이터 전압(또는, 데이터 신호)에 대응하는 휘도로 발광할 수 있다. 또한, 화소(PXL)는, 제2 모드에서, 제2 스캔 라인(예를 들어, 제2-i 스캔 라인(SCL2-i))을 통해 제공되는 제2 스캔 신호에 응답하여 데이터 라인(예를 들어, 제j 데이터 라인(DLj))을 통해 제공되는 데이터 전압에 대응하는 휘도로 발광할 수 있다.
화소(PXL)의 구체적인 구성 및 동작에 대해서는 도 4a 내지 도 7c를 참조하여 설명하였으므로, 이에 대한 설명은 생략한다.
스캔 구동부(120)는 주사 제어 신호(SCS)에 기초하여 제1 스캔 신호 또는 제2 스캔 신호를 생성하고, 제1 스캔 신호 또는 제2 스캔 신호를 제1 스캔 라인들(SCL1-1 내지 SCL1-n) 또는 제2 스캔 라인들(SCL2-1 내지 SCL2-n)에 순차적으로 제공할 수 있다. 여기서, 주사 제어 신호(SCS)는 주사 개시 신호(또는 주사 스타트 펄스), 주사 클럭 신호들 등을 포함하고, 타이밍 제어부(150)로부터 제공될 수 있다. 예를 들어, 스캔 구동부(120)는 주사 클럭 신호들을 이용하여 펄스 형태의 주사 개시 신호(예를 들어, 게이트-온 전압 레벨의 펄스)에 대응하는 펄스 형태의 제1 스캔 신호 또는 제2 스캔 신호를 순차적으로 생성 및 출력하는 시프트 레지스터(shift register)(또는, 스테이지)를 포함할 수 있다.
스캔 구동부(120)는, 제1 스캔 신호와 유사하게, 제1 센싱 신호(또는, 센싱 제어 신호)를 더 생성하고, 제1 센싱 신호를 센싱 라인들(SSL1-1 내지 SSL1-n)에 순차적으로 제공할 수 있다.
데이터 구동부(130)는 타이밍 제어부(150)로부터 제공되는 영상 데이터(DATA2) 및 데이터 제어 신호(DCS)에 기초하여 데이터 신호들(또는, 데이터 전압들)을 생성하며, 데이터 신호들을 데이터 라인들(DL1 내지 DLm)에 제공할 수 있다. 여기서, 데이터 제어 신호(DCS)는 데이터 구동부(130)의 동작을 제어하는 신호이며, 유효 데이터 전압의 출력을 지시하는 로드 신호(또는, 데이터 인에이블 신호) 등을 포함할 수 있다.
센싱부(140)는 센싱 제어 신호(CCS)에 기초하여 초기화 전압을 리드아웃 라인들(RL1 내지 RLm)에 제공할 수 있다. 여기서, 센싱 제어 신호(CCS)는 타이밍 제어부(150)로부터 제공될 수 있다. 실시예에 따라, 센싱부(140)는 리드아웃 라인들(RL1 내지 RLm)을 통해 화소(PXL)의 발광 특성을 센싱할 수도 있다.
타이밍 제어부(150)는 외부(예를 들어, 그래픽 프로세서)로부터 입력 영상 데이터(DATA1) 및 제어 신호(CS)를 수신하고, 제어 신호(CS)에 기초하여 주사 제어 신호(SCS), 및 데이터 제어 신호(DCS)를 생성하며, 입력 영상 데이터(DATA1)를 변환하여 영상 데이터(DATA2)를 생성할 수 있다. 여기서, 제어 신호(CS)는 일반적으로 알려진 수직 동기 신호, 수평 동기 신호, 클럭 신호 등을 포함할 수 있다. 예를 들어, 타이밍 제어부(150)는 입력 영상 데이터(DATA1)를 데이터 구동부(130)에서 이용 가능한 포맷을 가지는 영상 데이터(DATA2)로 변환할 수 있다.
또한, 타이밍 제어부(150)는 제어 신호(CS)에 기초하여 센싱 제어 신호(CCS)를 생성할 수 있다. 센싱 제어 신호(CCS)는 센싱부(140)에 제공될 수 있다.
전원 공급부(160)는 표시부(110)에 제1 구동 전원(VDD)(또는, 제1 전원 전압) 및 제2 구동 전원(VSS)(또는, 제2 전원 전압)을 제공할 수 있다. 일 실시예에서, 전원 공급부(160)는 제1 구동 전원(VDD)을 제1 전원 라인(PL1)에 제공하며, 제2 구동 전원(VSS)을 제2 전원 라인(PL2)에 제공할 수 있다.
일 실시예에서, 전원 공급부(160)는 제1 모드에서 고전위의 제1 구동 전원(VDD)과 저전위의 제2 구동 전원(VSS)을 생성하고, 제2 모드에서 저전위의 제1 구동 전원(VDD)과 고전위의 제2 구동 전원(VSS)을 생성할 수 있다.
전원 공급부(160)는 스캔 구동부(120), 데이터 구동부(130), 센싱부(140) 중 적어도 하나에, 구동 전압을 제공할 수도 있다.
한편, 도 8에서 스캔 구동부(120), 데이터 구동부(130), 센싱부(140), 및 타이밍 제어부(150)는 상호 독립적으로 구성된 것으로 도시되어 있으나, 이는 예시적인 것으로, 이에 한정되는 것은 아니다. 예를 들어, 스캔 구동부(120), 데이터 구동부(130), 센싱부(140), 및 타이밍 제어부(150) 중 적어도 하나는 표시부(110)에 형성되거나, IC로 구현되고 연성 회로 기판에 실장되어 표시부(110)에 연결될 수 있다. 예를 들어, 스캔 구동부(120)는 표시부(110)에 형성될 수 있다. 또한, 스캔 구동부(120), 데이터 구동부(130), 센싱부(140), 및 타이밍 제어부(150) 중 적어도 2개는 하나의 IC로 구현될 수 있다. 예를 들어, 데이터 구동부(130) 및 센싱부(140)는 하나의 집적 회로로 구현될 수 있다.
도 9a 및 도 9b는 도 3의 표시 장치에 포함된 화소의 다른 실시예를 나타내는 회로도들이다. 도 9a 및 도 9b는 도 3에 도시된 하나의 화소(PXL)에 포함된 구성 요소들의 전기적 연결 관계를 나타낸다.
도 9a 및 도 9b에서는, 도 3에 도시된 화소들 각각에 포함된 구성 요소들뿐만 아니라 상기 구성 요소들이 제공되는 영역까지 포괄하여 화소(PXL)로 지칭한다.
도 1a 내지 도 4b, 도 9a 및 도 9b를 참조하면, 화소(PXL_1)는 제1 전원 트랜지스터(T_P1), 제2 전원 트랜지스터(T_P2), 제3 전원 트랜지스터(T_P3), 및 제4 전원 트랜지스터(T_P4)(또는, 제1 내지 제4 전원 제어 트랜지스터들, 제1 내지 제4 스위치들)를 더 포함한다는 점에서, 도 4a 및 도 4b에 도시된 화소(PXL)와 상이하다. 제1 전원 트랜지스터(T_P1), 제2 전원 트랜지스터(T_P2), 제3 전원 트랜지스터(T_P3), 및 제4 전원 트랜지스터(T_P4)를 제외하고, 도 9a 및도 9b의 화소(PXL_1)는 도 4a 및 도 4b의 화소(PXL)와 실질적으로 동일하거나 유사하므로, 중복되는 설명은 반복하지 않기로 한다.
제1 전원 트랜지스터(T_P1)의 제1 단자는 제3 전원 라인(PL3)에 전기적으로 접속될 수 있고, 제2 단자는 제1 전원 라인(PL1)(또는, 제1 노드(N1))에 전기적으로 접속될 수 있다. 여기서, 제1 전원 트랜지스터(T_P1)의 제1 단자와 제2 단자는 서로 다른 단자로, 예컨대 제1 단자가 소스 전극이면 제2 단자는 드레인 전극일 수 있다. 제1 전원 트랜지스터(T_P1)의 게이트 전극은 제어 라인(CL)(또는, 스위치 제어 라인)에 연결될 수 있다. 제3 전원 라인(PL3)에는 제1 구동 전원(VDD)의 전압(또는, 제1 전원 전압)이 인가될 수 있다.
제2 전원 트랜지스터(T_P2)의 제1 단자는 제1 전원 라인(PL1)에 전기적으로 접속될 수 있고, 제2 단자는 제4 전원 라인(PL4)에 전기적으로 접속될 수 있다. 제2 전원 트랜지스터(T_P2)의 게이트 전극은 제어 라인(CL)에 연결될 수 있다. 제4 전원 라인(PL4)에는 제2 구동 전원(VSS)의 전압(또는, 제2 전원 전압)이 인가될 수 있다.
실시예들에서, 제1 전원 트랜지스터(T_P1) 및 제2 전원 트랜지스터(T_P2)는 상호 다른 타입의 트랜지스터들일 수 있다. 제1 전원 트랜지스터(T_P1) 및 제2 전원 트랜지스터(T_P2) 중 하나는 N형 트랜지스터이고, 제1 전원 트랜지스터(T_P1) 및 제2 전원 트랜지스터(T_P2) 중 하나는 P형 트랜지스터일 수 있다. 도 9a 및 도 9b에 도시된 바와 같이, 제1 전원 트랜지스터(T_P1)는 N형 트랜지스터고, 제2 전원 트랜지스터(T_P2)는 P형 트랜지스터일 수 있다. 이 경우, 제어 라인(CL)을 통해 제공되는 스위칭 제어 신호에 응답하여 제1 전원 트랜지스터(T_P1) 또는 제2 전원 트랜지스터(T_P2)가 턴-온되며, 제3 전원 라인(PL3)의 제1 구동 전원(VDD) 또는 제4 전원 라인(PL4)의 제2 구동 전원(VSS)이 제1 전원 라인(PL1)에 인가될 수 있다.
도 4a 및 도 4b의 화소(PXL)의 구동을 위해, 전원 공급부(160, 도 8 참조)에서 제1 구동 전원(VDD)의 전압 레벨 및 제2 구동 전원(VSS)의 전압 레벨을 상호 변화시켜야 한다. 반면, 도 9a 및 도 9b의 화소(PXL_1)에서는 제1 구동 전원(VDD)의 전압 레벨 및 제2 구동 전원(VSS)의 전압 레벨 각각은 고전위 및 저전위로 고정되며, 하나의 스위칭 제어 신호를 이용한 제1 전원 트랜지스터(T_P1) 및 제2 전원 트랜지스터(T_P2)의 제어만으로, 화소(PXL_1)가 구동될 수 있다.
또한, 화소(PXL_1)가 제1 전원 트랜지스터(T_P1) 및 제2 전원 트랜지스터(T_P2)를 구비하는 경우, 화소(PXL_1)에 인가되는 제1 및 제2 구동 전원들(VDD, VSS)이 개별적으로(예를 들어, 화소행별로) 제어될 수도 있다.
제3 전원 트랜지스터(T_P3)의 제1 단자는 제4 전원 라인(PL4)에 전기적으로 접속될 수 있고, 제2 단자는 제2 전원 라인(PL2)(또는, 제2 노드(N2))에 전기적으로 접속될 수 있다. 제3 전원 트랜지스터(T_P3)의 게이트 전극은 제어 라인(CL)에 연결될 수 있다.
제4 전원 트랜지스터(T_P4)의 제1 단자는 제2 전원 라인(PL2)에 전기적으로 접속될 수 있고, 제2 단자는 제3 전원 라인(PL3)에 전기적으로 접속될 수 있다. 제4 전원 트랜지스터(T_P4)의 게이트 전극은 제어 라인(CL)에 연결될 수 있다.
실시예들에서, 제3 전원 트랜지스터(T_P3) 및 제4 전원 트랜지스터(T_P4)는 상호 다른 타입의 트랜지스터들일 수 있다. 제3 전원 트랜지스터(T_P3)는 제1 전원 트랜지스터(T_P1)와 동일한 타입의 트랜지스터이고, 제4 전원 트랜지스터(T_P4)는 제2 전원 트랜지스터(T_P2)와 동일한 타입의 트랜지스터일 수 있다. 도 9a 및 도 9b에 도시된 바와 같이, 제3 전원 트랜지스터(T_P3)는 N형 트랜지스터고, 제4 전원 트랜지스터(T_P4)는 P형 트랜지스터일 수 있다. 이 경우, 제어 라인(CL)을 통해 제공되는 스위칭 제어 신호에 응답하여 제3 전원 트랜지스터(T_P3) 또는 제4 전원 트랜지스터(T_P4)가 턴-온되며, 제4 전원 라인(PL4)의 제2 구동 전원(VSS) 또는 제3 전원 라인(PL3)의 제1 구동 전원(VDD)이 제2 전원 라인(PL2)에 인가될 수 있다.
상술한 바와 같이, 화소(PXL_1)는, 제1 전원 라인(PL1) 및 제2 전원 라인(PL2)에 제1 구동 전원(VDD) 및 제2 구동 전원(VSS)을 상호 바꾸어 인가하기 위한, 제1 전원 트랜지스터(T_P1), 제2 전원 트랜지스터(T_P2), 제3 전원 트랜지스터(T_P3), 및 제4 전원 트랜지스터(T_P4)를 더 포함할 수 있다. 따라서, 제1 전원 트랜지스터(T_P1), 제2 전원 트랜지스터(T_P2), 제3 전원 트랜지스터(T_P3), 및 제4 전원 트랜지스터(T_P4)에 인가되는, 상대적으로 낮은 전압 레벨의 신호만으로 화소(PXL_1)의 구동 전원을 용이하게 제어할 수 있다.
한편, 도 9a 및 도 9b의 화소(PXL_1)는 도 8의 표시 장치(DD)에 적용될 수 있다.
도 10a 및 도 10b는 도 9a 및 도 9b의 화소의 동작의 일 예를 나타내는 도면들이다. 도 10a 및 도 10b에는, 도 9a 및 도 9b의 화소(PXL_1)의 제1 모드에서의 동작을 위한 타이밍도와, 이에 따른 화소(PXL_1)의 회로도가 도시되었다.
도 6a, 도 6b, 도 9a 내지 도 10b를 참조하면, 제어 라인(CL)에 인가되는 스위칭 제어 신호(EL_SW)를 제외하고, 화소(PXL_1)에 인가되는 신호들은 도 6a 및 도 6b를 참조하여 설명한 신호들과 각각 실질적으로 동일하므로, 중복되는 설명은 반복하지 않기로 한다.
제1 모드에서, 제어 라인(CL)에는 하이(High) 레벨을 가지는 스위칭 제어 신호(EL_SW)가 인가될 수 있다. 이 경우, 제1 전원 트랜지스터(T_P1)가 턴-온되고, 고전위의 제1 구동 전원(VDD)이 제1 전원 라인(PL1)에 인가될 수 있다. 또한, 제3 전원 트랜지스터(T_P3)가 턴-온되고, 저전위의 제2 구동 전원(VSS)이 제2 전원 라인(PL2)에 인가될 수 있다. 또한, 도 4a 및 도 4b를 참조하여 설명한 제1 구동 트랜지스터(T_D1)의 동작에 따라, 제1 전원 라인(PL1) 및 제2 전원 라인(PL2) 사이에서 제1 전류 이동 방향으로 제1 구동 전류(ID1)가 흐르며, 제1 발광 소자(LD1)가 발광 할 수 있다.
한편, 제1 모드에서, 하이 레벨을 가지는 스위칭 제어 신호(EL_SW)에 응답하여, 제2 전원 트랜지스터(T_P2) 및 제4 전원 트랜지스터(T_P4)는 턴-오프 상태를 유지할 수 있다.
도 11a 및 도 11b는 도 9a 및 도 9b의 화소의 동작의 다른 예를 나타내는 도면들이다. 도 11a 및 도 11b에는, 도 9a 및 도 9b의 화소(PXL_1)의 제2 모드에서의 동작을 위한 타이밍도와, 이에 따른 화소(PXL_1)의 회로도가 도시되었다.
제2 모드에서, 제어 라인(CL)에는 로우(Low) 레벨을 가지는 스위칭 제어 신호(EL_SW)가 인가될 수 있다. 이 경우, 제2 전원 트랜지스터(T_P2)가 턴-온되고, 저전위의 제2 구동 전원(VSS)이 제1 전원 라인(PL1)에 인가될 수 있다. 또한, 제4 전원 트랜지스터(T_P4)가 턴-온되고, 고전위의 제1 구동 전원(VDD)이 제2 전원 라인(PL2)에 인가될 수 있다. 또한, 도 4a 및 도 4b를 참조하여 설명한 제2 구동 트랜지스터(T_D2)의 동작에 따라, 제2 전원 라인(PL2) 및 제1 전원 라인(PL1) 사이에서 제2 전류 이동 방향으로 제2 구동 전류(ID2)가 흐르며, 제2 발광 소자(LD2)가 발광 할 수 있다.
한편, 제2 모드에서, 로우 레벨을 가지는 스위칭 제어 신호(EL_SW)에 응답하여, 제1 전원 트랜지스터(T_P1) 및 제3 전원 트랜지스터(T_P3)는 턴-오프 상태를 유지할 수 있다.
이상에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정하여져야만 할 것이다.
CNE1, CNE2, CNE3: 제1, 제2, 및 제3 컨택 전극들
DD: 표시 장치
EL1, EL2, EL3: 제1, 제2, 및 제3 전극들
EMU: 발광 유닛
E_LEAD1, E_LEAD2: 제1 및 제2 리드 전극들
LD: 발광 소자
LDP: 발광 소자 패키지
PXC: 화소 회로
PXL: 화소
T_D1, T_D2: 제1 및 제2 구동 트랜지스터들
T_SC1, T_SC2: 제1 및 제2 스캔 트랜지스터들
T_SS1: 제1 센싱 트랜지스터
T_P1, T_P2, T_P3, T_P4: 제1, 제2, 제3, 및 제4 전원 트랜지스터들
SET1, SET2: 제1 및 제2 스테이지들

Claims (20)

  1. 제1 전원 라인 및 제2 전원 라인 사이에 연결되는 발광 유닛; 및
    제1 모드에서 상기 발광 유닛에 제1 전류 이동 방향으로 제1 구동 전류를 제공하고, 제2 모드에서 상기 제1 전류 이동 방향과 다른 제2 전류 이동 방향으로 제2 구동 전류를 제공하는 화소 회로를 포함하고,
    상기 발광 유닛은,
    상호 이격되어 배치되는 제1 전극 및 제2 전극;
    상기 제1 전극 및 상기 제2 전극 사이에 상기 제1 전류 이동 방향으로 연결되는 제1 발광 소자; 및
    상기 제1 전극 및 상기 제2 전극 사이에 상기 제2 전류 이동 방향으로 연결되는 제2 발광 소자를 포함하는, 화소.
  2. 제1 항에 있어서, 상기 화소 회로는,
    상기 제1 전원 라인과 상기 제1 전극 사이에 연결되는 제1 구동 트랜지스터;
    데이터 라인 및 상기 제1 구동 트랜지스터의 게이트 전극 사이에 연결되는 제1 스캔 트랜지스터로서, 게이트 전극이 제1 스캔 라인에 연결되는 상기 제1 스캔 트랜지스터; 및
    상기 제1 구동 트랜지스터의 게이트 전극 및 상기 제1 전극 사이에 형성되는 제1 스토리지 커패시터를 포함하며, 상기 제2 전극은 상기 제2 전원 라인에 연결되는, 화소.
  3. 제2 항에 있어서, 상기 화소 회로는,
    리드아웃 라인 및 상기 제1 전극 사이에 연결되고, 게이트 전극이 제1 센싱 라인에 연결되는 제1 센싱 트랜지스터를 더 포함하는, 화소.
  4. 제3 항에 있어서, 상기 화소 회로는,
    상기 제1 전원 라인과 상기 제1 전극 사이에 연결되는 제2 구동 트랜지스터; 및
    상기 데이터 라인 및 상기 제2 구동 트랜지스터의 게이트 전극 사이에 연결되는 제2 스캔 트랜지스터로서, 게이트 전극이 제2 스캔 라인에 연결되는 상기 제2 스캔 트랜지스터를 더 포함하는, 화소.
  5. 제4 항에 있어서, 상기 화소 회로는,
    상기 제2 구동 트랜지스터의 게이트 전극 및 상기 구동 트랜지스터의 일 전극 사이에 형성되는 제2 스토리지 커패시터를 더 포함하는, 화소.
  6. 제5 항에 있어서, 상기 제2 스토리지 커패시터는 상기 제2 구동 트랜지스터의 게이트 전극 및 상기 제1 전극 사이에 형성되는, 화소.
  7. 제5 항에 있어서, 상기 제2 스토리지 커패시터는 상기 제2 구동 트랜지스터의 게이트 전극 및 상기 제1 전원 라인 사이에 형성되는, 화소.
  8. 제5 항에 있어서, 상기 제1 모드에서, 상기 제1 스캔 트랜지스터 및 상기 제1 센싱 트랜지스터가 턴-온되고, 상기 제2 스캔 트랜지스터는 턴-오프되며,
    상기 제2 모드에서, 상기 제2 스캔 트랜지스터 및 상기 제1 센싱 트랜지스터가 턴-온되고, 상기 제1 스캔 트랜지스터는 턴-오프되는, 화소.
  9. 제8 항에 있어서, 상기 화소 회로는 제1 주기를 가지고 제1 모드 및 제2 모드에서 교번하여 구동되며,
    상기 제1 주기는 1프레임보다 크거나 같은, 화소.
  10. 제9 항에 있어서, 상기 제1 전원 라인에 인가되는 제1 전원 전압의 전압 레벨 및 상기 제2 전원 라인에 인가되는 제2 전원 전압의 전압 레벨은 상기 제1 주기를 가지고 상호 변하는(interchanged), 화소.
  11. 제1 항에 있어서,
    상기 제1 전원 라인 및 제3 전원 라인 사이에 연결되며 게이트 전극이 제어 라인에 연결되는 제1 전원 제어 트랜지스터; 및
    상기 제1 전원 라인 및 제4 전원 라인 사이에 연결되며 게이트 전극이 상기 제어 라인에 연결되는 제2 전원 제어 트랜지스터를 더 포함하고,
    상기 제1 전원 제어 트랜지스터 및 상기 제2 전원 제어 트랜지스터 중 하나는 N형 트랜지스터이며,
    상기 제1 전원 제어 트랜지스터 및 상기 제2 전원 제어 트랜지스터 중 다른 하나는 P형 트랜지스터인, 화소.
  12. 제11 항에 있어서,
    상기 제2 전원 라인 및 제4 전원 라인 사이에 연결되며 게이트 전극이 상기 제어 라인에 연결되는 제3 전원 제어 트랜지스터; 및
    상기 제2 전원 라인 및 제3 전원 라인 사이에 연결되며 게이트 전극이 상기 제어 라인에 연결되는 제4 전원 제어 트랜지스터를 더 포함하고,
    상기 제3 전원 제어 트랜지스터는 상기 제1 전원 제어 트랜지스터와 동일한 타입의 트랜지스터이고,
    상기 제4 전원 제어 트랜지스터는 상기 제2 전원 제어 트랜지스터와 동일한 타입의 트랜지스터인, 화소.
  13. 제1 항에 있어서, 상기 제1 발광 소자의 제1 단부 및 상기 제2 발광 소자의 제2 단부는 상기 제1 전극에 전기적으로 연결되고,
    상기 제1 발광 소자의 제2 단부 및 상기 제2 발광 소자의 제1 단부는 상기 제2 전극에 전기적으로 연결되며,
    상기 제1 발광 소자의 제1 단부 및 상기 제1 발광 소자의 제1 단부는 동일한 타입의 반도체층에 대응하는, 화소.
  14. 제1 항에 있어서, 상기 발광 유닛 내에서, 상기 제1 발광 소자의 총 개수는 상기 제2 발광 소자의 총 개수와 실질적으로 같은, 화소.
  15. 제1 항에 있어서, 상기 발광 유닛은 상기 제1 전극 및 상기 제2 전극 사이에 연결되는 복수의 발광 소자 패키지들을 더 포함하고,
    상기 발광 소자 패키지들 각각은 제1 리드 전극, 제2 리드 전극, 및 상기 제1 리드 전극 및 상기 제2 리드 전극 사이에 상호 다른 전류 이동 방향들로 배열된 한 쌍의 발광 소자들을 포함하며,
    상기 한 쌍의 발광 소자들은 상기 제1 발광 소자 및 상기 제2 발광 소자를 포함하는, 화소.
  16. 제15 항에 있어서, 상기 복수의 발광 소자 패키지들 중 일부는 상기 제1 전극 및 상기 제2 전극 사이에서 상호 직렬 연결되는, 화소.
  17. 화소들;
    스캔 라인들을 통해 상기 화소들에 스캔 신호들을 공급하고, 센싱 라인들을 통해 상기 화소들에 센싱 신호들을 공급하는 스캔 구동부; 및
    데이터 라인들을 통해 상기 화소들에 데이터 신호를 공급하고, 리드아웃 라인들을 통해 상기 화소들에 초기화 신호를 공급하는 데이터 구동부를 포함하고,
    상기 화소들 각각은,
    제1 전원 라인 및 제2 전원 라인 사이에 연결되는 발광 유닛; 및
    제1 모드에서 상기 스캔 신호들 중 제1 스캔 신호 및 상기 센싱 신호들 중 제1 센싱 신호에 응답하여 상기 발광 유닛에 제1 전류 이동 방향으로 제1 구동 전류를 제공하고, 제2 모드에서 상기 스캔 신호들 중 제2 스캔 신호 및 상기 제1 센싱 신호에 응답하여 상기 제1 전류 이동 방향과 다른 제2 전류 이동 방향으로 제2 구동 전류를 제공하는 화소 회로를 포함하고,
    상기 발광 유닛은,
    상호 이격되어 배치되는 제1 전극 및 제2 전극;
    상기 제1 전극 및 상기 제2 전극 사이에 상기 제1 전류 이동 방향으로 연결되는 제1 발광 소자; 및
    상기 제1 전극 및 상기 제2 전극 사이에 상기 제2 전류 이동 방향으로 연결되는 제2 발광 소자를 포함하는, 표시 장치.
  18. 제17 항에 있어서, 상기 발광 유닛 내에서, 상기 제1 발광 소자의 총 개수는 상기 제2 발광 소자의 총 개수와 실질적으로 같은, 표시 장치.
  19. 제17 항에 있어서,
    상기 제1 전원 라인을 통해 제1 전원 전압을, 상기 제2 전원 라인을 통해 제2 전원 전압을, 상기 화소들에 공급하는 전원 공급부를 더 포함하고,
    상기 전원 공급부는 상기 제1 전원 전압의 전압 레벨 및 상기 제2 전원 전압의 전압 레벨을 제1 주기를 가지고 상호 가변시키는(interchange), 표시 장치.
  20. 제19 항에 있어서,
    제3 전원 라인에 제1 전원 전압을, 제4 전원 라인에 제2 전원 전압을 공급하는 전원 공급부를 더 포함하고,
    상기 화소들 각각은,
    상기 제1 전원 라인 및 상기 제3 전원 라인 사이에 연결되며 게이트 전극이 제어 라인에 연결되는 제1 전원 제어 트랜지스터; 및
    상기 제1 전원 라인 및 상기 제4 전원 라인 사이에 연결되며 게이트 전극이 상기 제어 라인에 연결되는 제2 전원 제어 트랜지스터를 더 포함하고,
    상기 제1 전원 제어 트랜지스터 및 상기 제2 전원 제어 트랜지스터 중 하나는 N형 트랜지스터이며,
    상기 제1 전원 제어 트랜지스터 및 상기 제2 전원 제어 트랜지스터 중 다른 하나는 P형 트랜지스터인, 표시 장치.
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