KR20230155635A - 표시 장치 - Google Patents

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light emitting
pixel
transistor
switching transistor
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KR1020220054770A
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조현민
이요한
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삼성디스플레이 주식회사
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Abstract

표시 장치는 화소를 포함한다. 화소는, 제1 전극, 제2 전극, 및 중간 전극; 제1 전극 및 제2 전극 사이에서 중간 전극을 통해 적어도 일부가 상호 직렬 연결되는 발광 소자들; 제1 전원 라인 및 제2 전원 라인 사이에서 발광 소자들에 구동 전류를 제공하는 구동 트랜지스터; 및 발광 소자들 중 일부에 병렬 연결되되 발광 소자들 중 나머지 일부와 직렬 연결되는 제1 스위칭 트랜지스터를 포함한다.

Description

표시 장치{DISPLAY DEVICE}
본 발명은 표시 장치에 관한 것이다.
최근, 정보 디스플레이에 대한 관심이 고조되고 있다. 이에 따라, 표시 장치에 대한 연구 개발이 지속적으로 이루어지고 있다.
본 발명의 일 목적은, 저계조의 영상을 보다 정확하게 표현할 수 있는 표시 장치를 제공하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 실시예들에 따른 표시 장치는 화소를 포함한다. 상기 화소는, 제1 전극, 제2 전극, 및 중간 전극; 상기 제1 전극 및 상기 제2 전극 사이에서 상기 중간 전극을 통해 적어도 일부가 상호 직렬 연결되는 발광 소자들; 제1 전원 라인 및 제2 전원 라인 사이에서 상기 발광 소자들에 구동 전류를 제공하는 구동 트랜지스터; 및 상기 발광 소자들 중 일부에 병렬 연결되되 상기 발광 소자들 중 나머지 일부와 직렬 연결되는 제1 스위칭 트랜지스터를 포함한다.
상기 제1 전극은 상기 구동 트랜지스터를 통해 상기 제1 전원 라인에 전기적으로 연결되고, 상기 제2 전극은 상기 제2 전원 라인에 전기적으로 연결될 수 있다.
상기 화소는, 상기 제1 스위칭 트랜지스터의 제2 전극 및 상기 제1 스위칭 트랜지스터의 게이트 전극 사이에 형성되는 홀드 커패시터; 및 상기 제1 스위칭 트랜지스터의 게이트 전극에 모드 신호를 전달하는 제2 스위칭 트랜지스터를 더 포함하고, 상기 제1 스위칭 트랜지스터의 제1 전극은 상기 중간 전극에 전기적으로 연결될 수 있다.
상기 제1 스위칭 트랜지스터의 제2 전극은 상기 제2 전원 라인에 전기적으로 연결될 수 있다.
표시 장치는, 영상 데이터에 포함된 계조값이 기준 계조값보다 작은지 여부를 판단하여 판단 결과를 출력하는 데이터 처리부; 및 상기 데이터 처리부의 상기 판단 결과에 기초하여 상기 제1 스위칭 트랜지스터를 턴-온 또는 턴-오프시키는 상기 모드 신호를 생성하는 구동부를 더 포함할 수 있다.
상기 계조값이 상기 기준 계조값보다 작은 경우 상기 제1 스위칭 트랜지스터가 턴-온되고, 상기 발광 소자들 중 상기 일부는 비발광하고 상기 발광 소자들 중 나머지 일부는 발광할 수 있다.
상기 계조값이 상기 기준 계조값보다 크거나 같은 경우 상기 제1 스위칭 트랜지스터가 턴-오프되고, 상기 발광 소자들 모두가 발광할 수 있다.
상기 화소는, 제1 중간 전극, 제2 중간 전극, 및 제3 중간 전극을 포함하고, 상기 발광 소자들은, 상기 제1 전극 및 상기 제1 중간 전극 사이에 전기적으로 연결되는 제1 발광 소자; 상기 제1 중간 전극 및 상기 제2 중간 전극 사이에 전기적으로 연결되는 제2 발광 소자; 상기 제2 중간 전극 및 상기 제3 중간 전극 사이에 전기적으로 연결되는 제3 발광 소자; 및 상기 제3 중간 전극 및 상기 제2 전극 사이에 전기적으로 연결되는 제4 발광 소자를 포함할 수 있다.
상기 제1 스위칭 트랜지스터는 턴-온되어 상기 제1 중간 전극 및 상기 제2 전원 라인을 전기적으로 연결할 수 있다.
상기 제1 스위칭 트랜지스터는 턴-온되어 상기 제2 중간 전극 및 상기 제2 전원 라인을 전기적으로 연결할 수 있다.
상기 제1 스위칭 트랜지스터는 턴-온되어 상기 제3 중간 전극 및 상기 제2 전원 라인을 전기적으로 연결할 수 있다.
상기 발광 소자들 각각은 무기 발광 다이오드를 포함할 수 있다.
본 발명의 실시예들에 따른 표시 장치는 화소를 포함한다. 상기 화소는, 제1 화소 전극, 제2 화소 전극, 및 중간 전극; 상기 제1 화소 전극 및 상기 제2 화소 전극 사이에 전기적으로 연결되는 제1 발광 소자들; 상기 중간 전극 및 상기 제2 화소 전극 사이에 전기적으로 연결되는 제2 발광 소자들; 제1 전원 라인 및 제2 전원 라인 사이에서 상기 제1 화소 전극 또는 상기 제2 화소 전극에 구동 전류를 전달하는 구동 트랜지스터; 및 상기 제1 화소 전극 및 상기 중간 전극을 전기적으로 연결하거나 분리하는 제1 스위칭 트랜지스터를 포함할 수 있다.
상기 제1 화소 전극은 상기 구동 트랜지스터를 통해 상기 제1 전원 라인에 전기적으로 연결되고, 상기 제2 화소 전극은 상기 제2 전원 라인에 전기적으로 연결될 수 있다.
상기 제2 화소 전극은 상기 구동 트랜지스터를 통해 상기 제1 전원 라인에 전기적으로 연결되고, 상기 제1 화소 전극은 상기 제2 전원 라인에 전기적으로 연결될 수 있다.
상기 제1 스위칭 트랜지스터가 턴-오프되는 경우 상기 제1 발광 소자들은 발광하되 상기 제2 발광 소자들은 비발광하며, 상기 제1 스위칭 트랜지스터가 턴-온되는 경우 상기 제1 발광 소자들 및 상기 제2 발광 소자들은 발광할 수 있다.
상기 화소는, 상기 제1 스위칭 트랜지스터의 제2 전극 및 상기 제1 스위칭 트랜지스터의 게이트 전극 사이에 형성되는 홀드 커패시터; 및 상기 제1 스위칭 트랜지스터의 게이트 전극에 모드 신호를 전달하는 제2 스위칭 트랜지스터를 더 포함할 수 있다.
상기 표시 장치는, 영상 데이터에 포함된 계조값이 기준 계조값보다 작은지 여부를 판단하여 판단 결과를 출력하는 데이터 처리부; 및 상기 데이터 처리부의 상기 판단 결과에 기초하여 상기 제1 스위칭 트랜지스터를 턴-온 또는 턴-오프시키는 상기 모드 신호를 생성하는 구동부를 더 포함할 수 있다.
상기 계조값이 상기 기준 계조값보다 작은 경우 상기 제1 스위칭 트랜지스터가 턴-온될 수 있다.
상기 계조값이 상기 기준 계조값보다 크거나 같은 경우 상기 제1 스위칭 트랜지스터가 턴-오프될 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 실시예들에 따른 표시 장치는, 화소 내 유효하게 발광하는 발광 소자의 개수를 조절하고, 저계조 영상에 대응하여 발광 소자에 흐르는 전류량을 상대적으로 증가시킴으로써, 저계조 영상의 표현력(또는, 표시 품질)을 향상시킬 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 일 실시예에 따른 발광 소자를 나타내는 사시도이다.
도 2는 일 실시예에 따른 발광 소자를 나타내는 단면도이다.
도 3은 본 발명의 실시예들에 따른 표시 장치를 나타내는 블록도이다.
도 4는 도 3의 표시 장치의 일 실시예를 나타내는 블록도이다.
도 5는 도 3의 표시 장치에 포함된 화소의 일 실시예를 나타내는 회로도이다.
도 6은 도 5의 화소의 제1 동작을 설명하는 파형도이다.
도 7은 도 5의 화소의 제2 동작을 설명하는 파형도이다.
도 8은 도 5의 화소의 일 실시예를 나타내는 평면도이다.
도 9는 도 8의 Ⅰ-Ⅰ'선에 따른 화소의 일 실시예를 나타내는 단면도이다.
도 10 내지 도 14는 도 3의 표시 장치에 포함된 화소의 다른 실시예를 나타내는 회로도들이다.
도 15 및 도 16은 도 3의 표시 장치에 포함된 화소의 다른 실시예를 나타내는 회로도들이다.
도 17 및 도 18은 도 3의 표시 장치에 포함된 화소의 다른 실시예를 나타내는 회로도들이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예를 도면에 예시하고 본문에 상세하게 설명하고자 한다. 아래의 설명에서, 단수의 표현은 문맥상 명백하게 단수만을 포함하지 않는 한, 복수의 표현도 포함한다.
일부 실시예가 기능 블록, 유닛 및/또는 모듈과 관련하여 첨부된 도면에서 설명된다. 당업자는 이러한 블록, 유닛 및/또는 모듈이 논리 회로, 개별 구성 요소, 마이크로 프로세서, 하드 와이어 회로, 메모리 소자, 배선 연결, 및 기타 전자 회로에 의해 물리적으로 구현된다는 것을 이해할 것이다. 이는 반도체 기반 제조 기술 또는 기타 제조 기술을 사용하여 형성 될 수 있다. 마이크로 프로세서 또는 다른 유사한 하드웨어에 의해 구현되는 블록, 유닛 및/또는 모듈의 경우, 소프트웨어를 사용하여 프로그래밍 및 제어되어 본 발명에서 논의되는 다양한 기능을 수행할 수 있으며, 선택적으로 펌웨어 및/또는 또는 소프트웨어에 의해 구동될 수 있다. 또한, 각각의 블록, 유닛 및/또는 모듈은 전용 하드웨어에 의해 구현 될 수 있거나, 일부 기능을 수행하는 전용 하드웨어와 다른 기능을 수행하는 프로세서(예를 들어, 하나 이상의 프로그래밍된 마이크로 프로세서 및 관련 회로)의 조합으로 구현 될 수 있다. 또한, 일부 실시예에서 블록, 유닛 및/또는 모듈은 본 발명의 개념의 범위를 벗어나지 않는 범주 내에서 상호 작용하는 둘 이상의 개별 블록, 유닛 및/또는 모듈로 물리적으로 분리될 수도 있다. 또한, 일부 실시예서 블록, 유닛 및/또는 모듈은 본 발명의 개념의 범위를 벗어나지 않는 범주 내에서 물리적으로 더 복잡한 블록, 유닛 및/또는 모듈로 결합될 수도 있다.
한편, 본 발명은 이하에서 개시되는 실시예에 한정되지는 않으며, 다양한 형태로 변경되어 실시될 수 있을 것이다. 또한, 이하에서 개시되는 각각의 실시예는 단독으로 실시되거나, 또는 적어도 하나의 다른 실시예와 결합되어 복합적으로 실시될 수 있을 것이다.
도면에서 본 발명의 특징과 직접적으로 관계되지 않은 일부 구성 요소는 본 발명을 명확하게 나타내기 위하여 생략되었을 수 있다. 또한, 도면 상의 일부 구성 요소는 그 크기나 비율 등이 다소 과장되어 도시되었을 수 있다. 도면 전반에서 동일 또는 유사한 구성 요소들에 대해서는 비록 다른 도면 상에 표시되더라도 가능한 한 동일한 참조 번호 및 부호를 부여하고, 중복되는 설명은 생략하기로 한다.
도 1은 일 실시예에 따른 발광 소자를 나타내는 사시도이다. 도 2는 일 실시예에 따른 발광 소자를 나타내는 단면도이다. 도 1 및 도 2에서는 기둥형 발광 소자(LD)를 도시하였으나, 발광 소자(LD)의 종류 및/또는 형상이 이에 한정되지는 않는다.
도 1 및 도 2를 참조하면, 발광 소자(LD)는 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13)을 포함할 수 있다. 발광 소자(LD)의 연장 방향을 길이(L) 방향이라고 하면, 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13)은 길이(L) 방향을 따라 순차적으로 적층될 수 있다.
발광 소자(LD)는 일 방향을 따라 연장된 기둥 형상으로 제공될 수 있다. 발광 소자(LD)는 제1 단부(EP1)와 제2 단부(EP2)를 가질 수 있다. 발광 소자(LD)의 제1 단부(EP1)에는 제1 및 제2 반도체층들(11, 13) 중 하나가 배치될 수 있다. 발광 소자(LD)의 제2 단부(EP2)에는 제1 및 제2 반도체층들(11, 13) 중 나머지 하나가 배치될 수 있다.
실시예에 따라, 발광 소자(LD)는 식각 방식 등을 통해 기둥 형상으로 제조된 발광 소자일 수 있다. 본 명세서에서, 기둥 형상이라 함은 원 기둥 또는 다각 기둥 등과 같이 길이(L) 방향으로 긴(즉, 종횡비가 1보다 큰) 로드 형상(rod-like shape), 또는 바 형상(bar-like shape)을 포괄하며, 그 단면의 형상이 특별히 한정되지는 않는다. 예를 들어, 발광 소자(LD)의 길이(L)는 그 직경(D)(또는, 횡단면의 폭)보다 클 수 있다.
발광 소자(LD)는 나노미터 스케일 내지 마이크로미터 스케일(nanometer scale to micrometer scale) 정도로 작은 크기를 가질 수 있다. 일 예로, 발광 소자(LD)는 각각 나노미터 스케일 내지 마이크로미터 스케일 범위의 직경(D)(또는, 폭) 및/또는 길이(L)를 가질 수 있다. 다만, 발광 소자(LD)의 크기가 이에 제한되는 것은 아니며, 발광 소자(LD)를 이용한 발광 장치를 광원으로 이용하는 각종 장치, 일 예로 표시 장치 등의 설계 조건에 따라 발광 소자(LD)의 크기는 다양하게 변경될 수 있다.
제1 반도체층(11)은 제1 도전형의 반도체층일 수 있다. 예를 들어, 제1 반도체층(11)은 n형 반도체층을 포함할 수 있다. 일 예로, 제1 반도체층(11)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 어느 하나의 반도체 재료를 포함하며, Si, Ge, Sn 등과 같은 제1 도전형 도펀트가 도핑된 n형 반도체층을 포함할 수 있다. 다만, 제1 반도체층(11)을 구성하는 물질이 이에 한정되는 것은 아니며, 이외에도 다양한 물질로 제1 반도체층(11)을 구성할 수 있다.
활성층(12)은 제1 반도체층(11) 상에 배치되며, 단일 양자 우물(Single-Quantum Well) 또는 다중 양자 우물(Multi-Quantum Well) 구조로 형성될 수 있다. 활성층(12)은 GaN, InGaN, InAlGaN, AlGaN, 또는 AlN 등을 포함할 수 있으며, 이외에도 다양한 물질이 활성층(12)을 구성할 수 있다. 실시예에 따라, 활성층(12)의 상부 및/또는 하부에는 도전성 도펀트가 도핑된 클래드층(미도시)이 형성될 수 있다. 일 예로, 클래드층은 AlGaN 또는 InAlGaN으로 형성될 수 있다.
제2 반도체층(13)은 활성층(12) 상에 배치되며, 제1 반도체층(11)과 상이한 타입의 반도체층을 포함할 수 있다. 예를 들어, 제2 반도체층(13)은 p형 반도체층을 포함할 수 있다. 일 예로, 제2 반도체층(13)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 적어도 하나의 반도체 재료를 포함하며, Mg 등과 같은 제2 도전형 도펀트가 도핑된 p형 반도체층을 포함할 수 있다. 다만, 제2 반도체층(13)을 구성하는 물질이 이에 한정되는 것은 아니며, 이외에도 다양한 물질이 제2 반도체층(13)을 구성할 수 있다.
발광 소자(LD)의 양단에 문턱 전압 이상의 전압을 인가하게 되면, 활성층(12)에서 전자-정공 쌍이 결합하면서 발광 소자(LD)가 발광하게 된다. 이러한 원리를 이용하여 발광 소자(LD)의 발광을 제어함으로써, 발광 소자(LD)를 표시 장치의 화소를 비롯한 다양한 발광 장치의 광원으로 이용할 수 있다.
발광 소자(LD)는 표면에 제공된 절연막(14)을 더 포함할 수 있다. 절연막(14)은 적어도 활성층(12)의 외주면을 둘러싸도록 발광 소자(LD)의 표면에 형성될 수 있으며, 이외에도 제1 및 제2 반도체층들(11, 13)의 일 영역을 더 둘러쌀 수 있다.
실시예에 따라, 절연막(14)은 서로 다른 극성을 가지는 발광 소자(LD)의 양 단부를 노출할 수 있다. 예를 들어, 절연막(14)은 발광 소자(LD)의 제1 및 제2 단부들(EP1, EP2)에 위치한 제1 및 제2 반도체층들(11, 13) 각각의 일단을 노출할 수 있다. 다른 실시예에서, 절연막(14)은 서로 다른 극성을 가지는 발광 소자(LD)의 제1 및 제2 단부들(EP1, EP2)과 인접한 제1 및 제2 반도체층들(11, 13)의 측부를 노출할 수도 있다.
실시예에 따라, 절연막(14)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx), 및 티타늄 산화물(TiOx) 중 적어도 하나의 절연 물질을 포함하여 단일층 또는 다중층(예를 들어, 알루미늄 산화물(AlOx)과 실리콘 산화물(SiOx)로 구성된 이중층)으로 구성될 수 있으나, 반드시 이에 제한되는 것은 아니다. 실시예에 따라, 절연막(14)은 생략될 수도 있다.
발광 소자(LD)의 표면, 특히 활성층(12)의 외주면을 커버하도록 절연막(14)이 제공되는 경우, 활성층(12)이 후술할 제1 컨택 전극 또는 제2 컨택 전극 등과 단락되는 것을 방지할 수 있다. 이에 따라, 발광 소자(LD)의 전기적 안정성을 확보할 수 있다.
또한, 발광 소자(LD)의 표면에 절연막(14)이 제공되면, 발광 소자(LD)의 표면 결함을 최소화하여 수명 및 효율을 향상시킬 수 있다. 아울러, 다수의 발광 소자(LD)들이 서로 밀접하여 배치되어 있는 경우에도 발광 소자(LD)들의 사이에서 원치 않는 단락이 발생하는 것을 방지할 수 있다.
일 실시예에서, 발광 소자(LD)는 제1 반도체층(11), 활성층(12), 제2 반도체층(13), 및/또는 이들을 감싸는 절연막(14) 외에도 추가적인 구성요소를 더 포함할 수 있다. 예를 들면, 발광 소자(LD)는 제1 반도체층(11), 활성층(12) 및/또는 제2 반도체층(13)의 일단 측에 배치된 하나 이상의 형광체층, 활성층, 반도체층 및/또는 전극층을 추가적으로 포함할 수 있다. 일 예로, 발광 소자(LD)의 제1 및 제2 단부들(EP1, EP2)에는 각각 컨택 전극층이 배치될 수 있다. 한편, 도 1 및 도 2에서는 기둥형 발광 소자(LD)를 예시하였으나, 발광 소자(LD)의 종류, 구조 및/또는 형상 등은 다양하게 변경될 수 있다. 예를 들어, 발광 소자(LD)는 다각 뿔 형상을 가지는 코어-쉘 구조로 형성될 수도 있다.
상술한 발광 소자(LD)를 포함한 발광 장치는 표시 장치를 비롯하여 광원을 필요로 하는 다양한 종류의 장치에서 이용될 수 있다. 예를 들어, 표시 패널의 각 화소 내에 복수의 발광 소자(LD)들을 배치하고, 발광 소자(LD)들을 각 화소의 광원으로 이용할 수 있다. 다만, 발광 소자(LD)의 적용 분야가 상술한 예에 한정되지는 않는다. 예를 들어, 발광 소자(LD)는 조명 장치 등과 같이 광원을 필요로 하는 다른 종류의 장치에도 이용될 수 있다.
한편, 발광 소자(LD)가 GaN, InGaN, InAlGaN, AlGaN, 또는 AlN 등과 같은 무기 물질을 포함하는 경우, 발광 소자(LD)에 흐르는 전류량에 따라 발광 소자(LD)에서 방출되는 광의 피크 파장이 쉬프트될 수 있다. 예를 들어, 구동 전류의 크기가 감소할수록, 발광 소자(LD)에서 방출되는 광량(또는, 방사 조도(irradiance))이 감소하며 광의 피크 파장(즉, 최대 방사 조도를 가지는 파장)이 길어지거나 짧아질 수 있다.
예를 들어, 발광 소자(LD)가 GaN(또는, InGaN) 계열의 무기 물질을 포함하는 청색으로 발광하는 발광 소자인 경우, 전류량이 작아질수록 발광 소자(LD)의 피크 파장이 약 455nm로부터 약 463nm까지 길어질 수 있다. 예를 들어, 발광 소자(LD)가 AlGaInP (또는, GaP, GaInP) 계열의 무기 물질을 포함하며 적색으로 발광하는 발광 소자인 경우, 전류량이 작아질수록 발광 소자(LD)의 피크 파장이 약 640nm로부터 약 630nm까지 짧아질 수 있다. 이러한 발광 소자(LD)의 피크 파장의 변화로 인하여, 전류량 제어만으로 전체 휘도 범위 내에서 풀컬러 영상을 정확한 색좌표로 표현하기 어렵거나, 전류량(또는, 이에 대응하는 휘도)에 따라 색 공간(또는, 색역)이 달라질 수 있다. 예를 들어, 상대적으로 낮은 전류량을 이용하는 저계조 영상에 대한 색역은 상대적으로 높은 전류량을 이용하는 저계조 영상에 대한 색역보다 작을 수 있으며, 이에 따라, 저계조 영상에 대한 표현력이 상대적으로 낮을 수 밖에 없다.
따라서, 본 발명은 전류량을 조절하는 것 이외에, 유효하게 발광하는 발광 소자(LD)의 개수를 조절하여, 저계조 영상의 표현력(또는, 표시 품질)을 향상시킬 수 있다. 예를 들어, 저계조 영상에 대응하여 발광 소자(LD)에 흐르는 전류량을 상대적으로 증가시켜 피크 파장(또는, 색좌표, 색역)의 변화를 최소화하고, 상기 증가된 전류량에 대응하여(예를 들어, 반비례하여) 유효하게 발광하는 발광 소자(LD)의 개수를 조절하여(예를 들어, 감소시켜) 저계조에 대응하는 휘도로 영상을 표시할 수 있다.
도 3은 본 발명의 실시예들에 따른 표시 장치를 나타내는 블록도이다. 도 4는 도 3의 표시 장치의 일 실시예를 나타내는 블록도이다.
도 3 및 도 4를 참조하면, 표시 장치(100)는, 표시부(110)(또는, 표시 패널), 게이트 구동부(120)(또는, 스캔 구동부), 데이터 구동부(130)(또는, 소스 구동부), 및 타이밍 제어부(140)를 포함할 수 있다.
표시부(110)는 영상을 표시할 수 있다. 표시부(110)는, 게이트 라인(GL), 데이터 라인(DL), 리드아웃 라인(RL)(또는, 센싱 라인), 제어 라인(CL), 및 화소(PXL)를 포함할 수 있다. 게이트 라인(GL)은 스캔 라인(SCL)(또는, 제1 게이트 라인), 센싱 스캔 라인(SSL)(또는, 제2 게이트 라인), 스위칭 스캔 라인(SWL)(또는, 제3 게이트 라인)을 포함할 수 있다. 스캔 라인(SCL), 센싱 스캔 라인(SSL), 스위칭 스캔 라인(SWL), 데이터 라인(DL), 리드아웃 라인(RL), 제어 라인(CL), 및 화소(PXL)는 각각이 복수로 제공될 수 있다.
화소(PXL)는 스캔 라인(SCL) 및 데이터 라인(DL)에 의해 구획된 영역(예를 들어, 화소 영역)에 배치되거나 위치할 수 있다.
화소(PXL)는 스캔 라인(SCL), 센싱 스캔 라인(SSL), 스위칭 스캔 라인(SWL), 데이터 라인(DL), 리드아웃 라인(RL), 및 제어 라인(CL)에 연결될 수 있다.
화소(PXL)는 센싱 스캔 라인(SSL)을 통해 제공되는 센싱 스캔 신호에 응답하여 리드아웃 라인(RL)을 통해 제공되는 기준 전압(또는, 초기화 전압)을 이용하여 초기화되고, 스캔 라인(SCL)을 통해 제공되는 스캔 신호에 응답하여 데이터 라인(DL)을 통해 제공되는 데이터 신호(또는, 데이터 전압)를 저장하거나 기록하며, 저장된 데이터 신호에 대응하는 휘도로 발광할 수 있다. 여기서, 기준 전압의 전압 레벨은 화소(PXL) 내 발광 소자의 동작점(또는, 문턱 전압)보다 낮게 설정될 수 있으나, 이에 한정되는 것은 아니다. 또한, 화소(PXL)는 스위칭 스캔 라인(SWL)을 통해 제공되는 스위칭 스캔 신호에 응답하여 제어 라인(CL)을 통해 제공되는 모드 신호(또는, 스위칭 신호)를 저장하거나 기록하며, 모드 신호에 대응하여 화소(PXL) 내 유효하게 발광하는 발광 소자의 개수를 조절할 수 있다.
화소(PXL)의 구체적인 구성에 대해서는 도 5를 참조하여 후술하기로 한다.
게이트 구동부(120)는 스캔 제어 신호(SCS)(또는, 게이트 제어 신호)에 기초하여 스캔 신호를 생성하고, 스캔 신호를 스캔 라인(SCL)에 제공할 수 있다. 여기서, 스캔 제어 신호(SCS)는 개시 신호, 클럭 신호들 등을 포함하고, 타이밍 제어부(140)로부터 게이트 구동부(120)에 제공될 수 있다. 예를 들어, 게이트 구동부(120)는 클럭 신호들을 이용하여 펄스 형태의 개시 신호를 순차적으로 쉬프트하여 스캔 신호를 생성 및 출력하는 쉬프트 레지스터(shift register)로 구현될 수 있다. 또한, 게이트 구동부(120)는 스캔 신호를 생성하는 방식과 유사하게, 센싱 스캔 신호를 생성하여 센싱 스캔 신호를 센싱 스캔 라인(SSL)에 제공하고, 스위칭 스캔 신호를 생성하여 스위칭 스캔 라인(SWL)에 제공할 수 있다.
게이트 구동부(120)는 표시부(110) 상에 화소(PXL)와 함께 형성될 수도 있다. 다만, 게이트 구동부(120)가 이에 한정되는 것은 아니며, 예를 들어, 게이트 구동부(120)는 집적 회로로 구현되어 회로필름에 실장되고, 적어도 하나의 회로필름, 및 인쇄회로기판을 경유하여, 타이밍 제어부(140)에 연결될 수 있다.
데이터 구동부(130)는 타이밍 제어부(140)로부터 제공되는 영상 데이터(DATA2)(또는, 제2 데이터) 및 데이터 제어 신호(DCS)에 기초하여 데이터 신호(또는, 데이터 전압)를 생성하고, 데이터 신호를 데이터 라인(DL)을 통해 표시부(110)(또는, 화소(PXL))에 제공할 수 있다. 여기서, 데이터 제어 신호(DCS)는 데이터 구동부(130)의 동작을 제어하는 신호이며, 유효 데이터 신호의 출력을 지시하는 로드 신호(또는, 데이터 인에이블 신호), 수평 개시 신호, 데이터 클럭 신호 등을 포함할 수 있다. 또한, 데이터 구동부(130)는 기준 전압을 리드아웃 라인(RL)을 통해 표시부(110)(또는, 화소(PXL))에 제공할 수 있다.
또한, 데이터 구동부(130)는, 별도의 센싱 모드 또는 센싱 구간에서(예를 들어, 화소(PXL)에 포함된 구동 트랜지스터의 문턱 전압 및/또는 이동도 등과 같은 화소(PXL)의 전기적 특성을 센싱하기 위해 할당된 센싱 구간에서), 데이터 라인(DL)을 통해 화소(PXL)에 테스트 신호(또는, 테스트 전압)를 제공하고, 리드아웃 라인(RL)을 통해 화소(PXL)로부터 센싱 신호를 수신할 수 있다. 센싱 신호는 데이터 구동부(130) 및 타이밍 제어부(140) 중 적어도 하나에서 화소(PXL)의 전기적 특성(또는, 특성 편차)을 보상하는데 이용될 수 있다.
일 실시예에서, 데이터 구동부(130)는 타이밍 제어부(140)로부터 제공되는 모드 데이터(DATA3)(또는, 제3 데이터, 스위칭 데이터)에 기초하여 모드 신호(또는, 스위칭 신호)를 생성하고, 모드 신호를 제어 라인(CL)을 통해 표시부(110)(또는, 화소(PXL))에 제공할 수 있다. 모드 데이터(DATA3)는 화소(PXL)에 대한 계조값이 기준 계조값보다 작은지 여부를 나타내는 모드값(또는, 스위칭값)을 포함할 수 있다. 예를 들어, 기준 계조값은 0 내지 255의 계조값들(또는, 계조들) 중에서 32의 계조값, 80의 계조값 등일 수 있으며, 0의 모드값은 계조값이 기준 계조값보다 낮은 저계조값임을 나타내고, 1의 모드값은 계조값이 기준 계조값보다 크거나 같은 고계조값(또는, 중계조값)임을 나타낼 수 있다. 다만, 모드값이 이에 한정되는 것은 아니다.
일 실시예에서, 데이터 구동부(130)는 데이터 신호를 생성하는 제1 구동부(131) 및 모드 신호를 생성하는 제2 구동부(132)를 포함할 수 있다.
예를 들어, 제1 구동부(131)는 데이터 클럭 신호에 동기하여 수평 개시 신호를 쉬프트시켜 샘플링 신호를 생성하는 쉬프트 레지스터, 샘플링 신호에 응답하여 영상 데이터(DATA2)를 래치하는 래치, 래치된 영상 데이터(예를 들어, 디지털 형태의 데이터)를 아날로그 형태의 데이터 신호로 변환하는 디지털-아날로그 컨버터(또는, 디코더), 및 데이터 신호를 데이터 라인(DL)에 출력하는 버퍼(또는, 증폭기)를 포함할 수 있다.
예를 들어, 제2 구동부(132)는 제1 구동부(131)와 실질적으로 동일하거나 유사하게 구현되며, 모드 데이터(DATA3)에 기초하여 모드 신호를 생성하고, 모드 신호를 제어 라인(CL)에 출력할 수 있다.
타이밍 제어부(140)는 외부 장치(예를 들어, 그래픽 프로세서)로부터 입력 영상 데이터(DATA1) 및 제어 신호(CS)를 수신하고, 제어 신호(CS)에 기초하여 스캔 제어 신호(SCS) 및 데이터 제어 신호(DCS)를 생성하며, 입력 영상 데이터(DATA1)를 변환하여 영상 데이터(DATA2)를 생성할 수 있다. 제어 신호(CS)는 수직 동기 신호, 수평 동기 신호, 기준 클럭 신호 등을 포함할 수 있다. 수직 동기 신호는 프레임 데이터(즉, 하나의 프레임 영상이 표시되는 프레임 구간에 대응하는 데이터)의 시작을 나타내고, 수평 동기 신호는 데이터 행(즉, 프레임 데이터에 포함된 복수의 데이터 행들 중 하나의 데이터 행)의 시작을 나타낼 수 있다. 예를 들어, 타이밍 제어부(140)는 입력 영상 데이터(DATA1)를 표시부(110) 내 화소 배열에 부합하는 포맷을 가지는 영상 데이터(DATA2)로 변환할 수 있다.
일 실시예에서, 타이밍 제어부(140)는 영상 데이터(DATA2)에 기초하여 모드 데이터(DATA3)를 생성할 수 있다. 예를 들어, 타이밍 제어부(140)는 영상 데이터(DATA2)에 포함된 계조값을 기준 계조값과 비교하여 모드값을 산출하며, 모드값을 포함하는 모드 데이터(DATA3)를 출력할 수 있다.
일 실시예에서, 타이밍 제어부(140)는 제2 영상 데이터(DATA2)를 생성하는 제1 데이터 처리부(141) 및 모드 데이터(DATA3)를 생성하는 제2 데이터 처리부(142)를 포함할 수 있다. 예를 들어, 제1 데이터 처리부(141)는 수직 동기 신호, 수평 동기 신호, 및 RGB 신호에 기초하여 영상 데이터(DATA2)를 생성하는 일반적인 타이밍 제어부로 구현될 수 있다. 예를 들어, 제2 데이터 처리부(142)는 영상 데이터(DATA2)의 계조값과 기준 계조값을 비교하여 비교 결과를 출력하거나 상기 계조값이 기준 계조값보다 작은지 여부를 판단하여 판단 결과를 출력하는 연산 회로를 포함하며, 실시예에 따라 영상 데이터(DATA2)의 계조값을 저장하는 버퍼(또는, 메모리) 및 비교 결과(또는, 판단 결과, 즉, 모드값)을 출력하는 버퍼(또는, 증폭기)를 더 포함할 수 있다.
실시예들에서, 표시 장치(100)는 전원 공급부를 더 포함할 수 있다. 전원 공급부는 표시부(110)에 제1 전원전압 및 제2 전원전압을 공급할 수 있다. 제1 및 제2 전원전압들은 화소(PXL)의 동작에 필요한 전원전압들 또는 구동 전원의 전압들일 수 있다. 또한, 전원 공급부는 데이터 구동부(130)에 기준 전압을 제공할 수 있다. 이외에도 전원 공급부는 게이트 구동부(120), 데이터 구동부(130), 및 타이밍 제어부(140) 중 적어도 하나에, 구동 전압들(예를 들어, 턴-온 전압, 턴-오프 전압)을 제공할 수 있다. 전원 공급부는 전원 관리 집적회로(Power management IC; PMIC)로 구현될 수 있다.
한편, 데이터 구동부(130), 및 타이밍 제어부(140)는 각각 별개의 집적 회로로 구현될 수 있으나, 이에 한정되는 것은 아니다. 예를 들어, 데이터 구동부(130), 및 타이밍 제어부(140)는 하나의 집적회로로 구현될 수도 있다. 실시예에 따라, 게이트 구동부(120), 데이터 구동부(130), 및 타이밍 제어부(140) 중 적어도 2개가 하나의 집적회로로 구현될 수도 있다.
도 5는 도 3의 표시 장치에 포함된 화소의 일 실시예를 나타내는 회로도이다. 도 5는 액티브 매트릭스형 표시 장치에 적용될 수 있는 화소(PXL)에 포함된 구성 요소들의 전기적 연결 관계를 실시예에 따라 도시하였다. 다만, 화소(PXL)의 구성 요소들의 연결 관계가 이에 한정되지는 않는다.
도 3 내지 도 5를 참조하면, 화소(PXL)는 데이터 신호에 대응하는 휘도의 광을 생성하는 발광부(EMU)(또는 발광 유닛)를 포함할 수 있다. 또한, 화소(PXL)는 발광부(EMU)를 구동하기 위한 화소 회로(PXC)를 선택적으로 더 포함할 수 있다. 나아가, 화소(PXL)는 발광부(EMU) 내 직렬단들(SET1~SET4)(또는, 발광 소자(LD)들)의 연결 구성을 변경하기 위한 스위칭 회로(SWC)를 더 포함할 수 있다. 스위칭 회로(SWC) 및 화소 회로(PXC)는 회로들의 기능에 따라 구분하여 명명한 것일 뿐으로, 예를 들어, 스위칭 회로(SWC)는 화소 회로(PXC)에 포함될 수도 있다.
실시예에 따라, 발광부(EMU)는 제1 전원 라인(PL1)과 제2 전원 라인(PL2) 사이에서 중간 전극을 통해 적어도 일부가 직렬 연결된 복수의 발광 소자(LD)들을 포함할 수 있다. 발광 소자(LD)들은 도 1 및 도 2를 참조하여 설명한 무기 발광 다이오드일 수 있으나, 이에 한정되는 것은 아니다. 제1 전원 라인(PL1)은 제1 구동 전원(VDD)에 접속하여 제1 구동 전원(VDD)의 전압이 인가되고, 제2 전원 라인(PL2)은 제2 구동 전원(VSS)에 접속하여 제2 구동 전원(VSS)의 전압이 인가될 수 있다. 일 예로, 제1 구동 전원(VDD)은 고전위 전원으로 설정되고, 제2 구동 전원(VSS)은 저전위 전원으로 설정될 수 있다. 이때, 제1 및 제2 구동 전원들(VDD, VSS)의 전위차는 화소(PXL)의 발광 기간 동안 발광 소자(LD)들의 문턱 전압 이상으로 설정될 수 있다.
실시예들에서, 발광부(EMU)는 적어도 하나의 직렬단(또는, 스테이지)을 포함할 수 있다. 각각의 직렬단은, 한 쌍의 전극들(일 예로, 두 개의 전극들)과, 상기 한 쌍의 전극들의 사이에 순방향으로 연결된 적어도 하나의 발광 소자(LD)를 포함할 수 있다. 여기서, 발광부(EMU)를 구성하는 직렬단의 개수, 및 각각의 직렬단을 구성하는 발광 소자(LD)의 개수가 특별히 한정되지는 않는다. 예를 들어, 발광부(EMU)는 2개, 3개, 5개 이상의 직렬단을 포함할 수도 있다. 이와 달리, 발광부(EMU)는 하나의 직렬단만을 포함할 수도 있다. 일 예로, 각각의 직렬단을 구성하는 발광 소자(LD)의 개수는 서로 동일하거나 상이할 수 있으며, 상기 발광 소자(LD)의 개수가 특별히 한정되지는 않는다.
일 실시예에서, 발광부(EMU)는 적어도 하나의 제1 발광 소자(LD1)를 포함하는 제1 직렬단(SET1), 적어도 하나의 제2 발광 소자(LD2)를 포함하는 제2 직렬단(SET2), 적어도 하나의 제3 발광 소자(LD3)를 포함하는 제3 직렬단(SET3), 및 적어도 하나의 제4 발광 소자(LD4)를 포함하는 제4 직렬단(SET4)을 포함할 수 있다.
제1 직렬단(SET1)은 제1 컨택 전극(CNE1)(또는, 제1 화소 전극) 및 제1 중간 전극(CTE1)의 사이에 연결된 적어도 하나의 제1 발광 소자(LD1)를 포함할 수 있다. 각각의 제1 발광 소자(LD1)는 제1 컨택 전극(CNE1) 및 제1 중간 전극(CTE1)의 사이에 순방향으로 연결될 수 있다. 예를 들어, 제1 발광 소자(LD1)의 제1 단부는 제1 컨택 전극(CNE1)에 연결되고, 제1 발광 소자(LD1)의 제2 단부는 제1 중간 전극(CTE1)에 연결될 수 있다. 컨택 전극 및 중간 전극이라는 용어는 전극들을 구별하기 위한 표현일 뿐, 상기 용어에 의해 해당 구성(즉, 전극)이 한정되는 것은 아니다.
제2 직렬단(SET2)은 제1 중간 전극(CTE1) 및 제2 중간 전극(CTE2)의 사이에 연결된 적어도 하나의 제2 발광 소자(LD2)를 포함할 수 있다. 각각의 제2 발광 소자(LD2)는 제1 중간 전극(CTE1) 및 제2 중간 전극(CTE2)의 사이에 순방향으로 연결될 수 있다. 예를 들어, 제2 발광 소자(LD2)의 제1 단부는 제1 중간 전극(CTE1)에 연결되고, 제2 발광 소자(LD2)의 제2 단부는 제2 중간 전극(CTE2)에 연결될 수 있다.
제3 직렬단(SET3)은 제2 중간 전극(CTE2) 및 제3 중간 전극(CTE3)의 사이에 연결된 적어도 하나의 제3 발광 소자(LD3)를 포함할 수 있다. 각각의 제3 발광 소자(LD3)는 제2 중간 전극(CTE2) 및 제3 중간 전극(CTE3)의 사이에 순방향으로 연결될 수 있다. 예를 들어, 제3 발광 소자(LD3)의 제1 단부는 제2 중간 전극(CTE2)에 연결되고, 제3 발광 소자(LD3)의 제2 단부는 제3 중간 전극(CTE3)에 연결될 수 있다.
제4 직렬단(SET4)은 제3 중간 전극(CTE3) 및 제2 컨택 전극(CNE2)(또는, 제2 화소 전극)의 사이에 연결된 적어도 하나의 제4 발광 소자(LD4)를 포함할 수 있다. 각각의 제4 발광 소자(LD4)는 제3 중간 전극(CTE3) 및 제2 컨택 전극(CNE2)의 사이에 순방향으로 연결될 수 있다. 예를 들어, 제4 발광 소자(LD4)의 제1 단부는 제3 중간 전극(CTE3)에 연결되고, 제4 발광 소자(LD4)의 제2 단부는 제2 컨택 전극(CNE2)에 연결될 수 있다.
발광부(EMU)의 첫 번째 전극, 일 예로 제1 컨택 전극(CNE1)은 발광부(EMU)의 애노드 전극일 수 있다. 발광부(EMU)의 마지막 전극, 일 예로 제2 컨택 전극(CNE2)은 발광부(EMU)의 캐소드 전극일 수 있다.
발광 소자(LD)들을 직/병렬 구조로 연결할 경우, 동일 개수의 발광 소자(LD)들을 병렬로만 연결하는 경우에 비해 전력 효율을 향상시킬 수 있다. 또한, 발광 소자(LD)들을 직/병렬 구조로 연결한 화소(PXL)에서는 일부의 직렬단에서 쇼트 결함 등이 발생하더라도 나머지 직렬단의 발광 소자(LD)들을 통해 소정의 휘도를 표현할 수 있으므로 화소(PXL)의 암점 불량 가능성을 낮출 수 있다. 다만, 반드시 이에 제한되는 것은 아니며, 발광 소자(LD)들을 직렬로만 연결하여 발광부(EMU)를 구성하거나, 병렬로만 연결하여 발광부(EMU)를 구성할 수도 있다.
발광 소자(LD)들은 각각 적어도 하나의 전극(일 예로, 제1 컨택 전극(CNE1)), 화소 회로(PXC) 및/또는 제1 전원 라인(PL1) 등을 경유하여 제1 구동 전원(VDD)에 연결되는 제1 단부(일 예로, p형 단부)와, 적어도 하나의 다른 전극(일 예로, 제2 컨택 전극(CNE2)) 및 제2 전원 라인(PL2) 등을 경유하여 제2 구동 전원(VSS)에 연결되는 제2 단부(일 예로, n형 단부)를 포함할 수 있다. 즉, 발광 소자(LD)들은 제1 구동 전원(VDD)과 제2 구동 전원(VSS)의 사이에 순방향으로 연결될 수 있다. 순방향으로 연결된 발광 소자(LD)들은 발광부(EMU)의 유효 광원들을 구성할 수 있다.
발광 소자(LD)들은 해당 화소 회로(PXC)를 통해 구동 전류가 공급될 때 상기 구동 전류에 대응하는 휘도로 발광할 수 있다. 예를 들어, 각각의 프레임 기간 동안 화소 회로(PXC)는 해당 프레임에서 표현할 계조 값에 대응하는 구동 전류를 발광부(EMU)로 공급할 수 있다. 이에 따라, 발광 소자(LD)들이 구동 전류에 상응하는 휘도로 발광하면서, 발광부(EMU)가 구동 전류에 대응하는 휘도를 표현할 수 있게 된다.
화소 회로(PXC)는 화소(PXL)의 스캔 라인(SCL) 및 데이터 라인(DL)에 접속될 수 있다. 또한, 화소 회로(PXC)는 화소(PXL)의 센싱 스캔 라인(SSL) 및 리드아웃 라인(RL)에 접속될 수 있다. 일 예로, 화소(PXL)가 표시부(110, 도 3 참고)의 i번째 행 및 j번째 열에 배치되는 경우, 상기 화소(PXL)의 화소 회로(PXC)는 i번째 스캔 라인(SCL), j번째 데이터 라인(DL), i번째 센싱 스캔 라인(SSL), 및 j번째 리드아웃 라인(RL)에 접속될 수 있다.
화소 회로(PXC)는 트랜지스터들(T1~T3)과 제1 스토리지 커패시터(CST1)를 포함할 수 있다.
제1 트랜지스터(T1)는 발광부(EMU)로 인가되는 구동 전류를 제어하기 위한 구동 트랜지스터로써, 제1 구동 전원(VDD)과 발광부(EMU) 사이에 연결될 수 있다. 구체적으로, 제1 트랜지스터(T1)의 제1 단자(또는, 제1 트랜지스터 전극)는 제1 전원 라인(PL1)을 통하여 제1 구동 전원(VDD)에 전기적으로 연결될 수 있고, 제1 트랜지스터(T1)의 제2 단자(또는, 제2 트랜지스터 전극)는 제2 노드(N2)와 전기적으로 연결되며, 제1 트랜지스터(T1)의 게이트 전극은 제1 노드(N1)에 전기적으로 연결될 수 있다. 제1 트랜지스터(T1)는 제1 노드(N1)에 인가되는 전압에 따라 제1 구동 전원(VDD)에서 제2 노드(N2)를 통하여 발광부(EMU)로 인가되는 구동 전류의 양을 제어할 수 있다. 실시예에 있어서, 제1 트랜지스터(T1)의 제1 단자는 드레인 전극이고, 제1 트랜지스터(T1)의 제2 단자는 소스 전극일 수 있으나, 이에 한정되는 것은 아니다. 실시예에 따라, 제1 단자가 소스 전극일 수 있고 제2 단자가 드레인 전극일 수도 있다.
제2 트랜지스터(T2)는 스캔 신호(SC)에 응답하여 화소(PXL)를 선택하고 화소(PXL)를 활성화하는 스위칭 트랜지스터로써, 데이터 라인(DL)과 제1 노드(N1) 사이에 연결될 수 있다. 제2 트랜지스터(T2)의 제1 단자는 데이터 라인(DL)에 연결되고, 제2 트랜지스터(T2)의 제2 단자는 제1 노드(N1)에 연결되며, 제2 트랜지스터(T2)의 게이트 전극은 스캔 라인(SCL)에 연결될 수 있다. 제2 트랜지스터(T2)의 제1 단자와 제2 단자는 서로 다른 단자로, 예컨대 제1 단자가 드레인 전극이면 제2 단자는 소스 전극일 수 있다.
이와 같은 제2 트랜지스터(T2)는, 스캔 라인(SCL)으로부터 게이트-온 전압(일 예로, 하이 레벨 전압)의 스캔 신호(SC)가 공급될 때 턴-온되어, 데이터 라인(DL)과 제1 노드(N1)를 전기적으로 연결할 수 있다. 제1 노드(N1)는 제2 트랜지스터(T2)의 제2 단자와 제1 트랜지스터(T1)의 게이트 전극이 연결되는 지점으로써, 제2 트랜지스터(T2)는 제1 트랜지스터(T1)의 게이트 전극에 데이터 신호(VDATA)를 전달할 수 있다.
제3 트랜지스터(T3)는 제2 노드(N2)를 초기화할 수 있는 초기화 트랜지스터로써, 센싱 스캔 라인(SSL)으로부터 센싱 스캔 신호(SS)가 공급될 때 턴-온되어 초기화 전압(VREF)을 제2 노드(N2)에 전달할 수 있다. 이에 따라, 제2 노드(N2)(및 이에 전기적으로 연결된 제1 스토리지 커패시터(CST1)의 제2 커패시터 전극)은 초기화될 수 있다. 제3 트랜지스터(T3)의 제2 단자는 제1 트랜지스터(T1)의 제2 단자에 연결될 수 있고, 제3 트랜지스터(T3)의 제1 단자는 리드아웃 라인(RL)에 연결될 수 있으며, 제3 트랜지스터(T3)의 게이트 전극은 센싱 스캔 라인(SSL)에 연결될 수 있다. 또한, 제3 트랜지스터(T3)가 제2 노드(N2)를 리드아웃 라인(RL)에 연결하는 경우, 리드아웃 라인(RL)을 통하여 센싱 신호가 획득되고, 센싱 신호를 이용하여 제1 트랜지스터(T1)의 문턱 전압 등을 비롯한 화소(PXL)의 특성이 검출될 수 있다. 화소(PXL)의 특성에 대한 정보는 화소(PXL) 사이의 특성 편차가 보상될 수 있도록 영상 데이터를 변환하는 데 이용될 수 있다.
제1 스토리지 커패시터(CST1)는 제1 노드(N1) 및 제2 노드(N2) 사이에 형성되거나 전기적으로 연결될 수 있다. 제1 스토리지 커패시터(CST1)는 제1 커패시터 전극(또는, 제1 전극)과 제2 커패시터 전극(또는, 제2 전극)을 포함할 수 있다. 제1 스토리지 커패시터(CST1)의 제1 커패시터 전극은 제1 노드(N1)에 전기적으로 연결될 수 있고, 제1 스토리지 커패시터(CST1)의 제2 커패시터 전극은 제2 노드(N2)에 전기적으로 연결될 수 있다. 이러한 제1 스토리지 커패시터(CST1)는 한 프레임 기간 동안 제1 노드(N1)로 공급되는 데이터 신호(VDATA)에 대응하는 전압을 충전할 수 있다. 이에 따라, 제1 스토리지 커패시터(CST1)는 제1 트랜지스터(T1)의 게이트 전극의 전압과 제2 노드(N2)의 전압 차이에 해당하는 전압을 저장할 수 있다.
스위칭 회로(SWC)는 화소(PXL)의 스위칭 스캔 라인(SWL) 및 제어 라인(CL)에 접속될 수 있다. 일 예로, 화소(PXL)가 표시부(110, 도 3 참고)의 i번째 행 및 j번째 열에 배치되는 경우, 상기 화소(PXL)의 화소 회로(PXC)는 i번째 스위칭 스캔 라인(SWL) 및 j번째 제어 라인(CL)에 접속될 수 있다.
스위칭 회로(SWC)는 직렬단들(SET1~SET4) 중 일부를 단락시키거나, 발광부(EMU) 내에서 유효하게 발광하는 직렬단들(SET1~SET4)을 선택할 수 있다. 스위칭 회로(SWC)는 직렬단들(SET1~SET4) 중 일부와 병렬 연결되며, 직렬단들(SET1~SET4) 중 나머지 일부와 직렬 연결될 수 있다. 스위칭 회로(SWC)가 직렬단들(SET1~SET4) 중 상기 일부를 단락시키는 경우, 직렬단들(SET1~SET4) 중 상기 나머지 일부에만 구동 전류가 흐르며, 직렬단들(SET1~SET4) 중 상기 나머지 일부에 포함된 발광 소자(LD)만이 발광할 수 있다.
실시예들에서, 스위칭 회로(SWC)는 제4 트랜지스터(T4)를 포함할 수 있다. 또한, 스위칭 회로(SWC)는 제5 트랜지스터(T5) 및 제2 스토리지 커패시터(CST2)를 선택적으로 더 포함할 수 있다.
제4 트랜지스터(T4)(또는, 제1 스위칭 트랜지스터)는 제1 중간 전극(CTE1) 및 제2 전원 라인(PL2)(또는, 제2 컨택 전극(CNE2)) 사이에 연결될 수 있다. 제4 트랜지스터(T4)의 제1 단자는 제1 중간 전극(CTE1)에 연결되고, 제4 트랜지스터(T4)의 제2 단자는 제2 전원 라인(PL2)(또는, 제2 컨택 전극(CNE2))에 연결되며, 제4 트랜지스터(T4)의 게이트 전극은 제3 노드(N3)에 연결될 수 있다.
이와 같은 제4 트랜지스터(T4)는, 제어 라인(CL)으로부터 제3 노드(N3)에 게이트-오프 전압의 모드 신호(VSW)가 공급될 때 턴-오프되어, 제1 중간 전극(CTE1) 및 제2 전원 라인(PL2)(또는, 제2 컨택 전극(CNE2))을 전기적으로 분리할 수 있다. 이 경우, 발광부(EMU)로 인가되는 구동 전류는 제1, 제2, 제3, 및 제4 발광 소자들(LD1, LD2, LD3, LD4)(또는, 제1, 제2, 제3, 및 제4 직렬단들(SET1, SET2, SET3, SET4))을 통해 흐를 수 있다. 즉, 제1, 제2, 제3, 및 제4 발광 소자들(LD1, LD2, LD3, LD4)(또는, 제1, 제2, 제3, 및 제4 직렬단들(SET1, SET2, SET3, SET4))이 유효하게 발광할 수 있다.
이와 달리, 제4 트랜지스터(T4)는, 제어 라인(CL)으로부터 제3 노드(N3)에 게이트-온 전압의 모드 신호(VSW)가 공급될 때 턴-온되어, 제1 중간 전극(CTE1) 및 제2 전원 라인(PL2)(또는, 제2 컨택 전극(CNE2))을 전기적으로 연결할 수 있다. 이 경우, 발광부(EMU)로 인가되는 구동 전류는 제1 컨택 전극(CNE1), 제1 발광 소자(LD1)(또는, 제1 직렬단(SET1)), 및 제2 전원 라인(PL2)(또는, 제2 컨택 전극(CNE2))을 통해 흐르며, 제2, 제3, 및 제4 발광 소자들(LD2, LD3, LD4)(또는, 제2, 제3, 및 제4 직렬단들(SET2, SET3, SET4))에는 흐르지 않을 수 있다. 즉, 제2, 제3, 및 제4 발광 소자들(LD2, LD3, LD4)(또는, 제2, 제3, 및 제4 직렬단들(SET2, SET3, SET4))이 단락되고, 제1 발광 소자(LD1)(또는, 제1 직렬단(SET1))만이 유효하게 발광할 수 있다.
제1, 제2, 제3, 및 제4 발광 소자들(LD1, LD2, LD3, LD4)이 유효하게 발광하는 화소(PXL)와 비교하여, 동일한 구동 전류에 기초하여 제1 발광 소자(LD1)만이 발광하는 화소(PXL)의 휘도는 상대적으로 낮을 수 있다. 따라서, 제1 발광 소자(LD1)만이 발광하는 경우 구동 전류는 상대적으로 높게 설정되며, 이에 따라, 발광 소자(LD)가 상대적으로 낮은 구동 전류로 구동하는 경우 발생하는 파장 대역의 쉬프트가 발생하지 않을 수 있다.
제5 트랜지스터(T5)(또는, 제2 스위칭 트랜지스터)는 제어 라인(CL) 및 제3 노드(N3) 사이에 연결될 수 있다. 제5 트랜지스터(T5)의 제1 단자는 제어 라인(CL)에 연결되고, 제5 트랜지스터(T5)의 제2 단자는 제3 노드(N3)에 연결되며, 제5 트랜지스터(T5)의 게이트 전극은 스위칭 스캔 라인(SWL)에 연결될 수 있다. 제5 트랜지스터(T5)의 제1 단자와 제2 단자는 서로 다른 단자로, 예컨대 제1 단자가 드레인 전극이면 제2 단자는 소스 전극일 수 있다.
이와 같은 제5 트랜지스터(T5)는, 스위칭 스캔 라인(SWL)으로부터 게이트-온 전압의 스위칭 스캔 신호(SSW)가 공급될 때 턴-온되어, 제어 라인(CL)과 제3 노드(N3)를 전기적으로 연결할 수 있다. 제3 노드(N3)는 제5 트랜지스터(T5)의 제2 단자와 제4 트랜지스터(T4)의 게이트 전극이 연결되는 지점으로써, 제5 트랜지스터(T5)는 제4 트랜지스터(T4)의 게이트 전극에 모드 신호(VSW)를 전달할 수 있다.
스위칭 스캔 라인(SWL)은 스캔 라인(SCL)과 다를 수 있으나, 이에 한정되는 것은 아니다. 예를 들어, 스위칭 스캔 라인(SWL)은 스캔 라인(SCL)과 동일하며, 스위칭 스캔 라인(SWL)의 스위칭 스캔 신호(SSW)는 스캔 라인(SCL)의 스캔 신호(SC)와 동일할 수도 있다.
제2 스토리지 커패시터(CST2)(또는, 홀드 커패시터)는 제3 노드(N3) 및 제4 트랜지스터(T4)의 제2 단자 사이에 형성되거나 전기적으로 연결될 수 있다. 제2 스토리지 커패시터(CST2)는 제1 커패시터 전극(또는, 제1 전극)과 제2 커패시터 전극(또는, 제2 전극)을 포함할 수 있다. 제2 스토리지 커패시터(CST2)의 제1 커패시터 전극은 제3 노드(N3)에 전기적으로 연결될 수 있고, 제2 스토리지 커패시터(CST2)의 제2 커패시터 전극은 제4 트랜지스터(T4)의 제2 단자에 전기적으로 연결될 수 있다. 이러한 제2 스토리지 커패시터(CST2)는 한 프레임 기간 동안 제3 노드(N3)로 공급되는 모드 신호(VSW)에 대응하는 전압을 충전할 수 있다.
상술한 바와 같이, 화소(PXL)는 스위칭 회로(SWC)를 더 포함하고, 스위칭 회로(SWC)는 직렬단들(SET1~SET4) 중 일부를 단락시킴으로써, 발광부(EMU) 내 유효하게 발광하는 발광 소자(LD)의 개수를 조절하거나 감소시킬 수 있다. 상대적으로 감소된 개수의 발광 소자(LD)는 상대적으로 높은 구동 전류에 기초하여 발광하므로, 상대적으로 낮은 구동 전류에 기인한 파장 대역의 쉬프트가 방지되고, 화소(PXL)를 포함하는 표시 장치(100, 도 3 참고)의 저계조 영상의 표현력이 향상될 수 있다.
한편, 도 5에서는 화소 회로(PXC)에 포함되는 트랜지스터들(T1~T5)을 모두 n형 트랜지스터들로 도시하였으나, 반드시 이에 제한되는 것은 아니다. 예를 들어, 트랜지스터들(T1~T5) 중 적어도 하나는 p형 트랜지스터로 변경될 수도 있다.
또한, 화소(PXL)의 구조 및 구동 방식은 다양하게 변경될 수 있다. 예를 들어, 화소 회로(PXC)는 도 5에 도시된 실시예 외에도, 다양한 구조 및/또는 구동 방식의 화소 회로로 구성될 수 있다.
일 예로, 화소 회로(PXC)는 제3 트랜지스터(T3)를 포함하지 않을 수 있다. 또한, 화소 회로(PXC)는 제1 트랜지스터(T1)의 문턱 전압 등을 보상하기 위한 보상 트랜지스터, 제1 노드(N1) 및/또는 제1 컨택 전극(CNE1)의 전압을 초기화하기 위한 초기화 트랜지스터, 발광부(EMU)로 구동 전류가 공급되는 기간을 제어하기 위한 발광 제어 트랜지스터, 및/또는 제1 노드(N1)의 전압을 부스팅하기 위한 부스팅 커패시터 등과 같은 다른 회로 소자들을 더 포함할 수도 있다.
한편, 도 5에서 스위칭 회로(SWC)가 제1 중간 전극(CTE1)에 연결되는 것으로 도시되었으나, 이에 한정되는 것은 아니다. 스위칭 회로(SWC)와 중간 전극들(CTE1~CTE3) 간의 다른 연결 구성에 대해서는 도 10 내지 도 18을 참조하여 후술하기로 한다.
도 6은 도 5의 화소의 제1 동작을 설명하는 파형도이다. 도 7은 도 5의 화소의 제2 동작을 설명하는 파형도이다.
도 3 내지 도 7을 참조하면, 화소(PXL)에 대한 계조값이 기준 계조값보다 크거나 같은 경우, 화소(PXL)는 도 6의 제1 케이스(또는, 제1 모드)로 동작할 수 있다. 이와 달리, 화소(PXL)에 대한 계조값이 기준 계조값보다 작은 경우, 화소(PXL)는 도 7의 제2 케이스(또는, 제2 모드)로 동작할 수 있다.
제1 구간(P1)에서, 스캔 신호(SC)는 게이트-온 전압(ON)을 가지며, 데이터 신호(VDATA)는 화소(PXL)를 위한 계조값에 대응하는 전압을 가질 수 있다. 예를 들어, 계조값이 고계조값인 경우, 데이터 신호(VDATA)는 제1 전압(V1, 도 6 참고)를 가지고, 계조값이 저계조값인 경우, 데이터 신호(VDATA)는 제2 전압(V2, 도 7 참고)을 가질 수 있다. 제2 전압(V2)은 제1 전압(V1)보다 작을 수 있으나, 이에 한정되는 것은 아니다. 실시예에 따라, 제2 전압(V2)의 범위는 제1 전압(V1)의 범위와 같거나 유사할 수도 있다.
제1 구간(P1)은 하나의 프레임에서 데이터 신호(VDATA)를 화소(PXL)에 기입하기 위해 할당된 구간이며, 제1 구간(P1)은 비발광 구간이고, 제1 구간(P1)을 제외한 나머지 구간(즉, 프레임의 나머지 구간, 특히, 제1 구간(P1) 이후의 나머지 구간)은 발광 구간일 수 있다.
게이트-온 전압(ON)의 스캔 신호(SC)에 응답하여 제2 트랜지스터(T2)가 턴-온되고, 데이터 신호(VDATA)가 데이터 라인(DL)으로부터 제1 트랜지스터(T1)의 게이트 전극에 인가되며, 제1 스토리지 커패시터(CST1)에 데이터 신호(VDATA)(또는, 이에 대응하는 전압)가 저장될 수 있다. 제1 구간(P1)에서 데이터 신호(VDATA)에 따라 제1 스토리지 커패시터(CST1)에 충전된 전압(V_CST1)이 변동될 수 있다.
제1 구간(P1)에서, 센싱 스캔 신호(SS)는 게이트-온 전압(ON) 또는 게이트-오프 전압(OFF)을 가질 수 있다.
제1 구간(P1)에서, 스위칭 스캔 신호(SSW)는 게이트-온 전압(ON)을 가질 수 있다. 게이트-온 전압(ON)의 스위칭 스캔 신호(SSW)에 응답하여 제5 트랜지스터(T5)가 턴-온되고, 모드 신호(VSW)가 제어 라인(CL)으로부터 제4 트랜지스터(T4)의 게이트 전극에 인가되며, 제2 스토리지 커패시터(CST2)에 모드 신호(또는, 이에 대응하는 전압)가 저장될 수 있다.
화소(PXL)에 대한 계조값이 기준 계조값보다 크거나 같은 경우, 도 6에 도시된 바와 같이, 모드 신호(VSW)는 게이트-오프 전압(OFF)을 가지며, 제2 스토리지 커패시터(CST2)에 충전된 전압(V_CST2)은 게이트-오프 전압(OFF)을 가지거나 게이트-오프 전압(OFF)으로 유지될 수 있다. 이 경우, 게이트-오프 전압(OFF)에 응답하여 제4 트랜지스터(T4)는 턴-오프되고, 발광부(EMU)의 제1, 제2, 제3, 및 제4 발광 소자들(LD1, LD2, LD3, LD4) 모두는 제1 컨택 전극(CNE1) 및 제2 컨택 전극(CNE2) 사이에 직렬 연결될 수 있다. 발광 구간에서(예를 들어, 제1 구간(P1) 이후의 구간에서), 화소(PXL)는 4개의 직렬단들(SET1~SET4)을 가지고 제1 전압(V1)에 대응하는 휘도로 발광할 수 있다.
이와 달리, 화소(PXL)에 대한 계조값이 기준 계조값보다 작은 경우, 도 7에 도시된 바와 같이, 모드 신호(VSW)는 게이트-온 전압(ON)을 가지며, 제2 스토리지 커패시터(CST2)에 충전된 전압(V_CST2)은 게이트-온 전압(ON)을 갖도록 변동되거나 게이트-온 전압(ON)으로 유지될 수 있다. 이 경우, 게이트-온 전압(ON)에 응답하여 제4 트랜지스터(T4)는 턴-온되고, 제1 중간 전극(CTE1) 및 제2 전원 라인(PL2)(또는, 제2 컨택 전극(CNE2))이 단락되며, 발광부(EMU)의 제1 발광 소자(LD1)만이 제1 컨택 전극(CNE1) 및 제2 컨택 전극(CNE2) 사이에 연결될 수 있다. 발광 구간에서(예를 들어, 제1 구간(P1) 이후의 구간에서), 화소(PXL)는 제1 직렬단(SET1)만을 가지고 제1 전압(V1)에 대응하는 휘도로 발광할 수 있다.
도 8은 도 5의 화소의 일 실시예를 나타내는 평면도이다. 도 8에는 발광부(EMU, 도 5 참고)를 중심으로, 도 5의 화소(PXL)가 간략하게 도시되었다.
도 5 및 도 8을 참조하면, 화소(PXL)는 전극들(ELT1~ELT3)(또는, 정렬 전극들), 발광 소자(LD), 제1 및 제2 컨택 전극들(CNE1, CNE2), 및 중간 전극들(CTE1~CTE3)을 포함할 수 있다. 전극들(ELT1~ELT3)은 제1 전극(ELT1), 제2 전극(ELT2), 및 제3 전극(ELT3)을 포함할 수 있으나, 이에 한정되는 것은 아니다.
전극들(ELT1~ELT3) 각각은 제2 방향(DR2)으로 연장하며, 전극들(ELT1~ELT3)은 제1 방향(DR1)을 따라 상호 이격될 수 있다. 제2 전극(ELT2)은 제1 방향(DR1)으로 제1 전극(ELT1)과 이격하여 위치할 수 있다. 제3 전극(ELT3)은 제1 방향(DR1)으로 제2 전극(ELT2)과 이격하여 위치할 수 있다.
전극들(ELT1~ELT3)은 발광 소자(LD)를 포함한 혼합액(일 예로, 잉크)이 화소 영역(PXA)(또는, 발광 영역)에 투입된 이후, 정렬 전압이 인가됨으로써, 정렬 전극으로 사용될 수 있다. 제1 전극(ELT1)은 제1 정렬 전극이 될 수 있고, 제2 전극(ELT2)은 제2 정렬 전극이 되며, 제3 전극(ELT3)은 제3 정렬 전극이 될 수 있다. 이 때, 제1 정렬 전극과 제2 정렬 전극 사이에 형성된 전계에 의해 제1 발광 소자(LD1) 및 제2 발광 소자(LD2)가 원하는 방향 및/또는 위치로 정렬될 수 있다. 유사하게, 제2 정렬 전극과 제3 정렬 전극 사이에 형성된 전계에 의해 제3 발광 소자(LD3) 및 제4 발광 소자(LD4)가 원하는 방향 및/또는 위치로 정렬될 수 있다. 실시예에 따라, 전극들(ELT1~ELT3)은 발광 소자(LD)들이 정렬된 후, 발광 소자(LD)들을 구동하기 위한 구동 전극으로 활용될 수도 있다. 이 경우, 전극들(ELT1~ELT3) 중 하나는 발광부(EMU)의 애노드를 구성하고, 전극들(ELT1~ELT3) 중 다른 하나는 발광부(EMU)의 캐소드를 구성할 수 있다. 예를 들어, 제1 전극(ELT1)은 발광부(EMU)의 애노드를 구성하고, 컨택홀 등을 통해 도 5의 제1 트랜지스터(T1)에 연결될 수 있다. 예를 들어, 제2 전극(ELT2)은 발광부(EMU)의 캐소드를 구성하고, 컨택홀 등을 통해 도 5의 제2 전원 라인(PL2)에 연결될 수 있다.
전극들(ELT1~ELT3)은 평면상에서 볼 때, 제2 방향(DR2)을 따라 연장된 바(bar) 형상을 가질 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 전극들(ELT1~ELT3)의 형상은 다양하게 변경될 수 있다.
발광 소자(LD)들은 각각의 길이(L, 도 1 참고) 방향이 제1 방향(DR1)과 실질적으로 나란하도록 전극들(ELT1~ELT3) 중 인접한 전극들 사이에 배치될 수 있다. 예를 들어, 제1 발광 소자(LD1) 및 제2 발광 소자(LD2)는 제1 전극(ELT1)과 제2 전극(ELT2) 사이에 배치되고, 제3 발광 소자(LD3) 및 제4 발광 소자(LD4)는 제2 전극(ELT2)과 제3 전극(ELT3) 사이에 배치될 수 있다.
제1 컨택 전극(CNE1)은 제1 발광 소자(LD1)들 각각의 제1 단부 및 제1 전극(ELT1)과 중첩하도록 위치할 수 있다. 실시예에 따라, 제1 컨택 전극(CNE1)은 제1 발광 소자(LD1)의 제1 단부와 제1 전극(ELT1)을 물리적 및/또는 전기적으로 연결할 수 있다. 다만, 이에 한정되는 것은 아니며, 예를 들어, 제1 컨택 전극(CNE1)은 제1 전극(ELT1)으로부터 전기적으로 분리될 수 있다. 제1 컨택 전극(CNE1)은 발광부(EMU, 도 5 참고)의 애노드를 구성하고, 컨택홀 등을 통해 도 5의 제1 트랜지스터(T1)에 연결될 수 있다. 제1 컨택 전극(CNE1)은 제1 전극(ELT1)에 대응하여 제2 방향(DR2)으로 연장할 수 있다.
제1 중간 전극(CTE1)은 제1 발광 소자(LD1)의 제2 단부 및 제2 전극(ELT2)과 중첩하도록 위치할 수 있다. 또한, 제1 중간 전극(CTE1)은 제2 발광 소자(LD2)의 제1 단부 및 제1 전극(ELT1)과 중첩하도록 위치할 수 있다. 이를 위해, 제1 중간 전극(CTE1)의 일부는 굴곡진 형상을 가질 수 있다. 제1 중간 전극(CTE1)은 제1 발광 소자(LD1)의 제2 단부와 제2 발광 소자(LD2)의 제1 단부를 물리적 및/또는 전기적으로 연결할 수 있다.
일 실시예에서, 제1 중간 전극(CTE1)은 컨택홀 등을 통해 도 5의 제4 트랜지스터(T4)에 연결될 수 있다.
제2 중간 전극(CTE2)은 제2 발광 소자(LD2)의 제2 단부 및 제2 전극(ELT2)과 중첩하도록 위치할 수 있다. 또한, 제2 중간 전극(CTE2)은 제3 발광 소자(LD3)의 제1 단부 및 제3 전극(ELT3)과 중첩하도록 위치할 수 있다. 제2 중간 전극(CTE2)은 제3 중간 전극(CTE3)을 우회하는 형상을 가질 수 있다. 제2 중간 전극(CTE2)은 제2 발광 소자(LD2)의 제2 단부와 제3 발광 소자(LD3)의 제1 단부를 물리적 및/또는 전기적으로 연결할 수 있다.
제3 중간 전극(CTE3)은 제3 발광 소자(LD3)의 제2 단부 및 제2 전극(ELT2)과 중첩하도록 위치할 수 있다. 또한, 제3 중간 전극(CTE3)은 제4 발광 소자(LD4)의 제1 단부 및 제3 전극(ELT3)과 중첩하도록 위치할 수 있다. 이를 위해, 제3 중간 전극(CTE3)의 일부는 굴곡진 형상을 가질 수 있다. 제3 중간 전극(CTE3)은 제3 발광 소자(LD3)의 제2 단부와 제4 발광 소자(LD4)의 제1 단부를 물리적 및/또는 전기적으로 연결할 수 있다.
제2 컨택 전극(CNE2)은 제4 발광 소자(LD4)들 각각의 제2 단부 및 제2 전극(ELT2)과 중첩하도록 위치할 수 있다. 실시예에 따라, 제2 컨택 전극(CNE2)은 제4 발광 소자(LD4)의 제2 단부와 제2 전극(ELT2)을 물리적 및/또는 전기적으로 연결할 수 있다. 다만, 이에 한정되는 것은 아니며, 예를 들어, 제2 컨택 전극(CNE2)은 제2 전극(ELT2)으로부터 전기적으로 분리될 수 있다. 제2 컨택 전극(CNE2)은 발광부(EMU, 도 5 참고)의 캐소드를 구성하고, 컨택홀 등을 통해 도 5의 제2 전원 라인(PL2)에 연결될 수 있다. 제2 컨택 전극(CNE2)은 제2 전극(ELT2)에 대응하여 제2 방향(DR2)으로 연장할 수 있다.
제1 및 제2 컨택 전극들(CNE1, CNE2), 중간 전극들(CTE1~CTE3)의 형상은 발광 소자(LD)들 각각과 전기적으로 안정되게 연결되는 범위 내에서 다양하게 변경될 수 있다.
도 9는 도 8의 Ⅰ-Ⅰ'선에 따른 화소의 일 실시예를 나타내는 단면도이다.
도 9에서 각각의 전극을 단일막의 전극으로, 각각의 절연층을 단일막의 절연층으로만 도시하는 등 화소(PXL)를 단순화하여 도시하였으나, 본 발명이 이에 한정되는 것은 아니다. 추가적으로, 본 발명의 일 실시예에 있어서 두 구성들 간의 “연결”이라 함은 전기적 연결 및 물리적 연결을 모두 포괄하여 사용하는 것임을 의미할 수 있다.
도 5, 도 8, 및 도 9를 참조하면, 화소(PXL)는 기판(SUB) 상에 배치되는 화소 회로층(PCL) 및 표시 소자층(DPL)을 포함할 수 있다.
기판(SUB)은 베이스 부재를 구성하는 것으로서, 경성 또는 연성의 기판이나 필름일 수 있다. 일 예로, 기판(SUB)은 유리 또는 강화 유리로 이루어진 경성 기판, 플라스틱 또는 금속 재질의 연성 기판(또는, 박막 필름), 또는 적어도 한 층의 절연층일 수 있다.
화소 회로층(PCL)은 제1 트랜지스터(T1), 제4 트랜지스터(T4), 및 제2 전원 라인(PL2)을 포함할 수 있다. 또한, 화소 회로층(PCL)은 복수의 절연층들(BFL, GI, ILD, PSV)을 포함할 수 있다. 제1 트랜지스터(T1) 및 제4 트랜지스터(T4) 각각은 반도체 패턴(ACT), 게이트 전극(GE), 및 제1 및 제2 트랜지스터 전극들(TE1, TE2)(또는, 제1 및 제2 단자들)을 포함할 수 있다.
기판(SUB) 상에는 버퍼층(BFL)이 배치될 수 있다. 버퍼층(BFL)은 회로 소자에 불순물이 확산되는 것을 방지할 수 있다. 버퍼층(BFL)은 단일층으로 구성될 수 있으나, 적어도 이중층 이상의 다중층으로 구성될 수도 있다. 버퍼층(BFL)이 다중층으로 형성될 경우, 각 층은 동일한 재료로 형성되거나 또는 서로 다른 재료로 형성될 수 있다.
버퍼층(BFL) 상에는 반도체 패턴(ACT)이 배치될 수 있다. 일 예로, 반도체 패턴(ACT)은 각각 제1 트랜지스터 전극(TE1)에 접촉되는 제1 영역, 제2 트랜지스터 전극(TE2)에 접촉되는 제2 영역, 및 상기 제1 및 제2 영역들 사이에 위치하는 채널 영역을 포함할 수 있다. 실시예에 따라, 상기 제1 및 제2 영역들 중 하나는 소스 영역이고, 다른 하나는 드레인 영역일 수 있다.
실시예에 따라, 반도체 패턴(ACT)은 폴리 실리콘, 아몰퍼스 실리콘, 산화물 반도체 등으로 이루어질 수 있다. 또한, 반도체 패턴(ACT)의 채널 영역은 불순물이 도핑되지 않은 반도체 패턴으로서 진성 반도체일 수 있고, 반도체 패턴(ACT)의 제1 및 제2 영역들은 각각 소정의 불순물이 도핑된 반도체일 수 있다.
반도체 패턴(ACT) 상에는 게이트 절연층(GI)이 배치될 수 있다. 일 예로, 게이트 절연층(GI)은 반도체 패턴(ACT)과 게이트 전극(GE)의 사이에 배치될 수 있다. 게이트 절연층(GI)은 단일층 또는 다중층으로 구성될 수 있으며, 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 질화물(AlNx), 알루미늄 산화물(AlOx), 지르코늄 산화물(ZrOx), 하프늄 산화물(HfOx), 또는 티타늄 산화물(TiOx)을 비롯한 다양한 종류의 무기 물질을 포함할 수 있다.
게이트 절연층(GI) 상에는 게이트 전극(GE)이 배치될 수 있다. 게이트 전극(GE)은 반도체 패턴(ACT)과 제3 방향(DR3)으로 중첩할 수 있다.
게이트 전극(GE)은 각각 몰리브덴(Mo), 구리(Cu), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd), 인듐(In), 주석(Sn), 및 이들의 산화물 또는 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다. 예를 들어, 게이트 전극(GE)은 각각 티타늄(Ti), 구리(Cu), 및/또는 인듐 주석 산화물(ITO)이 순차적 또는 반복적으로 적층된 다중층으로 형성될 수 있다.
게이트 전극(GE) 상에는 층간 절연층(ILD)이 배치될 수 있다. 일 예로, 층간 절연층(ILD)은 게이트 전극(GE)과 제1 및 제2 트랜지스터 전극들(TE1, TE2)의 사이에 배치될 수 있다.
층간 절연층(ILD)은 단일층 또는 다중층으로 구성될 수 있으며, 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 질화물(AlNx), 알루미늄 산화물(AlOx), 지르코늄 산화물(ZrOx), 하프늄 산화물(HfOx), 또는 티타늄 산화물(TiOx)을 비롯한 다양한 종류의 무기 물질을 포함할 수 있다.
층간 절연층(ILD) 상에는 제1 및 제2 트랜지스터 전극들(TE1, TE2)과 제2 전원 라인(PL2)이 배치될 수 있다. 제1 및 제2 트랜지스터 전극들(TE1, TE2)과 제2 전원 라인(PL2)은 동일한 층에 배치될 수 있다. 예를 들어, 제1 및 제2 트랜지스터 전극들(TE1, TE2)과 제2 전원 라인(PL2)은 동일한 공정에서 동시에 형성될 수 있으나, 반드시 이에 제한되는 것은 아니다.
제1 및 제2 트랜지스터 전극들(TE1, TE2)은 반도체 패턴(ACT)과 제3 방향(DR3)으로 중첩할 수 있다. 제1 및 제2 트랜지스터 전극들(TE1, TE2)은 반도체 패턴(ACT)과 전기적으로 연결될 수 있다. 예를 들어, 제1 트랜지스터 전극(TE1)은 층간 절연층(ILD)을 관통하는 컨택홀을 통해 반도체 패턴(ACT)의 제1 영역과 전기적으로 연결될 수 있다. 제2 트랜지스터 전극(TE2)은 층간 절연층(ILD)을 관통하는 컨택홀을 통해 반도체 패턴(ACT)의 제2 영역과 전기적으로 연결될 수 있다. 실시예에 따라, 제1 및 제2 트랜지스터 전극들(TE1, TE2) 중 어느 하나는 소스 전극이고, 다른 하나는 드레인 전극일 수 있다.
제1 및 제2 트랜지스터 전극들(TE1, TE2)과 제2 전원 라인(PL2)은 몰리브덴(Mo), 구리(Cu), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd), 인듐(In), 주석(Sn), 및 이들의 산화물 또는 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
제1 및 제2 트랜지스터 전극들(TE1, TE2)과 제2 전원 라인(PL2) 상에는 보호층(PSV)(또는, 비아층)이 배치될 수 있다.
보호층(PSV)은 하부 단차를 평탄화하기 위해 유기 물질로 이루어질 수 있다. 예를 들어, 보호층(PSV)은 아크릴 수지(acrylates resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamides resin), 폴리이미드 수지(polyimides resin), 폴리에스테르 수지(polyesters resin), 폴리페닐렌설파이드 수지(polyphenylenesulfides resin) 또는 벤조사이클로부텐(benzocyclobutene, BCB) 등의 유기 물질을 포함할 수 있다. 다만, 반드시 이에 제한되는 것은 아니며, 보호층(PSV)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 질화물(AlNx), 알루미늄 산화물(AlOx), 지르코늄 산화물(ZrOx), 하프늄 산화물(HfOx), 또는 티타늄 산화물(TiOx)을 비롯한 다양한 종류의 무기 물질을 포함할 수 있다. 이와 달리, 유기 물질을 포함하는 보호층(PSV)과 제1 및 제2 트랜지스터 전극들(TE1, TE2) 사이에 상기 무기 물질을 포함하는 절연층이 배치될 수도 있다.
보호층(PSV) 상에는 표시 소자층(DPL)이 배치될 수 있다. 표시 소자층(DPL)은 제1 및 제2 뱅크 패턴들(BNP1, BNP2), 제1 및 제2 전극들(ELT1, ELT2), 제1 절연층(INS1), 제1 발광 소자(LD1)(또는, 발광 소자), 제2 절연층(INS2)(또는, 제2 절연 패턴), 제1 컨택 전극(CNE1), 및 제1 중간 전극(CTE1)을 포함할 수 있다.
제1 및 제2 뱅크 패턴들(BNP1, BNP2)은 제1 발광 소자(LD1)들을 용이하게 정렬할 수 있도록 소정의 단차를 형성하는 역할을 할 수 있다. 또한, 제1 및 제2 뱅크 패턴들(BNP1, BNP2)은 제1 발광 소자(LD1)들에서 방출된 광을 표시 장치의 화상 표시 방향(예를 들면, 제3 방향(DR3))으로 유도하도록, 제1 및 제2 전극들(ELT1, ELT2)의 표면 프로파일(또는 형상)을 변경하기 위하여 제1 및 제2 전극들(ELT1, ELT2)을 지지하는 지지 부재일 수 있다.
제1 및 제2 뱅크 패턴들(BNP1, BNP2)은 실시예에 따라 다양한 형상을 가질 수 있다. 일 실시예에서, 제1 및 제2 뱅크 패턴들(BNP1, BNP2)은 기판(SUB) 상에서 제3 방향(DR3)으로 돌출된 형상을 가질 수 있다. 또한, 제1 및 제2 뱅크 패턴들(BNP1, BNP2)은 기판(SUB)에 대하여 소정의 각도로 기울어진 경사면을 가지도록 형성될 수 있다. 다만, 반드시 이에 제한되는 것은 아니며, 제1 및 제2 뱅크 패턴들(BNP1, BNP2)은 곡면 또는 계단 형상 등의 측벽을 가질 수 있다. 일 예로, 제1 및 제2 뱅크 패턴들(BNP1, BNP2)은 반원 또는 반타원 형상 등의 단면을 가질 수 있다.
제1 및 제2 뱅크 패턴들(BNP1, BNP2)은 적어도 하나의 유기 물질 및/또는 무기 물질을 포함할 수 있다. 일 예로, 제1 및 제2 뱅크 패턴들(BNP1, BNP2)은 아크릴 수지(acrylates resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamides resin), 폴리이미드 수지(polyimides resin), 폴리에스테르 수지(polyesters resin), 폴리페닐렌설파이드 수지(polyphenylenesulfides resin) 또는 벤조사이클로부텐(benzocyclobutene, BCB) 등의 유기 물질을 포함할 수 있다. 다만, 반드시 이에 제한되는 것은 아니며, 제1 및 제2 뱅크 패턴들(BNP1, BNP2)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 질화물(AlNx), 알루미늄 산화물(AlOx), 지르코늄 산화물(ZrOx), 하프늄 산화물(HfOx), 또는 티타늄 산화물(TiOx)을 비롯한 다양한 종류의 무기 물질을 포함할 수도 있다.
보호층(PSV)과 제1 및 제2 뱅크 패턴들(BNP1, BNP2) 상에는 제1 및 제2 전극들(ELT1, ELT2)이 배치될 수 있다. 예를 들어, 제1 전극(ELT1)은 제1 뱅크 패턴(BNP1) 상에 배치되고, 제2 전극(ELT2)은 제2 뱅크 패턴(BNP2) 상에 배치될 수 있다.
제1 및 제2 전극들(ELT1, ELT2)은 제1 및 제2 뱅크 패턴들(BNP1, BNP2)의 측면 및/또는 상면을 적어도 부분적으로 커버할 수 있다. 제1 및 제2 전극들(ELT1, ELT2)은 제1 및 제2 뱅크 패턴들(BNP1, BNP2)에 대응하는 형상을 가질 수 있다. 일 예로, 제1 및 제2 전극들(ELT1, ELT2)은 제1 및 제2 뱅크 패턴들(BNP1, BNP2)의 형상에 상응하는 형상을 가지는 경사면 또는 곡면을 포함할 수 있다. 이 경우, 제1 및 제2 전극들(ELT1, ELT2) 및 제1 및 제2 뱅크 패턴들(BNP1, BNP2)은 반사 부재로서 제1 발광 소자(LD1)들로부터 방출된 광을 반사시켜 화소(PXL)의 전면 방향, 즉 제3 방향(DR3)으로 유도할 수 있으므로 표시 장치의 출광 효율이 향상될 수 있다.
제1 및 제2 전극들(ELT1, ELT2)은 적어도 하나의 도전 물질을 포함할 수 있다. 일 예로, 전극들(ELT1~ELT3)은 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 티타늄(Ti), 몰리브덴(Mo), 구리(Cu) 등을 비롯한 다양한 금속 물질 중 적어도 하나의 금속 또는 이를 포함하는 합금, 인듐 주석 산화물(ITO), 인듐 아연 산화물(IZO), 인듐 주석 아연 산화물(ITZO), 알루미늄 아연 산화물(AZO), 갈륨 아연 산화물(GZO), 아연 주석 산화물(ZTO), 또는 갈륨 주석 산화물(GTO) 등과 같은 도전성 산화물, 및 PEDOT(poly(3,4-ethylenedioxythiophene))와 같은 도전성 고분자 중 적어도 하나의 도전 물질을 포함할 수 있으나, 반드시 이에 제한되는 것은 아니다.
제1 및 제2 전극들(ELT1, ELT2) 상에는 제1 절연층(INS1)이 배치될 수 있다. 제1 절연층(INS1)은 단일층 또는 다중층으로 구성될 수 있으며, 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 질화물(AlNx), 알루미늄 산화물(AlOx), 지르코늄 산화물(ZrOx), 하프늄 산화물(HfOx), 또는 티타늄 산화물(TiOx)을 비롯한 다양한 종류의 무기 물질을 포함할 수 있다.
제1 절연층(INS1) 상에는 제1 발광 소자(LD1)들이 배치될 수 있다. 제1 발광 소자(LD1)들은 제1 및 제2 뱅크 패턴들(BNP1, BNP2) 사이에 및/또는 제1 및 제2 전극들(ELT1, ELT2) 사이에 배치될 수 있다. 실시예에 따라, 제1 발광 소자(LD1)들은 제1 및 제2 전극들(ELT1, ELT2)과 제3 방향(DR3)으로 부분적으로 중첩할 수도 있다.
제1 발광 소자(LD1)들은 발광 소자 잉크 내에 분산된 형태로 준비되어, 잉크젯 프린팅 방식 등을 통해 화소(PXL)에 공급될 수 있다. 일 예로, 제1 발광 소자(LD1)들은 휘발성 용매에 분산되어 화소(PXL)에 제공될 수 있다. 이어서, 상술한 바와 같이 제1 및 제2 전극들(ELT1, ELT2)에 정렬 신호를 공급하면 제1 및 제2 전극들(ELT1, ELT2) 사이에 전기장이 형성되어 제1 및 제2 전극들(ELT1, ELT2) 사이에 제1 발광 소자(LD1)들이 정렬될 수 있다. 제1 발광 소자(LD1)들이 정렬된 이후에는 용매를 휘발시키거나 이외의 다른 방식으로 제거하여 제1 발광 소자(LD1)들을 안정적으로 배열할 수 있다.
제1 발광 소자(LD1)들 상에는 제2 절연층(INS2)이 배치될 수 있다. 예를 들어, 제2 절연층(INS2)은 제1 발광 소자(LD1)들 상에 부분적으로 제공되며, 제1 발광 소자(LD1)들의 제1 및 제2 단부들(EP1, EP2)을 노출할 수 있다. 제1 발광 소자(LD1)들의 정렬이 완료된 이후 제1 발광 소자(LD1)들 상에 제2 절연층(INS2)을 형성하는 경우, 제1 발광 소자(LD1)들이 정렬된 위치에서 이탈하는 것을 방지할 수 있다. 실시예에 따라, 제2 절연층(INS2)은 생략될 수도 있다.
제2 절연층(INS2)은 아크릴 수지(acrylic resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin), 폴리에스테르 수지(polyester resin), 폴리페닐렌설파이드 수지(polyphenylenesulfide resin) 또는 벤조사이클로부텐(benzocyclobutene, BCB) 등의 유기 물질을 포함할 수 있다. 다만, 반드시 이에 제한되는 것은 아니며, 제2 절연층(INS2)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 질화물(AlNx), 알루미늄 산화물(AlOx), 지르코늄 산화물(ZrOx), 하프늄 산화물(HfOx), 또는 티타늄 산화물(TiOx)을 비롯한 다양한 종류의 무기 물질을 포함할 수도 있다.
제2 절연층(INS2)에 의해 노출된 제1 발광 소자(LD1)들의 제1 및 제2 단부들(EP1, EP2) 상에는 제1 컨택 전극(CNE1) 및 제1 중간 전극(CTE1)이 배치될 수 있다.
제1 컨택 전극(CNE1)은 제1 발광 소자(LD1)의 제1 단부(EP1) 상에 직접 배치되어, 제1 발광 소자(LD1)의 제1 단부(EP1)와 접할 수 있다. 제1 컨택 전극(CNE1)은 보호층(PSV)을 관통하는 컨택홀 등을 통해 제1 트랜지스터(T1)의 제2 트랜지스터 전극(TE2)에 전기적으로 연결될 수 있다.
제1 중간 전극(CTE1)은 제1 발광 소자(LD1)의 제2 단부(EP2) 상에 직접 배치되어, 제1 발광 소자(LD1)의 제2 단부(EP2)와 접할 수 있다. 제1 중간 전극(CTE1)은 보호층(PSV)을 관통하는 컨택홀 등을 통해 제4 트랜지스터(T4)의 제1 트랜지스터 전극(TE1)에 전기적으로 연결될 수 있다.
제1 컨택 전극(CNE1) 및 제1 중간 전극(CTE1)은 다양한 투명 도전성 물질로 구성될 수 있다. 이에 따라, 제1 발광 소자(LD1)들의 제1 및 제2 단부들(EP1, EP2)로부터 방출된 광은 제1 컨택 전극(CNE1) 및 제1 중간 전극(CTE1)을 통과하여 제3 방향(DR3)의 외부로 방출될 수 있다. 투명 도전성 물질로는, 인듐 주석 산화물(indium tin oxide, ITO), 인듐 아연 산화물(indium zinc oxide, IZO), 아연 산화물(zinc oxide, ZnOx), 인듐 갈륨 아연 산화물(indium gallium zinc oxide, IGZO), 인듐 주석 아연 산화물(indium tin zinc oxide, ITZO)과 같은 도전성 산화물, PEDOT와 같은 도전성 고분자 등이 포함될 수 있다.
일 실시예에서, 제1 컨택 전극(CNE1) 및 제1 중간 전극(CTE1)은 서로 동일한 도전층으로 구성될 수 있다. 일 예로, 제1 컨택 전극(CNE1) 및 제1 중간 전극(CTE1)은 동일한 공정에서 동시에 형성될 수 있다. 이 경우, 마스크 수를 저감하고 제조 공정을 간소화할 수 있다. 다만, 이에 한정되는 것은 아니며, 제1 컨택 전극(CNE1) 및 제1 중간 전극(CTE1)은 절연층을 사이에 두고 상호 다른 도전층들로 구성될 수도 있다.
실시예에 따라, 제1 컨택 전극(CNE1) 및 제1 중간 전극(CTE1) 상에는 오버 코트층이 배치될 수도 있다. 오버 코트층은 무기 재료를 포함한 무기 절연막 또는 유기 재료를 포함한 유기 절연막일 수 있다. 일 예로, 오버 코트층은 적어도 하나의 무기 절연막 또는 적어도 하나의 유기 절연막이 교번하여 적층된 구조를 가질 수 있다. 오버 코트층은 표시 소자층(DPL)을 전체적으로 커버하여, 외부로부터 수분 또는 습기 등이 제1 발광 소자(LD1)를 포함한 표시 소자층(DPL)으로 유입되는 것을 차단할 수 있다. 오버 코트층은 표시 소자층(DPL)의 상면을 평탄화시킬 수도 있다.
실시예에 따라, 표시 소자층(DPL)은 광학층을 선택적으로 더 포함하거나 표시 소자층(DPL) 상에 광학층이 더 배치될 수도 있다. 일 예로, 표시 소자층(DPL)은 제1 발광 소자(LD1)들에서 방출되는 광을 특정 색의 광으로 변환하는 색 변환 입자들을 포함한 색 변환층을 더 포함할 수 있다. 또한, 표시 소자층(DPL)은 특정 파장 대역의 광만을 투과시키는 컬러 필터를 더 포함할 수도 있다.
도 10 내지 도 14는 도 3의 표시 장치에 포함된 화소의 다른 실시예를 나타내는 회로도들이다.
도 3 내지 도 5, 및 도 10 내지 도 14를 참조하면, 제4 트랜지스터(T4)의 연결 구성을 제외하고, 도 10 내지 도 14의 화소들(PXL_1~PXL_5)은 도 5의 화소(PXL)와 실질적으로 동일하거나 유사할 수 있다. 따라서, 중복되는 설명은 반복하지 않기로 한다.
도 10에 도시된 바와 같이, 화소(PXL_1)의 제4 트랜지스터(T4)는 제2 중간 전극(CTE2) 및 제2 전원 라인(PL2)(또는, 제2 컨택 전극(CNE2)) 사이에 연결될 수 있다. 제4 트랜지스터(T4)의 제1 단자는 제2 중간 전극(CTE2)에 연결될 수 있다. 이와 같은 제4 트랜지스터(T4)는, 제어 라인(CL)으로부터 제3 노드(N3)에 게이트-온 전압의 모드 신호(VSW)가 공급될 때 턴-온되어, 제2 중간 전극(CTE2) 및 제2 전원 라인(PL2)(또는, 제2 컨택 전극(CNE2))을 전기적으로 연결할 수 있다. 이 경우, 발광부(EMU)로 인가되는 구동 전류는 제1 컨택 전극(CNE1), 제1 및 제2 발광 소자들(LD1, LD2)(또는, 제1 및 제2 직렬단들(SET1, SET2)), 및 제2 전원 라인(PL2)(또는, 제2 컨택 전극(CNE2))을 통해 흐르며, 제3 및 제4 발광 소자들(LD3, LD4)(또는, 제3 및 제4 직렬단들(SET3, SET4))에는 흐르지 않을 수 있다. 즉, 제3, 및 제4 발광 소자들(LD3, LD4)(또는, 제3, 및 제4 직렬단들(SET3, SET4))이 단락(short circuit)되고, 제1 및 제2 발광 소자들(LD1, LD2)(또는, 제1 및 제2 직렬단들(SET1, SET2))만이 유효하게 발광할 수 있다.
도 11에 도시된 바와 같이, 화소(PXL_2)의 제4 트랜지스터(T4)는 제3 중간 전극(CTE3) 및 제2 전원 라인(PL2)(또는, 제2 컨택 전극(CNE2)) 사이에 연결될 수 있다. 제4 트랜지스터(T4)의 제1 단자는 제3 중간 전극(CTE3)에 연결될 수 있다. 이와 같은 제4 트랜지스터(T4)는, 제어 라인(CL)으로부터 제3 노드(N3)에 게이트-온 전압의 모드 신호(VSW)가 공급될 때 턴-온되어, 제3 중간 전극(CTE3) 및 제2 전원 라인(PL2)(또는, 제2 컨택 전극(CNE2))을 전기적으로 연결할 수 있다. 이 경우, 제1, 제2, 및 제3 발광 소자들(LD1, LD2, LD3)(또는, 제1, 제2, 및 제3 직렬단들(SET1, SET2, SET3))만이 발광하며, 제4 발광 소자(LD4)(또는, 제4 직렬단(SET4))는 비발광할 수 있다.
도 12에 도시된 바와 같이, 화소(PXL_3)의 제4 트랜지스터(T4)는 제1 중간 전극(CTE1) 및 제2 중간 전극(CTE2) 사이에 연결될 수 있다. 제4 트랜지스터(T4)의 제1 단자는 제1 중간 전극(CTE1)에 연결되고, 제4 트랜지스터(T4)의 제2 단자는 제2 중간 전극(CTE2)에 연결될 수 있다. 이와 같은 제4 트랜지스터(T4)는, 제어 라인(CL)으로부터 제3 노드(N3)에 게이트-온 전압의 모드 신호(VSW)가 공급될 때 턴-온되어, 제1 중간 전극(CTE1) 및 제2 중간 전극(CTE2)을 전기적으로 연결할 수 있다. 이 경우, 제1, 제3, 및 제4 발광 소자들(LD1, LD3, LD4)(또는, 제1, 제2, 및 제4 직렬단들(SET1, SET2, SET4))만이 발광하며, 제2 발광 소자(LD2)(또는, 제2 직렬단(SET2))는 비발광할 수 있다.
도 13에 도시된 바와 같이, 화소(PXL_4)의 제4 트랜지스터(T4)는 제1 중간 전극(CTE1) 및 제3 중간 전극(CTE3) 사이에 연결될 수 있다. 제4 트랜지스터(T4)의 제1 단자는 제1 중간 전극(CTE1)에 연결되고, 제4 트랜지스터(T4)의 제2 단자는 제3 중간 전극(CTE3)에 연결될 수 있다. 이와 같은 제4 트랜지스터(T4)는, 제어 라인(CL)으로부터 제3 노드(N3)에 게이트-온 전압의 모드 신호(VSW)가 공급될 때 턴-온되어, 제1 중간 전극(CTE1) 및 제3 중간 전극(CTE3)을 전기적으로 연결할 수 있다. 이 경우, 제1 및 제4 발광 소자들(LD1, LD4)(또는, 제1 및 제4 직렬단들(SET1, SET4))만이 발광하며, 제2 및 제3 발광 소자들(LD2, LD3)(또는, 제2 및 제3 직렬단들(SET2, SET3))은 비발광할 수 있다.
도 14에 도시된 바와 같이, 화소(PXL_5)의 제4 트랜지스터(T4)는 제1 컨택 전극(CNE1) 및 제3 중간 전극(CTE3) 사이에 연결될 수 있다. 제4 트랜지스터(T4)의 제1 단자는 제1 컨택 전극(CNE1)에 연결되고, 제4 트랜지스터(T4)의 제2 단자는 제3 중간 전극(CTE3)에 연결될 수 있다. 이와 같은 제4 트랜지스터(T4)는, 제어 라인(CL)으로부터 제3 노드(N3)에 게이트-온 전압의 모드 신호(VSW)가 공급될 때 턴-온되어, 제1 컨택 전극(CNE1) 및 제3 중간 전극(CTE3)을 전기적으로 연결할 수 있다. 이 경우, 제4 발광 소자(LD4)(또는, 제4 직렬단(SET4))만이 발광하며, 제1, 제2, 및 제3 발광 소자들(LD1, LD2, LD3)(또는, 제1, 제2, 및 제3 직렬단들(SET1, SET2, SET3))은 비발광할 수 있다.
도 14에서 제4 트랜지스터(T4)의 제2 단자가 제3 중간 전극(CTE3)에 연결되는 것으로 도시되었으나, 이에 한정되는 것은 아니다. 예를 들어, 제4 트랜지스터(T4)의 제2 단자는 제1 중간 전극(CTE1) 또는 제2 중간 전극(CTE2)에 연결될 수도 있다.
상술한 바와 같이, 스위칭 회로(SWC)의 제4 트랜지스터(T4)는 제1 및 제2 컨택 전극들(CNE1, CNE2) 및 중간 전극들(CTE1~CTE3) 중에서 선택된 2개의 전극들 사이에 연결되며, 발광부(EMU)의 직렬단(또는, 발광 소자(LD))의 개수를 다양하게 조절할 수 있다.
도 15 및 도 16은 도 3의 표시 장치에 포함된 화소의 다른 실시예를 나타내는 회로도들이다.
도 3 내지 도 5, 도 15, 및 도 16을 참조하면, 발광부들(EMU_1, EMU_2) 내 직렬단의 개수를 제외하고, 도 15의 화소(PXL_6) 및 도 16의 화소(PXL_7) 각각은 도 5의 화소(PXL)와 실질적으로 동일하거나 유사할 수 있다. 따라서, 중복되는 설명은 반복하지 않기로 한다.
도 15에 도시된 바와 같이, 발광부(EMU_1)는 제1 및 제2 직렬단들(SET1, SET2)을 포함하고, 도 5의 제3 및 제4 직렬단들(SET3, SET4)을 포함하지 않을 수 있다.
제2 직렬단(SET2)의 제2 발광 소자(LD2)는 제1 중간 전극(CTE1) 및 제2 컨택 전극(CNE2_1)의 사이에 순방향으로 연결될 수 있다. 예를 들어, 제2 발광 소자(LD2)의 제1 단부는 제1 중간 전극(CTE1)에 연결되고, 제2 발광 소자(LD2)의 제2 단부는 제2 컨택 전극(CNE2_1)에 연결될 수 있다.
이 경우, 발광부(EMU_1)는 스위칭 회로(SWC)의 동작에 따라 2개의 직렬단들(즉, 제1 및 제2 직렬단들(SET1, SET2))을 포함하는 구조 또는 하나의 직렬단(즉, 제1 직렬단(SET1))을 포함하는 구조로 동작할 수 있다.
도 16에 도시된 바와 같이, 발광부(EMU_2)는 제1, 제2, 및 제3 직렬단들(SET1, SET2, SET3)을 포함하고, 도 5의 제4 직렬단(SET4)을 포함하지 않을 수 있다.
제3 직렬단(SET3)의 제3 발광 소자(LD3)는 제2 중간 전극(CTE2_2) 및 제2 컨택 전극(CNE2_2)의 사이에 순방향으로 연결될 수 있다. 예를 들어, 제3 발광 소자(LD3)의 제1 단부는 제2 중간 전극(CTE2_2)에 연결되고, 제3 발광 소자(LD3)의 제2 단부는 제2 컨택 전극(CNE2_2)에 연결될 수 있다.
이 경우, 발광부(EMU_1)는 스위칭 회로(SWC)의 동작에 따라 3개의 직렬단들(즉, 제1, 제2, 및 제3 직렬단들(SET1, SET2, SET3))을 포함하는 구조 또는 하나의 직렬단(즉, 제1 직렬단(SET1))을 포함하는 구조로 동작할 수 있다.
한편, 도 16에는 도 10 및 도 12의 실시예들이 적용될 수도 있다. 즉, 제4 트랜지스터는 제1 중간 전극(CTE1) 및 제2 전원 라인(PL2) 대신에 다른 전극들 사이에 연결될 수도 있다.
도 17 및 도 18은 도 3의 표시 장치에 포함된 화소의 다른 실시예를 나타내는 회로도들이다.
도 3 내지 도 5, 도 17, 및 도 18을 참조하면, 발광부들(EMU_3, EMU_4)의 구조 및 제4 트랜지스터(T4)의 연결 구성을 제외하고, 도 17의 화소(PXL_8) 및 도 18의 화소(PXL_9) 각각은 도 5의 화소(PXL)와 실질적으로 동일하거나 유사할 수 있다. 따라서, 중복되는 설명은 반복하지 않기로 한다.
제1 트랜지스터(T1)는 제1 화소 전극 또는 제2 화소 전극에 구동 전류를 전달할 수 있다. 예를 들어, 도 17의 제1 컨택 전극(CNE1)은 제1 화소 전극이며, 제1 트랜지스터(T1)는 제1 컨택 전극(CNE1)에 구동 전류를 제공할 수 있다. 다른 예로, 제2 화소 전극은 도 18의 제1 컨택 전극(CNE1_4)이고, 제1 트랜지스터(T1)는 제1 컨택 전극(CNE1_4)에 구동 전류를 제공할 수 있다.
발광부들(EMU_3, EMU_4) 각각은 상호 병렬 연결된 발광 소자(LD)들을 포함하고, 스위칭 회로(SWC)는 병렬 연결되는 발광 소자(LD)의 개수를 조절할 수 있다. 예를 들어, 스위칭 회로(SWC)는 제1 화소 전극 및 중간 전극을 전기적으로 연결하거나 분리함으로써, 병렬 연결되는 발광 소자(LD)의 개수를 조절할 수 있다.
도 17에 도시된 바와 같이, 발광부(EMU_3)는 제1 컨택 전극(CNE1), 제1 중간 전극(CTE1_3), 및 제2 컨택 전극(CNE2_3), 및 제1 및 제2 발광 소자들(LD1, LD2)을 포함할 수 있다.
제1 발광 소자(LD1)는 제1 컨택 전극(CNE1)(또는, 제1 화소 전극) 및 제2 컨택 전극(CNE2_3)(또는, 제2 화소 전극) 사이에 순방향으로 연결되며, 제2 발광 소자(LD2)는 제1 중간 전극(CTE1_3) 및 제2 컨택 전극(CNE2_3) 사이에 순방향으로 연결될 수 있다.
화소(PXL_8)의 제4 트랜지스터(T4)는 제1 컨택 전극(CNE1) 및 제1 중간 전극(CTE1_3) 사이에 연결될 수 있다. 제4 트랜지스터(T4)의 제1 단자는 제1 컨택 전극(CNE1)에 연결되고, 제4 트랜지스터(T4)의 제2 단자는 제1 중간 전극(CTE1_3)에 연결될 수 있다.
화소(PXL_8)를 위한 계조값이 고계조인 경우, 제어 라인(CL)으로부터 제3 노드(N3)에 게이트-온 전압의 모드 신호(VSW)가 공급되며, 화소(PXL_8)의 제4 트랜지스터(T4)는 게이트-온 전압의 모드 신호(VSW)에 응답하여 턴-온되어 제1 컨택 전극(CNE1) 및 제1 중간 전극(CTE1_3)을 전기적으로 연결할 수 있다. 이 경우, 발광부(EMU)로 인가되는 구동 전류는 제1 및 제2 발광 소자들(LD1, LD2)(또는, 제1 및 제2 직렬단들(SET1, SET2))을 통해 흐를 수 있다. 예를 들어, 8개의 발광 소자(LD)가 유효하게 발광할 수 있다.
이와 달리, 화소(PXL_8)를 위한 계조값이 저계조인 경우, 제어 라인(CL)으로부터 제3 노드(N3)에 게이트-오프 전압의 모드 신호(VSW)가 공급되며, 화소(PXL_8)의 제4 트랜지스터(T4)는 게이트-오프 전압의 모드 신호(VSW)에 응답하여 턴-오프되어 제1 컨택 전극(CNE1) 및 제1 중간 전극(CTE1_3)을 전기적으로 분리할 수 있다. 이 경우, 발광부(EMU)로 인가되는 구동 전류는 제1 발광 소자(LD1)(또는, 제1 직렬단(SET1))에만 흐르고, 제2 발광 소자(LD2)(또는, 제2 직렬단(SET2))에는 흐르지 않을 수 있다. 예를 들어, 4개의 발광 소자(LD)만이 유효하게 발광할 수 있다.
도 18에 도시된 바와 같이, 발광부(EMU_4)는 제1 컨택 전극(CNE1_4), 제2 중간 전극(CTE2_4), 및 제2 컨택 전극(CNE2_4), 및 제1 및 제2 발광 소자들(LD1, LD2)을 포함할 수 있다.
제1 발광 소자(LD1)는 제1 컨택 전극(CNE1_4)(또는, 제2 화소 전극) 및 제2 컨택 전극(CNE2_4)(또는, 제1 화소 전극) 사이에 순방향으로 연결되며, 제2 발광 소자(LD2)는 제1 컨택 전극(CNE1_4) 및 제2 중간 전극(CTE2_4)사이에 순방향으로 연결될 수 있다.
화소(PXL_9)의 제4 트랜지스터(T4)는 제2 중간 전극(CTE2_4) 및 제2 전원 라인(PL2)(또는, 제2 컨택 전극(CNE2_4)) 사이에 연결될 수 있다. 제4 트랜지스터(T4)의 제1 단자는 제2 중간 전극(CTE2_4)에 연결되고, 제4 트랜지스터(T4)의 제2 단자는 제2 전원 라인(PL2)(또는, 제2 컨택 전극(CNE2_4))에 연결될 수 있다.
화소(PXL_9)를 위한 계조값이 고계조인 경우, 제어 라인(CL)으로부터 제3 노드(N3)에 게이트-온 전압의 모드 신호(VSW)가 공급되며, 화소(PXL_9)의 제4 트랜지스터(T4)는 게이트-온 전압의 모드 신호(VSW)에 응답하여 턴-온되어 제2 중간 전극(CTE2_4) 및 제2 전원 라인(PL2)(또는, 제2 컨택 전극(CNE2_4))을 전기적으로 연결할 수 있다. 이 경우, 발광부(EMU)로 인가되는 구동 전류는 제1 및 제2 발광 소자들(LD1, LD2)(또는, 제1 및 제2 직렬단들(SET1, SET2))을 통해 흐를 수 있다. 예를 들어, 8개의 발광 소자(LD)가 유효하게 발광할 수 있다.
이와 달리, 화소(PXL_9)를 위한 계조값이 저계조인 경우, 제어 라인(CL)으로부터 제3 노드(N3)에 게이트-오프 전압의 모드 신호(VSW)가 공급되며, 화소(PXL_9)의 제4 트랜지스터(T4)는 게이트-오프 전압의 모드 신호(VSW)에 응답하여 턴-오프되어 제2 중간 전극(CTE2_4) 및 제2 전원 라인(PL2)(또는, 제2 컨택 전극(CNE2_4))을 전기적으로 분리할 수 있다. 이 경우, 발광부(EMU)로 인가되는 구동 전류는 제1 발광 소자(LD1)(또는, 제1 직렬단(SET1))에만 흐르고, 제2 발광 소자(LD2)(또는, 제2 직렬단(SET2))에는 흐르지 않을 수 있다. 예를 들어, 4개의 발광 소자(LD)만이 유효하게 발광할 수 있다.
상술한 바와 같이, 발광부들(EMU_3, EMU_4)이 병렬 연결된 발광 소자(LD)들만을 포함하는 경우에도, 스위칭 회로(SWC)를 통해 유효하게 발광하는 발광 소자(LD)의 개수가 조절될 수 있다.
본 발명의 기술 사상은 전술한 실시예에 따라 구체적으로 기술되었으나, 상기 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 지식을 가진 자라면 본 발명의 기술 사상의 범위 내에서 다양한 변형 예가 가능함을 이해할 수 있을 것이다.
본 발명의 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라, 특허 청구범위에 의해 정해져야만 할 것이다. 또한, 특허 청구범위의 의미 및 범위, 그리고 그 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
100: 표시 장치
110: 표시부
120: 게이트 구동부
130: 데이터 구동부
131, 132: 제1 및 제2 구동부들
140: 타이밍 제어부
141, 142: 제1 및 제2 데이터 처리부들
CNE: 컨택 전극
CST: 스토리지 커패시터
CTE: 중간 전극
LD: 발광 소자
PL1, PL2: 제1 및 제2 전원 라인들
PXL: 화소
T: 트랜지스터

Claims (20)

  1. 화소를 포함하고, 상기 화소는,
    제1 전극, 제2 전극, 및 중간 전극;
    상기 제1 전극 및 상기 제2 전극 사이에서 상기 중간 전극을 통해 적어도 일부가 상호 직렬 연결되는 발광 소자들;
    제1 전원 라인 및 제2 전원 라인 사이에서 상기 발광 소자들에 구동 전류를 제공하는 구동 트랜지스터; 및
    상기 발광 소자들 중 일부에 병렬 연결되되 상기 발광 소자들 중 나머지 일부와 직렬 연결되는 제1 스위칭 트랜지스터를 포함하는, 표시 장치.
  2. 제1 항에 있어서, 상기 제1 전극은 상기 구동 트랜지스터를 통해 상기 제1 전원 라인에 전기적으로 연결되고,
    상기 제2 전극은 상기 제2 전원 라인에 전기적으로 연결되는, 표시 장치.
  3. 제2 항에 있어서, 상기 화소는,
    상기 제1 스위칭 트랜지스터의 제2 전극 및 상기 제1 스위칭 트랜지스터의 게이트 전극 사이에 형성되는 홀드 커패시터; 및
    상기 제1 스위칭 트랜지스터의 게이트 전극에 모드 신호를 전달하는 제2 스위칭 트랜지스터를 더 포함하고,
    상기 제1 스위칭 트랜지스터의 제1 전극은 상기 중간 전극에 전기적으로 연결되는, 표시 장치.
  4. 제3 항에 있어서, 상기 제1 스위칭 트랜지스터의 제2 전극은 상기 제2 전원 라인에 전기적으로 연결되는, 표시 장치.
  5. 제3 항에 있어서,
    영상 데이터에 포함된 계조값이 기준 계조값보다 작은지 여부를 판단하여 판단 결과를 출력하는 데이터 처리부; 및
    상기 데이터 처리부의 상기 판단 결과에 기초하여 상기 제1 스위칭 트랜지스터를 턴-온 또는 턴-오프시키는 상기 모드 신호를 생성하는 구동부를 더 포함하는, 표시 장치.
  6. 제5 항에 있어서, 상기 계조값이 상기 기준 계조값보다 작은 경우 상기 제1 스위칭 트랜지스터가 턴-온되고, 상기 발광 소자들 중 상기 일부는 비발광하고 상기 발광 소자들 중 나머지 일부는 발광하는, 표시 장치.
  7. 제5 항에 있어서, 상기 계조값이 상기 기준 계조값보다 크거나 같은 경우 상기 제1 스위칭 트랜지스터가 턴-오프되고, 상기 발광 소자들 모두가 발광하는, 표시 장치.
  8. 제1 항에 있어서, 상기 화소는, 제1 중간 전극, 제2 중간 전극, 및 제3 중간 전극을 포함하고,
    상기 발광 소자들은,
    상기 제1 전극 및 상기 제1 중간 전극 사이에 전기적으로 연결되는 제1 발광 소자;
    상기 제1 중간 전극 및 상기 제2 중간 전극 사이에 전기적으로 연결되는 제2 발광 소자;
    상기 제2 중간 전극 및 상기 제3 중간 전극 사이에 전기적으로 연결되는 제3 발광 소자; 및
    상기 제3 중간 전극 및 상기 제2 전극 사이에 전기적으로 연결되는 제4 발광 소자를 포함하는, 표시 장치.
  9. 제8 항에 있어서, 상기 제1 스위칭 트랜지스터는 턴-온되어 상기 제1 중간 전극 및 상기 제2 전원 라인을 전기적으로 연결하는, 표시 장치.
  10. 제8 항에 있어서, 상기 제1 스위칭 트랜지스터는 턴-온되어 상기 제2 중간 전극 및 상기 제2 전원 라인을 전기적으로 연결하는, 표시 장치.
  11. 제8 항에 있어서, 상기 제1 스위칭 트랜지스터는 턴-온되어 상기 제3 중간 전극 및 상기 제2 전원 라인을 전기적으로 연결하는, 표시 장치.
  12. 제1 항에 있어서, 상기 발광 소자들 각각은 무기 발광 다이오드를 포함하는, 표시 장치.
  13. 화소를 포함하고, 상기 화소는,
    제1 화소 전극, 제2 화소 전극, 및 중간 전극;
    상기 제1 화소 전극 및 상기 제2 화소 전극 사이에 전기적으로 연결되는 제1 발광 소자들;
    상기 중간 전극 및 상기 제2 화소 전극 사이에 전기적으로 연결되는 제2 발광 소자들;
    제1 전원 라인 및 제2 전원 라인 사이에서 상기 제1 화소 전극 또는 상기 제2 화소 전극에 구동 전류를 전달하는 구동 트랜지스터; 및
    상기 제1 화소 전극 및 상기 중간 전극을 전기적으로 연결하거나 분리하는 제1 스위칭 트랜지스터를 포함하는, 표시 장치.
  14. 제13 항에 있어서, 상기 제1 화소 전극은 상기 구동 트랜지스터를 통해 상기 제1 전원 라인에 전기적으로 연결되고,
    상기 제2 화소 전극은 상기 제2 전원 라인에 전기적으로 연결되는, 표시 장치.
  15. 제13 항에 있어서, 상기 제2 화소 전극은 상기 구동 트랜지스터를 통해 상기 제1 전원 라인에 전기적으로 연결되고,
    상기 제1 화소 전극은 상기 제2 전원 라인에 전기적으로 연결되는, 표시 장치.
  16. 제13 항에 있어서, 상기 제1 스위칭 트랜지스터가 턴-오프되는 경우 상기 제1 발광 소자들은 발광하되 상기 제2 발광 소자들은 비발광하며,
    상기 제1 스위칭 트랜지스터가 턴-온되는 경우 상기 제1 발광 소자들 및 상기 제2 발광 소자들은 발광하는, 표시 장치.
  17. 제13 항에 있어서, 상기 화소는,
    상기 제1 스위칭 트랜지스터의 제2 전극 및 상기 제1 스위칭 트랜지스터의 게이트 전극 사이에 형성되는 홀드 커패시터; 및
    상기 제1 스위칭 트랜지스터의 게이트 전극에 모드 신호를 전달하는 제2 스위칭 트랜지스터를 더 포함하는, 표시 장치.
  18. 제17 항에 있어서,
    영상 데이터에 포함된 계조값이 기준 계조값보다 작은지 여부를 판단하여 판단 결과를 출력하는 데이터 처리부; 및
    상기 데이터 처리부의 상기 판단 결과에 기초하여 상기 제1 스위칭 트랜지스터를 턴-온 또는 턴-오프시키는 상기 모드 신호를 생성하는 구동부를 더 포함하는, 표시 장치.
  19. 제18 항에 있어서, 상기 계조값이 상기 기준 계조값보다 작은 경우 상기 제1 스위칭 트랜지스터가 턴-온되는, 표시 장치.
  20. 제18 항에 있어서, 상기 계조값이 상기 기준 계조값보다 크거나 같은 경우 상기 제1 스위칭 트랜지스터가 턴-오프되는, 표시 장치.
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