KR20230020628A - 표시 장치 - Google Patents

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KR20230020628A
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노상용
이화랑
김귀현
최지연
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Abstract

표시 장치가 제공된다. 표시 장치는 표시 영역 및 비표시 영역을 포함한 기판, 상기 표시 영역에 제공된 제1 화소 영역 및 제2 화소 영역, 상기 제1 화소 영역 및 상기 제2 화소 영역에서 제1 방향으로 연장하는 스캔 라인들, 상기 제1 화소 영역에서 상기 제1 방향과 교차하는 제2 방향으로 연장하는 제1 서브 스캔 라인들, 상기 제1 화소 영역 및 상기 제2 화소 영역에서 상기 제2 방향으로 연장하는 제2 서브 스캔 라인들, 및 상기 비표시 영역에 제공되며 상기 제1 서브 스캔 라인들 및 상기 제2 서브 스캔 라인들과 전기적으로 연결된 패드부를 포함하며, 상기 스캔 라인들은 각각 제1 서브 스캔 라인들 또는 상기 제2 서브 스캔 라인들과 전기적으로 연결되고, 상기 제1 서브 스캔 라인들은 상기 제2 화소 영역과 비중첩한다.

Description

표시 장치 {DISPLAY DEVICE}
본 발명은 표시 장치에 관한 것이다.
최근 정보 디스플레이에 관한 관심이 고조됨에 따라, 표시 장치에 대한 연구 개발이 지속적으로 이루어지고 있다.
본 발명이 해결하고자 하는 과제는 충전율을 개선하여 신뢰성을 향상시킬 수 있는 표시 장치를 제공하는 것이다.
본 발명의 과제는 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치는 표시 영역 및 비표시 영역을 포함한 기판, 상기 표시 영역에 제공된 제1 화소 영역 및 제2 화소 영역, 상기 제1 화소 영역 및 상기 제2 화소 영역에서 제1 방향으로 연장하는 스캔 라인들, 상기 제1 화소 영역에서 상기 제1 방향과 교차하는 제2 방향으로 연장하는 제1 서브 스캔 라인들, 상기 제1 화소 영역 및 상기 제2 화소 영역에서 상기 제2 방향으로 연장하는 제2 서브 스캔 라인들, 및 상기 비표시 영역에 제공되며 상기 제1 서브 스캔 라인들 및 상기 제2 서브 스캔 라인들과 전기적으로 연결된 패드부를 포함하며, 상기 스캔 라인들은 각각 제1 서브 스캔 라인들 또는 상기 제2 서브 스캔 라인들과 전기적으로 연결되고, 상기 제1 서브 스캔 라인들은 상기 제2 화소 영역과 비중첩한다.
상기 제2 화소 영역의 상기 제2 서브 스캔 라인의 폭은 상기 제1 화소 영역의 상기 제2 서브 스캔 라인의 폭보다 클 수 있다.
상기 제2 화소 영역의 상기 제2 서브 스캔 라인의 폭은 상기 제1 화소 영역의 상기 제1 서브 스캔 라인의 폭보다 클 수 있다.
상기 제2 화소 영역의 상기 제2 서브 스캔 라인의 폭은 상기 제1 화소 영역의 상기 제1 서브 스캔 라인의 폭과 상기 제2 서브 스캔 라인의 폭의 합보다 클 수 있다.
상기 제1 화소 영역은 상기 제2 화소 영역과 상기 패드부 사이에 배치될 수 있다.
상기 표시 영역은 상기 제1 방향을 따라 연장된 중앙선을 기준으로 분할된 제1 영역 및 제2 영역을 포함하고, 상기 제1 영역은 상기 패드부와 상기 제2 영역 사이에 배치될 수 있다.
상기 제1 서브 스캔 라인들은 상기 제1 영역에 배치된 스캔 라인들과 전기적으로 연결되고, 상기 제2 서브 스캔 라인들은 상기 제2 영역에 배치된 스캔 라인들과 전기적으로 연결될 수 있다.
상기 제1 화소 영역 및 상기 제2 화소 영역에서 상기 제2 방향으로 연장하는 데이터 라인을 더 포함할 수 있다.
상기 제2 화소 영역의 상기 데이터 라인의 폭은 상기 제1 화소 영역의 상기 데이터 라인의 폭보다 클 수 있다.
상기 제2 화소 영역의 상기 제2 서브 스캔 라인의 폭은 상기 제1 화소 영역의 상기 제2 서브 스캔 라인의 폭과 실질적으로 동일할 수 있다.
상기 제2 화소 영역의 상기 제2 서브 스캔 라인의 폭은 상기 제1 화소 영역의 상기 제1 서브 스캔 라인의 폭과 실질적으로 동일할 수 있다.
상기 스캔 라인들은 각각 상기 제1 화소 영역과 상기 제2 화소 영역 사이에 컨택부를 통해 상기 제1 서브 스캔 라인들과 전기적으로 연결될 수 있다.
상기 표시 장치는 상기 표시 영역에 제공된 제3 화소 영역을 더 포함하고, 상기 제2 화소 영역은 상기 제1 화소 영역과 상기 제3 화소 영역 사이에 배치될 수 있다.
상기 제2 서브 스캔 라인들은 상기 제3 화소 영역에서 상기 제2 방향으로 연장할 수 있다.
상기 제3 화소 영역의 상기 제2 서브 스캔 라인의 폭은 상기 제2 화소 영역의 상기 제2 서브 스캔 라인의 폭과 실질적으로 동일할 수 있다.
상기 제3 화소 영역의 상기 제2 서브 스캔 라인의 폭은 상기 제1 화소 영역의 상기 제2 서브 스캔 라인의 폭보다 클 수 있다.
상기 스캔 라인들은 각각 상기 제2 화소 영역과 상기 제3 화소 영역 사이에 컨택부를 통해 상기 제2 서브 스캔 라인들과 전기적으로 연결될 수 있다.
상기 제1 서브 스캔 라인들은 상기 제3 화소 영역과 비중첩할 수 있다.
상기 표시 장치는 상기 제1 화소 영역 및 상기 제2 화소 영역에서 서로 이격된 제1 전극 및 제2 전극, 및 상기 제1 전극과 상기 제2 전극 사이에 배치된 발광 소자들을 더 포함할 수 있다.
상기 제1 전극과 상기 발광 소자들의 일단을 전기적으로 연결하는 제1 연결 전극, 및 상기 제2 전극과 상기 발광 소자들의 타단을 전기적으로 연결하는 제2 연결 전극을 더 포함할 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 실시예에 의하면, 표시 패널 하단의 화소들과 연결되는 제1 서브 스캔 라인들이 표시 패널 상단의 화소 영역에서 생략될 수 있다. 이에 따라, 표시 패널 상단의 화소들과 연결되는 제2 서브 스캔 라인들이 제1 서브 스캔 라인들이 생략된 공간만큼 배선 폭이 확장되어 저항이 감소될 수 있으므로 충전율을 개선할 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1 및 도 2는 일 실시예에 따른 발광 소자를 나타내는 사시도 및 단면도이다.
도 3 및 도 4는 일 실시예에 따른 표시 장치를 나타내는 평면도들이다.
도 5는 일 실시예에 따른 화소를 나타내는 회로도이다.
도 6은 일 실시예에 따른 제1 화소의 회로층을 나타내는 평면도이다.
도 7은 일 실시예에 따른 제2 화소 및/또는 제3 화소의 회로층을 나타내는 평면도이다.
도 8 및 도 9는 일 실시예에 따른 제4 화소의 회로층을 나타내는 평면도들이다.
도 10은 일 실시예에 따른 제1 화소, 제2 화소, 및/또는 제3 화소의 제2 스캔 라인들을 나타내는 평면도이다.
도 11은 도 6의 A-A' 선을 기준으로 자른 단면도이다.
도 12는 도 8의 B-B' 선을 기준으로 자른 단면도이다.
도 13은 도 9의 C-C' 선을 기준으로 자른 단면도이다.
도 14는 일 실시예에 따른 화소의 표시층을 나타내는 평면도이다.
도 15 및 도 16은 일 실시예에 따른 화소의 회로층과 표시층을 나타내는 단면도들이다.
도 17은 다른 실시예에 따른 제2 화소 및/또는 제3 화소의 회로층을 나타내는 평면도이다.
도 18은 다른 실시예에 따른 제1 화소, 제2 화소, 및/또는 제3 화소의 데이터 라인들을 나타내는 평면도이다.
도 19는 다른 실시예에 따른 제1 화소, 제2 화소, 및/또는 제3 화소의 제2 스캔 라인들을 나타내는 평면도이다.
본 발명의 이점 및 특징, 그리고 이를 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있다. 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자에 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
또한, "연결" 또는 "접속"이라 함은 물리적 및/또는 전기적인 연결 또는 접속을 포괄적으로 의미할 수 있다. 또한, 이는 직접적 또는 간접적인 연결 또는 접속과 일체형 또는 비일체형 연결 또는 접속을 포괄적으로 의미할 수 있다.
소자(elements) 또는 층이 다른 소자 또는 층의 "상(on)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성요소를 지칭한다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들에 대해 상세히 설명한다.
도 1 및 도 2는 일 실시예에 따른 발광 소자를 나타내는 사시도 및 단면도이다. 도 1 및 도 2에서는 기둥형 발광 소자(LD)를 도시하였으나, 발광 소자(LD)의 종류 및/또는 형상이 이에 한정되지는 않는다.
도 1 및 도 2를 참조하면, 발광 소자(LD)는 제1 반도체층(11), 활성층(12), 제2 반도체층(13), 및/또는 전극층(14)을 포함할 수 있다.
발광 소자(LD)는 일 방향을 따라 연장된 기둥 형상으로 형성될 수 있다. 발광 소자(LD)는 제1 단부(EP1)와 제2 단부(EP2)를 가질 수 있다. 발광 소자(LD)의 제1 단부(EP1)에는 제1 및 제2 반도체층들(11, 13) 중 하나가 배치될 수 있다. 발광 소자(LD)의 제2 단부(EP2)에는 제1 및 제2 반도체층들(11, 13) 중 나머지 하나가 배치될 수 있다. 예를 들어, 발광 소자(LD)의 제1 단부(EP1)에는 제1 반도체층(11)이 배치되고, 발광 소자(LD)의 제2 단부(EP2)에는 제2 반도체층(13)이 배치될 수 있다.
실시예에 따라, 발광 소자(LD)는 식각 방식 등을 통해 기둥 형상으로 제조된 발광 소자일 수 있다. 본 명세서에서, 기둥 형상이라 함은 원 기둥 또는 다각 기둥 등과 같이 종횡비가 1보다 큰 로드 형상(rod-like shape), 또는 바 형상(bar-like shape)을 포괄하며, 그 단면의 형상이 한정되는 것은 아니다.
발광 소자(LD)는 나노미터 스케일 내지 마이크로미터 스케일(nanometer scale to micrometer scale) 정도로 작은 크기를 가질 수 있다. 일 예로, 발광 소자(LD)는 각각 나노미터 스케일 내지 마이크로미터 스케일 범위의 직경(D)(또는, 폭) 및/또는 길이(L)를 가질 수 있다. 다만, 발광 소자(LD)의 크기가 이에 제한되는 것은 아니며, 발광 소자(LD)를 이용한 발광 장치를 광원으로 이용하는 각종 장치, 일 예로 표시 장치 등의 설계 조건에 따라 발광 소자(LD)의 크기는 다양하게 변경될 수 있다.
제1 반도체층(11)은 제1 도전형의 반도체층일 수 있다. 예를 들어, 제1 반도체층(11)은 p형 반도체층을 포함할 수 있다. 일 예로, 제1 반도체층(11)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 적어도 하나의 반도체 재료를 포함하며, Mg 등과 같은 제1 도전형 도펀트가 도핑된 p형 반도체층을 포함할 수 있다. 다만, 제1 반도체층(11)을 구성하는 물질이 이에 한정되는 것은 아니며, 이외에도 다양한 물질이 제1 반도체층(11)을 구성할 수 있다.
활성층(12)은 제1 반도체층(11)과 제2 반도체층(13) 사이에 배치되며, 단일 양자 우물(single-quantum well) 또는 다중 양자 우물(multi-quantum well) 구조로 형성될 수 있다. 활성층(12)의 위치는 발광 소자(LD)의 종류에 따라 다양하게 변경될 수 있다. 실시예에 따라, AlGaN, InAlGaN 등의 물질이 활성층(12)을 형성하는 데에 이용될 수 있으며, 이외에도 다양한 물질이 활성층(12)을 구성할 수 있다. 활성층(12)의 상부 및/또는 하부에는 도전성 도펀트가 도핑된 클래드층(미도시)이 형성될 수 있다. 일 예로, 클래드층은 AlGaN 또는 InAlGaN으로 형성될 수 있다.
제2 반도체층(13)은 활성층(12) 상에 배치되며, 제1 반도체층(11)과 상이한 타입의 반도체층을 포함할 수 있다. 제2 반도체층(13)은 n형 반도체층을 포함할 수 있다. 일 예로, 제2 반도체층(13)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 어느 하나의 반도체 재료를 포함하며, Si, Ge, Sn 등과 같은 제2 도전형 도펀트가 도핑된 n형 반도체층을 포함할 수 있다. 다만, 제2 반도체층(13)을 구성하는 물질이 이에 한정되는 것은 아니며, 이외에도 다양한 물질로 제2 반도체층(13)을 구성할 수 있다.
발광 소자(LD)의 양단에 문턱 전압 이상의 전압을 인가하게 되면, 활성층(12)에서 전자-정공 쌍이 결합하면서 발광 소자(LD)가 발광하게 된다. 이러한 원리를 이용하여 발광 소자(LD)의 발광을 제어함으로써, 발광 소자(LD)를 표시 장치의 화소를 비롯한 다양한 발광 장치의 광원으로 이용할 수 있다.
전극층(14)은 발광 소자(LD)의 제1 단부(EP1) 및/또는 제2 단부(EP2) 상에 배치될 수 있다. 도 2에서는 제1 반도체층(11) 상에 전극층(14)이 형성되는 경우를 예시하였으나, 반드시 이에 제한되는 것은 아니다. 예를 들어, 제2 반도체층(13) 상에 별도의 전극층이 더 배치될 수 있다.
전극층(14)은 투명한 금속 또는 투명한 금속 산화물을 포함할 수 있다. 일 예로, 전극층(14)은 인듐 주석 산화물(ITO), 인듐 아연 산화물(IZO), 및 인듐 주석 아연 산화물(ITZO) 중 적어도 하나를 포함할 수 있으나, 반드시 이에 제한되는 것은 아니다. 이와 같이, 전극층(14)이 투명한 금속 또는 투명한 금속 산화물로 이루어지는 경우, 발광 소자(LD)의 활성층(12)에서 생성된 광이 전극층(14)을 통과하여 발광 소자(LD)의 외부로 방출될 수 있다.
발광 소자(LD)는 표면에 형성된 절연막(INF)을 더 포함할 수 있다. 절연막(INF)은 제1 반도체층(11), 활성층(12), 제2 반도체층(13), 및/또는 전극층(14)의 표면 상에 직접 배치될 수 있다. 절연막(INF)은 서로 다른 극성을 가지는 발광 소자(LD)의 제1 및 제2 단부들(EP1, EP2)을 노출할 수 있다. 실시예에 따라, 절연막(INF)은 발광 소자(LD)의 제1 및 제2 단부들(EP1, EP2)에 인접한 전극층(14) 및/또는 제2 반도체층(13)의 측부를 노출할 수 있다.
절연막(INF)은 알루미늄 산화물(AlOx), 알루미늄 질화물(AlNx), 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 지르코늄 산화물(ZrOx), 하프늄 산화물(HfOx), 및 티타늄 산화물(TiOx) 중 적어도 하나를 포함할 수 있다. 예를 들어, 절연막(INF)은 이중층으로 구성되며, 상기 이중층을 구성하는 각 층은 서로 상이한 물질을 포함할 수 있다. 이 경우, 절연막(INF)의 이중층을 구성하는 각 층은 서로 다른 공정에 의해 형성될 수 있다. 일 실시예에서, 절연막(INF)은 알루미늄 산화물(AlOx)과 실리콘 산화물(SiOx)로 구성된 이중층으로 구성될 수 있으나, 반드시 이에 제한되는 것은 아니다. 실시예에 따라, 절연막(INF)은 생략될 수도 있다.
발광 소자(LD)의 표면 상에 절연막(INF)이 제공되는 경우, 활성층(12)이 적어도 하나의 전극(예를 들어, 발광 소자(LD)의 양단에 연결되는 전극들 중 적어도 하나의 전극) 등과 단락되는 것이 방지될 수 있다. 이에 따라, 발광 소자(LD)의 전기적 안정성을 확보할 수 있다. 또한, 발광 소자(LD)의 표면 결함을 최소화하여 수명 및 효율을 향상시킬 수 있다.
상술한 발광 소자(LD)를 포함한 발광 장치는 표시 장치를 비롯하여 광원을 필요로 하는 다양한 종류의 장치에서 이용될 수 있다. 예를 들어, 표시 패널의 각 화소 내에 발광 소자들(LD)을 배치하고, 발광 소자들(LD)을 각 화소의 광원으로 이용할 수 있다. 다만, 발광 소자(LD)의 적용 분야가 상술한 예에 한정되는 것은 아니다. 예를 들어, 발광 소자(LD)는 조명 장치 등과 같이 광원을 필요로 하는 다른 종류의 장치에도 이용될 수 있다.
도 3 및 도 4는 일 실시예에 따른 표시 장치를 나타내는 평면도들이다.
도 3 및 도 4에서는 도 1 및 도 2의 실시예들에서 설명한 발광 소자(LD)를 광원으로서 이용할 수 있는 전자 장치의 일 예로서, 표시 장치(DD), 특히 표시 장치(DD)에 구비되는 표시 패널(DP)을 도시하기로 한다.
설명의 편의를, 위해 평면상 X축 방향을 제1 방향(DR1)으로, Y축 방향을 제2 방향(DR2)으로, 제1 방향(DR1) 및 제2 방향(DR2)과 교차하는 Z축 방향을 제3 방향(DR3)으로, 제1 방향(DR1)과 제2 방향(DR2) 사이의 사선 방향을 제4 방향(DR4)으로, 제1 방향(DR1)의 반대 방향과 제2 방향(DR2) 사이의 사선 방향을 제5 방향(DR5)으로 표시하였다.
도 3 및 도 4를 참조하면, 일 실시예에 따른 표시 장치(DD)는 화소들(PXL)을 포함하는 기판(SUB)을 포함할 수 있다.
기판(SUB)은 표시 패널(DP)의 베이스 부재를 구성하는 것으로서, 경성 또는 연성의 기판이나 필름일 수 있다. 일 예로, 기판(SUB)은 유리 또는 강화 유리로 이루어진 경성 기판, 플라스틱 또는 금속 재질의 연성 기판(또는, 박막 필름)으로 이루어질 수 있으며, 기판(SUB)의 재료 및/또는 물성이 특별히 한정되지는 않는다.
표시 패널(DP) 및 이를 형성하기 위한 기판(SUB)은 영상을 표시하기 위한 표시 영역(DA) 및 표시 영역(DA)을 제외한 비표시 영역(NDA)을 포함할 수 있다.
표시 영역(DA)은 제1 화소 영역(A1), 제2 화소 영역(A2), 제3 화소 영역(A3), 및 제4 화소 영역(A4)으로 구획될 수 있다. 제1 내지 제3 화소 영역(A1, A2, A3)은 제2 방향(DR2)을 따라 제공될 수 있다. 예를 들어, 제1 화소 영역(A1)은 패드부(PD)와 제2 화소 영역(A2) 사이에 배치될 수 있다. 또한, 제2 화소 영역(A2)은 제1 화소 영역(A1)과 제3 화소 영역(A3) 사이에 배치될 수 있다.
제4 화소 영역(A4)은 제1 화소 영역(A1)과 제2 화소 영역(A2) 사이에 배치될 수 있다. 또한, 제4 화소 영역(A4)은 제2 화소 영역(A2)과 제3 화소 영역(A3) 사이에 배치될 수 있다. 제4 화소 영역(A4)은 컨택부들(CNT)을 포함할 수 있다. 컨택부들(CNT)은 제4 화소 영역(A4)에만 선택적으로 제공될 수 있다. 즉, 제1 내지 제3 화소 영역(A1, A2, A3)은 컨택부들(CNT)을 포함하지 않을 수 있다.
일 예로, 컨택부들(CNT)은 제1 화소 영역(A1)과 제2 화소 영역(A2) 사이에서 제4 방향(DR4)을 따라 배열될 수 있다. 또한, 컨택부들(CNT)은 제2 화소 영역(A2)과 제3 화소 영역(A3) 사이에서 제5 방향(DR5)을 따라 배열될 수 있으나, 반드시 이에 제한되는 것은 아니다.
제1 내지 제4 화소 영역들(A1, A2, A3, A4) 중 적어도 하나의 영역은 나머지 영역과 상이한 크기 또는 면적을 가질 수 있다. 일 예로, 제4 화소 영역(A4)은 제1 화소 영역(A1), 제2 화소 영역(A2), 및/또는 제3 화소 영역(A3)보다 작은 크기 또는 면적을 가질 수 있다. 또한, 제2 화소 영역(A2)은 제1 화소 영역(A1), 제3 화소 영역(A3), 및/또는 제4 화소 영역(A4)보다 큰 크기 또는 면적을 가질 수 있으나, 반드시 이에 제한되는 것은 아니다.
제1 화소 영역(A1)에는 제1 화소(PXL1)가 배치되고, 제2 화소 영역(A2)에는 제2 화소(PXL2)가 배치되고, 제3 화소 영역(A3)에는 제3 화소(PXL3)가 배치되고, 제4 화소 영역(A4)에는 제4 화소(PXL4)가 배치될 수 있다. 각 화소들(PXL)은 스트라이프(stripe) 또는 펜타일(PENTILE™) 배열 구조 등에 따라 규칙적으로 배열될 수 있다. 다만, 화소들(PXL)의 배열 구조가 이에 한정되지는 않으며, 화소들(PXL)은 다양한 구조 및/또는 방식으로 표시 영역(DA)에 배열될 수 있다.
표시 영역(DA)에는 화소들(PXL)과 전기적으로 연결된 신호 라인들이 더 배치될 수 있다. 예를 들어, 표시 영역(DA)에는 각 화소들(PXL)에 신호(일 예로, 스캔 신호 및/또는 제어 신호)를 전달하는 스캔 라인들(SC)이 더 배치될 수 있다. 스캔 라인들(SC)은 제1 스캔 라인들(S1)과 제2 스캔 라인들(S2)을 포함할 수 있다. 예를 들어, 화소들(PXL)은 각각 하나의 제1 스캔 라인(S1)과 두 개의 제2 스캔 라인(S2)을 포함할 수 있다.
제1 스캔 라인들(S1)은 각각 표시 영역(DA)에서 제1 방향(DR1)으로 연장하며, 제2 방향(DR2)을 따라 순차적으로 배열될 수 있다. 제1 스캔 라인들(S1)은 동일한 화소 행에 배열된 화소들(PXL)에 공통으로 연결될 수 있다.
제2 스캔 라인들(S2)은 각각 표시 영역(DA)에서 제2 방향(DR2)으로 연장하며, 제1 방향(DR1)을 따라 순차적으로 배열될 수 있다. 제2 스캔 라인들(S2)은 패드부(PD)의 패드들(P)을 통해 구동부(미도시)와 전기적으로 연결되어 상기 구동부로부터 소정의 신호를 공급받을 수 있다.
제2 스캔 라인들(S2)은 제1 서브 스캔 라인(S2_1)과 제2 서브 스캔 라인(S2_2)을 포함할 수 있다. 제1 서브 스캔 라인(S2_1)과 제2 서브 스캔 라인(S2_2)은 제2 방향(DR2)으로 연장하며, 제1 방향(DR1)을 따라 교번하여 배열될 수 있다.
제1 스캔 라인들(S1)은 각각 제4 화소 영역(A4)에 제공된 컨택부(CNT)를 통해 제2 스캔 라인들(S2) 중 적어도 일부와 전기적으로 연결될 수 있다. 예를 들어, 제1 스캔 라인들(S1)의 일부는 제1 서브 스캔 라인(S2_1)과 전기적으로 연결되고, 제1 스캔 라인들(S1)의 나머지 일부는 제2 서브 스캔 라인(S2_2)과 전기적으로 연결될 수 있다.
일 실시예에서, 표시 영역(DA)은 제1 방향(DR1)을 따라 연장된 중앙선(ML)을 기준으로 분할된 제1 영역(DA1)과 제2 영역(DA2)을 포함할 수 있다. 제1 영역(DA1)은 패드부(PD)와 제2 영역(DA2) 사이에 배치될 수 있다. 즉, 제1 영역(DA1)은 표시 패널(DP)의 하단을 의미하고, 제2 영역(DA2)은 표시 패널(DP)의 상단을 의미할 수 있다.
제1 영역(DA1)의 제1 스캔 라인들(S1)은 각각 제1 서브 스캔 라인들(S2_1)과 전기적으로 연결되고, 제2 영역(DA2)의 제1 스캔 라인들(S1)은 각각 제2 서브 스캔 라인들(S2_2)과 전기적으로 연결될 수 있다. 즉, 제1 서브 스캔 라인들(S2_1)은 제1 영역(DA1) 즉, 표시 패널(DP) 하단의 화소들(PXL)과 연결되고, 제2 서브 스캔 라인들(S2_2)은 제2 영역(DA2) 즉, 표시 패널(DP) 상단의 화소들(PXL)과 연결될 수 있다.
제1 영역(DA1)의 제1 스캔 라인들(S1)은 각각 제1 화소 영역(A1)과 제2 화소 영역(A2) 사이에 배치된 컨택부들(CNT)을 통해 제1 서브 스캔 라인(S2_1)과 전기적으로 연결될 수 있다. 또한, 제2 영역(DA2)의 제1 스캔 라인들(S1)은 각각 제2 화소 영역(A2)과 제3 화소 영역(A3) 사이에 배치된 컨택부들(CNT)을 통해 제2 서브 스캔 라인들(S2_2)과 전기적으로 연결될 수 있다.
일 실시예에서, 제1 서브 스캔 라인들(S2_1)은 제1 화소 영역(A1)에 배치되며, 제1 화소 영역(A1)에서 제2 방향(DR2)으로 연장할 수 있다. 제1 서브 스캔 라인들(S2_1)은 제4 화소 영역(A4)까지 연장하여, 제4 화소 영역(A4)에 제공된 컨택부(CNT)를 통해 제1 영역(DA1)의 제1 스캔 라인들(S1)과 전기적으로 연결될 수 있다. 제1 서브 스캔 라인들(S2_1)은 제2 화소 영역(A2) 및/또는 제3 화소 영역(A3)에서 생략될 수 있다. 즉, 제1 서브 스캔 라인들(S2_1)은 제2 화소 영역(A2) 및/또는 제3 화소 영역(A3)과 비중첩할 수 있다.
제2 서브 스캔 라인들(S2_2)은 제1 내지 제4 화소 영역들(A1, A2, A3, A4)에 배치되며, 제1 내지 제4 화소 영역들(A1, A2, A3, A4)에서 제2 방향(DR2)으로 연장할 수 있다. 제2 서브 스캔 라인들(S2_2)은 제4 화소 영역(A4)에 제공된 컨택부(CNT)를 통해 제2 영역(DA2)의 제1 스캔 라인들(S1)과 전기적으로 연결될 수 있다. 제2 서브 스캔 라인들(S2_2)은 제1 서브 스캔 라인들(S2_1)이 제2 화소 영역(A2) 및/또는 제3 화소 영역(A3)에서 생략된 공간만큼 배선 폭이 확장될 수 있다. 이에 따라, 제2 영역(DA2) 즉, 표시 패널(DP) 상단의 스캔 라인들의 저항이 감소되어 충전율을 개선할 수 있다. 이에 대한 상세한 설명은 도 6 내지 도 10을 참조하여 후술하기로 한다.
실시예에 따라, 화소들(PXL)은 제1 색의 광을 방출하는 제1 서브 화소들, 제2 색의 광을 방출하는 제2 서브 화소들, 및 제3 색의 광을 방출하는 제3 서브 화소들을 포함할 수 있다. 서로 인접하도록 배치된 적어도 하나의 상기 제1 내지 제3 서브 화소들은 다양한 색의 광을 방출할 수 있는 하나의 화소 유닛을 구성할 수 있다. 예를 들어, 상기 제1 내지 제3 서브 화소들은 각각 소정 색의 광을 방출하는 서브 화소일 수 있다. 실시예에 따라, 상기 제1 서브 화소는 적색의 광을 방출하는 적색 화소일 수 있고, 상기 제2 서브 화소는 녹색의 광을 방출하는 녹색 화소일 수 있으며, 상기 제3 서브 화소는 청색의 광을 방출하는 청색 화소일 수 있으나, 이에 한정되지는 않는다. 다만, 화소들(PXL)의 색상, 종류 및/또는 개수 등이 이에 제한되는 것은 아니며, 다양하게 변경될 수 있다.
화소(PXL)는 소정의 제어 신호(일 예로, 주사 신호 및 데이터 신호) 및/또는 소정의 전원(일 예로, 제1 전원 및 제2 전원)에 의해 구동되는 적어도 하나의 광원을 포함할 수 있다. 일 실시예에서, 상기 광원은 도 1 및 도 2의 실시예들 중 어느 하나의 실시예에 의한 적어도 하나의 발광 소자(LD), 일 예로, 나노미터 스케일 내지 마이크로미터 스케일 정도로 작은 크기를 가지는 초소형 기둥형 발광 소자들(LD)을 포함할 수 있다. 다만, 반드시 이에 제한되는 것은 아니며, 이외에도 다양한 종류의 발광 소자(LD)가 화소(PXL)의 광원으로 이용될 수 있다.
일 실시예에서, 각각의 화소(PXL)는 능동형 화소로 구성될 수 있다. 다만, 표시 장치에 적용될 수 있는 화소들(PXL)의 종류, 구조 및/또는 구동 방식이 특별히 한정되지는 않는다. 예를 들어, 각각의 화소(PXL)는 다양한 구조 및/또는 구동 방식이 수동형 또는 능동형 발광 표시 장치의 화소로 구성될 수 있다.
비표시 영역(NDA)은 표시 영역(DA)의 적어도 일측에 제공될 수 있다. 비표시 영역(NDA)은 표시 영역(DA)의 가장자리를 둘러쌀 수 있다.
비표시 영역(NDA)에는 표시 영역(DA)의 화소들(PXL)에 연결되는 각종 배선부(LP), 및/또는 패드부(PD)가 배치될 수 있다.
배선부(LP)는 비표시 영역(NDA)에 제공되며, 패드부(PD)와 화소들(PXL)을 전기적으로 연결할 수 있다. 배선부(LP)는 각 화소(PXL)에 신호를 제공하며 각 화소(PXL)에 연결된 신호 라인들, 일 예로, 스캔 라인, 데이터 라인, 발광 제어 라인 등과 연결되는 팬아웃(fan-out) 라인을 포함할 수 있다. 또한, 배선부(LP)는 각 화소(PXL)의 전기적 특성 변화를 실시간으로 보상하기 위하여 각 화소(PXL)에 연결된 신호 라인들, 일 예로, 제어 라인, 센싱 라인 등과 연결되는 팬아웃 라인을 포함할 수 있다.
패드부(PD)는 패드들(P)을 포함할 수 있다. 패드들(P)은 표시 영역(DA)에 제공된 화소들(PXL) 및/또는 내장 회로부를 구동하기 위한 구동 전원들 및 신호들을 공급(또는 전달)할 수 있다.
표시 장치(DD)는 패드부(PD)를 통해 표시 패널(DP)에 연결되는 회로 기판(미도시)을 더 포함할 수 있다. 상기 회로 기판은 연성 회로 기판일 수 있으나, 반드시 이에 제한되는 것은 아니다.
도 5는 일 실시예에 따른 화소를 나타내는 회로도이다.
실시예에 따라, 도 5에 도시된 화소(PXL)는 도 3 및 도 4의 표시 패널(DP)에 구비된 제1 내지 제4 화소들(PXL1, PXL2, PXL3, PXL4) 중 어느 하나일 수 있다. 제1 내지 제4 화소들(PXL1, PXL2, PXL3, PXL4)은 실질적으로 서로 동일 또는 유사한 구조를 가질 수 있다.
도 5를 참조하면, 화소(PXL)는 데이터 신호에 대응하는 휘도의 광을 생성하기 위한 발광부(EMU), 및 발광부(EMU)를 구동하기 위한 화소 회로(PXC)를 포함할 수 있다.
발광부(EMU)는 제1 전원(VDD)과 제2 전원(VSS)의 사이에 연결된 적어도 하나의 발광 소자(LD)를 포함할 수 있다. 예를 들어, 발광부(EMU)는 화소 회로(PXC) 및 제1 전원 라인(PL1)을 경유하여 제1 전원(VDD)에 연결되는 제1 전극(ELT1), 제2 전원 라인(PL2)을 통해 제2 전원(VSS)에 연결되는 제2 전극(ELT2), 및 제1 및 제2 전극들(ELT1, ELT2)의 사이에 전기적으로 연결되는 발광 소자들(LD)을 포함할 수 있다. 일 실시예에서, 제1 전극(ELT1)은 애노드 전극이고, 제2 전극(ELT2)은 캐소드 전극일 수 있다.
발광 소자들(LD) 각각은 제1 전극(ELT1) 및/또는 화소 회로(PXC)를 통해 제1 전원(VDD)에 연결되는 제1 단부 및 제2 전극(ELT2)을 통해 제2 전원(VSS)에 연결되는 제2 단부를 포함할 수 있다. 즉, 발광 소자들(LD)은 제1 및 제2 전극들(ELT1, ELT2)의 사이에 순방향으로 연결될 수 있다. 제1 전원(VDD)과 제2 전원(VSS)의 사이에 순방향으로 연결된 각각의 발광 소자(LD)는 각각의 유효 광원을 구성하고, 이러한 유효 광원들이 모여 화소(PXL)의 발광부(EMU)를 구성할 수 있다.
제1 전원(VDD)과 제2 전원(VSS)은 발광 소자들(LD)이 발광할 수 있도록 서로 다른 전위를 가질 수 있다. 일 예로, 제1 전원(VDD)은 고전위 전원으로 설정되고, 제2 전원(VSS)은 저전위 전원으로 설정될 수 있다. 이때, 제1 전원(VDD)과 제2 전원(VSS)의 전위 차는 적어도 화소(PXL)의 발광 기간 동안 발광 소자들(LD)의 문턱 전압 이상으로 설정될 수 있다.
각각의 발광부(EMU)를 구성하는 발광 소자들(LD)의 일 단부는 발광부(EMU)의 일 전극(일 예로, 각 화소(PXL)의 제1 전극(ELT1))을 통해 화소 회로(PXC)에 공통으로 연결되며, 화소 회로(PXC) 및 제1 전원 라인(PL1)을 통해 제1 전원(VDD)에 연결될 수 있다. 발광 소자들(LD)의 타 단부는 발광부(EMU)의 다른 전극(일 예로, 각 화소(PXL)의 제2 전극(ELT2)) 및 제2 전원 라인(PL2)을 통해 제2 전원(VSS)에 공통으로 연결될 수 있다.
발광 소자들(LD)은 해당 화소 회로(PXC)를 통해 공급되는 구동 전류에 대응하는 휘도로 발광할 수 있다. 예를 들어, 각각의 프레임 기간 동안 화소 회로(PXC)는 해당 프레임에서 표현할 계조 값에 대응하는 구동 전류를 발광부(EMU)으로 공급할 수 있다. 발광부(EMU)로 공급된 구동 전류는 순방향으로 연결된 발광 소자들(LD)에 나뉘어 흐를 수 있다. 이에 따라, 각각의 발광 소자(LD)가 그에 흐르는 전류에 상응하는 휘도로 발광하면서, 발광부(EMU)가 구동 전류에 대응하는 휘도의 광을 방출할 수 있다.
화소 회로(PXC)는 제1 전원(VDD)과 제1 전극(ELT1)의 사이에 연결될 수 있다. 화소 회로(PXC)는 해당 화소(PXL)의 스캔 라인(Si) 및 데이터 라인(Dj)에 연결될 수 있다. 일 예로, 화소(PXL)가 표시 영역(DA)의 i(i는 자연수)번째 수평 라인(행) 및 j(j는 자연수)번째 수직 라인(열)에 배치되는 경우, 화소 회로(PXC)는 표시 영역(DA)의 i번째 스캔 라인(Si) 및 j번째 데이터 라인(Dj)에 연결될 수 있다.
실시예에 따라, 화소 회로(PXC)는 트랜지스터들(T1, T2, T3)과 적어도 하나의 스토리지 커패시터(Cst)를 포함할 수 있다.
제1 트랜지스터(T1)는 제1 전원(VDD)과 발광부(EMU)의 사이에 연결될 수 있다. 예를 들어, 제1 트랜지스터(T1)의 제1 전극(일 예로, 드레인 전극)은 제1 전원(VDD)에 연결되고, 제1 트랜지스터(T1)의 제2 전극(일 예로, 소스 전극)은 제1 전극(ELT1)에 연결될 수 있다. 제1 트랜지스터(T1)의 게이트 전극은 제1 노드(N1)에 연결될 수 있다. 이러한 제1 트랜지스터(T1)는 제1 노드(N1)의 전압에 대응하여 발광부(EMU)로 공급되는 구동 전류를 제어할 수 있다. 즉, 제1 트랜지스터(T1)는 화소(PXL)의 구동 전류를 제어하는 구동 트랜지스터일 수 있다.
제2 트랜지스터(T2)는 데이터 라인(Dj)과 제1 노드(N1)의 사이에 연결될 수 있다. 예를 들어, 제2 트랜지스터(T2)의 제1 전극은 데이터 라인(Dj)에 연결되고, 제2 트랜지스터(T2)의 제2 전극은 제1 노드(N1)에 연결될 수 있다. 제2 트랜지스터(T2)의 게이트 전극은 스캔 라인(Si)에 연결될 수 있다. 이러한 제2 트랜지스터(T2)는 스캔 라인(Si)으로부터 게이트-온 전압(일 예로, 로우 레벨 전압)의 주사 신호(SSi)가 공급될 때 턴-온되어, 데이터 라인(Dj)과 제1 노드(N1)를 전기적으로 연결할 수 있다.
각각의 프레임 기간마다 해당 프레임의 데이터 신호(DSj)가 데이터 라인(Dj)으로 공급되고, 데이터 신호(DSj)는 게이트-온 전압의 주사 신호(SSi)가 공급되는 기간 동안 턴-온된 제2 트랜지스터(T2)를 통해 제1 노드(N1)로 전달될 수 있다. 즉, 제2 트랜지스터(T2)는 각각의 데이터 신호(DSj)를 화소(PXL)의 내부로 전달하기 위한 스위칭 트랜지스터일 수 있다.
제3 트랜지스터(T3)는 제1 트랜지스터(T1)와 센싱 라인(SLj)의 사이에 연결될 수 있다. 예를 들어, 제3 트랜지스터(T3)의 일 전극은 제1 전극(ELT1)에 연결된 제1 트랜지스터(T1)의 제2 전극(일 예로, 소스 전극)에 연결되고, 제3 트랜지스터(T3)의 다른 전극은 센싱 라인(SLj)에 연결될 수 있다. 한편, 센싱 라인(SLj)이 생략되는 경우 제3 트랜지스터(T3)의 다른 전극은 데이터 라인(Dj)에 연결될 수도 있다.
제3 트랜지스터(T3)의 게이트 전극은 센싱 제어선(SCLi)에 연결될 수 있다. 센싱 제어선(SCLi)이 생략되는 경우, 제3 트랜지스터(T3)의 게이트 전극은 스캔 라인(Si)에 연결될 수도 있다. 이와 같은 제3 트랜지스터(T3)는 소정의 센싱 기간 동안 센싱 제어선(SCLi)으로 공급되는 게이트-온 전압(일 예로, 하이 레벨 전압)의 센싱 제어 신호(SCSi)에 의해 턴-온되어 센싱 라인(SLj)과 제1 트랜지스터(T1)를 전기적으로 연결할 수 있다.
실시예에 따라, 센싱 기간은 표시 영역(DA)에 배치된 화소들(PXL) 각각의 특성(일 예로, 제1 트랜지스터(T1)의 문턱 전압 등)을 추출하는 기간일 수 있다. 상기 센싱 기간 동안 데이터 라인(Dj) 및 제2 트랜지스터(T2)를 통해 제1 노드(N1)에 제1 트랜지스터(T1)가 턴-온될 수 있는 소정의 기준 전압을 공급하거나, 각각의 화소(PXL)를 전류원 등에 연결함에 의해 제1 트랜지스터(T1)를 턴-온시킬 수 있다. 또한, 제3 트랜지스터(T3)로 게이트-온 전압의 센싱 제어 신호(SCSi)를 공급하여 제3 트랜지스터(T3)를 턴-온시킴에 의해 제1 트랜지스터(T1)를 센싱 라인(SLj)에 연결할 수 있다. 이후, 센싱 라인(SLj)을 통해 센싱 신호(SENj)를 획득하고, 센싱 신호(SENj)를 이용해 제1 트랜지스터(T1)의 문턱 전압 등을 비롯한 각 화소(PXL)의 특성을 검출할 수 있다. 각 화소(PXL)의 특성에 대한 정보는 표시 영역(DA)에 배치된 화소들(PXL) 사이의 특성 편차가 보상될 수 있도록 영상 데이터를 변환하는 데에 이용될 수 있다.
스토리지 커패시터(Cst)의 일 전극은 제1 트랜지스터(T1)의 제2 전극에 연결되고, 다른 전극은 제1 노드(N1)에 연결될 수 있다. 스토리지 커패시터(Cst)는 각각의 프레임 기간 동안 제1 노드(N1)로 공급되는 데이터 신호(DSj)에 대응하는 전압을 충전할 수 있다.
한편, 도 5에서는 제1, 제2 및 제3 트랜지스터들(T1, T2, T3)이 모두 n형 트랜지스터들인 실시예를 개시하였으나, 반드시 이에 제한되는 것은 아니다. 예를 들어, 제1, 제2 및 제3 트랜지스터들(T1, T2, T3) 중 적어도 하나는 p형 트랜지스터로 변경될 수도 있다.
또한, 도 5에서는 각각의 발광부(EMU)를 구성하는 유효 광원들, 즉 발광 소자들(LD)이 모두 병렬로 연결된 실시예를 도시하였으나, 반드시 이에 제한되는 것은 아니다. 예를 들어, 각 화소(PXL)의 발광부(EMU)는 적어도 2단의 직렬 구조를 포함하도록 구성될 수도 있다. 이 경우, 각 직렬단을 구성하는 발광 소자들은 적어도 하나의 중간 전극에 의해 서로 직렬 연결될 수 있다.
도 6은 제1 화소의 회로층을 나타내는 평면도이다. 도 7은 제2 화소 및/또는 제3 화소의 회로층을 나타내는 평면도이다. 도 8 및 도 9는 제4 화소의 회로층을 나타내는 평면도들이다. 도 10은 제1 화소, 제2 화소, 및/또는 제3 화소의 제2 스캔 라인들을 나타내는 평면도이다. 도 11은 도 6의 A-A' 선을 기준으로 자른 단면도이다. 도 12는 도 8의 B-B' 선을 기준으로 자른 단면도이다. 도 13은 도 9의 C-C' 선을 기준으로 자른 단면도이다.
도 6 내지 도 9를 참조하면, 제1 내지 제4 화소들(PXL1, PXL2, PXL3, PXL4)은 각각 제1 서브 화소 회로 영역(SPXCA1), 제2 서브 화소 회로 영역(SPXCA2), 및 제3 서브 화소 회로 영역(SPXCA3)을 포함할 수 있다. 일 예로, 제1 내지 제4 화소들(PXL1, PXL2, PXL3, PXL4)은 각각 제2 방향(DR2)을 따라 제2 서브 화소 회로 영역(SPXCA2), 제3 서브 화소 회로 영역(SPXCA3), 및 제1 서브 화소 회로 영역(SPXCA1)의 순으로 구획될 수 있다.
제1 서브 화소 회로 영역(SPXCA1)은 제1 서브 화소 회로(SPXC1)가 제공되는 영역이고, 제2 서브 화소 회로 영역(SPXCA2)은 제2 서브 화소 회로(SPXC2)가 제공되는 영역이며, 제3 서브 화소 회로 영역(SPXCA3)은 제3 서브 화소 회로(SPXC3)가 제공되는 영역일 수 있다.
제1 내지 제4 화소들(PXL1, PXL2, PXL3, PXL4)의 회로층(PCL)은 각각 기판(SUB) 상에 배치된 절연층들 및 도전층들을 포함할 수 있다. 예를 들어, 도 11 내지 도 13에 도시된 바와 같이, 절연층들은 기판(SUB) 상에 순차적으로 제공된 버퍼층(BFL), 게이트 절연층(GI), 제1 층간 절연층(ILD1), 제2 층간 절연층(ILD2), 및/또는 보호층(PSV)을 포함할 수 있다. 도전층들은 상술한 절연층들 사이에 제공 및/또는 형성될 수 있다. 도전층들은 기판(SUB) 상에 제공된 제1 도전층, 게이트 절연층(GI) 상에 제공된 제2 도전층, 및/또는 제1 층간 절연층(ILD1) 상에 제공된 제3 도전층을 포함할 수 있다. 다만, 절연층들 및 도전층들이 상술한 실시예에 한정되는 것은 아니며, 실시예에 따라 상기 절연층들 및 도전층들 이외에 다른 절연층 및 다른 도전층이 기판(SUB) 상에 제공될 수 있으며, 상기 절연층들 및 도전층들 중 일부가 생략될 수도 있다.
이하에서는 제1 화소(PXL1)를 중심으로 회로층(PCL)의 구성을 설명한다.
도 6을 참조하면, 제1 화소(PXL1)는 소정의 신호(또는 소정의 전압)를 전달하는 신호 라인들을 포함할 수 있다. 신호 라인들은, 제1 스캔 라인(S1), 제2 스캔 라인(S2), 데이터 라인들(D1, D2, D3), 전원 라인(PL), 및 초기화 전원 라인(IPL)을 포함할 수 있다.
제1 스캔 라인(S1)은 제1 방향(DR1)으로 연장될 수 있다. 제1 스캔 라인(S1)에는 스캔 신호 및 제어 신호가 선택적으로 인가될 수 있다. 제1 스캔 라인(S1)은 도 3을 참고하여 설명한 제1 스캔 라인들(S1)일 수 있다.
제1 스캔 라인(S1)은 컨택홀(CH)을 통해 연결 라인(CNL)과 전기적으로 연결될 수 있다. 일 예로, 제1 스캔 라인(S1)은 제1 층간 절연층(ILD1)을 관통하는 컨택홀(CH)을 통해 연결 라인(CNL)과 전기적으로 연결될 수 있다. 제1 스캔 라인(S1)은 제1 층간 절연층(ILD1) 상에 제공 및/또는 형성되는 제3 도전층이고, 연결 라인(CNL)은 게이트 절연층(GI) 상에 제공 및/또는 형성되는 제2 도전층일 수 있다.
일 실시예에서, 연결 라인(CNL)은 제1 내지 제3 서브 화소 회로들(SPXC1, SPXC2, SPXC3) 각각의 제2 트랜지스터(T2)의 제2 게이트 전극(GE2)과 일체로 제공될 수 있다. 일 예로, 연결 라인(CNL)의 일부는 제1 내지 제3 서브 화소 회로들(SPXC1, SPXC2, SPXC3) 각각의 제2 트랜지스터(T2)의 제2 게이트 전극(GE2)일 수 있다. 이에 따라, 연결 라인(CNL)은 제1 내지 제3 서브 화소 회로들(SPXC1, SPXC2, SPXC3) 각각의 제2 트랜지스터(T2)의 제2 게이트 전극(GE2)과 연결될 수 있다.
또한, 연결 라인(CNL)은 제1 내지 제3 서브 화소 회로들(SPXC1, SPXC2, SPXC3) 각각의 제3 트랜지스터(T3)의 제3 게이트 전극(GE3)과 일체로 제공될 수 있다. 일 예로, 연결 라인(CNL)의 다른 일부는 제1 내지 제3 서브 화소 회로들(SPXC1, SPXC2, SPXC3) 각각의 제3 트랜지스터(T3)의 제3 게이트 전극(GE3)일 수 있다. 이에 따라, 연결 라인(CNL)은 제1 내지 제3 서브 화소 회로들(SPXC1, SPXC2, SPXC3) 각각의 제3 트랜지스터(T3)의 제3 게이트 전극(GE3)과 연결될 수 있다.
상술한 바와 같이, 연결 라인(CNL)이 컨택홀(CH)을 통해 제1 스캔 라인(S1)과 연결됨에 따라, 제1 스캔 라인(S1)은 연결 라인(CNL)을 통해 제1 내지 제3 서브 화소 회로들(SPXC1, SPXC2, SPXC3) 각각의 일부 구성들, 일 예로, 제2 및 제3 트랜지스터들(T2, T3)과 전기적으로 연결될 수 있다. 이 경우, 제1 스캔 라인(S1)은 발광 소자들(LD)의 구동 기간 동안 제1 내지 제3 서브 화소 회로들(SPXC1, SPXC2, SPXC3) 각각의 제2 트랜지스터(T2)로 스캔 신호를 공급하고 센싱 기간 동안 제1 내지 제3 서브 화소 회로들(SPXC1, SPXC2, SPXC3) 각각의 제3 트랜지스터(T3)로 제어 신호를 공급할 수 있다.
연결 라인(CNL)은 제1 내지 제3 서브 화소 회로들(SPXC1, SPXC2, SPXC3)에 공통으로 제공되는 공통 구성일 수 있다. 즉, 제1 내지 제3 서브 화소 회로들(SPXC1, SPXC2, SPXC3)은 하나의 연결 라인(CNL)을 공유할 수 있다.
데이터 라인들(D1, D2, D3)은 제2 방향(DR2)으로 연장하며, 제1 방향(DR1)을 따라 순차적으로 배열된 제1 데이터 라인(D1), 제2 데이터 라인(D2), 및 제3 데이터 라인(D3)을 포함할 수 있다. 제1 내지 제3 데이터 라인들(D1, D2, D3) 각각에는 대응하는 데이터 신호가 인가될 수 있다.
제1 데이터 라인(D1)은 제1 서브 화소 회로(SPXC1)의 제2 트랜지스터(T2)와 전기적으로 연결되고, 제2 데이터 라인(D2)은 제2 서브 화소 회로(SPXC2)의 제2 트랜지스터(T2)와 전기적으로 연결되며, 제3 데이터 라인(D3)은 제3 서브 화소 회로(SPXC3)의 제2 트랜지스터(T2)와 전기적으로 연결될 수 있다. 제1 내지 제3 데이터 라인들(D1, D2, D3)은 기판(SUB) 상에 제공되는 제1 도전층일 수 있다.
전원 라인(PL)은 제1 전원 라인(PL1)과 제2 전원 라인(PL2)을 포함할 수 있다.
제1 전원 라인(PL1)에는 제1 전원(도 5의 VDD)의 전압이 인가될 수 있다. 제1 전원 라인(PL1)은 도 5를 참고하여 설명한 제1 전원 라인(PL1)일 수 있다. 제1 전원 라인(PL1)은 제1a 전원 라인(PL1a) 및 제1b 전원 라인(PL1b)을 포함할 수 있다.
제1a 전원 라인(PL1a)은 제2 방향(DR2)을 따라 연장될 수 있다. 일 실시예에서, 제1a 전원 라인(PL1a)은 제1 레이어(FL) 및 제2 레이어(SL)를 포함할 수 있다. 제1 레이어(FL)는 기판(SUB) 상에 제공 및/또는 형성되는 제1 도전층일 수 있다. 제2 레이어(SL)는 제1 층간 절연층(ILD1) 상에 제공 및/또는 형성되는 제3 도전층일 수 있다. 제1 레이어(FL)는 제1 내지 제3 데이터 라인들(D1, D2, D3)과 동일한 층에 제공될 수 있고, 제2 레이어(SL)는 제1 스캔 라인(S1)과 동일한 층에 제공될 수 있다. 제2 레이어(SL)는 제1 레이어(FL)와 적어도 하나 이상의 컨택홀(CH)을 통해 전기적으로 연결될 수 있다. 일 예로, 제2 레이어(SL)는 버퍼층(BFL), 게이트 절연층(GI), 및 제1 층간 절연층(ILD1)을 관통하는 적어도 하나 이상의 컨택홀(CH)을 통해 제1 레이어(FL)와 전기적으로 연결될 수 있다.
제1b 전원 라인(PL1b)은 제1 방향(DR1)을 따라 연장될 수 있다. 제1b 전원 라인(PL1b)은 제1 층간 절연층(ILD1) 상에 제공 및/또는 형성되는 제3 도전층일 수 있다. 제1b 전원 라인(PL1b)은 제1 스캔 라인(S1) 및 제1a 전원 라인(PL1a)의 제2 레이어(SL)와 동일한 층에 제공되며, 평면 상에서 볼 때, 제1 스캔 라인(S1)과 이격되게 배치될 수 있다. 제1b 전원 라인(PL1b)은 컨택홀(CH)을 통해 제1a 전원 라인(PL1a)과 연결될 수 있다. 일 예로, 제1b 전원 라인(PL1b)은 버퍼층(BFL), 게이트 절연층(GI), 및 제1 층간 절연층(ILD1)을 관통하는 컨택홀(CH)을 통해 제1a 전원 라인(PL1a)의 제1 레이어(FL)에 전기적으로 연결될 수 있다.
제2 전원 라인(PL2)에는 제2 전원(도 5의 VSS)의 전압이 인가될 수 있다. 제2 전원 라인(PL2)은 도 5를 참고하여 설명한 제2 전원 라인(PL2)일 수 있다. 제2 전원 라인(PL2)은 제2a 전원 라인(PL2a) 및 제2b 전원 라인(PL2b)을 포함할 수 있다.
제2a 전원 라인(PL2a)은 제2 방향(DR2)으로 연장될 수 있다. 제2a 전원 라인(PL2a)은 제1 레이어(FL)를 포함한 단일 레이어 구조로 구현될 수 있다. 제1 레이어(FL)는 기판(SUB) 상에 제공 및/또는 형성되는 제1 도전층일 수 있다. 제1 레이어(FL)는 제1 내지 제3 데이터 라인들(D1, D2, D3) 및 제1a 전원 라인(PL1a)의 제1 레이어(FL)와 동일한 층에 제공될 수 있다. 제1 레이어(FL)는, 평면 상에서 볼 때, 제1 내지 제3 데이터 라인들(D1, D2, D3) 및 제1a 전원 라인(PL1a)과 이격되게 배치될 수 있다.
제2a 전원 라인(PL2a)과 제2b 전원 라인(PL2b)은 컨택홀(CH)을 통해 전기적으로 연결될 수 있다. 일 예로, 제2b 전원 라인(PL2b)은 버퍼층(BFL), 게이트 절연층(GI), 및 제1 층간 절연층(ILD1)을 관통하는 컨택홀(CH)을 통해 제2a 전원 라인(PL2a)과 전기적으로 연결될 수 있다.
제2 스캔 라인(S2)은 제2 방향(DR2)으로 연장될 수 있다. 제1 화소(PXL1)에서 제2 스캔 라인(S2)은 제1 스캔 라인(S1)과 교차하며, 적어도 부분적으로 제1 스캔 라인(S1)과 중첩할 수 있다. 제2 스캔 라인(S2)은 기판(SUB)의 비표시 영역(NDA)의 일측에 위치한 구동부(미도시)와 전기적으로 연결되어 상기 구동부로부터 스캔 신호와 제어 신호를 선택적으로 공급받는 신호 라인일 수 있다.
제2 스캔 라인(S2)은 제1 서브 스캔 라인(S2_1)과 제2 서브 스캔 라인(S2_2)을 포함할 수 있다.
제1 서브 스캔 라인(S2_1)과 제2 서브 스캔 라인(S2_2)은 각각 복수의 도전층으로 구성될 수 있다. 예를 들어, 도 11에 도시된 바와 같이, 제1 서브 스캔 라인(S2_1)과 제2 서브 스캔 라인(S2_2)은 각각 제1 도전 라인(CL1), 제2 도전 라인(CL2), 및 제3 도전 라인(CL3)을 포함한 삼중 레이어 구조로 구현될 수 있다. 일 예로, 제1 도전 라인(CL1)은 기판(SUB) 상에 제공 및/또는 형성된 제1 도전층일 수 있고, 제2 도전 라인(CL2)은 게이트 절연층(GI) 상에 제공 및/또는 형성된 제2 도전층일 수 있으며, 제3 도전 라인(CL3)은 제1 층간 절연층(ILD1) 상에 제공 및/또는 형성된 제3 도전층일 수 있다.
제3 도전 라인(CL3)은 컨택홀(CH)을 통해 제1 도전 라인(CL1)과 제2 도전 라인(CL2)에 연결될 수 있다. 일 예로, 제3 도전 라인(CL3)은 버퍼층(BFL), 게이트 절연층(GI), 및 제1 층간 절연층(ILD1)을 관통하는 컨택홀(CH)을 통해 제1 도전 라인(CL1)과 전기적으로 연결될 수 있다. 또한, 제3 도전 라인(CL3)은 제1 층간 절연층(ILD1)을 관통하는 컨택홀(CH)을 통해 제2 도전 라인(CL2)과 전기적으로 연결될 수 있다. 이에 따라, 제1 도전 라인(CL1)과 제2 도전 라인(CL2)은 제3 도전 라인(CL3)을 통해 서로 연결될 수 있다. 제1 도전 라인(CL1), 제2 도전 라인(CL2), 및 제3 도전 라인(CL3)은 서로 제3 방향(DR3)으로 중첩될 수 있다.
상술한 실시예에 있어서, 제1 서브 스캔 라인(S2_1)과 제2 서브 스캔 라인(S2_2)이 각각 제1 도전 라인(CL1), 제2 도전 라인(CL2), 및 제3 도전 라인(CL3)을 포함한 삼중 레이어 구조로 구현되는 것으로 설명하였으나, 반드시 이에 제한되는 것은 아니다. 실시예에 따라, 제1 서브 스캔 라인(S2_1)과 제2 서브 스캔 라인(S2_2)은 각각 단일 레이어 구조, 이중 레이어 구조, 또는 삼중 레이어 이상의 다중 레이어 구조로 구현될 수도 있다.
실시예에 따라, 제2 서브 스캔 라인(S2_2)의 제1 도전 라인(CL1)은 제2 방향(DR2)으로 제1 화소(PXL1)와 동일한 화소 열에 위치한 화소들(PXL) 중 일부에 공통으로 제공될 수 있다. 즉, 제1 화소(PXL1)와 제2 방향(DR2)으로 동일한 화소 열에 위치한 화소들(PXL)은 제2 서브 스캔 라인(S2_2)의 제1 도전 라인(CL1)을 공유할 수 있다.
실시예에 따라, 제1 서브 스캔 라인(S2_1)의 제1 도전 라인(CL1)은 제2 방향(DR2)으로 제1 화소(PXL1)와 동일한 화소 열에 위치한 제2 화소들(PXL2)과 제3 화소들(PXL3)에 제공되지 않을 수 있다. 즉, 제1 서브 스캔 라인(S2_1)의 제1 도전 라인(CL1)은 제2 방향(DR2)으로 제1 화소(PXL1)와 동일한 화소 열에 위치한 제2 화소 영역(A2) 및/또는 제3 화소 영역(A3)과 비중첩할 수 있다. 즉, 제2 방향(DR2)으로 제1 화소(PXL1)와 동일한 화소 열에 위치한 제2 화소들(PXL2)과 제3 화소들(PXL3)는 제1 서브 스캔 라인(S2_1)의 제1 도전 라인(CL1)을 공유하지 않을 수 있다.
제1 화소(PXL1)에서, 제1 서브 스캔 라인(S2_1) 및/또는 제2 서브 스캔 라인(S2_2)은 제1 스캔 라인(S1)과 직접적으로 연결되지 않을 수 있다. 즉, 제1 화소(PXL1)에서, 제1 스캔 라인(S1)은 제1 서브 스캔 라인(S2_1) 및/또는 제2 서브 스캔 라인(S2_2)과 직접적으로 접촉하지 않을 수 있다.
제1 화소(PXL1)는 제1 방향(DR1)으로 동일한 화소 행에 위치한 제4 화소(PXL4)와 동일한 제1 스캔 라인(S1)에 공통으로 연결될 수 있다. 제1 스캔 라인(S1)은 제4 화소(PXL4)에서 컨택부(CNT)를 통해 제2 스캔 라인(S2)과 전기적으로 연결될 수 있다. 즉, 제2 스캔 라인(S2)으로부터 제공된 소정의 신호는 컨택부(CNT)를 통해 제1 화소(PXL1)의 제1 내지 제3 서브 화소 회로들(SPXC1, SPXC2, SPXC3) 각각으로 공급될 수 있다.
제1 화소(PXL1)의 제1 서브 스캔 라인(S2_1)은 제2 방향(DR2)으로 동일한 화소 열에 위치한 제4 화소(PXL4)의 제1 서브 스캔 라인(S2_1)에 연결될 수 있다. 이에 따라, 제1 화소(PXL1)의 제1 서브 스캔 라인(S2_1)은 해당 화소를 경유하여 구동부로부터 제공된 소정의 신호를 제4 화소(PXL4)로 전달할 수 있다.
상술한 실시예에 따르면, 제1 화소(PXL1)의 제1 스캔 라인(S1)은 제1 방향(DR1)으로 동일한 화소 행에 위치한 제4 화소(PXL4)로부터 소정의 신호를 전달받고, 제1 화소(PXL1)에서의 제2 스캔 라인(S2)은 구동부로부터 전달된 소정의 신호를 컨택부(CNT)를 통해 제2 방향(DR2)으로 동일한 화소 열에 위치한 제4 화소(PXL4)로 전달할 수 있다. 이에 따라, 제1 화소(PXL1)에서의 제1 스캔 라인(S1)과 제2 스캔 라인(S2)은 컨택부(CNT)를 구비하지 않아 서로 직접적으로 접촉되지 않지만 구동부로부터 공급받은 소정의 신호를 해당 화소 및 제4 화소(PXL4)로 전달하는 스캔 라인(SC)으로 활용될 수 있다.
초기화 전원 라인(IPL)은 제2 방향(DR2)으로 연장되며, 평면상 제1a 전원 라인(PL1a)과 제1 데이터 라인(D1) 사이에 배치될 수 있다. 초기화 전원 라인(IPL)은 도 5를 참고하여 설명한 j번째 센싱 라인(SLj)일 수 있다. 초기화 전원 라인(IPL)에는 초기화 전원의 전압이 인가될 수 있다. 일 실시예에서, 초기화 전원 라인(IPL)은 기판(SUB) 상에 제공 및/또는 형성되는 제1 도전층일 수 있다.
초기화 전원 라인(IPL)은 제2 도전 패턴(CP2)을 통해 제1 서브 화소 회로(SPXC1)의 제3 트랜지스터(T3)와 전기적으로 연결되고, 제5 도전 패턴(CP5)을 통해 제2 및 제3 서브 화소 회로들(SPXC2, SPXC3) 각각의 제3 트랜지스터(T3)와 전기적으로 연결될 수 있다.
제2 도전 패턴(CP2)은 제1 층간 절연층(ILD1) 상에 제공 및/또는 형성되는 제3 도전층일 수 있다.
제2 도전 패턴(CP2)의 일 단은 컨택홀(CH)을 통해 초기화 전원 라인(IPL)과 연결될 수 있다. 일 예로, 제2 도전 패턴(CP2)의 일 단은 버퍼층(BFL), 게이트 절연층(GI), 및 제1 층간 절연층(ILD1)을 관통하는 컨택홀(CH)을 통해 초기화 전원 라인(IPL)과 전기적으로 연결될 수 있다.
제2 도전 패턴(CP2)의 타 단은 다른 컨택홀(CH)을 통해 제1 서브 화소 회로(SPXC1)의 제3 트랜지스터(T3)와 연결될 수 있다. 일 예로, 제2 도전 패턴(CP2)의 타 단은 게이트 절연층(GI) 및 제1 층간 절연층(ILD1)을 관통하는 컨택홀(CH)을 통해 제1 서브 화소 회로(SPXC1)의 제3 트랜지스터(T3)의 제3 드레인 영역(DE3)과 전기적으로 연결될 수 있다.
제5 도전 패턴(CP5)은 제1 층간 절연층(ILD1) 상에 제공 및/또는 형성되는 제3 도전층일 수 있다.
제5 도전 패턴(CP5)의 일 단은 컨택홀(CH)을 통해 초기화 전원 라인(IPL)과 연결될 수 있다. 일 예로, 제5 도전 패턴(CP5)의 일 단은 버퍼층(BFL), 게이트 절연층(GI), 및 제1 층간 절연층(ILD1)을 관통하는 컨택홀(CH)을 통해 초기화 전원 라인(IPL)과 전기적으로 연결될 수 있다.
제5 도전 패턴(CP5)의 타 단은 다른 컨택홀(CH)을 통해 제2 및 제3 서브 화소 회로들(SPXC2, SPXC3) 각각의 제3 트랜지스터(T3)와 연결될 수 있다. 일 예로, 제5 도전 패턴(CP5)의 타 단은 게이트 절연층(GI) 및 제1 층간 절연층(ILD1)을 관통하는 컨택홀(CH)을 통해 제2 및 제3 서브 화소 회로들(SPXC2, SPXC3) 각각의 제3 트랜지스터(T3)의 제3 드레인 영역(DE3)과 전기적으로 연결될 수 있다.
상술한 제1 전원 라인(PL1), 제2 전원 라인(PL2), 초기화 전원 라인(IPL), 연결 라인(CNL), 제1 스캔 라인(S1), 및 제2 스캔 라인(S2)은 제1 내지 제3 서브 화소 회로들(SPXC1, SPXC2, SPXC3)에 공통으로 제공되는 공통 구성들일 수 있다.
제1 내지 제3 서브 화소 회로들(SPXC1, SPXC2, SPXC3) 각각은 제1 트랜지스터(T1), 제2 트랜지스터(T2), 제3 트랜지스터(T3), 및 스토리지 커패시터를 포함할 수 있다. 일 예로, 제1 서브 화소 회로(SPXC1)는 제1 내지 제3 트랜지스터들(T1, T2, T3), 및 제1 스토리지 커패시터(Cst1)를 포함할 수 있다. 제2 서브 화소 회로(SPXC2)는 제1 내지 제3 트랜지스터들(T1, T2, T3), 및 제2 스토리지 커패시터(Cst2)를 포함할 수 있다. 제3 서브 화소 회로(SPXC3)는 제1 내지 제3 트랜지스터들(T1, T2, T3), 및 제3 스토리지 커패시터(Cst3)를 포함할 수 있다. 제1 내지 제3 서브 화소 회로들(SPXC1, SPXC2, SPXC3) 각각의 제1 트랜지스터(T1)는 도 5를 참고하여 설명한 제1 트랜지스터(T1)일 수 있고, 제1 내지 제3 서브 화소 회로들(SPXC1, SPXC2, SPXC3) 각각의 제2 트랜지스터(T2)는 도 5를 참고하여 설명한 제2 트랜지스터(T2)일 수 있으며, 제1 내지 제3 서브 화소 회로들(SPXC1, SPXC2, SPXC3) 각각의 제3 트랜지스터(T3)는 도 5를 참고하여 설명한 제3 트랜지스터(T3)일 수 있다.
제1 서브 화소 회로(SPXC1), 제2 서브 화소 회로(SPXC2), 및 제3 서브 화소 회로(SPXC3)는 실질적으로 유사하거나 동일한 구조를 가질 수 있다. 이하에서는 제1 내지 제3 서브 화소 회로들(SPXC1, SPXC2, SPXC3) 중 제1 서브 화소 회로(SPXC1)를 중심으로 설명하며 제2 및 제3 서브 화소 회로들(SPXC2, SPXC3)은 간략히 설명한다.
제1 서브 화소 회로(SPXC1)는 제1 트랜지스터(T1), 제2 트랜지스터(T2), 제3 트랜지스터(T3), 및 제1 스토리지 커패시터(Cst1)를 포함한다.
제1 트랜지스터(T1)는 제1 게이트 전극(GE1), 제1 액티브 패턴(ACT1), 제1 소스 영역(SE1), 및 제1 드레인 영역(DE1)을 포함할 수 있다.
제1 게이트 전극(GE1)은 제1 도전 패턴(CP1)을 통해 제2 트랜지스터(T2)의 제2 소스 영역(SE2)에 연결될 수 있다. 제1 게이트 전극(GE1)은 게이트 절연층(GI) 상에 제공 및/또는 형성되는 제2 도전층일 수 있다.
제1 도전 패턴(CP1)은 제3 도전층일 수 있다. 제1 도전 패턴(CP1)의 일 단은 컨택홀(CH)을 통해 제1 게이트 전극(GE1)과 연결될 수 있다. 일 예로, 제1 도전 패턴(CP1)의 일 단은 제1 층간 절연층(ILD1)을 관통하는 컨택홀(CH)을 통해 제1 게이트 전극(GE1)과 전기적으로 연결될 수 있다. 제1 도전 패턴(CP1)의 타 단은 다른 컨택홀(CH)을 통해 제2 소스 영역(SE2)과 연결될 수 있다. 일 예로, 제1 도전 패턴(CP1)의 타 단은 게이트 절연층(GI) 및 제1 층간 절연층(ILD1)을 관통하는 컨택홀(CH)을 통해 제2 소스 영역(SE2)과 전기적으로 연결될 수 있다.
제1 액티브 패턴(ACT1), 제1 소스 영역(SE1), 및 제1 드레인 영역(DE1)은 폴리 실리콘, 아몰퍼스 실리콘, 산화물 반도체 등으로 이루어진 액티브 패턴일 수 있다. 제1 액티브 패턴(ACT1), 제1 소스 영역(SE1), 및 제1 드레인 영역(DE1)은 불순물이 도핑되지 않거나 불순물이 도핑된 반도체층으로 형성될 수 있다. 일 예로, 제1 소스 영역(SE1) 및 제1 드레인 영역(DE1)은 불순물이 도핑된 반도체층으로 이루어지며, 제1 액티브 패턴(ACT1)은 불순물이 도핑되지 않은 반도체층으로 이루어질 수 있다. 불순물로는, 일 예로, n형 불순물이 사용될 수 있다.
제1 액티브 패턴(ACT1), 제1 소스 영역(SE1), 및 제1 드레인 영역(DE1)은 버퍼층(BFL) 상에 제공 및/또는 형성될 수 있다. 제1 액티브 패턴(ACT1)은 제1 게이트 전극(GE1)과 중첩되는 영역으로 제1 트랜지스터(T1)의 채널 영역일 수 있다. 제1 소스 영역(SE1)은 제1 액티브 패턴(ACT1)의 일 단에 연결(또는 접촉)될 수 있다. 또한, 제1 소스 영역(SE1)은 버퍼층(BFL)을 관통하는 컨택홀(CH)을 통해 제1 하부 금속층(BML1)과 전기적으로 연결될 수 있다.
제1 하부 금속층(BML1)은 기판(SUB) 상에 제공 및/또는 형성되는 제1 도전층일 수 있다. 제1 하부 금속층(BML1)은 컨택홀(CH)을 통해 제1 소스 영역(SE1)에 전기적으로 연결될 수 있다. 제1 하부 금속층(BML1)이 제1 트랜지스터(T1)와 연결되면, 제2 전원(VSS)의 스윙 폭 마진을 더욱 확보할 수 있다. 이 경우, 제1 트랜지스터(T1)의 제1 게이트 전극(GE1)으로 공급되는 소정의 전압의 구동 범위(driving range)를 넓힐 수 있다.
제1 드레인 영역(DE1)은 제1 액티브 패턴(ACT1)의 타 단에 연결(또는 접촉)될 수 있다. 또한, 제1 드레인 영역(DE1)은 컨택홀(CH)을 통해 제1a 전원 라인(PL1a)과 연결될 수 있다. 일 예로, 제1 드레인 영역(DE1)은 버퍼층(BFL)을 관통하는 컨택홀(CH)을 통해 제1a 전원 라인(PL1a)의 제1 레이어(FL)와 전기적으로 연결될 수 있다.
제2 트랜지스터(T2)는 제2 게이트 전극(GE2), 제2 액티브 패턴(ACT2), 제2 소스 영역(SE2), 및 제2 드레인 영역(DE2)을 포함할 수 있다.
제2 게이트 전극(GE2)은 연결 라인(CNL)과 일체로 제공될 수 있다. 이 경우, 제2 게이트 전극(GE2)은 연결 라인(CNL)의 일 영역일 수 있다. 상술한 바와 같이, 연결 라인(CNL)이 해당 컨택홀(CH)을 통해 제1 스캔 라인(S1)과 연결되므로, 제1 스캔 라인(S1)에 인가된 소정의 신호(일 예로, 스캔 신호)가 제2 게이트 전극(GE2)으로 최종적으로 공급될 수 있다.
제2 액티브 패턴(ACT2), 제2 소스 영역(SE2), 및 제2 드레인 영역(DE2)은 폴리 실리콘, 아몰퍼스 실리콘, 산화물 반도체 등으로 이루어진 액티브 패턴일 수 있다. 제2 액티브 패턴(ACT2), 제2 소스 영역(SE2), 및 제2 드레인 영역(DE2)은 불순물이 도핑되지 않거나 불순물이 도핑된 반도체층으로 형성될 수 있다. 일 예로, 제2 소스 영역(SE2) 및 제2 드레인 영역(DE2)은 불순물이 도핑된 반도체층으로 이루어지며, 제2 액티브 패턴(ACT2)은 불순물이 도핑되지 않은 반도체층으로 이루어질 수 있다. 불순물로는, 일 예로, n형 불순물이 사용될 수 있다.
제2 액티브 패턴(ACT2), 제2 소스 영역(SE2), 및 제2 드레인 영역(DE2)은 버퍼층(BFL) 상에 제공 및/또는 형성될 수 있다. 제2 액티브 패턴(ACT2)은 제2 게이트 전극(GE2)과 중첩되는 영역으로 제2 트랜지스터(T2)의 채널 영역일 수 있다. 제2 소스 영역(SE2)은 제2 액티브 패턴(ACT2)의 일 단에 연결(또는 접촉)될 수 있다. 또한, 제2 소스 영역(SE2)은 제1 도전 패턴(CP1)을 통해 제1 게이트 전극(GE1)에 연결될 수 있다.
제2 드레인 영역(DE2)은 제2 액티브 패턴(ACT2)의 타 단에 연결(또는 접촉)될 수 있다. 또한, 제2 드레인 영역(DE2)은 제3 도전 패턴(CP3)을 통해 제1 데이터 라인(D1)과 연결될 수 있다.
제3 도전 패턴(CP3)은 제1 층간 절연층(ILD1) 상에 제공 및/또는 형성되는 제3 도전층일 수 있다. 제3 도전 패턴(CP3)의 일 단은 버퍼층(BFL), 게이트 절연층(GI), 및 제1 층간 절연층(ILD1)을 관통하는 컨택홀(CH)을 통해 제1 데이터 라인(D1)과 전기적으로 연결될 수 있다. 제3 도전 패턴(CP3)의 타 단은 게이트 절연층(GI) 및 제1 층간 절연층(ILD1)을 관통하는 컨택홀(CH)을 통해 제2 드레인 영역(DE2)에 연결될 수 있다. 제2 드레인 영역(DE2)과 제1 데이터 라인(D1)은 제3 도전 패턴(CP3)을 통해 전기적으로 연결될 수 있다.
제3 트랜지스터(T3)는 제3 게이트 전극(GE3), 제3 액티브 패턴(ACT3), 제3 소스 영역(SE3), 및 제3 드레인 영역(DE3)을 포함할 수 있다.
제3 게이트 전극(GE3)은 연결 라인(CNL)과 일체로 제공될 수 있다. 이 경우, 제3 게이트 전극(GE3)은 연결 라인(CNL)의 다른 일 영역일 수 있다. 상술한 바와 같이, 연결 라인(CNL)이 컨택홀(CH)을 통해 제1 스캔 라인(S1)과 연결되므로, 제1 스캔 라인(S1)에 인가된 소정의 신호(일 예로, 제어 신호)가 제3 게이트 전극(GE3)으로 최종적으로 공급될 수 있다.
제3 액티브 패턴(ACT3), 제3 소스 영역(SE3), 및 제3 드레인 영역(DE3)은 폴리 실리콘, 아몰퍼스 실리콘, 산화물 반도체 등으로 이루어진 액티브 패턴일 수 있다. 제3 액티브 패턴(ACT3), 제3 소스 영역(SE3), 및 제3 드레인 영역(DE3)은 불순물이 도핑되지 않거나 불순물이 도핑된 반도체층으로 형성될 수 있다. 일 예로, 제3 소스 영역(SE3) 및 제3 드레인 영역(DE3)은 불순물이 도핑된 반도체층으로 이루어지며, 제3 액티브 패턴(ACT3)은 불순물이 도핑되지 않은 반도체층으로 이루어질 수 있다. 불순물로는, 일 예로, n형 불순물이 사용될 수 있다.
제3 액티브 패턴(ACT3), 제3 소스 영역(SE3), 및 제3 드레인 영역(DE3)은 버퍼층(BFL) 상에 제공 및/또는 형성될 수 있다. 제3 액티브 패턴(ACT3)은 제3 게이트 전극(GE3)과 중첩되는 영역으로 제3 트랜지스터(T3)의 채널 영역일 수 있다. 제3 소스 영역(SE3)은 제3 액티브 패턴(ACT3)의 일 단에 연결(또는 접촉)될 수 있다. 또한, 제3 소스 영역(SE3)은 버퍼층(BFL)을 관통하는 컨택홀(CH)을 통해 제1 하부 금속층(BML1)과 전기적으로 연결될 수 있다.
제3 드레인 영역(DE3)은 제3 액티브 패턴(ACT3)의 타 단에 연결(또는 접촉)될 수 있다. 또한, 제3 드레인 영역(DE3)은 제2 도전 패턴(CP2)을 통해 초기화 전원 라인(IPL)에 전기적으로 연결될 수 있다.
제1 스토리지 커패시터(Cst1)는 제1 하부 전극(LE1)과 제1 상부 전극(UE1)을 포함할 수 있다. 여기서, 제1 스토리지 커패시터(Cst1)는 도 5를 참고하여 설명한 스토리지 커패시터(Cst)일 수 있다.
제1 하부 전극(LE1)은 제1 게이트 전극(GE1)과 일체로 제공될 수 있다. 이 경우, 제1 하부 전극(LE1)은 제1 게이트 전극(GE1)의 일 영역일 수 있다.
제1 상부 전극(UE1)은 평면상 제1 하부 전극(LE1)과 중첩하여 배치되며, 제1 하부 전극(LE1)보다 큰 크기(또는 면적)를 가질 수 있으나, 반드시 이에 제한되는 것은 아니다. 제1 상부 전극(UE1)은 평면상 제1 소스 영역(SE1) 및 제3 소스 영역(SE3) 각각과 중첩할 수 있다. 제1 상부 전극(UE1)은 제1 층간 절연층(ILD1) 상에 제공 및/또는 형성되는 제3 도전층일 수 있다.
제1 상부 전극(UE1)은 버퍼층(BFL), 게이트 절연층(GI), 및 제1 층간 절연층(ILD1)을 관통하는 컨택홀(CH)을 통해 제1 하부 금속층(BML1)과 전기적으로 연결될 수 있다. 상술한 바와 같이, 제1 소스 영역(SE1)과 제3 소스 영역(SE3)은 제1 하부 금속층(BML1)과 전기적으로 연결되므로, 제1 상부 전극(UE1)은 제1 하부 금속층(BML1)을 통해 제1 및 제3 소스 영역들(SE1, SE3)과 전기적으로 연결될 수 있다.
제2 서브 화소 회로(SPXC2)는 제1 트랜지스터(T1), 제2 트랜지스터(T2), 제3 트랜지스터(T3), 및 제2 스토리지 커패시터(Cst2)를 포함할 수 있다.
제1 트랜지스터(T1)는 제1 게이트 전극(GE1), 제1 액티브 패턴(ACT1), 제1 소스 영역(SE1), 및 제1 드레인 영역(DE1)을 포함할 수 있다.
제1 게이트 전극(GE1)은 제2 트랜지스터(T2)의 제2 소스 영역(SE2)에 연결될 수 있다.
제1 액티브 패턴(ACT1)은 제1 트랜지스터(T1)의 채널 영역일 수 있다.
제1 소스 영역(SE1)은 제1 액티브 패턴(ACT1)에 연결될 수 있다. 또한, 제1 소스 영역(SE1)은 버퍼층(BFL)을 관통하는 컨택홀(CH)을 통해 제2 하부 금속층(BML2)과 전기적으로 연결될 수 있다.
제2 하부 금속층(BML2)은 제1 하부 금속층(BML1)에 대응되는 구성일 수 있다. 제2 하부 금속층(BML2)은 기판(SUB) 상에 제공 및/또는 형성되는 제1 도전층일 수 있다. 제2 하부 금속층(BML2)은 해당 컨택홀(CH)을 통해 제1 소스 영역(SE1)에 전기적으로 연결될 수 있다. 또한, 제2 하부 금속층(BML2)은 버퍼층(BFL)을 관통하는 다른 컨택홀(CH)을 통해 제3 트랜지스터(T3)의 제3 소스 영역(SE3)에 전기적으로 연결될 수 있다. 추가적으로, 제2 하부 금속층(BML2)은 버퍼층(BFL), 게이트 절연층(GI), 및 제1 층간 절연층(ILD1)을 관통하는 또 다른 컨택홀(CH)을 통해 제2 상부 전극(UE2)에 전기적으로 연결될 수 있다.
제1 드레인 영역(DE1)은 제1 액티브 패턴(ACT1)에 연결될 수 있다. 또한, 제1 드레인 영역(DE1)은 버퍼층(BFL)을 관통하는 다른 컨택홀(CH)을 통해 제1a 전원 라인(PL1a)의 제1 레이어(FL)와 전기적으로 연결될 수 있다.
제2 트랜지스터(T2)는 제2 게이트 전극(GE2), 제2 액티브 패턴(ACT2), 제2 소스 영역(SE2), 및 제2 드레인 영역(DE2)을 포함할 수 있다.
제2 게이트 전극(GE2)은 연결 라인(CNL)과 일체로 제공되며, 제1 스캔 라인(S1)과 연결될 수 있다.
제2 액티브 패턴(ACT2)은 제2 트랜지스터(T2)의 채널 영역일 수 있다.
제2 소스 영역(SE2)은 제2 액티브 패턴(ACT2)에 연결될 수 있다. 또한, 제2 소스 영역(SE2)은 제7 도전 패턴(CP7)을 통해 제1 게이트 전극(GE1)에 연결될 수 있다.
제7 도전 패턴(CP7)은 제1 층간 절연층(ILD1) 상에 제공 및/또는 형성되는 제3 도전층일 수 있다. 제7 도전 패턴(CP7)의 일 단은 게이트 절연층(GI) 및 제1 층간 절연층(ILD1)을 관통하는 컨택홀(CH)을 통해 제2 소스 영역(SE2)에 전기적으로 연결될 수 있다. 제7 도전 패턴(CP7)의 타 단은 제1 층간 절연층(ILD1)을 관통하는 컨택홀(CH)을 통해 제1 게이트 전극(GE1)에 연결될 수 있다.
제2 드레인 영역(DE2)은 제2 액티브 패턴(ACT2)에 연결될 수 있다. 또한, 제2 드레인 영역(DE2)은 제8 도전 패턴(CP8)을 통해 제2 데이터 라인(D2)에 연결될 수 있다.
제8 도전 패턴(CP8)은 제1 층간 절연층(ILD1) 상에 제공 및/또는 형성되는 제3 도전층일 수 있다. 제8 도전 패턴(CP8)의 일 단은 버퍼층(BFL), 게이트 절연층(GI), 및 제1 층간 절연층(ILD1)을 관통하는 컨택홀(CH)을 통해 제2 데이터 라인(D2)에 전기적으로 연결될 수 있다. 제8 도전 패턴(CP8)의 타 단은 게이트 절연층(GI) 및 제1 층간 절연층(ILD1)을 관통하는 컨택홀(CH)을 통해 제2 드레인 영역(DE2)에 전기적으로 연결될 수 있다.
제3 트랜지스터(T3)는 제3 게이트 전극(GE3), 제3 액티브 패턴(ACT3), 제3 소스 영역(SE3), 및 제3 드레인 영역(DE3)을 포함할 수 있다.
제3 게이트 전극(GE3)은 연결 라인(CNL)과 일체로 제공되며, 제1 스캔 라인(S1)과 연결될 수 있다.
제3 액티브 패턴(ACT3)은 제3 트랜지스터(T3)의 채널 영역일 수 있다.
제3 소스 영역(SE3)은 제3 액티브 패턴(ACT3)에 연결될 수 있다. 또한, 제3 소스 영역(SE3)은 컨택홀(CH)을 통해 제2 하부 금속층(BML2)과 전기적으로 연결될 수 있다.
제3 드레인 영역(DE3)은 제3 액티브 패턴(ACT3)에 연결될 수 있다. 또한, 제3 드레인 영역(DE3)은 제5 도전 패턴(CP5)을 통해 초기화 전원 라인(IPL)과 연결될 수 있다.
제2 스토리지 커패시터(Cst2)는 상술한 제1 서브 화소 회로(SPXC1)의 제1 스토리지 커패시터(Cst1)와 동일하거나 실질적으로 유사한 구조를 가질 수 있다. 일 예로, 제2 스토리지 커패시터(Cst2)는 제2 하부 전극(LE2) 및 제2 상부 전극(UE2)을 포함할 수 있다.
제2 하부 전극(LE2)은 제2 도전층일 수 있으며, 해당 트랜지스터, 일 예로, 제2 트랜지스터(T2)의 제1 게이트 전극(GE1)과 일체로 제공될 수 있다. 제2 상부 전극(UE2)은 제3 도전층일 수 있으며, 제2 하부 전극(LE2)과 중첩할 수 있다. 제2 상부 전극(UE2)은 해당 컨택홀(CH)을 통해 제2 하부 금속층(BML2)과 전기적으로 연결될 수 있다.
상술한 바와 같이, 제2 상부 전극(UE2)은 제2 하부 금속층(BML2)을 통해 제1 소스 영역(SE1) 및 제3 소스 영역(SE3) 각각에 전기적으로 연결될 수 있다.
제3 서브 화소 회로(SPXC3)는 제1 트랜지스터(T1), 제2 트랜지스터(T2), 제3 트랜지스터(T3), 및 제3 스토리지 커패시터(Cst3)를 포함할 수 있다.
제1 트랜지스터(T1)는 제1 게이트 전극(GE1), 제1 액티브 패턴(ACT1), 제1 소스 영역(SE1), 및 제1 드레인 영역(DE1)을 포함할 수 있다.
제1 게이트 전극(GE1)은 제3 트랜지스터(T3)의 제3 소스 영역(SE3)에 연결될 수 있다.
제1 액티브 패턴(ACT1)은 제1 트랜지스터(T1)의 채널 영역일 수 있다.
제1 소스 영역(SE1)은 제1 액티브 패턴(ACT1)에 연결될 수 있다. 또한, 제1 소스 영역(SE1)은 버퍼층(BFL)을 관통하는 컨택홀(CH)을 통해 제3 하부 금속층(BML3)과 전기적으로 연결될 수 있다.
제3 하부 금속층(BML3)은 제1 및 제2 하부 금속층들(BML1, BML2) 각각에 대응되는 구성일 수 있다. 제3 하부 금속층(BML3)은 제1 도전층일 수 있다. 제3 하부 금속층(BML3)은 컨택홀(CH)을 통해 제1 소스 영역(SE1)에 전기적으로 연결될 수 있다. 또한, 제3 하부 금속층(BML3)은 버퍼층(BFL)을 관통하는 다른 컨택홀(CH)을 통해 제3 트랜지스터(T3)의 제3 소스 영역(SE3)에 전기적으로 연결될 수 있다. 추가적으로, 제3 하부 금속층(BML3)은 버퍼층(BFL), 게이트 절연층(GI), 및 제1 층간 절연층(ILD1)을 관통하는 또 다른 컨택홀(CH)을 통해 제3 상부 전극(UE3)에 전기적으로 연결될 수 있다.
제1 드레인 영역(DE1)은 제1 액티브 패턴(ACT1)에 연결될 수 있다. 또한, 제1 드레인 영역(DE1)은 버퍼층(BFL)을 관통하는 또 다른 컨택홀(CH)을 통해 제1a 전원 라인(PL1a)의 제1 레이어(FL)와 전기적으로 연결될 수 있다.
제2 트랜지스터(T2)는 제2 게이트 전극(GE2), 제2 액티브 패턴(ACT2), 제2 소스 영역(SE2), 및 제2 드레인 영역(DE2)을 포함할 수 있다.
제2 게이트 전극(GE2)은 연결 라인(CNL)과 일체로 제공되어 제1 스캔 라인(S1)과 연결될 수 있다.
제2 액티브 패턴(ACT2)은 제2 트랜지스터(T2)의 채널 영역일 수 있다.
제2 소스 영역(SE2)은 제2 액티브 패턴(ACT2)에 연결될 수 있다. 또한, 제2 소스 영역(SE2)은 제4 도전 패턴(CP4)을 통해 제1 게이트 전극(GE1)에 연결될 수 있다.
제4 도전 패턴(CP4)은 제1 층간 절연층(ILD1) 상에 제공 및/또는 형성되는 제3 도전층일 수 있다. 제4 도전 패턴(CP4)의 일 단은 게이트 절연층(GI) 및 제1 층간 절연층(ILD1)을 관통하는 컨택홀(CH)을 통해 제2 소스 영역(SE2)에 전기적으로 연결될 수 있다. 제4 도전 패턴(CP4)의 타 단은 제1 층간 절연층(ILD1)을 관통하는 컨택홀(CH)을 통해 제1 게이트 전극(GE1)에 연결될 수 있다. 이로 인해, 제1 게이트 전극(GE1)과 제2 소스 영역(SE2)은 제4 도전 패턴(CP4)을 통해 서로 연결될 수 있다.
제2 드레인 영역(DE2)은 제2 액티브 패턴(ACT2)에 연결될 수 있다. 또한, 제2 드레인 영역(DE2)은 제6 도전 패턴(CP6)을 통해 제3 데이터 라인(D3)에 연결될 수 있다.
제6 도전 패턴(CP6)은 제1 층간 절연층(ILD1) 상에 제공 및/또는 형성되는 제3 도전층일 수 있다. 제6 도전 패턴(CP6)의 일 단은 버퍼층(BFL), 게이트 절연층(GI), 및 제1 층간 절연층(ILD1)을 관통하는 컨택홀(CH)을 통해 제3 데이터 라인(D3)에 전기적으로 연결될 수 있다. 제6 도전 패턴(CP6)의 타 단은 게이트 절연층(GI) 및 제1 층간 절연층(ILD1)을 관통하는 컨택홀(CH)을 통해 제2 드레인 영역(DE2)에 전기적으로 연결될 수 있다. 이로 인해, 제2 드레인 영역(DE2)과 제3 데이터 라인(D3)은 제6 도전 패턴(CP6)을 통해 서로 연결될 수 있다.
제3 트랜지스터(T3)는 제3 게이트 전극(GE3), 제3 액티브 패턴(ACT3), 제3 소스 영역(SE3), 및 제3 드레인 영역(DE3)을 포함할 수 있다.
제3 게이트 전극(GE3)은 연결 라인(CNL)과 일체로 제공되며, 제1 스캔 라인(S1)과 연결될 수 있다.
제3 액티브 패턴(ACT3)은 제3 트랜지스터(T3)의 채널 영역일 수 있다.
제3 소스 영역(SE3)은 제3 액티브 패턴(ACT3)에 연결될 수 있다. 또한, 제3 소스 영역(SE3)은 해당 컨택홀(CH)을 통해 제3 하부 금속층(BML3)에 전기적으로 연결될 수 있다.
제3 드레인 영역(DE3)은 제3 액티브 패턴(ACT3)에 연결될 수 있다. 또한, 제3 드레인 영역(DE3)은 제5 도전 패턴(CP5)을 통해 초기화 전원 라인(IPL)과 연결될 수 있다. 일 실시예에서, 제3 트랜지스터(T3)의 제3 드레인 영역(DE3)과 제2 트랜지스터(T2)의 제3 드레인 영역(DE3)은 제5 도전 패턴(CP5)을 공유할 수 있다.
제3 스토리지 커패시터(Cst3)는 상술한 제1 및 제2 스토리지 커패시터들(Cst1, Cst2) 각각과 동일하거나 실질적으로 유사한 구조를 가질 수 있다. 일 예로, 제3 스토리지 커패시터(Cst3)는 제3 하부 전극(LE3) 및 제3 상부 전극(UE3)을 포함할 수 있다.
제3 하부 전극(LE3)은 제2 도전층일 수 있으며, 해당 트랜지스터, 일 예로, 제3 트랜지스터(T3)의 제1 게이트 전극(GE1)과 일체로 제공될 수 있다. 제3 상부 전극(UE3)은 제3 도전층일 수 있으며, 제3 하부 전극(LE3)과 중첩할 수 있다. 제3 상부 전극(UE3)은 해당 컨택홀(CH)을 통해 제3 하부 금속층(BML3)과 전기적으로 연결될 수 있다.
상술한 바와 같이, 제3 상부 전극(UE3)은 제3 하부 금속층(BML3)을 통해 제1 소스 영역(SE1) 및 제3 소스 영역(SE3) 각각에 전기적으로 연결될 수 있다.
상술한 제1 서브 화소 회로(SPXC1), 제2 서브 화소 회로(SPXC2), 및 제3 서브 화소 회로(SPXC3) 상에는 보호층(PSV)이 제공 및/또는 형성될 수 있다. 보호층(PSV)은 제1 비아 홀(VIH1)과 제2 비아 홀(VIH2)을 포함할 수 있다.
제1 비아 홀(VIH1)은 제2b 전원 라인(PL2b)의 일 영역, 제2b 전원 라인(PL2b)의 다른 일 영역, 및 제2b 전원 라인(PL2b)의 또 다른 일 영역을 각각 노출할 수 있다. 제2 비아 홀(VIH2)은 제1 상부 전극(UE1)의 일 영역, 제2 상부 전극(UE2)의 일 영역, 및 제3 상부 전극(UE3)의 일 영역을 각각 노출할 수 있다. 일 실시예에서, 제1 화소 영역(A1)에 제공된 제1 비아 홀(VIH1)은 3개일 수 있고, 제1 화소 영역(A1)에 제공된 제2 비아 홀(VIH2)은 3개일 수 있다.
이어서 도 7을 참조하여 제2 화소(PXL2) 및/또는 제3 화소(PXL3)의 평면 구조에 대해 설명한다.
도 7을 참조하면, 제2 화소(PXL2) 및/또는 제3 화소(PXL3)는 제1 서브 스캔 라인(S2_1)이 생략된다는 점에서 제1 화소(PXL1)와 구별된다. 이하에서는 이미 설명한 구성과 동일한 구성에 대해서는 동일한 참조 번호로서 지칭하며, 중복 설명은 생략하거나 간략화하기로 한다. 제2 화소(PXL2)와 제3 화소(PXL3)는 실질적으로 동일 또는 유사한 구조를 가질 수 있다.
상술한 바와 같이, 제1 영역(DA1) 즉, 표시 패널(DP) 하단의 화소들(PXL)과 연결되는 제1 서브 스캔 라인(S2_1)은 제2 화소 영역(A2) 및/또는 제3 화소 영역(A3)에서 생략되어, 제2 화소(PXL2) 및/또는 제3 화소(PXL3)와 비중첩할 수 있다. 이와 같이, 제1 서브 스캔 라인(S2_1)이 제2 화소 영역(A2) 및/또는 제3 화소 영역(A3)에서 생략되는 경우, 제1 서브 스캔 라인(S2_1)이 생략된 공간만큼 제2 화소(PXL2) 및/또는 제3 화소(PXL3)의 제2 서브 스캔 라인(S2_2)의 배선 폭이 확장될 수 있다.
도 10에 도시된 바와 같이, 제2 화소(PXL2) 및/또는 제3 화소(PXL3)의 제2 서브 스캔 라인(S2_2)의 제1 방향(DR1)의 폭(WS2)은 제1 화소(PXL1)의 제2 서브 스캔 라인(S2_2)의 제1 방향(DR1)의 폭(WS2)보다 클 수 있다. 또한, 제2 화소(PXL2) 및/또는 제3 화소(PXL3)의 제2 서브 스캔 라인(S2_2)의 제1 방향(DR1)의 폭(WS2)은 제1 화소(PXL1)의 제1 서브 스캔 라인(S2_1)의 제1 방향(DR1)의 폭(WS1)보다 클 수 있다. 또한, 제2 화소(PXL2) 및/또는 제3 화소(PXL3)의 제2 서브 스캔 라인(S2_2)의 제1 방향(DR1)의 폭(WS2)은 제1 화소(PXL1)의 제1 서브 스캔 라인(S2_1)의 제1 방향(DR1)의 폭(WS1)과 제2 서브 스캔 라인(S2_2)의 제1 방향(DR1)의 폭(WS2)의 합보다 클 수 있으나, 반드시 이에 제한되는 것은 아니다.
또한, 제3 화소(PXL3)의 제2 서브 스캔 라인(S2_2)의 제1 방향(DR1)의 폭(WS2)은 제2 화소(PXL2)의 제2 서브 스캔 라인(S2_2)의 제1 방향(DR1)의 폭(WS2)과 실질적으로 동일할 수 있으나, 반드시 이에 제한되는 것은 아니다.
상술한 바와 같이, 제2 서브 스캔 라인들(S2_2)은 제1 서브 스캔 라인들(S2_1)이 제2 화소(PXL2) 및/또는 제3 화소(PXL3)에서 생략된 공간만큼 배선 폭이 확장될 수 있다. 이에 따라, 제2 영역(DA2) 즉, 표시 패널(DP) 상단의 화소들(PXL)과 연결되는 제2 서브 스캔 라인들(S2_2)의 저항이 감소되어 충전율을 개선할 수 있다.
상술한 바와 같이, 제2 서브 스캔 라인(S2_2)은 복수의 도전층으로 구성될 수 있다. 예를 들어, 제2 서브 스캔 라인(S2_2)은 제1 도전 라인(CL1), 제2 도전 라인(CL2), 및 제3 도전 라인(CL3)을 포함한 삼중 레이어 구조로 구현될 수 있다.
실시예에 따라, 제2 서브 스캔 라인(S2_2)의 제1 도전 라인(CL1)은 제2 방향(DR2)으로 동일한 화소 열에 위치한 화소들(PXL) 중 일부에 공통으로 제공될 수 있다. 일 예로, 제2 화소(PXL2)의 제2 서브 스캔 라인(S2_2)의 제1 도전 라인(CL1)은 제2 방향(DR2)으로 동일한 화소 열에 위치한 제3 화소(PXL3) 중 적어도 하나와 공통으로 제공될 수 있다. 즉, 제2 방향(DR2)으로 동일한 화소 열에 위치한 화소들(PXL)은 제2 서브 스캔 라인(S2_2)의 제1 도전 라인(CL1)을 공유할 수 있다.
제2 화소(PXL2) 및/또는 제3 화소(PXL3)에서, 제2 서브 스캔 라인(S2_2)은 제1 스캔 라인(S1)과 직접적으로 연결되지 않을 수 있다. 즉, 제2 화소(PXL2) 및/또는 제3 화소(PXL3)에서, 제1 스캔 라인(S1)은 제2 서브 스캔 라인(S2_2)과 직접적으로 접촉하지 않을 수 있다.
제2 화소(PXL2) 및/또는 제3 화소(PXL3)는 각각 제1 방향(DR1)으로 동일한 화소 행에 위치한 제4 화소(PXL4)와 동일한 제1 스캔 라인(S1)에 공통으로 연결될 수 있다. 제1 스캔 라인(S1)은 제4 화소(PXL4)에서 컨택부(CNT)를 통해 제2 스캔 라인(S2)과 전기적으로 연결될 수 있다. 즉, 제2 스캔 라인(S2)으로부터 제공된 소정의 신호는 컨택부(CNT)를 통해 제2 화소(PXL2) 및/또는 제3 화소(PXL3)의 제1 내지 제3 서브 화소 회로들(SPXC1, SPXC2, SPXC3) 각각으로 공급될 수 있다.
제2 화소(PXL2) 및/또는 제3 화소(PXL3)의 제2 서브 스캔 라인(S2_2)은 제2 방향(DR2)으로 동일한 화소 열에 위치한 제4 화소(PXL4)의 제2 서브 스캔 라인(S2_2)에 연결될 수 있다. 이에 따라, 제2 화소(PXL2) 및/또는 제3 화소(PXL3)의 제2 서브 스캔 라인(S2_2)은 해당 화소를 경유하여 구동부로부터 제공된 소정의 신호를 제4 화소(PXL4)로 전달할 수 있다.
상술한 실시예에 따르면, 제2 화소(PXL2) 및/또는 제3 화소(PXL3)의 제1 스캔 라인(S1)은 제1 방향(DR1)으로 동일한 화소 행에 위치한 제4 화소(PXL4)로부터 소정의 신호를 전달받고, 제2 화소(PXL2) 및/또는 제3 화소(PXL3)에서의 제2 스캔 라인(S2)은 구동부로부터 전달된 소정의 신호를 컨택부(CNT)를 통해 제2 방향(DR2)으로 동일한 화소 열에 위치한 제4 화소(PXL4)로 전달할 수 있다. 이에 따라, 제2 화소(PXL2) 및/또는 제3 화소(PXL3)에서의 제1 스캔 라인(S1)과 제2 스캔 라인(S2)은 컨택부(CNT)를 구비하지 않아 서로 직접적으로 접촉되지 않지만 구동부로부터 공급받은 소정의 신호를 해당 화소 및 제4 화소(PXL4)로 전달하는 스캔 라인(SC)으로 활용될 수 있다.
이어서 도 8 및 도 9를 참조하여 제4 화소(PXL4)의 평면 구조에 대해 설명한다.
도 8 및 도 9를 참조하면, 제4 화소(PXL4)는 컨택부(CNT)를 포함한다는 점에서 제1 내지 제3 화소들(PXL1, PXL2, PXL3)과 구별된다. 도 8에서는 제1 화소 영역(A1)과 제2 화소 영역(A2) 사이의 제4 화소 영역(A4)에 제공된 제4 화소(PXL4)를 도시하였으며, 도 9에서는 제2 화소 영역(A2)과 제3 화소 영역(A3) 사이의 제4 화소 영역(A4)에 제공된 제4 화소(PXL4)를 도시하였다.
이하에서는 이미 설명한 구성과 동일한 구성에 대해서는 동일한 참조 번호로서 지칭하며, 중복 설명은 생략하거나 간략화하기로 한다.
제4 화소(PXL4)의 제1 스캔 라인(S1)은 컨택부(CNT)를 통해 제1 서브 스캔 라인(S2_1)과 제2 서브 스캔 라인(S2_2) 중 적어도 하나와 전기적으로 연결될 수 있다. 예를 들어, 도 8 및 도 12에 도시된 바와 같이, 제1 화소 영역(A1)과 제2 화소 영역(A2) 사이의 제4 화소 영역(A4)에 제공된 제4 화소(PXL4)의 제1 스캔 라인(S1)은 컨택부(CNT)를 통해 제1 서브 스캔 라인(S2_1)과 전기적으로 연결될 수 있다. 일 예로, 제4 화소(PXL4)의 제1 스캔 라인(S1)은 버퍼층(BFL), 게이트 절연층(GI), 및 제1 층간 절연층(ILD1)을 관통하는 컨택부(CNT)를 통해 제1 서브 스캔 라인(S2_1)의 제1 도전 라인(CL1)과 전기적으로 연결될 수 있다.
또한, 도 9 및 도 13에 도시된 바와 같이, 제2 화소 영역(A2)과 제3 화소 영역(A3) 사이의 제4 화소 영역(A4)에 제공된 제4 화소(PXL4)의 제1 스캔 라인(S1)은 컨택부(CNT)를 통해 제2 서브 스캔 라인(S2_2)과 전기적으로 연결될 수 있다. 일 예로, 제4 화소(PXL4)의 제1 스캔 라인(S1)은 버퍼층(BFL), 게이트 절연층(GI), 및 제1 층간 절연층(ILD1)을 관통하는 컨택부(CNT)를 통해 제2 서브 스캔 라인(S2_2)의 제1 도전 라인(CL1)과 전기적으로 연결될 수 있다.
제4 화소(PXL4)에서, 제1 스캔 라인(S1)은 컨택부(CNT)를 통해 제1 서브 스캔 라인(S2_1) 또는 제2 서브 스캔 라인(S2_2)과 전기적으로 연결되어, 제1 서브 스캔 라인(S2_1) 또는 제2 서브 스캔 라인(S2_2)으로부터 스캔 신호와 제어 신호를 선택적으로 공급받을 수 있다. 즉, 제4 화소(PXL4)에서 제2 스캔 라인(S2)은 컨택부(CNT)를 통해 제1 스캔 라인(S1)과 연결되어 제1 스캔 라인(S1)과 함께 스캔 신호 및 제어 신호를 제1 내지 제3 서브 화소 회로들(SPXC1, SPXC2, SPXC3) 각각의 일부 구성, 일 예로 제2 및 제3 트랜지스터들(T2, T3)로 전달하는 신호 라인으로 활용될 수 있다.
상술한 실시예에 의하면, 제1 영역(DA1) 즉, 표시 패널(DP) 하단의 화소들(PXL)과 연결되는 제1 서브 스캔 라인들(S2_1)이 제2 화소 영역(A2) 및/또는 제3 화소 영역(A3)에서 생략될 수 있다. 이에 따라, 제2 영역(DA2) 즉, 표시 패널(DP) 상단의 화소들(PXL)과 연결되는 제2 서브 스캔 라인들(S2_2)이 제1 서브 스캔 라인들(S2_1)이 생략된 공간만큼 배선 폭이 확장되어 저항이 감소될 수 있으므로 충전율을 개선할 수 있다.
이어서 도 14를 참조하여, 화소들(PXL)의 표시층(DPL)에 대해 상세히 설명한다.
도 14는 화소의 표시층을 나타내는 평면도이다. 상술한 제1 내지 제4 화소들(PXL1, PXL2, PXL3, PXL4)의 표시층(DPL)은 실질적으로 동일 또는 유사한 구조를 가질 수 있다.
도 14를 참조하면, 화소(PXL)는 제1 전극(ELT1) 및 제2 전극(ELT2)과, 제1 및 제2 전극들(ELT1, ELT2)의 사이에 연결된 발광 소자들(LD)을 포함할 수 있다.
제1 전극(ELT1) 및 제2 전극(ELT2)은 서로 이격될 수 있다. 예를 들어, 제1 전극(ELT1) 및 제2 전극(ELT2)은 제2 방향(DR2)으로 연장하며, 제1 방향(DR1)으로 이격될 수 있다. 다만, 제1 전극(ELT1) 및 제2 전극(ELT2)의 형상, 크기, 위치, 및/또는 이들의 상호 배치 구조 등은 실시예에 따라 다양하게 변경될 수 있다.
제1 전극(ELT1) 및 제2 전극(ELT2)은 각각 화소(PXL)별로 분리된 패턴을 가지거나, 화소들(PXL)에서 공통으로 연결되는 패턴을 가질 수 있다.
한편, 발광 소자들(LD)의 정렬이 완료되기 이전에는 화소들(PXL)의 제1 전극들(ELT1)이 서로 연결되고, 화소들(PXL)의 제2 전극들(ELT2)이 서로 연결되어 있을 수 있다. 예를 들어, 발광 소자들(LD)의 정렬이 완료되기 이전에, 화소들(PXL)의 제1 전극들(ELT1)은 서로 일체 또는 비일체로 연결되어 제1 정렬 배선을 구성하고, 화소들(PXL)의 제2 전극들(ELT2)은 서로 일체 또는 비일체로 연결되어 제2 정렬 배선을 구성할 수 있다.
상기 제1 정렬 배선 및 상기 제2 정렬 배선은 발광 소자들(LD)의 정렬 단계에서 각각 제1 정렬 신호 및 제2 정렬 신호를 공급받을 수 있다. 상기 제1 및 제2 정렬 신호들은 서로 다른 파형, 전위 및/또는 위상을 가질 수 있다. 이에 따라, 상기 제1 및 제2 정렬 배선들의 사이에 전계가 형성되어, 상기 제1 및 제2 정렬 배선들의 사이에 발광 소자들(LD)이 정렬할 수 있게 된다. 발광 소자들(LD)의 정렬이 완료된 이후에는, 적어도 상기 제1 정렬 배선을 분리하여 화소들(PXL)의 제1 전극들(ELT1)을 서로 분리할 수 있다. 이에 따라, 화소들(PXL)을 개별적으로 구동할 수 있다.
제1 전극(ELT1)은 제1 컨택홀(CH1)을 통해 적어도 하나의 회로 소자, 전원 라인 및/또는 신호 라인에 전기적으로 연결될 수 있다. 다른 실시예에서, 제1 전극(ELT1)은 소정의 전원 라인 또는 신호 라인에 직접 연결될 수도 있다. 일 실시예에서, 제1 전극(ELT1)은, 제1 컨택홀(CH1)을 통해 화소 회로(PXC)의 제1 트랜지스터(T1)에 연결되고, 제1 트랜지스터(T1)를 통해 제1 전원 라인(PL1)에 연결될 수 있다.
제2 전극(ELT2)은 제2 컨택홀(CH2)을 통해 적어도 하나의 회로 소자, 전원 라인 및/또는 신호 라인에 전기적으로 연결될 수 있다. 다른 실시예에서, 제2 전극(ELT2)은 소정의 전원 라인 또는 신호 라인에 직접 연결될 수도 있다. 일 실시예에서, 제2 전극(ELT2)은, 제2 컨택홀(CH2)을 통해 제2 전원 라인(PL2)에 연결될 수 있다.
제1 및 제2 전극들(ELT1, ELT2) 각각은, 단일 층 또는 다중 층으로 구성될 수 있다. 일 예로, 제1 및 제2 전극들(ELT1, ELT2) 각각은, 반사성 도전 물질을 포함한 적어도 한 층의 반사 전극층을 포함하며, 적어도 한 층의 투명 전극층 및/또는 도전성 캡핑층을 선택적으로 더 포함할 수 있다.
발광 소자들(LD)은 제1 전극(ELT1)과 제2 전극(ELT2)의 사이에 정렬될 수 있다. 발광 소자들(LD)은 제1 전극(ELT1)과 제2 전극(ELT2)의 사이에 정렬되어, 제1 및 제2 전극들(ELT1, ELT2)에 전기적으로 연결될 수 있다.
일 실시예에서, 발광 소자들(LD)은 도 1 및 도 2의 실시예들에서 설명한 나노미터 스케일 내지 마이크로미터 스케일 정도로 작은 크기를 가지는 초소형 기둥형 발광 소자들(LD)일 수 있으나, 반드시 이에 제한되는 것은 아니다.
발광 소자들(LD)은 각각 제1 단부(EP1)와 제2 단부(EP2)를 포함할 수 있다. 제1 단부(EP1)는 제1 전극(ELT1)에 인접하도록 배치되고, 제2 단부(EP2)는 제2 전극(ELT2)에 인접하도록 배치될 수 있다.
일 실시예에서, 발광 소자들(LD)의 제1 단부(EP1)는 제1 연결 전극(CNE1)을 통해 제1 전극(ELT1)에 전기적으로 연결될 수 있다. 다른 실시예에서, 발광 소자들(LD) 각각의 제1 단부(EP1)는 제1 전극(ELT1)에 직접적으로 연결될 수 있다. 또 다른 실시예에서, 발광 소자들(LD) 각각의 제1 단부(EP1)는 제1 연결 전극(CNE1)에만 전기적으로 연결되고, 제1 전극(ELT1)에는 연결되지 않을 수 있다. 이 경우에는 제1 연결 전극(CNE1)이 발광부(EMU)의 애노드 전극을 구성하고, 제1 연결 전극(CNE1)을 통해 발광 소자들(LD)을 해당 화소 회로(PXC)에 연결할 수 있다.
유사하게, 발광 소자들(LD) 각각의 제2 단부(EP2)는 제2 연결 전극(CNE2)을 통해 제2 전극(ELT2)에 전기적으로 연결될 수 있다. 다른 실시예에서, 발광 소자들(LD) 각각의 제2 단부(EP2)는 제2 전극(ELT2)에 직접적으로 연결될 수 있다. 또 다른 실시예에서, 발광 소자들(LD) 각각의 제2 단부(EP2)는 제2 연결 전극(CNE2)에만 전기적으로 연결되고, 제2 전극(ELT2)에는 연결되지 않을 수 있다. 이 경우에는 제2 연결 전극(CNE2)이 발광부(EMU)의 캐소드 전극을 구성하고, 제2 연결 전극(CNE2)을 통해 발광 소자들(LD)을 제2 전원 라인(PL2)에 연결할 수 있다.
발광 소자들(LD)은 발광 소자 잉크 내에 분산된 형태로 준비되어, 잉크젯 프린팅 방식 등을 통해 각 화소들(PXL)에 공급될 수 있다. 일 예로, 발광 소자들(LD)은 휘발성 용매에 분산되어 각 화소들(PXL)에 제공될 수 있다. 이어서, 제1 및 제2 전극들(ELT1, ELT2)(또는 제1 및 제2 정렬 배선들)을 통해 정렬 신호를 공급하게 되면, 제1 및 제2 전극들(ELT1, ELT2)의 사이에 전기장이 형성되면서, 제1 및 제2 전극들(ELT1, ELT2)의 사이에 발광 소자들(LD)이 정렬될 수 있다. 발광 소자들(LD)이 정렬된 이후에는 용매를 휘발시키거나 이외의 다른 방식으로 제거하여 제1 및 제2 전극들(ELT1, ELT2)의 사이에 발광 소자들(LD)을 안정적으로 배열할 수 있다. 제1 및 제2 전극들(ELT1, ELT2)(또는, 제1 및 제2 정렬 배선들)에 소정의 정렬 신호들을 인가하면, 발광 소자들(LD)이 제1 및 제2 전극들(ELT1, ELT2)의 사이에 정렬하게 된다. 발광 소자들(LD)이 정렬된 이후에는 건조 공정 등을 통해 용매를 제거할 수 있다.
발광 소자들(LD)의 제1 단부들(EP1) 및 제2 단부들(EP2) 상에는 각각 제1 연결 전극(CNE1) 및 제2 연결 전극(CNE2)이 배치될 수 있다.
제1 연결 전극(CNE1)은, 발광 소자들(LD)의 제1 단부들(EP1)에 전기적으로 연결되도록 제1 단부들(EP1) 상에 배치될 수 있다. 일 실시예에서, 제1 연결 전극(CNE1)은 제1 전극(ELT1) 상에 배치되어 제1 전극(ELT1)에 전기적으로 연결될 수 있다. 이 경우, 제1 연결 전극(CNE1)을 통해, 발광 소자들(LD)의 제1 단부들(EP1)을 제1 전극(ELT1)에 연결할 수 있다.
제2 연결 전극(CNE2)은, 발광 소자들(LD)의 제2 단부들(EP2)에 전기적으로 연결되도록 제2 단부들(EP2) 상에 배치될 수 있다. 일 실시예에서, 제2 연결 전극(CNE2)은 제2 전극(ELT2) 상에 배치되어 제2 전극(ELT2)에 전기적으로 연결될 수 있다. 이 경우, 제2 연결 전극(CNE2)을 통해, 발광 소자들(LD)의 제2 단부들(EP2)을 제2 전극(ELT2)에 연결할 수 있다.
이어서 도 15 및 도 16를 참조하여 화소(PXL)의 단면 구조에 대해 상세히 설명한다.
도 15 및 도 16은 화소의 회로층과 표시층을 나타내는 단면도들이다. 상술한 제1 내지 제4 화소들(PXL1, PXL2, PXL3, PXL4)은 실질적으로 동일 또는 유사한 단면 구조를 가질 수 있다.
도 15 및 도 16에서는 화소 회로(도 5의 PXC)를 구성하는 다양한 회로 소자들 중 제1 트랜지스터(T1)를 도시하며, 제1 내지 제3 트랜지스터들(T1, T2, T3)을 구분하여 명기할 필요가 없을 경우에는 "트랜지스터(T)"로 포괄하여 지칭하기로 한다. 한편, 트랜지스터들(T)의 구조 및/또는 층별 위치 등이 도 15 및 도 16에 도시된 실시예에 한정되는 것은 아니며, 실시예에 따라 다양하게 변경될 수 있다.
도 15 및 도 16을 참조하면, 일 실시예에 따른 화소들(PXL)의 기판(SUB) 상에는 화소 회로(PXC)를 구성하는 회로 소자들(일 예로, 트랜지스터들(T) 및 스토리지 커패시터(Cst)) 및 이에 연결되는 각종 배선들을 포함하는 회로층(PCL)이 배치될 수 있다. 회로층(PCL) 상에는 발광부(EMU)를 구성하는 제1 및 제2 전극들(ELT1, ELT2), 발광 소자들(LD), 및/또는 제1 및 제2 연결 전극들(CNE1, CNE2)이 배치될 수 있다.
기판(SUB) 상에는 상술한 제1 도전층이 배치될 수 있다. 상기 제1 도전층은 구리(Cu), 몰리브덴(Mo), 텅스텐(W), 티타늄(Ti), 알루미늄(Al), 은(Ag) 및 이들의 합금으로 이루어진 군에서 선택된 단독 또는 이들의 혼합물로 이루어진 단일층을 형성하거나, 배선 저항을 줄이기 위해 저저항 물질인 몰리브덴(Mo), 티타늄(Ti), 구리(Cu), 알루미늄(Al) 또는 은(Ag)의 이중층 또는 다중층 구조로 형성할 수 있다.
상기 제1 도전층 상에는 버퍼층(BFL)이 배치될 수 있다. 버퍼층(BFL)은 각각의 회로 소자에 불순물이 확산되는 것을 방지할 수 있다. 버퍼층(BFL)은 단일층으로 구성될 수 있으나, 적어도 이중층 이상의 다중층으로 구성될 수도 있다. 버퍼층(BFL)이 다중층으로 형성될 경우, 각 층은 동일한 재료로 형성되거나 또는 서로 다른 재료로 형성될 수 있다.
버퍼층(BFL) 상에는 트랜지스터(T)가 배치될 수 있다. 트랜지스터(T)는 각각 액티브 패턴(ACT), 게이트 전극(GE), 제1 트랜지스터 전극(TE1), 및 제2 트랜지스터 전극(TE2)을 포함할 수 있다.
버퍼층(BFL) 상에는 액티브 패턴(ACT)이 배치될 수 있다. 일 예로, 액티브 패턴(ACT)은 각각 제1 트랜지스터 전극(TE1)과 접촉되는 제1 영역, 제2 트랜지스터 전극(TE2)과 접촉되는 제2 영역, 및 상기 제1 및 제2 영역들 사이에 위치하는 채널 영역을 포함할 수 있다.
실시예에 따라, 액티브 패턴(ACT)은 폴리 실리콘, 아몰퍼스 실리콘, 산화물 반도체 등으로 이루어질 수 있다. 또한, 액티브 패턴(ACT)의 채널 영역은 불순물이 도핑되지 않은 액티브 패턴으로서 진성 반도체일 수 있고, 액티브 패턴(ACT)의 제1 및 제2 영역들은 각각 소정의 불순물이 도핑된 반도체일 수 있다.
액티브 패턴(ACT) 상에는 게이트 절연층(GI)이 배치될 수 있다. 일 예로, 게이트 절연층(GI)은 액티브 패턴(ACT)과 게이트 전극(GE)의 사이에 배치될 수 있다. 게이트 절연층(GI)은 단일층 또는 다중층으로 구성될 수 있으며, 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 질화물(AlNx), 알루미늄 산화물(AlOx), 지르코늄 산화물(ZrOx), 하프늄 산화물(HfOx), 또는 티타늄 산화물(TiOx)을 비롯한 다양한 종류의 무기 물질을 포함할 수 있다.
게이트 절연층(GI) 상에는 상술한 제2 도전층이 배치될 수 있다. 예를 들어, 게이트 절연층(GI) 상에는 게이트 전극(GE)이 배치될 수 있다. 게이트 전극(GE)은 게이트 절연층(GI) 상에서 액티브 패턴(ACT)과 제3 방향(DR3)으로 중첩하도록 배치될 수 있다.
게이트 전극(GE) 상에는 제1 층간 절연층(ILD1)이 배치될 수 있다. 일 예로, 제1 층간 절연층(ILD1)은 게이트 전극(GE)과 제1 및 제2 트랜지스터 전극들(TE1, TE2)의 사이에 배치될 수 있다. 제1 층간 절연층(ILD1)은 단일층 또는 다중층으로 구성될 수 있으며, 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 질화물(AlNx), 알루미늄 산화물(AlOx), 지르코늄 산화물(ZrOx), 하프늄 산화물(HfOx), 또는 티타늄 산화물(TiOx)을 비롯한 다양한 종류의 무기 물질을 포함할 수 있다.
제1 층간 절연층(ILD1) 상에는 상술한 제3 도전층이 배치될 수 있다. 예를 들어, 제1 층간 절연층(ILD1) 상에는 제1 트랜지스터 전극(TE1) 및 제2 트랜지스터 전극(TE2)이 배치될 수 있다. 제1 및 제2 트랜지스터 전극들(TE1, TE2)은 액티브 패턴(ACT)과 제3 방향(DR3)으로 중첩하도록 배치될 수 있다. 제1 및 제2 트랜지스터 전극들(TE1, TE2)은 액티브 패턴(ACT)과 전기적으로 연결될 수 있다. 예를 들어, 제1 트랜지스터 전극(TE1)은 제1 층간 절연층(ILD1) 및 게이트 절연층(GI)을 관통하는 컨택홀을 통해 액티브 패턴(ACT)의 제1 영역과 전기적으로 연결될 수 있다. 제2 트랜지스터 전극(TE2)은 제1 층간 절연층(ILD1) 및 게이트 절연층(GI)을 관통하는 컨택홀을 통해 액티브 패턴(ACT)의 제2 영역과 전기적으로 연결될 수 있다.
제1 층간 절연층(ILD1) 상에는 전원 라인(PL)이 배치될 수 있다. 전원 라인(PL)은 제1 및 제2 트랜지스터 전극들(TE1, TE2)과 동일한 층에 배치될 수 있다. 즉, 전원 라인(PL)은 제1 트랜지스터 전극(TE1) 및 제2 트랜지스터 전극(TE2)과 동일한 도전층으로 이루어질 수 있다. 예를 들어, 전원 라인(PL)은 제1 및 제2 트랜지스터 전극들(TE1, TE2)과 동일한 공정에서 동시에 형성될 수 있으나, 반드시 이에 제한되는 것은 아니다.
제1 및 제2 트랜지스터 전극들(TE1, TE2)과 전원 라인(PL) 상에는 제2 층간 절연층(ILD2)이 배치될 수 있다. 제2 층간 절연층(ILD2)은 단일층 또는 다중층으로 구성될 수 있으며, 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 질화물(AlNx), 알루미늄 산화물(AlOx), 지르코늄 산화물(ZrOx), 하프늄 산화물(HfOx), 또는 티타늄 산화물(TiOx)을 비롯한 다양한 종류의 무기 물질을 포함할 수 있다.
트랜지스터들(T)을 비롯한 회로 소자들 상부에는 보호층(PSV)이 배치될 수 있다. 보호층(PSV)은 하부 단차를 평탄화하기 위해 유기 물질로 이루어질 수 있다. 예를 들어, 보호층(PSV)은 아크릴계 수지(acrylates resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides resin), 폴리에스테르계 수지(polyesters resin), 폴리페닐렌설파이드계 수지(polyphenylenesulfides resin) 또는 벤조사이클로부텐(benzocyclobutene, BCB) 등의 유기 물질을 포함할 수 있다. 다만, 반드시 이에 제한되는 것은 아니며, 보호층(PSV)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 질화물(AlNx), 알루미늄 산화물(AlOx), 지르코늄 산화물(ZrOx), 하프늄 산화물(HfOx), 또는 티타늄 산화물(TiOx)을 비롯한 다양한 종류의 무기 물질을 포함할 수 있다.
회로층(PCL)의 보호층(PSV) 상에는 패턴들(BNP), 제1 및 제2 전극들(ELT1, ELT2), 발광 소자들(LD), 및/또는 제1 및 제2 연결 전극들(CNE1, CNE2)을 포함하는 표시층(DPL)이 제공될 수 있다.
패턴들(BNP)은 보호층(PSV) 상에 배치될 수 있다. 패턴들(BNP)은 실시예에 따라 다양한 형상을 가질 수 있다. 일 실시예에서, 패턴들(BNP)은 기판(SUB) 상에서 제3 방향(DR3)으로 돌출된 형상을 가질 수 있다. 또한, 패턴들(BNP)은 기판(SUB)에 대하여 소정의 각도로 기울어진 경사면을 가지도록 형성될 수 있다. 다만, 반드시 이에 제한되는 것은 아니며, 패턴들(BNP)은 곡면 또는 계단 형상 등의 측벽을 가질 수 있다. 일 예로, 패턴들(BNP)은 반원 또는 반타원 형상 등의 단면을 가질 수 있다.
패턴들(BNP)의 상부에 배치되는 전극들 및 절연층들은 패턴들(BNP)에 대응하는 형상을 가질 수 있다. 일 예로, 패턴들(BNP) 상에 배치되는 제1 및 제2 전극들(ELT1, ELT2)은 패턴들(BNP)의 형상에 상응하는 형상을 가지는 경사면 또는 곡면을 포함할 수 있다. 이에 따라, 패턴들(BNP)은 상부에 제공된 제1 및 제2 전극들(ELT1, ELT2)과 함께 발광 소자들(LD)로부터 방출되는 광을 화소(PXL)의 전면 방향, 즉 제3 방향(DR3)으로 유도하여 표시 패널(DP)의 출광 효율을 향상시키는 반사 부재로 기능할 수 있다.
패턴들(BNP)은 적어도 하나의 유기 물질 및/또는 무기 물질을 포함할 수 있다. 일 예로, 패턴들(BNP)은 아크릴계 수지(acrylates resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides resin), 폴리에스테르계 수지(polyesters resin), 폴리페닐렌설파이드계 수지(polyphenylenesulfides resin) 또는 벤조사이클로부텐(benzocyclobutene, BCB) 등의 유기 물질을 포함할 수 있다. 다만, 반드시 이에 제한되는 것은 아니며, 패턴들(BNP)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 질화물(AlNx), 알루미늄 산화물(AlOx), 지르코늄 산화물(ZrOx), 하프늄 산화물(HfOx), 또는 티타늄 산화물(TiOx)을 비롯한 다양한 종류의 무기 물질을 포함할 수 있다.
보호층(PSV)과 패턴들(BNP) 상에는 제1 및 제2 전극들(ELT1, ELT2)이 배치될 수 있다. 제1 및 제2 전극들(ELT1, ELT2)은 화소(PXL) 내에서 서로 이격되도록 배치될 수 있다. 제1 및 제2 전극들(ELT1, ELT2)은 상술한 바와 같이 발광 소자들(LD)의 정렬 단계에서 정렬 신호를 공급받을 수 있다. 이에 따라, 제1 및 제2 전극들(ELT1, ELT2)의 사이에 전기장이 형성되어 각 화소들(PXL)에 공급된 발광 소자들(LD)이 제1 및 제2 전극들(ELT1, ELT2)의 사이에 정렬될 수 있다.
제1 및 제2 전극들(ELT1, ELT2)은 각각 적어도 하나의 도전 물질을 포함할 수 있다. 일 예로, 제1 및 제2 전극들(ELT1, ELT2)은 각각 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 티타늄(Ti), 몰리브덴(Mo), 구리(Cu) 등을 비롯한 다양한 금속 물질 중 적어도 하나의 금속 또는 이를 포함하는 합금, 인듐 주석 산화물(ITO), 인듐 아연 산화물(IZO), 인듐 주석 아연 산화물(ITZO), 알루미늄 아연 산화물(AZO), 갈륨 아연 산화물(GZO), 아연 주석 산화물(ZTO), 또는 갈륨 주석 산화물(GTO) 등과 같은 도전성 산화물, 및 PEDOT와 같은 도전성 고분자 중 적어도 하나의 도전 물질을 포함할 수 있으나, 반드시 이에 제한되는 것은 아니다.
제1 및 제2 전극들(ELT1, ELT2) 상에는 제1 절연층(INS1)이 배치될 수 있다. 제1 절연층(INS1)은 단일층 또는 다중층으로 구성될 수 있으며, 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 질화물(AlNx), 알루미늄 산화물(AlOx), 지르코늄 산화물(ZrOx), 하프늄 산화물(HfOx), 또는 티타늄 산화물(TiOx)을 비롯한 다양한 종류의 무기 물질을 포함할 수 있다.
제1 절연층(INS1) 상에는 발광 소자들(LD)이 배치될 수 있다. 발광 소자들(LD)은 제1 절연층(INS1) 상에서 제1 및 제2 전극들(ELT1, ELT2) 사이에 배치될 수 있다. 발광 소자들(LD)은 휘발성 용매에 분산되어 각 화소들(PXL)에 제공될 수 있다. 이어서, 제1 및 제2 전극들(ELT1, ELT2)(또는 제1 및 제2 정렬 배선들)을 통해 정렬 신호를 공급하게 되면, 제1 및 제2 전극들(ELT1, ELT2)의 사이에 전기장이 형성되면서, 제1 및 제2 전극들(ELT1, ELT2)의 사이에 발광 소자들(LD)이 정렬될 수 있다. 발광 소자들(LD)이 정렬된 이후에는 용매를 휘발시키거나 이외의 다른 방식으로 제거하여 제1 및 제2 전극들(ELT1, ELT2)의 사이에 발광 소자들(LD)을 안정적으로 배열할 수 있다. 제1 및 제2 전극들(ELT1, ELT2)(또는, 제1 및 제2 정렬 배선들)에 소정의 정렬 신호들을 인가하면, 발광 소자들(LD)이 제1 및 제2 전극들(ELT1, ELT2)의 사이에 정렬하게 된다. 발광 소자들(LD)이 정렬된 이후에는 건조 공정 등을 통해 용매를 제거할 수 있다.
발광 소자들(LD) 상에는 제2 절연층(INS2)이 배치될 수 있다. 제2 절연층(INS2)은 발광 소자들(LD) 상에 부분적으로 배치될 수 있다. 발광 소자들(LD)의 정렬이 완료된 이후 발광 소자들(LD) 상에 제2 절연층(INS2)을 형성하는 경우, 발광 소자들(LD)이 정렬된 위치에서 이탈하는 것을 방지할 수 있다. 제2 절연층(INS2)은 발광 소자들(LD) 상에 배치되되, 발광 소자들(LD)의 제1 및 제2 단부들(EP1, EP2)을 노출할 수 있다.
제2 절연층(INS2)은 단일층 또는 다중층으로 구성될 수 있으며, 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 질화물(AlNx), 알루미늄 산화물(AlOx), 지르코늄 산화물(ZrOx), 하프늄 산화물(HfOx), 또는 티타늄 산화물(TiOx)을 비롯한 다양한 종류의 무기 물질을 포함할 수 있다.
제2 절연층(INS2)에 의해 노출된 발광 소자들(LD)의 제1 및 제2 단부들(EP1, EP2) 상에는 제1 및 제2 연결 전극들(CNE1, CNE2)이 각각 배치될 수 있다. 제1 및 제2 연결 전극들(CNE1, CNE2)은 각각 발광 소자들(LD)의 제1 및 제2 단부들(EP1, EP2) 상에 직접 배치되어, 발광 소자들(LD)의 제1 및 제2 단부들(EP1, EP2)과 접할 수 있다.
일 실시예에서, 제1 및 제2 연결 전극들(CNE1, CNE2)은 서로 동일한 층에 배치될 수 있다. 즉, 제1 및 제2 연결 전극들(CNE1, CNE2)은 동일한 도전층으로 이루어질 수 있다. 제1 및 제2 연결 전극들(CNE1, CNE2)은 동일한 공정에서 동시에 형성될 수 있으나, 반드시 이에 제한되는 것은 아니다.
다른 실시예에서, 제1 및 제2 연결 전극들(CNE1, CNE2)은 서로 다른 층에 배치될 수 있다. 예를 들어, 도 16에 도시된 바와 같이, 제1 연결 전극(CNE1) 상에 제3 절연층(INS3)이 배치되고, 제1 연결 전극(CNE1) 상에 제2 연결 전극(CNE2)이 배치될 수 있다. 이와 같이, 제1 및 제2 연결 전극들(CNE1, CNE2)이 서로 다른 도전층으로 구성되는 경우, 제1 연결 전극(CNE1)과 제2 연결 전극(CNE2) 사이에는 제3 절연층(INS3)이 더 배치될 수 있다. 제3 절연층(INS3)은 제1 연결 전극(CNE1)을 커버하되, 발광 소자(LD)의 제2 단부(EP2)를 노출할 수 있다. 제3 절연층(INS3)에 의해 노출된 발광 소자(LD)의 제2 단부(EP2) 상에는 제2 연결 전극(CNE2)이 배치될 수 있다. 이와 같이, 서로 다른 도전층으로 이루어진 연결 전극들(CNE1, CNE2) 사이에 제3 절연층(INS3)이 배치되는 경우, 제3 절연층(INS3)에 의해 연결 전극들(CNE1, CNE2)이 안정적으로 분리될 수 있으므로 발광 소자들(LD)의 제1 및 제2 단부들(EP1, EP2) 사이의 전기적 안정성을 확보할 수 있다. 이에 따라, 발광 소자들(LD)의 제1 및 제2 단부들(EP1, EP2)의 사이에서 쇼트 결함이 발생하는 것을 효과적으로 방지할 수 있다.
제1 및 제2 연결 전극들(CNE1, CNE2)은 각각 다양한 투명 도전 물질로 구성될 수 있다. 일 예로, 제1 및 제2 연결 전극들(CNE1, CNE2)은 인듐 주석 산화물(ITO), 인듐 아연 산화물(IZO), 인듐 주석 아연 산화물(ITZO), 알루미늄 아연 산화물(AZO), 갈륨 아연 산화물(GZO), 아연 주석 산화물(ZTO), 또는 갈륨 주석 산화물(GTO)을 비롯한 다양한 투명 도전 물질 중 적어도 하나를 포함하며, 소정의 투광도를 만족하도록 실질적으로 투명 또는 반투명하게 구현될 수 있다. 이에 따라, 발광 소자들(LD)의 제1 및 제2 단부들(EP1, EP2)로부터 방출된 광은 제1 및 제2 연결 전극들(CNE1, CNE2)을 통과하여 표시 패널(DP)의 외부로 방출될 수 있다.
제3 절연층(INS3)은 단일층 또는 다중층으로 구성될 수 있으며, 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 질화물(AlNx), 알루미늄 산화물(AlOx), 지르코늄 산화물(ZrOx), 하프늄 산화물(HfOx), 또는 티타늄 산화물(TiOx)을 비롯한 다양한 종류의 무기 물질을 포함할 수 있다.
상술한 실시예에 의하면, 제1 영역(DA1) 즉, 표시 패널(DP) 하단의 화소들(PXL)과 연결되는 제1 서브 스캔 라인들(S2_1)이 제2 화소 영역(A2) 및/또는 제3 화소 영역(A3)에서 생략될 수 있다. 이에 따라, 제2 영역(DA2) 즉, 표시 패널(DP) 상단의 화소들(PXL)과 연결되는 제2 서브 스캔 라인들(S2_2)이 제1 서브 스캔 라인들(S2_1)이 생략된 공간만큼 배선 폭이 확장되어 저항이 감소될 수 있으므로 충전율을 개선할 수 있다.
이하, 다른 실시예에 대해 설명한다. 이하의 실시예에서 이미 설명한 구성과 동일한 구성에 대해서는 동일한 참조 번호로서 지칭하며, 중복 설명은 생략하거나 간략화하기로 한다.
도 17은 다른 실시예에 따른 제2 화소 및/또는 제3 화소의 회로층을 나타내는 평면도이다. 도 18은 제1 화소, 제2 화소, 및/또는 제3 화소의 데이터 라인들을 나타내는 평면도이다. 도 19는 제1 화소, 제2 화소, 및/또는 제3 화소의 제2 스캔 라인들을 나타내는 평면도이다.
도 17을 참조하면, 본 실시예에 따른 제2 화소(PXL2) 및/또는 제3 화소(PXL3)는 제1 서브 스캔 라인(S2_1)이 생략되고, 데이터 라인들(D1, D2, D3)의 배선 폭이 확장된다는 도 7의 실시예와 구별된다.
상술한 바와 같이, 제1 영역(DA1) 즉, 표시 패널(DP) 하단의 화소들(PXL)과 연결되는 제1 서브 스캔 라인(S2_1)은 제2 화소 영역(A2) 및/또는 제3 화소 영역(A3)에서 생략될 수 있다. 이 경우, 제1 서브 스캔 라인(S2_1)이 생략된 공간만큼 제2 화소(PXL2) 및/또는 제3 화소(PXL3)의 데이터 라인들(D1, D2, D3)의 배선 폭이 확장될 수 있다.
도 18을 참조하면, 제2 화소(PXL2) 및/또는 제3 화소(PXL3)의 제1 데이터 라인(D1)의 제1 방향(DR1)의 폭(WD1)은 제1 화소(PXL1)의 제1 데이터 라인(D1)의 제1 방향(DR1)의 폭(WD1)보다 클 수 있다. 또한, 제2 화소(PXL2) 및/또는 제3 화소(PXL3)의 제2 데이터 라인(D2)의 제1 방향(DR1)의 폭(WD2)은 제1 화소(PXL1)의 제2 데이터 라인(D2)의 제1 방향(DR1)의 폭(WD2)보다 클 수 있다. 또한, 제2 화소(PXL2) 및/또는 제3 화소(PXL3)의 제3 데이터 라인(D3)의 제1 방향(DR1)의 폭(WD3)은 제1 화소(PXL1)의 제3 데이터 라인(D3)의 제1 방향(DR1)의 폭(WD3)보다 클 수 있다.
또한, 제3 화소(PXL3)의 제1 데이터 라인(D1)의 제1 방향(DR1)의 폭(WD1)은 제2 화소(PXL2)의 제1 데이터 라인(D1)의 제1 방향(DR1)의 폭(WD1)과 실질적으로 동일할 수 있다. 또한, 제3 화소(PXL3)의 제2 데이터 라인(D2)의 제1 방향(DR1)의 폭(WD2)은 제2 화소(PXL2)의 제2 데이터 라인(D2)의 제1 방향(DR1)의 폭(WD2)과 실질적으로 동일할 수 있다. 또한, 제3 화소(PXL3)의 제3 데이터 라인(D3)의 제1 방향(DR1)의 폭(WD3)은 제2 화소(PXL2)의 제3 데이터 라인(D3)의 제1 방향(DR1)의 폭(WD3)과 실질적으로 동일할 수 있으나, 반드시 이에 제한되는 것은 아니다.
실시예에 따라, 도 19에 도시된 바와 같이, 제2 화소(PXL2) 및/또는 제3 화소(PXL3)의 제2 서브 스캔 라인(S2_2)의 제1 방향(DR1)의 폭(WS2)은 제1 화소(PXL1)의 제2 서브 스캔 라인(S2_2)의 제1 방향(DR1)의 폭(WS2)과 실질적으로 동일할 수 있다. 또한, 제2 화소(PXL2) 및/또는 제3 화소(PXL3)의 제2 서브 스캔 라인(S2_2)의 제1 방향(DR1)의 폭(WS2)은 제1 화소(PXL1)의 제1 서브 스캔 라인(S2_1)의 제1 방향(DR1)의 폭(WS1)과 실질적으로 동일할 수 있다.
다만, 반드시 이에 제한되는 것은 아니며, 제1 서브 스캔 라인(S2_1)이 생략된 공간만큼 제2 화소 영역(A2) 및/또는 제3 화소 영역(A3)의 데이터 라인들(D1, D2, D3)뿐만 아니라, 제2 서브 스캔 라인들(S2_2)의 배선 폭도 확장될 수 있다. 이 경우, 도 10에서 설명한 바와 같이, 제2 화소(PXL2) 및/또는 제3 화소(PXL3)의 제2 서브 스캔 라인(S2_2)의 제1 방향(DR1)의 폭(WS2)은 제1 화소(PXL1)의 제2 서브 스캔 라인(S2_2)의 제1 방향(DR1)의 폭(WS2)보다 클 수 있다. 또한, 제2 화소(PXL2) 및/또는 제3 화소(PXL3)의 제2 서브 스캔 라인(S2_2)의 제1 방향(DR1)의 폭(WS2)은 제1 화소(PXL1)의 제1 서브 스캔 라인(S2_1)의 제1 방향(DR1)의 폭(WS1)보다 클 수 있다.
상술한 실시예에 의하면, 제1 영역(DA1) 즉, 표시 패널(DP) 하단의 화소들(PXL)과 연결되는 제1 서브 스캔 라인들(S2_1)이 생략된 공간만큼 제2 화소(PXL2) 및/또는 제3 화소(PXL3)의 데이터 라인들(D1, D2, D3)의 배선 폭이 확장될 수 있다. 즉, 신호 라인들의 시정수 분배를 최적화하여 충전율을 개선할 수 있다.
본 실시예와 관련된 기술 분야에서 통상의 지식을 가진 자는 상기된 기재의 본질적인 특성에서 벗어나지 않는 범위에서 변형된 형태로 구현될 수 있음을 이해할 수 있을 것이다. 그러므로 개시된 방법들은 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 한다. 본 발명의 범위는 전술한 설명이 아니라 청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함된 것으로 해석되어야 할 것이다.
DA: 표시 영역
NDA: 비표시 영역
SUB: 기판
A1: 제1 화소 영역
A2: 제2 화소 영역
S1: 제1 스캔 라인
S2: 제2 스캔 라인
S2_1: 제1 서브 스캔 라인
S2_2: 제2 서브 스캔 라인
PD: 패드부

Claims (20)

  1. 표시 영역 및 비표시 영역을 포함한 기판;
    상기 표시 영역에 제공된 제1 화소 영역 및 제2 화소 영역;
    상기 제1 화소 영역 및 상기 제2 화소 영역에서 제1 방향으로 연장하는 스캔 라인들;
    상기 제1 화소 영역에서 상기 제1 방향과 교차하는 제2 방향으로 연장하는 제1 서브 스캔 라인들;
    상기 제1 화소 영역 및 상기 제2 화소 영역에서 상기 제2 방향으로 연장하는 제2 서브 스캔 라인들; 및
    상기 비표시 영역에 제공되며 상기 제1 서브 스캔 라인들 및 상기 제2 서브 스캔 라인들과 전기적으로 연결된 패드부를 포함하며,
    상기 스캔 라인들은 각각 제1 서브 스캔 라인들 또는 상기 제2 서브 스캔 라인들과 전기적으로 연결되고,
    상기 제1 서브 스캔 라인들은 상기 제2 화소 영역과 비중첩하는 표시 장치.
  2. 제1 항에 있어서,
    상기 제2 화소 영역의 상기 제2 서브 스캔 라인의 폭은 상기 제1 화소 영역의 상기 제2 서브 스캔 라인의 폭보다 큰 표시 장치.
  3. 제1 항에 있어서,
    상기 제2 화소 영역의 상기 제2 서브 스캔 라인의 폭은 상기 제1 화소 영역의 상기 제1 서브 스캔 라인의 폭보다 큰 표시 장치.
  4. 제1 항에 있어서,
    상기 제2 화소 영역의 상기 제2 서브 스캔 라인의 폭은 상기 제1 화소 영역의 상기 제1 서브 스캔 라인의 폭과 상기 제2 서브 스캔 라인의 폭의 합보다 큰 표시 장치.
  5. 제1 항에 있어서,
    상기 제1 화소 영역은 상기 제2 화소 영역과 상기 패드부 사이에 배치되는 표시 장치.
  6. 제1 항에 있어서,
    상기 표시 영역은 상기 제1 방향을 따라 연장된 중앙선을 기준으로 분할된 제1 영역 및 제2 영역을 포함하고,
    상기 제1 영역은 상기 패드부와 상기 제2 영역 사이에 배치되는 표시 장치.
  7. 제6 항에 있어서,
    상기 제1 서브 스캔 라인들은 상기 제1 영역에 배치된 스캔 라인들과 전기적으로 연결되고,
    상기 제2 서브 스캔 라인들은 상기 제2 영역에 배치된 스캔 라인들과 전기적으로 연결되는 표시 장치.
  8. 제1 항에 있어서,
    상기 제1 화소 영역 및 상기 제2 화소 영역에서 상기 제2 방향으로 연장하는 데이터 라인을 더 포함하는 표시 장치.
  9. 제8 항에 있어서,
    상기 제2 화소 영역의 상기 데이터 라인의 폭은 상기 제1 화소 영역의 상기 데이터 라인의 폭보다 큰 표시 장치.
  10. 제9 항에 있어서,
    상기 제2 화소 영역의 상기 제2 서브 스캔 라인의 폭은 상기 제1 화소 영역의 상기 제2 서브 스캔 라인의 폭과 실질적으로 동일한 표시 장치.
  11. 제9 항에 있어서,
    상기 제2 화소 영역의 상기 제2 서브 스캔 라인의 폭은 상기 제1 화소 영역의 상기 제1 서브 스캔 라인의 폭과 실질적으로 동일한 표시 장치.
  12. 제1 항에 있어서,
    상기 스캔 라인들은 각각 상기 제1 화소 영역과 상기 제2 화소 영역 사이에 컨택부를 통해 상기 제1 서브 스캔 라인들과 전기적으로 연결되는 표시 장치.
  13. 제1 항에 있어서,
    상기 표시 영역에 제공된 제3 화소 영역을 더 포함하고,
    상기 제2 화소 영역은 상기 제1 화소 영역과 상기 제3 화소 영역 사이에 배치되는 표시 장치.
  14. 제13 항에 있어서,
    상기 제2 서브 스캔 라인들은 상기 제3 화소 영역에서 상기 제2 방향으로 연장하는 표시 장치.
  15. 제14 항에 있어서,
    상기 제3 화소 영역의 상기 제2 서브 스캔 라인의 폭은 상기 제2 화소 영역의 상기 제2 서브 스캔 라인의 폭과 실질적으로 동일한 표시 장치.
  16. 제14 항에 있어서,
    상기 제3 화소 영역의 상기 제2 서브 스캔 라인의 폭은 상기 제1 화소 영역의 상기 제2 서브 스캔 라인의 폭보다 큰 표시 장치.
  17. 제14 항에 있어서,
    상기 스캔 라인들은 각각 상기 제2 화소 영역과 상기 제3 화소 영역 사이에 컨택부를 통해 상기 제2 서브 스캔 라인들과 전기적으로 연결되는 표시 장치.
  18. 제13 항에 있어서,
    상기 제1 서브 스캔 라인들은 상기 제3 화소 영역과 비중첩하는 표시 장치.
  19. 제1 항에 있어서,
    상기 제1 화소 영역 및 상기 제2 화소 영역에서 서로 이격된 제1 전극 및 제2 전극; 및
    상기 제1 전극과 상기 제2 전극 사이에 배치된 발광 소자들을 더 포함하는 표시 장치.
  20. 제19 항에 있어서,
    상기 제1 전극과 상기 발광 소자들의 일단을 전기적으로 연결하는 제1 연결 전극; 및
    상기 제2 전극과 상기 발광 소자들의 타단을 전기적으로 연결하는 제2 연결 전극을 더 포함하는 표시 장치.
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