KR20220036420A - 표시 장치 및 이의 구동 방법 - Google Patents

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윤석영
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Abstract

표시 장치는 표시부를 포함한다. 표시부는 화소들을 포함하며, 화소들 각각은 직렬 연결된 스택(stack)들을 포함하고, 스택들 각각은 적어도 하나의 발광 소자들을 포함한다. 저장부는 스택 개수 정보들을 저장한다. 스택 개수 정보들 각각은, 화소들 각각에 대해 스택들 중 유효한 광원을 구성하는 스택들의 개수를 나타낸다. 보상부는 스택 개수 정보들에 기초하여 영상 데이터를 보상하여 보상된 데이터를 생성한다. 데이터 구동부는 보상된 데이터에 기초하여 데이터 전압들을 생성하며, 데이터 전압들을 표시부에 제공한다. 화소들은 데이터 전압들에 대응하는 휘도들로 각각 발광한다.

Description

표시 장치 및 이의 구동 방법{DISPLAY DEVICE AND METHOD OF DRIVING THE SAME}
본 발명은 표시 장치 및 이의 구동 방법에 관한 것이다.
정보 디스플레이에 관한 관심이 고조되고 휴대가 가능한 정보 매체를 이용하려는 요구가 높아지면서, 표시 장치에 대한 요구 및 상업화가 중점적으로 이루어지고 있다.
본 발명은, 표시 품질을 향상시킬 수 있는 표시 장치 및 이의 구동 방법을 제공하는 데 목적이 있다.
본 발명의 일 실시예에 따른 표시 장치는, 화소들을 포함하는 표시부 - 상기 화소들 각각은 직렬 연결된 스택(stack)들을 포함하고, 상기 스택들 각각은 적어도 하나의 발광 소자들을 포함함 -; 스택 개수 정보들을 저장하는 저장부 - 상기 스택 개수 정보들 각각은, 상기 화소들 각각에 대해 상기 스택들 중 유효한 광원을 구성하는 스택들의 개수를 나타냄 -; 상기 스택 개수 정보들에 기초하여 영상 데이터를 보상하여 보상된 데이터를 생성하는 보상부; 및 상기 보상된 데이터에 기초하여 데이터 전압들을 생성하며, 상기 데이터 전압들을 상기 표시부에 제공하는 데이터 구동부를 포함한다. 상기 화소들은 상기 데이터 전압들에 대응하는 휘도들로 각각 발광한다.
일 실시예에 있어서, 화소들은 제1 화소 및 제2 화소를 포함하고, 상기 제1 화소에 대한 제1 스택 개수 정보는 상기 제2 화소에 대한 제2 스택 개수 정보와 다른 값을 가지며, 동일한 휘도에 대하여 상기 제1 화소에 인가되는 제1 데이터 전압은 상기 제2 화소에 인가되는 제2 데이터 전압과 다를 수 있다.
일 실시예에 있어서, 상기 제2 스택 개수 정보가 작아질수록, 동일한 휘도에 대한 상기 제2 데이터 전압 및 상기 제2 화소의 상기 발광 소자들에 흐르는 구동 전류가 커질 수 있다.
일 실시예에 있어서, 상기 제1 스택 개수 정보가 상기 제2 스택 개수 정보보다 큰 경우, 상기 보상부는 상기 제2 화소에 대한 제2 계조값을 기준으로 상기 제1 화소에 대한 제1 계조값을 다운 스케일링하여 제1 보상된 계조값을 생성하며, 상기 영상 데이터는 상기 제1 계조값 및 상기 제2 계조값을 포함하고, 상기 보상된 데이터는 상기 제1 보상된 계조값을 포함할 수 있다.
일 실시예에 있어서, 상기 제1 스택 개수 정보가 상기 제2 스택 개수 정보보다 큰 경우, 상기 보상부는 상기 제1 화소에 대한 제1 계조값을 기준으로 상기 제2 화소에 대한 제2 계조값을 업스케일링하여 제2 보상된 계조값을 생성하며, 상기 영상 데이터는 상기 제1 계조값 및 상기 제2 계조값을 포함하고, 상기 보상된 데이터는 상기 제2 보상된 계조값을 포함할 수 있다.
일 실시예에 있어서, 상기 화소들 각각은 2개의 스택들을 포함할 수 있다.
일 실시예에 있어서, 상기 화소들 각각은, 제1 전원 라인 및 제2 전원 라인 사이에 연결되는 구동 트랜지스터, 데이터 라인 및 상기 구동 트랜지스터의 게이트 전극 사이에 연결되는 스위칭 트랜지스터, 상기 구동 트랜지스터의 일 전극 및 센싱 라인 사이에 연결되는 센싱 트랜지스터, 및 상기 구동 트랜지스터의 상기 게이트 전극 및 상기 일 전극 사이에 연결되는 스토리지 커패시터를 더 포함하고, 상기 스택들은 상기 구동 트랜지스터의 일 전극 및 상기 제2 전원 라인 사이에 연결될 수 있다.
일 실시예에 있어서, 상기 보상부는, 상기 구동 트랜지스터의 게이트 전극에 인가된 기준 전압에 응답하여 상기 구동 트랜지스터의 일 전극에서 센싱되는 센싱 전압에 기초하여 상기 스택 개수 정보들을 설정할 수 있다.
일 실시예에 있어서, 상기 센싱 전압이 기준 범위 이내인 경우, 상기 보상부는 상기 스택 개수 정보들 중 대응되는 스택 개수 정보를 최대값으로 설정할 수 있다.
일 실시예에 있어서, 상기 센싱 전압이 기준 범위를 벗어난 경우, 상기 보상부는 상기 스택 개수 정보들 중 대응되는 스택 개수 정보를 최대값보다 작은 값으로 설정할 수 있다.
일 실시예에 있어서, 상기 센싱 전압은, 상기 발광 소자들의 문턱 전압에 상기 대응되는 스택 개수 정보의 값을 곱한 값과 같을 수 있다.
일 실시예에 있어서, 상기 화소들 각각은 4개의 스택들을 포함할 수 있다.
본 발명의 일 실시예에 따른 표시 장치의 구동 방법은, 화소들을 포함하되 상기 화소들 각각은 구동 트랜지스터 및 상기 구동 트랜지스터의 제1 전극에 직렬 연결된 스택(stack)들을 포함하고 상기 스택들 각각은 적어도 하나의 발광 소자들을 포함하는 표시 장치를 구동할 수 있다. 표시 장치의 구동 방법은, 상기 구동 트랜지스터의 게이트 전극에 제1 전압을 인가하는 단계; 상기 제1 전압에 응답하여 상기 구동 트랜지스터의 상기 제1 전극에 걸리는 제2 전압을 측정하는 단계; 상기 제2 전압에 기초하여 스택 개수 정보를 생성하는 단계 - 상기 스택 개수 정보는, 상기 화소들 각각에 대해 상기 스택들 중 유효한 광원을 구성하는 스택들의 개수를 나타냄 -; 및 상기 스택 개수 정보에 기초하여 상기 구동 트랜지스터의 게이트 전극에 인가되는 데이터 전압을 설정하는 단계를 포함한다.
일 실시예에 있어서, 상기 제2 전압에 기초하여 스택 개수 정보를 생성하는 단계는, 상기 제2 전압이 제1 기준 범위 이내인 경우, 상기 스택 개수 정보의 값을 제1 값으로 설정하는 단계를 포함할 수 있다.
일 실시예에 있어서, 상기 제1 기준 범위는 상기 스택들의 총 개수와 상기 발광 소자들의 문턱전압에 기초하여 설정될 수 있다.
일 실시예에 있어서, 상기 제2 전압에 기초하여 스택 개수 정보를 생성하는 단계는, 상기 제2 전압이 제1 기준 범위를 벗어난 경우, 상기 스택 개수 정보의 값을 상기 제1 값보다 작은 제2 값으로 설정하는 단계를 포함할 수 있다.
일 실시예에 있어서, 화소들은 제1 화소 및 제2 화소를 포함하고, 상기 제1 화소에 대한 제1 스택 개수 정보는 상기 제2 화소에 대한 제2 스택 개수 정보와 다른 값을 가지며, 동일한 휘도에 대하여 상기 제1 화소에 인가되는 제1 데이터 전압은 상기 제2 화소에 인가되는 제2 데이터 전압과 다를 수 있다.
일 실시예에 있어서, 상기 제2 스택 개수 정보가 작아질수록, 동일한 휘도에 대한 상기 제2 데이터 전압 및 상기 제2 화소의 상기 발광 소자들에 흐르는 구동 전류가 커질 수 있다.
일 실시예에 있어서, 상기 데이터 전압을 설정하는 단계는, 상기 제1 스택 개수 정보가 상기 제2 스택 개수 정보보다 큰 경우, 상기 제2 화소에 대한 제2 계조값을 기준으로 상기 제1 화소에 대한 제1 계조값을 다운 스케일링하여 제1 보상된 계조값을 생성하는 단계; 및 상기 제1 보상된 계조값에 기초하여 상기 제1 화소에 대한 제1 데이터 전압을 생성하는 단계를 포함할 수 있다.
일 실시예에 있어서, 상기 데이터 전압을 설정하는 단계는, 상기 제1 스택 개수 정보가 상기 제2 스택 개수 정보보다 큰 경우, 상기 제1 화소에 대한 제1 계조값을 기준으로 상기 제2 화소에 대한 제2 계조값을 업스케일링하여 제2 보상된 계조값을 생성하는 단계; 및 상기 제2 보상된 계조값에 기초하여 상기 제2 화소에 대한 제2 데이터 전압을 생성하는 단계를 포함할 수 있다.
본 발명의 실시예들에 따른 표시 장치 및 표시 장치의 구동 방법은, 화소별로 스택 개수 정보를 생성하고, 스택 개수 정보에 기초하여 영상 데이터를 보상하여 보상된 데이터를 생성할 수 있다. 따라서, 화소들의 스테이지들(즉, 유효한 광원을 구성하는 스테이지들)의 개수의 편차에 기인한 표시 품질의 저하가 완화되거나 개선될 수 있다.
또한, 상기 표시 장치 및 표시 장치의 구동 방법은, 상대적으로 작은 제2 스택 개수 정보에 대응하는 제2 화소의 제2 계조값을 기준으로 상대적으로 큰 제1 스택 개수 정보에 대응하는 제1 화소의 제1 계조값을 보상함(또는, 감소시킴)으로써, 화소의 수명을 개선할 수 있다.
나아가, 표시 장치는 상대적으로 큰 제1 스택 개수 정보에 대응하는 제1 화소의 제1 계조값을 기준으로 상대적으로 작은 제2 스택 개수 정보에 대응하는 제2 화소의 제2 계조값을 보상함(또는, 증가시킴)으로써, 표시 품질을 향상시킬 수 있다.
본 발명의 일 실시예에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 본 발명의 실시예들에 따른 표시 장치를 나타내는 블록도이다.
도 2는 도 1의 표시 장치에 포함된 화소의 일 예를 나타내는 회로도이다.
도 3은 도 2의 화소의 일 예를 나타내는 평면도이다.
도 4는 도 2의 화소에서 측정되는 신호들의 일 예를 나타내는 파형도이다.
도 5는 도 1의 표시 장치에 포함된 화소의 다른 예를 나타내는 회로도이다.
도 6은 도 5의 화소에서 측정되는 신호들의 일 예를 나타내는 파형도이다.
도 7은 도 1의 표시 장치에서 이용되는 스택 개수 정보를 포함하는 룩업테이블의 일 예를 나타내는 도면이다.
도 8은 도 1의 표시 장치에 포함된 보상부의 동작을 설명하는 도면이다.
도 9는 도 1의 표시 장치에 포함된 화소의 다른 예를 나타내는 회로도이다.
도 10은 도 9의 화소의 일 예를 나타내는 평면도이다.
도 11은 도 9의 화소에서 측정되는 신호들의 일 예를 나타내는 파형도이다.
도 12는 도 1의 표시 장치에서 이용되는 스택 개수 정보를 포함하는 룩업테이블의 다른 예를 나타내는 도면이다.
도 13은 본 발명의 실시예들에 따른 표시 장치의 구동 방법을 나타내는 순서도이다.
도 14는 도 13의 방법에 포함된 스택 개수 정보를 생성하는 단계의 일 예를 나타내는 순서도이다.
도 15는 도 1의 표시 장치에서 광원으로 이용되는 발광 소자를 개략적으로 도시한 사시도이다.
도 16은 도 15의 발광 소자의 단면도이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
각 도면을 설명하면서 유사한 참조 부호를 유사한 구성요소에 대해 사용하였다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 위하여 실제보다 확대하여 도시한 것이다. 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "상에" 있다고 할 경우, 이는 다른 부분 "바로 위에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 또한, 본 명세서에 있어서, 어느 층, 막, 영역, 판 등의 부분이 다른 부분 상(on)에 형성되었다고 할 경우, 상기 형성된 방향은 상부 방향만 한정되지 않으며 측면이나 하부 방향으로 형성된 것을 포함한다. 반대로 층, 막, 영역, 판 등의 부분이 다른 부분 "아래에" 있다고 할 경우, 이는 다른 부분 "바로 아래에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다.
본 출원에서, "어떤 구성요소(일 예로 '제 1 구성요소')가 다른 구성요소(일 예로 '제 2 구성요소')에 "(기능적으로 또는 통신적으로) 연결되어 ((operatively or communicatively) coupled with/to)" 있다거나, "접속되어 (connected to)" 있다고 언급된 때에는, 상기 어떤 구성요소가 상기 다른 구성요소에 직접적으로 연결되거나, 다른 구성요소(일 예로 '제 3 구성요소')를 통하여 연결될 수 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소(일 예로 '제 1 구성요소')가 다른 구성요소 (일 예로 '제 2 구성요소')에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 상기 어떤 구성요소와 상기 다른 구성요소 사이에 다른 구성요소(일 예로 '제 3 구성요소')가 존재하지 않는 것으로 이해될 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예 및 그 밖에 당업자가 본 발명의 내용을 쉽게 이해하기 위하여 필요한 사항에 대하여 상세히 설명하기로 한다. 아래의 설명에서, 단수의 표현은 문맥상 명백하게 단수만을 포함하지 않는 한, 복수의 표현도 포함한다.
도 1은 본 발명의 실시예들에 따른 표시 장치를 나타내는 블록도이다.
도 1을 참조하면, 표시 장치(100)는 표시부(110)(또는, 화소부, 표시 패널), 스캔 구동부(120)(또는, scan driver), 데이터 구동부(130)(또는, data driver), 센싱부(140)(또는, sensing driver), 타이밍 제어부(150), 보상부(160), 및 저장부(170)를 포함할 수 있다.
표시부(110)는 스캔 라인들(SL1 내지 SLn, 단, n은 양의 정수)(또는, 제1 스캔 라인들), 데이터 라인들(DL1 내지 DLm, 단, m은 양의 정수), 및 화소(PXL)들을 포함할 수 있다. 또한, 표시부(110)는 센싱 스캔 라인들(SSL1 내지 SSLn)(또는, 제2 스캔 라인들), 및 센싱 라인들(RL1 내지 RLm)(또는, 리드아웃 라인들)을 더 포함할 수 있다.
화소(PXL)는 스캔 라인들(SL1 내지 SLn) 및 데이터 라인들(DL1 내지 DLm)에 의해 구획된 영역(예를 들어, 화소 영역)에 제공될 수 있다.
화소(PXL)는 스캔 라인들(SL1 내지 SLn) 중 대응되는 하나 및 데이터 라인들(DL1 내지 DLm) 중 대응되는 하나에 연결될 수 있다. 또한, 화소(PXL)는 센싱 스캔 라인들(SSL1 내지 SSLn) 중 대응되는 하나, 및 센싱 라인들(RL1 내지 RLm) 중 대응되는 하나에 연결될 수 있다. 이하에서, “연결”은 전기적인 연결 뿐만 아니라, 물리적인 연결을 포함하며, 직접적인 연결 뿐만 아니라 다른 구성 요소를 통한 간접적인 연결을 포함할 수 있다.
화소(PXL)는 발광 소자 및 발광 소자에 구동 전류를 제공하거나 제공하기 위한 적어도 하나의 트랜지스터를 포함할 수 있다.
화소(PXL)는 스캔 라인을 통해 제공되는 제1 스캔 신호에 응답하여 데이터 라인을 통해 제공되는 데이터 신호(또는, 데이터 전압)에 대응하는 휘도로 발광할 수 있다. 또한, 화소(PXL)는 센싱 스캔 라인을 통해 제공되는 제2 스캔 신호에 응답하여 발광 소자의 특성 정보(예를 들어, 구동 트랜지스터의 문턱 전압에 관한 정보로서, 센싱 전압, 또는 센싱 전류)를 센싱 라인을 통해 출력할 수 있다.
화소(PXL)의 구체적인 구성에 대해서는 도 2를 참조하여 후술하기로 한다.
한편, 표시부(110)에는 제1 전원전압(VDD)(또는, 고 전원전압) 및 제2 전원전압(VSS)(또는, 저 전원전압)이 제공될 수 있다. 제1 전원전압(VDD) 및 제2 전원전압(VSS)은 화소(PXL)의 동작에 필요한 전압들이며, 제1 전원전압(VDD)은 제2 전원전압(VSS)의 전압 레벨보다 높은 전압 레벨을 가질 수 있다. 제1 전원전압(VDD) 및 제2 전원전압(VSS)은 별도의 전원 공급부(또는, PMIC)로부터 제공될 수 있다.
스캔 구동부(120)는 스캔 제어 신호(SCS)에 기초하여 스캔 신호(또는, 제1 스캔 신호)를 생성하고, 스캔 신호를 스캔 라인들(SL1 내지 SLn)에 순차적으로 제공할 수 있다. 여기서, 스캔 제어 신호(SCS)는 스캔 개시 신호(또는 스캔 스타트 펄스), 스캔 클럭 신호들 등을 포함하고, 타이밍 제어부(150)로부터 제공될 수 있다. 예를 들어, 스캔 구동부(120)는 스캔 클럭 신호들을 이용하여 펄스 형태의 스캔 개시 신호(예를 들어, 트랜지스터를 턴-온시키는 게이트-온 전압 레벨의 펄스)에 대응하는 펄스 형태의 스캔 신호를 순차적으로 생성 및 출력하는 시프트 레지스터(shift register)를 포함할 수 있다.
스캔 구동부(120)는, 스캔 신호와 유사하게, 센싱 스캔 신호(또는, 제2 스캔 신호)를 더 생성하고, 센싱 스캔 신호를 센싱 스캔 라인들(SSL1 내지 SSLn)에 순차적으로 제공할 수 있다.
데이터 구동부(130)는 타이밍 제어부(150)로부터 제공되는 데이터 제어 신호(DCS)와, 보상부(160)로부터 제공되는 보상된 데이터(DATA3)에 기초하여 데이터 신호들(또는, 데이터 전압들)을 생성하며, 데이터 신호들을 데이터 라인들(DL1 내지 DLm)에 제공할 수 있다. 여기서, 데이터 제어 신호(DCS)는 데이터 구동부(130)의 동작을 제어하는 신호이며, 유효 데이터 전압의 출력을 지시하는 로드 신호(또는, 데이터 인에이블 신호) 등을 포함할 수 있다.
일 실시예에서, 데이터 구동부(130)는 감마 전압들을 이용하여 보상된 데이터(DATA3)에 포함된 데이터값(또는, 계조값)에 대응하는 데이터 신호(또는, 데이터 전압)을 생성할 수 있다. 여기서, 감마 전압들은 데이터 구동부(130)에서 생성되거나, 별도의 감마 전압 생성 회로(예를 들어, 감마 집적 회로)로부터 제공될 수 있다. 예를 들어, 데이터 구동부(130)는 데이터값에 기초하여 감마 전압들 중 하나를 선택하여 데이터 신호로서 출력할 수 있다.
센싱부(140)는 센싱 모드(또는, 센싱 기간)에서, 초기화 전압을 센싱 라인들(RL1 내지 RLm)에 제공하고, 센싱 라인들(RL1 내지 RLm)을 통해 화소(PXL)의 발광 특성을 센싱할 수 있다.
참고로, 표시 장치(100)는 센싱 모드(또는, 센싱 기간) 또는 표시 모드(또는, 표시 기간)에서 동작할 수 있다. 표시 모드에서 표시 장치(100)는 화소(PXL)에 데이터 전압를 제공하여 화소(PXL)를 발광시키며, 센싱 모드에서 표시 장치(100)는 화소(PXL)의 발광 특성을 센싱할 수 있다. 센싱 모드에 대응하는 센싱 시간은 표시 기간의 이전/또는 이후에 할당될 수 있으며, 경우에 따라, 표시 기간 및 센싱 기간은 하나의 프레임(또는, 프레임 기간)에 포함될 수 있다.
화소(PXL)의 발광 특성은 화소(PXL) 내 적어도 하나의 트랜지스터(예를 들어, 구동 트랜지스터)의 문턱 전압, 이동도, 및 발광 소자의 특성 정보(예를 들어, 전류-전압 특성)를 포함할 수 있다. 예를 들어, 센싱부(140)는 센싱 라인들(RL1 내지 RLm)을 통해 화소(PXL)의 발광 특성에 대응하는 센싱 값(V_S)(또는, 센싱 전압, 센싱 전류, 센싱 데이터)을 검출할 수 있다.
센싱 값(V_S)은 보상부(160)(또는, 타이밍 제어부(150))에 제공되고, 보상부(160)(또는, 타이밍 제어부(150))는 센싱 값에 기초하여 영상 데이터(DATA2)(또는, 입력 영상 데이터(DATA1))를 보상할 수 있다. 다만, 이에 한정되는 것은 아니며, 예를 들어, 센싱 값(V_S)은 센싱부(140)로부터 데이터 구동부(130)에 제공되고, 데이터 구동부(130)는 센싱 값(V_S)에 기초하여 데이터 전압을 생성할 수 있다. 예를 들어, 데이터 구동부(130)는 센싱 값(V_S)의 변화량에 기초하여 데이터 전압을 가변시키거나 보상할 수 있다. 즉, 센싱된 화소(PXL)의 발광 특성(또는, 발광 특성의 변화)에 기초하여 데이터 전압이 보상될 수 있다.
타이밍 제어부(150)는 외부(예를 들어, 어플리케이션 프로세서)로부터 입력 영상 데이터(DATA1) 및 제어 신호(CS)를 수신하고, 제어 신호(CS)에 기초하여 스캔 제어 신호(SCS) 및 데이터 제어 신호(DCS)를 생성하며, 입력 영상 데이터(DATA1)를 변환하여 영상 데이터(DATA2)를 생성할 수 있다. 여기서, 제어 신호(CS)는 수직 동기 신호, 수평 동기 신호, 클럭 신호 등을 포함할 수 있다. 예를 들어, 타이밍 제어부(150)는 입력 영상 데이터(DATA1)를 데이터 구동부(130)에서 이용 가능한 포맷을 가지는 영상 데이터(DATA2)로 변환할 수 있다.
보상부(160)는 센싱부(140)로부터 제공되는 센싱 값(V_S)에 기초하여 스택 개수 정보(INFO_S)를 생성할 수 있다.
여기서, 스택 개수 정보(INFO_S)는 화소(PXL)들 각각의 내부에서 상호 직렬 연결되어 유효한 광원을 구성하는 스테이지들(또는, 스택(stack)들로서, 병렬 연결된 복수의 발광 소자들을 포함함)의 개수를 나타낼 수 있다. 도 2를 참조하여 후술하겠지만, 하나의 광원은 복수의 스테이지들을 포함하며, 경우에 따라 스테이지들 중 일부 스테이지는 연결 결함(예를 들어, 단락(short))에 의해 유효한 광원을 구성하는데 기여하지 못할 수 있다. 스택 개수 정보(INFO_S)는 결함이 발생한 일부 스테이지를 제외하고, 유효한 광원을 구성하는데 기여한 스테이지들(즉, 정상 정렬된 스테이지들)의 개수를 나타낼 수 있다.
다만, 스택 개수 정보(INFO_S)가 이에 한정되는 것은 아니며, 예를 들어, 스택 개수 정보(INFO_S)는 화소(PXL)의 각각의 스테이지들 중 유효한 광원을 구성하는데 기여하지 못한 일부 스테이지(예를 들어, 결함 발생한 스테이지)의 개수를 나타낼 수도 있다.
도 5를 참조하여 후술하겠지만, 광원이 결함 발생한 일부 스테이지를 포함하는 경우, 해당 화소(PXL)의 센싱 값(V_S; 예를 들어, 구동 트랜지스터의 문턱 전압에 대응하는 센싱 값)은 예상되는 센싱 값 범위, 즉 기준 범위(예를 들어, 구동 트랜지스터의 문턱 전압의 편차 또는 시프트 가능한 범위)를 벗어날 수 있다. 센싱 값(V_S)이 기준 범위를 벗어난 경우, 일부 스테이지에 결함이 발생한 것으로 판단하고, 센싱 값(V_S)에 기초하여 유효한 광원을 구성하는데 기여한 스테이지들의 개수를 산출할 수 있다.
스택 개수 정보(INFO_S) 및 스택 개수 정보(INFO_S)를 산출하는 구성에 대해서는 도 6 및 도 7을 참조하여 후술하기로 한다.
한편, 스택 개수 정보(INFO_S)는 저장부(170)에 저장되며, 저장부(170)로부터 보상부(160)에 제공될 수 있다.
또한, 보상부(160)는 스택 개수 정보(INFO_S)에 기초하여 영상 데이터(DATA2)를 보상하여 보상된 데이터(DATA3)를 생성할 수 있다.
실시예들에서, 제1 화소(PXL1)에 대한 제1 스택 개수 정보가 제2 화소(PXL2)에 대한 제2 스택 개수 정보의 값과 다른 값을 가지는 경우, 보상부(160)는 제1 스택 개수 정보 및 제2 스택 개수 정보에 기초하여 제1 화소(PXL1)에 대한 제1 계조값 및 제2 화소(PXL2)에 대한 제2 계조값 중 적어도 하나를 보상할 수 있다.
일 실시예에서, 제1 화소(PXL1)에 대한 제1 스택 개수 정보가 제2 화소(PXL2)에 대한 제2 스택 개수 정보보다 큰 값을 가지는 경우, 보상부(160)는 제2 화소(PXL2)에 대한 제2 계조값을 기준으로, 제1 화소(PXL1)에 대한 제1 계조값을 특정 비율로 감소시킬 수 있다. 여기서, 특정 비율은 제1 스택 개수 정보의 값 대비 제2 스택 개수 정보의 값의 비율일 수 있다. 예를 들어, 제1 화소(PXL1)에 대한 제1 스택 개수 정보가 2의 값을 가지고 제2 화소(PXL2)에 대한 제2 스택 개수 정보가 1의 값을 가지는 경우, 보상부(160)는 제1 화소(PXL1)에 대한 제1 계조값을 1/2배로 감소시킬 수 있다.
참고로, 제1 화소(PXL1) 및 제2 화소(XPL2)에 동일한 구동 전류가 흐르는 경우, 제1 화소(PXL1)에 대한 제1 스택 개수 정보가 제2 화소(PXL2)에 대한 제2 스택 개수 정보보다 큰 값을 가지므로, 제1 화소(PXL1)가 제2 화소(PXL2)보다 높은 휘도를 가지고 발광할 수 있다. 따라서, 상대적으로 낮은 휘도로 발광하는 제2 화소(PXL2)를 기준으로, 제1 화소(PXL1)가 제2 화소(PXL2)와 동일한 휘도로 발광하도록, 제1 화소(PXL1)에 대한 제1 계조값을 감소시킬 수 있다. 이 경우, 표시 장치(100)의 전체 휘도가 감소될 수 있으나, 스택 개수 정보의 편차에 기인한 표시 품질의 저하(예를 들어, 휘도 차이에 기인한 얼룩)가 개선될 수 있다. 또한, 감소된 제1 계조값에 따라 제1 화소(PXL1)에 흐르는 구동 전류가 상대적으로 감소하므로, 제1 화소(PXL1)(및 화소(PXL)들)의 스트레스(또는, 발광 스트레스)가 감소하고, 제1 화소(PXL1)(및 화소(PXL)들)의 수명이 개선될 수 있다.
다른 실시예에서, 제1 화소(PXL1)에 대한 제1 스택 개수 정보가 제2 화소(PXL2)에 대한 제2 스택 개수 정보보다 큰 값을 가지는 경우, 보상부(160)는 제1 화소(PXL1)에 대한 제1 계조값을 기준으로, 제2 화소(PXL2)에 대한 제2 계조값을 특정 비율로 증가시킬 수 있다. 예를 들어, 제1 화소(PXL1)에 대한 제1 스택 개수 정보가 2의 값을 가지고 제2 화소(PXL2)에 대한 제2 스택 개수 정보가 1의 값을 가지는 경우, 보상부(160)는 제2 화소(PXL2)에 대한 제2 계조값을 2배로 증가시킬 수 있다.
즉, 상대적으로 높은 휘도로 발광하는 제1 화소(PXL1)를 기준으로, 제2 화소(PXL2)가 제1 화소(PXL1)와 동일한 휘도로 발광하도록, 제2 화소(PXL2)에 대한 제2 계조값을 증가시킬 수 있다. 이 경우, 표시 장치(100)의 전체 휘도가 감소되지 않고 원하는 휘도로 유지되며, 스택 개수 정보의 편차에 기인한 표시 품질의 저하(예를 들어, 휘도 차이에 기인한 얼룩)가 개선될 수 있다.
또 다른 실시예에서, 제1 화소(PXL1)에 대한 제1 스택 개수 정보가 제2 화소(PXL2)에 대한 제2 스택 개수 정보보다 큰 값을 가지는 경우, 보상부(160)는 제1 화소(PXL1)에 대한 제1 계조값을 감소시키고, 또한, 제2 화소(PXL2)에 대한 제2 계조값을 증가시킬 수도 있다. 예를 들어, 제1 화소(PXL1)에 대한 제1 스택 개수 정보가 2의 값을 가지고 제2 화소(PXL2)에 대한 제2 스택 개수 정보가 1의 값을 가지는 경우, 보상부(160)는 제1 화소(PXL1)에 대한 제1 계조값을 0.75배로 감소시키고, 제2 화소(PXL2)의 제2 계조값을 1.5배로 증가시킬 수 있다.
저장부(170)는 화소(PXL)별로 스택 개수 정보(INFO_S) 및 발광 특성(예를 들어, 구동 트랜지스터의 문턱 전압, 이동도 등)을 저장할 수 있다.
저장부(170)는 EPROM(Erasable Programmable Read-Only Memory), EEPROM(Electrically Erasable Programmable ReadOnly Memory), 플래시 메모리(Flash Memory), PRAM(Phase Change Random Access Memory), RRAM(Resistance Random Access Memory), NFGM(Nano Floating Gate Memory), PoRAM(Polymer Random Access Memory), MRAM(Magnetic Random Access Memory), FRAM(Ferroelectric Random Access Memory) 등과 같은 비휘발성 메모리 장치로 구현될 수 있다.
도 1을 참조하여 설명한 바와 같이, 표시 장치(100)는 보상부(160)를 통해 화소(PXL)별로 스택 개수 정보(INFO_S)를 생성하고, 스택 개수 정보(INFO_S)에 기초하여 영상 데이터(DATA2)를 보상하여 보상된 데이터(DATA3)를 생성할 수 있다. 따라서, 화소들의 스테이지들(즉, 유효한 광원을 구성하는 스테이지들)의 개수의 편차에 기인한 표시 품질의 저하가 완화되거나 개선될 수 있다.
또한, 표시 장치(100)는 상대적으로 작은 제2 스택 개수 정보에 대응하는 제2 화소(PXL2)의 제2 계조값을 기준으로 상대적으로 큰 제1 스택 개수 정보에 대응하는 제1 화소(PXL1)의 제1 계조값을 보상함(또는, 감소시킴)으로써, 화소(PXL)의 수명을 개선할 수 있다.
나아가, 필요한 경우, 표시 장치(100)는 상대적으로 큰 제1 스택 개수 정보에 대응하는 제1 화소(PXL1)의 제1 계조값을 기준으로 상대적으로 작은 제2 스택 개수 정보에 대응하는 제2 화소(PXL2)의 제2 계조값을 보상함(또는, 증가시킴)으로써, 표시 품질을 향상시킬 수 있다.
한편, 도 1에서 스캔 구동부(120), 데이터 구동부(130), 센싱부(140), 타이밍 제어부(150), 및 보상부(160)는 상호 독립적으로 구성된 것으로 도시되어 있으나, 이는 예시적인 것으로, 이에 한정되는 것은 아니다. 예를 들어, 스캔 구동부(120), 데이터 구동부(130), 센싱부(140), 타이밍 제어부(150), 및 보상부(160) 중 적어도 하나는 표시부(110)에 형성되거나, IC로 구현되고 연성 회로 기판에 실장되어 표시부(110)에 연결될 수 있다. 예를 들어, 스캔 구동부(120)는 표시부(110)에 형성될 수 있다. 또한, 스캔 구동부(120), 데이터 구동부(130), 센싱부(140), 타이밍 제어부(150), 및 보상부(160) 중 적어도 2개는 하나의 IC로 구현될 수 있다. 예를 들어, 데이터 구동부(130) 및 센싱부(140)는 하나의 집적 회로로 구현될 수 있다. 다른 예로, 타이밍 제어부(150) 및 보상부(160)는 하나의 집적 회로로 구현될 수 있다.
도 2는 도 1의 표시 장치에 포함된 화소의 일 예를 나타내는 회로도이다.
도 2를 참조하면, 화소(PXL)는 데이터 신호에 대응하는 휘도의 광을 생성하는 발광 유닛(EMU)을 포함할 수 있다. 또한, 화소(PXL)는 발광 유닛(EMU)을 구동하기 위한 화소 회로(PXC)를 선택적으로 더 포함할 수 있다.
발광 유닛(EMU)은 제1 전원전압(VDD)이 인가되는 제1 전원 라인(PL1)과 제2 전원전압(VSS)이 인가되는 제2 전원 라인(PL2) 사이에 병렬로 연결된 복수의 발광 소자(LD)들을 포함할 수 있다. 예를 들어, 발광 유닛(EMU)은, 화소 회로(PXC) 및 제1 전원 라인(PL1)을 경유하여 제1 전원 라인(PL1)에 연결된 제1 전극(EL1, 또는 "제1 정렬 전극")과, 제2 전원 라인(PL2)에 연결된 제3 전극(EL3, 또는 "제2 정렬 전극")과, 제1 및 제3 전극들(EL1, EL3) 사이에 서로 동일한 방향으로 병렬 연결되는 복수의 발광 소자(LD)들을 포함할 수 있다. 본 발명의 일 실시예에 있어서, 제1 전극(EL1)은 애노드(anode) 전극일 수 있고, 제3 전극(EL3)은 캐소드(cathode) 전극일 수 있다.
발광 유닛(EMU)에 포함된 발광 소자(LD)들 각각은, 제1 전극(EL1)을 통해 제1 전원 라인(PL1)에 연결되는 일 단부 및 제3 전극(EL3)을 통해 제2 전원 라인(PL2)에 연결된 타 단부를 포함할 수 있다.
상이한 전위의 전압들(즉, 제1 전원전압(VDD) 및 제2 전원전압(VSS))이 각각 공급되는 제1 전극(EL1)과 제3 전극(EL3) 사이에 동일한 방향으로 병렬 연결된 각각의 발광 소자(LD)는 각각의 유효 광원을 구성할 수 있다. 이러한 유효 광원들이 모여 화소(PXL)의 발광 유닛(EMU)을 구성할 수 있다.
발광 유닛(EMU)의 발광 소자(LD)들은 해당 화소 회로(PXC)를 통해 공급되는 구동 전류에 대응하는 휘도로 발광할 수 있다. 예를 들어, 각각의 프레임 기간 동안 화소 회로(PXC)는 해당 프레임 데이터(예를 들어, 보상된 데이터(DATA3, 도 1 참조))의 계조 값에 대응하는 구동 전류를 발광 유닛(EMU)으로 공급할 수 있다. 발광 유닛(EMU)으로 공급된 구동 전류는 발광 소자(LD)들에 나뉘어 흐를 수 있다. 이에 따라, 각각의 발광 소자(LD)가 그에 흐르는 전류에 상응하는 휘도로 발광하면서, 발광 유닛(EMU)이 구동 전류에 대응하는 휘도의 광을 방출할 수 있다.
발광 유닛(EMU)은 각각의 유효 광원을 구성하는 발광 소자(LD)들 외에 적어도 하나의 비유효 광원, 일 예로, 역방향 발광 소자(LDr)를 더 포함할 수 있다. 역방향 발광 소자(LDr)는 유효 광원들을 구성하는 발광 소자(LD)들과 함께 제1 및 제3 전극들(EL1, EL3)의 사이에 병렬로 연결되되, 발광 소자(LD)들과는 반대 방향(또는, 다른 극성 방향)으로 제1 및 제3 전극들(EL1, EL3)의 사이에 연결될 수 있다. 이러한 역방향 발광 소자(LDr)는, 제1 및 제3 전극들(EL1, EL3) 사이에 소정의 구동 전압(일 예로, 순방향의 구동 전압)이 인가되더라도 비활성된 상태를 유지하게 되고, 이에 따라 역방향 발광 소자(LDr)에는 실질적으로 전류가 흐르지 않게 된다.
화소 회로(PXC)는 해당 화소(PXL)의 스캔 라인(SLi), 센싱 스캔 라인(SSLi), 데이터 라인(DLj), 및 센싱 라인(RLj)에 접속될 수 있다. 여기서, i 및 j 각각은 양의 정수일 수 있다. 일 예로, 화소(PXL)가 표시부(110, 도 1 참조)의 i번째 행 및 j번째 열에 배치되었다고 할 때, 화소(PXL)의 화소 회로(PXC)는 i번째 스캔 라인(SLi), i번째 센싱 스캔 라인(SSLi), j번째 데이터 라인(DLj), 및 j번째 센싱 라인(RLj)에 접속될 수 있다.
실시예에 따라, 화소 회로(PXC)는 제1, 제2, 및 제3 트랜지스터들(T1, T2, T3)과 스토리지 커패시터(Cst)를 포함할 수 있다. 다만, 화소 회로(PXC)의 구조가 도 2에 도시된 실시예들에 한정되지는 않는다.
제1 트랜지스터(T1; 구동 트랜지스터)의 제1 단자(또는, 제1 전극)는 제1 전원 라인(PL1)에 접속되고, 제2 단자(또는, 제2 전극)는 제2 노드(N2)(또는, 제1 전극(EL1))에 접속될 수 있다. 여기서, 제1 트랜지스터(T1)의 제1 단자와 제2 단자는 서로 다른 단자로, 예컨대 제1 단자가 드레인 전극이면 제2 단자는 소스 전극일 수 있다. 제1 트랜지스터(T1)의 게이트 전극은 제1 노드(N1)에 접속될 수 있다. 이와 같은 제1 트랜지스터(T1)는 제1 노드(N1)의 전압에 대응하여 발광 소자(LD)들로 공급되는 구동 전류의 양을 제어할 수 있다.
제2 트랜지스터(T2; 스위칭 트랜지스터)의 제1 단자는 데이터 라인(DLj)에 접속될 수 있고, 제2 단자는 제1 노드(N1)에 접속될 수 있다. 그리고, 제2 트랜지스터(T2)의 게이트 전극은 스캔 라인(SLi)에 접속될 수 있다. 제2 트랜지스터(T2)는, 스캔 라인(SLi)으로부터 제2 트랜지스터(T2)가 턴-온될 수 있는 게이트-온 전압(예컨대, 하이(High) 전압)의 스캔 신호(SC)가 공급될 때 턴-온되어, 데이터 라인(DLj)과 제1 노드(N1)를 전기적으로 연결할 수 있다. 이때, 데이터 라인(DLj)으로는 해당 프레임의 데이터 신호(Vdata)가 공급되고, 이에 따라 제1 노드(N1)로 데이터 신호(Vdata)가 전달될 수 있다. 제1 노드(N1)로 전달된 데이터 신호(Vdata)는 스토리지 커패시터(Cst)에 충전될 수 있다.
스토리지 커패시터(Cst)의 일 전극은 제1 노드(N1)에 접속되고, 다른 전극은 제2 노드(N2)에 접속될 수 있다. 이와 같은 스토리지 커패시터(Cst)는 제1 노드(N1)로 공급되는 데이터 신호(Vdata)에 대응하는 전압을 충전하고, 다음 프레임의 데이터 신호(Vdata)가 공급될 때까지 충전된 전압을 유지할 수 있다.
제3 트랜지스터(T3; 센싱 트랜지스터)의 제1 단자는 제2 노드(N2)에 접속되고, 제2 단자는 센싱 라인(RLj)에 접속될 수 있다. 제3 트랜지스터(T3)의 게이트 전극은 센싱 스캔 라인(SSLi)에 연결될 수 있다. 한편, 센싱 라인(RLj)이 생략되는 경우 제3 트랜지스터(T3)의 제2 단자는 데이터 라인(DLj)에 접속될 수도 있다. 센싱 스캔 라인(SSLi)이 생략되는 경우 제3 트랜지스터(T3)의 게이트 전극은 스캔 라인(SLi)에 접속될 수도 있다. 이와 같은 제3 트랜지스터(T3)는 소정의 센싱 기간 동안 센싱 스캔 라인(SSLi)으로 공급되는 게이트-온 전압(일 예로, 하이(High) 레벨)의 센싱 스캔 신호(SS)에 의해 턴-온되어 센싱 라인(RLj)과 제2 노드(N2)를 전기적으로 연결할 수 있다.
실시예에 따라, 센싱 기간은 화소(PXL)들 각각의 특성 정보(일 예로, 제1 트랜지스터(T1)의 문턱 전압 등)를 추출하는 기간일 수 있다. 상술한 센싱 기간 동안, 데이터 라인(DLj) 및 제2 트랜지스터(T2)를 통해 제1 노드(N1)에 제1 트랜지스터(T1)가 턴-온될 수 있는 소정의 기준 전압을 공급하거나, 각각의 화소(PXL)를 전류원 등에 연결함에 의해 제1 트랜지스터(T1)를 턴-온시킬 수 있다. 또한, 제3 트랜지스터(T3)로 게이트-온 전압의 센싱 스캔 신호(SS)를 공급하여 제3 트랜지스터(T3)를 턴-온시켜 제1 트랜지스터(T1)를 센싱 라인(RLj)에 연결할 수 있다. 이에 따라, 상술한 센싱 라인(RLj)을 통해, 제1 트랜지스터(T1)의 문턱 전압 등을 비롯한 각 화소(PXL)의 특성 정보를 추출할 수 있다. 추출된 특성 정보는 화소(PXL)들 사이의 특성 편차가 보상되도록 영상 데이터를 변환하는 데에 이용될 수 있다.
한편, 도 2에서는 제1, 제2, 및 제3 트랜지스터들(T1, T2, T3)이 모두 N타입 트랜지스터들인 실시예를 개시하였으나, 본 발명이 이에 한정되지는 않는다. 예를 들어, 상술한 제1, 제2, 및 제3 트랜지스터들(T1, T2, T3) 중 적어도 하나는 P타입 트랜지스터로 변경될 수도 있다. 또한, 도 2에서는 발광 유닛(EMU)이 화소 회로(PXC)와 제2 전원 라인(PL2)의 사이에 접속되는 실시예를 개시하였으나, 발광 유닛(EMU)은 제1 전원 라인(PL1)과 화소 회로(PXC)의 사이에 접속될 수도 있다.
발광 유닛(EMU)은 제1 및 제2 전원 라인들(PL1, PL2)의 사이에 순차적으로 연결된 제1 스테이지(SET1)(또는, 제1 스택, 제1 서브 발광 유닛) 및 제2 스테이지(SET2)(또는, 제2 스택, 제2 서브 발광 유닛)를 포함할 수 있다. 발광 유닛(EMU)은 제1, 제2, 제3, 및 제4 전극들(EL1, EL2, EL3, EL4)을 포함하고, 제1 및 제2 스테이지들(SET1, SET2) 각각은, 전극들(EL1, EL2, EL3, EL4) 중 2개의 전극들 사이에, 동일한 방향으로 병렬 연결된 복수의 발광 소자(LD)들을 포함할 수 있다.
제1 스테이지(SET1)는 제1 전극(EL1)과 제2 전극(EL2)(또는, 제1 서브 중간 전극(CTE-1))을 포함하고, 제1 전극(EL1)과 제2 전극(EL2)(또는, 제1 서브 중간 전극(CTE-1)) 사이에 연결된 적어도 하나의 제1 발광 소자(LD1)를 포함할 수 있다. 또한, 제1 스테이지(SET1)는 제1 전극(EL1)과 제2 전극(EL2)(또는, 제1 서브 중간 전극(CTE-1)) 사이에서 제1 발광 소자(LD1)와 반대 방향으로 연결된 역방향 발광 소자(LDr)를 포함할 수 있다.
제2 스테이지(SET2)는 제4 전극(EL4)(또는, 제2 서브 중간 전극(CTE-2)) 및 제3 전극(EL3)을 포함하고, 제4 전극(EL4)(또는, 제2 서브 중간 전극(CTE-2)) 및 제3 전극(EL3) 사이에 연결된 적어도 하나의 제2 발광 소자(LD2)를 포함할 수 있다. 또한, 제2 스테이지(SET2)는 제4 전극(EL4)(또는, 제2 서브 중간 전극(CTE-2))과 제3 전극(EL3) 사이에서 제2 발광 소자(LD2)와 반대 방향으로 연결된 역방향 발광 소자(LDr)를 포함할 수 있다.
제1 스테이지(SET1)의 제1 서브 중간 전극(CTE-1)과 제3 스테이지(SET3)의 제2 서브 중간 전극(CTE-2)은 일체로 제공되어 서로 연결될 수 있다. 즉, 제1 서브 중간 전극(CTE-1)과 제2 서브 중간 전극(CTE-2)은 연속하는 제1 스테이지(SET1)와 제2 스테이지(SET2)를 전기적으로 연결하는 중간 전극(CTE)을 구성할 수 있다. 제1 서브 중간 전극(CTE-1)과 제2 서브 중간 전극(CTE-2)이 일체로 제공되는 경우, 제1 서브 중간 전극(CTE-1)과 제2 서브 중간 전극(CTE-2)은 중간 전극(CTE)의 서로 다른 일 영역일 수 있다.
상술한 실시예에서, 제1 전극(EL1)은 각 화소(PXL)의 발광 유닛(EMU)의 애노드(anode) 전극일 수 있고, 제3 전극(EL3)이 발광 유닛(EMU)의 캐소드(cathode) 전극일 수 있다.
상술한 바와 같이, 직/병렬 혼합 구조로 연결된 발광 소자(LD)들을 포함한 화소(PXL)의 발광 유닛(EMU)은 적용되는 제품 사양에 맞춰 구동 전류/전압 조건을 용이하게 조절할 수 있다.
특히, 직/병렬 혼합 구조로 연결된 발광 소자(LD)들을 포함한 화소(PXL)의 발광 유닛(EMU)은 발광 소자(LD)들을 병렬로만 연결한 구조의 발광 유닛(EMU)에 비하여 구동 전류를 감소시킬 수 있다.
도 2를 참조하여 설명한 바와 같이, 화소(PXL)는 발광 유닛(EMU)으로서, 직렬 연결된 스테이지들(예를 들어, 제1 및 제2 스테이지들(SET1, SET2))을 포함할 수 있다. 이를 통해, 화소(PXL)의 구동 전류를 감소시킬 수 있다.
한편, 도 2에서, 화소(PXL)(또는, 발광 유닛(EMU))은 2개의 스테이지들(즉, 제1 및 제2 스테이지들(SET1, SET2))을 포함하는 것으로 도시되었으나, 이에 한정되는 것은 아니다. 예를 들어, 화소(PXL)는 3개 이상의 스테이지들을 포함할 수 있으며, 이에 대해서는 도 9를 참조하여 후술하기로 한다.
도 3은 도 2의 화소의 일 예를 나타내는 평면도이다. 도 3에 있어서, 편의를 위하여 발광 소자(LD)들에 연결된 트랜지스터들 및 트랜지스터들에 연결되는 신호 라인들의 도시를 생략하였으며, 도 2를 참조하여 설명한 발광 유닛(EMU)을 중심으로 화소(PXL)가 간략하게 도시되었다.
도 2 및 도 3을 참조하면, 화소(PXL)는 기판 상에 규정된 화소 영역(PXA)에 형성될 수 있다. 화소 영역(PXA)은 발광 영역(EMA)을 포함할 수 있다. 실시예에 따라, 화소(PXL)는 뱅크(BNK)를 포함하고, 발광 영역(EMA)을 둘러싸는 뱅크(BNK)에 의해 정의될 수 있다. 도 3에 도시된 바와 같이, 뱅크(BNK)는 하부 구성을 노출시키는 제1 개구(OP1) 및 제2 개구(OP2)를 포함하며, 발광 영역(EMA)은 뱅크(BNK)의 제1 개구(OP1)에 의해 정의될 수 있다. 제2 개구(OP2)는 화소 영역(PXA) 내에서 제1 개구(OP1)로부터 이격되어 위치하며, 화소 영역(PXA)의 일측(예를 들어, 하측, 또는 상측)에 인접하여 위치할 수 있다.
화소(PXL)는 상호 물리적으로 분리되거나 이격된 제1 전극(EL1), 제2 전극(EL2), 제3 전극(EL3), 및 제4 전극(EL4)을 포함할 수 있다. 제1 전극(EL1), 제2 전극(EL2), 제3 전극(EL3), 및 제4 전극(EL4)은 도 2를 참조하여 설명한 제1 전극(EL1), 제2 전극(EL2), 제3 전극(EL3), 및 제4 전극(EL4)에 각각 대응할 수 있다.
제1 전극(EL1), 제2 전극(EL2), 제3 전극(EL3), 및 제4 전극(EL4)은 제1 방향(DR1)을 따라 순차적으로 배열될 수 있다. 제1 전극(EL1), 제2 전극(EL2), 제3 전극(EL3), 및 제4 전극(EL4) 각각은 제1 방향(DR1)과 교차하는 제2 방향(DR2)으로 연장할 수 있다. 제1 전극(EL1), 제2 전극(EL2), 제3 전극(EL3), 및 제4 전극(EL4)의 단부는 뱅크(BNK)의 제2 개구(OP2) 내에 위치할 수 있다. 참고로, 제1 전극(EL1), 제2 전극(EL2), 제3 전극(EL3), 및 제4 전극(EL4)은, 표시 장치의 제조 과정에서 발광 소자(LD)들이 기판 상에 공급되기 전에는 인접 화소 영역들까지 연장하고, 발광 소자(LD)들이 화소 영역(PXA)에 공급 및 배열된 이후에는 제2 개구(OP2)에서 다른 전극들(예를 들어, 제2 방향(DR2)으로 인접한 인접 화소의 전극들)로부터 분리될 수 있다. 즉, 뱅크(BNK)의 제2 개구(OP2)는 제1 전극(EL1), 제2 전극(EL2), 제3 전극(EL3), 및 제4 전극(EL4)에 대한 분리 공정을 위해 구비될 수 있다.
제1 전극(EL1)은 발광 영역(EMA)에서 제2 전극(EL2)을 향해 제1 방향(DR1)으로 돌출된 돌출부를 포함할 수 있다. 제1 전극(EL1)의 돌출부는, 발광 영역(EMA)에서 제1 전극(EL1)과 제2 전극(EL2) 사이의 간격을 일정 간격으로 유지하기 위해 제공될 수 있다. 유사하게, 제4 전극(EL4)은 발광 영역(EMA)에서 제3 전극(EL3)을 향해 제1 방향(DR1)의 반대 방향으로 돌출된 돌출부를 포함할 수 있다. 제4 전극(EL4)의 돌출부는, 발광 영역(EMA)에서 제3 전극(EL3)과 제4 전극(EL4) 사이의 간격을 일정 간격으로 유지하기 위해 제공될 수 있다.
다만, 제1 전극(EL1), 제2 전극(EL2), 제3 전극(EL3), 및 제4 전극(EL4)이 이에 한정되지는 않는다. 예를 들어, 제1 전극(EL1), 제2 전극(EL2), 제3 전극(EL3), 및 제4 전극(EL4)의 형상 및/또는 상호 배치 관계 등은 다양하게 변경될 수 있다. 예를 들어, 제1 전극(EL1) 및 제4 전극(EL4) 각각은 돌출부를 포함하지 않고, 굴곡진 형상을 가질 수도 있다.
제1 전극(EL1)은 제1 컨택홀(CNT1)을 통해 도 2를 참조하여 설명한 제1 트랜지스터(T1)와 연결되고, 제3 전극(EL3)은 제2 컨택홀(CNT2)을 통해 도 2를 참조하여 설명한 제2 전원 라인(PL2)에 연결될 수 있다.
실시예에 따라, 제1 전극(EL1), 제2 전극(EL2), 제3 전극(EL3), 및 제4 전극(EL4) 각각은, 단일층 또는 다중층 구조를 가질 수 있다. 일 예로, 제1 전극(EL1), 제2 전극(EL2), 제3 전극(EL3), 및 제4 전극(EL4)은 반사 전극 및 도전성 캡핑층을 포함한 다중층 구조를 가질 수 있다. 또한, 반사 전극은, 단일층 또는 다중층 구조를 가질 수 있다. 일 예로, 반사 전극은 적어도 하나의 반사성 도전층을 포함하며, 반사성 도전층의 상부 및/또는 하부에 배치되는 적어도 하나의 투명 도전층을 선택적으로 더 포함할 수 있다.
실시예에 따라, 화소(PXL)는 제1 전극(EL1)의 일 영역과 중첩하는 제1 뱅크 패턴(BNKP1), 제2 전극(EL2)의 일 영역과 중첩하는 제2 뱅크 패턴(BNKP2), 제3 전극(EL3)의 일 영역과 중첩하는 제3 뱅크 패턴(BNKP3), 및 제4 전극(EL4)의 일 영역과 중첩하는 제4 뱅크 패턴(BNKP4)을 포함할 수 있다.
제1 뱅크 패턴(BNKP1), 제2 뱅크 패턴(BNKP2), 제3 뱅크 패턴(BNKP3), 및 제4 뱅크 패턴(BNKP4)은 발광 영역(EMA)에서 서로 이격되어 배치되며, 제1 전극(EL1), 제2 전극(EL2), 제3 전극(EL3), 및 제4 전극(EL4) 각각의 일 영역을 상부 방향으로 돌출시킬 수 있다. 예를 들어, 제1 전극(EL1)(또는, 제1 전극(EL1)의 돌출부)은 제1 뱅크 패턴(BNKP1) 상에 배치되어 제1 뱅크 패턴(BNKP1)에 의해 제3 방향(DR3)(즉, 기판(SUB)의 두께 방향)으로 돌출되고, 제2 전극(EL2)은 제2 뱅크 패턴(BNKP2) 상에 배치되어 제2 뱅크 패턴(BNKP2)에 의해 제3 방향(DR3)으로 돌출되며, 제3 전극(EL3)은 제3 뱅크 패턴(BNKP3) 상에 배치되어 제3 뱅크 패턴(BNKP3)에 의해 제3 방향(DR3)으로 돌출되고, 제4 전극(EL4)(또는, 제4 전극(EL)의 돌출부)은 제4 뱅크 패턴(BNKP4) 상에 배치되어 제4 뱅크 패턴(BNKP4)에 의해 제3 방향(DR3)으로 돌출될 수 있다.
화소(PXL)는 제1 발광 소자(LD1) 및 제2 발광 소자(LD2)를 포함할 수 있다. 또한, 화소(PXL)는 도 2를 참조하여 설명한 역방향 발광 소자(LDr)를 더 포함할 수 있다.
제1 발광 소자(LD1)는 제1 전극(EL1) 및 제2 전극(EL2) 사이에 배치될 수 있다. 제1 발광 소자(LD1)의 제1 단부(또는, 일 단부)는 제1 전극(EL1)과 마주하며, 제1 발광 소자(LD1)의 제2 단부(또는, 타 단부)는 제2 전극(EL2)과 마주할 수 있다. 제1 발광 소자(LD1)가 복수 개로 제공되는 경우, 제1 발광 소자(LD1)들은 제1 전극(EL1) 및 제2 전극(EL2) 사이에 상호 병렬로 연결되고, 도 2를 참조하여 설명한 제1 스테이지(SET1)를 구성할 수 있다.
유사하게, 제2 발광 소자(LD2)는 제3 전극(EL3) 및 제4 전극(EL4) 사이에 배치될 수 있다. 제2 발광 소자(LD2)의 제1 단부는 제4 전극(EL4)과 마주하며, 제2 발광 소자(LD2)의 제2 단부는 제3 전극(EL3)과 마주할 수 있다. 제2 발광 소자(LD2)의 제2 단부 및 제1 발광 소자(LD1)의 제2 단부는 상호 동일한 타입의 반도체층(예를 들어, p형 반도체층)을 포함하고, 제2 전극(EL2) 및 제3 전극(EL3)을 사이에 두고 상호 마주할 수 있다. 제2 발광 소자(LD2)가 복수 개로 제공되는 경우, 제2 발광 소자(LD2)들은 제3 전극(EL3) 및 제4 전극(EL4) 사이에 상호 병렬로 연결되고, 도 2를 참조하여 설명한 제2 스테이지(SET2)를 구성할 수 있다.
한편, 도 3에서 발광 소자(LD)들이 제1 전극(EL1) 및 제2 전극(EL2)의 사이에서, 또한, 제3 전극(EL3) 및 제4 전극(EL4)의 사이에서 제1 방향(DR1)으로 정렬된 것으로 도시하였으나, 발광 소자(LD)들의 정렬 방향이 이에 한정되지는 않는다. 예를 들어, 발광 소자(LD)들 중 적어도 하나는 사선 방향으로 배열될 수도 있다.
일 실시예에서, 제1 발광 소자(LD1)의 제1 단부는 제1 전극(EL1) 상에 직접적으로 배치되지 않고, 적어도 하나의 컨택 전극, 일 예로 제1 컨택 전극(CNE1)을 통해 제1 전극(EL1)에 전기적으로 연결될 수 있다. 유사하게, 제2 발광 소자(LD2)의 제2 단부는 제3 전극(EL3) 상에 직접적으로 배치되지 않고, 적어도 하나의 컨택 전극, 일 예로 제2 컨택 전극(CNE2)을 통해 제3 전극(EL3)에 전기적으로 연결될 수 있다. 다만, 본 발명이 이에 한정되지는 않는다. 예를 들어, 제1 발광 소자(LD1)의 제1 단부가 제1 전극(EL1)과 직접적으로 접촉되어, 제1 전극(EL1)에 전기적으로 연결될 수도 있다.
실시예에 따라, 제1 발광 소자(LD1) 및 제2 발광 소자(LD2) 각각은 무기 결정 구조의 재료를 이용한 초소형의, 일 예로 나노 스케일 내지 마이크로 스케일 정도로 작은 크기의, 발광 다이오드일 수 있다. 발광 소자(LD)의 보다 구체적인 구성에 대해서는 도 15 및 도 16을 참조하여 후술하기로 한다.
실시예에 따라, 발광 소자(LD)들은 소정의 용액 내에 분산된 형태로 준비되어, 잉크젯 프린팅 방식이나 슬릿 코팅 방식 등을 통해 화소 영역(PXA)의 발광 영역(EMA)에 공급될 수 있다. 일 예로, 발광 소자(LD)들은 휘발성 용매에 섞여 발광 영역(EMA)에 공급될 수 있다. 이때, 제1 전극(EL1) 및 제2 전극(EL2) 사이에, 또한, 제3 전극(EL3) 및 제4 전극(EL4) 사이에 소정의 전압이 걸리면, 제1 전극(EL1) 및 제2 전극(EL2) 사이에, 또한, 제3 전극(EL3) 및 제4 전극(EL4) 사이에 전계가 형성되면서, 제1 전극(EL1), 제2 전극(EL2), 제3 전극(EL3), 및 제4 전극(EL4) 사이에 발광 소자(LD)들이 자가 정렬하게 된다. 발광 소자(LD)들이 정렬된 이후에 용매를 휘발시키거나 이외의 다른 방식으로 제거함으로써, 제1 전극(EL1) 및 제2 전극(EL2)의 사이에, 또한, 제3 전극(EL3), 및 제4 전극(EL4)의 사이에 발광 소자(LD)들이 안정적으로 배열될 수 있다.
실시예들에 따라, 화소(PXL)는 제1 컨택 전극(CNE1), 제2 컨택 전극(CNE2), 및 중간 전극(CTE)을 포함할 수 있다.
제1 컨택 전극(CNE1)은, 제1 발광 소자(LD1)의 제1 단부 및 이에 대응하는 제1 전극(EL1)의 적어도 일 영역 상에 형성되어, 제1 발광 소자(LD1)의 제1 단부를 제1 전극(EL1)에 물리적 및/또는 전기적으로 연결할 수 있다.
제2 컨택 전극(CNE2)은, 제2 발광 소자(LD2)의 제2 단부 및 이에 대응하는 제3 전극(EL3)의 적어도 일 영역 상에 형성되어, 제2 발광 소자(LD2)의 제2 단부를 제3 전극(EL3)에 물리적 및/또는 전기적으로 연결할 수 있다.
중간 전극(CTE)은 제2 방향(DR2)으로 연장하는 제1 서브 중간 전극(CTE-1)(또는, 제1 중간 전극) 및 제2 서브 중간 전극(CTE-2)(또는, 제2 중간 전극)을 포함할 수 있다. 제1 서브 중간 전극(CTE-1)은 제1 발광 소자(LD1)의 제2 단부 및 이에 대응하는 제2 전극(EL2)의 적어도 일 영역 상에 형성될 수 있다. 중간 전극(CTE)은 제1 서브 중간 전극(CTE-1)으로부터 제2 컨택 전극(CNE2) 또는 제2 발광 소자(LD2)를 우회하여 연장하며, 제2 서브 중간 전극(CTE-2)은 제2 발광 소자(LD2)의 제1 단부 및 이에 대응하는 제4 전극(EL4)의 적어도 일 영역 상에 형성될 수 있다. 중간 전극(CTE)은 제1 발광 소자(LD1)의 제2 단부 및 제2 발광 소자(LD2)의 제1 단부를 전기적으로 연결할 수 있다.
도 2에 도시된 바와 같이, 중간 전극(CTE)은 제2 컨택 전극(CNE2)으로부터 이격되되, 제2 컨택 전극(CNE2)을 에워싸는 폐루프 형태를 가질 수 있다. 따라서, 제2 발광 소자(LD2)는 중간 전극(CTE)을 통해 제1 발광 소자(LD1)에 직렬 연결될 수 있다.
도 3을 참조하여 설명한 바와 같이, 제1 내지 제4 전극들(EL1, EL2, EL3, EL4) 사이에 제1 및 제2 발광 소자들(LD1, LD2)이 배치되고, 제1 발광 소자(LD1) 및 제2 발광 소자(LD2)는 중간 전극(CTE)을 통해 직렬 연결될 수 있다. 이러한 방식으로, 화소(PXL)의 화소 영역(PXA)에 정렬된 제1 및 제2 발광 소자들(LD1, LD2)을 직렬 구조로 연결하여 화소(PXL)의 발광 유닛(EMU)이 구성될 수 있다.
도 4는 도 2의 화소에서 측정되는 신호들의 일 예를 나타내는 파형도이다. 도 4에는 센싱 모드에서 화소(PXL)의 동작을 설명하기 위한 신호들이 도시되었다. 센싱 모드에서 화소(PXL)의 특성(예를 들어, 제1 트랜지스터(T1)의 문턱 전압)이 센싱될 수 있다.
도 1, 도 2 및 도 4를 참조하면, 제1 구간(P1)에서, 스캔 라인(SLi)에 인가되는 스캔 신호(SC)는 게이트-온 전압 레벨의 펄스를 가질 수 있다.
이 경우, 제1 구간(P1)에서 제2 트랜지스터(T2)는 게이트-온 전압 레벨의 스캔 신호(SC)에 응답하여 턴-온되고, 데이터 라인(DLj)은 제2 노드(N2)와 연결될 수 있다.
데이터 라인(DLj)에 데이터 신호(Vdata)(또는, 기준 전압)이 인가되는 경우, 제2 노드(N2)에 데이터 신호(Vdata)가 인가될 수 있다. 여기서, 데이터 신호(Vdata)는 제1 트랜지스터(T1)의 문턱 전압(Vth)을 센싱하기 위한 전압 레벨을 가질 수 있다. 일 실시예에서, 데이터 신호(Vdata)는 제1 스테이지(SET1)(또는, 제1 발광 소자(LD1)) 및 제2 스테이지(SET2)(또는, 제2 발광 소자(LD2))의 총 동작 전압보다 작은 전압 레벨을 가질 수 있다. 여기서, 동작 전압은 발광 소자(LD)가 발광하기 위해 필요한 전압으로서, 예를 들어, 동작 전압은 발광 소자(LD)의 문턱 전압일 수 있다. 또한, 데이터 신호(Vdata)는 제1 스테이지(SET1)(또는, 제1 발광 소자(LD1)) 및 제2 스테이지(SET2)(또는, 제2 발광 소자(LD2)) 각각의 동작 전압보다 큰 전압 레벨을 가질 수 있다. 예를 들어, 제1 발광 소자(LD1) 및 제2 발광 소자(LD2) 각각의 동작 전압이 2.5V인 경우, 데이터 신호(Vdata)는, 제2 전원전압(VSS)을 기준으로, 5V(즉, 2.5V * 2)보다 작은 4V의 전압 레벨을 가질 수 있다. 다만, 이에 한정되는 것은 아니며, 예를 들어, 데이터 신호(Vdata)는 제1 스테이지(SET1)(또는, 제1 발광 소자(LD1)) 및 제2 스테이지(SET2)(또는, 제2 발광 소자(LD2))의 총 동작 전압과 실질적으로 같거나 유사한 전압 레벨을 가질 수도 있다.
스캔 신호(SC)와 유사하게, 제1 구간(P1)에서, 센싱 스캔 라인(SSLi)에 인가되는 센싱 스캔 신호(SS)는 게이트-온 전압 레벨의 펄스를 가질 수 있다. 센싱 스캔 신호(SS)의 파형 및 위상은 스캔 신호(SC)의 파형 및 위상과 실질적으로 동일할 수 있다.
이 경우, 제1 구간(P1)에서 제3 트랜지스터(T3)는 게이트-온 전압 레벨의 센싱 스캔 신호(SS)에 응답하여 턴-온되고, 센싱 라인(RLj) 및 제2 노드(N2)가 연결될 수 있다.
제1 구간(P1)의 시작 시점에 센싱부(140)로부터 센싱 라인(RLj)에 초기화 전압(Vinit)이 인가된 경우, 초기화 전압(Vinit)이 제2 노드(N2)에 인가될 수 있다. 따라서, 제1 구간(P1)의 시작 시점에서 제2 노드(N2)의 노드 전압(V_N2)은 초기화 전압(Vinit)의 전압 레벨을 가질 수 있다. 예를 들어, 초기화 전압(Vinit)은 2V의 전압 레벨을 가질 수 있다.
이후, 제1 구간(P1)의 종료 시점까지 센싱부(140)는 초기화 전압(Vinit)의 공급을 차단할 수 있다.
이 경우, 제1 트랜지스터(T1)는 게이트-소스 전압에 대응하는 전류를 제2 노드(N2)에 공급하고, 이에 따라, 제2 노드(N2)의 노드 전압(V_N2)은 특정 전압 레벨(예를 들어, 제1 전압 레벨(V1))까지 선형적으로 상승할 수 있다. 예를 들어, 제2 노드(N2)의 노드 전압(V_N2)은 데이터 신호(Vdata) 및 제1 트랜지스터(T1)의 문턱 전압(Vth)간의 차이(즉, Vdata-Vth)에 대응하는 제1 전압 레벨(V1)까지 상승할 수 있다.
따라서, 센싱부(140)는 제1 트랜지스터(T1)의 문턱 전압(Vth)(또는, 노드 전압(V_N2))을 센싱할 수 있다.
실시예들에서, 제1 구간(P1)에서 측정된 제1 전압 레벨(V1)(또는, 센싱 전압)이 기준 범위 이내인 경우, 센싱부(140)는 화소(PXL)에 대한 스택 개수 정보가 최대값을 갖도록 설정할 수 있다. 여기서, 기준 범위는 스테이지들(SET1, SET2)의 총 개수 및 발광 소자(LD)의 동작 전압을 곱한 값보다 작고, 스테이지들(SET1, SET2)에서 하나의 스테이지를 제외한 개수(즉, 총 개수 - 1) 및 발광 소자(LD)의 동작 전압을 곱한 값보다 클 수 있다. 예를 들어, 2개의 스테이지들(SET1, SET2)이 존재하고 발광 소자(LD)의 동작 전압이 2.5V인 경우, 기준 범위는 5V보다 작고 2.5V보다 클 수 있다. 제1 전압 레벨(V1)이 약 3V인 경우, 제1 전압 레벨(V1)은 기준 범위 이내이므로, 센싱부(140)는 화소(PXL)에 대한 스택 개수 정보를 최대값(즉, 스테이지들(SET1, SET2)의 총 개수)인 2로 설정할 수 있다.
스택 개수 정보가 최대값과는 다른 값(즉, 최대값보다 작은 값)으로 설정되는 경우를 설명하기 위해, 도 5 및 도 6이 참조될 수 있다.
도 5는 도 1의 표시 장치에 포함된 화소의 다른 예를 나타내는 회로도이다. 도 5에는 도 2에 대응하는 회로도가 도시되었다. 도 6은 도 5의 화소에서 측정되는 신호들의 일 예를 나타내는 파형도이다. 도 6에는 도 4에 대응하는 파형도가 도시되었다.
먼저 도 2 및 도 5를 참조하면, 제1 발광 소자(LD1)에 결함이 있다는 점을 제외하고, 도 5의 화소(PXL_1)는 도 2의 화소(PXL)와 실질적으로 동일하거나 유사할 수 있다. 따라서, 중복되는 설명은 반복하지 않기로 한다. 제1 발광 소자(LD1)의 결함은 예시적인 것으로, 예를 들어, 제1 발광 소자(LD1) 대신 제2 발광 소자(LD2)에 결함이 있을 수도 있다.
예를 들어, 도 5에 도시된 결함을 가지는 제1 발광 소자(LD1)에 의해 제1 전극(EL1) 및 제2 전극(EL2)이 단락(short)될 수 있다. 이 경우, 제1 전극(EL1) 및 제2 전극(EL2) 사이에 흐르는 구동 전류는 결함(즉, 단락)을 가지는 제1 발광 소자(LD1)를 통해 흐르며, 동작 전압이 필요한 다른 제1 발광 소자(LD1)들에는 구동 전류가 흐르지 않을 수 있다.
참고로, 제1 발광 소자(LD1)가 단선(open)된 경우에는, 해당 제1 발광 소자(LD1)에만 구동 전류가 흐르지 않고, 다른 제1 발광 소자(LD1)에는 구동 전류가 흐를 수 있고, 따라서, 표시 품질이 거의 저하되지 않을 수 있다. 제1 발광 소자(LD1)의 개수가 많을수록 하나의 제1 발광 소자(LD1)의 단선은 제1 스테이지(SET1)에 거의 영향을 미치지 않을 수 있다. 이와 달리, 제1 발광 소자(LD1)가 단락되는 경우, 제1 스테이지(SET1)가 동작(또는, 발광)하지 않으며, 화소(PXL)의 휘도가 크게(예를 들어, 1/2 수준으로) 감소될 수 있다. 도 2의 화소(PXL)와 도 5의 화소(PXL_1)에 동일한 데이터 신호(Vdata)가 인가된 경우, 도 5의 화소(PXL_1)는 도 2의 화소(PXL)의 휘도보다 낮은 휘도로 발광할 수 있다. 표시부(110, 도 1 참조)가 도 5의 화소(PXL_1)(즉, 결함을 가지는 화소(PXL_1))를 복수 개 구비하는 경우, 휘도 편차가 발생하고 표시 품질이 저하될 수 있다.
따라서, 결함을 가지는 화소(PXL_1)를 검출하고, 결함을 가지는 화소(PXL_1) 및 다른 화소(PXL, 도 2 참조)가 동일한 휘도로 발광시킴으로써, 표시 품질의 저하를 방지할 수 있다.
한편, 표시부(110, 도 1 참조)의 특정 영역의 휘도를 측정하는 광학 촬상 방식이나, 표시부(110)(또는, 화소(PXL_1))에 흐르는 전류를 감지하는 방식으로는, 각각의 화소(PXL_1)에 결함이 발생하였는지 여부를 정확하게 판단하거나 결함을 가지는 화소(PXL_1)를 검출하기 어렵다. 따라서, 본 발명의 실시예들에 따른 표시 장치(100)는 제1 트랜지스터(T1)(또는, 구동 트랜지스터)의 센싱된 문턱 전압(Vth)에 기초하여 화소(PXL_1)에 결함(특히, 휘도 변화에 영향이 큰 단락)이 발생하였는지 여부를 검출할 수 있다.
도 4, 도 5, 및 도 6을 참조하면, 도 6에 도시된 스캔 신호(SC), 센싱 스캔 신호(SS), 및 데이터 신호(Vdata)는 도 4를 참조하여 설명한 스캔 신호(SC), 센싱 스캔 신호(SS), 및 데이터 신호(Vdata)와 각각 실질적으로 동일하거나 유사할 수 있다. 따라서, 중복되는 설명은 반복하지 않기로 한다.
제1 구간(P1)의 시작 시점에 센싱부(140)로부터 센싱 라인(RLj)에 초기화 전압(Vinit)이 인가되고, 이후 제1 구간(P1)의 종료 시점까지 초기화 전압(Vinit)의 공급이 차단될 수 있다.
이 경우, 제1 트랜지스터(T1)는 게이트-소스 전압에 대응하는 전류를 제2 노드(N2)에 공급하고, 이에 따라, 제2 노드(N2)의 노드 전압(V_N2)은 선형적으로 상승할 수 있다. 다만, 제1 발광 소자(LD1)에 결함이 발생한 경우, 제2 노드(N2)의 노드 전압(V_N2)은 제1 전압 레벨(V1)보다 낮은 제2 전압 레벨(V2)까지만 상승할 수 있다. 도 5에 도시된 제1 전극(EL1) 및 제2 전극(EL2)이 단락됨에 따라, 제2 전원전압(VSS)을 기준으로 제2 노드(N2)의 노드 전압(V_N2)이 제2 발광 소자(LD2)(또는, 제2 스테이지(SET2))의 동작 전압보다 커지는 경우, 제2 발광 소자(LD2)로 전류가 흐르거나 누설되기 때문이다. 이에 따라, 제2 전압 레벨(V2)은, 제2 전원전압(VSS)을 기준으로, 제2 발광 소자(LD2)의 동작 전압과 같거나 유사할 수 있으며, 예를 들어, 제2 전압 레벨(V2)은 약 2.5V일 수 있다.
제1 구간(P1)에서 측정된 제2 전압 레벨(V2)이 기준 범위(즉, 도 4를 참조하여 설명한 기준 범위)를 벗어난 경우, 센싱부(140)는 화소(PXL_1)에 대한 스택 개수 정보가 최대값보다 작은 값(예를 들어, "최대값-1")을 갖도록 설정할 수 있다. 예를 들어, 제2 전압 레벨(V2)이 약 2.5V이고, 기준 범위는 2.5V보다 크고 5V보다 작은 경우, 제2 전압 레벨(V2)은 기준 범위를 벗어나므로, 센싱부(140)는 화소(PXL_1)에 대한 스택 개수 정보를 1로 설정할 수 있다.
참고로, 제1 발광 소자(LD1) 및 제2 발광 소자(LD2) 모두에 결함이 발생한 경우, 도 5에 도시된 제1 전극(EL1), 제2 전극(EL2), 제3 전극(EL3), 및 제4 전극(EL4)이 단락되고, 제2 노드(N2)의 노드 전압(V_N2)은 제2 전원전압(VSS)의 전압 레벨과 같을 수 있다. 따라서, 일부 결함이 아닌 완전 결함, 즉, 동작하지 않는 화소(PXL_1)도 검출될 수 있다. 동작하지 않는 화소(PXL_1)에 대한 스택 개수 정보(및 이에 기초한 데이터 보상)는 무의미하므로, 동작하지 않는 화소(PXL_1)에 대한 스택 개수 정보는 임의로(예를 들어, 0으로) 설정될 수도 있다. 한편, 동작하지 않는 화소(PXL_1)에 대해서는 리페어 작업이 수행될 수도 있다.
한편, 센싱부(140)가 제2 전압 레벨(V2)(또는, 제1 전압 레벨(V1))이 기준 범위 이내인지 여부에 기초하여 화소(PXL_1)(또는, 화소(PXL))에 대한 스택 개수 정보를 설정하는 것으로 설명하였으나, 이에 한정되는 것은 아니다. 예를 들어, 센싱부(140)는 화소(PXL_1)의 제1 트랜지스터(T1)의 문턱 전압(Vth_1)이 정상 범위 이내인지 여부에 기초하여 스택 개수 정보를 설정할 수도 있다.
도 4 내지 도 6을 참조하여 설명한 바와 같이, 표시 장치(100)는 제1 트랜지스터(T1)(또는, 구동 트랜지스터)의 센싱된 문턱 전압(Vth 또는 Vth_1)(또는, 센싱된 전압 레벨(V1 또는 V2))에 기초하여 화소(PXL 또는 PXL_1)에 결함(특히, 휘도 변화에 영향이 큰 단락)이 발생하였는지 여부를 판단하고, 화소(PXL 또는 PXL_1)에 대한 스택 개수 정보를 설정할 수 있다.
도 7은 도 1의 표시 장치에서 이용되는 스택 개수 정보를 포함하는 룩업테이블의 일 예를 나타내는 도면이다.
도 1, 도 2, 및 도 7을 참조하면, 룩업테이블(LUT)은 화소(PXL)들 각각에 대한 스택 개수 정보(INFO_S)를 포함할 수 있다.
룩업테이블(LUT)은 제1 행 및 제1 열에 위치하는 제1 화소(PXL1)에 대한 제1 스택 개수 정보(INFO_S1) 및 제1 행 및 제2 열에 위치하는 제2 화소(PXL2)에 대한 제2 스택 개수 정보(INFO_S2)를 포함할 수 있다.
제1 스택 개수 정보(INFO_S1)의 값이 2인 경우, 제1 화소(PXL1) 내 2개의 스테이지들 모두는 유효한 광원을 구성할 수 있다. 유효한 광원을 구성하는데 기여하지 못한 스테이지의 개수는, 괄호 안에 기재된, 0일 수 있다.
제2 스택 개수 정보(INFO_S2)의 값이 1인 경우, 제2 화소(PXL2) 내 2개의 스테이지들 중 하나만이 유효한 광원을 구성할 수 있다. 유효한 광원을 구성하는데 기여하지 못한 스테이지의 개수는 1일 수 있다.
다른 실시예에서, 스택 개수 정보(INFO_S)는 화소(PXL)의 각각의 스테이지들 중 유효한 광원을 구성하는데 기여하지 못한 일부 스테이지(예를 들어, 결함 발생한 스테이지)의 개수를 나타낼 수도 있다.
도 8은 도 1의 표시 장치에 포함된 보상부의 동작을 설명하는 도면이다.
도 1, 도 7, 및 도 8을 참조하면, 기준 곡선(CURVE_REF)(또는, 기준 변환선), 제1 곡선(CURVE1)(또는, 제1 변환선), 및 제2 곡선(CURVE2)(또는, 제2 변환선) 각각은 입력 계조(GRAY_IN) 및 출력 계조(GRAY_OUT)(또는, 보상된 계조)간의 관계를 나타낼 수 있다. 여기서, 입력 계조(GRAY_IN)는 영상 데이터(DATA2)에 포함되고, 출력 계조(GRAY_OUT)는 보상된 데이터(DATA3)에 포함될 수 있다.
기준 곡선(CURVE_REF) 상에서 입력 계조(GRAY_IN)의 값 및 출력 계조(GRAY_OUT)의 값은 같을 수 있다. 예를 들어, 기준 곡선(CURVE_REF) 상에서 입력 계조(GRAY_IN)의 제1 계조값(GRAY1)은 출력 계조(GRAY_OUT)의 제1 계조값(GRAY1)에 대응할 수 있다.
제1 곡선(CURVE1) 상에서 출력 계조(GRAY_OUT)의 값은 입력 계조(GRAY_IN)의 값보다 작을 수 있다. 예를 들어, 제1 곡선(CURVE1) 상에서 입력 계조(GRAY_IN)의 제1 계조값(GRAY1)은 출력 계조(GRAY_OUT)의 제1 보상된 계조값(GRAY_C1)에 대응하며, 제1 보상된 계조값(GRAY_C1)은 제1 계조값(GRAY1)보다 작을 수 있다. 예를 들어, 제1 보상된 계조값(GRAY_C1)은 제1 계조값(GRAY1)의 1/2배, 또는 3/4배일 수 있다.
제2 곡선(CURVE2) 상에서 출력 계조(GRAY_OUT)의 값은 입력 계조(GRAY_IN)의 값보다 클 수 있다. 예를 들어, 제2 곡선(CURVE2) 상에서 입력 계조(GRAY_IN)의 제1 계조값(GRAY1)은 출력 계조(GRAY_OUT)의 제2 보상된 계조값(GRAY_C2)에 대응하며, 제2 보상된 계조값(GRAY_C2)은 제1 계조값(GRAY1)보다 클 수 있다. 예를 들어, 제2 보상된 계조값(GRAY_C2)은 제1 계조값(GRAY1)의 2배, 또는 1.5배일 수 있다.
실시예들에서, 보상부(160)는 스택 개수 정보(INFO_S)에 기초하여 기준 곡선(CURVE_REF), 제1 곡선(CURVE1), 및 제2 곡선(CURVE2) 중 하나를 선택하고, 기준 곡선(CURVE_REF), 제1 곡선(CURVE1), 및 제2 곡선(CURVE2) 중 선택된 하나를 이용하여 입력 계조(GRAY_IN)를 보상하여 출력 계조(GRAY_OUT)(또는, 보상된 계조)를 생성할 수 있다.
일 실시예에서, 제1 화소(PXL1)에 대한 제1 스택 개수 정보(INFO_S1)가 제2 화소(PXL2)에 대한 제2 스택 개수 정보(INFO_S2)보다 큰 경우, 보상부(160)는 제2 화소(PXL2)에 대한 계조값을 기준으로 제1 화소(PXL1)에 대한 계조값을 다운스케일링하여 제1 보상된 계조값을 생성할 수 있다. 예를 들어, 보상부(160)는 제1 곡선(CURVE1)을 이용하여 제1 화소(PXL1)에 대한 제1 계조값(GRAY1)을 보상하여 제1 보상된 계조값(GRAY_C1)을 생성할 수 있다. 한편, 보상부(160)는 기준 곡선(CURVE_REF)을 이용하여 제2 화소(PXL2)에 대한 계조값을 보상하거나, 제2 화소(PXL2)에 대한 계조값을 보상하지 않을 수 있다.
이 경우, 제1 보상된 계조값(GRAY_C1)에 대응하여 제1 화소(PXL1)에 인가되는 데이터 신호(Vdata, 도 2 참조)가, 동일한 휘도를 위해 제2 화소(PXL2)에 인가되는 데이터 신호(Vdata)보다 작아지며, 제1 화소(PXL1) 내에 흐르는 구동 전류(또는, 전류량)는 제2 화소(PXL2) 내에 흐르는 구동 전류보다 작아질 수 있다.
다른 실시예에서, 제1 화소(PXL1)에 대한 제1 스택 개수 정보(INFO_S1)가 제2 화소(PXL2)에 대한 제2 스택 개수 정보(INFO_S2)보다 큰 경우, 보상부(160)는 제1 화소(PXL1)에 대한 계조값을 기준으로 제2 화소(PXL2)에 대한 계조값을 업스케일링하여 제2 보상된 계조값을 생성할 수 있다. 예를 들어, 보상부(160)는 제2 곡선(CURVE2)을 이용하여 제2 화소(PXL2)에 대한 제1 계조값(GRAY1)을 보상하여 제2 보상된 계조값(GRAY_C2)을 생성할 수 있다. 한편, 보상부(160)는 기준 곡선(CURVE_REF)을 이용하여 제1 화소(PXL1)에 대한 계조값을 보상하거나, 제1 화소(PXL1)에 대한 계조값을 보상하지 않을 수 있다.
이 경우, 제2 보상된 계조값(GRAY_C2)에 대응하여 제2 화소(PXL2)에 인가되는 데이터 신호(Vdata)가, 동일한 휘도를 위해 제1 화소(PXL1)에 인가되는 데이터 신호(Vdata)보다 커지며, 제2 화소(PXL2) 내에 흐르는 구동 전류(또는, 전류량)는 제1 화소(PXL1) 내에 흐르는 구동 전류보다 많아질 수 있다.
또 다른 실시예에서, 제1 화소(PXL1)에 대한 제1 스택 개수 정보(INFO_S1)가 제2 화소(PXL2)에 대한 제2 스택 개수 정보(INFO_S2)보다 큰 경우, 보상부(160)는 제1 화소(PXL1)에 대한 계조값을 다운스케일링하여 제1 보상된 계조값을 생성하고, 제2 화소(PXL2)에 대한 계조값을 업스케일링하여 제2 보상된 계조값을 생성할 수 있다. 예를 들어, 보상부(160)는 제1 곡선(CURVE1)을 이용하여 제1 화소(PXL1)에 대한 제1 계조값(GRAY1)을 보상하여 제1 보상된 계조값(GRAY_C1)을 생성하고, 제2 곡선(CURVE2)을 이용하여 제2 화소(PXL2)에 대한 제1 계조값(GRAY1)을 보상하여 제2 보상된 계조값(GRAY_C2)을 생성할 수 있다.
도 8을 참조하여 설명한 바와 같이, 보상부(160)는 상대적으로 큰 제1 스택 개수 정보(INFO_S1)에 대응하는 제1 화소(PXL1)에 대한 계조값을 감소시키거나, 상대적으로 작은 제2 스택 개수 정보(INFO_S2)에 대응하는 제2 화소(PXL2)에 대한 계조값을 증가시킬 수 있다. 따라서, 제1 화소(PXL1)에 인가되는 데이터 신호(Vdata) 및 이에 대응하는 구동 전류가 감소하거나, 제2 화소(PXL2)에 인가되는 데이터 신호(Vdata) 및 이에 대응하는 구동 전류가 커지며, 제1 화소(PXL1) 및 제2 화소(PXL2) 간의 휘도 차이가 개선될 수 있다.
도 9는 도 1의 표시 장치에 포함된 화소의 다른 예를 나타내는 회로도이다.
도 1, 도 2, 및 도 9를 참조하면, 화소(PXL_2)는 발광 유닛(EMU_1) 및 화소 회로(PXC)를 포함한다. 화소 회로(PXC)는 도 2를 참조하여 설명한 화소 회로(PXC)와 실질적으로 동일하므로, 중복되는 설명은 반복하지 않기로 한다.
발광 유닛(EMU_1)은 제1 전원전압(VDD)이 인가되는 제1 전원 라인(PL1)과 제2 전원전압(VSS)이 인가되는 제2 전원 라인(PL2) 사이에 직/병렬로 연결된 복수의 발광 소자(LD)들을 포함할 수 있다.
발광 유닛(EMU_1)은 제1 및 제2 전원 라인들(PL1, PL2) 사이에 순차적으로 연결된 제3 스테이지(SET3)(또는, 제3 서브 발광 유닛), 제1 스테이지(SET1_1)(또는, 제1 서브 발광 유닛), 제2 스테이지(SET2_1)(또는, 제2 서브 발광 유닛), 및 제4 스테이지(SET5)를 포함할 수 있다. 발광 유닛(EMU_1)은 제1 내지 제8 전극들(EL1_1, EL2_1, EL3_1, EL4_1, EL5, EL6, EL7, EL8)을 포함하고, 제1 내지 제4 스테이지들(SET1_1, SET2_1, SET3, SET4) 각각은, 제1 내지 제8 전극들(EL1_1, EL2_1, EL3_1, EL4_1, EL5, EL6, EL7, EL8) 중 2개의 전극들 사이에, 동일한 방향으로 병렬 연결된 복수의 발광 소자(LD)들을 포함할 수 있다.
제1 스테이지(SET1_1) 및 제2 스테이지(SET2_1)는, 도 2를 참조하여 설명한 제1 스테이지(SET1) 및 제2 스테이지(SET2)와 각각 실질적으로 동일하거나 유사할 수 있다.
제1 스테이지(SET1_1)는 제1 전극(EL1_1)(또는, 제1-2 중간 전극(CTE1-2))과 제2 전극(EL2_1)(또는, 제2-1 중간 전극(CTE2-1))을 포함하고, 제1 전극(EL1_1)(또는, 제1-2 중간 전극(CTE1-2))과 제2 전극(EL2_1)(또는, 제2-1 중간 전극(CTE2-1)) 사이에 연결된 적어도 하나의 제1 발광 소자(LD1)를 포함할 수 있다.
제2 스테이지(SET2_1)는 제4 전극(EL4_1)(또는, 제2-2 중간 전극(CTE2-2)) 및 제3 전극(EL3_1)(또는, 제3-1 중간 전극(CTE3-1))을 포함하고, 제4 전극(EL4_1)(또는, 제2-2 중간 전극(CTE2-2)) 및 제3 전극(EL3_1)(또는, 제3-1 중간 전극(CTE3-1)) 사이에 연결된 적어도 하나의 제2 발광 소자(LD2)를 포함할 수 있다.
제3 스테이지(SET3)는 제5 전극(EL5)과 제6 전극(EL6)(또는, 제1-1 중간 전극(CTE1-1))을 포함하고, 제5 전극(EL5)과 제6 전극(EL6)(또는, 제1-1 중간 전극(CTE1-1)) 사이에 연결된 적어도 하나의 제3 발광 소자(LD3)를 포함할 수 있다.
제4 스테이지(SET4)는 제8 전극(EL8)(또는, 제3-2 중간 전극(CTE3-2))과 제7 전극(EL7)을 포함하고, 제8 전극(EL8)(또는, 제3-2 중간 전극(CTE3-2))과 제7 전극(EL7) 사이에 연결된 적어도 하나의 제4 발광 소자(LD4)를 포함할 수 있다.
제3 스테이지(SET3)의 제1-1 중간 전극(CTE1-1)과 제1 스테이지(SET1_1)의 제1-2 중간 전극(CTE1-2)은 일체로 제공되어 서로 연결될 수 있다. 즉, 제1-1 중간 전극(CTE1-1)과 제1-2 중간 전극(CTE1-2)은 연속하는 제3 스테이지(SET3)와 제1 스테이지(SET1_1)를 전기적으로 연결하는 제1 중간 전극(CTE1)을 구성할 수 있다. 제1-1 중간 전극(CTE1-1)과 제1-2 중간 전극(CTE1-2)이 일체로 제공되는 경우, 제1-1 중간 전극(CTE1-1)과 제1-2 중간 전극(CTE1-2)은 제1 중간 전극(CTE1)의 서로 다른 일 영역일 수 있다.
유사하게, 제1 스테이지(SET1_1)의 제2-1 중간 전극(CTE2-1)과 제2 스테이지(SET2_1)의 제2-2 중간 전극(CTE2-2)은 일체로 제공되어 서로 연결될 수 있다. 즉, 제2-1 중간 전극(CTE2-1)과 제2-2 중간 전극(CTE2-2)은 연속하는 제1 스테이지(SET1_1)와 제2 스테이지(SET2_1)를 전기적으로 연결하는 제2 중간 전극(CTE2)을 구성할 수 있다.
유사하게, 제2 스테이지(SET2_1)의 제3-1 중간 전극(CTE3-1)과 제4 스테이지(SET4)의 제3-2 중간 전극(CTE3-2)은 일체로 제공되어 서로 연결될 수 있다. 즉, 제3-1 중간 전극(CTE3-1)과 제3-2 중간 전극(CTE3-2)은 연속하는 제2 스테이지(SET2_1)와 제4 스테이지(SET4)를 전기적으로 연결하는 제3 중간 전극(CTE3)을 구성할 수 있다.
상술한 실시예에서, 제5 전극(EL5)은 화소(PXL_2)의 발광 유닛(EMU_1)의 애노드(anode) 전극일 수 있고, 제7 전극(EL7)이 발광 유닛(EMU_1)의 캐소드(cathode) 전극일 수 있다.
상술한 바와 같이, 직/병렬 혼합 구조로 연결된 발광 소자(LD)들을 포함한 화소(PXL_2)의 발광 유닛(EMU_1)은 적용되는 제품 사양에 맞춰 구동 전류/전압 조건을 용이하게 조절할 수 있다.
도 10은 도 9의 화소의 일 예를 나타내는 평면도이다. 도 10에 있어서, 편의를 위하여 발광 소자(LD)들에 연결된 트랜지스터들 및 트랜지스터들에 연결되는 신호 라인들의 도시를 생략하였으며, 도 9를 참조하여 설명한 발광 유닛(EMU_1)을 중심으로 화소(PXL_2)가 간략하게 도시되었다.
도 1, 도 3, 도 9, 및 도 10을 참조하면, 화소(PXL_2)는 기판 상에 규정된 화소 영역(PXA)에 형성될 수 있다. 화소 영역(PXA)은 발광 영역(EMA)을 포함할 수 있다. 실시예에 따라, 화소(PXL_2)는 뱅크(BNK)를 포함하고, 발광 영역(EMA)을 둘러싸는 뱅크(BNK)에 의해 정의될 수 있다. 뱅크(BNK)는 도 3을 참조하여 설명하였으므로, 중복되는 설명은 반복하지 않기로 한다.
화소(PXL_2)는 상호 물리적으로 분리되거나 이격된 제1 전극(EL1_1), 제2 전극(EL2_1), 제3 전극(EL3_1), 제4 전극(EL4_1), 제5 전극(EL5), 제6 전극(EL6), 제7 전극(EL7), 및 제8 전극(EL8)을 포함할 수 있다.
제1 전극(EL1_1), 제2 전극(EL2_1), 제3 전극(EL3_1), 및 제4 전극(EL4_1)은 제1 방향(DR1)을 따라 순차적으로 배열될 수 있다. 제1 전극(EL1_1), 제2 전극(EL2_1), 제3 전극(EL3_1), 및 제4 전극(EL4_1) 각각은 제1 방향(DR1)과 교차하는 제2 방향(DR2)으로 연장할 수 있다.
제5 전극(EL5), 제6 전극(EL6), 제7 전극(EL7), 및 제8 전극(EL8)은 제1 전극(EL1_1), 제2 전극(EL2_1), 제3 전극(EL3_1), 및 제4 전극(EL4_1)으로부터 제2 방향(DR2)으로 각각 이격되어 배치되며, 제1 방향(DR1)을 따라 순차적으로 배열될 수 있다. 제5 전극(EL5), 제6 전극(EL6), 제7 전극(EL7), 및 제8 전극(EL8) 각각은 제2 방향(DR2)으로 연장할 수 있다.
제1 전극(EL1_1), 제2 전극(EL2_1), 제3 전극(EL3_1), 및 제4 전극(EL4_1) 각각의 일 단부와, 제5 전극(EL5), 제6 전극(EL6), 제7 전극(EL7), 및 제8 전극(EL8) 각각의 일 단부는 발광 영역(EMA) 내 오픈 영역(OA) 내에 위치할 수 있다. 오픈 영역(OA)은 발광 영역(EMA)의 면적 중심에 대응할 수 있다.
제1 전극(EL1_1), 제2 전극(EL2_1), 제3 전극(EL3_1), 및 제4 전극(EL4_1)은, 표시 장치의 제조 과정에서 발광 소자(LD)들이 기판 상에 공급되기 전에는 제5 전극(EL5), 제6 전극(EL6), 제7 전극(EL7), 및 제8 전극(EL8)과 각각 일체로 구성되고, 발광 소자(LD)들이 화소 영역(PXA)에 공급 및 배열된 이후에는 오픈 영역(OA)(및 뱅크(BNK)의 제2 개구(OP2))에서 제5 전극(EL5), 제6 전극(EL6), 제7 전극(EL7), 및 제8 전극(EL8)으로부터 각각 분리될 수 있다.
제1 전극(EL1_1), 제2 전극(EL2_1), 제3 전극(EL3_1), 및 제4 전극(EL4_1)은 오픈 영역(OA)을 기준으로 제5 전극(EL5), 제6 전극(EL6), 제7 전극(EL7), 및 제8 전극(EL8)과 각각 대칭되므로, 제5 전극(EL5), 제6 전극(EL6), 제7 전극(EL7), 및 제8 전극(EL8)을 중심으로 설명하기로 한다.
제5 전극(EL5)은 발광 영역(EMA)에서 제6 전극(EL6)을 향해 제1 방향(DR1)으로 굴곡진 형상을 가질 수 있다. 제5 전극(EL5)의 굴곡진 형상은, 발광 영역(EMA)에서 제5 전극(EL5)과 제6 전극(EL6) 사이의 간격을 일정 간격으로 유지하기 위해 제공될 수 있다. 유사하게, 제8 전극(EL8)은 발광 영역(EMA)에서 제7 전극(EL7)을 향해 제1 방향(DR1)의 반대 방향으로 굴곡진 형상을 가질 수 있다. 제8 전극(EL8)의 굴곡진 형상은, 발광 영역(EMA)에서 제7 전극(EL7)과 제8 전극(EL8) 사이의 간격을 일정 간격으로 유지하기 위해 제공될 수 있다. 다만, 제5 전극(EL5) 및 제8 전극(EL8)이 이에 한정되는 것은 아니다. 예를 들어, 제5 전극(EL5) 및 제8 전극(EL8)은, 굴곡진 형상 대신에, 도 3을 참조하여 설명한 돌출부를 포함할 수도 있다.
제5 전극(EL5)은 제1 컨택홀(CNT1)을 통해 도 9에 도시된 제1 트랜지스터(T1)와 연결되고, 제7 전극(EL7)은 제2 컨택홀(CNT2)을 통해 도 9에 도시된 제2 전원 라인(PL2)에 연결될 수 있다.
제1 전극(EL1_1), 제2 전극(EL2_1), 제3 전극(EL3_1), 제4 전극(EL4_1), 제5 전극(EL5), 제6 전극(EL6), 제7 전극(EL7), 및 제8 전극(EL8) 각각의 구조(예를 들어, 단일층 또는 다중층 구조)는, 도 3을 참조하여 설명한 제1 내지 제4 전극들(EL1, EL2, EL3, EL4)의 구조와 실질적으로 동일하거나 유사할 수 있다.
실시예에 따라, 화소(PXL_2)는 제1 전극(EL1_1)의 일 영역과 중첩하는 제1 뱅크 패턴(BNKP1_1), 제2 전극(EL2_1)의 일 영역과 중첩하는 제2 뱅크 패턴(BNKP2_1), 제3 전극(EL3_1)의 일 영역과 중첩하는 제3 뱅크 패턴(BNKP3_1), 제4 전극(EL4_1)의 일 영역과 중첩하는 제4 뱅크 패턴(BNKP4_1), 제5 전극(EL5)의 일 영역과 중첩하는 제5 뱅크 패턴(BNKP5), 제6 전극(EL6)의 일 영역과 중첩하는 제6 뱅크 패턴(BNKP6), 제7 전극(EL7)의 일 영역과 중첩하는 제7 뱅크 패턴(BNKP7), 및 제8 전극(EL8)의 일 영역과 중첩하는 제8 뱅크 패턴(BNKP8)을 포함할 수 있다.
제1 뱅크 패턴(BNKP1_1), 제2 뱅크 패턴(BNKP2_1), 제3 뱅크 패턴(BNKP3_1), 제4 뱅크 패턴(BNKP4_1), 제5 뱅크 패턴(BNKP5), 제6 뱅크 패턴(BNKP6), 제7 뱅크 패턴(BNKP7), 및 제8 뱅크 패턴(BNKP8)은 발광 영역(EMA)에서 서로 이격되어 배치되며, 제1 전극(EL1_1), 제2 전극(EL2_1), 제3 전극(EL3_1), 제4 전극(EL4_1), 제5 전극(EL5), 제6 전극(EL6), 제7 전극(EL7), 및 제8 전극(EL8) 각각의 일 영역을 상부 방향으로 돌출시킬 수 있다.
화소(PXL_2)는 제1 발광 소자(LD1), 제2 발광 소자(LD2), 제3 발광 소자(LD3), 및 제4 발광 소자(LD4)를 포함할 수 있다. 제1 발광 소자(LD1) 및 제2 발광 소자(LD2)는 도 3을 참조하여 설명한 제1 발광 소자(LD1) 및 제2 발광 소자(LD2)와 각각 실질적으로 동일하거나 유사하므로, 중복되는 설명은 반복하지 않기로 한다.
제3 발광 소자(LD3)는 제5 전극(EL5) 및 제6 전극(EL6) 사이에 배치될 수 있다. 제3 발광 소자(LD3)의 제1 단부(EP1)(또는, 일 단부)는 제5 전극(EL5)과 마주하며, 제3 발광 소자(LD3)의 제2 단부(EP2)(또는, 타 단부)는 제6 전극(EL6)과 마주할 수 있다. 제3 발광 소자(LD3)가 복수 개로 제공되는 경우, 복수의 제3 발광 소자(LD3)들은 제5 전극(EL5) 및 제6 전극(EL6) 사이에 상호 병렬로 연결되고, 도 9를 참조하여 설명한 제3 스테이지(SET3)를 구성할 수 있다.
제4 발광 소자(LD4)는 제7 전극(EL7) 및 제8 전극(EL8) 사이에 배치될 수 있다. 제4 발광 소자(LD4)의 제1 단부(EP1)는 제8 전극(EL8)과 마주하며, 제4 발광 소자(LD4)의 제2 단부(EP2)는 제7 전극(EL7)과 마주할 수 있다. 제3 발광 소자(LD3)의 제1 단부(EP1) 및 제4 발광 소자(LD4)의 제1 단부(EP1)는 상호 동일한 타입의 반도체층(예를 들어, 예를 들어, p형 반도체층)을 포함할 수 있다. 제4 발광 소자(LD4)가 복수 개로 제공되는 경우, 복수의 제4 발광 소자(LD4)들은 제7 전극(EL7) 및 제8 전극(EL8) 사이에 상호 병렬로 연결되고, 도 9를 참조하여 설명한 제4 스테이지(SET4)를 구성할 수 있다.
실시예에 따라, 제1 발광 소자(LD1), 제2 발광 소자(LD2), 제3 발광 소자(LD3), 및 제4 발광 소자(LD4) 각각은 무기 결정 구조의 재료를 이용한 초소형의, 일 예로 나노 스케일 내지 마이크로 스케일 정도로 작은 크기의, 발광 다이오드일 수 있다.
실시예들에 따라, 화소(PXL_2)는 제1 컨택 전극(CNE1), 제2 컨택 전극(CNE2), 제1 중간 전극(CTE1), 제2 중간 전극(CTE2), 및 제3 중간 전극(CTE3)을 포함할 수 있다.
제1 컨택 전극(CNE1)은, 제3 발광 소자(LD3)의 제1 단부(EP1) 및 이에 대응하는 제5 전극(EL5)의 적어도 일 영역 상에 형성되어, 제3 발광 소자(LD3)의 제1 단부(EP1)를 제5 전극(EL5)에 물리적 및/또는 전기적으로 연결할 수 있다.
제2 컨택 전극(CNE2)은, 제4 발광 소자(LD4)의 제2 단부(EP2) 및 이에 대응하는 제7 전극(EL7)의 적어도 일 영역 상에 형성되어, 제4 발광 소자(LD4)의 제2 단부(EP2)를 제7 전극(EL7)에 물리적 및/또는 전기적으로 연결할 수 있다.
제1 중간 전극(CTE1)은 제2 방향(DR2)으로 연장하는 제1-1 중간 전극(CTE1-1) 및 제1-2 중간 전극(CTE1-2)을 포함할 수 있다. 제1-1 중간 전극(CTE1-1)은 제3 발광 소자(LD3)의 제2 단부(EP2) 및 이에 대응하는 제6 전극(EL6)의 적어도 일 영역 상에 형성될 수 있다. 제1 중간 전극(CTE1)은 제6 전극(EL6)(또는, 제1-1 중간 전극(CTE1-1))으로부터 제1 전극(EL1_1)(또는, 제1-2 중간 전극(CTE1-2))까지 연장하며, 제1-2 중간 전극(CTE1-2)은 제1 발광 소자(LD1)의 제1 단부 및 이에 대응하는 제1 전극(EL1_1)의 적어도 일 영역 상에 형성될 수 있다. 제1 중간 전극(CTE1)은 제3 발광 소자(LD3)의 제2 단부(EP2) 및 제1 발광 소자(LD1)의 제1 단부를 전기적으로 연결할 수 있다.
제2 중간 전극(CTE2)은 제2 방향(DR2)으로 연장하는 제2-1 중간 전극(CTE2-1) 및 제2-2 중간 전극(CTE2-2)을 포함할 수 있다. 제2-1 중간 전극(CTE2-1)은 제1 발광 소자(LD1)의 제2 단부(EP2) 및 이에 대응하는 제2 전극(EL2_1)의 적어도 일 영역 상에 형성될 수 있다. 제2 중간 전극(CTE2)은 제2 전극(EL2_1)로부터 제3 중간 전극(CTE3)을 우회하여 연장하며, 제2-2 중간 전극(CTE2-2)은 제2 발광 소자(LD2)의 제1 단부 및 이에 대응하는 제4 전극(EL4)의 적어도 일 영역 상에 형성될 수 있다. 제2 중간 전극(CTE2)은 제1 발광 소자(LD1)의 제2 단부 및 제2 발광 소자(LD2)의 제1 단부를 전기적으로 연결할 수 있다.
제3 중간 전극(CTE3)은 제2 방향(DR2)으로 연장하는 제3-1 중간 전극(CTE3-1) 및 제3-2 중간 전극(CTE3-2)을 포함할 수 있다. 제3-1 중간 전극(CTE3-1)은 제2 발광 소자(LD2)의 제2 단부(EP2) 및 이에 대응하는 제3 전극(EL3)의 적어도 일 영역 상에 형성될 수 있다. 제3 중간 전극(CTE3)은 제3 전극(EL3_1)(또는, 제3-1 중간 전극(CTE3-1))으로부터 제8 전극(EL8)(또는, 제3-2 중간 전극(CTE3-2))까지 연장하며, 제3-2 중간 전극(CTE3-2)은 제4 발광 소자(LD4)의 제1 단부(EP1) 및 이에 대응하는 제8 전극(EL8)의 적어도 일 영역 상에 형성될 수 있다. 제3 중간 전극(CTE3)은 제2 발광 소자(LD2)의 제2 단부 및 제4 발광 소자(LD4)의 제1 단부(EP1)를 전기적으로 연결할 수 있다.
따라서, 제3 발광 소자(LD3), 제1 발광 소자(LD1), 제2 발광 소자(LD2), 및 제4 발광 소자(LD4)는 순차적으로 직렬 연결될 수 있다.
각각의 프레임 기간 동안 화소(PXL_2)에, 제5 전극(EL5)으로부터, 제3 발광 소자(LD3), 제1 중간 전극(CTE1), 제1 발광 소자(LD1), 제2 중간 전극(CTE2), 제2 발광 소자(LD2), 제3 중간 전극(CTE3), 제4 발광 소자(LD4)를 거쳐 제7 전극(EL7)까지 구동 전류가 흐를 수 있다.
도 11은 도 9의 화소에서 측정되는 신호들의 일 예를 나타내는 파형도이다. 도 11에는 도 4 및 도 6에 대응하는 파형도가 도시되었다.
도 1, 도 4, 도 6, 도 9, 및 도 11을 참조하면, 도 11에 도시된 스캔 신호(SC), 센싱 스캔 신호(SS), 및 데이터 신호(Vdata)는 도 4를 참조하여 설명한 스캔 신호(SC), 센싱 스캔 신호(SS), 및 데이터 신호(Vdata)와 각각 실질적으로 동일하거나 유사할 수 있다. 따라서, 중복되는 설명은 반복하지 않기로 한다.
데이터 전압(Vdata)은 4개의 스테이지들(SET1_1, SET2_1, SET3, SET4)의 총 동작 전압보다 낮게 설정되며, 또한, 4개의 스테이지들(SET1_1, SET2_1, SET3, SET4)에서 하나의 스테이지를 제외한, 즉, 3개의 스테이지들의 총 동작 전압보다 크게 설정될 수 있다. 예를 들어, 데이터 전압(Vdata)은 약 9V(즉, 각각의 스테이지의 동작 전압인 2.5V * 4 보다 작은 값)의 전압 레벨을 가질 수 있다.
제1 구간(P1)의 시작 시점에 센싱부(140)로부터 센싱 라인(RLj)에 초기화 전압(Vinit)이 인가되고, 이후 제1 구간(P1)의 종료 시점까지 초기화 전압(Vinit)의 공급이 차단될 수 있다.
이 경우, 제1 트랜지스터(T1)는 게이트-소스 전압에 대응하는 전류를 제2 노드(N2)에 공급하고, 이에 따라, 제2 노드(N2)의 노드 전압(V_N2)은 선형적으로 상승할 수 있다.
화소(PXL_2)의 스테이지들(SET1_1, SET2_1, SET3, SET4) 모두가 유효한 광원을 구성하는 경우(즉, 스테이지들(SET1_1, SET2_1, SET3, SET4)에 단락이 발생하지 않은 경우), 제2 노드(N2)의 노드 전압(V_N2)은 제1 전압 레벨(V1)까지 상승할 수 있다. 도 4를 참조하여 설명한 바와 같이, 제2 노드(N2)의 노드 전압(V_N2)은 데이터 신호(Vdata) 및 제1 트랜지스터(T1)의 문턱 전압(Vth)간의 차이(즉, Vdata-Vth)에 대응하는 제1 전압 레벨(V1)까지 상승할 수 있다.
화소(PXL_2)의 스테이지들(SET1_1, SET2_1, SET3, SET4) 중 하나의 스테이지에 단락이 발생한 경우, 제2 노드(N2)의 노드 전압(V_N2)은 제2 전압 레벨(V2)까지만 상승할 수 있다. 스테이지들(SET1_1, SET2_1, SET3, SET4) 중 3개의 스테이지들이 유효한 광원을 구성하므로, 제2 전압 레벨(V2)은 3개의 스테이지들의 총 동작 전압과 같으며, 예를 들어, 제2 전원전압(VSS)을 기준으로 7.5V (즉, 각각의 스테이지의 문턱 전압인 2.5V * 3)의 전압 레벨을 가질 수 있다.
화소(PXL_2)의 스테이지들(SET1_1, SET2_1, SET3, SET4) 중 2개의 스테이지들에 단락이 발생한 경우, 제2 노드(N2)의 노드 전압(V_N2)은 제3 전압 레벨(V3)까지만 상승할 수 있다. 스테이지들(SET1_1, SET2_1, SET3, SET4) 중 나머지 2개의 스테이지들이 유효한 광원을 구성하므로, 제3 전압 레벨(V3)은 2개의 스테이지들의 총 동작 전압과 같으며, 예를 들어, 제2 전원전압(VSS)을 기준으로 5.0V (즉, 각각의 스테이지의 문턱 전압인 2.5V * 2)의 전압 레벨을 가질 수 있다.
화소(PXL_2)의 스테이지들(SET1_1, SET2_1, SET3, SET4) 중 3개의 스테이지들에 단락이 발생한 경우, 제2 노드(N2)의 노드 전압(V_N2)은 제4 전압 레벨(V4)까지만 상승할 수 있다. 스테이지들(SET1_1, SET2_1, SET3, SET4) 중 나머지 1개의 스테이지가 유효한 광원을 구성하므로, 제4 전압 레벨(V4)은 1개의 스테이지의 동작 전압과 같으며, 예를 들어, 제2 전원전압(VSS)을 기준으로 2.5V의 전압 레벨을 가질 수 있다.
화소(PXL_2)의 스테이지들(SET1_1, SET2_1, SET3, SET4) 모두에 단락이 발생한 경우, 제2 노드(N2)는 제2 전원 라인(PL2)과 연결되므로, 제2 노드(N2)의 노드 전압(V_N2)은 제2 전원전압(VSS)과 같을 수 있다.
실시예들에서, 보상부(160)는 제1 구간(P1)에서 센싱된 전압(또는 센싱 전압)을 복수 개의 기준 범위들과 비교하여 화소(PXL_2)의 스택 개수 정보를 설정할 수 있다.
일 실시예에서, 보상부(160)는 센싱된 전압이 제1 기준 범위 이내인 경우, 스택 개수 정보의 값을 가장 큰 제1 값으로 설정할 수 있다. 예를 들어, 센싱된 전압이 제1 전압 레벨(V1)을 가지고, 제1 기준 범위가 7.5V보다 크고 10V보다 작거나 같은 경우, 스택 개수 정보의 값은 최대값인 4로 설정될 수 있다.
일 실시예에서, 보상부(160)는 센싱된 전압이 제2 기준 범위 이내인 경우, 스택 개수 정보의 값을 제1 값보다 작은 제2 값으로 설정할 수 있다. 예를 들어, 센싱된 전압이 제2 전압 레벨(V2)을 가지고, 제2 기준 범위가 5.0V보다 크고 7.5V보다 작거나 같은 경우, 스택 개수 정보의 값은 최대값보다 작은 3으로 설정될 수 있다.
일 실시예에서, 보상부(160)는 센싱된 전압이 제3 기준 범위 이내인 경우, 스택 개수 정보의 값을 제2 값보다 작은 제3 값으로 설정할 수 있다. 예를 들어, 센싱된 전압이 제3 전압 레벨(V3)을 가지고, 제3 기준 범위가 2.5V보다 크고 5.0V보다 작거나 같은 경우, 스택 개수 정보의 값은 2로 설정될 수 있다.
일 실시예에서, 보상부(160)는 센싱된 전압이 제4 기준 범위 이내인 경우, 스택 개수 정보의 값을 제3 값보다 작은 제4 값으로 설정할 수 있다. 예를 들어, 센싱된 전압이 제4 전압 레벨(V4)을 가지고, 제4 기준 범위가 0V보다 크고 2.5V보다 작거나 같은 경우, 스택 개수 정보의 값은 1로 설정될 수 있다.
일 실시예에서, 보상부(160)는 센싱된 전압이 제2 전원전압(VSS)과 같은 경우, 스택 개수 정보의 값을 0으로 설정할 수도 있다.
도 11을 참조하여 설명한 바와 같이, 표시 장치(100)는 제1 트랜지스터(T1)(또는, 구동 트랜지스터)의 문턱 전압을 센싱하는 방식으로 획득한 센싱 전압에 기초하여 화소(PXL_2)에 결함(특히, 휘도 변화에 영향이 큰 단락)이 발생하였는지 여부를 판단하고, 화소(PXL_2)에 대한 스택 개수 정보를 설정할 수 있다.
도 12는 도 1의 표시 장치에서 이용되는 스택 개수 정보를 포함하는 룩업테이블의 다른 예를 나타내는 도면이다.
도 1, 도 9 및 도 12를 참조하면, 룩업테이블(LUT_1)은 화소(PXL)들 각각에 대한 스택 개수 정보(INFO_S)를 포함할 수 있다.
룩업테이블(LUT)은 제1 행 및 제1 열에 위치하는 제1 화소(PXL1)에 대한 제1 스택 개수 정보(INFO_S1), 제1 행 및 제2 열에 위치하는 제2 화소(PXL2)에 대한 제2 스택 개수 정보(INFO_S2), 제1 행 및 제3 열에 위치하는 화소(PXL)에 대한 제3 스택 개수 정보(INFO_S3), 및 제2 행 및 제3 열에 위치하는 화소(PXL)에 대한 제4 스택 개수 정보(INFO_S4)를 포함할 수 있다.
제1 스택 개수 정보(INFO_S1)의 값이 4인 경우, 제1 화소(PXL1) 내 4개의 스테이지들 모두는 유효한 광원을 구성할 수 있다. 유효한 광원을 구성하는데 기여하지 못한 스테이지의 개수는, 괄호 안에 기재된, 0일 수 있다.
제2 스택 개수 정보(INFO_S2)의 값이 3인 경우, 제2 화소(PXL2) 내 4개의 스테이지들 중 3개의 스테이지들만이 유효한 광원을 구성할 수 있다. 유효한 광원을 구성하는데 기여하지 못한 스테이지의 개수는 1일 수 있다.
제3 스택 개수 정보(INFO_S3)의 값이 2인 경우, 화소(PXL) 내 4개의 스테이지들 중 2개의 스테이지들만이 유효한 광원을 구성할 수 있다. 유효한 광원을 구성하는데 기여하지 못한 스테이지들의 개수는 2일 수 있다.
제4 스택 개수 정보(INFO_S4)의 값이 1인 경우, 화소(PXL) 내 4개의 스테이지들 중 1개의 스테이지만이 유효한 광원을 구성할 수 있다. 유효한 광원을 구성하는데 기여하지 못한 스테이지의 개수는 3일 수 있다.
다른 실시예에서, 스택 개수 정보(INFO_S)는 화소(PXL)의 각각의 스테이지들 중 유효한 광원을 구성하는데 기여하지 못한 일부 스테이지(예를 들어, 결함 발생한 스테이지)의 개수를 나타낼 수도 있다.
한편, 보상부(160)는 스택 개수 정보(INFO_S)(또는, 룩업 테이블(LUT_1))에 기초하여 도 8을 참조하여 설명한 기준 곡선(CURVE_REF), 제1 곡선(CURVE1), 및 제2 곡선(CURVE2) 등에 대응하는 계조 변환 방정식을 결정하고, 계조 변환 방정식을 이용하여 입력 계조(GRAY_IN)를 보상하여 출력 계조(GRAY_OUT)(또는, 보상된 계조)를 생성할 수 있다.
도 13은 본 발명의 실시예들에 따른 표시 장치의 구동 방법을 나타내는 순서도이다. 도 14는 도 13의 방법에 포함된 스택 개수 정보를 생성하는 단계의 일 예를 나타내는 순서도이다.
도 1, 도 2, 도 13, 및 도 14를 참조하면, 도 13의 방법은 도 1의 표시 장치(100)에서 수행될 수 있다.
도 2 및 도 9를 참조하여 설명한 바와 같이, 표시 장치(100)는 화소(PXL, PXL_2)를 포함하고, 화소(PXL, PXL_2)는 구동 트랜지스터(또는, 제1 트랜지스터(T1)) 및 구동 트랜지스터의 제1 전극에 연결되는 스테이지들(또는, 스택(stack)들)을 포함하며, 스테이지들 각각은 적어도 하나의 발광 소자(LD)들을 포함할 수 있다.
도 13의 방법은 화소(PXL)의 구동 트랜지스터의 게이트 전극에 제1 전압(또는, 기준 전압)을 인가할 수 있다(S100).
도 4를 참조하여 설명한 바와 같이, 제1 구간(P1)에서 스캔 신호(SC)가 게이트-온 전압 레벨을 가지는 경우, 데이터 전압(Vdata)이 구동 트랜지스터(즉, 제1 트랜지스터(T1))의 게이트 전극에 인가될 수 있다.
제1 전압은 스테이지들 내 발광 소자(LD)들이 발광하지 않도록 스테이지들의 총 동작 전압보다 작게 설정될 수 있다.
도 13의 방법은 제1 전압에 응답하여 구동 트랜지스터의 제1 전극에 걸리는 제2 전압(즉, 제2 노드(N2)의 노드 전압(V_N2))을 측정하거나 센싱할 수 있다(S200).
도 4를 참조하여 설명한 바와 같이, 제1 구간(P1)의 시작 시점에 센싱부(140)로부터 센싱 라인(RLj)에 초기화 전압(Vinit)이 인가되고, 이후, 제1 구간(P1)의 종료 시점까지 센싱부(140)로부터 초기화 전압(Vinit)의 공급을 차단될 수 있다.
이 경우, 구동 트랜지스터의 게이트-소스 전압에 대응하는 전류가 제2 노드(N2, 도 2 참조)로 공급되고, 제2 노드(N2)의 노드 전압(V_N2)은 선형적으로 상승할 수 있다. 제1 구간(P1)의 종료 시점 또는 제1 구간(P1) 이후에, 센싱부(140)를 통해 제2 노드(N2)의 노드 전압(V_N2)이 센싱될 수 있다.
도 13의 방법은 제2 전압에 기초하여 스택 개수 정보를 생성할 수 있다(S300).
도 4, 도 6, 및 도 11을 참조하여 설명한 바와 같이, 스테이지들 중 유효한 광원을 구성하는 스테이지들의 개수(또는, 결함을 가지는 스테이지의 개수)에 따라, 제2 노드(N2)의 노드 전압(V_N2)은 제1, 제2, 제3, 및 제4 전압 레벨들(V1, V2, V3, V4) 중 하나의 전압 레벨을 가질 수 있다. 보상부(160)는 제2 전압(즉, 제1 구간(P1)에서 센싱된 전압, 또는 센싱 전압)을 복수 개의 기준 범위들과 비교하여 화소(PXL)의 스택 개수 정보를 설정할 수 있다.
일 실시예에서, 도 13의 방법은, 제2 전압이 제1 기준 범위 이내인 경우, 스택 개수 정보의 값을 가장 큰 제1 값으로 설정할 수 있다. 여기서, 제1 기준 범위는 도 4 및 도 11을 참조하여 설명한 바와 같이, 스테이지들의 총 개수와 발광 소자(LD)의 문턱 전압에 기초하여 설정될 수 있다.
다른 실시예에서, 도 13의 방법은, 제2 전압이 제1 기준 범위를 벗어난 경우, 스택 개수 정보의 값을 제1 값보다 작은 제2 값으로 설정할 수 있다.
실시예들에서, 도 13의 방법은 제2 전압을 복수 개의 기준 범위들과 비교하여 스택 개수 정보를 설정할 수 있다.
도 14를 참조하면, 도 13의 방법은 제2 전압이 제k 기준 범위 이내인지 여부를 판단할 수 있다(S320). 여기서, 상수 k의 초기값은 1로 설정될 수 있다(S310).
제2 전압이 제k 기준 범위 이내인 경우, 도 13의 방법은 k-1개의 스택들이 불량인 것으로 판단할 수 있다(S330).
예를 들어, 도 11을 참조하여 설명한 바와 같이, 제2 전압(예를 들어, 제1 전압 레벨(V1))이 제1 기준 범위에 속하는 경우, 0개의 스택들이 불량인 것으로 판단되며, 스택 개수 정보는 제1 값(예를 들어, 4)를 갖도록 설정될 수 있다.
제2 전압이 제k 기준 범위를 벗어난 경우, 도 13의 방법은 k를 증가시키고(즉, k++)(S340), 제2 전압이 제k 기준 범위 이내인지 여부를 다시 판단할 수 있다(S320).
예를 들어, 도 11을 참조하여 설명한 바와 같이, 제2 전압(예를 들어, 제2 전압 레벨(V1))이 제1 기준 범위를 벗어난 경우, 도 13의 방법은 제2 전압이 제2 기준 범위 이내인지 여부를 다시 판단할 수 있다. 이러한 방식으로, 도 13의 방법은 제2 전압과 복수의 기준 범위들을 비교하고, 비교 결과에 기초하여 스택 개수 정보를 설정할 수 있다.
다시 도 13을 참조하면, 도 13의 방법은 스택 개수 정보에 기초하여 구동 트랜지스터의 게이트 전극에 인가되는 데이터 전압을 설정할 수 있다(S400).
도 1, 도 7 및 도 8을 참조하여 설명한 바와 같이, 제1 화소(PXL1)에 대한 제1 스택 개수 정보(INFO_S1)가 제2 화소(PXL2)에 대한 제2 스택 개수 정보(INFO_S2)와 다른 값을 가지는 경우, 보상부(160)는 동일한 휘도에 대하여 제1 화소에 대한 제1 계조값 및 제2 화소에 대한 제2 계조값을 상호 다르게 보상하며, 이에 따라 제1 화소(PXL1)에 인가되는 제1 데이터 전압은 제2 화소(PXL2)에 인가되는 제2 데이터 전압과는 달라질 수 있다.
일 실시예에서, 제2 화소(PXL2)에 대한 제2 스택 개수 정보가 작아질수록 동일한 휘도에 대한 제2 데이터 전압이 커지며, 제2 화소(PXL2)의 발광 소자(LD)들에 흐르는 구동 전류(또는, 총 구동 전류)가 커질 수 있다. 즉, 제2 화소(PXL2)에 대한 제2 스택 개수 정보가 작아질수록 제2 화소(PXL2)에 대한 제2 계조값이 제1 화소(PXL1)에 대한 제1 계조값에 비해 크게 보상되며, 상대적으로 큰 제2 계조값(즉, 보상된 제2 계조값)에 따라 제2 데이터 전압이 커지며, 제2 데이터 전압에 대응하는 구동 전류가 커질 수 있다.
일 실시예에서, 제1 화소(PXL1)에 대한 제1 스택 개수 정보가 제2 화소(PXL2)에 대한 제2 스택 개수 정보보다 큰 경우, 보상부(160)는 제2 화소(PXL2)에 대한 제2 계조값을 기준으로 제1 화소(PXL1)에 대한 제1 계조값을 다운스케일링하여 제1 보상된 계조값을 생성할 수 있다.
다른 실시예에서, 제1 화소(PXL1)에 대한 제1 스택 개수 정보가 제2 화소(PXL2)에 대한 제2 스택 개수 정보보다 큰 경우, 보상부(160)는 제1 화소(PXL1)에 대한 제1 계조값을 기준으로 제2 화소(PXL2)에 대한 제2 계조값을 업스케일링하여 제2 보상된 계조값을 생성할 수 있다.
또 다른 실시예에서, 제1 화소(PXL1)에 대한 제1 스택 개수 정보가 제2 화소(PXL2)에 대한 제2 스택 개수 정보보다 큰 경우, 보상부(160)는 제1 화소(PXL1)에 대한 제1 계조값을 다운스케일링하여 제1 보상된 계조값을 생성하고, 제2 화소(PXL2)에 대한 제2 계조값을 업스케일링하여 제2 보상된 계조값을 생성할 수도 있다.
즉, 도 13의 방법은, 상대적으로 큰 제1 스택 개수 정보에 대응하는 제1 화소(PXL1)에 대한 제1 계조값을 감소시키거나, 상대적으로 작은 제2 스택 개수 정보에 대응하는 제2 화소(PXL2)에 대한 제2 계조값을 증가시킬 수 있다.
따라서, 제1 화소(PXL1)에 인가되는 데이터 전압 및 이에 대응하는 구동 전류가 감소하거나, 제2 화소(PXL2)에 인가되는 데이터 전압 및 이에 대응하는 구동 전류가 커지며, 스택 개수 차이(즉, 유효한 광원을 구성하는 스테이지들의 개수 편차)에 기인한 제1 화소(PXL1) 및 제2 화소(PXL2) 간의 휘도 차이가 개선될 수 있다.
도 15는 도 1의 표시 장치에서 광원으로 이용되는 발광 소자를 개략적으로 도시한 사시도이다. 도 16은 도 15의 발광 소자의 단면도이다.
본 발명의 일 실시예에 있어서, 발광 소자의 종류 및/또는 형상이 도 15 및 16에 도시된 실시예들에 한정되지는 않는다.
도 15 및 도 16을 참조하면, 발광 소자(LD)는 제1 반도체층(11), 제2 반도체층(13), 제1 및 제2 반도체층들(11, 13) 사이에 개재된 활성층(12)을 포함할 수 있다. 일 예로, 발광 소자(LD)는 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13)이 순차적으로 적층된 발광 적층체를 구현할 수 있다.
발광 소자(LD)는 일 방향으로 연장된 형상으로 제공될 수 있다. 발광 소자(LD)의 연장 방향을 길이 방향이라고 하면, 발광 소자(LD)는 연장 방향을 따라 일 단부(또는 하 단부)와 타 단부(또는 상 단부)를 포함할 수 있다. 발광 소자(LD)의 일 단부(또는 하 단부)에는 제1 및 제2 반도체층들(11, 13) 중 어느 하나의 반도체층, 발광 소자(LD)의 타 단부(또는 상 단부)에는 제1 및 제2 반도체층들(11, 13) 중 나머지 반도체층이 배치될 수 있다. 일 예로, 발광 소자(LD)의 일 단부(또는 하 단부)에는 제1 반도체층(11)이 배치되고, 발광 소자(LD)의 타 단부(또는 상 단부)에는 제2 반도체층(13)이 배치될 수 있다.
발광 소자(LD)는 다양한 형상으로 제공될 수 있다. 일 예로, 발광 소자(LD)는 길이 방향으로 긴(즉, 종횡비가 1보다 큰) 로드 형상(rod-like shape), 또는 바 형상(bar-like shape)을 가질 수 있다. 본 발명의 일 실시예에 있어서, 길이 방향으로의 발광 소자(LD)의 길이(L)는 그의 직경(D, 또는 횡단면의 폭)보다 클 수 있다. 이러한 발광 소자(LD)는 일 예로 마이크로 스케일(micro scale) 또는 나노 스케일(nano scale) 정도의 직경(D) 및/또는 길이(L)를 가질 정도로 초소형으로 제작된 발광 다이오드(Light Emitting Diode, LED)를 포함할 수 있다.
발광 소자(LD)의 직경(D)은 0.5㎛ 내지 500㎛ 정도일 수 있으며, 그 길이(L)는 1㎛ 내지 10㎛ 정도일 수 있다. 다만, 발광 소자(LD)의 직경(D) 및 길이(L)가 이에 한정되는 것은 아니며, 발광 소자(LD)가 적용되는 조명 장치 또는 자발광 표시 장치의 요구 조건(또는 설계 조건)에 부합되도록 발광 소자(LD)의 크기가 변경될 수 있다.
제1 반도체층(11)은 일 예로 적어도 하나의 n형 반도체층을 포함할 수 있다. 예를 들어, 제1 반도체층(11)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 어느 하나의 반도체 재료를 포함하며, Si, Ge, Sn 등과 같은 제1 도전성의 도펀트(또는 n형 도펀트)가 도핑된 n형 반도체층일 수 있다. 다만, 제1 반도체층(11)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질로 제1 반도체층(11)을 구성할 수 있다. 본 발명의 일 실시예에 있어서, 제1 반도체층(11)은 제1 도전성의 도펀트(또는 n형 도펀트)가 도핑된 질화갈륨(GaN) 반도체 물질을 포함할 수 있다. 제1 반도체층(11)은 발광 소자(LD)의 길이(L) 방향을 따라 활성층(12)과 접촉하는 상부 면과 외부로 노출된 하부 면을 포함할 수 있다. 제1 반도체층(11)의 하부 면은 발광 소자(LD)의 일 단부(또는 하 단부)일 수 있다.
활성층(12)은 제1 반도체층(11) 상에 배치되며, 단일 또는 다중 양자 우물(Quantum Wells) 구조로 형성될 수 있다. 일 예로, 활성층(12)이 다중 양자 우물 구조로 형성되는 경우, 활성층(12)은 장벽층(barrier layer, 미도시), 스트레인 강화층(strain reinforcing layer), 및 웰층(well layer)이 하나의 유닛으로 주기적으로 반복 적층될 수 있다. 스트레인 강화층은 장벽층보다 더 작은 격자 상수를 가져 웰층에 인가되는 스트레인, 일 예로, 압축 스트레인을 더 강화할 수 있다. 다만, 활성층(12)의 구조가 상술한 실시예에 한정되는 것은 아니다.
활성층(12)은 400nm 내지 900nm의 파장을 갖는 광을 방출할 수 있으며, 이중 헤테로 구조(Double Hetero structure)를 사용할 수 있다. 본 발명의 일 실시예에서, 발광 소자(LD)의 길이(L) 방향을 따라 활성층(12)의 상부 및/또는 하부에는 도전성의 도펀트가 도핑된 클래드층(Clad layer, 미도시)이 형성될 수도 있다. 일 예로, 클래드층은 AlGaN층 또는 InAlGaN층으로 형성될 수 있다. 실시예에 따라, AlGaN, InAlGaN 등의 물질이 활성층(12)을 형성하는 데에 이용될 수 있으며, 이 외에도 다양한 물질이 활성층(12)을 구성할 수 있다. 활성층(12)은 제1 반도체층(11)과 접촉하는 제1 면 및 제2 반도체층(13)과 접촉하는 제2 면을 포함할 수 있다.
발광 소자(LD)의 양 단부에 소정 전압 이상의 전계를 인가하게 되면, 활성층(12)에서 전자-정공 쌍이 결합하면서 발광 소자(LD)가 발광하게 된다. 이러한 원리를 이용하여 발광 소자(LD)의 발광을 제어함으로써, 발광 소자(LD)를 표시 장치의 화소를 비롯한 다양한 발광 장치의 광원(또는 발광원)으로 이용할 수 있다.
제2 반도체층(13)은 활성층(12)의 제2 면 상에 배치되며, 제1 반도체층(11)과 상이한 타입의 반도체층을 포함할 수 있다. 일 예로, 제2 반도체층(13)은 적어도 하나의 p형 반도체층을 포함할 수 있다. 예를 들어, 제2 반도체층(13)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 적어도 하나의 반도체 재료를 포함하며, Mg 등과 같은 제2 도전성의 도펀트(또는 p형 도펀트)가 도핑된 p형 반도체층을 포함할 수 있다. 다만, 제2 반도체층(13)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질이 제2 반도체층(13)을 구성할 수 있다. 본 발명의 일 실시예에 있어서, 제2 반도체층(13)은 제2 도전성의 도펀트(또는 p형 도펀트)가 도핑된 질화갈륨(GaN) 반도체 물질을 포함할 수 있다. 제2 반도체층(13)은 발광 소자(LD)의 길이(L) 방향을 따라 활성층(12)의 제2 면과 접촉하는 하부 면과 외부로 노출된 상부 면을 포함할 수 있다. 여기서, 제2 반도체층(13)의 상부 면은 발광 소자(LD)의 타 단부(또는 상 단부)일 수 있다.
본 발명의 일 실시예에 있어서, 제1 반도체층(11)과 제2 반도체층(13)은 발광 소자(LD)의 길이(L) 방향으로 서로 상이한 두께를 가질 수 있다. 일 예로, 발광 소자(LD)의 길이(L) 방향을 따라 제1 반도체층(11)이 제2 반도체층(13)보다 상대적으로 두꺼운 두께를 가질 수 있다. 이에 따라, 발광 소자(LD)의 활성층(12)은 제1 반도체층(11)의 하부 면보다 제2 반도체층(13)의 상부 면에 더 인접하게 위치할 수 있다.
한편, 제1 반도체층(11)과 제2 반도체층(13)이 각각 하나의 층으로 구성된 것으로 도시하고 있으나, 본 발명이 이에 한정되는 것은 아니다. 본 발명의 일 실시예에 있어서, 활성층(12)의 물질에 따라 제1 반도체층(11)과 제2 반도체층(13) 각각은 적어도 하나 이상의 층들, 일 예로 클래드층 및/또는 TSBR(Tensile Strain Barrier Reducing) 층을 더 포함할 수도 있다. TSBR 층은 격자 구조가 다른 반도체층들 사이에 배치되어 격자 상수(Lattice constant) 차이를 줄이기 위한 완충 역할을 하는 스트레인(strain) 완화층일 수 있다. TSBR 층은 p-GaInP, p-AlInP, p-AlGaInP 등과 같은 p형 반도체층으로 구성될 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
실시예에 따라, 발광 소자(LD)는 상술한 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13) 외에도 제2 반도체층(13) 상부에 배치되는 추가 전극(미도시, 이하 '제1 추가 전극' 이라 함)을 더 포함할 수도 있다. 또한, 다른 실시예에 따라, 제1 반도체층(11)의 일 단에 배치되는 하나의 다른 추가 전극(미도시, 이하 '제2 추가 전극'이라 함)을 더 포함할 수도 있다.
제1 및 제2 추가 전극들 각각은 오믹(Ohmic) 컨택 전극일 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 제1 및 제2 추가 전극들은 쇼트키(Schottky) 컨택 전극일 수 있다. 제1 및 제2 추가 전극들은 도전성 재료(또는 물질)를 포함할 수 있다. 예를 들어, 제1 및 제2 추가 전극들은, 크롬(Cr), 티타늄(Ti), 알루미늄(Al), 금(Au), 니켈(Ni), 및 이들의 산화물 또는 합금 등을 단독 또는 혼합하여 사용한 불투명 금속을 포함할 수 있으나, 본 발명이 이에 한정되지 않는다. 실시예에 따라, 제1 및 제2 추가 전극들은 인듐 주석 산화물(ITO, indium tin oxide), 인듐 아연 산화물(IZO, indium zinc oxide), 아연 산화물(ZnO, zinc oxide), 인듐 갈륨 아연 산화물(ITZO, indium gallium zinc oxide), 인듐 주석 아연 산화물(ITZO, indium tin zinc oxide)과 같은 투명 도전성 산화물을 포함할 수도 있다.
제1 및 제2 추가 전극들에 포함된 물질은 서로 동일하거나 상이할 수 있다. 제1 및 제2 추가 전극들은 실질적으로 투명 또는 반투명할 수 있다. 이에 따라, 발광 소자(LD)에서 생성된 광은 제1 및 제2 추가 전극들 각각을 투과하여 발광 소자(LD)의 외부로 방출될 수 있다. 실시예에 따라, 발광 소자(LD)에서 생성된 광이 제1 및 제2 추가 전극들을 투과하지 않고 발광 소자(LD)의 양 단부를 제외한 영역을 통해 발광 소자(LD)의 외부로 방출되는 경우 제1 및 제2 추가 전극들은 불투명 금속을 포함할 수도 있다.
본 발명의 일 실시예에 있어서, 발광 소자(LD)는 절연막(14)을 더 포함할 수 있다. 다만, 실시예에 따라, 절연막(14)은 생략될 수도 있으며, 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13) 중 일부만을 덮도록 제공될 수도 있다.
절연막(14)은 활성층(12)이 제1 및 제2 반도체층들(11, 13) 외의 전도성 물질과 접촉하여 발생할 수 있는 전기적 단락을 방지할 수 있다. 또한, 절연막(14)은 발광 소자(LD)의 표면 결함을 최소화하여 발광 소자(LD)의 수명 및 발광 효율을 향상시킬 수 있다. 또한, 복수의 발광 소자(LD)들이 밀접하게 배치되는 경우, 절연막(14)은 발광 소자(LD)들 사이에서 발생할 수 있는 원치 않은 단락을 방지할 수 있다. 활성층(12)이 외부의 전도성 물질과 단락이 발생하는 것을 방지할 수 있다면, 절연막(14)의 구비 여부가 한정되지는 않는다.
절연막(14)은 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13)을 포함한 발광 적층체의 외주면을 전체적으로 둘러싸는 형태로 제공될 수 있다.
상술한 실시예에서, 절연막(14)이 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13) 각각의 외주면을 전체적으로 둘러싸는 형태로 설명하였으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 발광 소자(LD)가 제1 추가 전극을 포함하는 경우, 절연막(14)은 제1 반도체층(11), 활성층(12), 제2 반도체층(13), 및 제1 추가 전극 각각의 외주면을 전체적으로 둘러쌀 수 있다. 또한, 다른 실시예에 따라, 절연막(14)은 제1 추가 전극의 외주면을 전체적으로 둘러싸지 않거나 제1 추가 전극의 외주면의 일부만을 둘러싸고 제1 추가 전극의 외주면의 나머지를 둘러싸지 않을 수도 있다. 또한, 실시예에 따라, 발광 소자(LD)의 타 단부(또는 상단부)에 제1 추가 전극이 배치되고, 발광 소자(LD)의 일 단부(또는 하 단부)에 제2 추가 전극이 배치될 경우, 절연막(14)은 제1 및 제2 추가 전극들 각각의 적어도 일 영역을 노출할 수도 있다.
절연막(14)은 투명한 절연 물질을 포함할 수 있다. 예를 들어, 절연막(14)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiON), 알루미늄 산화물(AlOx) 및 이산화 타이타늄(TiO2) 등으로 이루어지는 군으로부터 선택된 하나 이상의 절연 물질을 포함할 수 있으나, 본 발명이 이에 한정되지는 않으며, 절연성을 갖는 다양한 재료가 절연막(14)의 재료로 사용될 수 있다.
상술한 발광 소자(LD)는, 다양한 표시 장치의 발광원으로 이용될 수 있다. 발광 소자(LD)는 표면 처리 과정을 거쳐 제조될 수 있다. 예를 들어, 다수의 발광 소자(LD)들을 유동성의 용액(또는 용매)에 혼합하여 각각의 화소 영역(일 예로, 각 화소의 발광 영역 또는 각 서브 화소의 발광 영역)에 공급할 때, 발광 소자(LD)들이 용액 내에 불균일하게 응집하지 않고 균일하게 분사될 수 있도록 각각의 발광 소자(LD)를 표면 처리할 수 있다.
상술한 발광 소자(LD)를 포함한 발광 유닛(또는 발광 장치)은, 표시 장치를 비롯하여 광원을 필요로 하는 다양한 종류의 전자 장치에서 이용될 수 있다. 예를 들어, 표시 패널의 각 화소의 화소 영역 내에 복수 개의 발광 소자(LD)들을 배치하는 경우, 발광 소자(LD)들은 각 화소의 광원으로 이용될 수 있다. 다만, 발광 소자(LD)의 적용 분야가 상술한 예에 한정되지 않는다. 예를 들어, 발광 소자(LD)는 조명 장치 등과 같이 광원을 필요로 하는 다른 종류의 전자 장치에도 이용될 수 있다.
이상에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정하여져야만 할 것이다.
100: 표시 장치
110: 표시부
120: 스캔 구동부
130: 데이터 구동부
140: 센싱부
150: 타이밍 제어부
160: 보상부
170: 저장부
BNK: 뱅크
BNKP1 내지 BNK8: 제1 내지 제8 뱅크 패턴들
CNE1, CNE2: 제1 및 제2 컨택 전극
CTE: 중간 전극
CTE1 내지 CTE3: 제1 내지 제3 중간 전극들
EL1 내지 EL8: 제1 내지 제8 전극들
EMU: 발광 유닛
LD: 발광 소자
OP1, OP2: 제1 및 제2 개구들
PXC: 화소 회로
PXL: 화소
PXA: 화소 영역
T1, T2, T3: 제1, 제2, 및 제3 트랜지스터들

Claims (20)

  1. 화소들을 포함하는 표시부 - 상기 화소들 각각은 직렬 연결된 스택(stack)들을 포함하고, 상기 스택들 각각은 적어도 하나의 발광 소자들을 포함함 -;
    스택 개수 정보들을 저장하는 저장부 - 상기 스택 개수 정보들 각각은, 상기 화소들 각각에 대해 상기 스택들 중 유효한 광원을 구성하는 스택들의 개수를 나타냄 -;
    상기 스택 개수 정보들에 기초하여 영상 데이터를 보상하여 보상된 데이터를 생성하는 보상부; 및
    상기 보상된 데이터에 기초하여 데이터 전압들을 생성하며, 상기 데이터 전압들을 상기 표시부에 제공하는 데이터 구동부를 포함하며,
    상기 화소들은 상기 데이터 전압들에 대응하는 휘도들로 각각 발광하는, 표시 장치.
  2. 제1 항에 있어서, 화소들은 제1 화소 및 제2 화소를 포함하고,
    상기 제1 화소에 대한 제1 스택 개수 정보는 상기 제2 화소에 대한 제2 스택 개수 정보와 다른 값을 가지며,
    동일한 휘도에 대하여 상기 제1 화소에 인가되는 제1 데이터 전압은 상기 제2 화소에 인가되는 제2 데이터 전압과 다른, 표시 장치.
  3. 제2 항에 있어서, 상기 제2 스택 개수 정보가 작아질수록, 동일한 휘도에 대한 상기 제2 데이터 전압 및 상기 제2 화소의 상기 발광 소자들에 흐르는 구동 전류가 커지는, 표시 장치.
  4. 제2 항에 있어서, 상기 제1 스택 개수 정보가 상기 제2 스택 개수 정보보다 큰 경우, 상기 보상부는 상기 제2 화소에 대한 제2 계조값을 기준으로 상기 제1 화소에 대한 제1 계조값을 다운 스케일링하여 제1 보상된 계조값을 생성하며,
    상기 영상 데이터는 상기 제1 계조값 및 상기 제2 계조값을 포함하고,
    상기 보상된 데이터는 상기 제1 보상된 계조값을 포함하는, 표시 장치.
  5. 제2 항에 있어서, 상기 제1 스택 개수 정보가 상기 제2 스택 개수 정보보다 큰 경우, 상기 보상부는 상기 제1 화소에 대한 제1 계조값을 기준으로 상기 제2 화소에 대한 제2 계조값을 업스케일링하여 제2 보상된 계조값을 생성하며,
    상기 영상 데이터는 상기 제1 계조값 및 상기 제2 계조값을 포함하고,
    상기 보상된 데이터는 상기 제2 보상된 계조값을 포함하는, 표시 장치.
  6. 제1 항에 있어서, 상기 화소들 각각은 2개의 스택들을 포함하는, 표시 장치.
  7. 제6 항에 있어서, 상기 화소들 각각은,
    제1 전원 라인 및 제2 전원 라인 사이에 연결되는 구동 트랜지스터, 데이터 라인 및 상기 구동 트랜지스터의 게이트 전극 사이에 연결되는 스위칭 트랜지스터,
    상기 구동 트랜지스터의 일 전극 및 센싱 라인 사이에 연결되는 센싱 트랜지스터, 및
    상기 구동 트랜지스터의 상기 게이트 전극 및 상기 일 전극 사이에 연결되는 스토리지 커패시터를 더 포함하고,
    상기 스택들은 상기 구동 트랜지스터의 일 전극 및 상기 제2 전원 라인 사이에 연결되는, 표시 장치.
  8. 제7 항에 있어서, 상기 보상부는, 상기 구동 트랜지스터의 게이트 전극에 인가된 기준 전압에 응답하여 상기 구동 트랜지스터의 일 전극에서 센싱되는 센싱 전압에 기초하여 상기 스택 개수 정보들을 설정하는, 표시 장치.
  9. 제8 항에 있어서, 상기 센싱 전압이 기준 범위 이내인 경우, 상기 보상부는 상기 스택 개수 정보들 중 대응되는 스택 개수 정보를 최대값으로 설정하는, 표시 장치.
  10. 제8 항에 있어서, 상기 센싱 전압이 기준 범위를 벗어난 경우, 상기 보상부는 상기 스택 개수 정보들 중 대응되는 스택 개수 정보를 최대값보다 작은 값으로 설정하는, 표시 장치.
  11. 제10 항에 있어서, 상기 센싱 전압은, 상기 발광 소자들의 문턱 전압에 상기 대응되는 스택 개수 정보의 값을 곱한 값과 같은, 표시 장치.
  12. 제1 항에 있어서, 상기 화소들 각각은 4개의 스택들을 포함하는, 표시 장치.
  13. 화소들을 포함하되, 상기 화소들 각각은 구동 트랜지스터 및 상기 구동 트랜지스터의 제1 전극에 직렬 연결된 스택(stack)들을 포함하고, 상기 스택들 각각은 적어도 하나의 발광 소자들을 포함하는, 표시 장치를 구동하는 표시 장치의 구동 방법에서,
    상기 구동 트랜지스터의 게이트 전극에 제1 전압을 인가하는 단계;
    상기 제1 전압에 응답하여 상기 구동 트랜지스터의 상기 제1 전극에 걸리는 제2 전압을 측정하는 단계;
    상기 제2 전압에 기초하여 스택 개수 정보를 생성하는 단계 - 상기 스택 개수 정보는, 상기 화소들 각각에 대해 상기 스택들 중 유효한 광원을 구성하는 스택들의 개수를 나타냄 -; 및
    상기 스택 개수 정보에 기초하여 상기 구동 트랜지스터의 게이트 전극에 인가되는 데이터 전압을 설정하는 단계를 포함하는, 표시 장치의 구동 방법.
  14. 제13 항에 있어서, 상기 제2 전압에 기초하여 스택 개수 정보를 생성하는 단계는,
    상기 제2 전압이 제1 기준 범위 이내인 경우, 상기 스택 개수 정보의 값을 제1 값으로 설정하는 단계를 포함하는, 표시 장치의 구동 방법.
  15. 제14 항에 있어서, 상기 제1 기준 범위는 상기 스택들의 총 개수와 상기 발광 소자들의 문턱전압에 기초하여 설정되는, 표시 장치의 구동 방법.
  16. 제14 항에 있어서, 상기 제2 전압에 기초하여 스택 개수 정보를 생성하는 단계는,
    상기 제2 전압이 제1 기준 범위를 벗어난 경우, 상기 스택 개수 정보의 값을 상기 제1 값보다 작은 제2 값으로 설정하는 단계를 포함하는, 표시 장치의 구동 방법.
  17. 제13 항에 있어서, 화소들은 제1 화소 및 제2 화소를 포함하고,
    상기 제1 화소에 대한 제1 스택 개수 정보는 상기 제2 화소에 대한 제2 스택 개수 정보와 다른 값을 가지며,
    동일한 휘도에 대하여 상기 제1 화소에 인가되는 제1 데이터 전압은 상기 제2 화소에 인가되는 제2 데이터 전압과 다른, 표시 장치의 구동 방법.
  18. 제17 항에 있어서, 상기 제2 스택 개수 정보가 작아질수록, 동일한 휘도에 대한 상기 제2 데이터 전압 및 상기 제2 화소의 상기 발광 소자들에 흐르는 구동 전류가 커지는, 표시 장치의 구동 방법.
  19. 제17 항에 있어서, 상기 데이터 전압을 설정하는 단계는,
    상기 제1 스택 개수 정보가 상기 제2 스택 개수 정보보다 큰 경우, 상기 제2 화소에 대한 제2 계조값을 기준으로 상기 제1 화소에 대한 제1 계조값을 다운 스케일링하여 제1 보상된 계조값을 생성하는 단계; 및
    상기 제1 보상된 계조값에 기초하여 상기 제1 화소에 대한 제1 데이터 전압을 생성하는 단계를 포함하는, 표시 장치의 구동 방법.
  20. 제17 항에 있어서, 상기 데이터 전압을 설정하는 단계는,
    상기 제1 스택 개수 정보가 상기 제2 스택 개수 정보보다 큰 경우, 상기 제1 화소에 대한 제1 계조값을 기준으로 상기 제2 화소에 대한 제2 계조값을 업스케일링하여 제2 보상된 계조값을 생성하는 단계; 및
    상기 제2 보상된 계조값에 기초하여 상기 제2 화소에 대한 제2 데이터 전압을 생성하는 단계를 포함하는, 표시 장치의 구동 방법.
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