WO2024058365A1 - 표시 장치 및 그 제조 방법 - Google Patents

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WO2024058365A1
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electrodes
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light emitting
electrode
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PCT/KR2023/008539
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김동림
남원희
이항재
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삼성디스플레이 주식회사
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Definitions

  • the present invention relates to a display device and a method of manufacturing the same.
  • the problem to be solved by the present invention is to provide a display device and a method of manufacturing the display device that can improve the alignment of light-emitting devices (eg, alignment of light-emitting devices).
  • a display device for solving the above problem includes first and second electrodes spaced apart from each other, third electrodes and fourth electrodes crossing the first and second electrodes and spaced apart from each other, and It includes light-emitting elements disposed between first and second electrodes, wherein first ends of the light-emitting elements face the third electrode, and second ends of each of the light-emitting elements face the fourth electrode.
  • the first and second electrodes may be spaced apart in the first direction and extend in the second direction, and the third and fourth electrodes may be spaced apart in the second direction and may extend in the first direction.
  • the light emitting elements may be arranged in the second direction.
  • the first and second electrodes may be disposed on the third and fourth electrodes.
  • the display device may further include an insulating layer between the first and second electrodes and the third and fourth electrodes.
  • the display device may further include a first connection electrode in contact with the first end of each of the light-emitting elements, and a second connection electrode in contact with the second end of each of the light-emitting elements.
  • the first connection electrode may be electrically connected to the first electrode
  • the second connection electrode may be electrically connected to the second electrode
  • the third and fourth electrodes may be disposed on the first and second electrodes.
  • the light emitting elements may be electrically connected to the third and fourth electrodes.
  • a side between the first end and the second end of each of the light emitting elements may face the first and second electrodes.
  • a method of manufacturing a display device includes applying a first alignment signal to first alignment electrodes to first align light emitting elements between the first alignment electrodes, and the first alignment electrodes. Secondary aligning the light emitting elements by applying a second alignment signal to second alignment electrodes crossing the alignment electrodes, wherein the second alignment electrodes extend in a first direction and are spaced apart in a second direction. , In the step of secondary alignment of the light emitting devices, the light emitting devices are aligned in the second direction.
  • the frequency of the first alignment signal may be different from the frequency of the second alignment signal.
  • the second alignment electrodes include a first sub-alignment electrode and a second sub-alignment electrode spaced apart in the second direction, a first end of each of the light-emitting elements is directed toward the first sub-alignment electrode, and the light-emitting element The second end of each may face the second sub-alignment electrode.
  • the first and second sub-alignment electrodes may be alternately arranged in the second direction.
  • a side between the first end and the second end of each of the light emitting elements may face the first alignment electrodes.
  • the method of manufacturing the display device may further include forming connection electrodes on the light emitting elements.
  • connection electrodes may be electrically connected to the first alignment electrodes.
  • the first alignment electrodes may be formed on the second alignment electrodes.
  • connection electrodes may be electrically connected to the second alignment electrodes.
  • the second alignment electrodes may be formed on the first alignment electrodes.
  • the positions and directions of the light-emitting devices can be precisely controlled.
  • the alignment of light emitting devices can be improved.
  • FIG. 1 is a schematic plan view showing a display device according to an embodiment.
  • FIGS. 2 and 3 are schematic diagrams of equivalent circuit diagrams showing sub-pixels according to an embodiment.
  • 4 and 5 are schematic plan views showing sub-pixels according to an embodiment.
  • Figures 6 and 7 are schematic cross-sectional views taken along line A-A' of Figure 4.
  • Figure 8 is a schematic cross-sectional view taken along line B-B' in Figure 4.
  • FIG. 9 is a schematic plan view showing a sub-pixel according to an embodiment.
  • Figure 10 is a schematic cross-sectional view taken along line C-C' of Figure 9.
  • FIG. 11 is a schematic cross-sectional view taken along line D-D' of FIG. 9.
  • FIGS. 12 and 13 are schematic cross-sectional views showing a pixel unit according to an embodiment.
  • Figure 14 is a schematic perspective view showing a light emitting device according to an embodiment.
  • Figure 15 is a schematic cross-sectional view showing a light-emitting device according to an embodiment.
  • 16 to 21 are schematic plan views of each process step of a method for manufacturing a display device according to an embodiment.
  • Connection or “connection” may broadly mean a physical and/or electrical connection or connection. This can comprehensively mean direct or indirect connection or connection and integral or non-integrated connection or connection.
  • first, second, etc. are used to describe various components, these components are of course not limited by these terms. These terms are merely used to distinguish one component from another. Therefore, it goes without saying that the first component mentioned below may also be a second component within the technical spirit of the present invention.
  • FIG. 1 is a schematic plan view showing a display device according to an embodiment.
  • Figure 1 shows a display panel (PNL) provided in a display device.
  • PNL display panel
  • FIG. 1 briefly illustrates the structure of the display panel PNL centered on the display area DA.
  • at least one driving circuit unit for example, at least one of a scan driver and a data driver
  • wires, and/or pads may be further disposed on the display panel PNL.
  • the display panel (PNL) and the base layer (BSL) for forming the same may include a display area (DA) for displaying an image and a non-display area (NDA) excluding the display area (DA).
  • the display area (DA) may constitute a screen on which an image is displayed, and the non-display area (NDA) may be the remaining area excluding the display area (DA).
  • a pixel unit (PXU) (or pixel) may be disposed in the display area DA.
  • the pixel unit PXU may include a first sub-pixel SPX1, a second sub-pixel SPX2, and/or a third sub-pixel SPX3.
  • SPX1 first sub-pixel
  • SPX2 second sub-pixel
  • SPX3 third sub-pixel
  • SPX1 first sub-pixel
  • SPX2 second sub-pixel
  • SPX3 third sub-pixel SPX3
  • the sub-pixels SPX may be arranged regularly according to a stripe or PENTILE TM arrangement structure.
  • the arrangement structure of the sub-pixels SPX is not limited to this, and the sub-pixels SPX may be arranged in the display area DA in various structures and/or methods.
  • two or more types of sub-pixels SPX that emit light of different colors may be disposed in the display area DA.
  • first sub-pixels SPX1 emitting light of the first color second sub-pixels SPX2 emitting light of the second color, and light of the third color
  • the emitting third sub-pixels SPX3 may be arranged.
  • At least one first to third sub-pixels SPX1, SPX2, and SPX3 arranged adjacent to each other may form one pixel unit PXU capable of emitting light of various colors.
  • the first to third sub-pixels SPX1, SPX2, and SPX3 may each emit light of a predetermined color.
  • the first sub-pixel (SPX1) may be a red sub-pixel that emits red light
  • the second sub-pixel (SPX2) may be a green sub-pixel that emits green light
  • the third sub-pixel (SPX1) may be a green sub-pixel that emits green light
  • the pixel SPX3 may be a blue sub-pixel that emits blue light, but is not limited thereto.
  • the first sub-pixel (SPX1), the second sub-pixel (SPX2), and the third sub-pixel (SPX3) include light-emitting elements that emit light of the same color, and are disposed on each light-emitting element. By including color conversion layers and/or color filter layers of different colors, light of a first color, a second color, and a third color can be emitted, respectively.
  • the first sub-pixel (SPX1), the second sub-pixel (SPX2), and the third sub-pixel (SPX3) are a first color light emitting device, a second color light emitting device, and a third color light emitting device, respectively.
  • each pixel unit PXU
  • SPDX sub-pixels
  • the sub-pixel SPX may include at least one light source driven by a control signal (eg, a scan signal and a data signal) and/or a power source (eg, a first power source and a second power source).
  • the light source may include at least one light emitting device, for example, ultra-small pillar-shaped light emitting devices having a size as small as nanometer scale to micrometer scale.
  • a control signal e.g. a scan signal and a data signal
  • a power source eg, a first power source and a second power source.
  • the light source may include at least one light emitting device, for example, ultra-small pillar-shaped light emitting devices having a size as small as nanometer scale to micrometer scale.
  • various types of light-emitting devices can be used as a light source for the sub-pixel (SPX).
  • each sub-pixel may be configured as an active sub-pixel.
  • the type, structure, and/or driving method of the sub-pixels (SPX) that can be applied to the display device are not particularly limited.
  • each sub-pixel (SPX) may be configured as a sub-pixel of a passive or active light emitting display device with various structures and/or driving methods.
  • FIGS. 2 and 3 are schematic diagrams of equivalent circuit diagrams showing sub-pixels according to an embodiment.
  • the sub-pixels SPX shown in FIGS. 2 and 3 are the first sub-pixel (SPX1), the second sub-pixel (SPX2), and the third sub-pixel provided in the display panel (PNL) of FIG. 1. It may be any one of (SPX3).
  • the first sub-pixel (SPX1), the second sub-pixel (SPX2), and the third sub-pixel (SPX3) may have structures that are substantially the same or similar to each other.
  • the sub-pixel includes a light source unit (LSU) (or light source unit) for generating light of luminance corresponding to the data signal, and a pixel circuit (or light source unit) for driving the light source unit (LSU).
  • LSU light source unit
  • PXC pixel circuit
  • the light source unit (LSU) may include at least one light emitting element (LD) electrically connected between the first power source (VDD) and the second power source (VSS).
  • the first power source (VDD) and the second power source (VSS) may have different potentials so that the light emitting device (LD) can emit light.
  • the first power source (VDD) may be set as a high-potential power source
  • the second power source (VSS) may be set as a low-potential power source.
  • the potential difference between the first power source (VDD) and the second power source (VSS) may be set to be higher than the threshold voltage of the light emitting element (LD) at least during the light emission period of the sub-pixel (SPX).
  • the light emitting device LD may emit light with a luminance corresponding to the driving current supplied through the pixel circuit PXC.
  • the light emitting device (LD) may be composed of an organic light emitting diode or an inorganic light emitting diode such as a micro light emitting diode or quantum dot light emitting diode.
  • the light emitting device LD may be an ultra-small light emitting diode using an inorganic crystal structure material, with a size as small as nanometer scale to micrometer scale.
  • the light source unit (LSU) may include light emitting elements (LD) connected in parallel to each other.
  • the light source unit (LSU) includes a first connection electrode (CNE1) electrically connected to the first power source (VDD) via the pixel circuit (PXC) and the first power line (PL1), 2
  • the second connection electrode (CNE2) is electrically connected to the second power source (VSS) through the power line (PL2), and the first and second connection electrodes (CNE1, CNE2) are electrically connected in the same direction to each other.
  • It may include connected light emitting elements (LD).
  • the first connection electrode CNE1 may be an anode electrode or correspond to an anode electrode
  • the second connection electrode CNE2 may be a cathode electrode or correspond to a cathode electrode.
  • the light emitting element LD has a first end (for example, a p-type end) and a second connection electrode electrically connected to the first power source VDD through the first connection electrode CNE1 and/or the pixel circuit PXC. It may include a second end (for example, an n-type end) electrically connected to the second power source (VSS) through (CNE2).
  • the light emitting device LD may be connected in parallel in the forward direction between the first and second connection electrodes CNE1 and CNE2.
  • Each light emitting element (LD) connected in the forward direction between the first power source (VDD) and the second power source (VSS) constitutes an effective light source, and the effective light sources are gathered to form a light source unit (LSU) of the sub-pixel (SPX).
  • LSU light source unit
  • the first end of the light emitting element LD is commonly connected to the pixel circuit PXC through one electrode (for example, the first connection electrode CNE1) of the light source unit LSU, and the pixel circuit PXC and It may be electrically connected to the first power source (VDD) through the first power line (PL1).
  • the second end of the light emitting element LD is commonly connected to the second power source VSS through another electrode (for example, the second connection electrode CNE2) of the light source unit LSU and the second power line PL2. You can.
  • the light source unit may include light emitting elements (LD) connected in series.
  • the light source unit (LSU) may include at least one series stage.
  • Each series stage may include a pair of electrodes (eg, two electrodes) and at least one light emitting element LD connected in the forward direction between the pair of electrodes.
  • the number of series stages constituting the light source unit LSU and the number of light emitting elements LD constituting each series stage are not particularly limited.
  • the number of light-emitting elements LD constituting each series stage may be the same or different, and the number of light-emitting elements LD is not particularly limited.
  • the light emitting elements LD When the light emitting elements LD are connected in a series/parallel structure, power efficiency can be improved compared to when the same number of light emitting elements LD are connected only in parallel.
  • the sub-pixel (SPX) which connects light-emitting elements (LD) in a series/parallel structure, even if a short circuit occurs in some of the series, luminance can be expressed through the light-emitting elements (LD) of the remaining series, so the sub-pixel The possibility of dark spot defects in (SPX) can be reduced.
  • the light source unit (LSU) may be formed by connecting the light emitting elements LD only in series, or the light source unit (LSU) may be formed by connecting only in parallel.
  • the pixel circuit (PXC) may be electrically connected between the first power source (VDD) and the light source unit (LSU).
  • the pixel circuit PXC may be electrically connected to the scan line Si (or gate line) and the data line Dj.
  • the pixel circuit (PXC) may be further electrically connected to the sensing control line (SSi) and the sensing line (SLj).
  • the sub-pixel SPX is the i (i is a natural number)-th horizontal line (or row, sub-pixel row) and the j (j is a natural number)-th vertical line (or column, sub-pixel) of the display area DA.
  • the pixel circuit (PXC) of the sub-pixel (SPX) When disposed in the sub-pixel (SPX), the pixel circuit (PXC) of the sub-pixel (SPX) includes the ith scan line (Si), the ith sensing control line (SSi), the jth data line (Dj) of the display area (DA), and may be electrically connected to the sensing line (SLj).
  • the pixel circuit PXC may include transistors and at least one capacitor.
  • the pixel circuit PXC may include a first transistor T1, a second transistor T2, a third transistor T3, and a storage capacitor Cst.
  • the first transistor T1 may be electrically connected between the first power source VDD and the light source unit LSU.
  • the first electrode (eg, drain electrode) of the first transistor (T1) is electrically connected to the first power source (VDD)
  • the second electrode (eg, source electrode) of the first transistor (T1) is electrically connected to the first power source (VDD).
  • ) may be electrically connected to one electrode (eg, anode electrode) of the light source unit (LSU).
  • the gate electrode of the first transistor T1 may be electrically connected to the first node N1.
  • the back gate electrode of the first transistor T1 may be electrically connected to the second node N2.
  • the first transistor T1 may control the driving current supplied to the light source unit LSU in response to the voltage of the first node N1.
  • the first transistor T1 may be a driving transistor that controls the driving current of the sub-pixel SPX.
  • the second transistor T2 may be electrically connected between the data line Dj and the first node N1.
  • the first electrode (eg, source electrode) of the second transistor (T2) is electrically connected to the data line (Dj)
  • the second electrode (eg, drain electrode) of the second transistor (T2) is electrically connected to the data line (Dj).
  • the gate electrode of the second transistor T2 may be electrically connected to the scan line Si.
  • the second transistor T2 is turned on when the scan signal SCi of the gate-on voltage (eg, high level voltage) is supplied from the scan line Si, and is connected to the data line Dj and the first node ( N1) can be connected electrically.
  • the data signal DSj of the corresponding frame is supplied to the data line Dj, and the data signal DSj is turned on during the period in which the scan signal SCi of the gate-on voltage is supplied. It may be transmitted to the first node (N1) through the transistor (T2).
  • the second transistor T2 may be a switching transistor for transmitting each data signal DSj to the inside of the sub-pixel SPX.
  • the third transistor T3 may be electrically connected between the first transistor T1 and the sensing line SLj.
  • the first electrode of the third transistor T3 is electrically connected to the sensing line SLj
  • the second electrode of the third transistor T3 is connected to the second node N2 (or the first transistor ( It can be electrically connected to the second electrode of T1).
  • the gate electrode of the third transistor T3 may be connected to the sensing control line SSi.
  • the sensing control line (SSi) is omitted, the gate electrode of the third transistor (T3) is connected to the scan line (Si) (or a previous scan line located in a row before the scan line (Si), or a row located in a subsequent row. It may then be connected to a scanning line).
  • the third transistor (T3) is turned on by the sensing control signal (SSCi) of the gate-on voltage supplied to the sensing control line (SSi) during the sensing period to electrically connect the sensing line (SLj) and the first transistor (T1). You can connect with .
  • the sensing period may be a period for extracting the characteristics of the sub-pixel SPX disposed in the display area DA (for example, the threshold voltage of the first transistor T1, etc.).
  • a reference voltage that can turn on the first transistor (T1) is supplied to the first node (N1) through the data line (Dj) and the second transistor (T2), or each sub-pixel (SPX)
  • the first transistor T1 can be turned on by connecting to a current source, etc.
  • the first transistor (T1) is electrically connected to the sensing line (SLj) by supplying the sensing control signal (SSCi) of the gate-on voltage to the third transistor (T3) to turn on the third transistor (T3). You can.
  • the sensing signal (SENj) is output to an external device through the sensing line (SLj), and the characteristics of each sub-pixel (SPX), including the threshold voltage of the first transistor (T1), are detected using the sensing signal (SENj). It can be.
  • the first electrode of the storage capacitor Cst may be electrically connected to the second node N2, and the second electrode of the storage capacitor Cst may be electrically connected to the first node N1.
  • the storage capacitor Cst may charge a voltage corresponding to the data signal DSj supplied to the first node N1 during each frame period.
  • the transistors included in the pixel circuit PXC for example, the first to third transistors T1, T2, and T3, are all shown as N-type transistors, but are not necessarily limited thereto. , at least one of the first to third transistors T1, T2, and T3 may be changed to a P-type transistor.
  • the pixel circuit (PXC) may be composed of pixel circuits with various structures and/or driving methods.
  • FIGS. 4 and 5 are schematic plan views showing sub-pixels according to an embodiment.
  • Figures 6 and 7 are cross-sectional views taken along line A-A' in Figure 4.
  • Figure 8 is a cross-sectional view taken along line B-B' of Figure 4.
  • FIGS. 4 and 5 may be any one of the first to third sub-pixels (SPX1, SPX2, SPX3) constituting the pixel unit (PXU) of FIG. 1, and the first to third sub-pixels (SPX1, SPX2, SPX3) may have the same or similar structures.
  • the sub-pixel SPX includes first alignment electrodes ELA, second alignment electrodes ELB, light emitting elements LD, and/or connection electrodes CNE. It can be included.
  • the first alignment electrodes ELA may extend in the second direction (Y-axis direction) and be spaced apart in the first direction (X-axis direction).
  • the first alignment electrodes ELA may include a first alignment line ELA1, a second alignment line ELA2, and a third alignment line ELA3 that are spaced apart from each other.
  • the second alignment line ELA2 may be disposed between the first alignment line ELA1 and the third alignment line ELA3.
  • the first alignment line ELA1, the second alignment line ELA2, and the third alignment line ELA3 may be sequentially arranged along the first direction (X-axis direction).
  • the first alignment electrodes ELA may receive a first alignment signal during the step of aligning the positions of the light emitting elements LD.
  • the first alignment electrodes ELA may function as position alignment electrodes for aligning the positions of the light emitting elements LD. A detailed description of this will be provided later with reference to FIGS. 16 to 21.
  • first alignment electrodes ELA may be connected to a pixel circuit (PXC in FIG. 2) and/or a power line through a contact hole.
  • first alignment line ELA1 is connected to the pixel circuit PXC and/or the first power line PL1 through a contact hole
  • second alignment line ELA2 is connected to the second power line PL1 through a contact hole. It may be connected to the line PL2, but is not necessarily limited thereto.
  • the second alignment electrodes ELB may extend in a first direction (X-axis direction) and be spaced apart in a second direction (Y-axis direction).
  • the second alignment electrodes ELB may intersect the first alignment electrodes ELA.
  • the first alignment electrodes ELA extend in the second direction (Y-axis direction) and the second alignment electrodes ELB extend in the first direction (X-axis direction) and intersect each other.
  • the direction of extension or the angle at which the first alignment electrodes ELA and the second alignment electrodes ELB intersect each other may be changed in various ways in consideration of the arrangement of the light emitting elements LD in the sub-pixel SPX. there is.
  • the second alignment electrodes ELB may receive a second alignment signal during the step of aligning the directions of the light emitting elements LD.
  • the second alignment electrodes ELB may function as direction alignment electrodes for aligning the directions of the light emitting elements LD. A detailed description of this will be provided later with reference to FIGS. 16 to 21.
  • the second alignment electrodes ELB may include first sub-alignment electrodes ELB1 and second sub-alignment electrodes ELB2 spaced apart from each other.
  • the first sub-alignment electrodes ELB1 and the second sub-alignment electrodes ELB2 may be alternately arranged in the second direction (Y-axis direction).
  • the first sub-alignment electrodes ELB1 may be connected to each other by a first connection line (CNL1), and the second sub-alignment electrodes (ELB2) may be connected to each other by a second connection line (CNL2).
  • the first connection line (CNL1) and the second connection line (CNL2) may extend in the second direction (Y-axis direction).
  • the first connection line CNL1 may be formed integrally with the first sub-alignment electrodes ELB1, but is not limited thereto.
  • the second connection line CNL2 may be formed integrally with the second sub-alignment electrodes ELB2, but is not limited thereto.
  • the light emitting elements LD may be positioned between the first alignment electrodes ELA.
  • the light emitting elements LD may be located between the first alignment line ELA1 and the second alignment line ELA2, and between the second alignment line ELA2 and the third alignment line ELA3.
  • the light emitting elements LD may be arranged in the second direction (Y-axis direction) between the first alignment electrodes ELA.
  • the light emitting elements LD may be bias-aligned between the second alignment electrodes ELB.
  • the first end EP1 of the light emitting elements LD may face the first sub-alignment electrode ELB1.
  • the second end EP2 of the light emitting elements LD may face the second sub-alignment electrode ELB2.
  • the side portion SP between the first end EP1 and the second end EP2 of the light emitting elements LD may face the first alignment electrodes ELA.
  • the positions of the light emitting elements LD are aligned using the first alignment electrodes ELA and the directions of the light emitting elements LD are aligned using the second alignment electrodes ELB, thereby emitting light. Since the position and direction of the elements LD can be precisely controlled, the alignment of the light emitting elements LD can be improved.
  • the light emitting elements LD may be electrically connected to the connection electrodes CNE.
  • the connection electrodes CNE may extend in a first direction (X-axis direction) and be spaced apart in a second direction (Y-axis direction).
  • the connection electrodes CNE may include first connection electrodes CNE1 and second connection electrodes CNE2 spaced apart from each other.
  • the first connection electrodes CNE1 and the second connection electrodes CNE2 may be alternately arranged in the second direction (Y-axis direction).
  • the first connection electrode CNE1 overlaps the first end EP1 of the light emitting elements LD and may be electrically connected to the first end EP1 of the light emitting elements LD.
  • the second connection electrode CNE2 overlaps the second end EP2 of the light emitting elements LD and may be electrically connected to the second end EP2 of the light emitting elements LD.
  • the first connection electrode CNE1 overlaps the first alignment line ELA1 and may be electrically connected to the first alignment line ELA1 through a contact hole.
  • the second connection electrode CNE2 overlaps the second alignment line ELA2 and may be electrically connected to the second alignment line ELA2 through a contact hole. Accordingly, the first connection electrode CNE1 electrically connects the light emitting elements LD and the first alignment line ELA1, and the second connection electrode CNE2 connects the light emitting elements LD to the second alignment line ELA1. (ELA2) can be connected electrically.
  • the first connection electrode (CNE1) is electrically connected to the first alignment line (ELA1) through the first bridge electrode
  • the second connection electrode (CNE2) is electrically connected to the second alignment line through the second bridge electrode. It may also be electrically connected to (ELA2).
  • connection electrodes CNE may be formed of a plurality of conductive layers. As shown in FIG. 4, the first connection electrode CNE1 may be formed of a first conductive layer, and the second connection electrode CNE2 may be formed of a second conductive layer. Alternatively, as shown in FIG. 5, the first connection electrode (CNE1) and the second connection electrode (CNE2) may be formed of the same conductive layer. In this way, when the first connection electrode (CNE1) and the second connection electrode (CNE2) are formed of the same conductive layer, the number of masks can be reduced and the manufacturing process can be simplified.
  • the first connection electrodes CNE1 may be connected to each other by a third connection line CNL3.
  • the second connection electrodes CNE2 may be connected to each other by the fourth connection line CNL4.
  • the third connection line (CNL3) and the fourth connection line (CNL4) may extend in the second direction (Y-axis direction).
  • the first connection electrodes CNE1 may be formed integrally with the third connection line CNL3, but are not necessarily limited thereto.
  • the second connection electrodes CNE2 may be formed integrally with the fourth connection line CNL4, but are not necessarily limited thereto.
  • FIGS. 6 to 8 the first alignment line ELA1 (or first electrode) and the second alignment line ELA2 (or second electrode) of the first alignment electrode ELA, and the second alignment electrode ELB are shown in FIGS.
  • the cross-sectional structure of the sub-pixel SPX is schematically shown centered on the first sub-alignment electrode ELB1 (or third electrode) and the second sub-alignment electrode ELB2 (or fourth electrode).
  • FIGS. 6 to 8 show the first transistor T1 among various circuit elements constituting the pixel circuit (PXC in FIG. 2), and the first to third transistors T1, T2, and T3 are distinguished.
  • transistor (T) the structure and/or location of each layer of the transistors T are not limited to the embodiments shown in FIGS. 6 to 8 and may vary depending on the embodiment.
  • the sub-pixels SPX may include a pixel circuit layer (PCL) disposed on the base layer (BSL) and a display element layer (DPL) disposed on the pixel circuit layer (PCL).
  • PCL pixel circuit layer
  • DPL display element layer
  • the base layer (BSL) constitutes the base member and may be a hard or flexible substrate or film.
  • the base layer (BSL) may be a rigid substrate made of glass or tempered glass, a flexible substrate (or thin film) made of plastic or metal, or at least one layer of insulating layer.
  • the material and/or physical properties of the base layer (BSL) are not particularly limited.
  • the base layer (BSL) may be transparent. Here, transparent may mean that light can be transmitted beyond the transmittance.
  • the base layer (BSL) may be translucent or opaque.
  • the base layer (BSL) may include a reflective material depending on the embodiment.
  • a pixel circuit layer may be disposed on the base layer (BSL).
  • a lower conductive layer (BML) and a first power conductive layer (PL2a) may be disposed on the base layer (BSL).
  • the lower conductive layer BML and the first power conductive layer PL2a may be disposed on the same layer.
  • the lower conductive layer BML and the first power conductive layer PL2a may be formed simultaneously in the same process, but are not limited thereto.
  • the first power conductive layer PL2a may form the second power line PL2 described with reference to FIG. 2 and the like.
  • the lower conductive layer (BML) and the first power conductive layer (PL2a) are made of molybdenum (Mo), copper (Cu), aluminum (Al), chromium (Cr), gold (Au), titanium (Ti), and nickel (Ni), respectively. ), neodymium (Nd), indium (In), tin (Sn), and their oxides or alloys.
  • a buffer layer (BFL) may be disposed on the lower conductive layer (BML) and the first power conductive layer (PL2a).
  • the buffer layer (BFL) can prevent impurities from diffusing into circuit elements.
  • the buffer layer (BFL) may be composed of a single layer, but may also be composed of multiple layers, at least a double layer or more. When the buffer layer BFL is formed of multiple layers, each layer may be formed of the same material or may be formed of different materials.
  • a semiconductor pattern may be disposed on the buffer layer (BFL).
  • the semiconductor pattern SCP has a first region in contact with the first transistor electrode TE1, a second region in contact with the second transistor electrode TE2, and a position between the first and second regions. It may include a channel area.
  • one of the first and second regions may be a source region and the other may be a drain region.
  • the semiconductor pattern (SCP) may be made of polysilicon, amorphous silicon, oxide semiconductor, etc.
  • the channel region of the semiconductor pattern (SCP) is a semiconductor pattern that is not doped with impurities and may be an intrinsic semiconductor, and the first and second regions of the semiconductor pattern (SCP) may each be semiconductors that are doped with impurities.
  • a gate insulating layer (GI) may be disposed on the buffer layer (BFL) and the semiconductor pattern (SCP). As an example, the gate insulating layer (GI) may be disposed between the semiconductor pattern (SCP) and the gate electrode (GE). The gate insulating layer GI may be disposed between the buffer layer BFL and the second power conductive layer PL2b.
  • the gate insulating layer (GI) can be composed of a single layer or multiple layers, including silicon oxide (SiOx), silicon nitride (SiNx), silicon oxynitride (SiOxNy), aluminum nitride (AlNx), aluminum oxide (AlOx), and zirconium. It may contain various types of inorganic materials, including oxide (ZrOx), hafnium oxide (HfOx), or titanium oxide (TiOx).
  • the gate electrode (GE) of the transistor (T) and the second power conductive layer (PL2b) may be disposed on the gate insulating layer (GI).
  • the gate electrode GE and the second power conductive layer PL2b may be disposed on the same layer.
  • the gate electrode GE and the second power conductive layer PL2b may be formed simultaneously in the same process, but are not limited thereto.
  • the gate electrode GE may be arranged to overlap the semiconductor pattern SCP in a third direction (Z-axis direction) on the gate insulating layer GI.
  • the second power conductive layer PL2b may be arranged to overlap the first power conductive layer PL2a in the third direction (Z-axis direction) on the gate insulating layer GI.
  • the second power conductive layer PL2b, together with the first power conductive layer PL2a may form the second power line PL2 described with reference to FIG. 2 and the like.
  • the gate electrode (GE) and the second power conductive layer (PL2b) are made of molybdenum (Mo), copper (Cu), aluminum (Al), chromium (Cr), gold (Au), titanium (Ti), and nickel (Ni), respectively. , neodymium (Nd), indium (In), tin (Sn), or their oxides or alloys may be formed as a single layer or multiple layers.
  • the gate electrode (GE) and the second power conductive layer (PL2b) are each formed of multiple layers of sequentially or repeatedly stacked titanium (Ti), copper (Cu), and/or indium tin oxide (ITO). It can be.
  • An interlayer insulating layer may be disposed on the gate electrode (GE) and the second power conductive layer (PL2b).
  • the interlayer insulating layer ILD may be disposed between the gate electrode GE and the first and second transistor electrodes TE1 and TE2.
  • the interlayer insulating layer (ILD) may be disposed between the second power conductive layer (PL2b) and the third power conductive layer (PL2c).
  • the interlayer dielectric layer can be composed of a single layer or multiple layers, including silicon oxide (SiOx), silicon nitride (SiNx), silicon oxynitride (SiOxNy), aluminum nitride (AlNx), aluminum oxide (AlOx), and zirconium. It may contain various types of inorganic materials, including oxide (ZrOx), hafnium oxide (HfOx), or titanium oxide (TiOx).
  • the first and second transistor electrodes TE1 and TE2 of the transistor T and the third power conductive layer PL2c may be disposed on the interlayer insulating layer ILD.
  • the first and second transistor electrodes TE1 and TE2 and the third power conductive layer PL2c may be disposed on the same layer.
  • the first and second transistor electrodes TE1 and TE2 and the third power conductive layer PL2c may be formed simultaneously in the same process, but the present invention is not limited thereto.
  • the first and second transistor electrodes TE1 and TE2 may be arranged to overlap the semiconductor pattern SCP in the third direction (Z-axis direction).
  • the first and second transistor electrodes TE1 and TE2 may be electrically connected to the semiconductor pattern SCP.
  • the first transistor electrode TE1 may be electrically connected to the first region of the semiconductor pattern SCP through a contact hole penetrating the interlayer insulating layer ILD.
  • the first transistor electrode TE1 may be electrically connected to the lower conductive layer BML through a contact hole penetrating the interlayer insulating layer ILD and the buffer layer BFL.
  • the second transistor electrode TE2 may be electrically connected to the second region of the semiconductor pattern SCP through a contact hole penetrating the interlayer insulating layer ILD.
  • one of the first and second transistor electrodes TE1 and TE2 may be a source electrode, and the other may be a drain electrode.
  • the third power conductive layer PL2c may be arranged to overlap the first power conductive layer PL2a and/or the second power conductive layer PL2b in the third direction (Z-axis direction).
  • the third power conductive layer PL2c may be electrically connected to the first power conductive layer PL2a and/or the second power conductive layer PL2b.
  • the third power conductive layer PL2c may be electrically connected to the first power conductive layer PL2a through a contact hole penetrating the interlayer insulating layer ILD and the buffer layer BFL.
  • the third power conductive layer PL2c may be electrically connected to the second power conductive layer PL2b through a contact hole penetrating the interlayer insulating layer ILD.
  • the third power conductive layer PL2c, together with the first power conductive layer PL2a and/or the second power conductive layer PL2b, may form the second power line PL2 described with reference to FIG. 2 and the like.
  • the first and second transistor electrodes (TE1, TE2) and the third power conductive layer (PL2c) are made of molybdenum (Mo), copper (Cu), aluminum (Al), chromium (Cr), gold (Au), and titanium ( It may be formed as a single layer or multiple layers made of Ti), nickel (Ni), neodymium (Nd), indium (In), tin (Sn), or oxides or alloys thereof.
  • a protective layer may be disposed on the first and second transistor electrodes (TE1, TE2) and the third power conductive layer (PL2c).
  • the protective layer (PSV) can be composed of a single layer or multiple layers, including silicon oxide (SiOx), silicon nitride (SiNx), silicon oxynitride (SiOxNy), aluminum nitride (AlNx), aluminum oxide (AlOx), and zirconium oxide. It may contain various types of inorganic materials including (ZrOx), hafnium oxide (HfOx), or titanium oxide (TiOx).
  • a via layer (VIA) may be disposed on the protective layer (PSV).
  • the via layer (VIA) may be made of an organic material to flatten the lower step.
  • the via layer (VIA) is made of acrylates resin, epoxy resin, phenolic resin, polyamides resin, polyimides resin, and polyester resin. It may contain organic substances such as polyesters resin, polyphenylenesulfides resin, or benzocyclobutene (BCB).
  • the via layer (VIA) is made of silicon oxide (SiOx), silicon nitride (SiNx), silicon oxynitride (SiOxNy), aluminum nitride (AlNx), aluminum oxide (AlOx), and zirconium oxide (ZrOx). ), hafnium oxide (HfOx), or titanium oxide (TiOx).
  • a display element layer (DPL) may be disposed on the via layer (VIA).
  • Second alignment electrodes ELB may be disposed on the via layer VIA.
  • the second alignment electrodes ELB may be spaced apart from each other.
  • the second alignment electrodes ELB may be disposed on the same layer.
  • the second alignment electrodes ELB may be formed simultaneously in the same process, but the present invention is not limited thereto.
  • the second alignment electrodes ELB may receive a second alignment signal during the direction alignment step of the light emitting elements LD. Accordingly, an electric field is formed between the second alignment electrodes ELB, so that the light emitting elements LD provided in each sub-pixel SPX can be biased and aligned between the second alignment electrodes ELB. .
  • the second alignment electrodes ELB may include at least one conductive material.
  • the second alignment electrodes (ELB) are silver (Ag), magnesium (Mg), aluminum (Al), platinum (Pt), palladium (Pd), gold (Au), nickel (Ni), and neodymium (Nd).
  • ITO indium tin oxide
  • conductive oxides such as indium zinc oxide (IZO), indium tin zinc oxide (ITZO), aluminum zinc oxide (AZO), gallium zinc oxide (GZO), zinc tin oxide (ZTO), or gallium tin oxide (GTO), and It may include at least one conductive material among conductive polymers such as PEDOT, but is not necessarily limited thereto.
  • Bank patterns BNP may be disposed on the second alignment electrodes ELB.
  • the bank patterns (BNP) may serve to form a step so that the light emitting devices (LD) can be easily aligned.
  • Bank patterns BNP may be provided under each of at least one first alignment electrode ELA.
  • As the bank patterns BNP are provided below one area of each of the first alignment electrodes ELA, one area of each of the first alignment electrodes ELA in the area where the bank patterns BNP are formed is a sub-pixel. As an example, it may protrude in the upper direction (SPX) in a third direction (Z-axis direction).
  • SPX upper direction
  • Z-axis direction Z-axis direction
  • the light emitted from the light emitting elements LD may be emitted in the upper direction of the sub-pixel SPX (for example, toward the front of the display panel PNL including the viewing angle range), so that the display panel PNL The light output efficiency can be improved.
  • the positions of the bank patterns BNP are not necessarily limited to this and may be changed in various ways, such as below the second alignment electrodes ELB or above the first alignment electrodes ELA.
  • the bank patterns (BNP) may include at least one organic material and/or inorganic material.
  • bank patterns (BNP) are made of acrylates resin, epoxy resin, phenolic resin, polyamides resin, polyimides resin, and polyester resin. It may contain organic substances such as polyesters resin, polyphenylenesulfides resin, or benzocyclobutene (BCB).
  • the bank patterns include silicon oxide (SiOx), silicon nitride (SiNx), silicon oxynitride (SiOxNy), aluminum nitride (AlNx), aluminum oxide (AlOx), and zirconium oxide ( It may contain various types of inorganic materials, including ZrOx), hafnium oxide (HfOx), or titanium oxide (TiOx).
  • a first insulating layer (INS1) may be disposed on the bank patterns (BNP).
  • the first insulating layer (INS1) may be composed of a single layer or multiple layers, and may include silicon oxide (SiOx), silicon nitride (SiNx), silicon oxynitride (SiOxNy), aluminum nitride (AlNx), aluminum oxide (AlOx), It may contain various types of inorganic materials including zirconium oxide (ZrOx), hafnium oxide (HfOx), or titanium oxide (TiOx).
  • First alignment electrodes ELA may be disposed on the bank patterns BNP and the first insulating layer INS1.
  • the first alignment electrodes ELA may be spaced apart from each other.
  • the first alignment electrodes ELA may be disposed on the same layer.
  • the first alignment electrodes ELA may be formed simultaneously in the same process, but the present invention is not limited thereto.
  • the first alignment electrodes ELA may at least partially cover the side surfaces and/or top surfaces of the bank patterns BNP.
  • the first alignment electrodes ELA may have a shape corresponding to the bank pattern BNP.
  • the first alignment electrodes ELA may include an inclined or curved surface having a shape corresponding to the shape of the bank patterns BNP.
  • the bank patterns (BNP) and the first alignment electrodes (ELA) are reflective members that reflect the light emitted from the light emitting elements (LD) in the front direction of the sub-pixel (SPX), for example, in the third direction ( Since it can be guided in the Z-axis direction, the light output efficiency of the display panel (PNL) can be improved.
  • the first alignment electrodes ELA may receive a first alignment signal during the position alignment step of the light emitting elements LD. Accordingly, an electric field is formed between the first alignment electrodes ELA, so that the light emitting elements LD provided in each sub-pixel SPX can be aligned in the space between the first alignment electrodes ELA. .
  • the first alignment electrodes ELA may include at least one conductive material.
  • the first alignment electrodes (ELA) are silver (Ag), magnesium (Mg), aluminum (Al), platinum (Pt), palladium (Pd), gold (Au), nickel (Ni), and neodymium (Nd).
  • ITO indium tin oxide
  • Conductive oxides such as indium zinc oxide (IZO), indium tin zinc oxide (ITZO), aluminum zinc oxide (AZO), gallium zinc oxide (GZO), zinc tin oxide (ZTO), or gallium tin oxide (GTO), and PEDOT It may include at least one conductive material among conductive polymers such as, but is not necessarily limited thereto.
  • a second insulating layer INS2 may be disposed on the first alignment electrodes ELA.
  • the second insulating layer (INS2) may be composed of a single layer or multiple layers, and may be composed of silicon oxide (SiOx), silicon nitride (SiNx), silicon oxynitride (SiOxNy), aluminum nitride (AlNx), aluminum oxide (AlOx), It may contain various types of inorganic materials including zirconium oxide (ZrOx), hafnium oxide (HfOx), or titanium oxide (TiOx).
  • Light emitting elements LD may be disposed on the second insulating layer INS2. Light emitting elements LD may be disposed between bank patterns BNP.
  • the light-emitting devices LD may be prepared in a dispersed form within the light-emitting device ink and supplied to each sub-pixel SPX through an inkjet printing method.
  • the light emitting elements LD may be dispersed in a volatile solvent and provided to each sub-pixel SPX. Then, when the first alignment signal is supplied to the first alignment electrodes ELA, an electric field is formed between the first alignment electrodes ELA, and the light emitting elements LD are formed in the space between the first alignment electrodes ELA. This can be sorted first.
  • the second alignment signal is supplied to the second alignment electrodes ELB, an electric field is formed between the second alignment electrodes ELB, and the light emitting elements LD are 2 between the second alignment electrodes ELB.
  • the car can be sorted.
  • the first end EP1 of the light emitting elements LD may face the first sub-alignment electrode ELB1.
  • the second end EP2 of the light emitting elements LD may face the second sub-alignment electrode ELB2.
  • the side portion SP between the first end EP1 and the second end EP2 of the light emitting elements LD may face the first alignment electrodes ELA.
  • the positions of the light emitting elements LD are aligned using the first alignment electrodes ELA and the directions of the light emitting elements LD are aligned using the second alignment electrodes ELB, thereby emitting light. Since the position and direction of the elements LD can be precisely controlled, the alignment of the light emitting elements LD can be improved. A detailed description of this will be provided later with reference to FIGS. 16 to 21.
  • a third insulating layer INS3 may be disposed on the light emitting elements LD.
  • the second insulating layer INS2 may be partially provided on the light emitting devices LD and expose the first and second ends EP1 and EP2 of the light emitting devices LD.
  • the third insulating layer INS3 is formed on the light emitting devices LD after the alignment of the light emitting devices LD is completed, the light emitting devices LD can be prevented from leaving the aligned position.
  • the third insulating layer (INS3) may be composed of a single layer or multiple layers, and may be composed of silicon oxide (SiOx), silicon nitride (SiNx), silicon oxynitride (SiOxNy), aluminum nitride (AlNx), aluminum oxide (AlOx), It may contain various types of inorganic materials including zirconium oxide (ZrOx), hafnium oxide (HfOx), or titanium oxide (TiOx).
  • Connection electrodes CNE may be disposed on the first and second ends EP1 and EP2 of the light emitting elements LD exposed by the third insulating layer INS3.
  • the first connection electrode CNE1 may be directly disposed on the first end EP1 of the light emitting elements LD and may be in contact with the first end EP1 of the light emitting elements LD.
  • the second connection electrode CNE2 may be directly disposed on the second end EP2 of the light emitting elements LD and may be in contact with the second end EP2 of the light emitting elements LD.
  • connection electrodes CNE may be formed of conductive layers.
  • the first connection electrode (CNE1) and the second connection electrode (CNE2) are formed of different conductive layers, and the first connection electrode (CNE1) and the second connection electrode (CNE2) A fourth insulating layer (INS4) may be formed between them.
  • INS4 fourth insulating layer
  • connection electrodes CNE can be stably separated by the fourth insulating layer INS4. Therefore, electrical stability between the first end EP1 and the second end EP2 of the light emitting elements LD can be secured.
  • the fourth insulating layer (INS4) may be composed of a single layer or multiple layers, and may be composed of silicon oxide (SiOx), silicon nitride (SiNx), silicon oxynitride (SiOxNy), aluminum nitride (AlNx), aluminum oxide (AlOx), It may contain various types of inorganic materials including zirconium oxide (ZrOx), hafnium oxide (HfOx), or titanium oxide (TiOx).
  • connection electrodes CNE may be formed of the same conductive layer.
  • the first connection electrode (CNE1) and the second connection electrode (CNE2) may be formed of the same conductive layer.
  • the first connection electrode (CNE1) and the second connection electrode (CNE2) may be formed simultaneously in the same process. In this way, when the first connection electrode (CNE1) and the second connection electrode (CNE2) are formed simultaneously, the number of masks can be reduced and the manufacturing process can be simplified.
  • Connection electrodes may be made of various transparent conductive materials.
  • the connecting electrodes (CNE) are indium tin oxide (ITO), indium zinc oxide (IZO), indium tin zinc oxide (ITZO), aluminum zinc oxide (AZO), gallium zinc oxide (GZO), zinc tin oxide ( It contains at least one of various transparent conductive materials, including ZTO) or gallium tin oxide (GTO), and may be implemented as transparent or translucent to satisfy light transmittance. Accordingly, light emitted from the ends EP1 and EP2 of the light emitting elements LD may pass through the connection electrodes CNE and be emitted to the outside of the display panel PNL.
  • FIG. 9 is a schematic plan view showing a sub-pixel according to an embodiment.
  • Figure 10 is a schematic cross-sectional view taken along line C-C' of Figure 9.
  • FIG. 11 is a schematic cross-sectional view taken along line D-D' of FIG. 9.
  • first alignment electrodes ELA may be disposed on the via layer VIA.
  • Bank patterns BNP and a first insulating layer INS1 may be disposed on the first alignment electrodes ELA.
  • Second alignment electrodes ELB may be disposed on the bank patterns BNP and the first insulating layer INS1.
  • the second alignment electrodes ELB may at least partially cover the side surfaces and/or top surfaces of the bank patterns BNP.
  • the second alignment electrodes ELB may have a shape corresponding to the bank pattern BNP.
  • the second alignment electrodes ELB may include an inclined or curved surface having a shape corresponding to the shape of the bank patterns BNP.
  • the bank patterns (BNP) and the second alignment electrodes (ELB) are reflective members that reflect the light emitted from the light emitting elements (LD) in the front direction of the sub-pixel (SPX), for example, in the third direction ( Since it can be guided in the Z-axis direction, the light output efficiency of the display panel (PNL) can be improved.
  • a second insulating layer INS2 may be disposed on the second alignment electrodes ELB.
  • the first connection electrode CNE1 overlaps the first sub-alignment electrode ELB1 and may be electrically connected to the first sub-alignment electrode ELB1 through a contact hole.
  • the second connection electrode CNE2 overlaps the second sub-alignment electrode ELB2 and may be electrically connected to the second sub-alignment electrode ELB2 through a contact hole.
  • the first connection electrode CNE1 electrically connects the light emitting elements LD and the first sub-alignment electrode ELB1
  • the second connection electrode CNE2 is a second sub-alignment electrode of the light emitting elements LD.
  • ELB2 can be connected electrically.
  • the first sub-alignment electrode ELB1 is connected to the pixel circuit PXC and/or the first power line PL1 through a contact hole
  • the second sub-alignment electrode ELB2 is connected to the second sub-alignment electrode ELB2 through a contact hole. It may be connected to the power line (PL2), but is not necessarily limited thereto.
  • the first connection electrode (CNE1) is electrically connected to the first sub-alignment electrode (ELB1) through the first bridge electrode
  • the second connection electrode (CNE2) is electrically connected to the second sub alignment electrode (ELB1) through the second bridge electrode. It may be electrically connected to the alignment electrode (ELB2).
  • FIGS. 12 and 13 are schematic cross-sectional views showing a pixel unit according to an embodiment.
  • the individual configurations of the pixel circuit layer (PCL) and display element layer (DPL) are briefly expressed in FIGS. 12 and 13.
  • the light emitting devices LD disposed in each of the sub-pixels SPX1, SPX2, and SPX3 may emit light of the same color.
  • the sub-pixels SPX1, SPX2, and SPX3 may include a light emitting device LD that emits a third color, for example, blue light.
  • a color conversion layer (CCL) and/or a color filter layer (CFL) are provided in the sub-pixels (SPX1, SPX2, and SPX3) to display a full-color image.
  • the present invention is not limited thereto, and the sub-pixels SPX1, SPX2, and SPX3 may include light emitting elements LD that emit light of different colors.
  • the color conversion layer (CCL) and the display element layer (DPL) may be disposed on the same layer.
  • the color conversion layer (CCL) may be disposed between the banks (BNK).
  • the bank (BNK) may be located in the non-emission area (NEA) of the sub-pixels (SPX1, SPX2, and SPX3).
  • the bank BNK may be formed between the sub-pixels SPX1, SPX2, and SPX3 to surround each light emitting area EMA.
  • the bank BNK may include an opening that overlaps the emission area EMA of each of the sub-pixels SPX1, SPX2, and SPX3.
  • the bank (BNK) prevents the solution for forming the color conversion layer (CCL) from flowing into the emission area (EMA) of the adjacent sub-pixels (SPX1, SPX2, SPX3), or deposits a certain amount of solution into each emission area (EMA). It can function as a dam structure that controls the supply of solution.
  • the bank (BNK) may include an organic material or an inorganic material, and depending on the embodiment, the bank (BNK) may include a black matrix material (or a light-blocking material).
  • the color conversion layer may include a first color conversion layer (WCP1), a second color conversion layer (WCP2), a light transmission layer (LTP), and a first capping layer (CAP1).
  • WCP1 first color conversion layer
  • WCP2 second color conversion layer
  • LTP light transmission layer
  • CAP1 first capping layer
  • the first color conversion layer (WCP1) may be arranged to overlap the emission area (EMA) of the first sub-pixel (SPX1).
  • the second color conversion layer (WCP2) may be arranged to overlap the emission area (EMA) of the second sub-pixel (SPX2).
  • the light transmissive layer (LTP) may be arranged to overlap the light emitting area (EMA) of the third sub-pixel (SPX3).
  • the first color conversion layer (WCP1), the second color conversion layer (WCP2), and the light transmission layer (LTP) each have openings of the bank (BNK) overlapping with the first to third sub-pixels (SPX1, SPX2, and SPX3). It can be provided within.
  • the first color conversion layer WCP1 may include first color conversion particles that convert third color light emitted from the light emitting device LD into first color light.
  • first color conversion particles that convert third color light emitted from the light emitting device LD into first color light.
  • the light-emitting device (LD) is a blue light-emitting device that emits blue light
  • the first sub-pixel (SPX1) is a red pixel
  • the first color conversion layer (WCP1) is a blue light-emitting device that emits blue light. It may include a first quantum dot that converts light into red light.
  • the first color conversion layer WCP1 may include first quantum dots dispersed in a matrix material such as base resin.
  • the first quantum dot may absorb blue light and shift the wavelength according to energy transition to emit red light.
  • the first color conversion layer (WCP1) may include a first quantum dot corresponding to the color of the first sub-pixel (SPX1).
  • the second color conversion layer WCP2 may include second color conversion particles that convert third color light emitted from the light emitting device LD into second color light.
  • the light-emitting device (LD) is a blue light-emitting device that emits blue light
  • the second sub-pixel (SPX2) is a green pixel
  • the second color conversion layer (WCP2) is a blue light-emitting device that emits blue light. It may include a second quantum dot that converts light into green light.
  • the second color conversion layer WCP2 may include second quantum dots dispersed in a matrix material such as base resin.
  • the second quantum dot may absorb blue light and shift the wavelength according to energy transition to emit green light.
  • the first quantum dot and the second quantum dot may have the form of spherical, pyramidal, multi-arm, or cubic nanoparticles, nanotubes, nanowires, nanofibers, nanoplate-shaped particles, etc. However, it is not necessarily limited thereto, and the shapes of the first quantum dot and the second quantum dot may be changed in various ways.
  • the absorption coefficients of the first quantum dot and the second quantum dot may be increased by causing blue light having a relatively short wavelength in the visible light region to be incident on the first quantum dot and the second quantum dot, respectively. Accordingly, the efficiency of light emitted from the first sub-pixel (SPX1) and the second sub-pixel (SPX2) can be increased and excellent color reproduction can be secured.
  • the sub-pixel (SPX) using light-emitting elements (LD) of the same color (for example, blue light-emitting elements), the manufacturing efficiency of the display device can be increased.
  • the light transmission layer (LTP) may be provided to efficiently use the third color light emitted from the light emitting device (LD).
  • the light emitting device (LD) is a blue light emitting device that emits blue light and the third sub-pixel (SPX3) is a blue pixel
  • the light transmitting layer (LTP) efficiently transmits the light emitted from the light emitting device (LD). It may contain at least one type of light scattering particles for use as a light scattering particle.
  • the light transmissive layer may include light scattering particles dispersed in a matrix material such as a base resin.
  • the light transmitting layer (LTP) may include light scattering particles such as silica, but the constituent materials of the light scattering particles are not limited thereto.
  • light scattering particles may also be included in the first color conversion layer (WCP1) and/or the second color conversion layer (WCP2).
  • the first capping layer (CAP1) may seal (or cover) the first color conversion layer (WCP1), the second color conversion layer (WCP2), and the light transmission layer (LTP).
  • the first capping layer CAP1 may be disposed between the low refractive index layer LRL and the display element layer DPL.
  • the first capping layer CAP1 may be provided across the sub-pixels SPX1, SPX2, and SPX3.
  • the first capping layer (CAP1) can prevent impurities such as moisture or air from penetrating from the outside and damaging or contaminating the color conversion layer (CCL).
  • the first capping layer CAP1 includes at least one insulating material selected from silicon oxide (SiOx), silicon nitride (SiNx), silicon oxynitride (SiOxNy), aluminum oxide (AlOx), and titanium oxide (TiOx). It may be composed of a single layer or multiple layers, but is not necessarily limited thereto.
  • the optical layer (OPL) may include a low refractive index layer (LRL) and a second capping layer (CAP2).
  • the optical layer (OPL) may be disposed on the color conversion layer (CCL).
  • the optical layer (OPL) may be disposed on the display element layer (DPL).
  • the low refractive index layer (LRL) may be disposed between the color conversion layer (CCL) and the color filter layer (CFL).
  • the low refractive index layer (LRL) may be disposed between the first capping layer (CAP1) and the second capping layer (CAP2).
  • the low refractive layer (LRL) may be provided across the sub-pixels (SPX1, SPX2, and SPX3).
  • the low refractive index layer (LRL) may serve to improve light efficiency by recycling light provided from the color conversion layer (CCL) through total reflection. To this end, the low refractive index layer (LRL) may have a relatively low refractive index compared to the color conversion layer (CCL).
  • the low refractive index layer may include a base resin and hollow particles dispersed in the base resin.
  • the hollow particles may include hollow silica particles.
  • the hollow particles may be pores formed by porogen, but are not necessarily limited thereto.
  • the low refractive index layer (LRL) may include at least one of zinc oxide (ZnO) particles, titanium dioxide (TiO2) particles, and nano silicate particles, but is not necessarily limited thereto.
  • the second capping layer (CAP2) may be disposed on the low refractive index layer (LRL).
  • the second capping layer CAP2 may be disposed between the color filter layer CFL and the low refractive index layer LRL.
  • the second capping layer CAP2 may be provided across the sub-pixels SPX1, SPX2, and SPX3.
  • the second capping layer (CAP2) can prevent impurities such as moisture or air from penetrating from the outside and damaging or contaminating the low refractive index layer (LRL).
  • the second capping layer CAP2 and the first capping layer CPA1 may include the same material, or may include one or more materials selected from materials exemplified as constituent materials of the first capping layer CPA1.
  • the second capping layer (CAP2) is made of at least one insulating material selected from silicon oxide (SiOx), silicon nitride (SiNx), silicon oxynitride (SiOxNy), aluminum oxide (AlOx), and titanium oxide (TiOx). It may be composed of a single layer or multiple layers, but is not necessarily limited thereto.
  • the color filter layer (CFL) may be disposed on the second capping layer (CAP2).
  • the color filter layer (CFL) may be provided across the sub-pixels (SPX1, SPX2, and SPX3).
  • the color filter layer (CFL) may include color filters (CF1, CF2, CF3), a planarization layer (PLA), and an overcoat layer (OC).
  • the color filters CF1, CF2, and CF3 may be disposed on the second capping layer CAP2.
  • the color filters CF1, CF2, and CF3 may overlap the emission area EMA of the first to third sub-pixels SPX1, SPX2, and SPX3, respectively.
  • the first color filter CF1 may transmit first color light, but may not transmit second color light and third color light.
  • the second color filter CF2 may transmit second color light, but may not transmit first color light and third color light.
  • the third color filter CF3 may transmit third color light, but may not transmit first color light and second color light.
  • the planarization layer (PLA) may be disposed on the color filters CF1, CF2, and CF3.
  • the planarization layer (PLA) may cover the color filters CF1, CF2, and CF3 or overlap the color filters CF1, CF2, and CF3.
  • the planarization layer (PLA) can flatten the steps caused by the color filters CF1, CF2, and CF3.
  • the planarization layer (PLA) may be provided across the sub-pixels (SPX1, SPX2, and SPX3).
  • the planarization layer (PLA) is made of acrylates resin, epoxy resin, phenolic resin, polyamides resin, polyimides resin, and polyester resin ( It may contain organic substances such as polyesters resin, polyphenylenesulfides resin, or benzocyclobutene (BCB). However, it is not necessarily limited to this, and the planarization layer (PLA) is made of silicon oxide (SiOx), silicon nitride (SiNx), silicon oxynitride (SiOxNy), aluminum nitride (AlNx), aluminum oxide (AlOx), and zirconium oxide (ZrOx). ), hafnium oxide (HfOx), or titanium oxide (TiOx).
  • the overcoat layer (OC) may be disposed on the planarization layer (PLA).
  • the overcoat layer (OC) may be disposed between the upper film layer (UFL) and the planarization layer (PLA).
  • the overcoat layer (OC) may be provided over the sub-pixels (SPX1, SPX2, and SPX3).
  • the overcoat layer (OC) may cover the lower member including the color filter layer (CFL).
  • the overcoat layer (OC) can prevent moisture or air from penetrating into the above-described lower member.
  • the overcoat layer (OC) can protect the above-described lower member from foreign substances such as dust.
  • the overcoat layer (OC) may include organic or inorganic materials.
  • the overcoat layer (OC) may include one or more materials selected from those exemplified as constituent materials of the planarization layer (PLA).
  • the upper film layer (UFL) may be disposed on the color filter layer (CFL).
  • the upper film layer (UFL) may be disposed on the outside of the display device to reduce external influences on the display device.
  • the upper film layer (UFL) may be provided over the sub-pixels (SPX1, SPX2, and SPX3).
  • the upper film layer may include an anti-reflective coating (AR coating layer).
  • AR coating layer may refer to a composition in which a material with an anti-reflection function is applied to one surface of a specific composition.
  • the applied material may have a low reflectivity.
  • the material used in the AR coating layer may include any one of silicon oxide (SiOx), aluminum oxide (AlOx), and titanium oxide (TiOx), but is not necessarily limited thereto.
  • the color conversion layer (CCL) may be disposed on the display element layer (DPL) as shown in FIG. 13.
  • the first capping layer (CAP1) may seal (or cover) the area where the light emitting elements (LD) are disposed, and the color conversion layer (CCL) may be disposed on the first capping layer (CAP1). You can.
  • the color conversion layer (CCL) may further include a light blocking layer (LBL) (or a light blocking pattern).
  • the light blocking layer (LBL) may be disposed on the display element layer (DPL).
  • the light blocking layer (LBL) may be disposed between the first capping layer (CAP1) and the second capping layer (CAP2).
  • the light blocking layer (LBL) is disposed at the boundary of the sub-pixels (SPX1, SPX2, SPX3) to surround the first color conversion layer (WCP1), the second color conversion layer (WCP2), and the light transmission layer (LTP). You can.
  • the light blocking layer (LBL) may overlap the non-emissive area (NEA).
  • the light blocking layer (LBL) may surround the light emitting area (EMA) of the sub-pixels (SPX1, SPX2, and SPX3).
  • the light blocking layer (LBL) is formed of an organic material containing at least one of graphite, carbon black, black pigment, or black dye, or contains chromium (Cr). It may be formed of a metallic material, but is not limited as long as it is a material that can block and absorb light transmission.
  • the second capping layer (CAP2) may seal (or cover) the first color conversion layer (WCP1), the second color conversion layer (WCP2), and the light transmission layer (LTP).
  • the low refractive index layer (LRL) may be disposed between the second capping layer (CAP2) and the third capping layer (CAP3).
  • the third capping layer CAP3 may include the same material as the first capping layer CPA1, or may include one or more materials selected from materials exemplified as constituent materials of the first capping layer CPA1.
  • Figure 14 is a schematic perspective view showing a light emitting device according to an embodiment.
  • Figure 15 is a schematic cross-sectional view showing a light-emitting device according to an embodiment.
  • 14 and 15 illustrate a pillar-shaped light emitting device LD, but the type and/or shape of the light emitting device LD is not limited thereto.
  • the light emitting device LD is a first semiconductor layer 11 and a second semiconductor layer 13, and is interposed between the first and second semiconductor layers 11 and 13. It may include an active layer 12.
  • the light-emitting device LD includes a first semiconductor layer 11, an active layer 12, and a second semiconductor layer 13.
  • the light emitting device LD may be provided in a pillar shape extending in one direction.
  • the light emitting device LD may have a first end EP1 and a second end EP2.
  • One of the first and second semiconductor layers 11 and 13 may be disposed at the first end EP1 of the light emitting device LD.
  • the remaining one of the first and second semiconductor layers 11 and 13 may be disposed at the second end EP2 of the light emitting device LD.
  • the light emitting device LD may be a light emitting device manufactured into a pillar shape through an etching method or the like.
  • the pillar shape refers to a rod-like shape (e.g., having an aspect ratio greater than 1) long in the length (L) direction, such as a circular pillar or a polygonal pillar, or a bar-like shape. shape), and the shape of the cross section is not particularly limited.
  • the length (L) of the light emitting device (LD) may be larger than its diameter (D) (or the width of the cross section).
  • the light emitting device (LD) may have a small size ranging from nanometer scale to micrometer scale.
  • the light emitting device LD may each have a diameter (D) (or width) and/or length (L) ranging from nanometer scale to micrometer scale.
  • D diameter
  • L length
  • the size of the light-emitting device (LD) is not limited to this, and the size of the light-emitting device (LD) may vary depending on the design conditions of various devices that use the light-emitting device (LD) as a light source, for example, a display device. It can be changed in various ways.
  • the first semiconductor layer 11 may be a semiconductor layer of a first conductivity type.
  • the first semiconductor layer 11 may include an n-type semiconductor layer.
  • the first semiconductor layer 11 includes any one semiconductor material from InAlGaN, GaN, AlGaN, InGaN, AlN, and InN, and is an n-type doped with a first conductivity type dopant such as Si, Ge, Sn, etc. It may include a semiconductor layer.
  • the material constituting the first semiconductor layer 11 is not limited to this, and the first semiconductor layer 11 may be composed of various other materials.
  • the active layer 12 is disposed on the first semiconductor layer 11 and may be formed in a single-quantum well or multi-quantum well structure.
  • the position of the active layer 12 may vary depending on the type of light emitting device (LD).
  • a clad layer (not shown) doped with a conductive dopant may be formed on the top and/or bottom of the active layer 12.
  • the clad layer may be formed of AlGaN or InAlGaN.
  • materials such as AlGaN and InAlGaN may be used to form the active layer 12, and various other materials may form the active layer 12.
  • the second semiconductor layer 13 is disposed on the active layer 12 and may include a different type of semiconductor layer from the first semiconductor layer 11.
  • the second semiconductor layer 13 may include a p-type semiconductor layer.
  • the second semiconductor layer 13 includes at least one semiconductor material selected from InAlGaN, GaN, AlGaN, InGaN, AlN, and InN, and includes a p-type semiconductor layer doped with a second conductivity type dopant such as Mg. can do.
  • the material constituting the second semiconductor layer 13 is not limited to this, and various other materials may constitute the second semiconductor layer 13.
  • the light emitting device LD When a voltage higher than the threshold voltage is applied to both ends of the light emitting device LD, electron-hole pairs combine in the active layer 12 and the light emitting device LD emits light.
  • the light emitting device LD can be used as a light source for various light emitting devices, including pixels of a display device.
  • the light emitting device (LD) may further include an insulating film (INF) provided on its surface.
  • the insulating film INF may be formed on the surface of the light emitting device LD to surround at least the outer peripheral surface of the active layer 12, and may further surround one region of the first and second semiconductor layers 11 and 13. there is.
  • the insulating film INF may expose ends (eg, both ends) of the light emitting device LD having different polarities.
  • the insulating film INF may expose one end of each of the first and second semiconductor layers 11 and 13 located at the first and second ends EP1 and EP2 of the light emitting device LD.
  • the insulating film INF is formed on the sides of the first and second semiconductor layers 11 and 13 adjacent to the first and second ends EP1 and EP2 of the light emitting device LD having different polarities. may be exposed.
  • the insulating film INF includes at least one insulating material selected from silicon oxide (SiOx), silicon nitride (SiNx), silicon oxynitride (SiOxNy), aluminum oxide (AlOx), and titanium oxide (TiOx). It may be composed of a single layer or multiple layers (for example, a double layer composed of aluminum oxide (AlOx) and silicon oxide (SiOx)), but is not necessarily limited thereto. Depending on the embodiment, the insulating film INF may be omitted.
  • the insulating film (INF) is provided to cover the surface of the light emitting device (LD), especially the outer peripheral surface of the active layer 12, it is possible to prevent the active layer 12 from being short-circuited with the first or second pixel electrode, which will be described later. there is. Accordingly, the electrical stability of the light emitting device LD can be secured.
  • the light emitting device LD may further include additional components in addition to the first semiconductor layer 11, the active layer 12, the second semiconductor layer 13, and/or an insulating film (INF) surrounding them.
  • the light emitting device LD may additionally include one or more phosphor layers, an active layer, a semiconductor layer, and/or an electrode layer disposed on one end of the first semiconductor layer 11 and/or the second semiconductor layer 13.
  • a contact electrode layer may be disposed on the first and second ends EP1 and EP2 of the light emitting device LD, respectively.
  • a pillar-shaped light emitting device (LD) is illustrated, but the type, structure, and/or shape of the light emitting device (LD) may be changed in various ways.
  • the light emitting device LD may be formed in a core-shell structure having a polygonal pyramid shape.
  • Light-emitting devices including the above-described light-emitting elements (LD) can be used in various types of devices that require a light source, including display devices.
  • light-emitting elements LD may be disposed within each sub-pixel SPX of the display panel PNL, and the light-emitting elements LD may be used as a light source for each sub-pixel SPX.
  • the application field of the light emitting device (LD) is not limited to the examples described above.
  • the light emitting device (LD) can also be used in other types of devices that require a light source, such as lighting devices.
  • 16 to 21 are schematic plan views of each process step of a method for manufacturing a display device according to an embodiment.
  • 16 to 21 show the first alignment line ELA1 (or first electrode), the second alignment line ELA2 (or second electrode), and the second alignment electrode of the first alignment electrode ELA of FIG. 4.
  • a planar structure is schematically shown centered on the first sub-alignment electrode ELB1 (or third electrode) and the second sub-alignment electrode ELB2 (or fourth electrode) of ELB.
  • components that are substantially the same as those in FIGS. 1 to 15 are denoted by the same symbols and detailed symbols are omitted.
  • first alignment electrodes ELA and second alignment electrodes ELB are formed to intersect each other.
  • the first alignment electrodes ELA may extend in the second direction (Y-axis direction) and be spaced apart in the first direction (X-axis direction).
  • the second alignment electrodes ELB may extend in a first direction (X-axis direction) and be spaced apart in a second direction (Y-axis direction).
  • the first alignment electrodes ELA may be formed on the second alignment electrodes ELB.
  • the second alignment electrodes ELB may be formed on the first alignment electrodes ELA.
  • Light-emitting devices LD may be prepared in a dispersed form within light-emitting device ink and supplied through an inkjet printing method, etc.
  • the light emitting elements LD may be provided dispersed in a volatile solvent.
  • a first alignment signal may be applied to the first alignment electrodes ELA to align the positions of the light emitting elements LD.
  • the electric field Ea is formed between the first alignment electrodes ELA, and the light emitting elements LD are connected to the first alignment electrodes ELA. You can move into the space in between.
  • the directions of the light emitting elements LD are secondarily aligned.
  • a second alignment signal may be applied to the second alignment electrodes ELB.
  • the electric field Eb is formed between the second alignment electrodes ELB, so that the light emitting elements LD can be aligned in a deflection manner.
  • the light emitting elements LD have a first end EP1 facing the first sub-alignment electrode ELB1, a second end EP2 facing the second sub-alignment electrode ELB2, and a first end EP1 and a second end EP2 facing the second sub-alignment electrode ELB2.
  • the side portion SP between the second ends EP2 may be aligned with a bias toward the first alignment electrodes ELA.
  • the frequency of the second alignment signal and the frequency of the first alignment signal may be different from each other, but are not necessarily limited thereto.
  • a first alignment signal may be applied to the first alignment electrodes ELA. Accordingly, the light emitting devices LD can be aligned while maintaining the positions of the first aligned light emitting devices LD. In this case, the intensity of the first alignment signal may be adjusted and applied to the first alignment electrodes ELA.
  • the positions and directions of the light emitting elements LD are then aligned in the third order.
  • a first alignment signal may be applied to the first alignment electrodes ELA and a second alignment signal may be applied to the second alignment electrodes ELB.
  • the strengths of the first and second alignment signals may be adjusted to be applied at regular time intervals and then stopped.
  • the third alignment step may be omitted, and the first alignment step or the second alignment step may be repeated depending on the degree of alignment of the light emitting elements LD.
  • the light emitting devices LD can then be stably arranged by volatilizing the solvent or removing it using other methods.
  • connection electrodes CNE may be electrically connected to at least one of the first alignment electrodes ELA, as described with reference to FIGS. 4 and 5 , respectively.
  • each of the connection electrodes CNE may be electrically connected to at least one of the second alignment electrodes ELB.
  • the positions of the light-emitting elements LD are aligned using the first alignment electrodes ELA, and the direction of the light-emitting elements LD is adjusted using the second alignment electrodes ELB.
  • aligning the position and direction of the light emitting elements LD can be precisely controlled, thereby improving the degree of alignment of the light emitting elements LD.

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Abstract

표시 장치는 서로 이격된 제1 전극 및 제2 전극, 상기 제1 및 제2 전극들과 교차하며, 서로 이격된 제3 전극 및 제4 전극, 및 상기 제1 및 제2 전극들 사이에 배치된 발광 소자들을 포함하고, 상기 발광 소자들 각각의 제1 단부는 상기 제3 전극을 향하고, 상기 발광 소자들의 제2 단부는 상기 제4 전극을 향한다.

Description

표시 장치 및 그 제조 방법
본 발명은 표시 장치 및 그 제조 방법에 관한 것이다.
최근 정보 디스플레이에 관한 관심이 고조됨에 따라 표시 장치에 대한 연구 개발이 지속적으로 이루어지고 있다.
본 발명이 해결하고자 하는 과제는 발광 소자들의 정렬(일 예로, 발광 소자들의 정렬도)을 개선할 수 있는 표시 장치 및 표시 장치의 제조 방법을 제공하는 것이다.
본 발명의 과제는 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 실시예에 따른 표시 장치는 서로 이격된 제1 전극 및 제2 전극, 상기 제1 및 제2 전극들과 교차하며, 서로 이격된 제3 전극 및 제4 전극, 및 상기 제1 및 제2 전극들 사이에 배치된 발광 소자들을 포함하고, 상기 발광 소자들의 제1 단부는 상기 제3 전극을 향하고, 상기 발광 소자들 각각의 제2 단부는 상기 제4 전극을 향한다.
상기 제1 및 제2 전극들은 제1 방향으로 이격되며 제2 방향으로 연장하고, 상기 제3 및 제4 전극들은 상기 제2 방향으로 이격되며 상기 제1 방향으로 연장할 수 있다.
상기 발광 소자들은 상기 제2 방향으로 배열될 수 있다.
상기 제1 및 제2 전극들은 상기 제3 및 제4 전극들 상에 배치될 수 있다.
상기 표시 장치는 상기 제1 및 제2 전극들과 상기 제3 및 제4 전극들 사이의 절연층을 더 포함할 수 있다.
상기 표시 장치는 상기 발광 소자들 각각의 상기 제1 단부와 접하는 제1 연결 전극, 및 상기 발광 소자들 각각의 상기 제2 단부와 접하는 제2 연결 전극을 더 포함할 수 있다.
상기 제1 연결 전극은 상기 제1 전극과 전기적으로 연결되고, 상기 제2 연결 전극은 상기 제2 전극과 전기적으로 연결될 수 있다.
상기 제3 및 제4 전극들은 상기 제1 및 제2 전극들 상에 배치될 수 있다.
상기 발광 소자들은 상기 제3 및 제4 전극들과 전기적으로 연결될 수 있다.
상기 발광 소자들 각각의 상기 제1 단부와 상기 제2 단부 사이의 측부는 상기 제1 및 제2 전극들을 향할 수 있다.
상기 과제를 해결하기 위한 실시예에 따른 표시 장치의 제조 방법은 제1 정렬 전극들에 제1 정렬 신호를 인가하여 상기 제1 정렬 전극들 사이에 발광 소자들을 1차 정렬하는 단계, 및 상기 제1 정렬 전극들과 교차하는 제2 정렬 전극들에 제2 정렬 신호를 인가하여 상기 발광 소자들을 2차 정렬하는 단계를 포함하며, 상기 제2 정렬 전극들은 제1 방향으로 연장하며 제2 방향으로 이격되고, 상기 발광 소자들을 2차 정렬하는 단계에서 상기 발광 소자들은 상기 제2 방향으로 정렬된다.
상기 제1 정렬 신호의 주파수는 상기 제2 정렬 신호의 주파수와 다를 수 있다.
상기 제2 정렬 전극들은 상기 제2 방향으로 이격된 제1 서브 정렬 전극 및 제2 서브 정렬 전극을 포함하고, 상기 발광 소자들 각각의 제1 단부는 상기 제1 서브 정렬 전극을 향하고, 상기 발광 소자들 각각의 제2 단부는 상기 제2 서브 정렬 전극을 향할 수 있다.
상기 제1 및 제2 서브 정렬 전극들은 상기 제2 방향으로 교대로 배열될 수 있다.
상기 발광 소자들 각각의 상기 제1 단부와 상기 제2 단부 사이의 측부는 상기 제1 정렬 전극들을 향할 수 있다.
상기 표시 장치의 제조 방법은 상기 발광 소자들 상에 연결 전극들을 형성하는 단계를 더 포함할 수 있다.
상기 연결 전극들은 상기 제1 정렬 전극들과 전기적으로 연결될 수 있다.
상기 제1 정렬 전극들은 상기 제2 정렬 전극들 상에 형성될 수 있다.
상기 연결 전극들은 상기 제2 정렬 전극들과 전기적으로 연결될 수 있다.
상기 제2 정렬 전극들은 상기 제1 정렬 전극들 상에 형성될 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
상술한 실시예에 의하면, 제1 정렬 전극들을 이용하여 발광 소자들의 위치를 정렬하고, 제2 정렬 전극들을 이용하여 발광 소자들의 방향을 정렬함으로써, 발광 소자들의 위치와 방향을 정밀하게 제어할 수 있으므로 발광 소자들의 정렬도를 향상시킬 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 실시예에 따른 표시 장치를 나타내는 개략적인 평면도이다.
도 2 및 도 3은 실시예에 따른 서브 화소를 나타내는 등가 회로도의 개략도이다.
도 4 및 도 5는 실시예에 따른 서브 화소를 나타내는 개략적인 평면도들이다.
도 6 및 도 7은 도 4의 A-A' 선을 기준으로 자른 개략적인 단면도들이다.
도 8은 도 4의 B-B' 선을 기준으로 자른 개략적인 단면도이다.
도 9는 실시예에 따른 서브 화소를 나타내는 개략적인 평면도이다.
도 10은 도 9의 C-C' 선을 기준으로 자른 개략적인 단면도이다.
도 11은 도 9의 D-D' 선을 기준으로 자른 개략적인 단면도이다.
도 12 및 도 13은 실시예에 따른 화소 유닛을 나타내는 개략적인 단면도들이다.
도 14는 실시예에 따른 발광 소자를 나타내는 개략적인 사시도이다.
도 15는 실시예에 따른 발광 소자를 나타내는 개략적인 단면도이다.
도 16 내지 도 21은 실시예에 따른 표시 장치의 제조 방법의 공정 단계별 개략적인 평면도들이다.
본 발명의 이점 및 특징, 그리고 이를 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있다. 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자에 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
"연결" 또는 "접속"이라 함은 물리적 및/또는 전기적인 연결 또는 접속을 포괄적으로 의미할 수 있다. 이는 직접적 또는 간접적인 연결 또는 접속과 일체형 또는 비일체형 연결 또는 접속을 포괄적으로 의미할 수 있다.
소자(elements) 또는 층이 다른 소자 또는 층의 "상(on)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성요소를 지칭한다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들에 대해 상세히 설명한다.
도 1은 실시예에 따른 표시 장치를 나타내는 개략적인 평면도이다. 도 1은 표시 장치에 구비되는 표시 패널(PNL)을 도시한다.
도 1에서는 표시 영역(DA)을 중심으로 표시 패널(PNL)의 구조를 간략하게 도시하기로 한다. 다만, 실시예에 따라서는 도시되지 않은 적어도 하나의 구동 회로부(일 예로, 주사 구동부 및 데이터 구동부 중에서 적어도 하나), 배선들 및/또는 패드들이 표시 패널(PNL)에 더 배치될 수 있다.
도 1을 참조하면, 표시 패널(PNL) 및 이를 형성하기 위한 베이스층(BSL)은 영상을 표시하기 위한 표시 영역(DA)과, 표시 영역(DA)을 제외한 비표시 영역(NDA)을 포함할 수 있다. 표시 영역(DA)은 영상이 표시되는 화면을 구성할 수 있고, 비표시 영역(NDA)은 표시 영역(DA)을 제외한 나머지 영역일 수 있다.
표시 영역(DA)에는 화소 유닛(PXU)(또는 화소)이 배치될 수 있다. 화소 유닛(PXU)은 제1 서브 화소(SPX1), 제2 서브 화소(SPX2) 및/또는 제3 서브 화소(SPX3)를 포함할 수 있다. 이하에서는, 제1 서브 화소(SPX1), 제2 서브 화소(SPX2), 및 제3 서브 화소(SPX3) 중 적어도 하나의 서브 화소를 임의로 지칭하거나 두 종류 이상의 서브 화소들을 포괄적으로 지칭할 때, "서브 화소(SPX)" 또는 "서브 화소들(SPX)"이라 하기로 한다.
서브 화소들(SPX)은 스트라이프(stripe) 또는 펜타일(PENTILETM) 배열 구조 등에 따라 규칙적으로 배열될 수 있다. 다만, 서브 화소들(SPX)의 배열 구조가 이에 한정되지는 않으며, 서브 화소들(SPX)은 다양한 구조 및/또는 방식으로 표시 영역(DA)에 배열될 수 있다.
실시예에 따라, 표시 영역(DA)에는 서로 다른 색의 광을 방출하는 두 종류 이상의 서브 화소들(SPX)이 배치될 수 있다. 일 예로, 표시 영역(DA)에는 제1 색의 광을 방출하는 제1 서브 화소들(SPX1), 제2 색의 광을 방출하는 제2 서브 화소들(SPX2), 및 제3 색의 광을 방출하는 제3 서브 화소들(SPX3)이 배열될 수 있다. 서로 인접하도록 배치된 적어도 하나의 제1 내지 제3 서브 화소들(SPX1, SPX2, SPX3)은 다양한 색의 광을 방출할 수 있는 하나의 화소 유닛(PXU)을 구성할 수 있다. 예를 들어, 제1 내지 제3 서브 화소들(SPX1, SPX2, SPX3)은 각각 소정 색의 광을 방출하는 서브 화소일 수 있다. 실시예에 따라, 제1 서브 화소(SPX1)는 적색의 광을 방출하는 적색 서브 화소일 수 있고, 제2 서브 화소(SPX2)는 녹색의 광을 방출하는 녹색 서브 화소일 수 있으며, 제3 서브 화소(SPX3)는 청색의 광을 방출하는 청색 서브 화소일 수 있으나, 이에 한정되지는 않는다.
실시예에서, 제1 서브 화소(SPX1), 제2 서브 화소(SPX2), 및 제3 서브 화소(SPX3)는 서로 동일한 색의 광을 방출하는 발광 소자들을 구비하되, 각각의 발광 소자 상에 배치된 서로 다른 색상의 컬러 변환층 및/또는 컬러 필터층을 포함함으로써, 각각 제1 색, 제2 색, 및 제3 색의 광을 방출할 수 있다. 다른 실시예에서, 제1 서브 화소(SPX1), 제2 서브 화소(SPX2), 및 제3 서브 화소(SPX3)는 각각 제1 색의 발광 소자, 제2 색의 발광 소자, 및 제3 색의 발광 소자를 광원으로 구비함으로써, 각각 제1 색, 제2 색, 및 제3 색의 광을 방출할 수도 있다. 다만, 각각의 화소 유닛(PXU)을 구성하는 서브 화소들(SPX)의 색상, 종류 및/또는 개수 등이 특별히 한정되지는 않는다. 즉, 각각의 서브 화소(SPX)가 방출하는 광의 색은 다양하게 변경될 수 있다.
서브 화소(SPX)는 제어 신호(일 예로, 주사 신호 및 데이터 신호) 및/또는 전원(일 예로, 제1 전원 및 제2 전원)에 의해 구동되는 적어도 하나의 광원을 포함할 수 있다. 실시예에서, 상기 광원은 적어도 하나의 발광 소자, 일 예로, 나노미터 스케일 내지 마이크로미터 스케일 정도로 작은 크기를 가지는 초소형 기둥형 발광 소자들을 포함할 수 있다. 다만, 반드시 이에 제한되는 것은 아니며, 이외에도 다양한 종류의 발광 소자가 서브 화소(SPX)의 광원으로 이용될 수 있다.
실시예에서, 각각의 서브 화소(SPX)는 능동형 서브 화소로 구성될 수 있다. 다만, 표시 장치에 적용될 수 있는 서브 화소들(SPX)의 종류, 구조 및/또는 구동 방식이 특별히 한정되지는 않는다. 예를 들어, 각각의 서브 화소(SPX)는 다양한 구조 및/또는 구동 방식이 수동형 또는 능동형 발광 표시 장치의 서브 화소로 구성될 수 있다.
도 2 및 도 3은 실시예에 따른 서브 화소를 나타내는 등가 회로도의 개략도이다.
실시예에 따라, 도 2 및 도 3에 도시된 서브 화소(SPX)는 도 1의 표시 패널(PNL)에 구비된 제1 서브 화소(SPX1), 제2 서브 화소(SPX2) 및 제3 서브 화소(SPX3) 중에서 어느 하나일 수 있다. 제1 서브 화소(SPX1), 제2 서브 화소(SPX2) 및 제3 서브 화소(SPX3)는 서로 실질적으로 동일 또는 유사한 구조를 가질 수 있다.
도 2 및 도 3을 참조하면, 서브 화소(SPX)는 데이터 신호에 대응하는 휘도의 광을 생성하기 위한 광원 유닛(LSU)(또는 광원부), 및 광원 유닛(LSU)을 구동하기 위한 화소 회로(PXC)를 포함할 수 있다.
광원 유닛(LSU)은 제1 전원(VDD)과 제2 전원(VSS)의 사이에 전기적으로 연결된 적어도 하나의 발광 소자(LD)를 포함할 수 있다. 제1 전원(VDD)과 제2 전원(VSS)은 발광 소자(LD)가 발광할 수 있도록 서로 다른 전위를 가질 수 있다. 일 예로, 제1 전원(VDD)은 고전위 전원으로 설정되고, 제2 전원(VSS)은 저전위 전원으로 설정될 수 있다. 이때, 제1 전원(VDD)과 제2 전원(VSS)의 전위 차는 적어도 서브 화소(SPX)의 발광 기간 동안 발광 소자(LD)의 문턱 전압 이상으로 설정될 수 있다.
발광 소자(LD)는 화소 회로(PXC)를 통해 공급되는 구동 전류에 대응하는 휘도로 발광할 수 있다. 발광 소자(LD)는 유기 발광 다이오드(organic light emitting diode) 또는 마이크로 발광 다이오드, 양자점(quantum dot) 발광 다이오드와 같은 무기(inorganic) 발광 다이오드로 구성될 수 있다. 실시예에서, 발광 소자(LD)는 무기 결정 구조의 재료를 이용한 초소형의 일 예로, 나노미터 스케일 내지 마이크로미터 스케일 정도로 작은 크기의, 발광 다이오드일 수 있다.
실시예에서, 광원 유닛(LSU)은 서로 병렬 연결된 발광 소자들(LD)을 포함할 수 있다. 도 3에 도시된 바와 같이, 광원 유닛(LSU)은 화소 회로(PXC) 및 제1 전원선(PL1)을 경유하여 제1 전원(VDD)에 전기적으로 연결되는 제1 연결 전극(CNE1), 제2 전원선(PL2)을 통해 제2 전원(VSS)에 전기적으로 연결되는 제2 연결 전극(CNE2), 및 제1 및 제2 연결 전극들(CNE1, CNE2)의 사이에 서로 동일한 방향으로 전기적으로 연결되는 발광 소자들(LD)을 포함할 수 있다. 실시예에서, 제1 연결 전극(CNE1)은 애노드 전극이거나 애노드 전극에 대응하며, 제2 연결 전극(CNE2)은 캐소드 전극이거나 캐소드 전극에 대응할 수 있다.
발광 소자(LD)는 제1 연결 전극(CNE1) 및/또는 화소 회로(PXC)를 통해 제1 전원(VDD)에 전기적으로 연결되는 제1 단부(일 예로, p형 단부) 및 제2 연결 전극(CNE2)을 통해 제2 전원(VSS)에 전기적으로 연결되는 제2 단부(일 예로, n형 단부)를 포함할 수 있다. 예를 들어, 발광 소자(LD)는 제1 및 제2 연결 전극들(CNE1, CNE2)의 사이에 순방향으로 병렬 연결될 수 있다. 제1 전원(VDD)과 제2 전원(VSS)의 사이에 순방향으로 연결된 각각의 발광 소자(LD)는 각각의 유효 광원을 구성하고, 유효 광원들이 모여 서브 화소(SPX)의 광원 유닛(LSU)을 구성할 수 있다.
발광 소자(LD)의 제1 단부는 광원 유닛(LSU)의 일 전극(일 예로, 제1 연결 전극(CNE1)))을 통해 화소 회로(PXC)에 공통으로 연결되며, 화소 회로(PXC) 및 제1 전원선(PL1)을 통해 제1 전원(VDD)에 전기적으로 연결될 수 있다. 발광 소자(LD)의 제2 단부는 광원 유닛(LSU)의 다른 전극(일 예로, 제2 연결 전극(CNE2)) 및 제2 전원선(PL2)을 통해 제2 전원(VSS)에 공통으로 연결될 수 있다.
실시예에 따라, 광원 유닛(LSU)은 직렬 연결된 발광 소자들(LD)을 포함할 수도 있다. 광원 유닛(LSU)은 적어도 하나의 직렬 단을 포함할 수 있다. 각각의 직렬 단은, 한 쌍의 전극들(일 예로, 두 개의 전극들)과, 상기 한 쌍의 전극들의 사이에 순방향으로 연결된 적어도 하나의 발광 소자(LD)를 포함할 수 있다. 여기서, 광원 유닛(LSU)을 구성하는 직렬 단의 개수, 및 각각의 직렬 단을 구성하는 발광 소자들(LD)의 개수가 특별히 한정되지는 않는다. 일 예로, 각각의 직렬 단을 구성하는 발광 소자들(LD)의 개수는 서로 동일하거나 상이할 수 있으며, 상기 발광 소자들(LD)의 개수가 특별히 한정되지는 않는다.
발광 소자들(LD)을 직/병렬 구조로 연결할 경우, 동일 개수의 발광 소자들(LD)을 병렬로만 연결하는 경우에 비해 전력 효율을 향상시킬 수 있다. 발광 소자들(LD)을 직/병렬 구조로 연결한 서브 화소(SPX)에서는 일부의 직렬 단에서 쇼트 결함 등이 발생하더라도 나머지 직렬 단의 발광 소자들(LD)을 통해 휘도를 표현할 수 있으므로 서브 화소(SPX)의 암점 불량 가능성을 낮출 수 있다. 다만, 반드시 이에 제한되는 것은 아니며, 발광 소자들(LD)을 직렬로만 연결하여 광원 유닛(LSU)을 구성하거나, 병렬로만 연결하여 광원 유닛(LSU)을 구성할 수도 있다.
화소 회로(PXC)는 제1 전원(VDD)과 광원 유닛(LSU)의 사이에 전기적으로 연결될 수 있다. 화소 회로(PXC)는 주사 라인(Si)(또는, 게이트 라인) 및 데이터 라인(Dj)에 전기적으로 연결될 수 있다. 화소 회로(PXC)는 센싱 제어 라인(SSi) 및 센싱 라인(SLj)에 전기적으로 더 연결될 수 있다. 일 예로, 서브 화소(SPX)가 표시 영역(DA)의 i(i는 자연수)번째 수평 라인(또는, 행, 서브 화소 행) 및 j(j는 자연수)번째 수직 라인(또는, 열, 서브 화소열)에 배치되는 경우, 서브 화소(SPX)의 화소 회로(PXC)는 표시 영역(DA)의 i번째 주사 라인(Si), i번째 센싱 제어 라인(SSi), j번째 데이터 라인(Dj), 및 센싱 라인(SLj)에 전기적으로 연결될 수 있다.
실시예에 따라, 화소 회로(PXC)는 트랜지스터들과 적어도 하나의 커패시터를 포함할 수 있다. 예를 들어, 화소 회로(PXC)는 제1 트랜지스터(T1), 제2 트랜지스터(T2), 제3 트랜지스터(T3), 및 스토리지 커패시터(Cst)를 포함할 수 있다.
제1 트랜지스터(T1)는 제1 전원(VDD)과 광원 유닛(LSU)의 사이에 전기적으로 연결될 수 있다. 예를 들어, 제1 트랜지스터(T1)의 제1 전극(일 예로, 드레인 전극)은 제1 전원(VDD)에 전기적으로 연결되고, 제1 트랜지스터(T1)의 제2 전극(일 예로, 소스 전극)은 광원 유닛(LSU)의 일 전극(예를 들어, 애노드 전극)에 전기적으로 연결될 수 있다. 제1 트랜지스터(T1)의 게이트 전극은 제1 노드(N1)에 전기적으로 연결될 수 있다. 제1 트랜지스터(T1)의 백 게이트 전극은 제2 노드(N2)에 전기적으로 연결될 수 있다. 제1 트랜지스터(T1)는 제1 노드(N1)의 전압에 대응하여 광원 유닛(LSU)으로 공급되는 구동 전류를 제어할 수 있다. 예를 들어, 제1 트랜지스터(T1)는 서브 화소(SPX)의 구동 전류를 제어하는 구동 트랜지스터일 수 있다.
제2 트랜지스터(T2)는 데이터 라인(Dj)과 제1 노드(N1)의 사이에 전기적으로 연결될 수 있다. 예를 들어, 제2 트랜지스터(T2)의 제1 전극(일 예로, 소스 전극)은 데이터 라인(Dj)에 전기적으로 연결되고, 제2 트랜지스터(T2)의 제2 전극(일 예로, 드레인 전극)은 제1 노드(N1)에 전기적으로 연결될 수 있다. 제2 트랜지스터(T2)의 게이트 전극은 주사 라인(Si)에 전기적으로 연결될 수 있다. 제2 트랜지스터(T2)는 주사 라인(Si)으로부터 게이트-온 전압(일 예로, 하이 레벨 전압)의 주사 신호(SCi)가 공급될 때 턴-온되어, 데이터 라인(Dj)과 제1 노드(N1)를 전기적으로 연결할 수 있다. 각각의 프레임 기간마다 데이터 라인(Dj)으로는 해당 프레임의 데이터 신호(DSj)가 공급되고, 데이터 신호(DSj)는 게이트-온 전압의 주사 신호(SCi)가 공급되는 기간 동안 턴-온된 제2 트랜지스터(T2)를 통해 제1 노드(N1)로 전달될 수 있다. 예를 들어, 제2 트랜지스터(T2)는 각각의 데이터 신호(DSj)를 서브 화소(SPX)의 내부로 전달하기 위한 스위칭 트랜지스터일 수 있다.
제3 트랜지스터(T3)는 제1 트랜지스터(T1)와 센싱 라인(SLj)의 사이에 전기적으로 연결될 수 있다. 예를 들어, 제3 트랜지스터(T3)의 제1 전극은 센싱 라인(SLj)에 전기적으로 연결되고, 제3 트랜지스터(T3)의 제2 전극은 제2 노드(N2)(또는, 제1 트랜지스터(T1)의 제2 전극)에 전기적으로 연결될 수 있다. 제3 트랜지스터(T3)의 게이트 전극은 센싱 제어 라인(SSi)에 연결될 수 있다. 센싱 제어 라인(SSi)이 생략되는 경우, 제3 트랜지스터(T3)의 게이트 전극은 주사 라인(Si)(또는, 주사 라인(Si)보다 이전 행에 위치하는 이전 주사 라인, 또는 이후 행에 위치하는 이후 주사 라인)에 연결될 수도 있다. 제3 트랜지스터(T3)는 센싱 기간 동안 센싱 제어 라인(SSi)으로 공급되는 게이트-온 전압의 센싱 제어 신호(SSCi)에 의해 턴-온되어 센싱 라인(SLj)과 제1 트랜지스터(T1)를 전기적으로 연결할 수 있다.
실시예에 따라, 센싱 기간은 표시 영역(DA)에 배치된 서브 화소(SPX)의 특성(일 예로, 제1 트랜지스터(T1)의 문턱 전압 등)을 추출하는 기간일 수 있다. 상기 센싱 기간 동안 데이터 라인(Dj) 및 제2 트랜지스터(T2)를 통해 제1 노드(N1)에 제1 트랜지스터(T1)가 턴-온될 수 있는 기준 전압을 공급하거나, 각각의 서브 화소(SPX)를 전류원 등에 연결함에 의해 제1 트랜지스터(T1)를 턴-온시킬 수 있다. 제3 트랜지스터(T3)로 게이트-온 전압의 센싱 제어 신호(SSCi)를 공급하여 제3 트랜지스터(T3)를 턴-온시킴에 의해 제1 트랜지스터(T1)를 센싱 라인(SLj)에 전기적으로 연결할 수 있다. 이후, 센싱 라인(SLj)을 통해 센싱 신호(SENj)가 외부 장치로 출력되고, 센싱 신호(SENj)를 이용해 제1 트랜지스터(T1)의 문턱 전압 등을 비롯한 각 서브 화소(SPX)의 특성이 검출될 수 있다.
스토리지 커패시터(Cst)의 제1 전극은 제2 노드(N2)에 전기적으로 연결되고, 스토리지 커패시터(Cst)의 제2 전극은 제1 노드(N1)에 전기적으로 연결될 수 있다. 스토리지 커패시터(Cst)는 각각의 프레임 기간 동안 제1 노드(N1)로 공급되는 데이터 신호(DSj)에 대응하는 전압을 충전할 수 있다.
도 2 및 도 3에서는 화소 회로(PXC)에 포함되는 트랜지스터들, 일 예로, 제1 내지 제3 트랜지스터들(T1, T2, T3)을 모두 N형 트랜지스터들로 도시하였으나, 반드시 이에 제한되는 것은 아니며, 제1 내지 제3 트랜지스터들(T1, T2, T3) 중에서 적어도 하나는 P형 트랜지스터로 변경될 수도 있다. 이외에도 화소 회로(PXC)는 다양한 구조 및/또는 구동 방식의 화소 회로로 구성될 수 있다.
도 4 및 도 5는 실시예에 따른 서브 화소를 나타내는 개략적인 평면도들이다. 도 6 및 도 7은 도 4의 A-A' 선을 기준으로 자른 단면도이다. 도 8은 도 4의 B-B' 선을 기준으로 자른 단면도들이다.
일 예로, 도 4 및 도 5은 도 1의 화소 유닛(PXU)을 구성하는 제1 내지 제3 서브 화소들(SPX1, SPX2, SPX3) 중 어느 하나일 수 있으며, 제1 내지 제3 서브 화소들(SPX1, SPX2, SPX3)은 서로 동일 또는 유사한 구조를 가질 수 있다.
도 4 및 도 5를 참조하면, 서브 화소(SPX)는 제1 정렬 전극들(ELA), 제2 정렬 전극들(ELB), 발광 소자들(LD), 및/또는 연결 전극들(CNE)을 포함할 수 있다.
제1 정렬 전극들(ELA)은 제2 방향(Y축 방향)으로 연장하며 제1 방향(X축 방향)으로 이격될 수 있다. 제1 정렬 전극들(ELA)은 서로 이격된 제1 정렬 라인(ELA1), 제2 정렬 라인(ELA2), 및 제3 정렬 라인(ELA3)을 포함할 수 있다. 제2 정렬 라인(ELA2)은 제1 정렬 라인(ELA1)과 제3 정렬 라인(ELA3) 사이에 배치될 수 있다. 제1 정렬 라인(ELA1), 제2 정렬 라인(ELA2), 및 제3 정렬 라인(ELA3)은 제1 방향(X축 방향)을 따라 순차적으로 배열될 수 있다. 제1 정렬 전극들(ELA)은 발광 소자들(LD)의 위치를 정렬하는 단계에서 제1 정렬 신호를 공급받을 수 있다. 일 예로, 제1 정렬 전극들(ELA)은 발광 소자들(LD)의 위치를 정렬하기 위한 위치 정렬 전극으로 기능할 수 있다. 이에 대한 상세한 설명은 도 16 내지 도 21을 참조하여 후술하기로 한다.
제1 정렬 전극들(ELA) 중 일부는 컨택홀을 통해 화소 회로(도 2의 PXC) 및/또는 전원선에 연결될 수 있다. 예를 들어, 제1 정렬 라인(ELA1)은 컨택홀을 통해 화소 회로(PXC) 및/또는 제1 전원선(PL1)에 연결되고, 제2 정렬 라인(ELA2)은 컨택홀을 통해 제2 전원선(PL2)에 연결될 수 있으나, 반드시 이에 제한되는 것은 아니다.
제2 정렬 전극들(ELB)은 제1 방향(X축 방향)으로 연장하며 제2 방향(Y축 방향)으로 이격될 수 있다. 제2 정렬 전극들(ELB)은 제1 정렬 전극들(ELA)과 교차할 수 있다. 도면에서는 제1 정렬 전극들(ELA)이 제2 방향(Y축 방향)으로 연장하고, 제2 정렬 전극들(ELB)이 제1 방향(X축 방향)으로 연장하여 서로 교차하는 경우를 예시하였으나, 제1 정렬 전극들(ELA)과 제2 정렬 전극들(ELB)의 연장 방향 또는 서로 교차하는 각도 등은 서브 화소(SPX) 내의 발광 소자들(LD)의 배열을 고려하여 다양하게 변경될 수 있다.
제2 정렬 전극들(ELB)은 발광 소자들(LD)의 방향을 정렬하는 단계에서 제2 정렬 신호를 공급받을 수 있다. 일 예로, 제2 정렬 전극들(ELB)은 발광 소자들(LD)의 방향을 정렬하기 위한 방향 정렬 전극으로 기능할 수 있다. 이에 대한 상세한 설명은 도 16 내지 도 21을 참조하여 후술하기로 한다.
제2 정렬 전극들(ELB)은 서로 이격된 제1 서브 정렬 전극들(ELB1)과 제2 서브 정렬 전극들(ELB2)을 포함할 수 있다. 제1 서브 정렬 전극들(ELB1)과 제2 서브 정렬 전극들(ELB2)은 제2 방향(Y축 방향)으로 교대로 배열될 수 있다.
제1 서브 정렬 전극들(ELB1)은 제1 연결 라인(CNL1)에 의해 서로 연결되고, 제2 서브 정렬 전극들(ELB2)은 제2 연결 라인(CNL2)에 의해 서로 연결될 수 있다. 제1 연결 라인(CNL1)과 제2 연결 라인(CNL2)은 제2 방향(Y축 방향)으로 연장할 수 있다. 제1 연결 라인(CNL1)은 제1 서브 정렬 전극들(ELB1)과 일체로 형성될 수 있으나, 반드시 이에 제한되는 것은 아니다. 제2 연결 라인(CNL2)은 제2 서브 정렬 전극들(ELB2)과 일체로 형성될 수 있으나, 반드시 이에 제한되는 것은 아니다.
발광 소자들(LD)은 제1 정렬 전극들(ELA) 사이에 위치할 수 있다. 일 예로, 발광 소자들(LD)은 제1 정렬 라인(ELA1)과 제2 정렬 라인(ELA2) 사이, 및 제2 정렬 라인(ELA2)과 제3 정렬 라인(ELA3) 사이에 위치할 수 있다. 발광 소자들(LD)은 제1 정렬 전극들(ELA) 사이에서 제2 방향(Y축 방향)으로 배열될 수 있다.
발광 소자들(LD)은 제2 정렬 전극들(ELB) 사이에서 편향 정렬될 수 있다. 일 예로, 발광 소자들(LD)의 제1 단부(EP1)는 제1 서브 정렬 전극(ELB1)을 향할 수 있다. 발광 소자들(LD)의 제2 단부(EP2)는 제2 서브 정렬 전극(ELB2)을 향할 수 있다. 발광 소자들(LD)의 제1 단부(EP1)와 제2 단부(EP2) 사이의 측부(SP)는 제1 정렬 전극들(ELA)을 향할 수 있다. 이와 같이, 제1 정렬 전극들(ELA)을 이용하여 발광 소자들(LD)의 위치를 정렬하고, 제2 정렬 전극들(ELB)을 이용하여 발광 소자들(LD)의 방향을 정렬함으로써, 발광 소자들(LD)의 위치와 방향을 정밀하게 제어할 수 있으므로 발광 소자들(LD)의 정렬도를 향상시킬 수 있다.
발광 소자들(LD)은 연결 전극들(CNE)과 전기적으로 연결될 수 있다. 연결 전극들(CNE)은 제1 방향(X축 방향)으로 연장하며 제2 방향(Y축 방향)으로 이격될 수 있다. 연결 전극들(CNE)은 서로 이격된 제1 연결 전극들(CNE1)과 제2 연결 전극들(CNE2)을 포함할 수 있다. 제1 연결 전극들(CNE1)과 제2 연결 전극들(CNE2)은 제2 방향(Y축 방향)으로 교대로 배열될 수 있다. 제1 연결 전극(CNE1)은 발광 소자들(LD)의 제1 단부(EP1)와 중첩하며, 발광 소자들(LD)의 제1 단부(EP1)와 전기적으로 연결될 수 있다. 제2 연결 전극(CNE2)은 발광 소자들(LD)의 제2 단부(EP2)와 중첩하며, 발광 소자들(LD)의 제2 단부(EP2)와 전기적으로 연결될 수 있다.
실시예에 따라, 제1 연결 전극(CNE1)은 제1 정렬 라인(ELA1)과 중첩하며, 컨택홀을 통해 제1 정렬 라인(ELA1)과 전기적으로 연결될 수 있다. 제2 연결 전극(CNE2)은 제2 정렬 라인(ELA2)과 중첩하며, 컨택홀을 통해 제2 정렬 라인(ELA2)과 전기적으로 연결될 수 있다. 이에 따라, 제1 연결 전극(CNE1)은 발광 소자들(LD)과 제1 정렬 라인(ELA1)을 전기적으로 연결하고, 제2 연결 전극(CNE2)은 발광 소자들(LD)의 제2 정렬 라인(ELA2)을 전기적으로 연결할 수 있다. 실시예에 따라, 제1 연결 전극(CNE1)은 제1 브릿지 전극을 통해 제1 정렬 라인(ELA1)과 전기적으로 연결되고, 제2 연결 전극(CNE2)은 제2 브릿지 전극을 통해 제2 정렬 라인(ELA2)과 전기적으로 연결될 수도 있다.
연결 전극들(CNE)은 복수의 도전층으로 형성될 수 있다. 도 4에 도시된 바와 같이, 제1 연결 전극(CNE1)은 제1 도전층으로 형성되고, 제2 연결 전극(CNE2)은 제2 도전층으로 형성될 수 있다. 또는, 도 5에 도시된 바와 같이, 제1 연결 전극(CNE1)과 제2 연결 전극(CNE2)은 동일한 도전층으로 형성될 수도 있다. 이와 같이, 제1 연결 전극(CNE1)과 제2 연결 전극(CNE2)을 동일한 도전층으로 형성하는 경우, 마스크 수를 저감하고 제조 공정을 간소화할 수 있다.
실시예에 따라, 제1 연결 전극들(CNE1)은 제3 연결 라인(CNL3)에 의해 서로 연결될 수 있다. 제2 연결 전극들(CNE2)은 제4 연결 라인(CNL4)에 의해 서로 연결될 수 있다. 제3 연결 라인(CNL3)과 제4 연결 라인(CNL4)은 제2 방향(Y축 방향)으로 연장할 수 있다. 제1 연결 전극들(CNE1)은 제3 연결 라인(CNL3)과 일체로 형성될 수 있으나, 반드시 이에 제한되는 것은 아니다. 제2 연결 전극들(CNE2)은 제4 연결 라인(CNL4)과 일체로 형성될 수 있으나, 반드시 이에 제한되는 것은 아니다.
이하에서는 도 6 내지 도 8을 참조하여 서브 화소(SPX)의 단면 구조에 대해 상세히 설명한다. 도 6 내지 도 8에서는 제1 정렬 전극(ELA)의 제1 정렬 라인(ELA1)(또는 제1 전극)과 제2 정렬 라인(ELA2)(또는 제2 전극), 제2 정렬 전극(ELB)의 제1 서브 정렬 전극(ELB1)(또는 제3 전극)과 제2 서브 정렬 전극(ELB2)(또는 제4 전극)을 중심으로 서브 화소(SPX)의 단면 구조를 개략적으로 도시하였다. 또한, 도 6 내지 도 8에서는 화소 회로(도 2의 PXC)를 구성하는 다양한 회로 소자들 중 제1 트랜지스터(T1)를 도시하며, 제1 내지 제3 트랜지스터들(T1, T2, T3)을 구분하여 명기할 필요가 없을 경우에는 "트랜지스터(T)"로 포괄하여 지칭하기로 한다. 한편, 트랜지스터들(T)의 구조 및/또는 층별 위치 등이 도 6 내지 도 8에 도시된 실시예에 한정되는 것은 아니며, 실시예에 따라 다양하게 변경될 수 있다.
실시예에 따른 서브 화소들(SPX)은 베이스층(BSL) 상에 배치된 화소 회로층(PCL), 화소 회로층(PCL) 상에 배치된 표시 소자층(DPL)을 포함할 수 있다.
베이스층(BSL)은 베이스 부재를 구성하는 것으로서, 경성 또는 연성의 기판이나 필름일 수 있다. 일 예로, 베이스층(BSL)은 유리 또는 강화 유리로 이루어진 경성 기판, 플라스틱 또는 금속 재질의 연성 기판(또는, 박막 필름), 또는 적어도 한 층의 절연층일 수 있다. 베이스층(BSL)의 재료 및/또는 물성이 특별히 한정되지는 않는다. 실시예에서, 베이스층(BSL)은 투명할 수 있다. 여기서, 투명이라 함은 투과도 이상으로 광을 투과시킬 수 있음을 의미할 수 있다. 다른 실시예에서, 베이스층(BSL)은 반투명 또는 불투명할 수 있다. 베이스층(BSL)은 실시예에 따라서 반사성의 물질을 포함할 수도 있다.
베이스층(BSL) 상에는 화소 회로층(PCL)이 배치될 수 있다. 베이스층(BSL) 상에는 하부 도전층(BML)과 제1 전원 도전층(PL2a)이 배치될 수 있다. 하부 도전층(BML)과 제1 전원 도전층(PL2a)은 동일한 층에 배치될 수 있다. 예를 들어, 하부 도전층(BML)과 제1 전원 도전층(PL2a)은 동일한 공정에서 동시에 형성될 수 있으나, 반드시 이에 제한되는 것은 아니다. 제1 전원 도전층(PL2a)은 도 2 등을 참조하여 설명한 제2 전원선(PL2)을 구성할 수 있다.
하부 도전층(BML)과 제1 전원 도전층(PL2a)은 각각 몰리브덴(Mo), 구리(Cu), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd), 인듐(In), 주석(Sn), 및 이들의 산화물 또는 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
하부 도전층(BML)과 제1 전원 도전층(PL2a) 상에는 버퍼층(BFL)이 배치될 수 있다. 버퍼층(BFL)은 회로 소자에 불순물이 확산되는 것을 방지할 수 있다. 버퍼층(BFL)은 단일층으로 구성될 수 있으나, 적어도 이중층 이상의 다중층으로 구성될 수도 있다. 버퍼층(BFL)이 다중층으로 형성될 경우, 각 층은 동일한 재료로 형성되거나 또는 서로 다른 재료로 형성될 수 있다.
버퍼층(BFL) 상에는 반도체 패턴(SCP)이 배치될 수 있다. 일 예로, 반도체 패턴(SCP)은 각각 제1 트랜지스터 전극(TE1)에 접촉되는 제1 영역, 제2 트랜지스터 전극(TE2)에 접촉되는 제2 영역, 및 상기 제1 및 제2 영역들 사이에 위치하는 채널 영역을 포함할 수 있다. 실시예에 따라, 상기 제1 및 제2 영역들 중 하나는 소스 영역이고, 다른 하나는 드레인 영역일 수 있다.
실시예에 따라, 반도체 패턴(SCP)은 폴리 실리콘, 아몰퍼스 실리콘, 산화물 반도체 등으로 이루어질 수 있다. 반도체 패턴(SCP)의 채널 영역은 불순물이 도핑되지 않은 반도체 패턴으로서 진성 반도체일 수 있고, 반도체 패턴(SCP)의 제1 및 제2 영역들은 각각 불순물이 도핑된 반도체일 수 있다.
버퍼층(BFL)과 반도체 패턴(SCP) 상에는 게이트 절연층(GI)이 배치될 수 있다. 일 예로, 게이트 절연층(GI)은 반도체 패턴(SCP)과 게이트 전극(GE)의 사이에 배치될 수 있다. 게이트 절연층(GI)은 버퍼층(BFL)과 제2 전원 도전층(PL2b) 사이에 배치될 수 있다. 게이트 절연층(GI)은 단일층 또는 다중층으로 구성될 수 있으며, 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 질화물(AlNx), 알루미늄 산화물(AlOx), 지르코늄 산화물(ZrOx), 하프늄 산화물(HfOx), 또는 티타늄 산화물(TiOx)을 비롯한 다양한 종류의 무기 물질을 포함할 수 있다.
게이트 절연층(GI) 상에는 트랜지스터(T)의 게이트 전극(GE)과 제2 전원 도전층(PL2b)이 배치될 수 있다. 게이트 전극(GE)과 제2 전원 도전층(PL2b)은 동일한 층에 배치될 수 있다. 예를 들어, 게이트 전극(GE)과 제2 전원 도전층(PL2b)은 동일한 공정에서 동시에 형성될 수 있으나, 반드시 이에 제한되는 것은 아니다. 게이트 전극(GE)은 게이트 절연층(GI) 상에서 반도체 패턴(SCP)과 제3 방향(Z축 방향)으로 중첩하도록 배치될 수 있다. 제2 전원 도전층(PL2b)은 게이트 절연층(GI) 상에서 제1 전원 도전층(PL2a)과 제3 방향(Z축 방향)으로 중첩하도록 배치될 수 있다. 제2 전원 도전층(PL2b)은 제1 전원 도전층(PL2a)과 함께 도 2 등을 참조하여 설명한 제2 전원선(PL2)을 구성할 수 있다.
게이트 전극(GE)과 제2 전원 도전층(PL2b)은 각각 몰리브덴(Mo), 구리(Cu), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd), 인듐(In), 주석(Sn), 또는 이들의 산화물 또는 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다. 예를 들어, 게이트 전극(GE)과 제2 전원 도전층(PL2b)은 각각 티타늄(Ti), 구리(Cu), 및/또는 인듐 주석 산화물(ITO)이 순차적 또는 반복적으로 적층된 다중층으로 형성될 수 있다.
게이트 전극(GE)과 제2 전원 도전층(PL2b) 상에는 층간 절연층(ILD)이 배치될 수 있다. 일 예로, 층간 절연층(ILD)은 게이트 전극(GE)과 제1 및 제2 트랜지스터 전극들(TE1, TE2)의 사이에 배치될 수 있다. 층간 절연층(ILD)은 제2 전원 도전층(PL2b)과 제3 전원 도전층(PL2c) 사이에 배치될 수 있다.
층간 절연층(ILD)은 단일층 또는 다중층으로 구성될 수 있으며, 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 질화물(AlNx), 알루미늄 산화물(AlOx), 지르코늄 산화물(ZrOx), 하프늄 산화물(HfOx), 또는 티타늄 산화물(TiOx)을 비롯한 다양한 종류의 무기 물질을 포함할 수 있다.
층간 절연층(ILD) 상에는 트랜지스터(T)의 제1 및 제2 트랜지스터 전극들(TE1, TE2)과 제3 전원 도전층(PL2c)이 배치될 수 있다. 제1 및 제2 트랜지스터 전극들(TE1, TE2)과 제3 전원 도전층(PL2c)은 동일한 층에 배치될 수 있다. 예를 들어, 제1 및 제2 트랜지스터 전극들(TE1, TE2)과 제3 전원 도전층(PL2c)은 동일한 공정에서 동시에 형성될 수 있으나, 반드시 이에 제한되는 것은 아니다.
제1 및 제2 트랜지스터 전극들(TE1, TE2)은 반도체 패턴(SCP)과 제3 방향(Z축 방향)으로 중첩하도록 배치될 수 있다. 제1 및 제2 트랜지스터 전극들(TE1, TE2)은 반도체 패턴(SCP)과 전기적으로 연결될 수 있다. 예를 들어, 제1 트랜지스터 전극(TE1)은 층간 절연층(ILD)을 관통하는 컨택홀을 통해 반도체 패턴(SCP)의 제1 영역과 전기적으로 연결될 수 있다. 제1 트랜지스터 전극(TE1)은 층간 절연층(ILD) 및 버퍼층(BFL)을 관통하는 컨택홀을 통해 하부 도전층(BML)과 전기적으로 연결될 수 있다. 제2 트랜지스터 전극(TE2)은 층간 절연층(ILD)을 관통하는 컨택홀을 통해 반도체 패턴(SCP)의 제2 영역과 전기적으로 연결될 수 있다. 실시예에 따라, 제1 및 제2 트랜지스터 전극들(TE1, TE2) 중 어느 하나는 소스 전극이고, 다른 하나는 드레인 전극일 수 있다.
제3 전원 도전층(PL2c)은 제1 전원 도전층(PL2a) 및/또는 제2 전원 도전층(PL2b)과 제3 방향(Z축 방향)으로 중첩하도록 배치될 수 있다. 제3 전원 도전층(PL2c)은 제1 전원 도전층(PL2a) 및/또는 제2 전원 도전층(PL2b)과 전기적으로 연결될 수 있다. 예를 들어, 제3 전원 도전층(PL2c)은 층간 절연층(ILD) 및 버퍼층(BFL)을 관통하는 컨택홀을 통해 제1 전원 도전층(PL2a)과 전기적으로 연결될 수 있다. 제3 전원 도전층(PL2c)은 층간 절연층(ILD)을 관통하는 컨택홀을 통해 제2 전원 도전층(PL2b)과 전기적으로 연결될 수 있다. 제3 전원 도전층(PL2c)은 제1 전원 도전층(PL2a) 및/또는 제2 전원 도전층(PL2b)과 함께 도 2 등을 참조하여 설명한 제2 전원선(PL2)을 구성할 수 있다.
제1 및 제2 트랜지스터 전극들(TE1, TE2)과 제3 전원 도전층(PL2c)은 몰리브덴(Mo), 구리(Cu), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd), 인듐(In), 주석(Sn), 또는 이들의 산화물 또는 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
제1 및 제2 트랜지스터 전극들(TE1, TE2)과 제3 전원 도전층(PL2c) 상에는 보호층(PSV)이 배치될 수 있다. 보호층(PSV)은 단일층 또는 다중층으로 구성될 수 있으며, 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 질화물(AlNx), 알루미늄 산화물(AlOx), 지르코늄 산화물(ZrOx), 하프늄 산화물(HfOx), 또는 티타늄 산화물(TiOx)을 비롯한 다양한 종류의 무기 물질을 포함할 수 있다.
보호층(PSV) 상에는 비아층(VIA)이 배치될 수 있다. 비아층(VIA)은 하부 단차를 평탄화하기 위해 유기 물질로 이루어질 수 있다. 예를 들어, 비아층(VIA)은 아크릴 수지(acrylates resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamides resin), 폴리이미드 수지(polyimides resin), 폴리에스테르 수지(polyesters resin), 폴리페닐렌설파이드 수지(polyphenylenesulfides resin) 또는 벤조사이클로부텐(benzocyclobutene, BCB) 등의 유기 물질을 포함할 수 있다. 다만, 반드시 이에 제한되는 것은 아니며, 비아층(VIA)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 질화물(AlNx), 알루미늄 산화물(AlOx), 지르코늄 산화물(ZrOx), 하프늄 산화물(HfOx), 또는 티타늄 산화물(TiOx)을 비롯한 다양한 종류의 무기 물질을 포함할 수 있다.
비아층(VIA) 상에는 표시 소자층(DPL)이 배치될 수 있다. 비아층(VIA) 상에는 제2 정렬 전극들(ELB)이 배치될 수 있다. 제2 정렬 전극들(ELB)은 서로 이격될 수 있다. 제2 정렬 전극들(ELB)은 서로 동일한 층에 배치될 수 있다. 예를 들어, 제2 정렬 전극들(ELB)은 동일한 공정에서 동시에 형성될 수 있으나, 반드시 이에 제한되는 것은 아니다.
제2 정렬 전극들(ELB)은 발광 소자들(LD)의 방향 정렬 단계에서 제2 정렬 신호를 공급받을 수 있다. 이에 따라, 제2 정렬 전극들(ELB)의 사이에 전기장이 형성되어 각 서브 화소들(SPX)에 제공된 발광 소자들(LD)이 제2 정렬 전극들(ELB)의 사이에서 편향 정렬될 수 있다.
제2 정렬 전극들(ELB)은 적어도 하나의 도전 물질을 포함할 수 있다. 일 예로, 제2 정렬 전극들(ELB)은 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 티타늄(Ti), 몰리브덴(Mo), 또는 구리(Cu) 등을 비롯한 다양한 금속 물질 중 적어도 하나의 금속 또는 이를 포함하는 합금, 인듐 주석 산화물(ITO), 인듐 아연 산화물(IZO), 인듐 주석 아연 산화물(ITZO), 알루미늄 아연 산화물(AZO), 갈륨 아연 산화물(GZO), 아연 주석 산화물(ZTO), 또는 갈륨 주석 산화물(GTO) 등과 같은 도전성 산화물, 및 PEDOT와 같은 도전성 고분자 중 적어도 하나의 도전 물질을 포함할 수 있으나, 반드시 이에 제한되는 것은 아니다.
제2 정렬 전극들(ELB) 상에는 뱅크 패턴들(BNP)이 배치될 수 있다. 뱅크 패턴들(BNP)은 발광 소자들(LD)을 용이하게 정렬할 수 있도록 단차를 형성하는 역할을 할 수 있다. 뱅크 패턴들(BNP)은 각각 적어도 하나의 제1 정렬 전극들(ELA) 하부에 제공될 수 있다. 뱅크 패턴들(BNP)이 제1 정렬 전극들(ELA) 각각의 일 영역 하부에 제공됨에 따라, 뱅크 패턴들(BNP)이 형성된 영역에서 제1 정렬 전극들(ELA) 각각의 일 영역이 서브 화소(SPX)의 상부 방향 일 예로, 제3 방향(Z축 방향)으로 돌출될 수 있다. 뱅크 패턴들(BNP) 및/또는 제1 정렬 전극들(ELA)이 반사성 물질을 포함할 경우, 발광 소자들(LD)의 주변에 반사성의 벽 구조물이 형성될 수 있다. 이에 따라, 발광 소자들(LD)로부터 방출된 빛이 서브 화소(SPX)의 상부 방향(일 예로, 시야각 범위를 포함한 표시 패널(PNL)의 전면 방향)으로 방출될 수 있으므로, 표시 패널(PNL)의 출광 효율을 향상시킬 수 있다. 다만, 뱅크 패턴들(BNP)의 위치가 반드시 이에 제한되는 것은 아니며, 제2 정렬 전극들(ELB)의 하부 또는 제1 정렬 전극들(ELA)의 상부 등 다양하게 변경될 수 있다.
뱅크 패턴들(BNP)은 적어도 하나의 유기 물질 및/또는 무기 물질을 포함할 수 있다. 일 예로, 뱅크 패턴들(BNP)은 아크릴 수지(acrylates resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamides resin), 폴리이미드 수지(polyimides resin), 폴리에스테르 수지(polyesters resin), 폴리페닐렌설파이드 수지(polyphenylenesulfides resin) 또는 벤조사이클로부텐(benzocyclobutene, BCB) 등의 유기 물질을 포함할 수 있다. 다만, 반드시 이에 제한되는 것은 아니며, 뱅크 패턴들(BNP)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 질화물(AlNx), 알루미늄 산화물(AlOx), 지르코늄 산화물(ZrOx), 하프늄 산화물(HfOx), 또는 티타늄 산화물(TiOx)을 비롯한 다양한 종류의 무기 물질을 포함할 수 있다.
뱅크 패턴들(BNP) 상에는 제1 절연층(INS1)이 배치될 수 있다. 제1 절연층(INS1)은 단일층 또는 다중층으로 구성될 수 있으며, 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 질화물(AlNx), 알루미늄 산화물(AlOx), 지르코늄 산화물(ZrOx), 하프늄 산화물(HfOx), 또는 티타늄 산화물(TiOx)을 비롯한 다양한 종류의 무기 물질을 포함할 수 있다.
뱅크 패턴들(BNP)과 제1 절연층(INS1) 상에는 제1 정렬 전극들(ELA)이 배치될 수 있다. 제1 정렬 전극들(ELA)은 서로 이격될 수 있다. 제1 정렬 전극들(ELA)은 서로 동일한 층에 배치될 수 있다. 예를 들어, 제1 정렬 전극들(ELA)은 동일한 공정에서 동시에 형성될 수 있으나, 반드시 이에 제한되는 것은 아니다.
제1 정렬 전극들(ELA)은 뱅크 패턴들(BNP)의 측면 및/또는 상면을 적어도 부분적으로 커버할 수 있다. 제1 정렬 전극들(ELA)은 뱅크 패턴(BNP)에 대응하는 형상을 가질 수 있다. 일 예로, 제1 정렬 전극들(ELA)은 뱅크 패턴들(BNP)의 형상에 상응하는 형상을 가지는 경사면 또는 곡면을 포함할 수 있다. 이 경우, 뱅크 패턴들(BNP)과 제1 정렬 전극들(ELA)은 반사 부재로서 발광 소자들(LD)로부터 방출된 광을 반사시켜 서브 화소(SPX)의 전면 방향, 일 예로 제3 방향(Z축 방향)으로 유도할 수 있으므로 표시 패널(PNL)의 출광 효율이 향상될 수 있다.
제1 정렬 전극들(ELA)은 발광 소자들(LD)의 위치 정렬 단계에서 제1 정렬 신호를 공급받을 수 있다. 이에 따라, 제1 정렬 전극들(ELA)의 사이에 전기장이 형성되어 각 서브 화소들(SPX)에 제공된 발광 소자들(LD)이 제1 정렬 전극들(ELA)의 사이 공간에 정렬될 수 있다.
제1 정렬 전극들(ELA)은 적어도 하나의 도전 물질을 포함할 수 있다. 일 예로, 제1 정렬 전극들(ELA)은 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 티타늄(Ti), 몰리브덴(Mo), 구리(Cu) 등을 비롯한 다양한 금속 물질 중 적어도 하나의 금속 또는 이를 포함하는 합금, 인듐 주석 산화물(ITO), 인듐 아연 산화물(IZO), 인듐 주석 아연 산화물(ITZO), 알루미늄 아연 산화물(AZO), 갈륨 아연 산화물(GZO), 아연 주석 산화물(ZTO), 또는 갈륨 주석 산화물(GTO) 등과 같은 도전성 산화물, 및 PEDOT와 같은 도전성 고분자 중 적어도 하나의 도전 물질을 포함할 수 있으나, 반드시 이에 제한되는 것은 아니다.
제1 정렬 전극들(ELA) 상에는 제2 절연층(INS2)이 배치될 수 있다. 제2 절연층(INS2)은 단일층 또는 다중층으로 구성될 수 있으며, 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 질화물(AlNx), 알루미늄 산화물(AlOx), 지르코늄 산화물(ZrOx), 하프늄 산화물(HfOx), 또는 티타늄 산화물(TiOx)을 비롯한 다양한 종류의 무기 물질을 포함할 수 있다.
제2 절연층(INS2) 상에는 발광 소자들(LD)이 배치될 수 있다. 발광 소자들(LD)은 뱅크 패턴들(BNP) 사이에 배치될 수 있다.
발광 소자들(LD)은 발광 소자 잉크 내에 분산된 형태로 준비되어, 잉크젯 프린팅 방식 등을 통해 각 서브 화소들(SPX)에 공급될 수 있다. 일 예로, 발광 소자들(LD)은 휘발성 용매에 분산되어 각 서브 화소들(SPX)에 제공될 수 있다. 이어서, 제1 정렬 전극들(ELA)에 제1 정렬 신호를 공급하면 제1 정렬 전극들(ELA)의 사이에 전기장이 형성되어 제1 정렬 전극들(ELA) 사이 공간에 발광 소자들(LD)이 1차 정렬될 수 있다.
이어서 제2 정렬 전극들(ELB)에 제2 정렬 신호를 공급하면 제2 정렬 전극들(ELB)의 사이에 전기장이 형성되어 제2 정렬 전극들(ELB) 사이에 발광 소자들(LD)이 2차 정렬될 수 있다. 일 예로, 발광 소자들(LD)의 제1 단부(EP1)는 제1 서브 정렬 전극(ELB1)을 향할 수 있다. 발광 소자들(LD)의 제2 단부(EP2)는 제2 서브 정렬 전극(ELB2)을 향할 수 있다. 발광 소자들(LD)의 제1 단부(EP1)와 제2 단부(EP2) 사이의 측부(SP)는 제1 정렬 전극들(ELA)을 향할 수 있다. 이와 같이, 제1 정렬 전극들(ELA)을 이용하여 발광 소자들(LD)의 위치를 정렬하고, 제2 정렬 전극들(ELB)을 이용하여 발광 소자들(LD)의 방향을 정렬함으로써, 발광 소자들(LD)의 위치와 방향을 정밀하게 제어할 수 있으므로 발광 소자들(LD)의 정렬도를 향상시킬 수 있다. 이에 대한 상세한 설명은 도 16 내지 도 21을 참조하여 후술하기로 한다.
발광 소자들(LD) 상에는 제3 절연층(INS3)이 배치될 수 있다. 예를 들어, 제2 절연층(INS2)은 발광 소자들(LD) 상에 부분적으로 제공되며, 발광 소자들(LD)의 제1 및 제2 단부들(EP1, EP2)을 노출할 수 있다. 발광 소자들(LD)의 정렬이 완료된 이후 발광 소자들(LD) 상에 제3 절연층(INS3)을 형성하는 경우 발광 소자들(LD)이 정렬된 위치에서 이탈하는 것을 방지할 수 있다.
제3 절연층(INS3)은 단일층 또는 다중층으로 구성될 수 있으며, 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 질화물(AlNx), 알루미늄 산화물(AlOx), 지르코늄 산화물(ZrOx), 하프늄 산화물(HfOx), 또는 티타늄 산화물(TiOx)을 비롯한 다양한 종류의 무기 물질을 포함할 수 있다.
제3 절연층(INS3)에 의해 노출된 발광 소자들(LD)의 제1 및 제2 단부들(EP1, EP2) 상에는 연결 전극들(CNE)이 배치될 수 있다. 제1 연결 전극(CNE1)은 발광 소자들(LD)의 제1 단부(EP1) 상에 직접 배치되어, 발광 소자들(LD)의 제1 단부(EP1)와 접할 수 있다. 제2 연결 전극(CNE2)은 발광 소자들(LD)의 제2 단부(EP2) 상에 직접 배치되어, 발광 소자들(LD)의 제2 단부(EP2)와 접할 수 있다.
실시예에서, 연결 전극들(CNE)은 도전층들로 형성될 수 있다. 예를 들어, 도 6에 도시된 바와 같이 제1 연결 전극(CNE1)과 제2 연결 전극(CNE2)은 서로 다른 도전층으로 형성되고, 제1 연결 전극(CNE1)과 제2 연결 전극(CNE2) 사이에는 제4 절연층(INS4)이 형성될 수 있다.
이와 같이, 서로 다른 도전층으로 이루어진 연결 전극들(CNE) 사이에 제4 절연층(INS4)이 배치되는 경우, 연결 전극들(CNE)이 제4 절연층(INS4)에 의해 안정적으로 분리될 수 있으므로 발광 소자들(LD)의 제1 단부(EP1)와 제2 단부(EP2) 사이의 전기적 안정성을 확보할 수 있다.
제4 절연층(INS4)은 단일층 또는 다중층으로 구성될 수 있으며, 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 질화물(AlNx), 알루미늄 산화물(AlOx), 지르코늄 산화물(ZrOx), 하프늄 산화물(HfOx), 또는 티타늄 산화물(TiOx)을 비롯한 다양한 종류의 무기 물질을 포함할 수 있다.
다른 실시예에서, 연결 전극들(CNE)은 서로 동일한 도전층으로 형성될 수 있다. 예를 들어, 도 7에 도시된 바와 같이 제1 연결 전극(CNE1)과 제2 연결 전극(CNE2)은 동일한 도전층으로 형성될 수도 있다. 일 예로, 제1 연결 전극(CNE1)과 제2 연결 전극(CNE2)은 동일한 공정에서 동시에 형성될 수 있다. 이와 같이, 제1 연결 전극(CNE1)과 제2 연결 전극(CNE2)을 동시에 형성하는 경우, 마스크 수를 저감하고 제조 공정을 간소화할 수 있다.
연결 전극들(CNE)은 다양한 투명 도전 물질로 구성될 수 있다. 일 예로, 연결 전극들(CNE)은 인듐 주석 산화물(ITO), 인듐 아연 산화물(IZO), 인듐 주석 아연 산화물(ITZO), 알루미늄 아연 산화물(AZO), 갈륨 아연 산화물(GZO), 아연 주석 산화물(ZTO), 또는 갈륨 주석 산화물(GTO)을 비롯한 다양한 투명 도전 물질 중 적어도 하나를 포함하며, 투광도를 만족하도록 투명 또는 반투명하게 구현될 수 있다. 이에 따라, 발광 소자들(LD)의 단부들(EP1, EP2)로부터 방출된 광은 연결 전극들(CNE)을 통과하여 표시 패널(PNL)의 외부로 방출될 수 있다.
이하, 다른 실시예에 대해 설명한다. 이하의 실시예에서 이미 설명한 구성과 동일한 구성에 대해서는 동일한 참조 번호로서 지칭하며, 중복되는 내용은 생략하거나 간략하게 설명한다.
도 9는 실시예에 따른 서브 화소를 나타내는 개략적인 평면도이다. 도 10은 도 9의 C-C' 선을 기준으로 자른 개략적인 단면도이다. 도 11은 도 9의 D-D' 선을 기준으로 자른 개략적인 단면도이다.
도 9 내지 도 11을 참조하면, 비아층(VIA) 상에는 제1 정렬 전극들(ELA)이 배치될 수 있다. 제1 정렬 전극들(ELA) 상에는 뱅크 패턴들(BNP)과 제1 절연층(INS1)이 배치될 수 있다.
뱅크 패턴들(BNP)과 제1 절연층(INS1) 상에는 제2 정렬 전극들(ELB)이 배치될 수 있다. 제2 정렬 전극들(ELB)은 뱅크 패턴들(BNP)의 측면 및/또는 상면을 적어도 부분적으로 커버할 수 있다. 제2 정렬 전극들(ELB)은 뱅크 패턴(BNP)에 대응하는 형상을 가질 수 있다. 일 예로, 제2 정렬 전극들(ELB)은 뱅크 패턴들(BNP)의 형상에 상응하는 형상을 가지는 경사면 또는 곡면을 포함할 수 있다. 이 경우, 뱅크 패턴들(BNP)과 제2 정렬 전극들(ELB)은 반사 부재로서 발광 소자들(LD)로부터 방출된 광을 반사시켜 서브 화소(SPX)의 전면 방향, 일 예로 제3 방향(Z축 방향)으로 유도할 수 있으므로 표시 패널(PNL)의 출광 효율이 향상될 수 있다.
제2 정렬 전극들(ELB) 상에는 제2 절연층(INS2)이 배치될 수 있다. 실시예에서, 제1 연결 전극(CNE1)은 제1 서브 정렬 전극(ELB1)과 중첩하며, 컨택홀을 통해 제1 서브 정렬 전극(ELB1)과 전기적으로 연결될 수 있다. 제2 연결 전극(CNE2)은 제2 서브 정렬 전극(ELB2)과 중첩하며, 컨택홀을 통해 제2 서브 정렬 전극(ELB2)과 전기적으로 연결될 수 있다. 제1 연결 전극(CNE1)은 발광 소자들(LD)과 제1 서브 정렬 전극(ELB1)을 전기적으로 연결하고, 제2 연결 전극(CNE2)은 발광 소자들(LD)의 제2 서브 정렬 전극(ELB2)을 전기적으로 연결할 수 있다. 이 경우, 제1 서브 정렬 전극(ELB1)은 컨택홀을 통해 화소 회로(PXC) 및/또는 제1 전원선(PL1)에 연결되고, 제2 서브 정렬 전극(ELB2)은 컨택홀을 통해 제2 전원선(PL2)에 연결될 수 있으나, 반드시 이에 제한되는 것은 아니다.
실시예에 따라, 제1 연결 전극(CNE1)은 제1 브릿지 전극을 통해 제1 서브 정렬 전극(ELB1)과 전기적으로 연결되고, 제2 연결 전극(CNE2)은 제2 브릿지 전극을 통해 제2 서브 정렬 전극(ELB2)과 전기적으로 연결될 수도 있다.
도 12 및 도 13은 실시예에 따른 화소 유닛을 나타내는 개략적인 단면도들이다. 설명의 편의를 위해 도 12 및 도 13에서 화소 회로층(PCL) 및 표시 소자층(DPL)의 개별 구성들은 간략히 표현되었다.
도 12를 참조하면, 서브 화소들(SPX1, SPX2, SPX3) 각각에 배치된 발광 소자(LD)는 서로 동일한 색의 광을 방출할 수 있다. 예를 들어, 서브 화소들(SPX1, SPX2, SPX3)은 제3 색, 일 예로 청색 광을 방출하는 발광 소자(LD)를 포함할 수 있다. 서브 화소들(SPX1, SPX2, SPX3)에 컬러 변환층(CCL) 및/또는 컬러 필터층(CFL)이 제공되어 풀-컬러의 영상을 표시할 수 있다. 다만, 이에 제한되는 것은 아니며 서브 화소들(SPX1, SPX2, SPX3)은 서로 다른 색의 광을 방출하는 발광 소자들(LD)을 구비할 수도 있다.
도 12에 도시된 바와 같이, 컬러 변환층(CCL)과 표시 소자층(DPL)은 동일한 층에 배치될 수 있다. 예를 들어, 컬러 변환층(CCL)은 뱅크들(BNK) 사이에 배치될 수 있다.
뱅크(BNK)는 서브 화소들(SPX1, SPX2, SPX3)의 비발광 영역(NEA)에 위치할 수 있다. 뱅크(BNK)는 각각의 발광 영역(EMA)을 둘러싸도록 서브 화소들(SPX1, SPX2, SPX3) 사이에 형성될 수 있다. 뱅크(BNK)는 서브 화소들(SPX1, SPX2, SPX3) 각각의 발광 영역(EMA)과 중첩하는 개구부를 포함할 수 있다. 뱅크(BNK)는 컬러 변환층(CCL)을 형성하기 위한 용액이 인접한 서브 화소(SPX1, SPX2, SPX3)의 발광 영역(EMA)으로 유입되는 것을 방지하거나, 각각의 발광 영역(EMA)에 일정량의 용액이 공급되도록 제어하는 댐 구조물로 기능할 수 있다.
뱅크(BNK)는 유기 물질 또는 무기 물질을 포함할 수 있으며, 실시예에 따라, 뱅크(BNK)는 블랙 매트릭스 물질(또는, 차광성 물질)을 포함할 수 있다.
컬러 변환층(CCL)은 제1 컬러 변환층(WCP1), 제2 컬러 변환층(WCP2), 광 투과층(LTP), 및 제1 캡핑층(CAP1)을 포함할 수 있다.
제1 컬러 변환층(WCP1)은 제1 서브 화소(SPX1)의 발광 영역(EMA)과 중첩하도록 배치될 수 있다. 제2 컬러 변환층(WCP2)은 제2 서브 화소(SPX2)의 발광 영역(EMA)과 중첩하도록 배치될 수 있다. 광 투과층(LTP)은 제3 서브 화소(SPX3)의 발광 영역(EMA)과 중첩하도록 배치될 수 있다. 제1 컬러 변환층(WCP1), 제2 컬러 변환층(WCP2) 및 광 투과층(LTP)은 각각 제1 내지 제3 서브 화소들(SPX1, SPX2, SPX3)과 중첩하는 뱅크(BNK)의 개구부 내에 제공될 수 있다.
실시예에서, 제1 컬러 변환층(WCP1)은 발광 소자(LD)에서 방출되는 제3 색의 광을 제1 색의 광으로 변환하는 제1 컬러 변환 입자들을 포함할 수 있다. 일 예로, 발광 소자(LD)가 청색의 광을 방출하는 청색 발광 소자이고 제1 서브 화소(SPX1)가 적색 화소인 경우, 제1 컬러 변환층(WCP1)은 상기 청색 발광 소자에서 방출되는 청색의 광을 적색의 광으로 변환하는 제1 퀀텀 닷을 포함할 수 있다.
예를 들어, 제1 컬러 변환층(WCP1)은 베이스 수지 등과 같은 매트릭스 재료 내에 분산된 제1 퀀텀 닷들을 포함할 수 있다. 제1 퀀텀 닷은 청색 광을 흡수하여 에너지 천이에 따라 파장을 시프트시켜 적색 광을 방출할 수 있다. 제1 서브 화소(SPX1)가 다른 색의 화소인 경우, 제1 컬러 변환층(WCP1)은 제1 서브 화소(SPX1)의 색에 대응하는 제1 퀀텀 닷을 포함할 수 있다.
실시예에서, 제2 컬러 변환층(WCP2)은 발광 소자(LD)에서 방출되는 제3 색의 광을 제2 색의 광으로 변환하는 제2 컬러 변환 입자들을 포함할 수 있다. 일 예로, 발광 소자(LD)가 청색의 광을 방출하는 청색 발광 소자이고 제2 서브 화소(SPX2)가 녹색 화소인 경우, 제2 컬러 변환층(WCP2)은 상기 청색 발광 소자에서 방출되는 청색의 광을 녹색의 광으로 변환하는 제2 퀀텀 닷을 포함할 수 있다.
예를 들어, 제2 컬러 변환층(WCP2)은 베이스 수지 등과 같은 매트릭스 재료 내에 분산된 제2 퀀텀 닷들을 포함할 수 있다. 제2 퀀텀 닷은 청색 광을 흡수하여 에너지 천이에 따라 파장을 시프트시켜 녹색 광을 방출할 수 있다.
제1 퀀텀 닷 및 제2 퀀텀 닷은 구형, 피라미드형, 다중 가지형(multi-arm), 또는 입방체(cubic)의 나노 입자, 나노 튜브, 나노 와이어, 나노 섬유, 나노 판상 입자 등의 형태를 가질 수 있으나, 반드시 이에 제한되는 것은 아니며, 제1 퀀텀 닷 및 제2 퀀텀 닷의 형태는 다양하게 변경될 수 있다.
실시예에서, 가시광선 영역 중에서 비교적 짧은 파장을 갖는 청색의 광을 각각 제1 퀀텀 닷 및 제2 퀀텀 닷에 입사시킴으로써, 제1 퀀텀 닷 및 제2 퀀텀 닷의 흡수 계수를 증가시킬 수 있다. 이에 따라, 제1 서브 화소(SPX1) 및 제2 서브 화소(SPX2)에서 방출되는 광의 효율을 증가시킴과 아울러, 우수한 색 재현성을 확보할 수 있다. 동일한 색의 발광 소자(LD)(일 예로, 청색 발광 소자)를 이용하여 서브 화소(SPX)를 구성함으로써, 표시 장치의 제조 효율을 높일 수 있다.
실시예에서, 광 투과층(LTP)은 발광 소자(LD)에서 방출되는 제3 색의 광을 효율적으로 이용하기 위해 구비될 수 있다. 일 예로, 발광 소자(LD)가 청색의 광을 방출하는 청색 발광 소자이고 제3 서브 화소(SPX3)가 청색 화소인 경우, 광 투과층(LTP)은 발광 소자(LD)로부터 방출되는 광을 효율적으로 이용하기 위해 적어도 한 종류의 광 산란 입자들을 포함할 수 있다.
예를 들어, 광 투과층(LTP)은 베이스 수지 등과 같은 매트릭스 재료 내에 분산된 광 산란 입자들을 포함할 수 있다. 일 예로, 광 투과층(LTP)은 실리카(Silica) 등의 광 산란 입자들을 포함할 수 있으나, 광 산란 입자들의 구성 물질이 이에 한정되는 것은 아니다. 실시예에 따라, 광 산란 입자들은 제1 컬러 변환층(WCP1) 및/또는 제2 컬러 변환층(WCP2)의 내부에도 포함될 수 있다.
제1 캡핑층(CAP1)은 제1 컬러 변환층(WCP1), 제2 컬러 변환층(WCP2), 및 광 투과층(LTP)을 밀봉(또는 커버)할 수 있다. 제1 캡핑층(CAP1)은 저굴절층(LRL)과 표시 소자층(DPL) 사이에 배치될 수 있다. 제1 캡핑층(CAP1)은 서브 화소들(SPX1, SPX2, SPX3)에 걸쳐 제공될 수 있다. 제1 캡핑층(CAP1)은 외부로부터 수분 또는 공기 등의 불순물이 침투하여 컬러 변환층(CCL)을 손상시키거나 오염시키는 것을 방지할 수 있다.
실시예에서, 제1 캡핑층(CAP1)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx), 및 티타늄 산화물(TiOx) 중에서 적어도 하나의 절연 물질을 포함하여 단일층 또는 다중층으로 구성될 수 있으나, 반드시 이에 제한되는 것은 아니다.
광학층(OPL)은 저굴절층(LRL) 및 제2 캡핑층(CAP2)을 포함할 수 있다. 광학층(OPL)은 컬러 변환층(CCL) 상에 배치될 수 있다. 광학층(OPL)은 표시 소자층(DPL) 상에 배치될 수 있다.
저굴절층(LRL)은 컬러 변환층(CCL)과 컬러 필터층(CFL) 사이에 배치될 수 있다. 저굴절층(LRL)은 제1 캡핑층(CAP1)과 제2 캡핑층(CAP2) 사이에 배치될 수 있다. 저굴절층(LRL)은 서브 화소들(SPX1, SPX2, SPX3)에 걸쳐 제공될 수 있다.
저굴절층(LRL)은 컬러 변환층(CCL)으로부터 제공된 광을 전반사에 의해 리사이클링하여 광 효율을 향상시키는 역할을 할 수 있다. 이를 위해, 저굴절층(LRL)은 컬러 변환층(CCL)에 비해 상대적으로 낮은 굴절률을 가질 수 있다.
실시예에서, 저굴절층(LRL)은 베이스 수지 및 상기 베이스 수지 내에 분산된 중공 입자를 포함할 수 있다. 상기 중공 입자는 중공 실리카 입자를 포함할 수 있다. 또는, 상기 중공 입자는 포로젠(porogen)에 의해 형성된 기공일 수 있으나, 반드시 이에 제한되는 것은 아니다. 저굴절층(LRL)은 산화 아연(ZnO) 입자, 이산화 티타늄(TiO2) 입자, 나노 실리케이트(nano silicate) 입자 중에서 적어도 어느 하나를 포함할 수 있으나, 반드시 이에 제한되는 것은 아니다.
제2 캡핑층(CAP2)은 저굴절층(LRL) 상에 배치될 수 있다. 제2 캡핑층(CAP2)은 컬러 필터층(CFL)과 저굴절층(LRL) 사이에 배치될 수 있다. 제2 캡핑층(CAP2)은 서브 화소들(SPX1, SPX2, SPX3)에 걸쳐 제공될 수 있다. 제2 캡핑층(CAP2)은 외부로부터 수분 또는 공기 등의 불순물이 침투하여 저굴절층(LRL)을 손상시키거나 오염시키는 것을 방지할 수 있다. 제2 캡핑층(CAP2)과 제1 캡핑층(CPA1)은 동일한 물질을 포함하거나, 제1 캡핑층(CPA1)의 구성 물질로 예시된 물질들에서 선택된 하나 이상의 물질을 포함할 수 있다. 예를 들어, 제2 캡핑층(CAP2)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx), 및 티타늄 산화물(TiOx) 중에서 적어도 하나의 절연 물질을 포함하여 단일층 또는 다중층으로 구성될 수 있으나, 반드시 이에 제한되는 것은 아니다.
컬러 필터층(CFL)은 제2 캡핑층(CAP2) 상에 배치될 수 있다. 컬러 필터층(CFL)은 서브 화소들(SPX1, SPX2, SPX3)에 걸쳐 제공될 수 있다. 컬러 필터층(CFL)은 컬러 필터들(CF1, CF2, CF3), 평탄화층(PLA), 및 오버 코트층(OC)을 포함할 수 있다.
실시예에서, 컬러 필터들(CF1, CF2, CF3)은 제2 캡핑층(CAP2) 상에 배치될 수 있다. 컬러 필터들(CF1, CF2, CF3)은 각각 제1 내지 제3 서브 화소들(SPX1, SPX2, SPX3)의 발광 영역(EMA)과 중첩할 수 있다.
제1 컬러 필터(CF1)는 제1 색의 광을 투과하되, 제2 색의 광 및 제3 색의 광을 비투과 시킬 수 있다. 제2 컬러 필터(CF2)는 제2 색의 광을 투과하되, 제1 색의 광 및 제3 색의 광을 비투과 시킬 수 있다. 제3 컬러 필터(CF3)는 제3 색의 광을 투과하되, 제1 색의 광 및 제2 색의 광을 비투과 시킬 수 있다.
실시예에서, 평탄화층(PLA)은 컬러 필터들(CF1, CF2, CF3) 상에 배치될 수 있다. 평탄화층(PLA)은 컬러 필터들(CF1, CF2, CF3)을 커버 또는 컬러 필터들(CF1, CF2, CF3)과 중첩할 수 있다. 평탄화층(PLA)은 컬러 필터들(CF1, CF2, CF3)로 인해 발생되는 단차를 평탄화할 수 있다. 평탄화층(PLA)은 서브 화소들(SPX1, SPX2, SPX3)에 걸쳐 제공될 수 있다.
평탄화층(PLA)은 아크릴계 수지(acrylates resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides resin), 폴리에스테르계 수지(polyesters resin), 폴리페닐렌설파이드계 수지(polyphenylenesulfides resin) 또는 벤조사이클로부텐(benzocyclobutene, BCB) 등의 유기 물질을 포함할 수 있다. 다만, 반드시 이에 제한되는 것은 아니며, 평탄화층(PLA)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 질화물(AlNx), 알루미늄 산화물(AlOx), 지르코늄 산화물(ZrOx), 하프늄 산화물(HfOx), 또는 티타늄 산화물(TiOx)을 비롯한 다양한 종류의 무기 물질을 포함할 수 있다.
오버 코트층(OC)은 평탄화층(PLA) 상에 배치될 수 있다. 오버 코트층(OC)은 상부 필름층(UFL)과 평탄화층(PLA) 사이에 배치될 수 있다. 오버 코트층(OC)은 서브 화소들(SPX1, SPX2, SPX3)에 걸쳐 제공될 수 있다. 오버 코트층(OC)은 컬러 필터층(CFL)을 비롯한 하부 부재를 커버할 수 있다. 오버 코트층(OC)은 상술한 하부 부재에 수분 또는 공기가 침투되는 것을 방지할 수 있다. 오버 코트층(OC)은 먼지와 같은 이물질로부터 상술한 하부 부재를 보호할 수 있다.
오버 코트층(OC)은 유기 물질 또는 무기 물질을 포함할 수 있다. 예를 들어, 오버 코트층(OC)은 평탄화층(PLA)의 구성 물질로 예시된 물질들에서 선택된 하나 이상의 물질을 포함할 수 있다.
상부 필름층(UFL)은 컬러 필터층(CFL) 상에 배치될 수 있다. 상부 필름층(UFL)은 표시 장치의 외곽에 배치되어 표시 장치에 대한 외부 영향을 감소시킬 수 있다. 상부 필름층(UFL)은 서브 화소들(SPX1, SPX2, SPX3)에 걸쳐 제공될 수 있다.
실시예에서, 상부 필름층(UFL)은 AR 코팅층(Anti-Reflective coating)을 포함할 수 있다. AR 코팅층은 특정 구성의 일 표면에 반사 방지 기능을 구비한 물질을 도포한 구성을 의미할 수 있다. 여기서, 도포되는 물질은 낮은 반사율을 가질 수 있다. 일 예로, AR 코팅층에 이용되는 물질은 실리콘 산화물(SiOx), 알루미늄 산화물(AlOx), 및 티타늄 산화물(TiOx) 중에서 어느 하나를 포함할 수 있으나, 반드시 이에 제한되는 것은 아니다.
다른 실시예에서, 컬러 변환층(CCL)은 도 13에 도시된 바와 같이 표시 소자층(DPL) 상에 배치될 수 있다. 예를 들어, 제1 캡핑층(CAP1)은 발광 소자들(LD)이 배치된 영역을 밀봉(혹은 커버)할 수 있고, 컬러 변환층(CCL)은 제1 캡핑층(CAP1) 상에 배치될 수 있다.
실시예에서, 컬러 변환층(CCL)은 차광층(LBL)(또는, 차광 패턴)을 더 포함할 수 있다. 차광층(LBL)은 표시 소자층(DPL) 상에 배치될 수 있다. 차광층(LBL)은 제1 캡핑층(CAP1)과 제2 캡핑층(CAP2) 사이에 배치될 수 있다. 차광층(LBL)은 서브 화소들(SPX1, SPX2, SPX3)의 경계에서, 제1 컬러 변환층(WCP1), 제2 컬러 변환층(WCP2), 및 광 투과층(LTP)을 둘러싸도록 배치될 수 있다.
차광층(LBL)은 비발광 영역(NEA)과 중첩할 수 있다. 차광층(LBL)은 서브 화소들(SPX1, SPX2, SPX3)의 발광 영역(EMA)을 둘러쌀 수 있다. 차광층(LBL)은 그라파이트(graphite), 카본 블랙(carbon black), 흑색 안료(black pigment), 또는 흑색 염료(black dye) 중에서 적어도 어느 하나를 포함하는 유기물로 형성되거나 크롬(Cr)을 포함하는 금속 물질로 형성될 수 있으나, 광 투과를 차단하고 흡수할 수 있는 물질이라면 제한되지 않는다.
제2 캡핑층(CAP2)은 제1 컬러 변환층(WCP1), 제2 컬러 변환층(WCP2), 및 광 투과층(LTP)을 밀봉(혹은 커버)할 수 있다.
저굴절층(LRL)은 제2 캡핑층(CAP2)과 제3 캡핑층(CAP3) 사이에 배치될 수 있다. 제3 캡핑층(CAP3)은 제1 캡핑층(CPA1)과 동일한 물질을 포함하거나, 제1 캡핑층(CPA1)의 구성 물질로 예시된 물질들에서 선택된 하나 이상의 물질을 포함할 수 있다.
도 14는 실시예에 따른 발광 소자를 나타내는 개략적인 사시도이다. 도 15는 실시예에 따른 발광 소자를 나타내는 개략적인 단면도이다. 도 14 및 도 15에서는 기둥형의 발광 소자(LD)를 도시하였으나, 발광 소자(LD)의 종류 및/또는 형상이 이에 한정되지는 않는다.
도 14 및 도 15를 참조하면, 발광 소자(LD)는 제1 반도체층(11) 및 제2 반도체층(13), 및 제1 및 제2 반도체층들(11, 13)의 사이에 개재된 활성층(12)을 포함할 수 있다. 일 예로, 발광 소자(LD)의 연장 방향을 길이(L) 방향이라고 하면, 발광 소자(LD)는 길이(L) 방향을 따라 순차적으로 적층된 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13)을 포함할 수 있다.
발광 소자(LD)는 일 방향을 따라 연장된 기둥 형상으로 제공될 수 있다. 발광 소자(LD)는 제1 단부(EP1)와 제2 단부(EP2)를 가질 수 있다. 발광 소자(LD)의 제1 단부(EP1)에는 제1 및 제2 반도체층들(11, 13) 중에서 하나가 배치될 수 있다. 발광 소자(LD)의 제2 단부(EP2)에는 제1 및 제2 반도체층들(11, 13) 중에서 나머지 하나가 배치될 수 있다.
실시예에 따라, 발광 소자(LD)는 식각 방식 등을 통해 기둥 형상으로 제조된 발광 소자일 수 있다. 본 명세서에서, 기둥 형상이라 함은 원 기둥 또는 다각 기둥 등과 같이 길이(L) 방향으로 긴(예를 들어, 종횡비가 1보다 큰) 로드 형상(rod-like shape), 또는 바 형상(bar-like shape)을 포괄하며, 그 단면의 형상이 특별히 한정되지는 않는다. 예를 들어, 발광 소자(LD)의 길이(L)는 그 직경(D)(또는, 횡단면의 폭)보다 클 수 있다.
발광 소자(LD)는 나노미터 스케일 내지 마이크로미터 스케일(nanometer scale to micrometer scale) 정도로 작은 크기를 가질 수 있다. 일 예로, 발광 소자(LD)는 각각 나노미터 스케일 내지 마이크로미터 스케일 범위의 직경(D)(또는, 폭) 및/또는 길이(L)를 가질 수 있다. 다만, 발광 소자(LD)의 크기가 이에 제한되는 것은 아니며, 발광 소자(LD)를 이용한 발광 장치를 광원으로 이용하는 각종 장치, 일 예로 표시 장치 등의 설계 조건에 따라 발광 소자(LD)의 크기는 다양하게 변경될 수 있다.
제1 반도체층(11)은 제1 도전형의 반도체층일 수 있다. 예를 들어, 제1 반도체층(11)은 n형 반도체층을 포함할 수 있다. 일 예로, 제1 반도체층(11)은 InAlGaN, GaN, AlGaN, InGaN, AlN, 및 InN 중에서 어느 하나의 반도체 재료를 포함하며, Si, Ge, Sn 등과 같은 제1 도전형 도펀트가 도핑된 n형 반도체층을 포함할 수 있다. 다만, 제1 반도체층(11)을 구성하는 물질이 이에 한정되는 것은 아니며, 이외에도 다양한 물질로 제1 반도체층(11)을 구성할 수 있다.
활성층(12)은 제1 반도체층(11) 상에 배치되며, 단일 양자 우물(Single-Quantum Well) 또는 다중 양자 우물(Multi-Quantum Well) 구조로 형성될 수 있다. 활성층(12)의 위치는 발광 소자(LD)의 종류에 따라 다양하게 변경될 수 있다.
활성층(12)의 상부 및/또는 하부에는 도전성 도펀트가 도핑된 클래드층(미도시)이 형성될 수 있다. 일 예로, 클래드층은 AlGaN 또는 InAlGaN으로 형성될 수 있다. 실시예에 따라, AlGaN, InAlGaN 등의 물질이 활성층(12)을 형성하는 데에 이용될 수 있으며, 이외에도 다양한 물질이 활성층(12)을 구성할 수 있다.
제2 반도체층(13)은 활성층(12) 상에 배치되며, 제1 반도체층(11)과 상이한 타입의 반도체층을 포함할 수 있다. 예를 들어, 제2 반도체층(13)은 p형 반도체층을 포함할 수 있다. 일 예로, 제2 반도체층(13)은 InAlGaN, GaN, AlGaN, InGaN, AlN, 및 InN 중에서 적어도 하나의 반도체 재료를 포함하며, Mg 등과 같은 제2 도전형 도펀트가 도핑된 p형 반도체층을 포함할 수 있다. 다만, 제2 반도체층(13)을 구성하는 물질이 이에 한정되는 것은 아니며, 이외에도 다양한 물질이 제2 반도체층(13)을 구성할 수 있다.
발광 소자(LD)의 양단에 문턱 전압 이상의 전압을 인가하게 되면, 활성층(12)에서 전자-정공 쌍이 결합하면서 발광 소자(LD)가 발광하게 된다. 이러한 원리를 이용하여 발광 소자(LD)의 발광을 제어함으로써, 발광 소자(LD)를 표시 장치의 화소를 비롯한 다양한 발광 장치의 광원으로 이용할 수 있다.
발광 소자(LD)는 표면에 제공된 절연막(INF)을 더 포함할 수 있다. 절연막(INF)은 적어도 활성층(12)의 외주면을 둘러싸도록 발광 소자(LD)의 표면에 형성될 수 있으며, 이외에도 제1 및 제2 반도체층들(11, 13)의 일 영역을 더 둘러쌀 수 있다.
실시예에 따라, 절연막(INF)은 서로 다른 극성을 가지는 발광 소자(LD)의 단부(일 예로, 양 단부)를 노출할 수 있다. 예를 들어, 절연막(INF)은 발광 소자(LD)의 제1 및 제2 단부들(EP1, EP2)에 위치한 제1 및 제2 반도체층들(11, 13) 각각의 일단을 노출할 수 있다. 다른 실시예에서, 절연막(INF)은 서로 다른 극성을 가지는 발광 소자(LD)의 제1 및 제2 단부들(EP1, EP2)과 인접한 제1 및 제2 반도체층들(11, 13)의 측부를 노출할 수도 있다.
실시예에 따라, 절연막(INF)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx), 및 티타늄 산화물(TiOx) 중에서 적어도 하나의 절연 물질을 포함하여 단일층 또는 다중층(예를 들어, 알루미늄 산화물(AlOx)과 실리콘 산화물(SiOx)로 구성된 이중층)으로 구성될 수 있으나, 반드시 이에 제한되는 것은 아니다. 실시예에 따라, 절연막(INF)은 생략될 수도 있다.
발광 소자(LD)의 표면, 특히 활성층(12)의 외주면을 커버하도록 절연막(INF)이 제공되는 경우, 활성층(12)이 후술할 제1 화소 전극 또는 제2 화소 전극 등과 단락되는 것을 방지할 수 있다. 이에 따라, 발광 소자(LD)의 전기적 안정성을 확보할 수 있다.
발광 소자(LD)의 표면에 절연막(INF)이 제공되면, 발광 소자(LD)의 표면 결함을 최소화하여 수명 및 효율을 향상시킬 수 있다. 아울러, 발광 소자들(LD)이 서로 밀접하여 배치되어 있는 경우에도 발광 소자들(LD)의 사이에서 원치 않는 단락이 발생하는 것을 방지할 수 있다.
실시예에서, 발광 소자(LD)는 제1 반도체층(11), 활성층(12), 제2 반도체층(13), 및/또는 이들을 감싸는 절연막(INF) 외에도 추가적인 구성요소를 더 포함할 수 있다. 예를 들면, 발광 소자(LD)는 제1 반도체층(11) 및/또는 제2 반도체층(13)의 일단 측에 배치된 하나 이상의 형광체층, 활성층, 반도체층 및/또는 전극층을 추가적으로 포함할 수 있다. 일 예로, 발광 소자(LD)의 제1 및 제2 단부들(EP1, EP2)에는 각각 컨택 전극층이 배치될 수 있다. 도 15에서는 기둥형 발광 소자(LD)를 예시하였으나, 발광 소자(LD)의 종류, 구조 및/또는 형상 등은 다양하게 변경될 수 있다. 예를 들어, 발광 소자(LD)는 다각 뿔 형상을 가지는 코어-쉘 구조로 형성될 수도 있다.
상술한 발광 소자(LD)를 포함한 발광 장치는 표시 장치를 비롯하여 광원을 필요로 하는 다양한 종류의 장치에서 이용될 수 있다. 예를 들어, 상술한 표시 패널(PNL)의 각 서브 화소(SPX) 내에 발광 소자들(LD)을 배치하고, 발광 소자들(LD)을 각 서브 화소(SPX)의 광원으로 이용할 수 있다. 다만, 발광 소자(LD)의 적용 분야가 상술한 예에 한정되지는 않는다. 예를 들어, 발광 소자(LD)는 조명 장치 등과 같이 광원을 필요로 하는 다른 종류의 장치에도 이용될 수 있다.
계속해서, 상술한 실시예들에 따른 표시 장치의 제조 방법에 대해 설명한다.
도 16 내지 도 21은 실시예에 따른 표시 장치의 제조 방법의 공정 단계별 개략적인 평면도들이다. 도 16 내지 도 21는 도 4의 제1 정렬 전극(ELA)의 제1 정렬 라인(ELA1)(또는 제1 전극)과 제2 정렬 라인(ELA2)(또는 제2 전극), 및 제2 정렬 전극(ELB)의 제1 서브 정렬 전극(ELB1)(또는 제3 전극)과 제2 서브 정렬 전극(ELB2)(또는 제4 전극)을 중심으로 평면 구조를 개략적으로 도시하였다. 이하에서는 도 1 내지 도 15와 실질적으로 동일한 구성요소에 대해서는 동일한 부호로 나타내고 자세한 부호를 생략한다.
도 16을 참조하면, 먼저 서로 교차하는 제1 정렬 전극들(ELA)과 제2 정렬 전극들(ELB)을 형성한다. 제1 정렬 전극들(ELA)은 제2 방향(Y축 방향)으로 연장하며 제1 방향(X축 방향)으로 이격될 수 있다. 제2 정렬 전극들(ELB)은 제1 방향(X축 방향)으로 연장하며 제2 방향(Y축 방향)으로 이격될 수 있다. 도 6 내지 도 8을 참조하여 설명한 바와 같이, 제1 정렬 전극들(ELA)은 제2 정렬 전극들(ELB) 상에 형성될 수 있다. 또는, 도 10 및 도 11을 참조하여 설명한 바와 같이, 제2 정렬 전극들(ELB)은 제1 정렬 전극들(ELA) 상에 형성될 수도 있다.
도 17을 참조하면, 이어서 발광 소자들(LD)을 제공한다. 발광 소자들(LD)은 발광 소자 잉크 내에 분산된 형태로 준비되어, 잉크젯 프린팅 방식 등을 통해 공급될 수 있다. 일 예로, 발광 소자들(LD)은 휘발성 용매에 분산되어 제공될 수 있다.
도 18을 참조하면, 이어서 발광 소자들(LD)의 위치를 1차 정렬한다. 발광 소자들(LD)의 위치를 정렬하기 위해 제1 정렬 전극들(ELA)에 제1 정렬 신호를 인가할 수 있다. 제1 정렬 전극들(ELA)에 제1 정렬 신호가 인가되면 제1 정렬 전극들(ELA)의 사이에 전기장(Ea)이 형성되어 발광 소자들(LD)이 제1 정렬 전극들(ELA)의 사이 공간으로 이동할 수 있다.
도 19를 참조하면, 이어서 발광 소자들(LD)의 방향을 2차 정렬한다. 발광 소자들(LD)의 방향을 정렬하기 위해, 제2 정렬 전극들(ELB)에 제2 정렬 신호를 인가할 수 있다. 제2 정렬 전극들(ELB)에 제2 정렬 신호가 인가되면 제2 정렬 전극들(ELB)의 사이에 전기장(Eb)이 형성되어 발광 소자들(LD)이 편향 정렬될 수 있다. 발광 소자들(LD)은 제1 단부(EP1)가 제1 서브 정렬 전극(ELB1)을 향하고, 제2 단부(EP2)가 제2 서브 정렬 전극(ELB2)을 향하고, 제1 단부(EP1)와 제2 단부(EP2) 사이의 측부(SP)가 제1 정렬 전극들(ELA)을 향하도록 편향 정렬될 수 있다. 실시예에서, 제2 정렬 신호의 주파수와 제1 정렬 신호의 주파수는 서로 다를 수 있으나, 반드시 이에 제한되는 것은 아니다.
실시예에 따라, 도 20에 도시된 바와 같이, 발광 소자들(LD)을 2차 정렬하는 과정에서, 제1 정렬 전극들(ELA)에 제1 정렬 신호가 인가될 수 있다. 이에 따라, 1차 정렬된 발광 소자들(LD)의 위치를 유지하면서 발광 소자들(LD)을 편향 정렬할 수 있다. 이 경우, 제1 정렬 신호의 세기를 조절하여 제1 정렬 전극들(ELA)에 인가할 수 있다.
도 21을 참조하면, 이어서 발광 소자들(LD)의 위치와 방향을 3차 정렬한다. 발광 소자들(LD)의 위치와 방향을 안정적으로 유지하기 위해 제1 정렬 전극들(ELA)에 제1 정렬 신호를 인가하고, 제2 정렬 전극들(ELB)에 제2 정렬 신호를 인가할 수 있다. 이 경우, 제1 정렬 신호와 제2 정렬 신호의 세기를 조절하여 일정 시간 간격으로 인가되다가 중지될 수 있다. 실시예에 따라, 3차 정렬 단계는 생략될 수도 있으며, 발광 소자들(LD)의 정렬도에 따라 1차 정렬 단계 또는 2차 정렬 단계를 반복할 수도 있다. 이어서 용매를 휘발시키거나 이외의 다른 방식으로 제거하여 발광 소자들(LD)을 안정적으로 배열할 수 있다.
이어서 발광 소자들(LD) 상에 연결 전극들(CNE) 등을 형성하여 표시 장치를 완성할 수 있다. 실시예에 따라, 연결 전극들(CNE)은 각각 도 4 및 도 5를 참조하여 설명한 바와 같이, 제1 정렬 전극들(ELA) 중 적어도 하나와 전기적으로 연결될 수 있다. 또는, 도 9를 참조하여 설명한 바와 같이, 연결 전극들(CNE)은 각각 제2 정렬 전극들(ELB) 중 적어도 하나와 전기적으로 연결될 수 있다.
상술한 실시예에 의하면, 제1 정렬 전극들(ELA)을 이용하여 발광 소자들(LD)의 위치를 정렬하고, 제2 정렬 전극들(ELB)을 이용하여 발광 소자들(LD)의 방향을 정렬함으로써, 발광 소자들(LD)의 위치와 방향을 정밀하게 제어할 수 있으므로 발광 소자들(LD)의 정렬도를 향상시킬 수 있다.
본 실시예와 관련된 기술 분야에서 통상의 지식을 가진 자는 상기된 기재의 본질적인 특성에서 벗어나지 않는 범위에서 변형된 형태로 구현될 수 있음을 이해할 수 있을 것이다. 그러므로 개시된 방법들은 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 한다. 본 발명의 범위는 전술한 설명이 아니라 청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함된 것으로 해석되어야 할 것이다.

Claims (20)

  1. 서로 이격된 제1 전극 및 제2 전극;
    상기 제1 및 제2 전극들과 교차하며, 서로 이격된 제3 전극 및 제4 전극; 및
    상기 제1 및 제2 전극들 사이에 배치된 발광 소자들을 포함하고,
    상기 발광 소자들 각각의 제1 단부는 상기 제3 전극을 향하고, 상기 발광 소자들 각각의 제2 단부는 상기 제4 전극을 향하는 표시 장치.
  2. 제1 항에 있어서,
    상기 제1 및 제2 전극들은 제1 방향으로 이격되며 제2 방향으로 연장하고,
    상기 제3 및 제4 전극들은 상기 제2 방향으로 이격되며 상기 제1 방향으로 연장하는 표시 장치.
  3. 제2 항에 있어서,
    상기 발광 소자들은 상기 제2 방향으로 배열되는 표시 장치.
  4. 제1 항에 있어서,
    상기 제1 및 제2 전극들은 상기 제3 및 제4 전극들 상에 배치되는 표시 장치.
  5. 제4 항에 있어서,
    상기 제1 및 제2 전극들과 상기 제3 및 제4 전극들 사이의 절연층을 더 포함하는 표시 장치.
  6. 제4 항에 있어서,
    상기 발광 소자들 각각의 상기 제1 단부와 전기적으로 접하는 제1 연결 전극; 및
    상기 발광 소자들 각각의 상기 제2 단부와 전기적으로 접하는 제2 연결 전극을 더 포함하는 표시 장치.
  7. 제6 항에 있어서,
    상기 제1 연결 전극은 상기 제1 전극과 전기적으로 연결되고,
    상기 제2 연결 전극은 상기 제2 전극과 전기적으로 연결되는 표시 장치.
  8. 제1 항에 있어서,
    상기 제3 및 제4 전극들은 상기 제1 및 제2 전극들 상에 배치되는 표시 장치.
  9. 제8 항에 있어서,
    상기 발광 소자들은 상기 제3 및 제4 전극들과 전기적으로 연결되는 표시 장치.
  10. 제1 항에 있어서,
    상기 발광 소자들 각각의 상기 제1 단부와 상기 제2 단부 사이의 측부는 상기 제1 및 제2 전극들을 향하는 표시 장치.
  11. 제1 정렬 전극들에 제1 정렬 신호를 인가하여 발광 소자들을 상기 제1 정렬 전극들 사이에 1차 정렬하는 단계; 및
    상기 제1 정렬 전극들과 교차하는 제2 정렬 전극들에 제2 정렬 신호를 인가하여 상기 발광 소자들을 2차 정렬하는 단계를 포함하며,
    상기 제2 정렬 전극들은 제1 방향으로 연장하며 제2 방향으로 이격되고,
    상기 발광 소자들을 2차 정렬하는 단계에서 상기 발광 소자들은 상기 제2 방향으로 정렬되는 표시 장치의 제조 방법.
  12. 제11 항에 있어서,
    상기 제1 정렬 신호의 주파수는 상기 제2 정렬 신호의 주파수와 다른 표시 장치의 제조 방법.
  13. 제11 항에 있어서,
    상기 제2 정렬 전극들은 상기 제2 방향으로 이격된 제1 서브 정렬 전극 및 제2 서브 정렬 전극을 포함하고,
    상기 발광 소자들 각각의 제1 단부는 상기 제1 서브 정렬 전극을 향하고,
    상기 발광 소자들 각각의 제2 단부는 상기 제2 서브 정렬 전극을 향하는 표시 장치의 제조 방법.
  14. 제13 항에 있어서,
    상기 제1 및 제2 서브 정렬 전극들은 상기 제2 방향으로 교대로 배열되는 표시 장치의 제조 방법.
  15. 제13 항에 있어서,
    상기 발광 소자들 각각의 상기 제1 단부와 상기 제2 단부 사이의 측부는 상기 제1 정렬 전극들을 향하는 표시 장치의 제조 방법.
  16. 제11 항에 있어서,
    상기 발광 소자들 상에 연결 전극들을 형성하는 단계를 더 포함하는 표시 장치의 제조 방법.
  17. 제16 항에 있어서,
    상기 연결 전극들은 상기 제1 정렬 전극들과 전기적으로 연결되는 표시 장치의 제조 방법.
  18. 제17 항에 있어서,
    상기 제1 정렬 전극들은 상기 제2 정렬 전극들 상에 형성되는 표시 장치의 제조 방법.
  19. 제16 항에 있어서,
    상기 연결 전극들은 상기 제2 정렬 전극들과 전기적으로 연결되는 표시 장치의 제조 방법.
  20. 제19 항에 있어서,
    상기 제2 정렬 전극들은 상기 제1 정렬 전극들 상에 형성되는 표시 장치의 제조 방법.
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Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160006339A (ko) * 2014-07-08 2016-01-19 피에스아이 주식회사 초소형 led 전극어셈블리의 제조방법
KR20200014868A (ko) * 2020-01-22 2020-02-11 엘지전자 주식회사 반도체 발광소자를 이용한 디스플레이 장치
KR20200017013A (ko) * 2018-08-07 2020-02-18 삼성디스플레이 주식회사 표시 장치 및 그의 제조 방법
KR20200021485A (ko) * 2020-02-10 2020-02-28 엘지전자 주식회사 반도체 발광소자를 이용한 디스플레이 장치 및 이의 제조방법
KR20200034906A (ko) * 2018-09-21 2020-04-01 삼성디스플레이 주식회사 표시 장치 및 이의 제조 방법

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160006339A (ko) * 2014-07-08 2016-01-19 피에스아이 주식회사 초소형 led 전극어셈블리의 제조방법
KR20200017013A (ko) * 2018-08-07 2020-02-18 삼성디스플레이 주식회사 표시 장치 및 그의 제조 방법
KR20200034906A (ko) * 2018-09-21 2020-04-01 삼성디스플레이 주식회사 표시 장치 및 이의 제조 방법
KR20200014868A (ko) * 2020-01-22 2020-02-11 엘지전자 주식회사 반도체 발광소자를 이용한 디스플레이 장치
KR20200021485A (ko) * 2020-02-10 2020-02-28 엘지전자 주식회사 반도체 발광소자를 이용한 디스플레이 장치 및 이의 제조방법

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