WO2023008829A1 - 표시 장치 - Google Patents

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김현향
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삼성디스플레이 주식회사
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    • H01L24/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector

Definitions

  • the present invention relates to a display device.
  • An object to be solved by the present invention is to improve reliability of a display device by minimizing warpage.
  • a display device for solving the above problems includes pixels in which light emitting elements are disposed; a color conversion layer disposed on the light emitting elements of the pixels, an optical layer disposed on the color conversion layer, and an organic layer disposed on the optical layer, wherein at least one of the optical layer and the organic layer comprises the It includes depression patterns disposed between pixels.
  • the display device may further include a first capping layer disposed between the color conversion layer and the optical layer, and a second capping layer disposed between the optical layer and the organic layer.
  • the display device may further include a third capping layer disposed in the recessed patterns.
  • the third capping layer may not overlap the pixels in a plan view.
  • the display device may further include a central portion and an outer portion surrounding the central portion, and the number per unit area of the depression patterns disposed in the central portion may be less than the number per unit area of the depression patterns disposed in the outer portion.
  • the display device may further include a central portion and an outer portion surrounding the central portion, and a depth of the recessed patterns disposed in the central portion may be smaller than a depth of the recessed patterns disposed in the outer portion.
  • the display device may further include banks disposed between the pixels, and the color conversion layer may be disposed between the banks.
  • the display device may further include a color filter layer disposed on the organic layer.
  • the optical layer may have a refractive index of about 1.1 to about 1.3.
  • the optical layer may include hollow particles.
  • a display device for solving the above problems includes pixels; A bank including openings overlapping the pixels in a plane, light emitting elements disposed on the pixels, a color conversion layer disposed on the light emitting elements, an optical layer disposed on the color conversion layer, and the optics and an organic layer disposed on the layer, wherein the color conversion layer, the optical layer, and the organic layer are disposed within the opening of the bank.
  • Each of the pixels may include a first sub-pixel and a second sub-pixel, and the bank may be disposed between the first sub-pixel and the second sub-pixel.
  • a portion of the optical layer overlapping the first sub-pixel in a plane may be separated from a portion of the optical layer overlapping the second sub-pixel in a plane by the bank.
  • a portion of the organic layer overlapping the first sub-pixel in a plan view may be separated from a portion of the organic layer overlapping the second sub-pixel in a plan view by the bank.
  • the display device may further include a first capping layer disposed between the color conversion layer and the optical layer, and a second capping layer disposed between the optical layer and the organic layer.
  • the first capping layer or the second capping layer may be disposed on the first sub-pixel and the second sub-pixel.
  • the display device may further include a central portion and an outer portion surrounding the central portion, and heights of the banks disposed in the central portion may be smaller than heights of the banks disposed in the outer portion.
  • the display device may further include a first electrode electrically connected to the first ends of the light emitting elements and a second electrode electrically connected to the second ends of the light emitting elements.
  • the display device may further include a color filter layer disposed on the organic layer.
  • the display device may further include an overcoat layer disposed on the color filter layer.
  • shrinkage stress may be dispersed in the process of deformation of the optical layer and/or the organic layer by forming recessed patterns on the optical layer and/or the organic layer. Accordingly, reliability of the display panel may be improved by minimizing warpage.
  • FIG. 1 and 2 are schematic perspective views and schematic cross-sectional views illustrating a light emitting device according to an exemplary embodiment.
  • FIG 3 is a schematic plan view illustrating a display device according to an exemplary embodiment.
  • 4 to 6 are schematic plan views illustrating sub-pixels according to an exemplary embodiment.
  • FIG. 7 is a schematic diagram of an equivalent circuit illustrating sub-pixels according to an exemplary embodiment.
  • FIGS. 8 and 9 are schematic cross-sectional views illustrating sub-pixels according to an exemplary embodiment.
  • 10 and 11 are schematic cross-sectional views illustrating first to third sub-pixels according to an exemplary embodiment.
  • FIG. 12 is a schematic cross-sectional view illustrating first to third sub-pixels according to an exemplary embodiment.
  • FIG. 13 to 16 are schematic cross-sectional views illustrating a method of manufacturing a display device according to an exemplary embodiment.
  • Connection or “connection” may refer generically to a physical and/or electrical connection or connection. This may comprehensively mean direct or indirect connection or connection and integral or non-integral connection or connection.
  • 1 and 2 are schematic perspective views and schematic cross-sectional views illustrating a light emitting device according to an exemplary embodiment.
  • 1 and 2 illustrate the pillar-shaped light emitting device LD, but the type and/or shape of the light emitting device LD is not limited thereto.
  • the light emitting device LD may include a first semiconductor layer 11 , an active layer 12 , a second semiconductor layer 13 , and/or an electrode layer 14 .
  • the light emitting element LD may be formed in a pillar shape extending along one direction.
  • the light emitting element LD may have a first end EP1 and a second end EP2.
  • One of the first and second semiconductor layers 11 and 13 may be disposed on the first end EP1 of the light emitting element LD.
  • the other one of the first and second semiconductor layers 11 and 13 may be disposed on the second end EP2 of the light emitting element LD.
  • the first semiconductor layer 11 is disposed on the first end EP1 of the light emitting element LD
  • the second semiconductor layer 13 is disposed on the second end EP2 of the light emitting element LD. It can be.
  • the light emitting element LD may be a light emitting element manufactured in a columnar shape through an etching method or the like.
  • the column shape includes a rod shape having an aspect ratio greater than 1 or a bar shape, such as a circular column or a polygonal column, and the cross-sectional shape thereof is not limited.
  • the light emitting element LD may have a size as small as a nanometer scale to a micrometer scale.
  • each of the light emitting devices LD may have a diameter D (or width) and/or length L ranging from a nanometer scale to a micrometer scale.
  • the size of the light emitting element LD is not limited thereto, and the size of the light emitting element LD depends on design conditions of various devices using the light emitting device using the light emitting element LD as a light source, for example, a display device. It can be changed in various ways.
  • the first semiconductor layer 11 may be a first conductivity type semiconductor layer.
  • the first semiconductor layer 11 may include a p-type semiconductor layer.
  • the first semiconductor layer 11 may include a p-type semiconductor layer including at least one semiconductor material of InAlGaN, GaN, AlGaN, InGaN, or AlN, and doped with a first conductivity-type dopant such as Mg. there is.
  • the material constituting the first semiconductor layer 11 is not limited thereto, and other various materials may constitute the first semiconductor layer 11 .
  • the active layer 12 may be disposed between the first semiconductor layer 11 and the second semiconductor layer 13 .
  • the active layer 12 may have a structure of any one of a single well structure, a multi-well structure, a single quantum well structure, a multi quantum well (MQW) structure, a quantum dot structure, or a quantum wire structure, but is necessarily limited thereto It is not.
  • the active layer 12 may include GaN, InGaN, InAlGaN, AlGaN, or AlN, and other materials may constitute the active layer 12 .
  • the light emitting element LD When a voltage higher than the threshold voltage is applied to both ends of the light emitting element LD, the light emitting element LD emits light as electron-hole pairs are coupled in the active layer 12 .
  • the light emitting element LD can be used as a light source for various light emitting devices including pixels of a display device.
  • the second semiconductor layer 13 is disposed on the active layer 12 and may include a semiconductor layer of a different type from the first semiconductor layer 11 .
  • the second semiconductor layer 13 may include an n-type semiconductor layer.
  • the second semiconductor layer 13 includes an n-type semiconductor layer including any one of InAlGaN, GaN, AlGaN, InGaN, or AlN, and doped with a second conductivity-type dopant such as Si, Ge, or Sn. can include
  • the material constituting the second semiconductor layer 13 is not limited thereto, and the second semiconductor layer 13 may be formed of various other materials.
  • the electrode layer 14 may be disposed on the first end EP1 and/or the second end EP2 of the light emitting element LD. 2 illustrates the case where the electrode layer 14 is formed on the first semiconductor layer 11, but is not necessarily limited thereto. For example, a separate electrode layer may be further disposed on the second semiconductor layer 13 .
  • the electrode layer 14 may include a transparent metal or a transparent metal oxide.
  • the electrode layer 14 may include at least one of indium tin oxide (ITO), indium zinc oxide (IZO), and zinc tin oxide (ZTO), but is not necessarily limited thereto.
  • ITO indium tin oxide
  • IZO indium zinc oxide
  • ZTO zinc tin oxide
  • An insulating layer INF may be provided on a surface of the light emitting element LD.
  • the insulating film INF may be directly disposed on surfaces of the first semiconductor layer 11 , the active layer 12 , the second semiconductor layer 13 , and/or the electrode layer 14 .
  • the insulating layer INF may expose first and second end portions EP1 and EP2 of the light emitting element LD having different polarities.
  • the insulating layer INF may expose side portions of the electrode layer 14 and/or the second semiconductor layer 13 adjacent to the first and second ends EP1 and EP2 of the light emitting element LD. there is.
  • the insulating film INF may prevent an electrical short circuit that may occur when the active layer 12 contacts a conductive material other than the first and second semiconductor layers 11 and 13 .
  • the insulating layer INF may minimize surface defects of the light emitting elements LD to improve the lifespan and luminous efficiency of the light emitting elements LD.
  • the insulating film INF may be formed of silicon oxide (SiOx), silicon nitride (SiNx), silicon oxynitride (SiOxNy), aluminum nitride (AlNx), aluminum oxide (AlOx), zirconium oxide (ZrOx), hafnium oxide (HfOx), or titanium. It may include at least one of oxides (TiOx).
  • the insulating film INF is composed of double layers, and each layer constituting the double layers may include materials different from each other.
  • the insulating film INF may be formed of a double layer composed of aluminum oxide (AlOx) and silicon oxide (SiOx), but is not necessarily limited thereto.
  • the insulating layer INF may be omitted.
  • a light emitting device including the light emitting element LD described above may be used in various types of devices requiring a light source, including a display device.
  • light emitting elements LD may be disposed in each pixel of the display panel, and the light emitting elements LD may be used as a light source of each pixel.
  • the application field of the light emitting element LD is not limited to the above-described example.
  • the light emitting device LD may be used in other types of devices requiring a light source, such as a lighting device.
  • FIG. 3 is a schematic plan view illustrating a display device according to an exemplary embodiment.
  • 4 to 6 are schematic plan views illustrating sub-pixels according to an exemplary embodiment.
  • FIG. 3 illustrates a display device, in particular, a display panel PNL included in the display device as an example of an electronic device capable of using the light emitting device LD described in the embodiments of FIGS. 1 and 2 as a light source. do.
  • Each pixel unit PXU of the display panel PNL and each of the sub-pixels PXL constituting the same may include at least one light emitting element LD.
  • the structure of the display panel PNL is briefly illustrated with the display area DA as the center in FIG. 3 .
  • at least one driving circuit unit eg, at least one of a scan driver and a data driver
  • wires, and/or pads not shown may be further disposed on the display panel PNL.
  • the display panel PNL may include a substrate SUB and a pixel unit PXU disposed on the substrate SUB.
  • the pixel unit PXU may include first sub-pixels PXL1 , second sub-pixels PXL2 , and/or third sub-pixels PXL3 .
  • first sub-pixels PXL1 , second sub-pixels PXL2 , and third sub-pixels PXL3 are arbitrarily referred to or two or more types of sub-pixels are comprehensively referred to. , "sub-pixel PXL" or "sub-pixels PXL".
  • the substrate SUB includes a base member of the display panel PNL, and may be a rigid or flexible substrate or film.
  • the substrate SUB may be formed of a rigid substrate made of glass or tempered glass or a flexible substrate (or thin film) made of plastic or metal, and the material and/or physical properties of the substrate SUB are not particularly limited. don't
  • the display panel PNL and the substrate SUB for forming the same may include a display area DA for displaying an image and a non-display area NDA excluding the display area DA.
  • Sub-pixels PXL may be disposed in the display area DA.
  • various wires, pads, and/or embedded circuits connected to the sub-pixels PXL of the display area DA may be disposed.
  • the sub-pixels PXL may be regularly arranged according to a stripe or a PENTILE TM arrangement structure.
  • the arrangement structure of the sub-pixels PXL is not limited thereto, and the sub-pixels PXL may be arranged in the display area DA in various structures and/or methods.
  • two or more types of sub-pixels PXL emitting light of different colors may be disposed in the display area DA.
  • first sub-pixels PXL1 emitting light of a first color second sub-pixels PXL2 emitting light of a second color, and light of a third color are formed in the display area DA.
  • a third sub-pixel PXL3 emitting light may be arranged.
  • At least one of the first to third sub-pixels PXL1 , PXL2 , and PXL3 disposed adjacent to each other may constitute one pixel unit PXU capable of emitting light of various colors.
  • the first to third sub-pixels PXL1 , PXL2 , and PXL3 may be sub-pixels emitting light of a selected color.
  • the first sub-pixel PXL1 may be a red pixel emitting red light
  • the second sub-pixel PXL2 may be a green pixel emitting green light
  • the third sub-pixel ( PXL3) may be a blue pixel emitting blue light, but is not limited thereto.
  • the first sub-pixel PXL1 , the second sub-pixel PXL2 , and the third sub-pixel PXL3 include light emitting elements emitting light of the same color, and each light emitting element is disposed on the light emitting element.
  • each light emitting element is disposed on the light emitting element.
  • the first sub-pixel PXL1 , the second sub-pixel PXL2 , and the third sub-pixel PXL3 each have a first color light emitting element, a second color light emitting element, and a third color light emitting element.
  • each pixel unit PXU By providing a light emitting element as a light source, light of the first color, the second color, and the third color may be emitted, respectively.
  • the color, type, and/or number of sub-pixels PXL constituting each pixel unit PXU are not particularly limited. That is, the color of light emitted from each sub-pixel PXL may be variously changed.
  • the sub-pixel PXL may include at least one light source driven by a selected control signal (eg, a scan signal and a data signal) and/or a selected power source (eg, a first power supply and a second power supply).
  • the light source is at least one light emitting device (LD) according to any one of the embodiments of FIGS. 1 and 2, for example, a subminiature columnar shape having a size in the nanometer to micrometer range.
  • Light emitting elements LD may be included. However, it is not necessarily limited thereto, and various types of light emitting elements LD may be used as a light source of the sub-pixel PXL.
  • each sub-pixel PXL may be configured as an active pixel.
  • the type, structure, and/or driving method of the sub-pixels PXL applicable to the display device are not particularly limited.
  • each sub-pixel PXL may be configured as a pixel of a passive or active light emitting display device having various structures and/or driving methods.
  • the display area DA may include a first area A1 and a second area A2.
  • the first area A1 may correspond to the central portion, and the second area A2 may correspond to the outer portion surrounding the central portion.
  • the second area A2 may correspond to an area separated from the edge of the display area DA by about 40 mm to about 50 mm.
  • a recessed portion is provided between the sub-pixels PXL to distribute shrinkage stress generated in a process in which a plurality of organic layers constituting the display panel PNL are deformed through repetition of stacking and curing. (RA) can be formed.
  • RA stacking and curing
  • the depression RA may be disposed between the first to third sub-pixels PXL1 , PXL2 , and PXL3 .
  • the recessed portion RA may include at least one recessed pattern RP.
  • the recessed pattern RP may have a bar or slit shape extending along the second direction (Y-axis direction).
  • a plurality of recessed patterns RP may be formed, or may have a circular shape as shown in FIG. 6 .
  • the shape of the recessed patterns RP is not necessarily limited thereto, and may be variously changed within a range capable of dispersing shrinkage stress of the organic film.
  • the number per unit area of the depression patterns RP in the first area A1 may be different from the number per unit area of the depression patterns RP in the second area A2.
  • the number per unit area of the depression patterns RP of the first area A1 may be less than the number of depression patterns RP of the second area A2 per unit area.
  • the number of recessed patterns RP of the second area A2 per unit area may increase from a point adjacent to the first area A1 to the edge of the display area DA. Accordingly, shrinkage stress that increases toward the edge of the display area DA can be dispersed.
  • the depth of the depression patterns RP in the first area A1 may be different from the depth of the depression patterns RP in the second area A2.
  • the depth of the depression patterns RP in the first area A1 may be smaller than the depth of the depression patterns RP in the second area A2.
  • the shrinkage stress of the second area A2 can be dispersed, thereby minimizing warpage.
  • the depth of the recessed patterns RP of the second area A2 may increase from a point adjacent to the first area A1 to the edge of the display area DA. Accordingly, shrinkage stress that increases toward the edge of the display area DA can be dispersed.
  • FIG. 7 is a schematic diagram of an equivalent circuit illustrating sub-pixels according to an exemplary embodiment.
  • the sub-pixel PXL may include a light emitting unit LSU for generating light having a luminance corresponding to a data signal, and a pixel circuit PXC for driving the light emitting unit LSU. .
  • the light emitting unit LSU may include at least one light emitting element LD connected between the first power source VDD and the second power source VSS.
  • the light emitting unit LSU includes a first electrode ELT1 and a second power line PL2 connected to the first power source VDD via the pixel circuit PXC and the first power line PL1. It may include a second electrode ELT2 connected to the second power supply VSS through a second electrode ELT2 and a plurality of light emitting elements LD electrically connected between the first and second electrodes ELT1 and ELT2.
  • the first electrode ELT1 may be an anode electrode
  • the second electrode ELT2 may be a cathode electrode.
  • Each of the light emitting elements LD is configured through a first end EP1 and a second electrode ELT2 electrically connected to the first power source VDD through the first electrode ELT1 and/or the pixel circuit PXC.
  • a second end EP2 electrically connected to the second power source VSS may be included.
  • the light emitting elements LD may be electrically connected between the first and second electrodes ELT1 and ELT2 in a forward direction.
  • Each light emitting element LD connected in a forward direction between the first power source VDD and the second power source VSS constitutes each effective light source, and these effective light sources are gathered together to form the light emitting unit LSU of the sub-pixel PXL. ) can be configured.
  • the first power source VDD and the second power source VSS may have different potentials so that the light emitting devices LD can emit light.
  • the first power supply VDD may be set to a high-potential power supply
  • the second power supply VSS may be set to a low-potential power supply.
  • a potential difference between the first power source VDD and the second power source VSS may be set to at least a threshold voltage or higher of the light emitting devices LD during the light emitting period of the sub-pixel PXL.
  • One end of the light emitting elements LD constituting each light emitting unit LSU passes through one electrode of the light emitting unit LSU (eg, the first electrode ELT1 of each sub-pixel PXL) to the pixel circuit. (PXC) in common, and can be electrically connected to the first power source VDD through the pixel circuit PXC and the first power line PL1.
  • Other ends of the light emitting elements LD connect the second power source (eg, the second electrode ELT2 of each sub-pixel PXL) and the second power line PL2 to the other electrode of the light emitting unit LSU.
  • VSS can be connected in common.
  • the light emitting elements LD may emit light with luminance corresponding to the driving current supplied through the corresponding pixel circuit PXC.
  • the pixel circuit PXC may supply a driving current corresponding to a grayscale value to be expressed in a corresponding frame to the light emitting unit LSU.
  • the driving current supplied to the light emitting unit LSU may be divided and flowed to the light emitting elements LD electrically connected in a forward direction. Accordingly, while each light emitting element LD emits light with a luminance corresponding to a current flowing therethrough, the light emitting unit LSU may emit light with a luminance corresponding to the driving current.
  • the pixel circuit PXC may be electrically connected between the first power source VDD and the first electrode ELT1.
  • the pixel circuit PXC may be electrically connected to the scan line Si and the data line Dj of the corresponding sub-pixel PXL.
  • the pixel circuit PXC may be connected to the i-th scan line Si and the j-th data line Dj of the display area DA.
  • the pixel circuit PXC may include a plurality of transistors T1 , T2 , and T3 and at least one storage capacitor Cst.
  • the first transistor T1 may be electrically connected between the first power source VDD and the light emitting unit LSU.
  • the first electrode (eg, the drain electrode) of the first transistor T1 is electrically connected to the first power source VDD
  • the second electrode (eg, the source electrode) of the first transistor T1 is electrically connected.
  • a gate electrode of the first transistor T1 may be electrically connected to the first node N1.
  • the first transistor T1 may control the driving current supplied to the light emitting unit LSU in response to the voltage of the first node N1.
  • the first transistor T1 may be a driving transistor that controls the driving current of the sub-pixel PXL.
  • the first transistor T1 may further include a lower conductive layer BML (also referred to as a “lower electrode”, a “back gate electrode” or a “lower light blocking layer”).
  • the gate electrode of the first transistor T1 and the lower conductive layer BML may overlap each other with an insulating layer interposed therebetween.
  • the lower conductive layer BML may be electrically connected to one electrode of the first transistor T1, for example, a source electrode or a drain electrode.
  • the first transistor T1 includes the lower conductive layer BML
  • a back-biasing voltage is applied to the lower conductive layer BML of the first transistor T1 to generate the first transistor T1.
  • a back-biasing technique (or a sync technique) for moving the threshold voltage of the transistor T1 in a negative or positive direction may be applied. For example, by applying a source-sink technology by electrically connecting the lower conductive layer BML to the source electrode of the first transistor T1, the threshold voltage of the first transistor T1 is changed in a negative or positive direction.
  • the lower conductive layer BML when the lower conductive layer BML is disposed below the semiconductor pattern constituting the channel of the first transistor T1, the lower conductive layer BML acts as a light blocking pattern and operates the first transistor T1. properties can be stabilized.
  • the function and/or utilization method of the lower conductive layer BML is not limited thereto.
  • the second transistor T2 may be electrically connected between the data line Dj and the first node N1.
  • a first electrode of the second transistor T2 may be electrically connected to the data line Dj
  • a second electrode of the second transistor T2 may be electrically connected to the first node N1.
  • a gate electrode of the second transistor T2 may be electrically connected to the scan line Si.
  • the second transistor T2 is turned on when the scan signal SSi of the gate-on voltage (eg, a high level voltage) is supplied from the scan line Si, so that the data line Dj and the first node (N1) can be electrically connected.
  • the scan signal SSi of the gate-on voltage eg, a high level voltage
  • the data signal DSj of the corresponding frame is supplied to the data line Dj, and the data signal DSj is supplied with the gate-on voltage scan signal SSi, and the second transistor is turned on. It may be transmitted to the first node N1 through T2.
  • the second transistor T2 may be a switching transistor for transferring each data signal DSj to the inside of the sub-pixel PXL.
  • the third transistor T3 may be electrically connected between the first transistor T1 and the sensing line SLj.
  • one electrode of the third transistor T3 is electrically connected to the second electrode (eg, a source electrode) of the first transistor T1 electrically connected to the first electrode ELT1, and Another electrode of T3 may be electrically connected to the sensing line SLj. Meanwhile, when the sensing line SLj is omitted, another electrode of the third transistor T3 may be connected to the data line Dj.
  • a gate electrode of the third transistor T3 may be electrically connected to the sensing control line SCLi.
  • the sensing control line SCLi When the sensing control line SCLi is omitted, the gate electrode of the third transistor T3 may be electrically connected to the scan line Si.
  • the third transistor T3 is turned on by the sensing control signal SCSi of the gate-on voltage (eg, a high level voltage) supplied to the sensing control line SCLi during the sensing period, and is turned on by the sensing line SLj. ) and the first transistor T1 may be electrically connected.
  • the sensing control signal SCSi of the gate-on voltage eg, a high level voltage
  • the sensing period may be a period for extracting characteristics (eg, a threshold voltage of the first transistor T1 , etc.) of each of the sub-pixels PXL disposed in the display area DA.
  • a reference voltage for turning on the first transistor T1 is supplied to the first node N1 through the data line Dj and the second transistor T2, or each sub-pixel PXL
  • the first transistor T1 may be turned on by electrically connecting to a current source or the like.
  • the sensing control signal SCSi of the gate-on voltage to the third transistor T3 to turn on the third transistor T3, the first transistor T1 is electrically connected to the sensing line SLj.
  • the sensing signal SENj may be obtained through the sensing line SLj, and characteristics of each sub-pixel PXL including the threshold voltage of the first transistor T1 may be detected using the sensing signal SENj. Information about the characteristics of each sub-pixel PXL may be used to convert image data so that a characteristic deviation between the sub-pixels PXL disposed in the display area DA can be compensated for.
  • One electrode of the storage capacitor Cst may be connected to the second electrode of the first transistor T1, and the other electrode may be electrically connected to the first node N1.
  • the storage capacitor Cst may be charged with a voltage corresponding to the data signal DSj supplied to the first node N1 during each frame period.
  • FIG. 7 illustrates an embodiment in which effective light sources constituting each light emitting unit LSU, that is, light emitting devices LD are all connected in parallel, it is not necessarily limited thereto.
  • the light emitting unit LSU of each sub-pixel PXL may have a serial structure of at least two stages.
  • the light emitting elements constituting each series stage may be serially connected to each other by at least one intermediate electrode.
  • all of the transistors included in the pixel circuit PXC are n-type transistors, but are not necessarily limited thereto.
  • at least one of the first to third transistors T1 , T2 , and T3 may be changed to a p-type transistor.
  • the structure and driving method of the sub-pixel PXL may be variously changed.
  • the pixel circuit PXC may include pixel circuits of various structures and/or driving methods other than the embodiment illustrated in FIG. 7 .
  • FIGS. 8 and 9 are schematic cross-sectional views illustrating sub-pixels according to an exemplary embodiment.
  • 8 and 9 illustrate the light emitting element layer EL of the sub-pixel PXL.
  • 8 and 9 show a first transistor T1 among various circuit elements constituting the pixel circuit (PXC of FIG. 7), and the first to third transistors T1, T2, and T3 are separately described. If it is not necessary, it will be collectively referred to as "transistor (T)". Meanwhile, the structure and/or position of each layer of the transistor T is not limited to the exemplary embodiment shown in FIGS. 8 and 9 and may be variously changed depending on the exemplary embodiment.
  • the light emitting element layer EL of the sub-pixels PXL includes circuit elements including transistors T disposed on a substrate SUB and electrically connected thereto. It may include various wires that are connected.
  • first and second electrodes ELT1 and ELT2 constituting the light emitting unit LSU also referred to as “alignment electrodes”
  • light emitting elements LD and/or first and second electrodes Connection electrodes CNE1 and CNE2 may be disposed.
  • connection electrodes CNE connection electrodes CNE
  • the substrate SUB constitutes a base member and may be a rigid or flexible substrate or film.
  • the substrate SUB may be a rigid substrate made of glass or tempered glass, a flexible substrate (or thin film) made of plastic or metal, or at least one insulating layer.
  • the material and/or physical properties of the substrate SUB are not particularly limited.
  • the substrate SUB may be substantially transparent.
  • substantially transparent may mean that light can be transmitted beyond a selected transmittance.
  • the substrate SUB may be translucent or opaque.
  • the substrate SUB may include a reflective material according to exemplary embodiments.
  • a first conductive layer C1 may be disposed on the substrate SUB.
  • the first conductive layer C1 may include the lower conductive layer BML of the transistor T and the first power source conductive layer PL2a.
  • the lower conductive layer BML and the first power supply conductive layer PL2a may be disposed on the same layer.
  • the lower conductive layer BML and the first power supply conductive layer PL2a may be simultaneously formed in the same process, but are not necessarily limited thereto.
  • the first power supply conductive layer PL2a may constitute the second power supply line PL2 described with reference to FIG. 7 and the like.
  • the first conductive layer C1 may include molybdenum (Mo), copper (Cu), aluminum (Al), chromium (Cr), gold (Au), titanium (Ti), nickel (Ni), neodymium (Nd), or indium tin. It may be formed as a single layer or multiple layers made of at least one of oxides (ITO) or an alloy thereof.
  • Mo molybdenum
  • Cu copper
  • Al aluminum
  • Cr chromium
  • Au gold
  • Ti titanium
  • Ni nickel
  • Nd neodymium
  • ITO oxides
  • a buffer layer BFL may be disposed on the first conductive layer C1.
  • the buffer layer BFL may prevent diffusion of impurities into circuit elements.
  • the buffer layer (BFL) may be composed of a single layer, but may also be composed of multiple layers of at least a double layer or more. When the buffer layer BFL is formed of multiple layers, each layer may be formed of the same material or different materials.
  • a semiconductor pattern SCP may be disposed on the buffer layer BFL.
  • the semiconductor pattern SCP may include a first region electrically contacting the first transistor electrode TE1, a second region electrically contacting the second transistor electrode TE2, and the first and second regions, respectively. It may include a channel region located between them.
  • one of the first and second regions may be a source region and the other may be a drain region.
  • the semiconductor pattern SCP may be formed of polysilicon, amorphous silicon, an oxide semiconductor, or the like.
  • the channel region of the semiconductor pattern SCP is a semiconductor pattern not doped with impurities and may be an intrinsic semiconductor, and the first and second regions of the semiconductor pattern SCP may be semiconductors doped with predetermined impurities.
  • a gate insulating layer GI may be disposed on the buffer layer BFL and the semiconductor pattern SCP.
  • the gate insulating layer GI may be disposed between the semiconductor pattern SCP and the gate electrode GE.
  • the gate insulating layer GI may be disposed between the buffer layer BFL and the second power supply conductive layer PL2b.
  • the gate insulating layer may be composed of a single layer or multiple layers, and includes silicon oxide (SiOx), silicon nitride (SiNx), silicon oxynitride (SiOxNy), aluminum nitride (AlNx), aluminum oxide (AlOx), zirconium It may include various kinds of inorganic materials including oxide (ZrOx), hafnium oxide (HfOx), or titanium oxide (TiOx).
  • a second conductive layer C2 may be disposed on the gate insulating layer GI.
  • the second conductive layer C2 may include the gate electrode GE of the transistor T and the second power supply conductive layer PL2b.
  • the gate electrode GE and the second power supply conductive layer PL2b may be disposed on the same layer.
  • the gate electrode GE and the second power supply conductive layer PL2b may be simultaneously formed in the same process, but are not necessarily limited thereto.
  • the gate electrode GE may overlap the semiconductor pattern SCP on the gate insulating layer GI in a third direction (Z-axis direction).
  • the second power conductive layer PL2b may overlap the first power conductive layer PL2a on the gate insulating layer GI in a third direction (Z-axis direction).
  • the second power supply conductive layer PL2b together with the first power supply conductive layer PL2a may constitute the second power supply line PL2 described with reference to FIG. 7 and the like.
  • the second conductive layer C2 includes titanium (Ti), copper (Cu), indium tin oxide (ITO), molybdenum (Mo), chromium (Cr), gold (Au), nickel (Ni), and neodymium (Nd). It may be formed of a single layer or multiple layers made of at least one or an alloy thereof. For example, the second conductive layer C2 may be formed of a multi-layer structure in which titanium (Ti), copper (Cu), and/or indium tin oxide (ITO) are sequentially or repeatedly stacked.
  • An interlayer insulating layer ILD may be disposed on the second conductive layer C2.
  • the interlayer insulating layer ILD may be disposed between the gate electrode GE and the first and second transistor electrodes TE1 and TE2.
  • the interlayer insulating layer ILD may be disposed between the second power supply conductive layer PL2b and the third power supply conductive layer PL2c.
  • the interlayer insulating layer may be composed of a single layer or multiple layers, and includes silicon oxide (SiOx), silicon nitride (SiNx), silicon oxynitride (SiOxNy), aluminum nitride (AlNx), aluminum oxide (AlOx), zirconium It may include various kinds of inorganic materials including oxide (ZrOx), hafnium oxide (HfOx), or titanium oxide (TiOx).
  • a third conductive layer C3 may be disposed on the interlayer insulating layer ILD.
  • the third conductive layer C3 may include the first and second transistor electrodes TE1 and TE2 of the transistor T and the third power source conductive layer PL2c.
  • the first and second transistor electrodes TE1 and TE2 and the third power conductive layer PL2c may be disposed on the same layer.
  • the first and second transistor electrodes TE1 and TE2 and the third power source conductive layer PL2c may be simultaneously formed in the same process, but are not necessarily limited thereto.
  • the first and second transistor electrodes TE1 and TE2 may be disposed to overlap the semiconductor pattern SCP in a third direction (Z-axis direction).
  • the first and second transistor electrodes TE1 and TE2 may be electrically connected to the semiconductor pattern SCP.
  • the first transistor electrode TE1 may be electrically connected to the first region of the semiconductor pattern SCP through a contact hole passing through the interlayer insulating layer ILD.
  • the second transistor electrode TE2 may be electrically connected to the second region of the semiconductor pattern SCP through a contact hole passing through the interlayer insulating layer ILD.
  • the second transistor electrode TE2 may be electrically connected to the lower conductive layer BML through a contact hole passing through the interlayer insulating layer ILD and the buffer layer BFL.
  • one of the first and second transistor electrodes TE1 and TE2 may be a source electrode and the other may be a drain electrode.
  • the third power supply conductive layer PL2c may overlap the first power supply conductive layer PL2a and/or the second power supply conductive layer PL2b in a third direction (Z-axis direction).
  • the third power supply conductive layer PL2c may be electrically connected to the first power supply conductive layer PL2a and/or the second power supply conductive layer PL2b.
  • the third power supply conductive layer PL2c may be electrically connected to the first power supply conductive layer PL2a through a contact hole penetrating the interlayer insulating layer ILD and the buffer layer BFL.
  • the third power supply conductive layer PL2c may be electrically connected to the second power supply conductive layer PL2b through a contact hole penetrating the interlayer insulating layer ILD.
  • the third power supply conductive layer PL2c together with the first power supply conductive layer PL2a and/or the second power supply conductive layer PL2b may constitute the second power supply line PL2 described with reference to FIG. 7 and the like.
  • the third conductive layer C3 is made of aluminum (Al), molybdenum (Mo), chromium (Cr), gold (Au), titanium (Ti), nickel (Ni), neodymium (Nd), or indium tin oxide (ITO). It may be formed of a single layer or multiple layers made of at least one or an alloy thereof.
  • a protective layer PSV may be disposed on the third conductive layer C3.
  • the protective layer (PSV) may be composed of a single layer or multiple layers, silicon oxide (SiOx), silicon nitride (SiNx), silicon oxynitride (SiOxNy), aluminum nitride (AlNx), aluminum oxide (AlOx), zirconium oxide (ZrOx), hafnium oxide (HfOx), or titanium oxide (TiOx).
  • a via layer VIA may be disposed on the passivation layer PSV.
  • the via layer VIA may be made of an organic material to flatten the lower step.
  • the via layer (VIA) may include acrylates resin, epoxy resin, phenolic resin, polyamides resin, polyimides resin, poly It may contain an organic material such as polyesters resin, polyphenylenesulfides resin, or benzocyclobutene (BCB).
  • the via layer VIA may include silicon oxide (SiOx), silicon nitride (SiNx), silicon oxynitride (SiOxNy), aluminum nitride (AlNx), aluminum oxide (AlOx), zirconium oxide (ZrOx) ), hafnium oxide (HfOx), or titanium oxide (TiOx).
  • First bank patterns BNP1 may be disposed on the via layer VIA.
  • the first bank patterns BNP1 may have various shapes according to exemplary embodiments.
  • the first bank patterns BNP1 may protrude from the substrate SUB in a third direction (Z-axis direction).
  • the first bank patterns BNP1 may be formed to have an inclined surface inclined at a selected angle with respect to the substrate SUB.
  • the first bank patterns BNP1 may have curved or stepped sidewalls.
  • the first bank patterns BNP1 may have a semicircular or semielliptical cross section.
  • Electrodes and insulating layers disposed on the first bank patterns BNP1 may have shapes corresponding to the first bank patterns BNP1.
  • the first and second electrodes ELT1 and ELT2 disposed on the first bank patterns BNP1 may include inclined surfaces or curved surfaces having shapes corresponding to the shapes of the first bank patterns BNP1.
  • the first bank patterns BNP1, along with the first and second electrodes ELT1 and ELT2 provided thereon direct light emitted from the light emitting elements LD toward the front surface of the sub-pixel PXL, for example
  • it may function as a reflective member that improves light emission efficiency of the display panel PNL by guiding it in the third direction (Z-axis direction).
  • the first bank patterns BNP1 may include at least one organic material and/or inorganic material.
  • the first bank patterns BNP1 may include acrylates resin, epoxy resin, phenolic resin, polyamides resin, or polyimides resin. , organic materials such as polyesters resin, polyphenylenesulfides resin, or benzocyclobutene (BCB).
  • the first bank patterns BNP1 may include silicon oxide (SiOx), silicon nitride (SiNx), silicon oxynitride (SiOxNy), aluminum nitride (AlNx), aluminum oxide (AlOx), zirconium It may include various kinds of inorganic materials including oxide (ZrOx), hafnium oxide (HfOx), or titanium oxide (TiOx).
  • a fourth conductive layer C4 may be disposed on the via layer VIA and the first bank patterns BNP1.
  • the fourth conductive layer C4 may include first and second electrodes ELT1 and ELT2.
  • the first and second electrodes ELT1 and ELT2 may be spaced apart from each other within the sub-pixel PXL.
  • the first and second electrodes ELT1 and ELT2 may be disposed on the same layer.
  • the first and second electrodes ELT1 and ELT2 may be simultaneously formed in the same process, but is not necessarily limited thereto.
  • the first electrode ELT1 may be electrically connected to the first transistor electrode TE1 of the transistor T through a contact hole passing through the via layer VIA and the passivation layer PSV.
  • the second electrode ELT2 may be electrically connected to the third power conductive layer PL2c through a contact hole passing through the via layer VIA and the passivation layer PSV.
  • the first and second electrodes ELT1 and ELT2 may receive alignment signals during the alignment of the light emitting devices LD. Accordingly, an electric field is formed between the first and second electrodes ELT1 and ELT2 so that the light emitting elements LD provided to each sub-pixel PXL are connected to the first and second electrodes ELT1 and ELT2. can be sorted between
  • the fourth conductive layer C4 may include at least one conductive material.
  • the fourth conductive layer C4 may include silver (Ag), magnesium (Mg), aluminum (Al), platinum (Pt), palladium (Pd), gold (Au), nickel (Ni), or neodymium (Nd).
  • At least one of various metal materials including iridium (Ir), chromium (Cr), titanium (Ti), molybdenum (Mo), copper (Cu), etc.
  • ITO indium tin oxide
  • ITO indium conductive oxide
  • IZO zinc oxide
  • ITZO indium tin zinc oxide
  • AZO aluminum zinc oxide
  • GZO gallium zinc oxide
  • ZTO zinc tin oxide
  • GTO gallium tin oxide
  • PEDOT PEDOT It may include at least one conductive material among the same conductive polymers, but is not necessarily limited thereto.
  • a first insulating layer INS1 may be disposed on the fourth conductive layer C4.
  • the first insulating layer INS1 may include a single layer or multiple layers, and may include silicon oxide (SiOx), silicon nitride (SiNx), silicon oxynitride (SiOxNy), aluminum nitride (AlNx), aluminum oxide (AlOx), It may include various types of inorganic materials including zirconium oxide (ZrOx), hafnium oxide (HfOx), or titanium oxide (TiOx).
  • a second bank pattern BNP2 may be disposed on the first insulating layer INS1.
  • the second bank pattern BNP2 may form a dam structure defining a light emitting area to which the light emitting elements LD are to be supplied. For example, a desired type and/or amount of light emitting element ink may be supplied to the region partitioned by the second bank pattern BNP2.
  • the second bank pattern BNP2 is made of acrylates resin, epoxy resin, phenolic resin, polyamides resin, polyimides resin, or polyester. It may contain an organic material such as polyesters resin, polyphenylenesulfides resin, or benzocyclobutene (BCB). However, it is not necessarily limited thereto, and the second bank pattern BNP2 may include silicon oxide (SiOx), silicon nitride (SiNx), silicon oxynitride (SiOxNy), aluminum nitride (AlNx), aluminum oxide (AlOx), or zirconium oxide. (ZrOx), hafnium oxide (HfOx), or titanium oxide (TiOx).
  • the second bank pattern BNP2 may include at least one light-blocking and/or reflective material. Accordingly, light leakage between adjacent sub-pixels PXL may be prevented.
  • the second bank pattern BNP2 may include at least one black matrix material and/or color filter material.
  • the second bank pattern BNP2 may be formed as a black opaque pattern capable of blocking transmission of light.
  • a reflective film or the like, not shown, may be formed on a surface (eg, a sidewall) of the second bank pattern BNP2 to increase light efficiency of each sub-pixel PXL.
  • Light emitting elements LD may be disposed on the first insulating layer INS1.
  • the light emitting elements LD may be disposed between the first and second electrodes ELT1 and ELT2 on the first insulating layer INS1.
  • the light emitting elements LD may be supplied to each sub-pixel PXL through an inkjet printing method in a form dispersed in the light emitting element ink.
  • the light emitting elements LD may be dispersed in a volatile solvent and provided to each sub-pixel PXL. Subsequently, when an alignment signal is supplied to the first and second electrodes ELT1 and ELT2, an electric field is formed between the first and second electrodes ELT1 and ELT2 to form the first and second electrodes ELT1 and ELT2.
  • the light emitting elements LD may be aligned. After the light emitting elements LD are aligned, the light emitting elements LD may be stably arranged between the first and second electrodes ELT1 and ELT2 by evaporating the solvent or removing the solvent. there is.
  • a second insulating layer INS2 may be disposed on the first insulating layer INS1 and the light emitting elements LD.
  • the second insulating layer INS2 is partially provided on the first insulating layer INS1 and the light emitting elements LD, and the first and second ends EP1, EP2) can be exposed.
  • the second insulating layer INS2 is formed on the light emitting elements LD after the alignment of the light emitting elements LD is completed, it is possible to prevent the light emitting elements LD from being separated from the aligned position.
  • the first and second connection electrodes CNE1 and CNE2 to be described later may be stably separated by forming the second insulating layer INS2 on the light emitting elements LD.
  • the second insulating layer INS2 may be composed of a single layer or multiple layers, and may include silicon oxide (SiOx), silicon nitride (SiNx), silicon oxynitride (SiOxNy), aluminum nitride (AlNx), aluminum oxide (AlOx), It may include various types of inorganic materials including zirconium oxide (ZrOx), hafnium oxide (HfOx), or titanium oxide (TiOx).
  • First and second connection electrodes CNE1 and CNE2 may be disposed on the first and second end portions EP1 and EP2 of the light emitting devices LD exposed by the second insulating layer INS2, respectively. .
  • the first connection electrode CNE1 is directly disposed on the first end EP1 of the light emitting elements LD, and may electrically contact the first end EP1 of the light emitting elements LD.
  • the second connection electrode CNE2 is directly disposed on the second end EP2 of the light emitting elements LD, and may electrically contact the second end EP2 of the light emitting elements LD.
  • the first connection electrode CNE1 may be electrically connected to the first electrode ELT1 through the second insulating layer INS2 and the contact hole penetrating the first insulating layer INS1.
  • the second connection electrode CNE2 may be electrically connected to the second electrode ELT2 through a contact hole penetrating the second insulating layer INS2 and the first insulating layer INS1.
  • the first and second connection electrodes CNE1 and CNE2 may be disposed on the same layer.
  • the first and second connection electrodes CNE1 and CNE2 may include a fifth conductive layer C5.
  • the first and second connection electrodes CNE1 and CNE2 may be simultaneously formed in the same process, but are not necessarily limited thereto.
  • the first and second connection electrodes CNE1 and CNE2 may be disposed on different layers.
  • the first connection electrode CNE1 may include the fifth conductive layer C5
  • the second connection electrode CNE2 may include the sixth conductive layer C6.
  • a third insulating layer INS3 may be further disposed between the fifth conductive layer C5 and the sixth conductive layer C6.
  • the third insulating layer INS3 covers the first connection electrode CNE1 formed of the fifth conductive layer C5, but may expose the second ends EP2 of the light emitting elements LD.
  • a second connection electrode CNE2 made of the sixth conductive layer C6 may be disposed on the second end EP2 of the light emitting element LD exposed by the third insulating layer INS3.
  • the third insulating layer INS3 when the third insulating layer INS3 is disposed between the first and second connection electrodes CNE1 and CNE2 made of different conductive layers, the first and second connection electrodes CNE1 and CNE2 are Since it can be stably separated by the third insulating layer INS3 , electrical stability between the first and second ends EP1 and EP2 of the light emitting devices LD can be secured.
  • the fifth conductive layer C5 and/or the sixth conductive layer C6 may be made of various transparent conductive materials.
  • the fifth conductive layer C5 and/or the sixth conductive layer C6 may include indium tin oxide (ITO), indium zinc oxide (IZO), indium tin zinc oxide (ITZO), aluminum zinc oxide (AZO), It may include at least one of various transparent conductive materials including gallium zinc oxide (GZO), zinc tin oxide (ZTO), or gallium tin oxide (GTO).
  • the fifth conductive layer C5 and/or the sixth conductive layer C6 may be substantially transparent or translucent and may satisfy a selected light transmittance. Accordingly, the light emitted from the first and second end portions EP1 and EP2 of the light emitting devices LD passes through the first and second connection electrodes CNE1 and CNE2 to the outside of the display panel PNL. can be released as
  • the third insulating layer INS3 may be composed of a single layer or multiple layers, and may include silicon oxide (SiOx), silicon nitride (SiNx), silicon oxynitride (SiOxNy), aluminum nitride (AlNx), aluminum oxide (AlOx), It may include various types of inorganic materials including zirconium oxide (ZrOx), hafnium oxide (HfOx), or titanium oxide (TiOx).
  • 10 and 11 are cross-sectional views illustrating first to third sub-pixels according to an exemplary embodiment. 10 and 11 show a bank BNK, a color conversion layer CCL, and/or a color filter layer CFL provided on the light emitting element layer EL of the sub-pixel PXL described with reference to FIGS. 8 and 9 . ) and the like.
  • the bank BNK may be disposed on the light emitting element layers EL of the first to third sub-pixels PXL1 , PXL2 , and PXL3 .
  • the bank BNK is disposed between the first to third sub-pixels PXL1 , PXL2 , and PXL3 and includes an opening overlapping the first to third sub-pixels PXL1 , PXL2 , and PXL3 , respectively. can do.
  • the opening of the bank BNK may overlap the first to third sub-pixels PXL1 , PXL2 , and PXL3 on a plane, respectively.
  • the opening of the bank BNK may provide a space in which the color conversion layer CCL can be provided.
  • the bank (BNK) is composed of acrylates resin, epoxy resin, phenolic resin, polyamides resin, polyimides resin, polyesters resin), polyphenylenesulfides resin, or benzocyclobutene (BCB).
  • the bank BNK includes silicon oxide (SiOx), silicon nitride (SiNx), silicon oxynitride (SiOxNy), aluminum nitride (AlNx), aluminum oxide (AlOx), and zirconium oxide (ZrOx). , hafnium oxide (HfOx), or titanium oxide (TiOx).
  • the bank BNK may include at least one light-blocking and/or reflective material. Accordingly, light leakage between adjacent sub-pixels PXL may be prevented.
  • the bank BNK may include at least one black matrix material and/or color filter material.
  • the bank BNK may be formed in a black opaque pattern capable of blocking light.
  • a reflective film (not shown) may be formed on a surface (eg, a sidewall) of the bank BNK to increase light efficiency of each sub-pixel PXL.
  • the color conversion layer CCL may be disposed on the light emitting device layer EL including the light emitting devices LD in the opening of the bank BNK.
  • the color conversion layer CCL includes the first color conversion layer CCL1 disposed on the first sub-pixel PXL1, the second color conversion layer CCL2 disposed on the second sub-pixel PXL2, and the third sub-pixel A scattering layer (LSL) disposed on (PXL3) may be included.
  • the first to third sub-pixels PXL1 , PXL2 , and PXL3 may include light emitting elements LD emitting light of the same color as each other.
  • the first to third sub-pixels PXL1 , PXL2 , and PXL3 may include light emitting elements LD emitting light of a third color (eg, blue light).
  • a color conversion layer (CCL) including color conversion particles is disposed on each of the first to third sub-pixels PXL1 , PXL2 , and PXL3 to display a full-color image.
  • the first color conversion layer CCL1 may include first color conversion particles that convert light of a third color emitted from the light emitting device LD into light of a first color.
  • the first color conversion layer CCL1 may include a plurality of first quantum dots QD1 dispersed in a selected matrix material such as a base resin.
  • the first color conversion layer CCL1 when the light emitting element LD is a blue light emitting element emitting blue light and the first sub-pixel PXL1 is a red pixel, the first color conversion layer CCL1 emits light from the blue light emitting element.
  • a first quantum dot QD1 that converts blue light into red light may be included.
  • the first quantum dot QD1 may absorb blue light and emit red light by shifting a wavelength according to an energy transition.
  • the first color conversion layer CCL1 when the first sub-pixel PXL1 is a pixel of a different color, the first color conversion layer CCL1 may include a first quantum dot QD1 corresponding to the color of the first sub-pixel PXL1. .
  • the second color conversion layer CCL2 may include second color conversion particles that convert light of a third color emitted from the light emitting device LD into light of a second color.
  • the second color conversion layer CCL2 may include a plurality of second quantum dots QD2 dispersed in a selected matrix material such as a base resin.
  • the second color conversion layer CCL2 when the light emitting element LD is a blue light emitting element emitting blue light and the second sub-pixel PXL2 is a green pixel, the second color conversion layer CCL2 emits light from the blue light emitting element.
  • a second quantum dot QD2 that converts blue light into green light may be included.
  • the second quantum dot QD2 may emit green light by absorbing blue light and shifting a wavelength according to an energy transition.
  • the second sub-pixel PXL2 is a pixel of a different color
  • the second color conversion layer CCL2 may include the second quantum dot QD2 corresponding to the color of the second sub-pixel PXL2. .
  • blue light having a relatively short wavelength in the visible ray region is incident to the first quantum dot QD1 and the second quantum dot QD2, respectively, so that the first quantum dot QD1 and the second quantum dot (QD2) can increase the absorption coefficient. Accordingly, efficiency of light emitted from the first sub-pixel PXL1 and the second sub-pixel PXL2 may be finally improved and excellent color reproducibility may be secured.
  • the light emitting units LSU of the first to third sub-pixels PXL1 , PXL2 , and PXL3 are configured using the same color light emitting elements LD (eg, blue light emitting elements), so that the display device Manufacturing efficiency can be increased.
  • the scattering layer LSL may be provided to efficiently use light of the third color (or blue) emitted from the light emitting device LD.
  • the scattering layer LSL efficiently absorbs the light emitted from the light emitting element LD.
  • At least one type of scattering body (SCT) may be included for use.
  • the scattering layer (LSL) may include a plurality of scatterers (SCT) dispersed in a selected matrix material such as a base resin or the like.
  • the scattering layer (LSL) may include a scattering material (SCT) such as silica, but the constituent material of the scattering material (SCT) is not limited thereto.
  • the scattering body SCT is not disposed only in the third sub-pixel PXL3, and may be selectively included in the first color conversion layer CCL1 or the second color conversion layer CCL2.
  • the scattering layer (LSL) made of a transparent polymer may be provided by omitting the scattering body (SCT).
  • a first capping layer CP1 may be disposed on the color conversion layer CCL.
  • the first capping layer CP1 may be provided over the first to third sub-pixels PXL1 , PXL2 , and PXL3 .
  • the first capping layer CP1 may cover the color conversion layer CCL.
  • the first capping layer CP1 may prevent impurities such as moisture or air from penetrating from the outside to damage or contaminate the color conversion layer CCL.
  • the first capping layer CP1 is an inorganic layer, and includes silicon nitride (SiNx), aluminum nitride (AlNx), titanium nitride (TiNx), silicon oxide (SiOx), aluminum oxide (AlOx), titanium oxide (TiOx), silicon oxide It may be made of oxide (SiOxCy) or silicon oxynitride (SiOxNy).
  • An optical layer OPL may be disposed on the first capping layer CP1.
  • the optical layer OPL may be provided over the first to third sub-pixels PXL1 , PXL2 , and PXL3 .
  • the optical layer OPL may serve to improve light extraction efficiency by recycling light provided from the color conversion layer CCL by total internal reflection.
  • the optical layer OPL may have a relatively low refractive index compared to the color conversion layer CCL.
  • the color conversion layer CCL may have a refractive index of about 1.6 to about 2.0
  • the optical layer OPL may have a refractive index of about 1.1 to about 1.3, but are not limited thereto.
  • the optical layer OPL may include a base resin and hollow particles dispersed in the base resin.
  • the hollow particles may include hollow silica particles.
  • the hollow particles may be pores formed by porogen, but are not necessarily limited thereto.
  • the optical layer OPL may include at least one of zinc oxide (ZnO) particles, titanium dioxide (TiO 2 ) particles, and nano silicate particles, but is not necessarily limited thereto.
  • a second capping layer CP2 may be disposed on the optical layer OPL.
  • the second capping layer CP2 may be provided over the first to third sub-pixels PXL1 , PXL2 , and PXL3 .
  • the second capping layer CP2 may cover the optical layer OPL.
  • the second capping layer CP2 may prevent impurity such as moisture or air from penetrating from the outside to damage or contaminate the optical layer OPL.
  • the second capping layer CP2 is an inorganic layer, and includes silicon nitride (SiNx), aluminum nitride (AlNx), titanium nitride (TiNx), silicon oxide (SiOx), aluminum oxide (AlOx), titanium oxide (TiOx), silicon oxide It may be made of oxide (SiOxCy) or silicon oxynitride (SiOxNy).
  • An organic layer OL may be disposed on the second capping layer CP2.
  • the organic layer OL may be provided over the first to third sub-pixels PXL1 , PXL2 , and PXL3 .
  • the organic layer (OL) is composed of acrylates resin, epoxy resin, phenolic resin, polyamides resin, polyimide resin, or polyesters. resin), polyphenylenesulfides resin, or benzocyclobutene (BCB).
  • At least one of the optical layer OPL and the organic layer OL may include the recessed patterns RP formed in the above-described recessed portion RA.
  • shrinkage stress may be dispersed during deformation of the optical layer OPL and/or the organic layer OL.
  • the reliability of the display panel PNL can be improved by minimizing the warpage.
  • the optical layer OPL and the organic layer OL may include recessed patterns RP formed in the recessed portion RA.
  • the recessed patterns RP may be formed by partially removing the optical layer OPL and the organic layer OL from the recessed portion RA.
  • the depth of the depression patterns RP in the third direction (Z-axis direction) is 25% to 55% of the thickness of the optical layer OPL and the organic layer OL in the third direction (Z-axis direction). It may be, but is not necessarily limited thereto.
  • only the organic layer OL may include recessed patterns RP formed in the recessed portion RA.
  • the recessed patterns RP may be formed by partially removing the organic layer OL from the recessed portion RA.
  • the depth of the depression patterns RP in the third direction (Z-axis direction) may be 25% to 55% of the thickness of the organic layer OL in the third direction (Z-axis direction). It is not limited.
  • the depth of the depression patterns RP in the third direction (Z-axis direction) may be variously changed within a range capable of dispersing shrinkage stress of the optical layer OPL or organic layer OL.
  • a third capping layer CP3 may be disposed in the recessed patterns RP.
  • the third capping layer CP3 may be disposed between the first to third sub-pixels PXL1 , PXL2 , and PXL3 .
  • the third capping layer CP3 may not overlap the first to third sub-pixels PXL1 , PXL2 , and PXL3 in plan view, but is not necessarily limited thereto.
  • the third capping layer CP3 is an inorganic layer, and includes silicon nitride (SiNx), aluminum nitride (AlNx), titanium nitride (TiNx), silicon oxide (SiOx), aluminum oxide (AlOx), titanium oxide (TiOx), silicon oxide It may be made of oxide (SiOxCy) or silicon oxynitride (SiOxNy). Depending on the embodiment, the third capping layer CP3 may be omitted.
  • a color filter layer (CFL) may be disposed on the organic layer (OL).
  • the color filter layer CFL may include color filters CF1 , CF2 , and CF3 corresponding to the color of each sub-pixel PXL. Since the color filters CF1 , CF2 , and CF3 corresponding to the respective colors of the first to third sub-pixels PXL1 , PXL2 , and PXL3 are disposed, a full-color image may be displayed.
  • the color filter layer CFL is disposed on the first color filter CF1 and the second sub-pixel PXL2 to selectively transmit light emitted from the first sub-pixel PXL1 by being disposed on the first sub-pixel PXL1.
  • the second color filter CF2 selectively transmits light emitted from the second sub-pixel PXL2 and disposed on the third sub-pixel PXL3 to selectively transmit light emitted from the third sub-pixel PXL3.
  • a third color filter CF3 may be included.
  • the first color filter CF1 , the second color filter CF2 , and the third color filter CF3 may be a red color filter, a green color filter, and a blue color filter, respectively, but are not necessarily limited thereto. no.
  • any color filter among the first color filter CF1, the second color filter CF2, and the third color filter CF3, or generically referring to two or more types of color filters a "color filter” (CF)” or “color filters (CF)”.
  • the first color filter CF1 overlaps the light emitting element layer EL (or light emitting element LD) and the first color conversion layer CCL1 of the first sub-pixel PXL1 in a third direction (Z-axis direction). can do.
  • the first color filter CF1 may include a color filter material that selectively transmits light of a first color (or red). For example, when the first sub-pixel PXL1 is a red pixel, the first color filter CF1 may include a red color filter material.
  • the second color filter CF2 overlaps the light emitting element layer EL (or light emitting element LD) and the second color conversion layer CCL2 of the second sub-pixel PXL2 in a third direction (Z-axis direction). can do.
  • the second color filter CF2 may include a color filter material that selectively transmits light of a second color (or green). For example, when the second sub-pixel PXL2 is a green pixel, the second color filter CF2 may include a green color filter material.
  • the third color filter CF3 may overlap the light emitting element layer EL (or light emitting element LD) and the scattering layer LSL of the third sub-pixel PXL3 in a third direction (Z-axis direction). .
  • the third color filter CF3 may include a color filter material that selectively transmits light of a third color (or blue). For example, when the third sub-pixel PXL3 is a blue pixel, the third color filter CF3 may include a blue color filter material.
  • a light blocking layer BM may be further disposed between the first to third color filters CF1 , CF2 , and CF3 .
  • the light blocking layer BM may include the first to third color filters.
  • the material of the light blocking layer BM is not particularly limited and may be composed of various light blocking materials.
  • the light blocking layer BM may be implemented by stacking the first to third color filters CF1 , CF2 , and CF3 on each other.
  • An overcoat layer OC may be disposed on the color filter layer CFL.
  • the overcoat layer OC may be provided over the first to third sub-pixels PXL1 , PXL2 , and PXL3 .
  • the overcoat layer OC may cover lower members including the color filter layer CFL.
  • the overcoat layer OC may prevent penetration of moisture or air into the aforementioned lower member.
  • the overcoat layer OC may protect the aforementioned lower member from foreign substances such as dust.
  • the overcoat layer (OC) may include acrylates resin, epoxy resin, phenolic resin, polyamides resin, polyimide resin, or polyester resin. (polyesters resin), polyphenylenesulfides resin, or benzocyclobutene (BCB). However, it is not necessarily limited thereto, and the overcoat layer OC may include silicon oxide (SiOx), silicon nitride (SiNx), silicon oxynitride (SiOxNy), aluminum nitride (AlNx), aluminum oxide (AlOx), zirconium oxide ( ZrOx), hafnium oxide (HfOx), or titanium oxide (TiOx).
  • the deformation of the optical layer OPL and/or the organic layer OL occurs during deformation. Since the shrinkage stress can be dispersed, the reliability of the display panel PNL can be improved by minimizing warpage.
  • FIG. 12 is a schematic cross-sectional view illustrating first to third sub-pixels according to another exemplary embodiment.
  • the present embodiment is similar to the embodiments of FIGS. 1 to 11 in that the color conversion layer (CCL), the optical layer (OPL), and/or the organic layer (OL) are disposed within the opening of the bank (BNK). is distinguished from
  • the bank BNK is disposed between the first to third sub-pixels PXL1 , PXL2 , and PXL3 and has an opening overlapping the first to third sub-pixels PXL1 , PXL2 , and PXL3 , respectively.
  • can include The color conversion layer CCL, the optical layer OPL, and/or the organic layer OL may be disposed in the opening of the bank BNK.
  • the bank BNK may serve to separate the color conversion layer CCL, the optical layer OPL, and/or the organic layer OL of each of the first to third sub-pixels PXL1 , PXL2 , and PXL3 . .
  • the planar bank BNK may separate a part of the optical layer OPL overlapping the first sub-pixel PXL1 from a part of the optical layer OPL overlapping the second sub-pixel PXL2 .
  • the bank BNK may separate a portion of the organic layer OL overlapping the first and second sub-pixels PXL1 and PXL2 , respectively.
  • the bank BNK may separate portions of the optical layer OPL and the organic layer OL overlapping the second and third sub-pixels PXL2 and PXL3 , respectively.
  • the color conversion layer CCL may be disposed on the light emitting device layer EL including the light emitting devices LD in the opening of the bank BNK.
  • the optical layer OPL may be disposed on the color conversion layer CCL in the opening of the bank BNK.
  • the organic layer OL may be disposed on the optical layer OPL in the opening of the bank BNK.
  • the height of the bank BNK of the first area (A1 in FIG. 3 ) in the third direction (Z-axis direction) is equal to the height of the bank BNK in the third direction (Z-axis direction) of the second area (A2 in FIG. 3 ).
  • axial direction) height For example, the height of the bank BNK of the first area A1 in the third direction (Z-axis direction) may be smaller than the height of the bank BNK of the second area A2 in the third direction (Z-axis direction).
  • the height of the bank BNK of the first area A1 in the third direction is equal to the height of the bank BNK of the second area A2 in the third direction (Z-axis direction).
  • It may be formed substantially equal to the height of.
  • a first capping layer CP1 may be disposed between the color conversion layer CCL and the optical layer OPL.
  • a second capping layer CP2 may be disposed between the optical layer OPL and the organic layer OL.
  • the first capping layer CP1 and/or the second capping layer CP2 may be provided over the first to third sub-pixels PXL1 , PXL2 , and PXL3 .
  • 13 to 16 are schematic cross-sectional views illustrating a method of manufacturing a display device according to an exemplary embodiment. 13 to 16 are schematic cross-sectional views for explaining a manufacturing method of the display device of FIG. 10 . Substantially the same components as those in FIG. 10 are denoted by the same reference numerals, and detailed reference numerals are omitted.
  • banks BNK are first formed, and a color conversion layer CCL is formed between the banks BNK.
  • the bank BNK may be formed on the light emitting element layer EL of the sub-pixels PXL.
  • the bank BNK is formed between the first to third sub-pixels PXL1 , PXL2 , and PXL3 and may include openings overlapping the first to third sub-pixels PXL1 , PXL2 , and PXL3 , respectively. .
  • the color conversion layer CCL may be formed in the opening of the bank BNK.
  • the first color conversion layer CCL1 may be formed in the opening of the bank BNK of the first sub-pixel PXL1.
  • the second color conversion layer CCL2 may be formed in the opening of the bank BNK of the second sub-pixel PXL2.
  • the scattering layer LSL may be formed in the opening of the bank BNK of the third sub-pixel PXL3.
  • a first capping layer CP1 , an optical layer OPL, a second capping layer CP2 , and/or an organic layer OL are then formed.
  • the first capping layer CP1 , the optical layer OPL, the second capping layer CP2 , and/or the organic layer OL may be sequentially formed on the bank BNK and the color conversion layer CCL.
  • the first capping layer CP1, the optical layer OPL, the second capping layer CP2, and/or the organic layer OL may be formed over the first to third sub-pixels PXL1, PXL2, and PXL3. there is.
  • recessed patterns RP are then formed on the recessed portion RA.
  • the recessed portion RA may be located at a boundary between the first to third sub-pixels PXL1 , PXL2 , and PXL3 .
  • the depression patterns RP may be formed by partially removing the optical layer OPL and/or the organic layer OL.
  • the process of forming the depression patterns RP includes dry etching, wet etching, reactive ion etching (RIE), and inductively coupled plasma reactive ion etching.
  • Reactive ion etching, ICP-RIE may be by a conventional etching process, but is not necessarily limited thereto.
  • a third capping layer CP3 is formed in the recessed patterns RP.
  • the third capping layer CP3 may be partially provided only inside the recessed patterns RP.
  • the third capping layer CP3 may be formed only in the depression RA between the first to third sub-pixels PXL1 , PXL2 , and PXL3 .
  • the display device of FIG. 10 may be completed by forming a color filter layer (CFL).
  • the color filter layer CFL includes a first color filter CF1 formed on the first sub-pixel PXL1, a second color filter CF2 formed on the second sub-pixel PXL2, and a third sub-pixel PXL3.
  • a third color filter CF3 may be included.
  • a light blocking layer BM may be disposed between the first to third sub-pixels PXL1 , PXL2 , and PXL3 .
  • the recessed patterns RP are formed in the optical layer OPL and/or the organic layer OL, shrinkage stress occurs during the deformation of the optical layer OPL and/or the organic layer OL. Since may be dispersed, the reliability of the display panel PNL may be improved by minimizing warpage.

Abstract

표시 장치는 발광 소자들이 배치된 화소들; 상기 화소들의 상기 발광 소자들 상에 배치된 컬러 변환층, 상기 컬러 변환층 상에 배치된 광학층, 및 상기 광학층 상에 배치된 유기층을 포함하며, 상기 광학층 및 상기 유기층 중 적어도 하나는 상기 화소들 사이에 배치된 함몰 패턴들을 포함한다.

Description

표시 장치
본 발명은 표시 장치에 관한 것이다.
표시 장치에 관한 관심이 고조됨에 따라 표시 장치에 대한 연구 개발이 지속적으로 이루어지고 있다.
본 발명이 해결하고자 하는 과제는 휨(warpage)을 최소화하여 표시 장치의 신뢰성을 향상시키는 것이다.
본 발명의 과제는 이상의 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치는 발광 소자들이 배치된 화소들; 상기 화소들의 상기 발광 소자들 상에 배치된 컬러 변환층, 상기 컬러 변환층 상에 배치된 광학층, 및 상기 광학층 상에 배치된 유기층을 포함하며, 상기 광학층 및 상기 유기층 중 적어도 하나는 상기 화소들 사이에 배치된 함몰 패턴들을 포함한다.
상기 표시 장치는 상기 컬러 변환층과 상기 광학층 사이에 배치된 제1 캡핑층, 및 상기 광학층과 상기 유기층 사이에 배치된 제2 캡핑층을 더 포함할 수 있다.
상기 표시 장치는 상기 함몰 패턴들 내에 배치된 제3 캡핑층을 더 포함할 수 있다.
상기 제3 캡핑층은 상기 화소들과 평면상 비중첩할 수 있다.
상기 표시 장치는 중앙부, 및 상기 중앙부를 둘러싸는 외곽부를 더 포함하고, 상기 중앙부에 배치된 상기 함몰 패턴들의 단위 면적당 개수는 상기 외곽부에 배치된 상기 함몰 패턴들의 단위 면적당 개수보다 적을 수 있다.
상기 표시 장치는 중앙부, 및 상기 중앙부를 둘러싸는 외곽부를 더 포함하고, 상기 중앙부에 배치된 상기 함몰 패턴들의 깊이는 상기 외곽부에 배치된 상기 함몰 패턴들의 깊이보다 작을 수 있다.
상기 표시 장치는 상기 화소들 사이에 배치된 뱅크들을 더 포함하고, 상기 컬러 변환층은 상기 뱅크 사이에 배치될 수 있다.
상기 표시 장치는 상기 유기층 상에 배치된 컬러 필터층을 더 포함할 수 있다.
상기 광학층의 굴절률은 약 1.1 내지 약 1.3 일 수 있다.
상기 광학층은 중공 입자를 포함할 수 있다.
상기 과제를 해결하기 위한 다른 실시예에 따른 표시 장치는 화소들; 상기 화소들과 평면상 중첩하는 개구부를 포함하는 뱅크, 상기 화소들에 배치된 발광 소자들, 상기 발광 소자들 상에 배치된 컬러 변환층, 상기 컬러 변환층 상에 배치된 광학층, 및 상기 광학층 상에 배치된 유기층을 포함하며, 상기 컬러 변환층, 상기 광학층, 및 상기 유기층은 상기 뱅크의 상기 개구부 내에 배치된다.
상기 화소들은 각각 제1 서브 화소 및 제2 서브 화소를 포함하고, 상기 뱅크는 상기 제1 서브 화소와 상기 제2 서브 화소 사이에 배치될 수 있다.
상기 제1 서브 화소와 평면상 중첩하는 상기 광학층의 일부는 상기 뱅크에 의해 상기 제2 서브 화소와 평면상 중첩하는 상기 광학층의 일부와 분리될 수 있다.
상기 제1 서브 화소와 평면상 중첩하는 상기 유기층의 일부는 상기 뱅크에 의해 상기 제2 서브 화소와 평면상 중첩하는 상기 유기층의 일부와 분리될 수 있다.
상기 표시 장치는 상기 컬러 변환층과 상기 광학층 사이에 배치된 제1 캡핑층, 및 상기 광학층과 상기 유기층 사이에 배치된 제2 캡핑층을 더 포함할 수 있다.
상기 제1 캡핑층 또는 상기 제2 캡핑층은 상기 제1 서브 화소와 상기 제2 서브 화소에 배치될 수 있다.
상기 표시 장치는 중앙부, 및 상기 중앙부를 둘러싸는 외곽부를 더 포함하고, 상기 중앙부에 배치된 상기 뱅크의 높이는 상기 외곽부에 배치된 상기 뱅크의 높이보다 작을 수 있다.
상기 표시 장치는 상기 발광 소자들의 제1 단부와 전기적으로 연결된 제1 전극, 및 상기 발광 소자들의 제2 단부와 전기적으로 연결된 제2 전극을 더 포함할 수 있다.
상기 표시 장치는 상기 유기층 상에 배치된 컬러 필터층을 더 포함할 수 있다.
상기 표시 장치는 상기 컬러 필터층 상에 배치된 오버 코트층을 더 포함할 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 실시예에 의하면, 광학층 및/또는 유기층에 함몰 패턴들이 형성되어 광학층 및/또는 유기층이 변형되는 과정에서 수축 스트레스가 분산될 수 있다. 따라서, 휨을 최소화하여 표시 패널의 신뢰성을 향상시킬 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1 및 도 2는 일 실시예에 따른 발광 소자를 나타내는 개략적인 사시도 및 개략적인 단면도이다.
도 3은 일 실시예에 따른 표시 장치를 나타내는 개략적인 평면도이다.
도 4 내지 도 6은 일 실시예에 따른 서브 화소들을 나타내는 개략적인 평면도들이다.
도 7은 일 실시예에 따른 서브 화소를 나타내는 등가 회로의 개략도이다.
도 8 및 도 9는 일 실시예에 따른 서브 화소를 나타내는 개략적인 단면도들이다.
도 10 및 도 11은 일 실시예에 따른 제1 내지 제3 서브 화소들을 나타내는 개략적인 단면도들이다.
도 12는 일 실시예에 따른 제1 내지 제3 서브 화소들을 나타내는 개략적인 단면도이다.
도 13 내지 도 16은 일 실시예에 따른 표시 장치의 제조 방법을 설명하기 공정 단계별 개략적인 단면도들이다.
본 발명은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하여 명확히 설명될 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있다. 오히려, 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 명세서 및 청구범위에서, "및/또는"이라는 용어는 그 의미 및 해석을 위해 "및"과 "또는"이라는 용어의 임의의 조합을 포함하도록 의도된다. 예를 들어, "A 및/또는 B"는 "A, B, 또는 A와 B"를 의미하는 것으로 이해될 수 있다. "및"과 "또는"이라는 용어는 접속 또는 접속적 의미로 사용될 수 있으며 "및/또는"과 등가인 것으로 이해될 수 있다.
본 명세서에 사용된 바와 같이, 단수형, "a", "an" 및 "the"은 문맥이 명백하게 달리 나타내지 않는 한 복수형도 포함하도록 의도된다.
명세서 및 청구범위에서 "~의 적어도 하나"라는 문구는 그 의미 및 해석을 위해 "~의 군에서 선택된 적어도 하나"의 의미를 포함하도록 의도된다. 예를 들어, "A와 B 중 적어도 하나"는 "A, B, 또는 A와 B"를 의미하는 것으로 이해될 수 있다.
본 명세서에 사용된 "약", "실질적으로" 또는 "대략"은 언급된 값을 포함하며, 측정 오류(즉, 측정 시스템의 한계)를 고려하여 통상의 기술자에 의해 결정된 특정 값에 대해 허용 가능한 편차 범위 내를 의미한다. 예를 들어, "약"은 하나 이상의 표준 편차 이내 또는 명시된 값의 ± 30%, 20%, 10%, 5% 이내를 의미할 수 있다.
본 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자에 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
"연결" 또는 "접속"이라 함은 물리적 및/또는 전기적인 연결 또는 접속을 포괄적으로 의미할 수 있다. 이는 직접적 또는 간접적인 연결 또는 접속과 일체형 또는 비일체형 연결 또는 접속을 포괄적으로 의미할 수 있다.
소자(elements) 또는 층이 다른 소자 또는 층의 "상(on)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성요소를 지칭한다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들에 대해 상세히 설명한다.
도 1 및 도 2는 일 실시예에 따른 발광 소자를 나타내는 개략적인 사시도 및 개략적인 단면도이다. 도 1 및 도 2에서는 기둥형 발광 소자(LD)를 도시하였으나, 발광 소자(LD)의 종류 및/또는 형상이 이에 한정되지는 않는다.
도 1 및 도 2를 참조하면, 발광 소자(LD)는 제1 반도체층(11), 활성층(12), 제2 반도체층(13), 및/또는 전극층(14)을 포함할 수 있다.
발광 소자(LD)는 일 방향을 따라 연장된 기둥 형상으로 형성될 수 있다. 발광 소자(LD)는 제1 단부(EP1)와 제2 단부(EP2)를 가질 수 있다. 발광 소자(LD)의 제1 단부(EP1)에는 제1 및 제2 반도체층들(11, 13) 중 하나가 배치될 수 있다. 발광 소자(LD)의 제2 단부(EP2)에는 제1 및 제2 반도체층들(11, 13) 중 나머지 하나가 배치될 수 있다. 예를 들어, 발광 소자(LD)의 제1 단부(EP1)에는 제1 반도체층(11)이 배치되고, 발광 소자(LD)의 제2 단부(EP2)에는 제2 반도체층(13)이 배치될 수 있다.
실시예에 따라, 발광 소자(LD)는 식각 방식 등을 통해 기둥 형상으로 제조된 발광 소자일 수 있다. 본 명세서에서, 기둥 형상이라 함은 원 기둥 또는 다각 기둥 등과 같이 종횡비가 1보다 큰 로드(rod) 형상, 또는 바(bar) 형상을 포괄하며, 그 단면의 형상이 한정되는 것은 아니다.
발광 소자(LD)는 나노미터 스케일 내지 마이크로미터 스케일(nanometer scale to micrometer scale) 정도로 작은 크기를 가질 수 있다. 일 예로, 발광 소자(LD)는 각각 나노미터 스케일 내지 마이크로미터 스케일 범위의 직경(D)(또는, 폭) 및/또는 길이(L)를 가질 수 있다. 다만, 발광 소자(LD)의 크기가 이에 제한되는 것은 아니며, 발광 소자(LD)를 이용한 발광 장치를 광원으로 이용하는 각종 장치, 일 예로 표시 장치 등의 설계 조건에 따라 발광 소자(LD)의 크기는 다양하게 변경될 수 있다.
제1 반도체층(11)은 제1 도전형의 반도체층일 수 있다. 예를 들어, 제1 반도체층(11)은 p형 반도체층을 포함할 수 있다. 일 예로, 제1 반도체층(11)은 InAlGaN, GaN, AlGaN, InGaN, 또는 AlN 중 적어도 하나의 반도체 재료를 포함하며, Mg 등과 같은 제1 도전형 도펀트가 도핑된 p형 반도체층을 포함할 수 있다. 다만, 제1 반도체층(11)을 구성하는 물질이 이에 한정되는 것은 아니며, 이외에도 다양한 물질이 제1 반도체층(11)을 구성할 수 있다.
활성층(12)은 제1 반도체층(11)과 제2 반도체층(13) 사이에 배치될 수 있다. 활성층(12)은 단일 우물 구조, 다중 우물 구조, 단일 양자 우물 구조, 다중 양자 우물(multi quantum well, MQW) 구조, 양자점 구조 또는 양자선 구조 중 어느 하나의 구조를 가질 수 있으나, 반드시 이에 제한되는 것은 아니다. 활성층(12)은 GaN, InGaN, InAlGaN, AlGaN, 또는 AlN 등을 포함할 수 있으며, 이외에도 다양한 물질이 활성층(12)을 구성할 수 있다.
발광 소자(LD)의 양단에 문턱 전압 이상의 전압을 인가하게 되면, 활성층(12)에서 전자-정공 쌍이 결합하면서 발광 소자(LD)가 발광하게 된다. 이러한 원리를 이용하여 발광 소자(LD)의 발광을 제어함으로써, 발광 소자(LD)를 표시 장치의 화소를 비롯한 다양한 발광 장치의 광원으로 이용할 수 있다.
제2 반도체층(13)은 활성층(12) 상에 배치되며, 제1 반도체층(11)과 상이한 타입의 반도체층을 포함할 수 있다. 제2 반도체층(13)은 n형 반도체층을 포함할 수 있다. 일 예로, 제2 반도체층(13)은 InAlGaN, GaN, AlGaN, InGaN, 또는 AlN 중 어느 하나의 반도체 재료를 포함하며, Si, Ge, Sn 등과 같은 제2 도전형 도펀트가 도핑된 n형 반도체층을 포함할 수 있다. 다만, 제2 반도체층(13)을 구성하는 물질이 이에 한정되는 것은 아니며, 이외에도 다양한 물질로 제2 반도체층(13)을 구성할 수 있다.
전극층(14)은 발광 소자(LD)의 제1 단부(EP1) 및/또는 제2 단부(EP2) 상에 배치될 수 있다. 도 2에서는 제1 반도체층(11) 상에 전극층(14)이 형성되는 경우를 예시하였으나, 반드시 이에 제한되는 것은 아니다. 예를 들어, 제2 반도체층(13) 상에 별도의 전극층이 더 배치될 수 있다.
전극층(14)은 투명한 금속 또는 투명한 금속 산화물을 포함할 수 있다. 일 예로, 전극층(14)은 인듐 주석 산화물(ITO), 인듐 아연 산화물(IZO), 및 아연 주석 산화물(ZTO) 중 적어도 하나를 포함할 수 있으나, 반드시 이에 제한되는 것은 아니다. 이와 같이, 전극층(14)이 투명한 금속 또는 투명한 금속 산화물로 이루어지는 경우, 발광 소자(LD)의 활성층(12)에서 생성된 광이 전극층(14)을 통과하여 발광 소자(LD)의 외부로 방출될 수 있다.
발광 소자(LD)의 표면 상에는 절연막(INF)이 제공될 수 있다. 절연막(INF)은 제1 반도체층(11), 활성층(12), 제2 반도체층(13), 및/또는 전극층(14)의 표면 상에 직접 배치될 수 있다. 절연막(INF)은 서로 다른 극성을 가지는 발광 소자(LD)의 제1 및 제2 단부들(EP1, EP2)을 노출할 수 있다. 실시예에 따라, 절연막(INF)은 발광 소자(LD)의 제1 및 제2 단부들(EP1, EP2)에 인접한 전극층(14) 및/또는 제2 반도체층(13)의 측부를 노출할 수 있다.
절연막(INF)은 활성층(12)이 제1 및 제2 반도체층들(11, 13) 외의 전도성 물질과 접촉하여 발생할 수 있는 전기적 단락을 방지할 수 있다. 절연막(INF)은 발광 소자들(LD)의 표면 결함을 최소화하여 발광 소자들(LD)의 수명 및 발광 효율을 향상시킬 수 있다.
절연막(INF)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 질화물(AlNx), 알루미늄 산화물(AlOx), 지르코늄 산화물(ZrOx), 하프늄 산화물(HfOx), 또는 티타늄 산화물(TiOx) 중 적어도 하나를 포함할 수 있다. 예를 들어, 절연막(INF)은 이중층으로 구성되며, 상기 이중층을 구성하는 각 층은 서로 상이한 물질을 포함할 수 있다. 일 예로, 절연막(INF)은 알루미늄 산화물(AlOx)과 실리콘 산화물(SiOx)로 구성된 이중층으로 구성될 수 있으나, 반드시 이에 제한되는 것은 아니다. 실시예에 따라, 절연막(INF)은 생략될 수도 있다.
상술한 발광 소자(LD)를 포함한 발광 장치는 표시 장치를 비롯하여 광원을 필요로 하는 다양한 종류의 장치에서 이용될 수 있다. 예를 들어, 표시 패널의 각 화소 내에 발광 소자들(LD)을 배치하고, 발광 소자들(LD)을 각 화소의 광원으로 이용할 수 있다. 다만, 발광 소자(LD)의 적용 분야가 상술한 예에 한정되는 것은 아니다. 예를 들어, 발광 소자(LD)는 조명 장치 등과 같이 광원을 필요로 하는 다른 종류의 장치에도 이용될 수 있다.
도 3은 일 실시예에 따른 표시 장치를 나타내는 개략적인 평면도이다. 도 4 내지 도 6은 일 실시예에 따른 서브 화소들을 나타내는 개략적인 평면도들이다.
도 3에서는 도 1 및 도 2의 실시예들에서 설명한 발광 소자(LD)를 광원으로서 이용할 수 있는 전자 장치의 일 예로서, 표시 장치, 특히 표시 장치에 구비되는 표시 패널(PNL)을 도시하기로 한다.
표시 패널(PNL)의 각 화소 유닛(PXU) 및 이를 구성하는 각각의 서브 화소들(PXL)은 적어도 하나의 발광 소자(LD)를 포함할 수 있다. 설명의 편의를 위해 도 3에서는 표시 영역(DA)을 중심으로 표시 패널(PNL)의 구조를 간략하게 도시하기로 한다. 다만, 실시예에 따라 도시되지 않은 적어도 하나의 구동 회로부(일 예로, 주사 구동부 및 데이터 구동부 중 적어도 하나), 배선들 및/또는 패드들이 표시 패널(PNL)에 더 배치될 수 있다.
도 3을 참조하면, 표시 패널(PNL)은 기판(SUB) 및 기판(SUB) 상에 배치된 화소 유닛(PXU)을 포함할 수 있다. 화소 유닛(PXU)은 제1 서브 화소들(PXL1), 제2 서브 화소들(PXL2) 및/또는 제3 서브 화소(PXL3)를 포함할 수 있다. 이하에서는, 제1 서브 화소들(PXL1), 제2 서브 화소들(PXL2), 및 제3 서브 화소(PXL3) 중 적어도 하나의 서브 화소를 임의로 지칭하거나 두 종류 이상의 서브 화소들을 포괄적으로 지칭할 때, "서브 화소(PXL)" 또는 "서브 화소들(PXL)"이라 하기로 한다.
기판(SUB)은 표시 패널(PNL)의 베이스 부재를 포함하며, 경성 또는 연성의 기판이나 필름일 수 있다. 일 예로, 기판(SUB)은 유리 또는 강화 유리로 이루어진 경성 기판, 플라스틱 또는 금속 재질의 연성 기판(또는, 박막 필름)으로 이루어질 수 있으며, 기판(SUB)의 재료 및/또는 물성이 특별히 한정되지는 않는다.
표시 패널(PNL) 및 이를 형성하기 위한 기판(SUB)은 영상을 표시하기 위한 표시 영역(DA) 및 표시 영역(DA)을 제외한 비표시 영역(NDA)을 포함할 수 있다. 표시 영역(DA)에는 서브 화소들(PXL)이 배치될 수 있다. 비표시 영역(NDA)에는 표시 영역(DA)의 서브 화소들(PXL)에 연결되는 각종 배선들, 패드들 및/또는 내장 회로부가 배치될 수 있다. 서브 화소들(PXL)은 스트라이프(stripe) 또는 펜타일(PENTILETM) 배열 구조 등에 따라 규칙적으로 배열될 수 있다. 다만, 서브 화소들(PXL)의 배열 구조가 이에 한정되지는 않으며, 서브 화소들(PXL)은 다양한 구조 및/또는 방식으로 표시 영역(DA)에 배열될 수 있다.
실시예에 따라, 표시 영역(DA)에는 서로 다른 색의 광을 방출하는 두 종류 이상의 서브 화소들(PXL)이 배치될 수 있다. 일 예로, 표시 영역(DA)에는 제1 색의 광을 방출하는 제1 서브 화소들(PXL1), 제2 색의 광을 방출하는 제2 서브 화소들(PXL2), 및 제3 색의 광을 방출하는 제3 서브 화소(PXL3)가 배열될 수 있다. 서로 인접하도록 배치된 적어도 하나의 제1 내지 제3 서브 화소들(PXL1, PXL2, PXL3)은 다양한 색의 광을 방출할 수 있는 하나의 화소 유닛(PXU)을 구성할 수 있다. 예를 들어, 제1 내지 제3 서브 화소들(PXL1, PXL2, PXL3)은 각각 선택된 색의 광을 방출하는 서브 화소일 수 있다. 실시예에 따라, 제1 서브 화소(PXL1)는 적색의 광을 방출하는 적색 화소일 수 있고, 제2 서브 화소(PXL2)는 녹색의 광을 방출하는 녹색 화소일 수 있으며, 제3 서브 화소(PXL3)는 청색의 광을 방출하는 청색 화소일 수 있으나, 이에 한정되지는 않는다.
일 실시예에서, 제1 서브 화소(PXL1), 제2 서브 화소(PXL2), 및 제3 서브 화소(PXL3)는 서로 동일한 색의 광을 방출하는 발광 소자들을 구비하되, 각각의 발광 소자 상에 배치된 서로 다른 색상의 컬러 변환층 및/또는 컬러 필터를 포함함으로써, 각각 제1 색, 제2 색, 및 제3 색의 광을 방출할 수 있다. 다른 실시예에서, 제1 서브 화소(PXL1), 제2 서브 화소(PXL2), 및 제3 서브 화소(PXL3)는 각각 제1 색의 발광 소자, 제2 색의 발광 소자, 및 제3 색의 발광 소자를 광원으로 구비함으로써, 각각 제1 색, 제2 색, 및 제3 색의 광을 방출할 수도 있다. 다만, 각각의 화소 유닛(PXU)을 구성하는 서브 화소들(PXL)의 색상, 종류 및/또는 개수 등이 특별히 한정되지는 않는다. 즉, 각각의 서브 화소(PXL)가 방출하는 광의 색은 다양하게 변경될 수 있다.
서브 화소(PXL)는 선택된 제어 신호(일 예로, 주사 신호 및 데이터 신호) 및/또는 선택된 전원(일 예로, 제1 전원 및 제2 전원)에 의해 구동되는 적어도 하나의 광원을 포함할 수 있다. 일 실시예에서, 상기 광원은 도 1 및 도 2의 실시예들 중 어느 하나의 실시예에 의한 적어도 하나의 발광 소자(LD), 일 예로, 나노미터 내지 마이크로미터 범위의 크기를 가지는 초소형 기둥형 발광 소자들(LD)을 포함할 수 있다. 다만, 반드시 이에 제한되는 것은 아니며, 이외에도 다양한 종류의 발광 소자(LD)가 서브 화소(PXL)의 광원으로 이용될 수 있다.
일 실시예에서, 각각의 서브 화소(PXL)는 능동형 화소로 구성될 수 있다. 다만, 표시 장치에 적용될 수 있는 서브 화소들(PXL)의 종류, 구조 및/또는 구동 방식이 특별히 한정되지는 않는다. 예를 들어, 각각의 서브 화소(PXL)는 다양한 구조 및/또는 구동 방식이 수동형 또는 능동형 발광 표시 장치의 화소로 구성될 수 있다.
표시 영역(DA)은 제1 영역(A1) 및 제2 영역(A2)을 포함할 수 있다.
제1 영역(A1)은 중앙부에 해당하고, 제2 영역(A2)은 상기 중앙부를 둘러싸는 외곽부에 해당할 수 있다. 일 예로, 제2 영역(A2)은 표시 영역(DA)의 가장자리로부터 약 40mm 내지 약 50mm 이격된 영역에 해당할 수 있다.
일반적으로, 표시 패널(PNL)을 구성하는 유기막들이 적층 및 경화를 반복함에 따라 휨(warpage)이 발생하여 표시 패널(PNL)의 신뢰성을 저하시킬 수 있다. 이러한 휨은 중앙부인 제1 영역(A1)에 비해 외곽부에 해당하는 제2 영역(A2)에서 증가할 수 있다. 이에 일 실시예에 따른 표시 장치는 표시 패널(PNL)을 구성하는 다수의 유기막이 적층 및 경화를 반복함에 따라 변형되는 과정에서 발생하는 수축 스트레스를 분산하기 위해 서브 화소들(PXL) 사이에 함몰부(RA)를 형성할 수 있다. 도 4 내지 도 6은 함몰부(RA)에 대한 상세한 설명을 제공한다.
함몰부(RA)는 제1 내지 제3 서브 화소들(PXL1, PXL2, PXL3) 사이에 배치될 수 있다. 함몰부(RA)는 적어도 하나의 함몰 패턴(RP)을 포함할 수 있다. 예를 들어, 함몰 패턴(RP)은 도 4에 도시된 바와 같이, 제2 방향(Y축 방향) 등을 따라 연장하는 바(bar) 또는 슬릿(slit) 형상을 가질 수 있다. 도 5에 도시된 바와 같이, 함몰 패턴(RP)은 복수 개로 구성되거나, 도 6에 도시된 바와 같이, 원형 형상을 가질 수도 있다. 다만, 함몰 패턴들(RP)의 형상이 반드시 이에 제한되는 것은 아니며, 유기막의 수축 스트레스를 분산할 수 있는 범위에서 다양하게 변경될 수 있다.
일 실시예에서, 제1 영역(A1)의 함몰 패턴들(RP)의 단위 면적당 개수는 제2 영역(A2)의 함몰 패턴들(RP)의 단위 면적당 개수와 다를 수 있다. 예를 들어, 제1 영역(A1)의 함몰 패턴들(RP)의 단위 면적당 개수는 제2 영역(A2)의 함몰 패턴들(RP)의 단위 면적당 개수보다 적을 수 있다. 이와 같이, 외곽부에 해당하는 제2 영역(A2)에 함몰 패턴들(RP)을 많이 형성하는 경우, 제2 영역(A2)의 수축 스트레스를 분산할 수 있으므로 휨을 최소화할 수 있다. 실시예에 따라, 제2 영역(A2)의 함몰 패턴들(RP)의 단위 면적당 개수는 제1 영역(A1)과 인접한 지점에서 표시 영역(DA)의 가장자리로 갈수록 증가할 수 있다. 이에 따라, 표시 영역(DA)의 가장자리로 갈수록 증가하는 수축 스트레스를 분산할 수 있다.
제1 영역(A1)의 함몰 패턴들(RP)의 깊이는 제2 영역(A2)의 함몰 패턴들(RP)의 깊이와 다를 수 있다. 예를 들어, 제1 영역(A1)의 함몰 패턴들(RP)의 깊이는 제2 영역(A2)의 함몰 패턴들(RP)의 깊이보다 작을 수 있다. 이와 같이, 외곽부에 해당하는 제2 영역(A2)에 함몰 패턴들(RP)을 깊게 형성하는 경우, 제2 영역(A2)의 수축 스트레스를 분산할 수 있으므로 휨을 최소화할 수 있다. 실시예에 따라, 제2 영역(A2)의 함몰 패턴들(RP)의 깊이는 제1 영역(A1)과 인접한 지점에서 표시 영역(DA)의 가장자리로 갈수록 증가할 수 있다. 이에 따라, 표시 영역(DA)의 가장자리로 갈수록 증가하는 수축 스트레스를 분산할 수 있다.
도 7은 일 실시예에 따른 서브 화소를 나타내는 등가 회로의 개략도이다.
도 7을 참조하면, 서브 화소(PXL)는 데이터 신호에 대응하는 휘도의 광을 생성하기 위한 발광부(LSU), 및 발광부(LSU)를 구동하기 위한 화소 회로(PXC)를 포함할 수 있다.
발광부(LSU)는 제1 전원(VDD)과 제2 전원(VSS)의 사이에 연결된 적어도 하나의 발광 소자(LD)를 포함할 수 있다. 예를 들어, 발광부(LSU)는 화소 회로(PXC) 및 제1 전원 라인(PL1)을 경유하여 제1 전원(VDD)에 연결되는 제1 전극(ELT1), 제2 전원 라인(PL2)을 통해 제2 전원(VSS)에 연결되는 제2 전극(ELT2), 및 제1 및 제2 전극들(ELT1, ELT2)의 사이에 전기적으로 연결되는 복수의 발광 소자들(LD)을 포함할 수 있다. 일 실시예에서, 제1 전극(ELT1)은 애노드 전극이고, 제2 전극(ELT2)은 캐소드 전극일 수 있다.
발광 소자들(LD) 각각은 제1 전극(ELT1) 및/또는 화소 회로(PXC)를 통해 제1 전원(VDD)에 전기적으로 연결되는 제1 단부(EP1) 및 제2 전극(ELT2)을 통해 제2 전원(VSS)에 전기적으로 연결되는 제2 단부(EP2)를 포함할 수 있다. 예를 들어, 발광 소자들(LD)은 제1 및 제2 전극들(ELT1, ELT2)의 사이에 순방향으로 전기적으로 연결될 수 있다. 제1 전원(VDD)과 제2 전원(VSS)의 사이에 순방향으로 연결된 각각의 발광 소자(LD)는 각각의 유효 광원을 구성하고, 이러한 유효 광원들이 모여 서브 화소(PXL)의 발광부(LSU)를 구성할 수 있다.
제1 전원(VDD)과 제2 전원(VSS)은 발광 소자들(LD)이 발광할 수 있도록 서로 다른 전위를 가질 수 있다. 일 예로, 제1 전원(VDD)은 고전위 전원으로 설정되고, 제2 전원(VSS)은 저전위 전원으로 설정될 수 있다. 제1 전원(VDD)과 제2 전원(VSS)의 전위 차는 적어도 서브 화소(PXL)의 발광 기간 동안 발광 소자들(LD)의 문턱 전압 이상으로 설정될 수 있다.
각각의 발광부(LSU)를 구성하는 발광 소자들(LD)의 일 단부는 발광부(LSU)의 일 전극(일 예로, 각 서브 화소(PXL)의 제1 전극(ELT1))을 통해 화소 회로(PXC)에 공통으로 연결되며, 화소 회로(PXC) 및 제1 전원 라인(PL1)을 통해 제1 전원(VDD)에 전기적으로 연결될 수 있다. 발광 소자들(LD)의 타 단부는 발광부(LSU)의 다른 전극(일 예로, 각 서브 화소(PXL)의 제2 전극(ELT2)) 및 제2 전원 라인(PL2)을 통해 제2 전원(VSS)에 공통으로 연결될 수 있다.
발광 소자들(LD)은 해당 화소 회로(PXC)를 통해 공급되는 구동 전류에 대응하는 휘도로 발광할 수 있다. 예를 들어, 각각의 프레임 기간 동안 화소 회로(PXC)는 해당 프레임에서 표현할 계조 값에 대응하는 구동 전류를 발광부(LSU)로 공급할 수 있다. 발광부(LSU)로 공급된 구동 전류는 순방향으로 전기적으로 연결된 발광 소자들(LD)에 나뉘어 흐를 수 있다. 이에 따라, 각각의 발광 소자(LD)가 그에 흐르는 전류에 상응하는 휘도로 발광하면서, 발광부(LSU)가 구동 전류에 대응하는 휘도의 광을 방출할 수 있다.
화소 회로(PXC)는 제1 전원(VDD)과 제1 전극(ELT1)의 사이에 전기적으로 연결될 수 있다. 화소 회로(PXC)는 해당 서브 화소(PXL)의 스캔 라인(Si) 및 데이터 라인(Dj)에 전기적으로 연결될 수 있다. 일 예로, 서브 화소(PXL)가 표시 영역(DA)의 i(i는 자연수)번째 수평 라인(행) 및 j(j는 자연수)번째 수직 라인(열)에 배치되는 경우, 화소 회로(PXC)는 표시 영역(DA)의 i번째 스캔 라인(Si) 및 j번째 데이터 라인(Dj)에 연결될 수 있다.
실시예에 따라, 화소 회로(PXC)는 복수의 트랜지스터들(T1, T2, T3)과 적어도 하나의 스토리지 커패시터(Cst)를 포함할 수 있다.
제1 트랜지스터(T1)는 제1 전원(VDD)과 발광부(LSU)의 사이에 전기적으로 연결될 수 있다. 예를 들어, 제1 트랜지스터(T1)의 제1 전극(일 예로, 드레인 전극)은 제1 전원(VDD)에 전기적으로 연결되고, 제1 트랜지스터(T1)의 제2 전극(일 예로, 소스 전극)은 제1 전극(ELT1)에 전기적으로 연결될 수 있다. 제1 트랜지스터(T1)의 게이트 전극은 제1 노드(N1)에 전기적으로 연결될 수 있다. 이러한 제1 트랜지스터(T1)는 제1 노드(N1)의 전압에 대응하여 발광부(LSU)로 공급되는 구동 전류를 제어할 수 있다. 예를 들어, 제1 트랜지스터(T1)는 서브 화소(PXL)의 구동 전류를 제어하는 구동 트랜지스터일 수 있다.
일 실시예에서, 제1 트랜지스터(T1)는 하부 도전층(BML)("하부 전극", "백 게이트 전극" 또는 "하부 차광층"이라고도 함)을 더 포함할 수 있다. 제1 트랜지스터(T1)의 게이트 전극과 하부 도전층(BML)은 절연층을 사이에 두고 서로 중첩될 수 있다. 하부 도전층(BML)은 제1 트랜지스터(T1)의 일 전극, 일 예로 소스 전극 또는 드레인 전극에 전기적으로 연결될 수 있다.
제1 트랜지스터(T1)가 하부 도전층(BML)을 포함하는 경우, 서브 화소(PXL) 구동 시에 제1 트랜지스터(T1)의 하부 도전층(BML)에 백-바이어싱 전압을 인가하여 제1 트랜지스터(T1)의 문턱 전압을 음의 방향 또는 양의 방향으로 이동시키는 백-바이어싱 기술(또는, 싱크(sync) 기술)을 적용할 수 있다. 일 예로, 하부 도전층(BML)을 제1 트랜지스터(T1)의 소스 전극에 전기적으로 연결하여 소스-싱크 기술을 적용함으로써, 제1 트랜지스터(T1)의 문턱 전압을 음의 방향 또는 양의 방향으로 이동시킬 수 있다. 또한, 제1 트랜지스터(T1)의 채널을 구성하는 반도체 패턴의 하부에 하부 도전층(BML)을 배치할 경우, 하부 도전층(BML)이 차광 패턴의 역할을 하면서 제1 트랜지스터(T1)의 동작 특성을 안정화할 수 있다. 다만, 하부 도전층(BML)의 기능 및/또는 활용 방식이 이에 제한되는 것은 아니다.
제2 트랜지스터(T2)는 데이터 라인(Dj)과 제1 노드(N1)의 사이에 전기적으로 연결될 수 있다. 예를 들어, 제2 트랜지스터(T2)의 제1 전극은 데이터 라인(Dj)에 전기적으로 연결되고, 제2 트랜지스터(T2)의 제2 전극은 제1 노드(N1)에 전기적으로 연결될 수 있다. 제2 트랜지스터(T2)의 게이트 전극은 스캔 라인(Si)에 전기적으로 연결될 수 있다. 이러한 제2 트랜지스터(T2)는 스캔 라인(Si)으로부터 게이트-온 전압(일 예로, 하이 레벨 전압)의 스캔 신호(SSi)가 공급될 때 턴-온되어, 데이터 라인(Dj)과 제1 노드(N1)를 전기적으로 연결할 수 있다.
각각의 프레임 기간마다 해당 프레임의 데이터 신호(DSj)가 데이터 라인(Dj)으로 공급되고, 데이터 신호(DSj)는 게이트-온 전압의 스캔 신호(SSi)가 공급되는 기간 동안 턴-온된 제2 트랜지스터(T2)를 통해 제1 노드(N1)로 전달될 수 있다. 예를 들어, 제2 트랜지스터(T2)는 각각의 데이터 신호(DSj)를 서브 화소(PXL)의 내부로 전달하기 위한 스위칭 트랜지스터일 수 있다.
제3 트랜지스터(T3)는 제1 트랜지스터(T1)와 센싱 라인(SLj)의 사이에 전기적으로 연결될 수 있다. 예를 들어, 제3 트랜지스터(T3)의 일 전극은 제1 전극(ELT1)에 전기적으로 연결된 제1 트랜지스터(T1)의 제2 전극(일 예로, 소스 전극)에 전기적으로 연결되고, 제3 트랜지스터(T3)의 다른 전극은 센싱 라인(SLj)에 전기적으로 연결될 수 있다. 한편, 센싱 라인(SLj)이 생략되는 경우 제3 트랜지스터(T3)의 다른 전극은 데이터 라인(Dj)에 연결될 수도 있다.
제3 트랜지스터(T3)의 게이트 전극은 센싱 제어 라인(SCLi)에 전기적으로 연결될 수 있다. 센싱 제어 라인(SCLi)이 생략되는 경우, 제3 트랜지스터(T3)의 게이트 전극은 스캔 라인(Si)에 전기적으로 연결될 수도 있다. 이와 같은 제3 트랜지스터(T3)는 센싱 기간 동안 센싱 제어 라인(SCLi)으로 공급되는 게이트-온 전압(일 예로, 하이 레벨 전압)의 센싱 제어 신호(SCSi)에 의해 턴-온되어 센싱 라인(SLj)과 제1 트랜지스터(T1)를 전기적으로 연결할 수 있다.
실시예에 따라, 센싱 기간은 표시 영역(DA)에 배치된 서브 화소들(PXL) 각각의 특성(일 예로, 제1 트랜지스터(T1)의 문턱 전압 등)을 추출하는 기간일 수 있다. 상기 센싱 기간 동안 데이터 라인(Dj) 및 제2 트랜지스터(T2)를 통해 제1 노드(N1)에 제1 트랜지스터(T1)가 턴-온될 수 있는 기준 전압을 공급하거나, 각각의 서브 화소(PXL)를 전류원 등에 전기적으로 연결함에 의해 제1 트랜지스터(T1)를 턴-온시킬 수 있다. 제3 트랜지스터(T3)로 게이트-온 전압의 센싱 제어 신호(SCSi)를 공급하여 제3 트랜지스터(T3)를 턴-온시킴에 의해 제1 트랜지스터(T1)를 센싱 라인(SLj)에 전기적으로 연결할 수 있다. 센싱 라인(SLj)을 통해 센싱 신호(SENj)를 획득하고, 센싱 신호(SENj)를 이용해 제1 트랜지스터(T1)의 문턱 전압 등을 비롯한 각 서브 화소(PXL)의 특성을 검출할 수 있다. 각 서브 화소(PXL)의 특성에 대한 정보는 표시 영역(DA)에 배치된 서브 화소들(PXL) 사이의 특성 편차가 보상될 수 있도록 영상 데이터를 변환하는 데에 이용될 수 있다.
스토리지 커패시터(Cst)의 일 전극은 제1 트랜지스터(T1)의 제2 전극에 연결되고, 다른 전극은 제1 노드(N1)에 전기적으로 연결될 수 있다. 스토리지 커패시터(Cst)는 각각의 프레임 기간 동안 제1 노드(N1)로 공급되는 데이터 신호(DSj)에 대응하는 전압을 충전할 수 있다.
도 7에서는 각각의 발광부(LSU)를 구성하는 유효 광원들, 즉 발광 소자들(LD)이 모두 병렬로 연결된 실시예를 도시하였으나, 반드시 이에 제한되는 것은 아니다. 예를 들어, 각 서브 화소(PXL)의 발광부(LSU)는 적어도 2단의 직렬 구조를 포함하도록 구성될 수도 있다. 이 경우, 각 직렬단을 구성하는 발광 소자들은 적어도 하나의 중간 전극에 의해 서로 직렬 연결될 수 있다.
도 7에서는 화소 회로(PXC)에 포함되는 트랜지스터들을 모두 n형 트랜지스터들로 도시하였으나, 반드시 이에 제한되는 것은 아니다. 예를 들어, 제1 내지 제3 트랜지스터들(T1, T2, T3) 중 적어도 하나는 p형 트랜지스터로 변경될 수도 있다.
서브 화소(PXL)의 구조 및 구동 방식은 다양하게 변경될 수 있다. 예를 들어, 화소 회로(PXC)는 도 7에 도시된 실시예 외에도, 다양한 구조 및/또는 구동 방식의 화소 회로로 구성될 수 있다.
도 8 및 도 9는 일 실시예에 따른 서브 화소를 나타내는 개략적인 단면도들이다.
도 8 및 도 9는 서브 화소(PXL)의 발광 소자층(EL)을 도시한다. 도 8 및 도 9에서는 화소 회로(도 7의 PXC)를 구성하는 다양한 회로 소자들 중 제1 트랜지스터(T1)를 도시하며, 제1 내지 제3 트랜지스터들(T1, T2, T3)을 구분하여 명기할 필요가 없을 경우에는 "트랜지스터(T)"로 포괄하여 지칭하기로 한다. 한편, 트랜지스터(T)의 구조 및/또는 층별 위치 등이 도 8 및 도 9에 도시된 실시예에 한정되는 것은 아니며, 실시예에 따라 다양하게 변경될 수 있다.
도 8 및 도 9를 참조하면, 일 실시예에 따른 서브 화소들(PXL)의 발광 소자층(EL)은 기판(SUB) 상에 배치된 트랜지스터들(T)을 비롯한 회로 소자들 및 이에 전기적으로 연결되는 각종 배선들을 포함할 수 있다. 상기 회로 소자들 상에는 발광부(LSU)를 구성하는 제1 및 제2 전극들(ELT1, ELT2)("정렬 전극들"이라고도 함), 발광 소자들(LD), 및/또는 제1 및 제2 연결 전극들(CNE1, CNE2)이 배치될 수 있다. 이하에서, 제1 및 제2 전극들(ELT1, ELT2)을 포괄적으로 지칭하거나, 적어도 하나의 전극을 임의로 지칭할 때, "전극들(ELT)" 또는 "전극(ELT)"이라 하고, 제1 및 제2 연결 전극들(CNE1, CNE2)을 포괄적으로 지칭하거나, 적어도 하나의 연결 전극을 임의로 지칭할 때, "연결 전극들(CNE)" 또는 "연결 전극(CNE)"이라 한다.
기판(SUB)은 베이스 부재를 구성하는 것으로서, 경성 또는 연성의 기판이나 필름일 수 있다. 일 예로, 기판(SUB)은 유리 또는 강화 유리로 이루어진 경성 기판, 플라스틱 또는 금속 재질의 연성 기판(또는, 박막 필름), 또는 적어도 한 층의 절연층일 수 있다. 기판(SUB)의 재료 및/또는 물성이 특별히 한정되지는 않는다. 일 실시예에서, 기판(SUB)은 실질적으로 투명할 수 있다. 여기서, 실질적으로 투명이라 함은 선택된 투과도 이상으로 광을 투과시킬 수 있음을 의미할 수 있다. 다른 실시예에서, 기판(SUB)은 반투명 또는 불투명할 수 있다. 또한, 기판(SUB)은 실시예에 따라서 반사성의 물질을 포함할 수도 있다.
기판(SUB) 상에는 제1 도전층(C1)이 배치될 수 있다. 제1 도전층(C1)은 트랜지스터(T)의 하부 도전층(BML)과 제1 전원 도전층(PL2a)을 포함할 수 있다. 하부 도전층(BML)과 제1 전원 도전층(PL2a)은 동일한 층에 배치될 수 있다. 예를 들어, 하부 도전층(BML)과 제1 전원 도전층(PL2a)은 동일한 공정에서 동시에 형성될 수 있으나, 반드시 이에 제한되는 것은 아니다. 제1 전원 도전층(PL2a)은 도 7 등을 참조하여 설명한 제2 전원 라인(PL2)을 구성할 수 있다.
제1 도전층(C1)은 몰리브덴(Mo), 구리(Cu), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 또는 인듐 주석 산화물(ITO) 중 적어도 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
제1 도전층(C1) 상에는 버퍼층(BFL)이 배치될 수 있다. 버퍼층(BFL)은 회로 소자에 불순물이 확산되는 것을 방지할 수 있다. 버퍼층(BFL)은 단일층으로 구성될 수 있으나, 적어도 이중층 이상의 다중층으로 구성될 수도 있다. 버퍼층(BFL)이 다중층으로 형성될 경우, 각 층은 동일한 재료로 형성되거나 또는 서로 다른 재료로 형성될 수 있다.
버퍼층(BFL) 상에는 반도체 패턴(SCP)이 배치될 수 있다. 일 예로, 반도체 패턴(SCP)은 각각 제1 트랜지스터 전극(TE1)에 전기적으로 접촉되는 제1 영역, 제2 트랜지스터 전극(TE2)에 전기적으로 접촉되는 제2 영역, 및 상기 제1 및 제2 영역들 사이에 위치하는 채널 영역을 포함할 수 있다. 실시예에 따라, 상기 제1 및 제2 영역들 중 하나는 소스 영역이고, 다른 하나는 드레인 영역일 수 있다.
실시예에 따라, 반도체 패턴(SCP)은 폴리 실리콘, 아몰퍼스 실리콘, 산화물 반도체 등으로 이루어질 수 있다. 반도체 패턴(SCP)의 채널 영역은 불순물이 도핑되지 않은 반도체 패턴으로서 진성 반도체일 수 있고, 반도체 패턴(SCP)의 제1 및 제2 영역들은 각각 소정의 불순물이 도핑된 반도체일 수 있다.
버퍼층(BFL)과 반도체 패턴(SCP) 상에는 게이트 절연층(GI)이 배치될 수 있다. 일 예로, 게이트 절연층(GI)은 반도체 패턴(SCP)과 게이트 전극(GE)의 사이에 배치될 수 있다. 게이트 절연층(GI)은 버퍼층(BFL)과 제2 전원 도전층(PL2b) 사이에 배치될 수 있다. 게이트 절연층(GI)은 단일층 또는 다중층으로 구성될 수 있으며, 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 질화물(AlNx), 알루미늄 산화물(AlOx), 지르코늄 산화물(ZrOx), 하프늄 산화물(HfOx), 또는 티타늄 산화물(TiOx)을 비롯한 다양한 종류의 무기 물질을 포함할 수 있다.
게이트 절연층(GI) 상에는 제2 도전층(C2)이 배치될 수 있다. 제2 도전층(C2)은 트랜지스터(T)의 게이트 전극(GE)과 제2 전원 도전층(PL2b)을 포함할 수 있다. 게이트 전극(GE)과 제2 전원 도전층(PL2b)은 동일한 층에 배치될 수 있다. 예를 들어, 게이트 전극(GE)과 제2 전원 도전층(PL2b)은 동일한 공정에서 동시에 형성될 수 있으나, 반드시 이에 제한되는 것은 아니다. 게이트 전극(GE)은 게이트 절연층(GI) 상에서 반도체 패턴(SCP)과 제3 방향(Z축 방향)으로 중첩할 수 있다. 제2 전원 도전층(PL2b)은 게이트 절연층(GI) 상에서 제1 전원 도전층(PL2a)과 제3 방향(Z축 방향)으로 중첩할 수 있다. 제2 전원 도전층(PL2b)은 제1 전원 도전층(PL2a)과 함께 도 7 등을 참조하여 설명한 제2 전원 라인(PL2)을 구성할 수 있다.
제2 도전층(C2)은 티타늄(Ti), 구리(Cu), 인듐 주석 산화물(ITO), 몰리브덴(Mo), 크롬(Cr), 금(Au), 니켈(Ni), 및 네오디뮴(Nd) 중 적어도 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다. 예를 들어, 제2 도전층(C2)은 티타늄(Ti), 구리(Cu), 및/또는 인듐 주석 산화물(ITO)이 순차적 또는 반복적으로 적층된 다중층으로 형성될 수 있다.
제2 도전층(C2) 상에는 층간 절연층(ILD)이 배치될 수 있다. 일 예로, 층간 절연층(ILD)은 게이트 전극(GE)과 제1 및 제2 트랜지스터 전극들(TE1, TE2)의 사이에 배치될 수 있다. 층간 절연층(ILD)은 제2 전원 도전층(PL2b)과 제3 전원 도전층(PL2c) 사이에 배치될 수 있다.
층간 절연층(ILD)은 단일층 또는 다중층으로 구성될 수 있으며, 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 질화물(AlNx), 알루미늄 산화물(AlOx), 지르코늄 산화물(ZrOx), 하프늄 산화물(HfOx), 또는 티타늄 산화물(TiOx)을 비롯한 다양한 종류의 무기 물질을 포함할 수 있다.
층간 절연층(ILD) 상에는 제3 도전층(C3)이 배치될 수 있다. 제3 도전층(C3)은 트랜지스터(T)의 제1 및 제2 트랜지스터 전극들(TE1, TE2)과 제3 전원 도전층(PL2c)을 포함할 수 있다. 제1 및 제2 트랜지스터 전극들(TE1, TE2)과 제3 전원 도전층(PL2c)은 동일한 층에 배치될 수 있다. 예를 들어, 제1 및 제2 트랜지스터 전극들(TE1, TE2)과 제3 전원 도전층(PL2c)은 동일한 공정에서 동시에 형성될 수 있으나, 반드시 이에 제한되는 것은 아니다.
제1 및 제2 트랜지스터 전극들(TE1, TE2)은 반도체 패턴(SCP)과 제3 방향(Z축 방향)으로 중첩하도록 배치될 수 있다. 제1 및 제2 트랜지스터 전극들(TE1, TE2)은 반도체 패턴(SCP)과 전기적으로 연결될 수 있다. 예를 들어, 제1 트랜지스터 전극(TE1)은 층간 절연층(ILD)을 관통하는 컨택홀을 통해 반도체 패턴(SCP)의 제1 영역과 전기적으로 연결될 수 있다. 제2 트랜지스터 전극(TE2)은 층간 절연층(ILD)을 관통하는 컨택홀을 통해 반도체 패턴(SCP)의 제2 영역과 전기적으로 연결될 수 있다. 제2 트랜지스터 전극(TE2)은 층간 절연층(ILD) 및 버퍼층(BFL)을 관통하는 컨택홀을 통해 하부 도전층(BML)과 전기적으로 연결될 수 있다. 실시예에 따라, 제1 및 제2 트랜지스터 전극들(TE1, TE2) 중 어느 하나는 소스 전극이고, 다른 하나는 드레인 전극일 수 있다.
제3 전원 도전층(PL2c)은 제1 전원 도전층(PL2a) 및/또는 제2 전원 도전층(PL2b)과 제3 방향(Z축 방향)으로 중첩할 수 있다. 제3 전원 도전층(PL2c)은 제1 전원 도전층(PL2a) 및/또는 제2 전원 도전층(PL2b)과 전기적으로 연결될 수 있다. 예를 들어, 제3 전원 도전층(PL2c)은 층간 절연층(ILD) 및 버퍼층(BFL)을 관통하는 컨택홀을 통해 제1 전원 도전층(PL2a)과 전기적으로 연결될 수 있다. 제3 전원 도전층(PL2c)은 층간 절연층(ILD)을 관통하는 컨택홀을 통해 제2 전원 도전층(PL2b)과 전기적으로 연결될 수 있다. 제3 전원 도전층(PL2c)은 제1 전원 도전층(PL2a) 및/또는 제2 전원 도전층(PL2b)과 함께 도 7 등을 참조하여 설명한 제2 전원 라인(PL2)을 구성할 수 있다.
제3 도전층(C3)은 알루미늄(Al), 몰리브덴(Mo), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 또는 인듐 주석 산화물(ITO) 중 적어도 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
제3 도전층(C3) 상에는 보호층(PSV)이 배치될 수 있다. 보호층(PSV)은 단일층 또는 다중층으로 구성될 수 있으며, 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 질화물(AlNx), 알루미늄 산화물(AlOx), 지르코늄 산화물(ZrOx), 하프늄 산화물(HfOx), 또는 티타늄 산화물(TiOx)을 비롯한 다양한 종류의 무기 물질을 포함할 수 있다.
보호층(PSV) 상에는 비아층(VIA)이 배치될 수 있다. 비아층(VIA)은 하부 단차를 평탄화하기 위해 유기 물질로 이루어질 수 있다. 예를 들어, 비아층(VIA)은 아크릴계 수지(acrylates resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides resin), 폴리에스테르계 수지(polyesters resin), 폴리페닐렌설파이드계 수지(polyphenylenesulfides resin) 또는 벤조사이클로부텐(benzocyclobutene, BCB) 등의 유기 물질을 포함할 수 있다. 다만, 반드시 이에 제한되는 것은 아니며, 비아층(VIA)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 질화물(AlNx), 알루미늄 산화물(AlOx), 지르코늄 산화물(ZrOx), 하프늄 산화물(HfOx), 또는 티타늄 산화물(TiOx)을 비롯한 다양한 종류의 무기 물질을 포함할 수 있다.
비아층(VIA) 상에는 제1 뱅크 패턴들(BNP1)이 배치될 수 있다. 제1 뱅크 패턴들(BNP1)은 실시예에 따라 다양한 형상을 가질 수 있다. 일 실시예에서, 제1 뱅크 패턴들(BNP1)은 기판(SUB) 상에서 제3 방향(Z축 방향)으로 돌출된 형상을 가질 수 있다. 제1 뱅크 패턴들(BNP1)은 기판(SUB)에 대하여 선택된 각도로 기울어진 경사면을 가지도록 형성될 수 있다. 다만, 반드시 이에 제한되는 것은 아니며, 제1 뱅크 패턴들(BNP1)은 곡면 또는 계단 형상 등의 측벽을 가질 수 있다. 일 예로, 제1 뱅크 패턴들(BNP1)은 반원 또는 반타원 형상 등의 단면을 가질 수 있다.
제1 뱅크 패턴들(BNP1)의 상부에 배치되는 전극들 및 절연층들은 제1 뱅크 패턴들(BNP1)에 대응하는 형상을 가질 수 있다. 일 예로, 제1 뱅크 패턴들(BNP1) 상에 배치되는 제1 및 제2 전극들(ELT1, ELT2)은 제1 뱅크 패턴들(BNP1)의 형상에 상응하는 형상을 가지는 경사면 또는 곡면을 포함할 수 있다. 이에 따라, 제1 뱅크 패턴들(BNP1)은 상부에 제공된 제1 및 제2 전극들(ELT1, ELT2)과 함께 발광 소자들(LD)로부터 방출되는 광을 서브 화소(PXL)의 전면 방향, 예를 들어, 제3 방향(Z축 방향)으로 유도하여 표시 패널(PNL)의 출광 효율을 향상시키는 반사 부재로 기능할 수 있다.
제1 뱅크 패턴들(BNP1)은 적어도 하나의 유기 물질 및/또는 무기 물질을 포함할 수 있다. 일 예로, 제1 뱅크 패턴들(BNP1)은 아크릴계 수지(acrylates resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides resin), 폴리에스테르계 수지(polyesters resin), 폴리페닐렌설파이드계 수지(polyphenylenesulfides resin) 또는 벤조사이클로부텐(benzocyclobutene, BCB) 등의 유기 물질을 포함할 수 있다. 다만, 반드시 이에 제한되는 것은 아니며, 제1 뱅크 패턴들(BNP1)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 질화물(AlNx), 알루미늄 산화물(AlOx), 지르코늄 산화물(ZrOx), 하프늄 산화물(HfOx), 또는 티타늄 산화물(TiOx)을 비롯한 다양한 종류의 무기 물질을 포함할 수 있다.
비아층(VIA)과 제1 뱅크 패턴들(BNP1) 상에는 제4 도전층(C4)이 배치될 수 있다. 제4 도전층(C4)은 제1 및 제2 전극들(ELT1, ELT2)을 포함할 수 있다. 제1 및 제2 전극들(ELT1, ELT2)은 서브 화소(PXL) 내에서 서로 이격되도록 배치될 수 있다. 제1 및 제2 전극들(ELT1, ELT2)은 동일한 층에 배치될 수 있다. 예를 들어, 제1 및 제2 전극들(ELT1, ELT2)은 동일한 공정에서 동시에 형성될 수 있으나, 반드시 이에 제한되는 것은 아니다.
제1 전극(ELT1)은 비아층(VIA) 및 보호층(PSV)을 관통하는 컨택홀을 통해 트랜지스터(T)의 제1 트랜지스터 전극(TE1)과 전기적으로 연결될 수 있다. 제2 전극(ELT2)은 비아층(VIA) 및 보호층(PSV)을 관통하는 컨택홀을 통해 제3 전원 도전층(PL2c)과 전기적으로 연결될 수 있다.
제1 및 제2 전극들(ELT1, ELT2)은 발광 소자들(LD)의 정렬 단계에서 정렬 신호를 공급받을 수 있다. 이에 따라, 제1 및 제2 전극들(ELT1, ELT2)의 사이에 전기장이 형성되어 각 서브 화소들(PXL)에 제공된 발광 소자들(LD)이 제1 및 제2 전극들(ELT1, ELT2)의 사이에 정렬될 수 있다.
제4 도전층(C4)은 적어도 하나의 도전 물질을 포함할 수 있다. 일 예로, 제4 도전층(C4)은 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 티타늄(Ti), 몰리브덴(Mo), 구리(Cu) 등을 비롯한 다양한 금속 물질 중 적어도 하나의 금속 또는 이를 포함하는 합금, 인듐 주석 산화물(ITO), 인듐 아연 산화물(IZO), 인듐 주석 아연 산화물(ITZO), 알루미늄 아연 산화물(AZO), 갈륨 아연 산화물(GZO), 아연 주석 산화물(ZTO), 또는 갈륨 주석 산화물(GTO) 등과 같은 도전성 산화물, 및 PEDOT와 같은 도전성 고분자 중 적어도 하나의 도전 물질을 포함할 수 있으나, 반드시 이에 제한되는 것은 아니다.
제4 도전층(C4) 상에는 제1 절연층(INS1)이 배치될 수 있다. 제1 절연층(INS1)은 단일층 또는 다중층으로 구성될 수 있으며, 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 질화물(AlNx), 알루미늄 산화물(AlOx), 지르코늄 산화물(ZrOx), 하프늄 산화물(HfOx), 또는 티타늄 산화물(TiOx)을 비롯한 다양한 종류의 무기 물질을 포함할 수 있다.
제1 절연층(INS1) 상에는 제2 뱅크 패턴(BNP2)이 배치될 수 있다. 제2 뱅크 패턴(BNP2)은 서브 화소들(PXL) 각각에 발광 소자들(LD)을 공급하는 단계에서 발광 소자들(LD)이 공급되어야 할 발광 영역을 구획하는 댐 구조물을 형성할 수 있다. 예를 들어, 제2 뱅크 패턴(BNP2)에 의해 구획된 영역에 원하는 종류 및/또는 양의 발광 소자 잉크를 공급할 수 있다.
제2 뱅크 패턴(BNP2)은 아크릴계 수지(acrylates resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides resin), 폴리에스테르계 수지(polyesters resin), 폴리페닐렌설파이드계 수지(polyphenylenesulfides resin) 또는 벤조사이클로부텐(benzocyclobutene, BCB) 등의 유기 물질을 포함할 수 있다. 다만, 반드시 이에 제한되는 것은 아니며, 제2 뱅크 패턴(BNP2)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 질화물(AlNx), 알루미늄 산화물(AlOx), 지르코늄 산화물(ZrOx), 하프늄 산화물(HfOx), 또는 티타늄 산화물(TiOx)을 비롯한 다양한 종류의 무기 물질을 포함할 수 있다.
실시예에 따라, 제2 뱅크 패턴(BNP2)은 적어도 하나의 차광성 및/또는 반사성 물질을 포함할 수 있다. 이에 따라 인접한 서브 화소들(PXL)의 사이에서 빛샘을 방지할 수 있다. 예를 들어, 제2 뱅크 패턴(BNP2)은 적어도 하나의 블랙 매트릭스 물질 및/또는 컬러 필터 물질 등을 포함할 수 있다. 일 예로, 제2 뱅크 패턴(BNP2)은 광의 투과를 차단할 수 있는 흑색의 불투명 패턴으로 형성될 수 있다. 일 실시예에서, 각 서브 화소(PXL)의 광 효율을 높일 수 있도록 제2 뱅크 패턴(BNP2)의 표면(일 예로, 측벽)에 도시되지 않은 반사막 등이 형성될 수도 있다.
제1 절연층(INS1) 상에는 발광 소자들(LD)이 배치될 수 있다. 발광 소자들(LD)은 제1 절연층(INS1) 상에서 제1 및 제2 전극들(ELT1, ELT2) 사이에 배치될 수 있다. 발광 소자들(LD)은 발광 소자 잉크 내에 분산된 형태로 잉크젯 프린팅 방식 등을 통해 각 서브 화소들(PXL)에 공급될 수 있다. 일 예로, 발광 소자들(LD)은 휘발성 용매에 분산되어 각 서브 화소들(PXL)에 제공될 수 있다. 이어서, 제1 및 제2 전극들(ELT1, ELT2)에 정렬 신호를 공급하면 제1 및 제2 전극들(ELT1, ELT2)의 사이에 전기장이 형성되어 제1 및 제2 전극들(ELT1, ELT2)의 사이에 발광 소자들(LD)이 정렬될 수 있다. 발광 소자들(LD)이 정렬된 이후에는 용매를 휘발시키거나 이외의 다른 방식으로 제거하여 제1 및 제2 전극들(ELT1, ELT2)의 사이에 발광 소자들(LD)을 안정적으로 배열할 수 있다.
제1 절연층(INS1)과 발광 소자들(LD) 상에는 제2 절연층(INS2)이 배치될 수 있다. 예를 들어, 제2 절연층(INS2)은 제1 절연층(INS1)과 발광 소자들(LD) 상에 부분적으로 제공되며, 발광 소자들(LD)의 제1 및 제2 단부들(EP1, EP2)을 노출할 수 있다. 발광 소자들(LD)의 정렬이 완료된 이후 발광 소자들(LD) 상에 제2 절연층(INS2)을 형성하는 경우, 발광 소자들(LD)이 정렬된 위치에서 이탈하는 것을 방지할 수 있다. 발광 소자들(LD) 상에 제2 절연층(INS2)을 형성하여 후술할 제1 및 제2 연결 전극들(CNE1, CNE2)을 안정적으로 분리할 수 있다.
제2 절연층(INS2)은 단일층 또는 다중층으로 구성될 수 있으며, 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 질화물(AlNx), 알루미늄 산화물(AlOx), 지르코늄 산화물(ZrOx), 하프늄 산화물(HfOx), 또는 티타늄 산화물(TiOx)을 비롯한 다양한 종류의 무기 물질을 포함할 수 있다.
제2 절연층(INS2)에 의해 노출된 발광 소자들(LD)의 제1 및 제2 단부들(EP1, EP2) 상에는 각각 제1 및 제2 연결 전극들(CNE1, CNE2)이 배치될 수 있다. 제1 연결 전극(CNE1)은 발광 소자들(LD)의 제1 단부(EP1) 상에 직접 배치되어, 발광 소자들(LD)의 제1 단부(EP1)와 전기적으로 접촉할 수 있다. 제2 연결 전극(CNE2)은 발광 소자들(LD)의 제2 단부(EP2) 상에 직접 배치되어, 발광 소자들(LD)의 제2 단부(EP2)와 전기적으로 접촉할 수 있다. 제1 연결 전극(CNE1)은 제2 절연층(INS2) 및 제1 절연층(INS1)을 관통하는 컨택홀을 통해 제1 전극(ELT1)과 전기적으로 연결될 수 있다. 제2 연결 전극(CNE2)은 제2 절연층(INS2) 및 제1 절연층(INS1)을 관통하는 컨택홀을 통해 제2 전극(ELT2)과 전기적으로 연결될 수 있다.
도 8을 참조하면, 제1 및 제2 연결 전극들(CNE1, CNE2)은 서로 동일한 층에 배치될 수 있다. 일 예로, 제1 및 제2 연결 전극들(CNE1, CNE2)은 제5 도전층(C5)으로 구성될 수 있다. 제1 및 제2 연결 전극들(CNE1, CNE2)은 동일한 공정에서 동시에 형성될 수 있으나, 반드시 이에 제한되는 것은 아니다.
도 9를 참조하면, 제1 및 제2 연결 전극들(CNE1, CNE2)은 서로 다른 층에 배치될 수 있다. 예를 들어, 제1 연결 전극(CNE1)은 제5 도전층(C5)으로 구성되고, 제2 연결 전극(CNE2)은 제6 도전층(C6)으로 구성될 수 있다. 제5 도전층(C5)과 제6 도전층(C6) 사이에는 제3 절연층(INS3)이 더 배치될 수 있다. 제3 절연층(INS3)은 제5 도전층(C5)으로 이루어진 제1 연결 전극(CNE1)을 커버하되, 발광 소자들(LD)의 제2 단부(EP2)를 노출할 수 있다. 제3 절연층(INS3)에 의해 노출된 발광 소자(LD)의 제2 단부(EP2) 상에는 제6 도전층(C6)으로 이루어진 제2 연결 전극(CNE2)이 배치될 수 있다. 이와 같이, 서로 다른 도전층으로 이루어진 제1 및 제2 연결 전극들(CNE1, CNE2) 사이에 제3 절연층(INS3)이 배치되는 경우, 제1 및 제2 연결 전극들(CNE1, CNE2)이 제3 절연층(INS3)에 의해 안정적으로 분리될 수 있으므로 발광 소자들(LD)의 제1 및 제2 단부들(EP1, EP2) 사이의 전기적 안정성을 확보할 수 있다.
제5 도전층(C5) 및/또는 제6 도전층(C6)은 다양한 투명 도전 물질로 구성될 수 있다. 일 예로, 제5 도전층(C5) 및/또는 제6 도전층(C6)은 인듐 주석 산화물(ITO), 인듐 아연 산화물(IZO), 인듐 주석 아연 산화물(ITZO), 알루미늄 아연 산화물(AZO), 갈륨 아연 산화물(GZO), 아연 주석 산화물(ZTO), 또는 갈륨 주석 산화물(GTO)을 비롯한 다양한 투명 도전 물질 중 적어도 하나를 포함할 수 있다. 제5 도전층(C5) 및/또는 제6 도전층(C6)은 실질적으로 투명 또는 반투명할 수 있으며, 선택된 투광도를 만족할 수 있다. 이에 따라, 발광 소자들(LD)의 제1 및 제2 단부들(EP1, EP2)로부터 방출된 광은 제1 및 제2 연결 전극들(CNE1, CNE2)을 통과하여 표시 패널(PNL)의 외부로 방출될 수 있다.
제3 절연층(INS3)은 단일층 또는 다중층으로 구성될 수 있으며, 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 질화물(AlNx), 알루미늄 산화물(AlOx), 지르코늄 산화물(ZrOx), 하프늄 산화물(HfOx), 또는 티타늄 산화물(TiOx)을 비롯한 다양한 종류의 무기 물질을 포함할 수 있다.
도 10 및 도 11은 일 실시예에 따른 제1 내지 제3 서브 화소들을 나타내는 단면도들이다. 도 10 및 도 11은 도 8 및 도 9 등을 참조하여 설명한 서브 화소(PXL)의 발광 소자층(EL) 상에 제공된 뱅크(BNK), 컬러 변환층(CCL), 및/또는 컬러 필터층(CFL) 등을 도시한다.
도 10 및 도 11을 참조하면, 뱅크(BNK)는 제1 내지 제3 서브 화소들(PXL1, PXL2, PXL3)의 발광 소자층(EL) 상에 배치될 수 있다. 일 예로, 뱅크(BNK)는 제1 내지 제3 서브 화소들(PXL1, PXL2, PXL3) 사이에 배치되며, 제1 내지 제3 서브 화소들(PXL1, PXL2, PXL3)과 각각 중첩하는 개구부를 포함할 수 있다. 뱅크(BNK)의 개구부는 제1 내지 제3 서브 화소들(PXL1, PXL2, PXL3)과 각각 평면상 중첩할 수 있다. 뱅크(BNK)의 개구부는 컬러 변환층(CCL)이 제공될 수 있는 공간을 제공할 수 있다.
뱅크(BNK)는 아크릴계 수지(acrylates resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides resin), 폴리에스테르계 수지(polyesters resin), 폴리페닐렌설파이드계 수지(polyphenylenesulfides resin) 또는 벤조사이클로부텐(benzocyclobutene, BCB) 등의 유기 물질을 포함할 수 있다. 다만, 반드시 이에 제한되는 것은 아니며, 뱅크(BNK)는 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 질화물(AlNx), 알루미늄 산화물(AlOx), 지르코늄 산화물(ZrOx), 하프늄 산화물(HfOx), 또는 티타늄 산화물(TiOx)을 비롯한 다양한 종류의 무기 물질을 포함할 수 있다.
실시예에 따라, 뱅크(BNK)는 적어도 하나의 차광성 및/또는 반사성 물질을 포함할 수 있다. 이에 따라 인접한 서브 화소들(PXL)의 사이에서 빛샘을 방지할 수 있다. 예를 들어, 뱅크(BNK)는 적어도 하나의 블랙 매트릭스 물질 및/또는 컬러 필터 물질 등을 포함할 수 있다. 일 예로, 뱅크(BNK)는 광을 차단할 수 있는 흑색의 불투명 패턴으로 형성될 수 있다. 일 실시예에서, 각 서브 화소(PXL)의 광 효율을 높일 수 있도록 뱅크(BNK)의 표면(일 예로, 측벽)에 도시되지 않은 반사막 등이 형성될 수도 있다.
컬러 변환층(CCL)은 뱅크(BNK)의 개구부 내에서 발광 소자들(LD)을 비롯한 발광 소자층(EL) 상에 배치될 수 있다.
컬러 변환층(CCL)은 제1 서브 화소(PXL1)에 배치된 제1 컬러 변환층(CCL1), 제2 서브 화소(PXL2)에 배치된 제2 컬러 변환층(CCL2), 및 제3 서브 화소(PXL3)에 배치된 산란층(LSL)을 포함할 수 있다.
일 실시예에서, 제1 내지 제3 서브 화소들(PXL1, PXL2, PXL3)은 서로 동일한 색의 광을 방출하는 발광 소자들(LD)을 포함할 수 있다. 예를 들어, 제1 내지 제3 서브 화소들(PXL1, PXL2, PXL3)은 제3 색(예를 들어, 청색 광)의 광을 방출하는 발광 소자들(LD)을 포함할 수 있다. 이러한 제1 내지 제3 서브 화소들(PXL1, PXL2, PXL3) 상에 각각 색 변환 입자들을 포함한 컬러 변환층(CCL)이 배치됨으로써 풀 컬러의 영상을 표시할 수 있다.
제1 컬러 변환층(CCL1)은 발광 소자(LD)에서 방출되는 제3 색의 광을 제1 색의 광으로 변환하는 제1 색 변환 입자들을 포함할 수 있다. 예를 들어, 제1 컬러 변환층(CCL1)은 베이스 수지 등과 같은 선택된 매트릭스 재료 내에 분산된 다수의 제1 퀀텀 닷(QD1)을 포함할 수 있다.
일 실시예에서, 발광 소자(LD)가 청색의 광을 방출하는 청색 발광 소자이고 제1 서브 화소(PXL1)가 적색 화소인 경우, 제1 컬러 변환층(CCL1)은 상기 청색 발광 소자에서 방출되는 청색의 광을 적색의 광으로 변환하는 제1 퀀텀 닷(QD1)을 포함할 수 있다. 제1 퀀텀 닷(QD1)은 청색 광을 흡수하여 에너지 천이에 따라 파장을 시프트시켜 적색 광을 방출할 수 있다. 한편, 제1 서브 화소(PXL1)가 다른 색의 화소인 경우, 제1 컬러 변환층(CCL1)은 제1 서브 화소(PXL1)의 색에 대응하는 제1 퀀텀 닷(QD1)을 포함할 수 있다.
제2 컬러 변환층(CCL2)은 발광 소자(LD)에서 방출되는 제3 색의 광을 제2 색의 광으로 변환하는 제2 색 변환 입자들을 포함할 수 있다. 예를 들어, 제2 컬러 변환층(CCL2)은 베이스 수지 등과 같은 선택된 매트릭스 재료 내에 분산된 다수의 제2 퀀텀 닷(QD2)을 포함할 수 있다.
일 실시예에서, 발광 소자(LD)가 청색의 광을 방출하는 청색 발광 소자이고 제2 서브 화소(PXL2)가 녹색 화소인 경우, 제2 컬러 변환층(CCL2)은 상기 청색 발광 소자에서 방출되는 청색의 광을 녹색의 광으로 변환하는 제2 퀀텀 닷(QD2)을 포함할 수 있다. 제2 퀀텀 닷(QD2)은 청색 광을 흡수하여 에너지 천이에 따라 파장을 시프트시켜 녹색 광을 방출할 수 있다. 한편, 제2 서브 화소(PXL2)가 다른 색의 화소인 경우, 제2 컬러 변환층(CCL2)은 제2 서브 화소(PXL2)의 색에 대응하는 제2 퀀텀 닷(QD2)을 포함할 수 있다.
일 실시예에서, 가시광선 영역 중 비교적 짧은 파장을 갖는 청색의 광을 각각 제1 퀀텀 닷(QD1) 및 제2 퀀텀 닷(QD2)에 입사시킴으로써, 제1 퀀텀 닷(QD1) 및 제2 퀀텀 닷(QD2)의 흡수 계수를 증가시킬 수 있다. 이에 따라, 최종적으로 제1 서브 화소(PXL1) 및 제2 서브 화소(PXL2)에서 방출되는 광 효율을 향상시킴과 동시에, 우수한 색 재현성을 확보할 수 있다. 또한, 동일한 색의 발광 소자들(LD)(일 예로, 청색 발광 소자)을 이용하여 제1 내지 제3 서브 화소들(PXL1, PXL2, PXL3)의 발광부(LSU)를 구성함으로써, 표시 장치의 제조 효율을 높일 수 있다.
산란층(LSL)은 발광 소자(LD)에서 방출되는 제3 색(또는, 청색)의 광을 효율적으로 이용하기 위해 구비될 수 있다. 일 예로, 발광 소자(LD)가 청색의 광을 방출하는 청색 발광 소자이고 제3 서브 화소(PXL3)가 청색 화소인 경우, 산란층(LSL)은 발광 소자(LD)로부터 방출되는 광을 효율적으로 이용하기 위하여 적어도 한 종류의 산란체(SCT)를 포함할 수 있다.
예를 들어, 산란층(LSL)은 베이스 수지 등과 같은 선택된 매트릭스 재료 내에 분산된 다수의 산란체(SCT)를 포함할 수 있다. 일 예로, 산란층(LSL)은 실리카(silica)와 같은 산란체(SCT)를 포함할 수 있으나, 산란체(SCT)의 구성 물질이 이에 한정되는 것은 아니다. 한편, 산란체(SCT)가 제3 서브 화소(PXL3)에만 배치되는 것은 아니며, 제1 컬러 변환층(CCL1) 또는 제2 컬러 변환층(CCL2)의 내부에도 선택적으로 포함될 수 있다. 실시예에 따라, 산란체(SCT)가 생략되어 투명 폴리머로 구성된 산란층(LSL)이 제공될 수도 있다.
컬러 변환층(CCL) 상에는 제1 캡핑층(CP1)이 배치될 수 있다. 제1 캡핑층(CP1)은 제1 내지 제3 서브 화소들(PXL1, PXL2, PXL3)에 걸쳐 제공될 수 있다. 제1 캡핑층(CP1)은 컬러 변환층(CCL)을 커버할 수 있다. 제1 캡핑층(CP1)은 외부로부터 수분 또는 공기 등의 불순물이 침투하여 컬러 변환층(CCL)을 손상시키거나 오염시키는 것을 방지할 수 있다.
제1 캡핑층(CP1)은 무기층으로서, 실리콘 질화물(SiNx), 알루미늄 질화물(AlNx), 티타늄 질화물(TiNx), 실리콘 산화물(SiOx), 알루미늄 산화물(AlOx), 티타늄 산화물(TiOx), 실리콘 산탄화물(SiOxCy), 또는 실리콘 산질화물(SiOxNy) 등을 포함하여 이루어질 수 있다.
제1 캡핑층(CP1) 상에는 광학층(OPL)이 배치될 수 있다. 광학층(OPL)은 제1 내지 제3 서브 화소들(PXL1, PXL2, PXL3)에 걸쳐 제공될 수 있다.
광학층(OPL)은 컬러 변환층(CCL)으로부터 제공된 광을 전반사에 의해 리사이클링하여 광 추출 효율을 향상시키는 역할을 할 수 있다. 이를 위해, 광학층(OPL)은 컬러 변환층(CCL)에 비해 상대적으로 낮은 굴절률을 가질 수 있다. 예를 들어, 컬러 변환층(CCL)의 굴절률은 약 약 1.6 내지 약 2.0 이고, 광학층(OPL)의 굴절률은 약 1.1 내지 약 1.3 일 수 있으나, 반드시 이에 제한되는 것은 아니다.
실시예에 따라, 광학층(OPL)은 베이스 수지 및 상기 베이스 수지 내에 분산된 중공 입자를 포함할 수 있다. 상기 중공 입자는 중공 실리카 입자를 포함할 수 있다. 또는, 상기 중공 입자는 포로젠(porogen)에 의해 형성된 기공일 수 있으나, 반드시 이에 제한되는 것은 아니다. 또한, 광학층(OPL)은 산화 아연(ZnO) 입자, 이산화 티타늄(TiO2) 입자, 나노 실리케이트(nano silicate) 입자 중 적어도 어느 하나를 포함할 수 있으나, 반드시 이에 제한되는 것은 아니다.
광학층(OPL) 상에는 제2 캡핑층(CP2)이 배치될 수 있다. 제2 캡핑층(CP2)은 제1 내지 제3 서브 화소들(PXL1, PXL2, PXL3)에 걸쳐 제공될 수 있다. 제2 캡핑층(CP2)은 광학층(OPL)을 커버할 수 있다. 제2 캡핑층(CP2)은 외부로부터 수분 또는 공기 등의 불순물이 침투하여 광학층(OPL)을 손상시키거나 오염시키는 것을 방지할 수 있다.
제2 캡핑층(CP2)은 무기층으로서, 실리콘 질화물(SiNx), 알루미늄 질화물(AlNx), 티타늄 질화물(TiNx), 실리콘 산화물(SiOx), 알루미늄 산화물(AlOx), 티타늄 산화물(TiOx), 실리콘 산탄화물(SiOxCy), 또는 실리콘 산질화물(SiOxNy) 등을 포함하여 이루어질 수 있다.
제2 캡핑층(CP2) 상에는 유기층(OL)이 배치될 수 있다. 유기층(OL)은 제1 내지 제3 서브 화소들(PXL1, PXL2, PXL3)에 걸쳐 제공될 수 있다.
유기층(OL)은 아크릴계 수지(acrylates resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides resin), 폴리에스테르계 수지(polyesters resin), 폴리페닐렌설파이드계 수지(polyphenylenesulfides resin) 또는 벤조사이클로부텐(benzocyclobutene, BCB) 등의 유기 물질을 포함할 수 있다.
광학층(OPL) 및 유기층(OL) 중 적어도 하나는 상술한 함몰부(RA)에 형성된 함몰 패턴들(RP)을 포함할 수 있다. 이와 같이, 광학층(OPL) 및/또는 유기층(OL)에 함몰 패턴들(RP)이 형성되는 경우, 광학층(OPL) 및/또는 유기층(OL)이 변형되는 과정에서 수축 스트레스가 분산될 수 있으므로, 휨을 최소화하여 표시 패널(PNL)의 신뢰성을 향상시킬 수 있음은 앞서 설명한 바와 같다.
일 실시예에서, 도 10에 도시된 바와 같이, 광학층(OPL) 및 유기층(OL)은 함몰부(RA)에 형성된 함몰 패턴들(RP)을 포함할 수 있다. 이 경우, 함몰 패턴들(RP)은 광학층(OPL) 및 유기층(OL)이 함몰부(RA)에서 부분적으로 제거됨으로써 형성될 수 있다. 일 예로, 함몰 패턴들(RP)의 제3 방향(Z축 방향)의 깊이는 광학층(OPL) 및 유기층(OL)의 제3 방향(Z축 방향)의 두께의 25% 내지 55%로 형성될 수 있으나, 반드시 이에 제한되는 것은 아니다.
다른 실시예에서, 도 11에 도시된 바와 같이, 유기층(OL)만 함몰부(RA)에 형성된 함몰 패턴들(RP)을 포함할 수 있다. 이 경우, 함몰 패턴들(RP)은 유기층(OL)이 함몰부(RA)에서 부분적으로 제거됨으로써 형성될 수 있다. 일 예로, 함몰 패턴들(RP)의 제3 방향(Z축 방향)의 깊이는 유기층(OL)의 제3 방향(Z축 방향)의 두께의 25% 내지 55%로 형성될 수 있으나, 반드시 이에 제한되는 것은 아니다. 함몰 패턴들(RP)의 제3 방향(Z축 방향)의 깊이는 광학층(OPL) 또는 유기층(OL)의 수축 스트레스를 분산할 수 있는 범위에서 다양하게 변경될 수 있다.
함몰 패턴들(RP) 내에는 제3 캡핑층(CP3)이 배치될 수 있다. 제3 캡핑층(CP3)은 제1 내지 제3 서브 화소들(PXL1, PXL2, PXL3) 사이에 배치될 수 있다. 예를 들어, 제3 캡핑층(CP3)은 제1 내지 제3 서브 화소들(PXL1, PXL2, PXL3)과 평면상 비중첩할 수 있으나, 반드시 이에 제한되는 것은 아니다.
제3 캡핑층(CP3)은 무기층으로서, 실리콘 질화물(SiNx), 알루미늄 질화물(AlNx), 티타늄 질화물(TiNx), 실리콘 산화물(SiOx), 알루미늄 산화물(AlOx), 티타늄 산화물(TiOx), 실리콘 산탄화물(SiOxCy), 또는 실리콘 산질화물(SiOxNy) 등을 포함하여 이루어질 수 있다. 실시예에 따라, 제3 캡핑층(CP3)은 생략될 수도 있다.
유기층(OL) 상에는 컬러 필터층(CFL)이 배치될 수 있다. 컬러 필터층(CFL)은 각 서브 화소(PXL)의 색에 부합되는 컬러 필터들(CF1, CF2, CF3)을 포함할 수 있다. 제1 내지 제3 서브 화소들(PXL1, PXL2, PXL3) 각각의 색에 부합되는 컬러 필터들(CF1, CF2, CF3)이 배치됨으로써 풀 컬러의 영상을 표시할 수 있다.
컬러 필터층(CFL)은 제1 서브 화소(PXL1)에 배치되어 제1 서브 화소(PXL1)에서 방출되는 광을 선택적으로 투과시키는 제1 컬러 필터(CF1), 제2 서브 화소(PXL2)에 배치되어 제2 서브 화소(PXL2)에서 방출되는 광을 선택적으로 투과시키는 제2 컬러 필터(CF2), 및 제3 서브 화소(PXL3)에 배치되어 제3 서브 화소(PXL3)에서 방출되는 광을 선택적으로 투과시키는 제3 컬러 필터(CF3)를 포함할 수 있다.
일 실시예에서, 제1 컬러 필터(CF1), 제2 컬러 필터(CF2) 및 제3 컬러 필터(CF3)는 각각 적색 컬러 필터, 녹색 컬러 필터 및 청색 컬러 필터일 수 있으나, 반드시 이에 제한되는 것은 아니다. 이하에서, 제1 컬러 필터(CF1), 제2 컬러 필터(CF2) 및 제3 컬러 필터(CF3) 중 임의의 컬러 필터를 지칭하거나, 두 종류 이상의 컬러 필터들을 포괄적으로 지칭할 때, "컬러 필터(CF)" 또는 "컬러 필터들(CF)"이라 하기로 한다.
제1 컬러 필터(CF1)는 제1 서브 화소(PXL1)의 발광 소자층(EL)(또는 발광 소자(LD)) 및 제1 컬러 변환층(CCL1)과 제3 방향(Z축 방향)으로 중첩할 수 있다. 제1 컬러 필터(CF1)는 제1 색(또는, 적색)의 광을 선택적으로 투과시키는 컬러 필터 물질을 포함할 수 있다. 예를 들어, 제1 서브 화소(PXL1)가 적색 화소일 때, 제1 컬러 필터(CF1)는 적색 컬러 필터 물질을 포함할 수 있다.
제2 컬러 필터(CF2)는 제2 서브 화소(PXL2)의 발광 소자층(EL)(또는 발광 소자(LD)) 및 제2 컬러 변환층(CCL2)과 제3 방향(Z축 방향)으로 중첩할 수 있다. 제2 컬러 필터(CF2)는 제2 색(또는, 녹색)의 광을 선택적으로 투과시키는 컬러 필터 물질을 포함할 수 있다. 예를 들어, 제2 서브 화소(PXL2)가 녹색 화소일 때, 제2 컬러 필터(CF2)는 녹색 컬러 필터 물질을 포함할 수 있다.
제3 컬러 필터(CF3)는 제3 서브 화소(PXL3)의 발광 소자층(EL)(또는 발광 소자(LD)) 및 산란층(LSL)과 제3 방향(Z축 방향)으로 중첩할 수 있다. 제3 컬러 필터(CF3)는 제3 색(또는, 청색)의 광을 선택적으로 투과시키는 컬러 필터 물질을 포함할 수 있다. 예를 들어, 제3 서브 화소(PXL3)가 청색 화소일 때, 제3 컬러 필터(CF3)는 청색 컬러 필터 물질을 포함할 수 있다.
실시예에 따라, 제1 내지 제3 컬러 필터들(CF1, CF2, CF3) 사이에는 차광층(BM)이 더 배치될 수 있다, 이와 같이, 차광층(BM)이 제1 내지 제3 컬러 필터들(CF1, CF2, CF3) 사이에 형성되는 경우, 표시 장치의 정면 또는 측면에서 시인되는 혼색 불량을 방지할 수 있다. 차광층(BM)의 물질은 특별히 한정되지 않으며, 다양한 차광성 물질로 구성될 수 있다. 일 예로, 차광층(BM)은 제1 내지 제3 컬러 필터들(CF1, CF2, CF3)이 서로 적층되어 구현될 수도 있다.
컬러 필터층(CFL) 상에는 오버 코트층(OC)이 배치될 수 있다. 오버 코트층(OC)은 제1 내지 제3 서브 화소들(PXL1, PXL2, PXL3)에 걸쳐 제공될 수 있다. 오버 코트층(OC)은 컬러 필터층(CFL)을 비롯한 하부 부재를 커버할 수 있다. 오버 코트층(OC)은 상술한 하부 부재에 수분 또는 공기가 침투되는 것을 방지할 수 있다. 오버 코트층(OC)은 먼지와 같은 이물질로부터 상술한 하부 부재를 보호할 수 있다.
오버 코트층(OC)은 아크릴계 수지(acrylates resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides resin), 폴리에스테르계 수지(polyesters resin), 폴리페닐렌설파이드계 수지(polyphenylenesulfides resin) 또는 벤조사이클로부텐(benzocyclobutene, BCB) 등의 유기 물질을 포함할 수 있다. 다만, 반드시 이에 제한되는 것은 아니며, 오버 코트층(OC)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 질화물(AlNx), 알루미늄 산화물(AlOx), 지르코늄 산화물(ZrOx), 하프늄 산화물(HfOx), 또는 티타늄 산화물(TiOx)을 비롯한 다양한 종류의 무기 물질을 포함할 수 있다.
상술한 실시예에 의하면, 광학층(OPL) 및/또는 유기층(OL)에 함몰 패턴들(RP)이 형성됨에 따라, 광학층(OPL) 및/또는 유기층(OL)이 변형되는 과정에서 발생하는 수축 스트레스가 분산될 수 있으므로, 휨을 최소화하여 표시 패널(PNL)의 신뢰성을 향상시킬 수 있다.
이하, 다른 실시예에 대해 설명한다. 이하의 실시예에서 이미 설명한 구성과 동일한 구성에 대해서는 동일한 참조 번호로서 지칭하며, 중복 설명은 생략하거나 간략화하기로 한다.
도 12는 다른 실시예에 따른 제1 내지 제3 서브 화소들을 나타내는 개략적인 단면도이다.
도 12를 참조하면, 본 실시예는 컬러 변환층(CCL), 광학층(OPL), 및/또는 유기층(OL)이 뱅크(BNK)의 개구부 내에 배치된다는 점에서 도 1 내지 도 11의 실시예와 구별된다.
예를 들어, 뱅크(BNK)는 제1 내지 제3 서브 화소들(PXL1, PXL2, PXL3) 사이에 배치되며, 제1 내지 제3 서브 화소들(PXL1, PXL2, PXL3)과 각각 중첩하는 개구부를 포함할 수 있다. 컬러 변환층(CCL), 광학층(OPL), 및/또는 유기층(OL)은 뱅크(BNK)의 개구부에 배치될 수 있다. 뱅크(BNK)는 제1 내지 제3 서브 화소들(PXL1, PXL2, PXL3) 각각의 컬러 변환층(CCL), 광학층(OPL), 및/또는 유기층(OL)을 분리하는 역할을 할 수 있다.
평면상 뱅크(BNK)는 제1 서브 화소(PXL1)와 중첩하는 광학층(OPL)의 일부를 제2 서브 화소(PXL2)와 중첩하는 광학층(OPL)의 일부와 분리할 수 있다. 유사하게, 뱅크(BNK)는 제1 및 제2 서브 화소들(PXL1, PXL2)과 각각 중첩하는 유기층(OL)의 일부를 분리할 수 있다. 뱅크(BNK)는 제2 및 제3 서브 화소들(PXL2, PXL3)과 각각 중첩하는 광학층(OPL)과 유기층(OL)의 일부를 서로 분리할 수 있다.
컬러 변환층(CCL)은 뱅크(BNK)의 개구부 내에서 발광 소자들(LD)을 비롯한 발광 소자층(EL) 상에 배치될 수 있다. 광학층(OPL)은 뱅크(BNK)의 개구부 내에서 컬러 변환층(CCL) 상에 배치될 수 있다. 유기층(OL)은 뱅크(BNK)의 개구부 내에서 광학층(OPL) 상에 배치될 수 있다. 이와 같이, 서브 화소들(PXL) 각각의 광학층(OPL) 및/또는 유기층(OL)이 뱅크(BNK)의 개구부 내에 배치되어 서로 분리되는 경우, 광학층(OPL) 및/또는 유기층(OL)이 적층 및 경화를 반복함에 따라 변형되는 과정에서 발생하는 수축 스트레스가 분산될 수 있으므로, 휨을 최소화하여 표시 패널(PNL)의 신뢰성을 향상시킬 수 있다.
일 실시예에서, 제1 영역(도 3의 A1)의 뱅크(BNK)의 제3 방향(Z축 방향)의 높이는 제2 영역(도 3의 A2)의 뱅크(BNK)의 제3 방향(Z축 방향)의 높이와 다를 수 있다. 예를 들어, 제1 영역(A1)의 뱅크(BNK)의 제3 방향(Z축 방향)의 높이는 제2 영역(A2)의 뱅크(BNK)의 제3 방향(Z축 방향)의 높이보다 작을 수 있다. 이와 같이, 외곽부에 해당하는 제2 영역(A2)의 뱅크(BNK)가 높을 경우, 제2 영역(A2)의 수축 스트레스를 분산할 수 있으므로 휨을 최소화할 수 있다. 다만, 반드시 이에 제한되는 것은 아니며, 제1 영역(A1)의 뱅크(BNK)의 제3 방향(Z축 방향)의 높이는 제2 영역(A2)의 뱅크(BNK)의 제3 방향(Z축 방향)의 높이와 실질적으로 동일하게 형성될 수도 있다.
컬러 변환층(CCL)과 광학층(OPL) 사이에는 제1 캡핑층(CP1)이 배치될 수 있다. 광학층(OPL)과 유기층(OL) 사이에는 제2 캡핑층(CP2)이 배치될 수 있다. 제1 캡핑층(CP1) 및/또는 제2 캡핑층(CP2)은 제1 내지 제3 서브 화소들(PXL1, PXL2, PXL3)에 걸쳐 제공될 수 있다.
이외 뱅크(BNK), 컬러 변환층(CCL), 광학층(OPL), 유기층(OL), 제1 캡핑층(CP1), 및/또는 제2 캡핑층(CP2)은 도 10 및 도 11을 참조하여 상세히 설명한 바 있으므로, 중복되는 내용은 생략한다.
계속해서, 상술한 실시예에 따른 표시 장치의 제조 방법에 대해 설명한다.
도 13 내지 도 16은 일 실시예에 따른 표시 장치의 제조 방법을 설명하기 공정 단계별 개략적인 단면도들이다. 도 13 내지 도 16은 도 10의 표시 장치의 제조 방법을 설명하기 위한 개략적인 단면도들로서, 도 10과 실질적으로 동일한 구성요소에 대해서는 동일한 부호로 나타내고 자세한 부호를 생략한다.
도 13을 참조하면, 먼저 뱅크(BNK)를 형성하고, 뱅크(BNK) 사이에 컬러 변환층(CCL)을 형성한다. 뱅크(BNK)는 서브 화소들(PXL)의 발광 소자층(EL) 상에 형성될 수 있다.
뱅크(BNK)는 제1 내지 제3 서브 화소들(PXL1, PXL2, PXL3) 사이에 형성되며, 제1 내지 제3 서브 화소들(PXL1, PXL2, PXL3)과 각각 중첩하는 개구부를 포함할 수 있다. 컬러 변환층(CCL)은 뱅크(BNK)의 개구부 내에 형성될 수 있다. 제1 컬러 변환층(CCL1)은 제1 서브 화소(PXL1)의 뱅크(BNK)의 개구부 내에 형성될 수 있다. 제2 컬러 변환층(CCL2)은 제2 서브 화소(PXL2)의 뱅크(BNK)의 개구부 내에 형성될 수 있다. 산란층(LSL)은 제3 서브 화소(PXL3)의 뱅크(BNK)의 개구부 내에 형성될 수 있다.
도 14를 참조하면, 이어서 제1 캡핑층(CP1), 광학층(OPL), 제2 캡핑층(CP2), 및/또는 유기층(OL)을 형성한다. 제1 캡핑층(CP1), 광학층(OPL), 제2 캡핑층(CP2), 및/또는 유기층(OL)은 뱅크(BNK)와 컬러 변환층(CCL) 상에 순차적으로 형성될 수 있다. 제1 캡핑층(CP1), 광학층(OPL), 제2 캡핑층(CP2), 및/또는 유기층(OL)은 제1 내지 제3 서브 화소들(PXL1, PXL2, PXL3)에 걸쳐 형성될 수 있다.
도 15를 참조하면, 이어서 함몰부(RA)에 함몰 패턴들(RP)을 형성한다. 함몰부(RA)는 제1 내지 제3 서브 화소들(PXL1, PXL2, PXL3)의 경계에 위치할 수 있다. 함몰 패턴들(RP)은 광학층(OPL) 및/또는 유기층(OL)을 부분적으로 제거하여 형성될 수 있다. 함몰 패턴들(RP)을 형성하는 공정은 건식 식각법(dry etching), 습식 식각법(wet etching), 반응성 이온 에칭법(reactive ion etching, RIE), 유도 결합 플라즈마 반응성 이온 에칭법(inductively coupled plasma reactive ion etching, ICP-RIE) 등 통상의 식각 공정에 의할 수 있으나, 반드시 이에 제한되는 것은 아니다.
도 16을 참조하면, 이어서 함몰 패턴들(RP) 내에 제3 캡핑층(CP3)을 형성한다. 제3 캡핑층(CP3)은 함몰 패턴들(RP) 내부에만 부분적으로 제공될 수 있다. 예를 들어, 제3 캡핑층(CP3)은 제1 내지 제3 서브 화소들(PXL1, PXL2, PXL3) 사이의 함몰부(RA)에만 형성될 수 있다.
이어서, 컬러 필터층(CFL)을 형성하여 도 10의 표시 장치가 완성될 수 있다. 컬러 필터층(CFL)은 제1 서브 화소(PXL1)에 형성된 제1 컬러 필터(CF1), 제2 서브 화소(PXL2)에 형성된 제2 컬러 필터(CF2), 및 제3 서브 화소(PXL3)에 형성된 제3 컬러 필터(CF3)를 포함할 수 있다. 제1 내지 제3 서브 화소들(PXL1, PXL2, PXL3) 사이에는 차광층(BM)이 배치될 수 있다.
상술한 실시예에 의하면, 광학층(OPL) 및/또는 유기층(OL)에 함몰 패턴들(RP)이 형성됨에 따라, 광학층(OPL) 및/또는 유기층(OL)이 변형되는 과정에서 수축 스트레스가 분산될 수 있으므로, 휨을 최소화하여 표시 패널(PNL)의 신뢰성을 향상시킬 수 있다.
본 명세서에는 실시예가 개시되었으며, 용어가 사용되지만 제한을 목적으로 하는 것이 아니라 일반적이고 설명적인 의미로만 사용되며 해석되어야 한다. 일부 경우, 통상의 기술자에게 자명한 바와 같이, 달리 명시되지 않는 한 실시예와 관련하여 설명된 특징, 특성 및/또는 구성요소는 단독으로 또는 관련하여 설명된 특징, 특성 및/또는 구성요소와 조합하여 사용될 수 있다. 따라서, 이하의 청구범위에 기재된 개시 내용의 범위를 벗어나지 않으면서 형태 및 세부사항의 다양한 변경이 이루어질 수 있다는 것이 통상의 기술자에 의해 이해될 것이다.

Claims (20)

  1. 발광 소자들이 배치된 화소들;
    상기 화소들의 상기 발광 소자들 상에 배치된 컬러 변환층;
    상기 컬러 변환층 상에 배치된 광학층; 및
    상기 광학층 상에 배치된 유기층을 포함하며,
    상기 광학층 및 상기 유기층 중 적어도 하나는 상기 화소들 사이에 배치된 함몰 패턴들을 포함하는 표시 장치.
  2. 제1 항에 있어서,
    상기 컬러 변환층과 상기 광학층 사이에 배치된 제1 캡핑층; 및
    상기 광학층과 상기 유기층 사이에 배치된 제2 캡핑층을 더 포함하는 표시 장치.
  3. 제1 항에 있어서,
    상기 함몰 패턴들 내에 배치된 제3 캡핑층을 더 포함하는 표시 장치.
  4. 제3 항에 있어서,
    상기 제3 캡핑층은 상기 화소들과 평면상 비중첩하는 표시 장치.
  5. 제1 항에 있어서,
    중앙부; 및
    상기 중앙부를 둘러싸는 외곽부를 더 포함하고,
    상기 중앙부에 배치된 상기 함몰 패턴들의 단위 면적당 개수는 상기 외곽부에 배치된 상기 함몰 패턴들의 단위 면적당 개수보다 적은 표시 장치.
  6. 제1 항에 있어서,
    중앙부; 및
    상기 중앙부를 둘러싸는 외곽부를 더 포함하고,
    상기 중앙부에 배치된 상기 함몰 패턴들의 깊이는 상기 외곽부에 배치된 상기 함몰 패턴들의 깊이보다 작은 표시 장치.
  7. 제1 항에 있어서,
    상기 화소들 사이에 배치된 뱅크들을 더 포함하고,
    상기 컬러 변환층은 상기 뱅크 사이에 배치되는 표시 장치.
  8. 제1 항에 있어서,
    상기 유기층 상에 배치된 컬러 필터층을 더 포함하는 표시 장치.
  9. 제1 항에 있어서,
    상기 광학층의 굴절률은 약 1.1 내지 약 1.3 인 표시 장치.
  10. 제9 항에 있어서,
    상기 광학층은 중공 입자를 포함하는 표시 장치.
  11. 화소들;
    상기 화소들과 평면상 중첩하는 개구부를 포함하는 뱅크;
    상기 화소들에 배치된 발광 소자들;
    상기 발광 소자들 상에 배치된 컬러 변환층;
    상기 컬러 변환층 상에 배치된 광학층; 및
    상기 광학층 상에 배치된 유기층을 포함하며,
    상기 컬러 변환층, 상기 광학층, 및 상기 유기층은 상기 뱅크의 상기 개구부 내에 배치되는 표시 장치.
  12. 제11 항에 있어서,
    상기 화소들은 각각 제1 서브 화소 및 제2 서브 화소를 포함하고,
    상기 뱅크는 상기 제1 서브 화소와 상기 제2 서브 화소 사이에 배치되는 표시 장치.
  13. 제12 항에 있어서,
    상기 제1 서브 화소와 평면상 중첩하는 상기 광학층의 일부는 상기 뱅크에 의해 상기 제2 서브 화소와 평면상 중첩하는 상기 광학층의 일부와 분리되는 표시 장치.
  14. 제12 항에 있어서,
    상기 제1 서브 화소와 평면상 중첩하는 상기 유기층의 일부는 상기 뱅크에 의해 상기 제2 서브 화소와 평면상 중첩하는 상기 유기층의 일부와 분리되는 표시 장치.
  15. 제12 항에 있어서,
    상기 컬러 변환층과 상기 광학층 사이에 배치된 제1 캡핑층; 및
    상기 광학층과 상기 유기층 사이에 배치된 제2 캡핑층을 더 포함하는 표시 장치.
  16. 제15 항에 있어서,
    상기 제1 캡핑층 또는 상기 제2 캡핑층은 상기 제1 서브 화소와 상기 제2 서브 화소에 배치되는 표시 장치.
  17. 제11 항에 있어서,
    중앙부; 및
    상기 중앙부를 둘러싸는 외곽부를 더 포함하고,
    상기 중앙부에 배치된 상기 뱅크의 높이는 상기 외곽부에 배치된 상기 뱅크의 높이보다 작은 표시 장치.
  18. 제11 항에 있어서,
    상기 발광 소자들의 제1 단부와 전기적으로 연결된 제1 전극; 및
    상기 발광 소자들의 제2 단부와 전기적으로 연결된 제2 전극을 더 포함하는 표시 장치.
  19. 제11 항에 있어서,
    상기 유기층 상에 배치된 컬러 필터층을 더 포함하는 표시 장치.
  20. 제19 항에 있어서,
    상기 컬러 필터층 상에 배치된 오버 코트층을 더 포함하는 표시 장치.
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