KR20190104089A - 디스플레이 장치 - Google Patents

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KR20190104089A
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Abstract

본 발명은 외부로부터의 충격에 강건한 디스플레이 장치를 위하여, 기판과, 상기 기판 상에 배치된 박막트랜지스터와, 상기 박막트랜지스터 상부에 위치한 제1유기절연막과, 상기 제1유기절연막 내에 위치하는 제1크랙유도층을 구비하는, 디스플레이 장치를 제공한다.

Description

디스플레이 장치{Display apparatus}
본 발명의 실시예들은 디스플레이 장치에 관한 것으로서, 더 상세하게는 외부로부터의 충격에 강건한 디스플레이 장치에 관한 것이다.
디스플레이 장치는 디스플레이소자 및 이 디스플레이소자에 인가되는 전기적 신호를 제어하기 위한 회로부들을 포함한다. 회로부들은 박막 트랜지스터(TFT; Thin Film Transistor) 및 커패시터 등을 포함한다.
이러한 회로부들에는 다양한 배선을 통해, 회로부들이나 디스플레이소자가 작동할 수 있는 전원들이 인가되거나 디스플레이소자의 발광여부나 휘도를 제어하는 전기적 신호들이 인가된다.
그러나 이러한 종래의 디스플레이 장치에는 외부로부터의 충격에 의해 회로부들이 손상되기 쉽다는 문제점이 있었다.
본 발명은 상기와 같은 문제점을 포함하여 여러 문제점들을 해결하기 위한 것으로서, 외부로부터의 충격에 강건한 디스플레이 장치를 제공하는 것을 목적으로 한다. 그러나 이러한 과제는 예시적인 것으로, 이에 의해 본 발명의 범위가 한정되는 것은 아니다.
본 발명의 일 관점에 따르면, 기판과, 상기 기판 상에 배치된 박막트랜지스터와, 상기 박막트랜지스터 상부에 위치한 제1유기절연막과, 상기 제1유기절연막 내에 위치하는 제1크랙유도층을 구비하는, 디스플레이 장치가 제공된다.
상기 기판에 대해 수직인 방향에서 바라볼 시, 상기 제1크랙유도층은 상기 박막트랜지스터와 중첩되지 않을 수 있다.
상기 제1크랙유도층은 무기절연물을 포함할 수 있다.
상기 제1크랙유도층은 상기 기판에 수직인 방향에서 바라볼 시 아일랜드 형상일 수 있다.
상기 제1유기절연막의 상기 기판 방향의 저면과 상기 제1크랙유도층의 상기 기판 방향의 저면은 동일 층 상에 위치할 수 있다.
한편, 상기 박막트랜지스터는 제1구성요소와 상기 제1구성요소 상부에 위치하는 제2구성요소를 포함하며, 상기 제1구성요소와 상기 제2구성요소 사이에는 무기절연막이 개재될 수 있다.
이때, 상기 제1크랙유도층은 상기 무기절연막 상부에 위치하며, 상기 제1유기절연막은 상기 무기절연막, 상기 제2구성요소 및 상기 제1크랙유도층을 덮을 수 있다. 나아가, 상기 제1크랙유도층은 상기 무기절연막 상에 배치된 배선 상에 위치하며, 상기 제1유기절연막은 상기 무기절연막, 상기 제2구성요소 및 상기 제1크랙유도층을 덮을 수 있다.
상기 배선의 상기 제1크랙유도층에 대응하는 부분과 상기 기판 사이에는 절연물질만 개재될 수 있다.
상기 제1크랙유도층과 상기 배선 사이에 개재되는 유기물층을 더 구비할 수 있다.
상기 배선과 상기 제2구성요소는 동일 물질을 포함하고, 상기 제2구성요소의 강도는 상기 제1구성요소의 강도보다 낮을 수 있다.
한편, 상기 무기절연막 및 상기 제2구성요소를 덮는 추가무기절연막을 더 구비하고, 상기 제1크랙유도층은 상기 추가무기절연막 상부에 위치하며, 상기 제1유기절연막은 상기 추가무기절연막과 상기 제1크랙유도층을 덮을 수 있다.
상기 기판으로부터 상기 제1크랙유도층의 상면까지의 거리는, 상기 기판으로부터 상기 제2구성요소의 상면까지의 거리보다 멀 수 있다. 이때, 상기 제2구성요소의 상면은 상기 박막트랜지스터가 포함하는 구성요소들의 상면들 중 상기 기판으로부터 가장 먼 상면일 수 있다.
한편, 상기 제1유기절연막 상에 위치하며 상기 박막트랜지스터에 전기적으로 연결된 화소전극과, 상기 화소전극의 가장자리를 덮도록 상기 제1유기절연막 상에 위치하는 제2유기절연막과, 상기 제2유기절연막 내에 위치하는 제2크랙유도층을 더 구비할 수 있다.
이때, 상기 기판에 대해 수직인 방향에서 바라볼 시, 상기 제2크랙유도층은 상기 박막트랜지스터와 중첩되지 않을 수 있다.
상기 기판에 대해 수직인 방향에서 바라볼 시, 상기 제2크랙유도층은 상기 제1크랙유도층과 적어도 일부가 중첩될 수 있다.
상기 제2크랙유도층은 무기절연물을 포함할 수 있다.
상기 제2크랙유도층은 상기 기판에 수직인 방향에서 바라볼 시 아일랜드 형상일 수 있다.
본 발명의 다른 일 관점에 따르면, 기판과, 상기 기판 상에 배치된 박막트랜지스터와, 상기 박막트랜지스터 상부에 위치한 제1유기절연막과, 상기 제1유기절연막 상에 위치하며 상기 박막트랜지스터에 전기적으로 연결된 화소전극과, 상기 화소전극의 가장자리를 덮도록 상기 제1유기절연막 상에 위치하는 제2유기절연막과, 상기 제2유기절연막 내에 위치하는 제2크랙유도층을 구비하는, 디스플레이 장치가 제공된다.
상기 기판에 대해 수직인 방향에서 바라볼 시, 상기 제2크랙유도층은 상기 박막트랜지스터와 중첩되지 않을 수 있다.
상기 제2크랙유도층은 무기절연물을 포함할 수 있다.
상기 제2크랙유도층은 상기 기판에 수직인 방향에서 바라볼 시 아일랜드 형상일 수 있다.
전술한 것 외의 다른 측면, 특징, 이점은 이하의 발명을 실시하기 위한 구체적인 내용, 청구범위 및 도면으로부터 명확해질 것이다.
상기한 바와 같이 이루어진 본 발명의 일 실시예에 따르면, 외부로부터의 충격에 강건한 디스플레이 장치를 구현할 수 있다. 물론 이러한 효과에 의해 본 발명의 범위가 한정되는 것은 아니다.
도 1은 본 발명의 일 실시예에 따른 디스플레이 장치의 일부를 개략적으로 도시하는 단면도이다.
도 2는 본 발명의 다른 일 실시예에 따른 디스플레이 장치의 일부를 개략적으로 도시하는 단면도이다.
도 3은 본 발명의 또 다른 일 실시예에 따른 디스플레이 장치의 일부분을 개략적으로 도시하는 평면도이다.
도 4는 도 3의 디스플레이 장치가 포함하는 일 (부)화소의 등가 회로도이다.
도 5는 도 4의 (부)화소에 있어서의 복수개의 박막트랜지스터들 및 커패시터 등의 위치를 개략적으로 도시하는 배치도이다.
도 6 내지 도 10은 도 5의 복수개의 박막트랜지스터들 및 커패시터 등의 구성요소들을 층별로 개략적으로 도시하는 배치도들이다.
도 11은 도 5 내지 도 10의 디스플레이 장치의 일부분을 개략적으로 도시하는 단면도이다.
도 12는 본 발명의 또 다른 일 실시예에 따른 디스플레이 장치의 일부를 개략적으로 도시하는 단면도이다.
도 13은 본 발명의 또 다른 일 실시예에 따른 디스플레이 장치의 일부를 개략적으로 도시하는 단면도이다.
도 14는 본 발명의 또 다른 일 실시예에 따른 디스플레이 장치의 일부를 개략적으로 도시하는 단면도이다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 본 발명의 효과 및 특징, 그리고 그것들을 달성하는 방법은 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다양한 형태로 구현될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명하기로 하며, 도면을 참조하여 설명할 때 동일하거나 대응하는 구성 요소는 동일한 도면부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
이하의 실시예에서 층, 막, 영역, 판 등의 각종 구성요소가 다른 구성요소 "상에" 있다고 할 때, 이는 다른 구성요소 "바로 상에" 있는 경우뿐 아니라 그 사이에 다른 구성요소가 개재된 경우도 포함한다. 또한 설명의 편의를 위하여 도면에서는 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 예컨대, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.
이하의 실시예에서, x축, y축 및 z축은 직교 좌표계 상의 세 축으로 한정되지 않고, 이를 포함하는 넓은 의미로 해석될 수 있다. 예를 들어, x축, y축 및 z축은 서로 직교할 수도 있지만, 서로 직교하지 않는 서로 다른 방향을 지칭할 수도 있다.
도 1은 본 발명의 일 실시예에 따른 디스플레이 장치의 일부를 개략적으로 도시하는 단면도이다. 도 1에 도시된 것과 같이 본 실시예에 따른 디스플레이 장치는 기판(110)을 구비한다. 기판(110)은 글라스재, 금속재 또는 플라스틱재 등과 같은 다양한 재료로 형성된 것일 수 있다. 이러한 기판(110) 상에는 박막트랜지스터(T6)와 커패시터(Cst) 등을 포함하는 화소회로와, 이에 전기적으로 연결된 유기발광소자(190) 등이 위치하게 된다. 이러한 기판(110)에는 필요에 따라 버퍼층(111)이 위치할 수 있다. 버퍼층(111)은 기판(110)의 면을 평탄화하거나, 그 상부의 반도체층으로 불순물 등이 침투하는 것을 방지하는 역할을 할 수 있다. 그러한 버퍼층(111)은 실리콘옥사이드, 실리콘나이트라이드 또는 실리콘옥시나이트라이드 등과 같은 무기절연물로 형성된 단일층/다층 구조를 가질 수 있다.
버퍼층(111) 상에는 소스영역(176f), 채널영역(131f) 및 드레인영역(177f)을 포함하는 반도체층이 위치할 수 있다. 반도체층의 상부에는 실리콘나이트라이드, 실리콘옥사이드 또는 실리콘옥시나이트라이드 등과 같은 무기절연물로 형성된 제1게이트절연막(141)이 위치할 수 있다. 제1게이트절연막(141) 상에는 게이트전극(125f)과 커패시터 하부전극(125a) 등의 도전층들이 위치한다. 물론 이 외에도 다양한 도전층들이 제1게이트절연막(141) 상에 위치할 수 있는데, 이와 같이 게이트전극(125f)과 커패시터 하부전극(125a) 등을 비롯하여 제1게이트절연막(141) 상에 위치하는 다양한 도전층들을 통칭하여 제1게이트배선이라 할 수 있다. 제1게이트배선은 동일 물질로 동시에 형성될 수 있다.
제2게이트절연막(142)은 제1게이트배선을 덮을 수 있다. 이러한 제2게이트절연막(142)은 실리콘나이트라이드, 실리콘옥사이드 또는 실리콘옥시나이트라이드 등과 같은 무기절연물로 형성될 수 있다. 제2게이트절연막(142) 상에는 커패시터 상부전극(127)이 위치할 수 있다. 물론 이 외에도 다양한 도전층들이 제2게이트절연막(142) 상에 위치할 수 있는데, 이와 같이 커패시터 상부전극(127) 등을 비롯하여 제2게이트절연막(142) 상에 위치하는 다양한 도전층들을 통칭하여 제2게이트배선이라 할 수 있다. 제2게이트배선은 동일 물질로 동시에 형성될 수 있다.
제2게이트배선 상에는 층간절연막(143)이 위치한다. 층간절연막(143)은 실리콘나이트라이드, 실리콘옥사이드 또는 실리콘옥시나이트라이드 등과 같은 무기절연물로 형성될 수 있다. 층간절연막(143) 상에는 제1게이트절연막(141)과 제2게이트절연막(142)에 형성된 콘택홀을 통해 반도체층에 연결되는 드레인전극(175)이 위치할 수 있다. 여기서 드레인전극(175)은 중간연결층으로 불릴 수도 있다. 물론 층간절연막(143) 상에는 드레인전극(175) 외에도 다양한 도전층들이 배치될 수도 있다. 층간절연막(143) 상에 위치하는 도전층들은 동일 물질로 동시에 형성될 수 있다.
이와 같이 박막트랜지스터(T6)는 반도체층(176f, 131f, 177f), 게이트전극(125f) 및 드레인전극(175) 등을 포함할 수 있다. 여기서 게이트전극(125f)은 박막트랜지스터(T6)의 제1구성요소라 하고, 드레인전극(175)은 박막트랜지스터(T6)의 제2구성요소라 할 수 있다. 이에 따라 박막트랜지스터(T6)의 제1구성요소와 제2구성요소 사이에는 제2게이트절연막(142)과 층간절연막(143)과 같은 무기절연막이 개재되는 것으로 이해될 수 있다.
박막트랜지스터(T6) 상부에는 제1유기절연막(154)이 위치한다. 이 제1유기절연막(154)은 유기물을 포함하며, 하부에 위치하는 구조물들의 상면의 형상과 관계없이 그 상면이 대략 평탄한 형상을 가질 수 있다. 이에 따라 제1유기절연막(154)을 평탄화막이라고 할 수도 있다. 이러한 제1유기절연막(154)은 아크릴, BCB(Benzocyclobutene), 폴리이미드(polyimide) 또는 HMDSO(Hexamethyldisiloxane) 등의 유기물을 포함할 수 있다. 이 제1유기절연막(154) 내에는, 도 1에 도시된 것과 같이 제1크랙유도층(156)이 위치한다.
디스플레이 장치의 제조 과정에서 또는 제조 후 사용 과정에서 외부로부터의 충격이 인가되면, 이러한 충격에 의해 화소회로가 손상될 수 있다. 특히 디스플레이 장치가 사용되는 과정에서 이미지가 구현되는 화면에 외부로부터의 충격이 인가되는 경우가 많은바, 그러한 충격에 의해 화소회로가 손상될 수 있다. 도 1에 도시된 것과 같이 버퍼층(111), 제1게이트절연막(141), 제2게이트절연막(142) 및 층간절연막(143) 등은 모두 무기절연물을 포함하기에 무기절연막(IL)이라 할 수 있다. 외부로부터의 충격이 발생할 시, 이러한 무기절연막(IL)에 크랙이 발생할 수 있다.
특히, 게이트전극(125f)과 드레인전극(175) 사이에는 무기물로 형성된 제1게이트절연막(141)과 제2게이트절연막(142)이 개재되는바, 외부로부터의 충격이 제1게이트절연막(141)과 제2게이트절연막(142)에 인가되면 제1게이트절연막(141)과 제2게이트절연막(142)에 크랙이 발생할 수 있다. 만일 크랙이 게이트전극(125f)과 드레인전극(175) 근방에 발생하게 되면, 그러한 크랙이 게이트전극(125f)과 드레인전극(175) 사이의 전기적 소통 경로가 될 수 있다. 이처럼 게이트전극(125f)과 드레인전극(175) 사이에서 쇼트가 발생하게 되면 이는 디스플레이 장치의 오작동을 야기하게 된다.
하지만 본 실시예에 따른 디스플레이 장치의 경우에는 외부로부터의 충격이 인가된다 하더라도, 화소회로에서의 불량이 발생하는 것을 효과적으로 방지할 수 있다. 구체적으로, 디스플레이 장치가 사용되는 과정에서 이미지가 구현되는 화면에 외부로부터의 충격이 인가되는 경우가 많은바, 그러한 충격이 인가된다 하더라도 화소회로가 손상되는 것을 효과적으로 방지할 수 있다. 화면에 외부로부터의 충격이 인가된다는 것은, 기판(110)의 하부가 아닌 상부에서 기판(110) 방향으로 충격이 인가된다는 의미이다. 따라서 그러한 외부로부터의 충격이 인가되면, 해당 충격은 박막트랜지스터(T6)나 커패시터(Cst)와 같은 화소회로에 도달하기에 앞서, 제1유기절연막(154) 내에 위치한 제1크랙유도층(156)으로 전달된다. 따라서 외부로부터의 충격에 의해 크랙이 발생한다 하더라도, 그러한 크랙은 제1크랙유도층(156)이나 그 근방에서 발생하게 되며, 이를 통해 박막트랜지스터(T6)나 커패시터(Cst) 근방에서 크랙이 발생하는 것을 효과적으로 방지할 수 있다. 이는 결국 화소회로의 손상을 방지하는 결과를 가져올 수 있다.
제1유기절연막(154) 내에 위치하는 제1크랙유도층(156)은 실리콘옥사이드, 실리콘나이트라이드 또는 실리콘옥시나이트라이드 등과 같은 무기절연물로 형성된 단일층/다층 구조를 가질 수 있다. 제1크랙유도층(156)은 무기절연물로 형성되기에, (상방의) 외부로부터 제1유기절연막(154)으로 전달된 충격은 유기물로 형성된 제1유기절연막(154)을 통과하여 그 하부로 전달되기보다는, 유기물보다 경도가 높은 무기절연물로 형성된 제1크랙유도층(156)으로 전달된다. 따라서 그와 같이 전달된 충격에 의해 디스플레이 장치 내부에 크랙이 발생한다 하더라도, 제1크랙유도층(156)에 크랙이 발생하거나 제1크랙유도층(156) 인근에 크랙이 발생하게 된다.
참고로 제1유기절연막(154) 내에 제1크랙유도층(156)이 위치한다는 것은, 제1유기절연막(154)의 기판(110) 방향의 저면과 제1크랙유도층(156)의 기판(110) 방향의 저면이 동일 층 상에 위치하는 것으로 이해될 수 있다. 이는 예컨대 층간절연막(143) 상에 제1크랙유도층(156)을 형성한 후, 층간절연막(143), 드레인전극(175) 및 제1크랙유도층(156)을 덮도록 제1유기절연막(154)을 형성함으로써 구현될 수 있다.
한편, 기판(110)에 대해 수직인 방향에서 바라볼 시, 제1크랙유도층(156)은 박막트랜지스터(T6)와 중첩되지 않도록 배치될 수 있다. 전술한 것과 같이 외부로부터의 충격에 의해 디스플레이 장치 내부에 크랙이 발생한다 하더라도, 제1크랙유도층(156)에 크랙이 발생하거나 제1크랙유도층(156) 인근에 크랙이 발생하게 된다. 따라서 그러한 제1크랙유도층(156)이 박막트랜지스터(T6)와 중첩되지 않는 위치에 배치되도록 함으로써, 박막트랜지스터(T6)가 손상되는 것을 효과적으로 방지할 수 있다.
아울러, 기판(110)으로부터 제1크랙유도층(156)의 상면까지의 거리(d1)는, 기판(110)으로부터 제2구성요소인 드레인전극(175)의 상면까지의 최장거리(d2)보다 멀도록 할 수 있다. 이를 통해 상부에서 기판(110) 방향으로 충격이 인가될 시, 해당 충격이 드레인전극(175)에 도달하기 전에 제1크랙유도층(156)에 먼저 도달하도록 하여, 결과적으로 충격의 대부분이 제1크랙유도층(156)에 전달되도록 할 수 있다. 이를 통해 드레인전극(175) 근방에 위치한 드레인전극(175) 하부의 무기절연층에서 크랙이 발생하는 것을 효과적으로 방지할 수 있다. 이는 후술하는 실시예들 및 그 변형예들에 있어서도 마찬가지이다. 나아가, 기판(110)으로부터 제1크랙유도층(156)의 상면까지의 거리(d1)는, 제1유기절연막(154)이 덮는 구성요소들의 상면들 중 기판(110)으로부터의 최장거리보다 길도록 할 수 있다.
화소전극(191)은 제1유기절연막(154) 상에 위치하며 하부의 드레인전극(175)에 연결될 수 있다. 화소전극(191)은 (반)투명 전극 또는 반사형 전극일 수 있다. 화소전극(191)이 (반)투명 전극일 경우에는 예컨대 ITO, IZO, ZnO, In2O3, IGO 또는 AZO를 포함할 수 있다. 화소전극(191)이 반사형 전극일 때에는 화소전극(191)은 Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr 및 이들의 화합물 등을 포함하는 반사막과, ITO, IZO, ZnO, In2O3, IGO 또는 AZO로 형성된 층을 가질 수 있다. 물론 본 발명이 이에 한정되는 것은 아니고 화소전극(191)은 다양한 재질을 포함할 수 있으며, 그 구조 또한 단층 또는 다층이 될 수 있는 등 다양한 변형이 가능하다.
제1유기절연막(154) 상부에는 유기물을 포함하는 화소정의막인 제2유기절연막(192)이 배치될 수 있다. 이 제2유기절연막(192)은 각 부화소들에 대응하는 개구, 즉 적어도 화소전극(191)의 중앙부가 노출되도록 하는 개구를 가짐으로써 화소를 정의하는 역할을 한다. 또한, 제2유기절연막(192)은 화소전극(191)의 가장자리와 화소전극(191) 상부의 대향전극(195)과의 사이의 거리를 증가시킴으로써 화소전극(191)의 가장자리에서 아크 등이 발생하는 것을 방지하는 역할을 한다. 이와 같은 제2유기절연막(192)은 예컨대 폴리이미드 등과 같은 유기물로 형성될 수 있다.
유기발광소자(190)의 중간층(193)은 저분자 또는 고분자 물질을 포함할 수 있다. 저분자 물질을 포함할 경우 홀 주입층(HIL: Hole Injection Layer), 홀 수송층(HTL: Hole Transport Layer), 발광층(EML: Emission Layer), 전자 수송층(ETL: Electron Transport Layer), 전자 주입층(EIL: Electron Injection Layer) 등이 단일 혹은 복합의 구조로 적층된 구조를 가질 수 있다. 중간층(193)이 고분자 물질을 포함할 경우에는 대개 홀 수송층(HTL) 및 발광층(EML)을 포함하는 구조를 가질 수 있다. 물론 중간층(193)은 반드시 이에 한정되는 것은 아니고, 다양한 구조를 가질 수도 있음은 물론이다.
대향전극(195)은 디스플레이영역(DA) 상부에 배치되는데, 디스플레이영역(DA)을 덮도록 배치될 수 있다. 즉, 대향전극(195)은 복수개의 유기발광소자(190)들에 있어서 일체(一體)로 형성되어 복수개의 화소전극(191)들에 대응할 수 있다. 이러한 대향전극(195)은 (반)투명 전극 또는 반사형 전극일 수 있다. 대향전극(195)이 (반)투명 전극일 때에는 일함수가 작은 금속 즉, Li, Ca, LiF/Ca, LiF/Al, Al, Ag, Mg 및 이들의 화합물로 형성된 층과 ITO, IZO, ZnO 또는 In2O3 등의 (반)투명 도전층을 가질 수 있다. 대향전극(195)이 반사형 전극일 때에는 Li, Ca, LiF/Ca, LiF/Al, Al, Ag, Mg 및 이들의 화합물로 형성된 층을 가질 수 있다. 물론 대향전극(195)의 구성 및 재료가 이에 한정되는 것은 아니며 다양한 변형이 가능함은 물론이다.
지금까지는 제1크랙유도층(156)이 층간절연막(143) 상에 위치하는 경우에 대해 설명하였으나, 본 발명이 이에 한정되는 것은 아니다. 예컨대 본 발명의 다른 일 실시예에 따른 디스플레이 장치의 일부를 개략적으로 도시하는 단면도인 도 2에 도시된 것과 같이, 층간절연막(143) 상에 데이터선(171)과 같은 배선이 위치하고 제1크랙유도층(156)은 이러한 데이터선(171) 상에 위치할 수 있다. 그리고 제1유기절연막(154)은 층간절연막(143), 드레인전극(175) 및 제1크랙유도층(156)을 덮을 수 있다.
이와 같은 본 실시예에 따른 디스플레이 장치의 경우에도, 외부로부터의 충격이 인가된다 하더라도 화소회로에서의 불량이 발생하는 것을 효과적으로 방지할 수 있다. 구체적으로, 디스플레이 장치가 사용되는 과정에서 이미지가 구현되는 화면에 외부로부터의 충격이 인가되는 경우가 많은바, 그러한 충격이 인가된다 하더라도 화소회로가 손상되는 것을 효과적으로 방지할 수 있다.
도 1을 참조하여 전술한 것과 같이, 제1크랙유도층(156)은 무기절연물로 형성되기에 (상방의) 외부로부터 제1유기절연막(154)으로 전달된 충격은 유기물로 형성된 제1유기절연막(154)을 통과하여 그 하부로 전달되기보다는, 유기물보다 경도가 높은 무기절연물로 형성된 제1크랙유도층(156)으로 전달된다. 따라서 그와 같이 전달된 충격에 의해 디스플레이 장치 내부에 크랙이 발생한다 하더라도, 제1크랙유도층(156)에 크랙이 발생하거나 제1크랙유도층(156) 인근에 크랙이 발생하게 된다. 본 실시예에 따른 디스플레이 장치의 경우, 외부로부터의 충격에 의해 디스플레이 장치 내부에 크랙이 발생한다 하더라도, 제1크랙유도층(156)에 크랙이 발생하거나 제1크랙유도층(156) 인근에 크랙이 발생하게 된다. 따라서 박막트랜지스터(T6) 등이 불량이 되는 것을 효과적으로 방지할 수 있다.
물론 제1크랙유도층(156)이나 그 근방에서 크랙이 발생함에 따라, 제1크랙유도층(156) 하부의 데이터선(171)에도 크랙이 발생할 수도 있다. 하지만 제1크랙유도층(156)에서 대부분의 크랙이 발생하기에, 데이터선(171) 하부의 무기절연층에까지는 크랙이 연장되지 않게 되고, 따라서 데이터선(171)과 다른 도전층과의 쇼트가 발생하지는 않게 된다. 나아가 데이터선(171)의 제1크랙유도층(156)에 대응하는 부분과 기판(110) 사이에는 절연물질만 개재되도록 함으로써, 데이터선(171) 하부의 무기절연층에까지 크랙이 연장된다 하더라도 데이터선(171)이 다른 도전층과 쇼트되지 않도록 할 수 있다.
참고로 제1크랙유도층(156)이 절연층 직상에 위치하도록 할 수도 있지만, 하나의 화소에 많은 박막트랜지스터들과 커패시터가 위치하게 될 경우에는 제1크랙유도층(156)을 위치시킬 공간을 찾는 것이 용이하지 않을 수도 있다. 그러한 경우에는 상술한 것과 같이 제1크랙유도층(156)을 데이터선(171)과 같은 배선 상에 위치시키는 것을 고려할 수 있다.
한편, 도 2에 도시된 것과 같은 경우에도, 기판(110)으로부터 제1크랙유도층(156)의 상면까지의 거리(d1)가, 기판(110)으로부터 제2구성요소인 드레인전극(175)의 상면까지의 최장거리(d2)보다 멀도록 할 수 있다. 나아가, 기판(110)으로부터 제1크랙유도층(156)의 상면까지의 거리(d1)는, 제1유기절연막(154)이 덮는 구성요소들의 상면들 중 기판(110)으로부터의 최장거리보다 길도록 할 수 있다.
도 3은 본 발명의 또 다른 일 실시예에 따른 디스플레이 장치의 일부분을 개략적으로 도시하는 평면도이다. 도 3에 도시된 것과 같이 본 실시예에 따른 디스플레이 장치는 기판(110)을 구비한다. 도 3에 도시된 것과 같이 본 실시예에 따른 디스플레이 장치가 구비하는 기판(110)은 디스플레이영역(DA)과 이 디스플레이영역(DA) 외측의 주변영역(PA)을 갖는다. 기판(110)의 디스플레이영역(DA)에는 유기발광소자와 같은 다양한 디스플레이소자들이 배치될 수 있다. 기판(110)의 주변영역(PA)에는 디스플레이영역(DA)에 인가할 전기적 신호를 전달하는 다양한 배선들이 위치할 수 있다. 이하에서는 편의상 디스플레이소자로서 유기발광소자를 구비하는 디스플레이 장치에 대해 설명한다. 하지만 본 발명이 이에 한정되는 것은 아니다. 참고로 도 3에서는 디스플레이영역(DA) 내에 위치한 복수개의 화소전극(191)들을 도시하고 있는바, 복수개의 화소전극(191)들은 디스플레이소자들에 대응하는 것으로 이해될 수 있다.
도 4는 도 3의 디스플레이 장치가 포함하는 일 (부)화소의 등가 회로도이다. 도 4에서는 (부)화소가 유기발광소자를 포함하는 경우를 도시하고 있다. 이처럼 본 실시예에 따른 디스플레이 장치는 복수개의 화소전극(191)들에 1대1 대응하며 대응하는 화소전극(191)에 전기적으로 연결되는 복수개의 회로부들을 구비한다. 즉, 도 4는 그러한 복수개의 회로부들 중 일 회로부를 나타내는 등가 회로도로 이해될 수 있다.
도 4에 도시된 바와 같이, 본 발명의 일 실시예에 따른 디스플레이 장치의 하나의 (부)화소는 복수개의 박막트랜지스터들(T1, T2, T3, T4, T5, T6, T7), 커패시터(Cst) 및 유기발광소자(OLED)를 포함한다. 복수개의 박막트랜지스터들(T1, T2, T3, T4, T5, T6, T7)이나 커패시터(Cst)는 전술한 것과 같은 회로부에 포함되는 구성요소들로 이해될 수 있다. 이러한 회로부는 복수개의 신호선들(121, 122, 123, 124, 171) 및 전원공급선들(172, 178)에 전기적으로 연결된다. 물론 복수개의 신호선들(121, 122, 123, 124, 171)이나 전원공급선들(172, 178)은 복수개의 (부)화소들에 전기적으로 연결될 수 있다.
박막트랜지스터는 구동 박막트랜지스터(driving TFT, T1), 스위칭 박막트랜지스터(switching TFT, T2), 보상 박막트랜지스터(T3), 초기화 박막트랜지스터(T4), 동작제어 박막트랜지스터(T5), 발광제어 박막트랜지스터(T6) 및 바이패스 박막트랜지스터(T7)를 포함한다. 도 1 또는 도 2를 참조하여 전술한 실시예에 따른 디스플레이 장치에서는 예시적으로 바이패스 박막트랜지스터(T7)를 화소회로의 구성요소로서 설명한 것으로 이해될 수 있다.
신호선은 스캔신호(Sn)를 전달하는 스캔선(121), 초기화 박막트랜지스터(T4)와 바이패스 박막트랜지스터(T7)에 이전 스캔신호(Sn-1)를 전달하는 이전 스캔선(122), 동작제어 박막트랜지스터(T5) 및 발광제어 박막트랜지스터(T6)에 발광제어신호(En)를 전달하는 발광제어선(123), 스캔선(121)과 교차하며 데이터신호(Dm)를 전달하는 데이터선(171), 구동 박막트랜지스터(T1)를 초기화하는 초기화전압(Vint)을 전달하는 초기화전압선(124)을 포함한다. 물론 이러한 신호선 외에 구동전압(ELVDD)을 전달하며 데이터선(171)과 거의 평행하게 형성되어 있는 하부 전원공급선(172), 그리고 그 상부에 위치하는 상부 전원공급선(178)도 신호선과 함께 배치된다.
구동 박막트랜지스터(T1)의 게이트전극(G1)은 커패시터(Cst)의 커패시터 하부전극(Cst1)에 연결되어 있고, 구동 박막트랜지스터(T1)의 소스전극(S1)은 동작제어 박막트랜지스터(T5)를 경유하여 하부 전원공급선(172)에 연결되어 있으며, 구동 박막트랜지스터(T1)의 드레인전극(D1)은 발광제어 박막트랜지스터(T6)를 경유하여 유기발광소자(OLED)의 화소전극과 전기적으로 연결되어 있다. 구동 박막트랜지스터(T1)는 스위칭 박막트랜지스터(T2)의 스위칭 동작에 따라 데이터신호(Dm)를 전달받아 유기발광소자(OLED)에 구동전류(IOLED)를 공급한다.
스위칭 박막트랜지스터(T2)의 게이트전극(G2)은 스캔선(121)에 연결되어 있고, 스위칭 박막트랜지스터(T2)의 소스전극(S2)은 데이터선(171)에 연결되어 있으며, 스위칭 박막트랜지스터(T2)의 드레인전극(D2)은 구동 박막트랜지스터(T1)의 소스전극(S1)에 연결되어 있으면서 동작제어 박막트랜지스터(T5)를 경유하여 하부 전원공급선(172)에 연결되어 있다. 이러한 스위칭 박막트랜지스터(T2)는 스캔선(121)을 통해 전달받은 스캔신호(Sn)에 따라 턴-온되어 데이터선(171)으로 전달된 데이터신호(Dm)를 구동 박막트랜지스터(T1)의 소스전극으로 전달하는 스위칭 동작을 수행한다.
보상 박막트랜지스터(T3)의 게이트전극(G3)은 스캔선(121)에 연결되어 있고, 보상 박막트랜지스터(T3)의 소스전극(S3)은 구동 박막트랜지스터(T1)의 드레인전극(D1)에 연결되어 있으면서 발광제어 박막트랜지스터(T6)를 경유하여 유기발광소자(OLED)의 화소전극과 연결되어 있고, 보상 박막트랜지스터(T3)의 드레인전극(D3)은 커패시터(Cst)의 커패시터 하부전극(Cst1), 초기화 박막트랜지스터(T4)의 드레인전극(D4) 및 구동 박막트랜지스터(T1)의 게이트전극(G1)에 연결되어 있다. 이러한 보상 박막트랜지스터(T3)는 스캔선(121)을 통해 전달받은 스캔신호(Sn)에 따라 턴-온되어 구동 박막트랜지스터(T1)의 게이트전극(G1)과 드레인전극(D1)을 전기적으로 연결하여 구동 박막트랜지스터(T1)를 다이오드 연결시킨다.
초기화 박막트랜지스터(T4) 게이트전극(G4)은 이전 스캔선(122)에 연결되어 있고, 초기화 박막트랜지스터(T4)의 소스전극(S4)은 바이패스 박막트랜지스터(T7)의 드레인전극(D7)과 초기화전압선(124)에 연결되어 있으며, 초기화 박막트랜지스터(T4)의 드레인전극(D4)은 커패시터(Cst)의 커패시터 하부전극(Cst1), 보상 박막트랜지스터(T3)의 드레인전극(D3) 및 구동 박막트랜지스터(T1)의 게이트전극(G1)에 연결되어 있다. 이러한 초기화 박막트랜지스터(T4)는 이전 스캔선(122)을 통해 전달받은 이전 스캔신호(Sn-1)에 따라 턴-온되어 초기화전압(Vint)을 구동 박막트랜지스터(T1)의 게이트전극(G1)에 전달하여 구동 박막트랜지스터(T1)의 게이트전극(G1)의 전압을 초기화시키는 초기화동작을 수행한다.
동작제어 박막트랜지스터(T5)의 게이트전극(G5)은 발광제어선(123)에 연결되어 있으며, 동작제어 박막트랜지스터(T5)의 소스전극(S5)은 하부 전원공급선(172)과 연결되어 있고, 동작제어 박막트랜지스터(T5)의 드레인전극(D5)은 구동 박막트랜지스터(T1)의 소스전극(S1) 및 스위칭 박막트랜지스터(T2)의 드레인전극(D2)과 연결되어 있다.
발광제어 박막트랜지스터(T6)의 게이트전극(G6)은 발광제어선(123)에 연결되어 있고, 발광제어 박막트랜지스터(T6)의 소스전극(S6)은 구동 박막트랜지스터(T1)의 드레인전극(D1) 및 보상 박막트랜지스터(T3)의 소스전극(S3)에 연결되어 있으며, 발광제어 박막트랜지스터(T6)의 드레인전극(D6)은 바이패스 박막트랜지스터(T7)의 소스전극(S7) 및 유기발광소자(OLED)의 화소전극에 전기적으로 연결되어 있다. 이러한 동작제어 박막트랜지스터(T5) 및 발광제어 박막트랜지스터(T6)는 발광제어선(123)을 통해 전달받은 발광제어신호(En)에 따라 동시에 턴-온되어, 구동전압(ELVDD)이 유기발광소자(OLED)에 전달되어 유기발광소자(OLED)에 구동전류(IOLED)가 흐르도록 한다.
바이패스 박막트랜지스터(T7)의 게이트전극(G7)은 이전 스캔선(122)에 연결되어 있고, 바이패스 박막트랜지스터(T7)의 소스전극(S7)은 발광제어 박막트랜지스터(T6)의 드레인전극(D6) 및 유기발광소자(OLED)의 화소전극(191, 도 1 등 참조)에 연결되어 있으며, 바이패스 박막트랜지스터(T7)의 드레인전극(D7)은 초기화 박막트랜지스터(T4)의 소스전극(S4) 및 초기화전압선(124)에 연결되어 있다. 바이패스 박막트랜지스터(T7)는 이전 스캔선(122)을 통해 전달받은 이전 스캔신호(Sn-1)를 게이트전극(G7)에 전달받는다. 이전 스캔신호(Sn-1)로부터 바이패스 박막트랜지스터(T7)를 오프시킬 수 있는 소정 레벨의 전압의 전기적 신호를 인가받으면, 바이패스 박막트랜지스터(T7)가 오프 상태가 되어 구동전류(Id)의 일부가 바이패스 전류(Ibp)로서 바이패스 박막트랜지스터(T7)를 통해 빠져나가게 된다.
블랙 영상을 표시하는 구동 박막트랜지스터(T1)의 최소 전류가 구동전류로 흐를 경우에도 유기발광소자(OLED)가 발광하게 된다면, 블랙 영상이 제대로 표시되지 않는다. 여기서, 구동 박막트랜지스터(T1)의 최소 전류란 구동 박막트랜지스터(T1)의 게이트-소스 전압(VGS)이 문턱 전압(Vth)보다 작아서 구동 박막트랜지스터(T1)가 오프되는 조건에서의 전류를 의미한다. 따라서 그러한 최소 전류가 구동전류가 흐를 경우에도 유기발광소자(OLED)가 발광하는 것을 방지하기 위해, 바이패스 박막트랜지스터(T7)는 구동 박막트랜지스터(T1)로부터 흘러나오는 전류(Id)의 일부를 바이패스 전류(Ibp)로서 유기발광소자(OLED) 쪽의 전류 경로 외의 다른 전류 경로로 분산시킬 수 있다. 이렇게 구동 박막트랜지스터(T1)를 오프시키는 조건에서의 최소 구동전류(예를 들어 10 pA 이하의 전류)보다 더 작은 전류가 유기발광소자(OLED)에 전달되도록 하여, 유기발광소자(OLED)가 발광하지 않도록 하거나 발광 정도를 최소화시켜, 블랙 영상이 구현되도록 한다.
블랙 영상을 표시하기 위한 최소 구동전류가 흐르는 경우, 이 최소 구동전류로부터 바이패스 전류(Ibp)가 분기됨에 따라 유기발광소자(OLED)에서의 발광여부나 발광정도가 큰 영향을 받는다. 하지만 일반 영상 또는 화이트 영상과 같은 영상을 표시하는 큰 구동 전류가 흐를 경우, 유기발광소자(OLED)에서의 발광정도는 바이패스 전류(Ibp)에 의해 거의 영향을 받지 않는다고 할 수 있다. 따라서 블랙 영상을 표시하는 구동 전류가 흐를 경우에 구동전류(Id)로부터 바이패스 박막트랜지스터(T7)를 통해 빠져나온 바이패스 전류(Ibp)의 전류량만큼 감소된 유기발광소자(OLED)의 발광전류(IOLED)는 블랙 영상을 확실하게 표현할 수 있는 수준의 전류량을 가지게 된다. 따라서 바이패스 박막트랜지스터(T7)를 이용하여 정확한 블랙 휘도 영상을 구현함으로써 콘트라스트비를 향상시킬 수 있다.
도 4에서는 초기화 박막트랜지스터(T4)와 바이패스 박막트랜지스터(T7)가 이전 스캔선(122)에 연결된 경우를 도시하였으나, 본 발명은 이에 한정되지 않는다. 또 다른 실시예로서, 초기화 박막트랜지스터(T4)는 이전 스캔선(122)에 연결되어 이전 스캔신호(Sn-1)에 따라 구동하고, 바이패스 박막트랜지스터(T7)는 별도의 배선에 연결되어 상기 배선에 전달되는 신호에 따라 구동될 수 있다.
커패시터(Cst)의 커패시터 상부전극(Cst2)은 하부 전원공급선(172)에 연결되어 있으며, 유기발광소자(OLED)의 대향전극은 공통전압(ELVSS)에 연결되어 있다. 이에 따라, 유기발광소자(OLED)는 구동 박막트랜지스터(T1)로부터 구동전류(IOLED)를 전달받아 발광함으로써 화상을 표시할 수 있다.
도 4에서는 보상 박막트랜지스터(T3)와 초기화 박막트랜지스터(T4)가 듀얼 게이트전극을 갖는 것으로 도시하고 있으나, 본 발명이 이에 한정되는 것은 아니다. 예컨대 보상 박막트랜지스터(T3)와 초기화 박막트랜지스터(T4)는 한 개의 게이트전극을 가질 수도 있다. 또한, 보상 박막트랜지스터(T3)와 초기화 박막트랜지스터(T4) 외의 다른 박막트랜지스터들(T1, T2, T5, T6, T7) 중 적어도 어느 하나가 듀얼 게이트전극을 가질 수도 있는 등, 다양한 변형이 가능함은 물론이다.
이하에서 이러한 유기발광 디스플레이 장치의 한 화소의 구체적인 동작을 개략적으로 설명한다.
먼저, 초기화 기간 동안 이전 스캔선(122)을 통해 로우레벨(low level)의 이전 스캔신호(Sn-1)가 공급된다. 그러면, 로우레벨의 이전 스캔신호(Sn-1)에 대응하여 초기화 박막트랜지스터(T4)가 턴-온(Turn on)되어, 초기화 박막트랜지스터(T4)를 통해 초기화전압선(124)으로부터의 초기화전압(Vint)이 구동 박막트랜지스터(T1)의 게이트전극에 전달되고, 이에 따라 초기화전압(Vint)에 의해 구동 박막트랜지스터(T1)가 초기화된다.
이 후, 데이터 프로그래밍 기간 중 스캔선(121)을 통해 로우레벨의 스캔신호(Sn)가 공급된다. 그러면, 로우레벨의 스캔신호(Sn)에 대응하여 스위칭 박막트랜지스터(T2) 및 보상 박막트랜지스터(T3)가 턴-온된다. 이에 따라 구동 박막트랜지스터(T1)는 턴-온된 보상 박막트랜지스터(T3)에 의해 다이오드 연결되고, 순방향으로 바이어스 된다. 그러면, 데이터선(171)으로부터 공급된 데이터신호(Dm)에서 구동 박막트랜지스터(T1)의 문턱전압(Threshold voltage, Vth)만큼 감소한 보상전압(Dm+Vth, Vth는 (-)의 값)이 구동 박막트랜지스터(T1)의 게이트전극(G1)에 인가된다. 그리고 커패시터(Cst)의 양단에는 구동전압(ELVDD)과 보상전압(Dm+Vth)이 인가되어, 커패시터(Cst)에는 양단 전압차에 대응하는 전하가 저장된다.
이후, 발광기간 동안 발광제어선(123)으로부터 공급되는 발광제어신호(En)가 하이레벨에서 로우레벨로 변경된다. 그러면, 발광기간 동안 로우레벨의 발광제어신호(En)에 의해 동작제어 박막트랜지스터(T5) 및 발광제어 박막트랜지스터(T6)가 턴-온된다. 그러면, 구동 박막트랜지스터(T1)의 게이트전극의 전압과 구동전압(ELVDD) 간의 전압차에 따라 결정되는 구동전류(IOLED)가 발생하고, 발광제어 박막트랜지스터(T6)를 통해 구동전류(IOLED)가 유기발광소자(OLED)에 공급된다. 발광기간동안 커패시터(Cst)에 의해 구동 박막트랜지스터(T1)의 게이트-소스 전압(VGS)은 '(Dm+Vth)-ELVDD'으로 유지되며, 구동 박막트랜지스터(T1)의 전류-전압 관계에 따르면 구동전류(IOLED)는 게이트-소스 전압(VGS)에서 문턱전압(Vth)을 차감한 값의 제곱인 '(Dm-ELVDD)2'에 비례하기에, 구동전류(IOLED)는 구동 박막트랜지스터(T1)의 문턱전압(Vth)에 관계없이 결정된다.
이하에서는 도 4에 도시된 유기발광 디스플레이 장치의 일 (부)화소의 상세 구조에 대해 도 5 내지 도 10을 참조하여 설명한다.
도 5는 도 4의 (부)화소에 있어서의 복수개의 박막트랜지스터들 및 커패시터 등의 위치를 개략적으로 도시하는 배치도이다. 참고로 도 4에 도시된 것과 같은 배치도는 일 (부)화소의 배치도로서, 그 상하좌우로 동일/유사한 구성의 (부)화소들이 배치될 수 있다. 도 6 내지 도 10은 도 5의 복수개의 박막트랜지스터들 및 커패시터 등의 구성요소들을 층별로 개략적으로 도시하는 배치도들이다. 즉, 도 6 내지 도 10 각각은 동일층에 위치하는 배선이나 반도체층 등의 배치를 도시한 것으로서, 도 6 내지 도 10에 도시된 층상 구조들 사이에는 절연층 등이 개재될 수 있다. 예컨대 도 6에 도시된 층과 도 7에 도시된 층 사이에는 제1게이트절연막(141, 도 11 참조)이 개재되고, 도 7에 도시된 층과 도 8에 도시된 층 사이에는 제2게이트절연막(142, 도 11 참조)이 개재되며, 도 9에 도시된 층과 도 10에 도시된 층 사이에는 제1무기막(151, 도 11 참조)이 개재될 수 있다. 물론 그러한 절연층들에는 컨택홀 등이 형성되어, 도 6 내지 도 10에 도시된 층상 구조들이 상하로 서로 전기적으로 연결될 수도 있다. 이와 같이 본 실시예에 따른 디스플레이 장치는 디스플레이영역(DA)에 배치되며 도전층들을 포함하는 화소회로를 갖는다.
본 실시예에 따른 유기발광 디스플레이 장치는 스캔신호(Sn), 이전 스캔신호(Sn-1), 발광제어신호(En) 및 초기화전압(Vint)을 각각 인가하며 행 방향을 따라 형성되어 있는 스캔선(121), 이전 스캔선(122), 발광제어선(123) 및 초기화전압선(124)을 포함한다. 그리고 본 실시예에 따른 유기발광 디스플레이 장치는 스캔선(121), 이전 스캔선(122), 발광제어선(123) 및 초기화전압선(124)과 교차하며 (부)화소에 데이터신호(Dm) 및 구동전압(ELVDD)을 각각 인가하는 데이터선(171)과 전원공급선(172, 178)을 포함할 수 있다. 물론 (부)화소는 유기발광소자 및 이에 전기적으로 연결된 회로부를 구비하는데, 유기발광소자는 화소전극(191)을 포함하고, 회로부는 구동 박막트랜지스터(T1), 스위칭 박막트랜지스터(T2), 보상 박막트랜지스터(T3), 초기화 박막트랜지스터(T4), 동작제어 박막트랜지스터(T5), 발광제어 박막트랜지스터(T6), 바이패스 박막트랜지스터(T7) 및 커패시터(Cst)를 포함할 수 있다.
스캔선(121), 이전 스캔선(122), 발광제어선(123) 및 초기화전압선(124)은 x축을 따라 배열된 (부)화소들의 회로부들에 공통적으로 전기적으로 연결될 수 있다. 물론 도 3의 +y 방향과 -y 방향에는 마찬가지로 x축 방향으로 연장된 다른 스캔선(121), 이전 스캔선(122), 발광제어선(123) 및 초기화전압선(124)이 위치할 수 있다. 그리고 데이터선(171)과 전원공급선(172, 178)은 y축을 따라 배열된 (부)화소들의 회로부들에 공통적으로 전기적으로 연결될 수 있다. 마찬가지로 도 3의 +x 방향과 -x 방향에는 마찬가지로 y축 방향으로 연장된 다른 데이터선(171)과 전원공급선(172, 178)이 위치할 수 있다. 즉, 본 실시예에 따른 디스플레이 장치는 복수개의 스캔선(121)들, 이전 스캔선(122)들, 발광제어선(123)들, 초기화전압선(124)들, 데이터선(171)들 및 전원공급선(172, 178)들을 구비할 수 있다.
구동 박막트랜지스터(T1), 스위칭 박막트랜지스터(T2), 보상 박막트랜지스터(T3), 초기화 박막트랜지스터(T4), 동작제어 박막트랜지스터(T5), 발광제어 박막트랜지스터(T6) 및 바이패스 박막트랜지스터(T7)는 도 6에 도시된 것과 같은 반도체층을 따라 형성되어 있는데, 반도체층은 다양한 형상으로 굴곡진 형상을 가질 수 있다. 반도체층은 구동 박막트랜지스터(T1)에 대응하는 구동 채널영역(131a), 스위칭 박막트랜지스터(T2)에 대응하는 스위칭 채널영역(131b), 보상 박막트랜지스터(T3)에 대응하는 보상 채널영역(131c1, 131c2, 131c3), 초기화 박막트랜지스터(T4)에 대응하는 초기화 채널영역(131d1, 131d2, 131d3), 동작제어 박막트랜지스터(T5)에 대응하는 동작제어 채널영역(131e), 발광제어 박막트랜지스터(T6)에 대응하는 발광제어 채널영역(131f) 및 바이패스 박막트랜지스터(T7)에 대응하는 바이패스 채널영역(131g)을 포함할 수 있다. 즉, 구동 채널영역(131a), 스위칭 채널영역(131b), 보상 채널영역(131c1, 131c2, 131c3), 초기화 채널영역(131d1, 131d2, 131d3), 동작제어 채널영역(131e), 발광제어 채널영역(131f) 및 바이패스 채널영역(131g)은 도 6에 도시된 것과 같은 반도체층의 일부 영역들인 것으로 이해될 수 있다.
이러한 반도체층은 폴리실리콘을 포함할 수 있다. 그리고 반도체층은 예컨대 불순물이 도핑되지 않은 상술한 것과 같은 채널영역들과, 채널영역의 양옆의 불순물이 도핑되어 형성된 소스영역들과 드레인영역들을 포함할 수 있다. 여기서, 불순물은 박막트랜지스터의 종류에 따라 달라지며, N형 불순물 또는 P형 불순물을 포함할 수 있다. 채널영역과, 이 채널영역의 일측에 위치한 소스영역과, 채널영역의 타측에 위치한 드레인영역을, 활성층이라 할 수 있다. 즉, 박막트랜지스터가 활성층을 가지며, 이 활성층은 채널영역, 소스영역 및 드레인영역을 포함하는 것으로 이해될 수 있다.
도핑되어 형성된 소스영역이나 드레인영역은 경우에 따라 박막트랜지스터의 소스전극이나 드레인전극으로 해석될 수도 있다. 즉, 예컨대 구동 소스전극은 도 6에 도시된 반도체층에 있어서 구동 채널영역(131a) 근방에서 불순물이 도핑된 구동 소스영역(176a)에 해당하고, 구동 드레인전극은 도 6에 도시된 반도체층에 있어서 구동 채널영역(131a) 근방에서 불순물이 도핑된 구동 드레인영역(177a)에 해당할 수 있다. 물론 전술한 것과 같이 중간연결층(175)을 발광제어 박막트랜지스터(T6)의 드레인전극이라 할 수도 있는 등, 다양한 변형이 가능하다. 또한, 도 6에 도시된 반도체층에 있어서 박막트랜지스터들 사이에 대응하는 반도체층의 부분들도 불순물로 도핑되어, 박막트랜지스터들을 전기적으로 연결하는 역할을 하는 배선으로 해석될 수 있다. 이는 후술하는 실시예들 및 그 변형예들에 있어서도 마찬가지이다.
한편, 커패시터(Cst)가 배치될 수 있다. 커패시터(Cst)는 제2게이트절연막(142)을 사이에 두고 배치되는 커패시터 하부전극(125a)과 커패시터 상부전극(127)을 포함할 수 있다. 이때, 커패시터 하부전극(125a)은 구동 박막트랜지스터(T1)의 구동 게이트전극(125a)의 역할도 동시에 할 수 있다. 즉, 구동 게이트전극(125a)과 커패시터 하부전극(125a)은 일체(一體)인 것으로 이해될 수 있다. 이하에서는 구동 게이트전극을 언급할 시에 편의상 커패시터 하부전극(125a)과 동일한 참조번호를 사용한다.
커패시터 하부전극(125a)은 도 7에 도시된 것과 같이 인접한 (부)화소와 분리된 아일랜드 형상을 가질 수 있다. 이러한 커패시터 하부전극(125a)은 도 7에 도시된 것과 같이 스캔선(121), 이전 스캔선(122) 및 발광제어선(123)과 동일층에 동일 물질로 형성될 수 있다.
참고로 스위칭 게이트전극(125b)과 보상 게이트전극(125c1, 125c2)은 반도체층과 교차하는 스캔선(121)의 부분들이거나 스캔선(121)으로부터 돌출된 부분들이고, 초기화 게이트전극(125d1, 125d2)과 바이패스 게이트전극(125g)은 반도체층과 교차하는 이전 스캔선(122)의 부분들이거나 이전 스캔선(122)으로부터 돌출된 부분들이며, 동작제어 게이트전극(125e)과 발광제어 게이트전극(125f)은 반도체층과 교차하는 발광제어선(123)의 부분들이거나 발광제어선(123)으로부터 돌출된 부분들인 것으로 이해될 수 있다.
커패시터 상부전극(127)은 인접한 (부)화소들에 있어서 서로 연결되어 있을 수 있으며, 도 8에 도시된 것과 같이 초기화전압선(124)과 동일층에 동일 물질로 형성될 수 있다. 커패시터 상부전극(127)에는 개구부(27)가 형성될 수 있는데, 이를 통해 후술하는 것과 같은 연결부재(174)로 커패시터 하부전극(125a)과 보상 박막트랜지스터(T3)의 보상 드레인영역(177c)이 전기적으로 연결되도록 할 수 있다. 커패시터 상부전극(127)은 층간절연막(143, 도 11 참조)에 형성된 컨택홀(168)을 통해 하부 전원공급선(172)에 연결될 수 있다.
구동 박막트랜지스터(T1)는 구동 채널영역(131a), 구동 게이트전극(125a), 구동 소스영역(176a) 및 구동 드레인영역(177a)을 포함한다. 구동 게이트전극(125a)은 전술한 것과 같이 커패시터 하부전극(125a)의 역할을 겸할 수 있다. 구동 소스영역(176a)은 구동 게이트전극(125a) 외측(도 6 등에서는 -x 방향) 부분이고, 구동 드레인영역(177a)은 구동 게이트전극(125a) 외측(도 6 등에서는 +x 방향) 부분으로서 구동 게이트전극(125a)을 중심으로 구동 소스영역(176a)의 반대쪽에 위치한다. 구동 박막트랜지스터(T1)의 구동 소스영역(176a)은 후술하는 스위칭 드레인영역(177b) 및 동작제어 드레인영역(177e)에 연결되고, 구동 드레인영역(177a)은 후술하는 보상 소스영역(176c) 및 발광제어 소스영역(176f)에 연결된다.
스위칭 박막트랜지스터(T2)는 스위칭 채널영역(131b), 스위칭 게이트전극(125b), 스위칭 소스영역(176b) 및 스위칭 드레인영역(177b)을 포함한다. 스위칭 소스영역(176b)은 제1게이트절연막(141), 제2게이트절연막(142) 및 층간절연막(143)에 형성된 컨택홀(164)을 통해 데이터선(171)과 전기적으로 연결될 수 있다. 이때, 필요에 따라 데이터선(171)의 컨택홀(164) 근방의 부분을 스위칭 박막트랜지스터(T2)의 소스영역으로 이해할 수도 있다. 스위칭 드레인영역(177b)은 스위칭 채널영역(131b)을 중심으로 스위칭 소스영역(176b) 반대편에 위치하며 불순물이 도핑된 반도체층의 부분이다.
이러한 스위칭 박막트랜지스터(T2)는 발광시키고자 하는 (부)화소를 선택하는 스위칭 소자로 사용된다. 스위칭 게이트전극(125b)은 스캔선(121)에 연결되어 있고, 스위칭 소스영역(176b)은 상술한 것과 같이 데이터선(171)에 연결되어 있으며, 스위칭 드레인영역(177b)은 구동 박막트랜지스터(T1) 및 동작제어 박막트랜지스터(T5)에 연결되어 있다.
보상 박막트랜지스터(T3)는 보상 채널영역(131c1, 131c2, 131c3), 보상 게이트전극(125c1, 125c2), 보상 소스영역(176c) 및 보상 드레인영역(177c)을 포함한다. 보상 소스영역(176c)은 보상 채널영역(131c1, 131c2, 131c3) 근방에서 불순물이 도핑된 반도체층의 부분이고, 보상 드레인영역(177c)은 보상 채널영역(131c1, 131c2, 131c3) 근방에서 불순물이 도핑된 보상 드레인영역(177c)에 해당한다. 보상 게이트전극(125c1, 125c2)은 제1게이트전극(125c1)과 제2게이트전극(125c2)을 포함하는 듀얼 게이트전극으로서, 누설 전류(leakage current)의 발생을 방지하거나 줄이는 역할을 할 수 있다. 보상 박막트랜지스터(T3)의 보상 드레인영역(177c)은 연결부재(174)를 통해 커패시터 하부전극(125a)에 연결될 수 있다. 보상 채널영역(131c1, 131c2, 131c3)은 제1게이트전극(125c1)에 대응하는 부분(131c1), 제2게이트전극(125c2)에 대응하는 부분(131c3), 그리고 그 두 부분들(131c1, 131c3) 사이의 부분(131c2)을 포함할 수 있다.
연결부재(174)는 도 9에 도시된 것과 같이 데이터선(171) 및 중간연결층(175) 등과 동일 물질로 동일층에 형성될 수 있다. 연결부재(174)의 일단은 제1게이트절연막(141), 제2게이트절연막(142) 및 층간절연막(143)에 형성된 컨택홀(166)을 통해 보상 드레인영역(177c) 및 초기화 드레인영역(177d)에 연결되며, 연결부재(174)의 타단은 제2게이트절연막(142) 및 층간절연막(143)에 형성된 컨택홀(167)을 통해 커패시터 하부전극(125a)에 연결된다. 이때, 연결부재(174)의 타단은 커패시터 상부전극(127)에 형성된 개구부(27)를 통해 커패시터 하부전극(125a)에 연결된다.
초기화 박막트랜지스터(T4)는 초기화 채널영역(131d), 초기화 게이트전극(125d), 초기화 소스영역(176d) 및 초기화 드레인영역(177d)을 포함한다. 초기화 소스영역(176d)은 초기화연결선(173)을 통해 초기화전압선(124)과 연결되어 있다. 초기화연결선(173)의 일단은 제2게이트절연막(142) 및 층간절연막(160)에 형성된 컨택홀(161)을 통해 초기화전압선(124)과 연결되고, 초기화연결선(173)의 타단은 제1게이트절연막(141), 제2게이트절연막(142) 및 층간절연막(160)에 형성된 컨택홀(162)을 통해 초기화 소스영역(176d)과 연결될 수 있다. 초기화 드레인영역(177d)은 초기화 채널영역(131d)을 중심으로 초기화 소스영역(176d) 반대편의 불순물이 도핑된 반도체층의 부분이다.
동작제어 박막트랜지스터(T5)는 동작제어 채널영역(131e), 동작제어 게이트전극(125e), 동작제어 소스영역(176e) 및 동작제어 드레인영역(177e)을 포함한다. 동작제어 소스영역(176e)은 제1게이트절연막(141), 제2게이트절연막(142) 및 층간절연막(143)에 형성된 컨택홀(165)을 통해 하부 전원공급선(172)에 전기적으로 연결될 수 있다. 이때, 필요에 따라 하부 전원공급선(172)의 컨택홀(165) 근방의 부분을 동작제어 박막트랜지스터(T5)의 소스영역으로 이해할 수도 있다. 동작제어 드레인영역(177e)은 동작제어 채널영역(131e)을 중심으로 동작제어 소스영역(176e) 반대편의 불순물이 도핑된 반도체층의 부분이다.
발광제어 박막트랜지스터(T6)는 발광제어 채널영역(131f), 발광제어 게이트전극(125f), 발광제어 소스영역(176f) 및 발광제어 드레인영역(177f)을 포함한다. 발광제어 드레인영역(177f)은 제1게이트절연막(141), 제2게이트절연막(142) 및 층간절연막(143)에 형성된 컨택홀(163)을 통해 층간절연막(143) 상의 중간연결층(175)에 연결될 수 있다. 중간연결층(175)은 도 9에 도시된 것과 같이 데이터선(171)이나 하부 전원공급선(172) 등과 함께 층간절연막(143) 상에 위치할 수 있다. 발광제어 소스영역(176f)은 발광제어 채널영역(131f)을 중심으로 발광제어 드레인영역(177f) 반대편의 불순물이 도핑된 반도체층의 부분이다. 이러한 중간연결층(175)은 후술하는 것과 같은 보조연결층(179)에 전기적으로 연결되어, 결과적으로 유기발광소자의 화소전극(191)에 전기적으로 연결된다.
바이패스 박막트랜지스터(T7)는 바이패스 채널영역(131g), 바이패스 게이트전극(125g), 바이패스 소스영역(176g) 및 바이패스 드레인영역(177g)을 포함한다. 바이패스 드레인영역(177g)은 초기화 박막트랜지스터(T4)의 초기화 소스영역(176d)에 연결되는바, 이에 따라 초기화연결선(173)을 통해 초기화전압선(124)과 연결되어 있다. 바이패스 소스영역(176g)은 (+y 방향의) (부)화소의 유기발광소자의 화소전극에 전기적으로 연결된다. 구체적으로, 바이패스 소스영역(176g)은 (+y 방향의) (부)화소의 발광제어 드레인영역(177f)에 연결되며, 이에 따라 컨택홀(163)을 통해 층간절연막(143) 상의 중간연결층(175)에 연결될 수 있다. 전술한 바와 같이 중간연결층(175)은 보조연결층(179)에 전기적으로 연결되어, 결과적으로 유기발광소자의 화소전극(191)에 전기적으로 연결된다.
한편, 데이터선(171), 하부 전원공급선(172), 초기화연결선(173), 연결부재(174) 및 중간연결층(175)은 도 9에 도시된 것과 같이 동일 물질을 포함하며 동일 층, 구체적으로 층간절연막(143) 상에 위치할 수 있다. 하부 전원공급선(172)은 복수개의 (부)화소들에 있어서 일정한 전기적 신호를 공급하는바, 따라서 고품질의 이미지를 디스플레이하는 디스플레이 장치를 구현하기 위해서는 하부 전원공급선(172)에서 전압강하 등이 발생하지 않도록 할 필요가 있다. 만일 하부 전원공급선(172)에서 전압강하가 발생하게 되면, 복수개의 (부)화소들에서 동일한 휘도의 광을 방출하도록 데이터신호 등이 복수개의 (부)화소들에 인가된다 하더라도, 복수개의 (부)화소들의 위치에 따라 방출하는 광의 휘도가 상이하게 되어 이미지의 품질이 저하될 수 있다.
하지만 도 9에 도시된 것과 같이 하부 전원공급선(172)은 데이터선(171), 초기화연결선(173), 연결부재(174) 및 중간연결층(175) 등과 함께 동일 층 상에 위치하기에, 그 면적을 넓히는데 한계가 있을 수밖에 없다. 그 결과 하부 전원공급선(172)에서의 전압강하를 최소화하는 것이 용이하지 않을 수 있다.
그러나 본 실시예에 따른 디스플레이 장치의 경우, 데이터선(171), 하부 전원공급선(172), 초기화연결선(173), 연결부재(174) 및 중간연결층(175) 상부에 도 10에 도시된 것과 같은 상부 전원공급선(178)을 위치시키고, 이 상부 전원공급선(178)이 컨택홀(181)을 통해 하부 전원공급선(172)에 전기적으로 연결되도록 함으로써, 하부 전원공급선(172)에서의 전압 강하 문제를 해결할 수 있다. 특히 디스플레이 장치가 도 10에 도시된 것과 같이 y축 방향으로 연장된 상부 전원공급선(178)들 사이에 x축 방향으로 연장된 가지선(178a)들을 갖도록 하여 y축 방향으로 연장된 상부 전원공급선(178)들이 상호 전기적으로 연결되도록 할 수도 있다. 이 경우 상부 전원공급선(178)은 결과적으로 도 10에 도시된 것과 같이 일 (부)화소에 있어서 대략 "+"와 같은 형상을 가져, 디스플레이영역(DA) 전체에 있어서는 대략 격자모양을 갖는 것으로 이해될 수 있다. 이러한 구성을 통해 디스플레이영역(DA) 전체에 있어서 균일한 전기적 신호가 하부 전원공급선(172) 및/또는 상부 전원공급선(178)을 통해 회로부들에 인가되도록 할 수 있다.
도 5 내지 도 10에서는 한 개의 (부)화소만을 도시하고 있기에, 전술한 것과 같이 본 실시예에 따른 디스플레이 장치는 복수개의 하부 전원공급선(171)들 및 복수개의 상부 전원공급선(178)들을 구비할 수 있다. 이때 복수개의 상부 전원공급선(178)들은 복수개의 하부 전원공급선(172)들에 1대1 대응하며, 복수개의 상부 전원공급선(178)들은 대응하는 하부 전원공급선(172)에 전기적으로 연결된 것으로 이해될 수 있다.
이 경우, 각 하부 전원공급선(172)은 대응하는 상부 전원공급선(178)과 복수개의 위치들에서 전기적으로 연결될 수 있다. 즉, 도 10에서는 1개의 (부)화소만을 도시하고 있기에 하부 전원공급선(172)이 대응하는 상부 전원공급선(178)과 1개의 컨택홀(181)을 통해 전기적으로 연결되는 것으로 도시하고 있지만, y축을 따라 배열된 복수개의 (부)화소들에 있어서 공유되는 하부 전원공급선(172)과 상부 전원공급선(178)은 복수개의 위치들에서 전기적으로 연결될 수 있다.
특히 도 10에 도시된 것과 같이 각 (부)화소마다 하부 전원공급선(172)과 상부 전원공급선(178)이 상호 전기적으로 연결된다면, 결국 복수개의 하부 전원공급선(172)들과 복수개의 상부 전원공급선(178)들은 복수개의 화소전극(191)들에 대응하는 지점들에서 전기적으로 연결될 수 있다. 즉, 복수개의 하부 전원공급선(172)들과 복수개의 상부 전원공급선(178)들이 상호 전기적으로 연결되도록 하는 컨택홀(181)들의 개수는 복수개의 화소전극(191)들의 개수에 대응할 수 있다.
물론 y축을 따라 배열된 복수개의 (부)화소들 중 일부의 (부)화소들에서는 도 10에 도시된 것과 같이 하부 전원공급선(172)과 상부 전원공급선(178)이 직접 연결되고, 다른 (부)화소들에서는 하부 전원공급선(172)과 상부 전원공급선(178)이 직접 연결되지 않을 수도 있다. 즉, 디스플레이영역(DA) 전체에 있어서, 복수개의 하부 전원공급선(172)들과 복수개의 상부 전원공급선(178)들은 상호 전기적으로 연결되되, 복수개의 화소전극(191)들 중 일부에 대응하는 지점들에서 전기적으로 연결될 수 있다. 나아가 복수개의 하부 전원공급선(172)들과 복수개의 상부 전원공급선(178)들은 디스플레이영역(DA) 내의 랜덤하게 위치한 복수개의 지점들에서 전기적으로 연결될 수도 있다.
한편, 전술한 것과 같이 발광제어 드레인영역(177f)은 유기발광소자의 화소전극(191)에 전기적으로 연결되어야 한다. 따라서 상부 전원공급선(178)과 동일 물질을 포함하는 보조연결층(179)을 상부 전원공급선(178)과 동일 층에 위치시키고, 발광제어 드레인영역(177f)에 컨택홀(163)을 통해 전기적으로 연결된 중간연결층(175)에, 보조연결층(179)이 컨택홀(183)을 통해 전기적으로 연결되도록 할 수 있다. 보조연결층(179)은 상부에 형성된 층의 컨택홀(185)을 통해 유기발광소자의 화소전극(191)에 전기적으로 연결됨으로써, 발광제어 드레인영역(177f)이 유기발광소자의 화소전극(191)에 전기적으로 연결되도록 할 수 있다.
도 11은 도 5 내지 도 10의 디스플레이 장치의 일부분을 개략적으로 도시하는 단면도이다. 참고로 도 11은 도 5 내지 도 10의 디스플레이 장치의 여러 부분의 단면도들을 편의상 연결하여 도시한 것으로, 도 11의 각 부분들이 서로 인접하여 위치해야만 하는 것은 아니다. 예컨대 발광제어 박막트랜지스터(T6)와 유기발광소자(190)가 도시된 부분과, 데이터선(171)과 제1크랙유도층(156)이 도시된 부분과, 커패시터(Cst)가 도시된 부분은, 도 11에 도시된 것과 같이 서로 인접하여 위치하지 않을 수 있다. 물론 이들의 상대적인 위치가 도 11에 도시된 것과 같은 순서일 필요도 없다. 즉, 발광제어 박막트랜지스터(T6)와 유기발광소자(190)가 도시된 부분과 커패시터(Cst)가 도시된 부분 사이에, 데이터선(171)과 제1크랙유도층(156)이 도시된 부분이 위치해야만 하는 것은 아니다.
도 11에 도시된 것과 같이, 지금까지 설명한 다양한 구성요소들은 기판(110) 상에 위치할 수 있다. 그리고 도 1을 참조하여 전술한 것과 유사한 구조를 갖는다. 예컨대 버퍼층(111) 상에는 도 6에 도시된 것과 같은 채널영역들 등이 위치하고, 제1게이트절연막(141)이 이들을 덮을 수 있다. 그리고 제1게이트절연막(141) 상에는 도 7에 도시된 것과 같은 도전층들이 위치할 수 있다. 도 7에 도시된 것과 같은 도전층들을 제1게이트배선이라고 할 수 있다. 제2게이트절연막(142)은 제1게이트배선을 덮으며, 제2게이트절연막(142) 상에는 도 8에 도시된 것과 같은 도전층들이 위치할 수 있다. 도 8에 도시된 것과 같은 도전층들을 제2게이트배선이라고 할 수 있다.
그리고 층간절연막(143)이 제2게이트배선을 덮고, 층간절연막(143) 상에는 도 9에 도시된 것과 같은 데이터선(171), 하부 전원공급선(172), 초기화연결선(173), 연결부재(174) 및 중간연결층(175)이 배치될 수 있다. 데이터선(171), 초기화연결선(173), 연결부재(174) 및 중간연결층(175)을 통칭하여 제1도전층이라 할 수 있으며, 하부 전원공급선(172)은 이러한 제1도전층과 동일층에 위치하는 것으로 이해될 수 있다. 하부 전원공급선(172)이 제1도전층과 동일층에 위치함에 따라, 제조 과정에서 이들은 동시에 형성될 수 있다. 그 결과, 하부 전원공급선(172)은 제1도전층과 동일물질을 포함할 수 있으며, 나아가 하부 전원공급선(172)은 제1도전층과 동일한 층상구조를 가질 수 있다.
이러한 데이터선(171), 하부 전원공급선(172), 초기화연결선(173), 연결부재(174) 및 중간연결층(175) 등은 전술한 것과 같이 제1게이트절연막(141), 제2게이트절연막(142) 및 층간절연막(143)의 적어도 일부에 형성된 컨택홀들(161, 162, 163, 164, 165, 166, 167, 168, 169)을 통해 하부의 반도체층 등에 전기적으로 연결될 수 있다.
제1도전층과 하부 전원공급선(172) 상에는 제1무기막(151)이 위치한다. 제1무기막(151)은 실리콘나이트라이드, 실리콘옥사이드 또는 실리콘옥시나이트라이드 등으로 형성될 수 있다. 제1무기막(151) 상에는 도 10에 도시된 것과 같은 상부 전원공급선(178) 및 보조연결층(179)이 배치될 수 있다. 보조연결층(179)을 제2도전층이라 할 수 있으며, 상부 전원공급선(178)은 그러한 제2도전층과 동일층에 위치하는 것으로 이해될 수 있다. 상부 전원공급선(178)이 제2도전층과 동일층에 위치함에 따라, 제조 과정에서 이들은 동시에 형성될 수 있다. 그 결과, 상부 전원공급선(178)은 제2도전층과 동일물질을 포함할 수 있으며, 나아가 상부 전원공급선(178)은 제2도전층과 동일한 층상구조를 가질 수 있다.
이러한 상부 전원공급선(178)과 보조연결층(179)은 제1무기막(151)에 형성된 컨택홀들(181, 183)을 통해 하부의 제1도전층이나 하부 전원공급선(172)에 전기적으로 연결될 수 있다. 구체적으로, 제1무기막(151)은 컨택홀(181)을 위한 개구를 가져 그 하부의 하부 전원공급선(172)의 제1상면의 적어도 일부를 노출시키며, 이에 따라 상부 전원공급선(178)이 개구를 통해 하부 전원공급선(172)에 컨택하도록 할 수 있다. 물론 제1무기막(151)은 컨택홀(183)을 위한 개구도 가져, 그 하부의 보조연결층(179)이 중간연결층(175)에 컨택하도록 할 수 있다.
이러한 제2도전층과 상부 전원공급선(178) 상에는 제2무기막(153)이 위치하는데, 제2무기막(153)은 실리콘나이트라이드, 실리콘옥사이드 또는 실리콘옥시나이트라이드 등으로 형성될 수 있다. 이 제2무기막(153)은 제2도전층과 상부 전원공급선(178)을 덮어 제2도전층 외측에서 제1무기막(151)과 컨택한다. 제1무기막(151)과 제2무기막(153)을 통칭하여 무기절연막인 층간절연막(143)과 중간연결층(175)을 덮는 추가무기절연막이라 할 수 있다.
제2무기막(153) 상에는 평탄화막인 제1유기절연막(154)이 배치되고, 이 제1유기절연막(154) 상에 유기발광소자의 화소전극(191)이 위치할 수 있다. 이 화소전극(191)은 제2무기막(153)에 형성된 개구와 제1유기절연막(154)에 형성된 컨택홀(185)을 통해 보조연결층(179)에 연결되어, 결과적으로 발광제어 드레인영역(177f)에 전기적으로 연결될 수 있다. 그리고 제1유기절연막(154) 내에 위치하는 제1크랙유도층(156)은 추가무기절연막이라 할 수 있는 제2무기막(153) 상에 위치하게 된다.
이와 같이 하나의 (부)화소에 많은 수의 박막트랜지스터들과 커패시터를 포함하는 화소회로가 위치할 경우, 전술한 것과 같은 제1크랙유도층(156)은 도전층들이 상호 중첩하지 않는 곳에 위치하도록 할 수 있다. 도 5 및 도 11에서는 제1크랙유도층(156)이 데이터선(171) 상부에 위치하되, 데이터선(171)의 제1크랙유도층(156)에 대응하는 부분과 기판(110) 사이에는 절연물질만 개재되도록 제1크랙유도층(156)의 위치가 선택된 것으로 도시하고 있다. 이를 통해 외부로부터 충격이 인가될 경우 해당 충격이 제1크랙유도층(156)에 집중되도록 할 수 있고, 아울러 이로 인하여 제1크랙유도층(156)이나 그 하부의 제1무기막(151)이나 제2무기막(153)에 크랙이 발생하거나, 그 하부의 데이터선(171)이나 그 하부의 제1게이트절연막(141), 제2게이트절연막(142) 및/또는 층간절연막(143)에 크랙이 발생한다 하더라도, 데이터선(171)과 다른 배선들이 쇼트되지 않도록 할 수 있다. 물론 이 경우 제1크랙유도층(156)은 기판(110)에 수직인 방향에서 바라볼 시 아일랜드 형상을 갖게 된다.
한편, 도 9에 도시된 것과 같이 데이터선(171) 및 중간연결층(175) 등과 동일층에 위치하는 구성요소들은 동일 물질을 포함하고, 도 7에 도시된 것과 같이 커패시터 하부전극(125a) 등과 동일층에 위치하는 구성요소들은 동일 물질을 포함하는바, 도 9에 도시된 도전층들의 강도는 도 7에 도시된 도전층들의 강도보다 낮도록 할 수 있다. 예컨대 도 9에 도시된 도전층들은 알루미늄 등을 포함하고, 도 7에 도시된 도전층들은 몰리브덴 등을 포함하도록 할 수 있다.
도 11에 도시된 것과 같이 제1크랙유도층(156)은 데이터선(171) 상부에 위치하는바, 제1크랙유도층(156)이나 그 하부에서 발생된 크랙은 데이터선(171)까지 연장될 수 있다. 이때 데이터선(171)이 상대적으로 강도가 낮은 물질을 포함하도록 함으로써, 크랙의 성장이 데이터선(171)에서 멈추고 그 하부로는 연장되지 않도록 할 수 있다.
한편, 기판(110)으로부터 제1크랙유도층(156)의 상면까지의 거리(d1)는, 기판(110)으로부터 박막트랜지스터(T6)가 포함하는 구성요소들의 상면들 중 기판(110)으로부터 가장 먼 상면까지의 최장거리보다 길게 할 수 있다. 나아가 도 11에 도시된 것과 같이, 기판(110)으로부터 제1크랙유도층(156)의 상면까지의 거리(d1)는, 제1유기절연막(154) 하부의 무기물층의 상면들 중 기판(110)으로부터 가장 먼 상면까지의 최장거리(d2)보다 길게 할 수도 있다. 도 11에서는 제1유기절연막(154) 하부의 무기물층의 상면들 중 기판(110)으로부터 가장 먼 상면이 제2무기막(153)의 상면인 것으로 도시하고 있다. 이를 통해 상부에서 기판(110) 방향으로 충격이 인가될 시, 해당 충격이 제1유기절연막(154) 하부의 무기물층에 도달하기 전에 제1크랙유도층(156)에 먼저 도달하도록 하여, 결과적으로 충격의 대부분이 제1크랙유도층(156)에 전달되도록 할 수 있다.
도 12는 본 발명의 또 다른 일 실시예에 따른 디스플레이 장치의 일부를 개략적으로 도시하는 단면도이다. 도 12에서는 제1무기막(151)과 제2무기막(153)을 도시하고 있지 않으나, 본 실시예에 따른 디스플레이 장치의 경우에도 제1무기막(151)과 제2무기막(153)이 존재할 수도 있다. 본 실시예에 따른 디스플레이 장치의 경우, 제1크랙유도층(156)과 데이터선(171) 사이에 개재되는 유기물층(155)을 더 구비한다. 이를 통해 제1크랙유도층(156)에서 크랙이 발생한다 하더라도, 해당 크랙이 유기물층(155)에 의해 차단되어 데이터선(171)까지 성장하지 않도록 할 수 있다.
도 13은 본 발명의 또 다른 일 실시예에 따른 디스플레이 장치의 일부를 개략적으로 도시하는 단면도이다. 도 13에 도시된 것과 같이, 제2유기절연막(192) 내에 위치하는 제2크랙유도층(158)을 더 구비할 수도 있다. 제2크랙유도층(158) 역시 실리콘옥사이드, 실리콘나이트라이드 또는 실리콘옥시나이트라이드 등과 같은 무기절연물로 형성된 단일층/다층 구조를 가질 수 있다. 제2크랙유도층(158)은 제1크랙유도층(156)보다도 기판(110)으로부터 먼 상부에 위치하기에, 외부로부터의 충격을 가장 먼저 흡수하여 하부에 위치한 무기층들에서의 크랙 발생 확률을 획기적으로 낮출 수 있으며, 하부에 위치한 무기층들에서 크랙이 발생한다 하더라도 그 크기를 줄일 수 있다.
제2크랙유도층(158)은 기판(110)에 수직인 방향에서 바라볼 시 제1크랙유도층(156)과 적어도 일부가 중첩되도록 배치된 아일랜드 형상을 가질 수 있다. 따라서 제2크랙유도층(158)은 기판(110)에 수직인 방향에서 바라볼 시 박막트랜지스터(T6)와 중첩되지 않을 수 있다.
물론 나아가, 본 발명의 또 다른 일 실시예에 따른 디스플레이 장치의 일부를 개략적으로 도시하는 단면도인 도 14에 도시된 것과 같이, 디스플레이 장치는 제1크랙유도층을 구비하지 않고 제2유기절연막(192) 내의 제2크랙유도층(158)만을 구비할 수도 있는 등, 다양한 변형이 가능하다. 물론 이 경우에도 제2크랙유도층(158)은 기판(110)에 수직인 방향에서 바라볼 시 박막트랜지스터(T6)와 중첩되지 않을 수 있으며, 아일랜드 형상을 가질 수 있다.
이와 같이 본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
T1: 구동 박막트랜지스터 T2: 스위칭 박막트랜지스터
T3: 보상 박막트랜지스터 T4: 초기화 박막트랜지스터
T5: 구동제어 박막트랜지스터 T6: 발광제어 박막트랜지스터
Cst: 커패시터 Cst1, 125a: 커패시터 하부전극
Cst2, 127: 커패시터 상부전극
125a, 125b, 125c, 125d, 125e, 125f, 125g: 게이트전극
131a, 131b, 131c, 131d, 131e, 131f, 125g: 채널영역
176a, 176b, 176c, 176d, 176e, 176f, 176g: 소스영역
177a, 177b, 177c, 177d, 177e, 177f, 177g: 드레인영역
127: 스토리지 개구부 121: 스캔선
122: 이전 스캔선 123: 발광제어선
124: 초기화전압선 171: 데이터선
172: 하부 전원공급선 178: 상부 전원공급선
174: 연결부재 110: 기판
111: 버퍼층 141: 제1게이트절연막
142: 제2게이트절연막 143: 층간절연막
151: 제1무기막 153: 제2무기막
156: 제1유기절연막 156: 제1크랙유도층
158: 제2크랙유도층 192: 제2유기절연막

Claims (23)

  1. 기판;
    상기 기판 상에 배치된 박막트랜지스터;
    상기 박막트랜지스터 상부에 위치한 제1유기절연막; 및
    상기 제1유기절연막 내에 위치하는 제1크랙유도층;
    을 구비하는, 디스플레이 장치.
  2. 제1항에 있어서,
    상기 기판에 대해 수직인 방향에서 바라볼 시, 상기 제1크랙유도층은 상기 박막트랜지스터와 중첩되지 않는, 디스플레이 장치.
  3. 제1항에 있어서,
    상기 제1크랙유도층은 무기절연물을 포함하는, 디스플레이 장치.
  4. 제1항에 있어서,
    상기 제1크랙유도층은 상기 기판에 수직인 방향에서 바라볼 시 아일랜드 형상인, 디스플레이 장치.
  5. 제1항에 있어서,
    상기 제1유기절연막의 상기 기판 방향의 저면과 상기 제1크랙유도층의 상기 기판 방향의 저면은 동일 층 상에 위치하는, 디스플레이 장치.
  6. 제1항에 있어서,
    상기 박막트랜지스터는 제1구성요소와 상기 제1구성요소 상부에 위치하는 제2구성요소를 포함하며, 상기 제1구성요소와 상기 제2구성요소 사이에는 무기절연막이 개재되는, 디스플레이 장치.
  7. 제6항에 있어서,
    상기 제1크랙유도층은 상기 무기절연막 상부에 위치하며, 상기 제1유기절연막은 상기 무기절연막, 상기 제2구성요소 및 상기 제1크랙유도층을 덮는, 디스플레이 장치.
  8. 제9항에 있어서,
    상기 제1크랙유도층은 상기 무기절연막 상에 배치된 배선 상에 위치하며, 상기 제1유기절연막은 상기 무기절연막, 상기 제2구성요소 및 상기 제1크랙유도층을 덮는, 디스플레이 장치.
  9. 제8항에 있어서,
    상기 배선의 상기 제1크랙유도층에 대응하는 부분과 상기 기판 사이에는 절연물질만 개재되는, 디스플레이 장치.
  10. 제8항에 있어서,
    상기 제1크랙유도층과 상기 배선 사이에 개재되는 유기물층을 더 구비하는, 디스플레이 장치.
  11. 제8항에 있어서,
    상기 배선과 상기 제2구성요소는 동일 물질을 포함하고, 상기 제2구성요소의 강도는 상기 제1구성요소의 강도보다 낮은, 디스플레이 장치.
  12. 제6항 내지 제11항 중 어느 한 항에 있어서,
    상기 무기절연막 및 상기 제2구성요소를 덮는 추가무기절연막을 더 구비하고, 상기 제1크랙유도층은 상기 추가무기절연막 상부에 위치하며, 상기 제1유기절연막은 상기 추가무기절연막과 상기 제1크랙유도층을 덮는, 디스플레이 장치.
  13. 제6항 내지 제11항 중 어느 한 항에 있어서,
    상기 기판으로부터 상기 제1크랙유도층의 상면까지의 거리는, 상기 기판으로부터 상기 제2구성요소의 상면까지의 거리보다 먼, 디스플레이 장치.
  14. 제13항에 있어서,
    상기 제2구성요소의 상면은 상기 박막트랜지스터가 포함하는 구성요소들의 상면들 중 상기 기판으로부터 가장 먼 상면인, 디스플레이 장치.
  15. 제1항 내지 제11항 중 어느 한 항에 있어서,
    상기 제1유기절연막 상에 위치하며 상기 박막트랜지스터에 전기적으로 연결된 화소전극;
    상기 화소전극의 가장자리를 덮도록 상기 제1유기절연막 상에 위치하는 제2유기절연막; 및
    상기 제2유기절연막 내에 위치하는 제2크랙유도층;
    을 더 구비하는, 디스플레이 장치.
  16. 제15항에 있어서,
    상기 기판에 대해 수직인 방향에서 바라볼 시, 상기 제2크랙유도층은 상기 박막트랜지스터와 중첩되지 않는, 디스플레이 장치.
  17. 제15항에 있어서,
    상기 기판에 대해 수직인 방향에서 바라볼 시, 상기 제2크랙유도층은 상기 제1크랙유도층과 적어도 일부가 중첩되는, 디스플레이 장치.
  18. 제15항에 있어서,
    상기 제2크랙유도층은 무기절연물을 포함하는, 디스플레이 장치.
  19. 제15항에 있어서,
    상기 제2크랙유도층은 상기 기판에 수직인 방향에서 바라볼 시 아일랜드 형상인, 디스플레이 장치.
  20. 기판;
    상기 기판 상에 배치된 박막트랜지스터;
    상기 박막트랜지스터 상부에 위치한 제1유기절연막;
    상기 제1유기절연막 상에 위치하며 상기 박막트랜지스터에 전기적으로 연결된 화소전극;
    상기 화소전극의 가장자리를 덮도록 상기 제1유기절연막 상에 위치하는 제2유기절연막; 및
    상기 제2유기절연막 내에 위치하는 제2크랙유도층;
    을 구비하는, 디스플레이 장치.
  21. 제20항에 있어서,
    상기 기판에 대해 수직인 방향에서 바라볼 시, 상기 제2크랙유도층은 상기 박막트랜지스터와 중첩되지 않는, 디스플레이 장치.
  22. 제20항에 있어서,
    상기 제2크랙유도층은 무기절연물을 포함하는, 디스플레이 장치.
  23. 제20항에 있어서,
    상기 제2크랙유도층은 상기 기판에 수직인 방향에서 바라볼 시 아일랜드 형상인, 디스플레이 장치.
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109300948A (zh) * 2018-09-28 2019-02-01 昆山国显光电有限公司 一种显示装置及其柔性oled面板
US20220344429A1 (en) * 2019-09-30 2022-10-27 Sharp Kabushiki Kaisha Display device
WO2021240573A1 (ja) * 2020-05-25 2021-12-02 シャープ株式会社 表示装置および近接センサの制御方法
US11864434B2 (en) * 2020-05-25 2024-01-02 Sharp Kabushiki Kaisha Display device
KR20220004857A (ko) * 2020-07-02 2022-01-12 삼성디스플레이 주식회사 표시 장치

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20110085777A (ko) * 2010-01-21 2011-07-27 삼성모바일디스플레이주식회사 유기 발광 디스플레이 장치 및 그 제조방법
KR20120006810A (ko) * 2010-07-13 2012-01-19 삼성모바일디스플레이주식회사 유기 발광 표시 장치
KR20150045330A (ko) * 2013-10-18 2015-04-28 삼성디스플레이 주식회사 패드 전극 구조물 및 상기 패드 전극 구조물을 포함하는 유기 발광 표시 장치
KR20150046963A (ko) * 2013-10-23 2015-05-04 삼성디스플레이 주식회사 플렉서블 표시 장치 및 플렉서블 표시 장치의 제조 방법
KR20160130246A (ko) * 2014-03-06 2016-11-10 가부시키가이샤 한도오따이 에네루기 켄큐쇼 발광 장치

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3718770B2 (ja) * 2002-01-11 2005-11-24 株式会社日立製作所 アクティブマトリックス型の表示装置
JP4188807B2 (ja) * 2003-11-20 2008-12-03 三菱電機株式会社 表示装置および表示装置の製造方法
US7787097B2 (en) * 2005-02-22 2010-08-31 Fujifilm Corporation Flexible base material and flexible image-displaying device resistant to plastic deformation
JP5575355B2 (ja) * 2006-10-06 2014-08-20 株式会社 資生堂 紫外線防御効果の評価装置
JP2009187898A (ja) * 2008-02-08 2009-08-20 Seiko Epson Corp 有機ｅｌ装置及びその製造方法
KR101155907B1 (ko) 2009-06-04 2012-06-20 삼성모바일디스플레이주식회사 유기 발광 표시 장치 및 그 제조 방법
KR101954978B1 (ko) * 2012-09-06 2019-03-08 삼성디스플레이 주식회사 유기 발광 표시 장치 및 유기 발광 표시 장치 제조 방법
KR20140077624A (ko) 2012-12-14 2014-06-24 삼성디스플레이 주식회사 롤투롤 공정용 플렉서블 기판 및 이의 제조 방법
CN103545320B (zh) 2013-11-11 2015-11-25 京东方科技集团股份有限公司 显示基板和含有该显示基板的柔性显示装置
JP6431278B2 (ja) 2014-04-18 2018-11-28 株式会社ジャパンディスプレイ 表示装置用基板
CN103996796B (zh) * 2014-04-29 2015-07-15 京东方科技集团股份有限公司 一种柔性基板和oled器件
CN104112742B (zh) * 2014-06-30 2017-05-10 京东方科技集团股份有限公司 一种柔性基板、柔性显示面板和柔性显示装置
WO2016011447A1 (en) * 2014-07-18 2016-01-21 The United States Of America, As Represented By The Secretary, Department Of Health And Human Services Aerosol particle growth systems using polymer electrolyte membranes
KR102366701B1 (ko) 2014-10-22 2022-02-22 엘지디스플레이 주식회사 플렉서블 박막 트랜지스터 기판 및 플렉서블 유기 발광 표시 장치
US10347702B2 (en) 2014-10-22 2019-07-09 Lg Display Co., Ltd. Flexible thin film transistor substrate and flexible organic light emitting display device
KR102272214B1 (ko) * 2015-01-14 2021-07-02 삼성디스플레이 주식회사 표시 장치
CN104795403B (zh) 2015-04-16 2016-08-31 京东方科技集团股份有限公司 一种柔性基板及其制作方法、显示装置
KR102388711B1 (ko) 2015-04-27 2022-04-20 삼성디스플레이 주식회사 표시 장치
KR102343411B1 (ko) 2015-05-15 2021-12-24 삼성디스플레이 주식회사 표시 장치
KR102465384B1 (ko) * 2015-07-23 2022-11-10 삼성디스플레이 주식회사 디스플레이 장치
KR102512715B1 (ko) 2015-09-15 2023-03-23 삼성디스플레이 주식회사 플렉서블 표시장치 및 이의 제조 방법
KR20180016271A (ko) * 2016-08-05 2018-02-14 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치
KR102651056B1 (ko) 2016-08-18 2024-03-26 삼성디스플레이 주식회사 디스플레이 장치

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20110085777A (ko) * 2010-01-21 2011-07-27 삼성모바일디스플레이주식회사 유기 발광 디스플레이 장치 및 그 제조방법
KR20120006810A (ko) * 2010-07-13 2012-01-19 삼성모바일디스플레이주식회사 유기 발광 표시 장치
KR20150045330A (ko) * 2013-10-18 2015-04-28 삼성디스플레이 주식회사 패드 전극 구조물 및 상기 패드 전극 구조물을 포함하는 유기 발광 표시 장치
KR20150046963A (ko) * 2013-10-23 2015-05-04 삼성디스플레이 주식회사 플렉서블 표시 장치 및 플렉서블 표시 장치의 제조 방법
KR20160130246A (ko) * 2014-03-06 2016-11-10 가부시키가이샤 한도오따이 에네루기 켄큐쇼 발광 장치

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Publication number Publication date
CN110211993B (zh) 2024-08-02
JP2019152858A (ja) 2019-09-12
US10978675B2 (en) 2021-04-13
KR102512725B1 (ko) 2023-03-23
US20190267573A1 (en) 2019-08-29
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CN110211993A (zh) 2019-09-06
EP3534402A1 (en) 2019-09-04

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