CN114038409B - 像素电路及显示面板 - Google Patents

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Abstract

本申请公开了一种像素电路及显示面板，该像素电路通过第一晶体管的源极/漏极中的一个与驱动晶体管的栅极电性连接、防漏电单元的一传输端与第一晶体管的源极/漏极中的另一个电性连接，可以缩小第一晶体管的源极/漏极中的另一个与驱动晶体管的栅极之间的电位差，能够改善或者消除闪烁现象的发生。

Description

像素电路及显示面板
技术领域
本申请涉及显示技术领域，具体涉及一种像素电路及显示面板。
背景技术
在显示领域，闪烁(Flicker)是面板显示的一个重要光学性能指标。Flicker重会导致人眼容易疲劳，因此，尽可能地降低Flicker是面板显示的一个重要研究方向。
如图1所示的像素电路，晶体管T1的栅极与晶体管T31的源极/漏极中的一个电性连接，晶体管T31的源极/漏极中的另一个与晶体管T32的源极/漏极中的一个、节点D电性连接，晶体管T32的源极/漏极中的另一个与晶体管T1的源极/漏极中的一个电性连接，晶体管T31的栅极、晶体管T32的栅极均接入信号SCAN(N)。
上述像素电路的工作过程包括如图2所示的三个工作阶段：
第一工作阶段T1：信号SCAN(N-1)为低电位，基于晶体管T41、晶体管T42构成的组合晶体管导通，复位晶体管T1的栅极即Q点的电位。
第二工作阶段T2：信号SCAN(N)由高电位跳变至低电位，基于晶体管T31与晶体管T32构成的组合晶体管、晶体管T7以及晶体管T2同时导通，数据信号DATA的电位写入至晶体管T1的栅极，同时复位发光器件LED1的阳极。
第三工作阶段T3：信号EM(N)为低电位，晶体管T5、晶体管T6同时导通，发光器件LED1发光。
其中，第二工作阶段T2切换至第三工作阶段T3的过程中，信号SCAN(N)由高电位跳变至低电位，由于耦合作用，节点D的电位被抬高；由于存储电容Cst的存在，Q点的电位的微小变化可以忽略不计，导致晶体管T31的漏源极之间的压差Vds增加，晶体管T31的漏电流也随之增大，如此一帧时间内晶体管T1的栅极电位升高，则流经发光器件LED1的发光电流下降，即发生闪烁现象。
需要注意的是，上述关于背景技术的介绍仅仅是为了便于清楚、完整地理解本申请的技术方案。因此，不能仅仅由于其出现在本申请的背景技术中，而认为上述所涉及到的技术方案为本领域所属技术人员所公知。
发明内容
本申请提供一种像素电路及显示面板，以缓解驱动晶体管的栅极电位不稳定导致显示闪烁的技术问题。
第一方面，本申请提供一种像素电路，其包括驱动晶体管、第一晶体管、第二晶体管以及防漏电单元，第一晶体管的源极/漏极中的一个与驱动晶体管的栅极电性连接；第二晶体管的源极/漏极中的一个与第一晶体管的源极/漏极中的另一个电性连接，第二晶体管的源极/漏极中的另一个与驱动晶体管的源极/漏极中的一个电性连接；防漏电单元的一传输端与第一晶体管的源极/漏极中的另一个、第二晶体管的源极/漏极中的一个电性连接。
在其中一些实施方式中，像素电路还包括第一控制布线，第一控制布线与防漏电单元的控制端电性连接，用于在像素电路的发光阶段中导通防漏电单元，以调节第一晶体管的源极/漏极中的另一个的电位。
在其中一些实施方式中，像素电路还包括第一初始化线，第一初始化线与防漏电单元的另一传输端电性连接，用于传输第一初始化信号，以在防漏电单元导通时调节第一晶体管的源极/漏极中的另一个的电位至第一初始化信号的电位。
在其中一些实施方式中，像素电路还包括第二初始化线，第二初始化线与防漏电单元的另一传输端电性连接，用于传输第二初始化信号，以在防漏电单元导通时调节第一晶体管的源极/漏极中的另一个的电位至第二初始化信号的电位；其中，在发光阶段中，第二初始化信号的电位等于或者接近驱动晶体管的栅极电位。
在其中一些实施方式中，防漏电单元包括第一防漏电晶体管，第一防漏电晶体管的源极/漏极中的一个与第一晶体管的源极/漏极中的另一个、第二晶体管的源极/漏极中的一个电性连接，第一防漏电晶体管的栅极与第一控制布线电性连接，第一防漏电晶体管的源极/漏极中的另一个与第一初始化线或者第二初始化线电性连接。
在其中一些实施方式中，防漏电单元还包括第二防漏电晶体管，第二防漏电晶体管的源极/漏极中的一个与第一防漏电晶体管的源极/漏极中的另一个电性连接，第二防漏电晶体管的栅极与第一控制布线电性连接，第二防漏电晶体管的源极/漏极中的另一个与第一初始化线或者第二初始化线电性连接。
在其中一些实施方式中，第一控制布线用于传输恒压信号或者脉冲信号；其中，恒压信号用于控制第一防漏电晶体管、第二防漏电晶体管中的至少一个工作于放大区或者饱和区。
在其中一些实施方式中，第一晶体管、第二晶体管均为P沟道型多晶硅薄膜晶体管；防漏电单元用于减小第一晶体管的源极/漏极中的另一个的电位。
在其中一些实施方式中，像素电路还包括第二控制布线和写入晶体管，写入晶体管的栅极与第二控制布线、第一晶体管的栅极以及第二晶体管的栅极电性连接，写入晶体管的源极/漏极中的一个与驱动晶体管的源极/漏极中的一个或者驱动晶体管的源极/漏极中的另一个电性连接，写入晶体管的源极/漏极中的另一个用于接入对应的数据信号。
第二方面，本申请提供一种显示面板，其包括上述至少一个实施方式中的像素电路；其中，防漏电单元包括第一防漏电晶体管，在显示面板的厚度方向上，第一防漏电晶体管的栅极的一部分与第一防漏电晶体管的源极、第一防漏电晶体管的沟道以及第一防漏电晶体管的漏极中至少一个的投影重叠，第一防漏电晶体管的栅极的另一部分与第一控制布线的凸起部分的投影重叠；且第一控制布线的非凸起部分与第一防漏电晶体管的源极/漏极中的一个至少部分重叠。
本申请提供的像素电路及显示面板，通过第一晶体管的源极/漏极中的一个与驱动晶体管的栅极电性连接、防漏电单元的一传输端与第一晶体管的源极/漏极中的另一个电性连接，可以缩小第一晶体管的源极/漏极中的另一个与驱动晶体管的栅极之间的电位差，进而可以减小驱动晶体管的栅极漏电，能够改善或者消除闪烁现象的发生。
附图说明
下面结合附图，通过对本申请的具体实施方式详细描述，将使本申请的技术方案及其它有益效果显而易见。
图1为传统技术方案中像素电路的电路原理图。
图2为图1中像素电路的时序示意图。
图3为本申请实施例提供的像素电路的第一种电路原理图。
图4为本申请实施例提供的像素电路的第二种电路原理图。
图5为本申请实施例提供的像素电路的第三种电路原理图。
图6为本申请实施例提供的像素电路的第四种电路原理图。
图7为本申请实施例提供的像素电路的第一种时序示意图。
图8为本申请实施例提供的像素电路的第二种时序示意图。
图9为本申请实施例提供的显示面板的结构示意图。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
请参阅图3至图9，如图3、图4以及图6所示，本实施例提供了一种像素电路，其包括驱动晶体管T1、第一晶体管T31、第二晶体管T32以及防漏电单元10，第一晶体管T31的源极/漏极中的一个与驱动晶体管T1的栅极电性连接；第二晶体管T32的源极/漏极中的一个与第一晶体管T31的源极/漏极中的另一个电性连接，第二晶体管T32的源极/漏极中的另一个与驱动晶体管T1的源极/漏极中的一个电性连接；防漏电单元10的一传输端与第一晶体管T31的源极/漏极中的另一个、第二晶体管T32的源极/漏极中的一个电性连接，用于缩小第一晶体管T31的源极/漏极中的另一个与驱动晶体管T1的栅极之间的电位差。
可以理解的是，本实施例提供的像素电路，通过第一晶体管T31的源极/漏极中的一个与驱动晶体管T1的栅极电性连接、防漏电单元10的一传输端与第一晶体管T31的源极/漏极中的另一个电性连接，可以缩小第一晶体管T31的源极/漏极中的另一个与驱动晶体管T1的栅极之间的电位差，进而可以减小驱动晶体管T1的栅极漏电，能够改善或者消除闪烁现象的发生。
其中，第二控制布线与第一晶体管T31的栅极、第二晶体管T32的栅极电性连接，以控制第一晶体管T31、第二晶体管T32同步导通或者关断。
如图3、图4以及图6所示，在其中一个实施例中，像素电路还包括第一控制布线，第一控制布线与防漏电单元10的控制端电性连接，用于在像素电路的发光阶段中导通防漏电单元10，以调节第一晶体管T31的源极/漏极中的另一个的电位。
如图3、图4以及图6所示，在其中一个实施例中，像素电路还包括第一初始化线，第一初始化线与防漏电单元10的另一传输端电性连接，用于传输第一初始化信号VI，以在防漏电单元10导通时调节第一晶体管T31的源极/漏极中的另一个的电位至第一初始化信号VI的电位。
如图3和图6所示，在其中一个实施例中，防漏电单元10包括第一防漏电晶体管T81，第一防漏电晶体管T81的源极/漏极中的一个与第一晶体管T31的源极/漏极中的另一个、第二晶体管T32的源极/漏极中的一个电性连接，第一防漏电晶体管T81的栅极与第一控制布线电性连接，第一防漏电晶体管T81的源极/漏极中的另一个与第一初始化线或者第二初始化线电性连接。
如图4和图5所示，在其中一个实施例中，防漏电单元10还包括第二防漏电晶体管T82，第二防漏电晶体管T82的源极/漏极中的一个与第一防漏电晶体管T81的源极/漏极中的另一个电性连接，第二防漏电晶体管T82的栅极与第一控制布线电性连接，第二防漏电晶体管T82的源极/漏极中的另一个与第一初始化线或者第二初始化线电性连接。
可以理解的是，在本实施例中，防漏电单元10包括第一防漏电晶体管T81和第二防漏电晶体管T82，可以改善因制程波动导致的显示面板内各像素电路中防漏电单元10的漏电流差异，能够提高显示的均匀性。
如图6所示，在其中一个实施例中，像素电路还包括第二初始化线，第二初始化线与防漏电单元10的另一传输端电性连接，用于传输第二初始化信号VI2，以在防漏电单元10导通时调节第一晶体管T31的源极/漏极中的另一个的电位至第二初始化信号VI2的电位；其中，在发光阶段中，第二初始化信号VI2的电位等于或者接近驱动晶体管T1的栅极电位。
如图3、图4以及图6所示，在其中一个实施例中，像素电路还包括第二控制布线和写入晶体管T2，写入晶体管T2的栅极与第二控制布线、第一晶体管T31的栅极以及第二晶体管T32的栅极电性连接，写入晶体管T2的源极/漏极中的一个与驱动晶体管T1的源极/漏极中的一个或者驱动晶体管T1的源极/漏极中的另一个电性连接，写入晶体管T2的源极/漏极中的另一个用于接入对应的数据信号DATA。其中，第二控制布线用于传输第N级扫描信号。
可以理解的是，在本实施例中，由于第一晶体管T31、第二晶体管T32以及写入晶体管T2可以共同使用第二控制布线进行同步通断控制，节省了像素电路所需的走线数量，减小了显示空间的占用，有利于提高像素密度。
如图3、图4以及图6所示，在其中一个实施例中，像素电路还包括存储电容Cst，存储电容Cst的一端与驱动晶体管T1的栅极电性连接，存储电容Cst的另一端用于接入电源正信号VDD。
如图3、图4以及图6所示，在其中一个实施例中，像素电路还包括第一发光控制晶体管T5、第二发光控制晶体管T6以及发光器件LED1，第一发光控制晶体管T5的源极/漏极中的一个与存储电容Cst的另一端电性连接，第一发光控制晶体管T5的源极/漏极中的另一个与驱动晶体管T1的源极/漏极中的另一个电性连接；第二发光控制晶体管T6的源极/漏极中的一个与驱动晶体管T1的源极/漏极中的一个电性连接，第二发光控制晶体管T6的源极/漏极中的另一个与发光器件LED1的阳极电性连接，发光器件LED1的阴极用于接入电源负信号VSS，第一发光控制晶体管T5的栅极与第二发光控制晶体管T6的栅极电性连接并接入发光控制信号EM(N)。
如图3、图4以及图6所示，在其中一个实施例中，像素电路还包括复位晶体管T7，复位晶体管T7的源极/漏极中的一个与第一初始化线电性连接，复位晶体管T7的源极/漏极中的另一个与发光器件LED1的阳极电性连接，复位晶体管T7的栅极与第一控制布线电性连接。
可以理解的是，在本实施例中，由于第一晶体管T31、第二晶体管T32、写入晶体管T2以及复位晶体管T7可以共同使用同一栅极控制信号，可以减少像素电路所需的信号数量。
如图3、图4以及图6所示，在其中一个实施例中，像素电路还包括第一初始化晶体管T41和第二初始化晶体管T42，第一初始化晶体管T41的源极/漏极中的一个与驱动晶体管T1的栅极电性连接，第一初始化晶体管T41的源极/漏极中的另一个与第二初始化晶体管T42的源极/漏极中的一个电性连接，第二初始化晶体管T42的源极/漏极中的另一个与第一初始化线电性连接，第一初始化晶体管T41的栅极与第二初始化晶体管T42的栅极电性连接并接入第N-1级扫描信号。
在其中一个实施例中，第一晶体管T31、第二晶体管T32、写入晶体管T2、驱动晶体管T1、第一发光控制晶体管T5、第二发光控制晶体管T6、第一防漏电晶体管T81、第二防漏电晶体管T82、复位晶体管T7、第一初始化晶体管T41以及第二初始化晶体管T42中的至少一个均可以为P沟道型多晶硅薄膜晶体管，具体还可以为低温多晶硅薄膜晶体管。在本实施例中，防漏电单元10用于减小第一晶体管T31的源极/漏极中的另一个的电位。
可以理解的是，随着驱动晶体管T1、第一晶体管T31以及第二晶体管T32采用N沟道型薄膜晶体管时，防漏电单元10也可以用于增大第一晶体管T31的源极/漏极中的另一个的电位。
如图7所示，上述像素电路的工作过程可以包括以下几个工作阶段：
第一工作阶段：第N-1级扫描信号SCAN(N-1)为低电位，基于第一初始化晶体管T41、第二初始化晶体管T42构成的组合晶体管导通，复位驱动晶体管T1的栅极即Q点的电位。
第二工作阶段：第N级扫描信号SCAN(N)由高电位跳变至低电位，基于第一晶体管T31与第二晶体管T32构成的组合晶体管、复位晶体管T7以及写入晶体管T2同时导通，写入数据信号DATA的电位至晶体管T1的栅极或者存储电容Cst，同时对发光器件LED1的阳极电位进行复位。
第三工作阶段：发光控制信号EM(N)EM(N)为低电位，第一发光控制晶体管T5、第二发光控制晶体管T6同时导通，发光器件LED1发光。
在上述像素电路的工作过程中，第一控制布线用于传输的信号VB可以保持恒压，且该信号VB用于控制第一防漏电晶体管T81、第二防漏电晶体管T82中的至少一个工作于放大区或者饱和区。可以理解的是，即使第一防漏电晶体管T81或者第二防漏电晶体管T82工作于不完全导通状态时，依然有对应的电流流经第一防漏电晶体管T81或者第二防漏电晶体管T82的源漏极通道，可以实现第一晶体管T31的源极/漏极中的另一个的电位调节。
相较于图7所示的工作过程，在如图8所示的工作过程中，信号VB可以脉冲信号，例如，在第一工作阶段、第二工作阶段中，信号VB保持高电位，第一防漏电晶体管T81或者第二防漏电晶体管T82处于关断或者截止状态，在发光阶段中信号VB可以跳变为低电位，第一防漏电晶体管T81和/或第二防漏电晶体管T82可以导通，则驱动晶体管T1的栅极与第一晶体管T31的源极/漏极中的另一个之间的电位接近或者相等，此时，驱动晶体管T1的栅极几乎不会发生漏电流现象。
可以理解的是，随着第一防漏电晶体管T81和/或第二防漏电晶体管T82在发光阶段中导通的越早，可以更早地避免驱动晶体管T1的栅极发生漏电流现象。
如图9所示，在其中一个实施例中，本实施例提供一种显示面板，其包括上述至少一个实施例中的像素电路；其中，在显示面板的厚度方向上，第一防漏电晶体管T81的栅极T8G的一部分与第一防漏电晶体管T81的源极T8S、第一防漏电晶体管T81的沟道T8Z以及第一防漏电晶体管T81的漏极T8D中至少一个的投影重叠，第一防漏电晶体管T81的栅极T8G的另一部分与第一控制布线CL1的凸起部分CL11的投影重叠；且第一控制布线CL1的非凸起部分CL12与第一防漏电晶体管T81的源极T8S/漏极T8D中的一个至少部分重叠。
可以理解的是，本实施例提供的显示面板，通过第一晶体管T31的源极/漏极中的一个与驱动晶体管T1的栅极电性连接、防漏电单元10的一传输端与第一晶体管T31的源极/漏极中的另一个电性连接，可以缩小第一晶体管T31的源极/漏极中的另一个与驱动晶体管T1的栅极之间的电位差，进而可以减小驱动晶体管T1的栅极漏电，能够改善或者消除闪烁现象的发生。
又，第一控制布线CL1相对于第一防漏电晶体管T81中的至少部分进行了绕线设置，既可以保证两者之间的电性连接关系，又可以节省显示面板的布线空间。
其中，该显示面板还包括电源正信号线VDDL、数据线DL以及走线CL2，走线CL2与第一控制布线CL1异层交叉且电性连接，走线CL2与第一控制布线CL1的非凸起部分CL12可以相互垂直。第一控制布线CL1的凸起部分CL11远离第一防漏电晶体管T81的源极T8S、第一防漏电晶体管T81的沟道T8Z。电源正信号线VDDL用于传输电源正信号VDD。数据线DL用于传输数据信号。走线CL2中传输的信号与第一控制布线CL1中传输的信号相同。
需要进行说明的是，驱动晶体管T1、写入晶体管T2、基于第一晶体管T31与第二晶体管T32构造的组合晶体管T3、基于晶体管T31与晶体管T32构造的组合晶体管T4、晶体管T5、晶体管T6、晶体管T7、第一防漏电晶体管T81以及存储电容Cst各自所在的位置均为图9中各标引线所指示的附近区域，而非仅指某一个点。该附近区域可以包括显示面板的多个膜层，以至少实现本申请中像素电路的构造。
在上述实施例中，对各个实施例的描述都各有侧重，某个实施例中没有详述的部分，可以参见其他实施例的相关描述。
以上对本申请实施例所提供的像素电路及显示面板进行了详细介绍，本文中应用了具体个例对本申请的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本申请的技术方案及其核心思想；本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例的技术方案的范围。

Claims (9)

1.一种像素电路，其特征在于，包括：
驱动晶体管；
第一晶体管，所述第一晶体管的源极/漏极中的一个与所述驱动晶体管的栅极电性连接；
第二晶体管，所述第二晶体管的源极/漏极中的一个与所述第一晶体管的源极/漏极中的另一个电性连接，所述第二晶体管的源极/漏极中的另一个与所述驱动晶体管的源极/漏极中的一个电性连接；
防漏电单元，所述防漏电单元的一传输端与所述第一晶体管的源极/漏极中的另一个、所述第二晶体管的源极/漏极中的一个电性连接；以及
第一控制布线，与所述防漏电单元的控制端电性连接，用于在所述像素电路的发光阶段中导通所述防漏电单元，以调节所述第一晶体管的源极/漏极中的另一个的电位；
其中，所述防漏电单元包括第一防漏电晶体管，在所述像素电路的厚度方向上，所述第一防漏电晶体管的栅极的一部分与所述第一防漏电晶体管的源极、所述第一防漏电晶体管的沟道以及所述第一防漏电晶体管的漏极中至少一个的投影重叠，所述第一防漏电晶体管的栅极的另一部分与所述第一控制布线的凸起部分的投影重叠；且所述第一控制布线的非凸起部分与所述第一防漏电晶体管的源极/漏极中的一个至少部分重叠。
2.根据权利要求1所述的像素电路，其特征在于，所述像素电路还包括：
第一初始化线，与所述防漏电单元的另一传输端电性连接，用于传输第一初始化信号，以在所述防漏电单元导通时调节所述第一晶体管的源极/漏极中的另一个的电位至所述第一初始化信号的电位。
3.根据权利要求1所述的像素电路，其特征在于，所述像素电路还包括：
第二初始化线，与所述防漏电单元的另一传输端电性连接，用于传输第二初始化信号，以在所述防漏电单元导通时调节所述第一晶体管的源极/漏极中的另一个的电位至所述第二初始化信号的电位；
其中，在所述发光阶段中，所述第二初始化信号的电位等于或者接近所述驱动晶体管的栅极电位。
4.根据权利要求2或者3所述的像素电路，其特征在于，所述第一防漏电晶体管的源极/漏极中的一个与所述第一晶体管的源极/漏极中的另一个、所述第二晶体管的源极/漏极中的一个电性连接，所述第一防漏电晶体管的栅极与所述第一控制布线电性连接，所述第一防漏电晶体管的源极/漏极中的另一个与所述第一初始化线或者所述第二初始化线电性连接。
5.根据权利要求4所述的像素电路，其特征在于，所述防漏电单元还包括：
第二防漏电晶体管，所述第二防漏电晶体管的源极/漏极中的一个与所述第一防漏电晶体管的源极/漏极中的另一个电性连接，所述第二防漏电晶体管的栅极与所述第一控制布线电性连接，所述第二防漏电晶体管的源极/漏极中的另一个与所述第一初始化线或者所述第二初始化线电性连接。
6.根据权利要求5所述的像素电路，其特征在于，所述第一控制布线用于传输恒压信号或者脉冲信号；
其中，所述恒压信号用于控制所述第一防漏电晶体管、所述第二防漏电晶体管中的至少一个工作于放大区或者饱和区。
7.根据权利要求1至3任一项所述的像素电路，其特征在于，所述第一晶体管、所述第二晶体管均为P沟道型多晶硅薄膜晶体管；所述防漏电单元用于减小所述第一晶体管的源极/漏极中的另一个的电位。
8.根据权利要求1至3任一项所述的像素电路，其特征在于，所述像素电路还包括：
第二控制布线；和
写入晶体管，所述写入晶体管的栅极与所述第二控制布线、所述第一晶体管的栅极以及所述第二晶体管的栅极电性连接，所述写入晶体管的源极/漏极中的一个与所述驱动晶体管的源极/漏极中的一个或者所述驱动晶体管的源极/漏极中的另一个电性连接，所述写入晶体管的源极/漏极中的另一个用于接入对应的数据信号。
9.一种显示面板，其特征在于，包括如权利要求1至8任一项所述的像素电路。
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