KR20090130938A - 표시 기판 및 이를 포함하는 표시 장치 - Google Patents

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KR20090130938A
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신경주
채종철
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삼성전자주식회사
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Abstract

표시 기판 및 이를 포함하는 표시 장치에서, 표시 기판은 신호 배선들과 연결된 제1 스위칭 소자, 제1 스위칭 소자 상에 형성된 제1 스페이서, 제1 스위칭 소자의 드레인 전극과 콘택하는 제1 화소 전극, 제1 화소 전극과 연결되어 제1 스페이서 상에 형성된 제1 커패시터 전극, 제1 화소 전극과 중첩하는 제1 스토리지 배선 및 제1 화소 전극 및 제1 커패시터 전극 상에 형성된 배향막을 포함한다. 이에 따라, 표시 기판의 스토리지 배선의 폭을 줄여 표시 장치의 개구율을 향상시킴으로써, 표시 품질을 향상시킬 수 있다.
스토리지 배선, 컬럼 스페이서, 배향막, 스토리지 커패시터, 비유기막

Description

표시 기판 및 이를 포함하는 표시 장치{DISPLAY SUBSTRATE AND DISPLAY APPARATUS HAVING THE SAME}
본 발명은 표시 기판 및 이를 포함하는 표시 장치에 관한 것으로, 더욱 상세하게는 액정표시장치용 표시 기판 및 이를 포함하는 표시 장치에 관한 것이다.
일반적으로, 액정표시장치는 각 화소(pixel)를 구동하기 위한 스위칭 소자인 박막 트랜지스터(Thin Film Transistor, TFT)들이 형성된 표시 기판과, 상기 표시 기판과 대향하는 대향 기판과, 상기 어레이 기판 및 상기 대향 기판 사이에 개재되어 형성된 액정층을 포함한다. 상기 액정표시장치는 상기 액정층에 전압을 인가하여 광의 투과율을 제어하는 방식으로 화상을 표시한다.
상기 표시 기판은 상기 박막 트랜지스터, 상기 박막 트랜지스터와 연결된 신호 배선들, 스토리지 배선, 유기 절연막 및 화소 전극을 포함한다. 상기 유기 절연막은 상기 신호 배선들, 상기 박막 트랜지스터 및 상기 스토리지 배선이 형성된 절연 기판 상에 형성되고, 상기 화소 전극은 상기 유기 절연막 상에 형성된다. 각 화소의 스토리지 커패시터(storage capacitor, Cst)는 상기 스토리지 배선, 상기 화소 전극 및 상기 스토리지 배선과 상기 화소 전극 사이에 개재된 상기 유기 절연막 에 의해 정의된다. 상기 스토리지 배선 및 상기 화소 전극이 각각 서로 이격된 전극들로 정의되고, 상기 유기 절연막이 상기 전극들 사이에 개재된 유전체로 정의된다.
상기 스토리지 커패시터의 전기 용량은 상기 스토리지 배선과 상기 화소 전극이 중첩되는 면적(A)에 비례하고, 상기 유기 절연막의 두께(d)에 반비례한다. 따라서, 상기 각 화소의 전기 용량을 증가시키기 위해서는, 상기 면적(A)의 증가 및/또는 상기 두께(d)의 감소가 필요하다. 그러나, 상기 면적(A)을 증가시키기 위해서는 상기 스토리지 배선의 폭의 증가가 수반되어야 하므로 상기 표시 기판의 개구율을 감소시켜 표시 품질을 저하시키는 문제점이 있다.
이에, 본 발명의 기술적 과제는 이러한 점에서 착안된 것으로 본 발명의 목적은 전기 용량 및 개구율이 향상된 표시 기판을 제공하는 것이다.
본 발명의 다른 목적은 상기 표시 기판을 포함하는 표시 장치를 제공하는 것이다.
상기한 본 발명의 목적을 실현하기 위한 실시예들에 따른 표시 기판은 제1 스위칭 소자, 제1 스페이서, 제1 화소 전극, 제1 커패시터 전극 및 배향막을 포함한다.
상기 제1 스위칭 소자는 신호 배선들과 연결되고, 상기 제1 스페이서는 상기 제1 스위칭 소자 상에 형성된다. 상기 제1 화소 전극은 상기 제1 스위칭 소자의 드레인 전극과 콘택하고, 상기 제1 커패시터 전극과 연결되며, 상기 제1 스토리지 배선과 중첩된다. 상기 제1 커패시터 전극은 상기 제1 화소 전극과 연결되어 상기 제1 스페이서 상에 형성된다. 상기 배향막은 상기 제1 화소 전극 및 상기 제1 커패시터 전극 상에 형성된다. 상기 표시 기판은 상기 제1 화소 전극과 중첩하는 제1 스토리지 배선을 더 포함할 수 있다.
상기 표시 기판은 상기 제1 화소 전극이 형성된 베이스 기판의 제1 화소 영역과 인접한 제2 화소 영역에 형성된 제2 화소 전극, 상기 제2 화소 전극과 콘택하는 드레인 전극을 갖는 제2 스위칭 소자 및 상기 제2 스위칭 소자 상에 형성된 제2 스페이서를 더 포함할 수 있다.
상기 제2 스페이서의 높이가 상기 제1 스페이서의 높이와 동일할 수 있다. 이와 달리, 상기 제2 스페이서의 높이는 상기 제1 스페이서의 높이와 다를 수 있다. 상기 제1 스페이서의 높이와 상기 제2 스페이서의 높이의 차(x)는 0<x≤1.0㎛일 수 있다.
또한, 상기 표시 기판은 상기 제2 화소 전극과 중첩하는 제2 스토리지 배선을 더 포함할 수 있다.
상기 제1 화소 전극과 상기 제1 스토리지 배선이 중첩하는 면적은 상기 제2 화소 전극과 상기 제2 스토리지 배선이 중첩하는 면적보다 좁을 수 있다.
이와 달리, 상기 표시 기판은 상기 제2 화소 전극과 연결되어 상기 제2 스페이서 상에 형성된 제2 커패시터 전극을 더 포함할 수 있다. 이때, 상기 제1 화소 전극과 상기 제1 스토리지 배선이 중첩하는 면적은, 상기 제2 화소 전극과 상기 제2 스토리지 배선이 중첩하는 면적과 동일할 수 있다.
상기한 본 발명의 다른 목적을 실현하기 위한 실시예에 따른 표시 장치는 표시 기판 및 상기 표시 기판과 대향하는 대향 기판을 포함한다.
상기 표시 기판은 제1 화소 전극과 전기적으로 연결된 제1 스위칭 소자, 상기 제1 스위칭 소자 의 채널부 상에 형성된 제1 스페이서, 상기 제1 화소 전극과 연결되어 상기 제1 스페이서 상에 형성된 제1 커패시터 전극 및 상기 제1 화소 전극과 상기 제1 커패시터 전극 상에 형성된 제1 배향막을 포함한다. 상기 표시 기판은 상기 제1 화소 전극과 중첩하는 제1 스토리지 배선을 더 포함할 수 있다.
상기 대향 기판은 상기 표시 기판과 결합하여 액정 분자들 및 상기 제1 스페이서를 개재시키고, 상기 제1 화소 전극 및 상기 제1 커패시터 전극과 대향하는 공통 전극 및 상기 공통 전극 상에 형성된 제2 배향막을 포함한다.
상기 제1 커패시터 전극 상에 형성된 상기 제1 배향막은, 상기 제2 배향막과 접할 수 있다. 이때, 상기 표시 기판은 상기 제1 화소 전극이 형성된 제1 화소 영역과 인접한 제2 화소 영역에 형성된 제2 스페이서를 더 포함할 수 있다. 상기 제2 스페이서의 높이는, 상기 제1 스페이서의 높이와 동일하거나, 상기 제1 스페이서의 높이보다 낮을 수 있다.
이와 달리, 상기 제1 커패시터 전극 상에 형성된 상기 제1 배향막은, 상기 제2 배향막과 이격될 수 있다. 이때, 상기 표시 기판은 상기 제1 스페이서의 높이보다 높게 형성된 제3 스페이서를 더 포함할 수 있다.
이와 같은 표시 기판 및 이를 포함하는 표시 장치에 따르면, 제1 박막 트랜지스터 상에 제1 스페이서를 형성하고, 상기 제1 스페이서 상에 제1 커패시터 전극을 형성하며, 상기 제1 커패시터 전극 및 공통 전극이 정의하는 서브 커패시터를 구성한다. 이에 따라, 메인 커패시터의 전기 용량을, 상기 서브 커패시터의 전기 용량만큼 감소시킬 수 있다.
이에 따라, 상기 메인 커패시터를 구성하는 제1 스토리지 배선이 차지하는 면적을 줄여, 표시 장치의 개구율을 향상시킬 수 있다.
또한, 제1 박막 트랜지스터 상에 상기 제1 스페이서를 배치함으로써 상기 제1 커패시터 전극이 상기 제1 박막 트랜지스터 상에 형성되더라도, 상기 제1 스페이서에 의해 상기 제1 박막 트랜지스터와 상기 제1 커패시터 전극이 절연될 수 있다. 이에 따라, 상기 제1 박막 트랜지스터의 오프 전류(Ioff)의 발생을 방지하여, 상기 제1 박막 트랜지스터의 전기적 특성의 저하를 방지할 수 있다.
또한, 복수개의 박막 트랜지스터에 있어서, 각 박막 트랜지스터 상에 형성되는 스페이서들의 높이를 셀갭보다 낮게 형성함으로써 액정 적하 마진을 향상시키는 동시에, 보다 많은 스페이서들을 확보할 수 있어 표시 장치의 셀갭의 변화로 인한 얼룩 발생을 방지할 수 있다.
이하, 첨부된 도면들을 참조하여 본 발명의 실시예들에 따른 표시 기판 및 이를 포함하는 표시 장치에 대해서 상세하게 설명하기로 한다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 실시예들을 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다. 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, 포함하다 또는 이루어진다 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않 는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
첨부된 도면에 있어서, 기판, 층(막) 또는 패턴들 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다. 본 발명에 있어서, 각 층(막), 패턴 또는 구조물들이 기판, 각 층(막) 또는 패턴들의 상에, 상부에 또는 하부에 형성되는 것으로 언급되는 경우에는 각 층(막), 패턴 또는 구조물들이 직접 기판, 각 층(막) 또는 패턴들 위에 형성되거나 아래에 위치하는 것을 의미하거나, 다른 층(막), 다른 패턴 또는 다른 구조물들이 기판 상에 추가적으로 형성될 수 있다.
발명의 상세한 설명에서의 제1~, 제2~, 제3~ 등으로 지칭한 부재들은 편의상 서로 다른 부재들임을 구분하기 위해서 지칭한 것에 불과하므로, 그 명칭에 위치, 기능 등이 한정되는 것은 아니다. 발명의 상세한 설명의 제1~, 제2~, 제3~ 등으로 지칭한 부재들과 특허청구범위에서 제1~, 제2~, 제3~ 등으로 지칭한 부재들은 서로 다른 부재를 지칭할 수 있다.
실시예 1
도 1은 본 발명의 실시예 1에 따른 표시 장치의 평면도이고, 도 2a 및 도 2b는 도 1에 도시된 표시 장치의 단면도들이다.
구체적으로, 도 2a는 표시 장치의 제1 화소 영역의 단면도이고, 도 2b는 표시 장치의 제3 화소 영역의 단면도이다.
도 1, 도 2a 및 도 2b를 참조하면, 본 발명의 실시예 1에 따른 표시 장 치(501)는 제1 표시 기판(101), 대향 기판(200) 및 액정층(300)을 포함한다.
상기 제1 표시 기판(101)은 제1 베이스 기판(110) 상에 형성된 신호 배선들(GL1, GL2, DL1, DL2, DL3, DL4), 스토리지 배선들(121, 123, 125, 127), 스위칭 소자인 박막 트랜지스터들(SW1, SW2, SW3), 상기 스위칭 소자와 연결된 화소 전극들(181, 183, 185), 커패시터 전극들(182, 184, 186), 복수개의 제1 스페이서(171) 및 제1 배향막(190)을 포함한다.
상기 신호 배선들은 복수의 게이트 라인들(GL1, GL2) 및 복수의 데이터 라인들(DL1, DL2, DL3, DL4)을 포함한다. 상기 게이트 라인들(GL1, GL2) 및 상기 데이터 라인들(DL1, DL2, DL3, DL4)은 서로 교차하여, 복수의 화소 영역들(P1, P2, P3)을 구획한다.
구체적으로, 상기 게이트 라인들(GL1, GL2)은 제1 게이트 라인(GL1) 및 제2 게이트 라인(GL2)을 포함한다. 상기 제1 게이트 라인(GL1) 및 상기 제2 게이트 라인(GL2)은 각각 제1 방향(D1)으로 연장되고, 상기 제1 방향(D2)과 다른 제2 방향(D2)으로 병렬로 배치된다. 상기 제2 방향(D2)은 상기 제1 방향(D1)과 수직할 수 있다. 상기 데이터 라인들(DL1, DL2, DL3, DL4)은 상기 제2 방향(D2)으로 연장되고, 상기 제1 방향(D1)으로 병렬로 배치된다. 상기 데이터 라인들(DL1, DL2, DL3, DL4)은 상기 제1 및 제2 게이트 라인(GL1, GL2)과 교차하는 제1 데이터 라인(DL1), 제2 데이터 라인(DL2), 제3 데이터 라인(DL3) 및 제4 데이터 라인(DL4)을 포함한다. 상기 제1 및 제2 게이트 라인(GL1, GL2)과 상기 제1, 제2, 제3 및 제4 데이터 라인(DL1, DL2, D3, DL4)은 상기 제1 표시 기판(101)의 제1 화소 영역(P1), 제2 화 소 영역(P2) 및 제3 화소 영역(P3)을 구획한다.
상기 스토리지 배선들(121, 123, 125, 127)은 상기 제2 방향(D2)으로 연장된 제1 스토리지 배선(121), 제2 스토리지 배선(123) 및 제3 스토리지 배선(125)을 포함한다. 상기 제1 내지 제3 스토리지 배선(121, 123, 125)은 상기 제1 방향(D1)으로 연장된 연결 배선(SL)에 의해 서로 연결된다. 상기 연결 배선(SL)은 상기 제2 게이트 라인(GL2)과 인접하게 배치될 수 있다. 상기 제1 스토리지 배선(121)은 상기 제2 데이터 라인(DL2)과 중첩되고, 상기 제2 스토리지 배선(123)은 상기 제3 데이터 라인(DL3)과 중첩되며, 상기 제3 스토리지 배선(125)은 상기 제4 데이터 라인(DL4)과 중첩된다. 상기 제1 내지 제3 스토리지 배선(121, 123, 125)은 상기 제1 및 제2 게이트 라인(GL1, GL2)을 형성하는 게이트 금속층을 패터닝하여 형성한다. 상기 제1 내지 제3 스토리지 배선(121, 123, 125)은 각각 상기 제1, 제2, 제3 및 제4 데이터 라인(DL1, DL2, DL3, DL4)의 너비보다 넓게 형성될 수 있다.
상기 박막 트랜지스터들(SW1, SW2, SW3)은 상기 제1 게이트 라인(GL1)과 연결된 제1 박막 트랜지스터(SW1), 제2 박막 트랜지스터(SW2) 및 제3 박막 트랜지스터(SW3)를 포함한다.
상기 제1 박막 트랜지스터(SW1)는 제1 게이트 전극(GE1), 제1 소스 전극(SE1), 제1 드레인 전극(DE1) 및 제1 액티브 패턴(140a)을 포함한다. 상기 제1 박막 트랜지스터(SW1)는 상기 제1 게이트 라인(GL1) 및 상기 제2 데이터 라인(DL2)이 교차하는 영역에 형성될 수 있다. 상기 제1 게이트 전극(GE1)은 상기 제1 게이트 라인(GL1)과 연결되고, 상기 제1 소스 전극(SE1)은 상기 제2 데이터 라인(DL2) 과 연결된다. 상기 제1 드레인 전극(DE1)은 상기 제1 소스 전극(SE1)과 이격되어 일단부가 상기 제1 화소 영역(P1)으로 연장된다. 상기 제1 소스 전극(SE1) 및 상기 제1 드레인 전극(DE1)의 이격된 부분이 상기 제1 박막 트랜지스터(SW1)의 채널부로 정의된다. 상기 제1 액티브 패턴(140a)은 상기 제1 소스 전극(SE1) 및 상기 제1 드레인 전극(DE1)의 하부에 형성된다. 상기 제1 액티브 패턴(140a)은 비정질 실리콘으로 형성된 반도체층(142) 및 n형 불순물이 고농도로 도핑된 비정질 실리콘으로 형성된 오믹 콘택층(144)을 포함할 수 있다. 상기 제1 박막 트랜지스터(SW1)의 채널부를 통해 상기 제1 액티브 패턴(140a)의 상기 반도체층(142)이 노출된다.
또한, 상기 제2 박막 트랜지스터(SW2)는 상기 제1 게이트 라인(GL2)과 상기 제3 데이터 라인(DL3)이 교차하는 영역에 형성될 수 있다. 상기 제2 박막 트랜지스터(SW2)는 상기 제1 게이트 라인(GL1)과 연결된 제2 게이트 전극(GE2), 상기 제3 데이터 라인(DL3)과 연결된 제2 소스 전극(SE2), 상기 제2 소스 전극(SE2)과 이격되어 상기 제2 화소 영역(P2)으로 일단부가 연장된 제2 드레인 전극(DE2) 및 상기 제2 소스 전극(SE2)과 상기 제2 드레인 전극(DE2)의 하부에 형성된 제2 액티브 패턴(미도시)을 포함한다. 상기 제2 액티브 패턴은 상기 제2 소스 전극(SE2) 및 상기 제2 드레인 전극(DE2)의 하부에 형성된다.
상기 제3 박막 트랜지스터(SW3)는 상기 제1 게이트 라인(GL1) 및 상기 제4 데이터 라인(DL4)이 교차하는 영역에 형성될 수 있다. 상기 제3 박막 트랜지스터(SW3)는 상기 제1 게이트 라인(GL1)과 연결된 제3 게이트 전극(GE3), 상기 데4 데이터 라인(DL4)과 연결된 제3 소스 전극(SE3), 상기 제3 소스 전극(SE3)과 이격 되어 상기 제3 화소 영역(P3)으로 일단부가 연장된 제3 드레인 전극(DE3) 및 제3 액티브 패턴(140c)을 포함한다.
한편, 상기 제1 표시 기판(101)은 상기 제1 베이스 기판(110) 상에 형성된 게이트 절연층(130) 및 패시베이션층(160)을 더 포함할 수 있다.
상기 게이트 절연층(130)은 상기 제1 및 제2 게이트 라인(GL1, GL2), 상기 제1 내지 제3 게이트 전극(GE1, GE2, GE3)이 형성된 상기 제1 베이스 기판(110) 상에 형성된다. 상기 제1, 제2 및 제3 액티브 패턴(130a, 미도시, 130c)은 상기 게이트 절연층(130)이 형성된 상기 제1 베이스 기판(110) 상에 형성된다.
상기 패시베이션층(160)은 상기 제1 내지 제4 데이터 라인(DL1, DL2, DL3, DL4), 상기 제1 내지 제3 소스 전극(SE1, SE2, SE3) 및 상기 제1 내지 제3 드레인 전극(DE1, DE2, DE3)이 형성된 상기 제1 베이스 기판(110) 상에 형성된다. 상기 패시베이션층(160)은 상기 제1 내지 제3 드레인 전극(DE1, DE2, DE3)을 각각 노출시키는 콘택홀들을 포함한다.
상기 화소 전극들(181, 183, 185)은 상기 패시베이션층(160) 상에, 상기 패시베이션층(160)과 접촉하여 형성된 제1 화소 전극(181), 제2 화소 전극(183) 및 제3 화소 전극(185)을 포함한다.
상기 제1 화소 전극(181)은 상기 제1 화소 영역(P1)에 형성되어 상기 제1 박막 트랜지스터(SW1)와 전기적으로 연결된다. 상기 제1 화소 전극(181)은 상기 제1 드레인 전극(DE1)과 콘택한다. 상기 제1 화소 전극(181)은 상기 제1 스토리지 배선(121) 및 상기 제1 데이터 라인(DL1)의 하부에 형성된 제4 스토리지 배선(127)과 중첩된다.
상기 제1 화소 전극(181)과 각각 중첩된 상기 제1 스토리지 배선(121) 및 상기 제4 스토리지 배선(127) 및 이들 사이에 개재된 상기 게이트 절연층(130)과 상기 패시베이션층(160)이 제1 메인 커패시터(1st main Cst)를 정의한다. 상기 제1 스토리지 배선(121) 및 상기 제4 스토리지 배선(127)이 상기 제1 화소 전극(181)과 각각 중첩되는 너비는 제1 너비(w1)이다. 이하, 상기 제1 스토리지 배선(121)이 상기 제1 화소 전극(181)과 중첩하는 면적(area)을 "제1 넓이"로 정의한다. 이때, 상기 제4 스토리지 배선(121) 및 상기 제1 화소 전극(181)이 중첩하는 면적은 상기 제1 넓이일 수 있다.
상기 제2 화소 전극(183)은 상기 제2 화소 영역(P2)에 형성되어 상기 제2 박막 트랜지스터(SW2)와 전기적으로 연결된다. 상기 제2 화소 전극(183)은 상기 제2 드레인 전극(DE2)과 콘택한다.
상기 제2 화소 전극(183)은 상기 제1 스토리지 배선(121) 및 상기 제2 스토리지 배선(123)과 중첩되어, 제2 메인 커패시터(2nd main Cst)를 정의한다. 상기 제1 스토리지 배선(121) 및 상기 제2 스토리지 배선(123)이 상기 제2 화소 전극(183)과 중첩되는 너비는 상기 제1 너비(w1)이다. 이때, 상기 제1 스토리지 배선(121) 및 상기 제2 화소 전극(183)이 중첩하는 면적은 상기 제1 넓이이고, 상기 제2 스토리지 배선(123)과 상기 제2 화소 전극(183)이 중첩하는 면적은 상기 제1 넓이일 수 있다.
상기 제3 화소 전극(185)은 상기 제3 화소 영역(P3)에 형성되어 상기 제3 박 막 트랜지스터(SW3)와 전기적으로 연결된다. 상기 제3 화소 전극(185)은 상기 제3 드레인 전극(DE3)과 콘택한다.
상기 제3 화소 전극(185)은 상기 제2 스토리지 배선(123) 및 상기 제3 스토리지 배선(125)과 중첩되어, 제3 메인 커패시터(3rd main Cst)를 정의한다. 상기 제2 스토리지 배선(123) 및 상기 제3 스토리지 배선(125)이 상기 제3 화소 전극(185)과 중첩되는 너비는 상기 제1 너비(w1)이다. 이때, 상기 제2 스토리지 배선(123)과 상기 제3 화소 전극(185)이 중첩하는 면적은 상기 제1 넓이이고, 상기 제3 스토리지 배선(125)과 상기 제3 화소 전극(185)이 중첩하는 면적은 상기 제1 넓이일 수 있다.
상기 복수개의 제1 스페이서(171)는 각각 상기 제1 내지 제3 박막 트랜지스터(SW1, SW2, SW3) 상에 형성된다. 구체적으로, 상기 제1 스페이서(171)는 상기 제1 박막 트랜지스터(SW1)의 채널부, 상기 제2 박막 트랜지스터(SW2)의 채널부 및 상기 제3 박막 트랜지스터(SW3)의 채널부 상에 각각 형성될 수 있다.
상기 제1 스페이서(171)는 상기 제1 표시 기판(101)과 상기 대향 기판(200) 사이의 간격인 상기 제1 표시 장치(501)의 셀갭(cell gap)을 일정하게 유지시킬 수 있다. 상기 제1 스페이서(171)는 셀갭 유지 부재인 셀갭 스페이서일 수 있다. 상기 제1 표시 장치(501)의 셀갭은 예를 들어, 약 3.5㎛ 내지 약 4.5㎛일 수 있다.
또한, 상기 복수개의 제1 스페이서(171)는 상기 제1 내지 제3 박막 트랜지스터(SW1, SW2, SW3)와, 상기 제1 내지 제3 박막 트랜지스터(SW1, SW2, SW3) 상에 형성되는 상기 커패시터 전극들(182, 184, 186)을 절연시킬 수 있다. 구체적으로, 상 기 복수개의 제1 스페이서(171)는 상기 커패시터 전극들(182, 184, 186)과 상기 제1, 제2 및 제3 액티브 패턴(140a, 미도시, 140c)의 상기 반도체층(142) 사이를 절연시킬 수 있다. 본 발명의 실시예 1에 따른 제1 표시 장치(501)의 상기 복수개의 제1 스페이서(171)는 서로 동일한 높이로 형성된다.
상기 커패시터 전극들(182, 184, 186)은 상기 제1 내지 제3 박막 트랜지스터(SW1, SW2, SW3) 상에 형성된 상기 제1 스페이서(171)들 상에 형성된다. 상기 커패시터 전극들(182, 184, 186)은 상기 대향 기판(200)의 공통 전극(250)과 함께 서브 커패시터(sub Cst)들을 정의한다. 상기 서브 커패시터(sub Cst)는 상기 제1 내지 제3 메인 커패시터들과 함께 각 화소의 전하들을 충전할 수 있다. 상기 서브 커패시터(sub Cst)에 관해서는 상기 대향 기판(200)에 대해서 설명한 후에 상세하게 설명하기로 한다. 상기 커패시터 전극들(182, 184, 186)은 제1 커패시터 전극(182), 제2 커패시터 전극(184) 및 제3 커패시터 전극(186)을 포함한다.
상기 제1 커패시터 전극(182)은 상기 제1 박막 트랜지스터(SW1) 상의 상기 제1 스페이서(171) 상에 형성된다. 상기 제1 커패시터 전극(182)은 상기 제1 화소 전극(181)과 연결된다. 상기 제1 커패시터 전극(182)과 상기 제1 박막 트랜지스터(SW1) 사이를 상기 제1 스페이서(171)가 절연시킴으로써, 상기 제1 액티브 패턴(140a)에 전류가 흘러 상기 제1 박막 트랜지스터(SW1)에 오프 전류가 발생하는 것을 방지할 수 있다.
또한, 상기 제2 커패시터 전극(184)은 상기 제2 박막 트랜지스터(SW2) 상의 상기 제1 스페이서(171) 상에 형성된다. 상기 제2 커패시터 전극(184)은 상기 제2 화소 전극(183)과 연결된다. 상기 제3 커패시터 전극(186)은 상기 제3 박막 트랜지스터(SW3) 상의 상기 제1 스페이서(171) 상에 형성된다. 상기 제3 커패시터 전극(186)은 상기 제3 화소 전극(185)과 연결된다.
상기 제1 배향막(190)은 상기 제1 내지 제3 화소 전극(181, 183, 185), 상기 제1 내지 제3 커패시터 전극(182, 184, 186) 및 상기 제1 스페이서(171)들이 형성된 상기 제1 베이스 기판(110)의 전면에 형성된다.
상기 대향 기판(200)은 상기 제1 베이스 기판(110)과 대향하는 제2 베이스 기판(210) 상에 형성된 차광 패턴(220), 컬러필터들(232, 234, 236), 상기 공통 전극(240) 및 제2 배향막(250)을 포함한다.
상기 차광 패턴(220)은 상기 제1 베이스 기판(110) 상에 형성된 상기 신호 배선들과 대응하는 상기 제2 베이스 기판(210)에 형성된다. 또한, 상기 차광 패턴(220)은 상기 제1 내지 제3 박막 트랜지스터(SW1, SW2, SW3)와 대응하는 상기 제2 베이스 기판(210) 상에 형성될 수 있다. 상기 제2 베이스 기판(210)은 상기 차광 패턴(220)에 의해 상기 제1 내지 제3 화소 영역(P1, P2, P3)이 구획될 수 있다.
상기 컬러필터들(232, 234, 236)은 상기 차광 패턴(220)이 구획하는 상기 제1 내지 제3 화소 영역(P1, P2, P3)에 각각 형성된 제1 컬러필터(232), 제2 컬러필터(234) 및 제3 컬러필터(236)를 포함한다. 일례로, 상기 제1 컬러필터(232)는 상기 제1 화소 영역(P1)에 형성된 레드 컬러의 컬러필터이고, 상기 제2 컬러필터(234)는 상기 제2 화소 영역(P2)에 형성된 그린 컬러의 컬러필터이며, 상기 제3 컬러필터(236)는 상기 제3 화소 영역(P3)에 형성된 블루 컬러의 컬러필터일 수 있 다.
상기 공통 전극(240)은 상기 차광 패턴(220) 및 상기 제1 내지 제3 컬러필터(232, 234, 236)가 형성된 상기 제2 베이스 기판(210) 상에 형성된다. 상기 공통 전극층(240)은 상기 제2 베이스 기판(210)의 전면에 형성된다.
도면으로 도시하지는 않았으나, 상기 차광 패턴(220) 및 상기 제1 내지 제3 컬러필터(232, 234, 236)와 상기 공통 전극(240) 사이에는 오버 코팅층이 형성될 수 있다.
상기 제2 배향막(250)은 상기 공통 전극(240) 상에 형성된다. 상기 제2 배향막(250)은 상기 제1 표시 기판(101)과 상기 대향 기판(200)의 결합으로, 상기 제1 배향막(190)과 대향한다. 상기 제1 스페이서(171) 상의 상기 제1 배향막(190)은 상기 제2 배향막(250)과 접할 수 있다.
상기 액정층(300)은 상기 제1 표시 기판(101)과 상기 대향 기판(200) 사이에 액정 분자들이 개재된 층이다. 상기 액정 분자들은 상기 제1 표시 기판(101) 및 상기 대향 기판(200) 사이에 개재된다. 구체적으로, 상기 액정 분자들은 상기 제1 배향막(190)과 상기 제2 배향막(250) 사이에 개재된다.
상기 공통 전극(250)과 상기 제1 커패시터 전극(182)이 제1 서브 커패시터(1st sub Cst)를 정의한다. 즉, 서로 마주하는 전극들 및 이들 사이에 배치된 유전체로 이루어진 커패시터(Cst)에 있어서, 상기 제1 커패시터 전극(182) 및 상기 공통 전극(250)이 서로 마주하는 전극들로 정의되고, 상기 제1 커패시터 전극(182) 상에 형성된 상기 제1 배향막(190) 및 상기 제1 배향막과 접하는 상기 제2 배향 막(250)이 유전체로 정의되어 상기 제1 서브 커패시터를 구성한다. 상기 제1 서브 커패시터는 상기 제1 메인 커패시터와 함께 상기 제1 화소 영역(P1)의 커패시터 역할을 한다. 구체적으로, 상기 제1 화소 전극(181)에 인가된 전하들은 상기 제1 커패시터 전극(182) 및 상기 공통 전극(250) 사이의 상기 제1 배향막(190) 및 상기 제2 배향막(250)에 충전된다.
또한, 상기 공통 전극(250)과 상기 제2 커패시터 전극(184)이 제2 서브 커패시터(2nd sub Cst)를 정의한다. 상기 제2 서브 커패시터는 상기 제2 메인 커패시터와 함께 상기 제2 화소 전극(183)에 인가된 전하들을 충전한다. 상기 공통 전극(250)과 상기 제3 커패시터 전극(186)이 제3 서브 커패시터(3rd sub Cst)를 정의한다. 상기 제3 서브 커패시터는 상기 제3 메인 커패시터와 함께 상기 제3 화소 전극(185)에 인가된 전하들을 충전한다. 상기 제2 및 제3 서브 커패시터들은 상기 제1 서브 커패시터와 형성된 위치를 제외하고는 동일하므로, 중복되는 구체적인 설명은 생략하기로 한다.
상기 제1 서브 커패시터에 상기 제1 화소 전극(181)에 인가되는 전하들의 일부가 충전되므로, 상기 제1 서브 커패시터를 형성하지 않았을 경우와 대비하여 상기 제1 메인 커패시터에 충전되는 전하량이 감소하여 상기 제1 메인 커패시터의 전기 용량을 감소시킬 수 있다. 다시 말하면, 상기 제1 서브 커패시터를 형성하지 않았을 경우와 대비하여 상기 제1 메인 커패시터를 정의하는 상기 제1 스토리지 배선(121) 및 상기 제4 스토리지 배선(127)의 너비를 감소시킬 수 있다. 또한, 상기 제2 및 제3 서브 커패시터들에 의해, 상기 제2 및 제3 서브 커패시터들을 형성하지 않았을 경우와 대비하여 상기 제2 스토리지 배선(123) 및 상기 제3 스토리지 배선(125)의 너비를 감소시킬 수 있다. 즉, 상기 제1 내지 제4 스토리지 배선(121, 123, 125, 127)의 너비 감소는 상기 제1 표시 장치(501)의 개구 면적을 증가시킴으로써, 상기 제1 표시 장치(501)의 개구율을 향상시킬 수 있다. 이에 따라, 상기 제1 표시 장치(501)의 휘도 향상으로 표시 품질을 향상시킬 수 있다.
이하, 도 3a, 도 3b, 도 4a, 도 4b, 도 5a, 도 5b, 도 6a 및 도 6b를 참조하여 도 1, 도 2a 및 도 2b에 도시된 표시 장치의 제조 방법에 대해서 구체적으로 설명하기로 한다. 표시 장치의 제조 방법 중에서, 대향 기판을 형성하는 단계에 대해서는 도 2a 및 도 2b를 참조하여 설명하기로 한다.
도 3a, 도 4a, 도 5a 및 도 6a는 도 2a에 도시된 표시 기판의 제조 방법을 설명하기 위한 단면도들이고, 도 3b, 도 4b, 도 5b 및 도 6b는 도 2b에 도시된 표시 기판의 제조 방법을 설명하기 위한 단면도들이다. 도 3a, 도 4a, 도 5a 및 도 6a는 표시 장치의 제1 화소 영역의 단면도들이고, 도 3b, 도 4b, 도 5b 및 도 6b는 표시 장치의 제3 화소 영역의 단면도들이다.
도 3a 및 도 3b는 제1 베이스 기판 상에 신호 배선들과 연결된 박막 트랜지스터를 형성하는 단계를 설명하기 위한 단면도들이다.
도 3a 및 도 3b를 참조하면, 상기 제1 베이스 기판(110) 상에 게이트 금속층(미도시)을 형성하고, 상기 게이트 금속층을 사진 식각 공정을 통해 패터닝하여 상기 제1 및 제2 게이트 배선(GL1, GL2), 상기 제1 내지 제3 게이트 전극(GE1, GE2, GE3)을 형성한다.
상기 게이트 절연층(130)을 상기 제1 및 제2 게이트 배선(GL1, GL2), 상기 제1 내지 제3 게이트 전극(GE1, GE2, GE3)을 포함하는 상기 제1 베이스 기판(110) 상에 형성한다. 상기 게이트 절연층(130)을 형성하는 물질의 예로서는, 산화 실리콘, 질화 실리콘 등을 들 수 있다.
상기 반도체층(142), 상기 오믹 콘택층(144) 및 소스 금속층(미도시)을 상기 게이트 절연층(130)이 형성된 상기 제1 베이스 기판(110) 상에 형성한다. 상기 반도체층(142), 상기 오믹 콘택층(144) 및 상기 소스 금속층을 하나의 마스크를 이용하여 사진 식각 공정을 통해 패터닝함으로써, 상기 제1, 제2 및 제3 액티브 패턴(140a, 미도시, 140c), 상기 제1 내지 제4 데이터 라인(DL1, DL2, DL3, DL4), 상기 제1 내지 제3 소스 전극(SE1, SE2, SE3) 및 상기 제1 내지 제3 드레인 전극(DE1, DE2, DE3)을 형성한다. 이에 따라, 상기 제1 내지 제4 데이터 라인(DL1, DL2, DL3, DL4)의 하부에도 상기 반도체층(142) 및 상기 오믹 콘택층(144)이 잔류한다.
이어서, 상기 패시베이션층(160)을 상기 제1 베이스 기판(110) 상에 형성하고, 상기 패시베이션층(160)을 패터닝하여 상기 제1 내지 제3 드레인 전극(DE1, DE2, DE3)의 일단부를 노출시키는 상기 콘택홀을 형성한다. 상기 패시베이션층(160)을 형성하는 물질의 예로서는, 산화 실리콘, 질화 실리콘 등을 들 수 있다.
이와 달리, 상기 반도체층(142) 및 상기 오믹 콘택층(144)을 하나의 마스크로 패터닝하여 상기 제1, 제2 및 제3 액티브 패턴(140a, 미도시, 140c)을 형성하고, 상기 제1, 제2 및 제3 액티브 패턴(140a, 미도시, 140c)이 형성된 상기 제1 베 이스 기판(110) 상에 상기 소스 금속층을 형성하여 상기 마스크와 다른 마스크를 이용하여 상기 소스 금속층을 사진 식각 공정을 통해 패터닝하여 상기 제1 내지 제4 데이터 라인(DL1, DL2, DL3, DL4), 상기 제1 내지 제3 소스 전극(SE1, SE2, SE3) 및 상기 제1 내지 제3 드레인 전극(DE1, DE2, DE3)을 형성할 수 있다. 이때에는, 상기 제1 내지 제4 데이터 라인(DL1, DL2, DL3, DL4)의 하부에는 상기 반도체층(142) 및 상기 오믹 콘택층(144)이 잔류하지 않는다.
도 4a 및 도 4b는 박막 트랜지스터가 형성된 제1 베이스 기판 상에 제1 스페이서를 형성하는 단계를 설명하기 위한 단면도들이다.
도 4a 및 도 4b를 참조하면, 상기 제1 내지 제3 박막 트랜지스터(SW1, SW2, SW3)가 형성된 상기 제1 베이스 기판(110) 상에 감광성 유기층(170)을 형성한다. 상기 감광성 유기층(170)을 형성하는 물질의 예로서는, 포지티브형 포토레지스트 조성물을 들 수 있다.
상기 감광성 유기층(170)이 형성된 상기 제1 베이스 기판(110)의 상기 감광성 유기층(170) 상에 제1 마스크(10)를 배치한다. 상기 제1 마스크(10)는 상기 제 1 마스크(10)의 상부에서 조사된 광을 차단하는 차광부(12) 및 상기 광을 투과시키는 투광부(14)를 포함한다. 상기 차광부(12)는 상기 제1 내지 제3 박막 트랜지스터(SW1, SW2, SW3) 상에 배치된다. 상기 투광부(14)는 상기 제1 내지 제3 박막 트랜지스터(SW1, SW2, SW3)가 형성된 영역들을 제외한 나머지 모든 영역의 상기 감광성 유기층(170)과 대응하도록 배치된다.
상기 제1 마스크(10)의 상부에서 상기 감광성 유기층(170)을 향해 광을 조사 하고, 현상액을 이용하여 상기 감광성 유기층(170)을 현상한다. 이에 따라, 상기 제1 내지 제3 박막 트랜지스터(SW1, SW2, SW3) 상의 상기 감광성 유기층(170)은 잔류하고, 이외의 영역의 상기 감광성 유기층(170)은 상기 현상액에 의해 제거된다.
이와 달리, 상기 감광성 유기층(170)은 네가티브형 포토레지스트 조성물로 형성될 수 있다. 이때에는, 상기 제1 마스크(10)의 상기 차광부(12) 및 상기 투광부(14)의 영역은 반전된다. 이에 따라, 상기 광이 조사되는 영역의 상기 감광성 유기층(170)은 경화되어 현상 후에 상기 제1 베이스 기판(110) 상에 잔류하고, 상기 광이 차단되는 영역의 상기 감광성 유기층(170)은 현상 후, 제거될 수 있다.
도 5a 및 도 5b는 제1 스페이서가 형성된 제1 베이스 기판 상에 화소 전극 및 커패시터 전극을 형성하는 단계를 설명하기 위한 단면도들이다.
도 5a 및 도 5b를 참조하면, 상기 감광성 유기층(170)을 현상하면, 상기 제1 내지 제3 박막 트랜지스터(SW1, SW2, SW3) 상에 상기 감광성 유기층(170)이 잔류하여 상기 제1 스페이서(171)들이 형성된다. 보다 구체적으로, 상기 제1 스페이서(171)들은 상기 제1 내지 제3 박막 트랜지스터(SW1, SW2, SW3)의 각 채널부 상에 형성된다. 상기 제1 내지 제3 박막 트랜지스터(SW1, SW2, SW3) 상에 형성된 상기 복수개의 제1 스페이서(171)의 높이는 모두 동일하다.
상기 제1 스페이서(171)들이 형성된 상기 제1 베이스 기판(110) 상에 투명 전극층(180)을 형성한다. 상기 투명 전극층(180)을 형성하는 물질의 예로서는, 인듐 틴 옥사이드(Indium Tin Oxide, 이하 ITO로 기재함), 인듐 징크 옥사이드(Indium Zinc Oxide, 이하 IZO로 기재함) 등을 들 수 있다.
이어서, 상기 투명 전극층(180)을 사진 식각 공정을 통해 패터닝하여, 상기 제1 내지 제3 화소 전극(181, 183, 185) 및 상기 제1 내지 제3 커패시터 전극(182, 184, 186)을 형성한다. 상기 제1 화소 전극(181)은 상기 제1 커패시터 전극(182)과 연결되고, 상기 제2 화소 전극(183)은 상기 제2 커패시터 전극(184)과 연결되며, 상기 제3 화소 전극(185)은 상기 제3 커패시터 전극(186)과 연결된다.
도 6a 및 도 6b는 화소 전극 및 커패시터 전극이 형성된 제1 베이스 기판 상에 제1 배향막을 형성하는 단계를 설명하기 위한 단면도들이다.
도 6a 및 도 6b를 참조하면, 상기 제1 내지 제3 화소 전극(181, 183, 185) 및 상기 제1 내지 제3 커패시터 전극(182, 184, 186)이 형성된 상기 제1 베이스 기판(110) 상에 상기 제1 배향막(190)을 형성한다.
상기 제1 배향막(190)은 예를 들어, 폴리이미드(Polyimide)계의 유기 물질을 상기 제1 베이스 기판(110) 상에 도포하여 예비막을 성막시킨 후, 상기 예비막의 표면이 방향성을 갖도록 상기 예비막의 표면을 러빙포를 이용하여 문지름(러빙)으로써 형성할 수 있다. 이와 달리, 상기 유기 물질을 광배향 물질을 이용하여 형성함으로써 상기 유기막의 표면에 광을 조사하여 상기 제1 배향막(190)을 형성할 수 있다.
다시 도 2를 참조하여 대향 기판을 형성하는 단계를 설명하면, 상기 제2 베이스 기판(210) 상에 상기 차광 패턴(220)을 형성한다.
상기 차광 패턴(220)은 상기 제2 베이스 기판(210) 상에 금속막(미도시)을 형성하고, 상기 금속막을 사진 식각 공정을 통해 패터닝하여 형성할 수 있다. 상기 금속막은 크롬(Cr)막이거나, 크롬(Cr)/산화 크롬(CrOx) 이중막일 수 있다. 이와 달리, 상기 차광 패턴(220)은 유기 잉크를 상기 제2 베이스 기판(210) 상에 젯팅하여 형성할 수 있다.
상기 차광 패턴(220)이 형성된 상기 제2 베이스 기판(210) 상에 상기 컬러필터들(232, 234, 236)을 형성한다. 상기 컬러필터들(232, 234, 236)은 상기 제2 베이스 기판(210) 상에 컬러 포토레지스트층(미도시)을 형성하고, 상기 컬러 포토레지스트층을 사진 식각 공정을 통해 패터닝하여 형성할 수 있다. 이와 달리, 상기 컬러필터들(232, 234, 236)은 상기 제2 베이스 기판(210) 상에 컬러 잉크를 젯팅하여 형성할 수 있다.
상기 차광 패턴(220) 및 상기 컬러필터들(232, 234, 236)이 형성된 제2 베이스 기판(210) 상에 상기 공통 전극(240)을 형성한다. 상기 공통 전극(240)을 형성하는 물질의 예로서는, ITO, IZO 등을 들 수 있다. 상기 공통 전극(240)이 형성된 상기 제2 베이스 기판(210) 상에 상기 제2 배향막(250)을 형성한다. 상기 제2 배향막(250)을 형성하는 단계는 상기 제1 배향막(190)을 형성하는 단계와 동일하므로 중복되는 상세한 설명은 생략하기로 한다.
이어서, 상기 제1 표시 기판(101) 및 상기 대향 기판(200)을 결합시킨다. 상기 제1 스페이서(171)는 상기 제1 표시 기판(101) 및 상기 대향 기판(200) 사이에 개재된다. 상기 제1 스페이서(171) 상의 상기 제1 배향막(190)은 상기 대향 기판(200)의 상기 제2 배향막(250)과 접한다. 상기 제1 스페이서(171)는 상기 제1 표시 기판(101) 및 상기 대향 기판(200) 사이의 거리인 셀갭을 일정하게 유지시키는 셀갭 스페이서일 수 있다.
상기 액정층(300)에 상기 액정 분자들을 주입하고, 상기 제1 표시 기판(101)에 상기 제1 표시 기판(101) 및 상기 대향 기판(200)을 구동하기 위한 구동부(미도시)를 결합시킴으로써 상기 제1 표시 장치(501)를 제조할 수 있다.
본 발명의 실시예 1의 제조 방법에 따르면, 상기 패시베이션층(160) 상에 형성되어 상기 제1 표시 기판(101)을 평탄화시키는 유기 절연막의 형성을 생략하면서도 상기 제1 스페이서(171), 상기 제1 내지 제3 커패시터 전극(182, 184, 186)을 이용하여 상기 제1 내지 제3 서브 커패시터를 형성할 수 있다. 이에 따라, 공정을 단순화시켜 생산성을 향상시킬 수 있고, 상기 제1 내지 제3 서브 커패시터를 이용함으로써 개구율의 향상을 통한 표시 품질을 향상시킬 수 있다.
실시예 2
도 7은 본 발명의 실시예 2에 따른 표시 장치의 평면도이고, 도 8a 및 도 8b는 도 7에 도시된 표시 장치의 단면도들이다.
도 7, 도 8a 및 도 8b에서, 제2 스페이서들 및 제3 스페이서를 포함하는 제2 표시 기판을 제외하고는 도 1, 도 2a 및 도 2b에 도시된 본 발명의 실시예 1에 따른 표시 장치와 동일하므로 동일한 부재는 동일한 참조 부호로 도시하고 동일한 명칭으로 지칭하여 설명하기로 한다. 도 7, 도 8a 및 도 8b에 도시된 제2 표시 기판 중에서도, 제2 및 제3 스페이서를 제외한 구조는 실시예 1에 따른 제1 표시 기판의 제1 스페이서를 제외한 구조와 동일하므로 동일한 부재는 동일한 참조 부호로 도시 하고 동일한 명칭으로 지칭하여 설명하고, 중복되는 상세한 설명들은 생략하기로 한다.
도 7, 도 8a 및 도 8b를 참조하면, 본 발명의 실시예 2에 따른 제2 표시 장치(503)는 제2 표시 기판(103), 대향 기판(200) 및 액정층(300)을 포함한다.
상기 제2 표시 기판(103)은 제1 박막 트랜지스터(SW1), 제2 박막 트랜지스터(SW2) 및 제3 박막 트랜지스터(SW3) 상에 각각 형성된 제2 스페이서(172)들 및 제3 화소 영역(P3)을 구획하는 제1 게이트 라인(GL1) 및 상기 제1 게이트 라인(GL1)과 인접한 영역 상에 형성된 제3 스페이서(173)를 포함한다.
상기 제1 박막 트랜지스터(SW1) 상의 상기 제2 스페이서(172) 상에는 제1 화소 전극(181)과 연결된 제1 커패시터 전극(182) 및 제1 배향막(190)이 형성된다. 상기 제2 박막 트랜지스터(SW2) 및 상기 제3 박막 트랜지스터(SW3) 상의 상기 제2 스페이서(182)들 상에는 각각 제2 커패시터 전극(184) 및 제3 커패시터 전극(186)이 형성되고, 상기 제2 커패시터 전극(184) 및 상기 제3 커패시터 전극(186) 상에 상기 제1 배향막(190)이 형성된다. 상기 제2 스페이서(172) 상의 상기 제1 배향막(190)은 상기 대향 기판(200)의 제2 배향막(250)과 제1 거리(x)로 이격된다.
상기 제1 커패시터 전극(182), 상기 대향 기판(200)의 공통 전극(240) 및 이들 사이에 개재된 상기 제1 배향막(190), 상기 제2 배향막(250) 및 액정 분자들에 의해, 제1 서브 커패시터(1st sub Cst)가 정의된다. 또한, 상기 제2 커패시터 전극(184), 상기 공통 전극(240) 및 이들 사이에 개재된 상기 제1 배향막(190), 상기 제2 배향막(250) 및 액정 분자들에 의해 제2 서브 커패시터(2nd sub Cst)가 정의되 며, 상기 제3 커패시터 전극(186), 상기 공통 전극(240) 및 이들 사이에 개재된 상기 제1 배향막(190), 상기 제2 배향막(250) 및 액정 분자들에 의해 제3 서브 커패시터(3rd sub Cst)가 정의된다.
상기 제2 표시 장치(503)의 외부에서 압력이 가해지고 상기 압력에 의해 상기 대향 기판(200)과 상기 제2 표시 기판(103) 사이의 거리가 일시적으로 가까워지는 경우에, 상기 제2 스페이서(172)들은 상기 제2 표시 기판(103)과 상기 대향 기판(200)의 간격을 유지시킬 수 있다.
상기 제1 내지 제3 서브 커패시터의 전기 용량을 결정하는데 있어, 상기 제1 내지 제3 커패시터 전극(182, 184, 186)의 면적이 일정할 때에 상기 제1 거리(x)가 클수록 전기 용량이 작아지고, 상기 제1 거리(x)가 작을수록 전기 용량이 커진다. 즉, 상기 제1 거리(x)는 커패시터(Cst)를 정의하는 서로 마주하는 전극들 사이의 간격이 되고, 상기 간격은 상기 커패시터의 전기 용량에 반비례한다.
상기 제1 거리(x)는 상기 제1 거리(x)는 0<x≤1㎛인 것이 바람직하다. 더욱 바람직하게는, 상기 제2 표시 기판(103) 및 상기 대향 기판(200)의 결합 공정 및/또는 상기 제2 스페이서(172)들의 제조 공정 마진을 고려하여 상기 제1 거리(x)는 약 0.3㎛일 수 있다.
상기 제3 스페이서(173) 상에는, 상기 제3 스페이서(173)와 접촉하여 상기 제1 배향막(190)이 형성된다. 상기 제3 스페이서(173) 상의 상기 제1 배향막(190)은 상기 제2 배향막(250)과 접한다. 상기 제3 스페이서(173)는 상기 제2 표시 기판(103) 및 상기 대향 기판(200)의 간격을 유지시키는 셀갭 스페이서일 수 있다. 상기 제3 스페이서(173)의 형성에 의해 광투과 영역이 감소되므로, 상기 제3 스페이서(173)는 상기 제2 표시 기판(103) 중에서 휘도 변화에 가장 둔한 영역에 형성되는 것이 바람직하다. 예를 들어, 상기 제3 스페이서(173)는 상기 제1 내지 제3 화소 영역(P1, P2, P3) 중에서, 블루 컬러의 컬러필터(236)가 형성된 상기 제3 화소 영역(P3)과 인접하게 형성된다. 상기 제3 스페이서(173)의 높이는 상기 제2 스페이서(172)의 높이보다 높게 형성된다. 상기 제3 스페이서(173)와 상기 제2 스페이서(172)의 높이의 차이는 상기 제1 거리(x)와 동일한 값일 수 있다. 즉, 상기 제3 스페이서(173)는 상기 제2 스페이서(172)보다 상기 제1 거리(x)만큼 더 높이 형성될 수 있다.
본 발명의 실시예 2에 따르면, 상기 제2 스페이서(172)들을 이용한 상기 제1 내지 제3 서브 커패시터를 형성함으로써 상기 제1 내지 제3 서브 커패시터에 충전되는 전하량만큼 제1 내지 제3 메인 커패시터의 전기 용량을 감소시킬 수 있다. 이에 따라, 제1 스토리지 배선(121), 제2 스토리지 배선(123) 및 제3 스토리지 배선(125)의 너비를 기존에 비해 상대적으로 줄일 수 있다. 이에 따라, 상기 제2 표시 장치(503)의 개구율 및 표시 품질을 향상시킬 수 있다.
또한, 상기 제2 스페이서(172) 상의 상기 제1 배향막(190)이 상기 제2 배향막(250)과 접하지 않도록 하고, 상기 제3 스페이서(173)가 셀갭을 일정하게 유지 하도록 설계함으로써, 상기 제2 스페이서(172)들의 상기 대향 기판(200)에의 접촉 면적을 감소시킬 수 있다. 이에 따라, 상기 제2 표시 기판(103)과 상기 대향 기판(200) 사이에 상기 액정 분자들을 주입하는 공정의 마진을 향상시킬 수 있다.
이하, 본 발명의 실시예 2에 따른 제2 표시 기판의 제조 방법에 대해서 설명하기로 한다. 본 발명의 실시예 2에 따른 제2 표시 기판의 제조 방법에서, 박막 트랜지스터를 형성하는 단계는 도 3a 및 도 3b에 도시된 본 발명의 실시에 1에 따른 제1 표시 기판의 제조 방법에서의 박막 트랜지스터를 형성하는 단계와 동일하므로, 중복되는 상세한 설명은 생략하기로 한다.
도 9a 및 도 10a는 도 8a에 도시된 표시 기판의 제조 방법을 설명하기 위한 단면도들이고, 도 9b 및 도 10b는 도 8b에 도시된 표시 기판의 제조 방법을 설명하기 위한 단면도들이다.
도 9a 및 도 9b를 참조하면, 상기 제1 내지 제3 박막 트랜지스터(SW1, SW2, SW3)가 형성된 제1 베이스 기판(110) 상에 패시베이션층(160)을 형성하고, 상기 패시베이션층(160)이 형성된 상기 제1 베이스 기판(110) 상에 감광성 유기층(미도시)을 형성한다. 상기 감광성 유기층을 형성하는 물질의 예로서는, 포지티브형 포토레지스트 조성물을 들 수 있다.
상기 감광성 유기층이 형성된 상기 제1 베이스 기판(110)의 상부에 제2 마스크(20)를 배치시킨다. 상기 제2 마스크(20)는 광을 부분적으로 투과시키는 제1 영역(22), 광을 차단하는 제2 영역(24) 및 광을 완전히 투과시키는 제3 영역(26)을 포함한다. 상기 제2 마스크(20)는 상기 제1 영역(22)이 복수개의 슬릿(미도시)으로 이루어진 슬릿 마스크일 수 있다. 이와 달리, 상기 제2 마스크(20)는 상기 제1 영역(22)이 반투광층을 포함하는 하프톤(half tone) 마스크일 수 있다.
상기 제1 영역(22)을 통과하는 광량(y)은, 상기 제3 영역(26)을 통과하는 광 량을 100이라고 정의할 때에 0<y<100이다. 상기 제2 스페이서(172)와 상기 제3 스페이서(173)의 높이 차인 상기 제1 거리(x)를 고려할 때, 상기 제1 영역(22)을 통과하는 광량(y)은 50<y<100인 것이 바람직하다. 더욱 바람직하게는, 상기 제1 영역(22)을 통과하는 광량(y)은 80<y<100일 수 있다.
상기 제2 마스크(20)의 상부에서 상기 감광성 유기층을 향해 광을 조사하고, 현상한다. 이에 따라, 상기 제1 영역(22)과 대응하는 영역의 상기 감광성 유기층은 잔류하여 상기 제1 내지 제3 박막 트랜지스터(SW1, SW2, SW3) 상의 상기 제2 스페이서(172)들을 형성하고, 상기 제2 영역(24)과 대응하는 영역의 상기 감광성 유기층은 잔류하여 상기 제2 스페이서(172)들의 높이보다 높게 형성된 상기 제3 스페이서(173)를 형성한다.
도 10a 및 도 10b를 참조하면, 상기 제2 스페이서(172)들 및 상기 제3 스페이서(173)가 형성된 상기 제1 베이스 기판(110) 상에 투명 전극층(미도시)을 형성한다. 상기 투명 전극층을 사진 식각 공정을 통해 패터닝하여, 제1 내지 제3 화소 전극(181, 183, 185) 및 상기 제1 내지 제3 커패시터 전극(182, 184, 186)을 형성한다. 상기 제1 내지 제3 화소 전극(181, 183, 185)은 상기 제1 내지 제3 화소 영역(P1, P2, P3)의 상기 패시베이션층(160) 상에 형성된다. 상기 제1 내지 제3 커패시터 전극(182, 184, 186)은 상기 제2 스페이서(172)들 상에 각각 형성되고, 상기 제3 스페이서(173) 상의 상기 투명 전극층은 제거된다.
이어서, 상기 제1 내지 제3 화소 전극(181, 183, 185) 및 상기 제1 내지 제3 커패시터 전극(182, 184, 186)이 형성된 상기 제1 베이스 기판(110) 상에 상기 제1 배향막(190)을 형성한다. 차광 패턴(220) 및 컬러필터들(232, 234, 236)이 형성된 제2 베이스 기판(210) 상에 순차적으로 형성된 상기 공통 전극(240) 및 상기 제2 배향막(250)을 포함하는 상기 대향 기판(200)을 상기 제1 배향막(190)이 형성된 상기 제2 표시 기판(103)과 결합시킨다.
실시예 3
도 11은 본 발명의 실시예 3에 따른 표시 장치의 평면도이다.
도 12a, 도 12b 및 도 12c는 도 11에 도시된 표시 장치의 단면도들이다.
도 11, 도 12a, 도 12b 및 도 12c에서, 제3 표시 기판을 제외하고는 도 1, 도 2a 및 도 2b에 도시된 본 발명의 실시예 1에 따른 표시 장치와 동일하므로 동일한 부재는 동일한 참조 부호로 도시하고 동일한 명칭으로 지칭하여 설명하기로 한다. 도 11, 도 12a, 도 12b 및 도 12c에 도시된 제3 표시 기판 중에서도, 제2 스페이서들을 제외한 구조는 실시예 1에 따른 제1 표시 기판의 제1 스페이서 및 제3 커패시터 전극을 제외한 구조와 동일하므로 동일한 부재는 동일한 참조 부호로 도시하고 동일한 명칭으로 지칭하여 설명하고, 중복되는 상세한 설명들은 생략하기로 한다.
도 11, 도 12a, 도 12b 및 도 12c를 참조하면, 본 발명의 실시예 3에 따른 표시 장치(505)는 제3 표시 기판(105), 대향 기판(200) 및 액정층(300)을 포함한다.
상기 제3 표시 기판(105)은 제1 박막 트랜지스터(SW1) 및 제2 박막 트랜지스 터(SW2) 상에 각각 형성된 복수개의 제2 스페이서(172) 및 제3 박막 트랜지스터(SW3) 상에 형성된 제4 스페이서(174)를 포함한다.
상기 제1 박막 트랜지스터(SW1) 상에는, 제1 화소 전극(181)과 연결된 제1 커패시터 전극(182), 상기 제2 스페이서(172) 및 제1 배향막(190)이 순차적으로 형성된다. 상기 제2 박막 트랜지스터(SW2) 상에는, 제2 화소 전극(183)과 연결된 제2 커패시터 전극(184), 상기 제2 스페이서(172) 및 상기 제1 배향막(190)이 순차적으로 형성된다. 상기 제2 스페이서(172) 상의 상기 제1 배향막(190)과 상기 제2 배향막(250)은 제1 거리(x)로 이격된다. 상기 제1 거리(x)는 예를 들어, 0<x≤1.0㎛일 수 있다.
상기 제1 커패시터 전극(182)과 상기 공통 전극(250)을 포함하는 제1 서브 커패시터와, 상기 제2 커패시터 전극(184)과 상기 공통 전극(250)을 포함하는 제2 서브 커패시터에 의해, 제1 스토리지 배선(121) 및 제4 스토리지 배선(127)이 각각 상기 제1 화소 전극(181)과 중첩되는 제1 너비(w1)는 기존에 비해 상대적으로 감소될 수 있다. 또한, 제3 데이터 라인(DL3) 하부에 형성된 제5 스토리지 배선(124) 및 제4 데이터 라인(DL4) 하부에 형성된 제6 스토리지 배선(126)이 각각 상기 제2 화소 전극(183)과 중첩되는 제1 너비(w1)는 기존에 비해 상대적으로 감소될 수 있다.
상기 제3 박막 트랜지스터(SW3) 상에는, 상기 제4 스페이서(174)가 패시베이션층(160) 상에 상기 패시베이션층(160)과 접촉하여 형성되고, 상기 제4 스페이서(174) 상에 상기 제1 배향막(190)이 형성된다. 상기 제4 스페이서(174) 상의 상 기 제1 배향막(190)은 상기 제2 배향막(250)과 접한다. 상기 제4 스페이서(174)는 상기 제3 표시 기판(105)과 상기 대향 기판(200) 사이의 간격을 유지시키는 셀갭 스페이서일 수 있다. 제1 스토리지 배선(121) 및 상기 제1 화소 전극(181)이 중첩하는 면적을 제1 넓이로 정의할 때, 상기 제1 스토리지 배선(121) 및 상기 제2 화소 전극(183)이 중첩하는 면적과, 상기 제5 스토리지 배선(124) 및 상기 제2 화소 전극(183)이 중첩하는 면적은 각각 상기 제1 넓이를 갖는다.
상기 제5 스토리지 배선(124)이 상기 제3 화소 전극(185)과 중첩하는 면적은 상기 제1 넓이보다 넓은 "제2 넓이"를 갖는다. 상기 제6 스토리지 배선(126)이 상기 제3 화소 전극(185)과 중첩하는 면적은 상기 제2 넓이를 갖는다. 또한, 상기 제5 스토리지 배선(124) 및 상기 제6 스토리지 배선(126)과 상기 제3 화소 전극(185)이 중첩되는 제2 너비(w2)는, 상기 제1 스토리지 배선(121)이 상기 제1 화소 전극(181)과 중첩되는 제1 너비(w1)보다 넓다. 상기 제1 스토리지 배선(121)의 전체 폭은 상기 제5 스토리지 배선(124) 및 상기 제6 스토리지 배선(126) 각각의 폭보다 좁게 형성될 수 있다. 상기 제3 화소 영역(P3)의 개구율은 변경되지 않으나, 상기 제3 화소 영역(P3)은 블루 컬러의 제3 컬러필터(236)가 형성되는 영역으로서 휘도의 증가 및/또는 감소에 적은 영향을 준다. 이에 따라, 상기 제1 화소 영역(P1) 및 상기 제2 화소 영역(P2)의 개구율을 증가시키고, 휘도를 향상시킴으로써 표시 품질을 향상시킬 수 있다.
본 발명의 실시예 3에 따른 제3 표시 기판의 제조 방법은, 제1 내지 제3 화소 전극, 제1 및 제2 커패시터 전극들을 형성하는 단계와, 제2 및 제4 스페이서를 형성하는 단계를 제외하고는 도 2a, 도 2b, 도 3a, 도 3b, 도 4a, 도 4b, 도 5a, 도 5b, 도 6a 및 도 6b에 도시된 실시예 1에 따른 제1 표시 기판의 제조 방법과 동일하므로 중복되는 구체적인 설명은 생략하기로 한다.
본 발명의 실시예 3에 따른 제3 표시 기판의 제조 방법에서, 제1 내지 제3 박막 트랜지스터(SW1, SW2, SW3)가 형성된 상기 제1 베이스 기판(110) 상에 패시베이션층(160)을 형성하고, 상기 패시베이션층(160) 상에 감광성 유기막(미도시)을 형성하고 이를 패터닝하여 상기 제2 및 제4 스페이서(172, 174)를 형성한다.
상기 제2 및 제4 스페이서(172, 174)를 형성하는 제3 마스크(미도시)는 상기 제1 및 제2 박막 트랜지스터(SW1, SW2)와 대응하는 제4 영역 및 상기 제3 박막 트랜지스터(SW3)와 대응하는 제5 영역을 포함한다. 상기 감광성 유기막을 포지티브형 포토레지스트 조성물로 형성하는 경우, 상기 제4 영역은 반투광부이고, 상기 제5 영역은 차광부일 수 있다. 상기 제2 및 제4 스페이서(172, 174)가 형성된 상기 제1 베이스 기판(110) 상에 형성된 투명 전극층을 패터닝하여 상기 제1 내지 제3 화소 전극(181, 183, 185), 상기 제1 및 제2 커패시터 전극(182, 184)을 형성한다.
실시예 4
도 13은 본 발명의 실시예 4에 따른 표시 장치의 평면도이고, 도 14a 및 도 14b는 도 13에 도시된 표시 장치의 단면도들이다.
도 13, 도 14a 및 도 14b에서, 제3 박막 트랜지스터 상에 형성된 제1 스페이서 및 제1 커패시터 전극을 제외하고는 도 8에 도시된 본 발명의 실시예 2에 따른 제2 표시 장치와 동일하므로, 동일한 부재는 동일한 참조 부호로 도시하고 동일한 명칭으로 지칭하며 중복되는 상세한 설명들은 생략하기로 한다.
도 13, 도 14a 및 도 14b를 참조하면, 본 발명의 제4 실시예에 따른 제4 표시 장치(507)는 제4 표시 기판(107), 대향 기판(200) 및 액정층(300)을 포함한다.
상기 제4 표시 기판(107)은 제1 박막 트랜지스터(SW1) 및 제2 박막 트랜지스터(SW) 상에 각각 형성된 제2 스페이서(172)들 및 제3 박막 트랜지스터(SW3) 상에 형성된 제1 스페이서(171)를 포함한다. 상기 제1 스페이서(171)는 셀갭 스페이서일 수 있다. 또한, 상기 제4 표시 기판(107)은 상기 제1 박막 트랜지스터(SW1) 상의 상기 제2 스페이서(172) 상에 형성된 제1 커패시터 전극(182), 상기 제2 박막 트랜지스터(SW2) 상의 상기 제2 스페이서(172) 상에 형성된 제2 커패시터 전극(184) 및 상기 제3 박막 트랜지스터(SW3) 상의 상기 제1 스페이서(171) 상에 형성된 제3 커패시터 전극(186)을 포함한다. 상기 제1 커패시터 전극(182)은 제1 화소 전극(181)과 연결되고, 상기 제2 커패시터 전극(184)은 제2 화소 전극(183)과 연결되며, 상기 제3 커패시터 전극(186)은 제3 화소 전극(185)과 연결된다. 상기 제2 스페이서(172)의 높이는 상기 제1 스페이서(171)의 높이보다 낮게 형성될 수 있다. 이에 따라, 상기 제1 커패시터 전극(182) 및 상기 제2 커패시터 전극(184) 상의 상기 제1 배향막(190)은 상기 제2 배향막(250)과 제1 거리(x)로 이격되고, 상기 제3 커패시터 전극(186) 상의 상기 제1 배향막(190)은 상기 제2 배향막(250)과 접한다.
상기 제1 커패시터 전극(182), 상기 대향 기판(200)의 공통 전극(250), 이들 사이에 개재된 제1 배향막(190), 제2 배향막(250) 및 액정 분자들에 의해 제1 서브 커패시터가 정의된다. 상기 제1 서브 커패시터에 의해, 제1 스토리지 배선(121) 및 제4 스토리지 배선(127)과 상기 제1 화소 전극(181)이 중첩되는 제1 너비(w1)를 감소시킬 수 있어 상기 제1 화소 영역(P1)의 개구율을 향상시킬 수 있다.
또한, 제2 커패시터 전극(184) 및 상기 공통 전극(250)을 포함하는 제2 서브 커패시터에 의해, 제2 화소 영역(P2)의 개구율을 향상시킬 수 있고, 제3 커패시터 전극(186) 및 상기 공통 전극(250)을 포함하는 제3 커패시터에 의해, 제3 화소 영역(P3)의 개구율을 향상시킬 수 있다. 상기 제1 스페이서(171)는 상기 제3 서브 커패시터를 구성하는 동시에, 상기 제3 표시 기판(107) 및 상기 대향 기판(200) 사이의 간격을 유지시킬 수 있다.
본 발명의 실시예 4에 따른 제4 표시 기판의 제조 방법은, 제1 및 제2 스페이서를 형성하는 단계를 제외하고는 도 2a, 도 2b, 도 3a, 도 3b, 도 4a, 도 4b, 도 5a, 도 5b, 도 6a 및 도 6b에 도시된 실시예 1에 따른 제1 표시 기판의 제조 방법과 동일하므로 중복되는 구체적인 설명은 생략하기로 한다.
본 발명의 실시예 4에 따른 제4 표시 기판의 제조 방법에서, 제1 내지 제3 박막 트랜지스터(SW1, SW2, SW3)가 형성된 상기 제1 베이스 기판(110) 상에 패시베이션층(160)을 형성하고, 상기 패시베이션층(160) 상에 감광성 유기막(미도시)을 형성하고, 이를 패터닝하여 상기 제1 및 제2 스페이서(171, 172)를 형성한다.
상기 감광성 유기막을 패터닝 하는 제4 마스크(미도시)는 상기 제1 및 제2 박막 트랜지스터(SW1, SW2)와 대응하는 제6 영역과, 상기 제3 박막 트랜지스터(SW3)와 대응하는 제7 영역을 포함할 수 있다. 상기 감광성 유기막을 포지티브형 포토레지스트 조성물로 형성하는 경우, 상기 제6 영역은 반투광부이고, 상기 제7 영역은 차광부일 수 있다. 상기 제1 및 제2 스페이서(171, 172)가 형성된 상기 제1 베이스 기판(110) 상에 형성된 투명 전극층을 패터닝하여 상기 제1 내지 제3 화소 전극(181, 183, 185), 상기 제1 내지 제3 커패시터 전극(182, 184, 186)을 형성한다.
이상에서 상세하게 설명한 바에 따르면, 박막 트랜지스터 상에 스페이서를 형성하고, 상기 스페이서 상에 커패시터 전극을 형성하며, 상기 커패시터 전극 및 공통 전극이 서브 커패시터를 구성함으로써, 메인 커패시터의 전기 용량을 상기 서브 커패시터의 전기 용량만큼 감소시킬 수 있다. 이에 따라, 상기 메인 커패시터를 구성하는 스토리지 배선이 차지하는 면적을 줄여, 표시 장치의 개구율을 향상시킬 수 있다.
또한, 박막 트랜지스터 상에 상기 스페이서를 배치함으로써 상기 커패시터 전극이 상기 박막 트랜지스터 상에 형성되더라도, 상기 스페이서에 의해 상기 박막 트랜지스터와 상기 커패시터 전극이 절연될 수 있다. 이에 따라, 상기 박막 트랜지스터의 오프 전류(Ioff)의 발생을 방지하여, 상기 박막 트랜지스터의 전기적 특성의 저하를 방지할 수 있다.
또한, 각 박막 트랜지스터 상에 형성되는 스페이서들의 높이를 셀갭보다 낮게 형성함으로써 액정 적하 마진을 향상시키는 동시에, 보다 많은 스페이서들을 확보할 수 있어 셀갭의 변화로 인한 얼룩 발생을 방지할 수 있다.
이상 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1은 본 발명의 실시예 1에 따른 표시 장치의 평면도이다.
도 2a 및 도 2b는 도 1에 도시된 표시 장치의 단면도들이다.
도 3a, 도 4a, 도 5a 및 도 6a는 도 2a에 도시된 표시 기판의 제조 방법을 설명하기 위한 단면도들이고, 도 3b, 도 4b, 도 5b 및 도 6b는 도 2b에 도시된 표시 기판의 제조 방법을 설명하기 위한 단면도들이다.
도 7은 본 발명의 실시예 2에 따른 표시 장치의 평면도이다.
도 8a 및 도 8b는 도 7에 도시된 표시 장치의 단면도들이다.
도 9a 및 도 10a는 도 8a에 도시된 표시 기판의 제조 방법을 설명하기 위한 단면도들이고, 도 9b 및 도 10b는 도 8b에 도시된 표시 기판의 제조 방법을 설명하기 위한 단면도들이다.
도 11은 본 발명의 실시예 3에 따른 표시 장치의 평면도이다.
도 12a, 도 12b 및 도 12c는 도 11에 도시된 표시 장치의 단면도들이다.
도 13은 본 발명의 실시예 4에 따른 표시 장치의 평면도이다.
도 14a 및 도 14b는 도 13에 도시된 표시 장치의 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
501, 503, 505, 507: 제1, 제2, 제3, 제4 표시 장치
101, 103, 105, 107: 제1, 제2, 제3, 제4 표시 기판
200 : 대향 기판 300 : 액정층
P1, P2, P3: 제1, 제2, 제3 화소 영역
GL1, GL2: 제1, 제2 게이트 라인
DL1, DL2, DL3, DL4: 제1, 제2, 제3, 제4 데이터 라인
SW1, SW2, SW3: 제1, 제2, 제3 박막 트랜지스터
121, 123, 125, 127: 제1, 제2, 제3, 제4 스토리지 배선
124, 126: 제5, 제6 스토리지 배선
171, 172, 173, 174: 제1, 제2, 제3, 제4 스페이서
181, 183, 185: 제1, 제2, 제3 화소 전극
182, 184, 186: 제1, 제2, 제3 커패시터 전극
190: 제1 배향막 240: 공통 전극
250: 제2 배향막

Claims (35)

  1. 신호 배선들과 연결된 제1 스위칭 소자;
    상기 제1 스위칭 소자 상에 형성된 제1 스페이서;
    상기 제1 스위칭 소자의 드레인 전극과 콘택하는 제1 화소 전극;
    상기 제1 화소 전극과 연결되어 상기 제1 스페이서 상에 형성된 제1 커패시터 전극;
    상기 제1 화소 전극과 중첩하는 제1 스토리지 배선; 및
    상기 제1 화소 전극 및 상기 제1 커패시터 전극 상에 형성된 배향막을 포함하는 표시 기판.
  2. 제1항에 있어서, 상기 제1 화소 전극이 형성된 베이스 기판의 제1 화소 영역과 인접한 제2 화소 영역에 형성된 제2 화소 전극;
    상기 제2 화소 전극과 콘택하는 드레인 전극을 갖는 제2 스위칭 소자;
    상기 제2 스위칭 소자 상에 형성되고 상기 제1 스페이서와 동일한 높이로 형성된 제2 스페이서; 및
    상기 제2 화소 전극과 연결되어 상기 제2 스페이서 상에 형성된 제2 커패시터 전극을 더 포함하는 것을 특징으로 하는 표시 기판.
  3. 제2항에 있어서, 상기 제1 화소 전극과 제1 스토리지 배선이 중첩하는 면적 과 동일한 면적으로, 상기 제2 화소 전극과 중첩하는 제2 스토리지 배선을 더 포함하는 표시 기판.
  4. 제3항에 있어서, 상기 제1 스페이서 및 상기 제2 스페이서의 높이보다 높은 높이를 갖는 제3 스페이서를 더 포함하는 표시 기판.
  5. 제4항에 있어서, 상기 제1 스페이서의 높이와 상기 제3 스페이서의 높이의 차(x)는 0<x≤1.0㎛인 표시 기판.
  6. 제3항에 있어서, 상기 제1 스페이서와 상기 제2 스페이서는 셀갭 스페이서인 표시 기판.
  7. 제1항에 있어서, 상기 제1 화소 전극이 형성된 제1 화소 영역과 인접한 제2 화소 영역에 형성되고, 상기 제1 스페이서의 높이보다 높은 높이를 갖는 제2 스페이서를 더 포함하는 표시 기판.
  8. 제7항에 있어서, 상기 제2 스페이서는 셀갭 스페이서인 표시 기판.
  9. 제8항에 있어서, 상기 제1 화소 전극과 상기 제1 스토리지 배선이 중첩하는 면적보다 넓은 면적으로, 상기 제2 화소 전극과 중첩하는 제2 스토리지 배선을 더 포함하는 표시 기판.
  10. 제9항에 있어서, 상기 제1 스페이서의 높이와 상기 제2 스페이서의 높이 차(x)는 0<x≤1.0㎛인 표시 기판.
  11. 제7항에 있어서, 상기 제1 화소 전극과 상기 제1 스토리지 배선이 중첩하는 면적보다 넓은 면적으로, 상기 제2 화소 전극과 중첩하는 제2 스토리지 배선을 더 포함하는 표시 기판.
  12. 제11항에 있어서, 상기 제1 스페이서의 높이와 상기 제2 스페이서의 높이 차(x)는 0<x≤1.0㎛인 표시 기판.
  13. 신호 배선들과 연결된 제1 스위칭 소자;
    상기 제1 스위칭 소자 상에 형성된 제1 스페이서;
    상기 제1 스위칭 소자의 드레인 전극과 콘택하는 제1 화소 전극;
    상기 제1 화소 전극과 연결되어 상기 제1 스페이서 상에 형성된 제1 커패시터 전극;
    상기 제1 화소 전극 및 상기 제1 커패시터 전극 상에 형성된 배향막을 포함하는 표시 기판.
  14. 제13항에 있어서, 상기 제1 스페이서는 셀갭 스페이서인 표시 기판.
  15. 제14항에 있어서, 상기 제1 화소 전극과 중첩하는 제1 스토리지 배선을 더 포함하는 표시 기판.
  16. 제13항에 있어서, 상기 제1 화소 전극이 형성된 제1 화소 영역과 인접한 제2 화소 영역에 형성된 셀갭 스페이서를 더 포함하는 표시 기판.
  17. 제16항에 있어서, 상기 셀갭 스페이서의 높이와 상기 제1 스페이서의 높이 차(x)는 0<x≤1.0㎛인 표시 기판.
  18. 제16항에 있어서, 상기 셀갭 스페이서 상에는 커패시터 전극이 형성되지 않고,
    상기 제2 화소 영역에 형성된 제2 화소 전극과 중첩하는 제2 스토리지 배선을 더 포함하는 표시 기판.
  19. 제1 화소 전극과 전기적으로 연결된 제1 스위칭 소자, 상기 제1 스위칭 소자 상에 형성된 제1 스페이서, 상기 제1 화소 전극과 연결되어 상기 제1 스페이서 상에 형성된 제1 커패시터 전극, 상기 제1 화소 전극과 중첩하는 제1 스토리지 배선 및 상기 제1 화소 전극과 상기 제1 커패시터 전극 상에 형성된 제1 배향막을 포 함하는 표시 기판; 및
    상기 표시 기판과 결합하여 액정 분자를 개재시키고, 상기 제1 화소 전극 및 상기 제1 커패시터 전극과 대향하는 공통 전극 및 상기 공통 전극 상에 형성된 제2 배향막을 포함하는 대향 기판을 포함하는 표시 장치.
  20. 제19항에 있어서, 상기 제1 커패시터 전극 상의 상기 제1 배향막은 상기 제2 배향막과 접하는 표시 장치.
  21. 제20항에 있어서, 상기 제1 화소 영역과 인접한 제2 화소 영역에 형성된 제2 화소 전극; 및
    상기 제2 화소 전극과 중첩하는 제2 스토리지 배선을 더 포함하며,
    상기 제1 스토리지 배선이 제1 화소전극과 중첩하는 면적은 제2 스토리지 배선이 제2 화소전극과 중첩하는 면적과 동일한 표시 장치.
  22. 제19항에 있어서, 상기 제1 커패시터 전극 상의 상기 제1 배향막은 상기 제2 배향막과 이격되는 것을 특징으로 하는 표시 장치.
  23. 제22항에 있어서, 상기 제1 커패시터 전극 상의 상기 제1 배향막과 상기 제2 배향막 사이의 거리(x)는, 0<x≤1.0㎛인 것을 특징으로 하는 표시 장치.
  24. 제23항에 있어서, 상기 표시 기판은
    상기 제1 화소 영역과 인접한 제2 화소 영역에 형성된 제2 화소 전극;
    상기 제2 화소 전극과 콘택하는 드레인 전극을 갖는 제2 스위칭 소자;
    상기 제2 스위칭 소자 상에 형성되고 상기 제1 스페이서와 동일한 높이로 형성된 제2 스페이서; 및
    상기 제2 화소 전극과 연결되어 상기 제2 스페이서 상에 형성된 제2 커패시터 전극을 더 포함하는 것을 특징으로 하는 표시 장치.
  25. 제24항에 있어서, 상기 표시 기판은
    상기 제1 스위칭 소자와 연결된 신호 배선들이 형성된 영역들 중의 일 영역 상에 형성되고 상기 제1 스페이서의 높이보다 높게 형성된 제3 스페이서를 더 포함하며,
    상기 제3 스페이서 상에 형성된 상기 제1 배향막과 상기 제2 배향막은 서로 접하여, 상기 제3 스페이서가 상기 표시 기판과 상기 대향 기판 사이의 간격을 유지시키는 것을 특징으로 하는 표시 장치.
  26. 제25항에 있어서, 상기 제1 화소 전극과 제1 스토리지 배선이 중첩하는 면적과 동일한 면적으로, 상기 제2 화소 전극과 중첩하는 제2 스토리지 배선을 더 포함하는 표시 장치.
  27. 제23항에 있어서, 상기 표시 기판은
    상기 제1 화소 영역과 인접한 제2 화소 영역에 형성된 제2 화소 전극;
    상기 제2 화소 전극과 콘택하는 드레인 전극을 갖는 제2 스위칭 소자; 및
    상기 제2 스위칭 소자 상에 형성되고, 상기 제1 스페이서보다 높게 형성된 제2 스페이서를 포함하는 표시 장치.
  28. 제27항에 있어서, 상기 제1 화소 전극과 상기 제1 스토리지 배선이 중첩하는 면적보다 넓은 면적으로, 상기 제2 화소 전극과 중첩하는 제2 스토리지 배선을 더 포함하는 표시 장치.
  29. 제28항에 있어서, 상기 제1 화소 영역의 상기 대향 기판에는 레드(red) 및 그린(green) 중에서 선택된 어느 하나의 컬러를 갖는 컬러필터가 형성되고,
    상기 제2 화소 영역의 상기 대향 기판에는 블루(blue) 컬러를 갖는 컬러필터가 형성된 것을 특징으로 하는 표시 장치.
  30. 제1 화소 전극과 전기적으로 연결된 제1 스위칭 소자, 상기 제1 스위칭 소자 상에 형성된 제1 스페이서, 상기 제1 화소 전극과 연결되어 상기 제1 스페이서 상에 형성된 제1 커패시터 전극 및 상기 제1 화소 전극과 상기 제1 커패시터 전극 상에 형성된 제1 배향막을 포함하는 표시 기판; 및
    상기 표시 기판과 결합하여 액정 분자를 개재시키고, 상기 제1 화소 전극 및 상기 제1 커패시터 전극과 대향하는 공통 전극 및 상기 공통 전극 상에 형성된 제2 배향막을 포함하는 대향 기판을 포함하는 표시 장치.
  31. 제30항에 있어서, 상기 제1 스페이서는 셀갭 스페이서인 표시 장치.
  32. 제31항에 있어서, 상기 제1 화소 전극과 중첩하는 제1 스토리지 배선을 더 포함하는 표시 장치.
  33. 제30항에 있어서, 상기 제1 화소 전극이 형성된 제1 화소 영역과 인접한 제2 화소 영역에 형성된 셀갭 스페이서를 더 포함하는 표시 장치.
  34. 제33항에 있어서, 상기 셀갭 스페이서와 상기 제1 스페이서와의 높이 차(x)는 0<x≤1.0㎛인 표시 장치.
  35. 제33항에 있어서, 상기 셀갭 스페이서 상에는 커패시터 전극이 형성되지 않고,
    상기 제2 화소 영역에 형성된 제2 화소 전극과 중첩하는 제2 스토리지 배선을 더 포함하는 표시 장치.
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