KR100934823B1 - 횡전계 방식 액정표시소자 및 그 제조방법 - Google Patents

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Abstract

본 발명은 횡전계 방식 액정표시소자 및 그 제조방법에 관한 것으로, 단위화소에 스위칭 소자를 형성하고 그 위에 패시베이션층을 형성한 다음, 단 하나의 마스크로 단위화소마다 제 1음각패턴 및 제 2음각패턴을 형성하는 단계, 상기 제 1 음각패턴에 공통전극을 상기 제 2 음각패턴에 화소전극을 각각 형성하여 액정표시소자의 제조공정을 줄이는 것을 특징으로 한다.
횡전계, 3마스크, 음각패턴

Description

횡전계 방식 액정표시소자 및 그 제조방법{IPS MODE LIQUID CRYSTAL DISPLAY DEVICE AND METHOD FOR FABRICATING THEREOF}
도 1은 종래의 횡전계 방식 액정표시소자의 단위화소의 평면구조.
도 2는 종래의 횡전계 방식 액정표시소자의 단위화소의 단면구조.
도 3a~3d는 종래의 횡전계 방식 액정표시소자의 단위화소 제조방법을 나타내는 수순도.
도 4는 본 발명의 횡전계 방식 액정표시소자의 단위화소의 평면구조.
도 5a는 도 4의 Ⅱ-Ⅱ절단면의 단면도.
도 5b는 도 4의 Ⅱ-Ⅱ절단면의 단면도.
도 5c는 도 4의 Ⅲ-Ⅲ절단면의 단면도.
도 5d는 도 4의 Ⅳ-Ⅳ절단면의 단면도.
도 6a~6g은 본 발명의 1 실시 예에 의한 횡전계 방식 액정표시소자의 제조방법을 나타내는 수순도.
도 7은 본 발명의 게이트 패드의 단면도.
도 8a~8c는 본 발명의 게이트 패드 제조방법을 나타내는 수순도.
************ 도면의 주요부분에 대한 부호의 설명 ***********
401:게이트라인 402:데이터라인
403:공통전극라인 404:스토리지 라인
405;박막트랜지스터 406:드레인전극
407:공통전극 408:화소전극
502:게이트전극 520,630:제 1 음각패턴
530,640:제 2음각패턴 510:평탄화층
603:투명전극물질층 620:감광막 패턴
701:게이트패드 하단부 702:게이트 패드 상단부
801:컨택홀
본 발명은 IPS(in plane switching) 모드 액정표시소자의 제조방법에 관한 것으로, 특히 IPS 모드 액정표시소자에 사용되는 마스크 수를 줄이는 것에 관한 것이다.
액정표시소자는 유전율 이방성과 굴절율 이방성을 가지는 액정분자의 배열을 전기장을 이용하여 조절함으로써 영상을 표현하는 표시장치이다. 편광된 빛이 액정분자를 통과하는 방향에 따라 차단되거나 통과될 수 있어 상기 액정분자의 배열방향을 조절하면 화면을 제어할 수 있다. 통상, 상기 액정분자는 전기장에 의해 그 배열 방향이 제어되기 때문에, 액정표시소자는 액정분자에 전기장을 인가하기 위한 전극을 구비한다.
그러므로 액정표시소자는 액정분자에 전기장을 인가하는 제 1 전극인 화소전극이 매트릭스 형태로 배열된 어레이 기판과, 상기 어레이 기판과 대향하며 색상을 천연색으로 표현하기 위한 컬러필터 기판과, 상기 두 기판 사이에 충진되는 액정층을 구비한다.
액정표시소자로는 빠른 동작속도와 저전압 동작이 가능하며 액정분자가 나선형으로 꼬이게 배열되는 TN(twisted nematic)모드 방식이 주로 사용된다. 상기 TN모드 방식의 액정표시소자는 액정에 전계를 인가하는 제 1 전극인 화소전극이 배열되는 어레이기판과, 제 2 전극인 공통전극이 배열되며 상기 어레이 기판과 대향하는 컬러필터 기판을 구비하며, 상기 두 기판 사이에 액정층이 형성된다. 그런데 상기 TN모드 액정표시소자는 각 전극이 액정분자에 수직으로 전계를 인가하기 때문에 액정의 유전율 특성상 시야각이 나쁜 단점이 있다. 즉, 보는 방향에 따라 화면의 명암 및 화질이 달라진다. 이는 액정표시소자의 크나큰 단점으로 지적되어 왔다.
그리하여 시야각을 비약적으로 개선할 수 있는 IPS모드 액정표시소자가 소개 되었다.
IPS (In Plane Switching) 모드 액정표시소자는 전계가 어레이 기판과 수평하게 인가되는 데 특징이 있다. 즉, 전계에 의해 액정이 기판에 수평한 방향으로 구동된다.
그러므로 액정을 기판에 수평으로 구동시키기 위해 상기 IPS 모드 액정표시소자는 액정에 전계를 인가하는 제 1 전극인 화소전극과 제 2 전극인 공통전극이 동일한 기판 상에 형성된다.
이하, 도 1을 참조하여 IPS 모드 액정표시소자의 단위화소의 구조를 살펴본다.
단위화소는 복수의 게이트라인(101)와 상기 게이트라인(104)과 수직으로 교차하는 복수의 데이터라인(102)에 의해 정의된다. 상기 단위화소에는 상기 게이트라인(101)에 평행한 공통전극라인(104)로부터 분기하는 적어도 하나의 공통전극(105)이 형성된다. 통상 상기 공통전극(105)은 단위화소마다 복수개 형성된다. 또한 상기 단위화소에는 상기 공통전극과 평행한 적어도 하나의 화소전극(106)이 형성된다. 상기 공통전극(104)와 화소전극(106)은 같은 어레이 기판상에 형성되어 액정에 횡전계를 인가할 수 있다.
한편,상기 단위화소의 일 모퉁이에는 단위화소를 제어하는 스위칭 소자로서 박막트랜지스터(103)이 형성되어 있다. 상기 박막트랜지스터(103)은 게이트라인 및 데이터라인의 교차영역에 형성되며 주사신호가 공급되는 게이트라인(101)및 화상신호가 공급되는 데이터라인(102)에 각각 연결되어 있다. 또한 상기 박막트랜지스터(103)는 상기 화소전극(106)과 연결되어 있다. 그러므로 화상신호는 데이터라인(102)을 통해 상기 박막트랜지스터에 의해 제어되면서 화소전극(106)에 공급된다. 상기 화소전극(106)은 공통전극(105)에 인가된 공통전압과 함께 액정에 회전계를 인가하게 된다.
한편, 상기 화소전극(106)의 일부는 공통전극라인(104)와 일부 겹쳐져 스토리지 커패시터를 구성한다.
이하, 상기 구성을 가지는 IPS 모드 액정표시소자의 단위화소의 단면 구조를 도 2를 참조하여 살펴본다.
도 2는 도 1의 절단선 I-I를 따라 살핀 단위화소의 절단면도이다.
도 2를 참조하면, 단위화소의 일 모퉁이에는 박막트랜지스터가 형성되어 있고, 단위화소 내에는 공통전극(105), 공통전극라인(104) 및 화소전극(208)이 형성되어 있다.
상기 박막트랜지스터의 게이트 전극(202)과 공통전극(105)과 공통전극라인(104)은 유리기판일 수 있는 동일한 제 1 기판(201)상에 형성되어 있다.
또한 상기 게이트전극(202)은 게이트라인(101)으로부터 분기하고 상기 공통전극(105)은 공통전극라인(104)으로부터 분기하기 때문에 게이트라인, 게이트전극(202), 공통전극라인(104) 및 공통전극(105)은 동일한 제 1 기판(201)상에 형성된다.
상기 게이트전극(202)과 게이트라인(미도시)과 공통전극(105)과 공통전극라인(104)은 게이트절연층(203)에 덮혀져 절연되어 있다.
또한 상기 게이트전극(202)상에는 상기 게이트절연층(203)을 개재한 채, 액티브층(204)이 형성되어 있으며, 상기 액티브층(204) 상에는 오믹 컨택층(205)을 개재한 채, 소스 전극(206S) 및 드레인전극(206D)이 각각 형성되어 있다. 상기 소스 및 드레인전극(206S) 및 드레인전극(206D)은 서로 전기적으로 분리되며 그 사이는 액티브층(204)만이 존재하여 채널을 구성하게 된다. 상기 게이트전극(202), 액티브층(204) 및 소스/드레인전극(206S,206D)은 박막트랜지스터를 구성한다.
또한 상기 소스 및 드레인전극(206S,206D)의 상부에는 패시베이션층(207)이 더 형성되어 있어 하부의 박막트랜지스터를 보호한다.
또한 상기 패시베이션층(207) 상에는 화소전극(208)이 더 형성된다. 상기 화소전극(208)은 상기 패시베이션층(207)을 통해 상기 드레인전극(206D)과 연결되며, 공통전극라인(104) 위에도 더 형성되어 공통전극라인(104)와 더불어 스토리지 커패시터를 구성한다. 한편, 상기 화소전극(208)은 게이트라인과 동일층상에 형성되는 공통전극과 서로 평행하게 형성된다.
그러므로 박막트랜지스터(202)와 연결되는 화소전극(208)과 공통전극라인(104)로부터 분기하는 공통전극(105)은 단위화소 내에 수평하게 형성됨으로 액정층(미도시)에 횡전계를 인가할 수 있게 된다.
이하, 도 3a ~ 3d를 참조하여 통상적인 IPS 모드 액정표시소자의 제조공정을 살쳐본다. 도 3a~3d는 단위화소 내의 각 구성요소의 제조공정을 중심으로 묘사된다.
도 3a를 참조하면, 기판(201)상에 금속박막을 증착한 후, 제 1 마스크를 적용하고 포토리소그래피 공정을 진행하여 게이트전극(202), 공통전극(105) 및 공통전극라인(104)를 패턴닝한다.
이어서, 상기 게이트전극(202), 공통전극(105) 및 공통전극라인(104)를 덮는 게이트절연층(203)을 형성한다.
이어서, 도 3b를 참조하면, 상기 게이트절연층(203) 상에 반도체층과 오믹 컨택층을 연속적으로 형성하고 제 2 마스크를 적용하고 포토리소그래피 공정을 진행하여 액티브층(204)를 패턴닝한다. 상기 공정에서 상기 액티브층(204) 상에 오믹 컨택층(205)가 남겨진다.
이어서, 도 3c를 참조하면, 상기 액티브층(204) 상에 도전층을 증착하고 제 3 마스크를 적용하여 소스 및 드레인 전극(206S,206D)을 형성한다.
이어서, 상기 소소 및 드레인 전극(206S,206D)을 덮는 패시베이션층(207)을 형성한 다음, 제 4 마스크를 적용하여 드레인전극(206D)상부의 패시베이션층(2070을 제거하여 드레인전극을 노출시킨다.
이어서, 상기 패시베이션층(207) 상에 ITO등과 같은 투명전극물질을 증착한 후, 제 5 마스크를 적용하여 화소전극(208)을 패턴닝한다. 상기 과정에서 공통전극라인(104)상부에서 일부 화소전극이 겹치게 되어 공통전극라인과 더불어 커패시터를 구성한다.
그런데 상기와 같은 IPS모드 액정표시소자의 제조공정은 고가인 마스크를 여러 장 사용하여야 하므로 공정 지연의 요인이 되며 제조비용 상승의 원인이 되고 있다. 마스크를 이용하는 각 포토리소그래피 공정은 다수의 공정을 반복하여야 하기 때문에 더욱 그러하다.
그러므로 박막트랜지스터를 스위칭 소자로 사용하면서도 사용되는 마스크 수를 줄이고 제조공정 수를 줄이는 노력이 활발히 진행되고 있다.
그러므로 본 발명은 박막트랜지스터를 스위칭 소자로 사용하면서도 사용되는 마스크 수를 줄이는 IPS모드 액정표시소자의 제조방법과 그로부터 형성되는 액정표시소자를 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위해 본 발명의 횡전계 방식 액정표시소자는 다수의 게이트라인 및 상기 게이트라인과 수직교차하는 다수의 데이터라인에 의해 정의되는 단위화소와; 상기 단위화소마다 형성되는 공통전극라인과; 상기 단위화소 내에 형성된 스토리지 라인과; 상기 게이트라인과, 공통전극라인 및 스토리지 라인을 덮는 게이트절연층과; 상기 단위화소마다 상기 게이트라인 및 데이터라인의 교차영역에 형성되며, 상기 게이트라인으로부터 분기하는 게이트전극과, 상기 데이터라인으로부터 분기하는 소스전극과, 상기 소스전극과 대응하며 연장되어 상기 스토리지 라인과 겹치는 드레인전극 및 상기 소스전극 및 드레인전극 사이에 형성되는 액티브층으로 이루어진 스위칭소자와; 상기 드레인전극과 데이터라인을 덮는 패시베이션층과; 상기 단위화소 내에 형성되며, 상기 공통전극라인을 노출시키는 적어도 하나의 제 1 음각패턴과; 상기 단위화소 내에 형성되며, 상기 스위칭소자의 드레인전극을 노출시키는 적어도 하나의 제 2 음각패턴과; 상기 제 1 음각패턴 내에 형성되는 공통전극과; 상기 제 2 음각패턴 내에 형성되는 화소전극을 구비하는 것을 특징으로 한다.
삭제
상기의 화소전극 및 공통전극은 서로 평행한 것을 특징으로 하며, 상기 공통전극 및 화소전극은 상기 제 1 음각패턴 및 제 2 음각패턴에 형성되는 평탄화막에 의해 절연되는 것을 특징으로 하며, 상기 평탄화막은 경화된 것을 특징으로 한다.
또한, 상기 제 1 음각패턴 및 제 2 음각패턴은 서로 쌍을 이루며 대응되는 것을 특징으로 한다.
또한, 상기 드레인 전극은 상기 스토리지 라인 상에 상기 게이트절연층을 개재한 채 서로 겹쳐 스토리지 커패시터를 구성하는 것을 특징으로 한다.
또한 상기 구조를 가지는 본 발명의 횡전계 방식 액정표시소자의 제조방법은
기판상에 게이트라인, 게이트전극, 공통전극라인을 형성하는 단계; 상기 게이트라인, 게이트전극, 공통전극라인을 덮는 게이트절연층을 형성하는 단계; 상기 게이트절연층상에 반도체층, 오믹 컨택층 및 도전층을 차례로 형성하는 단계; 상기 반도체층, 오믹 컨택층 및 도전층을 식각하여 액티브층 및 소스/드레인 전극을 형성하는 단계; 상기 소스 및 드레인 전극상에 패시베이션층을 형성하는 단계; 상기 패시베이션 층상에 감광막 패턴을 형성하는 단계; 상기 감광막 패턴을 마스크로 적용하고 상기 패시베이션층 및 게이트절연층을 식각하여 상기 공통전극라인을 노출시키는 제 1 음각패턴과, 상기 드레인 전극을 노출시키는 제 2 음각패턴을 형성하는 단계; 상기 제 1 음각패턴 내에 공통전극과 상기 제 2 음각패턴 내에 화소전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 제 1 음각패턴 내에 공통전극과 상기 제 2 음각패턴 내에 화소전극을 형성하는 단계는 상기 감광막 패턴, 제 1 음각 패턴 및 제 2 음각패턴 상에 투명전극물질을 형성하는 단계; 상기 투명전극물질상에 평탄화층을 형성하는 단계; 상기 제 1 음각 패턴 및 제 2 음각 패턴에만 상기 평탄화층이 잔존하도록 상기 평탄화층을 제거하는 단계; 상기 평탄화층의 제거로 노출되는 투명전극물질을 제거하는 단계; 상기 제 1 음각 패턴 및 제 2 음각 패턴 내에 잔존하는 평탄화층을 경화하는 단계를 포함하는 것을 특징으로 한다.
또한, 상기 반도체층, 오믹 컨택층 및 도전층을 식각하여 액티브층 및 소스/드레인 전극을 형성하는 단계는 상기 도전층상에 감광막을 형성하는 단계; 상기 감광막을 회절마스크를 이용하여 회절노광하는 단계; 상기 회절노광된 감광막 패턴을 이용하여 상기 도전층, 오믹컨택층 및 반도체층을 차례로 식각하는 단계; 상기 회절노광된 감광막 패턴을 에싱하여 채널상부의 도전층을 노출시키는 단계; 상기 에 싱된 감광막 패턴을 마스크로 적용하여 상기 도전층 및 오믹 컨택층을 제거하여 채널층을 노출시키는 단계를 포함하는 것을 특징으로 한다.
또한, 상기 평탄화층의 제거로 노출되는 투명전극물질을 제거하는 단계는 상기 감광막 패턴과, 그 상부에 형성되는 투명전극물질을 리프트-오프(lift-off)방법에 의해 동시에 제거하는 것을 특징으로 한다.
또한, 상기 제 1 음각패턴 내에 공통전극과 상기 제 2 음각패턴 내에 화소전극을 형성하는 단계는 상기 감광막 패턴을 제거하여 패시베이션층을 노출시키는 단계; 상기 패시베이션층, 제 1 음각 패턴 및 제 2 음각패턴 상에 투명전극물질을 형성하는 단계; 상기 투명전극물질상에 평탄화층을 형성하는 단계; 상기 제 1 음각 패턴 및 제 2 음각 패턴에만 상기 평탄화층이 잔존하도록 상기 평탄화층을 제거하는 단계; 상기 평탄화층의 제거로 노출되는 투명전극물질을 제거하는 단계; 상기 제 1 음각 패턴 및 제 2 음각 패턴 내에 잔존하는 평탄화층을 경화하는 단계를 포함하는 것을 특징으로 하는 한다.
또한, 상기 평탄화층을 경화하는 단계에서 화소영역내의 평탄화층만 경화하는 단계인 것을 특징으로 하며, 상기 평탄화층이 경화된 화소영역외부의 평탄화층을 제거하여 패드부를 노출시키는 단계를 더 포함하는 것을 특징으로 한다.
또한, 상기 기판상에 게이트라인, 게이트전극, 공통전극라인을 형성하는 단계에서 제 1 스토리지 라인이 더 형성되며, 상기 드레인 전극은 상기 스토리지 라인과 겹치도록 형성되는 것을 특징으로 한다.
이하 도 4를 참조하여 본 발명의 일 실시 예에 의한 횡전계 방식 액정표시소 자의 단위화소 구조를 살펴본다.
도 4를 참조하면, 단위화소는 복수의 게이트라인(401)과 상기 게이트라인(401)과 수직교차하는 복수의 데이터라인(402)에 의해 정의된다.
상기 단위화소의 일 모퉁이에 스위칭소자인 박막트랜지스터(405)가 형성된다. 특히, 상기 박막트랜지스터(405)는 게이트라인(401)과 데이터라인(402)의 교차영역에 형성되며, 상기 게이트라인(401) 및 데이터라인(402)와 각각 연결되어 있다. 상기 박막트랜지스터(405)는 소스 전극에 의해 데이터라인(402)와 연결되며, 채널을 사이에 두고 상기 소스 전극과 대응되는 드레인전극(406)이 단위화소내에서 길게 연장되어 형성되는 것이 특징이다. 상기 드레인전극(406)은 게이트절연층(미도시)을 사이에 두고 게이트절연층 아래에 형성되는 스토리지 라인(404)와 겹쳐져 커패시터를 구성하게 된다.
한편, 상기 단위화소내에는 게이트라인(401)과 평행한 공통전극라인(403)과 스토리지 라인(404)가 형성되어 있으며, 개구율을 향상시키기 위해 상기 공통전극라인(403) 및 스토리지 라인(404)는 가능한 게이트라인(401)과 근접하게 형성된다.
상기 공통전극라인(403) 및 스토리지 라인(404)은 게이트라인(401)과 동일한 물질로 구성된다. 통상 상기 물질로는 알루미늄합금 또는 알루미늄과 몰리브덴의 이중층이 사용될 수 있다.
상기 게이트라인(401), 공통전극라인(403) 및 스토리지 라인(404)은 기판 전면에 도포되는 게이트절연층(미도시)에 의해 덮혀진다.
상기 게이트절연층(미도시)상에 박막트랜지스터의 드레인전극(406)이 상기 스토리지 라인(404)과 겹치도록 형성되어 상기 드레인전극(406)과 스토리지 라인(404)과 그 사이에 개재되는 게이트절연층에 의해 스토리지 커패시터를 구성한다.
상기 게이트절연층상에는 드레인전극(406) 뿐 아니라 데이터라인(402)이 더 형성된다.
한편, 상기 드레인전극(406) 및 데이터라인(402)은 패시베이션층(미도시)에 의해 덮혀져 있다.
한편, 상기 단위화소에는 적어도 두개의 고랑형태의 음각패턴이 형성되어 있다.
상기 음각패턴은 단위화소내의 공통전극라인(403)을 노출시키는 적어도 하나의 제 1 음각패턴과, 상기 드레인전극(406)을 노출시키는 적어도 하나의 제 2 음각패턴으로 구성된다. 상기 제 1 음각패턴 및 제 2 음각패턴은 서로 쌍을 이루며 대응된다. 즉, 제 1 음각패턴과 제 1 음각패턴 사이에 제 2 음각패턴이 형성되는 방식이다.
상기 제 1 음각패턴 및 제 2 음각패턴은 서로 평행하며 고랑형태로 구성되며, 상기 패시베이션층과 게이트절연층을 절개함으로 이루어진다.
그러므로 패시베이션층이 절개되는 과정에서 상기 드레인전극(406)이 노출되고 게이트절연층이 더 절개되는 과정에서 공통전극라인(403)이 노출되게 된다.
한편, 상기 제 1 음각패턴 및 제 2 음각패턴내에는 투명전극물질이 채워져 상기 공통전극라인(403)과 연결되는 공통전극(407)과, 상기 드레인전극(406)과 연결되는 화소전극(408)이 형성된다.
상기 투명전극물질은 상기 제 1 음각패턴 및 제 2 음각패턴내에만 채워져 공통전극(407)과 화소전극(408)을 형성한다. 또한 상기 제 1 음각패턴 및 제 2 음각패턴내의 공통전극(407) 및 화소전극(408)상에는 평탄화층(미도시)이 더 형성되어 공통전극(407) 및 화소전극(408)을 보호하고 있다.
그러므로 상기 제 1 음각패턴 및 제 2 음각패턴내에는 투명전극물질로 구성되는 공통전극 및 화소전극이 형성되고 그 위를 평탄화층이 덮고 있는 구조이다.
한편, 상기 제 1 음각패턴 및 제 2 음각패턴은 공통전극라인(403) 및 드레인전극(406)을 노출시키므로, 상기 공통전극(407)은 공통전극의 가장자리인 공통전극연결부(407a)에서 공통전극라인(403)과 연결되고 화소전극(408)은 화소전극의 가장자리인 화소전극연결부(408a)에서 드레인전극(406)과 연결된다.
그러므로 데이터라인(402) 및 박막트랜지스터(405)를 통해 데이터신호를 공급받는 화소전극(406)과 공통전극라인(403)을 통해 공통전압을 인가받는 공통전극(407)사이에서 횡전계가 형성되어 액정분자에 횡전계를 인가한다.
이하 도 5a~5d를 참조하여 도 4에 예시되는 본 발명의 단위화소의 구조를 각 부분별로 더 상세히 살펴본다.
도 5a는 도 4의 절단선 Ⅱ-Ⅱ을 따라 절단된 단위화소의 단면을 나타낸다.
도 5a를 참조하면, 기판(501)상에 게이트전극(502)과, 스토리지 라인(404)과, 공통전극라인(403)과 게이트라인(401)이 형성되어 있다.
상기 게이트전극(502)과, 스토리지 라인(404)과, 공통전극라인(403)과 게이트라인(401)은 게이트절연층(503)에 의해 절연되어 있으며, 상기 게이트절연층 (503)상, 특히 박막트랜지지스터가 형성되는 영역에 액티브층(504)이 형성되어 있다. 상기 액티브층(504)는 게이트전극(502)과 스토리지라인(404)상에 모두 형성되어 있다.
또한 상기 박막트랜지스터 형성영역에는 소스 및 드레인 전극(506S,506D)이 오믹컨택층(505)을 개재한 채 액티브층(504)과 연결되어 있다.
상기 드레인전극(506D)은 상기 스토리지라인(404)과 겹치도록 더 연장되어 형성되어 있다. 그러므로 상기 스토리지 라인(404)과 드레인전극(506D)은 그 사이에 개재되는 게이트절연층(503)과 더불어 커패시터를 구성한다.
한편, 상기 소스 및 드레인 전극(506S,506D)상에는 패시베이션층(507)이 더 형성되어 하부의 소자들을 보호한다.
한편, 단위화소 내의 패시베이션층(507) 및 게이트절연층(503)의 일부가 절개되어 제 1 음각패턴(520)과 제 2 음각패턴(530)이 각각 형성되어 있다. 상기 음각패턴들은 패시베이션층(507) 및 게이트절연층(503)을 제거하여 기판(501)을 노출시킨다.
상기 제 1 음각패턴(520) 및 제 2 음각패턴(530) 내에는 투명전극물질이 채워져 공통전극(407)과 화소전극(408)을 이루고 있다. 또한 상기 공통전극(407) 및 화소전극(408) 상에는 평탄화층(510)이 더 형성되어 상기 공통전극(407) 및 화소전극을 보호하고 있다. 상기 평탄화층은 투명한 수지 또는 유기재료일 수 있다.
한편, 도 5b는 도 4의 절단선 Ⅲ-Ⅲ을 따라 절단된 단위화소의 단면을 도시하고 있다.
도 5b를 참조하면, 기판(501)상에 게이트절연층(503)이 형성되고 그 위에 데이터라인(402)가 형성되어 있다. 상기 데이터 라인(402)은 도전성의 불투명 금속으로 구성될 수 있다. 또한, 상기 데이터라인(402)상에는 투명한 무기막인 패시베이션층(507)이 형성되어 있다.
한편, 단위화소내의 패시베이션층(507) 및 게이트절연층(503)의 일부가 절개되어 제 1 음각패턴(520)과 제 2 음각패턴(530)이 형성되어 있다.
상기 제 1 음각패턴(520)내에는 투명전극물질로 구성되는 공통전극(407)이 형성되어 있고, 상기 제 2 음각패턴(530) 내에는 투명전극물질로 구성되는 화소전극(408)이 형성되어 있다. 또한, 상기 공통전극(407) 및 화소전극(408) 위에는 투명한 유기막 또는 수지일 수 있는 평탄화층(510)이 더 형성되어 상기 제 1 음각패턴(520) 및 제 2 음각패턴(530)을 채우고 있다.
한편, 도 4의 절단선 Ⅳ-Ⅳ을 참조하여 공통전극의 절단면을 나타내는 도 5c를 참조하면, 기판(501)상에 게이트라인(401)과 공통전극라인(403)이 각각 형성되어 있다. 상기 게이트라인(401) 및 공통전극라인(403)은 게이트절연층(503) 및 상기 게이트절연층(503)상에 형성되는 패시베이션층(507)에 의해 덮혀져 있다.
한편, 단위화소내의 상기 패시베이션층(507) 및 게이트절연층(503)의 일부가 제거되어 제 1 음각패턴(520)을 형성한다. 상기 제 1 음각패턴(520)은 고랑형태로 데이터라인에 평행하게 형성되어 있다. 또한 상기 제 1 음각패턴(520)은 상기 공통전극라인(403)을 노출시킨다.
그러므로 상기 제 1 음각패턴(520) 내에는 공통전극(407)이 형성되어 공통전 극라인(403)과 연결되어 있으며, 상기 공통전극(407)상에 평탄화층(510)이 형성되어 있다.
한편, 도 4의 절단선 Ⅴ-Ⅴ을 참조하여 화소전극의 절단면을 나타내는 도 5d를 참조하면, 기판(501)상에 스토리지라인(404)이 형성되며, 상기 스토리지라인(404)상에 게이트절연층(503)과 액티브층(504)와 드레인전극(506D)이 차례로 형성되어 있다. 또한 상기 드레인전극(506D)상에 패시베이션층(5070이 더 형성되어 있다.
한편, 단위화소내의 상기 패시베이션층(507) 및 게이트절연층(503)의 일부가 제거되어 제 2 음각패턴(530)을 형성한다. 상기 제 2 음각패턴(530)은 고랑형태로 데이터라인에 평행하게 형성되어 있다. 또한 상기 제 2 음각패턴(530)은 상기 드레인전극(504)을 노출시킨다.
그러므로 상기 제 2 음각패턴(530) 내에는 상기 화소전극(408)이 드레인전극(504)과 연결되며 형성되어 있고, 그 위에 평탄화층(510)이 형성되어 제 2 음각패턴(530)을 채우고 있다.
이하 도 6a~6g를 참조하며 본 발명의 일 실시 예에 의한 액정표시소자의 제조공정을 살펴본다.
도 6a~6g는 도 5a에 예시 된 단면구조의 제조공정을 중심으로 도시되었다.
도 6a를 참조하면, 유리등의 투명한 기판(501)상에 도전성의 금속박막을 스퍼터링방법등에 의해 증착한다. 이어서, 상기 금속박막을 제 1 마스크를 이용한 포토리소그래피공정을 진행하여 게이트라인(401), 게이트전극(502), 스토리지라인 (404) 및 공통전극라인(403)을 형성한다.
상기 포토리소그래피 공정은 상기 금속박막상에 감광막을 도포하는 단계, 상기 감광막상에 상기 제 1 마스크를 적용하여 노광하는 단계, 상기 노광된 감광막을 현상하는 단계, 현상된 감광막 패턴을 이용하여 상기 금속박막을 식각하는 단계, 상기 감광막 패턴을 스트립하는 단계 및 세정단계를 포함한다.
이어서, 상기 게이트라인(401), 게이트전극(502), 스토리지라인(404) 및 공통전극라인(403)상에 실리콘질화막(SiNx) 또는 실리콘산화막(SiO2)으로 구성되는 게이트절연층(503)을 플라즈마화학기상증착방법(PECVD) 등에 의해 형성한다.
이어서, 도 6b를 참조하면, 상기 게이트절연층(503) 상에 PECVD방법에 의해 반도체층(601) 및 오믹 컨택층(505)을 차례로 증착하고 금속층일 수 있는 도전층(602)을 스퍼터링방법등에 의해 연속하여 증착한다.
다음으로, 상기 도전층(602)상에 감광막을 도포하고 제 2 마스크인 회절마스크를 적용하여 회절노광한다. 상기 결과, 소정의 감광막 패턴(610)이 형성된다. 상기 감광막 패턴(610)은 회절노광된 것으로 채널 상부의 감광막이 상대적으로 얇게 구성되며, 상기 감광막 패턴은 액티브 영역을 정의한다. 또한 상기 감광막 패턴(610)은 스토리지 라인(404) 상부에 드레인전극이 형성될 수 있도록 드레인 전극 패턴을 정의한다.
이어서, 도 6c를 참조하면, 상기 감광막 패턴(610)을 식각 마스크로 적용하여 상기 도전층(602), 오믹 컨택층(505) 및 반도체층(601)이 차례로 식각되어 액티브층(504)이 형성된다.
상기 도전층(602)은 습식각에 의해 식각될 수 있고, 상기 오믹 컨택층(505) 및 반도체층(601)은 건식각에 의해 식각될 수 있다.
이어서, 상기 감광막 패턴(610)을 에싱(ashing)하여 채널 상부를 노출시킨다. 즉, 상기 감광막 패턴(610)은 회절노광되어 있어, 채널상부가 상대적으로 얇게 구성되며, 에싱하면 채널 상부의 도전층은 노출되고 감광막 패턴은 소스 및 드레인 전극의 패턴을 정의하게 된다.
이어서, 상기 에싱된 감광막 패턴을 식각 마스크로 적용하여 채널 상부의 도전층 및 오믹 컨택층을 더 식각하여 소스(506S) 및 드레인 전극(506D)을 형성한다.
그 결과, 단위화소에는 박막트랜지스터가 형성되며, 스토리지 전극(404)와 커패시터를 구성하는 드레인 전극이 완성된다.
이어서, 도 6d를 참조하면, 상기 소스 및 드레인 전극(506S, 506D)상에 실리콘 질화막 또는 실리콘 산화막 등의 무기막일 수 있는 패시베이션층(507)을 PECVD방법으로 형성한다.
이어서, 상기 패시베이션층(507)상에 감광막을 도포하고, 제 3 마스크를 적용하고 노광하여 공통전극 및 화소전극 패턴을 정의하는 감광막 패턴(620)을 형성한다. 상기 공통전극 및 화소전극 패턴은 단위화소내에 적어도 한 쌍이 형성되도록 한다.
이어서, 상기 감광막 패턴(620)을 사용하여 공통전극 패턴 및 화소전극 패턴내의 패시베이션층(507) 및 게이트절연층(503)을 식각하여 기판(501)을 노출시킨 다. 그 결과, 공통전극이 형성될 제 1 음각패턴(620)과 화소전극이 형성될 제 2 음각패턴(640)이 형성된다. 상기 패시베이션층(507)이 식각될 때 상기 제 2 음각패턴(640)에서 드레인 전극의 일부가 노출되며, 상기 게이트절연층(503)이 더 식각될 때 상기 제 1 음각패턴(630)에서 공통전극라인의 일부가 노출된다.
이어서, 상기 감광막 패턴(620)을 그대로 남긴 채, 상기 감광막 패턴(620) 및 제 1, 2 음각패턴(630,640) 내에 투명전극층(603)을 도포한다. 상기 투명전극층(603)은 ITO층일 수 있으며 스퍼터링 방법에 의해 형성될 수 있다. 그 결과, 단위화소의 전체면에는 투명전극 물질이 도포되게 된다.
이어서, 상기 투명전극물질(603) 상에 투명한 수지 또는 유기막으로 구성되는 평탄화층(510)을 도포하여 기판 전체를 평탄하게 한다. 상기 평탄화층의 재료로는 투명하고 자외선 등으로 경화가 가능한 임의의 재료일 수 있다. 그 예로 폴리 우레탄 아크릴 레이트나 폴리카보네이트, 우레탄 수지 올리고머등이 사용될 수 있다. 그러므로 상기 평탄화층(510)은 제 1 음각패턴(630) 및 제 2 음각패턴(640) 내를 완전히 채우며 기판 전체를 평탄화시킨다.
이어서, 상기 제 1 음각패턴(630) 및 제 2 음각패턴(640)내에만 평탄화층(510)이 남도록 상기 평탄화층(510)을 충분히 에싱하여 제거한다.
도 6f를 참조하면, 상기 평탄화층(510)은 제 1 음각패턴(630) 및 제 2 음각패턴(640)에만 일부 잔존하고 나머지 영역에서는 모두 제거된다.
이어서, 도 6g를 참조하면, 상기 감광막 패턴(620)과 그 상부의 투명전극물질(603)을 제거한다. 먼저 상기 노출되는 투명전극물질을 에칭공정을 통해 제거하 고, 투명전극물질의 제거 후 노출되는 감광막 패턴(620)을 스트립공정을 통해 차례로 제거한다. 상기 투명전극물질(603)은 식각에 의해 제거될 수도 있지만, 감광막 패턴(620)위에 투명전극물질(603)이 형성되어 있으므로 상기 감광막 패턴(620)과 투명전극물질(603)을 리프트 오프(lift-off)공정에 의해 한 번에 효과적으로 제거하는 것도 가능하다. 상기 리프트 오프 공정을 적용하면 상기 투명전극물질을 제거하는 공정을 단축할 수 있다.
상기 리프트 오프 공정은 에싱되는 유기막 상에 금속층 등이 도포되어 있을 때, 상기 유기막을 제거하면서 그 위의 금속층등을 동시에 제거하는 방법이다. 상기 리프트 오프 공정에 의해 유기막과 그 상부의 금속박막을 적은 공정 수로도 효과적으로 제거하는 것이 가능하다.
상기 투명전극물질과 감광막 패턴(620)을 제거한 결과, 투명전극 물질은 상기 제 1 음각패턴(630)과 제 2 음각패턴(640)내에만 남게 되며 각각 공통전극(407)과 화소전극(408)을 구성한다.
그러므로 상기 제 1 음각패턴(630)에는 공통전극(407)과 평탄화층(510)이 남게 되고, 상기 제 2 음각패턴(630)에는 화소전극(408)과 평탄화층(510)이 남게 된다.
도 6f 및 6g를 참조하여, 평탄화층의 에싱에 의해 노출되는 투명전극물질과 그 하방의 감광막 패턴을 식각하는 공정을 살펴보았다.
그러나 상기 공정에서 상기 감광막 패턴(620) 제거 공정을 생략할 수 있는 다른 방법도 사용될 수 있다.
즉, 상기 제 1 음각패턴(630) 및 제 2 음각패턴(640)내에 평탄화층(510)을 도 6f에 도시되는 상기 실시 예보다 더 많이 남긴 채, 노출되는 투명전극물질을 제거한다. 이어서, 상기 투명전극물질의 제거로 노출되는 감광막 패턴(620)과 상기 제 1 음각패턴(630) 및 제 2 음각패턴(640)내의 평탄화층(510)을 동시에 에싱하여 상기 제 1 음각패턴(630) 및 제 2 음각패턴(640)내의 평탄화층(510)의 일부와, 상기 감광막 패턴(620)을 동시에 제거한다. 그 결과, 상기 평탄화층(510)은 제 1 음각패턴(630)과 제 2 음각패턴(640)내에만 남고 감광막 패턴(620)은 제거된다.
이어서, 화소영역에 형성되는 상기 평탄화층을 경화시킨다. 상기 경화공정은 자외선을 화소영역에만 선택적으로 조사시킴으로서 이루어 진다. 상기 경화공정의 목적은 화소영역 외곽의 패드부에도 형성되는 상기 평탄화층을 제거하기 위한 것이다. 그러므로 화소영역의 평탄화층만 경화시킨 후 패드부의 경화되지 않은 평탄화층을 제거하여 패드부를 노출시킨다. 상기 평탄화층은 경화되면 에싱 특성이 달라지기 때문에 이 특성을 이용하여 경화되지 않은 패드부상의 평탄화층만 선택적으로 제거된다.
한편, 단위화소내에 공통전극 및 화소전극을 형성하는 단계는 달리 진행될 수도 있다.
즉, 도 6d에 보여지는 제 1 음각패턴 및 제 2 음각패턴이 형성되는 단계에서, 상기 제 1 음각패턴(630) 및 제 2 음각패턴(640)을 형성한 다음, 상기 감광막 패턴(620)을 제거한다. 이어서, 상기 패시베이션층(507)과 제 1 음각패턴(630) 및 제 2 음각패턴(640)에 투명전극물질층(603)을 형성한다. 다음으로 상기 투명전극물 질층(603)상에 평탄화층(501)을 형성하는 단계, 상기 평탄화층(501)을 에싱하는 단계, 상기 투명전극물질층을 식각하는 단계는 상기와 동일하게 진행될 수 있다. 그러므로 상기 공정은 제 1 음각패턴 및 제 2 음각패턴을 형성한 다음, 곧 이어서 감광막 패턴을 제거하는 것을 특징으로 한다.
한편, 상기 평탄화층은 노출되어야 할 패드부에도 더 형성되기 때문에 패드부의 평탄화층을 제거하는 공정이 별도로 필요하다.
이하, 도 7을 참조하여 패드부의 구조를 살피고 도 8을 참조하여 패드부상의 평탄화층을 제거하는 공정을 더 자세히 살펴본다.
액정표시패널은 단위화소가 매트릭스 형태로 배열되는 화소영역과 상기 화소영역에 신호를 인가하는 패드부로 구분될 수 있다. 상기 패드부는 게이트패드 및 데이터 패드를 포함하는 데, 상기 게이트 패드 및 데이터 패드는 게이트 라인 및 데이터 라인이 화소영역 외곽으로 더 연장되어 화소영역 밖에 형성된다.
도 7은 일 례로 게이트 패드부의 단면을 나타낸다.
도 7을 참조하면, 게이트라인의 끝단일 수 있는 게이트 패드의 하단부(701)가 기판(501)상에 형성되며, 상기 게이트 패드 하단부(701)는 게이트절연층(503)과 패시베이션층(507)이 제거된 컨택홀이 형성되어 있다.
상기 컨택홀을 통해 투명전극물질로 구성되는 게이트 패드의 상단부(702)가 형성되어 아래의 게이트 패드 하단부(701)과 연결되어 있다.
상기 게이트 패드 하단부(701)은 게이트라인이 형성될 때 동시에 형성되며, 상기 게이트 패드 하단부(701)를 노출시키는 컨택홀은 제 1 음각패턴 및 제 2 음각패턴이 형성될 때 동시에 형성된다. 또한 상기 게이트 패드 상단부(702)는 제 1 음각패턴 및 제 2 음각패턴에 투명전극물질이 증착될 때 동시에 형성된다. 그러므로 화소영역의 제 1 음각패턴 및 제 2 음각패턴에 평탄화층을 형성할 때 상기 평탄화층은 상기 게이트 패드의 상단부(702) 상에도 형성되기 때문에 상기 게이트 패드의 상단부(702)에 형성되는 평탄화층을 제거하는 공정이 필요하다.
이하 도 8a~8c를 참조하여 평탄화층의 경화공정을 더 자세히 살펴본다.
도 8a는 단위화소 내의 제 1 음각패턴(630)과 제 2음각패턴(640) 및 패드부의 게이트 패드를 도시한다.
도 8a는 도 6f가 참조되는 평탄화층이 에싱된 후, 평탄화층이 제 1 음각패턴(630) 및 제 2 음각패턴(640)내에만 잔존하고 감광막 패턴(620)상에 투명전극물질(603)이 형성된 단계를 도시하고 있다.
한편, 게이트 패드상의 컨택홀(801)에는 투명전극물질(603)이 형성되고 그 위에 평탄화층(510)이 채워져 있다.
이어서, 도 8b를 참조하면, 노출되는 상기 투명전극물질층(603) 및 그 아래의 감광막 패턴(620)을 차례로 제거한다. 이 때 게이트패드 상의 감광막 패턴(620) 및 투명전극물질층(603)이 제거되어 게이트 패드의 상단부(702)가 형성된다.
그러나, 상기 게이트 패드 상단부(702)는 평탄화층(510)에 의해 가려져 있기 때문에 상기 게이트 패드 상단부(702)의 평탄화층(510)을 더 제거해야 한다.
그러므로 도 8b를 참조하면, 상기 제 1 음각패턴부(630) 및 제 2 음각패턴부(640)이 형성되는 화소영역을 선택적으로 오픈하고, 게이트패드가 형성되는 영역을 선택적으로 가린 다음, 자외선을 상기 화소영역에 선택적으로 조사하여 평탄화층(510)을 경화시킨다.
이어서, 경화되지 않은 패드부의 평탄화층을 선택적으로 제거한다.
그 결과, 도 8c에 도시된 바와 같이, 외부로 노출된 게이트 패드를 얻을 수 있다.
그러므로 상기 공정에 의해 단지 3개의 패턴 마스크만을 사용하여 횡전계 방식의 액정표시소자를 제조할 수 있어 공정을 크게 줄일 수 있다.
상기 실시 예는 회절마스크를 포함하는 3마스크를 적용하고 박막트랜지스터의 채널층으로 비정질 실리콘을 적용하는 경우의 횡정계 방식 액정표시소자의 제조공정을 설명하였으나, 종래의 5 마스크를 적용하여 액정표시소자를 제조하는 경우에도 적용할 수 있다. 즉 본 발명은 패시베이션층을 형성한 다음, 단 하나의 마스크를 적용하여 공통전극과 화소전극을 형성할 수 있는 것이므로 패시베이션층 형성 전의 박막트랜지스터를 형성하는 다양한 공정에 결합되어 액정표시소자의 제조공정을 줄일 수 있다.
특히, 비정질실리콘을 채널층으로 사용하는 5마스크 공정과 결합될 수 있으며, 폴리실리콘을 채널층으로 사용하는 폴리실리콘 액정표시소자 제조공정에 결합되어 전체 제조공정을 줄일 수 있다.
상기에서 설명한 바와 같이, 본 발명은 횡전계 방식의 액정표시소자의 제조공정에 사용되는 마스크 수를 줄임으로써 전체 제조공정을 획기적으로 줄일 수 있 어 수율 향상과, 제조비용의 절감 및 생산성을 확보할 수 있다.
또한 사용되는 마스크 수를 줄일 수 있어 생산 비용을 크게 절감할 수 있다.

Claims (19)

  1. 다수의 게이트라인 및 상기 게이트라인과 수직교차하는 다수의 데이터라인에 의해 정의되는 단위화소와;
    상기 단위화소마다 형성되는 공통전극라인과;
    상기 단위화소 내에 형성된 스토리지 라인과;
    상기 게이트라인과, 공통전극라인 및 스토리지 라인을 덮는 게이트절연층과;
    상기 단위화소마다 상기 게이트라인 및 데이터라인의 교차영역에 형성되며, 상기 게이트라인으로부터 분기하는 게이트전극과, 상기 데이터라인으로부터 분기하는 소스전극과, 상기 소스전극과 대응하며 연장되어 상기 스토리지 라인과 겹치는 드레인전극 및 상기 소스전극 및 드레인전극 사이에 형성되는 액티브층으로 이루어진 스위칭소자와;
    상기 드레인전극과 데이터라인을 덮는 패시베이션층과;
    상기 단위화소 내에 형성되며, 상기 공통전극라인을 노출시키는 적어도 하나의 제 1 음각패턴과;
    상기 단위화소 내에 형성되며, 상기 스위칭소자의 드레인전극을 노출시키는 적어도 하나의 제 2 음각패턴과;
    상기 제 1 음각패턴 내에 형성되는 공통전극과;
    상기 제 2 음각패턴 내에 형성되는 화소전극을 구비하는 것을 특징으로 하는 횡전계방식 액정표시소자.
  2. 제 1 항에 있어서, 상기 화소전극 및 공통전극은 서로 평행한 것을 특징으로 하는 횡전계 방식 액정표시소자.
  3. 제 1 항에 있어서, 상기 공통전극 및 화소전극은 상기 제 1 음각패턴 및 제 2 음각패턴에 형성되는 평탄화막에 의해 절연되는 것을 특징으로 하는 횡전계 방식 액정표시소자.
  4. 제 3 항에 있어서, 상기 평탄화막은 경화된 것을 특징으로 하는 횡전계 방식 액정표시소자.
  5. 제 1 항에 있어서, 상기 제 1 음각패턴 및 제 2 음각패턴은 서로 쌍을 이루며 대응되는 것을 특징으로 하는 횡전계 방식 액정표시소자.
  6. 제 1 항에 있어서, 상기 드레인전극은 상기 스토리지 라인 상에 상기 게이트절연층을 개재한 채 서로 겹치는 것을 특징으로 하는 횡전계 방식 액정표시소자.
  7. 제 1 항에 있어서, 상기 제 1 음각패턴 및 제 2 음각패턴은 상기 단위화소에 형성되는 게이트절연층과 패시베이션층이 절개되어 형성된 것을 특징으로 하는 횡전계 방식 액정표시소자.
  8. 제 1 항에 있어서, 상기 공통전극은 상기 제 1 음각패턴에 의해 노출되는 공통전극라인과 연결되는 것을 특징으로 하는 횡전계 방식 액정표시소자.
  9. 제 1 항에 있어서, 상기 화소전극은 상기 제 2 음각패턴에 의해 노출되는 드 레인 전극과 연결되는 것을 특징으로 하는 횡전계 방식 액정표시소자.
  10. 삭제
  11. 기판상에 게이트라인, 게이트전극, 공통전극라인 및 스토리지 라인을 형성하는 단계;
    상기 게이트라인, 게이트전극, 공통전극라인 및 스토리지 라인을 덮는 게이트절연층을 형성하는 단계;
    상기 게이트절연층상에 반도체층, 오믹 컨택층 및 도전층을 차례로 형성하는 단계;
    상기 반도체층, 오믹 컨택층 및 도전층을 식각하여 액티브층 및 소스/드레인 전극을 형성하는 단계;
    상기 소스 및 드레인 전극상에 패시베이션층을 형성하는 단계;
    상기 패시베이션 층상에 감광막 패턴을 형성하는 단계;
    상기 감광막 패턴을 마스크로 적용하고 상기 패시베이션층 및 게이트절연층을 식각하여 상기 공통전극라인을 노출시키는 제 1 음각패턴과, 상기 드레인 전극을 노출시키는 제 2 음각패턴을 형성하는 단계;
    상기 제 1 음각패턴 내에 공통전극과 상기 제 2 음각패턴 내에 화소전극을 형성하는 단계를 포함하는 것을 특징으로 하는 횡전계 방식 액정표시소자 제조방법.
  12. 제 11항에 있어서, 상기 제 1 음각패턴 내에 공통전극과 상기 제 2 음각패턴 내에 화소전극을 형성하는 단계는
    상기 감광막 패턴, 제 1 음각 패턴 및 제 2 음각패턴 상에 투명전극물질을 형성하는 단계;
    상기 투명전극물질상에 평탄화층을 형성하는 단계;
    상기 제 1 음각 패턴 및 제 2 음각 패턴에만 상기 평탄화층이 잔존하도록 상기 평탄화층을 제거하는 단계;
    상기 평탄화층의 제거로 노출되는 투명전극물질을 제거하는 단계;
    상기 감광막 패턴을 제거하는 단계;
    상기 제 1 음각 패턴 및 제 2 음각 패턴 내에 잔존하는 평탄화층을 경화하는 단계를 포함하는 것을 특징으로 하는 횡전계 방식 액정표시소자 제조방법.
  13. 제 11항에 있어서, 상기 반도체층, 오믹 컨택층 및 도전층을 식각하여 액티 브층 및 소스/드레인 전극을 형성하는 단계는
    상기 도전층상에 감광막을 형성하는 단계;
    상기 감광막을 회절마스크를 이용하여 회절노광하는 단계;
    상기 회절노광된 감광막 패턴을 이용하여 상기 도전층, 오믹컨택층 및 반도체층을 차례로 식각하는 단계;
    상기 회절노광된 감광막 패턴을 에싱하여 채널상부의 도전층을 노출시키는 단계;
    상기 에싱된 감광막 패턴을 마스크로 적용하여 상기 도전층 및 오믹 컨택층을 제거하여 채널층을 노출시키는 단계를 포함하는 것을 특징으로 하는 횡전계 방식 액정표시소자 제조방법.
  14. 제 12항에 있어서, 상기 평탄화층의 제거로 노출되는 투명전극물질을 제거하는 단계는
    상기 감광막 패턴과, 그 상부에 형성되는 투명전극물질을 리프트-오프(lift-off)방법에 의해 동시에 제거하는 것을 특징으로 하는 횡전계 방식 액정표시소자 제조방법.
  15. 제 12항 에 있어서, 상기 평탄화층을 경화하는 단계에서 화소영역내의 평탄화층만 경화하는 단계인 것을 특징으로 하는 횡전계 방식 액정표시소자 제조방법.
  16. 제 15항에 있어서, 상기 평탄화층이 경화된 화소영역외부의 평탄화층을 제거하여 패드부를 노출시키는 단계를 더 포함하는 것을 특징으로 하는 횡전계 방식 액정표시소자 제조방법.
  17. 제 11항에 있어서, 상기 드레인 전극은 상기 스토리지 라인과 겹치도록 형성되는 것을 특징으로 하는 횡전계 방식 액정표시소자 제조방법.
  18. 제 11항에 있어서, 상기 제 1 음각패턴 내에 공통전극과 상기 제 2 음각패턴 내에 화소전극을 형성하는 단계는
    상기 감광막 패턴을 제거하여 패시베이션층을 노출시키는 단계;
    상기 패시베이션층, 제 1 음각 패턴 및 제 2 음각패턴 상에 투명전극물질을 형성하는 단계;
    상기 투명전극물질상에 평탄화층을 형성하는 단계;
    상기 제 1 음각 패턴 및 제 2 음각 패턴에만 상기 평탄화층이 잔존하도록 상기 평탄화층을 제거하는 단계;
    상기 평탄화층의 제거로 노출되는 투명전극물질을 제거하는 단계;
    상기 제 1 음각 패턴 및 제 2 음각 패턴 내에 잔존하는 평탄화층을 경화하는 단계를 포함하는 것을 특징으로 하는 횡전계 방식 액정표시소자 제조방법.
  19. 제 11 항에 있어서, 상기 제 1 음각패턴 내에 공통전극과 상기 제 2 음각패 턴 내에 화소전극을 형성하는 단계는
    상기 감광막 패턴을 제거하는 단계;
    상기 패시베이션층과 제 1 음각패턴 및 제 2 음각패턴내에 투명전극물질층을 형성하는 단계;
    상기 투명전극물질층 상에 평탄화층을 형성하는 단계;
    상기 평탄화층을 제거하여 상기 제 1음각패턴 및 제 2 음각패턴에만 잔존하게 하는 단계;
    상기 투명전극물질층을 제거하는 단계 및
    상기 제 1 음각패턴 및 제 2 음각패턴내에 잔존하는 평탄화층을 경화시키는 단계를 포함하는 것을 특징으로 하는 횡전계 방식 액정표시소자 제조방법.
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Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101073204B1 (ko) * 2004-12-31 2011-10-12 엘지디스플레이 주식회사 액정 표시 장치 및 그 구동방법
KR100934823B1 (ko) * 2005-05-20 2009-12-31 엘지디스플레이 주식회사 횡전계 방식 액정표시소자 및 그 제조방법
KR101263196B1 (ko) * 2006-01-02 2013-05-10 삼성디스플레이 주식회사 표시 기판 및 이의 제조 방법
KR101226661B1 (ko) * 2006-01-26 2013-01-25 삼성디스플레이 주식회사 표시 기판의 제조 방법
KR100978263B1 (ko) * 2006-05-12 2010-08-26 엘지디스플레이 주식회사 액정표시장치 및 그 제조방법
KR101413275B1 (ko) * 2007-01-29 2014-06-30 삼성디스플레이 주식회사 액정 표시 패널 및 이의 제조 방법
KR101435527B1 (ko) 2007-07-25 2014-08-29 삼성디스플레이 주식회사 표시 장치
KR101404550B1 (ko) * 2008-04-01 2014-06-09 삼성디스플레이 주식회사 액정 표시 장치 및 그 제조 방법
KR101493128B1 (ko) * 2012-09-27 2015-02-23 엘지디스플레이 주식회사 액정표시패널 및 그 제조방법
CN103151359B (zh) * 2013-03-14 2015-11-11 京东方科技集团股份有限公司 一种显示装置、阵列基板及其制作方法
CN104952934B (zh) * 2015-06-25 2018-05-01 京东方科技集团股份有限公司 薄膜晶体管及制造方法、阵列基板、显示面板
CN105223751A (zh) * 2015-10-28 2016-01-06 四川大学 一种低电压高透过率的蓝相液晶显示器
GB201522296D0 (en) * 2015-12-17 2016-02-03 Mars Inc Food product to reduce body fat
CN107154409A (zh) * 2017-05-27 2017-09-12 京东方科技集团股份有限公司 一种薄膜晶体管及其制作方法、阵列基板、显示装置
CN112768405A (zh) * 2021-01-15 2021-05-07 信利（惠州）智能显示有限公司 一种薄膜晶体管阵列基板及其制作方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010063296A (ko) * 1999-12-22 2001-07-09 박종섭 인-플레인 스위칭 모드 액정표시장치 및 그의 제조방법

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6630977B1 (en) * 1999-05-20 2003-10-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device with capacitor formed around contact hole
KR100934823B1 (ko) * 2005-05-20 2009-12-31 엘지디스플레이 주식회사 횡전계 방식 액정표시소자 및 그 제조방법

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010063296A (ko) * 1999-12-22 2001-07-09 박종섭 인-플레인 스위칭 모드 액정표시장치 및 그의 제조방법

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