JP4477557B2 - 液晶表示装置及びその製造方法 - Google Patents

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Description

本発明は、表示素子に適用される液晶表示装置及びその製造方法に係り、特に工程の単純化を図ることができる液晶表示装置及びその製造方法に関する。
最近の情報化社会において、液晶表示装置は、電界を利用して誘電異方性を有する液晶の光透過率を調節することによって、画像を表示している。このため、液晶表示装置には、液晶セルマトリックスを通して画像を表示する液晶表示パネル(以下、「液晶パネル」という。)と、その液晶パネルを駆動する駆動回路とが備わる。
図１を参照すると、従来の液晶パネルは、液晶２４を挟んで接合されるカラーフィルタ基板１０と、薄膜トランジスタ基板２０とから構成される。
カラーフィルタ基板１０は、上部ガラス基板２上に順次形成されるブラックマトリックス４とカラーフィルタ６と共通電極８とを備える。ブラックマトリックス４は、上部ガラス基板２に対して、マトリックス状に形成される。このようなブラックマトリックス４は、上部ガラス基板２の領域を、カラーフィルタ６が形成される多数のセル領域に区分し、隣接するセル間の光干渉及び外部光の反射を防ぐ。カラーフィルタ６は、ブラックマトリックス４により区分されたセル領域で、赤(Ｒ)、緑(Ｇ)、青(Ｂ)に区分して形成され、赤色、緑色、青色の光のそれぞれを透過させる。共通電極８は、カラーフィルタ６上に全面塗布された透明導電層に、液晶２４の駆動時に基準となる共通電圧(Vcom)を供給する。また、さらに、カラーフィルタ６の平坦化のために、カラーフィルタ６と共通電極８との間には、オーバーコート層(図示せず)を形成することもある。
薄膜トランジスタ基板２０は、下部ガラス基板１２において、ゲートライン１４とデータライン１６との交差によって定義されたセル領域毎に形成される薄膜トランジスタ１８と画素電極２２とを備える。薄膜トランジスタ１８は、ゲートライン１４からのゲート信号に応じて、データライン１６からのデータ信号を画素電極２２に供給する。透明導電層で形成された画素電極２２は、薄膜トランジスタ１８からのデータ信号を供給され、液晶２４を駆動させる。
誘電異方性を有する液晶２４は、画素電極２２のデータ信号と、共通電極８の共通電圧(Vcom)とにより形成された電界に応じて回転し光透過率の調節を行うことで、階調を具現する。
また、さらに、液晶パネルは、カラーフィルタ基板１０と薄膜トランジスタ基板２０とのセルギャップを一定に維持するためのスペーサ(図示せず)を備える。
このような液晶パネルのカラーフィルタ基板１０及び薄膜トランジスタ基板２０は、多数のマスク工程により形成される。１つのマスク工程には、薄膜蒸着(コート)工程、洗浄工程、フォトリソグラフィー工程、エッチング工程、フォトレジスト剥離工程、検査工程などの多数の工程が含まれる。
特に、薄膜トランジスタ基板は、半導体工程を含む多数のマスク工程が必要となり、製造工程が複雑で、液晶パネルの製造コストを引き上げる重要原因となっている。これにより、薄膜トランジスタ基板は、マスク工程の数を減らす方向へ発展しつつある。
このような液晶パネルは、液晶を駆動させる電界の方向によって、垂直電界印加型と水平電界印加型とに大別できる。
垂直電界印加型液晶パネルは、上下部の基板に対向して配設された画素電極と共通電極との間に形成される垂直電界によって、TN(Twisted Nematic)モードの液晶を駆動させる。ところが、このような垂直電界印加型液晶パネルは、開口率が大きいという利点はあるが、視野角が９０°程度で狭いという短所がある。
水平電界印加型液晶パネルは、下部基板に並んで配設された画素電極と共通電極との間の水平電界によって、インプレーンスイッチ(以下、「IPS」という。；In Plane Switching)モードの液晶を駆動させる。ところが、このような水平電界印加型液晶パネルは、視野角が１６０°程度で広いという利点はあるが、開口率及び透過率が低いという短所がある。
最近、水平電界印加型液晶パネルの短所を解決するために、フリンジフィールドにより動作されるフリンジフィールドスイッチング(以下、「FFS」という。；Fringe Field Switching)タイプの液晶パネルが提案されている。FFSタイプの液晶パネルは、各画素領域において、絶縁膜を挟んだ共通電極と画素電極とを備え、フリンジフィールドにより、上下部の基板間に封入された液晶分子を各画素領域で動作させることによって、開口率及び透過率を向上させる。
ところが、FFSタイプの液晶パネルの薄膜トランジスタ基板においても、半導体工程を含む多数のマスク工程が必要となるため、製造工程が複雑であるという問題点があった。
従って、本発明は、関連技術の限界及び短所による一つ以上の問題点を実質的に明らかにするＦＦＳタイプの薄膜トランジスタ基板及びその製造方法と、それを用いた液晶パネル及びその製造方法に関するものである。本発明は、必要となるマスク工程の数を減少させることができる構造及び製造工程を提供することによって達成される。
本発明は、ＦＦＳタイプの液晶表示装置の製造コストを減少させることにその目的がある
本発明の他の目的は、ＦＦＳタイプの液晶表示装置の製造時間を短縮させることにある。
本発明の他の特徴及び利点は後で説明するが、部分的には前述から明らかになるか、又は本発明の実施形態から学習される。本発明の目的及び他の利点は、添付の図面以外に、記載された説明及び本発明の請求範囲に示唆された構造によって実現及び達成される。
実施され、幅広く説明されるように、本発明の目的による上記及び他の利点を達成するために、本発明に係る液晶表示装置は、第１基板及び第２基板と、第１基板上のゲートラインと、第１基板上の共通ラインと、第１基板上に配設され、共通ラインと接続する共通電極と、ゲートラインと、共通ライン及び共通電極上のゲート絶縁膜と、ゲート絶縁膜上に配設され、ゲートラインと交差するデータラインと、ゲートラインと接続するゲート電極と、データラインと接続するソース電極と、ドレイン電極及びソース電極とドレイン電極との間にチャネルを形成する半導体層を備える薄膜トランジスタと、ドレイン電極と接続し、画素電極の一部と重畳する画素電極と、を含む。
本発明の他の形態として、本発明に係る液晶表示装置の製造方法は、第１基板及び第２基板を提供する工程と、第１マスクを用いて、ゲートラインと、このゲートラインと接続するゲート電極と、ゲートラインと並んでいる共通ラインと、この共通ラインと接続する共通電極とを第１基板上に形成する工程と、第２マスクを用いて、ゲート絶縁膜及び半導体層を貫通する画素ホールを備える半導体層を形成し、画素ホールに共通電極と重畳する画素電極を形成する工程と、第３マスクを用いて、ゲートラインと交差するデータラインを含むソース及びドレイン金属パターンと、データラインと接続するソース電極と、画素電極と接続するドレイン電極と、ソース電極とドレイン電極との間にチャネルを形成する工程と、を含む。
前述の一般的な説明及び以下の詳細な説明は、ただ、実験及び説明をするためのものであり、請求の範囲に記載したような本発明の他の説明を提供しようと意図されたものである。
前述のように、本発明に係るＦＦＳタイプの薄膜トランジスタ基板及びその製造方法は、第１部分透過マスクを利用して、単層構造の共通電極を複層構造の他の第１マスクパターン群と共に形成する。
また、本発明に係るＦＦＳタイプの薄膜トランジスタ基板及びその製造方法は、第２部分透過マスクを利用した一つのマスク工程により、半導体層及びゲート絶縁膜を同時にパターニングして互いに深さの異なる多数のホールを形成し、このマスク工程で利用されたフォトレジストパターンのリフト-オフ工程により、多数のホール内に透明導電パターンを形成する。
なお、本発明に係るＦＦＳタイプの薄膜トランジスタ基板及びその製造方法は、第３部分透過マスクを利用して、ゲート絶縁膜と同様にパターニングされた半導体層を、ソース及びドレイン金属パターンの形成の際に、再度パターニングすることで露出部分を除去し、ソース電極及びドレイン電極の間の活性層を露出させることで薄膜トランジスタのチャネルを形成する。これによって、半導体層は、薄膜トランジスタのチャネルと、ソース及びドレイン金属パターンとゲート絶縁膜との重畳部のみに存在することとなる。
また、本発明に係るＦＦＳタイプの薄膜トランジスタ基板及びその製造方法と、それを利用した液晶パネル及びその製造方法は、パッド領域がオープンにされた保護膜の印刷方法、第４マスク工程、配向膜をマスクにするエッチング工程、カラーフィルタ基板をマスクにするエッチング工程などにより、さらに形成される。
これによって、本発明に係るＦＦＳタイプの薄膜トランジスタ基板の製造方法は、マスク工程の数を３または４として工程を単純化させることによって、材料費及び設備投資費などを節減すると共に歩留りを向上させることができる。
以下、添付した図面の図２〜図１８ｂに基づき、本発明の望ましい実施形態を詳細に説明する。
図２は、本発明の第１実施形態におけるＦＦＳタイプの薄膜トランジスタ基板を示す平面図であり、図３ａ〜図３ｃは、それぞれ図２に示されているＦＦＳタイプの薄膜トランジスタ基板をII-II'、III-III'、IV-IV'線に沿って切断した断面図を示している。
図２及び図３ａ〜図３ｃに示されているＦＦＳタイプの薄膜トランジスタ基板は、下部基板１４２上に、ゲート絶縁膜１４４を挟んで交差して形成されるゲートライン１０２及びデータライン１０４と、その交差部と接続する薄膜トランジスタ１０６と、その交差構造により設けられた画素領域に形成され、薄膜トランジスタ１０６と接続する画素電極１１８と、画素領域において、画素電極１１８とフリンジフィールドとを形成するように配設される共通電極１２２と、共通電極１２２と接続する共通ライン１２０とを備える。また、薄膜トランジスタ基板は、ゲートライン１０２と接続するゲートパッド１２６と、データライン１０４と接続するデータパッド１３４とをさらに備える。
ゲートライン１０２はゲートドライバー(図示せず)からのスキャン信号を、データライン１０４はデータドライバー(図示せず)からのビデオ信号を供給する。このようなゲートライン１０２及びデータライン１０４は、ゲート絶縁膜１４４を挟んで交差し、各画素領域を定義する。
ゲートライン１０２は、基板１４２上に透明導電層を含む少なくとも二重層以上の複層構造で形成される。例えば、透明導電層を用いた第１導電層１０１と、不透明な金属を用いた第２導電層１０３とが積み重ねられた複層構造で形成される。第1導電層１０１としては、ＩＴＯ、ＴＯ、ＩＺＯ、ＩＴＺＯなどが、第２導電層１０３としては、Ｃｕ、Ｍｏ、Ａ１、Ｃｕ合金、Ｍｏ合金、 Ａ１合金などが利用される。ゲートライン１０２は、第２導電層１０３のみにより形成されることもある。
薄膜トランジスタ１０６は、ゲートライン１０２に供給されるスキャン信号に応じて、データライン１０４に供給される画素信号が画素電極１１８に充電されることによって維持される。そのため、薄膜トランジスタ１０６は、ゲートライン１０２に含まれるゲート電極と、 データライン１０４と接続するソース電極１１０と、ソース電極１１０と対向し、画素電極１１８と接続するドレイン電極１１２と、ゲート絶縁膜１４４を挟んでゲートライン１０２と重畳し、ソース電極１１０とドレイン電極１１２との間にチャネルを形成する活性層１１４と、ソース電極１１０及びドレイン電極１１２とのオーミック接触のために、チャネルを除いた活性層１１４上に形成されるオーミック接触層１１６とを備える。
ここで、活性層１１４及びオーミック接触層１１６を含む半導体層１１５は、データライン１０４に沿って重畳することとなる。
共通ライン１２０及び共通電極１２２は、液晶駆動のための基準電圧、即ち、共通電圧を各画素に供給する。
そのために、共通ライン１２０は、表示領域において、ゲートライン１０２と並んで形成される内部共通ライン１２０Ａと、非表示領域において、内部共通ライン１２０Ａと共通接続する外部共通ライン１２０Ｂとを備える。このような共通ライン１２０は、ゲートライン１０２のように、第１導電性１０１及び第２導電層１０３が積み重ねられた構造で形成される。共通ライン１２０は、第２導電層１０３のみにより形成されることもある。
板状の共通電極１２２は、各画素領域に形成され、内部共通ライン１２０Ａと接続する。具体的に、共通電極１２２は、内部共通ライン１２０Ａの第１導電層１０１から各画素領域に伸張され、板状に形成される。言い換えれば、共通電極１２２は、共通ライン１２０の第１導電層１０１と一体化した透明導電層で形成される。
画素電極１１８は、各画素領域において、ゲート絶縁膜１４４を挟んで共通電極１２２と重畳してフリンジフィールドを形成する。また、画素電極１１８は、ゲート絶縁膜１４４上に形成されて露出されており、半導体層１１５との重畳部から突出したドレイン電極１１２と接続する。この場合、ドレイン電極１１２と画素電極１１８との重畳部には、半導体層１１５が存在しない。また、画素電極１１８は、共通ライン１２０Ａとも重畳して形成される。具体的に、画素電極１１８は、ゲートライン１０２と並んで形成される第１水平部１１８Ａと、共通ライン１２０Ａと重畳する第２水平部１１８Ｂと、第１水平部１１８Ａ及び第２水平部１１８Ｂの間を接続する多数の垂直部１１８Ｃとを備える。このような画素電極１１８は、薄膜トランジスタ１０６を通じてビデオ信号が供給されると、共通電圧が供給された板状の共通電極１２２と共にフリンジフィールドを形成する。これによって、薄膜トランジスタ基板とカラーフィルタ基板との間で、水平方向に配列された液晶分子が誘電異方性により回転され、この液晶分子の回転程度によって画素領域を透過する光透過率が変わり、階調が具現される。
また、共通電極１２２と画素電極１１８との重畳部には、画素電極１１８に供給されるビデオ信号を安定的に保持させるストレージキャパシタが形成される。
ゲートライン１０２は、ゲートパッド１２６を通してゲートドライバーからのスキャン信号を供給する。ゲートパッド１２６は、ゲートライン１０２から延長されるゲートパッド下部電極１２８と、ゲート絶縁膜１４４を貫通する第１コンタクトホール１３０内に形成され、ゲートパッド下部電極１２８と接続するゲートパッド上部電極１３２とから構成される。ここで、ゲートパッド上部電極１３２は、画素電極１１８と共に透明導電層で形成され、第１コンタクトホール１３０を取り囲むゲート絶縁膜１４４のエッジ部と境界をなす。
共通ライン１２０は、共通パッド１６０を通して共通電圧発生部からの共通電圧を供給する。共通パッド１６０は、ゲートパッド１２６と同様の垂直構造を有する。言い換えれば、共通パッド１６０は、共通ライン１２０から延長される共通パッド下部電極１６２と、ゲート絶縁膜１４４を貫通する第２コンタクトホール１６４内に形成され、共通パッド下部電極１６２と接続する共通パッド上部電極１６６とから構成される。ここで、 共通パッド上部電極１６６は、画素電極１１８と共に透明導電層で形成され、第２コンタクトホール１６４を取り囲むゲート絶縁膜１４４のエッジ部と境界をなす。
データライン１０４は、データパッド１３４を通してデータドライバーからの画素信号を供給する。図３ｃに示したように、データパッド１３４は、ゲート絶縁膜１４４を貫通する第３コンタクトホール１３８内に、ゲートパッド上部電極１３２と共に透明導電層で形成される。続いて、データパッド１３４が形成された第３コンタクトホール１３８が、データライン１０４の一部分と重畳するように伸張される。これによって、データライン１０４が半導体層１１５との重畳部から第３コンタクトホール１３８内に突出し、データパッド１３４の伸張部と接続することとなる。これとは異なる場合であるが、図３ｄに示したように、データパッド１３４は、ゲート絶縁膜１４４上に透明導電層で形成され、データライン１０４と重畳するように伸張される。これによって、データライン１０４が半導体層１１５との重畳部からデータパッド１３４の伸張部上に突出し接続することとなる。
ここで、データライン１０４は、保護膜がないことにより外部に露出される。このようなデータライン１０４が、外部に露出し酸化することを防ぐために、図４に示しているように、データパッド１３４の伸張部とデータライン１０４の接続部とをシール材３２０により 密封させた領域内に位置させる。これにより、 密封領域に位置したデータライン１０４は、その上に塗布される下部配向膜３１２により保護される。
図４を参照すると、下部配向膜３１２が塗布された薄膜トランジスタ基板と、上部配向膜３１０が塗布されたカラーフィルタ基板３００とは、シール材３２０により封着され、シール材３２０により封着された両基板間のセルギャップは液晶により満たされる。上部配向膜３１０、下部配向膜３１２は、有機絶縁物質で両基板の画像表示領域にそれぞれ塗布される。シール材３２０は、接着力を高めるために、上部配向膜３１０、下部配向膜３１２と接触しないように離隔して塗布される。これによって、薄膜トランジスタ基板に形成されたデータライン１０４は、ソース電極１１０及びドレイン電極１１２と共にシール材３２０により密封される領域に位置することによって、その上に塗布される下部配向膜３１２だけではなく、密封領域に満たされる液晶によっても十分保護される。
このように、本発明に係る薄膜トランジスタ基板において、画素電極１１８と、ゲートパッド上部電極１３２と、共通パッド上部電極１６６と、データパッド１４０とを含む透明導電パターンは、ゲート絶縁膜１４４を貫通するコンタクトホール１３０、１３８、１６４の形成の際に用いられるフォトレジストパターンのリフト-オフ工程により形成される。これによって、透明導電パターンは、ゲート絶縁膜１４４上に形成されるか、または該当するコンタクトホール内にゲート絶縁膜１４４と境界をなして形成される。
また、半導体層１１５は、ゲート絶縁膜１４４と同様にパターニングされた後、データライン１０４と、ソース電極１１０と、ドレイン電極１１２とを含むソース及びドレイン金属パターンの形成の際に露出部分が除去される。また、ソース及びドレイン金属パターンの形成の際に活性層１１４が露出され、薄膜トランジスタ１０６のチャネルが形成される。これによって、半導体層１１５は、ソース電極１１０及びドレイン電極１１２間のチャンネル部と、ソース及びドレイン金属パターンとゲート絶縁膜１４４との重畳部のうち透明導電パターンが存在しない部分のみに形成される構造となる。これは、透明導電パターンが半導体層１１５の除去された部分に形成されるためである。また、露出した活性層１１４の表面層１２４をプラズマで表面処理することによって、チャネル部の活性層１１４は、ＳｉＯ２により酸化した表面層１２４によって保護されることとなる。
このような本発明の第１実施形態におけるＦＦＳタイプの薄膜トランジスタ基板は、下記のような３つのマスク工程により形成される。
図５ａ及び図５ｂ〜図５ｄは、本発明の実施形態におけるＦＦＳタイプの薄膜トランジスタ基板の製造方法のうち第１マスク工程を説明するための平面図及び断面図であり、図６ａ〜図６ｉは、第１マスク工程を具体的に説明するための断面図である。
図５ａ及び図５ｂ〜図５ｄに示したように、第１マスク工程により、下部基板１４２上に、ゲートライン１０２と、ゲートパッド下部電極１２６と、共通ライン１２０と、共通電極１２２と、共通パッド下部電極１４２とを含む第１マスクパターン群が形成される。ここで、共通電極１２２を除いた第１マスクパターン群は、少なくとも２つの導電層が積み重ねられた複層構造で形成されるが、説明の便宜上、以下では第１導電層１０１及び第２導電層１０３が積み重ねられた構造のみを説明する。
共通電極１２２は、透明導電層である第１導電層１０１の単層構造で形成される。このように、複層構造及び単層構造を有する第１マスクパターン群は、回折露光マスクまたはハーフトーンマスクなどのような部分透過マスクを用いる一つのマスク工程により形成される。
図６ａ〜図６ｃを参照すると、下部基板１４２上に、スパッタ法などの蒸着方法により、第1導電層１０１及び第２導電層１０３が積み重ねられる。第１導電層１０１としては、ＩＴＯ、ＴＯ、ＩＺＯ、ＩＴＺＯなどの透明導電物質が、第２導電層１０３としては、Ｍｏ、Ｔｉ、Ｃｕ、ＡｌＮｄ、Ａｌ、Ｃｒ、Ｍｏ合金、Ｃｕ合金、Ａｌ合金などの金属物質が、単層構造で利用され、またはＡｌ/Ｃｒ、Ａｌ/Ｍｏ、Ａｌ(Ｎｄ)/Ａｌ、Ａｌ(Ｎｄ)/Ｃｒ、Ｍｏ/Ａｌ(Ｎｄ)/Ｍｏ、Ｃｕ/Ｍｏ、Ｔｉ/Ａｌ(Ｎｄ)/Ｔｉ、Ｍｏ/Ａｌ、Ｍｏ/Ｔｉ/Ａｌ(Ｎｄ)、Ｃｕ合金/Ｍｏ、Ｃｕ合金/Ａｌ、Ｃｕ合金/Ｍｏ合金、Ｃｕ合金/Ａｌ合金、Ａｌ/Ｍｏ合金、Ｍｏ合金/Ａｌ、Ａｌ合金/Ｍｏ合金、Ｍｏ合金/Ａｌ合金、Ｍｏ/Ａｌ合金、Ｃｕ/Ｍｏ合金、Ｃｕ/Ｍｏ(Ｔｉ)などの二重層以上の積層構造で利用される。
次に、部分透過マスクを用いるフォトリソグラフィー工程により、互いに異なる厚さを有する第１Ａフォトレジストパターン２２０Ａ及び第１Ｂフォトレジストパターン２２０Ｂを含む第１フォトレジストパターン２２０が形成される。部分透過マスクは、紫外線を遮蔽する遮蔽部と、スリットパターンを用いて紫外線を回折させるか、位相シフト物質を用いて紫外線の一部を透過させる部分透過部と、紫外線の全部を透過させるフル透過部とを備える。このような部分透過マスクを用いるフォトリソグラフィー工程により、互い異なる厚さを有する第１Ａフォトレジストパターン２２０Ａ及び第１Ｂフォトレジストパターン２２０Ｂと、開口部を有する第１フォトレジストパターン２２０とが形成される。この時、相対的に厚い第１Ａフォトレジストパターン２２０Ａは、部分透過マスクの遮蔽部と重畳した遮蔽領域(Ｐ１)に、第１Ａフォトレジストパターン２２０Ａよりも薄い第１Ｂフォトレジストパターン２２０Ｂは、部分透過部と重畳した部分露光領域(Ｐ２)に、開口部はフル透過部と重畳したフル露光領域(Ｐ３)に形成される。
また、第１フォトレジストパターン２２０をマスクに用いたエッチング工程により、第１導電層１０１及び第２導電層１０３の露出部分がエッチングされることによって、二重構造のゲートライン１０２と、ゲートパッド下部電極１２６と、共通ライン１２０と、共通電極１２２と、共通パッド下部電極１４２とを含む第１マスクパターン群が形成される。
図６ｄ〜図６ｆを参照すると、酸素(Ｏ２)プラズマを用いるアッシング工程により、第１Ａフォトレジストパターン２２０Ａの厚さは薄くなり、第１Ｂフォトレジストパターン２２０Ｂは除去される。また、アッシングされた第１Ａフォトレジストパターン２２０Ａをマスクに用いるエッチング工程により、共通電極１２２上の第２導電層１０３が除去される。この時、アッシングされた第１Ａフォトレジストパターン２２０Ａに沿って、パターニングされた第２導電層１０３の両側部が再度エッチングされることによって、第１マスクパターン群の第１導電層１０１及び第２導電層１０３は、階段状に一定の段差を有することとなる。これにより、第１導電層１０１及び第２導電層１０３の側面部が急傾斜になる場合、その上で発生し得るゲート絶縁膜１５２のステップカバレージの不良を防止することができる。
図６ｇ〜図６ｉを参照すると、図６ｄ〜図６ｆにおいて、第１マスクパターン群の上に残存する第1Ａフォトレジストパターン２２０Ａが、ストリップ工程により除去される。
図７ａ及び図７ｂ〜図７ｄは、本発明の実施形態における水平電界薄膜トランジスタ基板の製造方法のうち第２マスク工程を説明するための平面図及び断面図であり、図８ａ〜図８ｌは、第２マスク工程を具体的に説明するための断面図である。
図７ａ及び図７ｂ〜図７ｄに示したように、第１マスクパターン群が形成された下部基板１４２上に、ゲート絶縁膜１４４と、活性層１１４及びオーミック接触層１１６とを含む半導体層１１５が積み重ねられ、第２マスク工程により、半導体層１１５を貫通する画素ホール１７０と、ゲート絶縁膜１４４まで貫通する第１コンタクトホール１３０、第２コンタクトホール１６４、第３コンタクトホール１３８とが形成され、画素電極１１８と、ゲートパッド上部電極１３２及び共通パッド上部電極１６６と、データパッド１３４とを含む透明導電パターンが、該当するホール内に形成される。ここで、 深さの異なる画素ホール１７０と、第１コンタクトホール１３０、第２コンタクトホール１６４、第３コンタクトホール１３８とは、回折露光マスクまたはハーフトーンマスクなどの部分透過マスクを用いる一つのマスク工程により形成される。
図８ａ〜図８ｃを参照すると、第１マスクパターン群が形成された下部基板１４２上に、ＰＥＣＶＤなどの蒸着方法により、ゲート絶縁膜１４４と、活性層１１４及びオーミック接触層１１６とを含む半導体層１１５が、順次積み重ねられる。ここで、ゲート絶縁膜１４４としては、シリコン酸化物(ＳｉＯｘ)、シリコン窒化物(ＳｉＮｘ)などの無機絶縁物質が、活性層１１４及びオーミック接触層１１６としては、非晶質シリコンと、不純物(ｎ＋またはｐ＋)をドープした非晶質シリコンが、それぞれ利用される。
次いで、部分透過マスクを用いるフォトリソグラフィー工程により、オーミック接触層１１６上に、互いに異なる厚さを有する第２Ａフォトレジストパターン２００Ａ及び第２Ｂフォトレジストパターン２００Ｂを含む第２フォトレジストパターン２００が形成される。部分透過マスクは、紫外線を遮蔽する遮蔽部と、スリットパターンを用いて紫外線を回折させるか、位相シフト物質を用いて紫外線の一部を透過させる部分透過部と、紫外線の全部を透過させるフル透過部とを備える。このような部分透過マスクを用いるフォトリソグラフィー工程により、互いに異なる厚さの第２Ａフォトレジストパターン２００Ａ及び第２Ｂフォトレジストパターン２００Ｂと、開口部を有する第２フォトレジストパターン２００とが形成される。この時、相対的に厚い第２Ａフォトレジストパターン２００Ａは、部分透過マスクの遮蔽部と重畳する遮蔽領域(Ｐ１)に、第２Ａフォトレジストパターン２００Ａよりも薄い第２Ｂフォトレジストパターン２００Ｂは、部分透過部と重畳する部分露光領域(Ｐ２)に、開口部はフル透過部と重畳するフル露光領域(Ｐ３)に形成される。
図８ｄ〜図８ｆを参照すると、第２フォトレジストパターン２００を用いるエッチング工程により、半導体層１１５を貫通する画素ホール１７０と、ゲート絶縁膜１４４まで貫通する第１コンタクトホール１３０、第２コンタクトホール１６４、第３コンタクトホール１３８とが形成される。
例えば、ドライエッチング工程により、第２フォトレジストパターン２００を通じて露出した半導体層１１５及びゲート絶縁膜１４４がエッチングされることによって、第１コンタクトホール１３０、第２コンタクトホール１６４、第３コンタクトホール１３８が形成される。この時、ドライエッチング工程により、第２フォトレジストパターン２００がアッシングされ、第２Ａフォトレジストパターン２００Ａが薄くなり、第２Ｂフォトレジストパターン２００Ｂはその下の半導体パターン１１５ と共に除去されることになり、画素ホール１７０が形成される。特に、等方性ドライエッチング方法により、半導体パターン１１５及びゲート絶縁膜１４４が、アッシングされた第２Ａフォトレジストパターン２００Ａよりもオーバーエッチングされる。これにより、画素ホール１７０と第１コンタクトホール１３０、第２コンタクトホール１６４、第３コンタクトホール１３８とのエッジ部は、アッシングされた第２Ａフォトレジストパターン２００Ａのエッジ部よりも内側に位置することとなる。
これとは異なって、第２フォトレジストパターン２００を用いるドライエッチング工程により、第１コンタクトホール１３０、第２コンタクトホール１６４、第３コンタクトホール１３８を形成した後、アッシング工程により、第２Ａフォトレジストパターン２００Ａの厚さを薄くし、且つ第２Ｂフォトレジストパターン２００Ｂを除去する。次いで、アッシングされた第２Ａフォトレジストパターン２００Ａを用いるウェットエッチング工程により、半導体層１１５を貫通する画素ホール１７０を形成する。この時、半導体層１１５のエッチングレートがゲート絶縁膜１４４のエッチングレートよりも大きいことから、半導体層１１５は、アッシングされた第２Ａフォトレジストパターン２００Ａよりもオーバーエッチングされる。
これにより、画素ホール１７０は共通電極１２２上に重畳したゲート絶縁膜１４４を露出させ、第３コンタクトホール１３８は基板１４２を露出させ、第１コンタクトホール１３０及び第２コンタクトホール１６４は、ゲートパッド下部電極１２８及び共通パッド下部電極１６６のそれぞれと共に、その周辺の基板１４２を露出させる。ここで、第１コンタクトホール１３０及び第２コンタクトホール１６４は、ゲートパッド下部電極１２８及び共通パッド下部電極１６６のみを露出させるように、形成されることもある。一方、第３コンタクトホール１３８を、画素ホール１７０のように、部分露光で形成する場合、第３コンタクトホール１３８は、半導体層１１５を貫通してゲート絶縁膜１４４を露出させる構造で形成されることも可能である。
図８ｇ〜図８ｉを参照すると、第２Ａフォトレジストパターン２００Ａが形成された基板１４２上に、透明導電層１１７がスパッタ法などのような蒸着方法により、全面形成される。透明導電膜１１７としては、ＩＴＯ、ＴＯ、ＩＺＯ、ＩＴＺＯなどが利用される。これにより、画素ホール１７０内には画素電極１１８が、第１コンタクトホール１３０及び第２コンタクトホール１６４内にはゲートパッド上部電極１３２及び共通パッド上部電極１６６のそれぞれが、第３コンタクトホール１３８内にはデータパッド１３４が形成される。このような透明導電パターンは、画素ホール１７０と第１コンタクトホール１３０、第２コンタクトホール１６４、第３コンタクトホール１３８のエッジ部と第２Ａフォトレジストパターン２００Ａのエッジ部との離隔距離によって、第２Ａフォトレジストパターン２００Ａの上に蒸着された透明導電膜１１７に対してオープンにされる構造を有する。また、画素電極１１８は、画素ホール１７０を取り囲む半導体層１１５と接触し、または離隔され、画素ホール１７０内に形成される。このような画素電極１１８は、共通電極１２２及び共通ライン１２０Ａとゲート絶縁膜１４４を挟んで重畳する。ゲートパッド上部電極１３２及び共通パッド上部電極１６６とデータパッド１３４とは、第１コンタクトホール１３０、第２コンタクトホール１６４、第３コンタクトホール１３８内に形成され、ゲート絶縁膜１４４と境界をなす。ここで、第３コンタクトホール１３８が、部分露光で、半導体層１１５のみを貫通するように形成された場合には、データパッド１３４が、ゲート絶縁膜１４４上に半導体層１１５と接触し、または離隔されて形成される。これにより、透明導電膜１１７が塗布された第２Ａフォトレジストパターン２００Ａを除去するリフト-オフ工程において、第２Ａフォトレジストパターン２００Ａとオーミック接触層１１６との間へのストリッパーの浸透が容易となり、リフト-オフの効率が向上する。
図８ｊ〜図８ｌを参照すると、リフト-オフ工程により、透明導電１１７が塗布された第２Ａフォトレジストパターン２００Ａが除去される。
図９ａ及び図９ｂ〜図９ｄは、本発明の実施形態における水平電界薄膜トランジスタ基板の製造方法のうち第３マスク工程を説明するための平面図及び断面図であり、図１０ａ図１０ｌは、第３マスク工程を具体的に説明するための断面図である。
図９ａ及び図９ｂ〜図９ｄに示したように、半導体層１１５及び透明導電パターンが形成された下部基板１４２上に、第３マスク工程により、データライン１０４と、ソース電極１１０と、ドレイン電極１１２とを含むソース及びドレイン金属パターンが形成される。次に、ソース及びドレイン金属パターンと重畳していない半導体層１１５が除去され、ソース電極１１０及びドレイン電極１１２の間の活性層１１４が露出し、薄膜トランジスタ１０６のチャンネルが形成される。このようなソース及びドレイン金属パターンと薄膜トランジスタ１０６のチャネルとは、回折露光マスクまたはハーフトーンマスクなどの部分透過マスクを用いる一つのマスク工程により形成される。
図１０ａ〜図１０ｃを参照すると、半導体層１１５及び透明導電パターンが形成された下部基板１４２上に、ソース及びドレイン金属層が、スパッタ法などの蒸着方法により形成される。ソース及びドレイン金属層としては、Ｍｏ、Ｔｉ、Ｃｕ、ＡｌＮｄ、Ａｌ、Ｃｒ、ＭＯ合金、Ｃｕ合金、Ａｌ合金などの金属物質が単層構造で利用され、または、Ａｌ/Ｃｒ、Ａｌ/Ｍｏ、Ａｌ(Ｎｄ)/Ａｌ、Ａｌ(Ｎｄ)/Ｃｒ、Ｍｏ/Ａｌ(Ｎｄ)/Ｍｏ、Ｃｕ/Ｍｏ、Ｔｉ/Ａｌ(Ｎｄ)/Ｔｉ、Ｍｏ/Ａｌ、Ｍｏ/Ｔｉ/Ａｌ(Ｎｄ)、Ｃｕ合金/Ｍｏ、Ｃｕ合金/Ａｌ、Ｃｕ合金/Ｍｏ合金、Ｃｕ合金/Ａｌ合金、Ａｌ/Ｍｏ合金、Ｍｏ合金/Ａｌ、Ａｌ合金/Ｍｏ合金、Ｍｏ合金/Ａｌ合金、Ｍｏ/Ａｌ合金、Ｃｕ/Ｍｏ合金、Ｃｕ/Ｍｏ(Ｔｉ)などの二重層以上が積み重ねられた構造で利用される。
続いて、部分透過マスクを用いるフォトリソグラフィー工程により、ソース及びドレイン金属層の上に、互いに異なる厚さを有する第３Ａフォトレジストパターン２１０Ａ及び第３Ｂフォトレジストパターン２１０Ｂを含む第３フォトレジストパターン２１０が形成される。部分透過マスクは、紫外線を遮蔽する遮蔽部と、スリットパターンを用いて紫外線を回折させるか、位相シフト物質を用いて紫外線の一部を透過させる部分透過部と、紫外線の全部を透過させるフル透過部とを備える。このような部分透過マスクを用いるフォトリソグラフィー工程により、互い異なる厚さの第３Ａフォトレジストパターン２１０Ａ及び第３Ｂフォトレジストパターン２１０Ｂと、開口部を有する第３フォトレジストパターン２１０が形成される。この時、相対的に厚い第３Ａフォトレジストパターン２１０Ａは部分透過マスクの遮蔽部と重畳した遮蔽領域(Ｐ１)に、第３Ａフォトレジストパターン２１０Ａよりも薄い第３Ｂフォトレジストパターン２１０Ｂは部分透過部と重畳した部分露光領域(Ｐ２)に、即ち、チャネルが形成される領域に、開口部はフル透過部と重畳したフル露光領域(Ｐ３)に形成される。
続いて、第３フォトレジストパターン２１０を用いるエッチング工程により、ソース及びドレイン金属層がパターニングされ、データライン１０４と、ソース電極１１０と一体化したドレイン電極１１２とを含むソース及びドレイン金属パターンが形成される。例えば、ソース及びドレイン金属層がウェットエッチング工程によりパターニングされることによって、ソース及びドレイン金属パターンは、第３フォトレジストパターン２１０よりオーバーエッチングされる構造を有することとなる。このようなソース及びドレイン金属パターンのうちドレイン電極１１２は、半導体層１１５との重畳部から突入して画素電極１１８と接続する。データライン１０４は、第３コンタクトホール１３８内に形成されたデータパッド１３４と重畳して接続される。
図１０ｄ〜図１０ｆを参照すると、第３フォトレジストパターン２１０を通じて露出した導体層１１５がエッチングされることによって、半導体層１１５は第３フォトレジストパターン２１０と重畳する部分のみに存在することとなる。例えば、第３フォトレジストパターン２１０をマスクに用いることによって、直進性を持つドライエッチング工程により露出した半導体層１１５がエッチングされる。これにより、半導体層１１５は、ソース及びドレイン金属パターンの形成時に用いられた第３フォトレジストパターン２１０との重畳部のみに存在することとなり、ソース及びドレイン金属パターンと重畳し、半導体層１１５のエッジ部がソース及びドレイン金属パターンのエッジ部よりも突出した構造を有することとなる。その結果、ソース及びドレイン金属パターンと半導体層１１５とは、階段状に段差を有することとなる。
図１０ｇ〜図１０ｉを参照すると、酸素(Ｏ２)プラズマを用いるアッシング工程により、第３Ａフォトレジストパターン２１０Ａの厚さは薄くなり、第３Ｂフォトレジストパターン２１０Ｂは除去される。このようなアッシング工程は、露出した半導体層１１５をエッチングするドライエッチング工程と統合し、同じチャンバー内で行うことも可能である。次に、アッシングされた第３Ａフォトレジストパターン２１０Ａを用いるエッチング工程により露出したソース及びドレイン金属パターン及びオーミック接触層１１６が除去される。これにより、ソース電極１１０及びドレイン電極１１２が分離され、その間で、活性層１１４が露出したチャネルを有する薄膜トランジスタ１０６が完成される。
また、酸素(Ｏ２)プラズマを用いる表面処理工程により露出した活性層１１４の表面が、ＳｉＯ２により酸化される。これにより、薄膜トランジスタ１０６のチャネルを形成する活性層１１４は、ＳｉＯ２により酸化された表面層１２４により保護される。
図１０ｊ〜図１０ｌを参照すると、第３Ａフォトレジストパターン２１０Ａは、ストリップ工程により除去される。
このように、本発明の実施形態におけるＦＦＳタイプの薄膜トランジスタ基板の製造方法は、マスク工程の数を３つに減らすことができる。
図１１は、本発明の第２実施形態におけるＦＦＳタイプの薄膜トランジスタ基板を部分的に示す平面図であり、図１２ａ〜図１２ｃは、それぞれ図１１に示されている薄膜トランジスタ基板をII-II'、III-III'、IV-IV'線に沿って切断した断面図である。
図１１及び図１２ａ〜図１２ｃに示されている薄膜トランジスタ基板は、図２及び図３ａ〜図３ｄに示されている薄膜トランジスタ基板のものと比較した場合、データパッド２３４がゲートパッド１２６と同様の垂直構造で形成され、データパッド２３４から伸張されたデータリンク２５０と、データライン１０４とを接続させるコンタクト電極２５２を更に備えることを除き、同一の構成要素を有する。よって、その重複する構成要素に対する説明は省略する。
図１１及び図１２ａ〜図１２ｃに示されているデータパッド２３４は、ゲートパッド１２６のように、基板１４２上に形成されたデータパッド下部電極２３６と、ゲート絶縁膜１４４を貫通してデータパッド下部電極２３６を露出させる第３コンタクトホール２３８内に形成され、データパッド下部電極２３６と接続したデータパッド上部電極２４０とを備える。
このようなデータパッド２３４の下部電極２３６から伸張されたデータリン２５０は、データライン１０４と重畳するように伸張され、ゲート絶縁膜１４４を貫通する第４コンタクトホール２５４を通して露出する。このようなデータリンク２５０は、第４コンタクトホール２５４内に形成されたコンタクト電極２５２を通じてデータライン１０４と接続する。
ここで、データパッド下部電極２３６及びデータリンク２５０は、ゲートパッド下部電極１２８と共に、第１マスク工程により形成される。第３コンタクトホール２３８及び第４コンタクトホール２５４は、第１コンタクトホール１３０と共に第２マスク工程により形成され、その工程によりデータパッド上部電極２４０及びコンタクト電極２５２は、ゲートパッド上部電極１３２と共に第３コンタクトホール２３８及び第４コンタクトホール２５４内にそれぞれ形成される。 この場合、データパッド上部電極２４０及びコンタクト電極２５２は、第３コンタクトホール２３８及び第４コンタクトホール２５４のそれぞれを取り囲むゲート絶縁膜１４４のエッジ部と境界をなす。
また、データライン１０４は、シール材により密封される領域内に位置し、その上に塗布される配向膜、または密封領域に満たされる液晶により保護される。そのために、データライン１０４とデータリンク２５０とを接続させるコンタクト電極２５２、または密封領域内に位置することとなる。
図１３は、本発明の第３実施形態におけるＦＦＳタイプの薄膜トランジスタ基板を部分的に示す平面図であり、図１４ａ〜図１４ｃは、それぞれ図１３に示されている薄膜トランジスタ基板をII-II'、III-III'、IV-IV'線に沿って切断した断面図である。
図１３及び図１４ａ〜図１４ｃに示されている薄膜トランジスタ基板は、図１１及び図１２ａ〜図１２ｃに示されている薄膜トランジスタ基板と比較した場合、データリンク２５０に沿って伸張された第３コンタクトホール２３８内に、データパッド上部電極２４０とコンタクト電極２５２とが一体化して形成されていることを除き、同一の構成要素を有する。よって、その重複する構成要素に対する説明は省略する。
図１３及び図１４ａ〜図１４ｃに示されているデータパッド２３４の第３コンタクトホール２３８は、データライン１０４と重畳するようにデータリンク２５０に沿って延長される。これによって、第３コンタクトホール２３８内に、データパッド上部電極２４０及びコンタクト電極２５２が一体化した構造で形成され、データライン１０４と接続する。このようなデータパッド上部電極２４０及びコンタクト電極２５２は、第３コンタクトホール２３８を取り囲むゲート絶縁膜１４４のエッジ部と境界をなす。
図１５は、本発明の第４実施形態におけるＦＦＳタイプの薄膜トランジスタ基板を部分的に示す平面図であり、図１６ａ〜図１６ｃは、それぞれ図１５に示されている薄膜トランジスタ基板をII-II'、III-III'、IV-IV'線に沿って切断した断面図である。
図１５及び図１６ａ〜図１６ｃに示されている薄膜トランジスタ基板は、図１３及び図１４ａ〜図１４ｃに示されている薄膜トランジスタ基板と比較した場合、ゲートパッド１２６及びデータパッド２３４が位置するパッド領域を除いたアレイ領域に形成された保護膜１５０をさらに備えることを除き、同一の構成要素を有する。よって、その重複する構成要素に対する説明は省略する。
図１５及び図１６ａ〜図１６ｃに示されている保護膜１５０は、ソース及びドレイン金属パターンが形成された基板１４２上にゲートパッド１２６及びデータパッド２３４が形成されたパッド領域においてオープンされて形成されている。保護膜１５０としては、ゲート絶縁膜１４４のように、無機絶縁物質が利用される。また、保護膜１５０として、アクリル系有機化合物、ＢＣＢまたはＰＦＣＢなどの有機絶縁物質が利用されることも可能である。
このような保護膜１５０は、第４マスク工程により形成されるか、または最上部層で形成される配向膜のように、ラバースタンププリンティング(Rubber Stamp Printing)方式により印刷し形成される。また、保護膜１５０は、基板１４２上に全面形成された後、配向膜をマスクとするエッチング工程により、またはカラーフィルタ基板と合着された後にカラーフィルタ基板をマスクとするエッチング工程により、パッド領域においてオープンされる。
第1に、第４マスク工程を利用する場合における保護膜１５０は、ソース及びドレイン金属パターンが形成された基板１４２上に全面形成される。この時、保護膜１５０はＰＥＣＶＤ、スピンコート、 スピンレスコートなどの方法により形成される。また、第４マスク工程を利用するフォトリソグラフィー工程及びエッチング工程により保護膜１５０のパターニングを行うことによって、パッド領域においてオープンされる。
第２に、保護膜１５０は、その上に形成される配向膜の形成方法であるラバースタンププリンティング方式により、パッド領域を除いたアレイ領域のみに印刷されることによって、パッド領域においてオープンされる。言い換えれば、保護膜１５０は、ゴムマスクをソース及びドレイン金属パターンが形成された基板１４２上に並べた後、ラバースタンププリンティング方式により絶縁物質をパッド領域を除いたアレイ領域のみに印刷することで形成される。
第３に、保護膜１５０は、その上に形成された配向膜をマスクとするエッチング工程により、パッド領域においてオープンされる。具体的には、図１７ａ〜図１７ｃに示したように、保護膜１５０は基板１４２上に全面形成され、その保護膜１５０上に、ラバースタンププリンティング方式により、配向膜１５２が形成される。次いで、図１７ｄ〜図１７ｆに示したように、配向膜１５２をマスクとして用いるエッチング工程により、保護膜１５０は、パッド領域においてオープンされる。
第４に、保護膜１５０は、カラーフィルタ基板をマスクとするエッチング工程により、パッド領域においてオフされる。具体的には、図１８ａに示したように、保護膜１５０とその上に下部配向膜３１２が形成された薄膜トランジスタ基板とが、シール材３２０により、上部配向膜３１０が形成されたカラーフィルタ基板３００と接合される。次いで、図１８ｂに示したように、カラーフィルタ基板３００をマスクとして用いるエッチング工程により、保護膜１５０は、パッド領域においてオープンされる。この時、保護膜１５０は、プラズマを用いるドライエッチング工程によりパッド領域においてオフされ、またはエッチング液を満たしたエッチング槽に、薄膜トランジスタ基板とカラーフィルタ基板３００とが接合された液晶パネルを浸漬するディップ方式により、パッド領域においてオープンされる。
上述したように、本発明に係るＦＦＳタイプの薄膜トランジスタ基板及びその製造方法は、第１部分透過マスクを用いて、単層構造の共通電極を複層構造の他の第１マスクパターン郡と共に形成する。
また、本発明に係るＦＦＳタイプの薄膜トランジスタ基板及びその製造方法は、第２部分透過マスクを用いる１つのマスク工程により、半導体層及びゲート絶縁膜を同時にパターニングすることによって、深さの異なる多数のホールを形成し、そのマスク工程で用いられたフォトレジストパターンのリフト-オフ工程により多数のホール内に透明導電パターンを形成する。
なお、本発明に係るＦＦＳタイプの薄膜トランジスタ基板及びその製造方法は、第３部分透過マスクを用いて、ゲート絶縁膜と同様にパターニングされた半導体層を、ソー及びドレイン金属パターンの形成の際に、再度パターニングすることによって露出部分を除去し、ソース電極及びドレイン電極の間の活性層を露出させることによって薄膜トランジスタのチャネルを形成する。これにより、半導体層は、薄膜トランジスタのチャンネルと、ソース及びドレイン金属パターンとゲート絶縁膜との重畳部のみに存在することとなる。
また、本発明に係るＦＦＳタイプの薄膜トランジスタ基板及びその製造方法と、それを利用した液晶パネル及びその製造方法は、パッド領域がオープンされた保護層を、印刷法、第４マスク工程、配向膜をマスクとするエッチング工程、カラーフィルタ基板をマスクとするエッチング工程などによって、さらに形成する。
これによって、本発明に係るＦＦＳタイプの薄膜トランジスタ基板の製造方法は、マスク工程の数を３または４として工程を単純化することによって、材料費及び設備投資費などを節減すると共に歩留りを向上させることができる。
以上説明した内容に基づき、当業者であれば、本発明の技術思想を逸脱することなく様々な変更及び修正などを行うことができる。したがって、本発明の技術的範囲は、明細書の詳細な説明に限定されるものではなく、特許請求の範囲内で定められるべきである。
関連技術の液晶パネルの構造を概略的に示す斜視図である。 本発明の第１実施形態におけるＦＦＳタイプの薄膜トランジスタ基板の一部分を示す平面図である。 図２に示した薄膜トランジスタ基板をII-II'線に沿って切断した断面図である。 図２に示した薄膜トランジスタ基板をIII-III'線に沿って切断した断面図である。 図２に示した薄膜トランジスタ基板をIV-IV'線に沿って切断した断面図である。 図２に示した薄膜トランジスタ基板をIV-IV'線に沿って切断した断面図である。 図３に示したＦＦＳタイプの薄膜トランジスタ基板を用いた液晶パネルのデータパッド領域の断面図である。 本発明の実施形態におけるＦＦＳタイプの薄膜トランジスタ基板の製造方法のうち第１マスク工程を説明する平面図である。 図５ａをII-II'線に沿って切断した断面図である。 図５ａをIII-III'線に沿って切断した断面図である。 図５ａをIV-IV'線に沿って切断した断面図である。 本発明の第１マスク工程を具体的に説明する断面図である。 本発明の第１マスク工程を具体的に説明する断面図である。 本発明の第１マスク工程を具体的に説明する断面図である。 本発明の第１マスク工程を具体的に説明する断面図である。 本発明の第１マスク工程を具体的に説明する断面図である。 本発明の第１マスク工程を具体的に説明する断面図である。 本発明の第１マスク工程を具体的に説明する断面図である。 本発明の第１マスク工程を具体的に説明する断面図である。 本発明の第１マスク工程を具体的に説明する断面図である。 本発明の実施形態におけるＦＦＳタイプの薄膜トランジスタ基板の製造方法のうち第２マスク工程を説明する平面図及である。 図７ａをII-II'線に沿って切断した断面図である。 図７ａをIII-III'線に沿って切断した断面図である。 図７ａをIV-IV'線に沿って切断した断面図である。 本発明の第２マスク工程を具体的に説明する断面図である。 本発明の第２マスク工程を具体的に説明する断面図である。 本発明の第２マスク工程を具体的に説明する断面図である。 本発明の第２マスク工程を具体的に説明する断面図である。 本発明の第２マスク工程を具体的に説明する断面図である。 本発明の第２マスク工程を具体的に説明する断面図である。 本発明の第２マスク工程を具体的に説明する断面図である。 本発明の第２マスク工程を具体的に説明する断面図である。 本発明の第２マスク工程を具体的に説明する断面図である。 本発明の第２マスク工程を具体的に説明する断面図である。 本発明の第２マスク工程を具体的に説明する断面図である。 本発明の第２マスク工程を具体的に説明する断面図である。 本発明の実施形態におけるＦＦＳタイプの薄膜トランジスタ基板の製造方法のうち第３マスク工程を説明する平面図である。 図９ａをII-II'線に沿って切断した断面図である。 図９ａをIII-III'線に沿って切断した断面図である。 図９ａをIV-IV'線に沿って切断した断面図である。 本発明の第３マスク工程を具体的に説明する断面図である。 本発明の第３マスク工程を具体的に説明する断面図である。 本発明の第３マスク工程を具体的に説明する断面図である。 本発明の第３マスク工程を具体的に説明する断面図である。 本発明の第３マスク工程を具体的に説明する断面図である。 本発明の第３マスク工程を具体的に説明する断面図である。 本発明の第３マスク工程を具体的に説明する断面図である。 本発明の第３マスク工程を具体的に説明する断面図である。 本発明の第３マスク工程を具体的に説明する断面図である。 本発明の第３マスク工程を具体的に説明する断面図である。 本発明の第３マスク工程を具体的に説明する断面図である。 本発明の第３マスク工程を具体的に説明する断面図である。 本発明の第２実施形態におけるＦＦＳタイプの薄膜トランジスタ基板の一部分を示す平面図である。 図１１に示した薄膜トランジスタ基板をII-II'線に沿って切断した断面図である。 図１１に示した薄膜トランジスタ基板をIII-III'線に沿って切断した断面図である。 図１１に示した薄膜トランジスタ基板をIV-IV'線に沿って切断した断面図である。 本発明の第３実施形態におけるＦＦＳタイプの薄膜トランジスタ基板の一部分を示す平面図である。 図１３に示した薄膜トランジスタ基板をII-II'線に沿って切断した断面図である。 図１３に示した薄膜トランジスタ基板をIII-III'線に沿って切断した断面図である。 図１３に示した薄膜トランジスタ基板をIV-IV'線に沿って切断した断面図である。 本発明の第４実施形態におけるＦＦＳタイプの薄膜トランジスタ基板の一部分を示す平面図である。 図１５に示した薄膜トランジスタ基板をII-II'線に沿って切断した断面図である。 図１５に示した薄膜トランジスタ基板をIII-III'線に沿って切断した断面図である。 図１５に示した薄膜トランジスタ基板をIV-IV'線に沿って切断した断面図である。 本発明の他の実施形態における保護膜の製造方法を説明する断面図である。 本発明の他の実施形態における保護膜の製造方法を説明する断面図である。 本発明の他の実施形態における保護膜の製造方法を説明する断面図である。 本発明の他の実施形態における保護膜の製造方法を説明する断面図である。 本発明の他の実施形態における保護膜の製造方法を説明する断面図である。 本発明の他の実施形態における保護膜の製造方法を説明する断面図である。 本発明に係るＦＦＳタイプの薄膜トランジスタ基板を用いた液晶パネルの製造方法のうち保護膜の製造方法を説明する断面図である。 本発明に係るＦＦＳタイプの薄膜トランジスタ基板を用いた液晶パネルの製造方法のうち保護膜の製造方法を説明する断面図である。
符号の説明
２：上部ガラス基板
４：ブラックマトリクス
６：カラーフィルタ
８：共通電極
１０：カラーフィルタ基板
１２：下部ガラス基板
１４，１０２：ゲートライン
１６，１０４：データライン
１８，１０６：薄膜トランジスタ
２０：薄膜トランジスタ基板
２２，１１８：画素電極
２４：液晶
１０８：ゲート電極
１１０：ソース電極
１１２：ドレイン電極
１１４：活性層
１０６：薄膜トランジスタ
１１７：透明導電層
１３０，１３８，１６４，２３８，２５４：コンタクトホール
１２６：ゲートパッド
１２８：ゲートパッド下部電極
１３２：ゲートパッド上部電極
１３４，２３４：データパッド
２３６：データパッド下部電極
２４０：データパッド上部電極
１４２：基板
１４４：ゲート絶縁膜
１１６：オーミック接触層
１１５：半導体層
１５０：保護膜
１５２，３１０，３１２：配向膜
１７０：画素ホール
２００，２１０，２２０：フォトレジストパターン
３００：カラーフィルタ基板
３２０：シール材
１２４：酸化シリコン層
２５０：データリンク
２５２：コンタクト電極
１６０：共通パッド
１６２：共通パッド下部電極
１６６：共通パッド上部電極

Claims (10)

  1. 第１基板及び第２基板を提供する工程と、
    第１マスクを用いて、ゲートラインと、前記ゲートラインと接続するゲート電極と、前記ゲートラインと並んでいる共通ラインと、前記共通ラインと接続する共通電極とを前記第１の基板上に形成する工程と、
    第２マスクを用いて、ゲート絶縁膜及び半導体層を貫通する画素ホールを備える前記半導体層を形成し、前記画素ホールに前記共通電極と重畳する画素電極を形成する工程と、
    第３マスクを用いて、前記ゲートラインと交差するデータラインを含むソース及びドレイン金属パターンと、前記データラインと接続するソース電極と、前記画素電極上から接続するドレイン電極と、前記ソース電極と前記ドレイン電極との間にチャンネルを形成する工程と、を含み、
    前記第１基板上に保護膜を形成して、
    前記保護膜は、配向膜をマスクと用いるエッチングにより、パッド領域からオープンされ、前記保護膜上に配向膜を形成して、
    前記第１マスクを用いる工程は、
    前記第１基板上に第１導電層と第２導電層とを形成する工程と、第１厚さを有する第１部分と第２厚さを有する第２部分とを備える第１フォト−レジストパターンを形成する工程と、前記第１フォト−レジストパターンに対応する前記第１導電層と前記第２導電層との一部を除去する第１エッチングを行う工程と、 前記第１フォト−レジストパターンの一部を除去する工程と、前記第１フォト−レジストパターンの前記第２部分に対応する前記第２導電層の第２部分を除去する第２エッチングを行う工程と、を含み、
    前記第３マスクを用いる工程は、
    ソース及びドレイン金属層を形成する工程と、
    第１厚さを有する第１部分と第２厚さを有する第２部分とを備える第２フォト−レジストパターンを前記ソース及びドレイン金属層上に形成する工程と、
    前記第２フォト−レジストパターンに対応するソース及びドレイン金属パターンを形成する 工程と、
    前記ソース及びドレイン金属パターンによって露出した半導体層を除去する第１エッチングを行う工程と、
    前記第２フォト−レジストパターンの前記第１部分を除去する工程と、
    前記第２フォト−レジストの前記第２の部分をマスクと用いて、第２エッチングを行う工程と、を含むことを特徴とする液晶表示装置の製造方法。
  2. 前記ゲートラインを形成する工程が、透明導電体を備える第１層を形成する工程と、金属を備える第２層を形成する工程と、を含むことを特徴とする請求項１に記載の液晶表示装置の製造方法。
  3. 前記共通ライン及び共通電極を形成する工程が、前記共通ライン及び共通電極を定して透明導電体を備える第１層を形成する工程と、前記共通ラインを定した前記第１層上に金属を備える第２層を形成する工程と、を含むことを特徴とする請求項１に記載の液晶表示装置の製造方法。
  4. 前記フォト−レジストパターンの一部を除去する工程が、酸素（Ｏ２）プラズマを用いるアッシング工程をさらに含むことを特徴とする請求項１に記載の液晶表示装置の製造方法。
  5. 前記第１導電層と第２導電層とを形成する工程が、ＩＴＯを備える第１導電層を形成するステップと、ＭＯを備える第２導電層を形成する工程と、を含むことを特徴とする請求項１に記載の液晶表示装置の製造方法。
  6. 第１のマスクを用いて、前記ゲートラインと前記共通ラインのうち少なくとも何れか一つと接続するパッド下部電極を形成する工程と、
    第２のマスクを用いて、前記パッド下部電極を露出させるコンタクトホールを形成する工程と、
    第２のマスクを用いて、前記コンタクトホール内の前記パッド下部電極と接続するパッド上部電極を形成する工程と、をさらに含むことを特徴とする請求項１に記載の液晶表示装置の製造方法。
  7. 前記保護膜は、前記配向膜と同様のパターンを有することを特徴とする請求項１に記載の液晶表示装置の製造方法。
  8. 前記保護膜は、第２基板をマスクと用いるエッチングにより、パッド領域からオープンされることを特徴とする請求項１に記載の液晶表示装置の製造方法。
  9. 前記保護膜は、前記第２基板と同様のパターンを有することを特徴とする請求項１に記載の液晶表示装置の製造方法。
  10. 前記第１基板と前記第２基板との間に、液晶層を形成する工程をさらに含むことを特徴とする請求項１に記載の液晶表示装置の製造方法。
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