KR101719367B1 - 프린지 필드 스위칭 방식의 박막 트랜지스터 기판 및 그 제조 방법 - Google Patents

프린지 필드 스위칭 방식의 박막 트랜지스터 기판 및 그 제조 방법 Download PDF

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Abstract

본 발명은 프린지 필드 스위칭 방식의 액정표시장치에 사용하는 박막 트랜지스터 기판 및 그 제조 방법에 관한 것이다. 본 발명에 의한 프린지 필드 스위칭 방식의 박막트랜지스터 기판은, 기판; 상기 기판 위에서 게이트 절연막을 사이에 두고 서로 직교하며 화소 영역을 정의하는 게이트 배선 및 데이터 배선; 상기 게이트 배선과 상기 데이터 배선이 교차하는 부분에 형성된 박막 트랜지스터; 상기 박막 트랜지스터와 접촉하며 상기 게이트 절연막 위에 형성된 화소전극; 그리고 상기 화소전극을 덮는 보호막 위에서 상기 화소전극과 중첩하면서 서로 일정 간격 떨어져 평행 배열된 다수 개의 공통 전극들을 포함하되; 상기 박막 트랜지스터는, 상기 게이트 배선에서 분기된 게이트 전극; 상기 게이트 배선 및 상기 게이트 전극을 덮는 상기 게이트 절연막 위에서 상기 게이트 전극과 중첩되는 반도체 층; 상기 게이트 절연막 위에 형성되며, 상기 데이터 배선에서 분기하여 상기 반도체 층의 일측면과 접촉하는 소스 전극; 그리고 상기 반도체 층의 타측면과 접촉하며 상기 소스 전극과 대향하는 드레인 전극, 그리고 상기 반도체 층에서 연장되어 상기 드레인 전극보다 더 큰 크기를 갖는 더미 드레인을 포함한다.

Description

프린지 필드 스위칭 방식의 박막 트랜지스터 기판 및 그 제조 방법{Fringe Field Switching Type Thin Film Transistor Substrate and Manufacturing Method Thereof}
본 발명은 수평 전계형 액정표시장치에 사용하는 박막 트랜지스터 기판 및 그 제조 방법에 관한 것이다. 특히, 본 발명은 단차가 큰 전극의 스텝 커버리지를 개선하여 박막 사이의 물리적 접촉도를 향상시킨 프린지 필드 스위칭 방식의 박막 트랜지스터 기판 및 그 제조 방법에 관한 것이다.
액정표시장치(Liquid Crystal Display Device: LCD)는 전계를 이용하여 액정의 광투과율을 조절함으로써 화상을 표시한다. 이러한 액정표시장치는 액정을 구동시키는 전계의 방향에 따라 수직 전계형과 수평 전계형으로 구분한다.
수직 전계형 액정표시장치는 상하부 기판에 대향하게 배치된 화소전극과 공통전극 사이에 형성되는 수직 전계에 의해 TN(Twistred Nematic) 모드의 액정을 구동한다. 이러한 수직전계형 액정표시장치는 개구율이 큰 장점을 가지는 반면, 시야각이 90도 정도로 좁은 단점이 있다.
수평 전계형 액정표시장치는 하부 기판에 평행하게 배치된 화소전극과 공통전극 사이에 수평 전계를 형성하여 인 플레인 스위치(In Plane Switching: IPS) 모드의 액정을 구동한다. 이러한 IPS 모드의 액정표시장치는 시야각이 160도 정도로 넓은 장점이 있으나, 개구율 및 투과율이 낮은 단점이 있다. 구체적으로 IPS 모드의 액정표시장치는 인 플레인 필드(In Plane Field)를 형성하기 위해서 공통전극과 화소전극간의 간격을 상하부 기판의 간격보다 넓게 형성하고, 적정한 세기의 전계를 얻기 위해서 공통전극과 화소전극을 일정한 너비를 갖는 띠 형태로 형성한다. 이와 같은 IPS 모드의 화소전극 및 공통전극 사이에는 기판과 거의 평행한 전계가 형성되지만, 너비를 갖는 화소전극 및 공통전극들 상부의 액정에는 전계가 형성되지 않는다. 즉, 화소전극 및 공통전극 상부에 놓인 액정분자들은 구동되지 않고 초기 배열 상태를 유지한다. 초기상태를 유지하는 액정은 광을 투과시키지 못하여 개구율 및 투과율을 저하 시키는 요인이 된다.
이러한 IPS 모드의 액정표시장치의 단점을 개선하기 위해 프린지 필드(Fringe Field)에 의해 동작되는 프린지 필드 스위칭(Fringe Field Switching: FFS) 타입의 액정표시장치가 제안되었다. FFS 타입의 액정표시장치는 각 화소 영역에 절연막을 사이에 둔 공통전극과 화소전극을 구비하고, 그 공통전극과 화소전극의 간격을 상하부 기판의 간격보다 좁게 형성하여 공통전극과 화소전극 상부에 포물선 형태의 프린지 필드를 형성하도록 만든다. 프린지 필드에 의해 상하부 기판 사이에 개재된 액정 분자들은 모두 동작함으로써 개구율 및 투과율이 향상된 결과를 얻을 수 있다.
도 1은 종래의 FFS 타입의 액정표시장치에 포함된 박막 트랜지스터(Thin Film Transistor: TFT) 기판을 나타내는 평면도이다. 도 2는 도 1에 도시한 박막 트랜지스터 기판을 절취선 I-I'선을 따라 자른 단면도이다.
도 1 및 도 2에 도시된 박막 트랜지스터 기판은 하부 기판(1) 위에 게이트 절연막(11)을 사이에 두고 교차하는 게이트 배선(13) 및 데이터 배선(23)과, 그 교차부마다 형성된 박막 트랜지스터(7)를 구비한다. 그리고 박막 트랜지스터 기판은 게이트 배선(13) 및 데이터 배선(23)의 교차 구조로 화소 영역을 정의한다. 이 화소 영역에는 프린지 필드를 형성하도록 보호막(11)을 사이에 두고 형성된 화소전극(45)과 공통전극(55)이 구비된다. 여기서는, 화소전극(45)은 화소 영역에 대응하는 대략 장방형의 모양을 갖고, 공통전극(55)은 평행한 다수 개의 띠 모양으로 형성하였다. 그러나, 이러한 형태에 국한된 것은 아니다. 예를 들어, 공통전극이 화소전극보다 하부에 위치하는 경우에는 공통전극이 화소 영역에 대응하는 장방형 모양을 갖고, 화소전극이 평행한 다수 개의 띠 모양을 가질 수 있다.
공통전극(55)은 게이트 배선과 나란하게 배열된 공통 배선(53)과 접속된다. 공통전극(55)은 공통 배선(53)을 통해 액정 구동을 위한 기준 전압(혹은 공통 전압)을 공급받는다.
박막 트랜지스터(7)는 게이트 배선(13)의 게이트 신호에 응답하여 데이터 배선(23)의 화소 신호가 화소전극(45)에 충전되어 유지하도록 한다. 이를 위해, 박막 트랜지스터(7)는 게이트 배선(13)에서 분기한 게이트 전극(15), 데이터 배선(23)에서 분기된 소스 전극(25), 소스 전극(25)과 대향하며 화소전극(45)과 접속된 드레인 전극(35), 그리고 게이트 절연막(11) 위에서 게이트 전극(15)과 중첩하며 소스 전극(25)과 드레인 전극(35) 사이에 채널을 형성하는 반도체 층(37)을 포함한다. 반도체 층(37)과 소스 전극(25) 사이에 그리고 반도체 층(37)과 드레인 전극(35) 사이에는 오믹 접촉을 위한 오믹 접촉층을 더 포함하기도 한다.
게이트 배선(13)의 일측 단부에는 외부로부터 게이트 신호를 인가 받기 위한 게이트 패드(17)를 포함한다. 게이트 패드(17)는 게이트 절연막(11)과 보호막(41)을 관통하는 게이트 패드 콘택홀(71)을 통해 게이트 패드 단자(19)와 접촉한다. 한편, 데이터 배선(23)의 일측 단부에는 외부로부터 화소 신호를 인가 받기 위한 데이터 패드(27)을 포함한다. 데이터 패드(27)는 보호막(41)을 관통하는 데이터 패드 콘택홀(73)을 통해 데이터 패드 단자(29)와 접촉한다.
화소전극(45)은 게이트 절연막(11) 위에서 드레인 전극(35)과 접속한다. 한편, 공통전극(55)은 화소전극(45)을 덮는 보호막(41)을 사이에 두고 화소전극(45)과 중첩되게 형성된다. 이와 같은 화소전극(45)과 공통전극(55) 사이에서 전계가 형성되어 박막 트랜지스터 기판과 칼라 필터 기판 사이에서 수평 방향으로 배열된 액정분자들이 유전 이방성에 의해 회전한다. 그리고, 액정 분자들의 회전 정도에 따라 화소 영역을 투과하는 광 투과율이 달라져 계조를 구현한다.
이하, 이와 같은 FFS 타입의 박막 트랜지스터 기판을 제조하는 공정을 설명한다. 도 3a 내지 3f는, 도 1의 I-I'로 자른 단면도들로서, 종래 기술에 의한 FFS 타입 박막 트랜지스터 기판을 제조하는 공정을 나타낸다.
투명한 하부 기판(1) 위에 게이트 금속을 증착한다. 제1 마스크 공정으로 게이트 금속을 패턴하여 게이트 요소를 형성한다. 게이트 요소에는 게이트 배선(13), 게이트 배선(13)에서 분기하는 게이트 전극(15), 게이트 배선(13)의 일측 단부에 형성된 게이트 패드(17)를 포함한다. (도 3a)
게이트 물질들이 형성된 기판(1) 위에, 게이트 절연막(11)을 전면 도포한다. 이어서, 반도체 물질을 연속으로 증착한다. 제2 마스크 공정으로, 반도체 물질을 패턴하여, 반도체 층(37)을 형성한다. 도면에 도시하지는 않았으나, 반도체 층(37)은 소스 전극과 드레인 전극 사이에 채널을 형성하는 활성층과, 소스 전극 및 드레인 전극들이 활성층과 오믹접촉을 하도록 하는 오믹 접촉층을 포함한다. (도 3b)
반도체 층(37)이 형성된 기판(1) 위에 소스-드레인 금속을 증착한다. 제3 마스크 공정으로, 소스-드레인 금속을 패턴하여, 소스-드레인 요소를 형성한다. 소스-드레인 요소에는 게이트 배선(13)과 수직으로 교차하는 데이터 배선(23), 데이터 배선(23)의 일측 단부에 형성된 데이터 패드(27), 데이터 배선(23)에서 분기하고 반도체 층(37)의 일측변과 접촉하는 소스 전극(25), 그리고 반도체층(37)의 타측변과 접촉하고 소스 전극(25)와 대향하는 드레인 전극(35)를 포함한다. 특히, 소스 전극(25)과 드레인 전극(35)은 물리적으로 서로 분리되어있으나, 그 하부에서 게이트 절연막(11)을 사이에 두고 게이트 전극(15)과 중첩하는 반도체 층(37)을 통해 연결된 구조를 갖는다. (도 3c)
소스-드레인 요소가 형성된 기판(1) 전면에 ITO(Indium Tin Oxide)와 같은 투명 도전 물질을 증착한다. 제4 마스크 공정으로, 투명 도전물질을 패턴하여 화소 전극(45)을 형성한다. 화소 전극(45)은 드레인 전극(35)의 일부를 덮으면서 접촉하도록 형성된다. 그리고, 화소 전극(45)은 게이트 배선(13)과 데이터 배선(23)이 교차하여 형성한 화소 영역 내에서 대략 장방형의 모양으로 형성하는 것이 바람직하다. (도 3d)
화소 전극(45)이 형성된 기판(1) 전면에 보호막(41)을 도포한다. 제5 마스크 공정으로, 보호막(41)을 패턴하여 데이터 패드(27) 일부를 노출하는 데이터 패드 콘택홀(73)을 형성한다. 이와 동시에, 보호막(41)과 게이트 절연막(11)을 패턴하여, 게이트 패드(17)의 일부를 노출하는 게이트 패드 콘택홀(71)을 형성한다. (도 3e)
보호막(41) 위에 ITO와 같은 투명 도전물질을 다시 증착한다. 제6 마스크 공정으로, 투명 도전물질을 패턴하여, 공통 전극(55), 게이트 패드 단자(19) 및 데이터 패드 단자(29)를 형성한다. 공통 전극(55)은 보호막(41)을 사이에 두고 화소 전극(45)과 중첩하도록 형성한다. 특히, 일정 간격을 두고 평행하게 나열된 막대 모양으로 형성한다. 게이트 패드 단자(19)는 게이트 패드 콘택홀(71)을 통해 노출된 게이트 패드(17)와 접촉한다. 그리고, 데이터 패드 단자(29)는 데이터 패드 콘택홀(73)을 통해 노출된 데이터 패드(27)와 접촉한다. (도 3f)
이후, 도면으로 도시하지 않았으나, 화소전극(55)과 공통전극(55)이 형성된 박막트랜지스터 기판은 배향막 공정 챔버로 이송하여, 배향막을 도포한다. 그리고 액정층을 도포하고 칼라 필터 기판과 합착하여 액정표시패널을 완성한다.
이와 같이 FFS 방식의 액정표시장치에 사용하는 박막트랜지스터 기판을 제조하는데 6번의 마스크 공정을 사용한다. 마스크 공정이 많을수록 제조 공정이 복잡해지고, 불량 발생 가능성도 높아진다. 따라서, 액정표시장치에서 구성 요소를 가장 많이 포함하고 있는 박막트랜지스터 기판을 제조하는 공정을 단순화하는 것이 중요한 문제가 되고 있다.
본 발명의 목적은 상기 문제점들을 극복하기 위해 고안된 것으로, 프린지 필드 스위칭 방식의 박막트랜지스터 기판을 5 마스크 공정으로 제조하는 방법 및 그 방법에 의한 프린지 필드 스위칭 방식의 박막트랜지스터 기판을 제공하는 데 있다. 본 발명의 다른 목적은, 프린지 필드 스위칭 방식의 박막트랜지스터 기판을 5 마스크 공정으로 제조하면서, 드레인 전극의 높은 단턱을 완화시켜 화소 전극이 드레인 전극과 접촉할 때 불량이 발생하지 않도록 하는 5 마스크 공정 제조 방법 및 그 제조 방법에 의한 박막트랜지스터 기판을 제공하는 데 있다.
상기 본 발명의 목적을 달성하기 위해, 본 발명에 의한 프린지 필드 스위칭 방식의 박막트랜지스터 기판은, 기판; 상기 기판 위에서 게이트 절연막을 사이에 두고 서로 직교하며 화소 영역을 정의하는 게이트 배선 및 데이터 배선; 상기 게이트 배선과 상기 데이터 배선이 교차하는 부분에 형성된 박막 트랜지스터; 상기 박막 트랜지스터와 접촉하며 상기 게이트 절연막 위에 형성된 화소전극; 그리고 상기 화소전극을 덮는 보호막 위에서 상기 화소전극과 중첩하면서 서로 일정 간격 떨어져 평행 배열된 다수 개의 공통 전극들을 포함하되; 상기 박막 트랜지스터는, 상기 게이트 배선에서 분기된 게이트 전극; 상기 게이트 배선 및 상기 게이트 전극을 덮는 상기 게이트 절연막 위에서 상기 게이트 전극과 중첩되는 반도체 층; 상기 게이트 절연막 위에 형성되며, 상기 데이터 배선에서 분기하여 상기 반도체 층의 일측면과 접촉하는 소스 전극, 그리고 상기 데이터 배선과 소스 전극 하부에 동일한 형상으로 형성되며 상기 반도체 층에서 연장된 더미 소스; 그리고 상기 반도체 층의 타측면과 접촉하며 상기 소스 전극과 대향하는 드레인 전극, 그리고 상기 반도체 층에서 연장되어 상기 드레인 전극보다 더 큰 크기를 갖는 더미 드레인을 포함한다.
상기 화소전극은 상기 드레인 전극의 상부 표면 및 측벽면과, 상기 더미 드레인의 상부 표면 및 측벽면과, 상기 게이트 절연막 상부 표면을 따라 형성된 것을 특징으로 한다.
상기 게이트 배선의 일측단부에 형성된 게이트 패드; 상기 데이터 배선의 일측단부에 형성된 데이터 패드; 상기 데이터 패드 하부에 상기 반도체 층과 동일한 물질로 형성된 더미 데이터 패드; 상기 보호막을 관통하여 상기 데이터 패드의 일부를 노출하는 데이터 패드 콘택홀; 상기 보호막 및 상기 게이트 절연막을 관통하여 상기 게이트 패드의 일부를 노출하는 게이트 패드 콘택홀; 그리고 상기 데이터 패드 콘택홀을 통해 상기 데이터 패드와 접촉하는 데이터 패드 단자, 및 상기 게이트 패드 콘택홀을 통해 상기 게이트 패드와 접촉하는 게이트 패드 단자를 포함하는 것을 특징으로 한다.
상기 보호막 위에서 상기 게이트 배선과 나란하게 형성되며, 상기 공통 전극과 연결되는 공통 배선을 더 포함하는 것을 특징으로 한다.
상기 게이트 배선과 동일한 평면상에서 평행하게 배열된 공통 배선; 그리고 상기 보호막 및 상기 게이트 절연막을 관통하여 상기 공통 배선의 일부를 노출하는 공통 콘택홀을 더 포함하고; 상기 공통 전극은 상기 공통 콘택홀을 통해 상기 공통 배선과 연결되는 것을 특징으로 한다.
또한, 본 발명에 의한 프린지 필드 스위칭 방식의 박막트랜지스터 기판제조 방법은, 기판 위에 게이트 금속을 증착하고 패턴하여 게이트 요소를 형성하는 제1 마스크 공정; 상기 게이트 물질위에 게이트 절연막, 반도체 물질 및 소스-드레인 금속을 연속으로 도포하고, 상기 반도체 물질 및 소스-드레인 금속을 패턴하여 소스-드레인 요소를 형성함으로써 박막 트랜지스터를 완성하는 제2 마스크 공정; 상기 박막 트랜지스터와 상기 게이트 절연막 위에 제1 투명 도전물질을 증착하고 패턴하여 상기 박막 트랜지스터의 일부와 연결된 화소전극을 형성하는 제3 마스크 공정; 상기 화소전극이 형성된 상기 기판 전면을 덮는 보호막을 도포하고 패턴하여 게이트 요소의 일부를 노출하는 게이트 콘택홀 및 소스-드레인 요소의 일부를 노출하는 데이터 콘택홀을 형성하는 제4 마스크 공정; 그리고 상기 보호막 위에 제2 투명 도전물질을 증착하고 패턴하여 상기 화소전극과 중첩하며 일정 간격 떨어져 평행하게 배열된 공통전극, 상기 게이트 콘택홀을 통해 상기 게이트 요소 일부와 접촉하는 게이트 단자, 그리고 상기 데이터 콘택홀을 통해 상기 데이터 요소 일부와 접촉하는 데이터 단자를 형성하는 제5 마스크 공정을 포함하되; 상기 제2 마스크 공정은, 소스 전극과 드레인 전극 사이의 분리 영역과, 상기 드레인 전극의 외부 일부 영역에 하프톤 부분을 갖는 하프톤 마스크를 사용하는 것을 특징으로 한다.
상기 제1 마스크 공정은 게이트 배선; 상기 게이트 배선에서 분기된 게이트 전극; 그리고 상기 게이트 배선의 일측단부에 형성된 게이트 패드를 포함하는 상기 게이트 요소를 형성하며, 상기 제2 마스크 공정은 상기 하프톤 마스크를 사용하여, 상기 게이트 배선 및 상기 게이트 전극을 덮는 상기 게이트 절연막 위에서 상기 게이트 전극과 중첩되는 반도체 층; 상기 게이트 절연막 위에서 상기 게이트 배선과 직교하는 데이터 배선, 상기 데이터 배선에서 분기하여 상기 반도체 층의 일측면과 접촉하는 소스 전극, 그리고 상기 데이터 배선과 소스 전극 하부에 동일한 형상으로 형성되며 상기 반도체 층에서 연장된 더미 소스; 그리고 상기 반도체 층의 타측면과 접촉하며 상기 소스 전극과 대향하는 드레인 전극, 그리고 상기 반도체 층에서 연장되어 상기 드레인 전극 하부에서 더 큰 크기를 갖는 더미 드레인을 형성하는 것을 특징으로 한다.
상기 드레인 전극의 상부 표면 및 측벽면과, 상기 더미 드레인의 상부 표면 및 측벽면과, 상기 게이트 절연막 상부 표면을 따라 연장되도록 형성하는 것을 특징으로 한다.
본 발명에 의한 프린지 필드 스위칭 방식의 박막 트랜지스터 기판 및 그 제조 방법은 드레인 전극의 가장자리 일부에 하프톤 마스크를 사용하여 형성함으로써 드레인 전극의 하부에 놓인 드레인 더미가 노출되도록 하였다. 그 결과, 적층 구조에서 순차적으로 형성된 층간 단차를 가짐으로써 급격한 단차가 발생하지 않는다. 따라서, 드레인 전극 위를 덮으면서 접촉하는 화소 전극은, 드레인 전극의 상부 표면 및 측벽면과, 더미 드레인의 상부 표면 및 측벽면과, 게이트 절연막 상부 표면에 이르는 스텝 커버리지를 따라서 형성된다. 즉, 단차가 적은 스텝 커버리지를 형성하는 화소전극은 드레인 전극과의 사이에서 접촉 불량이 발생하지 않는다.
도 1은 종래의 FFS 타입의 액정표시장치에 포함된 박막 트랜지스터 기판을 나타내는 평면도.
도 2는 도 1에 도시한 박막 트랜지스터 기판을 절취선 I-I'선을 따라 자른 단면도.
도 3a 내지 3f는 종래 기술에 의한 FFS 타입 박막 트랜지스터 기판을 제조하는 공정을 나타내는, 도 1의 I-I'로 자른 단면도들.
도 4는 본 발명의 첫 번째 실시 예에 의한 FFS 타입의 액정표시장치에 포함된 박막 트랜지스터 기판을 나타내는 평면도.
도 5a 내지 도 5f는 본 발명의 첫 번째 실시 예에 의한 FFS 타입 박막 트랜지스터 기판을 제조하는 공정을 나타내는 단면도들.
도 6은 도 5f의 A로 표시한 원형 부분을 확대한 단면도.
도 7은 본 발명의 두 번째 실시 예에 의한 FFS 타입의 액정표시장치에 포함된 박막 트랜지스터 기판을 나타내는 평면도.
도 8a 내지 도 8f는 본 발명의 두 번째 실시 예에 의한 FFS 타입 박막 트랜지스터 기판을 제조하는 공정을 나타내는 단면도들.
도 9는 도 8f의 B로 표시한 원형 부분을 확대한 단면도이다.
이하, 첨부한 도면들, 도 4 내지 도 9를 참조하여, 본 발명의 바람직한 실시 예들에 대하여 설명한다. 도 4는 본 발명의 첫 번째 실시 예에 의한 FFS 타입의 액정표시장치에 포함된 박막 트랜지스터 기판을 나타내는 평면도이다. 도 5a 내지 도 5f는 본 발명의 첫 번째 실시 예에 의한 FFS 타입 박막 트랜지스터 기판을 제조하는 공정을 나타내는 단면도들이다.
도 4를 참조하면, 본 발명의 첫 번째 실시 예에 의한 FFS 타입의 액정표시장치에 포함된 박막 트랜지스터 기판은 평면도 상에서는 도 1에 도시한 종래 기술에 의한 박막 트랜지스터 기판과 큰 차이가 없다. 본 발명은 FFS 타입의 액정표시장치에 포함된 박막 트랜지스터 기판을 제조함에 있어서, 마스크 공정 수를 줄인 것에 중점을 두었으므로, 단면도에서 그 차이를 용이하게 발견할 수 있다.
따라서, 도 4와 도 5a 내지 도 5f를 참조하여, 본 발명의 첫 번째 실시 예에 의한 FFS 타입 박막 트랜지스터 기판을 제조하는 방법을 중심으로 살펴보도록 한다. 도 5a 내지 도 5f는 도 4의 절취선 II-II'로 자른 단면을 나타낸다.
기판(SUB) 위에 게이트 금속을 증착한다. 제1 마스크 공정으로, 게이트 금속을 패턴하여 게이트 요소를 형성한다. 게이트 요소에는 게이트 배선(GL), 게이트 배선(GL)에서 분기하는 게이트 전극(G), 그리고 게이트 배선(GL)의 일측 단부에 형성된 게이트 패드(GP)들을 포함한다. (도 5a)
게이트 요소가 형성된 기판(SUB) 위에 게이트 절연막(GI)을 전면 도포한다. 이어서, 반도체 물질(AM)과 소스-드레인 금속(SDM)을 연속으로 증착한다. 제2 마스크 공정으로, 반도체 물질(AM) 및 소스-드레인 금속(SDM)을 패턴하여, 소스-드레인 요소를 형성한다. 소스-드레인 요소에는 게이트 배선(GL)과 수직으로 교차하는 데이터 배선(DL), 데이터 배선(DL)의 일측 단부에 형성된 데이터 패드(DP), 데이터 배선(DL)에서 분기하고 게이트 전극(G)의 일측변과 중첩하는 소스 전극(S), 그리고 게이트 전극(G)의 타측변과 중첩하고 소스 전극(S)과 대향하는 드레인 전극(D)을 포함한다. 특히, 소스 전극(S)과 드레인 전극(D)은 물리적으로 서로 분리되어 있으나, 그 하부에서 게이트 절연막(G)를 사이에 두고 게이트 전극(G)과 중첩하는 반도체 층(A)을 통해 연결된 구조를 갖는다. 소스 전극(S)과 드레인 전극(D) 사이의 소스-드레인 금속을 제거하되, 그 하부의 반도체 물질은 남겨두어야 하므로, 하프-톤 마스크(HTM)를 사용한다.
하프톤 마스크(HTM)는 도 5b에서 도시한 바와 같이, 자외선을 완전히 차단하는 블랙 부분(BT)과 자외선을 온전히 통과시키는 화이트 부분(WT), 그리고 자외선을 일부만 통과 시키는 회색조인 하프톤(HT) 부분을 포함한다. 이와 같은 하프톤 마스크(HTM)를 사용하여 포토레지스트(PR)을 패턴하면, 화이트 부분(WT)에는 포토레지스트를 완전히 없앨 수 있고, 블랙 부분(BT)는 포토레지스트(PR)가 그대로 남는다. 반면에, 하프톤(HT) 부분에는 얇은 두께를 갖는 포토레지스트(PR)가 남는다. (도 5b)
이와 같이 현상된 포토레지스트(PR)를 이용하여, 반도체 물질(AM)과 소스-드레인 금속(SDM)을 동시에 패턴한다. 그러면, 화이트 부분(WT)에 대응하는 부분의 반도체 물질(AM)과 소스-드레인 금속(SDM)은 모두 식각되고, 블랙 부분(BT)에 대응하는 부분의 반도체 물질(AM)과 소스-드레인 금속(SDM)은 그대로 남는다. 한편, 하프톤(HT) 부분은 얇은 포토레지스트(PR)와 소스-드레인 금속(SDM)이 제거되는 반면, 반도체 물질(AM)은 제거되지 않고 남는다.
즉, 소스 전극(S)과 드레인 전극(D) 사이의 반도체 물질(AM)은 반도체 층(A)으로 채널을 형성한다. 한편, 소스 전극(S) 및 데이터 배선(DL) 하부에 남는 반도체 물질(AM)은 더미 소스(DS)로 남는다. 마찬가지로, 드레인 전극(D) 하부에도 반도체 물질(AM)로 이루어진 더미 드레인(DD)이 남는다. 그리고, 데이터 패드(DP) 하부에도 더미 데이터 패드(DDP)가 남는다. 즉, 드레인 전극(D)의 가장자리는 더미 드레인(DD)의 가장자리와 거의 일치하여 패턴된 형상을 갖는다. (도 5c)
소스-드레인 요소들이 형성된 기판(SUB) 전면에 ITO와 같은 투명 도전물질을 증착한다. 제3 마스크 공정으로 투명 도전물질을 패턴하여, 게이트 절연막(GI) 위의 화소 영역 내에 화소전극(PXL)을 형성한다. 화소전극(PXL)은 드레인 전극의 일부를 덮으면서 접촉하도록 형성된다. 그리고, 화소 전극(PXL)은 게이트 배선(GL)과 데이터 배선(DL)이 교차하여 형성한 화소 영역 내에서 대략 장방형의 모양으로 형성하는 것이 바람직하다. (도 5d)
화소 전극(PXL)이 형성된 기판(SUB) 전면에 보호막(PAS)을 도포한다. 제4 마스크 공정으로, 보호막(PAS)을 패턴하여 데이터 패드(DP) 일부를 노출하는 데이터 패드 콘택홀(DPCH)을 형성한다. 이와 동시에, 보호막(PAS)과 게이트 절연막(GI)을 패턴하여, 게이트 패드(GP)의 일부를 노출하는 게이트 패드 콘택홀(GPCH)을 형성한다. (도 5e)
보호막(PAS) 위에 ITO와 같은 투명 도전물질을 다시 증착한다. 제5 마스크 공정으로, 투명 도전물질을 패턴하여, 게이트 배선(GL)과 나란하게 진행하는 공통 배선(CL), 공통 배선(CL)에서 분기하는 공통 전극(COM), 게이트 패드 단자(GPT) 및 데이터 패드 단자(DPT)를 형성한다. 공통 전극(COM)은 보호막(PAS)을 사이에 두고 화소 전극(PXL)과 중첩하도록 형성한다. 특히, 일정 간격을 두고 평행하게 나열된 막대 모양으로 형성한다. 게이트 패드 단자(GPT)는 게이트 패드 콘택홀(GPCH)을 통해 노출된 게이트 패드(GP)와 접촉한다. 그리고, 데이터 패드 단자(DPT)는 데이터 패드 콘택홀(DPCH)을 통해 노출된 데이터 패드(DP)와 접촉한다. (도 5f)
첫 번째 실시 예에서는 공통 배선(CL)을 공통 전극(COM)과 동일한 물질로 동일한 층에 형성하였다. 그러나, 편의에 따라서는 공통 배선(CL)을 게이트 요소와 동일한 물질 및 동일한 층에 형성할 수도 있다. 이 경우에는 게이트 패드 콘택홀(GPCH)을 형성할 때 공통 배선(CL)의 일부를 노출하는 공통 콘택홀(COMCH)을 형성하고, 공통 전극(COM)이 공통 콘택홀(COMCH)를 통해 공통 배선(CL)과 연결되도록 형성할 수 있다.
본 발명의 첫 번째 실시 예에 의한 FFS 타입의 액정표시장치에 포함된 박막 트랜지스터 기판 제조 방법은 하프톤 마스크를 사용하여 마스크 공정 수를 줄일 수 있다. 그러나, 이 경우, 드레인 전극(D)이 그 하부에 있는 드레인 더미(DD)로 인해 높은 단차를 갖는다. 이 상태에서, 화소전극(PXL)이 형성되면, 드레인 전극(D)과 게이트 절연막(GI) 사이의 높은 단차로 인해 접촉 불량이 발생할 수 있다.
도 6은 도 5d의 X로 표시한 원형 부분을 확대한 도면으로 드레인 전극(D)과 화소전극(PXL) 사이의 접촉 불량을 나타내는 단면도이다. 도 5b에서 설명하였듯이, 하프톤 마스크(HTM)를 사용하여, 소스-드레인 요소와 반도체 층(A)을 한번에 형성한다. 이로 인해 드레인 전극(D) 하부에는 더미 드레인(DD)이 남는다. 특히, 소스-드레인 물질(SDM)이 식각된 후에 계속 식각이 진행되면서 반도체 물질(AM)을 식각한다. 따라서, 드레인 전극(D)과 더미 드레인(DD)의 가장자리는 수직으로 거의 일치하는 경계면을 갖는다.
그러나, 더욱 자세히 살펴보면, 도 6에서와 같이, 식각 과정에서 먼저 식각된 드레인 전극(D)이 계속 식각액에 노출되어 언더 컷 현상이 발생한다. 그 결과, 드레인 전극(D)은 역 테이퍼진 식각 프로파일을 갖을 수 있다. 이 상태에서 도 5d에서 설명한 바와 같이 화소 전극(PXL)을 형성한 경우, 온전히 증착되지 않고, 화살표로 표시한 부분과 같이, 역 테이퍼 부분에서 혹은 게이트 절연막(GI)와 만나는 부분에서 연결이 끊어지는 문제가 발생할 수 있다. 특히, 드레인 전극(D) 하부의 더미 드레인(DD)에 의해 드레인 전극(D)이 게이트 절연막(GI)로부터 높은 곳에 위치하기 때문에 화소 전극(PXL)이 스텝 프로파일을 제대로 커버하지 못하는 스텝 커버리지에 불량이 발생할 수 있다. 결국, 드레인 전극(D)과 화소전극(PXL) 사이에 접촉 불량이 발생하여 화소 신호가 화소 전극(PXL)으로 제대로 전달되지 않는 문제가 발생할 수 있다.
이러한 문제를 방지하기 위해 본 발명에서는 다음과 같은 두 번째 실시 예를 제공한다. 도 7은 본 발명의 두 번째 실시 예에 의한 FFS 타입의 액정표시장치에 포함된 박막 트랜지스터 기판을 나타내는 평면도이다. 도 8a 내지 도 8f는 본 발명의 두 번째 실시 예에 의한 FFS 타입 박막 트랜지스터 기판을 제조하는 공정을 나타내는 단면도들이다.
본 발명의 두 번째 실시 예는 첫 번째 실시 예의 문제점을 해결하는 방법이므로 우선 도 7과 도 8a 내지 도 8f를 참조하여, FFS 타입 박막 트랜지스터 기판을 제조하는 방법을 살펴보도록 한다. 도 8a 내지 도 8f는 도 7의 절취선 III-III'로 자른 단면을 나타낸다.
기판(SUB) 위에 게이트 금속을 증착한다. 제1 마스크 공정으로, 게이트 금속을 패턴하여 게이트 요소를 형성한다. 게이트 요소에는 게이트 배선(GL), 게이트 배선(GL)에서 분기하는 게이트 전극(G), 게이트 배선(GL)의 일측 단부에 형성된 게이트 패드(GP), 그리고 게이트 배선(GL)과 평행하게 진행하는 공통 배선(CL)을 포함한다. (도 8a)
게이트 요소가 형성된 기판(SUB) 위에 게이트 절연막(GI)을 전면 도포한다. 이어서, 반도체 물질(AM)과 소스-드레인 금속(SDM)을 연속으로 증착한다. 제2 마스크 공정으로, 반도체 물질(AM) 및 소스-드레인 금속(SDM)을 패턴하여, 소스-드레인 요소를 형성한다. 소스-드레인 요소에는 게이트 배선(GL)과 수직으로 교차하는 데이터 배선(DL), 데이터 배선(DL)의 일측 단부에 형성된 데이터 패드(DP), 데이터 배선(DL)에서 분기하고 게이트 전극(G)의 일측변과 중첩하는 소스 전극(S), 그리고 게이트 전극(G)의 타측변과 중첩하고 소스 전극(S)과 대향하는 드레인 전극(D)을 포함한다. 특히, 소스 전극(S)과 드레인 전극(D)은 물리적으로 서로 분리되어 있으나, 그 하부에서 게이트 절연막(G)를 사이에 두고 게이트 전극(G)과 중첩하는 반도체 층(A)을 통해 연결된 구조를 갖는다. 소스 전극(S)과 드레인 전극(D) 사이의 소스-드레인 금속을 제거하되, 그 하부의 반도체 물질은 남겨두어야 하므로, 하프-톤 마스크(HTM)를 사용한다.
하프톤 마스크(HTM)는 도 8b에서 도시한 바와 같이, 자외선을 완전히 차단하는 블랙 부분(BT)과 자외선을 온전히 통과시키는 화이트 부분(WT), 그리고 자외선을 일부만 통과 시키는 회색조인 하프톤 부분(HT)을 포함한다. 이와 같은 하프톤 마스크(HTM)를 사용하여 포토레지스트(PR)을 패턴하면, 화이트 부분(WT)에는 포토레지스트를 완전히 없앨 수 있고, 블랙 부분(BT)는 포토레지스트(PR)가 그대로 남는다. 반면에, 하프톤 부분(HT1, HT2)에는 얇은 두께를 갖는 포토레지스트(PR)가 남는다. 특히, 두 번째 실시 예에서는, 채널인 반도체 층(A)이 형성될 영역에 제1 하프톤 부분(HT1)을 갖고, 드레인 전극의 바깥쪽 일부분에 해당하는 영역에는 제2 하프톤 부분(HT2)을 갖도록 하프톤 마스크(HTM)를 준비한다. (도 8b)
이와 같이 현상된 포토레지스트(PR)를 이용하여, 반도체 물질(AM)과 소스-드레인 금속(SDM)을 동시에 패턴한다. 그러면, 화이트 부분(WT)에 대응하는 부분의 반도체 물질(AM)과 소스-드레인 금속(SDM)은 모두 식각되고, 블랙 부분(BT)에 대응하는 부분의 반도체 물질(AM)과 소스-드레인 금속(SDM)은 그대로 남는다. 한편, 하프톤 부분(HT)은 얇은 포토레지스트(PR)와 소스-드레인 금속(SDM)이 제거되는 반면, 반도체 물질(AM)은 제거되지 않고 남는다.
즉, 소스 전극(S) 및 데이터 배선(DL) 하부에 남는 반도체 물질(AM)은 더미 소스(DS)로 남는다. 마찬가지로, 드레인 전극(D) 하부에도 반도체 물질(AM)로 이루어진 더미 드레인(DD)이 남는다. 그리고, 데이터 패드(DP) 하부에도 더미 데이터 패드(DDP)가 남는다. 한편, 제1 하프톤 부분(HT1)에 해당하는 영역은, 소스 전극(S)과 드레인 전극(D) 사이의 반도체 물질(AM)은 반도체 층(A)으로 채널을 형성한다. 그리고, 제2 하프톤 부분(HT2)에 해당하는 영역은 더미 드레인(DD)만 노출된 상태가 된다. 즉, 드레인 전극(D)은 더미 드레인(DD) 위에서 더미 드레인(DD)보다 작은 크기를 갖는다. (도 8c)
소스-드레인 요소가 형성된 기판(SUB) 전면에 ITO와 같은 투명 도전물질을 증착한다. 제3 마스크 공정으로 투명 도전물질을 패턴하여, 게이트 절연막(GI) 위의 화소 영역 내에 화소전극(PXL)을 형성한다. 화소전극(PXL)은 드레인 전극(D)의 일부와 더미 드레인(DD)의 일부를 차례로 덮으면서 접촉하도록 형성된다. 그리고, 화소 전극(PXL)은 게이트 배선(GL)과 데이터 배선(DL)이 교차하여 형성한 화소 영역 내에서 대략 장방형의 모양으로 형성하는 것이 바람직하다. (도 8d)
화소 전극(PXL)이 형성된 기판(SUB) 전면에 보호막(PAS)을 도포한다. 제4 마스크 공정으로, 보호막(PAS)을 패턴하여 데이터 패드(DP) 일부를 노출하는 데이터 패드 콘택홀(DPCH)을 형성한다. 이와 동시에, 보호막(PAS)과 게이트 절연막(GI)을 패턴하여, 게이트 패드(GP)의 일부를 노출하는 게이트 패드 콘택홀(GPCH)을 형성한다. 또한, 단면도에는 자세히 도시하지 않았으나, 보호막(PAS)과 게이트 절연막(GI)을 패턴하여, 공통 배선(CL)의 일부를 노출하는 공통 콘택홀(COMCH)을 더 형성할 수 있다. (도 8e)
보호막(PAS) 위에 ITO와 같은 투명 도전물질을 다시 증착한다. 제5 마스크 공정으로, 투명 도전물질을 패턴하여, 공통 콘택홀(COMCH)을 통해 공통 배선(CL)과 접촉하는 공통 전극(COM), 게이트 패드 단자(GPT) 및 데이터 패드 단자(DPT)를 형성한다. 공통 전극(COM)은 보호막(PAS)을 사이에 두고 화소 전극(PXL)과 중첩하도록 형성한다. 특히, 일정 간격을 두고 평행하게 나열된 막대 모양으로 형성한다. 게이트 패드 단자(GPT)는 게이트 패드 콘택홀(GPCH)을 통해 노출된 게이트 패드(GP)와 접촉한다. 그리고, 데이터 패드 단자(DPT)는 데이터 패드 콘택홀(DPCH)을 통해 노출된 데이터 패드(DP)와 접촉한다. (도 8f)
본 발명의 두 번째 실시 예에서는, 첫 번째 실시 예에서 발생하는 드레인 전극과 화소전극 사이의 접촉 불량 문제를 해결하였다. 도 9는 도 8f의 B로 표시한 원형 부분을 확대한 도면으로 드레인 전극(D)과 화소전극(PXL) 사이의 접촉 상태를 나타내는 확대 단면도이다. 도 9에서 도시한 바와 같이, 드레인 전극(D)를 형성할 때, 드레인 전극(D)의 가장자리에도 하프톤 마스크를 사용하였다. 그럼으로써, 평면도 도 7에서 도시한 바와 같이 드레인 전극(D)을 더미 드레인(DD)보다 작은 크기를 갖도록 형성하였다. 그 결과, 드레인 전극(D)의 가장자리는 더미 드레인(DD)의 상부 표면 위에서 패턴이 되며, 더미 드레인(DD)의 상부 표면 일부가 노출된 형상을 갖는다. 더욱이, 드레인 전극(D)의 가장자리 부분은 제2 하프톤 부분(HT2)에 의해 남아 있던 포토레지스트(PR)가 식각된 후 반도체 물질(AM)이 식각되는 과정에서 식각되므로, 언더 컷 현상이 발생하지 않는다.
이후에, 화소전극(PXL)은 드레인 전극(D)의 상부 표면 및 식각된 측벽면과, 더미 드레인(DD)의 상부 표면 및 식각된 측벽면, 그리고 게이트 절연막(GI) 상부 표면으로 넘어가는 스텝 커버리지를 따라 형성된다. 그럼으로써, 화소전극(PXL)은 단면 프로파일에서 단절된 부분이 없이 양호한 스텝 커버리지를 갖고 형성된다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
7, TFT: 박막트랜지스터 1, SUB: 기판
13, GL: 게이트 라인 53, CL: 공통 라인
23, DL: 데이터 라인 45, PXL: 화소 전극
55, COM: 공통 전극 17, GP: 게이트 패드
27, DP: 데이터 패드 19, GPT: 게이트 패드 단자
29, DPT: 데이터 패드 단자 71, GPCH: 게이트 패드 콘택홀
73, DPCH: 데이터 패드 콘택홀 COMCH: 공통 콘택홀
15, G: 게이트전극 25, S: 소스전극
35, D: 드레인전극 37, A: 반도체 층
11, GI: 게이트 절연막 41, PAS: 보호막
DD: 더미 드레인 DS:더미 소스
PR: 포토레지스트 HTM: 하프톤 마스크
HT: 하프톤 부분 HT1:제1 하프톤 부분
HT2: 제2 하프톤 부분

Claims (11)

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  3. 삭제
  4. 삭제
  5. 삭제
  6. 기판 위에 게이트 금속을 증착하고 패턴하여 게이트 요소를 형성하는 제1 마스크 공정;
    상기 게이트 요소 위에 게이트 절연막, 반도체 물질 및 소스-드레인 금속을 연속으로 도포하고, 상기 반도체 물질 및 소스-드레인 금속을 패턴하여 소스-드레인 요소를 형성함으로써 박막 트랜지스터를 완성하는 제2 마스크 공정;
    상기 박막 트랜지스터와 상기 게이트 절연막 위에 제1 투명 도전물질을 증착하고 패턴하여 상기 박막 트랜지스터의 일부와 연결된 화소전극을 형성하는 제3 마스크 공정;
    상기 화소전극이 형성된 상기 기판 전면을 덮는 보호막을 도포하고 패턴하여 게이트 요소의 일부를 노출하는 게이트 콘택홀 및 소스-드레인 요소의 일부를 노출하는 데이터 콘택홀을 형성하는 제4 마스크 공정; 그리고
    상기 보호막 위에 제2 투명 도전물질을 증착하고 패턴하여 상기 화소전극과 중첩하며 일정 간격 떨어져 평행하게 배열된 공통전극, 상기 게이트 콘택홀을 통해 상기 게이트 요소 일부와 접촉하는 게이트 단자, 그리고 상기 데이터 콘택홀을 통해 상기 소스-드레인 요소 일부와 접촉하는 데이터 단자를 형성하는 제5 마스크 공정을 포함하되;
    상기 제2 마스크 공정은,
    소스 전극과 드레인 전극 사이의 분리 영역과, 상기 드레인 전극의 외부 일부 영역에 하프톤 부분을 갖는 하프톤 마스크를 사용하는 것을 특징으로 하는 프린지 필드 스위칭 방식의 박막 트랜지스터 기판 제조 방법.
  7. 제 6 항에 있어서, 상기 제1 마스크 공정은
    게이트 배선;
    상기 게이트 배선에서 분기된 게이트 전극; 그리고
    상기 게이트 배선의 일측단부에 형성된 게이트 패드를 포함하는 상기 게이트 요소를 형성하며,
    상기 제2 마스크 공정은 상기 하프톤 마스크를 사용하여,
    상기 게이트 배선 및 상기 게이트 전극을 덮는 상기 게이트 절연막 위에서 상기 게이트 전극과 중첩되는 반도체 층;
    상기 게이트 절연막 위에서 상기 게이트 배선과 직교하는 데이터 배선, 상기 데이터 배선의 일측단부에 형성된 데이터 패드, 상기 데이터 배선에서 분기하여 상기 반도체 층의 일측면과 접촉하는 소스 전극, 그리고 상기 데이터 배선과 소스 전극 하부에 동일한 형상으로 형성되며 상기 반도체 층에서 연장된 더미 소스; 그리고
    상기 반도체 층의 타측면과 접촉하며 상기 소스 전극과 대향하는 드레인 전극, 그리고 상기 반도체 층에서 연장되어 상기 드레인 전극 하부에서 더 큰 크기를 갖는 더미 드레인을 형성하는 것을 특징으로 하는 프린지 필드 스위칭 방식의 박막 트랜지스터 기판 제조 방법.
  8. 제 7 항에 있어서, 상기 제3 마스크 공정의 상기 화소전극은,
    상기 드레인 전극의 상부 표면 및 측벽면과, 상기 더미 드레인의 상부 표면 및 측벽면과, 상기 게이트 절연막 상부 표면을 따라 연장되도록 형성하는 것을 특징으로 하는 프린지 필드 스위칭 방식의 박막 트랜지스터 기판 제조 방법.
  9. 제 7 항에 있어서,
    상기 제1 마스크 공정의 게이트 요소는, 상기 게이트 배선과 평행하게 배열된 공통 배선을 더 포함하고;
    상기 제4 마스크 공정의 게이트 콘택홀은, 상기 보호막 및 상기 게이트 절연막을 관통하여 상기 공통 배선의 일부를 노출하는 공통 콘택홀을 더 포함하고; 그리고
    상기 제5 마스크 공정의 상기 공통 전극은, 상기 공통 콘택홀을 통해 상기 공통 배선과 연결되는 것을 특징으로 하는 프린지 필드 스위칭 방식의 박막 트랜지스터 기판 제조 방법.
  10. 제 7 항에 있어서,
    상기 제4 마스크 공정의 상기 게이트 콘택홀은, 상기 게이트 절연막 및 상기 보호막을 관통하여 상기 게이트 패드 일부를 노출하는 게이트 패드 콘택홀을 포함하고;
    상기 데이터 콘택홀은, 상기 보호막을 관통하여 상기 데이터 패드의 일부를 노출하는 데이터 패드 콘택홀을 포함하며;
    상기 제5 마스크 공정의 게이트 단자는, 상기 게이트 패드 콘택홀을 통해 상기 게이트 패드와 접촉하는 게이트 패드 단자를 포함하고;
    상기 데이터 단자는, 상기 데이터 패드 콘택홀을 통해 상기 데이터 패드와 접촉하는 데이터 패드 단자를 포함하는 것을 특징으로 하는 프린지 필드 스위칭 방식의 박막 트랜지스터 기판 제조 방법.
  11. 제 7 항에 있어서, 상기 제5 마스크 공정은,
    상기 보호막 위에서 상기 게이트 배선과 나란하게 형성되며, 상기 공통 전극과 연결되는 공통 배선을 더 형성하는 것을 특징으로 하는 프린지 필드 스위칭 방식의 박막 트랜지스터 기판 제조 방법.
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