KR101800883B1

KR101800883B1 - 고 개구율을 갖는 수평 전계 액정표시장치 및 그 제조 방법

Info

Publication number: KR101800883B1
Application number: KR1020100088061A
Authority: KR
Inventors: 신동수
Original assignee: 엘지디스플레이 주식회사
Priority date: 2010-09-08
Filing date: 2010-09-08
Publication date: 2017-12-21
Also published as: KR20120025887A

Abstract

본 발명은 고 개구율을 갖는 수평 전계 액정표시장치 및 그 제조 방법에 관한 것이다. 본 발명에 의한 수평 전계형 액정표시 장치는, 기판; 상기 기판 위에서 가로 방향으로 진행하는 게이트 배선; 상기 기판 위에서 세로 방향으로 진행하는 데이터 배선; 상기 게이트 배선과 데이터 배선이 교차하여 형성하는 화소 영역; 상기 화소 영역의 일측부에 형성된 박막 트랜지스터; 상기 화소 영역 내에서, 상기 박막 트랜지스터와 연결되고, 선분 형태를 갖고 상기 가로 방향으로 진행하는 다수 개의 화소 전극; 그리고 상기 화소 영역 내에서, 상기 화소 전극들 사이에 개재되며, 선분 형태를 갖고 상기 가로 방향으로 진행하는 다수 개의 공통 전극을 포함한다. 본 발명은 화소 영역 내의 개구부 비율을 최대한으로 확보할 수 있어, 고 개구율을 갖는 수평 전계형 액정표시 장치를 제공할 수 있다.

Description

고 개구율을 갖는 수평 전계 액정표시장치 및 그 제조 방법{In-Plane Switching Liquid Crystal Display Device Having High Aperture Ratio And Method For Manufacturing The Same}

본 발명은 고 개구율을 갖는 수평 전계 액정표시장치 및 그 제조 방법에 관한 것이다. 특히, 본 발명은 데이터 라인과 화소 전극 사이의 빛샘을 방지하고, 화소 전극과 공통 전극을 중첩되도록 형성하여, 고 개구율을 구현한 수평 전계 액정표시장치 및 그 제조 방법에 관한 것이다.

액정 표시 장치는 전계를 이용하여 액정의 광투과율을 조절함으로써 화상을 표시한다. 이러한 액정 표시 장치는 액정을 구동시키는 전계의 방향에 따라 수직 전계형과 수평 전계형으로 대별된다.

수직 전계형 액정 표시 장치는 상부기판 상에 형성된 공통전극과 하부기판 상에 형성된 화소전극이 서로 대향되게 배치되어 이들 사이에 형성되는 수직 전계에 의해 TN(Twisted Nemastic) 모드의 액정을 구동한다. 이러한 수직 전계형 액정 표시 장치는 개구율이 큰 장점을 가지는 반면 시야각이 90도 정도로 좁은 단점을 가진다.

수평 전계형 액정 표시 장치는 하부 기판에 나란하게 배치된 화소 전극과 공통 전극 간의 수평 전계에 의해 인 플레인 스위칭(In Plane Switching ; 이하, IPS라 함) 모드의 액정을 구동한다. 이러한 수평 전계형 액정 표시 장치는 시야각이 160도 정도로 넓은 장점을 가진다. 이하, 수평 전계형 액정 표시 장치에 대하여 상세히 살펴보기로 한다. 도 1은 종래 기술에 의한 수평 전계형 액정표시패널을 나타내는 개략도이다.

도 1을 참조하면, 종래 기술에 의한 수평 전계형 액정표시패널은, 박막트랜지스터 어레이 기판(TA), 칼라 필터 어레이 기판(CA), 그리고 이 두 기판 사이에 개재된 액정층(LC)을 포함한다. 박막트랜지스터 어레이 기판(TA)은 매트릭스 방식으로 배열된 화소 영역(PA)을 구비한다. 그리고 화소 영역(PA)에는 액정층(LC)을 구동하기 위한 수평 전계를 형성하는 화소 전극(PXL)과 공통 전극(COM)이 하판(SD) 위에 형성된다. 칼라 필터 어레이 기판(CA)은 상판(SU) 위에 형성된 화소 영역(PA) 내에 형성된 칼라 필터(CF), 그리고 화소 영역(PA)을 정의하며 칼라 필터(CF)를 구분하는 블랙 매트릭스(BM)를 포함한다.

도 2는 도 1에 의한 수평 전계형 액정표시패널의 박막트랜지스터 어레이 기판을 나타내는 평면도이다. 도 3은 도 1 및 2에 의한 수평 전계형 액정표시 패널을 절단선 I-I'으로 자른 단면도이다. 도 4는 도 1 및 도 2에 의한 수평 전계형 액정표시 패널을 절단선 II-II'으로 자른 단면도이다.

도 2 및 3을 참조하면, 종래 기술에 의한 수평 전계형 액정표시패널의 박막트랜지스터 어레이 기판은 하부 기판(SUB) 상에 교차하도록 형성된 게이트 배선(GL) 및 데이터 배선(DL)과, 그 교차부마다 형성된 박막 트랜지스터(TFT)와, 그 교차 구조로 마련된 화소 영역에 수평 전계를 이루도록 형성된 화소 전극(PXL) 및 공통 전극(COM)과, 그리고 공통 전극(COM)과 접속된 공통 배선(CL)을 구비한다.

게이트 배선(GL)은 박막 트랜지스터(TFT)의 게이트 전극(G)에 게이트 신호를 공급한다. 데이터 배선(DL)은 박막 트랜지스터(TFT)의 드레인 전극(D)을 통해 화소전극(PXL)에 화소신호를 공급한다. 게이트 배선(GL)과 데이터 배선(DL)은 교차구조로 형성되어 화소 영역을 정의한다. 공통 배선(CL)은 화소 영역을 사이에 두고 게이트 배선(GL)과 나란하게 형성되며 액정 구동을 위한 기준전압을 공통전극(COM)에 공급한다.

박막 트랜지스터(TFT)는 게이트 배선(GL)의 게이트 신호에 응답하여 데이터 배선(DL)의 화소 신호가 화소 전극(PXL)에 충전, 유지되도록 한다. 이를 위하여, 박막 트랜지스터(TFT)는 게이트 배선(GL)에 접속된 게이트 전극(G)과, 데이터 배선(DL)에 접속된 소스 전극(S)과, 화소 전극(PXL)에 접속된 드레인 전극(D)을 구비한다. 또한, 박막 트랜지스터(TFT)는 소스 전극(S)과 드레인 전극(D) 사이에 채널을 형성하는 활성층(A)과, 소스 전극(S) 및 드레인 전극(D)과 오믹 접촉을 위한 오믹 접촉층(도시하지 않음)을 더 포함한다.

화소 전극(PXL)은 보호막(PAS)을 관통하는 드레인 콘택홀(CHD)을 통해 박막 트랜지스터(TFT)의 드레인 전극(D)과 접속되어 화소 영역에 형성된다. 특히, 화소 전극(PXL)은 드레인 전극(D)과 접속되고 인접한 게이트 라인(GL)과 나란하게 형성된 수평부(PXLa)와, 이 수평부(PXLa)에서 공통 전극(COM)과 나란하게 돌출되어 형성된 핑거부(PXLb)를 구비한다. 화소 전극의 수평부(PXLa)는 공통 배선(CL)과 중첩하도록 형성되어 보조 스토리지를 형성하기도 한다.

공통 전극(COM)은 게이트 절연막(GI) 및 보호막(PAS)를 관통하는 공통 컨택홀(CHCOM)을 통해 공통 배선(CL)과 접속되어 화소 영역에 형성된다. 특히, 공통 전극(COM)은 화소 영역에서 화소 전극(PXL)의 핑거부(PXLb)와 나란하게 형성된다.

이에 따라, 박막 트랜지스터(TFT)를 통해 화소 신호가 공급된 화소 전극(PXL)과 공통 배선(CL)을 통해 기준 전압이 공급된 공통 전극(COM) 사이에 수평 전계가 형성된다. 특히, 화소 전극(PXL)의 핑거부(PXLb)와 공통 전극(COM) 사이에 수평 전계가 형성된다. 이러한 수평 전계에 의해 박막 트랜지스터 어레이 기판과 칼라 필터 어레이 기판 사이에서 수평 방향으로 배열된 액정 분자들이 유전 이방성에 의해 회전하게 된다. 액정 분자들의 회전 정도에 따라 화소 영역을 투과하는 광 투과율이 달라지게 됨으로써 화상을 구현한다.

도 2 및 3과 같은 종래 기술에 의한 수평 전계 액정패널에서는, 도 4에 도시한 것과 같이, 데이터 배선(DL), 그리고 데이터 배선(DL)과 보호막(PAS)을 사이에 두고 위치하는 공통 전극(COM) 사이에는 기생 캐패시터(Cdc)가 형성된다. 이러한 기생 캐패시터(Cdc)에 의해 데이터 배선(DL)과 인접한 공통 전극(COM)과 화소 전극(PXL) 사이의 영역에 위치하는 액정의 배열이 데이터 신호에 영향을 받아 그 영역에서 투과율이 변하게 되면서 크로스토크가 발생한다. 이 크로스토크를 줄이기 위해서는 데이터 배선(DL)과 인접한 공통 전극의 부분을 공통 배선(CL)과 동일한 층에 형성하며, 폭을 넓게 형성하여 화소 전극(PXL)과 공통 전극(COM) 사이의 전계에 영향을 주는 데이터 신호를 차폐하기도 한다. 그러나, 공통 전극(COM)의 폭이 넓어지는 만큼 개구율이 감소하는 문제가 있다.

또한, 동일 평면 상에 형성된 공통 전극(COM) 및 화소 전극(PXL)을 덮는 배향막이 형성되는데, 이 배향막은 액정의 초기 배향 상태를 결정하기 위한 배향 무늬를 갖는다. 액정의 초기 방향은 수평 전계의 방향과 거의 수직인 방향으로 배열되는 것이 바람직하다. 즉, 종래 기술에 의한 액정표시 패널에서, 배향막에 배향 무늬를 형성하기 위한 러빙 방향(Rubbing Direction)은 도 2에서 도시한 것과 같이 데이터 배선(DL)의 진행 방향과 나란한 방향이 된다. 이와 같은 구조로 인해, 데이터 배선(DL) 주변에서 빛샘이 불가피하게 발생한다. 이를 방지하기 위해서는, 박막트랜지스터 어레이 기판과 대향하는 칼라 필터 어레이 기판 상에서, 데이터 배선(DL)과 대응하는 영역에 블랙 매트릭스를 충분히 넒게 형성하여 빛샘을 방지하여야 한다. 그 결과 도 4에 도시한 것과 같이, 블랙 매트릭스가 데이터 배선(DL) 및 데이터 배선(DL) 주변의 공통 전극(COM)까지도 덮는 구조를 갖게 됨으로써 개구율이 감소하는 문제가 발생한다.

특히, 도 2 및 3과 같은 구조를 갖는 수평 전계 방식의 액정표시장치에서는, 공통 전극(COM)과 화소 전극(PXL)이 동일 평면에 형성되는데, 이 두 전극 사이에서 전기적 단락이 발생하지 않도록 하기 위해 충분한 이격 거리를 갖도록 형성하여야 한다. 예를 들어, 화소 전극(PXL) 및 공통 전극(COM)은 약 10㎛ 정도의 폭을 갖고, 약 30㎛ 정도의 이격 거리를 갖는다. 이 경우, 화소 전극(PXL)과 공통 전극(COM) 사이에는 수평 전계가 발생하지만, 화소 전극(PXL) 및 공통 전극(COM) 자체 영역 위에는 수평 전계가 형성되지 않는다. 따라서, 화소 전극(PXL) 및 공통 전극(COM)의 상부에 위치하는 액정들은 수평 전계에 의해 정상적인 구동을 못한다. 그 결과, 화소 전극(PXL) 및 공통 전극(COM) 자체 폭 넓이 만큼 개구율이 감소하는 문제가 있다.

본 발명의 목적은 상기 종래 기술의 문제점들을 해결하고자 안출된 발명으로써, 데이터 배선 주변의 빛샘을 발생을 차단하기 위해 게이트 배선 방향으로 배열된 공통 전극 및 화소 전극 구조를 갖는 수평 전계형 액정표시 장치 및 그 제조 방법을 제공하는 데 있다. 또 다른 본 발명의 목적은 화소 전극과 공통 전극을 다른 층에 형성하며 그 경계부가 중첩되도록 하여 화소 전극과 공통 전극 자체 영역 위에도 수평 전계가 형성되도록 하는 수평 전계형 액정표시 장치 및 그 제조 방법을 제공하는 데 있다.

상기 목적을 달성하기 위해, 본 발명에 의한 수평 전계형 액정표시 장치는, 기판; 상기 기판 위에서 가로 방향으로 진행하는 게이트 배선; 상기 기판 위에서 세로 방향으로 진행하는 데이터 배선; 상기 게이트 배선과 데이터 배선이 교차하여 형성하는 화소 영역; 상기 화소 영역의 일측부에 형성된 박막 트랜지스터; 상기 화소 영역 내에서, 상기 박막 트랜지스터와 연결되고, 선분 형태를 갖고 상기 가로 방향으로 진행하는 다수 개의 화소 전극; 그리고 상기 화소 영역 내에서, 상기 화소 전극들 사이에 개재되며, 선분 형태를 갖고 상기 가로 방향으로 진행하는 다수 개의 공통 전극을 포함한다.

상기 화소 전극과 상기 공통 전극은 서로 다른 층에 형성되며, 상기 화소 전극의 경계부와 상기 공통 전극의 경계부가 서로 중첩하는 것을 특징으로 한다.

상기 화소 전극은 상기 게이트 배선을 덮는 게이트 절연막 위에 형성되고; 상기 공통 전극은 상기 박막 트랜지스터를 덮는 보호막 위에 형성되는 것을 특징으로 한다.

상기 보호막은 상기 가로 방향으로 진행하는 다수 개의 선분 형태가 나열된 패턴으로 식각되되, 식각 측면의 모양은 역 테이퍼 진 모양을 갖으며; 상기 공통 전극은 상기 보호막의 식각되지 않은 표면 위에 형성되며; 상기 화소 전극은 상기 식각된 보호막 패턴 사이에 노출된 상기 게이트 절연막 위에 형성되는 것을 특징으로 한다.

상기 보호막은 상기 박막 트랜지스터를 덮는 제1 보호막과 상기 제1 보호막을 덮는 제2 보호막을 포함하며; 상기 제1 및 제2 보호막은 상기 가로 방향으로 진행하는 다수 개의 선분 형태가 나열된 패턴으로 식각되되, 식각 측면의 모양은 상기 제1 보호막이 상기 제2 보호막보다 과 식각된 모양을 갖으며; 상기 공통 전극은 상기 제2 보호막의 식각되지 않은 표면 위에 형성되며; 상기 화소 전극은 상기 식각된 제1 및 제2 보호막 패턴 사이에 노출된 상기 게이트 절연막 위에 형성되는 것을 특징으로 한다.

상기 화소 전극과 상기 공통 전극을 덮는 배향막을 더 포함하고; 상기 배향막에는 상기 가로 방향으로 형성된 액정 초기 배향 무늬를 포함하는 것을 특징으로 한다.

상기 박막 트랜지스터는, 상기 게이트 배선에서 상기 화소 영역으로 분기하는 게이트 전극; 상기 게이트 전극 및 상기 게이트 배선을 덮는 게이트 절연막; 상기 게이트 절연막 위에서 상기 게이트 전극을 덮도록 형성된 반도체 채널층; 상기 데이터 배선에서 상기 화소 영역으로 분기하며 상기 게이트 전극의 일측부와 중첩하는 소스 전극; 그리고 상기 소스 전극과 대향하며 상기 게이트 전극의 타측부와 중첩하는 드레인 전극과을 포함하는 것을 특징으로 한다.

또한, 본 발명에 의한 수평 전계형 액정표시 장치 제조 방법은, 기판 위에 제1 마스크 공정으로 가로 방향으로 진행하는 게이트 배선을 포함하는 게이트 요소를 형성하는 단계와; 상기 게이트 요소를 덮는 게이트 절연막을 형성하는 단계와; 상기 게이트 절연막 위에, 제2 마스크 공정으로 세로 방향으로 진행하는 데이터 배선을 포함하는 소스-드레인 요소를 포함하는 박막 트랜지스터를 형성하는 단계와; 상기 박막 트랜지스터를 덮는 보호막을 도포하는 단계와; 제3 마스크 공정으로, 상기 게이트 배선과 상기 데이터 배선이 교차하여 형성하는 화소 영역 내에서, 상기 가로 방향으로 진행하는 다수 개의 선분 형태가 나열된 패턴으로 상기 보호막을 식각하는 단계와; 그리고 상기 패턴된 보호막 위에 투명 도전물질을 전면 증착하여, 상기 보호막의 식각되지 않은 표면 위에 공통 전극을 형성하고, 식각된 보호막 패턴 사이에 노출된 상기 게이트 절연막 위에 화소 전극을 형성하는 단계를 포함한다.

제4 마스크 공정으로 상기 보호막 위에 증착된 상기 투명 도전 물질 중 상기 화소 영역 및 패드 영역을 제외한 부분의 상기 투명 도전 물질을 제거하는 단계를 더 포함하는 것을 특징으로 한다.

상기 보호막을 식각하는 단계에서, 상기 보호막의 식각 측면 형상이 언더 컷 형상을 갖도록 식각하는 것을 특징으로 한다.

상기 보호막을 도포하는 단계는, 상기 박막 트랜지스터를 덮는 제1 보호막을 도포하는 단계와; 그리고 상기 제1 보호막을 덮는 제2 보호막을 도포하는 단계를 포함하며; 상기 제3 마스크 공정은, 상기 제2 보호막과 상기 제1 보호막을 식각하되, 상기 제1 보호막을 상기 제2 보호막에 비해 과 식각되는 것을 특징으로 한다.

상기 제1 보호막은 제1 조건에서 도포하고, 상기 제2 보호막은 제2 조건에서 도포하여, 상기 제1 보호막의 식각율이 상기 제2 보호막의 식각율보다 큰 값을 갖도록 형성하여, 상기 제3 마스크 공정에서 상기 제1 보호막이 상기 제2 보호막에 대해 과 식각되는 것을 특징으로 한다.

상기 화소 전극 및 공통 전극 위에 배향막을 도포하는 단계와; 상기 배향막을 광 배향하는 단계를 더 포함하는 것을 특징으로 한다.

상기 배향막은 상기 게이트 요소, 상기 소스-드레인 요소 및 상기 박막 트랜지스터를 포함하는 하부에 적층된 요소들의 단차가 반영되지 않는 두께로 도포하는 것을 특징으로 한다.

상기 광 배향의 배향 무늬 방향은 상기 가로 방향인 것을 특징으로 한다.

본 발명에 의한 수평 전계형 액정표시 장치는 데이터 배선 주변에 공통 전극이 나란하게 배열되지 않음으로 하여 데이터 배선과 공통 전극 사이에 기생용량이 발생하지 않는다. 또한, 공통 전극과 화소 전극이 게이트 배선 방향으로 배열되고, 배향막의 액정초기 배향 무늬의 방향이 게이트 배선 방향으로 형성됨으로써 데이터 배선 주위의 빛샘 발생을 차단한다. 그리고, 화소 전극과 공통 전극이 3㎛ 정도의 폭을 갖고 서로 다른 층에 형성되며, 그 경계부분이 서로 중첩하도록 형성됨으로써, 화소 전극 및 공통 전극 자체 영역 내에도 수평 전계가 형성되어 화소 영역 내의 모든 액정들이 수평 전계에 의해 구동된다. 이로써, 화소 영역 내의 개구부 비율을 최대한으로 확보할 수 있어, 고 개구율을 갖는 수평 전계형 액정표시 장치를 제공할 수 있다.

도 1은 종래 기술에 의한 수평 전계형 액정표시패널을 나타내는 개략도.
도 2는 도 1에 의한 수평 전계형 액정표시패널의 박막트랜지스터 어레이 기판을 나타내는 평면도.
도 3은 도 1 및 2에 의한 수평 전계형 액정표시 패널을 절단선 I-I'으로 자른 단면도.
도 4는 도 1 및 도 2에 의한 수평 전계형 액정표시 패널을 절단선 II-II'으로 자른 단면도.
도 5는 본 발명에 의한 수평 전계형 액정표시패널의 박막트랜지스터 어레이 기판을 나타내는 평면도.
도 6a 내지 6e는 본 발명의 제1 실시 예에 의한 수평 전계형 액정표시패널의 박막트랜지스터 어레이 기판을 제조하는 과정을 나타낸 단면도들.
도 7a 내지 7e는 본 발명의 제2 실시 예에 의한 수평 전계형 액정표시패널의 박막트랜지스터 어레이 기판을 제조하는 과정을 나타낸 단면도들.

상기 목적 외에 본 발명의 다른 목적 및 특징들은 첨부한 도면들을 참조한 실시예의 설명을 통하여 명백하게 드러나게 될 것이다. 이하 첨부된 도 5 내지 도 7e를 참조하여 본 발명에 따른 바람직한 실시 예들을 상세히 설명한다. 이하의 설명에서, 본 발명과 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다.

도 5는 본 발명에 의한 수평 전계형 액정표시장치의 박막트랜지스터 어레이 기판을 나타내는 평면도이다. 도 6a 내지 6e는 도 5에서 절취선 III-III'으로 자른 도면들로서 본 발명의 제1 실시 예에 의한 박막트랜지스터 어레이 기판을 제조하는 과정을 나타내는 단면도들이다. 도 7a 내지 7b는 도 5에서 절취선 III-III'으로 자른 도면들로서 본 발명의 제2 실시 예에 의한 박막트랜지스터 어레이 기판을 제조하는 과정을 나타내는 단면도들이다.

먼저, 도 5를 참조하면, 본 발명에 의한 수평 전계형 액정표시패널의 박막트랜지스터 어레이 기판은 하부 기판(SUB) 상에 교차하도록 형성된 게이트 배선(GL) 및 데이터 배선(DL)과, 그 교차부마다 형성된 박막 트랜지스터(TFT)와, 그 교차 구조로 마련된 화소 영역에 수평 전계를 이루도록 형성된 화소 전극(PXL) 및 공통 전극(COM)과, 그리고 공통 전극(COM)과 접속된 공통 배선(CL)을 구비한다.

게이트 배선(GL)은 박막 트랜지스터(TFT)의 게이트 전극(G)에 게이트 신호를 공급한다. 데이터 배선(DL)은 박막 트랜지스터(TFT)의 드레인 전극(D)을 통해 화소전극(PXL)에 화소신호를 공급한다. 게이트 배선(GL)과 데이터 배선(DL)은 교차구조로 형성되어 화소 영역을 정의한다. 공통 배선(CL)은 화소 영역의 일측부에 데이터 배선(DL)과 나란하게 형성되며 액정 구동을 위한 기준전압을 공통전극(COM)에 공급한다.

화소 전극(PXL)은 보호막(PAS)을 관통하는 드레인 콘택홀(CHD)을 통해 박막 트랜지스터(TFT)의 드레인 전극(D)과 접속되어 화소 영역에 형성된다. 특히, 화소 전극(PXL)은 드레인 전극(D)과 접속되고 인접한 데이터 라인(DL)과 나란하게 형성된 수직부(PXLc)와, 이 수직부(PXLc)에서 공통 전극(COM)과 나란하게 돌출되어 형성된 핑거부(PXLd)를 구비한다. 화소 전극의 수직부(PXLc)는 공통 배선(CL)과 중첩하도록 형성되어 보조 스토리지(Cst)를 형성하기도 한다.

공통 전극(COM)은 게이트 절연막(GI) 및 보호막(PAS)를 관통하는 공통 컨택홀(CHCOM)을 통해 공통 배선(CL)과 접속되어 화소 영역에 형성된다. 특히, 공통 전극(COM)은 화소 영역에서 화소 전극(PXL)의 핑거부(PXLd)와 나란하게 형성된다.

이에 따라, 박막 트랜지스터(TFT)를 통해 화소 신호가 공급된 화소 전극(PXL)과 공통 배선(CL)을 통해 기준 전압이 공급된 공통 전극(COM) 사이에 수평 전계가 형성된다. 특히, 화소 전극(PXL)의 핑거부(PXLd)와 공통 전극(COM) 사이에 수평 전계가 형성된다. 이러한 수평 전계에 의해 박막 트랜지스터 어레이 기판과 칼라 필터 어레이 기판 사이에서 수평 방향으로 배열된 액정 분자들이 유전 이방성에 의해 회전하게 된다. 액정 분자들의 회전 정도에 따라 화소 영역을 투과하는 광 투과율이 달라지게 됨으로써 화상을 구현한다.

본 발명을 설명하는 도 5에서는, 데이터 배선(DL)의 주변에는 데이터 배선(DL)과 나란하게 진행하는 화소 전극(PXL) 특히, 수직부(PXLc)가 배치된다. 그러나, 화소 전극(PXL)은 데이터 배선(DL)과 동일한 전압을 갖는다. 따라서, 데이터 배선(DL)과 화소 전극(PXL) 사이에는 기생 용량이 발생하지 않는다. 따라서, 도면으로 나타내지 않았지만, 화소 전극(PXL)의 수직부(PXLc)를 데이터 배선과 완전 중첩되도록 형성하더라도 신호적인 문제가 발생하지 않는다. 이 경우, 종래 기술과 대비하여, 데이터 배선(DL) 주변에 크로스 토크를 야기하는 배선이 없으므로, 이로 인한 빛샘 문제가 원천적으로 방지된다.

또한, 공통 전극(COM) 및 화소 전극(PXL)을 덮는 배향막에 형성되는 액정의 초기 배향 상태를 결정하기 위한 배향 무늬는, 공통 전극(COM) 및 화소 전극(PXL)과 평행한 방향을 갖는다. 본 발명에 의한 액정표시 패널에서, 배향막에 배향 무늬를 형성하기 위한 러빙 방향(Rubbing Direction)은 도 5에서 도시한 것과 같이 게이트 배선(GL)의 진행 방향과 나란한 방향이 된다. 따라서, 종래 기술에 의한 액정표시 패널에서 발생한 러빙 방향에 의한 빛샘 문제를 원천적으로 차단하는 효과가 있다.

더우기, 배향 무늬 형성 방법을 물리적인 러빙 방법 대신에, 광 배향법을 사용하면, 각 배선 및 전극의 단차가 있는 배향막 부분에도 균일한 배향 무늬를 형성할 수 있다. 또한, 배향막을 형성함에 있어서, 배향막 아래에 형성된 요소들의 단차를 줄일 수 있을 정도로 두껍게 배향막을 형성하여 배향시 배향 무늬가 단차에 의한 영향을 받지 않도록 할 수도 있다. 이로써, 단차부에서 배향 무늬의 불균일에 의한 빛샘 문제도 방지할 수 있다.

이하, 도 6a 내지 6e를 참조하여 본 발명의 제1 실시 예에 의한 박막트랜지스터 어레이 기판을 제조하는 과정에 대하여 설명한다.

기판(SUB) 위에 게이트용 금속 물질을 증착하고 제1 마스크 공정으로 패턴하여, 게이트 요소를 형성한다. 게이트 요소는 게이트 배선(GL), 게이트 배선(GL)에서 화소 영역으로 분기하는 게이트 전극(G), 게이트 배선(GL)의 일측단부에 형성된 게이트 패드(GP)를 포함한다. 또한, 화소 영역 내의 일측변에 특히 데이터 배선(DL)과 평행한 공통 배선(CL)을 형성한다. (도 6a)

게이트 요소가 형성된 기판(SUB) 전면에 SiNx, SiOx, 또는 유기물질로 게이트 절연막(GI)을 전면 도포한다. 이어서, 반도체 물질, 불순물이 포함된 반도체 물질, 그리고 소스-드레인용 금속 물질을 연속으로 증착하고, 하프-톤 마스크를 이용한 제2 마스크 공정으로 반도체 층(A)과 소스-드레인 요소를 형성한다. 소스-드레인 요소에는 게이트 배선(GL)과 직교하며 교차하는 데이터 배선(DL), 데이터 배선(DL)에서 화소 영역으로 분기하며 게이트 전극(G)의 일측부와 중첩하는 소스 전극(S), 소스 전극(S)과 대향하며 게이트 전극(G)의 타측부와 중첩하는 드레인 전극(D), 데이터 배선(DL)의 일측 단부에 형성된 데이터 패드(DP)를 포함한다. 게이트 전극(G)과 중첩하는 반도체 물질은 반도체 채널층(A)을 형성하며, 그 외의 소스-드레인 요소 하부에 형성된 반도체 물질은 더미층이다. 도면에 나타내지 않았으나, 반도체 채널층(A)과 소스 전극(S) 및 드레인 전극(D) 사이에는 오믹 접촉을 유지하는 오믹층이 더 형성될 수 있다. (도 6b)

소스-드레인 요소가 형성된 기판(SUB) 전면에 SiNx, SiOx, 또는 유기물질로 보호막(PAS)을 전면 도포한다. 보호막(PAS)와 게이트 절연막(GI)을 제3 마스크 공정으로 패턴하여 게이트 패드 컨택홀(CHGP), 데이터 패드 컨택홀(CHDP), 그리고 드레인 컨택홀(CHD)을 형성한다. 동시에 화소 전극(PXL)과 공통 전극(COM)을 위한 패턴을 형성한다. 이에 대해 좀 더 상세히 설명하면 다음과 같다. 먼저 보호막(PAS) 위에 포토레지스트(PR)를 전면 도포한다. 그리고 하프-톤 마스크를 이용하여 포토레지스트(PR)를 현상한다. 예를 들면, 게이트 패드(GP), 데이터 패드(DP) 및 드레인 전극(D) 위에는 각각의 콘택홀을 형성할 수 있도록 포토레지스트(PR)가 모두 제거되도록 현상한다. 한편, 공통 전극(COM)이 형성될 부분에는 포토레지스(PR)이 그대로 남아 있도록 현상함과 동시에, 화소 전극(PXL)이 형성될 부분에는 포토레지스트(PR)이 30~50% 정도 남아 있도록 현상한다. (도 6c)

하프-톤 마스크를 이용하여 형성한 포토레지스트(PR)을 마스크로 하여 보호막(PAS)와 게이트 절연막(GI)을 패턴한다. 그 결과, 게이트 패드(GP)부분에는 게이트 패드(GP) 일부를 노출하는 게이트 패드 콘택홀(CHGP)이, 데이터 패드(DP) 부분에는 데이터 패드(DP) 일부를 노출하는 데이터 패드 콘택홀(CHDP)이, 그리고 드레인 전극(D) 부분에는 드레인 전극(D) 일부를 노출하는 드레인 콘택홀(CHD)이 형성된다. 그 후에, 애슁 공정을 통해 포토레지스트(PR) 상층부에서 일부 두께를 제거한다. 즉, 화소 전극(PXL)이 형성될 부분의 보호막(PAS)이 노출된 상태가 될 때까지 포토레지스(PR)를 제거한다. (도 6d)

화소 전극(PXL)이 형성될 부분의 보호막(PAS)이 노출된 상태에서 포토레지스트(PR)를 마스크로 보호막(PAS)을 식각한다. 특히, 보호막(PAS)의 식각 단면 형상이 언더 컷(Undercut)이 발생하도록 식각 비율 및 식각 용액의 조성을 조절하여 식각 공정을 수행한다. 그 후에, 남아 있는 포토레지스트(PR)를 모두 제거한다. 그리고, 패턴된 보호막(PAS) 위에 ITO(Indium Tin Oxide) 혹은 IZO(Indium Zinc Oxide)와 같은 투명 도전물질을 증착한다. 보호막(PAS) 위에 투명 도전물질이 증착되고, 보호막(PAS)에 형성된 패턴 모양으로 노출된 게이트 절연막(GI) 위에도 투명 도전물질이 증착된다. 특히, 보호막(PAS)이 언터 컷 형상으로 패턴되었으므로, 보호막(PAS) 위에 형성된 투명 도전물질과 게이트 절연막(GI) 위에 형성된 투명 도전물질은, 도 6e의 원형에 도시한 확대도면과 같이, 서로 연결되지 않은 단선된 형상을 갖는다. 이로써, 화소 전극(PXL)과 공통 전극(COM)은 자연히 분리되어 형성된다. 다만, 보호막(PAS) 위에 필요 없이 증착되어 전기적 문제를 발생할 수 있는 부분들만, 제4 마스크 공정으로 제거한다. 그 결과, 게이트 패드 단자(GPT), 데이터 패드 단자(DPT), 화소 전극(PXL), 그리고 공통 전극(COM)을 완성한다. 보호막(PAS)의 언터 컷 형상을 이용하여 전극을 형성하므로, 게이트 패드 단자(GPT) 및 데이터 패드 단자(DPT)도 게이트 패드 콘택홀(CHGP) 및 데이터 패드 콘택홀(CHDP) 내부를 채우는 형상으로 형성된다. (도 6e)

이하, 도 7a 내지 7e를 참조하여 본 발명의 제2 실시 예에 의한 박막트랜지스터 어레이 기판을 제조하는 과정에 대하여 설명한다.

기판(SUB) 위에 게이트용 금속 물질을 증착하고 제1 마스크 공정으로 패턴하여, 게이트 요소를 형성한다. 게이트 요소는 게이트 배선(GL), 게이트 배선(GL)에서 화소 영역으로 분기하는 게이트 전극(G), 게이트 배선(GL)의 일측단부에 형성된 게이트 패드(GP)를 포함한다. 또한, 화소 영역 내의 일측변에 특히 데이터 배선(DL)과 평행한 공통 배선(CL)을 형성한다. (도 7a)

게이트 요소가 형성된 기판(SUB) 전면에 SiNx, SiOx, 또는 유기물질로 게이트 절연막(GI)을 전면 도포한다. 이어서, 반도체 물질, 불순물이 포함된 반도체 물질, 그리고 소스-드레인용 금속 물질을 연속으로 증착하고, 하프-톤 마스크를 이용한 제2 마스크 공정으로 반도체 층(A)과 소스-드레인 요소를 형성한다. 소스-드레인 요소에는 게이트 배선(GL)과 직교하며 교차하는 데이터 배선(DL), 데이터 배선(DL)에서 화소 영역으로 분기하며 게이트 전극(G)의 일측부와 중첩하는 소스 전극(S), 소스 전극(S)과 대향하며 게이트 전극(G)의 타측부와 중첩하는 드레인 전극(D), 데이터 배선(DL)의 일측 단부에 형성된 데이터 패드(DP)를 포함한다. 게이트 전극(G)과 중첩하는 반도체 물질은 반도체 채널층(A)을 형성하며, 그 외의 소스-드레인 요소 하부에 형성된 반도체 물질은 더미층이다. 도면에 나타내지 않았으나, 반도체 채널층(A)과 소스 전극(S) 및 드레인 전극(D) 사이에는 오믹 접촉을 유지하는 오믹층이 더 형성될 수 있다. (도 7b)

소스-드레인 요소가 형성된 기판(SUB) 전면에 SiNx, SiOx, 또는 유기물질로 제1 보호막(PAS1) 및 제2 보호막(PAS2)을 연속으로 전면 도포한다. 제1 보호막(PAS1), 제2 보호막(PAS2), 그리고 게이트 절연막(GI)을 제3 마스크 공정으로 패턴하여 게이트 패드 컨택홀(CHGP), 데이터 패드 컨택홀(CHDP), 그리고 드레인 컨택홀(CHD)을 형성한다. 동시에 화소 전극(PXL)과 공통 전극(COM)을 위한 패턴을 형성한다. 이에 대해 좀 더 상세히 설명하면 다음과 같다. 먼저 제2 보호막(PAS2) 위에 포토레지스트(PR)를 전면 도포한다. 그리고 하프-톤 마스크를 이용하여 포토레지스트(PR)를 현상한다. 예를 들면, 게이트 패드(GP), 데이터 패드(DP) 및 드레인 전극(D) 위에는 각각의 콘택홀을 형성할 수 있도록 포토레지스트(PR)가 모두 제거되도록 현상한다. 한편, 공통 전극(COM)이 형성될 부분에는 포토레지스(PR)이 그대로 남아 있도록 현상함과 동시에, 화소 전극(PXL)이 형성될 부분에는 포토레지스트(PR)이 30~50% 정도 남아 있도록 현상한다. (도 7c)

하프-톤 마스크를 이용하여 형성한 포토레지스트(PR)을 마스크로 하여 제2 및 제1 보호막(PAS2, PAS1)과 게이트 절연막(GI)을 패턴한다. 그 결과, 게이트 패드(GP)부분에는 게이트 패드(GP) 일부를 노출하는 게이트 패드 콘택홀(CHGP)이, 데이터 패드(DP) 부분에는 데이터 패드(DP) 일부를 노출하는 데이터 패드 콘택홀(CHDP)이, 그리고 드레인 전극(D) 부분에는 드레인 전극(D) 일부를 노출하는 드레인 콘택홀(CHD)이 형성된다. 그 후에, 애슁 공정을 통해 포토레지스트(PR) 상층부에서 일부 두께를 제거한다. 즉, 화소 전극(PXL)이 형성될 부분의 보호막(PAS)이 노출된 상태가 될 때까지 포토레지스(PR)를 제거한다. (도 7d)

화소 전극(PXL)이 형성될 부분의 제2 보호막(PAS2)이 노출된 상태에서 포토레지스트(PR)를 마스크로 제2 보호막(PAS2) 및 제1 보호막(PAS1)을 식각한다. 특히, 제1 보호막(PAS1)의 식각 양이 제2 보호막(PAS2)의 식각 양보다 더 많이 식각되도록 식각 비율 및 식각 용액의 조성을 조절하여, 전체 식각 단면 형상이 언더 컷(Undercut)이 발생하도록 식각 공정을 수행한다. 그 후에, 남아 있는 포토레지스트(PR)을 모두 제거한다. 그리고, 패턴된 제2 보호막(PAS2) 위에 ITO(Indium Tin Oxide) 혹은 IZO(Indium Zinc Oxide)와 같은 투명 도전물질을 증착한다. 제2 보호막(PAS2) 위에 투명 도전물질이 증착되고, 제1 보호막(PAS1)이 식각된 패턴 모양으로 노출된 게이트 절연막(GI) 위에도 투명 도전물질이 증착된다. 특히, 제1 보호막(PAS1)이 제2 보호막(PAS2)보다 과 식각된 형상으로 패턴되었으므로, 제2 보호막(PAS2) 위에 형성된 투명 도전물질과 게이트 절연막(GI) 위에 형성된 투명 도전물질은, 도 7e의 원형에 도시한 확대도면과 같이, 서로 연결되지 않은 단선된 형상을 갖는다. 이로써, 화소 전극(PXL)과 공통 전극(COM)은 자연히 분리되어 형성된다. 다만, 제2 보호막(PAS2) 위에 필요 없이 증착되어 전기적 문제를 발생할 수 있는 부분들만, 제4 마스크 공정으로 제거한다. 그 결과, 게이트 패드 단자(GPT), 데이터 패드 단자(DPT), 화소 전극(PXL), 그리고 공통 전극(COM)을 완성한다. 제2 및 제1 보호막(PAS2, PAS1)의 언터 컷 형상을 이용하여 전극을 형성하므로, 게이트 패드 단자(GPT) 및 데이터 패드 단자(DPT)도 게이트 패드 콘택홀(CHGP) 및 데이터 패드 콘택홀(CHDP) 내부를 채우는 형상으로 형성된다. (도 7e)

본 발명의 제2 실시 예에서 처럼, 제1 보호막(PAS1) 및 제2 보호막(PAS2)를 이용하여 역 테이퍼 진 식각 측면 형상(Profile)을 얻기 위한 방법을 구체적으로 설명하면 다음과 같다. 보호막을 이루는 물질을 증착할 때, 증착 조건에 따라 증착된 보호막의 성질이 달라진다. 예를 들어, 제1 보호막(PAS1)을 200℃의 환경에서 증착하고, 제2 보호막(PAS2)를 300℃의 환경에서 증착할 수 있다. 이 경우, 제1 보호막(PAS1)의 밀도는 제 보호막(PAS2)의 밀도보다 낮은 값을 갖는다. 그 결과, 제1 보호막(PAS1)과 제2 보호막(PAS2)의 물질이 동일하다고 하더라도, 동일한 식각액에 대해서 제1 보호막(PAS1)의 식각 비율은 제2 보호막 (PAS2)의 식각 비율보다 빠른 결과를 나타낼 수 있다. 즉, 제2 보호막(PAS2)을 먼저 식각하고, 이어서 제1 보호막(PAS1)을 식각하면, 제2 보호막(PAS2) 아래에 있는 제1 보호막(PAS1)이 과 식각이 일어날 수 있다. 즉, 도 7e의 원형에 도시한 확대 도면처럼, 제1 보호막(PAS1)이 더 넓게 식각되어 전체적으로 언더 컷 형상을 갖는다.

본 발명에서는 화소 전극과 공통 전극의 형상에 대응하도록 가로 방향으로 나열된 다수 개의 선분 형태가 나열된 패턴으로 보호막을 식각함에 있어서, 보호막의 식각 측면 모양은 역 테이퍼 진 모양을 갖도록 형성하는 것이 중요하다. 본 발명의 실시 예에서 설명한 방법 이외에도 다양한 방법을 이용하여 역 테이퍼 진 모양을 갖도록 보호막을 식각할 수 있다.

본 발명에 의한 박막트랜지스터 어레이 기판의 화소 전극(PXL)과 공통 전극(COM)은 서로 다른 층에 형성된다. 또한, 화소 전극(PXL)과 공통 전극(COM)은 그 경계부는 서로 중첩되어 형성된 구조를 갖는다. 그러므로, 화소 전극(PXL)과 공통 전극(COM)은 서로 밀착되어 형성되더라도 전기적으로 단락되지 않는다. 또한, 화소 전극(PXL)과 공통 전극(COM)의 폭을 3㎛ 정도의 좁은 폭으로 형성하더라도 화소 전극(PXL)과 공통 전극(COM)이 서로 중첩되도록 밀착되어 있으므로, 그 사이에 충분한 수평 전계를 형성할 수 있다. 특히, 화소 전극(PXL)과 공통 전극(COM) 자체 영역 내에서도 수평 전계를 형성하여 이 부분에 배치된 액정 분자들도 수평 전계에 의해 구동된다. 이로써, 화소 영역 거의 모든 부분을 개구 영역으로 확보하여, 고 개구율을 갖는 수평 전계형 액정표시 장치를 제공할 수 있다.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.

GL: 게이트 배선 DL: 데이터 배선
CL: 공통 배선 TFT: 박막트랜지스터
G: 게이트 전극 S: 소스 전극
D: 드레인 전극 A: 반도체 채널층
GI: 게이트 절연막 SUB: 기판
Cdc: 기생 용량 Cst: 보조 용량
PAS: 보호막 PAS1: 제1 보호막
PAS2: 제2 보호막 COM: 공통 전극
PXL: 화소 전극 GP: 게이트 패드
DP: 데이터 패드 CHD: 드레인 콘택홀
CHGP: 게이트 패드 콘택홀 CHDP: 데이터 패드 콘택홀
CHCOM: 공통 콘택홀 PR: 포토레지스트

Claims

기판;
상기 기판 위에서 가로 방향으로 진행하는 게이트 배선;
상기 게이트 배선을 덮는 게이트 절연막;
상기 게이트 절연막 위에서 세로 방향으로 진행하는 데이터 배선;
상기 게이트 배선과 데이터 배선이 교차하여 형성하는 화소 영역;
상기 화소 영역의 일측부에 형성된 박막 트랜지스터;
상기 박막 트랜지스터를 덮는 제1 보호막;
상기 제1 보호막을 덮는 제2 보호막;
상기 화소 영역 내에서, 상기 박막 트랜지스터와 연결되고, 선분 형태를 갖고 상기 가로 방향으로 진행하는 다수 개의 화소 전극; 그리고
상기 화소 영역 내에서, 상기 화소 전극들 사이에 개재되며, 선분 형태를 갖고 상기 가로 방향으로 진행하는 다수 개의 공통 전극을 포함하되,
상기 제1 및 제2 보호막은 상기 가로 방향으로 진행하는 다수 개의 선분 형태가 나열된 패턴으로 식각되되, 식각 측면의 모양은 상기 제1 보호막이 상기 제2 보호막보다 과 식각된 모양을 가지며;
상기 공통 전극은 상기 제2 보호막의 식각되지 않은 표면 위에 형성되며;
상기 화소 전극은 상기 식각된 제1 및 제2 보호막 패턴 사이에 노출된 상기 게이트 절연막 위에 형성되며; 그리고
상기 화소 전극의 경계부와 상기 공통 전극의 경계부가 서로 중첩하는 것을 특징으로 하는 수평 전계형 액정표시 장치.
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제 1 항에 있어서,
상기 화소 전극과 상기 공통 전극을 덮는 배향막을 더 포함하고;
상기 배향막에는 상기 가로 방향으로 형성된 액정 초기 배향 무늬를 포함하는 것을 특징으로 하는 수평 전계형 액정표시 장치.
제 1 항에 있어서, 상기 박막 트랜지스터는,
상기 게이트 배선에서 상기 화소 영역으로 분기하는 게이트 전극;
상기 게이트 전극 및 상기 게이트 배선을 덮는 상기 게이트 절연막;
상기 게이트 절연막 위에서 상기 게이트 전극을 덮도록 형성된 반도체 채널층;
상기 데이터 배선에서 상기 화소 영역으로 분기하며 상기 게이트 전극의 일측부와 중첩하는 소스 전극; 그리고
상기 소스 전극과 대향하며 상기 게이트 전극의 타측부와 중첩하는 드레인 전극을 포함하는 것을 특징으로 하는 수평 전계형 액정표시 장치.
기판 위에 제1 마스크 공정으로 가로 방향으로 진행하는 게이트 배선을 포함하는 게이트 요소를 형성하는 단계와;
상기 게이트 요소를 덮는 게이트 절연막을 형성하는 단계와;
상기 게이트 절연막 위에, 제2 마스크 공정으로 세로 방향으로 진행하는 데이터 배선을 포함하는 소스-드레인 요소를 포함하는 박막 트랜지스터를 형성하는 단계와;
상기 박막 트랜지스터를 덮는 제1 보호막 및 상기 제1 보호막을 덮는 제2 보호막을 연속하여 도포하는 단계와;
제3 마스크 공정으로, 상기 게이트 배선과 상기 데이터 배선이 교차하여 형성하는 화소 영역 내에서, 상기 가로 방향으로 진행하는 다수 개의 선분 형태가 나열된 패턴으로 상기 제2 보호막 및 상기 제1 보호막을 식각하되, 상기 제1 보호막을 상기 제2 보호막에 비해 과 식각하는 단계와; 그리고
상기 패턴된 제2 및 제1 보호막을 포함하는 상기 기판 위에 투명 도전물질을 전면 증착하여, 상기 제2 보호막의 식각되지 않은 표면 위에 공통 전극을 형성하고, 식각된 상기 제1 보호막 사이에 노출된 상기 게이트 절연막 위에 화소 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 수평 전계형 액정표시 장치 제조 방법.
제 8 항에 있어서,
제4 마스크 공정으로 상기 제2 보호막 위에 증착된 상기 투명 도전 물질 중 상기 화소 영역 내부, 그리고 상기 게이트 배선 및 상기 데이터 배선의 일측 단부인 패드 영역을 제외한 부분의 상기 투명 도전 물질을 제거하는 단계를 더 포함하는 것을 특징으로 하는 수평 전계형 액정표시 장치 제조 방법.
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제 8 항에 있어서,
상기 제1 보호막은 제1 조건에서 도포하고, 상기 제2 보호막은 제2 조건에서 도포하여, 상기 제1 보호막의 식각율이 상기 제2 보호막의 식각율보다 큰 값을 갖도록 형성하여, 상기 제3 마스크 공정에서 상기 제1 보호막이 상기 제2 보호막에 대해 과 식각되는 것을 특징으로 하는 수평 전계형 액정표시 장치 제조 방법.
제 8 항에 있어서,
상기 화소 전극 및 공통 전극 위에 배향막을 도포하는 단계와;
상기 배향막을 광 배향하는 단계를 더 포함하는 것을 특징으로 하는 수평 전계형 액정표시 장치 제조 방법.
제 13 항에 있어서,
상기 배향막은 상기 게이트 요소, 상기 소스-드레인 요소 및 상기 박막 트랜지스터를 포함하는 하부에 적층된 요소들의 단차가 반영되지 않는 두께로 도포하는 것을 특징으로 하는 수평 전계형 액정표시 장치 제조 방법.
제 13 항에 있어서,
상기 광 배향의 배향 무늬 방향은 상기 가로 방향인 것을 특징으로 하는 수평 전계형 액정표시 장치 제조 방법.