JP2003309269A - 液晶表示装置用アレー基板とその製造方法 - Google Patents
液晶表示装置用アレー基板とその製造方法Info
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Abstract
(57)【要約】
【課題】 ドレイン電極の一側に下部のアクティブ層を
さらに延ばして、保護膜をエッチングする工程中ドレイ
ン電極下部のゲート絶縁膜がエッチングされることを防
止する。 【解決手段】 本発明は液晶表示装置に係り、特に液晶
表示装置用アレー基板の製造方法に関する。従来の４マ
スク工程で製作されたアレー基板は、ドレイン電極の側
面において、その下部のゲート絶縁膜がオーバーエッチ
ングされてあらわれる段差により画素電極がオープンさ
れる不良が発生した。これを解決するために、本発明は
ドレイン電極をあらわすコンタクトホールをアクティブ
層上部に形成する構成を提案する。このような構成は、
前記コンタクトホール下部のゲート絶縁膜がエッチング
されることを防止できるために、画素電極がオープンさ
れる不良を防ぐことができる。
さらに延ばして、保護膜をエッチングする工程中ドレイ
ン電極下部のゲート絶縁膜がエッチングされることを防
止する。 【解決手段】 本発明は液晶表示装置に係り、特に液晶
表示装置用アレー基板の製造方法に関する。従来の４マ
スク工程で製作されたアレー基板は、ドレイン電極の側
面において、その下部のゲート絶縁膜がオーバーエッチ
ングされてあらわれる段差により画素電極がオープンさ
れる不良が発生した。これを解決するために、本発明は
ドレイン電極をあらわすコンタクトホールをアクティブ
層上部に形成する構成を提案する。このような構成は、
前記コンタクトホール下部のゲート絶縁膜がエッチング
されることを防止できるために、画素電極がオープンさ
れる不良を防ぐことができる。
Description
【０００１】
【発明の属する技術分野】本発明は液晶表示装置に係
り、特に液晶表示装置用アレー基板及びその製造方法に
関する。
り、特に液晶表示装置用アレー基板及びその製造方法に
関する。
【０００２】
【従来の技術】図１は、一般的な液晶表示装置を概略的
に示した平面図である。図示したように、一般的な液晶
表示装置１１は、ブラックマトリックス６と赤（Ｒ）、
緑（Ｇ）、青（Ｂ）のサブカラーフィルタでなされたカ
ラーフィルタ層７、及び前記カラーフィルタ層７の上部
に蒸着された共通電極９が形成された上部基板５と、画
素領域Ｐと画素領域上に形成された画素電極５２とスイ
ッチング素子Ｔを含んだアレー配線が形成された下部基
板２２で構成され、前記上部基板５と下部基板２２間に
は液晶１５が充填されている。
に示した平面図である。図示したように、一般的な液晶
表示装置１１は、ブラックマトリックス６と赤（Ｒ）、
緑（Ｇ）、青（Ｂ）のサブカラーフィルタでなされたカ
ラーフィルタ層７、及び前記カラーフィルタ層７の上部
に蒸着された共通電極９が形成された上部基板５と、画
素領域Ｐと画素領域上に形成された画素電極５２とスイ
ッチング素子Ｔを含んだアレー配線が形成された下部基
板２２で構成され、前記上部基板５と下部基板２２間に
は液晶１５が充填されている。
【０００３】前記下部基板２２は、アレー基板とも言
い、スイッチング素子である薄膜トランジスタＴをマト
リックス状（ｍａｔｒｉｘ ｔｙｐｅ）に配置してな
り、このような複数の薄膜トランジスタを交差して経由
するゲート配線１２とデータ配線３８が形成される。
い、スイッチング素子である薄膜トランジスタＴをマト
リックス状（ｍａｔｒｉｘ ｔｙｐｅ）に配置してな
り、このような複数の薄膜トランジスタを交差して経由
するゲート配線１２とデータ配線３８が形成される。
【０００４】前記画素領域Ｐは、前記ゲート配線１２と
データ配線３８が交差して定義される領域である。前記
画素領域Ｐ上に形成される画素電極５２はインジウム−
スズ−オキサイド（ｉｎｄｉｕｍ−ｔｉｎ−ｏｘｉｄ
ｅ：ＩＴＯ）のように光の透過率が比較的優れた透明導
電性金属を用いる。
データ配線３８が交差して定義される領域である。前記
画素領域Ｐ上に形成される画素電極５２はインジウム−
スズ−オキサイド（ｉｎｄｉｕｍ−ｔｉｎ−ｏｘｉｄ
ｅ：ＩＴＯ）のように光の透過率が比較的優れた透明導
電性金属を用いる。
【０００５】前述したように構成される液晶表示装置
は、前記薄膜トランジスタＴと前記薄膜トランジスタに
連結された画素電極５２がマトリックス内に存在するこ
とによって映像を表示する。
は、前記薄膜トランジスタＴと前記薄膜トランジスタに
連結された画素電極５２がマトリックス内に存在するこ
とによって映像を表示する。
【０００６】前記ゲート配線１２は、前記薄膜トランジ
スタＴの第１電極であるゲート電極を駆動するパルス電
圧を伝達し、前記データ配線３８は前記薄膜トランジス
タＴの第２電極であるソース電極を駆動する信号電圧を
伝達する手段である。
スタＴの第１電極であるゲート電極を駆動するパルス電
圧を伝達し、前記データ配線３８は前記薄膜トランジス
タＴの第２電極であるソース電極を駆動する信号電圧を
伝達する手段である。
【０００７】前述したような構成を有する液晶パネル
は、液晶の電気光学的効果に起因して駆動される。詳細
に説明すれば、前記液晶１５層は、自発分極（Ｓｐｏｎ
ｔａｎｅｏｕｓ Ｐｏｌａｒｉｚａｔｉｏｎ）特性を有
する誘電異方性物質であり、電圧が印加されれば自発分
極により双極子（ｄｉｐｏｌｅ）を形成することにより
電界の印加方向によって分子の配列方向が変わる特性を
有する。したがって、このような配列状態により光学的
特性が変わることによって電気的な光変調が生じるよう
になる。このような液晶の光変調現象により、光を遮断
または通過させる方法でイメージを具現するようにな
る。
は、液晶の電気光学的効果に起因して駆動される。詳細
に説明すれば、前記液晶１５層は、自発分極（Ｓｐｏｎ
ｔａｎｅｏｕｓ Ｐｏｌａｒｉｚａｔｉｏｎ）特性を有
する誘電異方性物質であり、電圧が印加されれば自発分
極により双極子（ｄｉｐｏｌｅ）を形成することにより
電界の印加方向によって分子の配列方向が変わる特性を
有する。したがって、このような配列状態により光学的
特性が変わることによって電気的な光変調が生じるよう
になる。このような液晶の光変調現象により、光を遮断
または通過させる方法でイメージを具現するようにな
る。
【０００８】図２を参照して前述したアレー基板の構成
をさらに詳細に説明する。図２は、液晶表示装置用アレ
ー基板の一部を概略的に示した拡大平面図である。図示
したように、ゲート配線１２とデータ配線３８が直交し
て画素領域Ｐを定義し、前記ゲート配線１２とデータ配
線３８の交差点にスイッチング素子である薄膜トランジ
スタＴを配置する。前記薄膜トランジスタＴは、前記ゲ
ート配線１２と連結されて走査信号の印加を受けるゲー
ト電極１４と、前記データ配線３８と連結されてデータ
信号の印加を受けるソース電極４０及びこれとは所定間
隔離隔されたドレイン電極４２で構成される。また、前
記ゲート電極１４上部に構成されて前記ソース電極４０
及びドレイン電極４２と接触するアクティブ層３２を含
む。
をさらに詳細に説明する。図２は、液晶表示装置用アレ
ー基板の一部を概略的に示した拡大平面図である。図示
したように、ゲート配線１２とデータ配線３８が直交し
て画素領域Ｐを定義し、前記ゲート配線１２とデータ配
線３８の交差点にスイッチング素子である薄膜トランジ
スタＴを配置する。前記薄膜トランジスタＴは、前記ゲ
ート配線１２と連結されて走査信号の印加を受けるゲー
ト電極１４と、前記データ配線３８と連結されてデータ
信号の印加を受けるソース電極４０及びこれとは所定間
隔離隔されたドレイン電極４２で構成される。また、前
記ゲート電極１４上部に構成されて前記ソース電極４０
及びドレイン電極４２と接触するアクティブ層３２を含
む。
【０００９】前記ゲート配線１２の上部にはアイランド
状の金属パターン２８が形成されていて、前記金属パタ
ーン２８は画素領域Ｐ内に形成された透明画素電極５２
と接触する。このような構成で、前記ゲート配線１２の
一部は、第１ストレージキャパシタ電極として機能し、
前記画素電極５２と側面接触する金属パターン２８は第
２ストレージキャパシタ電極として機能する。
状の金属パターン２８が形成されていて、前記金属パタ
ーン２８は画素領域Ｐ内に形成された透明画素電極５２
と接触する。このような構成で、前記ゲート配線１２の
一部は、第１ストレージキャパシタ電極として機能し、
前記画素電極５２と側面接触する金属パターン２８は第
２ストレージキャパシタ電極として機能する。
【００１０】前記第１ストレージキャパシタ電極と前記
第２ストレージキャパシタ電極間には誘電体の役割を有
するゲート絶縁膜（図示せず）を配置し、第１及び第２
ストレージキャパシタ電極はストレージキャパシタ（ｓ
ｔｏｒａｇｅ ｃａｐａｃｉｔｏｒ：Ｃｓｔ）を構成す
ることができる。このとき、図示しなかったが、前記ア
クティブ層３２とソース及びドレイン電極４０、４２間
にはオーミックコンタクト層（図示せず）が構成され、
前記アクティブ層とオーミックコンタクト層を形成する
純粋非晶質シリコン層と不純物非晶質シリコン層がパタ
ーン化されて前記データ配線３８の下部に延びた第１パ
ターン３５が形成されると同時に、前記金属パターン２
８の下部には第２パターン２９が形成される。
第２ストレージキャパシタ電極間には誘電体の役割を有
するゲート絶縁膜（図示せず）を配置し、第１及び第２
ストレージキャパシタ電極はストレージキャパシタ（ｓ
ｔｏｒａｇｅ ｃａｐａｃｉｔｏｒ：Ｃｓｔ）を構成す
ることができる。このとき、図示しなかったが、前記ア
クティブ層３２とソース及びドレイン電極４０、４２間
にはオーミックコンタクト層（図示せず）が構成され、
前記アクティブ層とオーミックコンタクト層を形成する
純粋非晶質シリコン層と不純物非晶質シリコン層がパタ
ーン化されて前記データ配線３８の下部に延びた第１パ
ターン３５が形成されると同時に、前記金属パターン２
８の下部には第２パターン２９が形成される。
【００１１】前述したようなアレー基板の構成は、従来
の４マスク工程で製作されたものであり、前記ドレイン
電極と接触する部分の画素電極が断線される場合が発生
して表示不良を誘発する場合がある。これは４マスク工
程上発生しやすい不良であり、以下、工程を通して詳細
に説明する。
の４マスク工程で製作されたものであり、前記ドレイン
電極と接触する部分の画素電極が断線される場合が発生
して表示不良を誘発する場合がある。これは４マスク工
程上発生しやすい不良であり、以下、工程を通して詳細
に説明する。
【００１２】図面を参照して従来の４マスク工程を利用
したアレー基板の製造工程を説明する。図３（Ａ）ない
し（Ｃ）、図４（Ａ）ないし（Ｃ）、図５（Ａ）と
（Ｂ）、及び図６（Ａ）と（Ｂ）は、従来の液晶表示装
置用アレー基板の製造方法を図示したものであって、図
２のＤ領域に対応する。図３（Ａ）と図４（Ａ）、図５
（Ａ）及び図６（Ａ）は、従来のアレー基板の製造方法
を示した平面図であって、図３（Ｂ）と（Ｃ）、図４
（Ｂ）と（Ｃ）、図５（Ｂ）、及び図６（Ｂ）は各々図
３（Ａ）のＩＩＩ−ＩＩＩ線、図４（Ａ）のＩＶ−ＩＶ
線、図５（Ａ）のＶ−Ｖ線、及び図６（Ａ）のＶＩ−Ｖ
Ｉ線を沿って切断した断面図である。
したアレー基板の製造工程を説明する。図３（Ａ）ない
し（Ｃ）、図４（Ａ）ないし（Ｃ）、図５（Ａ）と
（Ｂ）、及び図６（Ａ）と（Ｂ）は、従来の液晶表示装
置用アレー基板の製造方法を図示したものであって、図
２のＤ領域に対応する。図３（Ａ）と図４（Ａ）、図５
（Ａ）及び図６（Ａ）は、従来のアレー基板の製造方法
を示した平面図であって、図３（Ｂ）と（Ｃ）、図４
（Ｂ）と（Ｃ）、図５（Ｂ）、及び図６（Ｂ）は各々図
３（Ａ）のＩＩＩ−ＩＩＩ線、図４（Ａ）のＩＶ−ＩＶ
線、図５（Ａ）のＶ−Ｖ線、及び図６（Ａ）のＶＩ−Ｖ
Ｉ線を沿って切断した断面図である。
【００１３】まず、図３（Ａ）と（Ｂ）に示したよう
に、透明な絶縁基板２２上に第１金属層を形成した後、
第１マスク工程で、ゲート配線１２とゲート電極１４を
形成する。前記ゲート電極の物質としては、アルミニウ
ム（Ａｌ）、アルミニウム合金、モリブデン（Ｍｏ）、
タングステン（Ｗ）、クロム（Ｃｒ）のような多様な導
電性金属を用いることができ、特にアルミニウム（Ａ
ｌ）とアルミニウム合金を用いる場合にはモリブデン
（Ｍｏ）やクロム（Ｃｒ）等を用いて二重層で構成す
る。
に、透明な絶縁基板２２上に第１金属層を形成した後、
第１マスク工程で、ゲート配線１２とゲート電極１４を
形成する。前記ゲート電極の物質としては、アルミニウ
ム（Ａｌ）、アルミニウム合金、モリブデン（Ｍｏ）、
タングステン（Ｗ）、クロム（Ｃｒ）のような多様な導
電性金属を用いることができ、特にアルミニウム（Ａ
ｌ）とアルミニウム合金を用いる場合にはモリブデン
（Ｍｏ）やクロム（Ｃｒ）等を用いて二重層で構成す
る。
【００１４】前記ゲート配線１２とゲート電極１４が形
成された基板２２の全面に第１絶縁膜であるゲート絶縁
膜１６と、純粋非晶質シリコン層１８と、不純物非晶質
シリコン層２０と、第２金属層２４を積層する。このと
き、前記ゲート絶縁膜１６は、窒化シリコン（ＳｉＮ
ｘ）と酸化シリコン（ＳｉＯ２）を含む無機絶縁物質グ
ループ中選択された一つを蒸着して形成し、前記第２金
属層２４は、クロム（Ｃｒ）、モリブデン（Ｍｏ）、タ
ングステン（Ｗ）、タンタル（Ｔａ）などの導電性金属
物質中選択された一つを蒸着して形成する。
成された基板２２の全面に第１絶縁膜であるゲート絶縁
膜１６と、純粋非晶質シリコン層１８と、不純物非晶質
シリコン層２０と、第２金属層２４を積層する。このと
き、前記ゲート絶縁膜１６は、窒化シリコン（ＳｉＮ
ｘ）と酸化シリコン（ＳｉＯ２）を含む無機絶縁物質グ
ループ中選択された一つを蒸着して形成し、前記第２金
属層２４は、クロム（Ｃｒ）、モリブデン（Ｍｏ）、タ
ングステン（Ｗ）、タンタル（Ｔａ）などの導電性金属
物質中選択された一つを蒸着して形成する。
【００１５】次に、図３（Ｃ）に示したように、前記第
２金属層２４が形成された基板の全面にフォトレジスト
（ｐhｏｔｏ−ｒｅｓｉｓｔ：以下“ＰＲ”層と称す
る）を塗布してＰＲ層２６を形成する。このとき、前記
ＰＲ層２６は、光を受けた部分が露光されて現像される
ポジティブ型（ｐｏｓｉｔｉｖｅ ｔｙｐｅ）を用いる
こととする。
２金属層２４が形成された基板の全面にフォトレジスト
（ｐhｏｔｏ−ｒｅｓｉｓｔ：以下“ＰＲ”層と称す
る）を塗布してＰＲ層２６を形成する。このとき、前記
ＰＲ層２６は、光を受けた部分が露光されて現像される
ポジティブ型（ｐｏｓｉｔｉｖｅ ｔｙｐｅ）を用いる
こととする。
【００１６】前記ＰＲ層２６が形成された基板２２の上
部に透過領域Ａと遮断領域Ｂとスリット領域である半透
過領域Ｃで構成されたマスク５０を配置させる。前記半
透過領域Ｃは、前記ゲート電極１４上部の一部領域に対
応して配置するようにする。続いて、前記マスク５０の
上部に光を照射する露光工程（ｅｘｐｏｓｕｒｅ）を進
める。このとき、前記半透過領域Ｃに対応するＰＲ層２
６は、前記透過領域Ａに比べて一部分のみ露光される。
部に透過領域Ａと遮断領域Ｂとスリット領域である半透
過領域Ｃで構成されたマスク５０を配置させる。前記半
透過領域Ｃは、前記ゲート電極１４上部の一部領域に対
応して配置するようにする。続いて、前記マスク５０の
上部に光を照射する露光工程（ｅｘｐｏｓｕｒｅ）を進
める。このとき、前記半透過領域Ｃに対応するＰＲ層２
６は、前記透過領域Ａに比べて一部分のみ露光される。
【００１７】次に、図４（Ａ）と（Ｂ）に示したよう
に、露光された部分を除去する現像工程（ｄｅｖｅｌｏ
ｐ）を進める。したがって、前記ゲート電極１４の上部
には相異なる厚さを有するＰＲパターン２６ａが形成さ
れる。前記ＰＲパターン２６ａ中厚さが薄い部分は、前
記マスク５０の半透過領域Ｃに対応した部分である。
に、露光された部分を除去する現像工程（ｄｅｖｅｌｏ
ｐ）を進める。したがって、前記ゲート電極１４の上部
には相異なる厚さを有するＰＲパターン２６ａが形成さ
れる。前記ＰＲパターン２６ａ中厚さが薄い部分は、前
記マスク５０の半透過領域Ｃに対応した部分である。
【００１８】続いて、前記ＰＲパターン２６ａ間に露出
された第２金属層２４を湿式エッチング方式でエッチン
グした後、下部の不純物非晶質シリコン層２０と純粋非
晶質シリコン層１８を乾式エッチングを通して除去する
工程を進めて、前記ゲート電極１４の上部にソース／ド
レイン電極パターン２８を形成して、前記ソース／ドレ
イン電極パターン２８から１方向に延びたデータ配線３
８を形成する。
された第２金属層２４を湿式エッチング方式でエッチン
グした後、下部の不純物非晶質シリコン層２０と純粋非
晶質シリコン層１８を乾式エッチングを通して除去する
工程を進めて、前記ゲート電極１４の上部にソース／ド
レイン電極パターン２８を形成して、前記ソース／ドレ
イン電極パターン２８から１方向に延びたデータ配線３
８を形成する。
【００１９】同時に、前記純粋非晶質シリコン層１８
と、不純物非晶質シリコン層２０は、前記ソース／ドレ
イン電極パターン２８とデータ配線３８の下部に同一な
形状でパターン化されてアクティブ層３２と不純物非晶
質シリコンパターン３０ａが形成される。
と、不純物非晶質シリコン層２０は、前記ソース／ドレ
イン電極パターン２８とデータ配線３８の下部に同一な
形状でパターン化されてアクティブ層３２と不純物非晶
質シリコンパターン３０ａが形成される。
【００２０】続いて、図示しなかったが前記ＰＲパター
ン２６ａの一部を除去する除灰工程（ａｓhｉｎｇ ｐ
ｒｏｃｅｓｓｉｎｇ）を進めて、前記薄い厚さのＰＲパ
ターン２６ａ一部を除去して下部のソース／ドレイン電
極パターン２８の一部を露出する工程を進める。前記除
灰工程中、前記ＰＲパターン２６ａの縁も一部除去され
てその下部のソース／ドレイン電極パターン２８が露出
される。
ン２６ａの一部を除去する除灰工程（ａｓhｉｎｇ ｐ
ｒｏｃｅｓｓｉｎｇ）を進めて、前記薄い厚さのＰＲパ
ターン２６ａ一部を除去して下部のソース／ドレイン電
極パターン２８の一部を露出する工程を進める。前記除
灰工程中、前記ＰＲパターン２６ａの縁も一部除去され
てその下部のソース／ドレイン電極パターン２８が露出
される。
【００２１】次に、図４（Ｃ）に示す工程を進める。こ
の工程は、露出されたソース／ドレイン電極パターン
（図４（Ｂ）の２８）の一部とその下部の不純物非晶質
シリコンパターン３０ａを除去する工程であって、相互
離隔されたソース及びドレイン電極４０、４２とオーミ
ックコンタクト層３０が形成される。このとき、前記ソ
ース電極４０とドレイン電極４２間の離隔された領域
は、前記マスク（図３Ｃの５０）の半透過領域Ｃに対応
する領域である。また、前記ソース電極４０は、“Ｕ”
状で構成して、前記ドレイン電極４２は一部が前記ソー
ス電極４２の内部に所定間隔離隔されてソース電極４０
がドレイン電極４２を囲むように構成する。
の工程は、露出されたソース／ドレイン電極パターン
（図４（Ｂ）の２８）の一部とその下部の不純物非晶質
シリコンパターン３０ａを除去する工程であって、相互
離隔されたソース及びドレイン電極４０、４２とオーミ
ックコンタクト層３０が形成される。このとき、前記ソ
ース電極４０とドレイン電極４２間の離隔された領域
は、前記マスク（図３Ｃの５０）の半透過領域Ｃに対応
する領域である。また、前記ソース電極４０は、“Ｕ”
状で構成して、前記ドレイン電極４２は一部が前記ソー
ス電極４２の内部に所定間隔離隔されてソース電極４０
がドレイン電極４２を囲むように構成する。
【００２２】前述したような第２マスク工程で、ソース
及びドレイン電極４０、４２とアクティブ層３２とオー
ミックコンタクト層３０とデータ配線３８を形成するこ
とができる。
及びドレイン電極４０、４２とアクティブ層３２とオー
ミックコンタクト層３０とデータ配線３８を形成するこ
とができる。
【００２３】次に、図５（Ａ）と（Ｂ）に示したよう
に、前記ソース及びドレイン電極４０、４２が形成され
た基板２２の全面にベンゾシクロブテン（ＢＣＢ）とア
クリル（ａｃｒｙｌ）系樹脂（ｒｅｓｉｎ）を含む透明
な有機絶縁物質グループまたは窒化シリコン（ＳｉＮ
ｘ）と酸化シリコン（ＳｉＯ２）を含む無機絶縁物質グ
ループ中選択された一つを蒸着して保護膜４６を形成す
る。前記保護膜４６を第３マスク工程でパターン化し
て、前記ドレイン電極４２の一部を露出するドレインコ
ンタクトホール４８を形成する。
に、前記ソース及びドレイン電極４０、４２が形成され
た基板２２の全面にベンゾシクロブテン（ＢＣＢ）とア
クリル（ａｃｒｙｌ）系樹脂（ｒｅｓｉｎ）を含む透明
な有機絶縁物質グループまたは窒化シリコン（ＳｉＮ
ｘ）と酸化シリコン（ＳｉＯ２）を含む無機絶縁物質グ
ループ中選択された一つを蒸着して保護膜４６を形成す
る。前記保護膜４６を第３マスク工程でパターン化し
て、前記ドレイン電極４２の一部を露出するドレインコ
ンタクトホール４８を形成する。
【００２４】前述したように、ソース電極４０が“Ｕ”
字形態に形成されるので、前記ソース電極４０とドレイ
ン電極４２間のチャネル長さＬを短くし、チャネル幅Ｗ
を広くして電荷の移動度（ｍｏｂｉｌｉｔｙ）を改善す
ることができる構成である。
字形態に形成されるので、前記ソース電極４０とドレイ
ン電極４２間のチャネル長さＬを短くし、チャネル幅Ｗ
を広くして電荷の移動度（ｍｏｂｉｌｉｔｙ）を改善す
ることができる構成である。
【００２５】前記ドレインコンタクトホール４８は、ド
レイン電極４２の側面にかけて形成されるが、このと
き、前記保護膜４６をエッチングする間下部のゲート絶
縁膜１６がエッチングされうる。このような場合には、
ゲート絶縁膜１６による前記ドレイン電極４２の側面に
段差Ｅが発生するために、これによる上部層の蒸着不良
を誘発できる。
レイン電極４２の側面にかけて形成されるが、このと
き、前記保護膜４６をエッチングする間下部のゲート絶
縁膜１６がエッチングされうる。このような場合には、
ゲート絶縁膜１６による前記ドレイン電極４２の側面に
段差Ｅが発生するために、これによる上部層の蒸着不良
を誘発できる。
【００２６】次に、図６（Ａ）と（Ｂ）に示したよう
に、前記保護膜４６の上部にインジウム−スズ−オキサ
イド（ＩＴＯ）と、インジウム−酸化亜鉛（ＩＺＯ）を
含んだ透明な有機絶縁物質グループ中選択された一つを
蒸着してパターン化し、前記ドレイン電極４２と接触す
る画素電極５２を形成する。このとき、前記画素電極５
２は、ドレインコンタクトホール４８の段差Ｅにより断
線される不良が発生する。
に、前記保護膜４６の上部にインジウム−スズ−オキサ
イド（ＩＴＯ）と、インジウム−酸化亜鉛（ＩＺＯ）を
含んだ透明な有機絶縁物質グループ中選択された一つを
蒸着してパターン化し、前記ドレイン電極４２と接触す
る画素電極５２を形成する。このとき、前記画素電極５
２は、ドレインコンタクトホール４８の段差Ｅにより断
線される不良が発生する。
【００２７】
【発明が解決しようとする課題】前述したような従来の
４マスク製造工程でアレー基板を製作すれば、ドレイン
コンタクトホール４８が形成される部分でドレイン電極
４２の内側に前記ゲート絶縁膜１６がアンダーエッチ
（ｕｎｄｅｒ ｅｔｃh）されて、前記ドレイン電極４
２と接触する画素電極５２が断線される不良が発生す
る。
４マスク製造工程でアレー基板を製作すれば、ドレイン
コンタクトホール４８が形成される部分でドレイン電極
４２の内側に前記ゲート絶縁膜１６がアンダーエッチ
（ｕｎｄｅｒ ｅｔｃh）されて、前記ドレイン電極４
２と接触する画素電極５２が断線される不良が発生す
る。
【００２８】本発明は前述したような問題を解決するた
めに提案されたものであって、前記ドレイン電極の一側
に下部のアクティブ層をさらに延ばして、前記保護膜を
エッチングする工程中ドレイン電極下部のゲート絶縁膜
がエッチングされることを防止することを目的とする。
めに提案されたものであって、前記ドレイン電極の一側
に下部のアクティブ層をさらに延ばして、前記保護膜を
エッチングする工程中ドレイン電極下部のゲート絶縁膜
がエッチングされることを防止することを目的とする。
【００２９】
【課題を解決するための手段】前記した目的を達成する
ための本発明による液晶表示装置用アレー基板は、基板
と、前記基板上に相互交差して画素領域を定義するデー
タ配線及びゲート配線と、前記ゲート配線とデータ配線
に電気的に連結されてなり、ゲート電極とソース及びド
レイン電極及びアクティブ層を含む薄膜トランジスタ
と、前記ゲート配線とデータ配線及び薄膜トランジスタ
を覆い、前記アクティブ層上部に形成されて前記ドレイ
ン電極と前記アクティブ層を露出させるコンタクトホー
ルを有する保護膜、及び前記保護膜上部に形成されて、
前記コンタクトホールを通して前記ドレイン電極と接触
する画素電極を含む。
ための本発明による液晶表示装置用アレー基板は、基板
と、前記基板上に相互交差して画素領域を定義するデー
タ配線及びゲート配線と、前記ゲート配線とデータ配線
に電気的に連結されてなり、ゲート電極とソース及びド
レイン電極及びアクティブ層を含む薄膜トランジスタ
と、前記ゲート配線とデータ配線及び薄膜トランジスタ
を覆い、前記アクティブ層上部に形成されて前記ドレイ
ン電極と前記アクティブ層を露出させるコンタクトホー
ルを有する保護膜、及び前記保護膜上部に形成されて、
前記コンタクトホールを通して前記ドレイン電極と接触
する画素電極を含む。
【００３０】ここで、前記アクティブ層は、前記ソース
及びドレイン電極間の第１部分と前記コンタクトホール
に対応する第２部分を除いて、前記データ配線、前記ソ
ース及びドレイン電極と同一な形態を有する。
及びドレイン電極間の第１部分と前記コンタクトホール
に対応する第２部分を除いて、前記データ配線、前記ソ
ース及びドレイン電極と同一な形態を有する。
【００３１】前記ソース電極は、“Ｕ”字形態を有して
前記ドレイン電極を囲んでいる。
前記ドレイン電極を囲んでいる。
【００３２】一方、前記コンタクトホールは、前記ドレ
イン電極の側面を露出する。
イン電極の側面を露出する。
【００３３】本発明で、前記アクティブ層は、非晶質シ
リコンでなされることができる。
リコンでなされることができる。
【００３４】前記アクティブ層と前記ソース及びドレイ
ン電極間にオーミックコンタクト層をさらに含むことが
でき、前記オーミックコンタクト層は、前記データ配
線、前記ソース及びドレイン電極と同一な形態を有す
る。前記オーミックコンタクト層は不純物非晶質シリコ
ンでなされることができる。
ン電極間にオーミックコンタクト層をさらに含むことが
でき、前記オーミックコンタクト層は、前記データ配
線、前記ソース及びドレイン電極と同一な形態を有す
る。前記オーミックコンタクト層は不純物非晶質シリコ
ンでなされることができる。
【００３５】本発明による液晶表示装置用アレー基板の
製造方法は、基板上に第１マスク工程で、ゲート配線と
ゲート電極を形成する段階、前記ゲート配線とゲート電
極上部にゲート絶縁膜と純粋非晶質シリコン層、不純物
非晶質シリコン層、及び金属層を順に蒸着する段階、前
記金属層上部にフォトレジスト層を塗布する段階、第２
マスク工程を通して前記フォトレジスト層を露光及び現
像して、第１厚さと前記第１厚さより薄い第２厚さを有
するフォトレジストパターンを形成する段階、前記フォ
トレジストパターンにより露出された前記金属層、不純
物非晶質シリコン層及び前記非晶質シリコン層をパター
ン化してソース及びドレインパターンと、データ配線、
不純物非晶質シリコンパターン及びアクティブ層を形成
する段階、除灰工程を通して前記フォトレジストパター
ンの第２厚さを除去して前記ソース及びドレインパター
ンを露出させる段階、前記フォトレジストパターンによ
り露出された前記ソース及びドレインパターンと不純物
非晶質シリコンパターンをパターニングして、ソース及
びドレイン電極とオーミックコンタクト層を形成する段
階、前記ソース及びドレイン電極上部に保護膜を形成す
る段階と、第３マスク工程で前記保護膜をパターン化
し、前記アクティブ層上部に配置して前記ドレイン電極
と前記アクティブ層を露出させるコンタクトホールを形
成する段階と、第４マスク工程で、前記保護膜上に前記
コンタクトホールを通してドレイン電極と接触する画素
電極を形成する段階を含む。
製造方法は、基板上に第１マスク工程で、ゲート配線と
ゲート電極を形成する段階、前記ゲート配線とゲート電
極上部にゲート絶縁膜と純粋非晶質シリコン層、不純物
非晶質シリコン層、及び金属層を順に蒸着する段階、前
記金属層上部にフォトレジスト層を塗布する段階、第２
マスク工程を通して前記フォトレジスト層を露光及び現
像して、第１厚さと前記第１厚さより薄い第２厚さを有
するフォトレジストパターンを形成する段階、前記フォ
トレジストパターンにより露出された前記金属層、不純
物非晶質シリコン層及び前記非晶質シリコン層をパター
ン化してソース及びドレインパターンと、データ配線、
不純物非晶質シリコンパターン及びアクティブ層を形成
する段階、除灰工程を通して前記フォトレジストパター
ンの第２厚さを除去して前記ソース及びドレインパター
ンを露出させる段階、前記フォトレジストパターンによ
り露出された前記ソース及びドレインパターンと不純物
非晶質シリコンパターンをパターニングして、ソース及
びドレイン電極とオーミックコンタクト層を形成する段
階、前記ソース及びドレイン電極上部に保護膜を形成す
る段階と、第３マスク工程で前記保護膜をパターン化
し、前記アクティブ層上部に配置して前記ドレイン電極
と前記アクティブ層を露出させるコンタクトホールを形
成する段階と、第４マスク工程で、前記保護膜上に前記
コンタクトホールを通してドレイン電極と接触する画素
電極を形成する段階を含む。
【００３６】前記第２マスク工程は、マスクを利用して
なされ、前記マスクは透過領域と遮断領域、及び半透過
領域を含む。
なされ、前記マスクは透過領域と遮断領域、及び半透過
領域を含む。
【００３７】ここで、前記フォトレジストパターンの第
１厚さは、前記マスクの遮断領域に対応し、前記フォト
レジストパターンの第２厚さは、前記マスクの半透過領
域に対応する。
１厚さは、前記マスクの遮断領域に対応し、前記フォト
レジストパターンの第２厚さは、前記マスクの半透過領
域に対応する。
【００３８】一方、前記アクティブ層は、前記ソース及
びドレイン電極間の第１部分と前記コンタクトホールに
対応する第２部分を除いて前記データ配線、ソース及び
ドレイン電極と同一な形態を有する。
びドレイン電極間の第１部分と前記コンタクトホールに
対応する第２部分を除いて前記データ配線、ソース及び
ドレイン電極と同一な形態を有する。
【００３９】前記ソース電極は、“Ｕ”字形態を有し、
前記ドレイン電極を囲んでいる。
前記ドレイン電極を囲んでいる。
【００４０】本発明で、前記コンタクトホールは、前記
ドレイン電極の側面を露出させる。
ドレイン電極の側面を露出させる。
【００４１】前記アクティブ層は、非晶質シリコンで形
成することができる。
成することができる。
【００４２】また、前記オーミックコンタクト層は、前
記データ配線、前記ソース及びドレイン電極と同一な形
態を有し、前記オーミックコンタクト層は不純物非晶質
シリコンで形成することができる。
記データ配線、前記ソース及びドレイン電極と同一な形
態を有し、前記オーミックコンタクト層は不純物非晶質
シリコンで形成することができる。
【００４３】
【発明の実施の形態】以下、添付した図面を参照しなが
ら本発明の望ましい実施の形態を詳細に説明する。図７
は、本発明による液晶表示装置用アレー基板の一部を概
略的に示した平面図である。図示したように、基板１０
０上にゲート配線１１２とデータ配線１３８が直交して
画素領域Ｐを定義し、前記ゲート配線１１２とデータ配
線１３８の交差点にスイッチング素子である薄膜トラン
ジスタＴを配置する。
ら本発明の望ましい実施の形態を詳細に説明する。図７
は、本発明による液晶表示装置用アレー基板の一部を概
略的に示した平面図である。図示したように、基板１０
０上にゲート配線１１２とデータ配線１３８が直交して
画素領域Ｐを定義し、前記ゲート配線１１２とデータ配
線１３８の交差点にスイッチング素子である薄膜トラン
ジスタＴを配置する。
【００４４】前記薄膜トランジスタＴは、前記ゲート配
線１１２と連結されて走査信号の印加を受けるゲート電
極１１４と、前記データ配線１３４と連結されてデータ
信号の印加を受ける“Ｕ”状のソース電極１４０と、前
記ソース電極１４０の内部で所定間隔離隔されたドレイ
ン電極１４２を構成する。また、前記ゲート電極１１４
上部に構成されて前記ソース電極１４０及びドレイン電
極１４２と接触するアクティブ層１３２を含む。前記ゲ
ート配線１１２の上部にはアイランド状の金属パターン
１２８を構成する。前記金属パターン１２８は、前記画
素領域Ｐ内に形成された画素電極１５２と接触する。
線１１２と連結されて走査信号の印加を受けるゲート電
極１１４と、前記データ配線１３４と連結されてデータ
信号の印加を受ける“Ｕ”状のソース電極１４０と、前
記ソース電極１４０の内部で所定間隔離隔されたドレイ
ン電極１４２を構成する。また、前記ゲート電極１１４
上部に構成されて前記ソース電極１４０及びドレイン電
極１４２と接触するアクティブ層１３２を含む。前記ゲ
ート配線１１２の上部にはアイランド状の金属パターン
１２８を構成する。前記金属パターン１２８は、前記画
素領域Ｐ内に形成された画素電極１５２と接触する。
【００４５】このとき、前記ゲート配線１１２の一部
は、第１ストレージ電極の機能をし、前記画素電極１５
２と直接接触する金属パターン１２８が第２ストレージ
電極の機能をする。前記第１ストレージ電極と前記第２
ストレージ電極間に誘電体の役割を有するゲート絶縁膜
（図示せず）を配置して前記第１及び第２ストレージ電
極はストレージキャパシタを構成することができる。図
示しなかったが、前記アクティブ層１３２とソース及び
ドレイン電極１４０、１４２間にはオーミックコンタク
ト層（図示せず）が構成され、前記アクティブ層１３２
とオーミックコンタクト層を形成する純粋非晶質シリコ
ン層と不純物非晶質シリコン層はパターン化されて前記
データ配線１３８の下部に延びた第１パターン１３５が
形成されると同時に、前記金属パターン１２８の下部に
は第２パターン１２９が形成される。
は、第１ストレージ電極の機能をし、前記画素電極１５
２と直接接触する金属パターン１２８が第２ストレージ
電極の機能をする。前記第１ストレージ電極と前記第２
ストレージ電極間に誘電体の役割を有するゲート絶縁膜
（図示せず）を配置して前記第１及び第２ストレージ電
極はストレージキャパシタを構成することができる。図
示しなかったが、前記アクティブ層１３２とソース及び
ドレイン電極１４０、１４２間にはオーミックコンタク
ト層（図示せず）が構成され、前記アクティブ層１３２
とオーミックコンタクト層を形成する純粋非晶質シリコ
ン層と不純物非晶質シリコン層はパターン化されて前記
データ配線１３８の下部に延びた第１パターン１３５が
形成されると同時に、前記金属パターン１２８の下部に
は第２パターン１２９が形成される。
【００４６】前述した構成において、前記アクティブ層
１３２を前記ドレイン電極１４２の一側である画素領域
Ｐに延ばして構成し、前記延びたアクティブ層１３２の
上部にコンタクトホール１４８を形成する。前記コンタ
クトホール１４８を通して透明画素電極１５２とドレイ
ン電極１４２を接触するようにする。このような構成
は、従来とは異なりコンタクトホール１４８がアクティ
ブ層１３２上部に形成されてゲート絶縁膜（図示せず）
がエッチングされることを防止できるために、画素電極
１５２が断線される不良を防止できる。
１３２を前記ドレイン電極１４２の一側である画素領域
Ｐに延ばして構成し、前記延びたアクティブ層１３２の
上部にコンタクトホール１４８を形成する。前記コンタ
クトホール１４８を通して透明画素電極１５２とドレイ
ン電極１４２を接触するようにする。このような構成
は、従来とは異なりコンタクトホール１４８がアクティ
ブ層１３２上部に形成されてゲート絶縁膜（図示せず）
がエッチングされることを防止できるために、画素電極
１５２が断線される不良を防止できる。
【００４７】以下、図８（Ａ）ないし（Ｃ）と図９
（Ａ）ないし（Ｃ）、図１０（Ａ）及び（Ｂ）、及び図
１１（Ａ）及び（Ｂ）を参照して本発明の工程順序によ
る液晶表示装置用アレー基板の製造方法を説明する。図
８（Ａ）ないし（Ｃ）、図９（Ａ）ないし（Ｃ）、図１
０（Ａ）と（Ｂ）、及び図１１（Ａ）と（Ｂ）は、本発
明の液晶表示装置用アレー基板の製造方法を図示したも
のであって、図７のＦ領域に対応する。図８（Ａ）と図
９（Ａ）、図１０（Ａ）及び図１１（Ａ）は、本発明の
アレー基板の製造方法を示した平面図であって、図８
（Ｂ）と（Ｃ）、図９（Ｂ）と（ｃ）、図１０（Ｂ）、
及び図１１（Ｂ）は各々図８（Ａ）のＶＩＩＩ−ＶＩＩ
Ｉ線、図９（Ａ）のＩＸ−ＩＸ線、図１０（Ａ）のＸ−
Ｘ線、及び図１１（Ａ）のＸＩ−ＸＩ線を沿って切断し
た断面図である。
（Ａ）ないし（Ｃ）、図１０（Ａ）及び（Ｂ）、及び図
１１（Ａ）及び（Ｂ）を参照して本発明の工程順序によ
る液晶表示装置用アレー基板の製造方法を説明する。図
８（Ａ）ないし（Ｃ）、図９（Ａ）ないし（Ｃ）、図１
０（Ａ）と（Ｂ）、及び図１１（Ａ）と（Ｂ）は、本発
明の液晶表示装置用アレー基板の製造方法を図示したも
のであって、図７のＦ領域に対応する。図８（Ａ）と図
９（Ａ）、図１０（Ａ）及び図１１（Ａ）は、本発明の
アレー基板の製造方法を示した平面図であって、図８
（Ｂ）と（Ｃ）、図９（Ｂ）と（ｃ）、図１０（Ｂ）、
及び図１１（Ｂ）は各々図８（Ａ）のＶＩＩＩ−ＶＩＩ
Ｉ線、図９（Ａ）のＩＸ−ＩＸ線、図１０（Ａ）のＸ−
Ｘ線、及び図１１（Ａ）のＸＩ−ＸＩ線を沿って切断し
た断面図である。
【００４８】まず、図８（Ａ）と（Ｂ）に示したよう
に、透明な絶縁基板１００上に第１金属層を形成した
後、第１マスク工程で、ゲート配線１１２とゲート電極
１１４を形成する。前記ゲート電極の物質としては、ア
ルミニウム（Ａｌ）、アルミニウム合金、モリブデン
（Ｍｏ）、タングステン（Ｗ）、クロム（Ｃｒ）のよう
な多様な導電性金属を用いることができ、特にアルミニ
ウム（Ａｌ）とアルミニウム合金を用いる場合にはモリ
ブデン（Ｍｏ）やクロム（Ｃｒ）等を用いて二重層で構
成する。
に、透明な絶縁基板１００上に第１金属層を形成した
後、第１マスク工程で、ゲート配線１１２とゲート電極
１１４を形成する。前記ゲート電極の物質としては、ア
ルミニウム（Ａｌ）、アルミニウム合金、モリブデン
（Ｍｏ）、タングステン（Ｗ）、クロム（Ｃｒ）のよう
な多様な導電性金属を用いることができ、特にアルミニ
ウム（Ａｌ）とアルミニウム合金を用いる場合にはモリ
ブデン（Ｍｏ）やクロム（Ｃｒ）等を用いて二重層で構
成する。
【００４９】前記ゲート配線１１２とゲート電極１１４
が形成された基板１００の全面に第１絶縁膜であるゲー
ト絶縁膜１１６と、純粋非晶質シリコン層１１８と、不
純物非晶質シリコン層１２０と、第２金属層１２４を積
層する。このとき、前記ゲート絶縁膜１１６は、窒化シ
リコン（ＳｉＮｘ）と酸化シリコン（ＳｉＯ２）を含む
有機絶縁物質グループ中選択された一つを蒸着して形成
し、前記第２金属層１２４は、クロム（Ｃｒ）、モリブ
デン（Ｍｏ）、タングステン（Ｗ）、タンタル（Ｔａ）
などの導電性金属物質中選択された一つを蒸着して形成
する。
が形成された基板１００の全面に第１絶縁膜であるゲー
ト絶縁膜１１６と、純粋非晶質シリコン層１１８と、不
純物非晶質シリコン層１２０と、第２金属層１２４を積
層する。このとき、前記ゲート絶縁膜１１６は、窒化シ
リコン（ＳｉＮｘ）と酸化シリコン（ＳｉＯ２）を含む
有機絶縁物質グループ中選択された一つを蒸着して形成
し、前記第２金属層１２４は、クロム（Ｃｒ）、モリブ
デン（Ｍｏ）、タングステン（Ｗ）、タンタル（Ｔａ）
などの導電性金属物質中選択された一つを蒸着して形成
する。
【００５０】次に、図８（Ｃ）に示したように、前記第
２金属層１２４が形成された基板１００の全面にフォト
レジストを塗布してＰＲ層１２６を形成する。このと
き、前記ＰＲ層１２６は、光を受けた部分が露光されて
現像されるポジティブ型を用いることにする。
２金属層１２４が形成された基板１００の全面にフォト
レジストを塗布してＰＲ層１２６を形成する。このと
き、前記ＰＲ層１２６は、光を受けた部分が露光されて
現像されるポジティブ型を用いることにする。
【００５１】前記ＰＲ層１２６が形成された基板１００
の上部に透過領域Ｇと遮断領域Ｈとスリット領域である
半透過領域Ｉで構成されたマスク１５０を配置させる。
前記半透過領域Ｉは、前記ゲート電極１１４の上部の一
部領域に対応して配置するようにする。このとき、前記
半透過領域Ｉに対応するＰＲ層１２６は、前記透過領域
Ｇに比べて一部分のみ露光される。
の上部に透過領域Ｇと遮断領域Ｈとスリット領域である
半透過領域Ｉで構成されたマスク１５０を配置させる。
前記半透過領域Ｉは、前記ゲート電極１１４の上部の一
部領域に対応して配置するようにする。このとき、前記
半透過領域Ｉに対応するＰＲ層１２６は、前記透過領域
Ｇに比べて一部分のみ露光される。
【００５２】続いて、図９（Ａ）と（Ｂ）に示したよう
に、前記マスク１５０の上部に光を照射する露光工程
と、露光された部分を除去する現像工程を進める。前記
ゲート電極の上部には相異なる厚さを有するＰＲパター
ン１２６ａが形成される。前記ＰＲパターン１２６ａ中
厚さが薄い部分は、前記マスク（図８（Ｃ）の１５０）
の半透過領域Ｉに対応した部分である。
に、前記マスク１５０の上部に光を照射する露光工程
と、露光された部分を除去する現像工程を進める。前記
ゲート電極の上部には相異なる厚さを有するＰＲパター
ン１２６ａが形成される。前記ＰＲパターン１２６ａ中
厚さが薄い部分は、前記マスク（図８（Ｃ）の１５０）
の半透過領域Ｉに対応した部分である。
【００５３】続いて、前記ＰＲパターン１２６ａにより
露出された第２金属層１２４を湿式エッチング方式でエ
ッチングした後、下部の不純物非晶質シリコン層１２０
と純粋非晶質シリコン層１１８を乾式エッチングを通し
て除去する工程を進めて、前記ゲート電極１１４の上部
にソース／ドレイン電極パターン１２８を形成して、前
記ソース／ドレイン電極パターン１２８から１方向に延
びたデータ配線１３８を形成する。
露出された第２金属層１２４を湿式エッチング方式でエ
ッチングした後、下部の不純物非晶質シリコン層１２０
と純粋非晶質シリコン層１１８を乾式エッチングを通し
て除去する工程を進めて、前記ゲート電極１１４の上部
にソース／ドレイン電極パターン１２８を形成して、前
記ソース／ドレイン電極パターン１２８から１方向に延
びたデータ配線１３８を形成する。
【００５４】同時に、前記純粋非晶質シリコン層１１８
と不純物非晶質シリコン層１２０は、前記ソース／ドレ
イン電極パターン１２８とデータ配線１３８の下部に同
一な形状でパターン化されてアクティブ層１３２と不純
物非晶質シリコンパターン１３０ａが形成される。
と不純物非晶質シリコン層１２０は、前記ソース／ドレ
イン電極パターン１２８とデータ配線１３８の下部に同
一な形状でパターン化されてアクティブ層１３２と不純
物非晶質シリコンパターン１３０ａが形成される。
【００５５】続いて、図示しなかったが前記ＰＲパター
ン１２６ａの一部を除去する除灰工程を進めて、前記薄
い厚さのＰＲパターン１２６ａの一部を除去して下部の
ソース／ドレイン電極パターン１２８の一部を露出する
工程を進める。前記除灰工程中、前記ＰＲパターン１２
６ａの縁も一部除去されてその下部のソース／ドレイン
電極パターン１２８がまた露出される。
ン１２６ａの一部を除去する除灰工程を進めて、前記薄
い厚さのＰＲパターン１２６ａの一部を除去して下部の
ソース／ドレイン電極パターン１２８の一部を露出する
工程を進める。前記除灰工程中、前記ＰＲパターン１２
６ａの縁も一部除去されてその下部のソース／ドレイン
電極パターン１２８がまた露出される。
【００５６】図９（Ｃ）に示したように、露出されたソ
ース／ドレイン電極パターン（図９（Ｂ）の１２８）の
一部とその下部の不純物非晶質シリコンパターン１３０
ａを除去する工程で、相互離隔されたソース及びドレイ
ン電極１４０、１４２とオーミックコンタクト層１３０
を形成する。
ース／ドレイン電極パターン（図９（Ｂ）の１２８）の
一部とその下部の不純物非晶質シリコンパターン１３０
ａを除去する工程で、相互離隔されたソース及びドレイ
ン電極１４０、１４２とオーミックコンタクト層１３０
を形成する。
【００５７】前記ソース及びドレイン電極１４０、１４
２により露出されたアクティブ層１３２は、前記マスク
（図８（Ｃ）の１５０）の半透過領域Ｉに対応する領域
である。このとき、前記ソース電極１４０は、“Ｕ”状
で構成して、前記ドレイン電極１４２は一部が前記ソー
ス電極１４２の内部に所定間隔離隔されてソース電極１
４０がドレイン電極１４２を囲むように構成する。
２により露出されたアクティブ層１３２は、前記マスク
（図８（Ｃ）の１５０）の半透過領域Ｉに対応する領域
である。このとき、前記ソース電極１４０は、“Ｕ”状
で構成して、前記ドレイン電極１４２は一部が前記ソー
ス電極１４２の内部に所定間隔離隔されてソース電極１
４０がドレイン電極１４２を囲むように構成する。
【００５８】このような構成は、前記ソース電極１４０
とドレイン電極１４２間のチャネル長さを短くし、チャ
ネル幅を広くして電荷の移動度を改善することができる
構成である。
とドレイン電極１４２間のチャネル長さを短くし、チャ
ネル幅を広くして電荷の移動度を改善することができる
構成である。
【００５９】前述したような第２マスク工程で、ソース
及びドレイン電極１４０、１４２、アクティブ層１３
２、オーミックコンタクト層１３０及びデータ配線３１
８を形成することができる。
及びドレイン電極１４０、１４２、アクティブ層１３
２、オーミックコンタクト層１３０及びデータ配線３１
８を形成することができる。
【００６０】次に、図１０（Ａ）及び（Ｂ）に示したよ
うに、前記ソース及びドレイン電極１４０、１４２が形
成された基板１００の全面にベンゾシクロブテン（ＢＣ
Ｂ）とアクリル系樹脂を含む透明な有機絶縁物質グルー
プまたは窒化シリコン（ＳｉＮｘ）と酸化シリコン（Ｓ
ｉＯ２）を含む無機絶縁物質グループ中選択された一つ
を蒸着して保護膜１４６を形成する。
うに、前記ソース及びドレイン電極１４０、１４２が形
成された基板１００の全面にベンゾシクロブテン（ＢＣ
Ｂ）とアクリル系樹脂を含む透明な有機絶縁物質グルー
プまたは窒化シリコン（ＳｉＮｘ）と酸化シリコン（Ｓ
ｉＯ２）を含む無機絶縁物質グループ中選択された一つ
を蒸着して保護膜１４６を形成する。
【００６１】前記保護膜１４６を第３マスク工程でパタ
ーン化して、前記ドレイン電極１４２の一部を露出する
ドレインコンタクトホール１４８を形成する。このと
き、前記ドレインコンタクトホール１４８は、アクティ
ブ層１３２上部に形成されて、前記ドレイン電極１４２
の側面のみならず、前記アクティブ層１３２も露出する
ように形成される。したがって、従来とは異なり、前記
ドレインコンタクトホール１４８を形成する間下部のゲ
ート絶縁膜１１６がエッチングされることはない。
ーン化して、前記ドレイン電極１４２の一部を露出する
ドレインコンタクトホール１４８を形成する。このと
き、前記ドレインコンタクトホール１４８は、アクティ
ブ層１３２上部に形成されて、前記ドレイン電極１４２
の側面のみならず、前記アクティブ層１３２も露出する
ように形成される。したがって、従来とは異なり、前記
ドレインコンタクトホール１４８を形成する間下部のゲ
ート絶縁膜１１６がエッチングされることはない。
【００６２】次に、図１１（Ａ）と（Ｂ）に示したよう
に、前記保護膜１４６の上部にインジウム−スズ−オキ
サイド（ＩＴＯ）と、インジウム−酸化亜鉛（ＩＺＯ）
を含んだ透明な有機絶縁物質グループ中選択された一つ
を蒸着してパターン化し、前記ドレイン電極１４２と接
触する画素電極１５２を形成する。
に、前記保護膜１４６の上部にインジウム−スズ−オキ
サイド（ＩＴＯ）と、インジウム−酸化亜鉛（ＩＺＯ）
を含んだ透明な有機絶縁物質グループ中選択された一つ
を蒸着してパターン化し、前記ドレイン電極１４２と接
触する画素電極１５２を形成する。
【００６３】本発明ではドレインコンタクトホール１４
８がアクティブ層１３２上部に形成されて、ドレインコ
ンタクトホール１４８に対応するゲート絶縁膜１１６が
エッチングされない。したがって、ゲート絶縁膜１１６
内に段差が生じないので、前記画素電極１５０が断線さ
れる不良が発生しない。前述したような工程を通して本
発明の４マスク工程で液晶表示装置用アレー基板を製作
することができる。
８がアクティブ層１３２上部に形成されて、ドレインコ
ンタクトホール１４８に対応するゲート絶縁膜１１６が
エッチングされない。したがって、ゲート絶縁膜１１６
内に段差が生じないので、前記画素電極１５０が断線さ
れる不良が発生しない。前述したような工程を通して本
発明の４マスク工程で液晶表示装置用アレー基板を製作
することができる。
【００６４】
【発明の効果】前述したような本発明の４マスク工程で
アレー基板を製作すれば、ドレイン電極の一側段差によ
り画素電極が断線される不良を防止できるので、製品の
収率を改善することができる。
アレー基板を製作すれば、ドレイン電極の一側段差によ
り画素電極が断線される不良を防止できるので、製品の
収率を改善することができる。
【図１】 一般的な液晶表示装置を概略的に示した平面
図である。
図である。
【図２】 従来の液晶表示装置用アレー基板の一部を概
略的に示した平面図である。
略的に示した平面図である。
【図３】 従来の液晶表示装置用アレー基板の製造方法
を示した図面である。
を示した図面である。
【図４】 従来の液晶表示装置用アレー基板の製造方法
を示した図面である。
を示した図面である。
【図５】 従来の液晶表示装置用アレー基板の製造方法
を示した図面である。
を示した図面である。
【図６】 従来の液晶表示装置用アレー基板の製造方法
を示した図面である。
を示した図面である。
【図７】 本発明による液晶表示装置用アレー基板の一
部を概略的に示した平面図である。
部を概略的に示した平面図である。
【図８】 本発明の液晶表示装置用アレー基板の製造方
法を示した図面である。
法を示した図面である。
【図９】 本発明の液晶表示装置用アレー基板の製造方
法を示した図面である。
法を示した図面である。
【図１０】 本発明の液晶表示装置用アレー基板の製造
方法を示した図面である。
方法を示した図面である。
【図１１】 本発明の液晶表示装置用アレー基板の製造
方法を示した図面である。
方法を示した図面である。
１００：基板、１１２：ゲート配線、１１４：ゲート電
極、１１６：ゲート絶縁膜、１１８：純粋非晶質シリコ
ン層、１２０：不純物非晶質シリコン層、１２４：第２
金属層、１２６：フォトレジスト層、１２８：ソース／
ドレイン電極パターン、１３０：オーミックコンタクト
層、１３２：アクティブ層。
極、１１６：ゲート絶縁膜、１１８：純粋非晶質シリコ
ン層、１２０：不純物非晶質シリコン層、１２４：第２
金属層、１２６：フォトレジスト層、１２８：ソース／
ドレイン電極パターン、１３０：オーミックコンタクト
層、１３２：アクティブ層。
─────────────────────────────────────────────────────
フロントページの続き
Ｆターム(参考） 2H092 GA29 JA26 JA29 JA42 JA46
JA47 JB61 KA05 KA12 KA13
KA18 KB25 MA04 MA13 MA15
MA17 NA15 NA21 PA08 PA09
QA06 QA13 QA14
5F110 AA30 BB01 CC07 EE03 EE04
EE06 EE14 FF02 FF03 FF27
GG02 GG15 GG23 HK04 HK09
HK21 HK32 HL14 NN02 NN23
NN24 NN27 NN33 NN72 NN73
Claims (17)
- 【請求項１】 基板と；前記基板上に相互交差して画素
領域を定義するデータ配線及びゲート配線と；前記ゲー
ト配線とデータ配線に電気的に連結されてなり、ゲート
電極とソース及びドレイン電極、及びアクティブ層を含
む薄膜トランジスタと；前記ゲート配線とデータ配線及
び薄膜トランジスタを覆って、前記アクティブ層上部に
形成されて前記ドレイン電極と前記アクティブ層を露出
させるコンタクトホールを有する保護膜と；前記保護膜
上部に形成されて、前記コンタクトホールを通して前記
ドレイン電極と接触する画素電極とを含むことを特徴と
する液晶表示装置用アレー基板。 - 【請求項２】 前記アクティブ層は、前記ソース及びド
レイン電極間の第１部分と前記コンタクトホールに対応
する第２部分を除いて、前記データ配線、前記ソース及
びドレイン電極と同一な形態を有することを特徴とする
請求項１に記載の液晶表示装置用アレー基板。 - 【請求項３】 前記ソース電極は、“Ｕ”字形態を有し
て前記ドレイン電極を囲んでいることを特徴とする請求
項１に記載の液晶表示装置用アレー基板。 - 【請求項４】 前記コンタクトホールは、前記ドレイン
電極の側面を露出することを特徴とする請求項１に記載
の液晶表示装置用アレー基板。 - 【請求項５】 前記アクティブ層は、非晶質シリコンで
形成されることを特徴とする請求項１に記載の液晶表示
装置用アレー基板。 - 【請求項６】 前記アクティブ層と前記ソース及びドレ
イン電極間にオーミックコンタクト層をさらに含むこと
を特徴とする請求項１に記載の液晶表示装置用アレー基
板。 - 【請求項７】 前記オーミックコンタクト層は、前記デ
ータ配線、前記ソース及びドレイン電極と同一な形態を
有することを特徴とする請求項６に記載の液晶表示装置
用アレー基板。 - 【請求項８】 前記オーミックコンタクト層は、不純物
非晶質シリコンで形成されることを特徴とする請求項６
に記載の液晶表示装置用アレー基板。 - 【請求項９】 基板上に第１マスク工程で、ゲート配線
とゲート電極を形成する段階と；前記ゲート配線とゲー
ト電極上部にゲート絶縁膜と純粋非晶質シリコン層、不
純物非晶質シリコン層、及び金属層を順に蒸着する段階
と；前記金属層上部にフォトレジスト層を塗布する段階
と；第２マスク工程を通して前記フォトレジスト層を露
光及び現像して、第１厚さと前記第１厚さより薄い第２
厚さを有するフォトレジストパターンを形成する段階
と；前記フォトレジストパターンにより露出された前記
金属層、不純物非晶質シリコン層及び前記非晶質シリコ
ン層をパターン化してソース及びドレインパターンと、
データ配線、不純物非晶質シリコンパターン及びアクテ
ィブ層を形成する段階と；除灰工程を通して前記フォト
レジストパターンの第２厚さを除去して前記ソース及び
ドレインパターンを露出させる段階と；前記フォトレジ
ストパターンにより露出された前記ソース及びドレイン
パターンと不純物非晶質シリコンパターンをパターニン
グして、ソース及びドレイン電極とオーミックコンタク
ト層を形成する段階と；前記ソース及びドレイン電極上
部に保護膜を形成する段階と；第３マスク工程で前記保
護膜をパターン化し、前記アクティブ層上部に配置して
前記ドレイン電極と前記アクティブ層を露出させるコン
タクトホールを形成する段階と；第４マスク工程で、前
記保護膜上に前記コンタクトホールを通してドレイン電
極と接触する画素電極を形成する段階とを含むことを特
徴とする液晶表示装置用アレー基板の製造方法。 - 【請求項１０】 前記第２マスク工程は、マスクを利用
してなされ、前記マスクは透過領域と遮断領域、及び半
透過領域を含むことを特徴とする請求項９に記載の液晶
表示装置用アレー基板の製造方法。 - 【請求項１１】 前記フォトレジストパターンの第１厚
さは、前記マスクの遮断領域に対応し、前記フォトレジ
ストパターンの第２厚さは、前記マスクの半透過領域に
対応することを特徴とする請求項１０に記載の液晶表示
装置用アレー基板の製造方法。 - 【請求項１２】 前記アクティブ層は、前記ソース及び
ドレイン電極間の第１部分と前記コンタクトホールに対
応する第２部分を除いて前記データ配線、ソース及びド
レイン電極と同一な形態を有することを特徴とする請求
項９に記載の液晶表示装置用アレー基板の製造方法。 - 【請求項１３】 前記ソース電極は、“Ｕ”字形態を有
し、前記ドレイン電極を囲んでいることを特徴とする請
求項９に記載の液晶表示装置用アレー基板の製造方法。 - 【請求項１４】 前記コンタクトホールは、前記ドレイ
ン電極の側面を露出させることを特徴とする請求項９に
記載の液晶表示装置用アレー基板の製造方法。 - 【請求項１５】 前記アクティブ層は、非晶質シリコン
で形成されることを特徴とする請求項９に記載の液晶表
示装置用アレー基板の製造方法。 - 【請求項１６】 前記オーミックコンタクト層は、前記
データ配線、前記ソース及びドレイン電極と同一な形態
を有することを特徴とする請求項９に記載の液晶表示装
置用アレー基板の製造方法。 - 【請求項１７】 前記オーミックコンタクト層は、不純
物非晶質シリコンで形成されることを特徴とする請求項
１６に記載の液晶表示装置用アレー基板の製造方法。
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| KR10-2002-0018961A KR100480333B1 (ko) | 2002-04-08 | 2002-04-08 | 액정표시장치용 어레이기판과 그 제조방법 |
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| Publication Number | Publication Date |
|---|---|
| JP2003309269A true JP2003309269A (ja) | 2003-10-31 |
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