KR20040077313A

KR20040077313A - 박막트랜지스터어레이기판 및 그 제조방법

Info

Publication number: KR20040077313A
Application number: KR1020030012827A
Authority: KR
Inventors: 김웅권
Original assignee: 엘지.필립스 엘시디 주식회사
Priority date: 2003-02-28
Filing date: 2003-02-28
Publication date: 2004-09-04

Abstract

본 발명은 수율을 향상시킬 수 있는 박막트랜지스터어레이기판 및 그 제조방법에 관한 것이다.

본 발명에 따른 박막트랜지스터 어레이기판은 기판 상에 형성된 게이트라인과, 상기 게이트라인과 절연되게 교차하여 화소영역을 결정하는 데이터라인과, 상기 게이트라인 및 데이터라인의 교차부에 형성된 박막트랜지스터와, 상기 화소영역에 형성되어 상기 박막트랜지스터와 접속된 화소전극과, 상기 데이터라인과 접속된 데이터패드부와, 상기 게이트라인과 접속된 게이트패드부를 구비하며, 상기 게이트패드부는 상기 게이트라인과 접속되는 게이트패드, 상기 게이트패드의 일부를 노출시키는 게이트절연막 및 반도체층, 상기 노출된 게이트패드와 접속된 금속패턴, 상기 금속패턴과 접속된 게이트보호전극을 구비하는 것을 특징으로 한다.

Description

박막트랜지스터어레이기판 및 그 제조방법{Thin Film Transistor Array Substrate And Fabricating Method Thereof}

본 발명은 박막트랜지스터어레이기판에 관한 것으로, 특히 수율을 향상시킬 수 있는 박막트랜지스터어레이기판 및 그 제조방법에 관한 것이다.

통상의 액정표시소자는 전계를 이용하여 액정의 광투과율을 조절함으로써 화상을 표시하게 된다. 이를 위하여, 액정표시소자는 액정셀들이 매트릭스 형태로 배열되어진 액정패널과, 이 액정패널을 구동하기 위한 구동회로를 구비하게 된다. 액정패널에는 액정셀들 각각에 전계를 인가하기 위한 화소전극들과 공통전극이 마련되게 된다. 통상, 화소전극은 하부기판 상에 액정셀별로 형성되는 반면 공통전극은 상부기판의 전면에 일체화되어 형성되게 된다. 화소전극들 각각은 스위치 소자로 사용되는 박막 트랜지스터(Thin Film Transistor; TFT)에 접속되게 된다. 화소전극은 박막 트랜지스터를 통해 공급되는 데이터신호에 따라 공통전극과 함께 액정셀을 구동하게 된다.

도 1 및 도 2를 참조하면, 종래 박막트랜지스터 어레이기판은 데이터라인(4)과 게이트라인(2)의 교차부에 위치하는 TFT(T)와, TFT(T)의 드레인전극(10)에 접속되는 화소전극(22)과, 데이터라인(4) 및 게이트라인(2)의 일측단에 형성되는 게이트패드부(GP) 및 데이터패드부(DP)를 구비한다.

TFT(T)는 게이트라인(2)에 접속된 게이트전극(6), 데이터라인(4)에 접속된 소스전극(8) 및 드레인접촉홀(26a)을 통해 화소전극(22)에 접속된 드레인전극(10)을 구비한다. 또한, TFT(T)는 게이트전극(6)에 공급되는 게이트전압에 의해 소스전극(8)과 드레인전극(10)간에 도통채널을 형성하기 위한 반도체층들(14,16)을 더 구비한다. 이러한 TFT(T)는 게이트라인(2)으로부터의 게이트신호에 응답하여 데이터라인(4)으로부터의 데이터신호를 선택적으로 화소전극(22)에 공급한다.

화소전극(22)은 데이터라인(4)과 게이트라인(2)에 의해 분할된 셀 영역에 위치하며 광투과율이 높은 투명전도성물질로 이루어진다. 화소전극(22)은 기판(1) 전면에 도포되는 보호층(18) 상에 형성되며, 보호층(18)을 관통하는 드레인접촉홀(26a)을 통해 드레인전극(10)과 전기적으로 접속된다. 이러한 화소전극(22)은 TFT(T)를 경유하여 공급되는 데이터신호에 의해 상부기판(도시하지 않음)에 형성되는 공통 투명전극(도시하지 않음)과 전위차를 발생시키게 된다. 이 전위차에 의해 하부기판(1)과 상부기판(도시하지 않음) 사이에 위치하는 액정은 유전율이방성에 기인하여 회전하게 된다. 이렇게 회전되는 액정에 의해 광원으로부터 화소전극(22)을 경유하여 상부기판 쪽으로 투과되는 광량이 조절된다.

게이트패드부(GP)는 게이트라인(2)의 일측단에 위치되어 구동 집적회로(Integrated Circuit ;IC)와 접속된다. 이 게이트패드부(GP)는 TFT(T)를 제어하기 위한 게이트신호를 게이트라인(2)에 공급된다. 게이트패드(32)는 게이트라인(2)에서 신장되어 형성되며, 게이트접촉홀(26b)을 통해 게이트보호전극(36)과 전기적으로 접촉된다.

데이터패드부(DP)는 데이터라인(4)의 일측단에 위치되어 구동 집적회로(Integrated Circuit ;IC)와 접속된다. 이 데이터패드부(DP)는 TFT(T)를 제어하기 위한 데이터신호를 데이터라인(4)에 공급한다. 데이터패드(28)는 데이터접촉홀(26c)을 통해 데이터보호전극(30)과 전기적으로 접촉된다.

이러한 박막트랜지스터어레이기판의 제조방법을 도 3a 내지 도 3e를 결부하여 설명하기로 한다.

도 3a를 참조하면, 하부기판(1) 상에 스퍼터링(sputtering) 등의 증착방법으로 게이트금속층이 증착된다. 게이트금속층은 알루미늄(Al) 또는 알루미늄합금 등으로 이루어진다. 게이트금속층을 제1 마스크를 이용하여 식각공정을 포함하는 포토리쏘그래피 공정으로 패터닝함으로써 게이트전극(6), 게이트라인(2) 및 게이트패드(32)가 형성된다.

도 3b를 참조하면, 게이트전극(6), 게이트라인(2) 및 게이트패드(32)가 형성된 기판(1) 상에 게이트절연막(12)이 형성된다. 게이트절연막(12)은 무기절연물질인 산화실리콘(SiOx) 또는 질화실리콘(SiNx)이 사용된다. 게이트절연막(12)상에는 제1 및 제2 반도체층이 화학기상증착(Chemical Vapor Deposition) 방법으로 연속 증착된다. 제1 반도체층은 불순물이 도핑되지 않은 비정질실리콘으로 형성되며, 제2 반도체층은 N형 또는 P형의 불순물이 도핑된 비정질실리콘으로 형성된다. 이어서, 제1 및 제2 반도체층이 제2 마스크를 이용하여 건식식각공정을 포함하는 포토리쏘그래피 방법으로 패터닝됨으로써 활성층(14) 및 오믹접촉층(16)이 형성된다.

도 3c를 참조하면, 활성층(14) 및 오믹접촉층(16)이 형성된게이트절연막(12) 상에 CVD방법 또는 스퍼터링(sputtering) 등의 증착방법으로 데이터금속층이 증착된다. 데이터금속층으로는 크롬(Cr) 또는 몰리브덴(Mo)등으로 형성된다. 이어서, 데이터금속층은 제3 마스크를 이용하여 습식식각 공정을 포함하는 포토리쏘그래피 공정으로 패터닝됨으로써 소스전극(8), 드레인전극(10) 및 데이터패드(28)가 형성된다. 그 다음, 소스전극(8)과 드레인전극(10) 사이로 노출된 오믹접촉층(16)이 건식식각 공정으로 제거되어 소스전극(8)과 드레인전극(10)을 분리시킨다. 오믹접촉층(16)이 일부 제거됨으로써 활성층(14)에서 소스 및 드레인전극(8,10)사이의 게이트전극(6)과 대응하는 부분은 채널이 된다.

도 3d를 참조하면, 소스전극(8), 드레인전극(10) 및 데이터패드(28)가 형성된 하부기판(1) 상에 보호막(18)이 형성된다. 보호막(18)으로는 질화실리콘(SiNx) 및 산화실리콘(SiOx) 등의 무기절연물질 또는 아크릴(Acryl)계 유기화합물, BCB(benzocyclobutene) 및 PFCB(perfluorocyclobutane) 등의 유기 절연물질 등이 이용된다. 이어서, 보호막(18)을 제4 마스크를 이용하여 식각공정을 포함하는 포토리쏘그래피공정으로 패터닝함으로써 드레인접촉홀(26a), 게이트접촉홀(26b) 및 데이터접촉홀(26c)이 형성된다.

도 3e를 참조하면, 보호막(18) 상에 스퍼터링(sputtering) 등과 같은 증착방법으로 투명금속층이 형성된다. 투명금속층은 인듐-틴-옥사이드(Indium-Tin-Oxide : ITO), 인듐-징크-옥사이드(Indium-Zinc-Oxide : IZO) 또는 인듐-틴-징크-옥사이드(Indium-Tin-Zinc-Oxide : ITZO) 등으로 이루어진다. 이어서, 투명금속층이 제5 마스크를 이용하여 식각공정을 포함하는 포토리쏘그래피 공정으로 패터닝됨으로써 화소전극(22), 게이트보호전극(36) 및 데이터보호전극(30)이 형성된다. 화소전극(22)은 보호막(18)을 관통하는 드레인접촉홀(26a)을 통해 드레인전극(10)과 접속된다. 게이트보호전극(36)은 게이트절연막(12) 및 보호막(18)을 관통하는 게이트접촉홀(26b)을 통해 게이트패드(32)와 접속된다. 데이터보호전극(30)은 보호막(18)을 관통하는 데이터접촉홀(26c)을 통해 데이터패드(28)와 접속된다.

한편, 종래 데이터패드(28)를 형성하는 데이터금속층은 게이트절연막(12)과 접촉성이 좋지 않아 도 4에 도시된 바와 같이 게이트절연막(12)과 데이터패드(28) 사이에 반도체층(14,16)이 형성된다.

이와 같이 도 2 및 도 4에 도시된 종래 액정표시패널의 박막트랜지스터 어레이기판에서는 게이트패턴을 도전율이 좋은 알루미늄(Al) 계열로 형성하게 된다. 그러나, 게이트패턴을 이루는 알루미늄은 의해 힐락(Hillock) 및 확산(Diffusion)과 같은 문제가 발생될 수 있어 게이트패턴은 알루미늄-네오듐(AlNd) 등과 같은 알루미늄 합금을 주로 이용하게 된다. 이러한 알루미늄 계열의 금속은 화소전극(22), 게이트보호전극(36) 및 데이터보호전극(30)으로 이용되는 투명금속층과 접촉저항이 큰 문제점이 있다. 이에 따라, 게이트패턴을 투명금속층과의 접촉저항이 좋은 몰리브덴(Mo) 및 크롬(Cr)을 이용하여 Mo/AlNd, Mo/Al, Cr/AlNd 등과 같은 이중 금속층 구조로 형성하고 있다. 그러나, 게이트패턴을 이중 금속층 구조로 형성하는 경우 에칭공정이 2스텝으로 이루어지게 되므로 공정불량율 및 제조원가가 상승되는 문제점이 있다.

한편, 종래 액정패널의 박막트랜지스터어레이기판은 반도체공정을 포함함과아울러 다수의 마스크공정을 필요로 함에 따라 제조공정이 복잡하여 액정패널의 제조단가 상승의 중요원인이 되고 있다. 즉, 하나의 마스크공정이 증착공정, 세정공정, 포토리쏘그래피공정, 식각공정, 포토레지스트박리공정, 검사공정등과 같은 많은 공정을 포함하고 있기 때문이다. 이에 따라, 최근에는 박막트랜지스터어레이기판의 5마스크공정에서 하나의 마스크공정을 줄인 4마스크공정이 대두되고 있다.

따라서, 본 발명의 목적은 수율을 향상시킬 수 있는 박막트랜지스터어레이기판 및 그 제조방법을 제공하는 데 있다.

도 1은 종래 박막트랜지스터어레이기판을 나타내는 평면도이다.

도 2는 도 1에서 선"Ⅰ1-Ⅰ1'", "Ⅰ2-Ⅰ2'", "Ⅰ3-Ⅰ3'"를 따라 절취한 박막트랜지스터 어레이기판을 나타내는 단면도이다.

도 3a 내지 도 3e는 도 2에 도시된 박막트랜지스터어레이기판의 제조방법을 나타내는 단면도이다.

도 4는 종래 다른 실시 예에 따른 박막트랜지스터어레이기판을 나타내는 단면도이다.

도 5는 본 발명의 제1 실시 예에 따른 박막트랜지스터어레이기판을 나타내는 평면도이다.

도 6은 도 2는 도 1에서 선"Ⅱ1-Ⅱ1'", "Ⅱ2-Ⅱ2'", "Ⅱ3-Ⅱ3'"를 따라 절취한 박막트랜지스터 어레이기판을 나타내는 단면도이다.

도 7a 내지 도 7d는 도 6에 도시된 박막트랜지스터 어레이기판의 제조방법을 나타내는 단면도이다.

도 8a 내지 도 8g는 도 7b에 도시된 제2 마스크공정을 상세히 나타내는 단면도이다.

도 9는 본 발명의 제2 실시 예에 따른 박막트랜지스터어레이기판을 나타내는 평면도이다.

도 10은 도 9에서 선"Ⅲ1-Ⅲ1'", "Ⅲ2-Ⅲ2'", "Ⅲ3-Ⅲ3'"를 따라 절취한 박막트랜지스터 어레이기판을 나타내는 단면도이다.

도 11a 내지 도 11d는 도 10에 도시된 게이트절연패턴, 반도체패턴 및 데이터패턴의 제조방법을 상세히 나타내는 단면도이다.

도 12는 본 발명의 제3 실시 예에 따른 박막트랜지스터 어레이기판을 나타내는 평면도이다.

도 13은 도 12에서 선 "Ⅳ1-Ⅳ1'", "Ⅳ1-Ⅳ1'", "Ⅳ2-Ⅳ2'"를 따라 절취한 박막트랜지스터 어레이기판을 나타내는 단면도이다.

<도면의 주요 부분에 대한 부호의 설명>

1,51 : 기판 2,52 : 게이트라인

4,54 : 데이터라인 6,56 : 게이트전극

8,58 : 소스전극 10,60 : 드레인전극

12,62 : 게이트절연막 14,64 : 활성층

16,66 : 오믹접촉층 18,68 : 보호층

22,72 : 화소전극 24,74 : 스토리지전극

28,78 : 데이터패드 30,80 : 데이터보호전극

32,82 : 게이트패드 34,84 : 게이트보호전극

상기 목적을 달성하기 위하여, 본 발명에 따른 박막트랜지스터어레이기판은 기판 상에 형성된 게이트라인과, 상기 게이트라인과 절연되게 교차하여 화소영역을 결정하는 데이터라인과, 상기 게이트라인 및 데이터라인의 교차부에 형성된 박막트랜지스터와, 상기 화소영역에 형성되어 상기 박막트랜지스터와 접속된 화소전극과, 상기 데이터라인과 접속된 데이터패드부와, 상기 게이트라인과 접속된 게이트패드부를 구비하며, 상기 게이트패드부는 상기 게이트라인과 접속되는 게이트패드, 상기 게이트패드의 일부를 노출시키는 게이트절연막 및 반도체층, 상기 노출된 게이트패드와 접속된 금속패턴, 상기 금속패턴과 접속된 게이트보호전극을 구비하는 것을 특징으로 한다.

상기 금속패턴은 몰리브덴(Mo), 크롬(Cr), 탄타늄(Ta), 텅스텐(W) 중 어느 하나로 형성되는 것을 특징으로 한다.

상기 데이터패드부는 상기 데이터라인과 접속되는 데이터패드와, 상기 데이터패드와 접속되는 데이터보호전극을 구비하는 것을 특징으로 한다.

상기 데이터패드부는 상기 데이터라인과 접속되는 데이터패드와, 상기 데이터패드와 중첩되는 반도체층과, 상기 데이터패드와 접속되는 데이터보호전극을 구비하는 것을 특징으로 한다.

상기 데이터패드부는 상기 게이트패드와 동일평면 상에 형성되는 더미전극과, 상기 더미전극과 중첩되어 접속되며 상기 데이터라인과 접속되는 데이터패드와, 상기 데이터패드와 접속되는 데이터보호전극을 구비하는 것을 특징으로 한다.

상기 목적을 달성하기 위하여, 본 발명에 따른 박막트랜지스터 어레이기판의 제조방법은 게이트라인, 게이트라인과 접속된 게이트패드, 게이트라인과 접속된 박막트랜지스터의 게이트전극을 형성하는 단계와, 상기 기판 상에 상기 게이트패드의 일부가 노출되도록 게이트절연막 및 반도체층을 순차적으로 증착하는 단계와, 상기 반도체층 상에 데이터금속층을 증착한 후 상기 반도체층과 데이터금속층을 패터닝함으로써 상기 게이트전극과 중첩되며 상기 게이트패드의 일부를 노출시키는 반도체패턴, 상기 게이트라인과 교차하는 데이터라인, 상기 데이터라인과 접속되는 데이터패드, 그 데이터라인과 연결된 소스전극, 그 소스전극과 대향하는 드레인전극, 상기 노출된 게이트패드와 접속된 금속패턴을 형성하는 단계와, 상기 드레인전극, 금속패턴, 데이터패드가 노출시키는 보호막을 통해 상기 드레인전극과 접속되는 화소전극, 상기 데이터패드와 접속되는 데이터보호전극, 상기 금속패턴과 접속되는 게이트보호전극을 형성하는 단계를 포함하는 것을 특징으로 한다.

상기 박막트랜지스터 어레이 기판의 제조방법은 상기 게이트패드와 동일평면 상에 상기 데이터패드와 중첩되는 더미전극을 형성하는 단계를 추가로 포함하는 것을 특징으로 한다.

상기 기판 상에 상기 게이트패드의 일부가 노출되도록 게이트절연막 및 반도체층을 순차적으로 증착하는 단계는 상기 기판 상에 상기 게이트패드의 일부를 마스킹하는 증착마스크를 정렬시켜 그 마스크를 이용하여 게이트절연막과 반도체층을 순차적으로 증착하는 단계를 포함하는 것을 특징으로 한다.

상기 반도체패턴은 상기 데이터패드, 상기 게이트전극 및 상기 게이트패드의 일부 중 적어도 어느 하나와 중첩되도록 형성되는 것을 특징으로 한다.

상기 목적 외에 본 발명의 다른 목적 및 특징들은 첨부한 설명 예들에 대한 설명을 통하여 명백하게 드러나게 될 것이다.

이하, 도 5 내지 도 13을 참조하여 본 발명의 바람직한 실시 예에 대하여 설명하기로 한다.

도 5는 본 발명의 제1 실시 예에 따른 박막트랜지스터어레이기판을 나타내는 평면도이며, 도 6은 도 5에 도시된 박막트랜지스터어레이기판을 나타내는 단면도이다.

도 5 및 도 6를 참조하면, 본 발명의 제1 실시 예에 따른 박막트랜지스터어레이기판은 데이터라인(54)과 게이트라인(52)의 교차부에 위치하는 TFT(T)와, TFT(T)의 드레인전극(60)에 접속되는 화소전극(72)과, 데이터라인(54) 및 게이트라인(52)의 일측단에 형성되는 게이트패드부(GP) 및 데이터패드부(DP)를 구비한다.

TFT(T)는 게이트라인(52)에 접속된 게이트전극(56), 데이터라인(54)에 접속된 소스전극(58) 및 화소전극(72)에 접속된 드레인전극(60)을 구비한다. 또한, TFT(T)는 게이트전극(56)에 공급되는 게이트전압에 의해 소스전극(58)과 드레인전극(60)간에 도통채널을 형성하기 위한 반도체층들(64,66)을 더 구비한다. 반도체층들(64,66)은 소스 및 드레인전극(58,60)보다 상대적으로 넓은 폭을 갖도록 형성된다. 이러한 TFT(T)는 게이트라인(52)으로부터의 게이트신호에 응답하여 데이터라인(54)으로부터의 데이터신호를 선택적으로 화소전극(72)에 공급한다.

화소전극(72)은 데이터라인(54)과 게이트라인(52)에 의해 분할된 셀 영역에 위치하며 광투과율이 높은 투명전도성물질로 이루어진다. 화소전극(72)은 보호막(48) 상에 형성되며, 드레인전극(60)과 전기적으로 접속된다. 이러한 화소전극(72)은 TFT(T)를 경유하여 공급되는 데이터신호에 의해 상부기판(도시하지 않음)에 형성되는 공통 투명전극(도시하지 않음)과 전위차를 발생시키게 된다. 이 전위차에 의해 하부기판(51)과 상부기판(도시하지 않음) 사이에 위치하는 액정은 유전율이방성에 기인하여 회전하게 된다. 이렇게 회전되는 액정에 의해 광원으로부터 화소전극(72)을 경유하여 상부기판 쪽으로 투과되는 광량이 조절된다.

게이트패드부(GP) 및 데이터패드부(DP)는 게이트라인(52)과 데이터라인(54)각각의 일측단에 형성되어 구동 IC(Integrated Circuit)와 접속된다. 이 게이트패드부(GP)는 TFT(T)를 제어하기 위한 게이트신호를 게이트라인(52)에 공급하며, 데이터패드부(DP)는 TFT(T)를 제어하기 위한 데이터신호를 데이터라인(54)에 공급한다.

게이트패드부(GP)는 게이트패드(82)와, 게이트절연막(62)을 사이에 두고 게이트패드(82)와 일부 중첩되게 형성되는 반도체층(64,66)과, 게이트패드(82)와 접속되는 금속패턴(74)과, 보호막(68)을 관통하는 게이트접촉홀(76b)을 통해 금속패턴(74)과 접속되는 게이트보호전극(86)을 구비한다. 금속패턴(74)은 소스 및 드레인(58,60)과 동일한 금속으로 형성되어 낮은 저항을 가지는 게이트패드(82)와 접촉된다. 이에 따라, 게이트패드(82)와 전기적으로 접촉되는 금속패턴(74)을 통해 게이트패드(82)와 게이트보호전극(86)이 전기적으로 접촉됨으로써 게이트패드(82)에 의한 신호지연을 보상한다. 이에 따라, 종래 적어도 2층 구조로 형성된 게이트패드(82)를 알루미늄(Al) 또는 알루미늄 합금 등을 이용하여 단층으로 형성할 수 있다.

데이터패드부(DP)는 게이트절연막(62) 상에 형성되는 반도체층(64,66)과, 반도체층(64,66)과 동일패턴으로 형성되는 데이터패드(84)와, 보호막(68)을 관통하는 데이터접촉홀(76c)을 통해 데이터패드(84)와 접속되는 데이터보호전극(80)을 구비한다.

도 7a 내지 도 7d는 도 6에 도시된 박막트랜지스터 어레이 기판의 하부기판의 제조방법을 나타내는 단면도이다.

도 7a를 참조하면, 하부기판(51) 상에 게이트전극(56), 게이트라인(52) 및 게이트패드(82)를 포함하는 게이트패턴이 형성된다.

하부기판(51) 상에 스퍼터링(sputtering) 등의 증착방법으로 게이트 금속층이 증착된다. 게이트 금속층으로는 단층구조로 알루미늄(Al) 또는 알루미늄-네오듐(AlNd) 등이 이용된다. 이어서, 도시하지 않은 제1 마스크가 하부기판(51) 상에 정렬되고, 노광, 현상 및 식각공정을 포토리쏘그래피 공정으로 게이트 금속층이 패터닝된다. 이에 따라, 하부기판(51) 상에는 게이트전극(56), 게이트라인(52) 및 게이트패드(82)를 포함하는 게이트패턴이 형성된다.

도 7b를 참조하면, 게이트패턴이 형성된 하부기판 상에 게이트절연패턴(62)과, 활성층(64) 및 오믹접촉층(66)을 포함하는 반도체패턴과, 소스전극(58), 드레인전극(60), 금속패턴(74) 및 데이터패드(78)를 포함하는 데이터패턴이 형성된다.

게이트절연패턴(62)은 무기절연물질인 산화실리콘(SiOx) 또는 질화실리콘(SiNx)이 선택적으로 증착됨으로써 게이트패드(82)의 일부를 제외한 영역 상에 선택적으로 형성된다. 게이트절연패턴(62)상에는 제1 및 제2 반도체층이 화학기상증착(Chemical Vapor Deposition) 방법으로 마스킹증착됨으로써 게이트패드(82)의 일부를 제외한 영역 상에 형성된다. 제1 반도체층은 불순물이 도핑되지 않은 비정질실리콘으로 형성되며, 제2 반도체층은 N형 또는 P형의 불순물이 도핑된 비정질실리콘으로 형성된다. 이어서, 제1 및 제2 반도체층이 선택적으로 증착된 하부기판(51) 상에 데이터금속층이 전면 증착된다. 데이터금속층은 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W) 또는 탄탈륨(Ta) 등의 금속이나, MoW, MoTa 또는 MoNb 등의몰리브덴 합금(Mo alloy)이 이용된다.

하부기판(51) 상에 데이터금속층이 전면 증착된 후 제2 마스크를 이용한 포토리쏘그래피공정과 식각 공정에 의해 데이터금속층과 제1 및 제2 반도체층이 동시에 패터닝된다. 이에 따라, 하부기판(51) 상에는 게이트절연패턴(62), 활성층(64), 오믹접촉층(66), 금속패턴(74), 데이터패드(78), 소스전극(58) 및 드레인전극(60)이 형성된다.

도 7c를 참조하면, 반도체패턴 및 데이터패턴이 형성된 하부기판(51) 상에 PECVD 등의 증착방법으로 보호막(68)이 형성된다. 보호막(68)의 재료로는 게이트절연패턴(62)과 같은 무기절연물질이나 유전상수가 작은 아크릴(acryl)계 유기화합물, BCB 또는 PFCB 등과 같은 유기절연물질이 이용된다. 이러한 보호막(68)은 제3 마스크를 이용한 포토리쏘그래피공정과 식각공정에 의해 패터닝됨으로써 드레인접촉홀(76a), 게이트접촉홀(76b) 및 데이터접촉홀(76c)이 형성된다. 드레인접촉홀(76a)은 보호막(68)을 관통하여 드레인전극(60)을 노출시키며, 게이트접촉홀(76b)은 보호막(68)을 관통하여 금속패턴(74)을 노출시키며, 데이터접촉홀(76c)은 보호막(68)을 관통하여 데이터패드(78)를 노출시킨다.

도 7d를 참조하면, 보호막(68) 상에 화소전극(72), 게이트보호전극(86) 및 데이터보호전극(80)을 포함하는 투명전극패턴이 형성된다.

투명전극패턴은 보호막(68) 상에 스퍼터링 등의 증착방법으로 투명전도성물질이 전면 증착된 후 제4 마스크를 이용한 포토리쏘그래피공정과 식각공정에 의해 투명전도성물질이 패터닝됨으로써 형성된다. 화소전극(72)은 드레인접촉홀(76a)을통해 드레인전극(60)과 전기적으로 접속된다. 게이트보호전극(86)은 게이트접촉홀(76b)을 통해 금속패턴(74)과 전기적으로 접속된다. 데이터보호전극(80)은 데이터접촉홀(76c)을 통해 데이터패드(78)와 전기적으로 접속된다. 이러한 투명전극패턴의 재질로는 인듐 틴 옥사이드(ITO), 인듐 징크 옥사이드(IZO) 및 인듐 틴 징크 옥사이드(ITZO) 중 어느 하나가 이용된다.

도 8a 내지 도 8f는 도 7b에 도시된 증착공정, 포토리쏘그래피공정 및 식각공정을 포함하는 제2 마스크공정을 상세히 나타내는 단면도이다.

도 8a에 도시된 바와 같이 스테이지(104) 상에는 게이트패턴(82,56)이 형성된 하부기판(51)이 위치하게 된다. 이러한 하부기판(51) 상에 게이트패드(82)의 일부를 가리도록 증착마스크(102)가 정렬되고, 증착마스크(102) 상부에는 하부기판(51) 상에 증착될 타겟(100)이 위치하게 된다. 여기서, 타겟(100)은 산화실리콘(SiOx) 및 질화실리콘(SiNx) 중 어느 하나의 절연물질이다. 이러한 증착마스크(102)와 타겟(100)을 이용하여 게이트패드(82)의 일부를 제외한 하부기판(51) 상에 도 8b에 도시된 바와 같이 게이트절연패턴(62)이 형성된다. 이어서, 동일한 증착마스크(102)를 이용하여 게이트패드(82)의 일부를 제외한 하부기판(51) 상에 게이트절연패턴(62)과 동일패턴의 제1 및 제2 반도체패턴(65,67)이 형성된다. 제1 반도체패턴(65)은 불순물이 도핑되지 않은 비정질실리콘이 이용되며, 제2 반도체패턴(67)은 N형 또는 P형의 불순물이 도핑된 비정질실리콘으로 이용된다. 이와 같이 제2 반도체패턴(67)이 형성된 하부기판(51) 상에 데이터금속층(59)이 전면 증착된다.

데이터금속층(59)이 전면 증착된 하부기판(51) 상에 도 8c에 도시된 바와 같이 포토레지스트(90)를 전면 도포한 다음, 하부기판(51) 상에 반투과마스크 또는 회절마스크인 제2 마스크(MS)가 정렬된다. 여기서, 제2 마스크(MS)는 투명한 마스크기판(106)의 부분노광영역(S3)에 형성되는 부분투과층(110)과, 차단영역(S2)에 형성되는 차단층(108)을 구비한다. 그리고, 제2 마스크(MS)는 전면 노광영역(S1)에서 투명한 마스크기판(106)이 그대로 노출되게 형성된다.

이러한 제2 마스크(MS)를 이용한 포토리쏘그래피공정에 의해 제2 마스크(MS)의 전면 노광영역(S1)을 통해 전면 노광된 포토레지스트(90)는 도 8d에 도시된 바와 같이 모두 제거되고, 차단영역(S2)과 부분노광영역(S3)을 통해 노광되지 않거나 부분 노광된 포토레지스트패턴(70)이 형성된다. 특히, 포토레지스트패턴(70)에서 제2 마스크(MS)의 차단층(108)에 의해 노광되지 않은 제1 포토레지스트패턴(70a)은 제1 높이를 갖도록 형성되며, 제2 마스크(MS)의 부분투과층(110)에 의해 부분 노광된 제2 포토레지스트패턴(70b)은 제1 높이보다 상대적으로 낮은 제2 높이를 갖도록 형성된다.

포토레지스트패턴(70)을 마스크로 이용한 습식식각공정으로 데이터금속층(59)이 패터닝됨으로써 도 8e에 도시된 바와 같이 소스전극(58), 그 소스전극(58)과 일체화된 드레인전극(60), 데이터패드(80) 및 금속패턴(74)이 형성된다. 그 다음, 동일한 포토레지스트패턴(98)을 이용한 건식식각공정으로 제1 및 제2 반도체층(55,57)이 동시에 패터닝됨으로써 오믹접촉층(64) 및 활성층(66)이 형성된다.

그리고, 포토레지스트패턴(70)에서 제2 높이를 갖는 제2 포토레지스트패턴(70b)은 도 8f에 도시된 바와 같이 플라즈마를 이용한 에싱공정으로 제거되고, 제1 포토레지스트패턴(70a)은 일정 높이가 낮아진 상태로 남게 된다. 낮아진 높이를 갖는 제1 포토레지스트패턴(70a)을 이용한 습식식각공정으로 TFT의 채널부의 일체화된 소스전극(58)과 드레인전극(60)이 분리된다. 이 때, 게이트패드부의 금속패턴(74)없이 게이트패드(82)가 노출될 경우 게이트패드(82)가 식각될 수 있지만, 금속패턴(74)이 이를 방지하게 된다.

이 후, 분리된 소스전극(58) 및 드레인전극(60)으로 노출된 오믹접촉층(66)이 도 8g에 도시된 바와 같이 건식식각공정으로 제거됨으로써 활성층(64)이 노출되게 하여 채널이 형성된다.

이 후, 스트립공정으로 금속패턴(74), 데이터패드(78), 소스 및 드레인전극(58,60)에 잔존하는 포토레지스트패턴(70)이 제거된다.

이와 같이, 본 발명의 제1 실시 예에 따른 박막트랜지스터 어레이기판 및 그 제조방법은 게이트절연패턴(62)과 활성층(64) 및 오믹접촉층(66)을 게이트패드(82)의 일부가 노출되도록 형성되며, 노출된 게이트패드(82)은 금속패턴(74)과 전기적으로 접속된다. 이 금속패턴(74)은 게이트접촉홀(76b)을 통해 게이트보호전극(86)과 전기적으로 접속되므로 게이트패드(82)와 게이트보호전극(86) 간의 접촉저항을 개선할 수 있다. 또한, 본 발명의 제1 실시 예에 따른 박막트랜지스터 어레이기판 및 그 제조방법은 마스크공정수를 4개로 줄임으로써 제조비용을 줄일 수 있다.

도 9는 본 발명의 제2 실시 예에 따른 박막트랜지스터 어레이 기판을 나타내는 평면도이며, 도 10은 도 9에 도시된 박막트랜지스터 어레이 기판의 하부기판을 나타내는 단면도이다.

도 9 및 도 10을 참조하면, 본 발명의 제2 실시 예에 따른 박막트랜지스터 어레이기판은 도 5 및 도 6에 도시된 박막트랜지스터 어레이기판과 비교하여 데이터패드부를 데이터패드(78)와 데이터보호전극(80)으로 이루어지는 것을 제외하고는 동일한 구성요소를 구비한다.

본 발명의 제2 실시 예에 따른 박막트랜지스터 어레이기판의 데이터패드부(DP)는 하부기판(51) 상에 형성되는 데이터패드(78)와, 데이터패드(78)와 데이터접촉홀(76c)을 통해 전기적으로 접촉되는 데이터보호전극(80)을 구비한다.

이러한 본 발명의 제2 실시 예에 따른 박막트랜지스터 어레이기판의 제조방법 중 제1 마스크공정은 도 7a에서 전술한 바와 같고, 제3 마스크공정은 도 7c에 전술한 바와 같고, 제4 마스크공정은 도 7d에 전술한 바와 같으므로 이에 대한 상세한 설명은 생략하기로 한다.

도 11a 내지 도 11f는 본 발명의 제2 실시 예에 따른 박막트랜지스터 어레이기판의 제조방법 중 제2 마스크공정을 상세히 나타내는 단면도이다.

도 11a에 도시된 바와 같이 스테이지(104) 상에는 게이트패턴(82,56)이 형성된 하부기판(51)이 위치하게 된다. 이러한 하부기판(51) 상에 게이트패드(82)의 일부와 데이터패드부에 해당하는 영역을 가리도록 증착마스크(102)가 정렬되고, 증착마스크(102) 상부에는 하부기판(51) 상에 증착될 타겟(100)이 위치하게 된다. 여기서, 타겟(100)은 산화실리콘(SiOx) 및 질화실리콘(SiNx) 중 어느 하나의 절연물질이다. 이러한 증착마스크(102)와 타겟(100)을 이용하여 게이트패드(82)의 일부와 데이터패드부(DP)를 제외한 하부기판(51) 상에 도 11b에 도시된 바와 같이 게이트절연패턴(62)이 형성된다. 이어서, 동일한 증착마스크(102)를 이용하여 게이트패드(82)의 일부와 데이터패드부(DP)를 제외한 하부기판(51) 상에 게이트절연패턴(62)과 동일패턴의 제1 및 제2 반도체패턴(65,67)이 형성된다. 제1 반도체패턴(65)은 불순물이 도핑되지 않은 비정질실리콘이 이용되며, 제2 반도체패턴(67)은 N형 또는 P형의 불순물이 도핑된 비정질실리콘으로 이용된다. 이와 같이 제2 반도체패턴(67)이 형성된 하부기판(51) 상에 데이터금속층(59)이 전면 증착된다.

데이터금속층(59)이 전면 증착된 하부기판(51) 상에 도 11c에 도시된 바와 같이 포토레지스트(90)를 전면 도포한 다음, 하부기판(51) 상에 반투과마스크 또는 회절마스크인 제2 마스크(MS)가 정렬된다. 여기서, 제2 마스크(MS)는 투명한 마스크기판(106)의 부분노광영역(S3)에 형성되는 부분투과층(110)과, 차단영역(S2)에 형성되는 차단층(108)을 구비한다. 그리고, 제2 마스크(MS)는 전면 노광영역(S1)에서 투명한 마스크기판(106)이 그대로 노출되게 형성된다.

이러한 제2 마스크(MS)를 이용한 포토리쏘그래피공정에 의해 제2 마스크(MS)의 전면 노광영역(S1)을 통해 전면 노광된 포토레지스트(90)는 도 11d에 도시된 바와 같이 모두 제거되고, 차단영역(S2)과 부분노광영역(S3)을 통해 노광되지 않거나 부분 노광된 포토레지스트패턴(70)이 형성된다. 특히, 포토레지스트패턴(70)에서 제2 마스크(MS)의 차단층(108)에 의해 노광되지 않은 제1 포토레지스트패턴(70a)은 제1 높이를 갖도록 형성되며, 제2 마스크(MS)의 부분투과층(110)에 의해 부분 노광된 제2 포토레지스트패턴(70b)은 제1 높이보다 상대적으로 낮은 제2 높이를 갖도록 형성된다.

포토레지스트패턴(70)을 마스크로 이용한 습식식각공정으로 데이터금속층(59)이 패터닝됨으로써 도 11e에 도시된 바와 같이 소스전극(58), 그 소스전극(58)과 일체화된 드레인전극(60), 데이터패드(80) 및 금속패턴(74)이 형성된다. 그 다음, 동일한 포토레지스트패턴(98)을 이용한 건식식각공정으로 제1 및 제2 반도체층(55,57)이 동시에 패터닝됨으로써 오믹접촉층(64) 및 활성층(66)이 형성된다.

그리고, 포토레지스트패턴(70)에서 제2 높이를 갖는 제2 포토레지스트패턴(70b)은 도 11f에 도시된 바와 같이 플라즈마를 이용한 에싱공정으로 제거되고, 제1 포토레지스트패턴(70a)은 일정 높이가 낮아진 상태로 남게 된다. 낮아진 높이를 갖는 제1 포토레지스트패턴(70a)을 이용한 습식식각공정으로 TFT의 채널부의 일체화된 소스전극(58)과 드레인전극(60)이 분리된다. 이 때, 게이트패드부의 금속패턴(74)없이 게이트패드(82)가 노출될 경우 게이트패드(82)가 식각될 수 있지만, 금속패턴(74)이 이를 방지하게 된다.

이 후, 분리된 소스전극(58) 및 드레인전극(60)으로 노출된 오믹접촉층(66)이 도 11g에 도시된 바와 같이 건식식각공정으로 제거됨으로써 활성층(64)이 노출되게 하여 채널이 형성된다.

도 12는 본 발명의 제3 실시 예에 따른 박막트랜지스터어레이기판을 나타내는 평면도이며, 도 13은 도 12에 도시된 박막트랜지스터 어레이기판을 나타내는 단면도이다.

도 12 및 도 13을 참조하면, 본 발명의 제3 실시 예에 따른 박막트랜지스터 어레이기판은 도 9 및 도 10에 도시된 박막트랜지스터 어레이기판과 비교하여 데이터패드부를 보조전극(112), 데이터패드(78)와 데이터보호전극(80)으로 이루어지는 것을 제외하고는 동일한 구성요소를 구비한다.

본 발명의 제3 실시 예에 따른 박막트랜지스터 어레이기판의데이터패드부(DP)는 데이터패드(78)를 사이에 두고 데이터패드(78)와 전기적으로 접속되는 보조전극(112)과, 데이터보호전극(80)을 구비한다.

보조전극(112)은 게이트패턴과 동일금속으로 동시에 형성된다. 이러한 보조전극(112) 상에 보조전극(112)을 덮도록 데이터패턴과 동일금속으로 데이터패드(78)가 형성된다. 보조전극(112)과 데이터패드(78)는 전기적으로 접속된다. 이 데이터패드(78) 상에 데이터패드(78)를 노출시키는 데이터접촉홀(76c)을 통해 데이터패드(78)와 전기적으로 접속되는 데이터보호전극(80)이 형성된다.

게이트패드부(GP)는 게이트패드(82)와, 게이트절연막(62)을 사이에 두고 게이트패드(82)와 일부 중첩되게 형성되는 반도체층(64,66)과, 게이트패드(82)와 접속되는 금속패턴(74)과, 보호막(68)을 관통하는 게이트접촉홀(76b)을 통해 금속패턴(74)과 접속되는 게이트보호전극(86)을 구비한다. 금속패턴(74)은 소스 및 드레인(58,60)과 동일한 금속으로 형성되어 낮은 저항을 가지는 게이트패드(82)와 접촉된다. 이에 따라, 게이트패드(82)와 전기적으로 접촉되는 금속패턴을 통해 게이트패드(82)와 게이트보호전극(86)이 전기적으로 접촉됨으로써 게이트패드(82)에 의한 신호지연을 보상한다. 이에 따라, 종래 적어도 2층 구조로 형성된 게이트패드(82)를 알루미늄(Al) 또는 알루미늄 합금 등을 이용하여 단층으로 형성할 수 있다.

상술한 바와 같이, 본 발명에 따른 박막트랜지스터 어레이기판 및 그 제조방법은 게이트보호전극과 게이트패드사이에 데이터금속층으로 금속패턴이 형성된다.이에 따라, 금속패턴과 게이트보호전극이 전기적으로 접촉되므로 금속패턴과 게이트보호전극 간의 접촉저항이 개선됨과 동시에 게이트패드를 단층으로 형성할 수 있다. 또한, 본 발명에 따른 박막트랜지스터어레이기판 및 그 제조방법은 총 4번의 마스크공정으로 형성됨으로써 제조비용을 줄일 수 있어 수율이 향상된다.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.

Claims

기판 상에 형성된 게이트라인과,

상기 게이트라인과 절연되게 교차하여 화소영역을 결정하는 데이터라인과,

상기 게이트라인 및 데이터라인의 교차부에 형성된 박막트랜지스터와,

상기 화소영역에 형성되어 상기 박막트랜지스터와 접속된 화소전극과,

상기 데이터라인과 접속된 데이터패드부와,

상기 게이트라인과 접속된 게이트패드부를 구비하며,

상기 게이트패드부는 상기 게이트라인과 접속되는 게이트패드, 상기 게이트패드의 일부를 노출시키는 게이트절연막 및 반도체층, 상기 노출된 게이트패드와 접속된 금속패턴, 상기 금속패턴과 접속된 게이트보호전극을 구비하는 것을 특징으로 하는 박막트랜지스터 어레이기판.
제 1 항에 있어서,

상기 금속패턴은 몰리브덴(Mo), 크롬(Cr), 탄타늄(Ta), 텅스텐(W) 중 어느 하나로 형성되는 것을 특징으로 하는 박막트랜지스터 어레이 기판.
제 1 항에 있어서,

상기 데이터패드부는

상기 데이터라인과 접속되는 데이터패드와,

상기 데이터패드와 접속되는 데이터보호전극을 구비하는 것을 특징으로 하는 박막트랜지스터 어레이 기판.
제 1 항에 있어서,

상기 데이터패드부는

상기 데이터라인과 접속되는 데이터패드와,

상기 데이터패드와 중첩되는 반도체층과,

상기 데이터패드와 접속되는 데이터보호전극을 구비하는 것을 특징으로 하는 박막트랜지스터 어레이 기판.
제 1 항에 있어서,

상기 데이터패드부는

상기 게이트패드와 동일평면 상에 형성되는 더미전극과,

상기 더미전극과 중첩되어 접속되며 상기 데이터라인과 접속되는 데이터패드와,

상기 데이터패드와 접속되는 데이터보호전극을 구비하는 것을 특징으로 하는 박막트랜지스터 어레이 기판.
게이트라인, 게이트라인과 접속된 게이트패드, 게이트라인과 접속된 박막트랜지스터의 게이트전극을 형성하는 단계와,

상기 기판 상에 상기 게이트패드의 일부가 노출되도록 게이트절연막 및 반도체층을 순차적으로 증착하는 단계와,

상기 반도체층 상에 데이터금속층을 증착한 후 상기 반도체층과 데이터금속층을 패터닝함으로써 상기 게이트전극과 중첩되며 상기 게이트패드의 일부를 노출시키는 반도체패턴, 상기 게이트라인과 교차하는 데이터라인, 상기 데이터라인과 접속되는 데이터패드, 그 데이터라인과 연결된 소스전극, 그 소스전극과 대향하는 드레인전극, 상기 노출된 게이트패드와 접속된 금속패턴을 형성하는 단계와,

상기 드레인전극, 금속패턴, 데이터패드가 노출시키는 보호막을 통해 상기 드레인전극과 접속되는 화소전극, 상기 데이터패드와 접속되는 데이터보호전극, 상기 금속패턴과 접속되는 게이트보호전극을 형성하는 단계를 포함하는 것을 특징으로 하는 박막트랜지스터 어레이 기판의 제조방법.
제 6 항에 있어서,

상기 게이트패드와 동일평면 상에 상기 데이터패드와 중첩되는 더미전극을 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 박막트랜지스터 어레이 기판의 제조방법.
제 6 항에 있어서,

상기 기판 상에 상기 게이트패드의 일부가 노출되도록 게이트절연막 및 반도체층을 순차적으로 증착하는 단계는

상기 기판 상에 상기 게이트패드의 일부를 마스킹하는 증착마스크를 정렬시켜 그 마스크를 이용하여 게이트절연막과 반도체층을 순차적으로 증착하는 단계를 포함하는 것을 특징으로 하는 박막트랜지스터 어레이기판의 제조방법.
제 6 항에 있어서,

상기 반도체패턴은 상기 데이터패드, 상기 게이트전극 및 상기 게이트패드의 일부 중 적어도 어느 하나와 중첩되도록 형성되는 것을 특징으로 하는 박막트랜지스터 어레이기판의 제조방법.
제 6 항에 있어서,

상기 금속패턴은 몰리브덴(Mo), 크롬(Cr), 탄타늄(Ta), 텅스텐(W) 중 어느 하나로 형성되는 것을 특징으로 하는 박막트랜지스터 어레이기판의 제조방법.