KR20050112644A - 표시 소자용 박막 트랜지스터 기판 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 공정을 단순화하면서도 개구율 감소없이 스토리지 캐패시터의 용량을 증대시킬 수 있는 박막 트랜지스터 기판 및 그 제조 방법을 제공하는 것이다.
이를 위하여, 본 발명의 박막 트랜지스터 기판 제조 방법은 제1 마스크인 하프 톤 마스크를 이용하여 기판 상에 투명 도전층을 포함하는 이중 구조의 게이트 라인 및 게이트 전극과, 상기 투명 도전층만으로 이루어진 스토리지 하부 전극을 포함하는 게이트 패턴을 형성하는 단계와; 상기 게이트 패턴을 덮는 게이트 절연막을 형성하는 단계와; 제2 마스크인 회절 노광 마스크를 이용하여 상기 게이트 절연막 상에 반도체 패턴과, 그 위에 중첩된 데이터 라인 및 소스 전극과 드레인 전극을 포함하는 소스/드레인 패턴을 형성하는 단계와; 상기 소스/드레인 패턴을 덮는 보호막을 형성하고 제3 마스크를 이용하여 상기 드레인 전극을 노출시키는 컨택홀을 형성하는 단계와; 제4 마스크를 이용하여 상기 보호막 상에 상기 컨택홀을 통해 상기 드레인 전극과 접속되며 상기 스토리지 하부 전극과 중첩된 화소 전극을 형성하는 단계를 포함한다.

Description

표시 소자용 박막 트랜지스터 기판 및 그 제조 방법{Thin Film Transistor Substrate for Display Device And Method For Fabricating The Same}
본 발명은 표시 소자에 적용되는 박막 트랜지스터 기판과 그 제조 방법에 관한 것으로, 특히 공정을 단순화할 수 있는 박막 트랜지스터 기판 및 그 제조 방법에 관한 것이다.
액정 표시 장치는 전계를 이용하여 액정의 광투과율을 조절함으로써 화상을 표시하게 된다. 이를 위하여 액정 표시 장치는 액정셀들이 매트릭스 형태로 배열되어진 액정 패널과, 액정 패널을 구동하기 위한 구동 회로를 구비한다.
액정 패널은 서로 대향하는 박막 트랜지스터 기판 및 칼러 필터 기판과, 두 기판 사이에 주입된 액정과, 두 기판 사이의 셀갭을 유지시키는 스페이서를 구비한다.
박막 트랜지스터 기판은 게이트 라인들 및 데이터 라인들과, 그 게이트 라인들과 데이터 라인들의 교차부마다 스위칭 소자로 형성된 박막 트랜지스터와, 액정셀 단위로 형성되어 박막 트랜지스터에 접속된 화소 전극 등과, 그들 위에 도포된 배향막으로 구성된다. 게이트 라인들과 데이터 라인들은 각각의 패드부를 통해 구동회로들로부터 신호를 공급받는다. 박막 트랜지스터는 게이트 라인에 공급되는 스캔 신호에 응답하여 데이터 라인에 공급되는 화소 신호를 화소 전극에 공급한다.
칼라 필터 기판은 액정셀 단위로 형성된 칼라 필터들과, 칼러 필터들간의 구분 및 외부광 반사를 위한 블랙 매트릭스와, 액정셀들에 공통적으로 기준 전압을 공급하는 공통 전극 등과, 그들 위에 도포되는 배향막으로 구성된다.
액정 패널은 박막 트랜지스터 기판과 칼라 필터 기판을 별도로 제작하여 합착한 다음 액정을 주입하고 봉입함으로써 완성하게 된다.
이러한 액정 패널에서 박막 트랜지스터 기판은 반도체 공정을 포함함과 아울러 다수의 마스크 공정을 필요로 함에 따라 제조 공정이 복잡하여 액정 패널 제조 단가 상승의 중요 원인이 되고 있다. 이를 해결하기 위하여, 박막 트랜지스터 기판은 마스크 공정수를 줄이는 방향으로 발전하고 있다. 이는 하나의 마스크 공정이 박막 증착 공정, 세정 공정, 포토리소그래피 공정, 식각 공정, 포토레지스트 박리 공정, 검사 공정 등과 같은 많은 공정을 포함하고 있기 때문이다. 이에 따라, 최근에는 박막 트랜지스터 기판의 표준 마스크 공정이던 5 마스크 공정에서 하나의 마스크 공정을 줄인 4 마스크 공정이 대두되고 있다.
도 1은 4 마스크 공정을 채택한 박막 트랜지스터 기판을 예를 들어 도시한 평면도이고, 도 2는 도 1에 도시된 박막 트랜지스터 기판을 Ⅰ-Ⅰ'선을 따라 절단하여 도시한 단면도이다.
도 1 및 도 2에 도시된 박막 트랜지스터 기판은 하부 기판(42) 위에 게이트 절연막(44)을 사이에 두고 교차하게 형성된 게이트 라인(2) 및 데이터 라인(4)과, 그 교차부마다 형성된 박막 트랜지스터(6)와, 그 교차 구조로 마련된 셀 영역에 형성된 화소 전극(18)을 구비한다. 그리고, 박막 트랜지스터 기판은 화소 전극(18)과 전단 게이트 라인(2)의 중첩부에 형성된 스토리지 캐패시터(20)와, 게이트 라인(2)에 접속되는 게이트 패드(26)와, 데이터 라인(4)에 접속되는 데이터 패드(34)를 구비한다.
박막 트랜지스터(6)는 게이트 라인(2)에 공급되는 스캔 신호에 응답하여 데이터 라인(4)에 공급되는 화소 신호가 화소 전극(18)에 충전되어 유지되게 한다. 이를 위하여, 박막 트랜지스터(6)는 게이트 라인(2)에 접속된 게이트 전극(8)과, 데이터 라인(4)에 접속된 소스 전극(10)과, 화소 전극(16)에 접속된 드레인 전극(12)과, 게이트 전극(8)과 중첩되고 소스 전극(10)과 드레인 전극(12) 사이에 채널을 형성하는 활성층(14)을 구비한다.
이렇게 소스 전극(10) 및 드레인 전극(12)과 중첩되면서 소스 전극(10)과 드레인 전극(12) 사이의 채널부를 포함하는 활성층(14)은 데이터 라인(4), 데이터 패드 하부 전극(36), 스토리지 전극(22)과도 중첩되게 형성된다. 이러한 활성층(14) 위에는 데이터 라인(4), 소스 전극(10) 및 드레인 전극(12), 데이터 패드 하부 전극(36), 스토리지 전극(22)과 오믹 접촉을 위한 오믹 접촉층(48)이 더 형성된다.
화소 전극(18)은 보호막(50)을 관통하는 제1 컨택홀(16)을 통해 박막 트랜지스터(6)의 드레인 전극(12)과 접속된다. 화소 전극(18)은 충전된 화소 신호에 의해 도시하지 않은 상부 기판에 형성되는 공통 전극과 전위차를 발생시키게 된다. 이 전위차에 의해 박막 트랜지스터 기판과 상부 기판 사이에 위치하는 액정이 유전 이방성에 의해 회전하게 되며 도시하지 않은 광원으로부터 화소 전극(18)을 경유하여 입사되는 광을 상부 기판 쪽으로 투과시키게 된다.
스토리지 캐패시터(20)는 전단 게이트 라인(2)과, 그 게이트 라인(2)과 게이트 절연막(44), 활성층(14) 및 오믹접촉층(48)을 사이에 두고 중첩되는 스토리지 상부 전극(22)과, 그 스토리지 상부 전극(22)과 보호막(50)을 사이에 두고 중첩됨과 아울러 그 보호막(50)을 관통하는 제2 컨택홀(24)을 경유하여 접속된 화소 전극(22)으로 구성된다. 이러한 스토리지 캐패시터(20)는 화소 전극(18)에 충전된 화소 신호가 다음 화소 신호가 충전될 때까지 안정적으로 유지되게 한다.
게이트 라인(2)은 게이트 패드(26)를 통해 게이트 드라이버(도시하지 않음)와 접속된다. 게이트 패드(26)는 게이트 라인(2)으로부터 연장되는 게이트 하부 전극(28)과, 게이트 절연막(44) 및 보호막(50)을 관통하는 제3 컨택홀(30)을 통해 게이트 하부 전극(28)에 접속된 게이트 패드 상부 전극(32)으로 구성된다.
데이터 라인(4)은 데이터 패드(34)를 통해 데이터 드라이버(도시하지 않음)와 접속된다. 데이터 패드(34)는 데이터 라인(4)으로부터 연장되는 데이터 하부 전극(36)과, 보호막(50)을 관통하는 제4 컨택홀(38)을 통해 데이터 패드(36)와 접속된 데이터 패드 상부 전극(40)으로 구성된다.
이러한 구성을 가지는 박막 트랜지스터 기판의 제조 방법을 4마스크 공정을 이용하여 상세히 하면 도 3a 내지 도 3d에 도시된 바와 같다.
도 3a를 참조하면, 제1 마스크 공정을 이용하여 하부기판(42) 상에 게이트 라인(2), 게이트 전극(8), 게이트 패드 하부 전극(28)을 포함하는 게이트 패턴이 형성된다.
상세히 하면, 하부 기판(42) 상에 스퍼터링 방법 등의 증착 방법을 통해 게이트 금속층이 형성된다. 이어서, 제1 마스크를 이용한 포토리소그래피 공정과 식각 공정으로 게이트 금속층이 패터닝됨으로써 게이트 라인(2), 게이트 전극(8), 게이트 패드 하부 전극(28)을 포함하는 게이트 패턴이 형성된다. 게이트 금속으로는 크롬(Cr), 몰리브덴(Mo), 알루미늄계 금속 등이 단일층 또는 이중층 구조로 이용된다.
도 3b를 참조하면, 게이트 패턴이 형성된 하부 기판(42) 상에 게이트 절연막(44)이 도포된다. 그리고 제2 마스크 공정을 이용하여 게이트 절연막(44) 위에 활성층(14) 및 오믹 접촉층(48)을 포함하는 반도체 패턴과; 데이터 라인(4), 소스 전극(10), 드레인 전극(12), 데이터 패드 하부 전극(36), 스토리지 전극(22)을 포함하는 소스/드레인 패턴이 순차적으로 형성된다.
상세히 하면, 게이트 패턴이 형성된 하부 기판(42) 상에 PECVD, 스퍼터링 등의 증착 방법을 통해 게이트 절연막(44), 비정질 실리콘층, n+ 비정질 실리콘층, 그리고 소스/드레인 금속층이 순차적으로 형성된다. 여기서, 게이트 절연막(44)의 재료로는 산화 실리콘(SiOx) 또는 질화 실리콘(SiNx) 등의 무기 절연물질이 이용된다. 소스/드레인 금속으로는 몰리브덴(Mo), 몰리브덴 합금(Mo alloy) 등이 이용된다.
이어서, 소스/드레인 금속층 위에 제2 마스크를 이용한 포토리소그래피 공정으로 포토레지스트 패턴을 형성하게 된다. 이 경우 제2 마스크로는 박막 트랜지스터의 채널부에 회절 노광부를 갖는 회절 노광 마스크를 이용함으로써 채널부의 포토레지스트 패턴이 다른 소스/드레인 패턴부 보다 낮은 높이를 갖게 한다.
이어서, 포토레지스트 패턴을 이용한 습식 식각 공정으로 소스/드레인 금속층이 패터닝됨으로써 데이터 라인(4), 소스 전극(10), 그 소스 전극(10)과 일체화된 드레인 전극(12), 스토리지 전극(22)을 포함하는 소스/드레인 패턴이 형성된다.
그 다음, 동일한 포토레지스트 패턴을 이용한 건식 식각공정으로 n+ 비정질 실리콘층과 비정질 실리콘층이 동시에 패터닝됨으로써 오믹 접촉층(48)과 활성층(14)이 형성된다.
그리고, 애싱(Ashing) 공정으로 채널부에서 상대적으로 낮은 높이를 갖는 포토레지스트 패턴이 제거된 후 건식 식각 공정으로 채널부의 소스/드레인 패턴 및 오믹 접촉층(48)이 식각된다. 이에 따라, 채널부의 활성층(14)이 노출되어 소스 전극(10)과 드레인 전극(12)이 분리된다.
이어서, 스트립 공정으로 소스/드레인 패턴 위에 남아 있는 포토레지스트 패턴이 제거된다.
도 3c를 참조하면, 소스/드레인 패턴이 형성된 게이트 절연막(44) 상에 제3 마스크 공정을 이용하여 제1 내지 제4 콘택홀들(16, 24, 30, 38)을 포함하는 보호막(50)이 형성된다.
상세히 하면, 소스/드레인 패턴이 형성된 게이트 절연막(44) 상에 PECVD, 스핀 코팅 등의 방법으로 보호막(50)이 전면 형성된다. 이어서, 보호막(50)이 제3 마스크를 이용한 포토리소그래피 공정과 식각 공정으로 패터닝됨으로써 제1 내지 제4 컨택홀들(16, 24, 30, 38)이 형성된다. 제1 컨택홀(16)은 보호막(50)을 관통하여 드레인 전극(12)이 노출되게, 제2 컨택홀(24)은 보호막(50)을 관통하여 스토리지 상부 전극(22)이 노출되게 형성된다. 제3 컨택홀(30)은 보호막(50) 및 게이트 절연막(44)을 관통하여 게이트 패드 하부 전극(28)이 노출되게, 제4 컨택홀(38)은 보호막(50)을 관통하여 데이터 패드 상부 전극(36)이 노출되게 형성된다.
보호막(50)의 재료로는 게이트 절연막(44)과 같은 무기 절연 물질이나, 유전상수가 작은 아크릴(acryl)계 유기 화합물, BCB 또는 PFCB 등과 같은 유기 절연 물질이 이용된다.
도 3d를 참조하면, 제4 마스크 공정을 이용하여 보호막(50) 상에 화소 전극(18), 게이트 패드 상부 전극(32), 데이터 패드 상부 전극(40)을 포함하는 투명 도전 패턴이 형성된다.
보호막(50) 상에 스퍼터링 등의 증착 방법으로 투명 도전층이 도포된다. 이어서 제4 마스크를 이용한 포토리소그래피 공정과 식각 공정을 통해 투명 도전층이 패텅님됨으로써 화소 전극(18), 게이트 패드 상부 전극(32), 데이터 패드 상부 전극(40)을 포함하는 투명 도전 패턴이 형성된다. 화소 전극(18)은 제1 컨택홀(16)을 통해 드레인 전극(12)과 접속되고, 제2 컨택홀(24)을 통해 전단 게이트 라인(2)과 중첩되는 스토리지 상부 전극(22)과 접속된다. 게이트 패드 상부 전극(32)은 제3 컨택홀(30)을 통해 게이트 패드 하부 전극(28)과, 데이터 패드 상부 전극(40)은 제4 컨택홀(38)을 통해 데이터 하부 전극(36)과 접속된다. 여기서, 투명 도전층의 재료로는 인듐 주석 산화물(Indium Tin Oxide : ITO) 등이 이용된다.
이와 같이 종래의 박막 트랜지스터 기판 및 그 제조 방법은 4마스크 공정을 이용함으로써 5마스크 공정을 이용한 경우보다 제조 공정수를 줄임과 아울러 그에 비례하는 제조 단가를 절감할 수 있게 된다.
그러나, 종래의 박막 트랜지스터 기판에서는 스토리지 캐패시터(20)의 상하부 전극 각각을 불투명한 소스/드레인 금속과 게이트 금속으로 형성한다. 이에 따라, 스토리지 캐패시터(20)의 용량 증대를 위하여 스토리지 상부 전극(22)과 게이트 라인(2)의 중첩 면적을 증대시키는 경우 그 만큼 화소 전극(18)의 개구율이 감소하게 되는 문제점이 있다.
따라서, 본 발명의 목적은 공정을 단순화하면서도 개구율 감소없이 스토리지 캐패시터의 용량을 증대시킬 수 있는 박막 트랜지스터 기판 및 그 제조 방법을 제공하는 것이다.
상기 목적을 달성하기 위하여, 본 발명의 실시 예에 따른 박막 트랜지스터 기판은 투명한 제1 도전층과 불투명한 제2 도전층이 단차를 가지면서 적층된 이중 구조의 게이트 라인과; 게이트 절연막을 사이에 두고 상기 게이트 라인과 교차 구조로 형성되어 화소 영역을 결정하는 데이터 라인과; 상기 게이트 라인 및 데이터 라인과 접속된 박막 트랜지스터와; 상기 화소 영역에 형성되며 상기 박막 트랜지스터를 덮는 보호막을 관통하는 컨택홀을 통해 상기 박막 트랜지스터와 접속된 화소 전극과; 상기 화소 전극과 중첩되며 상기 제1 도전층으로 형성된 스토리지 하부 전극으로 구성된 스토리지 캐패시터를 구비한다.
본 발명의 실시 예에 따른 박막 트랜지스터 기판의 제조 방법은 제1 마스크인 하프 톤 마스크를 이용하여 기판 상에 투명 도전층을 포함하는 이중 구조의 게이트 라인 및 게이트 전극과, 상기 투명 도전층만으로 이루어진 스토리지 하부 전극을 포함하는 게이트 패턴을 형성하는 단계와; 상기 게이트 패턴을 덮는 게이트 절연막을 형성하는 단계와; 제2 마스크인 회절 노광 마스크를 이용하여 상기 게이트 절연막 상에 반도체 패턴과, 그 위에 중첩된 데이터 라인 및 소스 전극과 드레인 전극을 포함하는 소스/드레인 패턴을 형성하는 단계와; 상기 소스/드레인 패턴을 덮는 보호막을 형성하고 제3 마스크를 이용하여 상기 드레인 전극을 노출시키는 컨택홀을 형성하는 단계와; 제4 마스크를 이용하여 상기 보호막 상에 상기 컨택홀을 통해 상기 드레인 전극과 접속되며 상기 스토리지 하부 전극과 중첩된 화소 전극을 형성하는 단계를 포함한다.
상기 목적 외에 본 발명의 다른 목적 및 이점들은 첨부 도면을 참조한 본 발명의 바람직한 실시 예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.
도 4는 본 발명의 실시 예에 따른 박막 트랜지스터 기판을 도시한 평면도이고, 도 5는 도 4에 도시된 박막 트랜지스터 기판을 Ⅱ-Ⅱ', Ⅲ-Ⅲ', Ⅳ-Ⅳ'선을 따라 절단하여 도시한 단면도이다.
도 4 및 도 5에 도시된 박막 트랜지스터 기판은 하부 기판(142) 위에 게이트 절연막(144)을 사이에 두고 교차하게 형성된 게이트 라인(102) 및 데이터 라인(104)과, 그 교차부와 인접한 박막 트랜지스터(106)와, 그 교차 구조로 마련된 화소 영역에 형성된 화소 전극(118)을 구비한다. 그리고, 박막 트랜지스터 기판은 화소 전극(118)과, 전단 게이트 라인(102)과 접속된 스토리지 하부 전극(122)과의 중첩으로 형성된 스토리지 캐패시터(120)와, 게이트 라인(102)에 접속된 게이트 패드(126)와, 데이터 라인(104)과 접속된 데이터 패드(134)를 구비한다.
박막 트랜지스터(106)는 게이트 라인(102)에 공급되는 스캔 신호에 응답하여 데이터 라인(104)에 공급되는 화소 신호가 화소 전극(118)에 충전되어 유지되게 한다. 이를 위하여, 박막 트랜지스터(106)는 게이트 라인(102)과 접속된 게이트 전극(108), 데이터 라인(104)과 접속된 소스 전극(110), 소스 전극(110)과 마주하며 화소 전극(118)과 접속된 드레인 전극(112), 게이트 절연막(144)을 사이에 두고 게이트 전극(108)과 중첩되어 소스 전극(110)과 드레인 전극(112) 사이에 채널을 형성하는 활성층(114), 소스 전극(110) 및 드레인 전극(112)과의 오믹 접촉을 위하여 채널부를 제외한 활성층(114) 위에 형성된 오믹 접촉층(146)을 구비한다.
여기서, 게이트 라인(102) 및 게이트 전극(108)은 투명 도전층으로 이루어진 제1 도전층(101)과, 그 위에 금속층으로 이루어진 제2 도전층(103)이 적층된 이중 구조를 갖는다.
그리고, 활성층(114) 및 오믹 접촉층(146)을 포함하는 반도체 패턴(148)은 데이터 라인(104)과도 중첩되게 형성된다.
게이트 라인(102)와 데이터 라인(104)의 교차로 정의된 화소 영역에는 화소 전극(118)이 형성된다. 화소 전극(118)은 보호막(150)을 관통하는 제1 컨택홀(116)을 통해 드레인 전극(112)과 접속된다. 이러한 화소 전극(118)은 박막 트랜지스터(106)로부터 공급된 화소 신호를 충전하여 도시하지 않은 칼라 필터 기판에 형성되는 공통 전극과 전위차를 발생시키게 된다. 이 전위차에 의해 박막 트랜지스터 기판과 칼라 필터 기판에 위치하는 액정이 유전 이방성에 의해 회전하게 되며 도시하지 않은 광원으로부터 화소 전극(118)을 경유하여 입사되는 광량을 조절하여 칼러 필터 기판 쪽으로 투과시키게 된다.
스토리지 캐패시터(120)는 게이트 라인(102)의 제1 도전층(101)으로부터 화소 영역 쪽으로 돌출된 스토리지 하부 전극(122)이 게이트 절연막(114) 및 보호막(150)을 사이에 두고 화소 전극(118)과 중첩되어 형성된다. 스토리지 하부 전극(122)은 투명 도전층인 제1 도전층(101)으로 형성되므로 개구율 감소없이 화소 전극(118)과의 중첩 면적을 증대시킬 수 있게 된다. 이에 따라, 개구율 감소없이 스토리지 캐패시터(120)의 용량을 증가시킬 수 있게 되므로 화소 전극(118)에 충전된 신호를 더욱 안정적으로 유지시킬 수 있게 된다.
게이트 라인(102)은 게이트 패드(126)를 통해 게이트 드라이버(도시하지 않음)와 접속된다. 게이트 패드(126)는 게이트 라인(102)으로부터 연장된 게이트 패드 하부 전극(128)과, 보호막(150) 및 게이트 절연막(144)을 관통하는 제2 컨택홀(130)을 통해 게이트 패드 하부 전극(128)과 접속된 게이트 패드 상부 전극(132)으로 구성된다. 게이트 패드 하부 전극(128)은 게이트 라인(102)과 같이 제1 및 제2 도전층(101, 103)이 적층된 이중 구조를 갖는다.
데이터 라인(104)은 데이터 패드(134)를 통해 데이터 드라이버(도시하지 않음)와 접속된다. 데이터 패드(134)는 데이터 라인(104)으로부터 연장된 데이터 패드 하부 전극(136)과, 보호막(150)을 관통하는 제3 컨택홀(138)을 통해 데이터 패드 하부 전극(136)과 접속된 데이터 패드 상부 전극(140)으로 구성된다. 데이터 패드 하부 전극(136)의 아래에는 오믹 접촉층(146) 및 활성층(114)을 포함하는 반도체층(148)이 중첩되게 형성된다.
이와 같이, 본 발명의 실시 예에 따른 박막 트랜지스터 기판은 화소 전극(118)과 중첩된 스토리지 하부 전극(122)을 투명 도전층으로 형성함으로써 개구율 감소없이 스토리지 캐패시터(120)의 용량을 증대시킬 수 있게 된다. 이에 따라, 게이트 라인(102)은 화소 전극(118)과의 중첩 면적을 고려하지 않으면서 그의 선폭을 감소시킬 수 있게 되므로 고정세화에 유리하다.
이러한 구성을 갖는 본 발명의 실시 예에 따른 박막 트랜지스터 기판은 다음과 같이 4마스크 공정으로 형성된다.
도 6a 및 도 6b는 본 발명의 실시 예에 따른 박막 트랜지스터 기판 제조 방법 중 제1 마스크 공정을 설명하기 위한 평면도 및 단면도를, 도 7a 내지 도 7e는 제1 마스크 공정을 구체적으로 설명하기 위한 단면도들을 도시한 것이다.
제1 마스크 공정으로 하부 기판(142) 상에 게이트 라인(102), 게이트 라인(102)과 접속된 게이트 전극(108) 및 게이트 패드 하부 전극(128)과 스토리지 하부 전극(122)을 포함하는 게이트 패턴이 형성된다. 이들 중 게이트 라인(102), 게이트 전극(108), 게이트 패드 하부 전극(128)은 제1 및 제2 도전층(101, 103)이 적층된 이중층 구조로, 스토리지 하부 전극(122)은 게이트 라인(102)의 제1 도전층(101)이 연장된 단일층 구조로 형성된다. 이렇게 이중층 및 단일층 구조를 갖는 게이트 패턴은 하프 톤(Half Tone) 마스크(160)를 이용함으로써 하나의 마스크 공정으로 형성된다.
구체적으로, 도 7a에 도시된 바와 같이 하부 기판(142) 상에 스퍼터링 방법 등의 증착 방법을 통해 제1 및 제2 도전층(101, 103)이 적층되고, 그 위에 포토레지스트(167)가 형성된다. 제1 도전층(101)으로는 ITO(Indium Tin Oxide), TO(Tin Oxide), IZO(Indium Zinc Oxide) 등과 같은 투명 도전 물질이 이용된다. 제2 도전층(103)으로는 Mo, Cu, Al, Ti, Cr, MoW, AlNd 등과 같은 금속 물질이 이용된다.
그 다음, 하프 톤 마스크(160)를 이용한 포토리소그래피 공정으로 포토레지스트(167)를 노광 및 현상함으로써 도 7b에 도시된 바와 같이 단차를 갖는 포토레지스트 패턴(168)이 형성된다.
하프 톤 마스크(160)는 투명한 석영(SiO2; Quartz) 기판(166)과, 그 위에 형성된 차단층(162) 및 부분 투과층(164)을 구비한다. 여기서, 차단층(162)은 게이트 패턴이 형성되어질 영역에 위치하여 자외선(UV)을 차단함으로써 현상 후 제1 포토레지스 패턴(168A)이 남게 한다. 부분 투과층(164)은 스토리지 하부 전극이 형성되어질 영역에 위치하여 자외선(UV)을 부분적으로 투과시킴으로써 현상 후 제1 포토레지스트 패턴(168A) 보다 얇은 제2 포토레지스트 패턴(168B)이 남게 한다. 이를 위하여, 차단층(162)은 크롬(Cr), CrOx 등과 같은 금속으로, 부분 투과층(164)은 MoSix 등으로 형성된다. 이러한 하프 톤 마스크 이외에도 회절 노광 마스크를 적용할 수도 있다.
이어서, 단차를 갖는 포토레지스트 패턴(168)을 이용한 식각 공정으로 제1 및 제2 도전층(101, 103)을 패터닝함으로써 도 7c에 도시된 바와 같이 이중층 구조의 게이트 패턴이 형성된다.
그 다음, 산소(O2) 플라즈마를 이용한 애싱 공정으로 포토레지스트 패턴(168)을 애싱함으로써 도 7d에 도시된 바와 같이 제1 포토레지스트 패턴(168A)은 두께가 얇아지게 되고, 제2 포토레지스트 패턴(168B)은 제거된다. 그리고, 애싱된 제1 포토레지스트 패턴(168A)을 이용한 식각 공정으로 스토리지 하부 전극(122) 위의 제2 도전층(103)이 제거된다. 이에 따라, 스토리지 하부 전극(122)은 게이트 라인(102)에 포함된 제2 도전층(103)과의 미스-얼라인(Miss-align) 없이 제1 도전층(101)만으로 형성될 수 있게 된다. 이때, 애싱된 제1 포토레지스트 패턴(168A)을 따라 패터닝된 제2 도전층(103)의 양측부가 한번 더 식각됨으로써 게이트 패턴의 제1 및 제2 도전층(101, 103)은 계단 형태로 일정한 단차를 갖게 된다. 이에 따라, 제1 및 제2 도전층(101, 103)의 측면부가 높은 급경사를 갖게 될 경우 그 위에서 발생될 수 있는 소스/드레인 금속층의 단선 불량을 방지할 수 있게 된다.
한편, 제1 및 제2 도전층(101, 103)의 식각 공정으로는 습식 또는 건식 식각 공정이 선택적으로 이용된다. 예를 들어, 제1 및 제2 도전층(101, 103)을 모두 건식 식각 공정으로 식각하는 경우 도 7c와 같이 제1 및 제2 도전층(101, 103)의 식각 공정과, 도 7d와 같이 포토레지스트 패턴(168)의 애싱 공정 및 노출된 제2 도전층(103)의 식각 공정을 동일한 챔버에서 연속적으로 수행할 수 있으므로 공정이 단순화되는 이점이 있다.
또한, 노출된 제2 도전층(103)의 식각 공정은 습식 식각 공정으로 하여도 된다. 다른 예로는 도 7c와 같이 제1 및 제2 도전층(101, 103)을 습식 식각 공정으로 하고 도 7d와 같이 애싱 공정 및 노출된 제2 도전층(103)의 식각 공정 모두를 건식 식각 공정으로 하거나, 노출된 제2 도전층(103)의 식각 공정만 습식 식각공정으로 하여도 된다. 또한 제2 도전층(103)은 습식 식각으로 하고 제1 도전층(101)은 건식 식각으로 하거나, 제2 도전층(103)은 건식 식각으로 하고 제1 도전층(101)은 습식 식각으로 한 후 애싱 공정 및 노출된 제2 도전층(103)의 식각 공정 모두를 건식 식각 공정으로 하거나 노출된 제2 도전층(103)의 식각 공정만 습식 식각 공정으로 하여도 된다.
따라서, 고정세의 모델에 적용되는 경우에는 건식 식각 공정이 유리하고 대면적 모델에 적용되는 경우에는 습식 식각 공정이 유리하며, 제2 도전층(103)이 Mo인 경우에는 건식 식각이, Cu나 Al인 경우에는 습식 식각 공정이 유리할 수 있다.
그리고, 스트립 공정으로 게이트 패턴 위에 잔존하던 제1 포토레지스트 패턴(168A)이 도 7e에 도시된 바와 같이 제거된다.
도 8a 및 도 8b는 본 발명의 실시 예에 따른 박막 트랜지스터 기판 제조 방법 중 제2 마스크 공정을 설명하기 위한 평면도 및 단면도를 도시한 것이고, 도 9a 내지 도 9e는 제2 마스크 공정을 구체적으로 설명하기 위한 단면도들을 도시한 것이다.
게이트 패턴이 형성된 하부 기판(142) 상에 게이트 절연막(144)이 형성되고, 그 위에 제2 마스크 공정으로 데이터 라인(104), 소스 전극(110), 드레인 전극(112), 데이터 패드 하부 전극(136)을 포함하는 소스/드레인 패턴과, 소스/드레인 패턴의 배면을 따라 중첩된 활성층(114) 및 오믹 접촉층(146)을 포함하는 반도체 패턴(148)이 형성된다. 이러한 반도체 패턴(148)과 소스/드레인 패턴은 회절 노광 마스크를 이용한 하나의 마스크 공정으로 형성된다.
구체적으로, 게이트 패턴이 형성된 하부 기판(142) 상에 게이트 절연막(144), 비정질 실리콘층(115), 불순물(n+ 또는 p+) 도핑된 비정질 실리콘층(145), 소스/드레인 금속층(105)이 순차적으로 형성된다. 예를 들면, 게이트 절연막(144), 비정질 실리콘층(115), 불순물 도핑된 비정질 실리콘층(145)은 PECVD 방법으로, 소스/드레인 금속층(105)은 스퍼터링 방법으로 형성된다. 게이트 절연막(144)으로는 산화 실리콘(SiOx), 질화 실리콘(SiNx) 등과 같은 무기 절연 물질이, 소스/드레인 금속층(105)으로는 Cr, Mo, MoW, Al/Cr, Cu, Al(Nd), Al/Mo, Al(Nd)/Al, Al(Nd)/Cr, Mo/Al(Nd)/Mo, Cu/Mo, Ti/Al(Nd)/Ti 등이 이용되며, 이중층인 예를 들면 Al/Cr인 경우 Cr을 먼저 형성한 후에 Al을 형성하는 것을 말한다.
그리고, 소스/드레인 금속층(105) 위에 포토레지스트(219)가 도포된 다음, 회절 노광 마스크(210)를 이용한 포토리소그래피 공정으로 포토레지스트(219)를 노광 및 현상함으로써 도 9b에 도시된 바와 같이 단차를 갖는 포토레지스트 패턴(220)이 형성된다.
회절 노광 마스크(210)는 투명한 석영 기판(212)과, 그 위에 Cr, CrOx 등과 같은 금속층으로 형성된 차단층(214) 및 회절 노광용 슬릿(216)을 구비한다. 차단층(214)은 반도체 패턴 및 소스/드레인 패턴이 형성되어질 영역에 위치하여 자외선을 차단함으로써 현상 후 제1 포토레지스트 패턴(220A)이 남게 한다. 회절 노광용 슬릿(216)은 박막 트랜지스터의 채널이 형성될 영역에 위치하여 자외선을 회절시킴으로써 현상 후 제1 포토레지스트 패턴(220A) 보다 얇은 제2 포토레지스트 패턴(220B)이 남게 한다.
이어서, 단차를 갖는 포토레지스트 패턴(220)을 이용한 식각 공정으로 소스/드레인 금속층(105)이 패터닝됨으로써 도 9c에 도시된 바와 같이 소스/드레인 패턴과, 그 아래의 반도체 패턴(148)이 형성된다. 이 경우, 소스/드레인 패턴 중 소스 전극(110)과 드레인 전극(112)은 일체화된 구조를 갖는다.
그 다음, 산소(O2) 플라즈마를 이용한 애싱 공정으로 포토레지스트 패턴(220)을 애싱함으로써 도 9d에 도시된 바와 같이 제1 포토레지스트 패턴(220A)은 얇아지게 되고, 제2 포토레지스트 패턴(220B)은 제거된다. 그리고, 애싱된 제1 포토레지스트 패턴(220A)을 이용한 식각 공정으로 제2 포토레지스트 패턴(220B)의 제거로 노출된 소스/드레인 패턴과, 그 아래의 오믹 접촉층(146)이 제거됨으로써 소스 전극(110)과 드레인 전극(112)은 분리되고 활성층(114)이 노출된다. 이에 따라, 소스 전극(110)과 드레인 전극(112) 사이에는 활성층(114)으로 이루어진 채널이 형성된다. 이때, 애싱된 제1 포토레지스트 패턴(220A)을 따라 소스/드레인 패턴의 양측부가 한번 더 식각됨으로써 소스/드레인 패턴과 반도체 패턴(148)은 계단 형태로 일정한 단차를 갖게 된다.
그리고, 스트립 공정으로 소스/드레인 패턴 위에 잔존하던 제1 포토레지스트 패턴(220A)이 도 9e와 같이 제거된다.
도 10a 내지 도 10c는 본 발명의 실시 예에 따른 박막 트랜지스터 기판 제조 방법 중 제3 마스크 공정을 설명하기 위한 평면도 및 단면도를 도시한 것이다.
제3 마스크 공정으로 소스/드레인 패턴이 형성된 게이트 절연막(144) 상에 다수의 컨택홀들(116, 130, 138)을 포함하는 보호막(150)이 형성된다.
보호막(150)은 PECVD, 스핀 코팅 등의 방법으로 소스/드레인 패턴이 형성된 게이트 절연막(144) 상에 형성된다. 보호막(150)으로는 게이트 절연막(144)과 같은 무기 절연 물질, 또는 유전상수가 작은 아크릴(acryl)계 유기 화합물, BCB 또는 PFCB 등과 같은 유기 절연 물질이 이용된다. 이어서, 포토리소그래피 공정 및 식각 공정으로 보호막(150)이 패터닝됨으로써 드레인 전극(112)을 노출시키는 제1 컨택홀(116), 게이트 패드 하부 전극(128)을 노출시키는 제2 컨택홀(130), 데이터 패드 하부 전극(136)을 노출시키는 제3 컨택홀(138)이 형성된다.
한편, 소스/드레인 금속으로 Mo을 이용하는 경우 제1 컨택홀(116) 및 제3 컨택홀(138)은 도 10c와 같이 활성층(114)까지 관통하도록 형성된다.
도 11a 및 도 11b는 본 발명의 실시 예에 따른 박막 트랜지스터 기판 제조 방법 중 제4 마스크 공정을 설명하기 위한 평면도 및 단면도를 도시한 것이다.
제4 마스크 공정으로 보호막(150) 상에 화소 전극(118), 게이트 패드 상부 전극(132), 데이터 패드 상부 전극(140)을 포함하는 투명 도전 패턴이 형성된다.
투명 도전 패턴은 보호막(150) 상에 스퍼터링 등과 같은 증착 방법으로 투명 도전층을 형성하여 포토리소그래피 공정 및 식각 공정으로 패터닝함으로써 형성된다. 투명 도전층으로는 전술한 게이트 패턴의 제1 도전층(101)과 같이 ITO, TO, IZO 등이 이용된다. 화소 전극(118)은 제1 컨택홀(116)을 통해 드레인 전극(112)과, 게이트 패드 상부 전극(132)은 제2 컨택홀(130)을 통해 게이트 패드 하부 전극(128)과, 데이터 패드 상부 전극(140)은 제3 컨택홀(138)을 통해 데이터 패드 하부 전극(136)과 접속된다.
이와 같이, 본 발명의 실시 예에 따른 박막 트랜지스터 기판의 제조 방법은 하프 톤 마스크를 이용하여 이중층 구조의 게이트 패턴과 함께 단일층 구조의 스토리지 하부 전극(122)을 형성함으로써 4마스크 공정으로 공정을 단순화할 수 있게 된다. 그리고, 본 발명의 실시 예에 따른 박막 트랜지스터 기판의 제조 방법은 스토리지 하부 전극(122)과 같이 상대적으로 넓은 면적에 대응되는 포토레지스트 패턴의 두께를 상대적으로 얇게 형성하고자 하는 경우에는 하프 톤 마스크를, 박막 트랜지스터(106)의 채널과 같이 상대적으로 좁은 면적에 대응되는 포토레지스트 패턴의 두께를 상대적으로 얇게 형성하고자 하는 경우에는 회절 노광 마스크를 이용함으로써 공정 효율을 향상시킬 수 있게 된다.
도 12는 본 발명의 제2 실시 예에 따른 박막 트랜지스터 기판에서 제1 마스크 공정으로 형성된 게이트 패턴만을 도시한 단면도이다.
도 12에 도시된 게이트 패턴은 제1 내지 제3 도전층(201, 203, 205)이 적층된 3중 구조의 게이트 라인(202), 게이트 전극(208), 게이트 패드 하부 전극(228)과, 게이트 라인(202)의 제1 도전층(201)이 화소 영역 쪽으로 연장되어 형성된 스토리지 하부 전극(222)을 포함한다. 이러한 3중 및 단일층 구조를 포함하는 게이트 패턴은 전술한 바와 같이 하프 톤 마스크를 이용한 하나의 마스크 공정으로 형성된다. 3중 구조의 게이트 패턴은 라인 저항이 감소되므로 대면적 패널 또는 고정세 패널에 적합하게 된다. 제1 도전층(201)으로는 ITO, IZO, TO 등과 같은 투명 도전층이, 제2 도전층(203)으로는 Mo, Ti, Cu, Al(Nd)계 등의 금속층이, 제3 도전층(205)으로는 Cu, Al, Ti, Mo, Al(Nd)계 등과 같은 금속층으로 형성되며, 제2 및 제3 도전층(203, 205)은 이들 군의 조합에 의해 형성될 수 있다. 예를 들면, Mo/ITO, Al(Nd)/ITO, Cu/ITO, Cu/Ti/ITO, Cu/Mo/ITO, Cu/Mo/ITO, Cu/Mo+Ti/ITO, Al(Nd)/Mo/ITO 등으로 형성되며, 이중층 이상인 예를 들면 Mo/ITO인 경우 ITO를 먼저 형성한 후에 Mo을 형성하는 것을 말한다.
도 13은 본 발명의 제3 실시 예에 따른 박막 트랜지스터 기판을 도시한 평면도이고, 도 14는 도 13에 도시된 박막 트랜지스터 기판을 Ⅱ-Ⅱ', Ⅲ-Ⅲ', Ⅳ-Ⅳ', Ⅴ-Ⅴ'선을 따라 절단하여 도시한 단면도이다.
도 13 및 도 14에 도시된 박막 트랜지스터 기판은 도 4 및 도 5에 도시된 박막 트랜지스터 기판과 대비하여 데이터 라인(104)과 중첩된 리던던시 라인(170)을 추가로 구비하는 것을 제외하고는 동일한 구성 요소들을 구비한다. 따라서, 중복되는 구성 요소들에 대한 설명은 생략하기로 한다.
리던던시 라인(170)은 데이터 라인(104)의 단선 불량시 레이저 등을 이용한 웰딩(Welding) 방법으로 데이터 라인(104)과 접속됨으로써 단선된 데이터 라인(104)이 리페어되게 한다. 이러한 리던던시 라인(170)은 게이트 라인(102), 게이트 전극(108), 게이트 패드 하부 전극(128), 스토리지 하부 전극(122)을 포함하는 게이트 패턴과 함께 하프 톤 마스크 공정을 통해 스토리지 하부 전극(122)과 같은 단일층 구조로 형성되거나, 게이트 라인(102)과 같은 이중(또는 3중) 구조로 형성된다. 그리고, 리던던시 라인(170)은 동일층에 형성된 게이트 라인(102)과 쇼트되지 않도록 게이트 라인(102) 사이마다 독립적으로 형성되어 플로팅되게 한다.
도 15는 본 발명의 제4 실시 예에 따른 박막 트랜지스터 기판을 도시한 평면도이고, 도 16은 도 15에 도시된 박막 트랜지스터 기판을 Ⅱ-Ⅱ', Ⅲ-Ⅲ', Ⅳ-Ⅳ', Ⅵ-Ⅵ'선을 따라 절단하여 도시한 단면도이다.
도 15 및 도 16에 도시된 박막 트랜지스터 기판은 도 4 및 도 5에 도시된 박막 트랜지스터 기판과 대비하여 화소 전극(118)의 양측부와 중첩된 차광 패턴(172)을 추가로 구비하는 것을 제외하고는 동일한 구성 요소들을 구비한다. 따라서, 중복되는 구성 요소들에 대한 설명은 생략하기로 한다.
차광 패턴(172)은 화소 전극(118)의 양측부와 중첩되도록 게이트 라인(102)으로부터 제2 도전층(103)이 신장되어 형성되고, 스토리지 하부 전극(122)은 공정상 차광 패턴(172)과 중첩되게 형성된다. 이러한 차광 패턴(172)은 기생 캐패시터 감소를 위하여 데이터 라인(104)과 화소 전극(118) 간의 간격을 증가시키고자 하는 경우 데이터 라인(104)과 화소 전극(118) 사이의 빛샘을 방지한다. 이러한 차광 패턴(172)은 게이트 라인(102), 게이트 전극(108), 게이트 패드 하부 전극(128), 스토리지 하부 전극(122)을 포함하는 게이트 패턴과 함께 하프 톤 마스크 공정을 통해 게이트 패턴의 제2 도전층(103)으로 형성되고, 그 하부에는 제1 도전층(101)인 스토리지 하부 전극(122)이 중첩된다.
도 17은 본 발명의 제5 실시 예에 따른 박막 트랜지스터 기판을 도시한 평면도이고, 도 18은 도 17에 도시된 박막 트랜지스터 기판을 Ⅶ-Ⅶ', Ⅲ-Ⅲ', Ⅳ-Ⅳ'선을 따라 절단하여 도시한 단면도이다.
도 17 및 도 18에 도시된 박막 트랜지스터 기판은 도 4 및 도 5에 도시된 박막 트랜지스터 기판과 대비하여 스토리지 캐패시터(180)가 공통 라인(182)과 화소 전극(118)의 중첩으로 형성된 것을 제외하고는 동일한 구성 요소들을 구비한다. 따라서, 중복되는 구성 요소들에 대한 설명은 생략하기로 한다.
스토리지 캐패시터(180)는 공통 라인(182)이 게이트 절연막(144) 및 보호막(150)을 사이에 두고 화소 전극(118)과 중첩되어 형성된다. 공통 라인(182)은 게이트 라인(102)과 나란하게 화소 전극(118) 및 데이터 라인(104)을 가로질러 형성된다. 이러한 공통 라인(182)은 하프 톤 마스크 공정으로 게이트 라인(102), 게이트 전극(108), 게이트 패드 하부 전극(128)을 포함하는 게이트 패턴과 함께 형성된다. 이 때, 공통 라인(182)은 하프 톤 마스크의 부분 투과부를 이용하여 이중(또는 삼중) 구조의 게이트 패턴과 달리 투명 도전층인 제1 도전층(101)만으로 형성된다. 이에 따라, 스토리지 캐패시터(180)의 상하부 전극인 화소 전극(118)과 공통 라인(182)이 모두 투명 도전층으로 형성되므로 개구율 감소없이 두 전극(118, 182)의 중첩 면적을 증가시켜 스토리지 캐패시터(180)의 용량을 증대시킬 수 있게 된다.
도 19는 본 발명의 제6 실시 예에 따른 박막 트랜지스터 기판을 도시한 평면도이고, 도 20은 도 19에 도시된 박막 트랜지스터 기판을 Ⅷ-Ⅷ', Ⅲ-Ⅲ', Ⅳ-Ⅳ'선을 따라 절단하여 도시한 단면도이다.
도 19 및 도 20에 도시된 박막 트랜지스터 기판은 도 4 및 도 5에 도시된 박막 트랜지스터 기판과 대비하여 스토리지 캐패시터(190)가 공통 라인(192) 및 그와 접속된 스토리지 하부 전극(194)과, 화소 전극(118)과의 중첩으로 형성된 것을 제외하고는 동일한 구성 요소들을 구비한다. 따라서, 중복되는 구성 요소들에 대한 설명은 생략하기로 한다.
스토리지 캐패시터(190)는 공통 라인(192) 및 스토리지 하부 전극(194)이 게이트 절연막(144) 및 보호막(150)을 사이에 두고 화소 전극(118)과 중첩되어 형성된다. 공통 라인(192)은 게이트 라인(102)과 나란하게 화소 전극(118) 및 데이터 라인(104)을 가로지르는 이중(또는 삼중) 구조로 형성되고, 스토리지 하부 전극(194)은 각 화소 영역에서 공통 라인(192)의 제1 도전층(101), 즉 투명 도전층이 돌출되어 형성된다. 이러한 공통 라인(192) 및 스토리지 하부 전극(194)은 하프 톤 마스크 공정으로 게이트 라인(102), 게이트 전극(108), 게이트 패드 하부 전극(128)을 포함하는 게이트 패턴과 함께 형성된다. 이때, 스토리지 하부 전극(194)은 하프 톤 마스크의 부분 투과부를 이용하여 이중(또는 삼중) 구조의 게이트 패턴 및 공통 라인(192)과 달리 투명 도전층인 제1 도전층(101)만으로 형성된다. 이에 따라, 개구율 감소없이 스토리지 하부 전극(194)과 화소 전극(118)과의 중첩 면적을 증가시켜 스토리지 캐패시터(190)의 용량을 증대시킬 수 있게 된다. 또한, 공통 라인(192)이 게이트 패턴과 같이 이중(또는 삼중) 구조로 형성되어 라인 저항이 감소하게 되므로 그의 라인 폭을 감소시켜 개구율과, 데이터 라인(104)과의 교차로 인한 기생 캐패시터를 최소화할 수 있게 된다.
상술한 바와 같이, 본 발명에 따른 박막 트랜지스터 기판 및 그 제조 방법은 스토리지 캐패시터의 상하부 전극을 모두 투명 도전층으로 형성함으로써 개구율 감소없이 두 전극의 중첩 면적을 증대시켜 스토리지 캐패시터의 용량을 증가시킬 수 있게 된다.
특히, 본 발명에 따른 박막 트랜지스터 기판 및 그 제조 방법은 하프 톤 마스크를 이용하여 이중(또는 삼중) 구조의 게이트 패턴과 함께 단일층 구조의 스토리지 하부 전극(또는 공통 라인)을 하나의 마스크 공정으로 형성함으로써 공정을 단순화할 수 있게 된다. 나아가, 본 발명에 따른 박막 트랜지스터 기판 및 그 제조 방법은 하프 톤 마스크 공정으로 이중(또는 삼중) 구조 게이트 패턴의 제1 및 제2 도전층이 계단 형태로 일정한 단차를 갖게 되므로 제1 및 제2 도전층의 급경사로 인한 소스/드레인 패턴의 단선을 방지할 수 있게 된다.
또한, 본 발명에 따른 박막 트랜지스터 기판 및 그 제조 방벙은 넓은 포토레지스트 패턴을 상대적으로 얇게 형성하는 경우에는 하프 톤 마스크를, 좁은 포토레지스트 패턴을 상대적으로 얇게 형성하는 경우에는 회절 노광 마스크를 이용함으로써 공정 효율을 향상시킬 수 있게 된다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
도 1은 종래의 박막 트랜지스터 기판을 부분적을 도시한 평면도.
도 2은 도 1에 도시된 박막 트랜지스터 기판을 Ⅰ-Ⅰ'선을 따라 절단하여 도시한 단면도.
도 3a 내지 도 3d는 도 2에 도시된 박막 트랜지스터 기판의 제조 방법을 단계적으로 도시한 단면도들.
도 4는 본 발명의 실시 예에 따른 박막 트랜지스터 기판을 부분적으로 도시한 평면도.
도 5는 도 4에 도시된 박막 트랜지스터 기판을 Ⅱ-Ⅱ', Ⅲ-Ⅲ', Ⅳ-Ⅳ'선을 따라 절단하여 도시한 단면도.
도 6a 및 도 6b는 본 발명의 실시 예에 따른 박막 트랜지스터 기판의 제1 마스크 공정을 설명하기 위한 평면도 및 단면도.
도 7a 내지 도 7e는 본 발명의 제1 마스크 공정을 구체적으로 설명하기 위한 단면도들
도 8a 및 도 8b는 본 발명의 실시 예에 따른 박막 트랜지스터 기판의 제2 마스크 공정을 설명하기 위한 평면도 및 단면도.
도 9a 내지 도 9d는 본 발명의 제2 마스크 공정을 구체적으로 설명하기 위한 단면도들.
도 10a 내지 도 10c는 본 발명의 실시 예에 따른 박막 트랜지스터 기판의 제3 마스크 공정을 설명하기 위한 평면도 및 단면도.
도 11a 및 도 11b는 본 발명의 실시 예에 따른 박막 트랜지스터 기판의 제4 마스크 공정을 설명하기 위한 평면도 및 단면도.
도 12는 본 발명의 제2 실시 예에 따른 박막 트랜지스터 기판에서의 게이트 패턴을 도시한 단면도.
도 13은 본 발명의 제3 실시 예에 따른 박막 트랜지스터 기판을 부분적으로 도시한 평면도.
도 14는 도 13에 도시된 박막 트랜지스터 기판을 Ⅱ-Ⅱ', Ⅲ-Ⅲ', Ⅳ-Ⅳ', Ⅴ-Ⅴ'선을 따라 절단하여 도시한 단면도.
도 15는 본 발명의 제4 실시 예에 따른 박막 트랜지스터 기판을 부분적으로 도시한 평면도.
도 16은 도 15에 도시된 박막 트랜지스터 기판을 Ⅲ-Ⅲ', Ⅳ-Ⅳ', Ⅵ-Ⅵ'선을 따라 절단하여 도시한 단면도.
도 17은 본 발명의 제5 실시 예에 따른 박막 트랜지스터 기판을 부분적으로 도시한 평면도.
도 18은 도 17에 도시된 박막 트랜지스터 기판을 Ⅲ-Ⅲ', Ⅳ-Ⅳ', Ⅶ-Ⅶ'선을 따라 절단하여 도시한 단면도.
도 19는 본 발명의 제6 실시 예에 따른 박막 트랜지스터 기판을 부분적으로 도시한 평면도.
도 20은 도 19에 도시된 박막 트랜지스터 기판을 Ⅲ-Ⅲ', Ⅳ-Ⅳ', Ⅷ-Ⅷ'선을 따라 절단하여 도시한 단면도.
< 도면의 주요 부분에 대한 부호의 설명 >
2, 102 : 게이트 라인 4, 104 : 데이터 라인
6, 106 : 박막 트랜지스터 8, 108 : 게이트 전극
10, 110 : 소스 전극 12, 112 : 드레인 전극
14, 114 : 활성층 16, 24, 30, 38, 116, 130, 138 : 컨택홀
18, 118 : 화소 전극 20, 120, 180, 190: 스토리지 캐패시터
22 : 스토리지 상부 전극 26, 126 : 게이트 패드
28, 128 : 게이트 패드 하부 전극 32, 132 : 게이트 패드 상부 전극
34, 134 : 데이터 패드 36, 136 : 데이터 패드 하부 전극
40, 140 : 데이터 패드 상부 전극 42, 142 : 기판
44, 144 : 게이트 절연막 48, 146 : 오믹 접촉층
50, 150 : 보호막 101 : 제1 도전층
103 : 제2 도전층 105 : 소스/드레인 금속층
115 : 비정질 실리콘층 122, 194 : 스토리지 하부 전극
145 : 불순물 도핑된 비정질 실리콘층
148 : 반도체 패턴 160 : 하프 톤 마스크
162, 214 : 차단층 164 : 부분 투과층
166, 212 : 석영 기판 167, 219 : 포토레지스트
168, 220 : 포토레지스트 패턴 168A, 220A : 제1 포토레지스트 패턴
168B, 220B : 제2 포토레지스트 패턴
170 : 리던던시 라인 172 : 차광 패턴
182, 192 : 공통 라인 210 : 회절 노광 마스크
216 : 슬릿

Claims (21)

  1. 투명한 제1 도전층과 불투명한 제2 도전층이 단차를 가지면서 적층된 이중 구조의 게이트 라인과;
    게이트 절연막을 사이에 두고 상기 게이트 라인과 교차 구조로 형성되어 화소 영역을 정의하는 데이터 라인과;
    상기 게이트 라인 및 데이터 라인과 접속된 박막 트랜지스터와;
    상기 화소 영역에 형성되며 상기 박막 트랜지스터를 덮는 보호막을 관통하는 컨택홀을 통해 상기 박막 트랜지스터와 접속된 화소 전극과;
    상기 화소 전극과 중첩되며 상기 제1 도전층으로 형성된 스토리지 하부 전극으로 구성된 스토리지 캐패시터를 구비하는 것을 특징으로 하는 박막 트랜지스터 기판.
  2. 제 1 항에 있어서,
    상기 스토리지 하부 전극은
    상기 게이트 라인의 제1 도전층으로부터 상기 화소 영역 쪽으로 돌출되어 형성된 것을 특징으로 하는 박막 트랜지스터 기판.
  3. 제 1 항에 있어서,
    상기 스토리지 하부 전극을 포함하는 상기 제1 도전층으로 형성되며 상기 화소 전극 및 데이터 라인을 가로지르는 공통 라인을 추가로 구비하는 것을 특징으로 하는 박막 트랜지스터 기판.
  4. 제 1 항에 있어서,
    상기 게이트 라인과 동일한 이중 구조로 형성되며 상기 화소 전극 및 데이터 라인을 가로지르는 공통 라인을 추가로 구비하고,
    상기 스토리지 하부 전극은
    상기 공통 라인의 제1 도전층으로부터 상기 화소 영역 쪽으로 돌출되어 형성된 것을 특징으로 하는 박막 트랜지스터 기판.
  5. 제 1 항에 있어서,
    상기 데이터 라인과 중첩되도록 상기 게이트 라인 사이마다 독립적으로 형성되며, 상기 제1 도전층 또는 상기 게이트 라인과 같은 이중 구조로 이루어진 리더던시 라인을 추가로 구비하는 것을 특징으로 하는 박막 트랜지스터 기판.
  6. 제 1 항에 있어서,
    상기 화소 전극의 양측부와 중첩되도록 상기 게이트 라인의 제2 도전층으로부터 돌출된 차광 패턴을 추가로 구비하고,
    상기 스토리지 하부 전극은 상기 차광 패턴과 중첩되게 형성된 것을 특징으로 하는 박막 트랜지스터 기판.
  7. 제 1 항에 있어서,
    상기 게이트 라인과 접속된 상기 이중 구조의 게이트 패드 하부 전극과;
    상기 게이트 절연막 및 보호막을 관통하는 컨택홀을 통해 상기 게이트 패드 하부 전극과 접속된 게이트 패드 상부 전극을 포함하는 게이트 패드를 추가로 구비하는 것을 특징으로 하는 박막 트랜지스터 기판.
  8. 제 1 항에 있어서,
    상기 데이터 라인과 접속된 데이터 패드 하부 전극과;
    상기 보호막을 관통하는 컨택홀을 통해 상기 데이터 패드 하부 전극과 접속된 데이터 패드 상부 전극을 포함하는 데이터 패드를 추가로 구비하는 것을 특징으로 하는 박막 트랜지스터 기판.
  9. 제 1 항에 있어서,
    상기 게이트 라인은 상기 제2 도전층 위에 적층된 제3 도전층을 추가로 구비하는 것을 특징으로 하는 박막 트랜지스터 기판.
  10. 제 1 항에 있어서,
    상기 게이트 라인과 접속된 상기 박막 트랜지스터의 게이트 전극도 상기 이중 구조로 형성된 것을 특징으로 하는 박막 트랜지스터 기판.
  11. 제1 마스크인 하프 톤 마스크를 이용하여 기판 상에 투명 도전층을 포함하는 이중 구조의 게이트 라인 및 게이트 전극과, 상기 투명 도전층만으로 이루어진 스토리지 하부 전극을 포함하는 게이트 패턴을 형성하는 단계와;
    상기 게이트 패턴을 덮는 게이트 절연막을 형성하는 단계와;
    제2 마스크인 회절 노광 마스크를 이용하여 상기 게이트 절연막 상에 반도체 패턴과, 그 위에 중첩된 데이터 라인 및 소스 전극과 드레인 전극을 포함하는 소스/드레인 패턴을 형성하는 단계와;
    상기 소스/드레인 패턴을 덮는 보호막을 형성하고 제3 마스크를 이용하여 상기 드레인 전극을 노출시키는 컨택홀을 형성하는 단계와;
    제4 마스크를 이용하여 상기 보호막 상에 상기 컨택홀을 통해 상기 드레인 전극과 접속되며 상기 스토리지 하부 전극과 중첩된 화소 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
  12. 제 11 항에 있어서,
    상기 게이트 패턴을 형성하는 단계는
    상기 기판 상에 상기 투명 도전층인 제1 도전층과, 제2 도전층을 적층하는 단계와;
    상기 제2 도전층 위에 상기 하프 톤 마스크를 이용한 포토리소그래피 공정으로 서로 다른 두께를 갖는 제1 및 제2 포토레지스트 패턴을 형성하는 단계와;
    상기 제1 및 제2 포토레지스트 패턴을 이용한 식각 공정으로 상기 제1 및 제2 도전층을 패터닝하여 상기 이중 구조의 게이트 라인 및 게이트 전극과, 상기 제2 도전층이 잔존하는 스토리지 하부 전극을 형성하는 단계와;
    애싱 공정으로 제1 포토레지스트 패턴을 얇게 하고 상기 제2 포토레지스트 패턴을 제거하는 단계와;
    상기 애싱된 제1 포토레지스트 패턴을 이용한 식각 공정으로 상기 스토리지 하부 전극 위의 제2 도전층을 제거하는 단계와;
    상기 애싱된 제1 포토레지스트 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
  13. 제 11 항에 있어서,
    상기 스토리지 하부 전극은
    상기 게이트 라인의 제1 도전층으로부터 상기 화소 영역 쪽으로 돌출되어 형성된 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
  14. 제 11 항에 있어서,
    상기 게이트 패턴을 형성하는 단계는
    상기 화소 전극 및 데이터 라인을 가로지르며 상기 스토리지 하부 전극을 포함하는 투명 도전층만으로 이루어진 공통 라인을 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
  15. 제 11 항에 있어서,
    상기 게이트 패턴을 형성하는 단계는
    상기 화소 전극 및 데이터 라인을 가로지르며 상기 이중 구조의 공통 라인을 형성하는 단계를 추가로 포함하고,
    상기 스토리지 하부 전극은
    상기 공통 라인의 제1 도전층으로부터 상기 화소 영역 쪽으로 돌출되어 형성된 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
  16. 제 11 항에 있어서,
    상기 게이트 패턴을 형성하는 단계는
    상기 게이트 라인 사이마다 독립적으로 상기 데이터 라인과 중첩되며, 상기 제1 도전층 또는 상기 이중 구조로 이루어진 리더던시 라인을 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
  17. 제 11 항에 있어서,
    상기 게이트 패턴을 형성하는 단계는
    상기 화소 전극의 양측부와 중첩되도록 상기 게이트 라인의 제2 도전층으로부터 돌출된 차광 패턴을 형성하는 단계를 추가로 포함하고,
    상기 스토리지 하부 전극은 상기 차광 패턴과 중첩되게 형성된 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
  18. 제 11 항에 있어서,
    상기 게이트 라인과 접속된 상기 이중 구조의 게이트 패드 하부 전극을 형성하는 단계와;
    상기 게이트 절연막 및 보호막을 관통하는 제2 컨택홀을 형성하는 단계와;
    상기 제2 컨택홀을 통해 상기 게이트 패드 하부 전극과 접속된 게이트 패드 상부 전극을 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
  19. 제 18 항에 있어서,
    상기 데이터 라인과 접속된 데이터 패드 하부 전극을 형성하는 단계와;
    상기 보호막을 관통하는 제3 컨택홀을 형성하는 단계와;
    상기 제3 컨택홀을 통해 상기 데이터 패드 하부 전극과 접속된 데이터 패드 상부 전극을 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
  20. 제 11 항에 있어서,
    상기 게이트 패턴을 형성하는 단계는
    상기 제2 도전층과 함께 패터닝되어질 제3 도전층을 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
  21. 제 11 항에 있어서,
    상기 이중 구조의 제1 및 제2 도전층은 일정한 단차를 갖도록 형성된 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
KR1020040037770A 2004-05-27 2004-05-27 표시 소자용 박막 트랜지스터 기판 제조 방법 KR101086477B1 (ko)

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