KR20040053426A - 박막 트랜지스터 어레이 기판 및 그 제조방법 - Google Patents

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Abstract

본 발명은 게이트 차광패턴을 신장시켜 백라이트에 노출되는 반도체 패턴의 면적을 최소화할 수 있는 박막 트랜지스터 어레이 기판 및 그 제조방법에 관한 것이다.
본 발명은 게이트 절연막을 사이에 두고 교차하는 게이트 라인 및 데이터 라인과, 상기 게이트 라인 및 데이터 라인 교차부에 형성된 박막 트랜지스터와, 상기 박막 트랜지스터와 접속된 화소전극과, 인접한 두개의 게이트 라인 중 어느 하나의 게이트 라인과 접속되고 상기 데이터 라인과 중첩되게 형성된 게이트 차광패턴과, 상기 게이트 차광패턴과 인접한 게이트 라인내에 필요시 게이트 라인과 차광패턴의 단선을 위해 형성된 게이트 홀을 구비하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판에 관한 것이다.
본 발명은 게이트 차광패턴을 게이트 라인과 연결시킴으로써 백라이트에 노출되는 반도체 면적을 최소화 함과 아울러, 게이트 홀을 갖는 게이트 라인을 형성함으로써 단선된 데이터 라인을 용이하게 리페어 할수 있게 된다.

Description

박막 트랜지스터 어레이 기판 및 그 제조방법{THIN FILM TRANSISTOR ARRAY SUBSTRATE AND MANUFACTURING METHOD OF THE SAME}
본 발명은 박막 트랜지스터 어레이 기판 및 그 제조방법에 관한 것으로, 특히 백라이트로 인한 반도체층의 포토 광전류를 최소화 하고 데이터 라인을 용이하게 리페어 할 수 있는 박막 트랜지스터 어레이 기판 및 그 제조 방법에 관한 것이다.
통상의 액정표시장치는 전계를 이용하여 액정의 광투과율을 조절함으로써 화상을 표시하게 된다. 이를 위하여 액정표시장치는 액정셀들이 매트릭스 형태로 배열되어진 액정패널과, 액정패널을 구동하기 위한 구동회로를 구비한다.
액정패널은 서로 대향하는 박막 트랜지스터 어레이 기판 및 칼러필터 어레이 기판과, 두 기판 사이에 일정한 셀갭 유지를 위해 위치하는 스페이서와, 그 셀갭에채워진 액정을 구비한다.
박막 트랜지스터 어레이 기판은 게이트 라인들 및 데이터 라인들과, 그 게이트 라인들과 데이터 라인들의 교차부마다 스위치소자로 형성된 박막 트랜지스터와, 액정셀 단위로 형성되어 박막 트랜지스터에 접속된 화소 전극 등과, 그들 위에 도포된 배향막으로 구성된다. 게이트 라인들과 데이터 라인들은 각각의 패드부를 통해 구동회로들로부터 신호를 공급받는다. 박막 트랜지스터는 게이트 라인에 공급되는 스캔신호에 응답하여 데이터 라인에 공급되는 화소신호를 화소 전극에 공급한다.
칼라필터 어레이 기판은 액정셀 단위로 형성된 칼라필터들과, 칼러필터들간의 구분 및 외부광 반사를 위한 블랙 매트릭스와, 액정셀들에 공통적으로 기준전압을 공급하는 공통 전극 등과, 그들 위에 도포되는 배향막으로 구성된다.
액정패널은 박막 트랜지스터 어레이 기판과 칼라필터 어레이 기판을 별도로 제작하여 합착한 다음 액정을 주입하고 봉입함으로써 완성하게 된다.
도 1은 4 마스크 공정에 의한 박막 트랜지스터 어레이 기판을 예를 들어 도시한 평면도이고, 도 2는 도 1에 도시된 박막 트랜지스터 어레이 기판을 Ⅰ-Ⅰ'선을 따라 절단하여 도시한 단면도이다.
도 1 및 도 2에 도시된 박막 트랜지스터 어레이 기판은 하부기판(42) 위에 게이트 절연막(44)을 사이에 두고 교차하게 형성된 게이트 라인(2) 및 데이터 라인(4)과, 그 교차부마다 형성된 박막 트랜지스터(6)와, 그 교차구조로 마련된 셀영역에 형성된 화소 전극(18)을 구비한다.
박막 트랜지스터(6)는 게이트 라인(2)에 접속된 게이트 전극(8)과, 데이터 라인(4)에 접속된 소스 전극(10)과, 화소 전극(16)에 접속된 드레인 전극(12)과, 게이트 전극(8)과 중첩되고 소스 전극(10)과 드레인 전극(12) 사이에 채널을 형성하는 활성층(14)을 구비한다. 이러한 박막 트랜지스터(6)는 게이트 라인(2)에 공급되는 게이트 신호에 응답하여 데이터 라인(4)에 공급되는 화소 신호가 화소 전극(18)에 충전되어 유지되게 한다. 여기서, 소스 전극(10) 및 드레인 전극(12)과 중첩되는 활성층(14)은 데이터 라인(4)을 따라 신장된다.그리고 활성층(14)위에는 데이터 라인(4), 소스전극(10) 및 드레인 전극(12)과 오믹접촉을 위한 오믹접촉층(48)이 더 형성된다.
화소 전극(18)은 보호막(50)을 관통하는 컨택홀(16)을 통해 박막 트랜지스터(6)의 드레인 전극(12)과 접속된다. 화소 전극(18)은 충전된 화소전압에 의해 도시하지 않은 상부 기판에 형성되는 공통 전극과 전위차를 발생시키게 된다. 이 전위차에 의해 박막 트랜지스터 기판과 상부 기판 사이에 위치하는 액정이 유전 이방성에 의해 회전하게 되며 도시하지 않은 광원으로부터 화소 전극(18)을 경유하여 입사되는 광을 상부 기판 쪽으로 투과시키게 된다.
게이트 차광패턴(3)은 게이트 라인(2) 및 이전단 게이트 라인(2)과 소정의 간격을 두고 데이터 라인(4)과 중첩되는 아이슬런드(ISLAND)형으로 형성된다. 예를 들어, 게이트 차광패턴(3) 상하로 게이트 라인(2)과의 거리(d1,d2)가 각각 15㎛ 정도 분리시키는 형태로으로 형성된다. 이러한 게이트 차광패턴(3)은 활성층(14) 및 오믹접촉층(48)이 백라이트에 노출되는 것을 차단하게 된다. 이에 따라 반도체층이백라이트에 의해 활성화 되어 발생되는 광전류를 감소시키게 된다.
이러한 구성을 가지는 박막 트랜지스터 기판의 제조방법을 4마스크 공정을 이용하여 상세히 하면 도 3a 내지 도 3d에 도시된 바와 같다.
도 3a를 참조하면, 하부기판(42) 상에 게이트 패턴이 형성된다.
하부기판(42) 상에 스퍼터링 방법 등의 증착방법을 통해 게이트 금속층이 형성된다. 이어서, 제1 마스크를 이용한 포토리쏘그래피 공정과 식각공정으로 게이트 금속층이 패터닝됨으로써 게이트 차광패턴(3) 게이트라인(2), 게이트전극(8),을 포함하는 패턴들이 형성된다. 게이트 금속으로는 크롬(Cr), 몰리브덴(Mo), 알루미늄계 금속 등이 이용된다.
게이트 패턴들이 형성된 하부기판(42) 상에 게이트 절연막(44), 활성층(14), 오믹접촉층(48), 그리고 소스/드레인 패턴들이 도 3b에 도시된 바와 같이 순차적으로 형성된다.
게이트 패턴들이 형성된 하부기판(42) 상에 PECVD, 스퍼터링 등의 증착방법을 통해 게이트 절연막(44), 비정질 실리콘층, n+ 비정질 실리콘층, 그리고 소스/드레인 금속층이 순차적으로 형성된 후, 소스/드레인 금속층 위에 제2 마스크를 이용한 포토리쏘그래피 공정으로 포토레지스트 패턴을 형성하게 된다. 이 경우 제2 마스크로는 박막 트랜지스터의 채널부에 회절 노광부를 갖는 회절 노광 마스크를 이용함으로써 채널부의 포토레지스트 패턴이 다른 소스/드레인 패턴부 보다 낮은 높이를 갖게 한다.
그 다음, 포토레지스트 패턴을 이용한 습식 식각공정으로 소스/드레인 금속층이 패터닝됨으로써 데이터 라인(4), 소스 전극(10), 그 소스 전극(10)과 일체화된 드레인 전극(12)을 포함하는 소스/드레인 패턴들이 형성된다.
이어서, 동일한 포토레지스트 패턴을 이용한 건식 식각공정으로 n+ 비정질 실리콘층과 비정질 실리콘층이 동시에 패터닝됨으로써 오믹접촉층(48)과 활성층(14)이 형성된다. 이 경우, 소스/드레인 패턴 들의 측면부가 과식각됨으로써 오믹접촉층(48) 및 활성층(14)을 포함하는 반도체 패턴은 소스/드레인 패턴 보다 넓은 선폭을 가지게 된다.
그리고, 채널부에서 상대적으로 낮은 높이를 갖는 포토레지스트 패턴이 애싱(Ashing) 공정으로 제거된 후 건식 식각공정으로 채널부의 소스/드레인 패턴 및 오믹접촉층(48)이 식각된다. 이에 따라, 채널부의 활성층(14)이 노출되어 소스 전극(10)과 드레인 전극(12)이 분리된다.
그 다음, 스트립 공정으로 소스/드레인 패턴부 위에 남아 있는 포토레지스트 패턴이 제거된다.
게이트 절연막(44)의 재료로는 산화 실리콘(SiOx) 또는 질화 실리콘(SiNx) 등의 무기 절연물질이 이용된다. 소스/드레인 금속으로는 몰리브덴(Mo), 티타늄, 탄탈륨, 몰리브덴 합금(Mo alloy) 등이 이용된다.
도 3c를 참조하면, 소스/드레인 패턴들이 형성된 게이트 절연막(44) 상에 콘택홀(16)을 포함하는 보호막(50)이 형성된다.
소스/드레인 패턴들이 형성된 게이트 절연막(44) 상에 PECVD 등의 증착방법으로 보호막(50)이 전면 형성된다. 보호막(50)은 제3 마스크를 이용한 포토리쏘그래피 공정과 식각공정으로 패터닝됨으로써 컨택홀(16)이 형성된다. 컨택홀(16)은 보호막(50)을 관통하여 드레인 전극(12)이 노출되게 형성된다.
보호막(50)의 재료로는 게이트 절연막(44)과 같은 무기 절연물질이나 유전상수가 작은 아크릴(acryl)계 유기화합물, BCB 또는 PFCB 등과 같은 유기 절연물질이 이용된다.
도 3d를 참조하면, 보호막(50) 상에 투명전극 패턴들이 형성된다.
보호막(50) 상에 스퍼터링 등의 증착방법으로 투명전극 물질이 전면 증착된다. 이어서 제4 마스크를 이용한 포토리쏘그래피 공정과 식각공정을 통해 투명전극 물질이 패텅님됨으로써 화소전극(18)이 형성된다. 화소 전극(18)은 컨택홀(16)을 통해 드레인 전극(12)과 전기적으로 접속된다. 투명전극 물질로는 인듐주석산화물(Indium Tin Oxide : ITO)이나 주석산화물(Tin Oxide : TO) 또는 인듐아연산화물(Indium Zinc Oxide : IZO)이 이용된다.
이와 같이 종래의 4 마스크를 이용한 박막 트랜지스터 어레이 기판 및 그 제조방법은 게이트 차광패턴을 이용하여 데이터 라인과 중복되는 반도체 패턴이 백라이트에 노출되어 발생되는 광전류를 감소시키게 된다. 그러나, 종래의 차광패턴을 두 게이트 라인 사이에 아이슬런드형으로 형성됨에 따라 백라이트로부터 반도체 패턴을 완전히 차단시킬 수 없게 된다. 이로 인하여 백라이트에 노출된 반도체 패턴의 일부분에서는 백라이트의 에너지에 의해 활성화 되어 광전류가 발생하게 된다. 나아가, 이 광전류는 액정표시장치의 구동시간이 길어질수록 증가하여 화소전극에 공급되는 화소 신호를 왜곡시킴으로써 플리커와같은 화질저하 현상이 초래된다
따라서, 본 발명의 목적은 게이트 차광패턴을 신장시켜 백라이트에 노출되는 반도체 패턴의 면적을 최소화함과 아울러 데이터 라인의 단선시 리페어를 용이하게 할수 있는 박막 트랜지스터 어레이 기판 및 제조방법을 제공하는데 있다.
도 1은 통상적인 액정표시장치에 포함되는 박막 트랜지스터 어레이 기판의 일부분을 도시한 평면도.
도 2는 도 1에 도시된 박막 트랜지스터 어레이 기판을 Ⅰ-Ⅰ' 선을 따라 절단하여 도시한 단면도.
도 3a 내지 도 3d는 도 2에 도시된 박막 트랜지스터 어레이 기판의 제조공정을 단계적으로 나타내는 단면도.
도 4는 본 발명의 액정표시장치에 포함되는 박막 트랜지스터 어레이 기판의 일부분을 도시한 평면도.
도 5는 도 4에 도시된 박막 트랜지스터 어레이 기판을 Ⅱ-Ⅱ' 및 Ⅲ-Ⅲ'선을 따라 절단하여 도시한 단면도.
도 6a 내지 도 6d는 도 5에 도시된 박막 트랜지스터 어레이 기판의 제조공정을 단계적으로 나타내는 단면도.
도 7은 도 4에 도시된 본 발명에 따른 데이터 라인이 단선된 경우 리페어 하는 방법을 설명하기 위한 박막 트랜지스터 어레이 기판의 일부분을 도시한 평면도.
<도면의 주요 부분에 대한 부호의 설명>
2,102 : 게이트 라인 3,103 : 게이트 차광막
4,104 : 데이터 라인 8,108 : 게이트 전극
10,110 : 소스 전극 12,112 : 드레인 전극
14,114 : 활성층 18,118 : 화소전극
11,111 : 게이트 홀
상기 목적을 달성하기 위하여, 본 발명에 따른 박막 트랜지스터 어레이 기판은 게이트 절연막을 사이에 두고 교차하는 게이트 라인 및 데이터 라인과, 상기 게이트 라인 및 데이터 라인 교차부에 형성된 박막 트랜지스터와, 상기 박막 트랜지스터와 접속된 화소전극과, 인접한 두개의 게이트 라인 중 어느 하나의 게이트 라인과 접속되고 상기 데이터 라인과 중첩되게 형성된 게이트 차광패턴과, 상기 게이트 차광패턴과 인접한 게이트 라인내에 필요시 게이트 라인과 차광패턴의 단선을 위해 형성된 게이트 홀을 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위하여, 본 발명에 따른 박막 트랜지스터 어레이 기판은 기판상에 박막 트랜지스터의 게이트 전극, 상기 게이트 전극이 접속되고 게이트 홀을 구비하는 게이트 라인, 상기 게이트 라인에 접속되는 게이트 차광패턴을 포함하는 게이트 패턴을 형성하는 제 1 마스크 공정과, 상기 게이트 패턴위에 게이트 절연막을 증착하고 상기 절연막위에 반도체 패턴과 데이터 라인 및 소스/드레인 전극을 포함하는 소스/드레인 패턴을 형성하는 제 2 마스크 공정과, 상기 소스/드레인 패턴위에 보호막을 증착하고, 컨택트 홀을 형성하는 제 3 마스크 공정과, 상기 보호막위에 화소전극 패턴을 형성하는 제 4 마스크 공정을 포함하는 것을 특징으로 한다.
상기 게이트 홀의 장축 양끝단에 상기 게이트 라인을 가로지르는 절단부를 형성하는 공정을 추가로 포함하는 것을 특징으로 한다.
상기 데이터 라인이 단선된 경우 단선된 데이터 라인은 상기 게이트 차광패턴을 이용하여 리페어되는 공정을 포함하는 것을 특징으로 한다.
상기 게이트 홀과 게이트 차광패턴사이의 게이트 라인 일부를 단선시켜 게이트 라인과 게이트 차광패턴을 전기적으로 분리시키는 공정을 포함하는 것을 특징으로 한다.
상기 목적 외에 본 발명의 다른 목적 및 특징들은 첨부한 도면들을 참조한 실시예의 설명을 통하여 명백하게 드러나게 될 것이다.
이하, 도 4 내지 도 8을 참조하여 본 발명의 바람직한 실시예에 대하여 설명하기로 한다.
도 4는 본 발명의 실시예에 따른 박막 트랜지스터 어레이 기판을 도시한 평면도이다.
도 5는 도 4에 도시된 박막 트랜지스터 어레이 기판을 Ⅱ-Ⅱ' 및 Ⅲ-Ⅲ'선을 따라 절단하여 도시한 단면도이다.
도 4 및 도 5에 도시된 박막 트랜지스터 어레이 기판은 하부기판(142) 위에 게이트 절연막(144)을 사이에 두고 교차하게 형성된 게이트 라인(102) 및 데이터라인(104)과, 그 교차부마다 형성된 박막 트랜지스터(106)와, 그 교차구조로 마련된 셀영역에 형성된 화소 전극(118)과, 두 게이트 라인 중 어느하나와 접속되고 데이터 라인(104)과 중첩되게 형성된 게이트 차광패턴(103)을 구비한다.
박막 트랜지스터(106)는 게이트 라인(102)에 접속된 게이트 전극(108)과, 데이터 라인(104)에 접속된 소스 전극(110)과, 화소 전극(116)에 접속된 드레인 전극(112)과, 게이트 전극(108)과 중첩되고 소스 전극(110)과 드레인 전극(112) 사이에 채널을 형성하는 활성층(114)을 구비한다. 이러한 박막 트랜지스터(106)는 게이트 라인(102)에 공급되는 게이트 신호에 응답하여 데이터 라인(104)에 공급되는 화소신호가 화소 전극(118)에 충전되어 유지되게 한다. 소스 전극(110) 및 드레인 전극(112)과 중첩되는 활성층(114)은 데이터 라인(104)을 따라 신장된다. 그리고, 활성층(114) 위에는 데이터 라인(104), 소스 전극(110) 및 드레인 전극(112)과 오믹접촉을 위한 오믹접촉층(148)이 더 형성된다.
화소 전극(118)은 보호막(150)을 관통하는 컨택홀(16)을 통해 박막 트랜지스터(106)의 드레인 전극(112)과 접속된다. 화소 전극(118)은 충전된 화소전압에 의해 도시하지 않은 상부 기판에 형성되는 공통 전극(도시하지 않음)과 전위차를 발생시키게 된다. 이 전위차에 의해 박막 트랜지스터 기판(142)과 상부 기판(도시하지 않음) 사이에 위치하는 액정이 유전 이방성에 의해 회전하게 되며 도시하지 않은 광원으로부터 화소 전극(118)을 경유하여 입사되는 광을 상부 기판 쪽으로 투과시키게 된다.
게이트 차광패턴(103)은 두 게이트 라인 중 어느 하나의 게이트 라인(102)과접속되고, 데이터 라인(104)과 게이트 절연막(144)을 사이에 두고 중첩되게 형성된다. 예를 들어, 게이트 차광패턴(103)을 상부 게이트 라인과 접속된다. 이러한 차광패턴(144)은 데이터 라인(104) 하부의 반도체 패턴, 즉 활성층(114) 및 오믹접촉층(148)이 백라이트에 노출되는 것을 방지하게 된다. 특히, 게이트 차광 패턴(103)이 게이트 라인(102)에 접속되게 형성됨에 따라 종래 대비 반도체 패턴의 노출면적을 감소시킬수 있게 된다. 또한 데이터 라인(104)의 단선(open)시 게이트 차광패턴(103)을 이용하여 단선된 데이터 라인(104)을 리페어하게 된다. 구체적으로, 데이터 라인(104)의 단선시 레이저를 이용하여 단선된 데이터 라인(104)과 게이트 차광패턴(103)을 접속시켜 단선된 데이터 라인(104)을 리페어하게 된다. 이때, 데이터 라인(104)과 접촉된 게이트 차광패턴(103)을 게이트 라인과 전기적으로 절연시키기 위하여 게이트 라인(102)내에 게이트 홀(111)을 형성하다.
게이트 홀(111)은 게이트 라인과 게이트 차광패턴(103)이 접촉되는 부분과 인접하면서 반도체 패턴보다 넓은 선폭을 가지게 된다. 이에 따라 단선된 데이터 라인(104)의 리페어시 게이트 홀(111)과 게이트 차광패턴(103)사이에 게이트 라인 일부를 레이저를 이용하여 오픈(open)시킴으로써(도시하지 않음) 게이트 차광패턴(103)을 게이트 라인(102)과 전기적으로 분리시키게 된다.
이러한 구성을 가지는 박막 트랜지스터 기판의 제조방법을 4마스크 공정을 이용하여 상세히 하면 도 6a 내지 도 6d에 도시된 바와 같다.
도 6a는 본 발명의 실시 예에 따른 박막 트랜지스터 어레이 기판 제조방법 중 제1 마스크 공정으로 하부기판(142) 상에 형성된 게이트 패턴들을 도시한 단면도이다.
하부기판(142)상에 스퍼터링 방법 등의 증착방법을 통해 게이트 금속층이 형성된다. 이어서, 제1 마스크를 이용한 포토리쏘그래피 공정과 식각공정으로 게이트 금속층이 패터닝됨으로써 게이트 차광패턴(103), 게이트 홀(111)을 갖는 게이트 라인(52), 게이트 전극(108),을 포함하는 게이트 패턴들이 형성된다. 여기서, 게이트 홀(111)은 게이트 차광패턴(103)의 접촉부와 인접하게 형성되고 그 위에 형성되어질 반도체 패턴보다 넓은 선폭을 가지도록 형성된다. 게이트 금속으로는 크롬(Cr), 몰리브덴(Mo), 알루미늄계 금속 등이 이용된다.
도 6b는 박막 트랜지스터 어레이 기판 제조방법 중 제2 마스크 공정으로 형성된 기판의 단면도이다.
게이트 패턴들이 형성된 하부기판(144) 상에 PECVD, 스퍼터링 등의 증착방법을 통해 게이트 절연막(144), 비정질 실리턴층, n+ 비정질 실리콘층, 소스/드레인 금속층이 순차적으로 형성된다. 게이트 절연막(144)은 산화 실리콘(SiOx) 또는 질화 실리콘(SiNx) 등의 무기 절연물질로써 게이트 패턴들이 노출되지 않도록 형성된다. 소스/드레인 금속으로는 Cr, MoW, Cr/Al, Cu, Al(Nd), Mo/Al, Mo/Al(Nd), Cr/Al(Nd) 등이 이용된다.
이어서, 제2 마스크를 이용한 포토리쏘그래피 공정과 다수의 애싱공정 및 식각공정으로 소스/드레인 금속층, n+ 비정질 실리콘층, 비정질 실리콘층,이 패터닝된다. 이에 따라, 반도체 패턴, 그리고 소스/드레인 패턴이 형성된다. 반도체 패턴은 활성층(114) 및 오믹접촉층(148)를 포함한다. 소스/드레인 패턴은 소스전극(110), 드레인 전극(112), 데이터 라인(104)을 포함한다.
소스/드레인 금속층 위에 제 2 마스크를 이용한 포토리쏘그래피 공정으로 포토레지트패턴을 형성하게 된다. 이 경우, 제 2 마스크는 박막 트랜지스터의 채널부에 회절 노광부를 갖는 회절 노광 마스크를 이용함으로써 채널부의 포토레지스트 패턴이 다른 소스/드레인 패턴보다 낮은 높이를 갖게 한다.
이어서, 포토레지스트 패턴을 이용한 습식 식각공정으로 스스/드레인 금속층이 패터닝됨으로써 데이터 라인(104), 소스전극(110), 그 소스전극(110)과 일체화된 드레인 전극(112)을 포함하는 소스/드레인 패턴들이 형성된다.
그 다음, 동일한 포토레지스트 패턴을 이용한 건식 식각공정으로 n+ 비정질 실리콘층과 비정질 실리콘층이 동시에 패터닝됨으로써 오믹접촉층(148)과 활성층(114)이 형성된다.
그리고, 채널부에서 상대적으로 낮은 높이를 갖는 포토레지스트 패턴이 애싱(Ashing) 공정으로 제거된 후 건식 식각공정으로 채널부의 소스/드레인 패턴 및 오믹접촉층(148)이 식각된다. 이에 따라, 채널부의 활성층(114)이 노출되어 소스 전극(110)과 드레인 전극(112)이 분리된다.
이어서, 스트립 공정으로 소스/드레인 패턴부 위에 남아 있는 포토레지스트 패턴이 제거된다.
도 6c를 참조하면, 소스/드레인 패턴들이 형성된 게이트 절연막(144) 상에 콘택홀(116)을 포함하는 보호막(150)이 형성된다.
소스/드레인 패턴들이 형성된 게이트 절연막(144) 상에 PECVD 등의 증착방법으로 보호막(150)이 전면 형성된다. 보호막(150)은 제3 마스크를 이용한 포토리쏘그래피 공정과 식각공정으로 패터닝됨으로써 컨택홀(116)이 형성된다. 컨택홀(116)은 보호막(150)을 관통하여 드레인 전극(112)이 노출되게 형성된다.
보호막(150)의 재료로는 게이트 절연막(144)과 같은 무기 절연물질이나 유전상수가 작은 아크릴(acryl)계 유기화합물, BCB 또는 PFCB 등과 같은 유기 절연물질이 이용된다.
도 6d를 참조하면, 보호막(150) 상에 투명전극 패턴들이 형성된다.
보호막(150) 상에 스퍼터링 등의 증착방법으로 투명전극 물질이 전면 증착된다. 이어서 제4 마스크를 이용한 포토리쏘그래피 공정과 식각공정을 통해 투명전극 물질이 패텅님됨으로써 화소전극(118)이 형성된다. 화소 전극(118)은 컨택홀(116)을 통해 드레인 전극(112)과 전기적으로 접속된다. 투명전극 물질로는 인듐주석산화물(Indium Tin Oxide : ITO)이나 주석산화물(Tin Oxide : TO) 또는 인듐아연산화물(Indium Zinc Oxide : IZO)이 이용된다.
도 7은 도 4에 도시된 본 발명에 따른 데이터 라인이 단선된 경우 리페어 하는 방법을 설명하기 위한 도면이다.
도 7을 참조하면, 데이터 라인(104)이 단선(OPEN) 되어 리페어(repair)가 필요한 경우 레이저를 이용하여 데이터 라인(104)과 게이트 차광패턴(103)이 전기적으로 단락되게 한다. 그리고, 게이트 홀(111)과 게이트 차광막 사이에서 노출된 게이트 라인(104)의 일부분을 레이저를 이용하여 오픈시킴으로써 데이터 라인(104)과 단락된 게이트 차광패턴이 게이트 라인(102)과 전기적으로 분리되게 한다.
상술한 바와 같이, 본 발명에 따른 박막 트랜지스터 어레이 기판 및 그 제조방법에서는 게이트 차광패턴을 게이트 라인과 연결시킴으로써 백라이트에 노출되는 반도체 면적을 최소화 할 수 있게 된다. 이에 따라, 본 발명에 따른 박막 트랜지스터 어레이 기판 및 제조방법에 의하면 백라이트 에너지로 인해 반도체층의 광전류가 최소화됨으로써 그 광전류로 인한 화소신호 왜곡을 방지하여 화상표시 품질을 향상시킬 수 있게 된디.
아울러, 본 발명 따른 박막 트랜지스터 어레이 기판 및 그 제조방법에서는 게이트 차광패턴과 인접한 게이트 라인에 반도체층을 가로지르는 방향으로 게이트 홀을 형성함으로써 단선된 데이트 라인을 게이트 차광패턴을 이용하여 리페어 하는 경우 용이하게 게이트 라인과 게이트 차광 패턴을 전기적으로 분리시킬 수 있게 된다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.

Claims (8)

  1. 게이트 절연막을 사이에 두고 교차하는 게이트 라인 및 데이터 라인과,
    상기 게이트 라인 및 데이터 라인 교차부에 형성된 박막 트랜지스터와,
    상기 박막 트랜지스터의 채널부를 형성하면서 상기 데이터 라인과 중첩되게 형성된 반도체 패턴과,
    상기 박막 트랜지스터와 접속된 화소전극과,
    인접한 두개의 게이트 라인 중 어느 하나의 게이트 라인과 접속되고 상기 데이터 라인 및 반도체 패턴과 중첩되게 형성된 게이트 차광패턴과,
    상기 게이트 차광패턴과 인접한 게이트 라인내에 필요시 게이트 라인과 차광패턴의 단선을 위해 형성된 게이트 홀을 구비하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판.
  2. 제 1 항에 있어서,
    상기 게이트 홀은 상기 게이트 라인내에 상기 데이터 라인 및 반도체 패턴 을 가로지르는 방향으로 형성되며, 상기 반도체 패턴보다 넓은 선폭을 갖는 것을 특징으로 하는 박막 트랜지스터 어레이 기판.
  3. 제 2 항에 있어서,
    상기 데이터 라인이 단선된 경우 단선된 데이터 라인은 상기 게이트 차광패턴을 이용하여 리페어되는 것을 특징으로 하는 박막 트랜지스터 어레이 기판.
  4. 제 3 항에 있어서,
    상기 리페어시 상기 게이트 홀과 게이트 차광패턴사이에 게이트 라인 일부를 단선시켜 게이트 라인과 게이트 차광패턴을 전기적으로 분리시키는 것을 특징으로 하는 박막 트랜지스터 어레이 기판.
  5. 기판상에 박막 트랜지스터의 게이트 전극, 상기 게이트 전극이 접속되고 게이트 홀을 구비하는 게이트 라인, 상기 게이트 라인에 접속되는 게이트 차광패턴을 포함하는 게이트 패턴을 형성하는 제 1 마스크 공정과,
    상기 게이트 패턴위에 게이트 절연막을 증착하고 상기 게이트 절연막위에 반도체 패턴과, 데이터 라인 및 소스/드레인 전극을 포함하는 소스/드레인 패턴을 형성하는 제 2 마스크 공정과,
    상기 소스/드레인 패턴위에 보호막을 증착하고 컨택 홀을 형성하는 제 3 마스크 공정과,
    상기 보호막위에 상기 컨택 홀을 통해 상기 드레인 전극과 접속되는 화소전극을 형성하는 제 4 마스크 공정을 포함하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조방법.
  6. 제 5 항에 있어서,
    상기 게이트 홀은 상기 게이트 라인내에 상기 데이터 라인 및 반도체 패턴 을 가로지르는 방향으로 형성되며, 상기 반도체 패턴보다 넓은 선폭을 형성하는 공정을 포함하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조방법.
  7. 제 6 항에 있어서,
    상기 데이터 라인이 단선된 경우 단선된 데이터 라인은 상기 게이트 차광패턴을 이용하여 리페어되는 공정을 추가로 포함하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조방법.
  8. 제 7 항에 있어서,
    상기 리페어시 상기 게이트 홀과 게이트 차광패턴사이의 게이트 라인 일부를 단선시켜 게이트 라인과 게이트 차광패턴을 전기적으로 분리시키는 공정을 추가로 포함하는 것을 특징으로 하는 박막트랜지스터 어레이 기판의 제조방법.
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