CN101617352B - 显示装置用基板、显示装置以及配线基板 - Google Patents

显示装置用基板、显示装置以及配线基板 Download PDF

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Abstract

本发明提供能够提高配线设计的自由度、抑制配线不良并且使配线配置面积狭小化的显示装置用基板、显示装置以及配线基板。本发明是具有将多层层间绝缘膜和三层以上的配线层交替层叠在基板的一方主面侧的结构的显示装置用基板,上述显示装置用基板具有数据配线,上述数据配线位于作为从基板侧起第三个配线层的第三配线层或者位于比上述第三配线层更上层的配线层。

Description

显示装置用基板、显示装置以及配线基板

技术领域

[0001] 本发明涉及显示装置用基板、显示装置以及配线基板。更详细地说,涉及适合于配线设计自由度良好的液晶显示装置等显示装置的显示装置用基板和显示装置,以及适合于配线层断线、配线层图案化不良等配线不良较少的配线基板的配线基板。

背景技术

[0002] 近年来,液晶显示装置作为包括显示装置用基板而构成的显示装置而广泛普及。 液晶显示装置由于具有小型、薄型、低功耗以及重量较轻的特征而被应用于各种电子设备中。其中,在每个像素中具有开关元件的有源矩阵基板型液晶显示装置被广泛应用于例如个人计算机等OA设备、电视机等AV设备、便携电话等便携设备等中。

[0003] 图12是表示用于液晶显示装置的以往的显示装置用基板的示意图,(a)是平面图,(b)是(a)中的X8-Y8线的截面图。如图12所示,以往的显示装置用基板11具备设置在基板1110的一方主面侧的基底层1111、像素开关用晶体管1113a、1113b、栅极电极1119a、 1119b、多个栅极配线1118、保持电容下层电极1122、多个保持电容配线(保持电容上层电极)1121、像素数据保持电容元件1120、多个数据配线1115、具有接触孔IlMaUlMb的第一层间绝缘膜1151、具有接触孔1155的第二层间绝缘膜1152、像素电极1116以及用于连接像素电极1116和晶体管1113b的源极、漏极区域的连接部1117。

[0004] 另外,显示装置用基板11具有从基板1110侧起将基底层1111、半导体层1130、栅极绝缘膜1112、第一配线层1141、第一层间绝缘膜1151、第二配线层1142、第二层间绝缘膜 1152以及像素电极1116按该顺序层叠到基板1110的一方主面侧的结构。

[0005] 此外,像素数据保持电容元件1120由通过半导体层形成的保持电容下层电极 1122和通过第一配线层1141形成的保持电容配线1121构成。即,保持电容配线1121的与保持电容下层电极1122相对的区域发挥保持电容上层电极的作用。另外,栅极配线1118 由电阻率高的高熔点金属、多晶硅形成。另外,数据配线1115与栅极配线1118和保持电容配线1121交叉(正交)配置,并且数据配线1115与栅极配线1118和保持电容配线1121 之间的层间通过第一层间绝缘膜1151保持绝缘。并且,第一层间绝缘膜1151是通过等离子CVD法、溅射法等使用包含硅的无机绝缘材料(例如Si02、SiN, SiNO)形成的。而且,位于第二配线层1142的数据配线1115和连接部1117是通过光刻工序对形成在第一层间绝缘膜1151上的导电层进行图案化来形成的。

[0006] 近年来,在这种液晶显示装置中,进一步要求高精细化、提高像素有效面积比率 (高开口率化)、提高显示质量、提高低功耗等特性。

[0007] 对此,作为能够应对像素区域细微化的驱动器内置型液晶显示面板,公开了如下的驱动器内置型液晶显示面板(例如,参照专利文献1。),其在同一透明基板上具有矩阵阵列和驱动电路,所述矩阵阵列具备与薄膜晶体管的栅极导电连接的栅极配线、通过下层侧层间绝缘膜的连接孔与其源极导电连接的第一数据配线以及与该数据配线的表面导电连接并构成多重配线结构的第二数据配线,所述驱动电路驱动该矩阵阵列,具备各配线层通过上述下层侧层间绝缘膜和上层侧层间绝缘膜而层间分离的3层配线结构,上述第一和第二数据配线中的至少1层由与上述驱动电路侧的各配线层中的任一层相同的材料构成。

[0008] 另外,作为在像素区域和驱动电路中采用与功能对应的结构、能提高显示质量的驱动器内置型有源矩阵显示面板,公开了一种在由扫描线和信号线划分形成的像素区域中具有上层侧层间绝缘膜和像素电极的驱动器内置型有源矩阵显示面板(例如,参照专利文献2。),其中,所述扫描线与薄膜晶体管的栅极电极导电连接,所述信号线是在形成于其上层侧的下层侧层间绝缘膜的表面侧通过在上述下层侧层间绝缘膜和上述薄膜晶体管的栅极绝缘膜中开口的第一连接孔而与上述薄膜晶体管的源极导电连接的抗蚀刻性较高的信号线,所述上层侧层间绝缘膜形成于上述信号线的上层侧,所述像素电极形成在该上层侧层间绝缘膜的表面侧,成为端部接近划分形成自身所属的像素区域的信号线的上方位置的状态,通过在上述上层侧层间绝缘膜、上述下层侧层间绝缘膜以及上述栅极绝缘膜中开口的第二连接孔与上述薄膜晶体管的漏极导电连接。

[0009] 如专利文献1、2中公开的显示面板那样,有时将驱动器等外围电路一体化形成在构成显示装置的基板上。近年来,在这种显示装置中当然也要求高精细化、提高像素有效面积比率(高开口率化)、提高显示质量、提高低功耗等特性,还要求外围电路的小型化。为此,开发了使构成外围电路的配线多层化的技术。

[0010] 关于这种多层配线的技术,作为用较少工序实现多层配线化、提供具有面积小和功能高的功能电路的配线基板和半导体装置的技术,公开了如下的配线基板(例如,参照专利文献3。),所述配线基板具有形成在具有绝缘表面的基板上的第一配线、覆盖上述第一配线而形成的第一层间绝缘膜、形成在上述第一层间绝缘膜上的第二配线、覆盖上述第二配线而形成的第二层间绝缘膜、形成在上述第二层间绝缘膜上的第三配线、为了使上述第一配线与上述第二配线电连接而形成在上述第一层间绝缘膜中的第一接触孔以及为了使上述第二配线与上述第三配线电连接而形成在上述第二层间绝缘膜中的第二接触孔,上述第三配线的宽度大于上述第一和第二配线的宽度,并且上述第二配线的宽度大于上述第一配线的宽度,并且上述第二接触孔的直径或面积大于上述第一接触孔的直径或面积。

[0011] 专利文献1 :日本特开平5-150264号公报

[0012] 专利文献2 :日本特开平6-34996号公报

[0013] 专利文献3 :日本特开2005-72573号公报

发明内容

[0014] 发明要解决的问题

[0015] 但是,在图12示出的以往的显示装置用基板11中,第一配线层1141形成在IOOnm 以下的薄栅极绝缘膜1112上,有时在覆盖保持电容下层电极1122的端部的栅极绝缘膜 1112的膜厚较薄部分中击穿电压会降低。另外,在为了提高像素的开口率而使栅极配线 1118的宽度变细的情况下,有时在由电阻率较高的高熔点金属、多晶硅形成的栅极配线 1118中会发生配线延迟。另外,在面板大型化、栅极配线1118的长度增大的情况下,有时也会在栅极配线1118中发生配线延迟。并且,第一层间绝缘膜1151形成得较薄,因此在数据配线1115、栅极配线1118以及保持电容配线1121之间会产生较大的电容,有时会由于信号电压写入不足而发生显示不良,或者驱动面板时的功耗变大。并且,通过CVD法形成的第一层间绝缘膜1151具有高低差异,因此用于形成数据配线1115和连接部1117的导电层也具有台阶部,在进行光刻时在导电层会产生焦点深度差,其结果是有时数据配线1115和连接部1117的宽度会发生变化。另外,在这种情况下,在对导电层进行蚀刻时,在台阶部会产生蚀刻残渣,其结果是在数据配线1115和/或连接部1117之间有时会发生短路。

[0016] 另外,在专利文献1记载的技术中,下述⑴〜⑷点存在改善的余地。S卩,⑴数据配线与栅极配线之间产生的电容比图12所示的以往的显示装置用基板11更大,功耗增大。这是由于驱动数据配线时的充放电电流对面板的功耗影响最大。(2)与图12所示的以往的显示装置用基板11同样,在栅极配线(栅极电极)中使用多晶硅和高熔点金属材料。 因此,在栅极配线1118中有时会发生配线迟延。(¾第二和第三层间绝缘膜通过CVD法形成,因此第二和第三层间绝缘膜具有高低差异。因此,与图12所示的以往的显示装置用基板11同样,有时会发生配线宽度变化和配线间的短路。(4)像素电极层通过第二和第三层间绝缘膜直接连接到第二配线层,因此有时在该连接区域中像素电极层会发生断线,或者由于连接部(连接孔)的较大凹陷而发生的液晶的取向不勻。

[0017] 这样,在具备以往的显示装置用基板的显示装置中,存在与配线相关的各种问题。 为了总体地解决这些问题,需要大幅度改变配线的设计,但在用以往的结构形成的显示装置用基板中,难以进一步改变设计。

[0018] 另一方面,在专利文献2记载的技术中,分别设置在层叠的2层的层间绝缘膜中的 2个连接孔(第二连接孔和第三连接孔)被重叠配置。其结果是连接孔的深度变为2倍,因此在进行光刻和蚀刻时容易发生图案化不良,另外,有时配线的覆盖会恶化。此外,配线的覆盖恶化时容易发生断线。

[0019] 另外,在专利文献3记载的技术中,无法由上层的配线形成细微的图案。另外,当对像素区域采用该技术时,布置面积变大,因此开口率会降低。

[0020] 在这样具有多层配线的以往的配线基板等中,在抑制在配线中产生的图案化不良、断线等问题、并且缩小配线的布置面积方面存在改善的余地。

[0021] 本发明是鉴于上述现状而完成的,其目的在于提供一种能够提高配线设计的自由度、能够抑制配线不良并且能够实现配线的配置面积狭小化的显示装置用基板、显示装置以及配线基板。

[0022] 用于解决问题的方案

[0023] 本发明的发明者在对能够提高配线设计的自由度、能够抑制配线层的不良并且能够实现配线层的占有面积狭小化的显示装置用基板、显示装置以及配线基板进行各种研究时,关注使配线多层化的技术。并且,发现以下情况:在显示装置用基板中,用作为从基板侧起第三个配线层的第三配线层或者比位于该第三配线层更上层的配线层来形成数据配线, 由此能够提高显示装置用基板的配线设计的自由度,并且还发现:将设置在使层叠的配线层之间绝缘的层间绝缘膜中的连接孔的位置配置为每隔1层重叠,由此能够抑制由连接孔的高低差异导致的配线层的断线和图案化不良的产生,并且能够最大限度地减少配线图案的配置面积,想到能够良好地解决上述问题而得到了本发明。

[0024] S卩,本发明是一种显示装置用基板,其具有将多层层间绝缘膜和三层以上的配线层交替层叠在基板的一方主面侧的结构,上述显示装置用基板具有数据配线,上述数据配线位于作为从基板侧起第三个配线层的第三配线层或者位于比上述第三配线层更上层的配线层,上述显示装置用基板具有将半导体层、设置在该半导体层上的栅极绝缘膜、设置在该栅极绝缘膜上的第一配线层、设置在该第一配线层上的第一层间绝缘膜、设置在该第一层间绝缘膜上的第二配线层从基板侧起按该顺序层叠的结构,并且在每个像素中具有像素数据保持电容元件,所述像素数据保持电容元件包含由该半导体层形成的保持电容下层电极、该栅极绝缘膜以及位于该第一配线层的保持电容上层电极,该保持电容上层电极在相邻的像素之间通过位于第二配线层的保持电容配线连接,并且被配置于在俯视基板主面时与保持电容下层电极重叠的区域内。由此,能在作为从基板侧起第一个和第二个配线层的第一配线层和第二配线层配置栅极配线、保持电容配线、保持电容电极等部件。因此,能够提高显示装置用基板中的配线设计的自由度。

[0025] 作为本发明的显示装置用基板的结构,只要将这种结构要素作为必需结构形成即可,是否包括其它的结构要素没有特别限定。

[0026] 下面详细说明本发明的显示装置用基板中的优选方式。此外,可以适当地组合下面所示的各方式。

[0027] 从抑制显示装置的显示不良的产生并且降低驱动显示装置时的功耗的观点出发, 优选如下方式(下面也称为(第一方式)。):上述显示装置用基板具有栅极配线和保持电容配线,上述栅极配线和保持电容配线中的至少一方位于作为最靠近基板侧的配线层的第一配线层和作为从基板侧起第二个配线层的第二配线层中的至少一方的方式,更优选如下方式:上述显示装置用基板具有栅极配线和保持电容配线,上述栅极配线和保持电容配线位于第一配线层和第二配线层中的至少一方。

[0028] 从能使显示装置进一步降低功耗和高速驱动的观点出发,在包括上述第一方式的方式中,优选在上述显示装置用基板中,设置在第二配线层和第三配线层的层间的第二层间绝缘膜的膜厚大于设置在第一配线层和第二配线层的层间的第一层间绝缘膜的膜厚。优选第一层间绝缘膜的膜厚为0. 5〜1. 5 μ m左右,更优选膜厚为0. 7〜1. 0 μ m左右,进一步优选膜厚为0. 8 μ m左右。另一方面,优选第二层间绝缘膜的膜厚为1. 0〜3. 0 μ m左右,更优选膜厚为1.5〜2. Oym左右。

[0029] 从抑制产生栅极绝缘膜的抗压不良的观点出发,优选上述显示装置用基板具有将半导体层、设置在上述半导体层上的栅极绝缘膜、设置在上述栅极绝缘膜上的第一配线层、设置在上述第一配线层上的第一层间绝缘膜以及设置在上述第一层间绝缘膜上的第二配线层从基板侧起按该顺序层叠而成的结构,并且在每个像素中具有像素数据保持电容元件,所述像素数据保持电容元件包括由上述半导体层形成的保持电容下层电极、上述栅极绝缘膜以及位于上述第一配线层的保持电容上层电极,上述保持电容上层电极在相邻的像素之间通过位于第二配线层的保持电容配线连接,并且被配置在俯视基板主面时与保持电容下层电极重叠的区域(保持电容下层电极的区域)内。从这种观点出发,上述显示装置用基板也可以具有将半导体层、设置在上述半导体层上的栅极绝缘膜、设置在上述栅极绝缘膜上的第一配线层、设置在上述第一配线层上的第一层间绝缘膜以及设置在上述第一层间绝缘膜上的第二配线层从基板侧起按该顺序层叠而成的结构,并且在每个像素中具有多个像素数据保持电容元件,所述多个像素数据保持电容元件分别包括由上述半导体层形成的保持电容下层电极、上述栅极绝缘膜以及位于上述第一配线层的保持电容上层电极,上述多个像素数据保持电容元件的各保持电容上层电极在位于第二配线层的保持电容配线的延长方向上相邻的像素之间通过上述保持电容配线连接,并且被配置在俯视基板主面时在各像素内与保持电容下层电极重叠的区域(保持电容下层电极的区域)内。

[0030] 从能够提高开口率、改善栅极信号延迟缺陷以及画面尺寸大型化的观点出发,优选上述显示装置用基板具有栅极配线,上述栅极配线的至少一部分位于作为从基板侧起第二个配线层的第二配线层,更优选上述第二配线层的电阻低于作为离基板侧最近的配线层的第一配线层的电阻。此外,上述第二配线层的熔点也可以低于作为离基板侧最近的配线层的第一配线层的熔点。从这种观点出发,上述显示装置用基板也可以具有栅极配线,上述栅极配线包括位于作为基板侧起第二个配线层的第二配线层的部分,其中更优选上述显示装置用基板具有栅极配线,上述栅极配线由位于作为离基板侧最近的配线层的第一配线层的部分和位于作为从基板侧起第二个配线层的第二配线层的部分构成。另外,更优选在这些方式中,上述第二配线层的电阻低于作为离基板侧最近的配线层的第一配线层的电阻, 上述第二配线层的熔点也可以低于作为离基板侧最近的配线层的第一配线层的熔点。

[0031] 从提高开口率的观点出发,优选上述显示装置用基板具有串联连接的多个像素开关用晶体管,在俯视基板主面时使上述多个像素开关用晶体管与数据配线重叠,更优选上述多个像素开关用晶体管分别包括位于作为离基板侧最近的配线层的第一配线层并且在不同的像素开关用晶体管之间相互分离配置的栅极电极,上述栅极电极通过位于作为从基板侧起第二个配线层的第二配线层的连接部连接,在俯视基板主面时上述连接部与数据配线重叠。

[0032] 此外,所谓在俯视基板主面时上述多个像素开关用晶体管与数据配线重叠,是指俯视基板主面时,只要上述多个像素开关用晶体管在发挥上述效果的范围内与数据配线重叠即可,更具体地说,只要在俯视基板主面时上述多个像素开关用晶体管的至少一部分与数据配线重叠即可。另一方面,从进一步提高开口率的观点出发,更优选上述显示装置用基板具有串联连接的多个像素开关用晶体管,在俯视基板主面时,上述多个像素开关用晶体管的至少沟道区域被配置在数据配线的区域内。

[0033] 另外,所谓在俯视基板主面时上述连接部与数据配线重叠,是指俯视基板主面时, 只要上述连接部在发挥上述效果的范围内与数据配线重叠即可,更具体地说,俯视基板主面时,只要上述连接部的至少一部分与数据配线重叠即可。另一方面,从提高开口率的观点出发,进一步优选上述多个像素开关用晶体管分别包括栅极电极,所述栅极电极位于作为离基板侧最近的配线层的第一配线层,并且在不同的像素开关用晶体管之间相互分离配置,上述栅极电极通过位于作为从基板侧起第二个配线层的第二配线层的连接部连接,在俯视基板主面时,上述连接部被配置在数据配线的区域内。

[0034] 从抑制配线层中配线宽度的变动并且抑制配线层中发生短路的观点出发,优选在上述显示装置用基板中,作为从基板侧起第二个层间绝缘膜的第二层间绝缘膜和位于比上述第二层间绝缘膜更上层的层间绝缘膜中的至少一层包含具有平坦化作用的平坦化膜,更优选在上述显示装置用基板中,作为从基板侧起第二个层间绝缘膜的第二层间绝缘膜和位于比上述第二层间绝缘膜更上层的层间绝缘膜包含平坦化膜。另外,由此,能够将无机绝缘膜用作作为离基板侧最近的层间绝缘膜的第一层间绝缘膜。

[0035] 另外,从抑制配线层中配线宽度的变化、抑制配线层中短路的发生、并且使半导体层容易发生氢化的观点出发,优选在上述显示装置用基板中,作为离基板侧最近的层间绝缘膜的第一层间绝缘膜是无机绝缘膜,作为从基板侧起第二个层间绝缘膜的第二层间绝缘膜和位于比上述第二层间绝缘膜更上层的层间绝缘膜中的至少一层包含具有平坦化作用的平坦化膜,更优选在上述显示装置用基板中,作为离基板侧最近的层间绝缘膜的第一层间绝缘膜为无机绝缘膜,作为从基板侧起第二个层间绝缘膜的第二层间绝缘膜和位于比上述第二层间绝缘膜更上层的层间绝缘膜包含具有平坦化作用的平坦化膜。

[0036] 优选树脂材料和/或旋涂玻璃(spin-on-glass)材料作为上述平坦化膜的材料。 即,优选上述平坦化膜使用树脂材料和旋涂玻璃材料中的至少一方形成。这样,优选上述平坦化膜使用液状材料形成。另外,上述平坦化膜也可以包括树脂材料和旋涂玻璃材料中的至少一方。

[0037] 此外,优选上述平坦化膜的表面实质上是平坦的,但是上述平坦化膜的表面也可以具有高度在500nm (优选200nm)左右以下的高低差异。此外,在上述平坦化膜的表面具有台阶部的情况下,优选台阶部的曲率半径大于等于高低差异的膜厚差(高低差异的高度)。 即使上述平坦化膜具有该程度的高低差异,也能够发挥抑制配线层中的配线宽度变化的效果和抑制配线层中发生短路的效果。

[0038] 另外,本发明也是一种包括上述显示装置用基板的显示装置。本发明的显示装置包括上述显示装置用基板,因此如上所述能够发挥各种效果。另外,在通过使用具有多层配线的本发明的显示装置用基板在像素内形成数据保持用存储器的情况下、形成阈值电压校正电路(用于校正阈值电压的电路)等的情况下,能够利用本发明的显示装置形成高功能的电路。

[0039] 上述显示装置没有特别限定,例如可举出液晶显示装置、有机电致发光显示装置 (有机EL显示装置),使用微胶囊电泳技术的显示装置等。其中,从像素的高开口率化的观点出发,优选液晶显示装置作为上述显示装置。

[0040] 本发明还是一种具有将分别具有连接孔的多层层间绝缘膜和多层配线层交替层叠在基板的一方主面侧的结构的配线基板,上述连接孔是为了连接位于设有该连接孔的层间绝缘膜的上层侧和下层侧的配线层而设置的孔,上述配线基板是如下的配线基板:设η 为任意自然数,在俯视基板主面时,作为从基板侧起第η个层间绝缘膜的第η层间绝缘膜的连接孔(下面也称为(第η连接孔))和作为从基板侧起第(η+1)个层间绝缘膜的第(η+1) 层间绝缘膜的连接孔(下面也称为(第(η+1)连接孔))的位置不同,并且作为从基板侧起第η个层间绝缘膜的第η层间绝缘膜的连接孔(第η连接孔)和作为从基板侧起第(η+2) 个层间绝缘膜的第(η+2)层间绝缘膜的连接孔(下面也称为(第(η+2)连接孔))的位置重叠。这样,使在层叠方向上相邻的层间绝缘膜的连接孔的位置彼此错开配置,并且使在层间绝缘膜的层叠方向上隔行层叠的层间绝缘膜的连接孔之间的位置彼此重叠配置,由此能够抑制配线层中由连接孔的高低差异导致的断线和图案化不良的发生,并且能够减小(更优选为最小化)配线图案的配置面积。

[0041] 此外,上述连接孔可以是接触孔,也可以是通孔。另外,上述通孔也可以是被称为导通孔(via hole)的孔。

[0042] 另外,所谓俯视基板主面时上述第η连接孔和第(η+1)连接孔的位置不同,是指只要在俯视基板主面时,上述第η连接孔和第(η+1)连接孔的位置在发挥本发明的配线基板的效果范围内不同即可,更具体地说,只要在俯视基板主面时,上述第η连接孔和第(η+1)连接孔不重叠即可。

[0043] 并且,所谓俯视基板主面时,上述第η连接孔和第(11+¾连接孔的位置重叠,是指只要在俯视基板主面时,上述第η连接孔和第(n+幻连接孔的位置在发挥本发明的配线基板的效果范围内重叠即可,更具体地说,只要在俯视基板主面时,上述第η连接孔和第 (η+2)连接孔的至少一部分重叠即可。因此,在俯视基板主面时,不需要上述第η连接孔和第(η+2)连接孔的位置完全一致。即,俯视基板主面时,在至少一部分重叠的范围内,上述第η连接孔和第(η+2)连接孔的位置也可以偏离。另一方面,从更能发挥本发明的配线基板的效果的观点出发,优选在俯视基板主面时上述第η连接孔和第(n+幻连接孔的区域实质上一致的方式,或者在俯视基板主面时上述第η连接孔和第(n+幻连接孔中的一方被配置在另一方区域内的方式。

[0044] 并且,上述配线基板可以是电路基板,也可以是显示装置用基板。

[0045] 作为本发明的配线基板的结构,只要是将这种结构要素作为必要要素而形成的结构即可,是否包括其它的结构要素没有特别限定。

[0046] 从抑制配线层中配线宽度的改变、并且抑制配线层中发生短路的观点出发,优选上述层间绝缘膜中的至少一层包括具有平坦化作用的平坦化膜,更优选(除了)从基板起第一个、即离基板侧最近的层间绝缘膜以外的层间绝缘膜包括具有平坦化作用的平坦化膜。

[0047] 优选树脂材料和/或旋涂玻璃材料作为上述平坦化膜的材料。即,优选上述平坦化膜使用树脂材料和旋涂玻璃材料中的至少一方而形成。这样,优选使用液状材料形成上述平坦化膜。另外,上述平坦化膜也可以包含树脂材料和旋涂玻璃材料中的至少一方。

[0048] 此外,优选上述平坦化膜的表面实质上是平坦的,但是上述平坦化膜的表面也可以有高度为500nm(优选200nm)左右以下的高低差异。此外,在上述平坦化膜的表面具有台阶部的情况下,优选台阶部的曲率半径大于等于高低差异的膜厚差(高低差异的高度)。 上述平坦化膜即使具有这种程度的高低差异,也能够发挥在配线层中抑制配线宽度变化的效果和抑制配线层中发生短路的效果。

[0049] 另外,可以适当地组合上述本发明的配线基板中的各优选方式。

[0050] 发明的效果

[0051] 根据本发明的显示装置用基板、显示装置以及配线基板,能够提高配线设计的自由度、抑制配线不良且能够使配线层的占有面积狭小化。

附图说明

[0052] 图1是表示实施方式1的显示装置用基板的示意图,(a)是平面图,(b)是(a)中的Xl-Yl线的截面图。

[0053] 图2是表示实施方式2的显示装置用基板的示意图,(a)是平面图,(b)是(a)中的X2-Y2线的截面图。

[0054] 图3是表示实施方式2中的栅极配线的变形方式的平面示意图。

[0055] 图4是表示实施方式3的显示装置用基板的示意图,(a)是平面图,(b)是(a)中的X3-TO线的截面图。

[0056] 图5是表示以往的显示装置用基板中的栅极电极的形态的平面示意图。[0057] 图6是表示实施方式3的栅极配线的变形方式的平面示意图。

[0058] 图7是表示实施方式4的显示装置用基板的示意图,(a)是平面图,(b)是(a)中的X4-W线的截面图。

[0059] 图8是表示实施方式5的显示装置用基板的示意图,(a)是平面图,(b)是(a)中的)(5-¾线的截面图。

[0060] 图9是表示实施方式6的显示装置用基板的示意图,(a)是平面图,(b)是(a)中的)(6-Y6线的截面图。

[0061] 图10是表示实施方式6的配线基板的截面示意图,是图9的(a)中的X7-Y7线的截面图。

[0062] 图11是表示将实施方式1和实施方式2组合而得到的显示装置用基板的平面示意图。

[0063] 图12是表示用于液晶显示装置的以往的显示装置用基板的示意图,(a)是平面图,(b)是(a)中的X8-Y8线的截面图。

[0064] 附图标记说明:

[0065] 1 :显示装置用基板;110、210、310、410、510、610、1110 :基板;111、211、311、 411、511、611、1111 :基底层;112、212、312、412、512、612、1112 :栅极绝缘膜;113a、113b、 213a、213b、313a、313b、413a、413b、513a、513b、613a、613b、1113a、1113b、1313a、1313b : 像素开关用晶体管;115、215、31fe、315b、415、515、615、1115、1315 :数据配线;116,216, 316、416、516、616、1116 :像素电极;117a 〜117c,217a 〜217c,317a 〜317d、417a、417c、 517a 〜517e、617a 〜617c、1117 :连接部;118、218a、218b、318、418、518、1118、1318 :栅极配线;119a、119b、219a、219b、319a、319b、419a、419b、519a、519b、619a、619b、1119a、1119b、 1319a、1319b :栅极电极;120、220、320、420、520、1120 :像素数据保持电容元件;121,221, 321、421、521、1121 :保持电容配线;122、222、322、422、522、1122 :保持电容下层电极;123、 223、323、423、523、1123 :保持电容上层电极;130、230、330、430、530、630a、630b、1130 :半导体层;131a、131b、231a、231b、331a、331b、431a、431b、531a、531b、631a、631b :沟道区域; 132a 〜132e>232a 〜232d>332a 〜332e>432a 〜432d>532a 〜532d>632a>632b :低浓度杂质区域;133a 〜133c、233a 〜233c、333a 〜333c、433a 〜433c、533a 〜533c、633a 〜633d : 高浓度杂质区域;141、241、341、441、541、641、1141 :第一配线层;142、242、342、442、542、 642,1142 :第二配线层;143、243、343、443、543、643、1143 :第三配线层;151、251、351、451、 551、651、1151 :第一层间绝缘膜;152、252、352、452、552、652、1152 :第二层间绝缘膜;153、 253、353、453、553、653、1153 :第三层间绝缘膜;154a 〜154c,254a 〜254c,354a 〜354d、 454a、454b、554a、554b、654a 〜654m、1154a、1154b :接触孔;155a 〜155c,255a 〜255c、 355a 〜355c,455a 〜455c,555a 〜555e,655a 〜655c、1155 :通孔;624 :N 沟道型的薄膜晶体管(Nch-TFT) ;625 :P沟道型的薄膜晶体管(Pcn-TFT) ;626 :栅极电极连接部;644 :第三配线层;6M :第三层间绝缘膜;Vss :低电压电源配线;Vdd :高电压电源配线;Vin :输入电压配线•’Vout :输出电压配线。

具体实施方式

[0066] 下面通过实施方式,参照附图更详细地说明本发明,但本发明不限于这些实施方式。

[0067] 实施方式1

[0068] 图1是表示实施方式1的显示装置用基板的示意图,(a)是平面图,(b)是(a)中的Xl-Yl线的截面图。此外,在图1的(a)、图2的(a)、图3、图4的(a)、图5、图6、图7的 (a)、图8的(a)、图9的(a)、图11以及图12的(a)中,涂斜线的区域表示第一配线层,用粗线包围的区域表示第二配线层,用点线包围的区域表示第三配线层,用粗虚线包围的区域表示第四配线层。

[0069] 实施方式1的显示装置用基板1是液晶显示装置用基板,具有矩阵状排列的像素。 更具体地说,如图1所示,显示装置用基板1在基板110的一方主面侧具备基底层111、像素开关用晶体管113a、113b、多个栅极配线118、多个保持电容配线121、像素数据保持电容元件120、多个数据配线115、连接部117a、117b、117c、具有接触孔154aU54bU54c的第一层间绝缘膜151、具有通孔155a、15¾的第二层间绝缘膜152、具有通孔155c的第三层间绝缘膜153以及像素电极116。这样,显示装置用基板1是有源矩阵基板。

[0070] 另外,显示装置用基板1具有从基板110侧起将基底层111、半导体层130、具有接触孔15½和154b的栅极绝缘膜112、第一配线层141、第一层间绝缘膜151、第二配线层 142、第二层间绝缘膜152、第三配线层143、第三层间绝缘膜153以及像素电极116按该顺序层叠到基板110的一方主面侧的结构。这样,接触孔15½和154b是贯通第一层间绝缘膜151和栅极绝缘膜112两者的连接孔。半导体层130具有沟道区域131a、131b、低浓度杂质区域 132a、132b、132c、132d、132e 以及高浓度杂质区域 133a、133b、133c。

[0071] 这样,在本说明书中,半导体层是至少使用半导体材料形成的层。另外,接触孔是用于连接半导体层或者第一配线层与第二配线层以及位于第二配线层上层的配线层中的任一个配线层的孔,通孔(导通孔)是用于连接第二配线层和位于第二配线层上层的配线层中的任意2个配线层的孔。并且,所谓上层是指离基板远的层,另一方面,下层是离基板近的层。此外,接触孔和通孔的尺寸可以适当设定,在接触孔和通孔的平面形状(俯视显示装置用基板主面时的形状)为大致方形的情况下,通常为2〜4 μ m见方,优选3 μ m见方。

[0072] 相互平行设置的多个栅极配线118和多个保持电容配线121被配置为与多个数据配线115正交。S卩,多个栅极配线118和多个保持电容配线121与多个数据配线115格状设置。另外,由相邻的保持电容配线121与相邻的数据配线115划分的区域成为1个像素区域。

[0073] 晶体管113a由沟道区域131a、低浓度杂质区域13加、132b、高浓度杂质区域133a、 133b、栅极绝缘膜112以及栅极电极119a组成。这样,晶体管113a具有LDD (Lightly Doped Drain :轻掺杂漏区)结构,低浓度杂质区域13加、132b发挥LDD区域的功能,高浓度杂质区域133a、13;3b发挥源极、漏极区域的功能。另外,晶体管11¾也同样地具有LDD结构,由沟道区域131b、低浓度杂质区域132c、132d、高浓度杂质区域13北、133c、栅极绝缘膜112以及栅极电极11%构成。这样,晶体管113a、li;3b是顶栅型(平面型)薄膜晶体管(TFT)。 并且,晶体管113a、li;3b通过高浓度杂质区域13¾ (互相的源极、漏极区域)串联连接。由此,能够有效地抑制从像素电极116产生的漏电电流。

[0074] 由第一配线层141形成栅极电极119a、119b。另外,栅极电极119b与由第一配线层141形成的栅极配线118连接,栅极配线118的一部分发挥栅极电极119a的功能。这样,由第一配线层141 一体地形成栅极电极119a、119b以及栅极配线118。此外,栅极电极 119a、119b在沟道长度方向上的宽度为2〜5μπι左右(优选为3〜4 μ m)。另一方面,栅极配线118的宽度为5〜15 μ m左右(优选为6〜10 μ m)。

[0075] 此外,在本说明书中,使栅极电极成为与构成配线层的像素开关用晶体管的沟道相对的区域。另外,栅极配线是用于传送扫描信号的配线,也可以是被称为栅极线、扫描线、 扫描信号线等的配线。并且,数据配线是用于传送像素信号(图像数据)的配线,也可以是被称为数据线、数据信号线、图像信号线等的配线。

[0076] 由第二配线层142岛状地形成连接部117a,使其与高浓度杂质区域133a重叠。另外,由第二配线层142岛状地形成连接部117b,使其与高浓度杂质区域133c重叠。并且,还由第三配线层143岛状地形成连接部117c,使其与高浓度杂质区域133c重叠。

[0077] 由第三配线层143形成数据配线115。另外,数据配线115通过连接部117a连接到晶体管113a。数据配线115与连接部117a通过通孔15¾接触并由此连接,另外,连接部 117a与发挥晶体管113a的源极、漏极区域的功能的高浓度杂质区域133a通过接触孔15½ 接触并由此连接。此外,接触孔15½不与通孔15¾重叠配置。另外,数据配线115的宽度为5〜15 μ m左右(优选为6〜10 μ m)。

[0078] 像素电极116通过连接部117b和连接部117c连接到晶体管113b。像素电极116 与连接部117c通过通孔155c接触并由此连接,另外,连接部117b与连接部117c通过通孔 155b接触并由此连接,并且,连接部117b与发挥晶体管11¾的源极、漏极区域的功能的高浓度杂质区域133c通过接触孔154b接触并由此连接。此外,接触孔154b与通孔155c重叠配置,另一方面,接触孔154b和通孔155c不与通孔15¾重叠配置。另外,与通过邻接的保持电容配线121和邻接的数据配线115所划分的像素区域对应地设置像素电极116。

[0079] 像素数据保持电容元件120由保持电容下层电极(构成像素数据保持电容元件的下层侧电极)122、栅极绝缘膜112以及保持电容上层电极(构成像素数据保持电容元件的上层侧电极)123构成。保持电容下层电极122由半导体层130形成,并且被连接到发挥晶体管11¾的源极、漏极区域的功能的高浓度杂质区域133c。即,保持电容下层电极122由与晶体管113a、113b的沟道区域131a、131b和低浓度杂质区域132a、13沘、132c、132d、高浓度杂质区域133a、133b、133c等相同的半导体层130形成。更详细地说,保持电容下层电极122包含与保持电容上层电极123相对的低浓度杂质区域13¾和位于低浓度杂质区域 132e周围的高浓度杂质区域133c。另一方面,保持电容上层电极123由第一配线层141形成。另外,保持电容配线121由第二配线层142形成,并且通过接触孔15½接触并由此连接到保持电容上层电极123。这样,在图1(a)中的横方向上相邻的各像素的像素数据保持电容元件120通过保持电容配线121连接。另外,在俯视基板110主面时,保持电容上层电极123被配置为不从保持电容下层电极122露出。

[0080] 下面说明显示装置用基板1的制造方法。

[0081] 首先,准备基板110。优选基板110是透明和/或绝缘性基板,在将显示装置用基板用于透射型液晶显示装置的情况下,优选是透明且绝缘性的基板。基板110的材质没有特别限定,可以举出玻璃基板、石英基板、硅基板、在金属板或者不锈钢板的表面形成绝缘膜的基板等。另外,作为基板110也可以使用能承受处理温度的耐热性塑料基板。

[0082] 然后,形成膜厚100〜400nm(优选200〜300nm)的基底层111。作为基底层111能够使用通过等离子CVD法或者溅射法形成的包含硅的绝缘膜(例如SW2膜、SiN膜、SiNO 膜)。在将玻璃基板用作基板110的情况下,通过形成基底层111能防止从基板110扩散以碱金属元素为首的杂质,并且能够降低TFT的电气特性的偏差。此外,基底层111除了绝缘膜的单层结构以外,也可以是层叠了 2层以上的绝缘膜的结构。

[0083] 然后,形成膜厚30〜IOOnm(优选40〜50nm)的岛状半导体层130。更详细地说, 通过公知的方式(溅射法、LPCVD法、等离子CVD法等)形成具有非晶态结构的非晶态半导体膜后,将进行公知的晶化处理(激光晶化法、热晶化法、使用镍等催化剂的热晶化法等) 而得到的结晶态半导体膜通过光刻工序图案化为所希望的形状,由此形成半导体层130。半导体层130的材料没有特别限定,但优选硅、硅锗(SiGe)合金等。

[0084] 然后,形成膜厚30〜IOOnm(优选50〜70nm)的栅极绝缘膜112。作为栅极绝缘膜112能够使用通过等离子CVD法或者溅射法形成的包含硅的绝缘膜(例如S^2膜、SiN 膜、SiNO膜)。此外,栅极绝缘膜112除了绝缘膜单层结构以外,也可以是层叠了 2层以上的绝缘膜的结构。其中,作为栅极绝缘膜112优选SiO2膜,在使栅极绝缘膜112为层叠结构的情况下,优选连接半导体层130的层为SiO2膜。由此,能够降低栅极绝缘膜112和半导体层130(优选硅层)在界面处的界面态,因此能够提高晶体管113a、li;3b的电气特性。

[0085] 然后,为了控制晶体管113a、li;3b的阈值电压,通过离子注入法在50kV、5X1012〜 3X IO13Cm-2的条件下对半导体层130的整个面掺杂硼(B)等杂质元素。另外,此时半导体层130中杂质元素的浓度为5X IO"5〜5X IO17CnT3左右。

[0086] 然后,在利用抗蚀剂遮掩作为保持电容下层电极122的区域以外的半导体层130 的状态下,通过离子注入法在70kV、IX IO13〜IXlO14cnT2的条件下对成为保持电容下层电极122的区域的半导体层130掺杂(低浓度掺杂)磷(P)等杂质元素。另外,此时成为保持电容下层电极122的区域中的杂质元素的浓度为IX IO17〜IX IO18CnT3左右。由此,形成构成保持电容下层电极122的低浓度杂质区域132e。然后,除去抗蚀剂。

[0087] 然后,通过溅射法形成膜厚200〜600nm(优选300〜400nm)的导电膜后,通过光刻工序使导电膜图案化为期望的形状,由此形成第一配线层141。由此,形成栅极电极 119a、119b、栅极配线118以及保持电容上层电极123。作为第一配线层141的材料,优选钽 (Ta)、钨(W)、钛(Ti)、钼(Mo)等高熔点金属,或者以这些高熔点金属为主要成分的合金材料或化合物材料等。另外,作为以高熔点金属为主要成分的化合物,优选氮化物。此外,第一配线层141也可以是层叠了使用这些材料而形成的导电膜的结构。

[0088] 然后,将第一配线层141作为掩模,通过离子注入法在70kV、1 X IO13〜3 X IO13cnT2 的条件下对半导体层130自对准地掺杂(低浓度掺杂)磷(P)等杂质。另外,此时半导体层130中的杂质元素的浓度为IX IO13〜3X IO13CnT3左右。然后,在利用抗蚀剂遮掩成为晶体管113a、11¾的LDD区域的区域的半导体层130的状态下,通过离子注入法在50kV、 5X IO15〜1 X IO16CnT2的条件下对半导体层130掺杂(高浓度掺杂)磷⑵等杂质。另外, 此时半导体层130中的杂质元素的浓度为lX1019〜lX102°cm_3&S。由此,形成发挥LDD 区域的功能的低浓度杂质区域13加、132b、132c、132d。另外,形成发挥源极、漏极区域的功能的高浓度杂质区域133a、133b,并且形成发挥源极、漏极区域或者保持电容下层电极122 的功能的高浓度杂质区域133c。然后,除去抗蚀剂。

[0089] 然后,形成膜厚0.5〜1.5 μ m(优选0.7〜LOym)的第一层间绝缘膜151。作为第一层间绝缘膜151能够使用通过等离子CVD法或者溅射法形成的包含硅的绝缘膜(例如 SiO2膜、SiN膜、SiNO膜)。此外,第一层间绝缘膜151除了绝缘膜单层结构以外,也可以是层叠2层以上绝缘膜的结构。其中,作为第一层间绝缘膜151,优选将从第一配线层141侧起膜厚0. 2〜0. 4 μ m的含氢的氮化硅(SiN:H)膜和膜厚0. 4〜0. 6 μ m的SW2膜层叠而成的层叠膜。其后,通过以400〜450°C对基板110整体加热0. 5〜1. 0小时左右来进行半导体层130的氧化和活化。此时,能够在半导体层130的氢化中有效地利用氮化硅膜所含的氢。其后,通过光刻工序在第一层间绝缘膜151和栅极绝缘膜112中形成接触孔IMa、 1Mb,并且在第一层间绝缘膜151中形成接触孔15如。由此,晶体管113a、li;3b的源极、漏极区域的一部分与保持电容上层电极123的一部分成为露出的状态。

[0090] 然后,通过溅射法形成膜厚400〜IOOOnm (优选600〜SOOnm)的导电膜后,通过光刻工序使导电膜图案化为所希望的形状来形成第二配线层142。由此,形成保持电容配线121和连接部117a、117b。另外,连接部117a与晶体管113a的源极、漏极区域通过接触孔15½连接,并且,连接部117b与晶体管11¾的源极、漏极区域通过接触孔154b连接,并且,保持电容配线121与保持电容上层电极123通过接触孔15½连接。其后不需要特别进行加热处理,因此能够使用低熔点材料形成第二配线层142。因而,作为第二配线层142的材料优选铝(Al)、铜(Cu)、银(Ag)等低电阻金属或者以这些低电阻金属为主要成分的合金材料或者化合物材料等。此外,第二配线层142也可以是将使用这些材料形成的导电膜层叠而成的结构。

[0091] 然后,形成膜厚1.0〜3.0 μ m (优选1.5〜2.0 μ m)的第二层间绝缘膜152。通过旋涂法等涂布绝缘膜材料后,适当地进行烧结来形成第二层间绝缘膜152。作为第二层间绝缘膜152的材料,优选树脂材料、旋涂玻璃材料(S0G材料)等。由此,能够使第二层间绝缘膜152的表面平坦化。这样,第二层间绝缘膜152是具有平坦化作用的平坦化膜。作为树脂材料,能够举出聚酰亚胺、丙烯、聚酰胺、聚酰胺-酰亚胺、BCB(Benzocyclobutene : 苯并环丁烯)等。其中,优选丙烯树脂、感光性丙烯树脂。此外,所谓SOG材料是通过旋涂法等涂布法形成玻璃膜(二氧化硅类皮膜)而得到的材料,更具体地说,作为SOG材料,优选以Si-O-C键为骨架的SOG材料、以Si-C键为骨架的SOG材料等。另外,优选树脂材料和 SOG材料具有感光性,由此,在形成第二层间绝缘膜152后,仅通过曝光和显影处理能够形成连接孔(具体地说是通孔15fe、155b)。此外,第二层间绝缘膜152也可以是将使用树脂材料和/或SOG材料形成的多个绝缘膜层叠而成的结构。另外,第二层间绝缘膜152也可以是将使用树脂材料和SOG材料中的至少一方而形成的绝缘膜(平坦化膜)和通过CVD法、 溅射法等形成的绝缘膜(例如无机绝缘膜)层叠而成的结构。更具体地说,例如为了提高形成于平坦化膜上层的配线层的密着性、为了在蚀刻配线层时保护平坦膜,也可以通过CVD 法或者溅射法在平坦化膜上形成绝缘膜(例如SiO2膜、SiN膜、SiNO膜等无机绝缘膜)。另外,第二层间绝缘膜152的膜厚设定为大于第一层间绝缘膜151的膜厚。并且,优选第二层间绝缘膜152的表面实质上是平坦的,但是也可以具有高度500nm(优选200nm)程度以下的高低差异。在第二层间绝缘膜152在表面具有台阶部的情况下,优选台阶部的曲率半径大于高低差异的高度,由此,在为了形成上层配线层(具体地说是第三配线层14¾而进行蚀刻时,能够有效地抑制蚀刻残渣的产生。其后,通过光刻工序在第二层间绝缘膜152中形成通孔15^1、155b。由此,连接部117a、117b的一部分处于露出状态。此时,通孔15¾不与接触孔15½重叠,另外,通孔15¾不与接触孔154b重叠。

[0092] 然后,通过溅射法形成膜厚400〜IOOOnm(优选600〜SOOnm)的导电膜后,通过光刻工序使导电膜图案化为所希望的形状,由此形成第三配线层143。由此,形成数据配线 115和连接部117c。另外,数据配线115与连接部117a通过通孔15¾连接,并且,连接部 117c与连接部117b通过通孔15¾连接。与第二配线层142同样,能够使用低熔点材料形成第三配线层143。因而,作为第三配线层143的材料,优选铝(Al)、铜(Cu)、银(Ag)等低电阻金属或者以这些低电阻金属为主要成分的合金材料或化合物材料等。此外,第三配线层143也可以是将使用这些材料形成的导电膜层叠的结构。

[0093] 然后,形成膜厚1.0〜3.0 μ m (优选1.5〜2.0 μ m)的第三层间绝缘膜153。通过旋涂法等涂布绝缘层材料后,适当地进行烧结形成第三层间绝缘膜153。作为第三层间绝缘膜153的材料,与第二层间绝缘膜152同样地优选树脂材料、旋涂玻璃材料(S0G材料)等。 由此,能够使第三层间绝缘膜153的表面平坦化。这样,第三层间绝缘膜153是具有平坦化作用的平坦化膜。另外,与第二层间绝缘膜152的情况同样,从容易形成连接孔(具体地说是通孔155c)的观点出发,优选树脂材料和SOG材料具有感光性。此外,第三层间绝缘膜153 也可以是将使用树脂材料和/或SOG材料而形成的多个绝缘膜层叠而成的结构。另外,与第二层间绝缘膜152的情况相同,第三层间绝缘膜153也可以是将使用树脂材料和SOG材料中的至少一方形成的绝缘膜(平坦化膜)和通过CVD法、溅射法等形成的绝缘膜(例如无机绝缘膜)层叠而成的结构。并且,优选第三层间绝缘膜153的表面实质上是平坦的,但是也可以与第二层间绝缘膜152同样具有高度500nm(优选200nm)左右以下的高低差异, 在这种情况下,优选台阶部的曲率半径大于高低差异的高度。其后,通过光刻工序在第三层间绝缘膜153中形成通孔155c。由此,连接部177c的一部分成为露出的状态。此时,通孔 155c不与通孔15¾重叠,并且与接触孔154b重叠。

[0094] 最后,通过溅射法形成膜厚80〜120nm(优选100〜IlOnm)的透明导电膜后,通过光刻工序使透明导电膜图案化为所希望的形状,由此形成像素电极116。由此,像素电极 116与连接部117c通过通孔155c连接。像素电极116的材料优选透明导电膜材料,尤其是氧化铟锡(ITO)。此外,在反射型液晶显示装置中使用本实施方式的显示装置用基板的情况下,像素电极116的材料优选Al、Ag等高反射率金属或者以这些高反射率金属为主要成分的合金材料或化合物材料等。

[0095] 根据本实施方式的显示装置用基板1,数据配线115位于第三配线层143,因此能够将第一配线层141和第二配线层142用作构成栅极配线118、保持电容配线121以及像素数据保持电容元件120的电极等。因而,能够提高配线设计的自由度。

[0096] 另外,数据配线115位于第三配线层143,栅极配线118位于第一配线层141,保持电容配线121位于第二配线层142,因此能够容易地分开数据配线115、栅极配线118以及保持电容配线121之间的间隔。因而,能降低在数据配线115中寄生的电容,缩短对像素写入数据的时间。其结果是能够抑制因信号电压写入不足造成的显示不良的发生,并且能够降低驱动显示面板时的功耗。

[0097] 另外,第二层间绝缘膜152的膜厚大于第一层间绝缘膜151的膜厚,因此能够更有效地降低在数据配线115中寄生的电容。因此,能够实现显示装置的进一步低功耗化以及高速驱动。[0098] 另外,俯视基板110主面时,保持电容上层电极123被配置在与保持电容下层电极 122重叠的区域内,因此保持电容上层电极123不会碰到击穿电压较低的保持电容下层电极122的端部(覆盖保持电容下层电极122的端部的栅极绝缘膜112的膜厚较薄的区域)。 因而,能够抑制击穿电压缺陷的产生。

[0099] 另外,第二层间绝缘膜152包含平坦化膜,因此能够有效地抑制为了形成第三配线层143而在导电膜上产生的高低差异。因而,能够抑制在对该导电膜进行光刻时产生焦点深度的差异,抑制位于第三配线层143的数据配线115和/或连接部117c的宽度、大小发生变化。另外,能够抑制由高低差异导致在蚀刻导电膜时产生蚀刻残渣、在数据配线115 和/或连接部117c之间发生短路的情况。

[0100] 另外,第三层间绝缘膜153包含平坦化膜,因此能够有效地抑制在像素电极116 上产生的高低差异。因而,能够抑制在像素电极116中产生断线、图案化不良、短路等缺陷。 另外,在将本实施方式的显示装置用基板1应用于液晶显示装置的情况下,能够抑制由像素电极116的高低差异处的液晶分子取向混乱而导致的显示质量下降。

[0101] 另一方面,不将第一层间绝缘膜151作为平坦化膜,由此能够使用适合于半导体层130的氢化并且耐热性良好的无机绝缘膜作为第一层间绝缘膜151的材料。

[0102] 另外,俯视基板110主面时,作为相邻的第一层间绝缘膜151和第二层间绝缘膜 152的连接孔的第一接触孔15½与通孔15¾的配置位置不同。因而,与以往使相邻的层间绝缘膜的连接孔在层叠方向上重叠的情况相比,能够减小由接触孔15½和/或通孔15¾ 造成的高低差异的大小。因此,能够抑制在数据配线115中产生断线和图案化不良的情况。

[0103] 另外,俯视基板110主面时,作为相邻的第一层间绝缘膜151和第二层间绝缘膜 152的连接孔的接触孔154b与通孔15¾的配置位置不同。因而,与以往使相邻的层间绝缘膜的连接孔在层叠方向上重叠的情况相比,能够减小由接触孔154b和/或通孔15¾造成的高低差异的大小。因此,能够抑制在连接部117c中产生断线和图案化不良的情况。

[0104] 并且,俯视基板110主面时,作为相邻的第二层间绝缘膜152和第三层间绝缘膜 153的连接孔的通孔15¾与通孔155c的配置位置不同。因而,与以往使相邻的层间绝缘膜的连接孔在层叠方向上重叠的情况相比,能够减小由通孔15¾和/或通孔155c造成的高低差异的大小。因此,能够抑制在像素电极116中产生断线和图案化不良的情况。

[0105] 并且,俯视基板110主面时,作为隔着第二层间绝缘膜152层叠的第一层间绝缘膜 151和第三层间绝缘膜153的连接孔的接触孔154b与通孔155c的配置位置重叠。因而,如上所述,能够抑制断线和图案化不良的产生,并且能够最大限地缩小连接孔和配线图案的配置面积。

[0106] 实施方式2

[0107] 图2是表示实施方式2的显示装置用基板的示意图,(a)是平面图,(b)是(a)中的X2-Y2线的截面图。图3是表示实施方式2中的栅极配线的变形方式的平面示意图。

[0108] 实施方式2的显示装置用基板2是液晶显示装置用基板,具有矩阵状排列的像素。 更具体地说,如图2所示,显示装置用基板2在基板210的一方主面侧具备基底层211、像素开关用晶体管213a、213b、多个栅极配线218a、218b、多个保持电容配线221、像素数据保持电容元件220、多个数据配线215、连接部217a、217b、217c、具有接触孔25^、2Mb、25k的第一层间绝缘膜251、具有通孔25如、25恥的第二层间绝缘膜252、具有通孔255c的第三层间绝缘膜253以及像素电极216。这样,显示装置用基板2是有源矩阵基板。

[0109] 另外,显示装置用基板2在基板210的一方主面侧具有将基底层211、半导体层 230、具有接触孔25^、2Mb的栅极绝缘膜212、第一配线层Ml、第一层间绝缘膜251、第二配线层M2、第二层间绝缘膜252、第三配线层M3、第三层间绝缘膜253以及像素电极216 从基板210侧起按该顺序层叠的结构。这样,接触孔25^、254b是贯通第一层间绝缘膜251 和栅极绝缘膜212两者的连接孔。半导体层230具有沟道区域231a、231b、低浓度杂质区域 232a、232b、232c、232d 以及高浓度杂质区域 233a、233b、233c。

[0110] 相互平行设置的多个栅极配线218b和多个保持电容配线221与多个数据配线215 正交配置。即,多个栅极配线218b和多个保持电容配线221与多个数据配线215格状设置。另外,通过相邻的保持电容配线221与相邻的数据配线215划分的区域成为1个像素区域。

[0111] 晶体管213a与实施方式1的晶体管113a同样是具有LDD结构的顶栅极型TFT,由沟道区域231a、发挥LDD区域的功能的低浓度杂质区域23h、232b、发挥源极、漏极区域的功能的高浓度杂质区域233a、233b、栅极绝缘膜212以及栅极电极219a构成。另外,晶体管21¾也与实施方式1的晶体管11¾同样地是具有LDD结构的顶栅极型TFT,由沟道区域231b、发挥LDD区域的功能的低浓度杂质区域232c、232d、发挥源极、漏极区域的功能的高浓度杂质区域23!3b、233C、栅极绝缘膜212以及栅极电极219b构成。并且,晶体管213a、 21¾通过高浓度杂质区域23¾ (相互的源极、漏极区域)串联连接。由此,能够有效地抑制从像素电极216产生的漏电电流。

[0112] 通过第一配线层241形成栅极电极219a、219b。另外,栅极电极219a、219b与通过第一配线层241形成为岛状的栅极配线218a连接。这样,通过第一配线层241 —体地形成栅极电极219a、219b以及栅极配线218a。通过第二配线层242形成栅极配线218b。另外, 栅极配线218a和栅极配线218b通过接触孔25½接触并由此连接。此外,栅极电极219a、 219b在沟道长度方向上的宽度为2〜5 μ m左右(优选3〜4 μ m)。另一方面,栅极配线 218a在未设有接触孔25½的区域中的宽度为2〜5 μ m左右(优选3〜4 μ m),栅极配线 218b在未设有接触孔25½的区域中的宽度为2〜5 μ m左右(优选3〜4 μ m)。这样,本实施方式中的栅极配线218b可以比实施方式1中的栅极配线118更细。

[0113] 连接部217a通过第二配线层242形成为岛状,与高浓度杂质区域233a重叠。另外,连接部217b通过第二配线层242形成为岛状,与高浓度杂质区域233c重叠。并且,连接部217c也通过第三配线层243形成为岛状,与高浓度杂质区域233c重叠。

[0114] 通过第三配线层243形成数据配线215。另外,数据配线215与实施方式1同样地通过连接部217a连接到晶体管213a。此外,接触孔25½和通孔25¾不重叠配置。另外, 数据配线215的宽度为5〜15 μ m左右(优选6〜10 μ m)。

[0115] 与实施方式1同样,像素电极216通过连接部217b和连接部217c连接到晶体管 213b。此外,接触孔254b和通孔255c重叠配置,另一方面,接触孔254b和通孔255c不与通孔25¾重叠配置。另外,与由相邻的保持电容配线221和相邻的数据配线215划分的像素区域相对应地设置像素电极216。

[0116] 像素数据保持电容元件220由保持电容下层电极222、栅极绝缘膜212以及保持电容配线221构成。这样,保持电容配线221也能发挥保持电容上层电极223的功能。保持电容下层电极222由半导体层230形成,并且被连接到发挥晶体管21¾的源极、漏极区域的功能的高浓度杂质区域233c。即,保持电容下层电极222通过与晶体管213a、21!3b的沟道区域231a、231b、低浓度杂质区域23^i、232b、232c、232d、高浓度杂质区域233a、233b、 233c等相同的半导体层230形成。更详细地说,保持电容下层电极222包含与保持电容配线221相对的低浓度杂质区域以及从保持电容配线221露出的高浓度杂质区域。这样,在图2(a)中的横方向上相邻的各像素的像素数据保持电容元件220通过保持电容配线221 连接。

[0117] 下面说明显示装置用基板2的制造方法。

[0118] 首先,准备与实施方式1的基板110同样的基板210。然后,与实施方式1同样地形成基底层211、形成岛状的半导体层230并且形成栅极绝缘膜212。

[0119] 然后,为了控制晶体管213a、21!3b的阈值电压,与实施方式1同样地对整个半导体层230掺杂硼(B)等杂质元素。

[0120] 然后,与实施方式1同样,在通过抗蚀剂遮掩成为保持电容下层电极222的区域以外的半导体层230的状态下,对成为保持电容下层电极222的区域的半导体层230中掺杂磷(P)等杂质元素。由此,形成构成保持电容下层电极222的低浓度杂质区域。其后,除去抗蚀剂。

[0121] 然后,与实施方式1同样地形成第一配线层Ml。由此,形成栅极电极219a、219b、 栅极配线218a以及保持电容配线221 (保持电容上层电极223)。

[0122] 然后,与实施方式1同样地将第一配线层241作为掩模在半导体层230中自对准地掺杂(低浓度掺杂)磷(P)等杂质。然后,在通过抗蚀剂遮掩成为晶体管213a、21!3b的 LDD区域的区域的半导体层230的状态下,与实施方式1同样地,对半导体层230掺杂(高浓度掺杂)磷(P)等杂质。由此,形成发挥LDD区域的功能的低浓度杂质区域23h、232b、 232c以及232d。另外,形成发挥源极、漏极区域的功能的高浓度杂质区域233a、233b,并且形成发挥源极、漏极区域或者保持电容下层电极222的功能的高浓度杂质区域233c。其后,除去抗蚀剂。

[0123] 然后,与实施方式1同样,形成第一层间绝缘膜251,进行半导体层230的氢化和活化。与实施方式1的第一层间绝缘膜151同样,第一层间绝缘膜251优选从第一配线层 241侧起将含氢的氮化硅(SiN:H)膜和SiO2膜层叠而成的层叠膜。其后,通过光刻工序,在第一层间绝缘膜251和栅极绝缘膜212中形成接触孔25^、2Mb,并且在第一层间绝缘膜 251中形成接触孔25如。由此,晶体管213a、21!3b的源极、漏极区域的一部分以及栅极配线 218a的一部分成为露出的状态。

[0124] 下面,与实施方式1同样地形成第二配线层M2。由此,形成栅极配线218b和连接部217a、217b。另外,连接部217a与晶体管213a的源极、漏极区域通过接触孔25½连接, 并且,连接部217b与晶体管21¾的源极、漏极区域通过接触孔254b连接,并且,栅极配线 218b与栅极配线218a通过接触孔25½连接。其后不需要特别进行加热处理,因此能够使用低熔点材料形成第二配线层对2。因而,与实施方式1同样,第二配线层M2的材料优选铝、铜、银等低电阻金属或者以这些低电阻金属为主要成分的合金材料或化合物材料等。

[0125] 然后,与实施方式1同样地形成第二层间绝缘膜252。第二层间绝缘膜252是与实施方式1的第二层间绝缘膜152同样地具有平坦化作用的平坦化膜。另外,第二层间绝缘膜252的膜厚被设定为大于第一层间绝缘膜251的膜厚。其后,通过光刻工序在第二层间绝缘膜252中形成通孔25fe、255b。由此,连接部217a、217b的一部分处于露出的状态。 此时,通孔25¾不与接触孔25½重叠,另外,通孔25¾不与接触孔254b重叠。

[0126] 然后,与实施方式1同样地形成第三配线层对3。由此,形成数据配线215和连接部217c。另外,数据配线215与连接部217a通过通孔25¾连接,并且,连接部217c与连接部217b通过通孔25¾连接。与第二配线层M2同样,能够使用低熔点材料形成第三配线层对3。因而,与实施方式1同样,第三配线层243的材料优选铝、铜、银等低电阻金属或者以这些低电阻金属为主要成分的合金材料或化合物材料等。

[0127] 然后,与实施方式1同样地形成第三层间绝缘膜253。第三层间绝缘膜253是与实施方式1的第三层间绝缘膜153同样的具有平坦化作用的平坦化膜。其后,通过光刻工序在第三层间绝缘膜253中形成通孔255c。由此,连接部217c的一部分成为露出状态。此时,通孔255c不与通孔255b重叠,并且与接触孔254b重叠。

[0128] 最后,与实施方式1同样地形成像素电极216。由此,像素电极216与连接部217c 通过通孔255c连接。

[0129] 根据本实施方式的显示装置用基板2,数据配线215位于第三配线层M3,因此与实施方式1同样地能够提高配线设计的自由度。

[0130] 另外,数据配线215位于第三配线层对3,栅极配线218a和保持电容配线221位于第一配线层对1,栅极配线218b位于第二配线层M2,因此与实施方式1同样地能够抑制由信号电压写入不足造成的显示不良的发生,并且能够降低驱动显示面板时的功耗。

[0131] 另外,第二层间绝缘膜252的膜厚大于第一层间绝缘膜251的膜厚,因此与实施方式1同样地能够实现显示装置的进一步低功耗化和高速驱动。

[0132] 另外,栅极配线218b位于第二配线层M2,因此栅极配线218b的材料能够使用耐热性较低的材料。因而,栅极配线218b能够使用低熔点且低电阻的金属(例如,铝、铜、银等)或者其合金(例如铝合金、铜合金等)。

[0133] 这样,作为栅极配线218b的材料,能够使用比第一配线层241的电阻更低的材料。 即,与通过高熔点金属形成的以往的栅极配线相比,能够降低栅极配线218b的电阻。因而, 通过使栅极配线218b细线化能够提高开口率,并且能够抑制由栅极配线218b的电阻导致栅极信号发生延迟的情况。另外,通过栅极配线218b的低电阻化能够实现画面尺寸的大型化。

[0134] 另外,第二层间绝缘膜252包含平坦化膜,因此与实施方式1同样,能够抑制在位于第三配线层243的数据配线215、连接部217c中发生配线宽度变化(配线的大小)、短路的情况。

[0135] 另外,第三层间绝缘膜253包含平坦化膜,因此与实施方式1同样,能够抑制在像素电极216中发生图案化不良、短路等缺陷。另外,将本实施方式的显示装置用基板2应用于液晶显示装置的情况下,能够抑制由像素电极216的高低差异处的液晶分子取向混乱导致的显示质量降低的情况。

[0136] 另一方面,不使第一层间绝缘膜251为平坦化膜,由此与实施方式1同样,第一层间绝缘膜251的材料能够使用无机绝缘膜。

[0137] 另外,俯视基板210主面时,作为相邻的第一层间绝缘膜251和第二层间绝缘膜252的连接孔的第一接触孔25½与通孔25¾的配置位置不同。因而,与实施方式1同样, 能够抑制在数据配线215中发生断线和图案化不良的情况。

[0138] 另外,俯视基板210主面时,作为相邻的第一层间绝缘膜251和第二层间绝缘膜 252的连接孔的接触孔254b与通孔25¾的配置位置不同。因而,与实施方式1同样,能够抑制在连接部217c中发生断线和图案化不良的情况。

[0139] 并且,俯视基板210主面时,作为相邻的第二层间绝缘膜252和第三层间绝缘膜 253的连接孔的通孔25¾与通孔255c的配置位置不同。因而,与实施方式1同样,能够抑制在像素电极216中发生断线和图案化不良的情况。

[0140] 并且,俯视基板210主面时,作为隔着第二层间绝缘膜252层叠的第一层间绝缘膜 251和第三层间绝缘膜253的连接孔的接触孔254b与通孔255c的配置位置重叠。因而,如上所述,能够抑制断线和图案化不良的发生,并且能够最大限度地缩小连接孔和配线图案的配置面积。

[0141] 此外,在本实施方式中,如图3所示,栅极配线218a和数据配线218b也可以都延伸到邻接的像素区域。这样,使栅极配线218a、218b成为二层结构,由此,即使分别出现断线部分,只要该断线部分的位置不重叠,作为栅极配线218a、218b整体就不会成为断线状态。因而,能够抑制由栅极配线218a、218b的断线导致的缺陷的发生。

[0142] 实施方式3

[0143] 图4是表示实施方式3的显示装置用基板的示意图,(a)是平面图,(b)是(a)中的X3-Y3线的截面图。图5是表示以往的显示装置用基板中的栅极电极的形态的平面示意图。图6是表示实施方式3的栅极配线的变形方式的平面示意图。

[0144] 实施方式3的显示装置用基板3是液晶显示装置用的基板,具有矩阵状排列的像素。更具体地说,如图4所示,显示装置用基板3在基板310的一方主面侧具备基底层311、 像素开关用晶体管313a、313b、多个栅极配线318、多个保持电容配线321、像素数据保持电容元件320、多个数据配线315、连接部317a、317b、317c、317d、具有接触孔354a,354b, 354c,354d的第一层间绝缘膜351、具有通孔35fe、355b的第二层间绝缘膜352、具有通孔 355c的第三层间绝缘膜的353以及像素电极316。这样,显示装置用基板3是有源矩阵基板。

[0145] 另外,显示装置用基板3在基板310的一方主面侧具有将基底层311、半导体层 330、具有接触孔35^、3Mb的栅极绝缘膜312、第一配线层341、第一层间绝缘膜351、第二配线层342、第二层间绝缘膜352、第三配线层343、第三层间绝缘膜353以及像素电极316 从基板310侧按该顺序层叠的结构。这样,接触孔35^、354b是贯通第一层间绝缘膜351 和栅极绝缘膜312两者的连接孔。半导体层330具有沟道区域331a、331b、低浓度杂质区域 332a、332b、332c、332d、33& 以及高浓度杂质区域 333a、333b、333c。

[0146] 相互平行设置的多个栅极配线318和多个保持电容配线321与多个数据配线315 正交设置。即,多个栅极配线318和多个保持电容配线321与多个数据配线315格状设置。 另外,由相邻的保持电容配线321和相邻的数据配线315划分的区域成为一个像素区域。

[0147] 晶体管313a与实施方式1的晶体管113a同样是具有LDD结构的顶栅型的TFT, 由沟道区域331a、发挥LDD区域的功能的低浓度杂质区域33h、332b、发挥源极、漏极区域的功能的高浓度杂质区域333a、333b、栅极绝缘膜312以及栅极电极319a构成。另外,晶体管31¾也与实施方式1的晶体管11¾同样是具有LDD结构的顶栅型的TFT,由沟道区域331b、发挥LDD区域的功能的低浓度杂质区域332c、332d、发挥源极、漏极区域的功能的高浓度杂质区域33!3b、333C、栅极绝缘膜312以及栅极电极319b构成。并且,晶体管313a、 31¾通过高浓度杂质区域33¾ (相互的源极、漏极区域)串联连接。由此,能够有效地抑制从像素电极316产生发生漏电流。另外,晶体管313a,313b与数据配线315重叠配置。

[0148] 连接部317a由第二配线层342形成为岛状,与高浓度杂质区域333a重叠。另外, 连接部317b由第二配线层342形成,与栅极电极319a,319b重叠配置。并且,连接部317c 由第二配线层342形成为岛状,与高浓度杂质区域333c和保持电容配线321重叠。并且, 连接部317d由第三配线343形成为岛状,与保持电容配线321重叠。

[0149] 栅极配线318由第二配线层342形成。另外,栅极配线318与连接部317b由第二配线层342形成为一体,由此相互连接。栅极电极319a、319b分别由第一配线层341分割 (独立)形成。另外,栅极电极319a和栅极配线318通过接触孔35½进行接触并由此连接。另一方面,栅极电极319b通过连接部317b与栅极配线318连接。栅极电极319b和连接部317b通过接触孔354d进行接触并由此连接。此外,栅极电极319a、319b在沟道长度方向上的宽度是4〜8μπι左右(优选5〜7μπι)。另一方面,栅极配线318的宽度是3〜 IOym左右(优选4〜6μπι)。这样,本实施方式中的栅极配线318可以比实施方式1中的栅极配线118更细。

[0150] 数据配线315由第三配线层343形成。另外,数据配线315与实施方式1同样通过连接部317a与晶体管313a连接。此外,接触孔35½和通孔35¾不重叠配置。另外,数据配线315的宽度是5〜15 μ m左右(优选6〜10 μ m)。

[0151] 像素电极316通过连接部317c和连接部317d与晶体管313b连接。像素电极316 与连接部317d通过通孔355c进行接触并由此连接,另外,连接部317d与连接部317c通过通孔35¾进行接触并由此连接,并且,连接部317c与发挥晶体管31¾的源极、漏极区域的功能的高浓度杂质区域333c通过接触孔354b进行接触并由此连接。此外,接触孔354b、 接触孔35¾和通孔355c不重叠配置。另外,像素电极316与由相邻的保持电容配线321 和相邻的数据配线315划分的像素区域对应设置。

[0152] 像素数据保持电容元件320与实施方式2同样,由保持电容下层电极322、栅极绝缘膜312以及保持电容配线321(保持电容上层电极32¾构成。另外,保持电容下层电极 322由半导体层330形成,并且与发挥晶体管31¾的源极、漏极区域的功能的高浓度杂质区域333c连接。

[0153] 下面说明显示装置用基板3的制造方法。

[0154] 首先,准备与实施方式1的基板110相同的基板310。然后,与实施方式1同样地形成基底层311,形成岛状的半导体层330并且形成栅极绝缘膜312。

[0155] 然后,为了控制晶体管313a、31!3b的阈值电压,与实施方式同样地对整个半导体层330掺杂硼(B)等杂质元素。

[0156] 然后,在用抗蚀剂遮掩成为保持电容下层电极322的区域以外的半导体层330的状态下,与实施方式1同样地,对成为保持电容下层电极322的区域的半导体层330掺杂磷 (P)等杂质元素。由此,形成构成保持电容下层电极322的低浓度杂质区域33加。然后,除去抗蚀剂。[0157] 然后,与实施方式1同样地形成第一配线层341。由此形成栅极电极319a、319b、 栅极配线318以及保持电容配线321 (保持电容上层电极323)。

[0158] 然后,与实施方式1同样,将第一配线层341作为掩模,在半导体层330中自对准地掺杂(低浓度掺杂)磷(P)等杂质。然后,在用抗蚀剂遮掩成为晶体管313a、31!3b的LDD 区域的半导体层330的状态下,与实施方式1同样地在半导体层330中掺杂(高浓度掺杂) 磷(P)等杂质。由此形成发挥LDD区域的功能的低浓度杂质区域33h、332b、332c、332d。 另外,形成发挥源极、漏极区域的功能的高浓度杂质区域333a,333b,并且形成发挥源极、 漏极区域或者保持电容下层电极322的功能的高浓度杂质区域333c。然后,除去抗蚀剂。

[0159] 然后,与实施方式1同样,形成第一层间绝缘膜351并进行半导体层330的氢化和活化。与实施方式1的第一层间绝缘膜151同样,作为第一层间绝缘膜351优选从第一配线层341侧层叠含有氢的氮化硅(SiN:H)膜和SiO2膜而成的层叠膜。然后,通过光刻工序在第一层间绝缘膜351和栅极绝缘膜312中形成接触孔35^、3Mb,并且在第一层间绝缘膜 351中形成接触孔35k、3Md。由此,晶体管313a、31!3b的源极、漏极区域的一部分和栅极电极319a、319b的一部分成为露出状态。

[0160] 然后,与实施方式1同样地形成第二配线层342。由此形成栅极配线318b和连接部317a、317b、317c。另外,连接部317a与晶体管313a的源极、漏极区域通过接触孔35½ 连接,另外,连接部317c与晶体管31¾的源极、漏极区域通过接触孔354b连接,并且,栅极电极319a与栅极配线318通过接触孔35½连接,并且,栅极电极319b与连接部317b通过接触孔354d连接。其后,不需要特意进行加热处理,因此可以使用低熔点的材料形成第二配线层342。因此,与实施方式1同样,第二配线层342的材料优选铝、铜、银等低电阻金属, 或者以这些低电阻金属为主要成分的合金材料或化合物材料等。

[0161] 然后,与实施方式1同样地形成第二层间绝缘膜352。第二层间绝缘膜352与实施方式1的第二层间绝缘膜152同样是具有平坦化作用的平坦化膜。另外,第二层间绝缘膜 352的膜厚被设定为大于第一层间绝缘膜351的膜厚。然后,通过光刻工序在第二层间绝缘膜352中形成通孔35fe、355b。由此,连接部317a,317c的一部分成为露出状态。此时,通孔35¾不与接触孔35½重叠,另外,通孔35¾不与接触孔354b重叠。

[0162] 然后,与实施方式1同样地形成第三配线层343。由此形成数据配线315和连接部 317d。另外,数据配线315与连接部317a通过通孔35¾连接,并且,连接部317d与连接部 317c通过通孔35¾连接。与第二配线层342同样,可以用低熔点的材料来形成第三配线层 343。因此,与实施方式1同样,作为第三配线层343的材料优选铝、铜、银等低电阻金属,或者以这些低电阻金属为主要成分的合金材料或化合物材料等。

[0163] 然后,与实施方式1同样地形成第三层间绝缘膜353。第三层间绝缘膜353与实施方式1的第三层间绝缘膜153同样是具有平坦化作用的平坦化膜。然后,通过光刻工序在第三层间绝缘膜353中形成通孔355c。由此,连接部317d的一部分成为露出状态。此时, 通孔355c不与接触孔35¾重叠。

[0164] 最后,与实施方式1同样地形成像素电极316。由此,像素电极316与连接部317d 通过接触孔355c连接。

[0165] 根据本实施方式的显示装置用基板3,数据配线315位于第三配线层343,因此与实施方式1同样,能够提高配线设计的自由度。[0166] 另外,数据配线315位于第三配线层;343,保持电容配线321位于第一配线层;341, 栅极配线318位于第二配线层342,因此与实施方式1同样,可以抑制信号电压写入不足导致的显示不良的产生,并且可以减少驱动显示面板时的功耗。

[0167] 另外,第二层间绝缘膜352的膜厚大于第一层间绝缘膜351的膜厚,因此与实施方式1同样,能够实现显示装置的进一步低功耗化和高速驱动。

[0168] 另外,栅极配线318位于第二配线层342,因此可以使用耐热性较低的材料作为栅极配线318的材料。因此,栅极配线318可以使用低熔点且低电阻的金属(例如,铝、铜、银等)或这些金属的合金(例如,铝合金、铜合金等)。

[0169] 这样,作为栅极配线318的材料,可以使用比第一配线层341的电阻更低的材料。 即,与由高熔点金属形成的以往的栅极配线相比,可以减小栅极配线318的电阻。因此,可以通过栅极配线318的细线化来提高开口率,并且能够抑制由栅极配线318的电阻导致栅极信号发生延迟的情况。另外,能够通过栅极配线318的低电阻化来实现画面尺寸的大型化。

[0170] 另外,在俯视基板310的主面时,晶体管313a、31!3b与数据配线315重叠,因此可以提高像素开口率。更具体地说,在图12所示的以往的显示装置用基板11中,像素开口率为40%左右,但是,根据本实施方式的显示装置用基板3,像素开口率可以提高到50%左

右ο

[0171] 另外,由第一配线层341形成并分离设置的栅极电极319a、319b通过由第二配线层342形成的连接部317b连接。另外,在俯视基板310的主面时,连接部317b与数据配线 315重叠,因此可以减少栅极电极319a、319b的设置空间。由此,可以进一步提高像素开口率。

[0172] 此外,如图5所示,在由第二配线层形成数据配线的以往的显示装置用基板中,在将2个晶体管1313a、1313b设置在由第二配线层形成的数据配线1315的正下方的情况下, 栅极电极1319a、1319b通过第一配线层形成为一体,需要设置用于连接栅极电极1319a、 1319b的栅极电极连接部16沈。因此,这种以往的显示装置用基板从像素开口率的观点来看是不利的。此外,栅极电极1319a,1319b与栅极配线1318形成为一体并由此连接。

[0173] 另外,第二层间绝缘膜352包含平坦化膜,因此与实施方式1同样,可以抑制在位于第三配线层343的数据配线315、连接部317d中发生配线宽度(配线的大小)改变和短路的情况。

[0174] 另外,第三层间绝缘膜353包括平坦化膜,因此与实施方式1同样,可以抑制在像素电极316发生的断线、图案化不良、短路等问题。另外,在将本实施方式的显示装置用基板3应用于液晶显示装置中的时候,可以抑制在像素电极316的高低差异处的液晶分子的取向混乱导致的显示质量的下降。

[0175] 另一方面,不使第一层间绝缘膜351为平坦化膜,由此,与实施方式1同样,可以使用无机绝缘膜作为第一层间绝缘膜351的材料。

[0176] 另外,在俯视基板310的主面时,作为相邻的第一层间绝缘膜351和第二层间绝缘膜352的连接孔的第一接触孔35½和通孔35¾的配置位置不同。因此,与实施方式1同样,可以抑制在数据配线315中发生断线和图案化不良的情况。

[0177] 另外,在俯视基板310的主面时,作为相邻的第一层间绝缘膜351和第二层间绝缘膜352的连接孔的接触孔354b与通孔35¾的配置位置不同。因此,与实施方式1同样,可以抑制在连接部317d中发生断线和图案化不良的情况。

[0178] 并且,在俯视基板310的主面时,作为相邻的第二层间绝缘膜352和第三层间绝缘膜353的连接孔的通孔35¾与通孔355c的配置位置不同。因此,与实施方式1同样,可以抑制在像素电极316中发生断线和图案化不良的情况。

[0179] 此外,如图6所示,本实施方式的显示装置用基板3也可以具备由第一配线层341 形成的栅极配线318a和由第二配线层342形成的栅极配线31汕。此时,栅极配线318a的一部分发挥栅极配线319a的功能,并且栅极配线319a和栅极配线318a通过第一配线层 341形成为一体。另外,栅极配线318a和栅极配线318b通过接触孔35½进行接触并由此连接。这样,使栅极配线318a、318b成为二层结构,由此即使分别存在断线部分,只要其断线部分的位置不重叠,作为栅极配线318a、318b整体就不会成为断线状态。因此,可以抑制由栅极配线318a、318b的断线导致的缺陷的产生。

[0180] 实施方式4

[0181] 图7是表示实施方式4的显示装置用基板的示意图,(a)是平面图,(b)是(a)中的X4-W线的截面图。

[0182] 实施方式4的显示装置用基板4是液晶显示装置用基板,具有矩阵状排列的像素。 更具体地说,如图7所示,显示装置用基板4在基板410的一方主面侧具备:基底层411、像素开关用晶体管413a、413b、多个栅极配线418、多个保持电容配线421、像素数据保持电容元件420、多个数据配线41fe、415b、连接部417a、417b、具有接触孔45½、妨4b的第一层间绝缘膜451、具有通孔455a、45^的第二层间绝缘膜452、具有通孔455c的第三层间绝缘膜 453以及像素电极416。这样,显示装置用基板4是有源矩阵基板。

[0183] 另外,显示装置用基板4在基板410的一方主面侧具有将基底层411、半导体层 430、具有接触孔45½、妨4b的栅极绝缘膜412、第一配线层441、第一层间绝缘膜451、第二配线层442、第二层间绝缘膜452、第三配线层443、第三层间绝缘膜453以及像素电极416 从基板410侧起按该顺序层叠的结构。这样,接触孔45^、454b是贯通第一层间绝缘膜451 和栅极绝缘膜412两者的连接孔。半导体层430具有沟道区域431a、431b、低浓度杂质区域 432a、432b、432c、432d 以及高浓度杂质区域 433a、433b、433c。

[0184] 相互平行设置的多个栅极配线418和多个保持电容配线421与多个数据配线 415a,415b正交配置。即,多个栅极配线418和多个保持电容配线421与多个数据配线 415a,415b格状设置。另外,由相邻的保持电容配线421和相邻的数据配线415划分的区域成为一个像素区域。

[0185] 晶体管413a与实施方式1的晶体管113a同样是具有LDD结构的顶栅型的TFT, 由沟道区域431a、发挥LDD区域的功能的低浓度杂质区域43h、432b、发挥源极、漏极区域的功能的高浓度杂质区域433a、433b、栅极绝缘膜412以及栅极电极419a构成。另外,晶体管41¾也与实施方式1的晶体管11¾同样是具有LDD结构的顶栅型的TFT,由沟道区域431b、发挥LDD区域的功能的低浓度杂质区域432c、432d、发挥源极、漏极区域的功能的高浓度杂质区域43!3b、433C、栅极绝缘膜412以及栅极电极419b构成。并且,晶体管413a、 41¾由高浓度杂质区域43¾ (相互的源极、漏极区域)串联连接。由此,能够有效地抑制从像素电极416发生漏电流。[0186] 栅极电极419a、419b由第一配线层441形成。另外,栅极电极419b连接到由第一配线层441形成的栅极配线418,栅极配线418的一部分发挥栅极电极419a的功能。这样,栅极电极419a、419b和栅极配线418通过第一配线层441形成为一体。此外,栅极电极 419a,419b在沟道长度方向上的宽度是2〜5μπι左右(优选3〜4 μ m)。另一方面,栅极配线418的宽度是5〜15 μ m左右(优选6〜10 μ m)。

[0187] 连接部417a由第二配线层442形成为岛状,与高浓度杂质区域433c重叠。另外, 连接部417b也由第三配线层443形成为岛状,与高浓度杂质区域433c重叠。

[0188] 数据配线41¾由第三配线层443形成。另一方面,数据配线41¾与数据配线41¾ 重叠,由第二配线层442形成。并且,数据配线41¾和数据配线41¾通过通孔45¾进行接触并由此连接。这样,本实施方式的显示装置用基板4是具有将多层的层间绝缘膜和三层以上的配线层交替层叠在基板的一方主面侧而成的结构的显示装置用基板,显示装置用基板4具有第一数据配线和第二数据配线,其中,所述第一数据配线位于作为从基板侧起第三个配线层的第三配线层,所述第二数据配线位于在层叠方向上与第三配线层相邻的配线层、即作为从基板侧起第二个配线层的第二配线层或作为从基板侧起第四个配线层的第四配线层(优选第二配线层),并且与第一数据配线连接。另外,数据配线41¾与发挥晶体管 413a的源极、漏极区域的功能的高浓度杂质区域433a通过接触孔45½进行接触并由此连接。此外,接触孔45½和通孔45¾不重叠配置。另外,数据配线41¾的宽度是5〜15 μ m 左右(优选3〜4μπι),数据配线415b的宽度是5〜15 μ m左右(优选6〜10 μ m)。

[0189] 与实施方式1同样,像素电极416通过连接部417a和连接部417b与晶体管41¾ 连接。此外,接触孔454b和通孔455c重叠配置,另一方面,接触孔454b和通孔455c不与通孔45¾重叠配置。另外,像素电极416与由相邻的保持电容配线421和相邻的数据配线 415划分的像素区域对应设置。

[0190] 像素数据保持电容元件420与实施方式2同样,由保持电容下层电极422、栅极绝缘膜412以及保持电容配线421(保持电容上层电极423)构成。另外,保持电容下层电极 422由半导体层430形成,并且与发挥晶体管41¾的源极、漏极区域的功能的高浓度杂质区域433c连接。

[0191] 下面说明显示装置用基板4的制造方法。

[0192] 首先,准备与实施方式1的基板110相同的基板410。然后,与实施方式1同样地形成基底层411,形成岛状的半导体层430并且形成栅极绝缘膜412。

[0193] 然后,为了抑制晶体管413a、41!3b的阈值电压,与实施方式同样,对整个半导体层 430掺杂硼(B)等杂质元素。

[0194] 然后,在用抗蚀剂遮掩成为保持电容下层电极422的区域以外的半导体层430的状态下,与实施方式1同样,对成为保持电容下层电极422的区域的半导体层430掺杂磷 (P)等杂质元素。由此形成构成保持电容下层电极422的低浓度杂质区域。然后,除去抗蚀剂。

[0195] 然后,与实施方式1同样地形成第一配线层441。由此形成栅极电极419a、419b、 栅极配线418以及保持电容配线421 (保持电容上层电极423)。

[0196] 然后,与实施方式1同样,将第一配线层441用作掩模,在半导体层430中自对准地掺杂(低浓度掺杂)磷(P)等杂质。然后,在用抗蚀剂遮掩成为晶体管413a、41!3b的LDD区域的区域的半导体层430的状态下,与实施方式1同样,在半导体层430中掺杂(高浓度掺杂)磷(P)等杂质。由此,形成发挥LDD区域的功能的低浓度杂质区域43h、432b、432c、 432d。另外,形成发挥源极、漏极区域的功能的高浓度杂质区域433a、433b,并且形成发挥源极、漏极区域或者保持电容下层电极422的功能的高浓度杂质区域433c。然后,除去抗蚀剂。

[0197] 然后,与实施方式1同样,形成第一层间绝缘膜451并进行半导体层430的氢化和活化。与实施方式1的第一层间绝缘膜151同样,第一层间绝缘膜451优选从第一配线层 441侧层叠含有氢的氮化硅(SiN:H)膜和SiO2膜而成的层叠膜。然后,通过光刻工序在第一层间绝缘膜451和栅极绝缘膜412中形成接触孔45½、妨4b。由此,晶体管413a、4i;3b的源极、漏极区域的一部分成为露出状态。

[0198] 然后,与实施方式1同样地形成第二配线层442。由此形成数据配线41¾和连接部417a。另外,数据配线41¾与晶体管413a的源极、漏极区域通过接触孔45½连接,并且,连接部417a与晶体管41¾的源极、漏极区域通过接触孔454b连接。其后,不需要特意进行加热处理,因此可以使用低熔点的材料来形成第二配线层442。因此,与实施方式1同样,第二配线层442的材料优选铝、铜、银等低电阻金属,或是以这些低电阻金属为主要成分的合金材料或化合物材料等。

[0199] 然后,与实施方式1同样,形成第二层间绝缘膜452。第二层间绝缘膜452是具有与实施方式1的第二层间绝缘膜152同样的平坦化作用的平坦化膜。另外,第二层间绝缘膜452的膜厚设为比第一层间绝缘膜451的膜厚更厚。其后,通过光刻工序在第二层间绝缘膜452中形成通孔45fe、455b。由此,数据配线41¾的一部分和连接部417a的一部分成为露出状态。这时,通孔45¾不与接触孔45½重叠,并且通孔45¾不与接触孔454b重叠。

[0200] 然后,与实施方式1同样地形成第三配线层443。由此形成数据配线41¾和连接部417b。另外,数据配线41¾与数据配线415b通过通孔45¾连接,并且,连接部417b与连接部417a通过通孔45¾连接。与第二配线层442同样,可以使用低熔点的材料形成第三配线层443。因此,与实施方式1同样,第三配线层443的材料优选铝、铜、银等低电阻金属,或是以这些低电阻金属为主要成分的合金材料或化合物材料等。

[0201] 然后,与实施方式1同样地形成第三层间绝缘膜453。第三层间绝缘膜453,是具有与实施方式1的第三层间绝缘膜153同样的平坦化作用的平坦化膜。其后,通过光刻工序在第三层间绝缘膜453中形成通孔455c。由此,连接部417b的一部分成为露出状态。此时,通孔455c不与通孔455b重叠,并且与接触孔454b重叠。

[0202] 最后,与实施方式1同样地形成像素电极416。由此,像素电极416与连接部417b 通过通孔455c连接。

[0203] 本实施方式的显示装置用基板4具有二层结构的数据配线41fe、415b,因此即使各自出现了断线部分,只要断线部分的位置不重叠,作为数据配线415a、4Mb整体就不会成为断线状态。因此,可以抑制因数据配线415a、4Mb的断线导致的缺陷的发生。

[0204] 另外,第二层间绝缘膜452包含平坦化膜,因此与实施方式1同样,能够抑制在位于第三配线层443的数据配线415a、连接部417b中发生配线宽度(配线的尺寸)变化、短路的情况。[0205] 另外,第三层间绝缘膜453包含平坦化膜,因此与实施方式1同样,能够抑制在像素电极416中发生断线、图案化不良、短路等问题。另外,在将本实施方式的显示装置用基板4应用于液晶显示装置的情况下,可以抑制由像素电极416的高低差异处的液晶分子的取向混乱导致的显示质量下降的情况。

[0206] 另一方面,不使第一层间绝缘膜451为平坦化膜,由此,与实施方式1同样,第一层间绝缘膜451的材料可以使用无机绝缘膜。

[0207] 另外,在俯视基板410的主面时,作为相邻的第一层间绝缘膜451和第二层间绝缘膜452的连接孔的第一接触孔45½与通孔45¾的配置位置不同。因此,与实施方式1同样,可以抑制在数据配线41¾中发生断线和图案化不良的情况。

[0208] 另外,在俯视基板410的主面时,作为相邻的第一层间绝缘膜451和第二层间绝缘膜452的连接孔的接触孔454b和通孔45¾的配置位置不同。因此,与实施方式1同样,可以抑制在连接部417b中发生断线和图案化不良的情况。

[0209] 并且,在俯视基板410的主面时,作为相邻的第二层间绝缘膜452和第三层间绝缘膜453的连接孔的通孔45¾和通孔455c的配置位置不同。因此,与实施方式1同样,可以抑制在像素电极416中发生断线和图案化不良的情况。

[0210] 并且,在俯视基板410的主面时,作为隔着第二层间绝缘膜452层叠的第一层间绝缘膜451和第三层间绝缘膜453的连接孔的接触孔454b和通孔455c的配置位置重叠。因此,如上所述,可以抑制发生断线和图案化不良,并且可以使连接孔和配线图案的配置面积最小化。

[0211] 实施方式5

[0212] 图8是表示实施方式5的显示装置用基板的示意图,(a)是平面图,(b)是(a)中的)(5-¾线的截面图。

[0213] 实施方式5的显示装置用基板5是液晶显示装置用基板,具有矩阵状排列的像素。 更具体地说,如图8所示,显示装置用基板5在基板510的一方主面侧具备基底层511、像素开关用晶体管513a、513b、多个栅极配线518、多个保持电容配线521、像素数据保持电容元件520、多个数据配线515、连接部517a、517b、517c、517d、517e,具有接触孔55^、554b的第一层间绝缘膜551、具有通孔55fe、555c的第二层间绝缘膜552、具有通孔55^、555d的第三层间绝缘膜553、具有通孔55¾的第四层间绝缘膜554以及像素电极516。这样,显示装置用基板5是有源矩阵基板。

[0214] 另外,显示装置用基板5在基板510的一方主面侧具有将基底层511、半导体层 530、具有接触孔55^、5Mb的栅极绝缘膜512、第一配线层Ml、第一层间绝缘膜551、第二配线层M2、第二层间绝缘膜552、第三配线层M3、第三层间绝缘膜553、第四配线层M4、第四层间绝缘膜阳4以及像素电极516从基板510侧起按该顺序层叠的结构。这样,接触孔 554a,554b是贯通第一层间绝缘膜551和栅极绝缘膜512两者的连接孔。半导体层530具有沟道区域531a、531b、低浓度杂质区域53^i、532b、532c、532d以及高浓度杂质区域533a、 533b、533c。

[0215] 相互平行设置的多个栅极配线518和多个保持电容配线521与多个数据配线515 正交设置。即,多个栅极配线518和多个保持电容配线521与多个数据配线515格状设置。 另外,由相邻的保持电容配线521和相邻的数据配线515划分的区域成为一个像素区域。[0216] 晶体管513a与实施方式1的晶体管113a同样是具有LDD结构的顶栅型的TFT,由沟道区域531a、发挥LDD区域的功能的低浓度杂质区域53h、532b、发挥源极、漏极区域的功能的高浓度杂质区域533a、533b、栅极绝缘膜512以及栅极电极519a构成。另外,晶体管51¾也与实施方式1的晶体管11¾同样具有LDD结构,由沟道区域531b、发挥LDD区域的功能的低浓度杂质区域532c、532d、发挥源极、漏极区域的功能的高浓度杂质区域53北、 533c、栅极绝缘膜512以及栅极电极519b构成。并且,晶体管513a、5i;3b通过高浓度杂质区域53¾ (相互的源极、漏极区域)串联连接。由此能够有效地抑制从像素电极516产生的漏电流。

[0217] 栅极电极519a、519b由第一配线层541形成。另外,栅极电极519b与由第一配线层541形成的栅极配线518相连接,栅极配线518的一部分发挥栅极电极519a的功能。这样,栅极电极519a、519b和栅极配线518通过第一配线层541形成一体。此外,栅极电极 519a,519b在沟道长度方向上的宽度是2〜5μπι左右(优选3〜4 μ m)。另一方面,栅极配线518的宽度是5〜15 μ m左右(优选6〜10 μ m)。

[0218] 连接部517a通过第二配线层542形成为岛状,与高浓度杂质区域533a重叠。另外,连接部517c也通过第三配线层543形成为岛状,与高浓度杂质区域533a重叠。此外, 连接部517b通过第二配线层542形成为岛状,与高浓度杂质区域533c重叠。另外,连接部 517d也通过第三配线层543形成为岛状,与高浓度杂质区域533c重叠。并且,连接部517e 也通过第四配线层544形成为岛状,与高浓度杂质区域533c重叠。

[0219] 数据配线515由第四配线层544形成。另外,数据配线515通过连接部517a、517c 连接到晶体管513a。数据配线515和连接部517c通过通孔55¾接触并由此连接,另外,连接部517c和连接部517a通过通孔55¾接触并由此连接,并且,连接部517a和发挥晶体管 513a的源极、漏极区域的功能的高浓度杂质区域533a通过通孔55½接触并由此连接。此外,接触孔55½和通孔55¾重叠配置,另一方面接触孔55½和通孔55¾不与通孔55¾ 重叠配置。另外,数据配线615的宽度是5〜15 μ m左右(优选3〜4 μ m)。

[0220] 像素电极516通过连接部517b、517d、517e连接到晶体管513b。像素电极516和连接部517e通过通孔55¾接触并由此连接,另外,连接部517e和连接部517d通过通孔 555d接触并由此连接,并且,连接部517d和连接部517b通过通孔555c接触并由此连接, 并且,连接部517b和发挥晶体管51¾的源极、漏极区域的功能的高浓度杂质区域533c通过接触孔554b接触并由此连接。此外,接触孔554b和通孔555d重叠配置,通孔555c和通孔555e重叠配置,接触孔554b和通孔555d不与通孔555c和通孔555e重叠配置。另外, 与由相邻的保持电容配线521和相邻的数据配线515划分的像素区域对应地设置像素电极 516。

[0221] 像素数据保持电容元件520与实施方式2同样,由保持电容下层电极522、栅极绝缘膜512以及保持电容配线521(保持电容上层电极52¾构成。另外,保持电容下层电极 522由半导体层530形成,并且连接到发挥晶体管51¾的源极、漏极区域的功能的高浓度杂质区域533c。

[0222] 下面说明显示装置用基板5的制造方法。

[0223] 首先,准备与实施方式1的基板110同样的基板510。然后,与实施方式1同样,形成基底层511,形成岛状半导体层530并形成栅极绝缘膜512。[0224] 然后,为了控制晶体管513a、5i;3b的阈值电压,与实施方式同样地对整个半导体层530掺杂硼(B)等杂质元素。

[0225] 然后,与实施方式1同样,在用抗蚀剂遮掩成为保持电容下层电极522的区域以外的半导体层530状态下,对成为保持电容下层电极522的区域的半导体层530掺杂磷(P)等杂质元素。由此形成构成保持电容下层电极522的低浓度杂质区域。其后,除去抗蚀剂。

[0226] 然后,与实施方式1同样地形成第一配线层Ml。由此形成栅极电极519a、519b, 栅极配线518和保持电容配线521 (保持电容上层电极523)。

[0227] 然后,与实施方式1同样,将第一配线层541作为掩模对半导体层530自对准地掺杂磷(P)等杂质(低浓度掺杂)。然后,在用抗蚀剂遮掩成为晶体管513a、5i;3b的LDD区域的半导体层530的状态下,与实施方式1同样地对半导体层530掺杂磷(P)等杂质(高浓度掺杂)。由此,形成发挥LDD区域的功能的低浓度杂质区域53h、532b、532c、532d。另外,形成发挥源极、漏极区域的功能的高浓度杂质区域533a,533b,并且形成发挥源极、漏极区域或者保持电容下层电极522的功能的高浓度杂质区域533c。然后,除去抗蚀剂。

[0228] 然后,与实施方式1同样,形成第一层间绝缘膜551,进行半导体层530的氢化和活化。与实施方式1的第一层间绝缘膜151同样,第一层间绝缘膜551优选从第一配线层 541侧层叠含有氢的氮化硅(SiN:H)膜和SiO膜而成的层叠膜。然后,通过光刻工序在第一层间绝缘膜551和栅极绝缘膜512中形成接触孔55^、5Mb。由此,晶体管513a、5i;3b的源极、漏极区域的一部分成为露出状态。

[0229] 然后,与实施方式1同样地形成第二配线层M2。由此形成连接部517a、517b。另外,连接部517a与晶体管513a的源极、漏极区域通过接触孔55½连接。并且,连接部517b 和晶体管51¾的源极、漏极区域通过接触孔554b连接。然后不需要特意进行加热处理,因此可以使用低熔点的材料形成第二配线层M2。因此,与实施方式1同样,第二配线层542 的材料优选铝、铜、银等低电阻金属、或是以这些低电阻金属为主要成分的合金材料或化合物材料等。

[0230] 然后,与实施方式1同样,形成膜厚1. 0〜3. 0 μ m(优选1. 5〜2. 0 μ m)的第二层间绝缘膜阳2。第二层间绝缘膜552是与实施方式1的第二层间绝缘膜152同样具有平坦化作用的平坦化膜。另外,第二层间绝缘膜阳2的膜厚设定为比第一层间绝缘膜551的膜厚更厚。之后,通过光刻工序在第二层间绝缘膜552中形成通孔55fe、555c。由此,连接部 517a、517b的一部分成为露出状态。此时,通孔55¾不与接触孔55½重叠,并且通孔555c 不与接触孔554b重叠。

[0231] 然后,与实施方式1同样地形成第三配线层M3。由此形成连接部517c、517d。另外,连接部517c与连接部517a通过通孔55¾连接,并且,连接部517d与连接部517b通过通孔555c连接。与第二配线层M2同样,可以使用低熔点的材料形成第三配线层M3。因此,与实施方式1同样,第三配线层M3的材料优选铝、铜、银等低电阻金属、或者是以这些低电阻金属为主要成分的合金材料或化合物材料等。

[0232] 然后,与实施方式1同样,形成膜厚1. 0〜3. 0 μ m(优选1. 5〜2. 0 μ m)的第三层间绝缘膜阳3。第三层间绝缘膜553是具有与实施方式1的第三层间绝缘膜153同样的平坦化作用的平坦化膜。另外,第三层间绝缘膜阳3的膜厚设定为比第一层间绝缘膜551的膜厚更厚。之后,通过光刻工序在第三层间绝缘膜553中形成通孔55恥、555(1。由此,连接部517c、517d的一部分成为露出状态。这时,通孔55¾不与通孔55¾重叠,并且与接触孔 55½重叠。另外,通孔555d不与通孔555c重叠,并且与接触孔554b重叠。

[0233] 然后,通过溅射法形成膜厚400〜IOOOnm (优选600〜SOOnm)的导电膜之后,通过光刻工序将导电膜图案化为所需要的形状从而形成第四配线层M4。由此形成数据配线 515和连接部517e。另外,数据配线515与连接部517c通过通孔55¾连接,并且,连接部 517e与连接部517d通过通孔555d连接。与第二配线层M2同样,可以使用低熔点的材料形成第四配线层M4。因此,第四配线层M4的材料优选铝、铜、银等低电阻金属、或者是以这些低电阻金属为主要成分的合金材料或化合物材料等。此外,第四配线层544也可以是将用这些材料形成的导电膜层叠而成的结构。

[0234] 然后,形成膜厚1.0〜3.0μπι(优选1.5〜2.0μπι)的第四层间绝缘膜554。通过旋涂法等涂布绝缘层材料之后,通过适度地烧结来形成第四层间绝缘膜554。因此,与实施方式1的第二层间绝缘膜152、第三层间绝缘膜153等同样,第四配线层554的材料优选树脂材料、旋涂玻璃材料(S0G材料)等。由此,可以使第四层间绝缘膜Μ4的表面平坦化。 这样,第四层间绝缘膜阳4是具有平坦化作用的平坦化膜。另外,与实施方式1的第二层间绝缘膜152、第三层间绝缘膜153等同样,从容易形成连接孔(具体地说是通孔55¾)的观点来说,优选树脂材料和SOG材料具有感光性。此外,第四层间绝缘膜5M也可以是将用树脂材料和/或SOG材料形成的多个绝缘膜层叠而成的结构。另外,与实施方式1的第二层间绝缘膜152、第三层间绝缘膜153等同样,第四层间绝缘膜554也可以是将用树脂材料和 SOG材料中的至少一方形成的绝缘膜(平坦化膜)和通过CVD法、溅射法等形成的绝缘膜 (例如无机绝缘膜)层叠而成的结构。并且,优选第四层间绝缘膜5M的表面实质上是平坦的,但是与实施方式1的第二层间绝缘膜152、第三层间绝缘膜153等同样,也可以具有高度 500nm(优选200nm)以下的高低差异,在这种情况下,优选台阶部的曲率半径大于高低差异的高度。之后,通过光刻工序在第四层间绝缘膜554中形成通孔55k。由此,连接部517e 的一部分成为露出状态。这时,通孔55¾不与接触孔554b和通孔555d重叠,并且与通孔 555c重叠。

[0235] 最后,与实施方式1同样地形成像素电极516。由此,像素电极516和连接部517e 通过通孔55¾连接。

[0236] 根据本实施方式的显示装置用基板5,数据配线515位于第四配线层M4,因此第一配线层Ml、第二配线层542和第三配线层543可以用作构成栅极配线518、保持电容配线521、像素数据保持电容元件520的电极。因此,与实施方式1相比,可以进一步提高配线设计的自由度。

[0237] 另外,数据配线515位于第四配线层M4,栅极配线518和保持电容配线521位于第一配线层M1,因此与实施方式1相比,数据配线515与栅极配线518和保持电容配线521 之间可以更容易地隔开间隔。因此,与实施方式1相比,也能进一步减少在数据配线515中寄生的电容,进一步缩短对像素写入数据的时间。其结果是,可以进一步抑制信号电压写入不足导致的显示不良的产生,并且可以进一步减少驱动显示面板时的功耗。

[0238] 另外,第二层间绝缘膜552和第三层间绝缘膜553的膜厚大于第一层间绝缘膜551 的膜厚,因此可以更有效地减少在数据配线515中寄生的电容。因此,能实现显示装置的进一步低功耗化和高速驱动。[0239] 另外,第二层间绝缘膜552包含平坦化膜,因此与实施方式1同样,可以抑制在位于第三配线层M3的连接部517c、连接部517d中发生配线宽度(配线的尺寸)变化、短路的情况。

[0240] 另外,第三层间绝缘膜553包含平坦化膜,因此与实施方式1同样,可以抑制在位于第四配线层544的数据配线515、连接部517e中发生配线宽度(配线的尺寸)变化、短路的情况。

[0241] 另外,第四层间绝缘膜M4包含平坦化膜,因此与实施方式1同样,可以有效地抑制在像素电极516中产生高低差异。所以,可以抑制在像素电极516中发生断线、图案化不良、短路等缺陷的情况。另外,在将本实施方式的显示装置用基板5应用于液晶显示装置的情况下,能够抑制由像素电极516的高低差异处的液晶分子的取向混乱导致的显示质量的下降。

[0242] 另一方面,不使第一层间绝缘膜551为平坦化膜,由此,与实施方式1同样,第一层间绝缘膜阳1的材料可以使用无机绝缘膜。

[0243] 另外,在俯视基板510的主面时,作为相邻的第一层间绝缘膜551和第二层间绝缘膜552的连接孔的第一接触孔55½与通孔55¾的配置位置不同。因此,与实施方式1同样,可以抑制在数据配线517c中发生断线和图案化不良的情况。

[0244] 另外,在俯视基板510的主面时,作为相邻的第一层间绝缘膜551和第二层间绝缘膜552的连接孔的接触孔554b与通孔55¾的配置位置不同。因此,与实施方式1同样,可以抑制在连接部517d中发生断线和图案化不良的情况。

[0245] 另外,在俯视基板510的主面时,作为相邻的第二层间绝缘膜552和第三层间绝缘膜553的连接孔的通孔55¾和通孔55¾的配置位置不同。因此,与实施方式1同样,可以抑制在数据配线515中发生断线和图案化不良的情况。

[0246] 另外,在俯视基板510的主面时,作为相邻的第二层间绝缘膜552和第三层间绝缘膜553的连接孔的通孔555c和通孔555d的配置位置不同。因此,与实施方式1同样,可以抑制在数据配线517e中发生断线和图案化不良的情况。

[0247] 另外,在俯视基板510的主面时,作为相邻的第三层间绝缘膜553和第四层间绝缘膜554的连接孔的通孔555d和通孔55¾的配置位置不同。因此,与实施方式1同样,可以抑制在数据配线516中发生断线和图案化不良的情况。

[0248] 并且,在俯视基板510的主面时,作为隔着第二层间绝缘膜552层叠的第一层间绝缘膜551和第三层间绝缘膜553的连接孔的通孔55½与通孔55¾的配置位置重叠。因此,如上所述,可以抑制断线和图案化不良的发生,并且最大限度地减小连接孔和配线图案的配置面积。

[0249] 并且,在俯视基板510的主面时,作为隔着第二层间绝缘膜552层叠的第一层间绝缘膜551和第三层间绝缘膜553的连接孔的通孔554b与通孔555d的配置位置相重叠,并且通孔555c与通孔55¾的配置位置重叠。因此,如上所述,可以抑制断线和图案化不良的发生,并且最大限度地减小连接孔和配线图案的配置面积。

[0250] 实施方式6

[0251] 图9是表示实施方式6的配线基板的示意图,(a)是平面图,(b)是(a)中的)(6-Y6 线的截面图。图10是表示实施方式6的配线基板的截面示意图,是图9的(a)中的X7-Y7线的截面图。

[0252] 实施方式6的配线基板6是液晶显示装置用基板,具有设置在液晶显示装置的外围电路中的倒相电路。因此,配线基板6也是电路基板。更具体地说,如图9和10所示,配线基板6在基板610的一方主面侧具备基底层611、N沟道型的薄膜晶体管(Nch-TFT) 6对1沟道型的薄膜晶体管(Pch-TFT)625、低电压电源配线Vss、高电压电源配线Vdd、输入电压配线 Vin、输出电压配线 V。ut、连接部 617a、617b、617c、具有接触孔 654a,654b,654c,654d,654e, 654f,654g,654h,654i,654j\654k,654U654m 的第一层间绝缘膜 651、具有通孔 655a、655b 的第二层间绝缘膜652、具有通孔655c的第三层间绝缘膜653以及第四层间绝缘膜654。这样,显示装置用基板6具有CMOS晶体管。

[0253] 另外,配线基板6在基板610的一方主面侧具有将基底层611、半导体层630a、 630b、具有接触孔 654a、654b、654c、654d、654e、654f、654g、654h、654i、654j、654k、6541 的栅极绝缘膜612、第一配线层641、第一层间绝缘膜651、第二配线层642、第二层间绝缘膜 652、第三配线层643、第三层间绝缘膜653、第四配线层644以及第四层间绝缘膜6M从基板610侧按该顺序层叠而成的结构。这样,接触孔65^、6Mb、65k、6Md、65^、6Mf、654g、 654h,654i,654j\654k,6541是贯通第一层间绝缘膜651和栅极绝缘膜612两者的连接孔。 半导体层630a具有沟道区域631a、低浓度杂质区域63h、632b以及高浓度杂质区域633a、 63北。半导体层630b具有沟道区域631b和高浓度杂质区域633c、633d。

[0254] Nch-TFT 6¾由沟道区域631a、低浓度杂质区域63^i、632b、高浓度杂质区域 633a、633b、栅极绝缘膜612以及栅极电极619a构成。这样,Nch-TFT 6¾具有GOLD (Gate Overlapped LDD)结构,低浓度杂质区域63h、632b发挥LDD区域的功能,高浓度杂质区域 633a发挥源极区域的功能,高浓度杂质区域63¾发挥漏极区域的功能。另外,Pch-TFT 625 由沟道区域631b、高浓度杂质区域633c、633d、栅极绝缘膜612以及栅极电极619b构成。这样,Pch-TFT 625具有单漏极(single drain)结构,高浓度杂质区域633d发挥源极区域的功能,高浓度杂质区域633c发挥漏极区域的功能。另外,Nch-TFT 624和Pch-TFT 625是顶栅型(平面型)的薄膜晶体管(TFT)。

[0255] 栅极电极619a、619b由第一配线层641形成。另外,栅极电极619a、619b通过由第一配线层641形成的栅极电极连接部6¾相连接。栅极电极连接部6¾是用于连接栅极电极619a和栅极电极619b的连接部。这样,栅极电极619a、619b和栅极电极连接部6¾ 通过第一配线层641形成为一体。此外,栅极电极619a,619b在沟道长度方向上的宽度是 1〜IOym左右。另外,栅极电极连接部626的宽度也是1〜IOym左右。

[0256] 连接部617a通过第二配线层642形成为岛状,覆盖高浓度杂质区域63;3b、633c。 另外,连接部617b通过第二配线层642形成为岛状,与栅极电极连接部6¾重叠。并且,连接部617c也通过第三配线层643形成为岛状,与栅极电极连接部6¾重叠。

[0257] 输入电压配线Vin由第四配线层644形成。另外,输入电压配线Vin通过连接部 617b,617c连接到栅极电极619a、619b和栅极电极连接部626。输入电压配线Vin与连接部617c通过通孔655c接触并由此连接,另外,连接部617c与连接部617b通过通孔65¾ 接触并由此连接,并且,连接部617b与栅极电极连接部6¾通过接触孔65細接触并由此连接。此外,接触孔65½!和通孔655c重叠配置,另一方面,接触孔65½!和通孔655c不与通孔655b重叠配置。另外,输入电压配线Vin的宽度是1〜ΙΟμπι左右(优选2〜4μπι)。[0258] 低电压电源配线Vss由第二配线层642形成。另外,低电压电源配线Vss与Nch-TFT 6¾的源极区域(高浓度杂质区域633a)通过接触孔65^、6Mb、65k接触并由此连接。此夕卜,低电压电源配线Vss的宽度是5〜20μπι左右(优选8〜ΙΟμπι)。

[0259] 高电压电源配线Vdd由第二配线层642形成。另外,高电压电源配线Vdd与Pch-TFT 625的源极区域(高浓度杂质区域633d)通过接触孔654j、6Mk、6541接触并由此连接。此夕卜,高电压电源配线Vdd的宽度是5〜20 μ m左右(优选8〜IOym)。

[0260] 输出电压配线V。ut由第三配线层643形成。另外,输出电压配线V。ut通过连接部 617a与Nch-TFT 624的漏极区域(高浓度杂质区域633b)和Pch-TFT 625的漏极区域(高浓度杂质区域633c)连接。输出电压配线V-和连接部617a通过通孔65¾接触并由此连接,另外,Nch-TFT 624的漏极区域与连接部617a通过接触孔654d、6Me、654f接触并由此连接,并且,Pch-TFT 625的漏极区域与连接部617a通过接触孔654g、6Mh、654i接触并由此连接。这样,Nch-TFT 6M的漏极区域(高浓度杂质区域633b)与Pch-TFT 625的漏极区域(高浓度杂质区域633c)通过连接部617a连接。此外,通孔65¾不与接触孔654d、 654e,654f,654g,654h,654i重叠配置。另外,输出电压配线V。ut的宽度是1〜10 μ m左右 (优选2〜4 μ m)。

[0261] 以下说明配线基板6的制造方法。

[0262] 首先,准备与实施方式1的基板110同样的基板610。然后,与实施方式1同样地形成基底层611。

[0263] 然后,形成膜厚30〜100nm(优选40〜50nm)的岛状的半导体层630a、630b。更详细的说,通过公知的方式(溅射法、LPCVD法、等离子CVD法等)形成具有非晶态结构的非晶态半导体膜之后,通过光刻工序将进行公知的晶化处理(激光晶化法、热晶化法、使用镍等催化剂的热晶化法等)产生的结晶态半导体膜图案化为期望的形状,由此形成半导体层 630a、630b。半导体层630a、630b的材料没有特别限定,但是优选硅、硅锗(SiGe)合金等。

[0264] 然后,与实施方式1同样,形成膜厚30〜100nm(优选50〜70nm)的栅极绝缘膜612之后,为了控制晶体管624、625的阈值电压,通过离子注入法在50kV、5X IO12〜 3X1013cm_2的条件下对整个半导体层630a、630b掺杂硼(B)等杂质元素。另外,使此时半导体层630a、630b中的杂质元素的浓度为5 X IO16〜5 X IO17CnT3左右。

[0265] 然后,在用抗蚀剂遮掩半导体层630a的沟道区域631a和半导体层630b的状态下,通过离子注入法在70kV、IX IO13〜IX IO14CnT2的条件下对半导体层630a掺杂磷(P)等杂质元素(低浓度掺杂)。另外,使此时半导体层630a中的杂质元素的浓度为IXlO17〜 IX IO18CnT3左右。之后,除去抗蚀剂。

[0266] 然后,与实施方式1同样地形成膜厚200〜600nm(优选300〜400nm)的第一配线层641。由此,形成栅极电极619a、619b和栅极电极连接部626。

[0267] 然后,将第一配线层641作为掩模,通过离子注入法在50kV、5X IO15〜1 X IO16cnT2 的条件下自对准地对半导体层630a、630b掺杂磷(P)等杂质元素(低浓度掺杂)。另外,使此时半导体层630a、630b中的杂质元素的浓度为1 X IO19〜1 X 102°cnT3左右。由此,形成发挥源极或漏极区域的功能的高浓度杂质区域633a、633b、633c、633d。另外,在与栅极电极 619a的端部相对的区域形成发挥LDD区域的功能的低浓度杂质区域63h、632b。之后,除去抗蚀剂。[0268] 然后,与实施方式1同样地形成膜厚0. 5〜1. 5 μ m(优选0. 7〜1. 0 μ m)的第一层间绝缘膜651,进行半导体层630a、630b的氢化和活化。与实施方式1的第一层间绝缘膜 151同样,第一层间绝缘膜651优选从第一配线层641侧层叠含有氢的氮化硅(SiN:H)膜和S^2膜而成的层叠膜。之后,通过光刻工序在第一层间绝缘膜651和栅极绝缘膜612中形成接触孔6543、65413、654(;、654(1、6546、654厂6548、65411、654丨、654」、6541^、6541、654111。由此,Nch-TFT6M和Pch-TFT 625的源极区域和漏极区域的一部分以及栅极电极连接部626 的一部分成为露出状态。

[0269] 然后,与实施方式1同样,形成膜厚400〜IOOOnm(优选600〜800nm)的第二层间绝缘膜642。由此,形成低电压电源配线Vss、高电压电源配线Vdd和连接部617a、617b。另外,低电压电源配线Vss与Nch-TFT 6¾的源极区域通过接触孔65^、6Mb、65k连接,另外,高电压电源配线Vdd与Pch-TFT 625的源极区域通过接触孔654j、6Mk、6541连接,并且,连接部617a与Nch-TFT 624和Pch_TFT625的漏极区域通过接触孔654d、6Me、654f、 654g.654h.654i连接,并且,连接部617b与栅极电极连接部6¾通过接触孔65½!连接。之后,不需要特意进行加热处理,因此可以使用低熔点的材料形成第二配线层642。因此,与实施方式1同样,第二配线层642的材料优选铝、铜、银等低电阻金属、或者以这些低电阻金属为主要成分的合金材料或化合物材料等。

[0270] 然后,与实施方式1同样,形成膜厚1.0〜3.0 μ m(优选1.5〜2.0 μ m)的第二层间绝缘膜652。第二层间绝缘膜652与实施方式1的第二层间绝缘膜152同样是具有平坦化作用的平坦化膜。另外,第二层间绝缘膜652的膜厚设定为大于第一层间绝缘膜651 的膜厚。然后,通过光刻工序在第二层间绝缘膜652中形成通孔65fe、655b。由此,连接部 617a,617b的一部分成为露出状态。此时,通孔65¾不与接触孔654d、6Me、654f、6Mg、 654h、654i重叠,另外,通孔655b不与接触孔65½重叠。

[0271] 然后,与实施方式1同样地形成膜厚400〜IOOOnm(优选600〜800nm)的第三配线层643。由此形成输出电压配线V-和连接部617c。另外,输出电压配线V-与连接部 617a通过通孔65¾连接,并且,连接部617c与连接部617b通过通孔655b连接。与第二配线层642同样,可以用低熔点的材料来形成第三配线层643。因此,与实施方式1同样,第二配线层643的材料优选铝、铜、银等低电阻金属、或者以这些低电阻金属为主要成分的合金材料或化合物材料等。

[0272] 然后,与实施方式1同样地形成膜厚1. 0〜3. 0 μ m(优选1. 5〜2. 0 μ m)的第三层间绝缘膜653。第三层间绝缘膜653是具有与实施方式1的第三层间绝缘膜153同样的平坦化作用的平坦化膜。另外,第三层间绝缘膜653的膜厚设定为大于第一层间绝缘膜651 的膜厚。然后,通过光刻工序在第三层间绝缘膜653中形成通孔655c。由此,连接部617c 的一部分成为露出状态。此时,通孔655c不与通孔65¾重叠,并且与接触孔65½!重叠。

[0273] 然后,与实施方式5同样地形成膜厚400〜IOOOnm(优选600〜800nm)的第四配线层644。由此就形成输入电压配线Vin。另外,输入电压配线Vin与连接部617c通过通孔 655c相连接。与第二配线层642同样,可以使用低熔点的材料形成第四配线层644。因此, 与实施方式5同样,第二配线层644的材料优选铝、铜、银等低电阻金属、或者以这些低电阻金属为主要成分的合金材料或化合物材料等。

[0274] 最后,与实施方式5同样地形成膜厚1.0〜3.0 μ m(优选1.5〜2.0 μ m)的第四层间绝缘膜654。第四层间绝缘膜6M与实施方式5的第四层间绝缘膜554同样是具有平坦化作用的平坦化膜。

[0275] 根据本实施方式的配线基板6,在俯视基板610的主面时,作为相邻的第一层间绝缘膜651和第二层间绝缘膜652的连接孔的接触孔654d、6Me、654f、6Mg、654h、654i与通孔65¾的配置位置不同。因此,与实施方式1同样,可以抑制在连接部617a中发生断线和图案化不良的情况。

[0276] 另外,在俯视基板610的主面时,作为相邻的第一层间绝缘膜651和第二层间绝缘膜652的连接孔的接触孔65細与通孔65¾的配置位置不同。因此,与实施方式1同样,可以抑制在连接部617c中发生断线和图案化不良的情况。

[0277] 并且,在俯视基板610的主面时,作为相邻的第二层间绝缘膜652和第三层间绝缘膜653的连接孔的通孔65¾与通孔655c的配置位置不同。因此,与实施方式1同样,可以抑制在输入电压配线Vin中发生断线和图案化不良的情况。

[0278] 并且,在俯视基板610的主面时,作为隔着第二层间绝缘膜652层叠的第一层间绝缘膜651和第三层间绝缘膜653的连接孔的接触孔65½!与通孔655c的配置位置重叠。因此,如上所述,可以在抑制发生断线和图案化不良的同时,最大限度地缩小连接孔和配线图案的配置面积。

[0279] 另外,第二层间绝缘膜652和第三层间绝缘膜653的膜厚大于第一层间绝缘膜 651的膜厚,因此可以更加有效地减少在输入电压配线Vin和输出电压配线V。ut中寄生的电容。因此,能实现显示装置的进一步低功耗化和高速驱动。

[0280] 另外,第二层间绝缘膜652包含平坦化膜,因此与实施方式1同样,可以抑制在位于第三配线层643的输出电压配线V。ut、连接部617c中发生配线宽度(配线的尺寸)变化、 短路的情况。

[0281] 另外,第三层间绝缘膜653包含平坦化膜,因此与实施方式1同样,可以抑制在位于第四配线层644的输入电压配线Vin中发生配线宽度(配线的尺寸)变化、短路的情况。

[0282] 另一方面,不使第一层间绝缘膜651为平坦化膜,由此,与实施方式1同样,第一层间绝缘膜651的材料可以使用无机绝缘膜。

[0283] 另外,栅极电极619a、619b和栅极电极连接部6¾与低电压电源配线Vss和高电压电源配线Vdd与输出电压配线V。ut与输入电压配线Vin分别位于不同的配线层,因此能够提高电路设计的自由度,并且减小配线配置空间。因此能够实现显示装置的框缘区域的小型化。

[0284] 此外,在实施方式6中,连接各电极的各配线层的组合没有特别限定。

[0285] 另外,配线基板6也可以应用于逆变器电路之外,例如也可以是移位寄存器电路、 电平移位电路、锁存电路、电源电路等。

[0286] 以上通过实施方式1〜6详细说明了本发明。也可以对各实施方式进行适当组合, 例如:将实施方式1与实施方式2组合就可以得到图11所示的显示装置用基板7。图11是表示将实施方式1和实施方式2组合而得到的显示装置用基板的平面示意图。即,如图11 所示,显示装置用基板7在基板的一方主面侧具有像素开关用晶体管113a、113b、多个栅极配线218a、218b、多个保持电容配线121、像素数据保持电容元件120、多个数据配线115、连接部117a、117b、117c、具有接触孔IMa、154b、M4c、25k的第一层间绝缘膜151、具有通孔155aU55b的第二层间绝缘膜152以及具有通孔155c的第三层间绝缘膜的153。另外,显示层装置基板7具有实施方式1与实施方式2所具有的全部效果。

[0287] 另外,优选本发明在显示区域(各像素区域)中具备实施方式1〜5所说明的结构,并且在框缘区域(显示区域以外)、即外围电路中具备实施方式6所说明的结构。由此可以实现能够适当发挥实施方式1〜6所具有的效果的显示装置。另外,在这种情况下,一起利用形成显示区域的工序和形成外围电路的工序可以容易地制造这种显示装置。

[0288] 本申请是以2007年4月M日提交申请的日本国专利申请2007_11妨43号为基础,主张基于巴黎公约以及进入国的法规的优先权。该申请的全部内容作为参照被编入本申请°

Claims (10)

1. 一种显示装置用基板,其具有将多层层间绝缘膜和三层以上的配线层交替层叠在基板的一方主面侧的结构,其特征在于:该显示装置用基板具有数据配线,该数据配线位于作为从基板侧起第三个配线层的第三配线层或者位于比该第三配线层更上层的配线层,上述显示装置用基板具有将半导体层、设置在该半导体层上的栅极绝缘膜、设置在该栅极绝缘膜上的第一配线层、设置在该第一配线层上的第一层间绝缘膜、设置在该第一层间绝缘膜上的第二配线层从基板侧起按该顺序层叠的结构,并且在每个像素中具有像素数据保持电容元件,所述像素数据保持电容元件包含由该半导体层形成的保持电容下层电极、该栅极绝缘膜以及位于该第一配线层的保持电容上层电极,该保持电容上层电极在相邻的像素之间通过位于第二配线层的保持电容配线连接,并且被配置于在俯视基板主面时与保持电容下层电极重叠的区域内。
2.根据权利要求1所述的显示装置用基板,其特征在于: 上述显示装置用基板具有栅极配线和保持电容配线,该栅极配线和保持电容配线中的至少一方位于作为离基板侧最近的配线层的第一配线层和作为从基板侧起第二个配线层的第二配线层中的至少一方。
3.根据权利要求2所述的显示装置用基板,其特征在于:在上述显示装置用基板中,设置在第二配线层与第三配线层的层间的第二层间绝缘膜的膜厚大于设置在第一配线层与第二配线层的层间的第一层间绝缘膜的膜厚。
4.根据权利要求1所述的显示装置用基板,其特征在于: 上述显示装置用基板具有栅极配线,该栅极配线的至少一部分位于作为从基板侧起第二个配线层的第二配线层。
5.根据权利要求4所述的显示装置用基板,其特征在于:上述第二配线层的电阻低于作为离基板侧最近的配线层的第一配线层的电阻。
6.根据权利要求1所述的显示装置用基板,其特征在于: 上述显示装置用基板具有串联连接的多个像素开关用晶体管, 在俯视基板主面时,该多个像素开关用晶体管与数据配线重叠。
7.根据权利要求6所述的显示装置用基板,其特征在于:上述多个像素开关用晶体管分别包含栅极电极,所述栅极电极位于作为离基板侧最近的配线层的第一配线层,并且在不同的像素开关用晶体管之间相互分离配置,该栅极电极通过位于作为从基板侧起第二个配线层的第二配线层的连接部进行连接, 在俯视基板主面时,该连接部与数据配线重叠。
8.根据权利要求1所述的显示装置用基板,其特征在于:在上述显示装置用基板中,作为从基板侧起第二个层间绝缘膜的第二层间绝缘膜和比该第二层间绝缘膜更上层的层间绝缘膜中的至少一层包含具有平坦化作用的平坦化膜。
9.根据权利要求8所述的显示装置用基板,其特征在于: 上述平坦化膜用树脂材料和旋涂玻璃材料的至少一方形成。
10. 一种显示装置,其特征在于:包括权利要求1至9中的任一项所述的显示装置用基板。
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