CN114267683A - 一种显示背板及其制备方法、显示装置 - Google Patents

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王珂
郑皓亮
玄明花
刘冬妮
陈昊
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Abstract

本公开实施例提供一种显示背板，包括基底，所述基底上设置有多个像素电路、多个绑定电极，以及多个与所述绑定电极一一对应且连接的绑定连接线；所述多个绑定电极和所述多个绑定连接线分别位于所述基底的两个相对的表面，所述多个像素电路与所述多个绑定连接线位于所述基底的同一侧；所述多个绑定连接线的一端通过开设在所述基底中的第一过孔与所述绑定电极连接；所述多个绑定连接线中至少部分绑定连接线的另一端连接所述像素电路；所述多个绑定电极和所述多个绑定连接线中的至少一者与所述像素电路在所述基底上的正投影不重合。

Description

一种显示背板及其制备方法、显示装置
技术领域
本公开实施例属于显示技术领域，具体涉及一种显示背板及其制备方法、显示装置。
背景技术
近年来，全面屏和无边框拼接显示成为高端移动显示的重要发展方向；为了达到全面屏和无边框拼接显示，需要将基板正面信号与背面信号导通。目前，基板主要包括玻璃基板和聚酰亚胺(PI)基板；为了实现正反面信号导通，通常需要在基板中打孔，由于玻璃基板无法实现柔性显示，因此，PI打孔是全面屏和无边框拼接的较佳实现方法。
发明内容
本公开实施例提供一种显示背板及其制备方法、显示装置。
第一方面，本公开实施例提供一种显示背板，包括基底，所述基底上设置有多个像素电路、多个绑定电极，以及多个与所述绑定电极一一对应且连接的绑定连接线；所述多个绑定电极和所述多个绑定连接线分别位于所述基底的两个相对的表面，所述多个像素电路与所述多个绑定连接线位于所述基底的同一侧；所述多个绑定连接线的一端通过开设在所述基底中的第一过孔与所述绑定电极连接；所述多个绑定连接线中至少部分绑定连接线的另一端连接所述像素电路；
所述多个绑定电极和所述多个绑定连接线中的至少一者与所述像素电路在所述基底上的正投影不重合。
在一些实施例中，还包括设置于所述基底上的多个虚设电路，所述多个绑定电极和所述多个绑定连接线中的至少一者与所述多个虚设电路中的至少一个在所述基底上的正投影部分交叠。
在一些实施例中，所述虚设电路与所述像素电路的电路结构相同。
在一些实施例中，包括多个均匀阵列设置的发光元件，所述多个像素电路与所述发光元件一一对应连接；像素电路阵列中，相邻的n行像素电路组成一个像素电路组；其中，n为整数，2≤n≤5；
相邻两行所述发光元件之间沿所述像素电路排布的列方向的间距为M，所述像素电路组内，任意相邻两行所述像素电路之间的间距S满足：0＜S≤M；
所述绑定电极沿所述像素电路排布的列方向的长度为L，相邻的两个所述像素电路组之间的间距T满足：M＜T≤(2·p+1)·M，其中p＝[L/M]。
在一些实施例中，所述多个虚设电路呈均匀阵列排布，相邻的n行所述虚设电路组成虚设电路组，其中，n为整数，2≤n≤5；
所述虚设电路组内，任意相邻两行所述虚设电路之间的间距G满足：0＜G≤M。
在一些实施例中，所述虚设电路组和与其相邻的所述像素电路组之间的间距H满足：M＜H≤2M；多个所述虚设电路组之间的间距X满足：M＜X≤2M。
在一些实施例中，所述第一过孔在所述基底上的正投影位于所述绑定电极的端部在所述基底上的正投影区域内。
在一些实施例中，所述第一过孔包括多个，多个所述第一过孔分别对应设置于所述绑定电极的两端，且所述第一过孔沿所述绑定电极的长度方向依次排布。
在一些实施例中，所述第一过孔包括N个，N为偶数，N/2个所述第一过孔对应设置在所述绑定电极的一端，另外N/2个所述第一过孔对应设置在所述绑定电极的另一端。
在一些实施例中，所述像素电路位于所述绑定连接线背离所述基底的一侧，且所述像素电路与所述绑定连接线之间还设置有第一绝缘层，所述第一绝缘层中开设有第二过孔，所述像素电路与所述绑定连接线通过所述第二过孔连接。
在一些实施例中，还包括移位寄存器，所述移位寄存器设置于所述绑定连接线背离所述基底的一侧，且所述移位寄存器在所述基底上的正投影至少部分位于为其提供信号的所述绑定电极在所述基底上的正投影内；
所述移位寄存器的一端通过所述绑定连接线与所述绑定电极连接，另一端连接所述像素电路。
在一些实施例中，所述移位寄存器与所述像素电路同层设置，所述移位寄存器位于相邻两列所述像素电路之间的区域；
所述第一绝缘层还延伸至所述移位寄存器与所述绑定连接线之间，所述第一绝缘层中还开设有第三过孔，所述移位寄存器通过所述第三过孔连接所述绑定连接线，以通过所述绑定连接线连接所述绑定电极。
在一些实施例中，还包括数据选择电路，所述数据选择电路在所述基底上的正投影与所述绑定连接线在所述基底上的正投影部分交叠，所述数据选择电路的一端通过所述绑定连接线与所述绑定电极连接，另一端连接数据线；
所述数据线被配置为连接所述像素电路和所述数据选择电路。
在一些实施例中，所述数据选择电路位于所述绑定连接线背离所述基底的一侧，所述数据选择电路与所述像素电路同层设置，所述数据选择电路与所述像素电路和所述移位寄存器相互错开；
所述第一绝缘层还延伸至所述数据选择电路与所述绑定连接线之间，所述第一绝缘层中开设有第四过孔，所述数据选择电路通过所述第四过孔连接所述绑定连接线，以通过所述绑定连接线连接所述绑定电极。
在一些实施例中，所述多个绑定电极沿所述像素电路排布的行方向排布，所述多个绑定电极的长度方向平行于所述像素电路排布的列方向；
所述数据选择电路的形状包括长条状，所述数据选择电路的长度方向平行于所述像素电路排布的行方向。
在一些实施例中，所述数据选择电路包括多个，多个所述数据选择电路相互平行，且沿所述像素电路排布的列方向依次排布。
在一些实施例中，所述像素电路至少包括电连接的电容和薄膜晶体管。
第二方面，本公开实施例还提供一种显示装置，包括上述显示背板。
第三方面，本公开实施例还提供一种显示背板的制备方法，包括在基板上依次制备多个绑定电极、基底及其中的第一过孔、多个绑定连接线和多个像素电路；多个所述绑定电极与多个所述绑定连接线一一对应且连接；所述多个绑定电极和所述多个绑定连接线分别位于所述基底的两个相对的表面，所述多个像素电路与所述多个绑定连接线位于所述基底的同一侧；所述多个绑定连接线的一端通过所述第一过孔与所述绑定电极连接；所述多个绑定连接线中至少部分绑定连接线的另一端连接所述像素电路；
所述多个绑定电极和所述多个绑定连接线中的至少一者与所述像素电路在所述基底上的正投影不重合。
在一些实施例中，还包括将所述基板剥离的步骤。
附图说明
附图用来提供对本公开实施例的进一步理解，并且构成说明书的一部分，与本公开实施例一起用于解释本公开，并不构成对本公开的限制。通过参考附图对详细示例实施例进行描述，以上和其它特征和优点对本领域技术人员将变得更加显而易见，在附图中：
图1为相关技术中显示面板信号线架构示意图；
图2为相关技术中PI打孔无边框基板中信号线架构示意图；
图3为相关技术PI打孔无边框基板中扇出走线与晶体管有源层交叠的示意图；
图4为相关技术PI打孔无边框基板中驱动电路与扇出走线排布示意图；
图5为由图4中的驱动电路与扇出走线排布所导致的显示面板显示亮度不均匀的示意图；
图6为本公开一实施例中显示背板信号线架构的俯视示意图；
图7为传统显示背板中像素电路的排布示意图；
图8为本公开实施例显示背板中像素电路的排布示意图；
图9为本公开实施例中开设在基底中的第一过孔与绑定电极的位置关系示意图；
图10为本公开实施例显示背板中绑定连接线与晶体管有源层交叠的示意图；
图11为本公开实施例中的一种像素电路的结构图；
图12为本公开实施例中的一种移位寄存器的结构图；
图13为本公开实施例中通过两个数据选择电路对连接数据线开断选择的示意图；
图14为本公开另一实施例中显示背板信号线架构的俯视示意图。
其中附图标记为：
1、绑定区；2、绑定布线区；3、显示区；4、移位寄存器；5、绑定电极；6、绑定连接线；7、像素电路；70/70’/70”、像素电路组；8、像素；9、第一过孔；91、侧面；10、数据选择电路；11、信号线；12、虚设电路；120、虚设电路组；13、扇出走线；130、扇出走线区域；100、亮度不均区域；14、驱动电路；15、数据线；16、晶体管；160、第一栅极；161、第二栅极；162、有源层；163、源极；164、漏极；17、基底；171、第一侧；172、第二侧；18、中继线；19、凹部；20、绝缘层；21、附加绝缘层；210、钝化层；211、阻挡层；212、缓冲层；22、第一栅极绝缘层；23、第二栅极绝缘层；24、层间电介质层；25、发光元件；26、第一平坦化层；27、第二平坦化层；28、第二钝化层；29、第一接触焊盘；30、第二接触焊盘；31、基底通孔；32、第三钝化层；33、第五过孔；34、第六过孔。
具体实施方式
为使本领域技术人员更好地理解本公开实施例的技术方案，下面结合附图和具体实施方式对本公开实施例提供的一种显示背板及其制备方法、显示装置作进一步详细描述。
在下文中将参考附图更充分地描述本公开实施例，但是所示的实施例可以以不同形式来体现，且不应当被解释为限于本公开阐述的实施例。反之，提供这些实施例的目的在于使本公开透彻和完整，并将使本领域技术人员充分理解本公开的范围。
本公开实施例不限于附图中所示的实施例，而是包括基于制造工艺而形成的配置的修改。因此，附图中例示的区具有示意性属性，并且图中所示区的形状例示了区的具体形状，但并不是旨在限制性的。
相关技术中，信号走线均设置在显示基板的其中一个表面如图1所示，显示区3的信号线11(如数据线、电源线等)在显示基板的非显示区通过扇出走线13与绑定电极5相连接。在模组工艺中，绑定电极5通过柔性电路板(FPC)或覆晶薄膜(COF，Chip On Film)与驱动芯片(IC)电连接。
相关技术提供一种窄边框显示基板的实现方式，如图2和图3所示，显示基板包括基底17、设置在基底17第二侧172的绑定电极5和依次设置在基底17第一侧171的扇出走线13、驱动电路和其他金属层，每个子像素对应一个驱动电路，驱动电路呈阵列均匀排布，各驱动电路中包括至少一个晶体管16。其中，第一侧171和第二侧172是基底17的相对两表面。晶体管16包括第一栅极160、第二栅极161、有源层162、电连接到有源层162的源极163、以及电连接到有源层162的漏极164；扇出走线13、晶体管16中的导电膜层以及其他金属层之间通过绝缘层隔开。绑定电极5设置在显示区3。信号线11通过晶体管(TFT)中的源漏金属层或源漏金属层以上的其他金属层(一般为Ti/Al/Ti叠层、Cu等低电阻金属)走线，通过位于显示基板边缘的绝缘层中的过孔与扇出走线13搭接，扇出走线13通过位于显示区3内与绑定电极5的正投影有交叠的基底通孔31与位于显示区3的绑定电极5连接，绑定电极5通过柔性电路板或覆晶薄膜与驱动芯片或其他信号源连接，实现将驱动芯片或电源等外围电路信号源发出的电信号传输给显示基板中的电学器件。其中，基底17的材料可以为柔性材料如聚酰亚胺，或者刚性材料如玻璃或者石英。
对于高分辨率的显示面板，受限于驱动芯片的输出数据信号通道数目，通常会采用数据选择电路扩展数据信号通道数目，以解决驱动芯片的输出数据信号通道与显示面板信号线根数不匹配的问题。在相关技术中，如图2，数据选择电路10也设置于显示面板的边缘，数据选择电路10通过位于显示基板边缘的绝缘层中的第六过孔34与扇出走线13连接。
相关技术提供的无边框基板中，如图3和图4所示，扇出走线13需连接显示区3中间的绑定电极5和位于显示基板边缘的数据选择电路，走线距离较大，信号通道较多的情况下，扇出走线13排布密集，与显示区3内驱动电路14中晶体管16有源层162(可以采用低温多晶硅或半导体氧化物材料)的正投影面积交叠，以低温多晶硅晶体管有源层162的基板为例，扇出走线13位于显示区3内，与低温多晶硅有源层162通过缓冲层212和阻挡层211(总厚度约0.9μm)隔开，但二者之间由于正投影面积交叠仍然会产生很大的耦合效应，导致显示面板显示时产生亮度不均匀现象。对比图4与图5可以发现，亮度不均区域100与扇出走线区域130轮廓一致，主要是因为扇出走线13位于晶体管16有源层162下方，二者正投影面积交叠，对多晶硅有源层162的晶化产生影响。此外，扇出走线13上的电信号也会对晶体管16的栅极电压产生耦合，导致像素电流大小异常，影响显示面板亮度均一性。
针对上述扇出走线与晶体管的有源层或栅极交叠，导致显示面板显示亮度不均匀的问题，本公开实施例提供一种显示背板及其制备方法、显示装置。
本公开实施例提供一种显示背板，如图6所示，显示背板包括基底，基底上设置有多个像素电路7、多个绑定电极5，以及多个与绑定电极5一一对应且连接的绑定连接线6；多个绑定电极5和多个绑定连接线6分别位于基底的两个相对的表面，多个像素电路7与多个绑定连接线6位于基底的同一侧；多个绑定连接线6的一端通过开设在基底中的第一过孔与绑定电极5连接；多个绑定连接线6中至少部分绑定连接线6的另一端连接像素电路7；多个绑定电极5和多个绑定连接线6中的至少一者与像素电路7在基底上的正投影不重合。
在一些实施例中，显示背板包括绑定区1、绑定布线区2和显示区3，绑定区1和绑定布线区2邻接，绑定区1和绑定布线区2位于显示区3内；绑定电极5位于绑定区1；绑定连接线6位于绑定布线区2；像素电路7位于显示区3中除绑定区1和绑定布线区2以外的区域。基底可以采用聚酰亚胺材料，能实现柔性显示。
其中，显示区3是指显示背板上实际显示图像的区域。像素电路7是用于驱动发光元件发光的电路，发光元件可以是微型无机发光二极管或者有机发光二极管。绑定电极5用于绑定外围电路，绑定连接线6一端连接绑定电极5，另一端连接像素电路7，从而能将外围电路提供的信号(包括驱动信号、电源信号、控制信号、时钟信号等)提供给像素电路7，以便像素电路7驱动子像素进行显示。像素电路7是由电容和多个晶体管等电子元器件连接形成的电路。通过使绑定区1和绑定布线区2设置于显示区3内，能够实现采用该显示背板的显示面板实现全面屏或无边框显示。
通过使多个绑定电极5和多个绑定连接线6中的至少一者与像素电路7在基底上的正投影不重合，能够避免绑定电极5和绑定连接线6与像素电路7中晶体管的有源层、栅极等之间的交叠，从而避免绑定电极5和绑定连接线6与晶体管导电层之间产生耦合效应，进而避免耦合效应对显示面板的发光亮度造成影响，确保显示面板显示亮度的均一性。
如图7示出一种相关技术中的显示面板，发光元件25等间距阵列排布在显示面板，像素电路7与发光元件25一一对应连接且同样呈均匀阵列排布。任意相邻两行发光元件25之间的间距M相等；任意相邻两行像素电路7之间的间距Z相等。而本发明实施例提供的显示背板上发光元件25的排布与相关技术中显示背板上发光元件25排布相同，即发光元件25等间距阵列排布于显示区3，但本实施例中显示背板中像素电路7的排布不同于相关技术。
在一些实施例中，绑定电极5设置在显示区3内绑定区1，绑定电极沿Y方向的长度L大约是相邻行发光元件25沿Y方向的间距M的p倍(即p＝[L/M],p>1)，为了避免绑定电极5所在区域与像素电路行存在交叠，影响显示，因此需要将与绑定电极5存在交叠的像素电路行进行挪动，具体地，需要挪动p个像素电路行。
具体地，如图8所示，绑定电极5沿Y方向的长度L大约是相邻行发光元件25沿Y方向的间距M的2倍左右(即p＝2)，并与位于第7行和第8行的部分发光元件存在交叠，因此本应设置在第7行发光元件和第8行发光元件之间的两个像素电路行需要分别移动并设置在例如第5行发光元件上方和第10行发光元件下方，第5行发光元件上方的像素电路行与最邻近其的两个像素电路行构成一个像素电路组70’；同样地，第10行发光元件下方的像素电路行与最邻近其的两个像素电路行构成一个像素电路组。
在一些实施例中，如图8所示，显示背板包括多个均匀阵列设置的发光元件25，相邻两行发光元件25之间的间距M。多个像素电路7与发光元件25一一对应连接；像素电路阵列中，相邻的n行像素电路7组成一个像素电路组70/70’，其中，n为整数，2≤n≤5。在一个像素电路组70内，任意相邻两行像素电路7之间的间距S满足：0＜S≤M。即对于两行像素电路7夹在相邻的两行发光元件25之间的情况，该两行像素电路7的间距S1明显小于相邻两行发光元件25之间的间距M；而对于分别紧邻同一行发光元件25两侧设置的像素电路行，其之间的间距S2也小于相邻两行发光元件25之间的间距M。相邻的两个像素电路组之间的间距T满足：M＜T≤(2·p+1)·M，即对于像素电路组70和像素电路组70”之间的间距T1，M＜T1≤2M；对于像素电路组70和像素电路组70’之间的间距T2，M＜T2≤2M；对于相邻的两个像素电路组70’之间的间距T3，满足M＜T3≤5M。
也就是说，像素电路阵列中，任意相邻的n行像素电路7之间的间距可以相等，也可以不等；和/或，任意相邻的像素电路组70之间的间距可以相等，也可以不等。任意像素电路组70内，像素电路7的行数可以相等，也可以不等。相互连接的像素电路7与发光元件25构成一个子像素，沿发光元件阵列行方向相邻的三个子像素构成一个像素8。
本申请实施例提供的显示背板中位于显示区3内绑定区1和绑定布线区2以外的区域的像素电路7全部按照上述任意相邻两行像素电路7之间的间距S以及相邻像素电路组70之间的间距T的排布方式排布。如此，一方面，相对于相关技术中均匀排布的像素电路7，位于同一个像素电路组70内的相邻两行像素电路7的间距S较小，而相邻像素电路组70之间的间距T较大，从而使相对于图8中传统像素电路排布本应排布在绑定区1和绑定布线区2的像素电路7分组排布在绑定区1和绑定布线区2以外的区域，以实现对正常排布于绑定区1和绑定布线区2的发光元件25的正常驱动；另一方面，本实施例中，发光元件25的排布保持均匀，从而确保了该显示背板的显示均一性。
此外，还需要重新设计相关行发光元件与像素电路的连接关系，以保证像素电路7与发光元件25连线具有较短路径，避免像素电路7与发光元件25连线过长对发光元件25亮度均一性的影响。在一些实施例中，如图8所示，具体地，第5行发光元件上方的像素电路行与第5行发光元件一一对应且电连接，第5行发光元件下方且靠近第5行发光元件的像素电路行与第6行发光元件一一对应且电连接，第5行发光元件下方且靠近第6行发光元件的像素电路行与第7行发光元件一一对应且电连接，第9行发光元件下方且靠近第9行发光元件的像素电路行与第8行发光元件一一对应且电连接，第9行发光元件下方且靠近第10行发光元件的像素电路行与第9行发光元件一一对应且电连接，第10行发光元件下方的像素电路行与第10行发光元件一一对应且电连接。而对于显示区的其他区域，每两行发光元件25对应连接的两个像素电路行组成一个像素电路组70，属于一个像素电路组70的两行像素电路7设置在与其对应连接的两行发光元件25之间，即属于一个像素电路组70的两行像素电路7之间的间距S小于相邻两行发光元件25之间的间距M(紧密排布)；而相邻的两个像素电路组70之间的间距T大于相邻两行发光元件25之间的间距M。
可以理解的是，本申请实施例中所述的结构A和结构B之间的间距，指的是，结构A和结构B各自的中心沿某一方向的距离；对于两个形状和尺寸相同的结构，其二者的间距也可以为相同的侧边之间的距离。
在一些实施例中，以绑定电极5沿X方向延伸的中心线为对称轴，位于绑定电极5沿发光元件阵列列方向的上侧和下侧的像素电路行对称设置。
在一些实施例中，需要挪动偶数行像素电路时，则不会出现单独设置一行像素电路的情况。
在一些实施例中，如图9所示，第一过孔9在基底上的正投影位于绑定电极5的端部在基底上的正投影区域内。其中，第一过孔9即开设在基底中，用于使绑定电极5与绑定连接线6连接。通过使第一过孔9在基底上的正投影位于绑定电极5端部在基底上的正投影区域内，一方面能够减小绑定连接线6布线长度，以减小绑定连接线6电阻，减小传输信号在绑定连接线6上的衰减；另一方面能使绑定连接线6分布范围缩小，有利于避免与像素电路中晶体管所在区域交叠，确保显示亮度均一性。
在一些实施例中，多个第一过孔9分别对应设置于绑定电极5的两端。其中，设置于同一个绑定电极5两端的多个第一过孔9与同一条绑定连接线6连接。多个第一过孔9的设置，能够确保绑定连接线6与绑定电极5之间的更加可靠的连接，避免绑定电极5在绑定外围电路时在挤压作用下与绑定连接线6脱离连接。
在一些实施例中，N个第一过孔9与同一个绑定电极5对应设置，N为偶数，N/2个第一过孔9对应设置在绑定电极5的一端，另外N/2个第一过孔9对应设置在绑定电极5的另一端。其中，N个第一过孔9沿绑定电极5的长度方向依次排布。如N为4，则两个设置在绑定电极5一端，另两个设置在绑定电极5另一端。
在一些实施例中，2≤N≤8。绑定电极5的长度范围为0.5～1.5mm。第一过孔9的开口口径范围为20-50μm。
在一些实施例中，像素电路7位于绑定连接线6背离基底的一侧，且像素电路7与绑定连接线6之间还设置有第一绝缘层，第一绝缘层中开设有第二过孔，像素电路7与绑定连接线6通过第二过孔连接。其中，像素电路中包括多个晶体管、电容、电阻等器件结构，晶体管包括有源层、栅极、栅绝缘层、源极、漏极多个膜层。第一绝缘层可以包括多个子绝缘层，并不限定为只有一个绝缘层，开设在第一绝缘层中的第二过孔可以包括多个子过孔，多个子过孔分别开设在不同的子绝缘层中，多个子过孔可以形成位置对应的套孔，也可以形成位置相互错开的过孔，只要确保像素电路7中的各导电膜层能通过相应的绑定连接线6与相应的绑定电极5连接即可。
本实施例中，如图10所示，像素电路中的多个晶体管16位于基底17的第一侧171上，且分别位于多个子像素8中。在一些实施例中，多个晶体管16中的相应一个选自由顶栅结构晶体管和底栅结构晶体管组成的组。例如，多个晶体管16中的相应一个包括第一栅极160、第二栅极161、有源层162、电连接到有源层162的源极163、以及电连接到有源层162的漏极164。
在一些实施例中，绑定电极5的表面在基底17的第二侧172上暴露出来，并且绑定电极5可以从基底17的第二侧172连接到像素电路。多个子像素8中的相应一个包括绑定连接线6，其将多个晶体管16中的相应一个电连接至绑定电极5。
在一些实施例中，绑定连接线6电连接到信号线11。在一些实施例中，信号线11选自栅极线、数据线、触摸信号线、时钟信号线、高功率电压线、低功率电压线、公共信号线和浮置信号线组成的组。例如，绑定连接线6电连接到数据线，从而将多个晶体管16中的相应一个连接到绑定电极5。在一些实施例中，信号线11和绑定连接线6形成在不同的层中。
参照图10，多个子像素8中的相应一个包括将绑定连接线6连接到信号线11的中继线18。例如，绑定连接线6将绑定电极5连接到中继线18，并且中继线18将绑定连接线6连接到信号线11(例如，数据线)，从而绑定连接线6将多个晶体管16中的相应一个电连接到绑定电极5。在一些实施例中，信号线11和中继线18形成在不同的层中。在一些实施例中，中继线18和绑定连接线6形成在不同的层中。
在一些实施例中，绑定连接线6与多个晶体管16中相应一个的源极电连接。在一些实施例中，中继线18将绑定连接线6连接到多个晶体管16中相应一个的源极。
参照图10，多个子像素8中相应一个包括延伸穿过基底17的第一过孔9。在一些实施例中，第一过孔9暴露了绑定电极5的更靠近绑定连接线6的表面的一部分。在一些实施例中，绑定连接线6从基底17的第一侧171经由第一过孔9延伸到第二侧172，以连接到绑定电极5。
在一些实施例中，显示背板还包括位于与绑定电极5相对应的区域中的凹部19，凹部19位于基底17的第二侧172上，使绑定电极5的远离绑定连接线6的表面暴露出来。例如，凹部19不暴露绑定连接线6的任何表面。
在一些实施例中，显示背板还包括绝缘层20，其位于基底17的第二侧172。绑定电极5位于绝缘层20的远离基底17的一侧。在一些实施例中，第一过孔9延伸穿过基底17和绝缘层20以暴露绑定电极5的更靠近绑定连接线6的表面。
在一些实施例中，显示背板还包括多个附加绝缘层21，每个附加绝缘层21部分地延伸到第一过孔9中。在一些实施例中，多个附加绝缘层21中的每一个在整个显示区延伸。在一些实施例中，多个附加绝缘层21包括延伸穿过整个显示区的钝化层210。例如，钝化层210延伸穿过对应于绑定电极5的区域。在一些实施例中，钝化层210位于基底17的第一侧171。在一些实施例中，钝化层210至少部分地覆盖第一过孔9的侧面91。在一些实施例中，多个附加绝缘层21包括在整个显示区延伸的阻挡层211。阻挡层211延伸穿过与绑定电极5相对应的区域。阻挡层211位于钝化层210和绑定连接线6的远离基底17的一侧。
在一些实施例中，多个附加绝缘层21还包括在整个显示区延伸的缓冲层212。缓冲层212位于阻挡层211的远离基底17的一侧。在一些实施例中，多个晶体管16中的相应一个包括有源层162，其位于缓冲层212的远离基底17的一侧。
在一些实施例中，显示背板还包括在整个显示区延伸的第一栅极绝缘层22。第一栅极绝缘层22位于缓冲层212的远离阻挡层211的一侧。在一些实施例中，多个晶体管16中的相应一个包括第一栅极160，其位于第一栅极绝缘层22的远离有源层162的一侧。
在一些实施例中，显示背板还包括在整个显示区延伸的第二栅极绝缘层23。第二栅极绝缘层23位于第一栅极绝缘层22的远离缓冲层212的一侧。在一些实施例中，多个晶体管16中的相应一个包括第二栅极161，其位于第二栅极绝缘层23的远离第一栅极160的一侧。
在一些实施例中，显示背板还包括延伸穿过显示区的层间电介质层24。层间电介质层24位于第二栅极绝缘层23的远离第一栅极绝缘层22的一侧。在一些实施例中，信号线11位于层间电介质层24的远离基底17的一侧。
在一些实施例中，多个晶体管16中的相应一个的源极163延伸穿过第一栅极绝缘层22、第二栅极绝缘层23和层间电介质层24，并将有源层162连接至信号线11。在一些实施例中，多个晶体管16中的相应一个的漏极164延伸穿过第一栅极绝缘层22、第二栅极绝缘层23和层间电介质层24，并将有源层162连接到多个发光元件25中的相应一个。
在一些实施例中，多个晶体管16中的相应一个的源极163延伸穿过第一栅极绝缘层22、第二栅极绝缘层23和层间电介质层24，以连接到中继线18。在一些实施例中，多个晶体管16中的相应一个的源极163延伸穿过第一栅极绝缘层22、第二栅极绝缘层23和层间电介质层24至绑定连接线6。
在一些实施例中，显示背板还包括第一平坦化层26，其位于层间电介质层24的远离第二栅极绝缘层23的一侧。在一些实施例中，第一平坦化层26延伸穿过显示区。
在一些实施例中，显示背板还包括第二平坦化层27，其位于第一平坦化层26的远离层间电介质层24的一侧。第二平坦化层27延伸穿过显示区。
在一些实施例中，显示背板还包括：第二钝化层28，其位于第二平坦化层27的远离第一平坦化层26的一侧；以及第一接触焊盘29和第二接触焊盘30，其位于第二钝化层28的远离第二平坦化层27的一侧。在一些实施例中，第一接触焊盘29电连接到多个晶体管16中相应一个的漏极164。在一些实施例中，第二接触焊盘30电连接到公共信号线。在一些实施例中，还包括第二钝化层28背离基底17一侧的第三钝化层32，主要用于绝缘隔离第一接触焊盘29和第二接触焊盘30，并露出第一接触焊盘29和第二接触焊盘30与发光元件的对应电极连接的表面。
例如，多个发光元件25中的相应一个是具有阴极和阳极的微发光二极管(MicroLED)。第一接触焊盘29和第二接触焊盘30通过开设在第三钝化层32中的过孔分别电连接到微发光二极管的阴极和阳极。
在一些实施例中，如图6所示，显示背板还包括移位寄存器4，移位寄存器4设置于绑定连接线6背离基底的一侧，且移位寄存器4在基底上的正投影至少部分位于为其提供信号的绑定电极5在基底上的正投影内；移位寄存器4的一端通过绑定连接线6与绑定电极5连接，另一端连接像素电路7。
在一些实施例中，移位寄存器4与像素电路7同层设置，移位寄存器4位于相邻两列像素电路7之间的区域，第一绝缘层还延伸至移位寄存器4与绑定连接线6之间，第一绝缘层中开设有第三过孔，移位寄存器4通过第三过孔连接绑定连接线6，以通过绑定连接线6连接绑定电极5。
其中，移位寄存器4工作需要触发信号、时钟信号、电源信号等信号，这些信号由外围电路产生，然后通过绑定电极5和绑定连接线6接入移位寄存器4。第一绝缘层可以包括多个子绝缘层，并不限定为只有一个绝缘层，开设在第一绝缘层中的第三过孔可以包括多个子过孔，多个子过孔分别开设在不同的子绝缘层中，多个子过孔可以形成位置对应的套孔，也可以形成位置相互错开的过孔，只要确保移位寄存器4中的各信号线能通过相应的绑定连接线6与相应的绑定电极5连接即可。
相关技术中，移位寄存器设置在显示背板的周边，导致与绑定电极和移位寄存器连接的绑定连接线6布线区域大且长度长，不仅增加了电信号的损耗，且绑定连接线6与像素电路7中晶体管导电膜层的交叠的面积大，使采用该显示背板的显示面板亮度均一性很差。本实施例中移位寄存器4的上述设置位置，一方面能够减小绑定连接线6布线长度，以减小绑定连接线6电阻，减小传输信号在绑定连接线6上的损耗；另一方面能使绑定连接线6分布范围缩小，有利于避免绑定连接线6与像素电路7中晶体管导电层交叠，确保采用该显示背板的显示面板显示亮度均一性。
在一些实施例中，移位寄存器4包括多个相互级联的级，多个级沿像素电路7排布的列方向Y排列。移位寄存器4包括多个晶体管，像素电路7包括多个晶体管，移位寄存器4中晶体管的各膜层(如栅极、栅绝缘层、有源层、源极、漏极)分别与像素电路7中晶体管的相应膜层(如栅极、栅绝缘层、有源层、源极、漏极)同层设置。位于同一行的像素电路7连接同一根扫描信号线，移位寄存器4中每一级分别与各条扫描信号线相连接。
在一些实施例中，显示背板上设置有多组移位寄存器4，多组移位寄存器4沿像素电路7排布的行方向X依次排布。如此排布，可以方便各组移位寄存器4分别与为其提供信号的绑定电极5依次相对应连接，从而便于外围电路通过绑定电极5为其提供信号。
在一些实施例中，位于同一行的像素电路连接同一根扫描信号线，显示背板上设置有两组移位寄存器，分别连接各扫描信号线的两端并同步输出，从而实现对各行像素电路的双边驱动。
在一些实施例中，位于同一行的像素电路连接同一根扫描信号线，显示背板上设置有两组移位寄存器，工作移位寄存器和备用移位寄存器；其中工作移位寄存器与各扫描信号线连接，而备用移位寄存器与各扫描信号线对应，仅在工作移位寄存器出现故障时，再与各扫描信号线连接并启用。
在一些实施例中，位于同一行的像素电路连接同一根扫描信号线和同一根发光使能信号线，显示背板上设置有两组移位寄存器，其中一组移位寄存器与行扫描信号线连接；另一组移位寄存器与发光使能信号线连接。
在一些实施例中，如图11所示，像素电路包括：第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6、第七晶体管T7、第一存储电容C1以及发光元件D。其中，第一晶体管T1的第一极连接初始电压信号端Vint。第一晶体管T1的第二极连接第一存储电容C1的第二极、第二晶体管T2的第一极和第三晶体管T3的控制极。第一晶体管T1的控制极连接复位信号端Reset。第二晶体管T2的第二极连接第三晶体管T3的第二极和第六晶体管T6的第一极。第二晶体管T2的控制极连接栅扫描信号线Gate。第三晶体管T3的第一极连接第一电源电压端VDD。第四晶体管T4的第一极连接数据线Data。第四晶体管T4的第二极连接第五晶体管T5的第二极、第七晶体管T7的第二极和第一存储电容C1的第一极。第四晶体管T4的控制极连接栅扫描信号线Gate。第五晶体管T5的第一极连接基准电压信号端Vref。第五晶体管T5的控制极连接发光使能信号线EM。第六晶体管T6的第二极连接发光元件D的第一极。第六晶体管T6的控制极连接发光使能信号线EM。第七晶体管T7的第一极连接基准电压信号端Vref。第七晶体管T7的控制极连接复位信号端Reset。发光元件的第二极连接第二电源电压端VSS。
在一些实施例中，移位寄存器电路包括级联的多个移位寄存器4，其中，每个移位寄存器4的结构如图12所示。移位寄存器4包括：第八晶体管T8、第九晶体管T9、第十晶体管T10、第十一晶体管T11、第十二晶体管T12、第十三晶体管T13、第十四晶体管T14、第二存储电容C2和第三存储电容C3。其中，第八晶体管T8的第一极连接信号输入端Input。第八晶体管T8的第二端连接N1节点。第八晶体管T8的控制极连接第一时钟信号端CLK。第九晶体管T9的第一极连接第一时钟信号端CLK。第九晶体管T9的第二极连接N2节点。第九晶体管T9的控制极连接N1节点。第十晶体管T10的第一极连接低电平信号端VGL。第十晶体管T10的第二极连接N2节点。第十晶体管T10的控制极连接第一时钟信号端CLK。第十一晶体管T11的第一极连接高电平信号端VGH和第三存储电容C3的第二极。第十一晶体管T11的第二极连接信号输出端Output。第十一晶体管T11的控制极连接N2节点。第三存储电容C3的第一极连接N2节点。第十二晶体管T12的第一极连接第二时钟信号端CLKB。第十二晶体管T12的第二极连接第二存储电容C2的第二极和信号输出端Output。第十二晶体管T12的控制极连接第二存储电容C2的第一极。第十三晶体管T13的第一极连接高电平信号端VGH。第十三晶体管T13的第二极连接第十四晶体管T14的第一极。第十三晶体管T13的控制极连接N2节点。第十四晶体管T14的第二极连接N1节点。第十四晶体管T14的控制极连接第二时钟信号端CLKB。第十五晶体管T15的第一极连接N1节点。第十五晶体管T15的第二极连接第二存储电容C2的第一极。第十五晶体管T15的控制极连接低电平端VGL。
在一些实施例中，如图6所示，显示背板还包括数据选择电路10，数据选择电路10在基底上的正投影与绑定连接线6在基底上的正投影部分交叠，数据选择电路10的一端通过绑定连接线6与绑定电极5连接，另一端连接数据线15；数据线15被配置为连接像素电路7和数据选择电路10。其中，数据选择电路10设置于显示区3内靠近绑定区1的区域；一方面，能够大大缩短绑定连接线6的布线长度，以减小绑定连接线6电阻，减小传输信号在绑定连接线6上的损耗；另一方面能使绑定连接线6分布范围大大缩小，有利于避免与像素电路7中晶体管导电层交叠，确保显示亮度均一性。
在一些实施例中，数据选择电路10位于绑定连接线6背离基底的一侧，数据选择电路10与像素电路7同层设置，数据选择电路10与像素电路7和移位寄存器4相互错开；第一绝缘层还延伸至数据选择电路10与绑定连接线6之间，第一绝缘层中开设有第四过孔，数据选择电路10通过第四过孔连接绑定连接线6，以通过绑定连接线6连接绑定电极5。其中，第一绝缘层可以包括多个子绝缘层，并不限定为只有一个绝缘层，开设在第一绝缘层中的第四过孔可以包括多个子过孔，多个子过孔分别开设在不同的子绝缘层中，多个子过孔可以形成位置对应的套孔，也可以形成位置相互错开的过孔，只要确保数据选择电路10能通过相应的绑定连接线6连接相应的绑定电极5即可。
在一些实施例中，多个绑定电极5沿像素电路7排布的行方向X排布，多个绑定电极5的长度方向平行于像素电路7排布的列方向Y；数据选择电路10的形状包括长条状，数据选择电路10的长度方向平行于像素电路7排布的行方向X。由于数据线15的排布方向沿像素电路7排布的行方向X，所以数据选择电路10的长度方向平行于像素电路7排布的行方向X，有利于数据选择电路10的各选择输出端与各条数据线15分别对应连接，而二者之间的连接线不会走线太长。
在一些实施例中，数据选择电路10包括多个，多个数据选择电路10相互平行，且沿像素电路7排布的列方向Y依次排布。多个数据选择电路10分别用于不同数据线15的开断选择。对于分辨率比较高的显示面板，数据线15的数量较多，多个数据选择电路10的设置，能够避免与数据线15连接的绑定电极5的数量过多，占用空间过大，同时还能确保通过较少数量的绑定电极5即可实现对各条数据线15的开断选择。
在一些实施例中，如图13所示，数据选择电路10包括两个：其中一个包括第十六晶体管T16、第十七晶体管T17、第十八晶体管T18。其中，第十六晶体管T16的第一极、第十七晶体管T17的第一极、第十八晶体管T18的第一极连接在一起，且通过一个绑定电极5连接的数据电压引入线Data1与源极驱动器(图中未示)连接。第十六晶体管T16的第二极连接第一数据线Data11、第十七晶体管T17的第二极连接第二数据线Data12、第十八晶体管T18的第二极连接第三数据线Data13，第十六晶体管T16、第十七晶体管T17、第十八晶体管T18的控制极分别连接时序控制器(图中未示)的不同输出端。另一个数据选择电路10包括第十九晶体管T19、第二十晶体管T20、第二十一晶体管T21。其中，第十九晶体管T19的第一极、第二十晶体管T20的第一极、第二十一晶体管T21的第一极连接在一起，且通过另一个绑定电极5连接的数据电压引入线Data2与源极驱动器(图中未示)连接。第十九晶体管T19的第二极连接第四数据线Data21、第二十晶体管T20的第二极连接第五数据线Data22、第二十一晶体管T21的第二极连接第六数据线Data23，第十九晶体管T19、第二十晶体管T20、第二十一晶体管T21的控制极分别连接时序控制器(图中未示)的不同输出端。
上述一些示例中所采用的晶体管可以为薄膜晶体管或场效应管或其他特性的相同器件，由于其采用的晶体管的源极和漏极是对称的，所以其源极、漏极是没有区别的。
上述一些示例为区分晶体管的源极和漏极，将其中一极称为第一极，另一极称为第二极，栅极称为控制极。并且，按照晶体管的特性区分，可以将晶体管分为N型和P型。当采用P型晶体管时，第一极为P型晶体管的源极，第二极为P型晶体管的漏极，栅极输入低电平时，源漏极导通。当采用N型晶体管时，第一极为N型晶体管的源极，第二极为N型晶体管的漏极，栅极输入高电平时，源漏极导通。
此外，上述的像素驱动子电路中的各晶体管均是以N型晶体管为例进行说明的，可以想到的是采用P型晶体管实现是本领域技术人员可以在没有付出创造性劳动前提下轻易想到的，因此也是在本公开的保护范围内的。
在一些实施例中，子像素包括像素电路7和发光元件；像素电路7与发光元件一一对应连接；一个像素电路7可驱动一个发光元件发光；像素电路7至少包括电连接电容和薄膜晶体管。
基于显示背板的上述结构，本实施例还提供一种该显示背板的制备方法，包括在基板上依次制备多个绑定电极、基底及其中的第一过孔、多个绑定连接线和多个像素电路；多个绑定电极与多个绑定连接线一一对应且连接；多个绑定电极和多个绑定连接线分别位于基底的两个相对的表面，多个像素电路与多个绑定连接线位于基底的同一侧；多个绑定连接线的一端通过第一过孔与绑定电极连接；多个绑定连接线中至少部分绑定连接线的另一端连接像素电路；多个绑定电极和多个绑定连接线中的至少一者与像素电路在基底上的正投影不重合。
其中，如图10中显示背板的各结构膜层，各种适当的材料可以用于制造基底。适于制造基底的材料的示例包括但不限于，聚酰亚胺和聚酯等。
各种适当的材料可以用于制造绑定电极。适于制造绑定电极的材料的示例包括但不限于，钛(Ti)、铝(Al)、铜(Cu)、钼(Mo)或者包括其中两种金属所呈组成的合金。
各种适当的绝缘材料和各种适当的制造方法可以用于制造绝缘层。例如，绝缘材料可以通过等离子体增强化学气相沉积(PECVD)工艺沉积在衬底上。适当的绝缘材料的示例包括但不限于，聚酰亚胺、氧化硅(SiOy)、氮化硅(SiNy，例如Si3N4)和氮氧化硅(SiOxNy)。例如，绝缘层由氧化硅(SiO2)制成，并且被构造为保护绑定电极不暴露于空气和水气。使用氧化硅(SiO2)形成绝缘层可以增加绝缘层和基底之间的粘附力。
各种适当的绝缘材料和各种适当的制造方法可以用于制造钝化层。例如，材料可以通过等离子体增强化学气相沉积(PECVD)工艺沉积在衬底上。适当材料的示例包括但不限于，聚酰亚胺、氧化硅(SiOy)、氮化硅(SiNy，例如，Si3N4)和氮氧化硅(SiOxNy)。
各种适当的材料可以用于制造绑定连接线。适于制造绑定连接线的材料的示例包括但不限于，铜(Cu)、铝(Al)以及铜和铝的组合。
各种适当的导电电极材料和各种适当的制造方法可以用于制造源极和漏极。在一些实施例中，导电电极材料包括金属材料。合适金属材料的示例包括但不限于，钼、金和铝。
各种适当的绝缘材料和各种适当的制造方法可以用于制造缓冲层，例如，绝缘材料可以通过等离子体增强化学气相沉积(PECVD)工艺沉积在基底上。适于制造缓冲层的材料的示例包括但不限于，氧化硅(SiOx)、氮化硅(SiNx)或其组合。在一些实施例中，缓冲层可以具有单层结构或包括两个或更多个子层的叠层结构(例如，包括氧化硅子层和氮化硅子层的叠层结构)。在一些实施例中，缓冲层的厚度在大约100nm至大约400nm的范围内。例如，缓冲层可以包括厚度在大约50nm至大约100nm范围内的氧化硅子层和厚度在大约100nm至大约300nm范围内的氮化硅子层。
可以使用各种适当的电介质材料和各种适当的制造方法来制造层间电介质层。例如，电介质材料可通过等离子体增强化学气相沉积工艺沉积在基底上。适于制造层间电介质层的材料的示例包括但不限于，氧化硅(SiOy)、氮化硅(SiNy，例如Si3N4)、氮氧化硅(SiOxNy)。
各种适当的材料可以用于制造第一接触焊盘和第二接触焊盘。在一些实施例中，第一接触焊盘和第二接触焊盘中的相应一个包括两个子层，两个子层中的第一子层使用金属(包括但不限于钼(Mo)、钛(Ti)以及钼(Mo)和钛(Ti)的组合)来形成，两个子层中的第二子层使用铜(Cu)形成。在一些实施例中，第二子层形成在第一子层的远离基底基板的一侧。
在一些实施例中，显示背板的制备方法还包括将基板剥离的步骤。基板采用玻璃或石英材质，为了实现显示背板的柔性，最后在形成显示背板中的各膜层之后，可以将硬质基板剥离，被保留的基底由于为柔性材料，所以可以实现显示背板的柔性变形。
本公开实施例还提供一种显示背板，如图14所示，在上述实施例中所提供显示背板的基础上，显示背板还包括设置于基底上的多个虚设电路12，多个绑定电极5和多个绑定连接线6中的至少一者与多个虚设电路12中的至少一个在基底上的正投影部分交叠。其中，虚设电路12与绑定连接线6位于基底的同一侧；虚设电路12位于绑定区和绑定布线区，虚设电路12与像素电路7的电路结构相同。但是，虚设电路12与显示背板中的其他元件不连接，例如不与任何发光元件25电连接，从而不会驱动发光元件25发光；即不会影响显示背板的正常工作。
若绑定区和绑定布线区不设置像素电路，那么会使显示背板在绑定区和绑定布线区与显示区的其他区域明显存在结构上的区别，如背板各个位置处的厚度不同等，进一步地，还会导致采用该显示背板的显示面板发光亮度不均匀。通过在绑定区和绑定布线区设置与像素电路7的电路结构相同的虚设电路12，能使绑定区和绑定布线区的电路结构与显示区其他区域的电路结构保持一致，从而确保采用该显示背板的显示面板亮度的均一性。
在一些实施例中，显示区内发光元件25均匀地阵列排布，位于绑定区和绑定布线区的发光元件25的像素电路7位于绑定区和绑定布线区以外，以保证对位于绑定区和绑定布线区的发光元件25的正常驱动。如此设置，能够避免绑定连接线6和绑定电极5与像素电路7中晶体管导电层之间产生耦合效应，从而避免耦合效应对显示面板的发光亮度造成影响，确保显示面板显示亮度的均一性。
在一些实施例中，多个虚设电路12呈均匀阵列排布，相邻的n行虚设电路12组成一个虚设电路组120，其中，n为整数，2≤n≤5；虚设电路组120内，任意相邻两行虚设电路12之间的间距G大于0且小于或等于相邻两行发光元件25之间的间距M。如图12所示，在该虚设电路组120内，任意相邻两行虚设电路12之间的间距G满足：0＜G≤M。在一些实施例中，虚设电路组120内，虚设电路行的数量与其中一个像素电路组70”内像素电路行的数量相等，均为两行。相邻两行虚设电路12之间的间距G等于其中一个像素电路组70”内相邻两行像素电路7之间的间距S1。此设置，使虚设电路12的排布与像素电路7的排布也完全相同，从而能进一步使绑定区和绑定布线区的电路结构与显示区其他区域的电路结构保持一致，进而进一步确保采用该显示背板的显示面板亮度的均一性。
在一些实施例中，虚设电路组120和与其相邻的像素电路组70’之间的间距H大于相邻两行发光元件25之间的间距M且小于或等于两倍的相邻两行发光元件25之间的间距M。即虚设电路组120和与其相邻的像素电路组70’之间的间距H满足：M＜H≤2M。如果存在多个虚设电路组120，则相邻虚设电路组120之间的间距X(未在图中示出)满足：M＜X≤2M。如此设置，使虚设电路12分布区域与像素电路7分布区域的邻接区域内虚设电路12与像素电路7的排布也完全相同，从而能进一步使绑定区和绑定布线区的电路结构与显示区其他区域的电路结构保持一致，进而进一步确保采用该显示背板的显示面板亮度的均一性。
本实施例中显示背板的其他结构以及显示背板的制备方法与上述实施例中相同，此处不再赘述。
本公开实施例还提供一种显示背板，与上述实施例中不同的是，显示背板中也可以不设置数据选择电路，即根据显示面板的分辨率，驱动芯片(IC)的输出数据信号通道数目够用，此时可以不设置数据选择电路。在不设置数据选择电路的情况下，显示背板中的数据线通过绑定连接线连接至相应的绑定电极。数据线与绑定连接线之间的绝缘层中开设有相应的过孔，数据线与绑定连接线通过过孔实现连接。可以将该过孔开设在显示区内靠近绑定区的区域，从而能够缩短绑定连接线的布线长度，以减小绑定连接线电阻，减小传输信号在绑定连接线上的损耗；也可以将该过孔开设在显示区内未分布像素电路的区域，从而避免绑定连接线与像素电路中晶体管导电层交叠，确保显示亮度的均一性。
本实施例中显示背板的其他结构以及显示背板的制备方法与上述实施例中相同，此处不再赘述。
上述实施例中所提供的显示背板，通过使像素电路位于显示区内绑定区和绑定布线区以外的区域，能够避免绑定电极和绑定连接线与像素电路中晶体管导电层(如有源层、栅极等)之间的交叠，从而避免绑定电极和绑定连接线与晶体管导电层之间产生耦合效应，进而避免耦合效应对显示面板的发光亮度造成影响，确保显示面板显示亮度的均一性；通过使第一过孔在基底上的正投影位于绑定电极的端部在基底上的正投影区域内，一方面能够减小通过第一过孔连接绑定电极的绑定连接线布线长度，以减小绑定连接线电阻，减小传输信号在绑定连接线上的损耗；另一方面能使绑定连接线分布范围缩小，有利于避免与像素电路中晶体管导电层交叠，确保显示亮度均一性；通过使移位寄存器在基底上的正投影至少部分位于为其提供信号的绑定电极在基底上的正投影区域，一方面能够减小连接移位寄存器与绑定电极的绑定连接线布线长度，以减小绑定连接线电阻，减小传输信号在绑定连接线上的损耗；另一方面能使绑定连接线分布范围缩小，有利于避免与像素电路中晶体管导电层交叠，确保采用该显示背板的显示面板显示亮度均一性；通过使数据选择电路设置于显示区内靠近绑定区的区域，一方面，能够大大缩短连接数据选择电路与绑定电极的绑定连接线的布线长度，以减小绑定连接线电阻，减小传输信号在绑定连接线上的损耗；另一方面能使绑定连接线分布范围大大缩小，有利于避免与像素电路中晶体管导电层交叠，确保显示亮度均一性。
第二方面，本公开实施例还提供一种显示装置，包括上述任一实施例中的显示背板。
通过采用上述任一实施例中的显示背板，提高了该显示装置显示亮度的均一性。
本公开实施例所提供的显示装置可以为OLED面板、OLED电视、Micro LED面板、Micro LED电视、显示器、手机、导航仪等任何具有显示功能的产品或部件。
可以理解的是，以上实施方式仅仅是为了说明本公开的原理而采用的示例性实施方式，然而本公开并不局限于此。对于本领域内的普通技术人员而言，在不脱离本公开的精神和实质的情况下，可以做出各种变型和改进，这些变型和改进也视为本公开的保护范围。

Claims (20)

1.一种显示背板，包括基底，其特征在于，所述基底上设置有多个像素电路、多个绑定电极，以及多个与所述绑定电极一一对应且连接的绑定连接线；所述多个绑定电极和所述多个绑定连接线分别位于所述基底的两个相对的表面，所述多个像素电路与所述多个绑定连接线位于所述基底的同一侧；所述多个绑定连接线的一端通过开设在所述基底中的第一过孔与所述绑定电极连接；所述多个绑定连接线中至少部分绑定连接线的另一端连接所述像素电路；
所述多个绑定电极和所述多个绑定连接线中的至少一者与所述像素电路在所述基底上的正投影不重合。
2.根据权利要求1所述的显示背板，其特征在于，还包括设置于所述基底上的多个虚设电路，所述多个绑定电极和所述多个绑定连接线中的至少一者与所述多个虚设电路中的至少一个在所述基底上的正投影部分交叠。
3.根据权利要求2所述的显示背板，其特征在于，所述虚设电路与所述像素电路的电路结构相同。
4.根据权利要求3所述的显示背板，其特征在于，包括多个均匀阵列设置的发光元件，所述多个像素电路与所述发光元件一一对应连接；像素电路阵列中，相邻的n行像素电路组成一个像素电路组；其中，n为整数，2≤n≤5；
相邻两行所述发光元件之间沿所述像素电路排布的列方向的间距为M，所述像素电路组内，任意相邻两行所述像素电路之间的间距S满足：0＜S≤M；
所述绑定电极沿所述像素电路排布的列方向的长度为L，相邻的两个所述像素电路组之间的间距T满足：M＜T≤(2·p+1)·M，其中p＝[L/M]。
5.根据权利要求4所述的显示背板，其特征在于，所述多个虚设电路呈均匀阵列排布，相邻的n行所述虚设电路组成虚设电路组，其中，n为整数，2≤n≤5；
所述虚设电路组内，任意相邻两行所述虚设电路之间的间距G满足：0＜G≤M。
6.根据权利要求5所述的显示背板，其特征在于，所述虚设电路组和与其相邻的所述像素电路组之间的间距H满足：M＜H≤2M；多个所述虚设电路组之间的间距X满足：M＜X≤2M。
7.根据权利要求1-6任意一项所述的显示背板，其特征在于，所述第一过孔在所述基底上的正投影位于所述绑定电极的端部在所述基底上的正投影区域内。
8.根据权利要求7所述的显示背板，其特征在于，所述第一过孔包括多个，多个所述第一过孔分别对应设置于所述绑定电极的两端，且所述第一过孔沿所述绑定电极的长度方向依次排布。
9.根据权利要求8所述的显示背板，其特征在于，所述第一过孔包括N个，N为偶数，N/2个所述第一过孔对应设置在所述绑定电极的一端，另外N/2个所述第一过孔对应设置在所述绑定电极的另一端。
10.根据权利要求9所述的显示背板，其特征在于，所述像素电路位于所述绑定连接线背离所述基底的一侧，且所述像素电路与所述绑定连接线之间还设置有第一绝缘层，所述第一绝缘层中开设有第二过孔，所述像素电路与所述绑定连接线通过所述第二过孔连接。
11.根据权利要求10所述的显示背板，其特征在于，还包括移位寄存器，所述移位寄存器设置于所述绑定连接线背离所述基底的一侧，且所述移位寄存器在所述基底上的正投影至少部分位于为其提供信号的所述绑定电极在所述基底上的正投影内；
所述移位寄存器的一端通过所述绑定连接线与所述绑定电极连接，另一端连接所述像素电路。
12.根据权利要求11所述的显示背板，其特征在于，所述移位寄存器与所述像素电路同层设置，所述移位寄存器位于相邻两列所述像素电路之间的区域；
所述第一绝缘层还延伸至所述移位寄存器与所述绑定连接线之间，所述第一绝缘层中还开设有第三过孔，所述移位寄存器通过所述第三过孔连接所述绑定连接线，以通过所述绑定连接线连接所述绑定电极。
13.根据权利要求12所述的显示背板，其特征在于，还包括数据选择电路，所述数据选择电路在所述基底上的正投影与所述绑定连接线在所述基底上的正投影部分交叠，所述数据选择电路的一端通过所述绑定连接线与所述绑定电极连接，另一端连接数据线；
所述数据线被配置为连接所述像素电路和所述数据选择电路。
14.根据权利要求13所述的显示背板，其特征在于，所述数据选择电路位于所述绑定连接线背离所述基底的一侧，所述数据选择电路与所述像素电路同层设置，所述数据选择电路与所述像素电路和所述移位寄存器相互错开；
所述第一绝缘层还延伸至所述数据选择电路与所述绑定连接线之间，所述第一绝缘层中开设有第四过孔，所述数据选择电路通过所述第四过孔连接所述绑定连接线，以通过所述绑定连接线连接所述绑定电极。
15.根据权利要求14所述的显示背板，其特征在于，所述多个绑定电极沿所述像素电路排布的行方向排布，所述多个绑定电极的长度方向平行于所述像素电路排布的列方向；
所述数据选择电路的形状包括长条状，所述数据选择电路的长度方向平行于所述像素电路排布的行方向。
16.根据权利要求15所述的显示背板，其特征在于，所述数据选择电路包括多个，多个所述数据选择电路相互平行，且沿所述像素电路排布的列方向依次排布。
17.根据权利要求4所述的显示背板，其特征在于，所述像素电路至少包括电连接的电容和薄膜晶体管。
18.一种显示装置，其特征在于，包括权利要求1-17任意一项所述的显示背板。
19.一种显示背板的制备方法，其特征在于，包括在基板上依次制备多个绑定电极、基底及其中的第一过孔、多个绑定连接线和多个像素电路；多个所述绑定电极与多个所述绑定连接线一一对应且连接；所述多个绑定电极和所述多个绑定连接线分别位于所述基底的两个相对的表面，所述多个像素电路与所述多个绑定连接线位于所述基底的同一侧；所述多个绑定连接线的一端通过所述第一过孔与所述绑定电极连接；所述多个绑定连接线中至少部分绑定连接线的另一端连接所述像素电路；
所述多个绑定电极和所述多个绑定连接线中的至少一者与所述像素电路在所述基底上的正投影不重合。
20.根据权利要求19所述的显示背板的制备方法，其特征在于，还包括将所述基板剥离的步骤。
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