WO2015033840A1 - アクティブマトリクス基板及び表示装置 - Google Patents

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陽介 藤川
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    • H10K59/10—OLED displays
    • H10K59/17—Passive-matrix OLED displays
    • H10K59/179—Interconnections, e.g. wiring lines or terminals

Definitions

  • the present invention relates to an active matrix substrate and a display device.
  • This application claims priority based on Japanese Patent Application No. 2013-186696 filed in Japan on September 9, 2013, the contents of which are incorporated herein by reference.
  • a liquid crystal display device has features such as thinness and light weight.
  • various electronic devices such as a liquid crystal television, a personal computer, a mobile phone, a digital camera, and a mobile terminal, particularly monitors (display devices) for mobile devices. Is widely used.
  • the liquid crystal display panel includes an element substrate and a counter substrate that are arranged to face each other, and a liquid crystal layer that is sandwiched between the element substrate and the counter substrate.
  • the element substrate is called an active matrix substrate.
  • a plurality of pixel electrodes serving as unit pixels for image display are arranged in a matrix to form a rectangular display region for displaying an image.
  • Each pixel electrode is connected to a switching element such as a thin film transistor (TFT: Thin Film Transistor).
  • TFT Thin Film Transistor
  • a plurality of column control lines (signal lines) and a plurality of row control lines (scanning lines) are arranged side by side in a direction crossing each other.
  • the pixel electrode and the switching element are provided corresponding to each intersection of the plurality of column control lines and the plurality of row control lines.
  • a column control circuit (signal line driving circuit) electrically connected to a plurality of column control lines and a plurality of row control lines are electrically connected.
  • the row control circuit (scanning line driving circuit) is provided.
  • a terminal area in which a plurality of terminals are arranged in a line along the edge of the element substrate, and a wiring in which a plurality of wirings are routed between the display area and the terminal area And an area.
  • the plurality of terminals are provided corresponding to each of the plurality of column control lines and the plurality of row control lines.
  • the plurality of wirings are routed between the plurality of column control lines, the plurality of row control lines, and the plurality of terminals.
  • a region outside the display region (referred to as a frame) is narrowed (referred to as a narrowed frame).
  • the area occupied by a large number of wirings routed in the wiring area is larger than the area occupied by circuit elements such as column control circuits and row control circuits that are monolithically formed, and the narrow frame It is difficult to reduce the wiring area corresponding to the trend. For this reason, in the conventional active matrix substrate, in order to cope with the narrowing of the frame, the width, interval, and routing of the wiring are devised (see, for example, Patent Documents 1 and 2).
  • the plurality of wirings are routed so as to be narrowed down in a fan shape (the wiring pitch is shortened) from the display area side to the terminal area side.
  • the length of the plurality of wirings that are routed becomes longer or shorter.
  • the shortest wiring among a plurality of wirings is likely to cause circuit breakdown due to electrostatic discharge (ESD).
  • ESD electrostatic discharge
  • a protection circuit including a transistor and a diode is disposed in the wiring region.
  • the protection circuit occupies a large area in the wiring region, it is one of the causes that the frame becomes large. Further, when considering reducing the wiring area in order to narrow the frame of the active matrix substrate, there is a problem that it becomes increasingly difficult to omit the protective circuit because the length of the wiring is further shortened. It will occur.
  • One aspect of the present invention has been proposed in view of such a conventional situation, and is intended to narrow the frame and to be wired between the column control line and the terminal or the row control line and the terminal. It is an object of the present invention to provide an active matrix substrate that does not require a protection circuit for at least one of the wirings routed between them and a display device including such an active matrix substrate.
  • an active matrix substrate includes a plurality of column control lines and a plurality of row control lines arranged on the substrate in a direction crossing each other, and a plurality of column control lines.
  • a plurality of switching elements provided corresponding to each intersection of the column control line and the plurality of row control lines, a plurality of pixel electrodes connected to each of the plurality of switching elements, a plurality of column control lines,
  • a plurality of terminals provided corresponding to at least one of the plurality of row control lines, and a plurality of column control lines or a plurality of wirings routed between each of the plurality of row control lines and the plurality of terminals, Prepare.
  • a display region in which a plurality of pixel electrodes are arranged in a matrix, a terminal region in which a plurality of terminals are arranged in a line along the edge of the substrate, a display region, And a wiring region in which a plurality of wirings are routed between the terminal region and the terminal region.
  • Each of the plurality of wirings has an inner wiring portion routed on the display region side in the wiring region and an outer wiring portion routed on the terminal region side in the wiring region.
  • at least a part of the inner wiring portion is routed so that the wiring pitch decreases from the display region side to the terminal region side, and the outer wiring portion has a wiring pitch from the display region side to the terminal region side. It is routed to be shorter.
  • the inner wiring portion includes a first wiring layer having a first sheet resistance, a second wiring layer having a second sheet resistance relatively higher than the first sheet resistance, a first wiring layer, And a connecting portion for connecting the second wiring layer.
  • the outer wiring portion includes a third wiring layer that is connected to either the first wiring layer or the second wiring layer. Among the plurality of wirings, the second wiring layer and the third wiring layer are connected in one adjacent wiring, and the first wiring layer and the third wiring layer are connected in the other adjacent wiring. Yes.
  • the arrangement of the first wiring layer and the second wiring layer constituting the inner wiring portion is different between one wiring and the other wiring adjacent to each other among the plurality of wirings.
  • the wiring pitch of the inner wiring part can be reduced.
  • the inner wiring portion includes the second wiring layer having a sheet resistance higher than that of the first wiring layer, the wiring resistance obtained by lengthening the second wiring layer is used as a protective resistance against electrostatic discharge. Can be used. As a result, it is possible to obtain an active matrix substrate which can narrow the frame of the wiring region and does not require a protection circuit.
  • connection portion may be provided at a position where the lengths of the first wiring layer and the second wiring layer are equal.
  • the plurality of wirings include a first wiring group that is routed so that a wiring pitch decreases from the display area side toward the terminal area side, and a terminal from the display area side adjacent to the first wiring group. And a second wiring group that is routed so that the wiring pitch becomes shorter toward the region side.
  • the structure provided with a plurality of wiring groups including the first wiring group and the second wiring group is suitable for a large-sized high-definition display device. Generally, when the display device is made large and high definition, the frame becomes large. Therefore, this configuration can be suitably employed for such a narrow frame of the display device.
  • the shortest wiring among the plurality of wirings includes an inner wiring portion including a first wiring layer or a second wiring layer extending in a direction orthogonal to the arrangement direction of the plurality of terminals, and a plurality of terminals. And an outer wiring portion including a third wiring layer extending in an oblique direction with respect to the arrangement direction.
  • the wiring layer having a high sheet resistance can be lengthened, and the wiring resistance obtained thereby can be used as a protective resistance against electrostatic discharge. Therefore, a narrow frame of the wiring area can be obtained without arranging a protection circuit. Can be achieved.
  • the third wiring layer may have a second sheet resistance.
  • the third wiring layer and the second wiring layer can be formed as the same wiring layer. Further, the wiring resistance obtained by lengthening the third wiring layer can be used as a protective resistance against electrostatic discharge.
  • the inner wiring portion has a configuration in which the first wiring layer is disposed above the second wiring layer, and the plurality of wirings are one wiring and the other wiring when the substrate is viewed in plan view.
  • the first wiring layer constituting at least a part of the inner wiring portion may be arranged so as to overlap with the adjacent second wiring layer.
  • the plurality of wirings are in a state where the first wiring layer overlaps with the adjacent second wiring layer so that the number of the inner wiring portions is smaller than the number of the outer wiring portions when the substrate is viewed in plan view.
  • positioned by may be sufficient.
  • a display device includes any one of the active matrix substrates described above.
  • the frame is narrowed and protected against at least one of the wiring routed between the column control line and the terminal or the wiring routed between the row control line and the terminal. It is possible to provide an active matrix substrate that does not require a circuit and a display device including such an active matrix substrate.
  • FIG. 5 is a cross-sectional view showing a main part of the liquid crystal display panel along the longitudinal direction of one wiring shown in FIG. 4.
  • FIG. 5 is a cross-sectional view showing a main part of the liquid crystal display panel along the longitudinal direction of the other wiring shown in FIG. 4.
  • FIG. 5 is a cross-sectional view of the liquid crystal display panel shown in FIG. 4 along the cutting line L 1 -L 1 .
  • FIG. 5 is a cross-sectional view of the liquid crystal display panel shown in FIG. 4 along the cutting line L 2 -L 2 .
  • FIG. 5 is a cross-sectional view of the liquid crystal display panel shown in FIG. 4 along the cutting line L 3 -L 3 .
  • It is a top view which shows the planar layout of the wiring of the element substrate which is 1st Embodiment.
  • FIG. 11 is a plan view showing a plurality of wirings shown in FIG. 10 classified by route. It is a top view which shows the principal part centering on the wiring area
  • FIG. 14 is a cross-sectional view taken along line L 4 -L 4 of the liquid crystal display panel shown in FIG.
  • FIG. 14 is a cross-sectional view taken along line L 5 -L 5 of the liquid crystal display panel shown in FIG.
  • FIG. 14 is a cross-sectional view taken along the cutting line L 6 -L 6 of the liquid crystal display panel shown in FIG.
  • FIG. 21 is a plan view showing a plurality of wirings shown in FIG. 20 classified by route. It is the 1st top view which illustrated the modification of the element substrate. It is the 2nd top view which illustrated the modification of the element substrate. It is the 3rd top view which illustrated the modification of the element substrate. It is the 4th top view which illustrated the modification of the element substrate.
  • FIG. 1 is a perspective view showing a schematic configuration of the liquid crystal display panel 1.
  • FIG. 2 is a cross-sectional view showing a cross-sectional structure of the liquid crystal display panel 1.
  • FIG. 3 is a schematic diagram showing a circuit configuration of the liquid crystal display panel 1.
  • the liquid crystal display panel 1 is disposed between the element substrate 2, the counter substrate 3 disposed to face the element substrate 2, and the element substrate 2 and the counter substrate 3. And a liquid crystal layer 4.
  • the liquid crystal layer 4 is sealed between the element substrate 2 and the counter substrate 3 by sealing the periphery between the element substrate 2 and the counter substrate 3 with a sealing member S in a rectangular frame shape and injecting liquid crystal inside thereof. Is sandwiched between.
  • a spherical spacer 5 is disposed between the element substrate 2 and the counter substrate 3 in order to keep a constant distance therebetween.
  • the element substrate 2 is called an active matrix substrate (also called a TFT substrate or an array substrate).
  • an active matrix substrate also called a TFT substrate or an array substrate.
  • pixel electrodes 6 serving as image display unit pixels are arranged in a matrix, thereby displaying a rectangular display region for displaying an image. H is formed.
  • each pixel electrode 6 is connected to a switching element 7 such as a thin film transistor (TFT: Thin Film Transistor).
  • TFT Thin Film Transistor
  • the element substrate 2 includes a first substrate 8 on which a plurality of pixel electrodes 6 and a plurality of switching elements 7 are formed on a surface facing the liquid crystal layer 4.
  • a first substrate 8 for example, a light-transmitting base material such as glass can be used.
  • a base film 8 a is formed on the first substrate 8 to cover the surface on the liquid crystal layer 4 side.
  • a TFT (switching element) 7 including a semiconductor layer 9, a gate electrode 10, a source electrode 11, and a drain electrode 12 is formed on the surface of the first substrate 8 on the liquid crystal layer 4 side.
  • a configuration using the top gate type TFT shown in FIG. 2 as the switching element 7 will be described, but a configuration using a bottom gate type TFT can also be used.
  • the semiconductor layer 9 is made of a semiconductor material such as CGS (Continuous Grain Silicon), LPS (Low-temperature Poly-Silicon), ⁇ -Si (Amorphous Silicon). Can be used.
  • CGS Continuous Grain Silicon
  • LPS Low-temperature Poly-Silicon
  • ⁇ -Si Amorphous Silicon
  • an oxide semiconductor can be used for the semiconductor layer 9.
  • an In—Ga—Zn—O-based semiconductor that is an oxide containing indium (In), gallium (Ga), and zinc (Zn) can be used.
  • a TFT using an In—Ga—Zn—O-based semiconductor has high mobility (more than 20 times that of an ⁇ -Si TFT) and low leakage current (less than 1/100 that of an ⁇ -Si TFT). is doing. Therefore, the power consumption of the liquid crystal display panel 1 can be greatly reduced.
  • an oxide semiconductor in addition to an In—Ga—Zn—O based semiconductor, for example, a Zn—O based semiconductor, an In—Zn—O based semiconductor, a Zn—Ti—O based semiconductor, a Cd—Ge— O-based semiconductors, Cd—Pb—O based semiconductors, cadmium oxide (CdO), Mg—Zn—O based semiconductors, In—Sn—Zn—O based semiconductors (eg, In 2 O 3 —SnO 2 —ZnO), In— A Ga—Sn—O based semiconductor or the like can be used.
  • a Zn—O based semiconductor for example, a Zn—O based semiconductor, an In—Zn—O based semiconductor, a Zn—Ti—O based semiconductor, a Cd—Ge— O-based semiconductors, Cd—Pb—O based semiconductors, cadmium oxide (CdO), Mg—Zn—O based semiconductors, In
  • a gate insulating film 13 is formed on the first substrate 8 so as to cover the semiconductor layer 9.
  • a silicon oxide film, a silicon nitride film, or a laminated film thereof can be used.
  • a gate electrode 10 is formed on the gate insulating film 13 so as to face the semiconductor layer 9.
  • a laminated film of W (tungsten) / TaN (tantalum nitride), Mo (molybdenum), Ti (titanium), Al (aluminum), or the like can be used.
  • An interlayer insulating film 14 is formed on the gate insulating film 13 so as to cover the gate electrode 10.
  • the interlayer insulating film 14 for example, a silicon oxide film, a silicon nitride film, or a laminated film thereof can be used.
  • a source electrode 11 and a drain electrode 12 are formed on the interlayer insulating film 14.
  • the source electrode 11 is connected to the source region of the semiconductor layer 9 through a contact hole 15 that penetrates the interlayer insulating film 14 and the gate insulating film 13.
  • the drain electrode 12 is connected to the drain region of the semiconductor layer 9 through a contact hole 16 that penetrates the interlayer insulating film 14 and the gate insulating film 13.
  • the same conductive material as that of the gate electrode 10 can be used for the source electrode 11 and the drain electrode 12.
  • a protective film 17 is formed on the interlayer insulating film 14 so as to cover the source electrode 11 and the drain electrode 12.
  • the same material as the interlayer insulating film 14 or an organic insulating material can be used.
  • a pixel electrode 6 is formed on the protective film 17.
  • the pixel electrode 6 is connected to the drain electrode 12 through a contact hole 18 that penetrates the protective film 17. That is, the pixel electrode 6 is connected to the drain region of the semiconductor layer 9 using the drain electrode 12 as a relay electrode.
  • a transparent conductive material such as ITO (Indium Tin Oxide) or IZO (Indium Zinc Oxide) can be used.
  • an alignment film 19 is formed on the entire surface of the protective film 17 so as to cover the pixel electrode 6.
  • the alignment film 19 has an alignment regulating force for aligning liquid crystal molecules constituting the liquid crystal layer 4.
  • the counter substrate 3 is a color filter substrate. Specifically, the counter substrate 3 includes a second substrate 20 that is smaller than the first substrate 8. For the second substrate 20, for example, a light-transmitting base material such as glass can be used.
  • the black matrix layer 21 has a function as a light shielding layer that shields light between areas corresponding to the respective pixels in the display area H.
  • a metal film such as a Cr (chromium) or Cr / Cr oxide multilayer film, or a photoresist film in which carbon particles are dispersed in a photosensitive resin can be used.
  • the color filter layer 22 has a structure in which color filters containing pigments corresponding to red (R), green (G), and blue (B) are periodically arranged. That is, the color filter layer 22 including any one of R, G, and B color filters is disposed in an area corresponding to one pixel.
  • the color filter layer 22 may have a multicolor configuration of three or more colors of R, G, and B.
  • the planarization layer 23 is formed of an insulating film that covers the black matrix layer 21 and the color filter layer 22.
  • the planarizing layer 23 has a function of relaxing and planarizing the stepped portion formed by the black matrix layer 21 and the color filter layer 22.
  • a counter electrode 24 is formed on the planarization layer 23.
  • the same transparent conductive material as that of the pixel electrode 6 can be used.
  • An alignment film 25 is formed over the entire surface of the counter electrode 24 so as to cover the counter electrode 24. This alignment film 25 has an alignment regulating force for aligning liquid crystal molecules constituting the liquid crystal layer 4.
  • the display region H of the element substrate 2 includes a plurality of column control lines D 1 , D 2 ,..., DM and a plurality of row control lines G 1 , G 2 , ... they are arranged side by side in a direction in which the G N cross each other. That is, a plurality of column control lines D 1, D 2, ⁇ , D M , while extending in the vertical direction (row direction) in FIG. 3, parallel to the lateral direction (column direction) in FIG. 3 They are arranged side by side. On the other hand, a plurality of row control lines G 1, G 2, ⁇ , G N , while extending in the transverse direction (column direction) in FIG. 3, parallel to the longitudinal direction (row direction) in FIG. 3 They are arranged side by side.
  • a plurality of column control lines D 1, D 2, ⁇ , D M and a plurality of row control lines G 1, G 2, ⁇ ⁇ ⁇ , and G N may cross each other at an angle other than 90 °.
  • Pixel electrodes 6 and the switching element 7, a plurality of column control lines D 1, D 2, ⁇ , D M and a plurality of row control lines G 1, G 2, ⁇ , each intersection of the G N Correspondingly provided. That is, a plurality of column control lines D 1, D 2, ⁇ , D M and a plurality of row control lines G 1, G 2, ⁇ ⁇ ⁇ , and G N, the pixel P in the plane of the display region H Corresponding areas are partitioned in a grid pattern. One pixel electrode 6 and one switching element 7 are provided corresponding to each pixel P.
  • a plurality of column control lines D 1, D 2, ⁇ , D M is supplied by being electrically connected to the source electrode 11 of each of the switching elements (TFT) 7, an image signal to the source electrode 11 It constitutes a signal line (source bus line).
  • the plurality of row control lines G 1 , G 2 ,..., GN are electrically connected to the gate electrode 10 of each switching element (TFT) 7 to supply a scanning signal to the gate electrode 10. It constitutes a scanning line (gate bus line).
  • the plurality of pixel electrodes 6 are electrically connected to the drain electrode 12 of each switching element (TFT) 7.
  • the counter electrode 24 constitutes a common electrode facing the pixel electrodes 6 with the liquid crystal layer 4 interposed therebetween, and the counter electrode 24 is electrically connected to the common electrode line COM.
  • a storage capacitor is often provided so as to be parallel to the capacitor of the liquid crystal layer 4.
  • the row control lines G 1, G 2, ⁇ ⁇ ⁇ when the scan signal is supplied to the gate electrode 10 through G N, the switching element 7 is turned on (ON) state.
  • the column control lines D 1, D 2, ⁇ ⁇ ⁇ when an image signal is supplied to the source electrode 11 through D M, the image signal is the drain electrode 12 is supplied to the pixel electrode 6 through 12.
  • a column control circuit 30 and a pair of row control circuits 31A and 31B are provided.
  • Column control circuit 30 the lower side of the display region H of the element substrate 2, a plurality of column control lines D 1, D 2, ⁇ ⁇ ⁇ , are arranged along the arrangement direction of D M (column direction).
  • the column control circuit 30, a plurality of column control lines D 1, D 2, ⁇ ⁇ ⁇ , one end of D M are connected.
  • the column control circuit 30 functions as a signal line driver circuit (source driver) as a switch circuit (also referred to as an RGB switch circuit) that distributes a signal supplied from one wiring to three column control lines at a predetermined timing. It has a function.
  • Column control circuit 30, a plurality of column control lines D 1 This feature, D 2, ⁇ ⁇ ⁇ , and supplies an image signal to the D M.
  • a pair of row control circuit 31A, 31B is, on both sides of the right and left sandwiching the display region H of the element substrate 2, a plurality of row control lines G 1, G 2, ⁇ ⁇ ⁇ , in the arrangement direction (row direction) of G N Each is arranged along.
  • the row control circuit 31A (FIG. 3 in the left), row control lines G 1 of one adjacent (e.g. odd), G 3, ⁇ G N -1 of one end (left end) is electrically connected Has been.
  • the row control circuit 31B of the other (right side in FIG. 3), the row control lines G 2 of the other adjacent (e.g. the even numbered), G 4, the other end of ⁇ ⁇ ⁇ G N (right end) is connected .
  • Row control circuit 31A, 31B is, as a scan line driver circuit (gate driver), the row control lines G 1, G 2, ⁇ ⁇ ⁇ , and has a function as a progressive circuit to the selected state sequentially G N .
  • Row control circuit 31A, 31B includes a plurality of row control lines G 1, G 2 This feature, ..., and supplies the scan signals to the G N.
  • the column control circuit 30 and the row control circuits 31A and 31B include a plurality of thin film transistors (TFTs) and are formed monolithically on the surface facing the liquid crystal layer 4 of the element substrate 2, for example, based on polycrystalline silicon. Has been. Further, the column control circuit 30 and the row control circuits 31A and 31B are arranged inside a region surrounded by the seal member S or at a position overlapping the seal member S in plan view. Note that the TFTs constituting the column control circuit 30 and the row control circuits 31A and 31B have basically the same configuration as the TFTs constituting the switching element 7, so that the description thereof is omitted.
  • TFTs thin film transistors
  • the column control circuit 30 and the row control circuits 31A and 31B are electrically connected to an external panel control unit 32.
  • the panel control unit 32 includes an image processing unit 32a and a frame buffer 32b.
  • the image processing unit 32a supplies a control signal for displaying an image on the liquid crystal display panel 1 to the column control circuit 30 and the row control circuits 31A and 31B based on a video signal input from the outside of the liquid crystal display panel 1.
  • the frame buffer 32b stores display data for one frame included in the video signal.
  • a terminal region T in which a plurality of terminals 33 are arranged in a line along the end of the element substrate 2, and a plurality of wirings 34 between the display region H and the terminal region T. Is provided with a wiring region L in which is routed.
  • An external driver IC 35 is connected to the plurality of terminals 33.
  • the arrangement direction of the plurality of terminals 33 is parallel to one side (lower side) of the display area H facing the plurality of terminals 33.
  • the element substrate 2 is larger than the counter substrate 3, and the element substrate 2 and the counter substrate 3 are bonded together by a sealing member S disposed along the peripheral edge of the counter substrate 3.
  • a sealing member S disposed along the peripheral edge of the counter substrate 3.
  • a region in which the element substrate 2 projects outside the counter substrate 3 (hereinafter referred to as a projecting region) outside the region surrounded by the seal member S. This is called an area.) K is provided.
  • the plurality of terminals 33 are arranged along one end portion of the element substrate 2 provided with the overhang region K.
  • the overhang region K may or may not have the protective film 17.
  • the protective film 17 is made of a resin, resin fragments are likely to be scattered due to scratches or the like, which may be inconvenient in process management.
  • the protective film 17 may be removed from the overhanging region K, and the overhanging region K may be covered only with the interlayer insulating film 14.
  • the plurality of wirings 34 are routed between the column control circuit 30 and the plurality of terminals 33.
  • the plurality of wirings 34 are arranged separately in the first wiring group 341 and the second wiring group 342 so as to be symmetric with respect to the central portion in the arrangement direction (column direction).
  • the first wiring group 341 and the second wiring group 342 are routed so as to be narrowed down in a fan shape (the wiring pitch becomes shorter) from the column control circuit 30 side toward the terminal 33 side.
  • a pair of polarizing films are arranged on the front side and the back side of the liquid crystal display panel 1 having the above-described configuration.
  • an optical film optical member
  • the liquid crystal display device is configured by combining the liquid crystal display panel 1 and an illumination device such as a backlight that emits illumination light from the back side of the liquid crystal display panel 1.
  • white illumination light emitted from the backlight is incident on the liquid crystal display panel 1 from the element substrate 2 side.
  • a color image can be displayed by red light, green light, and blue light emitted from the counter substrate 3 side of the liquid crystal display panel 1.
  • the transmissive liquid crystal display panel 1 is used is illustrated.
  • the liquid crystal display panel is not limited to such a transmissive type, but is also a transflective type (a transmissive / reflective type). Or a reflective type.
  • the driving method of the liquid crystal display panel 1 is not particularly limited.
  • the VA Very Alignment
  • the TN Transmission Nematic
  • the STN Super TWisted Nematic
  • the IPS In-) Plane (Switching) mode
  • FFS Ringe Field Switching
  • the liquid crystal layer 4 can be made of a liquid crystal material having a negative dielectric anisotropy or a liquid crystal material having a positive dielectric anisotropy in accordance with these driving methods.
  • FIG. 4 is an enlarged plan view showing a main part of the wiring region L of the liquid crystal display panel 1.
  • FIG. 5 is a cutaway view showing a main part of the liquid crystal display panel 1 along the longitudinal direction of one wiring X shown in FIG.
  • FIG. 6 is a cutaway view showing a main part of the liquid crystal display panel 1 along the longitudinal direction of the other wiring Y shown in FIG.
  • FIG. 7 is a cross-sectional view taken along line L 1 -L 1 of the liquid crystal display panel 1 shown in FIG.
  • FIG. 8 is a cross-sectional view of the liquid crystal display panel 1 shown in FIG. 4 taken along the cutting line L 2 -L 2 .
  • FIG. 9 is a cross-sectional view taken along line L 3 -L 3 of the liquid crystal display panel 1 shown in FIG.
  • the wiring 34 is routed on the display area H side in the wiring area L and on the terminal 33 terminal area T side in the wiring area L.
  • the outer wiring portion 41 is provided. Further, the inner wiring part 40 is electrically connected to the column control circuit 30, and the outer wiring part 41 is electrically connected to the terminal 33.
  • the inner wiring portion 40 and the outer wiring portion 41 have different configurations, and the inner wiring portion 40 is a wiring suitable for narrowing the frame, while the outer wiring portion 41 is protected from corrosion. Therefore, the wiring can be made in consideration of suppressing short-circuiting due to foreign matter.
  • the inner wiring portion 40 includes a first wiring layer 42 having a first sheet resistance, a second wiring layer 43 having a second sheet resistance relatively higher than the first sheet resistance, and a first And an inner connection portion 44 that connects the wiring layer 42 and the second wiring layer 43.
  • the first wiring layer 42 is disposed above the second wiring layer 43 on the surface of the element substrate 2 facing the liquid crystal layer 4. Specifically, the first wiring layer 42, on the surface of the interlayer insulating film 14, source electrode 11 and column control lines D 1, D 2, ⁇ ⁇ ⁇ , are formed using the same material as the D M Yes. Further, the protective film 17 covering the first wiring layer 42 is formed on the surface of the interlayer insulating film 14. In the present embodiment, for example, a thin film mainly composed of aluminum (Al) is used as the first wiring layer 42. The sheet resistance (first sheet resistance) of this thin film is about 0.1 ⁇ / ⁇ .
  • the second wiring layer 43 is disposed below the first wiring layer 42 on the surface of the element substrate 2 facing the liquid crystal layer 4. Specifically, the second wiring layer 43, on the plane of the gate insulating film 13, the gate electrode 10 and the row control lines G 1, G 2, ⁇ ⁇ ⁇ , are formed using the same material as the G M Yes. An interlayer insulating film 14 that covers the second wiring layer 43 is formed on the surface of the gate insulating film 13. In the present embodiment, a thin film mainly composed of tungsten (W), for example, is used as the second wiring layer 43. The sheet resistance (second sheet resistance) of this thin film is about 0.5 ⁇ / ⁇ .
  • the inner connection portion 44 is provided at a position where the lengths of the first wiring layer 42 and the second wiring layer 43 are equal. Further, the inner connection portion 44 is disposed in a region inside the seal region S in the wiring region L.
  • An interlayer insulating film 14 is provided between the first wiring layer 42 and the second wiring layer 43.
  • the inner connection portion 44 connects the first wiring layer 42 and the second wiring layer 43 through a contact hole 44 a that penetrates the interlayer insulating film 14.
  • an inorganic insulating film mainly composed of, for example, silicon oxide (SiO X ) or silicon nitride (SiN X ) is used as the interlayer insulating film 14.
  • the outer wiring portion 41 includes a third wiring layer 45 connected to one of the first wiring layer 42 and the second wiring layer 43.
  • the third wiring layer 45 has the same second sheet resistance as the second wiring layer 43 and is disposed in the same layer as the second wiring layer 43 (lower than the first wiring layer 42). ing.
  • the third wiring layer 45 is formed using the same material as the second wiring layer 43 on the surface of the gate insulating film 13.
  • An interlayer insulating film 14 that covers the third wiring layer 45 is formed on the surface of the gate insulating film 13.
  • the third wiring layer 45 may be formed of a wiring layer having a high sheet resistance (third sheet resistance) different from that of the first wiring layer 42 and the second wiring layer 43. .
  • the inner wiring part 40 and the outer wiring part 41 are connected via an outer connection part 46.
  • the outer connection portion 46 is disposed at a position overlapping the seal member S in the wiring region L.
  • the outer connection portion 46 is covered with the protective film 17.
  • the outer connection portion 46 may be covered with a seal member S instead of the protective film 17.
  • the plurality of wirings 34 constitute an inner wiring part 40 between one adjacent (Xth, n represents positive odd or even) wiring X and the other (n + 1) th wiring Y.
  • the arrangement of the first wiring layer 42 and the second wiring layer 43 is different.
  • the first wiring layer 42 is arranged on the column control circuit 30 (display region H) side with the inner connection portion 44 interposed therebetween, and the second wiring layer 43 is connected to the terminal 33 (terminal 33). It is arranged on the region T) side. That is, one wiring X is arranged from the column control circuit 30 side to the terminal 33 side, the first wiring layer 42, the inner connection portion 44, the second wiring layer 43, the outer connection portion 46, the third wiring layer. It has the structure connected in order of 45.
  • the first wiring layer 42 is electrically connected to the source electrode of the TFT 47 constituting the column control circuit 30.
  • the first wiring layer 42 is disposed in the same layer as the source electrode of the TFT 47. That is, the first wiring layer 42 is formed on the surface of the interlayer insulating film 14 using the same material as the source electrode of the TFT 47.
  • the second wiring layer 43 is electrically connected to the third wiring layer 45 through the outer connection portion 46.
  • the second wiring layer 43 and the third wiring layer 45 are formed of the same wiring layer.
  • the outer connecting portion 46 is not necessary, but the outer connecting portion 46 may be formally arranged in this case as well.
  • a dummy outer connecting portion 46 (shown by a broken line in FIG. 4) arranged in the second wiring Y and a regular outer connecting portion 46 (shown by a solid line in FIG. 4) arranged in the other wiring Y. They will be arranged alternately.
  • the second wiring layer 43 is arranged on the column control circuit 30 (display area H) side with the inner connection portion 44 interposed therebetween, and the first wiring layer 42 is on the terminal 33 (terminal area L) side. Is arranged. That is, the other wiring Y is arranged from the column control circuit 30 side toward the terminal 33 side, the second wiring layer 43, the inner connection portion 44, the first wiring layer 42, the outer connection portion 46, the third wiring layer. It has the structure connected in order of 45.
  • the second wiring layer 43 is connected to the source electrode of the TFT 47 constituting the column control circuit 30.
  • the second wiring layer 43 is disposed below the source electrode of the TFT 47. Therefore, the second wiring layer 43 is electrically connected to the upper wiring layer 49 formed in the same layer as the source electrode of the TFT 47 through the contact hole 48 penetrating the interlayer insulating film 14, and then the upper portion The wiring layer 49 is electrically connected to the source electrode of the TFT 47 through the wiring layer 49.
  • the upper wiring layer 49 is formed on the surface of the interlayer insulating film 14 using the same material as the source electrode of the TFT 47.
  • the first wiring layer 42 is electrically connected to the third wiring layer 45 through the outer connection portion 46. That is, the outer connection portion 46 electrically connects the first wiring layer 42 on the upper layer side and the third wiring layer 45 on the lower layer side through the contact hole 46 a penetrating the interlayer insulating film 14.
  • the third wiring layer 45 is electrically connected to the terminal 33.
  • the terminal 33 includes a lower electrode layer 50, an upper electrode layer 51, and a transparent electrode layer 52.
  • the lower electrode layer 50 is disposed in the same layer as the third wiring layer 45. That is, the lower electrode layer 50 is formed using the same material as the third wiring layer 45 on the surface of the gate insulating film 13.
  • the upper electrode layer 51 is electrically connected to the lower electrode layer 50 through a contact hole 53 that penetrates the interlayer insulating film 14.
  • the upper electrode layer 51 is formed using the same material as the first wiring layer 42 on the surface of the interlayer insulating film 14.
  • the transparent electrode layer 52 is formed on the surface of the upper electrode layer 51 using the same material as the pixel electrode 6.
  • a flexible printed wiring board (FPC: Flexible * printed * circuits) is attached through an anisotropic conductive film.
  • the first wiring layer 42 and the second wiring constituting the inner wiring portion 40 are disposed between the adjacent wiring X and the other wiring Y among the plurality of wirings 34.
  • the wiring pitch of the inner wiring portion 40 can be narrowed by making the arrangement with the wiring layer 43 different.
  • the inner wiring portion 40 includes the second wiring layer 43 having a sheet resistance higher than that of the first wiring layer 42, the wiring resistance obtained by making the second wiring layer 43 longer can be reduced by electrostatic discharge. It can be used as a protective resistance against. As a result, it is possible to obtain an active matrix substrate that can narrow the frame of the wiring region L and does not require a protection circuit.
  • the plurality of wirings 34 are simplified to parallel straight lines.
  • the actual wiring 34 is wired from the display area H side to the terminal area side T.
  • the second wiring group 342 is configured.
  • FIG. 10 is a plan view showing the main part centering on the wiring region L of the element substrate 2 in order to explain the planar layout of the plurality of wirings 34.
  • the first wiring layer 42 is indicated by a broken line
  • the second wiring layer 43 and the third wiring layer 45 are indicated by a solid line.
  • m wirings 34 are a plurality of column control lines D 1, D 2, ⁇ , are arranged along the arrangement direction of D M (column direction).
  • a first wiring group 341 including m / 2 wirings 34 is disposed in a left region across the central portion of the wiring region L.
  • a second wiring group 342 including m / 2 wirings 34 is arranged in a region on the right side across the central portion of the wiring region L.
  • first wiring group 341 and the second wiring group 342 are in a symmetrical positional relationship with respect to the central portion in the arrangement direction of the wirings 34, in this embodiment, one wiring group (FIG. Taking the first wiring group 341) shown in FIG. 10 as an example, the planar layout of the plurality of wirings 34 will be described.
  • the column control circuit 30 and the plurality of terminals 33 are arranged so that the plurality of wirings 34 are fanned out (the wiring pitch is shortened) from the column control circuit 30 side to the terminal 33 side.
  • a plurality of wirings 34 are routed between each of these.
  • the inner wiring portions 40 that form part of the wirings 34 are parallel to each other while maintaining the wiring pitch from the column control circuit 30 side toward the terminal 33 side. Has been routed to. Further, the inner wiring portion 40 that forms another part of the wiring 34 is routed so that the wiring pitch decreases from the column control circuit 30 side toward the terminal 33 side. On the other hand, the outer wiring portion 41 is routed so that the wiring pitch becomes shorter from the column control circuit 30 side toward the terminal 33 side.
  • the plurality of wirings 34 do not include the above-described inner wiring part 40 routed in parallel, and the wiring pitch of all the inner wiring parts 40 decreases from the column control circuit 30 side toward the terminal 33 side. It may be a configuration drawn around.
  • the first wiring group 341 includes a first partial wiring group 34A, a second partial wiring group 34B, and a third partial wiring group 34C.
  • the first partial wiring group 34A, the second partial wiring group 34B, and the third partial wiring group 34C are arranged in the arrangement direction of the inner connection portion 44 among the wirings 34 belonging to the partial wiring groups 34A, 34B, and 34C. It is classified by paying attention to the difference.
  • the first partial wiring group 34A has the left side in FIG. 10 as the first, and each of the first to a-th column control circuits 30 and the plurality of terminals 33 toward the right side in FIG. This is a total of a number of wirings 34 routed between them.
  • the second partial wiring group 34B includes a total of (ba) wirings 34 routed between the (a + 1) th to bth column control circuits 30 and the plurality of terminals 33. is there.
  • the third partial wiring group 34C includes a total of (c ⁇ b) wirings 34 routed between the (b + 1) th to cth column control circuits 30 and the plurality of terminals 33. is there.
  • the arrangement direction of the inner connection portions 44 is parallel to the arrangement direction of the plurality of terminals 33.
  • the arrangement direction of the outer connection portions 46 is also parallel to the arrangement direction of the plurality of terminals 33. Further, the interval between the inner connecting portions 44 and the interval between the outer connecting portions 46 are the same as the wiring pitch of each wiring 34 drawn from the column control circuit 30.
  • the second wiring layer 43 or the first wiring layer 42 that connects between the two can be extended in the same direction (lower right direction).
  • the column control circuit 30 and the outer connection portion 46 can be connected with the shortest distance.
  • the inner connection portion 44 is disposed at a position where the lengths of the first wiring layer 42 and the second wiring layer 43 are equal.
  • the difference in sheet resistance of the inner wiring portion 40 between the adjacent wirings 34 can be reduced.
  • the sheet resistance of the inner wiring portion 40 can be made the same between the adjacent wirings 34.
  • the length of the third wiring layer 45 (outer wiring portion 41) that connects the outer connection portion 46 and the terminal 33 changes. That is, the length of the third wiring layer 45 changes continuously and gradually according to the positional relationship between the outer connecting portion 46 and the terminal 33. For this reason, the difference in the length of the third wiring layer 45 does not cause display unevenness such as block division.
  • the arrangement direction of the inner connection portions 44 is not parallel to the arrangement direction of the plurality of terminals 33, but is an oblique direction (upper right direction). That is, the inner connection portion 44 is shifted from the (a + 1) th (left) wiring 34 toward the bth (right) wiring 34 in a direction approaching the column control circuit 30.
  • the interval between the inner connection portions 44 is slightly narrower in the arrangement direction of the plurality of terminals 33 than in the case of the first partial wiring group 34A.
  • the first wiring layer 42 or the second wiring layer 43 that connects the column control circuit 30 and the inner connection portion 44, the inner connection portion 44, and the outer connection portion It is possible to extend the second wiring layer 43 or the first wiring layer 42 connected to the first and second wiring layers 46 in the same direction (lower right direction). Further, in the second partial wiring group 34B, it is possible to efficiently connect the column control circuit 30 to the outer connection portion 46 while maintaining the wiring pitch of the adjacent wirings 34.
  • the inner connection portion 44 is arranged at a position where the lengths of the first wiring layer 42 and the second wiring layer 43 are equal.
  • the sheet resistance continuously changes between adjacent wirings 34 without greatly changing the sheet resistance of the inner wiring portion 40.
  • the wiring pitch of the inner wiring part 40 can be narrowed.
  • the arrangement direction of the outer connection portions 46 is parallel to the arrangement direction of the plurality of terminals 33. Further, the interval between the outer connection portions 46 is set narrower than the interval between the inner connection portions 44 in the first partial wiring group 34A. Therefore, in the second partial wiring group 34 ⁇ / b> B, the third wiring layer 45 (outer wiring portion 41) that connects the outer connection portion 46 and the terminal 33 is arranged in the same direction (lower right direction) as the inner wiring portion 40. Can be extended toward. On the other hand, when the outer connection portion 46 is shifted to the right side of the terminal 33 due to the positional relationship between the outer connection portion 46 and the terminal 33, the third wiring layer 45 (outer wiring portion 41) is the inner wiring portion. 40 extends in the opposite direction (lower left direction).
  • the length of the third wiring layer 45 that connects the outer connection portion 46 and the terminal 33 changes. That is, the length of the third wiring layer 45 continuously and gradually changes according to the positional relationship between the outer connection portion 46 and the plurality of terminals 33. For this reason, the difference in the length of the third wiring layer 45 does not cause display unevenness such as block division.
  • the arrangement direction of the inner connection portions 44 is not parallel to the arrangement direction of the plurality of terminals 33, but is an oblique direction (lower right direction). That is, the inner connection portion 44 is shifted from the (b + 1) th (left) wiring 34 toward the cth (right) wiring 34 in a direction away from the column control circuit 30. Further, in the third partial wiring group 34C, the interval between the inner connection portions 44 is slightly narrower than in the case of the first partial wiring group 34A.
  • the first wiring layer 42 or the second wiring layer 43 that connects the column control circuit 30 and the inner connection portion 44, the inner connection portion 44, and the outer connection portion It is possible to extend the second wiring layer 43 or the first wiring layer 42 connected to the first and second wiring layers 46 in the same direction (lower right direction). Further, in the third partial wiring group 34C, it is possible to efficiently connect the column control circuit 30 to the outer connection portion 46 while maintaining the wiring pitch of the adjacent wirings 34.
  • the inner connection portions 44 are arranged at positions where the lengths of the first wiring layer 42 and the second wiring layer 43 are equal. Thereby, in the third partial wiring group 34 ⁇ / b> C, the sheet resistance continuously changes between adjacent wirings 34 without largely changing the sheet resistance of the inner wiring part 40. Moreover, the wiring pitch of the inner wiring part 40 can be narrowed.
  • the length of the third wiring layer 45 that connects the outer connection portion 46 and the terminal 33 changes. That is, the length of the third wiring layer 45 continuously and gradually changes according to the positional relationship between the outer connection portion 46 and the plurality of terminals 33. For this reason, the difference in the length of the third wiring layer 45 does not cause display unevenness such as block division.
  • the (c + 1) th to mth wirings 34 are the first to cth wirings.
  • 34 is a symmetric positional relationship (planar layout).
  • the c-th wiring 34 and the (c + 1) -th wiring 34 positioned at the center of the plurality of wirings 34 are arranged in the same manner among the above-described adjacent wirings X and Y.
  • Y may be arranged.
  • FIG. 11 is a plan view showing a plurality of wirings 34 shown in FIG.
  • the plurality of wirings 34 can be classified into paths ⁇ , ⁇ , ⁇ , ⁇ , and ⁇ shown in FIG.
  • the plurality of wirings 34 change in form in the order of the paths ⁇ , ⁇ , ⁇ , ⁇ , and ⁇ while gradually changing the wiring length when viewed in plan in the order of the wirings.
  • the wiring X and the wiring Y are different in the arrangement of the first wiring layer 42 and the second wiring layer 43 constituting the inner wiring portion 40, but the paths ⁇ , ⁇ , ⁇ , ⁇ of the wiring 34 are different. Is the same.
  • the path ⁇ is relatively short as the first wiring layer 42 and the second wiring layer 43 having the same long distance as the inner wiring portion 40 and shorter as the outer wiring portion 41.
  • the wiring 34 includes a third wiring layer 45 having a medium distance.
  • the outer connection portion 46 is shifted to the left side from the terminal 33.
  • the first wiring layer 42, the second wiring layer 43, and the outer wiring portion 41 may have the same wiring length in the longest portion (first wiring) of the wiring 34. is there.
  • the path ⁇ includes the second wiring layer 43 and the third wiring layer 45 having a sheet resistance higher than that of the first wiring layer 42, and is obtained by the second wiring layer 43 and the third wiring layer 45.
  • the wiring resistance to be used can be a protective resistance against electrostatic discharge.
  • the path ⁇ is the first wiring layer 42 and the second wiring layer 43 having the same relatively long distance as the inner wiring portion 40 and the relatively short distance of the first wiring layer 42 and the second wiring layer 43 which are shorter than the outer wiring portion 41.
  • the wiring 34 includes three wiring layers 45. Further, the outer connection portion 46 is shifted to the left side from the terminal 33.
  • the path ⁇ includes the second wiring layer 43 and the third wiring layer 45 having a sheet resistance higher than that of the first wiring layer 42, and is obtained by the second wiring layer 43 and the third wiring layer 45.
  • the wiring resistance to be used can be a protective resistance against electrostatic discharge.
  • the path ⁇ is a first wiring layer 42 and a second wiring layer 43 having the same relatively long distance as the inner wiring portion 40 and a relatively short distance of the first wiring layer 42 and the second wiring layer 43 that are shorter than the outer wiring portion 41.
  • the wiring 34 includes three wiring layers 45. Further, the outer connection portion 46 is shifted to the right side from the terminal 33.
  • the path ⁇ includes the second wiring layer 43 and the third wiring layer 45 having a sheet resistance higher than that of the first wiring layer 42, and is obtained by the second wiring layer 43 and the third wiring layer 45.
  • the wiring resistance to be used can be a protective resistance against electrostatic discharge.
  • the path ⁇ includes the first wiring layer 42 and the second wiring layer 43 having the same relatively middle distance as the inner wiring portion 40 and the third wiring layer having the relatively middle distance as the outer wiring portion 41. 45. Further, the outer connection portion 46 is shifted to the right side from the terminal 33.
  • the path ⁇ regardless of the wiring X and the wiring Y, the wiring layer having a high sheet resistance contributes to the wiring resistance. Accordingly, the path ⁇ includes the second wiring layer 43 and the third wiring layer 45 having a sheet resistance higher than that of the first wiring layer 42, and is obtained by the second wiring layer 43 and the third wiring layer 45.
  • the wiring resistance to be used can be a protective resistance against electrostatic discharge.
  • the path ⁇ is the first wiring layer 42 and the second wiring layer 43 having the same relatively short length as the inner wiring portion 40 and the third wiring layer having a relatively long distance as the outer wiring portion 41. 45. Further, the outer connection portion 46 is shifted to the right side from the terminal 33.
  • the path ⁇ includes the second wiring layer 43 and the third wiring layer 45 having a sheet resistance higher than that of the first wiring layer 42, and is obtained by the second wiring layer 43 and the third wiring layer 45.
  • the wiring resistance to be used can be a protective resistance against electrostatic discharge.
  • the first partial wiring group 34A includes a wiring X and a wiring Y, and each of the wirings X and Y includes a wiring 34 of a path ⁇ and a path ⁇ .
  • the second partial wiring group 34B includes a wiring X and a wiring Y, and each of the wirings X and Y includes a wiring 34 of a path ⁇ and a path ⁇ .
  • the third partial wiring group 34C includes a wiring X and a wiring Y, and each wiring X and Y includes a wiring 34 of the path ⁇ .
  • the first wiring group 341 includes any wiring 34 of the paths ⁇ , ⁇ , ⁇ , ⁇ , and ⁇ .
  • the length of the wiring 34 constituting the first wiring group 341 gradually decreases from the path ⁇ toward ⁇ , but the wiring 34 of the paths ⁇ and ⁇ is connected to the column control circuit 30 and the terminal 33. It is possible to suppress the length of the wiring 34 from being shortened by following a route that is a detour without following the route that is the shortest distance between them.
  • the wiring 34 of the path ⁇ is the shortest wiring 34 among the paths ⁇ , ⁇ , ⁇ , ⁇ , and ⁇ .
  • the wiring 34 in the path ⁇ includes an inner wiring portion 40 including a first wiring layer 42 or a second wiring layer 43 that extends in a direction orthogonal to the arrangement direction of the plurality of terminals 33, and the plurality of terminals 33.
  • This configuration suppresses the length of the wiring 34 from being shortened in the wiring 34 of the path ⁇ .
  • the third wiring layer 45 having a high sheet resistance a sufficient protection resistance against electrostatic discharge can be obtained.
  • FIG. 12 is a plan view showing the main part centering on the wiring region of the element substrate 200 shown as a reference example.
  • the element substrate 200 shown in FIG. 12 is different from the element substrate 2 shown in FIG. 10 in the planar layout of the plurality of wirings 234, and includes a protection circuit 201 for preventing circuit breakdown due to electrostatic discharge (ESD). It has become.
  • the other configuration of the element substrate 200 is basically the same as that of the element substrate 2 shown in FIG. Therefore, in the element substrate 200 shown in FIG. 12, the same parts as those of the element substrate 2 shown in FIG.
  • the protection circuit 201 is disposed along the column control circuit 30 between the column control circuit 30 and the plurality of wirings 234.
  • the plurality of wirings 234 are routed between the protection circuit 201 and the plurality of terminals 33.
  • the plurality of wirings 234 have an inner wiring part 240 routed on the protection circuit 201 side and an outer wiring part 241 routed on the terminal 33 side.
  • the inner wiring portion 240 is composed of an upper wiring layer having the same low sheet resistance as the first wiring layer 42.
  • the outer wiring portion 241 is formed of a lower wiring layer having the same sheet resistance as that of the third wiring layer 45.
  • the inner wiring part 240 and the outer wiring part 241 are connected via a connection part 246.
  • the connecting portion 246 is composed of the same connecting portion as the outer connecting portion 46.
  • the plurality of wirings 234 are arranged separately in the first wiring group 234A and the second wiring group 234B so as to be symmetric with respect to the central portion in the arrangement direction (column direction).
  • the first wiring group 234A and the second wiring group 234B are routed so as to be squeezed in a fan shape (the wiring pitch becomes shorter) from the protection circuit 201 side toward the terminal 33 side.
  • first wiring group 234A and the second wiring group 234B are in a symmetrical positional relationship across the central portion in the arrangement direction of the wirings 234, one wiring group (shown in FIG. 12) is used in this reference example. Taking the first wiring group 234A) as an example, the planar layout of the plurality of wirings 234 will be described.
  • the first wiring group 234A includes a first partial wiring group 234C and a second partial wiring group 234D.
  • the first partial wiring group 234 ⁇ / b> C has the left side in FIG. 12 as the first, and between the first to sth protection circuits 201 and the plurality of terminals 33 toward the right side in FIG. 12. S wirings 234 routed in total.
  • the second partial wiring group 234D is a total of (ts) wirings 234 routed between the (s + 1) th to tth protection circuits 201 and the plurality of terminals 33. .
  • the inner wiring portion 240 is drawn in an oblique direction (lower right direction) at an angle ⁇ toward the connection portion 246, and the wiring length is gradually shortened and bent toward the terminal 33.
  • the outer wiring portion 241 changes so as to become shorter toward the terminal 33.
  • the inner wiring portion 240 is routed in an oblique direction (lower left direction) at an angle ⁇ toward the connection portion 246. Further, in the second partial wiring group 234 ⁇ / b> D, the outer wiring portion 241 is routed toward the terminal 33 at the shortest distance.
  • the outer wiring part 241 is responsible for narrowing down the remaining relatively short sections. That is, a part of the outer wiring portion 241 is routed in parallel with a short wiring pitch equal to the interval between the terminals 33 without being narrowed down at all.
  • the protection circuit 201 is disposed for the purpose of preventing this.
  • the protection circuit 201 is accompanied by a diode, a large transistor, a power supply line, or the like, for example, a protection circuit having a size of about 0.5 mm. 201.
  • the protection circuit 201 has a size that cannot be ignored.
  • the element substrate 2 of the present embodiment it is possible to narrow the frame of the wiring region L without arranging a protection circuit in the first wiring group 341 and the second wiring group 342. is there.
  • reference route 1 and reference route 2 shown in FIG. 11 will be described.
  • the reference path 1 and the reference path 2 are paths that are not included in the wiring 34 provided in the element substrate 2.
  • the reference path 1 is a path in which the first wiring layer 42 and the second wiring layer 43 constituting the inner wiring portion 40 and the third wiring layer 45 constituting the outer wiring portion 41 are connected with the shortest distance. is there.
  • the reference path 1 has the first wiring layer 42 and the second wiring layer 43 having the same relatively short distance as the inner wiring portion 40 and the third wiring having the relatively short distance as the outer wiring portion 41.
  • This wiring 34 includes the wiring layer 45.
  • the wiring layer having a high sheet resistance contributes to the wiring resistance. Therefore, in the reference route 1, the lengths of the second wiring layer 43 and the third wiring layer 45 having a sheet resistance higher than that of the first wiring layer 42 are short, and sufficient protection resistance against electrostatic discharge cannot be obtained. .
  • the reference path 2 includes a first wiring layer 42 and a second wiring layer 43 having the same relatively medium length as the inner wiring portion 40 and a third wiring having a relatively short distance as the outer wiring portion 41.
  • the wiring 34 includes the layer 45. However, the reference path 2 follows the path having the shortest distance between the column control circuit 30 and the inner connection part 44, as in the t-th wiring 234 shown in FIG.
  • the wiring 34 follows a path bent with the connection portion 46 and follows a path with the shortest distance between the outer connection portion 46 and the terminal 33.
  • the second wiring layer 43 and the third wiring layer having a sheet resistance higher than that of the first wiring layer 42 while the distance from the column control circuit 30 to the terminal 33 is substantially the same as the path ⁇ .
  • the length of 45 is short. Therefore, sufficient protection resistance against electrostatic discharge cannot be obtained.
  • the element substrate 2 of the present embodiment it is possible to narrow the frame of the wiring region L without disposing a protective circuit in the first wiring group 341 and the second wiring group 342.
  • the proportion of the first wiring group 341 and the second wiring group 342 in the wiring region L can be reduced, and as a result, the liquid crystal display panel 1 can be narrowed.
  • the first wiring layer 42 and the second wiring layer 43 that constitute the inner wiring portion 40 are disposed between the adjacent wiring X and the other wiring Y among the plurality of wirings 34.
  • the arrangement is different. Thereby, the wiring pitch of the inner side wiring part 40 can be narrowed, without producing the short circuit by a foreign material etc., for example.
  • the wiring pitch of the plurality of wirings 34 narrowed down in a fan shape can be narrowed down.
  • the first wiring group 341 and The ratio of the second wiring group 342 can be reduced.
  • the wiring resistance of the plurality of wirings 34 continuously changes between one adjacent wiring X and the other wiring Y. For this reason, display unevenness does not occur in the liquid crystal display panel 1.
  • the plurality of wirings 34 are configured to include any one of the paths ⁇ , ⁇ , ⁇ , ⁇ , and ⁇ , and do not include the reference path 1 and the reference path 2. . Therefore, the second wiring layer 43 and the third wiring layer 45 having a sheet resistance higher than that of the first wiring layer 42 are included, and the wiring resistance obtained by the second wiring layer 43 and the third wiring layer 45 is reduced. It can be a protective resistance against electrostatic discharge.
  • the shortest wiring 34 among the plurality of wirings 34 is likely to cause circuit breakdown due to electrostatic discharge (ESD).
  • ESD electrostatic discharge
  • the first wiring layer 42 or the second wiring layer 43 extending in a direction orthogonal to the arrangement direction of the plurality of terminals 33 as in the path ⁇ described above.
  • an outer wiring portion 41 including a third wiring layer 45 extending obliquely with respect to the direction in which the plurality of terminals 33 are arranged.
  • the third wiring layer 45 having a high sheet resistance can be lengthened, and the wiring resistance obtained thereby can be used as a protective resistance against electrostatic discharge (ESD). Therefore, the wiring region can be provided without arranging a protection circuit. It is possible to narrow the frame.
  • such addition of wiring resistance is realized not by meandering wiring but by alternately arranging wiring X and wiring Y and by devising the path of the wiring 34. That is, in the meandering wiring, it is difficult to arrange the wirings 34 at a narrow pitch, but in the element substrate 2, a resistance component can be added even in the wirings 34 at a narrow pitch. According to an experiment by the present inventor, it was confirmed that if a single wiring 34 has a resistance component of about 500 ⁇ , the withstand voltage of 200 V can be cleared by an ESD test using the MM method (0 ⁇ , 200 pF).
  • the wiring region L can be narrowed. Therefore, in the liquid crystal display panel 1, it is possible to cope with further higher resolution and downsizing by using the element substrate 2 having a narrow frame that does not require the protection circuit 201.
  • the liquid crystal display device shown as the second embodiment is an element substrate 102 shown in FIGS. 13 to 18 in place of the element substrate 2 in the liquid crystal display device including the liquid crystal display panel 1 shown in FIGS. This is a configuration using a liquid crystal display panel 101 provided with.
  • the element substrate 102 has basically the same configuration as the element substrate 2 except that the element substrate 102 includes a terminal 133 and a wiring 134 instead of the terminal 33 and the wiring 34 included in the element substrate 2. Therefore, in the following description, in the liquid crystal display panel 101 and the element substrate 102, portions equivalent to the liquid crystal display panel 1 and the element substrate 2 are not described, and the same reference numerals are given in the drawings.
  • FIG. 13 is an enlarged plan view showing a main part of the wiring region L of the liquid crystal display panel 101.
  • FIG. FIG. 14 is a cross-sectional view showing a main part of the liquid crystal display panel 1 along the longitudinal direction of one wiring X shown in FIG.
  • FIG. 15 is a cutaway view showing a main part of the liquid crystal display panel 1 along the longitudinal direction of the other wiring Y shown in FIG.
  • FIG. 16 is a cross-sectional view taken along line L 4 -L 4 of the liquid crystal display panel 1 shown in FIG.
  • FIG. 17 is a cross-sectional view taken along the cutting line L 5 -L 5 of the liquid crystal display panel 1 shown in FIG. 18 is a cross-sectional view taken along the cutting line L 6 -L 6 of the liquid crystal display panel 1 shown in FIG.
  • the wiring 134 is routed on the inner wiring portion 140 routed on the display area H side in the wiring area L and on the terminal area T side in the wiring area L. And an outer wiring portion 141. Further, the inner wiring part 140 is electrically connected to the column control circuit 30, and the outer wiring part 141 is electrically connected to the terminal 133. As described above, the inner wiring portion 140 and the outer wiring portion 141 have different configurations, and the inner wiring portion 140 is a wiring suitable for narrowing the frame, while the outer wiring portion 141 is protected from corrosion. Therefore, the wiring can be made in consideration of suppressing short-circuiting due to foreign matter.
  • the inner wiring portion 140 includes a first wiring layer 142 having a first sheet resistance, a second wiring layer 143 having a second sheet resistance relatively higher than the first sheet resistance, And an inner connection portion 144 that connects the wiring layer 142 and the second wiring layer 143.
  • the first wiring layer 142 is disposed above the second wiring layer 143 on the surface of the element substrate 102 facing the liquid crystal layer 4. Specifically, the first wiring layer 142, on the surface of the interlayer insulating film 14, source electrode 11 and column control lines D 1, D 2, ⁇ ⁇ ⁇ , are formed using the same material as the D M Yes. A protective film 17 that covers the first wiring layer 142 is formed on the surface of the interlayer insulating film 14. In the present embodiment, for example, a thin film mainly composed of aluminum (Al) is used as the first wiring layer 142. The sheet resistance (first sheet resistance) of this thin film is about 0.1 ⁇ / ⁇ .
  • the second wiring layer 143 is disposed below the first wiring layer 142 on the surface of the element substrate 102 facing the liquid crystal layer 4. Specifically, the second wiring layer 143 on the surface of the gate insulating film 13, the gate electrode 10 and the row control lines G 1, G 2, ⁇ ⁇ ⁇ , are formed using the same material as the G M Yes.
  • An interlayer insulating film 14 that covers the second wiring layer 143 is formed on the surface of the gate insulating film 13.
  • a thin film mainly composed of tungsten (W) is used as the second wiring layer 143.
  • the sheet resistance (second sheet resistance) of this thin film is about 0.5 ⁇ / ⁇ .
  • the inner connection portion 144 is provided at a position where the lengths of the first wiring layer 142 and the second wiring layer 143 are equal. Further, the inner connection portion 144 is disposed in a region inside the wiring region L with respect to the seal member S. When the width of the seal member S is wide, at least a part or all of the inner connection portion 44 may be disposed at a position overlapping the seal member S in plan view.
  • An interlayer insulating film 14 is provided between the first wiring layer 142 and the second wiring layer 143.
  • the inner connection portion 144 connects the first wiring layer 142 and the second wiring layer 143 through a contact hole 144 a that penetrates the interlayer insulating film 14.
  • an inorganic insulating film mainly composed of, for example, silicon oxide (SiO X ) or silicon nitride (SiN X ) is used as the interlayer insulating film 14.
  • the outer wiring portion 141 includes a third wiring layer 145 that is connected to either the first wiring layer 142 or the second wiring layer 143.
  • the third wiring layer 145 has the same second sheet resistance as the second wiring layer 143 and is disposed in the same layer as the second wiring layer 143 (lower layer than the first wiring layer 142). ing.
  • the third wiring layer 145 is formed using the same material as the second wiring layer 143 on the surface of the gate insulating film 13.
  • An interlayer insulating film 14 that covers the third wiring layer 145 is formed on the surface of the gate insulating film 13.
  • the third wiring layer 145 can be formed of a wiring layer having a high sheet resistance (third sheet resistance) different from that of the first wiring layer 142 and the second wiring layer 143. .
  • the inner wiring part 140 and the outer wiring part 141 are connected via an outer connection part 146.
  • the outer connection portion 146 is disposed at a position overlapping the seal member S in the wiring region L.
  • the outer connection portion 146 is covered with a protective film 17.
  • the outer connection portion 146 may be covered with the seal member S instead of the protective film 17.
  • the plurality of wirings 134 constitute an inner wiring portion 140 between one adjacent wiring (Xth, n represents a positive odd number or even number) and the other (n + 1th) wiring Y ′.
  • the arrangement of the first wiring layer 142 and the second wiring layer 143 is different.
  • the first wiring layer 142 is arranged in the column control circuit 30 (display area H) with the inner connection portion 144 interposed therebetween, and the second wiring layer 143 is connected to the terminal 133 (terminal). It is arranged on the region T) side. That is, one wiring X ′ is directed from the column control circuit 30 side toward the terminal 133 side, the first wiring layer 142, the inner connection portion 144, the second wiring layer 143, the outer connection portion 146, the third wiring.
  • the layers 145 are connected in this order.
  • the first wiring layer 142 is electrically connected to the source electrode of the TFT 47 constituting the column control circuit 30.
  • the first wiring layer 142 is arranged in the same layer as the source electrode of the TFT 47. That is, the first wiring layer 142 is formed on the surface of the interlayer insulating film 14 using the same material as the source electrode of the TFT 47.
  • the second wiring layer 143 is electrically connected to the third wiring layer 145 through the outer connection portion 146.
  • the second wiring layer 143 and the third wiring layer 145 are formed of the same wiring layer. For this reason, although the outer side connection part 146 becomes unnecessary, you may arrange
  • a dummy outer connecting portion 146 (shown by a broken line in FIG. 13) arranged in the second line and a regular outer connecting portion 146 (shown by a solid line in FIG. 13) arranged in the other wiring Y ′. , Will be arranged alternately.
  • the second wiring layer 143 is disposed on the column control circuit 30 (display area H) side with the inner connection portion 144 interposed therebetween, and the first wiring layer 142 is the terminal 133 (terminal area T). Arranged on the side. That is, the other wiring Y ′ extends from the column control circuit 30 side toward the terminal 133 side, the second wiring layer 143, the inner connection portion 144, the first wiring layer 142, the outer connection portion 146, the third wiring.
  • the layers 145 are connected in this order.
  • the second wiring layer 143 is connected to the source electrode of the TFT 47 constituting the column control circuit 30.
  • the second wiring layer 143 is disposed below the source electrode of the TFT 47.
  • the second wiring layer 143 is electrically connected to the upper wiring layer 149 formed in the same layer as the source electrode of the TFT 47 through the contact hole 148 penetrating the interlayer insulating film 14,
  • the structure is electrically connected to the source electrode of the TFT 47 via the wiring layer 149.
  • the upper wiring layer 149 is formed on the surface of the interlayer insulating film 14 using the same material as the source electrode of the TFT 47.
  • the first wiring layer 142 is electrically connected to the third wiring layer 145 through the outer connection portion 146. That is, the outer connection portion 146 electrically connects the first wiring layer 142 on the upper layer side and the third wiring layer 145 on the lower layer side through the contact hole 146a penetrating the interlayer insulating film 14.
  • the third wiring layer 145 is electrically connected to the terminal 133.
  • the terminal 133 includes a lower electrode layer 150, an upper electrode layer 151, and a transparent electrode layer 152.
  • the lower electrode layer 150 is disposed in the same layer as the third wiring layer 145. That is, the lower electrode layer 150 is formed using the same material as the third wiring layer 145 on the surface of the gate insulating film 13.
  • the upper electrode layer 151 is electrically connected to the lower electrode layer 150 through a contact hole 153 that penetrates the interlayer insulating film 14.
  • the upper electrode layer 151 is formed using the same material as the first wiring layer 142 on the surface of the interlayer insulating film 14.
  • the transparent electrode layer 152 is formed on the surface of the upper electrode layer 151 using the same material as the pixel electrode 6.
  • a flexible printed wiring board (FPC: Flexible printed circuit) is attached to the terminal 133 via an anisotropic conductive film.
  • the first wiring layer 142 constituting the inner wiring portion 140 is disposed between the adjacent wiring X ′ and the other wiring Y ′ among the plurality of wirings 134.
  • the wiring pitch of the inner wiring part 140 can be narrowed.
  • the inner wiring portion 140 includes the second wiring layer 143 having a sheet resistance higher than that of the first wiring layer 142, the wiring resistance obtained by lengthening the second wiring layer 143 can be reduced by electrostatic discharge. It can be used as a protective resistance against. As a result, it is possible to obtain an active matrix substrate that can narrow the frame of the wiring region L and does not require a protection circuit.
  • the first wiring layer 142 is disposed so as to overlap the adjacent second wiring layer 143 so that the number of the inner wiring portions 140 is smaller than the number of the outer wiring portions 141. Yes. As a result, the apparent number of wirings 134 can be reduced.
  • the first wiring layer 142 and the second wiring layer 143 overlap each other between the one wiring X ′ and the other wiring Y ′, so that they are electrically independent.
  • the apparent number of wires in the inner wiring portion 140 can be halved compared to the number of wires 134 existing in the middle.
  • the adjacent third wiring layers 145 do not overlap with each other, so that the number of wirings 134 that exist electrically independently appears to be the same.
  • the plurality of wirings 134 are simplified to parallel straight lines. However, the actual wiring 134 is wired from the display area H side to the terminal area side T. It is routed to shorten the pitch.
  • the first wiring layer 142 and the second wiring layer 143 overlap each other between one wiring X ′ and the other wiring Y ′.
  • a plurality of wirings 134 are routed.
  • the interval between the one wiring X ′ and the other wiring Y ′ is widened at the portion where the first wiring layer 142 and the second wiring layer 143 overlap.
  • the wiring pitch of the plurality of wirings 134 narrowed down in a fan shape is narrowed, the wiring 134 can be made more oblique, and as a result, the proportion of the plurality of wirings 134 in the wiring region L is reduced. can do.
  • FIG. 20 is a plan view showing a main part centering on the wiring region L of the element substrate 102 in order to explain the planar layout of the plurality of wirings 134.
  • the plurality of wirings 134 are arranged separately in a first wiring group 1341 and a second wiring group 1342 so as to be symmetric with respect to the central portion in the arrangement direction (column direction).
  • the first wiring group 1341 and the second wiring group 1342 are routed so as to be squeezed in a fan shape (wiring pitch becomes shorter) from the column control circuit 30 side toward the terminal 133 side.
  • m wirings 134 are a plurality of column control lines D 1, D 2, ⁇ , are arranged along the arrangement direction of D M (column direction).
  • a first wiring group 1341 including m / 2 wirings 134 is arranged in the left region across the central portion of the wiring region L.
  • a second wiring group 1342 including m / 2 wirings 134 is arranged in the right region across the central portion of the wiring region L.
  • first wiring group 1341 and the second wiring group 1342 are in a symmetrical positional relationship with respect to the central portion in the arrangement direction of the wirings 134, in this embodiment, one wiring group (FIG. The planar layout of the plurality of wirings 134 will be described by taking the first wiring group 1341) shown in FIG.
  • the column control circuit 30 and the plurality of terminals 133 are arranged so that the plurality of wirings 134 are narrowed in a fan shape (the wiring pitch is shortened) from the column control circuit 30 side toward the terminal 133 side.
  • a plurality of wirings 134 are routed between each of these.
  • the inner wiring parts 140 forming some of the wirings 134 are parallel to each other while maintaining the wiring pitch from the column control circuit 30 side toward the terminal 133 side. Has been routed to. Further, the inner wiring part 140 forming another part of the wiring 134 is routed so that the wiring pitch becomes shorter from the column control circuit 30 side toward the terminal 133 side. On the other hand, the outer wiring portion 141 is routed so that the wiring pitch becomes shorter from the column control circuit 30 side toward the terminal 133 side.
  • the plurality of wirings 134 do not include the above-described inner wiring parts 140 routed in parallel, and all the inner wiring parts 140 have a wiring pitch that decreases from the column control circuit 30 side toward the terminal 133 side. It may be a configuration drawn around.
  • the first wiring group 1341 includes a first partial wiring group 134A, a second partial wiring group 134B, and a third partial wiring group 134C.
  • the first partial wiring group 134A, the second partial wiring group 134B, and the third partial wiring group 134C are arranged in the direction in which the inner connection portion 144 is arranged in the wiring 134 belonging to the partial wiring groups 134A, 134B, and 134C. It is classified by paying attention to the difference.
  • the first partial wiring group 134A has the left side in FIG. 20 as the first, and the first to d-th column control circuits 30 and the plurality of terminals 133 toward the right side in FIG. A total of d wires 134 routed between them.
  • the second partial wiring group 134B is a total of (ed) wirings 134 routed between the (d + 1) th to eth column control circuits 30 and the plurality of terminals 133. is there.
  • the third partial wiring group 134C includes a total of (fe) wirings 134 routed between the (e + 1) th to fth column control circuits 30 and the plurality of terminals 133. is there.
  • the arrangement direction of the inner connection portions 144 is parallel to the arrangement direction of the plurality of terminals 133. Further, the arrangement direction of the outer connection portions 146 is also parallel to the arrangement direction of the plurality of terminals 133. Further, the interval between the inner connecting portions 144 and the interval between the outer connecting portions 146 are the same as the wiring pitch of each wiring 134 drawn out from the column control circuit 30.
  • the first wiring layer 142 or the second wiring layer 143 that connects the column control circuit 30 and the inner connection portion 44, and the inner connection portion 144 and the outer connection portion 146 are connected.
  • the second wiring layer 143 or the first wiring layer 142 that connects between the first and second wiring layers can be extended in the same direction (lower right direction).
  • the column control circuit 30 and the outer connection portion 146 can be connected with the shortest distance.
  • the first wiring layer 142 and the second wiring layer 143 between the one wiring X ′ and the other wiring Y ′ are connected to each other by the inner connection portion 144 or the outer side.
  • the connection portions 146 are overlapped so as to avoid the vicinity of the connection portion 146 and its surroundings.
  • the inner connection portion 144 is arranged at a position where the lengths of the first wiring layer 142 and the second wiring layer 143 are equal. Thereby, in the first partial wiring group 134A, the difference in the wiring resistance of the inner wiring portion 140 between the adjacent wirings 134 can be reduced. In particular, in the first partial wiring group 134 ⁇ / b> A, the wiring resistance of the inner wiring part 140 can be made the same between the adjacent wirings 134.
  • the length of the third wiring layer 145 (outer wiring portion 141) that connects the outer connecting portion 146 and the terminal 133 changes. That is, the length of the third wiring layer 145 changes continuously and gradually according to the positional relationship between the outer connection portion 146 and the terminal 133. For this reason, the difference in the length of the third wiring layer 145 does not cause display unevenness such as block division.
  • the arrangement direction of the inner connection portions 144 is not parallel to the arrangement direction of the plurality of terminals 133 but is an oblique direction (upper right direction). For this reason, the inner connection portion 144 is shifted from the (d + 1) th (left) wiring 134 toward the eth (right) wiring 134 in a direction approaching the column control circuit 30.
  • the interval between the inner connection portions 144 is slightly narrower in the arrangement direction of the plurality of terminals 133 than in the case of the first partial wiring group 134A.
  • the first wiring layer 142 or the second wiring layer 143 that connects the column control circuit 30 and the inner connection portion 144, the inner connection portion 144, and the outer connection portion It is possible to extend the second wiring layer 143 or the first wiring layer 142 that connects to 146 in the same direction (lower right direction). Further, in the second partial wiring group 134B, it is possible to efficiently connect the column control circuit 30 to the outer connection portion 146 while maintaining the wiring pitch of the adjacent wirings 134. Further, in the second partial wiring group 134B, the first wiring layer 142 and the second wiring layer 143 between the one wiring X ′ and the other wiring Y ′ are connected to each other by the inner connection portion 144 or the outer side. The connection portions 146 are overlapped so as to avoid the vicinity of the connection portion 146 and its surroundings.
  • the inner connection portion 144 is arranged at a position where the lengths of the first wiring layer 142 and the second wiring layer 143 are equal.
  • the sheet resistance continuously changes between adjacent wirings 134 without greatly changing the sheet resistance of the inner wiring part 140.
  • the wiring pitch of the inner wiring part 140 can be reduced.
  • the arrangement direction of the outer connecting portions 146 is parallel to the arrangement direction of the plurality of terminals 133. Further, the interval between the outer connection portions 146 is set narrower than the interval between the inner connection portions 144 in the first partial wiring group 134A. Therefore, in the second partial wiring group 134 ⁇ / b> B, the third wiring layer 145 (outer wiring portion 141) that connects the outer connection portion 146 and the terminal 133 is arranged in the same direction (lower right direction) as the inner wiring portion 140. Can be extended toward.
  • the third wiring layer 145 (outer wiring portion 141) is the inner wiring portion. 140 extends in the opposite direction (lower left direction).
  • the length of the third wiring layer 145 connecting the outer connection portion 146 and the terminal 133 changes. That is, the length of the third wiring layer 145 changes continuously and gradually according to the positional relationship between the outer connecting portion 146 and the plurality of terminals 133. For this reason, the difference in the length of the third wiring layer 145 does not cause display unevenness such as block division.
  • the arrangement direction of the inner connection portions 144 is not parallel to the arrangement direction of the plurality of terminals 133, but is an oblique direction (lower right direction). Therefore, the inner connection portion 144 is shifted in a direction away from the column control circuit 30 from the (e + 1) th (left) wiring 134 toward the fth (right) wiring 134. Further, in the third partial wiring group 134C, the interval between the inner connection portions 144 is slightly narrower than in the case of the first partial wiring group 134A.
  • the first wiring layer 142 or the second wiring layer 143 that connects the column control circuit 30 and the inner connection portion 144, the inner connection portion 144, and the outer connection portion It is possible to extend the second wiring layer 143 or the first wiring layer 142 that connects to 146 in the same direction (lower right direction). Further, in the third partial wiring group 134C, it is possible to efficiently connect the column control circuit 30 to the outer connection portion 146 while maintaining the wiring pitch of the adjacent wirings 134. In the third partial wiring group 134C, the first wiring layer 142 and the second wiring layer 143 overlap each other between the one wiring X ′ and the other wiring Y ′.
  • the inner connection portion 144 is disposed at a position where the lengths of the first wiring layer 142 and the second wiring layer 143 are equal.
  • the wiring resistance continuously changes without greatly changing the wiring resistance of the inner wiring portion 140 between the adjacent wirings 134.
  • the wiring pitch of the inner wiring part 140 can be reduced.
  • the length of the third wiring layer 145 that connects the outer connection portion 146 and the terminal 133 changes. That is, the length of the third wiring layer 145 changes continuously and gradually according to the positional relationship between the outer connecting portion 146 and the plurality of terminals 133. For this reason, the difference in the length of the third wiring layer 145 does not cause display unevenness such as block division.
  • the (f + 1) th to mth wirings 134 are the first to dth wirings.
  • the positional relationship (planar layout) is symmetric with respect to 134.
  • the f-th wiring 134 and the (f + 1) -th wiring 134 positioned at the center of the plurality of wirings 134 are arranged in the same manner among the above-described adjacent wirings X ′ and Y ′.
  • the wiring X ′ that differs between the f-th wiring 134 and the (f + 1) -th wiring 134.
  • Y ′ may be arranged.
  • FIG. 21 is a plan view showing the plurality of wirings 134 shown in FIG.
  • the plurality of wirings 134 can be classified into paths ⁇ ′, ⁇ ′, ⁇ ′, ⁇ ′, and ⁇ ′ shown in FIG.
  • the plurality of wirings 134 change their forms in the order of paths ⁇ ′, ⁇ ′, ⁇ ′, ⁇ ′, and ⁇ ′ while gradually changing the wiring length.
  • the wiring X ′ and the wiring Y ′ are different in the arrangement of the first wiring layer 142 and the second wiring layer 143 constituting the inner wiring portion 140, but the paths ⁇ ′, ⁇ ′, ⁇ of the wiring 134 are different.
  • ', ⁇ ' and ⁇ ' are the same.
  • the path ⁇ ′ is compared with the first wiring layer 142 and the second wiring layer 143 having the same relatively long distance as the inner wiring portion 140 and with the outer wiring portion 141 shorter than that.
  • This is a wiring 134 including a third wiring layer 145 at a target intermediate distance.
  • the outer connection portion 146 is shifted to the left side with respect to the terminal 133.
  • the first wiring layer 142, the second wiring layer 143, and the outer wiring portion 141 may have the same wiring length in the longest portion (first wiring) of the wiring 134. is there.
  • the wiring layer having a high sheet resistance contributes to the magnitude of the wiring resistance regardless of the wiring X ′ and the wiring Y ′. Therefore, the path ⁇ ′ includes the second wiring layer 143 and the third wiring layer 145 whose sheet resistance is higher than that of the first wiring layer 142, and the second wiring layer 143 and the third wiring layer 145 are used.
  • the obtained wiring resistance can be a protective resistance against electrostatic discharge.
  • the path ⁇ ′ is the first wiring layer 142 and the second wiring layer 143 having the same relatively long distance as the inner wiring part 140 and the relatively short distance shorter than that as the outer wiring part 141.
  • the wiring 134 includes the third wiring layer 145. Further, the outer connection portion 146 is shifted to the left side with respect to the terminal 133.
  • the path ⁇ regardless of the wiring X ′ and the wiring Y ′, it is the wiring layer having a high sheet resistance that contributes to the magnitude of the wiring resistance. Therefore, the path ⁇ ′ includes the second wiring layer 143 and the third wiring layer 145 having a sheet resistance higher than that of the first wiring layer 142, and the second wiring layer 143 and the third wiring layer 145 cause the path ⁇ ′.
  • the obtained wiring resistance can be a protective resistance against electrostatic discharge.
  • the path ⁇ ′ has a relatively short distance shorter than that of the first wiring layer 142 and the second wiring layer 143 having the same relatively long distance as the inner wiring portion 140 and the outer wiring portion 141.
  • the wiring 134 includes the third wiring layer 145. Further, the outer connection portion 146 is shifted to the right side of the terminal 133.
  • the wiring layer having a high sheet resistance contributes to the magnitude of the wiring resistance regardless of the wiring X ′ and the wiring Y ′. Therefore, the path ⁇ ′ includes the second wiring layer 143 and the third wiring layer 145 having a sheet resistance higher than that of the first wiring layer 142, and the second wiring layer 143 and the third wiring layer 145 cause The obtained wiring resistance can be a protective resistance against electrostatic discharge.
  • the route ⁇ ′ includes the first wiring layer 142 and the second wiring layer 143 having the same relatively middle distance as the inner wiring portion 140 and the third wiring having a relatively middle distance as the outer wiring portion 141.
  • the wiring 134 includes a layer 145. Further, the outer connection portion 146 is shifted to the right side of the terminal 133.
  • the path ⁇ ′ includes the second wiring layer 143 and the third wiring layer 145 having a sheet resistance higher than that of the first wiring layer 142, and the second wiring layer 143 and the third wiring layer 145 cause The obtained wiring resistance can be a protective resistance against electrostatic discharge.
  • the path ⁇ ′ includes the first wiring layer 142 and the second wiring layer 143 having the same relatively short distance as the inner wiring portion 140 and the third wiring having a relatively long distance as the outer wiring portion 141.
  • the wiring 134 includes a layer 145. Further, the outer connection portion 146 is shifted to the right side of the terminal 133.
  • the path ⁇ ′ includes the second wiring layer 143 and the third wiring layer 145 having a sheet resistance higher than that of the first wiring layer 142, and the second wiring layer 143 and the third wiring layer 145 are used.
  • the obtained wiring resistance can be a protective resistance against electrostatic discharge.
  • the first partial wiring group 134A includes a wiring X ′ and a wiring Y ′, and each of the wirings X ′ and Y ′ includes a wiring 134 of a path ⁇ ′ and a path ⁇ ′.
  • the second partial wiring group 134B includes a wiring X ′ and a wiring Y ′, and includes a wiring 134 of a path ⁇ ′ and a path ⁇ ′ for each of the wirings X ′ and Y ′.
  • the third partial wiring group 134C includes the wiring X ′ and the wiring Y ′, and the wiring 134 of the path ⁇ ′ is included for each of the wirings X ′ and Y ′.
  • the first wiring group 1341 includes any wiring 134 of the paths ⁇ ′, ⁇ ′, ⁇ ′, ⁇ ′, and ⁇ ′.
  • the length of the wiring 134 constituting the first wiring group 1341 gradually decreases from the path ⁇ ′ to ⁇ ′, but the wiring 134 of the paths ⁇ ′ and ⁇ ′ is the same as that of the column control circuit 30. It is possible to suppress the length of the wiring 134 from being shortened by following a path that is a detour without following the path that is the shortest distance from the terminal 133.
  • the wiring 134 of the path ⁇ ′ is the shortest wiring 134 among the paths ⁇ ′, ⁇ ′, ⁇ ′, ⁇ ′, and ⁇ ′.
  • the wiring 134 of the path ⁇ ′ includes an inner wiring portion 140 including the first wiring layer 142 or the second wiring layer 143 extending in a direction orthogonal to the arrangement direction of the plurality of terminals 133, and a plurality of terminals.
  • the outer wiring portion 141 includes a third wiring layer 145 extending in an oblique direction with respect to the arrangement direction of 133.
  • This configuration suppresses the length of the wiring 134 from being shortened in the wiring 134 of the path ⁇ ′.
  • a sufficient protective resistance against electrostatic discharge can be obtained.
  • reference route 1 ′ and reference route 2 ′ shown in FIG. 21 will be described.
  • the reference path 1 ′ and the reference path 2 ′ are paths that are not included in the wiring 134 included in the element substrate 102.
  • the reference path 1 ′ is a path in which the first wiring layer 142 and the second wiring layer 143 constituting the inner wiring portion 140 and the third wiring layer 145 constituting the outer wiring portion 141 are connected with the shortest distance. It is. That is, the reference route 1 ′ is the first wiring layer 142 and the second wiring layer 143 having the same relatively short distance as the inner wiring portion 140, and the first wiring layer 142 having a relatively short distance as the outer wiring portion 141. 3 is a wiring 134 including three wiring layers 145.
  • a wiring layer having a high sheet resistance contributes to the wiring resistance regardless of the wiring X ′ and the wiring Y ′. Therefore, in the reference route 1 ′, the lengths of the second wiring layer 143 and the third wiring layer 145 having a sheet resistance higher than that of the first wiring layer 142 are short, and sufficient protection resistance against electrostatic discharge can be obtained. Can not.
  • the reference path 2 ′ includes the first wiring layer 142 and the second wiring layer 143 having the same relatively middle distance as the inner wiring portion 140 and the third wiring having a relatively short distance as the outer wiring portion 141.
  • the wiring 134 includes the wiring layer 145.
  • the reference path 2 ′ follows the path having the shortest distance between the column control circuit 30 and the inner connection part 144, like the path of the t-th wiring 234 shown in FIG.
  • the wiring 134 follows a path that is bent between the outer connection portion 146 and a path that is the shortest distance between the outer connection portion 146 and the terminal 133.
  • the distance from the column control circuit 30 to the terminal 133 is substantially the same as the path ⁇ ′, but the second wiring layer 143 and the third wiring layer 143 having higher sheet resistance than the first wiring layer 142 are used.
  • the length of the wiring layer 145 is short. Therefore, sufficient protection resistance against electrostatic discharge cannot be obtained.
  • the element substrate 102 As described above, in the element substrate 102 according to the present embodiment, it is possible to narrow the frame of the wiring region L without disposing a protective circuit in the first wiring group 1341 and the second wiring group 1342.
  • the proportion of the first wiring group 1341 and the second wiring group 1342 in the wiring region L can be reduced, and as a result, the liquid crystal display panel 101 can be narrowed.
  • the first wiring layer 142 and the second wiring layer constituting the inner wiring portion 140 are disposed between the adjacent wiring X ′ and the other wiring Y ′ among the plurality of wirings 134. 143 and the arrangement are different. Thereby, for example, the wiring pitch of the inner wiring part 140 can be narrowed without causing a short circuit due to a foreign substance or the like.
  • the plurality of wirings 134 are routed so that the first wiring layer 142 and the second wiring layer 143 overlap each other between the one wiring X ′ and the other wiring Y ′. ing. Thereby, the wiring pitch of the inner wiring part 140 can be further narrowed.
  • the wiring pitch of the plurality of wirings 134 narrowed down in a fan shape can be narrowed down.
  • the first wiring group 1341 and The proportion of the second wiring group 1342 can be reduced.
  • the wiring resistance of the plurality of wirings 134 changes continuously between the adjacent wiring X ′ and the other wiring Y ′. For this reason, display unevenness does not occur in the liquid crystal display panel 101.
  • the plurality of wirings 134 includes any of the paths ⁇ ′, ⁇ ′, ⁇ ′, ⁇ ′, and ⁇ ′, and does not include the reference path 1 ′ and the reference path 2 ′. It is a configuration. Therefore, the second wiring layer 143 and the third wiring layer 145 having a sheet resistance higher than that of the first wiring layer 142 are included, and the wiring resistance obtained by the second wiring layer 143 and the third wiring layer 145 is reduced. It can be a protective resistance against electrostatic discharge.
  • the shortest wiring 134 among the plurality of wirings 134 is likely to cause circuit breakdown due to electrostatic discharge (ESD).
  • ESD electrostatic discharge
  • the first wiring layer 142 or the second wiring layer 143 extending in a direction orthogonal to the arrangement direction of the plurality of terminals 133 as in the path ⁇ described above.
  • the third wiring layer 145 having a high sheet resistance can be lengthened, and the wiring resistance obtained thereby can be used as a protective resistance against electrostatic discharge (ESD). Therefore, the wiring region can be provided without arranging a protection circuit. It is possible to narrow the frame.
  • such addition of wiring resistance is realized by, for example, alternate arrangement of the wiring X ′ and the wiring Y ′, and the route of the wiring 134, instead of the meandering wiring. That is, in the meandering wiring, it is difficult to arrange the wiring 134 at a narrow pitch, but in the element substrate 102, a resistance component can be added even in the narrow pitch wiring 134. According to the experiment of the present inventor, it was confirmed that if a resistance component of about 500 ⁇ is present in one wiring 134, the withstand voltage of 200V can be cleared by an ESD test using the MM method (0 ⁇ , 200 pF).
  • the protection circuit 201 In the element substrate 102, it is not necessary to arrange the protection circuit 201, so that the wiring region L can be narrowed. Therefore, in the liquid crystal display panel 101, it is possible to cope with further higher resolution and downsizing by using a narrowed element substrate that does not require the protection circuit 201.
  • this invention is not necessarily limited to the thing of the said embodiment, A various change can be added in the range which does not deviate from the meaning of this invention. Specifically, modified examples of the element substrates 2 and 102 will be described with reference to FIGS. 22A to 22D.
  • FIG. 22A is a plan view schematically showing the configuration of the element substrates 2 and 102.
  • a plurality of column control lines D 1, D 2, ⁇ , the column control circuit 30 along the arrangement direction (column direction) of the D M are arranged.
  • the column control circuit 30 includes a switch circuit (RGB switch circuit) that distributes a signal supplied from one wiring to three column control lines at a predetermined timing.
  • the plurality of wirings 34 and 134 are routed between the column control circuit 30 and the plurality of terminals 33 and 133.
  • a protection circuit is unnecessary.
  • FIG. 22B is a plan view schematically showing an element substrate on which an inspection circuit 60 is arranged in addition to the configuration of the element substrates 2 and 102.
  • the inspection circuit 60 is disposed along the column control circuit 30 between the column control circuit 30 and the plurality of wirings 34 and 134.
  • the plurality of wirings 34 and 134 are routed between the inspection circuit 60 and the plurality of terminals 33 and 133.
  • the inspection circuit 60 includes a switch electrically connected to the wiring, and has a function of switching a signal input from another path to a normal wiring in the circuit. Accordingly, it is possible to perform a lighting inspection of each pixel even before the driver IC 35 is attached.
  • the inspection circuit 60 is monolithically formed on the element substrate.
  • FIG. 22C is a plan view schematically showing an element substrate in which the column control circuit 30 is omitted from the configuration of the element substrates 2 and 102.
  • a plurality of column control lines D 1, D 2, ⁇ , wiring between each of the D M and a plurality of terminals 33, 133 34, 134 are routed.
  • the number of wirings 34 and 134 is three times that in the element substrate shown in FIG. 22A.
  • the wiring resistance of the plurality of wirings 34 and 134 serves as a protective resistance against electrostatic discharge, A protection circuit is not necessary.
  • the row control circuits 31A and 31B are omitted and the row control line G is omitted. 1 , G 2 ,..., DN can be directly driven.
  • FIG. 22D is a plan view schematically showing an element substrate in which the column control circuit 30 is omitted from the configuration of the element substrates 2 and 102 and the inspection circuit 60 is arranged.
  • the number of the wirings 34 and 134 is tripled as in the element substrate shown in FIG. 22C, but the wiring resistance of the plurality of wirings 34 and 134 is a protective resistance against electrostatic discharge. A protection circuit is not necessary.
  • the row control circuits 31A and 31B are omitted and the row control line G is omitted. 1 , G 2 ,..., DN can be directly driven.
  • the width of the seal member S can be set for each model of the liquid crystal display panels 1 and 101. it can. Therefore, when the width of the seal member S is increased, at least a part or all of the inner connecting portion 44 may be disposed at a position overlapping the seal member S in plan view.
  • a liquid crystal material is dropped inside a sealing member S formed in a rectangular frame shape on the surface of the element substrate 2, the element substrate 2 and the counter substrate 3 are bonded together, and then irradiated with ultraviolet rays to seal the sealing member.
  • a manufacturing method for curing S is employed. In this manufacturing method, ultraviolet rays are transmitted between the wirings 34 and 134 and are applied to the seal member S.
  • the arrangement of the wirings 34 and 134 may be set by predicting the finished width of the seal member S in advance. For example, when the seal member S overlaps a part of the inner wiring portion 40 in a plan view, the appearance of the inner wiring portion 140 is obtained by overlapping the first wiring layer 42 and the second wiring layer 43 described above. By reducing the upper number, it is possible to secure a region through which ultraviolet rays are transmitted.
  • the inner wiring portion 140 which of the wiring layers 142 and 143 on the column control circuit 30 side and the terminal 133 side sandwiching the inner connection portion 144 is determined in consideration of the finish of the seal member S. do it. That is, the first wiring layer 142 and the second wiring layer 143 on the column control circuit 30 side with the inner connection portion 144 interposed therebetween may be overlapped, or the second wiring on the terminal 133 side with the inner connection portion 144 interposed therebetween. The wiring layer 143 and the first wiring layer 142 may be overlapped.
  • the above-described superposition of the first wiring layer 142 and the second wiring layer 143 may be the entire path or a part thereof.
  • the effect obtained by the superposition is small or not. May limit the overlapped sections.
  • the end of the seal member S approaches the column control circuit 30 side.
  • the number of the wirings 34 and 134 is different between the first wiring group 341 and 1341 and the second wiring group 342 and 1342, which is not axially symmetric. It is also possible to adopt.
  • the inner side connection parts 44 and 144 and the outer side connection parts 46 and 146 showed the structure arrange
  • the inner connection portions 44 and 144 and the outer connection portions 46 and 146 are arranged so that the wiring resistance of the plurality of wires 34 and 134 shows a continuous change.
  • the inner connection portions 44 and 144 and the outer connection portions 46 and 146 are arranged so that the wiring resistance of the plurality of wirings 34 and 134 does not change discontinuously.
  • the inner connection portions 44 and 144 and the outer connection portions 46 and 146 may be arranged in a staggered manner along a certain imaginary straight line.
  • the arrangement of the inner connection portions 44 and 144 and the outer connection portions 46 and 146 is slightly deviated from the ideal positions. However, it may be considered that the magnitude of this deviation is sufficiently negligible when compared with the wiring lengths of the plurality of wirings 34 and 134.
  • the element substrates 2 and 102 for the liquid crystal display device have been described as examples.
  • the display device to which the present invention is applied is not limited to the liquid crystal display device described above. Examples thereof include an organic EL display device in which an organic electroluminescence (EL) layer is disposed between the counter substrate and an electrophoretic display device in which an electrophoretic layer is disposed between the element substrate and the counter substrate.
  • EL organic electroluminescence
  • a frame is narrowed and at least one of a wiring routed between a column control line and a terminal or a wiring routed between a row control line and a terminal is protected.
  • the present invention can be applied to an active matrix substrate that does not require a circuit.

Abstract

　配線（３４）は、内側配線部（４０）と、外側配線部（４１）とを有する。内側配線部（４０）は、第１の配線層（４２）と、第２の配線層（４３）と、第１の配線層（４２）及び第２の配線層（４３）を接続する接続部（４４）とを含む。外側配線部（４１）は、第３の配線層（４５）を含む。複数の配線（３４）のうち、隣接する一方の配線（Ｘ）において第２の配線層（４３）と第３の配線層（４５）とが接続され、隣接する他方の配線（Ｙ）において第１の配線層（４２）と第３の配線層（４５）とが接続される。

Description

アクティブマトリクス基板及び表示装置
　本発明は、アクティブマトリクス基板及び表示装置に関する。
　本願は、２０１３年９月９日に、日本に出願された特願２０１３－１８６６９６号に基づき優先権を主張し、その内容をここに援用する。
　液晶表示装置は、薄型、軽量などの特長を有しており、例えば、液晶テレビ、パーソナルコンピュータ、携帯電話、デジタルカメラ、携帯端末などの様々な電子機器、特に携帯機器などのモニター（表示装置）として幅広く利用されている。
　近年は、液晶表示装置の中でも、アクティブマトリクス駆動方式を採用した液晶表示パネルを備えたものが主流となっている。液晶表示パネルは、互いに対向配置された素子基板及び対向基板と、これら素子基板と対向基板との間に挟持された液晶層とを備えている。
　このうち、素子基板は、アクティブマトリクス基板と呼ばれるものである。素子基板の液晶層と対向する側の面上には、画像表示の単位画素となる複数の画素電極がマトリクス状に配列されることによって、画像を表示するための矩形状の表示領域が形成されている。また、各画素電極には、薄膜トランジスタ（ＴＦＴ：Thin Film Transistor）などのスイッチング素子がそれぞれ接続されている。このスイッチング素子によって各画素電極に印加される駆動電圧のオン／オフ（ＯＮ／ＯＦＦ）を切り換えることが可能となっている。
　素子基板の表示領域には、複数の列制御線（信号線）と複数の行制御線（走査線）とが互いに交差する方向に並んで配列されている。画素電極及びスイッチング素子は、これら複数の列制御線と複数の行制御線との各交差部に対応して設けられている。
　素子基板の表示領域の周辺（周辺回路領域という。）には、複数の列制御線と電気的に接続された列制御回路（信号線駆動回路）と、複数の行制御線と電気的に接続された行制御回路（走査線駆動回路）とが設けられている。
　周辺回路領域の外側には、素子基板の端部に沿って複数の端子が線状に並んで配列された端子領域と、表示領域と端子領域との間で複数の配線が引き回された配線領域とが設けられている。複数の端子は、複数の列制御線及び複数の行制御線の各々に対応して設けられている。複数の配線は、複数の列制御線及び複数の行制御線と複数の端子との各間で引き回されている。
　なお、後述するモノリシック化された列制御回路や行制御回路を形成した場合においては、列制御線から端子へ向けて直接引き出される配線又は行制御線から端子へ向けて直接引き出される配線の何れかが存在しない場合がある。典型的には、行制御回路がモノリシック化され、列制御線から配線が端子へ向けて引き出される構成が好適に用いられている。
　ところで、最近では、液晶表示パネルの高解像度化や小型化の要求が高まっている。このような要求に対して、アクティブマトリクス基板では、表示領域の外側の領域（額縁という。）を狭くすること（狭額縁化という。）が行われている。
　具体的に、アクティブマトリクス基板では、このような狭額縁化の要求に対応すべく、低温多結晶シリコンを基材として、列制御回路及び行制御回路を基板上に同時に形成することが行われている（モノリシック化という。）。
　一方、アクティブマトリクス基板では、モノリシック化される列制御回路や行制御回路などの回路要素が占める領域に比べて、配線領域内で引き回される多数本の配線に占められる領域が広く、狭額縁化に対応して配線領域を縮小することが困難である。このため、従来のアクティブマトリクス基板では、狭額縁化に対応すべく、配線の幅や間隔、引き回しなどを工夫することが行われている（例えば、特許文献１，２を参照。）。
特許第３０１０８００号公報 特開２００７－８６４７４号公報
　ところで、複数の配線は、表示領域側から端子領域側に向かって、扇状に絞り込まれる（配線ピッチが短くなる）ように引き回されている。この場合、複数の配線の引き回される長さに長短が生じることになる。
　複数の配線のうち最も短い配線では、静電気放電（ＥＳＤ：ElectroStatic Discharge）による回路破壊が発生し易い。従来のアクティブマトリクス基板では、これを防ぐ目的でトランジスタやダイオードなどを含む保護回路を配線領域に配置することが行われている。
　しかしながら、保護回路は、配線領域内で大きな面積を占めるため、額縁が大きくなる原因の一つとなっている。また、アクティブマトリクス基板の狭額縁化を図るため、配線領域を縮小することを考えた場合、配線の長さが更に短くなることからも、保護回路を省略することは益々困難になるといった課題が生じてしまう。
　本発明の一態様は、このような従来の事情に鑑みて提案されたものであり、狭額縁化を図ると共に、列制御線と端子との間で引き回された配線又は行制御線と端子との間で引き回された配線の少なくとも一方に対して保護回路を必要としないアクティブマトリクス基板、並びにそのようなアクティブマトリクス基板を備えた表示装置を提供することを目的とする。
　上記目的を達成するために、本発明の一態様に係るアクティブマトリクス基板は、基板の上に、互いに交差する方向に並んで配列された複数の列制御線及び複数の行制御線と、複数の列制御線と複数の行制御線との各交差部に対応して設けられた複数のスイッチング素子と、複数のスイッチング素子の各々に接続された複数の画素電極と、複数の列制御線又は前記複数の行制御線の少なくとも一方に対応して設けられた複数の端子と、複数の列制御線又は複数の行制御線と複数の端子との各間で引き回された複数の配線と、を備える。基板の面内には、複数の画素電極がマトリクス状に並んで配列された表示領域と、基板の端部に沿って複数の端子が線状に並んで配列された端子領域と、表示領域と端子領域との間で複数の配線が引き回された配線領域と、が設けられる。複数の配線の各々は、配線領域内の表示領域側にて引き回された内側配線部と、配線領域内の端子領域側にて引き回された外側配線部と、を有する。且つ、内側配線部の少なくとも一部は、表示領域側から端子領域側に向かって配線ピッチが短くなるように引き回され、外側配線部は、表示領域側から端子領域側に向かって配線ピッチが短くなるように引き回されている。内側配線部は、第１のシート抵抗を有する第１の配線層と、第１のシート抵抗よりも相対的に高い第２のシート抵抗を有する第２の配線層と、第１の配線層及び第２の配線層を接続する接続部と、を含む。外側配線部は、第１の配線層と第２の配線層との何れか一方と接続される第３の配線層を含む。複数の配線のうち、隣接する一方の配線において第２の配線層と第３の配線層とが接続され、隣接する他方の配線において第１の配線層と第３の配線層とが接続されている。
　上記アクティブマトリクス基板では、複数の配線のうち隣接する一方の配線と他方の配線との間で、内側配線部を構成する第１の配線層と第２の配線層との配置を異ならせることで、内側配線部の配線ピッチを狭めることができる。また、内側配線部は、第１の配線層よりもシート抵抗の高い第２の配線層を含むことから、第２の配線層を長くすることによって得られる配線抵抗を、静電気放電に対する保護抵抗として使用することができる。
これにより、配線領域の狭額縁化を図ると共に保護回路を必要としないアクティブマトリクス基板を得ることが可能である。
　また、接続部は、第１の配線層と第２の配線層との長さが等しくなるような位置に設けられている構成であってもよい。
　この構成によれば、複数の配線のうち隣接する一方の配線と他方の配線との間で、シート抵抗の差を小さくすることができる。
　また、複数の配線は、表示領域側から端子領域側に向かって配線ピッチが短くなるように引き回された第１の配線群と、第１の配線群に隣接して、表示領域側から端子領域側に向かって配線ピッチが短くなるように引き回された第２の配線群と、を有する構成であってもよい。
　この構成によれば、第１の配線群及び第２の配線群において、保護回路を配置することなく、配線領域の狭額縁化を図ることができる。また、第１の配線群及び第２の配線群を含む複数の配線群を設けた構成は、大型高精細の表示装置に適している。一般に、表示装置を大型高精細化すると額縁が大きくなる。したがって、このような表示装置の狭額縁化に対して本構成を好適に採用することができる。
　また、複数の配線のうち最も短い配線は、複数の端子の並び方向に対して直交する方向に延在された第１の配線層又は第２の配線層を含む内側配線部と、複数の端子の並び方向に対して斜め方向に延在された第３の配線層を含む外側配線部と、を有する構成であってもよい。
　この構成によれば、シート抵抗の高い配線層を長くすることができ、これによって得られる配線抵抗を、静電気放電に対する保護抵抗として使用できるため、保護回路を配置することなく、配線領域の狭額縁化を図ることができる。
　また、第３の配線層は、第２のシート抵抗を有する構成であってもよい。
　この構成によれば、第３の配線層と第２の配線層とを同じ配線層として形成することができる。また、第３の配線層を長くすることによって得られる配線抵抗を、静電気放電に対する保護抵抗として使用することができる。
　また、内側配線部は、第１の配線層が第２の配線層よりも上層に配置された構成を有し、複数の配線は、基板を平面視したときに、一方の配線と他方の配線との間で、内側配線部の少なくとも一部を構成する第１の配線層が隣接する第２の配線層と重なるように配置されている構成であってもよい。
　この構成によれば、内側配線部の配線ピッチを狭めて、配線領域の狭額縁化を図ることができる。
　また、複数の配線は、基板を平面視したときに、内側配線部の本数が外側配線部の本数よりも少なくなるように、第１の配線層が隣接する第２の配線層と重なり合った状態で配置されている構成であってもよい。
　この構成によれば、配線の見かけ上の本数を少なくできるため、配線領域を更に狭額縁化することができる。
　本発明の一態様に係る表示装置は、上記何れかのアクティブマトリクス基板を備える。
　上記表示装置では、狭額縁化を図ると共に保護回路を必要としないアクティブマトリクス基板を用いることによって、更なる高解像度化や小型化に対応することが可能である。
　上記の態様によれば、狭額縁化を図ると共に、列制御線と端子との間で引き回された配線又は行制御線と端子との間で引き回された配線の少なくとも一方に対して保護回路を必要としないアクティブマトリクス基板、並びにそのようなアクティブマトリクス基板を備えた表示装置を提供することが可能である。
本発明の一実施形態に係る液晶表示パネルの構成を示す斜視図である。 図１に示す液晶表示パネルの断面構造を示す断面図である。 図１に示す液晶表示パネルの回路構成を示す模式図である。 第１の実施形態である液晶表示パネルの配線領域の要部を拡大して示す平面図である。 図４に示す一方の配線の長手方向に沿った液晶表示パネルの要部を示す断面図である。 図４に示す他方の配線の長手方向に沿った液晶表示パネルの要部を示す断面図である。 図４に示す液晶表示パネルの切断線Ｌ１－Ｌ１による断面図である。 図４に示す液晶表示パネルの切断線Ｌ２－Ｌ２による断面図である。 図４に示す液晶表示パネルの切断線Ｌ３－Ｌ３による断面図である。 第１の実施形態である素子基板の配線の平面レイアウトを示す平面図である。 図１０に示す複数の配線を経路別に分類して示す平面図である。 参考例である素子基板の配線領域を中心とした要部を示す平面図である。 第２の実施形態である液晶表示パネルの配線領域の要部を拡大して示す平面図である。 図１３に示す一方の配線の長手方向に沿った液晶表示パネルの要部を示す断面図である。 図１３に示す他方の配線の長手方向に沿った液晶表示パネルの要部を示す断面図である。 図１３に示す液晶表示パネルの切断線Ｌ４－Ｌ４による断面図である。 図１３に示す液晶表示パネルの切断線Ｌ５－Ｌ５による断面図である。 図１３に示す液晶表示パネルの切断線Ｌ６－Ｌ６による断面図である。 重なり合う配線の状態を示す平面図である。 第２の実施形態である素子基板の配線の平面レイアウトを示す平面図である。 図２０に示す複数の配線を経路別に分類して示す平面図である。 素子基板の変形例を例示した第１の平面図である。 素子基板の変形例を例示した第２の平面図である。 素子基板の変形例を例示した第３の平面図である。 素子基板の変形例を例示した第４の平面図である。
　以下、本発明の実施形態について、図面を参照しながら説明する。
　なお、以下の図面においては、各構成要素を見やすくするため、構成要素によって寸法の縮尺を異ならせて示すことがある。
［第１の実施形態］
（液晶表示装置）
　先ず、本発明の第１の実施形態に係るアクティブマトリクス基板及びこれを備えた表示装置として、例えば図１～図３に示す液晶表示パネル１を備えた液晶表示装置について説明する。
　なお、図１は、液晶表示パネル１の概略構成を示す斜視図である。図２は、液晶表示パネル１の断面構造を示す断面図である。図３は、液晶表示パネル１の回路構成を示す模式図である。
　液晶表示パネル１は、図１及び図２に示すように、素子基板２と、素子基板２に対向して配置された対向基板３と、素子基板２と対向基板３との間に配置された液晶層４とを備えている。
　液晶層４は、素子基板２と対向基板３との間の周囲をシール部材Ｓで矩形枠状に封止し、その内側に液晶を注入することによって、素子基板２と対向基板３との間に挟持されている。また、素子基板２と対向基板３との間には、その間の間隔を一定に保持するための球状のスペーサー５が配置されている。
　素子基板２は、アクティブマトリクス基板と呼ばれるものである（ＴＦＴ基板やアレイ基板とも呼ばれる。）。素子基板２の液晶層４と対向する側の面上には、画像表示の単位画素となる複数の画素電極６がマトリクス状に配列されることによって、画像を表示するための矩形状の表示領域Ｈが形成されている。
　また、各画素電極６には、薄膜トランジスタ（ＴＦＴ：Thin Film Transistor）などのスイッチング素子７がそれぞれ接続されている。液晶表示パネル１では、このスイッチング素子７によって各画素電極６に印加される駆動電圧のオン／オフ（ＯＮ／ＯＦＦ）を切り換えることが可能となっている。
　具体的に、この素子基板２は、液晶層４と対向する側の面上に、複数の画素電極６及び複数のスイッチング素子７が形成された第１の基板８を備えている。第１の基板８には、例えばガラスなどの光透過性を有する基材を用いることができる。また、第１の基板８には、液晶層４側の表面を覆う下地膜８ａが形成されている。第１の基板８の液晶層４側の面上には、半導体層９と、ゲート電極１０と、ソース電極１１と、ドレイン電極１２とを含むＴＦＴ（スイッチング素子）７が形成されている。なお、本実施形態では、スイッチング素子７として、図２に示すトップゲート型のＴＦＴを用いた構成について説明するが、ボトムゲート型のＴＦＴを用いた構成とすることも可能である。
　半導体層９には、例えばＣＧＳ（Continuous Grain Silicon：連続粒界シリコン）、ＬＰＳ（Low-temperature Poly-Silicon：低温多結晶シリコン）、α－Ｓｉ（Amorphous Silicon：非結晶シリコン）等の半導体材料を用いることができる。
　また、半導体層９には、酸化物半導体を用いることができる。酸化物半導体としては、例えば、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）を含む酸化物であるＩｎ－Ｇａ－Ｚｎ－Ｏ系半導体を用いることができる。Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体を用いたＴＦＴでは、高い移動度（α－ＳｉＴＦＴに比べて２０倍超。）及び低いリーク電流（α－ＳｉＴＦＴに比べて１００分の１未満。）を有している。したがって、液晶表示パネル１の消費電力を大幅に削減することが可能である。
　また、酸化物半導体としては、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体の他にも、例えば、Ｚｎ－Ｏ系半導体、Ｉｎ－Ｚｎ－Ｏ系半導体、Ｚｎ－Ｔｉ－Ｏ系半導体、Ｃｄ－Ｇｅ－Ｏ系半導体、Ｃｄ－Ｐｂ－Ｏ系半導体、酸化カドミウム（ＣｄＯ）、Ｍｇ－Ｚｎ－Ｏ系半導体、Ｉｎ－Ｓｎ－Ｚｎ－Ｏ系半導体（例えばＩｎ２Ｏ３－ＳｎＯ２－ＺｎＯ）、Ｉｎ－Ｇａ－Ｓｎ－Ｏ系半導体などを用いることができる。
　第１の基板８の上には、半導体層９を覆うようにゲート絶縁膜１３が形成されている。
ゲート絶縁膜１３には、例えばシリコン酸化膜、シリコン窒化膜、若しくはこれらの積層膜等を用いることができる。ゲート絶縁膜１３の上には、半導体層９と対向するようにゲート電極１０が形成されている。ゲート電極１０には、例えばＷ（タングステン）／ＴａＮ（窒化タンタル）の積層膜、Ｍｏ（モリブデン）、Ｔｉ（チタン）、Ａｌ（アルミニウム）等を用いることができる。
　ゲート絶縁膜１３の上には、ゲート電極１０を覆うように層間絶縁膜１４が形成されている。層間絶縁膜１４には、例えばシリコン酸化膜、シリコン窒化膜、若しくはこれらの積層膜等を用いることができる。
　層間絶縁膜１４の上には、ソース電極１１及びドレイン電極１２が形成されている。ソース電極１１は、層間絶縁膜１４とゲート絶縁膜１３とを貫通するコンタクトホール１５を介して半導体層９のソース領域に接続されている。同様に、ドレイン電極１２は、層間絶縁膜１４とゲート絶縁膜１３とを貫通するコンタクトホール１６を介して半導体層９のドレイン領域に接続されている。ソース電極１１及びドレイン電極１２には、ゲート電極１０と同じ導電性材料等を用いることができる。
　層間絶縁膜１４の上には、ソース電極１１及びドレイン電極１２を覆うように保護膜１７が形成されている。保護膜１７の材料としては、層間絶縁膜１４と同じ材料、若しくは有機絶縁性材料等を用いることができる。
　保護膜１７の上には、画素電極６が形成されている。画素電極６は、保護膜１７を貫通するコンタクトホール１８を介してドレイン電極１２に接続されている。すなわち、この画素電極６は、ドレイン電極１２を中継用電極として半導体層９のドレイン領域に接続されている。画素電極６には、例えばＩＴＯ（Indium Tin Oxide、インジウム錫酸化物）、ＩＺＯ（Indium Zinc Oxide、インジウム亜鉛酸化物）等の透明導電性材料等を用いることができる。
　また、保護膜１７の上には、画素電極６を覆うように全面に亘って配向膜１９が形成されている。この配向膜１９は、液晶層４を構成する液晶分子を配向させる配向規制力を有している。
　対向基板３は、カラーフィルタ基板と呼ばれるものである。具体的に、この対向基板３は、第１の基板８よりも小さい第２の基板２０を備えている。第２の基板２０には、例えばガラスなどの光透過性を有する基材を用いることができる。
　第２の基板２０の液晶層４側の面上には、ブラックマトリクス層２１と、カラーフィルタ層２２と、平坦化層２３と、対向電極２４と、配向膜２５とが順に形成されている。ブラックマトリクス層２１は、表示領域Ｈ内の各画素に対応した領域の間を遮光する遮光層としての機能を有している。ブラックマトリクス層２１には、例えばＣｒ（クロム）やＣｒ／酸化Ｃｒの多層膜等の金属膜、若しくはカーボン粒子を感光性樹脂に分散させたフォトレジスト膜等を用いることができる。
　カラーフィルタ層２２は、赤色（Ｒ）、緑色（Ｇ）、青色（Ｂ）に対応した色素を含むカラーフィルタが周期的に配列された構造を有している。すなわち、１つの画素に対応した領域には、Ｒ，Ｇ，Ｂの何れか１つのカラーフィルタを含むカラーフィルタ層２２が配置されている。なお、カラーフィルタ層２２は、Ｒ、Ｇ、Ｂの３色以上の多色構成としてもよい。
　平坦化層２３は、ブラックマトリクス層２１及びカラーフィルタ層２２を覆う絶縁膜で形成されている。平坦化層２３は、ブラックマトリクス層２１及びカラーフィルタ層２２により形成された段差部を緩和して平坦化する機能を有している。
　平坦化層２３の上には、対向電極２４が形成されている。対向電極２４には、画素電極６と同じ透明導電性材料等を用いることができる。また、対向電極２４の上には、対向電極２４を覆うように全面に亘って配向膜２５が形成されている。この配向膜２５は、液晶層４を構成する液晶分子を配向させる配向規制力を有している。
　素子基板２の表示領域Ｈには、図１及び図３に示すように、複数の列制御線Ｄ１，Ｄ２，・・・，ＤＭと、複数の行制御線Ｇ１，Ｇ２，・・・，ＧＮとが互いに交差する方向に並んで配列されている。すなわち、複数の列制御線Ｄ１，Ｄ２，・・・，ＤＭは、図３中の縦方向（行方向）に延在しながら、図３中の横方向（列方向）に平行に並んで配置されている。一方、複数の行制御線Ｇ１，Ｇ２，・・・，ＧＮは、図３中の横方向（列方向）に延在しながら、図３中の縦方向（行方向）に平行に並んで配置されている。
　なお、複数の列制御線Ｄ１，Ｄ２，・・・，ＤＭと複数の行制御線Ｇ１，Ｇ２，・・・，ＧＮとは、必ずしも互いに直交している必要はなく、９０°以外の角度で互いに交差していてもよい。
　画素電極６及びスイッチング素子７は、複数の列制御線Ｄ１，Ｄ２，・・・，ＤＭと複数の行制御線Ｇ１，Ｇ２，・・・，ＧＮとの各交差部に対応して設けられている。すなわち、複数の列制御線Ｄ１，Ｄ２，・・・，ＤＭと複数の行制御線Ｇ１，Ｇ２，・・・，ＧＮとは、表示領域Ｈの面内において画素Ｐに対応した領域を升目状に区画している。画素電極６及びスイッチング素子７は、各画素Ｐに対応して１つずつ設けられている。
　複数の列制御線Ｄ１，Ｄ２，・・・，ＤＭは、各スイッチング素子（ＴＦＴ）７のソース電極１１と電気的に接続されることによって、このソース電極１１に画像信号を供給する信号線（ソースバスライン）を構成している。複数の行制御線Ｇ１，Ｇ２，・・・，ＧＮは、各スイッチング素子（ＴＦＴ）７のゲート電極１０と電気的に接続されることによって、このゲート電極１０に走査信号を供給する走査線（ゲートバスライン）を構成している。複数の画素電極６は、各スイッチング素子（ＴＦＴ）７のドレイン電極１２と電気的に接続されている。対向電極２４は、液晶層４を挟んで各画素電極６と対向する共通電極を構成しており、この対向電極２４は、共通電極線ＣＯＭと電気的に接続されている。
また、図示されていないが、液晶層４の容量に並列するように蓄積容量が設けられることが多い。
　この構成により、各画素Ｐでは、行制御線Ｇ１，Ｇ２，・・・，ＧＮを通じてゲート電極１０に走査信号が供給されると、スイッチング素子７がオン（ＯＮ）状態となる。スイッチング素子７がオン（ＯＮ）状態となった画素Ｐでは、列制御線Ｄ１，Ｄ２，・・・，ＤＭを通じてソース電極１１に画像信号が供給されると、この画像信号がドレイン電極１２を通じて画素電極６に供給されることになる。
　素子基板２の表示領域Ｈの周辺（周辺回路領域という。）には、列制御回路３０と、一対の行制御回路３１Ａ，３１Ｂとが設けられている。
　列制御回路３０は、素子基板２の表示領域Ｈの下側に、複数の列制御線Ｄ１，Ｄ２，・・・，ＤＭの並び方向（列方向）に沿って配置されている。列制御回路３０には、複数の列制御線Ｄ１，Ｄ２，・・・，ＤＭの一端がそれぞれ接続されている。
　列制御回路３０は、信号線駆動回路（ソースドライバ）として、１本の配線から与えられた信号を所定のタイミングで３本の列制御線に振り分けるスイッチ回路（ＲＧＢスイッチ回路ともいう。）としての機能を有する。列制御回路３０は、この機能によって複数の列制御線Ｄ１，Ｄ２，・・・，ＤＭに画像信号を供給する。
　一対の行制御回路３１Ａ，３１Ｂは、素子基板２の表示領域Ｈを挟んだ左右の両側に、複数の行制御線Ｇ１，Ｇ２，・・・，ＧＮの並び方向（行方向）に沿ってそれぞれ配置されている。一方（図３中左側）の行制御回路３１Ａには、隣接する一方（例えば奇数番）の行制御線Ｇ１，Ｇ３，・・・ＧＮ－１の一端（左端）が電気的に接続されている。他方（図３中右側）の行制御回路３１Ｂには、隣接する他方（例えば偶数番）の行制御線Ｇ２，Ｇ４，・・・ＧＮの他端（右端）がそれぞれ接続されている。
　行制御回路３１Ａ，３１Ｂは、走査線駆動回路（ゲートドライバ）として、行制御線Ｇ１，Ｇ２，・・・，ＧＮを順番に選択状態とする順送り回路としての機能を有している。
行制御回路３１Ａ，３１Ｂは、この機能によって複数の行制御線Ｇ１，Ｇ２，・・・，ＧＮに走査信号を供給する。
　列制御回路３０及び行制御回路３１Ａ，３１Ｂは、複数の薄膜トランジスタ（ＴＦＴ）を含むものであり、素子基板２の液晶層４と対向側する面上に、例えば多結晶シリコンをベースとしてモノリシックに形成されている。また、列制御回路３０及び行制御回路３１Ａ，３１Ｂは、シール部材Ｓによって囲まれた領域の内側、若しくはこのシール部材Ｓと平面視で重なる位置に配置されている。なお、列制御回路３０及び行制御回路３１Ａ，３１Ｂを構成するＴＦＴは、スイッチング素子７を構成するＴＦＴと基本的に同じ構成を有しているため、その説明を省略するものとする。
　列制御回路３０及び行制御回路３１Ａ，３１Ｂは、外部のパネル制御部３２と電気的に接続されている。パネル制御部３２は、画像処理部３２ａとフレームバッファ３２ｂとを含む。画像処理部３２ａは、液晶表示パネル１の外部から入力された映像信号に基づいて、液晶表示パネル１に画像を表示するための制御信号を列制御回路３０及び行制御回路３１Ａ，３１Ｂに供給する。フレームバッファ３２ｂは、映像信号に含まれる１フレーム分の表示データを記憶する。
　周辺回路領域の外側には、素子基板２の端部に沿って複数の端子３３が線状に並んで配列された端子領域Ｔと、表示領域Ｈと端子領域Ｔとの間で複数の配線３４が引き回された配線領域Ｌとが設けられている。
　複数の端子３３は、複数の列制御線Ｄ１，Ｄ２，・・・，ＤＭの各々に対応して設けられている。また、複数の端子３３には、外付けのドライバＩＣ３５が接続される。複数の端子３３の並び方向は、これら複数の端子３３と対向する表示領域Ｈの一辺（下辺）に対して平行である。
　ここで、素子基板２は、対向基板３よりも大きく、素子基板２と対向基板３とは、対向基板３の周縁部に沿って配置されたシール部材Ｓにより貼り合わされている。このため、素子基板２の液晶層４と対向する側の面上には、シール部材Ｓによって囲まれた領域の外側において、素子基板２が対向基板３よりも外側に張り出した領域（以下、張り出し領域という。）Ｋが設けられている。複数の端子３３は、この張り出し領域Ｋが設けられた素子基板２の一端部に沿って配置されている。
　なお、張り出し領域Ｋには、保護膜１７があってもなくてもよい。例えば、保護膜１７が樹脂からなる場合は、傷などによって樹脂の破片が飛散し易く、工程管理上不都合である場合がある。この場合、張り出し領域Ｋから保護膜１７を取り除き、張り出し領域Ｋを層間絶縁膜１４のみで被覆した構成としてもよい。
　複数の配線３４は、列制御回路３０と複数の端子３３との各間で引き回されている。複数の配線３４は、その並び方向（列方向）の中央部を挟んで対称となるように第１の配線群３４１と第２の配線群３４２とに別れて配置されている。第１の配線群３４１と第２の配線群３４２とは、列制御回路３０側から端子３３側に向かって、それぞれ扇状に絞り込まれる（配線ピッチが短くなる）ように引き回されている。
　以上のような構成を有する液晶表示パネル１の正面側及び背面側には、図示を省略するが、一対の偏光フィルム（偏光板）が配置される。また、液晶表示パネル１の正面側には、必要に応じて位相差フィルムや光拡散フィルムなどの光学フィルム（光学部材）が配置される。さらに、液晶表示パネル１と、この液晶表示パネル１の背面側から照明光を照射するバックライトなどの照明装置とを組み合わされることによって、液晶表示装置が構成される。
　液晶表示装置では、バックライトから出射された白色の照明光を素子基板２側から液晶表示パネル１に入射させる。そして、この液晶表示パネル１の対向基板３側から出射された赤色光、緑色光、青色光によりカラー画像を表示することが可能となっている。
　なお、本実施形態では、透過型の液晶表示パネル１を用いた場合を例示しているが、液晶表示パネルについては、このような透過型に限らず、半透過型（透過・反射兼用型）や反射型であってもよい。
　また、液晶表示パネル１の駆動方式については、特に限定されるものではなく、例えば、ＶＡ（Vertical Alignment）モードや、ＴＮ（Twisted Nematic）モードや、ＳＴＮ（Super Twisted Nematic）モード、ＩＰＳ（In-Plane Switching）モード、ＦＦＳ（Fringe Field Switching）モードなどを採用することができる。液晶層４には、これらの駆動方式に合わせた誘電率異方性が負の液晶材料や、誘電率異方性が正の液晶材料などを用いることができる。
（アクティブマトリクス基板）
＜配線の基本構成＞
　次に、本発明を適用したアクティブマトリクス基板の特徴部分として、上記素子基板２の配線領域Ｌに配置される配線３４の基本構成について、図４～図９を参照して説明する。なお、図４～図９に示す配線３４の基本構成では、複数の配線３４を平行な直線に単純化して説明するものとする。
　なお、図４は、液晶表示パネル１の配線領域Ｌの要部を拡大して示す平面図である。図５は、図４に示す一方の配線Ｘの長手方向に沿った液晶表示パネル１の要部を示す切断図である。図６は、図４に示す他方の配線Ｙの長手方向に沿った液晶表示パネル１の要部を示す切断図である。図７は、図４に示す液晶表示パネル１の切断線Ｌ１－Ｌ１による断面図である。図８は、図４に示す液晶表示パネル１の切断線Ｌ２－Ｌ２による断面図である。図９は、図４に示す液晶表示パネル１の切断線Ｌ３－Ｌ３による断面図である。
　配線３４は、図４～図９に示すように、配線領域Ｌ内の表示領域Ｈ側にて引き回された内側配線部４０と、配線領域Ｌ内の端子３３端子領域Ｔ側にて引き回された外側配線部４１とを有している。また、内側配線部４０は、列制御回路３０と電気的に接続され、外側配線部４１は、端子３３と電気的に接続されている。このように、内側配線部４０と外側配線部４１とは、それぞれ異なった構成を有しており、内側配線部４０を狭額縁化に適した配線とする一方、外側配線部４１を腐食から保護し易くして異物による短絡を抑制させることを考慮した配線とすることができる。
　内側配線部４０は、第１のシート抵抗を有する第１の配線層４２と、第１のシート抵抗よりも相対的に高い第２のシート抵抗を有する第２の配線層４３と、第１の配線層４２及び第２の配線層４３を接続する内側接続部４４とを含む。
　第１の配線層４２は、素子基板２の液晶層４と対向する側の面上において、第２の配線層４３よりも上層に配置されている。具体的に、この第１の配線層４２は、層間絶縁膜１４の面上において、ソース電極１１及び列制御線Ｄ１，Ｄ２，・・・，ＤＭと同じ材料を用いて形成されている。また、層間絶縁膜１４の面上には、第１の配線層４２を覆う保護膜１７が形成されている。なお、本実施形態では、第１の配線層４２として、例えばアルミニウム（Ａｌ）を主体とした薄膜を用いている。この薄膜のシート抵抗（第１のシート抵抗）は約０．１Ω／□である。
　第２の配線層４３は、素子基板２の液晶層４と対向する側の面上において、第１の配線層４２よりも下層に配置されている。具体的に、この第２の配線層４３は、ゲート絶縁膜１３の面上において、ゲート電極１０及び行制御線Ｇ１，Ｇ２，・・・，ＧＭと同じ材料を用いて形成されている。また、ゲート絶縁膜１３の面上には、第２の配線層４３を覆う層間絶縁膜１４が形成されている。なお、本実施形態では、第２の配線層４３として、例えばタングステン（Ｗ）を主体とした薄膜を用いている。この薄膜のシート抵抗（第２のシート抵抗）は約０．５Ω／□である。
　内側接続部４４は、第１の配線層４２と第２の配線層４３との長さが等しくなるような位置に設けられている。また、内側接続部４４は、配線領域Ｌのシール部材Ｓよりも内側の領域に配置されている。
　第１の配線層４２と第２の配線層４３との間には、層間絶縁膜１４が設けられている。
内側接続部４４は、層間絶縁膜１４を貫通するコンタクトホール４４ａを介して第１の配線層４２と第２の配線層４３とを接続している。なお、本実施形態では、層間絶縁膜１４として、例えば酸化珪素（ＳｉＯＸ）又は窒化珪素（ＳｉＮＸ）を主体とした無機絶縁膜を用いている。
　外側配線部４１は、第１の配線層４２と第２の配線層４３との何れか一方と接続される第３の配線層４５を含む。第３の配線層４５は、第２の配線層４３と同じ第２のシート抵抗を有し、且つ、第２の配線層４３と同層（第１の配線層４２よりも下層）に配置されている。具体的に、この第３の配線層４５は、ゲート絶縁膜１３の面上において、第２の配線層４３と同じ材料を用いて形成されている。また、ゲート絶縁膜１３の面上には、第３の配線層４５を覆う層間絶縁膜１４が形成されている。なお、第３の配線層４５については、第１の配線層４２及び第２の配線層４３とは異なった高いシート抵抗（第３のシート抵抗）を有する配線層で形成することも可能である。
　内側配線部４０と外側配線部４１とは、外側接続部４６を介して接続されている。外側接続部４６は、配線領域Ｌのシール部材Ｓと重なる位置に配置されている。また、外側接続部４６は、保護膜１７で被覆されている。なお、外側接続部４６は、保護膜１７の代わりにシール部材Ｓで被覆されていてもよい。
　複数の配線３４は、隣接する一方（ｎ番目、ｎは正の奇数又は偶数を表す。）の配線Ｘと、他方（ｎ＋１番目）の配線Ｙとの間で、内側配線部４０を構成する第１の配線層４２と第２の配線層４３との配置が異なっている。
　具体的に、一方の配線Ｘにおいては、内側接続部４４を挟んで第１の配線層４２が列制御回路３０（表示領域Ｈ）側に配置され、第２の配線層４３が端子３３（端子領域Ｔ）側に配置されている。すなわち、一方の配線Ｘは、列制御回路３０側から端子３３側に向かって、第１の配線層４２、内側接続部４４、第２の配線層４３、外側接続部４６、第３の配線層４５の順で接続された構成を有している。
　一方の配線Ｘでは、第１の配線層４２が列制御回路３０を構成するＴＦＴ４７のソース電極と電気的に接続されている。一方の配線Ｘでは、第１の配線層４２がＴＦＴ４７のソース電極と同層に配置されている。すなわち、第１の配線層４２は、層間絶縁膜１４の面上において、ＴＦＴ４７のソース電極と同じ材料を用いて形成されている。
　一方の配線Ｘでは、第２の配線層４３が外側接続部４６を介して第３の配線層４５と電気的に接続されている。一方の配線Ｘでは、第２の配線層４３と第３の配線層４５とが同じ配線層で形成される。このため、外側接続部４６が不要となるが、この場合でも外側接続部４６を形式的に配置してもよい。
　例えば、複数の配線３４を配置する際の作図上の便宜を図るため、内側配線部４０と外側配線部４１との間に外側接続部４６を一様に配置した場合は、一方の配線Ｘ中に配置されるダミーの外側接続部４６（図４中に破線で示す。）と、他方の配線Ｙ中に配置される正規の外側接続部４６（図４中に実線で示す。）とが、交互に並んで配置されることになる。
　他方の配線Ｙにおいては、内側接続部４４を挟んで第２の配線層４３が列制御回路３０（表示領域Ｈ）側に配置され、第１の配線層４２が端子３３（端子領域Ｌ）側に配置されている。すなわち、他方の配線Ｙは、列制御回路３０側から端子３３側に向かって、第２の配線層４３、内側接続部４４、第１の配線層４２、外側接続部４６、第３の配線層４５の順で接続された構成を有している。
　他方の配線Ｙでは、第２の配線層４３が列制御回路３０を構成するＴＦＴ４７のソース電極と接続されている。他方の配線Ｙでは、第２の配線層４３がＴＦＴ４７のソース電極よりも下層に配置されている。このため、第２の配線層４３は、層間絶縁膜１４を貫通するコンタクトホール４８を介してＴＦＴ４７のソース電極と同層に形成された上部配線層４９と電気的に接続された後、この上部配線層４９を介してＴＦＴ４７のソース電極と電気的に接続された構成となっている。上部配線層４９は、層間絶縁膜１４の面上において、ＴＦＴ４７のソース電極と同じ材料を用いて形成されている。
　他方の配線Ｙでは、第１の配線層４２が外側接続部４６を介して第３の配線層４５と電気的に接続されている。すなわち、外側接続部４６は、層間絶縁膜１４を貫通するコンタクトホール４６ａを介して上層側の第１の配線層４２と下層側の第３の配線層４５とを電気的に接続している。
　一方の配線Ｘ及び他方の配線Ｙでは、第３の配線層４５が端子３３と電気的に接続されている。端子３３は、下部電極層５０と、上部電極層５１と、透明電極層５２とを含む。
　下部電極層５０は、第３の配線層４５と同層に配置されている。すなわち、下部電極層５０は、ゲート絶縁膜１３の面上において、第３の配線層４５と同じ材料を用いて形成されている。
　上部電極層５１は、層間絶縁膜１４を貫通するコンタクトホール５３を介して下部電極層５０と電気的に接続されている。上部電極層５１は、層間絶縁膜１４の面上において、第１の配線層４２と同じ材料を用いて形成されている。
　透明電極層５２は、上部電極層５１の面上に画素電極６と同じ材料を用いて形成されている。なお、端子３３には、図示を省略するが、異方性導電性フィルムを介してフレキシブルプリント配線板（ＦＰＣ：Flexible printed circuits）が取り付けられる。
　以上のような構成を有する素子基板２では、複数の配線３４のうち隣接する一方の配線Ｘと他方の配線Ｙとの間で、内側配線部４０を構成する第１の配線層４２と第２の配線層４３との配置を異ならせることで、内側配線部４０の配線ピッチを狭めることができる。
また、内側配線部４０は、第１の配線層４２よりもシート抵抗の高い第２の配線層４３を含むことから、第２の配線層４３を長くすることによって得られる配線抵抗を、静電気放電に対する保護抵抗として使用することができる。これにより、配線領域Ｌの狭額縁化を図ると共に保護回路を必要としないアクティブマトリクス基板を得ることが可能である。
＜配線の平面レイアウト＞
　上記図４～図９に示す配線３４の基本構成では、複数の配線３４を平行な直線に単純化して説明したが、実際の配線３４は、表示領域Ｈ側から端子領域側Ｔに向かって配線ピッチが短くなるように引き回された第１の配線群３４１と、第１の配線群３４１に隣接して、表示領域Ｈ側から端子領域Ｔ側に向かって配線ピッチが短くなるように引き回された第２の配線群３４２とを有して構成されている。
　したがって、以下の説明では、上記素子基板２の配線領域Ｌに配置される複数の配線３４の平面レイアウトについて、図１０を参照しながら具体的に説明する。
　なお、図１０は、複数の配線３４の平面レイアウトを説明するため、上記素子基板２の配線領域Ｌを中心とした要部を示す平面図である。また、図１０中においては、第１の配線層４２を破線で示し、第２の配線層４３及び第３の配線層４５を実線で示している。
　本実施形態では、図１０に示すように、画素数が１０８０×ＲＧＢ×１９２０の解像度（いわゆるフルＨＤ）を有する液晶表示パネル１を例示する。１つの画素（ピクセル）はＲ、Ｇ、Ｂの３つの副画素（サブピクセル）から構成されるため、表示領域Ｈには、１０８０×３本の列制御線Ｄ１，Ｄ２，・・・，ＤＭ（Ｍ＝３２４０）と、１９２０本の行制御線Ｇ１，Ｇ２，・・・，ＧＮ（Ｎ＝１９２０）とが配置されている。
　端子領域Ｔには、複数の列制御線Ｄ１，Ｄ２，・・・，ＤＭの並び方向（列方向）に沿って、ｍ個（ｍ＝１０８０）の端子３３が直線状に並んで配置されている。このうち、端子領域Ｔの中央部を挟んだ左側の領域には、第１の配線群３４１に合わせてｍ／２（＝５４０）個の端子３３が直線状に並んで配置されている。一方、端子領域Ｔの中央部を挟んだ右側の領域には、第２の配線群３４２に合わせてｍ／２（＝５４０）個の端子３３が直線状に並んで配置されている。
　配線領域Ｌには、ｍ本の配線３４が複数の列制御線Ｄ１，Ｄ２，・・・，ＤＭの並び方向（列方向）に沿って配置されている。このうち、配線領域Ｌの中央部を挟んだ左側の領域には、ｍ／２本の配線３４を含む第１の配線群３４１が配置されている。一方、配線領域Ｌの中央部を挟んだ右側の領域には、ｍ／２本の配線３４を含む第２の配線群３４２が配置されている。
　ここで、第１の配線群３４１と第２の配線群３４２とは、配線３４の並び方向の中央部を挟んで対称な位置関係にあることから、本実施形態では、一方の配線群（図１０に示す第１の配線群３４１）を例に挙げて、複数の配線３４の平面レイアウトについて説明する。
　第１の配線群３４１では、列制御回路３０側から端子３３側に向かって、複数の配線３４が扇状に絞り込まれる（配線ピッチが短くなる）ように、列制御回路３０と複数の端子３３との各間で複数の配線３４が引き回されている。
　第１の配線群３４１を構成する複数の配線３４のうち、一部の配線３４を形成する内側配線部４０は、列制御回路３０側から端子３３側に向かって配線ピッチを維持しながら互いに平行に引き回されている。また、別の一部の配線３４を形成する内側配線部４０は、列制御回路３０側から端子３３側に向かって配線ピッチが短くなるように引き回されている。一方、外側配線部４１は、列制御回路３０側から端子３３側に向かって配線ピッチが短くなるように引き回されている。なお、複数の配線３４は、上述した平行に引き回された内側配線部４０を含まずに、全ての内側配線部４０が列制御回路３０側から端子３３側に向かって配線ピッチが短くなるように引き回された構成であってもよい。
　第１の配線群３４１は、第１の部分配線群３４Ａと、第２の部分配線群３４Ｂと、第３の部分配線群３４Ｃとを含む。第１の部分配線群３４Ａと、第２の部分配線群３４Ｂと、第３の部分配線群３４Ｃとは、各部分配線群３４Ａ，３４Ｂ，３４Ｃに属する配線３４のうち内側接続部４４の配列方向の差異に着目して分類されている。
　このうち、第１の部分配線群３４Ａは、図１０中の左側を１番目とし、図１０中の右側に向かって、１番目からａ番目までの列制御回路３０と複数の端子３３との各間で引き回されている合計ａ本の配線３４である。
　一方、第２の部分配線群３４Ｂは、（ａ＋１）番目からｂ番目までの列制御回路３０と複数の端子３３との各間で引き回されている合計（ｂ－ａ）本の配線３４である。
　一方、第３の部分配線群３４Ｃは、（ｂ＋１）番目からｃ番目までの列制御回路３０と複数の端子３３との各間で引き回されている合計（ｃ－ｂ）本の配線３４である。
　第１の部分配線群３４Ａでは、内側接続部４４の並び方向が複数の端子３３の並び方向と平行である。また、外側接続部４６の並び方向も複数の端子３３の並び方向と平行である。さらに、内側接続部４４の間隔及び外側接続部４６の間隔は、列制御回路３０から引き出された各配線３４の配線ピッチと同じである。
　したがって、第１の部分配線群３４Ａでは、列制御回路３０と内側接続部４４との間を接続する第１の配線層４２又は第２の配線層４３と、内側接続部４４と外側接続部４６との間とを接続する第２の配線層４３又は第１の配線層４２とを同じ方向（右下方向）に向けて延在させることができる。また、第１の部分配線群３４Ａでは、列制御回路３０から外側接続部４６までを最も短い距離で接続することができる。
　第１の部分配線群３４Ａでは、第１の配線層４２と第２の配線層４３との長さが等しくなるような位置に内側接続部４４が配置されている。これにより、第１の部分配線群３４Ａでは、隣接する配線３４の間で内側配線部４０のシート抵抗の差を小さくすることができる。特に、第１の部分配線群３４Ａでは、隣接する配線３４の間で内側配線部４０のシート抵抗を同じにすることができる。
　第１の部分配線群３４Ａでは、外側接続部４６と端子３３との間を接続する第３の配線層４５（外側配線部４１）の長さが変化する。すなわち、第３の配線層４５の長さは、外側接続部４６と端子３３との位置関係に従って、連続的且つ徐々に変化する。このため、第３の配線層４５の長さの違いは、ブロック分かれ等の表示ムラを生じさせる原因とはならない。
　第２の部分配線群３４Ｂでは、内側接続部４４の並び方向が複数の端子３３の並び方向と平行ではなく、斜め方向（右上方向）となっている。すなわち、内側接続部４４は、（ａ＋１）番目（左側）の配線３４からｂ番目（右側）の配線３４に向かって、列制御回路３０に近づく方向にシフトしている。また、第２の部分配線群３４Ｂでは、第１の部分配線群３４Ａの場合よりも、複数の端子３３の並び方向において内側接続部４４の間隔を若干狭くしている。
　これにより、第２の部分配線群３４Ｂでは、列制御回路３０と内側接続部４４との間を接続する第１の配線層４２又は第２の配線層４３と、内側接続部４４と外側接続部４６との間とを接続する第２の配線層４３又は第１の配線層４２とを同じ方向（右下方向）に向けて延在させることができる。また、第２の部分配線群３４Ｂでは、隣接する配線３４の配線ピッチを維持したまま、列制御回路３０から外側接続部４６までを効率良く接続することができる。
　第２の部分配線群３４Ｂでは、第１の配線層４２と第２の配線層４３との長さが等しくなるような位置に内側接続部４４が配置されている。これにより、第２の部分配線群３４Ｂでは、隣接する配線３４の間で内側配線部４０のシート抵抗を大きく変えずにシート抵抗が連続的に変化する。また、内側配線部４０の配線ピッチを狭めることができる。
　第２の部分配線群３４Ｂでは、外側接続部４６の並び方向が複数の端子３３の並び方向と平行である。また、外側接続部４６の間隔は、第１の部分配線群３４Ａにおける内側接続部４４の間隔と比べて狭く設定されている。したがって、第２の部分配線群３４Ｂでは、外側接続部４６と端子３３との間を接続する第３の配線層４５（外側配線部４１）を内側配線部４０と同じ方向（右下方向）に向けて延在させることができる。一方、外側接続部４６と端子３３との位置関係から、外側接続部４６が端子３３よりも右側にシフトしている場合には、第３の配線層４５（外側配線部４１）が内側配線部４０とは反対方向（左下方向）に向けて延在される。
　第２の部分配線群３４Ｂでは、外側接続部４６と端子３３との間を接続する第３の配線層４５の長さが変化する。すなわち、第３の配線層４５の長さは、外側接続部４６と複数の端子３３との位置関係に従って、連続的且つ徐々に変化する。このため、第３の配線層４５の長さの違いは、ブロック分かれ等の表示ムラを生じさせる原因とはならない。
　第３の部分配線群３４Ｃでは、内側接続部４４の並び方向が複数の端子３３の並び方向と平行ではなく、斜め方向（右下方向）となっている。すなわち、内側接続部４４は、（ｂ＋１）番目（左側）の配線３４からｃ番目（右側）の配線３４に向かって、列制御回路３０から遠ざかる方向にシフトしている。また、第３の部分配線群３４Ｃでは、第１の部分配線群３４Ａの場合よりも、内側接続部４４の間隔を若干狭くしている。
　これにより、第３の部分配線群３４Ｃでは、列制御回路３０と内側接続部４４との間を接続する第１の配線層４２又は第２の配線層４３と、内側接続部４４と外側接続部４６との間とを接続する第２の配線層４３又は第１の配線層４２とを同じ方向（右下方向）に向けて延在させることができる。また、第３の部分配線群３４Ｃでは、隣接する配線３４の配線ピッチを維持したまま、列制御回路３０から外側接続部４６までを効率良く接続することができる。
　第３の部分配線群３４Ｃでは、第１の配線層４２と第２の配線層４３との長さが等しくなるような位置に内側接続部４４が配置されている。これにより、第３の部分配線群３４Ｃでは、隣接する配線３４の間で内側配線部４０のシート抵抗を大きく変えずにシート抵抗が連続的に変化する。また、内側配線部４０の配線ピッチを狭めることができる。
　第３の部分配線群３４Ｃでは、外側接続部４６と端子３３との間を接続する第３の配線層４５の長さが変化する。すなわち、第３の配線層４５の長さは、外側接続部４６と複数の端子３３との位置関係に従って、連続的且つ徐々に変化する。このため、第３の配線層４５の長さの違いは、ブロック分かれ等の表示ムラを生じさせる原因とはならない。
　なお、第２の配線群３４２は、上述した第１の配線群３４１とは対称な位置関係にあることから、（ｃ＋１）番目からｍ番目までの配線３４は、１番目からｃ番目までの配線３４と対称な位置関係（平面レイアウト）となる。この場合、複数の配線３４の中央部に位置するｃ番目の配線３４と（ｃ＋１）番目の配線３４とは、上述した隣接する配線Ｘ，Ｙのうち同じ配線が並ぶことになる。一方、第１の配線群３４１と第２の配線群３４２との対称な位置関係（平面レイアウト）とは別に、ｃ番目の配線３４と（ｃ＋１）番目の配線３４との間で異なる配線Ｘ，Ｙが並ぶようにしてもよい。
＜配線の経路＞
　次に、図１１に示すように、複数の配線３４を経路別に分類して説明する。
　なお、図１１は、図１０に示す複数の配線３４を経路別に分類して示す平面図である。
　複数の配線３４は、図１１に示す経路α、β、γ、δ、εに分類することができる。そして、複数の配線３４は、その配線順に平面視すると、配線長を徐々に変化させながら経路α、β、γ、δ、εの順で形態を変えていく。なお、配線Ｘと配線Ｙとは、内側配線部４０を構成する第１の配線層４２と第２の配線層４３との配置が異なるが、配線３４の経路α、β、γ、δ、εとしては同じである。
　具体的に、経路αは、内側配線部４０として、比較的長距離の長さが同じ第１の配線層４２及び第２の配線層４３と、外側配線部４１として、それよりも短い比較的中距離の第３の配線層４５とを含む配線３４である。また、外側接続部４６は、端子３３よりも左側にシフトしている。なお、大型画面の場合では、配線３４の最長部（１番目の配線）において、第１の配線層４２及び第２の配線層４３と外側配線部４１とが同程度の配線長となる場合がある。
　経路αでは、配線Ｘと配線Ｙとに関わらず、配線抵抗の大きさに寄与するのはシート抵抗の高い配線層である。したがって、経路αでは、第１の配線層４２よりもシート抵抗の高い第２の配線層４３及び第３の配線層４５を含み、この第２の配線層４３及び第３の配線層４５によって得られる配線抵抗を静電気放電に対する保護抵抗とすることができる。
　経路βは、内側配線部４０として、比較的長距離の長さが同じ第１の配線層４２及び第２の配線層４３と、外側配線部４１として、それよりも短い比較的短距離の第３の配線層４５とを含む配線３４である。また、外側接続部４６は、端子３３よりも左側にシフトしている。
　経路βでは、配線Ｘと配線Ｙとに関わらず、配線抵抗の大きさに寄与するのはシート抵抗の高い配線層である。したがって、経路βでは、第１の配線層４２よりもシート抵抗の高い第２の配線層４３及び第３の配線層４５を含み、この第２の配線層４３及び第３の配線層４５によって得られる配線抵抗を静電気放電に対する保護抵抗とすることができる。
　経路γは、内側配線部４０として、比較的長距離の長さが同じ第１の配線層４２及び第２の配線層４３と、外側配線部４１として、それよりも短い比較的短距離の第３の配線層４５とを含む配線３４である。また、外側接続部４６は、端子３３よりも右側にシフトしている。
　経路γでは、配線Ｘと配線Ｙとに関わらず、配線抵抗の大きさに寄与するのはシート抵抗の高い配線層である。したがって、経路γでは、第１の配線層４２よりもシート抵抗の高い第２の配線層４３及び第３の配線層４５を含み、この第２の配線層４３及び第３の配線層４５によって得られる配線抵抗を静電気放電に対する保護抵抗とすることができる。
　経路δは、内側配線部４０として、比較的中距離の長さが同じ第１の配線層４２及び第２の配線層４３と、外側配線部４１として、比較的中距離の第３の配線層４５とを含む配線３４である。また、外側接続部４６は、端子３３よりも右側にシフトしている。
　経路δでは、配線Ｘと配線Ｙとに関わらず、配線抵抗の大きさに寄与するのはシート抵抗の高い配線層である。したがって、経路δでは、第１の配線層４２よりもシート抵抗の高い第２の配線層４３及び第３の配線層４５を含み、この第２の配線層４３及び第３の配線層４５によって得られる配線抵抗を静電気放電に対する保護抵抗とすることができる。
　経路εは、内側配線部４０として、比較的短距離の長さが同じ第１の配線層４２及び第２の配線層４３と、外側配線部４１として、比較的長距離の第３の配線層４５とを含む配線３４である。また、外側接続部４６は、端子３３よりも右側にシフトしている。
　経路εでは、配線Ｘと配線Ｙとに関わらず、配線抵抗の大きさに寄与するのはシート抵抗の高い配線層である。したがって、経路εでは、第１の配線層４２よりもシート抵抗の高い第２の配線層４３及び第３の配線層４５を含み、この第２の配線層４３及び第３の配線層４５によって得られる配線抵抗を静電気放電に対する保護抵抗とすることができる。
　第１の部分配線群３４Ａは、配線Ｘと配線Ｙとを含み、それぞれの配線Ｘ，Ｙについて、経路αと経路βとの配線３４を含む。
　第２の部分配線群３４Ｂは、配線Ｘと配線Ｙとを含み、それぞれの配線Ｘ，Ｙについて、経路γと経路δとの配線３４を含む。
　第３の部分配線群３４Ｃは、配線Ｘと配線Ｙとを含み、それぞれの配線Ｘ，Ｙについて、経路εの配線３４を含む。
　したがって、第１の配線群３４１は、経路α、β、γ、δ、εの何れかの配線３４を含む。また、第１の配線群３４１を構成する配線３４の長さは、経路αからεに向けて徐々に短くなるが、経路δ，εの配線３４については、列制御回路３０と端子３３との間で最短距離となる経路を辿らずに、遠回りとなる経路を辿ることによって、配線３４の長さが短くなることが抑えられている。
　特に、経路εの配線３４は、経路α、β、γ、δ、εの中で最も短い配線３４である。
経路εの配線３４は、複数の端子３３の並び方向に対して直交する方向に延在された第１の配線層４２又は第２の配線層４３を含む内側配線部４０と、複数の端子３３の並び方向に対して斜め方向に延在された第３の配線層４５を含む外側配線部４１とから構成されている。
　この構成により、経路εの配線３４では、配線３４の長さが短くなることが抑えられる。また、シート抵抗の高い第３の配線層４５を長くすることによって、静電気放電に対する十分な保護抵抗を得ることができる。
　ここで、参考例として、図１２に示す素子基板２００が備える複数の配線２３４の平面レイアウトについて説明する。
　なお、図１２は、参考例して示す素子基板２００の配線領域を中心とした要部を示す平面図である。
　図１２に示す素子基板２００は、複数の配線２３４の平面レイアウトが上記図１０に示す素子基板２とは異なっており、静電気放電（ＥＳＤ）による回路破壊を防ぐための保護回路２０１を備えた構成となっている。素子基板２００のそれ以外の構成については、図１０に示す素子基板２と基本的に同じである。したがって、図１２に示す素子基板２００では、上記図１０に示す素子基板２と同等の部位については同じ符号を付すものと共に、その説明を省略するものとする。
　保護回路２０１は、列制御回路３０と複数の配線２３４との間に、列制御回路３０に沿って配置されている。複数の配線２３４は、保護回路２０１と複数の端子３３との各間で引き回されている。
　複数の配線２３４は、保護回路２０１側にて引き回された内側配線部２４０と、端子３３側にて引き回された外側配線部２４１とを有している。内側配線部２４０は、上記第１の配線層４２と同じシート抵抗の低い上層の配線層からなる。外側配線部２４１は、上記第３の配線層４５と同じシート抵抗の高い下層の配線層からなる。内側配線部２４０と外側配線部２４１とは、接続部２４６を介して接続されている。接続部２４６は、上記外側接続部４６と同じ接続部からなる。
　複数の配線２３４は、その並び方向（列方向）の中央部を挟んで対称となるように第１の配線群２３４Ａと第２の配線群２３４Ｂとに別れて配置されている。第１の配線群２３４Ａと第２の配線群２３４Ｂとは、保護回路２０１側から端子３３側に向かって、それぞれ扇状に絞り込まれる（配線ピッチが短くなる）ように引き回されている。
　第１の配線群２３４Ａと第２の配線群２３４Ｂとは、配線２３４の並び方向の中央部を挟んで対称な位置関係にあることから、本参考例では、一方の配線群（図１２に示す第１の配線群２３４Ａ）を例に挙げて、複数の配線２３４の平面レイアウトについて説明する。
　第１の配線群２３４Ａは、第１の部分配線群２３４Ｃと、第２の部分配線群２３４Ｄとを含む。このうち、第１の部分配線群２３４Ｃは、図１２中の左側を１番目とし、図１２中の右側に向かって、１番目からｓ番目までの保護回路２０１と複数の端子３３との各間で引き回されている合計ｓ本の配線２３４である。一方、第２の部分配線群２３４Ｄは、（ｓ＋１）番目からｔ番目までの保護回路２０１と複数の端子３３との各間で引き回されている合計（ｔ－ｓ）本の配線２３４である。
　第１の部分配線群２３４Ｃでは、内側配線部２４０が接続部２４６に向かって角度θで斜め方向（右下方向）に引き回され、徐々に配線長が短くなると共に、端子３３に向かって屈曲されている。また、第１の部分配線群２３４Ｃでは、外側配線部２４１が端子３３に向かって長さが短くなるように変化している。
　第２の部分配線群２３４Ｄでは、内側配線部２４０が接続部２４６に向かって角度θで斜め方向（左下方向）に引き回されている。また、第２の部分配線群２３４Ｄでは、外側配線部２４１が端子３３に向かって最短距離で引き回されている。
　したがって、複数の配線２３４の平面レイアウトでは、配線２３４の絞り込みのほとんどが内側配線部２４０で行われ、残りの比較的短い区間の絞り込みを外側配線部２４１が担う構成となっている。すなわち、外側配線部２４１の一部は、全く絞り込まれずに、端子３３の間隔と同じ短い配線ピッチで平行に引き回されている。
　この構成の場合、静電気放電（ＥＳＤ）による回路破壊は、ｓ番目の配線２３４や（ｓ＋１）番目の配線２３４のような最も短い配線２３４で発生し易い。素子基板２００では、これを防ぐ目的で保護回路２０１が配置されているが、保護回路２０１は、ダイオードやあるいは大きなトランジスタや電源線などを伴うことから、例えば０．５ｍｍ程度の大きさの保護回路２０１となる。一方、液晶表示パネルの額縁は、数ｍｍのオーダーであることを考えると、保護回路２０１は無視できない大きさである。
　これに対して、本実施形態の素子基板２では、第１の配線群３４１及び第２の配線群３４２において、保護回路を配置することなく、配線領域Ｌの狭額縁化を図ることが可能である。
　ここで、図１１に示す参考経路１及び参考経路２について説明する。
　参考経路１及び参考経路２は、上記素子基板２が備える配線３４に含まれない経路である。
　参考経路１は、内側配線部４０を構成する第１の配線層４２及び第２の配線層４３と、外側配線部４１を構成する第３の配線層４５とが最短距離で接続された経路である。すなわち、参考経路１は、内側配線部４０として、比較的短距離の長さが同じ第１の配線層４２及び第２の配線層４３と、外側配線部４１として、比較的短距離の第３の配線層４５とを含む配線３４である。
　参考経路１では、配線Ｘと配線Ｙとに関わらず、配線抵抗の大きさに寄与するのはシート抵抗の高い配線層である。したがって、参考経路１では、第１の配線層４２よりもシート抵抗の高い第２の配線層４３及び第３の配線層４５の長さが短く、静電気放電に対する十分な保護抵抗を得ることができない。
　参考経路２は、内側配線部４０として、比較的中距離の長さが同じ第１の配線層４２及び第２の配線層４３と、外側配線部４１として、比較的短距離の第３の配線層４５とを含む配線３４である。しかしながら、参考経路２は、上記図１２に示すｔ番目の配線２３４の経路のように、列制御回路３０と内側接続部４４との間で最短距離となる経路を辿り、内側接続部４４と外側接続部４６との間で屈曲した経路を辿り、外側接続部４６と端子３３との間で最短距離となる経路を辿る配線３４である。
　参考経路２では、列制御回路３０から端子３３までの距離が上記経路εとほぼ同じでありながら、第１の配線層４２よりもシート抵抗の高い第２の配線層４３及び第３の配線層４５の長さが短い。したがって、静電気放電に対する十分な保護抵抗を得ることができない。
　以上のように、本実施形態の素子基板２では、第１の配線群３４１及び第２の配線群３４２において、保護回路を配置することなく、配線領域Ｌの狭額縁化を図ることができる。
　すなわち、この素子基板２では、配線領域Ｌ内で第１の配線群３４１及び第２の配線群３４２が占める割合を小さくできるため、結果として液晶表示パネル１の狭額縁化を図ることができる。
　また、素子基板２では、複数の配線３４のうち隣接する一方の配線Ｘと他方の配線Ｙとの間で、内側配線部４０を構成する第１の配線層４２と第２の配線層４３との配置が異なっている。これにより、例えば異物などによる短絡を生じさせることなく、内側配線部４０の配線ピッチを狭めることができる。
　また、第１の配線群３４１及び第２の配線群３４２において、扇状に絞り込まれる複数の配線３４の配線ピッチを絞り込むことができるため、結果として、配線領域Ｌ内で第１の配線群３４１及び第２の配線群３４２が占める割合を小さくすることができる。また、複数の配線３４は、隣接する一方の配線Ｘと他方の配線Ｙとの間で配線抵抗が連続的に変化する。このため、液晶表示パネル１に表示ムラを生じさせることがない。
　また、素子基板２では、複数の配線３４が上記経路α、β、γ、δ、εの何れかの配線３４を含む構成されており、上記参考経路１及び参考経路２を含まない構成である。したがって、第１の配線層４２よりもシート抵抗の高い第２の配線層４３及び第３の配線層４５を含み、この第２の配線層４３及び第３の配線層４５によって得られる配線抵抗を静電気放電に対する保護抵抗とすることができる。
　特に、複数の配線３４のうち最も短い配線３４では、静電気放電（ＥＳＤ）による回路破壊が発生し易い。これに対して、最も短い配線３４については、上記経路εのように、複数の端子３３の並び方向に対して直交する方向に延在された第１の配線層４２又は第２の配線層４３を含む内側配線部４０と、複数の端子３３の並び方向に対して斜め方向に延在された第３の配線層４５を含む外側配線部４１とから構成すればよい。
　これにより、シート抵抗の高い第３の配線層４５を長くすることができ、これによって得られる配線抵抗を静電気放電（ＥＳＤ）に対する保護抵抗として使用できるため、保護回路を配置することなく、配線領域の狭額縁化を図ることができる。
　素子基板２では、このような配線抵抗の追加を、例えば蛇行配線ではなく、配線Ｘと配線Ｙとの交互配置、並びに配線３４の経路の工夫によって実現させている。すなわち、蛇行配線では、配線３４を狭ピッチで配置することが困難であるのに対し、この素子基板２では、狭ピッチの配線３４においても抵抗成分を追加させることができる。本発明者による実験によれば１本の配線３４に約５００Ωの抵抗成分があれば、ＭＭ法（０Ω、２００ｐＦ）によるＥＳＤ試験にて２００Ｖの耐圧をクリアできることを確認した。
　素子基板２では、上記保護回路２０１を配置する必要がないため、配線領域Ｌの狭額縁化を図ることができる。したがって、上記液晶表示パネル１では、このような保護回路２０１を必要としない狭額縁化された素子基板２を用いることによって、更なる高解像度化や小型化に対応することが可能である。
〔第２の実施形態〕
　次に、本発明の第２の実施形態に係るアクティブマトリクス基板及びこれを備えた表示装置について説明する。
　第２の実施形態として示す液晶表示装置は、上記図１～図３に示す液晶表示パネル１を備えた液晶表示装置において、上記素子基板２の代わりに、図１３～図１８に示す素子基板１０２を備えた液晶表示パネル１０１を用いた構成である。
　また、素子基板１０２は、上記素子基板２が備える端子３３及び配線３４の代わりに、端子１３３及び配線１３４を備える以外は、上記素子基板２と基本的に同じ構成を有している。したがって、以下の説明では、液晶表示パネル１０１及び素子基板１０２において、上記液晶表示パネル１及び素子基板２と同等の部位については、説明を省略すると共に、図面において同じ符号を付すものとする。
　なお、図１３は、液晶表示パネル１０１の配線領域Ｌの要部を拡大して示す平面図である。図１４は、図１３に示す一方の配線Ｘの長手方向に沿った液晶表示パネル１の要部を示す切断図である。図１５は、図１３に示す他方の配線Ｙの長手方向に沿った液晶表示パネル１の要部を示す切断図である。図１６は、図１３に示す液晶表示パネル１の切断線Ｌ４－Ｌ４による断面図である。図１７は、図１３に示す液晶表示パネル１の切断線Ｌ５－Ｌ５による断面図である。図１８は、図１７に示す液晶表示パネル１の切断線Ｌ６－Ｌ６による断面図である。
＜配線の基本構成＞
　先ず、素子基板１０２の配線領域Ｌに配置される配線１３４の基本構成について、図１３～図１８を参照して説明する。なお、図１３～図１８に示す配線１３４の基本構成では、複数の配線１３４を平行な直線に単純化して説明するものとする。
　配線１３４は、図１３～図１８に示すように、配線領域Ｌ内の表示領域Ｈ側にて引き回された内側配線部１４０と、配線領域Ｌ内の端子領域Ｔ側にて引き回された外側配線部１４１とを有している。また、内側配線部１４０は、列制御回路３０と電気的に接続され、外側配線部１４１は、端子１３３と電気的に接続されている。このように、内側配線部１４０と外側配線部１４１とは、それぞれ異なった構成を有しており、内側配線部１４０を狭額縁化に適した配線とする一方、外側配線部１４１を腐食から保護し易くして異物による短絡を抑制させることを考慮した配線とすることができる。
　内側配線部１４０は、第１のシート抵抗を有する第１の配線層１４２と、第１のシート抵抗よりも相対的に高い第２のシート抵抗を有する第２の配線層１４３と、第１の配線層１４２及び第２の配線層１４３を接続する内側接続部１４４とを含む。
　第１の配線層１４２は、素子基板１０２の液晶層４と対向する側の面上において、第２の配線層１４３よりも上層に配置されている。具体的に、この第１の配線層１４２は、層間絶縁膜１４の面上において、ソース電極１１及び列制御線Ｄ１，Ｄ２，・・・，ＤＭと同じ材料を用いて形成されている。また、層間絶縁膜１４の面上には、第１の配線層１４２を覆う保護膜１７が形成されている。なお、本実施形態では、第１の配線層１４２として、例えばアルミニウム（Ａｌ）を主体とした薄膜を用いている。この薄膜のシート抵抗（第１のシート抵抗）は約０．１Ω／□である。
　第２の配線層１４３は、素子基板１０２の液晶層４と対向する側の面上において、第１の配線層１４２よりも下層に配置されている。具体的に、この第２の配線層１４３は、ゲート絶縁膜１３の面上において、ゲート電極１０及び行制御線Ｇ１，Ｇ２，・・・，ＧＭと同じ材料を用いて形成されている。また、ゲート絶縁膜１３の面上には、第２の配線層１４３を覆う層間絶縁膜１４が形成されている。なお、本実施形態では、第２の配線層１４３として、例えばタングステン（Ｗ）を主体とした薄膜を用いている。この薄膜のシート抵抗（第２のシート抵抗）は約０．５Ω／□である。
　内側接続部１４４は、第１の配線層１４２と第２の配線層１４３との長さが等しくなるような位置に設けられている。また、内側接続部１４４は、配線領域Ｌのシール部材Ｓよりも内側の領域に配置されている。なお、シール部材Ｓの幅が広い場合には、内側接続部４４の少なくとも一部又は全てがシール部材Ｓと平面視で重なる位置に配置されていてもよい。
　第１の配線層１４２と第２の配線層１４３との間には、層間絶縁膜１４が設けられている。内側接続部１４４は、層間絶縁膜１４を貫通するコンタクトホール１４４ａを介して第１の配線層１４２と第２の配線層１４３とを接続している。なお、本実施形態では、層間絶縁膜１４として、例えば酸化珪素（ＳｉＯＸ）又は窒化珪素（ＳｉＮＸ）を主体とした無機絶縁膜を用いている。
　外側配線部１４１は、第１の配線層１４２と第２の配線層１４３との何れか一方と接続される第３の配線層１４５を含む。第３の配線層１４５は、第２の配線層１４３と同じ第２のシート抵抗を有し、且つ、第２の配線層１４３と同層（第１の配線層１４２よりも下層）に配置されている。具体的に、この第３の配線層１４５は、ゲート絶縁膜１３の面上において、第２の配線層１４３と同じ材料を用いて形成されている。また、ゲート絶縁膜１３の面上には、第３の配線層１４５を覆う層間絶縁膜１４が形成されている。なお、第３の配線層１４５については、第１の配線層１４２及び第２の配線層１４３とは異なった高いシート抵抗（第３のシート抵抗）を有する配線層で形成することも可能である。
　内側配線部１４０と外側配線部１４１とは、外側接続部１４６を介して接続されている。外側接続部１４６は、配線領域Ｌのシール部材Ｓと重なる位置に配置されている。また、外側接続部１４６は、保護膜１７で被覆されている。なお、外側接続部１４６は、保護膜１７の代わりにシール部材Ｓで被覆されていてもよい。
　複数の配線１３４は、隣接する一方（ｎ番目、ｎは正の奇数又は偶数を表す。）の配線Ｘ’と、他方（ｎ＋１番目）の配線Ｙ’との間で、内側配線部１４０を構成する第１の配線層１４２と第２の配線層１４３との配置が異なっている。
　具体的に、一方の配線Ｘ’においては、内側接続部１４４を挟んで第１の配線層１４２が列制御回路３０（表示領域Ｈ）に配置され、第２の配線層１４３が端子１３３（端子領域Ｔ）側に配置されている。すなわち、一方の配線Ｘ’は、列制御回路３０側から端子１３３側に向かって、第１の配線層１４２、内側接続部１４４、第２の配線層１４３、外側接続部１４６、第３の配線層１４５の順で接続された構成を有している。
　一方の配線Ｘ’では、第１の配線層１４２が列制御回路３０を構成するＴＦＴ４７のソース電極と電気的に接続されている。一方の配線Ｘ’では、第１の配線層１４２がＴＦＴ４７のソース電極と同層に配置されている。すなわち、第１の配線層１４２は、層間絶縁膜１４の面上において、ＴＦＴ４７のソース電極と同じ材料を用いて形成されている。
　一方の配線Ｘ’では、第２の配線層１４３が外側接続部１４６を介して第３の配線層１４５と電気的に接続されている。一方の配線Ｘ’では、第２の配線層１４３と第３の配線層１４５とが同じ配線層で形成される。このため、外側接続部１４６が不要となるが、この場合でも外側接続部１４６を形式的に配置してもよい。
　例えば、複数の配線１３４を配置する際の作図上の便宜を図るため、内側配線部１４０と外側配線部１４１との間に外側接続部１４６を一様に配置した場合は、一方の配線Ｘ中に配置されるダミーの外側接続部１４６（図１３中に破線で示す。）と、他方の配線Ｙ’中に配置される正規の外側接続部１４６（図１３中に実線で示す。）とが、交互に並んで配置されることになる。
　他方の配線Ｙ’においては、内側接続部１４４を挟んで第２の配線層１４３が列制御回路３０（表示領域Ｈ）側に配置され、第１の配線層１４２が端子１３３（端子領域Ｔ）側に配置されている。すなわち、他方の配線Ｙ’は、列制御回路３０側から端子１３３側に向かって、第２の配線層１４３、内側接続部１４４、第１の配線層１４２、外側接続部１４６、第３の配線層１４５の順で接続された構成を有している。
　他方の配線Ｙ’では、第２の配線層１４３が列制御回路３０を構成するＴＦＴ４７のソース電極と接続されている。他方の配線Ｙ’では、第２の配線層１４３がＴＦＴ４７のソース電極よりも下層に配置されている。このため、第２の配線層１４３は、層間絶縁膜１４を貫通するコンタクトホール１４８を介してＴＦＴ４７のソース電極と同層に形成された上部配線層１４９と電気的に接続された後、この上部配線層１４９を介してＴＦＴ４７のソース電極と電気的に接続された構成となっている。上部配線層１４９は、層間絶縁膜１４の面上において、ＴＦＴ４７のソース電極と同じ材料を用いて形成されている。
　他方の配線Ｙ’では、第１の配線層１４２が外側接続部１４６を介して第３の配線層１４５と電気的に接続されている。すなわち、外側接続部１４６は、層間絶縁膜１４を貫通するコンタクトホール１４６ａを介して上層側の第１の配線層１４２と下層側の第３の配線層１４５とを電気的に接続している。
　一方の配線Ｘ’及び他方の配線Ｙ’では、第３の配線層１４５が端子１３３と電気的に接続されている。端子１３３は、下部電極層１５０と、上部電極層１５１と、透明電極層１５２とを含む。
　下部電極層１５０は、第３の配線層１４５と同層に配置されている。すなわち、下部電極層１５０は、ゲート絶縁膜１３の面上において、第３の配線層１４５と同じ材料を用いて形成されている。
　上部電極層１５１は、層間絶縁膜１４を貫通するコンタクトホール１５３を介して下部電極層１５０と電気的に接続されている。上部電極層１５１は、層間絶縁膜１４の面上において、第１の配線層１４２と同じ材料を用いて形成されている。
　透明電極層１５２は、上部電極層１５１の面上に画素電極６と同じ材料を用いて形成されている。なお、端子１３３には、図示を省略するが、異方性導電性フィルムを介してフレキシブルプリント配線板（ＦＰＣ：Flexible printed circuits）が取り付けられる。
　以上のような構成を有する素子基板１０２では、複数の配線１３４のうち隣接する一方の配線Ｘ’と他方の配線Ｙ’との間で、内側配線部１４０を構成する第１の配線層１４２と第２の配線層１４３との配置を異ならせることで、内側配線部１４０の配線ピッチを狭めることができる。また、内側配線部１４０は、第１の配線層１４２よりもシート抵抗の高い第２の配線層１４３を含むことから、第２の配線層１４３を長くすることによって得られる配線抵抗を、静電気放電に対する保護抵抗として使用することができる。これにより、配線領域Ｌの狭額縁化を図ると共に保護回路を必要としないアクティブマトリクス基板を得ることが可能である。
　また、素子基板１０２では、一方の配線Ｘ’と他方の配線Ｙ’との間で、内側配線部１４０の少なくとも一部を構成する第１の配線層１４２が隣接する第２の配線層１４３と重なるように配置されている。これにより、素子基板１０２では、内側配線部４０の配線ピッチを狭めて、配線領域Ｌの更なる狭額縁化を図ることができる。
　また、素子基板１０２では、内側配線部１４０の本数が外側配線部１４１の本数よりも少なくなるように、第１の配線層１４２が隣接する第２の配線層１４３と重なり合った状態で配置されている。これにより、配線１３４の見かけ上の本数を少なくできる。
　具体的に、素子基板１０２では、一方の配線Ｘ’と他方の配線Ｙ’との間で互いの第１の配線層１４２と第２の配線層１４３とが重なり合うことで、電気的に独立して存在する配線１３４の本数に比べて、内側配線部１４０における見かけ上の本数を半数にすることができる。一方、外側配線部１４１では、隣接する第３の配線層１４５が重なり合うことがないため、電気的に独立して存在する配線１３４の本数と見かけ上も同じ本数となる。
　上記図１３～図１８に示す配線１３４の基本構成では、複数の配線１３４を平行な直線に単純化して説明したが、実際の配線１３４は、表示領域Ｈ側から端子領域側Ｔに向かって配線ピッチが短くなるように引き回されている。
　したがって、素子基板１０２では、実際は図１９に示すように、一方の配線Ｘ’と他方の配線Ｙ’との間で互いの第１の配線層１４２と第２の配線層１４３とが重なり合うように複数の配線１３４が引き回されている。この場合、第１の配線層１４２と第２の配線層１４３とが重なり合う部分で、一方の配線Ｘ’と他方の配線Ｙ’との間隔が広がることになる。一方、その分だけ扇状に絞り込まれる複数の配線１３４の配線ピッチを絞り込めば、より斜めの配線１３４とすることができるため、結果として、配線領域Ｌ内で複数の配線１３４が占める割合を小さくすることができる。
＜配線の平面レイアウト＞
　次に、上記素子基板１０２の配線領域Ｌに配置される複数の配線１３４の平面レイアウトについて、図２０を参照しながら具体的に説明する。
　なお、図２０は、複数の配線１３４の平面レイアウトを説明するため、上記素子基板１０２の配線領域Ｌを中心とした要部を示す平面図である。
　複数の配線１３４は、その並び方向（列方向）の中央部を挟んで対称となるように第１の配線群１３４１と第２の配線群１３４２とに別れて配置されている。第１の配線群１３４１と第２の配線群１３４２とは、列制御回路３０側から端子１３３側に向かって、それぞれ扇状に絞り込まれる（配線ピッチが短くなる）ように引き回されている。
　なお、表示領域Ｈには、上記図１０に示す場合と同様に、１０８０×３本の列制御線Ｄ１，Ｄ２，・・・，ＤＭ（Ｍ＝３２４０）と、１９２０本の行制御線Ｇ１，Ｇ２，・・・，ＧＮ（Ｎ＝１９２０）とが配置されている。
　端子領域Ｔには、複数の列制御線Ｄ１，Ｄ２，・・・，ＤＭの並び方向（列方向）に沿って、ｍ個（ｍ＝１０８０）の端子１３３が直線状に並んで配置されている。このうち、端子領域Ｔの中央部を挟んだ左側の領域には、第１の配線群１３４１に合わせてｍ／２（＝５４０）個の端子１３３が直線状に並んで配置されている。一方、端子領域Ｔの中央部を挟んだ右側の領域には、第２の配線群１３４２に合わせてｍ／２（＝５４０）個の端子１３３が直線状に並んで配置されている。
　配線領域Ｌには、ｍ本の配線１３４が複数の列制御線Ｄ１，Ｄ２，・・・，ＤＭの並び方向（列方向）に沿って配置されている。このうち、配線領域Ｌの中央部を挟んだ左側の領域には、ｍ／２本の配線１３４を含む第１の配線群１３４１が配置されている。一方、配線領域Ｌの中央部を挟んだ右側の領域には、ｍ／２本の配線１３４を含む第２の配線群１３４２が配置されている。
　ここで、第１の配線群１３４１と第２の配線群１３４２とは、配線１３４の並び方向の中央部を挟んで対称な位置関係にあることから、本実施形態では、一方の配線群（図２０に示す第１の配線群１３４１）を例に挙げて、複数の配線１３４の平面レイアウトについて説明する。
　第１の配線群１３４１では、列制御回路３０側から端子１３３側に向かって、複数の配線１３４が扇状に絞り込まれる（配線ピッチが短くなる）ように、列制御回路３０と複数の端子１３３との各間で複数の配線１３４が引き回されている。
　第１の配線群１３４１を構成する複数の配線１３４のうち、一部の配線１３４を形成する内側配線部１４０は、列制御回路３０側から端子１３３側に向かって配線ピッチを維持しながら互いに平行に引き回されている。また、別の一部の配線１３４を形成する内側配線部１４０は、列制御回路３０側から端子１３３側に向かって配線ピッチが短くなるように引き回されている。一方、外側配線部１４１は、列制御回路３０側から端子１３３側に向かって配線ピッチが短くなるように引き回されている。なお、複数の配線１３４は、上述した平行に引き回された内側配線部１４０を含まずに、全ての内側配線部１４０が列制御回路３０側から端子１３３側に向かって配線ピッチが短くなるように引き回された構成であってもよい。
　第１の配線群１３４１は、第１の部分配線群１３４Ａと、第２の部分配線群１３４Ｂと、第３の部分配線群１３４Ｃとを含む。第１の部分配線群１３４Ａと、第２の部分配線群１３４Ｂと、第３の部分配線群１３４Ｃとは、各部分配線群１３４Ａ，１３４Ｂ，１３４Ｃに属する配線１３４のうち内側接続部１４４の配列方向の差異に着目して分類されている。
　このうち、第１の部分配線群１３４Ａは、図２０中の左側を１番目とし、図２０中の右側に向かって、１番目からｄ番目までの列制御回路３０と複数の端子１３３との各間で引き回されている合計ｄ本の配線１３４である。
　一方、第２の部分配線群１３４Ｂは、（ｄ＋１）番目からｅ番目までの列制御回路３０と複数の端子１３３との各間で引き回されている合計（ｅ－ｄ）本の配線１３４である。
　一方、第３の部分配線群１３４Ｃは、（ｅ＋１）番目からｆ番目までの列制御回路３０と複数の端子１３３との各間で引き回されている合計（ｆ－ｅ）本の配線１３４である。
　第１の部分配線群１３４Ａでは、内側接続部１４４の並び方向が複数の端子１３３の並び方向と平行である。また、外側接続部１４６の並び方向も複数の端子１３３の並び方向と平行である。さらに、内側接続部１４４の間隔及び外側接続部１４６の間隔は、列制御回路３０から引き出された各配線１３４の配線ピッチと同じである。
　したがって、第１の部分配線群１３４Ａでは、列制御回路３０と内側接続部４４との間を接続する第１の配線層１４２又は第２の配線層１４３と、内側接続部１４４と外側接続部１４６との間とを接続する第２の配線層１４３又は第１の配線層１４２とを同じ方向（右下方向）に向けて延在させることができる。また、第１の部分配線群１３４Ａでは、列制御回路３０から外側接続部１４６までを最も短い距離で接続することができる。また、第１の部分配線群１３４Ａでは、一方の配線Ｘ’と他方の配線Ｙ’との間で互いの第１の配線層１４２と第２の配線層１４３とが、内側接続部１４４や外側接続部１４６、並びその周囲近傍を避けて重なり合っている。
　第１の部分配線群１３４Ａでは、第１の配線層１４２と第２の配線層１４３との長さが等しくなるような位置に内側接続部１４４が配置されている。これにより、第１の部分配線群１３４Ａでは、隣接する配線１３４の間で内側配線部１４０の配線抵抗の差を小さくすることができる。特に、第１の部分配線群１３４Ａでは、隣接する配線１３４の間で内側配線部１４０の配線抵抗を同じにすることができる。
　第１の部分配線群１３４Ａでは、外側接続部１４６と端子１３３との間を接続する第３の配線層１４５（外側配線部１４１）の長さが変化する。すなわち、第３の配線層１４５の長さは、外側接続部１４６と端子１３３との位置関係に従って、連続的且つ徐々に変化する。このため、第３の配線層１４５の長さの違いは、ブロック分かれ等の表示ムラを生じさせる原因とはならない。
　第２の部分配線群１３４Ｂでは、内側接続部１４４の並び方向が複数の端子１３３の並び方向と平行ではなく、斜め方向（右上方向）となっている。このため、内側接続部１４４は、（ｄ＋１）番目（左側）の配線１３４からｅ番目（右側）の配線１３４に向かって、列制御回路３０に近づく方向にシフトしている。また、第２の部分配線群１３４Ｂでは、第１の部分配線群１３４Ａの場合よりも、複数の端子１３３の並び方向において内側接続部１４４の間隔を若干狭くしている。
　これにより、第２の部分配線群１３４Ｂでは、列制御回路３０と内側接続部１４４との間を接続する第１の配線層１４２又は第２の配線層１４３と、内側接続部１４４と外側接続部１４６との間とを接続する第２の配線層１４３又は第１の配線層１４２とを同じ方向（右下方向）に向けて延在させることができる。また、第２の部分配線群１３４Ｂでは、隣接する配線１３４の配線ピッチを維持したまま、列制御回路３０から外側接続部１４６までを効率良く接続することができる。また、第２の部分配線群１３４Ｂでは、一方の配線Ｘ’と他方の配線Ｙ’との間で互いの第１の配線層１４２と第２の配線層１４３とが、内側接続部１４４や外側接続部１４６、並びその周囲近傍を避けて重なり合っている。
　第２の部分配線群１３４Ｂでは、第１の配線層１４２と第２の配線層１４３との長さが等しくなるような位置に内側接続部１４４が配置されている。これにより、第２の部分配線群１３４Ｂでは、隣接する配線１３４の間で内側配線部１４０のシート抵抗を大きく変えずにシート抵抗が連続的に変化する。また、内側配線部１４０の配線ピッチを狭めることができる。
　第２の部分配線群１３４Ｂでは、外側接続部１４６の並び方向が複数の端子１３３の並び方向と平行である。また、外側接続部１４６の間隔は、第１の部分配線群１３４Ａにおける内側接続部１４４の間隔に比べて狭く設定されている。したがって、第２の部分配線群１３４Ｂでは、外側接続部１４６と端子１３３との間を接続する第３の配線層１４５（外側配線部１４１）を内側配線部１４０と同じ方向（右下方向）に向けて延在させることができる。一方、外側接続部１４６と端子１３３との位置関係から、外側接続部１４６が端子１３３よりも右側にシフトしている場合には、第３の配線層１４５（外側配線部１４１）が内側配線部１４０とは反対方向（左下方向）に向けて延在される。
　第２の部分配線群１３４Ｂでは、外側接続部１４６と端子１３３との間を接続する第３の配線層１４５の長さが変化する。すなわち、第３の配線層１４５の長さは、外側接続部１４６と複数の端子１３３との位置関係に従って、連続的且つ徐々に変化する。このため、第３の配線層１４５の長さの違いは、ブロック分かれ等の表示ムラを生じさせる原因とはならない。
　第３の部分配線群１３４Ｃでは、内側接続部１４４の並び方向が複数の端子１３３の並び方向と平行ではなく、斜め方向（右下方向）となっている。このため、内側接続部１４４は、（ｅ＋１）番目（左側）の配線１３４からｆ番目（右側）の配線１３４に向かって、列制御回路３０から遠ざかる方向にシフトしている。また、第３の部分配線群１３４Ｃでは、第１の部分配線群１３４Ａの場合よりも、内側接続部１４４の間隔を若干狭くしている。
　これにより、第３の部分配線群１３４Ｃでは、列制御回路３０と内側接続部１４４との間を接続する第１の配線層１４２又は第２の配線層１４３と、内側接続部１４４と外側接続部１４６との間とを接続する第２の配線層１４３又は第１の配線層１４２とを同じ方向（右下方向）に向けて延在させることができる。また、第３の部分配線群１３４Ｃでは、隣接する配線１３４の配線ピッチを維持したまま、列制御回路３０から外側接続部１４６までを効率良く接続することができる。また、第３の部分配線群１３４Ｃでは、一方の配線Ｘ’と他方の配線Ｙ’との間で互いの第１の配線層１４２と第２の配線層１４３とが重なり合っている。
　第３の部分配線群１３４Ｃでは、第１の配線層１４２と第２の配線層１４３との長さが等しくなるような位置に内側接続部１４４が配置されている。これにより、第３の部分配線群１３４Ｃでは、隣接する配線１３４の間で内側配線部１４０の配線抵抗を大きく変えずに配線抵抗が連続的に変化する。また、内側配線部１４０の配線ピッチを狭めることができる。
　また、第３の部分配線群１３４Ｃでは、外側接続部１４６と端子１３３との間を接続する第３の配線層１４５の長さが変化する。すなわち、第３の配線層１４５の長さは、外側接続部１４６と複数の端子１３３との位置関係に従って、連続的且つ徐々に変化する。このため、第３の配線層１４５の長さの違いは、ブロック分かれ等の表示ムラを生じさせる原因とはならない。
　なお、第２の配線群１３４２は、上述した第１の配線群１３４１とは対称な位置関係にあることから、（ｆ＋１）番目からｍ番目までの配線１３４は、１番目からｄ番目までの配線１３４と対称な位置関係（平面レイアウト）となる。この場合、複数の配線１３４の中央部に位置するｆ番目の配線１３４と（ｆ＋１）番目の配線１３４とは、上述した隣接する配線Ｘ’，Ｙ’のうち同じ配線が並ぶことになる。一方、第１の配線群１３４１と第２の配線群１３４２との対称な位置関係（平面レイアウト）とは別に、ｆ番目の配線１３４と（ｆ＋１）番目の配線１３４との間で異なる配線Ｘ’，Ｙ’が並ぶようにしてもよい。
＜配線の経路＞
　次に、図２１に示すように、複数の配線１３４を経路別に分類して説明する。
　なお、図２１は、図２０に示す複数の配線１３４を経路別に分類して示す平面図である。
　複数の配線１３４は、図２１に示す経路α’、β’、γ’、δ’、ε’に分類することができる。そして、複数の配線１３４は、その配線順に平面視すると、配線長を徐々に変化させながら経路α’、β’、γ’、δ’、ε’の順で形態を変えていく。なお、配線Ｘ’と配線Ｙ’とは、内側配線部１４０を構成する第１の配線層１４２と第２の配線層１４３との配置が異なるが、配線１３４の経路α’、β’、γ’、δ’、ε’としては同じである。
　具体的に、経路α’は、内側配線部１４０として、比較的長距離の長さが同じ第１の配線層１４２及び第２の配線層１４３と、外側配線部１４１として、それよりも短い比較的中距離の第３の配線層１４５とを含む配線１３４である。また、外側接続部１４６は、端子１３３よりも左側にシフトしている。なお、大型画面の場合では、配線１３４の最長部（１番目の配線）において、第１の配線層１４２及び第２の配線層１４３と外側配線部１４１とが同程度の配線長となる場合がある。
　経路α’では、配線Ｘ’と配線Ｙ’とに関わらず、配線抵抗の大きさに寄与するのはシート抵抗の高い配線層である。したがって、経路α’では、第１の配線層１４２よりもシート抵抗の高い第２の配線層１４３及び第３の配線層１４５を含み、この第２の配線層１４３及び第３の配線層１４５によって得られる配線抵抗を静電気放電に対する保護抵抗とすることができる。
　経路β’は、内側配線部１４０として、比較的長距離の長さが同じ第１の配線層１４２及び第２の配線層１４３と、外側配線部１４１として、それよりも短い比較的短距離の第３の配線層１４５とを含む配線１３４である。また、外側接続部１４６は、端子１３３よりも左側にシフトしている。
　経路βでは、配線Ｘ’と配線Ｙ’とに関わらず、配線抵抗の大きさに寄与するのはシート抵抗の高い配線層である。したがって、経路β’では、第１の配線層１４２よりもシート抵抗の高い第２の配線層１４３及び第３の配線層１４５を含み、この第２の配線層１４３及び第３の配線層１４５によって得られる配線抵抗を静電気放電に対する保護抵抗とすることができる。
　経路γ’は、内側配線部１４０として、比較的長距離の長さが同じ第１の配線層１４２及び第２の配線層１４３と、外側配線部１４１として、それよりも短い比較的短距離の第３の配線層１４５とを含む配線１３４である。また、外側接続部１４６は、端子１３３よりも右側にシフトしている。
　経路γ’では、配線Ｘ’と配線Ｙ’とに関わらず、配線抵抗の大きさに寄与するのはシート抵抗の高い配線層である。したがって、経路γ’では、第１の配線層１４２よりもシート抵抗の高い第２の配線層１４３及び第３の配線層１４５を含み、この第２の配線層１４３及び第３の配線層１４５によって得られる配線抵抗を静電気放電に対する保護抵抗とすることができる。
　経路δ’は、内側配線部１４０として、比較的中距離の長さが同じ第１の配線層１４２及び第２の配線層１４３と、外側配線部１４１として、比較的中距離の第３の配線層１４５とを含む配線１３４である。また、外側接続部１４６は、端子１３３よりも右側にシフトしている。
　経路δ’では、配線Ｘ’と配線Ｙ’とに関わらず、配線抵抗の大きさに寄与するのはシート抵抗の高い配線層である。したがって、経路δ’では、第１の配線層１４２よりもシート抵抗の高い第２の配線層１４３及び第３の配線層１４５を含み、この第２の配線層１４３及び第３の配線層１４５によって得られる配線抵抗を静電気放電に対する保護抵抗とすることができる。
　経路ε’は、内側配線部１４０として、比較的短距離の長さが同じ第１の配線層１４２及び第２の配線層１４３と、外側配線部１４１として、比較的長距離の第３の配線層１４５とを含む配線１３４である。また、外側接続部１４６は、端子１３３よりも右側にシフトしている。
　経路ε’では、配線Ｘ’と配線Ｙ’とに関わらず、配線抵抗の大きさに寄与するのはシート抵抗の高い配線層である。したがって、経路ε’では、第１の配線層１４２よりもシート抵抗の高い第２の配線層１４３及び第３の配線層１４５を含み、この第２の配線層１４３及び第３の配線層１４５によって得られる配線抵抗を静電気放電に対する保護抵抗とすることができる。
　第１の部分配線群１３４Ａは、配線Ｘ’と配線Ｙ’とを含み、それぞれの配線Ｘ’，Ｙ’について、経路α’と経路β’との配線１３４を含む。
　第２の部分配線群１３４Ｂは、配線Ｘ’と配線Ｙ’とを含み、それぞれの配線Ｘ’，Ｙ’について、経路γ’と経路δ’との配線１３４を含む。
　第３の部分配線群１３４Ｃは、配線Ｘ’と配線Ｙ’とを含み、それぞれの配線Ｘ’，Ｙ’について、経路ε’の配線１３４を含む。
　したがって、第１の配線群１３４１は、経路α’、β’、γ’、δ’、ε’の何れかの配線１３４を含む。また、第１の配線群１３４１を構成する配線１３４の長さは、経路α’からε’に向けて徐々に短くなるが、経路δ’，ε’の配線１３４については、列制御回路３０と端子１３３との間で最短距離となる経路を辿らずに、遠回りとなる経路を辿ることによって、配線１３４の長さが短くなることが抑えられている。
　特に、経路ε’の配線１３４は、経路α’、β’、γ’、δ’、ε’の中で最も短い配線１３４である。経路ε’の配線１３４は、複数の端子１３３の並び方向に対して直交する方向に延在された第１の配線層１４２又は第２の配線層１４３を含む内側配線部１４０と、複数の端子１３３の並び方向に対して斜め方向に延在された第３の配線層１４５を含む外側配線部１４１とから構成されている。
　この構成により、経路ε’の配線１３４では、配線１３４の長さが短くなることが抑えられる。また、シート抵抗の高い第３の配線層１４５を長くすることによって、静電気放電に対する十分な保護抵抗を得ることができる。
　ここで、図２１に示す参考経路１’及び参考経路２’について説明する。
　参考経路１’及び参考経路２’は、上記素子基板１０２が備える配線１３４に含まれない経路である。
　参考経路１’は、内側配線部１４０を構成する第１の配線層１４２及び第２の配線層１４３と、外側配線部１４１を構成する第３の配線層１４５とが最短距離で接続された経路である。すなわち、参考経路１’は、内側配線部１４０として、比較的短距離の長さが同じ第１の配線層１４２及び第２の配線層１４３と、外側配線部１４１として、比較的短距離の第３の配線層１４５とを含む配線１３４である。
　参考経路１’では、配線Ｘ’と配線Ｙ’とに関わらず、配線抵抗の大きさに寄与するのはシート抵抗の高い配線層である。したがって、参考経路１’では、第１の配線層１４２よりもシート抵抗の高い第２の配線層１４３及び第３の配線層１４５の長さが短く、静電気放電に対する十分な保護抵抗を得ることができない。
　参考経路２’は、内側配線部１４０として、比較的中距離の長さが同じ第１の配線層１４２及び第２の配線層１４３と、外側配線部１４１として、比較的短距離の第３の配線層１４５とを含む配線１３４である。しかしながら、参考経路２’は、上記図１２に示すｔ番目の配線２３４の経路のように、列制御回路３０と内側接続部１４４との間で最短距離となる経路を辿り、内側接続部１４４と外側接続部１４６との間で屈曲した経路を辿り、外側接続部１４６と端子１３３との間で最短距離となる経路を辿る配線１３４である。
　参考経路２’では、列制御回路３０から端子１３３までの距離が上記経路ε’とほぼ同じでありながら、第１の配線層１４２よりもシート抵抗の高い第２の配線層１４３及び第３の配線層１４５の長さが短い。したがって、静電気放電に対する十分な保護抵抗を得ることができない。
　以上のように、本実施形態の素子基板１０２では、第１の配線群１３４１及び第２の配線群１３４２において、保護回路を配置することなく、配線領域Ｌの狭額縁化を図ることができる。
　すなわち、この素子基板１０２では、配線領域Ｌ内で第１の配線群１３４１及び第２の配線群１３４２が占める割合を小さくできるため、結果として液晶表示パネル１０１の狭額縁化を図ることができる。
　また、素子基板１０２では、複数の配線１３４のうち隣接する一方の配線Ｘ’と他方の配線Ｙ’との間で、内側配線部１４０を構成する第１の配線層１４２と第２の配線層１４３との配置が異なっている。これにより、例えば異物などによる短絡を生じさせることなく、内側配線部１４０の配線ピッチを狭めることができる。
　さらに、素子基板１０２では、一方の配線Ｘ’と他方の配線Ｙ’との間で互いの第１の配線層１４２と第２の配線層１４３とが重なり合うように複数の配線１３４が引き回されている。これにより、内側配線部１４０の配線ピッチを更に狭めることができる。
　また、第１の配線群１３４１及び第２の配線群１３４２において、扇状に絞り込まれる複数の配線１３４の配線ピッチを絞り込むことができるため、結果として、配線領域Ｌ内で第１の配線群１３４１及び第２の配線群１３４２が占める割合を小さくすることができる。また、複数の配線１３４は、隣接する一方の配線Ｘ’と他方の配線Ｙ’との間で配線抵抗が連続的に変化する。このため、液晶表示パネル１０１に表示ムラを生じさせることがない。
　また、素子基板１０２では、複数の配線１３４が上記経路α’、β’、γ’、δ’、ε’の何れかを含む構成であり、上記参考経路１’及び参考経路２’を含まない構成である。したがって、第１の配線層１４２よりもシート抵抗の高い第２の配線層１４３及び第３の配線層１４５を含み、この第２の配線層１４３及び第３の配線層１４５によって得られる配線抵抗を静電気放電に対する保護抵抗とすることができる。
　特に、複数の配線１３４のうち最も短い配線１３４では、静電気放電（ＥＳＤ）による回路破壊が発生し易い。これに対して、最も短い配線１３４については、上記経路εのように、複数の端子１３３の並び方向に対して直交する方向に延在された第１の配線層１４２又は第２の配線層１４３を含む内側配線部１４０と、複数の端子１３３の並び方向に対して斜め方向に延在された第３の配線層１４５を含む外側配線部１４１とから構成すればよい。
　これにより、シート抵抗の高い第３の配線層１４５を長くすることができ、これによって得られる配線抵抗を静電気放電（ＥＳＤ）に対する保護抵抗として使用できるため、保護回路を配置することなく、配線領域の狭額縁化を図ることができる。
　素子基板１０２では、このような配線抵抗の追加を、例えば蛇行配線ではなく、配線Ｘ’と配線Ｙ’との交互配置、並びに配線１３４の経路の工夫によって実現させている。すなわち、蛇行配線では、配線１３４を狭ピッチで配置することが困難であるのに対し、この素子基板１０２では、狭ピッチの配線１３４においても抵抗成分を追加させることができる。本発明者の実験によれば１本の配線１３４に約５００Ωの抵抗成分があれば、ＭＭ法（０Ω、２００ｐＦ）によるＥＳＤ試験にて２００Ｖの耐圧をクリアできることを確認した。
　素子基板１０２では、上記保護回路２０１を配置する必要がないため、配線領域Ｌの狭額縁化を図ることができる。したがって、液晶表示パネル１０１では、このような保護回路２０１を必要としない狭額縁化された素子基板を用いることによって、更なる高解像度化や小型化に対応することが可能である。
　なお、本発明は、上記実施形態のものに必ずしも限定されるものではなく、本発明の趣旨を逸脱しない範囲において種々の変更を加えることが可能である。
　具体的に、上記素子基板２，１０２の変形例について、図２２Ａ～図２２Ｄを参照して説明する。
　図２２Ａは、上記素子基板２，１０２の構成を模式的に示した平面図である。図２２Ａに示す素子基板では、複数の列制御線Ｄ１，Ｄ２，・・・，ＤＭの並び方向（列方向）に沿って上記列制御回路３０が配置されている。上記列制御回路３０は、１本の配線から与えられた信号を所定のタイミングで３本の列制御線に振り分けるスイッチ回路（ＲＧＢスイッチ回路）からなる。複数の配線３４，１３４は、列制御回路３０と複数の端子３３，１３３との各間で引き回されている。図２２Ａに示す素子基板では、複数の配線３４，１３４の配線抵抗が静電気放電に対する保護抵抗となるため、保護回路は不要である。
　図２２Ｂは、上記素子基板２，１０２の構成に加えて、更に検査回路６０が配置された素子基板を模式的に示した平面図である。検査回路６０は、列制御回路３０と複数の配線３４，１３４との間に、列制御回路３０に沿って配置されている。複数の配線３４，１３４は、検査回路６０と複数の端子３３，１３３との各間で引き回されている。
　検査回路６０は、配線と電気的に接続されたスイッチを備え、別経路から入力された信号を回路内で正規の配線へ切り替える機能を有している。これにより、上記ドライバＩＣ３５を取り付ける前でも各画素の点灯検査を行うことができる。検査回路６０は、素子基板上にモノリシックに形成されている。
　図２２Ｂに示す素子基板では、検査回路６０と複数の端子３３，１３３との各間で、上記素子基板２，１０２と同じ構成の配線３４，１３４が配置されているため、保護回路は不要である。
　図２２Ｃは、上記素子基板２，１０２の構成から上記列制御回路３０を省略した素子基板を模式的に示した平面図である。複数の列制御線Ｄ１，Ｄ２，・・・，ＤＭと複数の端子３３，１３３との各間で配線３４，１３４が引き回されている。
　図２２Ｃに示す素子基板では、図２２Ａに示す素子基板と比べて、配線３４，１３４の本数が３倍となるが、複数の配線３４，１３４の配線抵抗が静電気放電に対する保護抵抗となるため、保護回路は不要となる。なお、上記列制御回路３０を省略して列制御線Ｄ１，Ｄ２，・・・，ＤＭを直接駆動する構成とは別に、上記行制御回路３１Ａ，３１Ｂを省略して行制御線Ｇ１，Ｇ２，・・・，ＤＮを直接駆動する構成とすることも可能である。
　図２２Ｄは、上記素子基板２，１０２の構成から上記列制御回路３０を省略し、且つ、検査回路６０が配置された素子基板を模式的に示した平面図である。
　図２２Ｄに示す素子基板では、図２２Ｃに示す素子基板と同様に、配線３４，１３４の本数が３倍となるが、複数の配線３４，１３４の配線抵抗が静電気放電に対する保護抵抗となるため、保護回路は不要となる。なお、上記列制御回路３０を省略して列制御線Ｄ１，Ｄ２，・・・，ＤＭを直接駆動する構成とは別に、上記行制御回路３１Ａ，３１Ｂを省略して行制御線Ｇ１，Ｇ２，・・・，ＤＮを直接駆動する構成とすることも可能である。
　上記実施形態では、外側接続部４６がシール部材Ｓと平面視で重なる位置に配置された構成を例示したが、シール部材Ｓの幅については液晶表示パネル１，１０１の機種毎に設定することができる。したがって、シール部材Ｓの幅を広げた場合には、内側接続部４４の少なくとも一部又は全てがシール部材Ｓと平面視で重なる位置に配置されていてもよい。
　近年では、素子基板２の面上に矩形枠状に形成されたシール部材Ｓの内側に液晶材料を滴下し、素子基板２と対向基板３とを貼り合わせた後、紫外線を照射してシール部材Ｓを硬化させる製造方法が採用されている。この製造方法では、紫外線が配線３４，１３４の間を透過してシール部材Ｓに照射される。
　したがって、この製造方法の場合、シール部材Ｓの仕上がり幅を予め予想して、配線３４，１３４の配置を設定すればよい。例えば、シール部材Ｓが内側配線部４０の一部と平面視で平面視で重なる場合は、上述した第１の配線層４２と第２の配線層４３との重ね合わせによって内側配線部１４０における見かけ上の本数を減らすことで、紫外線の透過する領域を確保することができる。
　また、内側配線部１４０において、内側接続部１４４を挟んだ列制御回路３０側と端子１３３側との何れの配線層１４２，１４３を重ね合わせるかについては、シール部材Ｓの仕上がりを考慮して決定すればよい。すなわち、内側接続部１４４を挟んだ列制御回路３０側の第１の配線層１４２と第２の配線層１４３とを重ね合わせてもよく、内側接続部１４４を挟んだ端子１３３側の第２の配線層１４３と第１の配線層１４２とを重ね合わせてもよい。
　なお、上述した第１の配線層１４２と第２の配線層１４３との重ね合わせは、その経路の全体であっても、その一部であってもよい。例えば、重ね合わされる第１の配線層１４２と第２の配線層１４３との間の距離が離れている場合は、重ね合わせによって得られる効果が小さいか、若しくは無いことが考えられるため、その場合は重ね合わされる区間を制限してもよい。
　また、狭額縁化に対応して配線領域Ｌを縮小した場合、シール部材Ｓの端は列制御回路３０側に近づくことになる。この場合、内側接続部１４４を挟んだ列制御回路３０側と端子１３３側との両方の配線層１４２，１４３を重ね合わせることが好ましい。
　上記実施形態では、複数の列制御線Ｄ１，Ｄ２，…ＤＭ及び複数の配線３４，１３４の数を偶数として、これら複数の配線３４，１３４を軸対称に第１の配線群３４１，１３４１と第２の配線群３４２，１３４２とに分割して配置した構成について説明したが、複数の列制御線Ｄ１，Ｄ２，…ＤＭ及び複数の配線３４，１３４の数を奇数とした配置とすることも可能である。この場合、第１の配線群３４１，１３４１と第２の配線群３４２，１３４２との間で配線３４，１３４の数が異なり、軸対称とはならないものの、そのような非対称に配置された構成を採用することも可能である。
　上記実施形態では、内側接続部４４，１４４及び外側接続部４６，１４６が、ある仮想した直線に単純に沿うように配列された構成を示したが、本発明は、そのような構成に必ずしも限定されるものではない。本発明では、複数の配線３４，１３４の配線抵抗が連続的な変化を示すように、内側接続部４４，１４４及び外側接続部４６，１４６が配置されている。言い換えると、内側接続部４４，１４４及び外側接続部４６，１４６は、複数の配線３４，１３４の配線抵抗が不連続的に変化しないように配置されている。したがって、内側接続部４４，１４４及び外側接続部４６，１４６が、ある仮想した直線に沿うように且つ千鳥状に配列されていてもよい。内側接続部４４，１４４及び外側接続部４６，１４６が千鳥状に配列された場合は、これら内側接続部４４，１４４及び外側接続部４６，１４６の配置が理想的な位置から若干ずれる。しかしながら、このずれの大きさは、複数の配線３４，１３４の配線長と比較すれば十分無視できると考えてもよい。したがって、内側接続部４４，１４４及び外側接続部４６，１４６が千鳥状に配列された場合でも、複数の配線３４，１３４の連続的な変化を維持できることから、本発明によって得られる効果が損なわれることはない。
　なお、上記実施形態では、液晶表示装置用の素子基板２，１０２を例に挙げて説明したが、本発明を適用した表示装置としては、上述した液晶表示装置に限らず、例えば、素子基板と対向基板との間に有機電界発光（ＥＬ）層が配置された有機ＥＬ表示装置や、素子基板と対向基板との間に電気泳動層が配置された電気泳動表示装置などを挙げることができる。
　本発明の一態様は、狭額縁化を図ると共に、列制御線と端子との間で引き回された配線又は行制御線と端子との間で引き回された配線の少なくとも一方に対して保護回路を必要としないアクティブマトリクス基板などに適用することができる。
　１…液晶表示パネル　２，１０２…素子基板　３…対向基板　４…液晶層　６…画素電極　７…スイッチング素子（ＴＦＴ）　８…第１の基板　３０…列制御回路　３１Ａ，３１Ｂ…行制御回路　３３，１３３…端子　３４，１３４…配線　３４１，１３４１…第１の配線群　３４２，１３４２…第２の配線群　３４Ａ，１３４Ａ…第１の部分配線群　３４Ｂ，１３４Ｂ…第２の部分配線群　３４Ｃ，１３４Ｃ…第３の部分配線群　４０，１４０…内側配線部　４１，１４１…外側配線部　４２，１４２…第１の配線層　４３，１４３…第２の配線層　４４，１４４…内側接続部　４５，１４５…第３の配線層　４６，１４６…外側接続部　Ｄ１，Ｄ２，・・・，ＤＭ…列制御線　Ｇ１，Ｇ２，・・・，ＧＮ…行制御線　Ｘ，Ｘ’…一方の配線　Ｙ，Ｙ’…他方の配線　Ｓ…シール部材　Ｈ…表示領域　Ｔ…端子領域　Ｌ…配線領域

Claims (8)

  1. 　基板の上に、
    　互いに交差する方向に並んで配列された複数の列制御線及び複数の行制御線と、
    　前記複数の列制御線と前記複数の行制御線との各交差部に対応して設けられた複数のスイッチング素子と、
    　前記複数のスイッチング素子の各々に接続された複数の画素電極と、
    　前記複数の列制御線又は前記複数の行制御線の少なくとも一方に対応して設けられた複数の端子と、
    　前記複数の列制御線又は前記複数の行制御線と前記複数の端子との各間で引き回された複数の配線と、
    を備え、
    　前記基板の面内には、前記複数の画素電極がマトリクス状に並んで配列された表示領域と、前記基板の端部に沿って前記複数の端子が線状に並んで配列された端子領域と、前記表示領域と前記端子領域との間で前記複数の配線が引き回された配線領域と、が設けられ、
    　前記複数の配線の各々は、前記配線領域内の前記表示領域側にて引き回された内側配線部と、前記配線領域内の前記端子領域側にて引き回された外側配線部と、を有し、
    　且つ、前記内側配線部の少なくとも一部は、前記表示領域側から前記端子領域側に向かって配線ピッチが短くなるように引き回され、前記外側配線部は、前記表示領域側から前記端子領域側に向かって配線ピッチが短くなるように引き回されており、
    　前記内側配線部は、第１のシート抵抗を有する第１の配線層と、前記第１のシート抵抗よりも相対的に高い第２のシート抵抗を有する第２の配線層と、前記第１の配線層及び前記第２の配線層を接続する接続部と、を含み、
    　前記外側配線部は、前記第１の配線層と前記第２の配線層との何れか一方と接続される第３の配線層を含み、
    　前記複数の配線のうち、隣接する一方の配線において前記第２の配線層と前記第３の配線層とが接続され、隣接する他方の配線において前記第１の配線層と前記第３の配線層とが接続されているアクティブマトリクス基板。
  2. 　前記接続部は、前記第１の配線層と前記第２の配線層との長さが等しくなるような位置に設けられている請求項１に記載のアクティブマトリクス基板。
  3. 　前記複数の配線は、前記表示領域側から前記端子領域側に向かって配線ピッチが短くなるように引き回された第１の配線群と、前記第１の配線群に隣接して、前記表示領域側から前記端子領域側に向かって配線ピッチが短くなるように引き回された第２の配線群と、を有する請求項１又は２に記載のアクティブマトリクス基板。
  4. 　前記複数の配線のうち最も短い配線は、前記複数の端子の並び方向に対して直交する方向に延在された前記第１の配線層又は前記第２の配線層を含む前記内側配線部と、前記複数の端子の並び方向に対して斜め方向に延在された前記第３の配線層を含む前記外側配線部と、を有する請求項１～３の何れか一項に記載のアクティブマトリクス基板。
  5. 　前記第３の配線層は、前記第２のシート抵抗を有する請求項１～４の何れか一項に記載のアクティブマトリクス基板。
  6. 　前記内側配線部は、前記第１の配線層が前記第２の配線層よりも上層に配置された構成を有し、
    　前記複数の配線は、前記基板を平面視したときに、前記一方の配線と前記他方の配線との間で、前記内側配線部の少なくとも一部を構成する前記第１の配線層が隣接する前記第２の配線層と重なるように配置されている請求項１～５の何れか一項に記載のアクティブマトリクス基板。
  7. 　前記複数の配線は、前記基板を平面視したときに、前記内側配線部の本数が前記外側配線部の本数よりも少なくなるように、前記第１の配線層が隣接する前記第２の配線層と重なり合った状態で配置されている請求項６に記載のアクティブマトリクス基板。
  8. 　請求項１～７の何れか一項に記載のアクティブマトリクス基板を備えた表示装置。
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