KR101258129B1

KR101258129B1 - 액정 표시 장치 및 그 제조 방법과 그 리페어 방법

Info

Publication number: KR101258129B1
Application number: KR1020060071237A
Authority: KR
Inventors: 이종혁; 김범준; 김성만; 이봉준; 강신택; 박형준; 김유진
Original assignee: 삼성디스플레이 주식회사
Priority date: 2006-07-28
Filing date: 2006-07-28
Publication date: 2013-04-25
Also published as: CN101114093B; KR20080010763A; CN101114093A

Abstract

본 발명은 광시야각을 얻을 수 있음과 아울러 리페어 성공률을 향상시키는 액정 표시 장치 및 그 제조 방법과 그 리페어 방법을 제공하는 것이다.

본 발명에 따른 액정 표시 장치는 기판 상에 형성된 게이트 라인과; 상기 게이트 라인과 게이트 절연막을 사이에 두고 교차되게 형성되어 화소 영역을 마련하는 데이터 라인과; 상기 게이트 라인 및 데이터 라인과 접속되는 박막트랜지스터와; 상기 박막트랜지스터와 접속되며 상기 화소 영역에 형성된 화소 전극과; 상기 화소 전극의 일측과 일부 중첩되는 제1 도전 패턴과; 상기 화소 전극의 타측과 일부 중첩되는 제2 도전 패턴과; 상기 제1 및 제2 도전 패턴 중 어느 하나와 접속된 스토리지 캐패시터를 구비하며, 상기 제1 및 제2 도전 패턴 중 어느 하나는 상기 화소 전극의 일측 및 타측 중 어느 하나와 인접한 데이터 라인과 일부 중첩되는 것을 특징으로 한다.

Description

액정 표시 장치 및 그 제조 방법과 그 리페어 방법{LIQUID CRYSTAL DISPLAY, MANUFACTURING METHOD THEREOF, AND REPAIRING METHOD THEREOF}

도 1은 본 발명의 제1 실시 예에 따른 액정 표시 장치의 박막트랜지스터 기판을 나타내는 평면도이다.

도 2는 도 1에 도시된 Ⅰ-Ⅰ'선을 따라 절취한 박막트랜지스터 기판을 나타내는 단면도이다.

도 3은 도 1에 도시된 액정 표시 장치의 리페어 방법을 설명하기 위한 평면도이다.

도 4a 및 도 4b는 본 발명의 제1 실시 예에 따른 액정 표시 장치의 박막트랜지스터 기판의 리페어 전과 리페어 후를 비교 설명하기 위한 도면들이다.

도 5는 본 발명의 제2 실시 예에 따른 액정 표시 장치의 박막트랜지스터 기판을 나타내는 평면도이다.

도 6은 도 5에 도시된 액정 표시 장치의 리페어 방법을 설명하기 위한 평면도이다.

도 8a 및 도 8b는 본 발명의 제2 실시 예에 따른 액정 표시 장치의 박막트랜지스터 기판의 리페어 전과 리페어 후를 비교 설명하기 위한 도면들이다.

도 9는 본 발명의 제3 실시 예에 따른 액정 표시 장치의 박막트랜지스터 기판을 나타내는 평면도이다.

도 10은 도 9에 도시된 액정 표시 장치의 리페어 방법을 설명하기 위한 평면도이다.

도 11a 및 도 11b는 본 발명의 제3 실시 예에 따른 액정 표시 장치의 박막트랜지스터 기판의 리페어 전과 리페어 후를 비교 설명하기 위한 도면들이다.

< 도면의 주요 부분에 대한 부호의 설명 >

101 : 기판 102 : 게이트 라인

104 : 데이터 라인 106 : 게이트 전극

108 : 소스 전극 110 : 드레인 전극

112 : 게이트 절연막 114 : 활성층

116 : 오믹접촉층 118 : 보호막

120,128 : 콘택홀 122 : 화소 전극

124,126 : 스토리지 전극 140,150 : 도전 패턴

142 : 라인부 144 : 돌출부

본 발명은 액정 표시 장치 및 그 제조 방법과 그 리페어 방법에 관한 것으로, 특히 광시야각을 얻을 수 있음과 아울러 리페어 성공률을 향상시키는 액정 표시 장치 및 그 제조 방법과 그 리페어 방법에 관한 것이다.

액정 표시 장치는 전계를 이용하여 유전 이방성을 갖는 액정의 광투과율을 조절함으로써 화상을 표시한다. 이러한 액정 표시 장치는 다수의 게이트 라인과 다수의 데이터 라인이 교차 구조로 형성되고 그 교차 구조로 정의된 각 영역에는 박막 트랜지스터에 의해 개별 구동되는 화소가 마련된다. 화소는 박막 트랜지스터를 통해 화소 전극에 공급된 데이터 신호와 칼라 필터 기판의 공통 전극에 공급된 공통 전압의 차전압을 충전하고 충전 전압에 따라 액정 분자들을 구동하여 광투과율을 제어함으로써 데이터 신호에 따른 계조를 구현한다.

이러한 액정 표시 장치의 검사 공정에서 화소의 불량이 검출되면 데이터 라인과 박막트랜지스터가 분리된 후 전단 스토리지 캐패시터 방식에서 캐패시터의 전극으로 이용되는 이전단 게이트 라인과, 화소 전극이 레이저 용접으로 전기적으로 연결된다. 이에 따라, 이전단 게이트 라인을 통해 화소 전극에 게이트 오프 전압이 인가됨으로써 해당 화소는 항상 어둡게 표시되는 암점화로 리페어된다.

그러나, 시야각을 높히기 위해 디스코틱(Discotic) 액정층이 삽입된 편광판, 및 박막트랜지스터 기판과 컬러 필터 기판 사이에 주입되는 고유전율 액정층 중 적어도 어느 하나를 가지는 액정 표시 장치는 상술한 리페어 공정이 불가능하다.

디스코틱 액정층이 삽입된 편광판을 가지는 액정 표시 장치는 불량 화소가 상술한 방법으로 리페어되더라도 디스코틱 액정층의 리타데이션에 의해 편광판을 통과한 광이 과도하게 변화되어 광이 누설되는 문제점이 있다. 이에 따라서, 리페어된 불량 화소는 사용자에게 시인되는 문제점이 있다.

또한, 고유전율 액정층을 가지는 액정 표시 장치에서는 불량 화소가 블랙을 구현하기 위해서 일반 게이트 오프 전압보다 약 5V이상 높은 전압이 인가되어야 한다.

따라서 본 발명이 이루고자 하는 기술적 과제는 광시야각을 얻을 수 있음과 아울러 리페어 성공률을 향상시키는 액정 표시 장치 및 그 제조 방법과 그 리페어 방법을 제공하는 것이다.

상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 액정 표시 장치는 기판 상에 형성된 게이트 라인과; 상기 게이트 라인과 게이트 절연막을 사이에 두고 교차되게 형성되어 화소 영역을 마련하는 데이터 라인과; 상기 게이트 라인 및 데이터 라인과 접속되는 박막트랜지스터와; 상기 박막트랜지스터와 접속되며 상기 화소 영역에 형성된 화소 전극과; 상기 화소 전극의 일측과 중첩되는 제1 도전 패턴과; 상기 화소 전극의 타측과 중첩되는 제2 도전 패턴과; 상기 제1 및 제2 도전 패턴 중 어느 하나와 접속된 스토리지 캐패시터를 구비하며, 상기 제1 및 제2 도전 패턴 중 어느 하나는 상기 화소 전극의 일측 및 타측 중 어느 하나와 인접한 데이 터 라인과 중첩되는 것을 특징으로 한다.

여기서, 상기 제1 및 제2 도전 패턴은 상기 게이트 라인과 동일 금속으로 동일 평면 상에 형성되는 것을 특징으로 한다.

그리고, 상기 화소 전극에는 상기 화소 전극의 일측과 인접한 상기 데이터 라인으로부터의 화소 신호가 공급되는 것을 특징으로 한다.

한편, 상기 상기 제1 도전 패턴은 상기 게이트 라인과 접속된 제1 스토리지 전극과 접속되며, 상기 제2 도전 패턴은 상기 화소 전극의 타측과 중첩되는 라인부와, 상기 화소 전극의 타측과 인접한 상기 데이터 라인과 중첩되는 돌출부를 포함하며 플로팅되도록 형성되는 것을 특징으로 한다.

한편, 상기 제1 도전 패턴은 상기 화소 전극의 일측과 중첩되는 라인부와, 상기 화소 전극의 일측과 인접한 상기 데이터 라인과 중첩되는 돌출부를 포함하며 플로팅되도록 형성되며, 상기 제2 도전 패턴은 상기 게이트 라인과 접속된 제1 스토리지 전극과 접속되는 것을 특징으로 한다.

이 때, 상기 스토리지 캐패시터는 상기 제1 스토리지 전극과, 상기 화소 전극과 접속된 제2 스토리지 전극이 상기 게이트 절연막을 사이에 두고 중첩되는 것을 특징으로 한다.

그리고, 상기 제1 및 제2 도전 패턴 중 적어도 어느 하나와 상기 화소 전극의 중첩부에 리페어시 조사되는 레이저빔을 통해 상기 제1 및 제2 도전 패턴 중 적어도 어느 하나와 상기 화소 전극이 전기적으로 연결된 것을 특징으로 한다.

이 때, 상기 라인부는 상기 레이저빔의 직경보다 큰 선폭을 가지는 것을 특 징으로 한다.

또한, 상기 액정 표시 장치는 상기 기판 배면에 위치하는 광시야각 편광판을 추가로 구비하는 것을 특징으로 한다.

또한, 상기 액정 표시 장치는 상기 화소 전극과, 그 화소 전극과 마주보는 공통 전극 사이에 형성된 전계에 의해 구동되는 고유전율의 액정층을 추가로 구비하는 것을 특징으로 한다.

상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 액정 표시 장치의 제조방법은 기판 상에 게이트 전극, 게이트 라인, 상기 게이트 라인과 접속된 제1 스토리지 전극, 제1 및 제2 도전 패턴을 포함하는 게이트 금속 패턴을 형성하는 단계와; 상기 게이트 금속 패턴이 형성된 기판 상에 게이트 절연막을 형성하는 단계와; 상기 게이트 절연막 상에 활성층 및 오믹 접촉층을 포함하는 반도체 패턴을 형성하는 단계와; 상기 반도체 패턴이 형성된 기판 상에 소스 전극, 드레인 전극, 데이터 라인을 포함하는 소스/드레인 금속 패턴을 형성하는 단계와; 상기 소스/드레인 금속 패턴이 형성된 기판 상에 상기 드레인 전극을 노출시키는 콘택홀을 가지는 보호막을 형성하는 단계와; 상기 보호막 상에 상기 드레인 전극과 접속되며 일측이 상기 제1 도전 패턴과 중첩되며 타측이 상기 제2 도전 패턴과 중첩되는 화소 전극을 형성하는 단계를 포함하며, 상기 제1 및 제2 도전 패턴 중 어느 하나는 상기 화소 전극의 일측 및 타측 중 어느 하나와 인접한 데이터 라인과 중첩되며, 상기 제1 및 제2 도전 패턴 중 어느 하나는 상기 제1 스토리지 전극과 접속되는 것을 특징으로 한다.

상기 소스/드레인 금속 패턴 형성시 상기 제1 스토리지 전극과 게이트 절연막을 사이에 두고 중첩되어 스토리지 캐패시터를 이루며 상기 화소 전극과 접속된 제2 스토리지 전극을 형성하는 단계를 더 포함하는 것을 특징으로 한다.

상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 액정 표시 장치의 리페어 방법은 기판 상에 형성된 박막트랜지스터, 상기 박막 트랜지스터와 접속되며 화소 영역에 형성된 화소 전극, 상기 화소 전극의 일측과 중첩되는 제1 도전 패턴, 상기 화소 전극의 타측과 중첩되는 제2 도전 패턴, 상기 박막트랜지스터와 접속된 게이트 라인, 상기 게이트 라인과 교차되어 상기 화소 영역을 마련하며 상기 제1 및 제2 도전 패턴 중 적어도 어느 하나와 중첩되는 데이터 라인을 포함하는 액정 표시 장치를 마련하는 단계와; 상기 액정 표시 장치의 불량 화소 유무를 검사하는 단계와; 상기 검사 공정을 통해 검출된 불량 화소의 상기 화소 전극과, 상기 제1 및 제2 도전 패턴 중 적어도 어느 하나와의 중첩부를 단락시키는 단계와; 상기 불량 화소의 상기 화소 전극과 상기 박막트랜지스터를 분리시키는 단계를 포함하는 것을 특징으로 한다.

상기 액정 표시 장치를 마련하는 단계의 제1 실시 예에서 상기 제1 도전 패턴은 상기 화소 전극의 일측과 중첩되는 라인부와, 상기 화소 전극의 일측과 인접한 상기 데이터 라인과 중첩되는 돌출부를 포함하며 플로팅되도록 형성되며, 상기 제2 도전 패턴은 상기 화소 전극의 타측과 중첩되는 라인부와, 상기 화소 전극의 타측과 인접한 상기 데이터 라인과 중첩되는 돌출부를 포함하며 플로팅되도록 형성되는 것을 특징으로 한다.

상기 액정 표시 장치를 마련하는 단계의 제2 실시 예에서 상기 제1 도전 패턴은 상기 스토리지 캐패시터에 포함되며 상기 게이트 라인과 접속된 제1 스토리지 전극과 접속되며, 상기 제2 도전 패턴은 상기 화소 전극의 타측과 중첩되는 라인부와, 상기 화소 전극의 타측과 인접한 데이터 라인과 중첩되는 돌출부를 포함하며 플로팅되도록 형성되는 것을 특징으로 한다.

상기 액정 표시 장치를 마련하는 단계의 제3 실시 예에서 상기 제1 도전 패턴은 상기 화소 전극의 일측과 중첩되는 라인부와, 상기 화소 전극의 일측과 인접한 데이터 라인과 중첩되는 돌출부를 포함하며 플로팅되도록 형성되며, 상기 제2 도전 패턴은 상기 스토리지 캐패시터에 포함되며 상기 게이트 라인과 접속된 제1 스토리지 전극과 접속되는 것을 특징으로 한다.

또한, 상기 화소 전극과, 상기 제1 및 제2 도전 패턴 중 적어도 어느 하나와의 중첩부를 단락시키는 단계는 상기 라인부와 상기 화소 전극의 중첩부에 조사되는 레이저빔을 통해 상기 라인부와 상기 화소 전극이 서로 전기적으로 연결되게 하는 단계인 것을 특징으로 한다.

이하, 본 발명의 바람직한 실시 예들을 첨부한 도 1 내지 도 10b를 참조하여 상세하게 설명하기로 한다.

도 1은 본 발명에 따른 박막트랜지스터 기판을 나타내는 평면도이며, 도 2는 도 2에서 선"Ⅰ-Ⅰ'"를 따라 절취한 박막트랜지스터 기판을 나타내는 단면도이다.

도 1 및 도 2에 도시된 박막트랜지스터 기판은 하부 기판(101) 위에 게이트 절연막(112)을 사이에 두고 교차하게 형성된 게이트 라인(102) 및 데이터 라인 (104)과, 그 교차부와 인접한 박막 트랜지스터와, 그 교차 구조로 마련된 화소 영역에 형성된 화소 전극(122)과, 화소전극(122)에 충전된 화소 전압의 변동을 방지하기 위한 스토리지 캐패시터(Cst)와, 화소 전극(122) 및 데이터 라인(104)과 중첩되는 제1 및 제2 도전 패턴(140,150)을 구비한다.

게이트 라인(102)은 스캔 신호를 박막트랜지스터의 게이트 전극(106)에 공급한다. 데이터 라인(104)은 게이트 라인(102)과 교차하여 화소 영역을 마련하며 화소 신호를 박막트랜지스터의 소스 전극(108)에 공급한다.

박막 트랜지스터는 게이트 라인(102)에 공급되는 스캔 신호에 응답하여 데이터 라인(104)에 공급되는 화소 신호가 화소 전극(122)에 충전되어 유지되게 한다. 이를 위하여, 박막 트랜지스터는 게이트 라인(102)과 접속된 게이트 전극(106), 데이터 라인(104)과 접속된 소스 전극(108), 소스 전극(108)과 마주하며 화소 전극(122)과 접속된 드레인 전극(110), 게이트 절연막(112)을 사이에 두고 게이트 전극(106)과 중첩되어 소스 전극(108)과 드레인 전극(110) 사이에 채널을 형성하는 활성층(114), 소스 전극(108) 및 드레인 전극(110)과의 오믹 접촉을 위하여 채널부를 제외한 활성층(114) 위에 형성된 오믹 접촉층(116)을 구비한다.

여기서, 활성층(114) 및 오믹 접촉층(116)을 포함하는 반도체 패턴은 공정상 데이터 라인(104) 및 제2 스토리지 전극(126)과 중첩되게 형성된다. 그리고, 드레인 전극(110)은 소스 전극(108)과 마주보는 네크부(110A)와, 화소 전극(122)과 접속되며 네크부(110A)로부터 신장된 헤드부(110B)를 포함한다.

화소 전극(122)은 보호막(118)을 관통하는 제1 콘택홀(120)을 통해 노출된 드레인 전극(110)과 접속된다. 이러한 화소 전극(122)은 박막 트랜지스터로부터 공급된 화소 신호를 충전하여 도시하지 않은 칼라 필터 기판에 형성되는 공통 전극과 전위차를 발생시키게 된다. 이 전위차에 의해 박막 트랜지스터 기판과 칼라 필터 기판에 위치하는 액정이 유전율 이방성에 의해 회전하게 되며 도시하지 않은 광원으로부터 화소 전극(122)을 경유하여 입사되는 광량을 조절하여 칼러 필터 기판 쪽으로 투과시키게 된다. 한편, 액정은 상대적으로 낮은 전압에도 응답속도가 빠른 고유전율 이방성의 액정을 이용한다. 또한, 하부 기판(101)의 배면에 위치하여 광원으로부터 출사되는 광을 편광시키는 편광판은 광시야각을 얻기 위해 디스코틱(Discotic) 액정층이 삽입된 편광판을 이용한다.

스토리지 캐패시터(Cst)는 화소 전극(122)에 충전된 화소 신호가 다음 화소 신호가 충전될 때까지 안정적으로 유지되게 한다. 이러한 스토리지 캐패시터(Cst)는 이전단 게이트 라인(102)과 접속된 제1 스토리지 전극(124)과, 화소 전극(122)과 접속된 제2 스토리지 전극(126)이 게이트 절연막(112)을 사이에 두고 중첩됨으로써 형성된다. 제1 스토리지 전극(124)은 하부 기판(101) 상에 게이트 라인(102)과 동일한 금속으로 형성된다. 제2 스토리지 전극(126)은 데이터 라인(104)과 동일 평면 상에 그 데이터 라인(104)과 동일한 금속으로 형성되며, 보호막(118)을 관통하는 제2 콘택홀(128)을 통해 화소 전극(122)과 접속된다.

제1 및 제2 도전 패턴(140,150)은 플로팅된 구조로 형성된다. 제1 도전 패턴(140)은 화소 전극(122)의 우측과 중첩됨과 아울러 화소 전극(122)의 우측에 위치하는 현재단 데이터 라인(104)과 중첩되며, 제2 도전 패턴(150)은 화소 전극 (122)의 좌측과 중첩됨과 아울러 화소 전극(122)의 좌측에 위치하는 이전단 또는 다음단 데이터 라인(104)과 중첩된다. 이러한 제1 및 제2 도전 패턴(140,150) 각각은 화소 전극(122)과 중첩되는 라인부(142)와, 라인부(142)로부터 돌출되어 데이터 라인(104)과 중첩되는 돌출부(144)를 포함한다.

라인부(142)는 게이트 라인(102)과 동일한 마스크 공정으로 형성됨으로써 하부 기판(101) 상에 게이트 라인(102)과 동일 금속으로 형성된다. 이 라인부(142)는 화소 전극(122)의 좌/우측 각각과 게이트 절연막(112) 및 보호막(118)을 사이에 두고 중첩됨으로써 제1 기생 캐패시터(Ca)가 형성된다. 이러한 라인부(142)와 검사 공정을 통해 검출된 불량 화소의 화소 전극(122)과의 중첩부에는 리페어 공정시 레이저빔이 조사된다. 이를 위해, 라인부(142)는 레이저빔의 직경보다 큰 선폭을 가지도록 형성되어 리페어 공정시 불량 화소의 화소 전극(122)과 접속된다.

돌출부(144)는 라인부(142)와 동일한 마스크 공정으로 형성됨으로써 라인부(142)와 동일 평면 상에 동일 금속으로 형성된다. 제1 도전 패턴(140)의 돌출부(144)는 화소 전극(122)의 우측에 위치하는 현재단 데이터 라인(104)과 게이트 절연막(112) 및 보호막(118)을 사이에 두고 중첩됨으로써 제2 기생 캐패시터(Cb)가 형성된다. 제2 도전 패턴(150)의 돌출부(144)는 화소 전극(122)의 좌측에 위치하는 이전단 또는 다음단 데이터 라인(104)과 게이트 절연막(112) 및 보호막(118)을 사이에 두고 중첩됨으로써 제2 기생 캐패시터(Cb)가 형성된다.

한편, 도 1 및 도 2에 도시된 액정 표시 장치는 다음과 같은 제조방법에 의해 형성된다. 여기서, 액정 표시 장치의 제조 방법은 도 2를 결부하여 설명하기로 한다.

먼저, 하부 기판(101) 위에 게이트 라인(102), 게이트 전극(106), 제1 스토리지 전극(124), 제1 및 제2 도전 패턴(140,150)을 포함하는 게이트 금속 패턴이 형성된다. 게이트 금속 패턴은 하부 기판(101) 스퍼터링 방법 등의 증착 방법을 통해 게이트 금속층을 형성한 후 포토리소그래피공정과 식각 공정으로 패터닝함으로써 형성된다.

게이트 금속 패턴이 형성된 하부 기판(101) 상에 게이트 절연막(112)과, 활성층(114) 및 오믹 접촉층(116)을 포함하는 반도체 패턴과, 데이터 라인(104), 제2 스토리지 전극(126), 소스 전극(108) 및 드레인 전극(110)을 포함하는 소스/드레인 금속 패턴이 적층된다. 게이트 절연막(112)은 게이트 금속 패턴이 형성된 하부 기판(101) 상에 PECVD 등의 증착 방법으로 산화 실리콘(SiOx), 질화 실리콘(SiNx) 등과 같은 무기 절연 물질이 전면 증착됨으로써 형성된다. 반도체 패턴 및 소스/드레인 금속 패턴은 아모퍼스 실리콘층과 n+ 아모퍼스 실리콘층 및 소스/드레인 금속층을 형성한 후 슬릿 마스크를 이용한 포토리소그래피 공정과 다수의 식각 공정을 통해 패터닝함으로써 형성된다. 이와 같이, 반도체 패턴 및 소스/드레인 금속 패턴은 동시에 형성된다. 이외에도 반도체 패턴이 형성된 후 그 반도체 패턴이 형성된 기판 상에 소스/드레인 금속 패턴이 형성될 수 있다. 즉, 마스크를 이용한 포토리소그래피 공정과 식각 공정을 통해 반도체 패턴이 형성된 후 마스크를 이용한 포토리소그래피 공정과 식각 공정을 통해 소스/드레인 금속 패턴이 형성된다.

소스/드레인 금속 패턴이 형성된 게이트 절연막(112) 위에 보호막(118)이 형 성되고 제1 및 제2 콘택홀(120, 128)이 형성된다. 보호막(118)은 소스/드레인 금속 패턴이 형성된 게이트 절연막(112) 상에 산화 실리콘(SiOx), 질화 실리콘(SiNx) 등과 같은 무기 절연 물질 또는 아크릴 수지 등과 같은 유기 절연 물질이 적층됨으로써 형성된다. 제1 및 제2 콘택홀(120,128)은 보호막(118)이 포토리소그래피 공정 및 식각 공정으로 패터닝됨으로써 형성된다.

보호막(118)과 제1 및 제2 콘택홀(120,128)이 형성된 하부 기판(101) 상에 화소 전극(122)이 적층된다. 화소 전극(122)은 보호막(118) 위에 ITO(Indium Tin Oxide), TO(Tin Oxide), IZO(Indium Zinc Oxide), ITZO 등과 같은 투명 도전층을 스퍼터링 등과 같은 증착 방법으로 형성한 다음 포토리소그래피 공정 및 식각 공정으로 패터닝함으로써 형성된다. 이와 같은 제조 방법에 의해 마련된 액정 표시 장치에 포함된 다수의 화소의 불량 유무가 검사된다.

검사 공정에서 화소의 불량이 검출되면 불량 화소의 화소전극(122)과, 제1 및 제2 도전 패턴(140,150)의 라인부(142)의 중첩부(A)에는 도 3에 도시된 바와 같이 레이저빔이 조사됨으로써 불량 화소의 화소전극(122)과 라인부(144)가 용접된다. 이에 따라, 도 4a에 도시된 바와 같이 불량 화소의 화소 전극(122)과 라인부(142)로 이루어진 제1 기생 캐패시터(Ca)는 도 4b에 도시된 바와 같이 단락(short)된다. 이 후, 박막트랜지스터의 드레인 전극(110)의 네크부(110A)와 헤드부(110B)가 컷팅(B)공정을 통해 분리됨으로써 박막트랜지스터와 화소 전극(122)이 분리된다. 따라서, 스토리지 캐패시터(Cst)에 의해 화소 전극(122)에 플로팅된 게이트 오프 전압(Voff)은 도 4b에 도시된 바와 같이 제1 및 제2 도전 패턴(140,150)의 돌 출부(144)와 제2 기생캐패시터(Cb)를 통해 연결된 이전단 또는 다음단 데이터 라인(104)과 현재단 데이터 라인(104)을 통해 방전된다. 이에 따라, 액정에 가해지는 게이트 오프 전압(Voff)은 지속적으로 전압강하됨으로써 해당 화소는 블랙으로 표시되게끔 암점화된다.

도 5는 본 발명의 제2 실시 예에 따른 박막트랜지스터 기판을 나타내는 평면도이다.

도 5에 도시된 박막트랜지스터 기판은 도 1 및 도 2에 도시된 박막트랜지스터 기판과 대비하여 이전단 또는 다음단 데이터 라인과 중첩되는 제2 도전 패턴을 통해 불량 화소를 암점화시키며, 제1 도전 패턴이 제1 스토리지 전극과 연결되는 것을 제외하고는 동일한 구성요소를 구비한다. 이에 따라, 동일한 구성요소에 대한 상세한 설명은 생략하기로 한다.

스토리지 캐패시터(Cst)는 화소 전극(122)에 충전된 화소 전압 신호가 다음 화소 신호가 충전될 때까지 안정적으로 유지되게 한다. 이러한 스토리지 캐패시터(Cst)는 이전단 게이트 라인(102)과 접속된 제1 스토리지 전극(124)과, 화소 전극(122)과 접속된 제2 스토리지 전극(126)이 게이트 절연막(112)을 사이에 두고 중첩됨으로써 형성된다.

제2 스토리지 전극(126)은 데이터 라인(104)과 동일 평면 상에 그 데이터 라인(104)과 동일한 금속으로 형성되며, 보호막(118)을 관통하는 제2 콘택홀(128)을 통해 화소 전극(122)과 접속된다.

제1 스토리지 전극(124)은 그 제1 스토리지 전극(124)으로부터 수직 방향으 로 신장된 제1 도전 패턴(140)과 중첩된다. 제1 도전 패턴(140)은 화소 전극(122)의 우측과 중첩되며, 하부 기판(101) 상에 게이트 라인(102)과 동일 금속으로 형성된다. 이 제1 도전 패턴(140)과 접속된 제1 스토리지 전극의 면적(124)은 제1 도전 패턴(140)에 의해 도 1 및 도 2에 도시된 제1 스토리지 전극(124)에 비해 상대적으로 넓어진다. 이에 따라, 제1 스토리지 전극(124)의 면적에 비례하는 도 5 및 도 7a에 도시된 스토리지 캐패시터(Cst)의 용량값은 도 1 및 도 2에 도시된 스토리지 캐패시터(Cst)의 용량값에 비해 상대적으로 커진다. 이 경우, 도 5 및 도 7a에 도시된 스토리지 캐패시터(Cst)의 용량값을 도 1 및 도 2에 도시된 스토리지 캐패시터의 용량값과 동일하게 하면, 스토리지 캐패시터(Cst)에 포함된 제1 및 제2 스토리지 전극(124,126)의 중첩 면적을 줄일 수 있다. 줄어든 제1 및 제2 스토리지 전극(124,126)의 중첩면적만큼 개구율이 향상된다.

한편, 게이트 라인(102)과 접속된 제1 스토리지 전극(124)을 통해 게이트 오프 전압(Voff)이 공급되는 제1 도전 패턴(140)과 대응하는 영역에서는 다른 영역과 다르게 디스크리네이션(disclination) 변화가 일어나므로 좌시야각 빛샘 현상이 발생될 수 있다. 이를 방지하기 위해 제1 도전 패턴(140)과 중첩되는 블랙매트릭스(도시하지 않음)의 폭은 증가되어야 한다. 이 때, 블랙매트릭스는 제1 및 제2 스토리지 전극(124,126)의 중첩 면적 감소분보다 훨씬 적게 면적이 증가되므로 블랙매트릭스에 의한 개구율 저하가 방지된다.

또한, 제1 도전 패턴(140)과 마주보며 플로팅된 구조로 형성된 제2 도전 패턴(150)은 라인부(142)와 돌출부(144)를 포함한다. 라인부(142)는 화소 전극(122) 의 좌측과 중첩되며, 돌출부(144)는 라인부(142)로부터 돌출되어 화소 전극(122)의 좌측에 위치하는 이전단 또는 다음단 데이터 라인(104)과 중첩된다.

라인부(142)는 하부 기판(101) 상에 게이트 라인(102)과 동일 금속으로 형성된다. 이 라인부(142)는 화소 전극(122)의 좌측과 게이트 절연막(112) 및 보호막(118)을 사이에 두고 중첩됨으로써 제1 기생 캐패시터(Ca)가 형성된다. 이러한 라인부(142)와 검사 공정을 통해 검출된 불량 화소의 화소 전극(122)과의 중첩부에는 리페어 공정시 레이저빔이 조사된다. 이를 위해, 라인부(142)는 레이저빔의 직경보다 큰 선폭을 가지도록 형성되어 리페어 공정시 불량 화소의 화소 전극(122)과 접속된다.

돌출부(144)는 라인부(142)와 동일 평면 상에 동일 금속으로 형성된다. 이 돌출부(144)는 화소 전극(122)의 좌측에 위치하는 이전단 또는 다음단 데이터 라인(104)과 게이트 절연막(112) 및 보호막(118)을 사이에 두고 중첩됨으로써 제2 기생 캐패시터(Cb)가 형성된다.

검사 공정에서 화소의 불량이 검출되면 불량 화소의 화소전극(122)과 제2 도전 패턴(150)의 라인부(142)의 중첩부(A)에는 도 6에 도시된 바와 같이 레이저빔이 조사됨으로써 화소전극(122)과 제2 도전 패턴(150)의 라인부(142)는 용접된다. 이에 따라, 도 7a에 도시된 바와 같이 화소 전극(122)과 제2 도전 패턴(150)의 라인부(142)으로 이루어진 제1 기생 캐패시터(Ca)는 도 7b에 도시된 바와 같이 단락(short)된다. 이 후, 박막트랜지스터의 드레인 전극(110)의 네크부(110A)와 헤드부(110B)가 컷팅(B)공정을 통해 분리됨으로써 박막트랜지스터와 화소 전극(122)이 분리된다. 따라서, 스토리지 캐패시터(Cst)에 의해 화소 전극(122)에 플로팅된 게이트 오프 전압(Voff)은 제2 도전 패턴(150)의 돌출부(144)와 제2 기생캐패시터(Cb)를 통해 연결된 이전단 또는 다음단 데이터 라인(104)을 통해 방전된다. 이에 따라, 액정에 가해지는 게이트 오프 전압(Voff)은 지속적으로 전압강하됨으로써 해당 화소는 블랙으로 표시되게끔 암점화된다.

도 8은 본 발명의 제3 실시 예에 따른 박막트랜지스터 기판을 나타내는 평면도이다.

도 8에 도시된 박막트랜지스터 기판은 도 5에 도시된 박막트랜지스터 기판과 대비하여 현재단 데이터 라인과 중첩되는 제1 도전 패턴을 통해 불량 화소를 암점화시키며, 제2 도전 패턴이 제1 스토리지 전극과 연결되는 것을 제외하고는 동일한 구성요소를 구비한다. 이에 따라, 동일한 구성요소에 대한 상세한 설명은 생략하기로 한다.

제1 스토리지 전극(124)은 그 제1 스토리지 전극(124)으로부터 수직 방향으로 신장된 제2 도전 패턴(150)과 중첩된다. 제2 도전 패턴(150)은 화소 전극(122)의 좌측과 중첩되며, 하부 기판(101) 상에 게이트 라인(102)과 동일 금속으로 형성된다. 이 제2 도전 패턴(150)과 접속된 제1 스토리지 전극의 면적(124)은 제2 도전 패턴(150)에 의해 도 1 및 도 2에 도시된 제1 스토리지 전극(124)에 비해 상대적으로 넓어진다. 이에 따라, 제1 스토리지 전극(124)의 면적에 비례하는 도 8 및 도 10a에 도시된 스토리지 캐패시터(Cst)의 용량값은 도 1 및 도 2에 도시된 스토리지 캐패시터(Cst)의 용량값에 비해 상대적으로 커진다. 이 경우, 도 8 및 도 10a에 도시된 스토리지 캐패시터(Cst)의 용량값을 도 1 및 도 2에 도시된 스토리지 캐패시터의 용량값과 동일하게 하면, 스토리지 캐패시터(Cst)에 포함된 제1 및 제2 스토리지 전극(124,126)의 중첩 면적을 줄일 수 있다. 줄어든 제1 및 제2 스토리지 전극(124,126)의 중첩면적만큼 개구율이 향상된다.

한편, 게이트 라인(102)과 접속된 제1 스토리지 전극(124)을 통해 게이트 오프 전압(Voff)이 공급되는 제2 도전 패턴(150)과 대응하는 영역에서는 다른 영역과 다르게 디스크리네이션(disclination) 변화가 일어나므로 우시야각 빛샘 현상이 발생될 수 있다. 이를 방지하기 위해 제2 도전 패턴(150)과 중첩되는 블랙매트릭스(도시하지 않음)의 폭은 증가되어야 한다. 이 때, 블랙매트릭스는 제1 및 제2 스토리지 전극(124,126)의 중첩 면적 감소분보다 훨씬 적게 면적이 증가되므로 블랙매트릭스에 의한 개구율 저하가 방지된다.

또한, 제2 도전 패턴(150)과 마주보며 플로팅된 구조로 형성된 제1 도전 패 턴(140)은 라인부(142)와 돌출부(144)를 포함한다. 라인부(142)는 화소 전극(122)의 우측과 중첩되며, 돌출부(144)는 라인부(142)로부터 돌출되어 화소 전극(122)의 우측에 위치하는 현재단 데이터 라인(104)과 중첩된다.

라인부(142)는 하부 기판(101) 상에 게이트 라인(102)과 동일 금속으로 형성된다. 이 라인부(142)는 화소 전극(122)의 우측과 게이트 절연막(112) 및 보호막(118)을 사이에 두고 중첩됨으로써 제1 기생 캐패시터(Ca)가 형성된다. 이러한 라인부(142)와 검사 공정을 통해 검출된 불량 화소의 화소 전극(122)과의 중첩부에는 리페어 공정시 레이저빔이 조사된다. 이를 위해, 라인부(142)는 레이저빔의 직경보다 큰 선폭을 가지도록 형성되어 리페어 공정시 불량 화소의 화소 전극(122)과 접속된다.

돌출부(144)는 라인부(142)와 동일 평면 상에 동일 금속으로 형성된다. 이 돌출부(144)는 화소 전극(122)의 우측에 위치하는 현재단 데이터 라인(104)과 게이트 절연막(112) 및 보호막(118)을 사이에 두고 중첩됨으로써 제2 기생 캐패시터(Cb)가 형성된다.

검사 공정에서 화소의 불량이 검출되면 불량 화소의 화소전극(122)과 제1 도전 패턴(140)의 라인부(142)의 중첩부(A)에는 도 9에 도시된 바와 같이 레이저빔이 조사됨으로써 화소전극(122)과 제1 도전 패턴(140)의 라인부(142)는 용접된다. 이에 따라, 도 10a에 도시된 바와 같이 화소 전극(122)과 제1 도전 패턴(140)의 라인부(142)으로 이루어진 제1 기생 캐패시터(Ca)는 도 10b에 도시된 바와 같이 단락(short)된다. 이 후, 박막트랜지스터의 드레인 전극(110)의 네크부(110A)와 헤드 부(110B)가 컷팅(B)공정을 통해 분리됨으로써 박막트랜지스터와 화소 전극(122)이 분리된다. 따라서, 스토리지 캐패시터(Cst)에 의해 화소 전극(122)에 플로팅된 게이트 오프 전압(Voff)은 제1 도전 패턴(140)의 돌출부(144)와 제2 기생캐패시터(Cb)를 통해 연결된 현재단 데이터 라인(104)을 통해 방전된다. 이에 따라, 액정에 가해지는 게이트 오프 전압(Voff)은 지속적으로 전압강하됨으로써 해당 화소는 블랙으로 표시되게끔 암점화된다.

한편, 제1 및 제2 도전 패턴(140,150)을 포함하는 도 1에 도시된 박막트랜지스터 기판은 리페어 공정 후 제2 기생 캐패시터(Cb)를 통해 현재단 데이터 라인(104)과, 이전단 또는 다음단 데이터 라인(104)으로부터의 데이터 신호를 따라서 플로팅된 게이트 오프 전압(Voff)이 스윙된다. 이 경우, 현재단 데이터 라인(104)과, 이전단 또는 다음단 데이터 라인(104)을 통해 서로 다른 극성의 데이터 신호들이 공급되는 경우, 서로 다른 극성의 데이터 신호가 서로 상쇄되어 데이터 라인(104)을 통한 게이트 오프 전압(Voff)의 방전 효과가 미약하다.

그리고, 이전단 또는 다음단 데이터 라인(104)과 중첩되는 제2 도전 패턴(150)을 포함하는 도 5에 도시된 박막트랜지스터 기판은 리페어 공정 후 제2 기생캐패시터(Cb)를 통해 이전단 또는 다음단 데이터 라인(104)으로부터의 데이터 신호를 따라서 플로팅된 게이트 오프 전압(Voff)이 스윙된다. 이 경우, 현재단 데이터 라인(104)과, 이전단 또는 다음단 데이터 라인(104)을 통해 서로 다른 극성의 데이터 신호들이 공급되는 경우, 화소 전극(122)에 플로팅된 게이트 오프 전압(Voff)은 현재단 데이터 라인(104)과 반대 극성으로 스윙하게 된다.

반면에 현재단 데이터 라인(104)과 중첩되는 제1 도전 패턴(140)을 포함하는 도 8에 도시된 박막트랜지스터 기판은 리페어 공정 후 제2 기생캐패시터(Cb)를 통해 현재단 데이터 라인(104)으로부터의 데이터 신호를 따라서 플로팅된 게이트 오프 전압(Voff)이 스윙된다. 이에 따라, 도 8에 도시된 박막트랜지스터 기판은 도 1 및 도 5에 도시된 박막트랜지스터 기판과 대비하여 제2 기생 캐패시터(Cb)를 통해 화소 전극(122)에 플로팅된 게이트 오프 전압(Voff)에 영향을 미치는 데이터 신호값이 상대적으로 작다.

상술한 바와 같이, 본 발명에 따른 액정 표시 장치 및 그 제조 방법과 그 리페어 방법은 스토리지 캐패시터에 의해 화소 전극에 플로팅된 게이트 오프 전압이 제1 및 제2 도전 패턴 중 적어도 어느 하나의 돌출부와 제2 기생캐패시터를 통해 연결된 데이터 라인을 통해 방전된다. 이에 따라, 본 발명에 따른 액정 표시 장치 및 그 제조 방법과 그 리페어 방법은 광시야각용 편광판 및 고유전율 액정층을 가지는 구조에서 리페어가 가능해진다.

또한, 본 발명에 따른 액정 표시 장치 및 그 제조 방법과 그 리페어 방법은 제1 및 제2 도전 패턴 중 어느 하나와 스토리지 전극이 연결되므로써 스토리지 캐패시터 용량값이 증가된다. 이 경우, 본 발명에 따른 스토리지 캐패시터의 용량값을 종래의 그것과 동일하게 하면, 스토리지 전극의 면적을 줄일 수 있어 면적의 감소분만큼 개구율이 향상된다.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.

Claims

기판 상에 형성된 게이트 라인과;

상기 게이트 라인과 게이트 절연막을 사이에 두고 교차되는 데이터 라인과;

상기 게이트 라인 및 상기 데이터 라인과 접속되는 박막트랜지스터와;

상기 박막트랜지스터와 접속되는 화소 전극과;

상기 화소 전극의 일측과 일부 중첩되는 제1 도전 패턴과;

상기 화소 전극의 타측과 일부 중첩되는 제2 도전 패턴과;

상기 게이트 라인에 접속된 제1 스토리지 전극과, 상기 게이트 절연막을 사이에 두고 상기 제1 스토리지 전극과 중첩되며 상기 화소 전극에 접속된 제2 스토리지 전극을 포함하는 스토리지 캐패시터를 구비하며,

상기 제1 및 제2 도전 패턴 중 어느 하나는 상기 화소 전극의 일측 및 타측 중 어느 하나와 인접한 상기 데이터 라인과 일부 중첩되는 것을 특징으로 하는 액정 표시 장치.
제 1 항에 있어서,

상기 제1 및 제2 도전 패턴은 상기 게이트 라인과 동일 금속으로 동일 평면 상에 형성되는 것을 특징으로 하는 액정 표시 장치.
제 1 항에 있어서,

상기 화소 전극에는 상기 화소 전극의 일측과 인접한 상기 데이터 라인으로부터의 화소 신호가 공급되는 것을 특징으로 하는 액정 표시 장치.
제 3 항에 있어서,

상기 제1 도전 패턴은 제1 스토리지 전극과 접속되며,

상기 제2 도전 패턴은 상기 화소 전극의 타측과 중첩되는 라인부와, 상기 화소 전극의 타측과 인접한 상기 데이터 라인과 중첩되는 돌출부를 포함하며 플로팅되도록 형성되는 것을 특징으로 하는 액정 표시 장치.
제 3 항에 있어서,

상기 제1 도전 패턴은 상기 화소 전극의 일측과 중첩되는 라인부와, 상기 화소 전극의 일측과 인접한 상기 데이터 라인과 중첩되는 돌출부를 포함하며 플로팅되도록 형성되며,

상기 제2 도전 패턴은 상기 제1 스토리지 전극과 접속되는 것을 특징으로 하는 액정 표시 장치.
제 4 항 또는 제 5 항에 있어서,

상기 스토리지 캐패시터는 상기 제1 및 제2 도전 패턴 중 어느 하나와 접속된 것을 특징으로 하는 액정 표시 장치.
제 4 항 또는 제 5 항에 있어서,

상기 제1 및 제2 도전 패턴 중 적어도 어느 하나와 상기 화소 전극의 중첩부에 리페어시 조사되는 레이저빔을 통해 상기 제1 및 제2 도전 패턴 중 적어도 어느 하나와 상기 화소 전극이 전기적으로 연결된 것을 특징으로 하는 액정 표시 장치.
제 7 항에 있어서,

상기 제1 및 제2 도전패턴 중 적어도 어느 하나는 상기 레이저빔의 직경보다 큰 선폭을 가지는 것을 특징으로 하는 액정 표시 장치.
제 1 항에 있어서,

상기 기판 배면에 위치하는 광시야각 편광판을 추가로 구비하는 것을 특징으로 하는 액정 표시 장치.
제 1 항에 있어서,

상기 화소 전극과, 그 화소 전극과 마주보는 공통 전극 사이에 형성된 전계에 의해 구동되는 고유전율의 액정층을 추가로 구비하는 것을 특징으로 하는 액정 표시 장치.
기판 상에 게이트 전극, 게이트 라인, 상기 게이트 라인과 접속된 제1 스토리지 전극, 제1 및 제2 도전 패턴을 포함하는 게이트 금속 패턴을 형성하는 단계와;

상기 게이트 금속 패턴이 형성된 기판 상에 게이트 절연막을 형성하는 단계와;

상기 게이트 절연막 상에 활성층 및 오믹 접촉층을 포함하는 반도체 패턴을 형성하는 단계와;

상기 반도체 패턴이 형성된 기판 상에 소스 전극, 드레인 전극, 데이터 라인을 포함하는 소스 및 드레인 금속 패턴을 형성하는 단계와;

상기 소스 및 드레인 금속 패턴이 형성된 기판 상에 상기 드레인 전극을 노출시키는 콘택홀을 가지는 보호막을 형성하는 단계와;

상기 보호막 상에 상기 드레인 전극과 접속되며 일측이 상기 제1 도전 패턴과 일부 중첩되며 타측이 상기 제2 도전 패턴과 일부 중첩되는 화소 전극을 형성하는 단계를 포함하며,

상기 제1 및 제2 도전 패턴 중 어느 하나는 상기 화소 전극의 일측 및 타측 중 어느 하나와 인접한 데이터 라인과 일부 중첩되며,

상기 제1 및 제2 도전 패턴 중 어느 하나는 상기 제1 스토리지 전극과 접속되는 것을 특징으로 하는 액정 표시 장치의 제조 방법.
제 11 항에 있어서,

상기 제1 도전 패턴은 상기 제1 스토리지 전극과 접속되며,

상기 제2 도전 패턴은 상기 화소 전극의 타측과 중첩되는 라인부와, 상기 화소 전극의 타측과 인접한 상기 데이터 라인과 중첩되는 돌출부를 포함하며 플로팅되도록 형성되는 것을 특징으로 하는 액정 표시 장치의 제조방법.
제 11 항에 있어서,

상기 제1 도전 패턴은 상기 화소 전극의 일측과 중첩되는 라인부와, 상기 화소 전극의 일측과 인접한 상기 데이터 라인과 중첩되는 돌출부를 포함하며 플로팅되도록 형성되며,

상기 제2 도전 패턴은 상기 제1 스토리지 전극과 접속되는 것을 특징으로 하는 액정 표시 장치의 제조 방법.
제 12 항 또는 제 13 항에 있어서,

상기 소스 및 드레인 금속 패턴 형성시 상기 제1 스토리지 전극과 게이트 절연막을 사이에 두고 중첩되어 스토리지 캐패시터를 이루며 상기 화소 전극과 접속된 제2 스토리지 전극을 형성하는 단계를 더 포함하는 것을 특징으로 하는 액정 표시 장치의 제조 방법.
제 12 항 또는 제 13 항에 있어서,

상기 제1 및 제2 도전 패턴 중 적어도 어느 하나와 상기 화소 전극의 중첩부 에 조사되는 레이저빔을 통해 상기 제1 및 제2 도전 패턴 중 적어도 어느 하나와 상기 화소 전극이 전기적으로 연결되게 하는 리페어 단계를 추가로 포함하는 것을 특징으로 하는 액정 표시 장치의 제조 방법.
기판 상에 형성된 박막트랜지스터, 상기 박막 트랜지스터와 접속되는 화소 전극, 상기 화소 전극의 일측과 일부 중첩되는 제1 도전 패턴, 상기 화소 전극의 타측과 일부 중첩되는 제2 도전 패턴, 상기 박막트랜지스터와 접속된 게이트 라인, 상기 게이트 라인과 교차하며 상기 제1 및 제2 도전 패턴 중 적어도 어느 하나와 일부 중첩되는 데이터 라인, 및 상기 게이트 라인에 접속된 제1 스토리지 전극과 상기 제1 스토리지 전극과 게이트 절연막을 사이에 두고 중첩하며 상기 화소 전극에 접속된 제2 스토리지 전극을 포함하는 스토리지 커패시터를 포함하는 액정 표시 장치를 마련하는 단계와;

상기 액정 표시 장치의 불량 화소 유무를 검사하는 단계와;

상기 검사 공정을 통해 검출된 불량 화소의 상기 화소 전극과, 상기 제1 및 제2 도전 패턴 중 적어도 어느 하나와의 중첩부를 단락시키는 단계와;

상기 불량 화소의 상기 화소 전극과 상기 박막트랜지스터를 분리시키는 단계를 포함하는 것을 특징으로 하는 액정 표시 장치의 리페어 방법.
제 16 항에 있어서,

상기 액정 표시 장치를 마련하는 단계에서

상기 제1 도전 패턴은 상기 화소 전극의 일측과 중첩되는 라인부와, 상기 화소 전극의 일측과 인접한 상기 데이터 라인과 중첩되는 돌출부를 포함하며 플로팅 되도록 형성되며,

상기 제2 도전 패턴은 상기 화소 전극의 타측과 중첩되는 라인부와, 상기 화소 전극의 타측과 인접한 상기 데이터 라인과 중첩되는 돌출부를 포함하며 플로팅되도록 형성되는 것을 특징으로 하는 액정 표시 장치의 리페어 방법.
제 16 항에 있어서,

상기 액정 표시 장치를 마련하는 단계에서

상기 스토리지 커패시터는 상기 제1 및 제2 도전 패턴 중 어느 하나와 접속된 것을 특징으로 하는 액정 표시 장치의 리페어 방법.
제 18 항에 있어서,

상기 액정 표시 장치를 마련하는 단계에서

상기 제1 도전 패턴은 상기 제1 스토리지 전극과 접속되며,

상기 제2 도전 패턴은 상기 화소 전극의 타측과 중첩되는 라인부와, 상기 화소 전극의 타측과 인접한 상기 데이터 라인과 중첩되는 돌출부를 포함하며 플로팅되도록 형성되는 것을 특징으로 하는 액정 표시 장치의 리페어 방법.
제 18 항에 있어서,

상기 액정 표시 장치를 마련하는 단계에서

상기 제1 도전 패턴은 상기 화소 전극의 일측과 중첩되는 라인부와, 상기 화소 전극의 일측과 인접한 데이터 라인과 중첩되는 돌출부를 포함하며 플로팅되도록 형성되며,

상기 제2 도전 패턴은 상기 제1 스토리지 전극과 접속되는 것을 특징으로 하는 액정 표시 장치의 리페어 방법.
제 17 항, 제 19 항 및 제 20 항 중 어느 한 항에 있어서,

상기 화소 전극과, 상기 제1 및 제2 도전 패턴 중 적어도 어느 하나와의 중첩부를 단락시키는 단계는

상기 제1 및 제2 도전 패턴 중 적어도 어느 하나와 상기 화소 전극의 중첩부에 조사되는 레이저빔을 통해 상기 제1 및 제2 도전 패턴 중 적어도 어느 하나와 상기 화소 전극이 전기적으로 연결되게 하는 단계인 것을 특징으로 하는 액정 표시 장치의 리페어 방법.